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PC97317

器件型号:PC97317
厂商名称:National Semiconductor(TI ) [National Semiconductor(TI )]
厂商官网:http://www.ti.com
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PC97317器件文档内容

                                              - February 1998

                                                                                        PRELIMINARY                              Highlights
                                                                                          February 1998

PC87317VUL/PC97317VUL SuperI/O Plug and Play
Compatible with ACPI Compliant Controller/Extender

Highlights

General Description                                                The PC87317VUL provides a LED drive output to comply
                                                                   with PC97 specifications. The chip also provides support for
The PC87317VUL/PC97317VUL are functionally identical               Power Management (PM), including a WATCHDOGTM timer,
parts that offer a single-chip solution to the most commonly       and standard PC-AT address decoding for on-chip functions.
used ISA, EISA and MicroChannel peripherals. This fully
Plug and Play (PnP) compatible chip conforms to the Plug           The PC87317VUL Infrared (IR) interface complies with the
and Play ISA Specification Version 1.0a, May 5, 1994, and          HP-SIR and SHARP-IR standards, and supports all four ba-
meets specifications defined in the PC97 Hardware Design           sic protocols for Consumer Remote Control circuitry (RC-5,
Guide. It features a Controller/Extender that is fully compli-     RC-5 extended, RECS80 and NEC).
ant with Advanced Configuration and Power Interface (AC-
PI) Revision 1.0 requirements.                                     Outstanding Features

Note: All references to the PC87317VUL in this document            Among the most advanced members of National Semicon-
also refer to the PC97317VUL, unless otherwise specified.          ductor's highly successful SuperI/O family, the PC87317VUL
References which are applicable to the PC97317VUL only             offers:
are italicized.
                                                                    q Full compatibility with ACPI Revision 1.0 requirements
The PC87317VUL incorporates: an advanced Real-Time
Clock (RTC) device that provides both RTC timekeeping and           q Compliancy with PC97 Hardware Design Guide speci-
Advanced Power Control (APC) functionality, a Floppy Disk              fications, including PC97 LED support
Controller (FDC), a Keyboard and Mouse Controller (KBC),
two enhanced Serial Ports (UARTs) with Infrared (IR) sup-           q Advanced RTC, including timekeeping and APC func-
port, a full IEEE 1284 Parallel Port, 24 General-Purpose In-           tionality
put/Output (GPIO) bit ports, three general-purpose chip
select signals that can be programmed for game port control         q 24 GPIO bit ports
and a separate configuration register set for each module.
                                                                    q FDC, KBC, two enhanced UARTs, IR support, IEEE
                                                                       1284 parallel port

Block Diagram

          DMA  Data and                       Control              Data Control         Floppy Drive
IRQ Channels   Control Ports                                                              Interface

Plug and Play    Keyboard + Mouse             Real-Time Clock      X-Bus                   Floppy Disk
     (PnP)         Controller (KBC)           (RTC and APC)                             Controller (FDC)
                                              (Logical Device 2)                        (Logical Device 3)
               (Logical Devices 0 & 1)

                                                                                                            P Address
                                                                                                            Data and
                                                                                                            Control

IEEE 1284      Serial Port                    Serial Port          General-Purpose I/O  Power

Parallel Port  with IR (UART2)                (UART1)              (GPIO) Registers Management (PM)

(Logical Device 4) (Logical Devices 5) (Logical Devices 6) (Logical Device 7) (Logical Device 8)

Data Handshake Serial Infrared                 Serial              I/O Ports            Control
                         Interface Interface  Interface

TRI-STATE and WATCHDOGTM are trademarks of National Semiconductor Corporation.
IBM, MicroChannel, PC-AT and PS/2 are registered trademarks of International Business Machines Corporation.
Microsoft and Windows are registered trademarks of Microsoft Corporation.

1998 National Semiconductor Corporation                       1                                           www.national.com
                  Highlights

Features                                                              -- Customizing by using the PC87323VUL, which in-
                                                                           cludes a RAM-based KBC, as a development plat-
q 100% compatibility with PnP requirements specified in                   form for keyboard controller code for the
    the "Plug and Play ISA Specification", ISA, EISA, and                  PC87317VUL
    MicroChannel architectures
                                                                   q An RTC that has:
q A special PnP module that includes:
    -- Flexible IRQs, DMAs and base addresses that meet               -- A modifiable address that is referenced by a 16-bit
         the PnP requirements specified by Microsoft in                   programmable register
         their 1995 hardware design guide for Windows and
         PnP ISA Revision 1.0A                                        -- 13 IRQ options, with programmable polarity
    -- PnP ISA mode (with isolation mechanism Wait for
         Key state)                                                   -- DS1287, MC146818 and PC87911 compatibility
    -- Motherboard PnP mode
                                                                      -- 242 bytes of battery backed up CMOS RAM in two
q An FDC that provides:                                                   banks
    -- A modifiable address that is referenced by a 16-bit
         programmable register                                        -- Selective lock mechanisms for the RTC RAM
    -- Software compatibility with the PC8477, which con-
         tains a superset of the floppy disk controller func-         -- Battery backed up century calendar in days, day of
         tions in the DP8473, the NEC PD765A and the                     the week, date of month, months, years and century,
         N82077                                                            with automatic leap-year adjustment
    -- 13 IRQ channel options
    -- Four 8-bit DMA channel options                                 -- Battery backed-up time of day in seconds, minutes
    -- 16-byte FIFO                                                        and hours that allows a 12 or 24 hour format and ad-
    -- Burst and non-burst modes                                           justments for daylight savings time
    -- A new, high-performance, internal, digital data sep-
         arator that does not require any external filter com-        -- BCD or binary format for time keeping
         ponents
    -- Support for standard 5.25" and 3.5" floppy disk                -- Three different maskable interrupt flags:
         drives
    -- Automatic media sense support                                     Periodic interrupts - At intervals from 122 msec
    -- Perpendicular recording drive support
    -- Three-mode Floppy Disk Drive (FDD) support                               to 500 msec
    -- Full support for the IBM Tape Drive Register (TDR)
         implementation of AT and PS/2 drive types                        Time-of-Month alarm - At intervals from once per

q A KBC with:                                                                  second to once per Month
    -- A modifiable address that is referenced by a 16-bit
         programmable register, reported as a fixed address               Updated Ended Interrupt - Once per second
         in resource data
    -- 13 IRQ options for the Keyboard Controller                               upon completion of update
    -- 13 IRQ options for the Mouse Controller
    -- An 8-bit microcontroller                                       -- Separate battery pin, 2.4 V operation that includes
    -- Software compatibility with 8042AH and PC87911                      an internal UL protection resistor
         microcontrollers
    -- 2 KB of custom-designed program ROM                            -- 2 A maximum power consumption during power
    -- 256 bytes of RAM for data                                           down
    -- Five programmable dedicated open drain I/O lines
         for keyboard controller applications                         -- Double-buffer time registers
    -- Asynchronous access to two data registers and one
         status register during normal operation                   q ACPI Controller/Extender that supports the require-
    -- Support for both interrupt and polling                         ments of the ACPI spec (rev 1.0):
    -- 93 instructions
    -- An 8-bit timer/counter                                         -- Power Management Timer
    -- Support for binary and BCD arithmetic
    -- Operation at 8 MHz,12 MHz or 16 MHz (programma-                -- Power Button
         ble option)
                                                                      -- Real Time Clock Alarm

                                                                      -- Suspend modes via software emulation

                                                                      -- PnP SCI

                                                                      -- Global Lock mechanism

                                                                      -- General Purpose events

                                                                      -- Date of Month Alarm

                                                                      -- Century byte

                                                                   q An APC that controls the main power supply to the sys-
                                                                      tem, using open-drain output, as follows:

                                                                      Power turned on when:

                                                                      -- The RTC reaches a pre-determined wake-up centu-
                                                                           ry, date and time selection

                                                                      -- A high to low transition occurs on the RI input signals
                                                                           of the UARTs

                                                                      -- A ring pulse or pulse train is detected on the RING
                                                                           input signal

                                                                      -- A SWITCH input signal indicates a Switch On event
                                                                           with a debounce-protection

                                                                      -- Any one of seven programmable Power Manage-
                                                                           ment external trigger events occur

                                                                      Powered turned off when:

                                                                      -- A SWITCH input signal indicates a Switch Off event

www.national.com                                                2
Highlights

   -- A Fail-safe event occurs (power-save mode detected           q 24 single-bit GPIO ports:
        but the system is hung up)                                    -- Modifiable addresses that are referenced by a 16-bit
                                                                           programmable register
   -- Software turns power off                                        -- Programmable direction for each signal (input or out-
                                                                           put)
   -- Any one of 10 programmable Power Management                     -- Programmable drive type for each output pin (open-
        trigger events occur                                               drain or push-pull)
                                                                      -- Programmable option for internal pull-up resistor on
q Two Serial Ports (UART1 and 2) that provide:                             each input pin
                                                                      -- Configuration-Lock options
   -- Fully compatible with the 16550A and the 16450                  -- Several signals may be selected as interrupt triggers
                                                                      -- A back-drive protection circuit
   -- Extended UART mode
                                                                   q An X-bus data buffer that connects the 8-bit X data bus
   -- 13 IRQ channel options                                          to the ISA data bus

   -- Shadow register support for write-only bit monitoring        q Clock source options:
                                                                      -- Source is a 32.768 KHz crystal - an internal frequen-
   -- UART data rates up to 1.5 Mbaud                                      cy multiplier generates all the required internal fre-
                                                                           quencies.
q An enhanced UART with IR interface on the UART2 that                -- Source may be either a 48 MHz or 24 MHz clock in-
   supports:                                                               put signal.

   -- IrDA 1.0-SIR                                                 q Enhanced Power Management (PM), including:
                                                                      -- Special configuration registers for power down
   -- ASK-IR option of SHARP-IR                                       -- WATCHDOG timer for power-saving strategies
                                                                      -- Reduced current leakage from pins
   -- DASK-IR option of SHARP-IR                                      -- Low-power CMOS technology
                                                                      -- Ability to shut off clocks to all modules
   -- Consumer Remote Control circuitry                               -- LED control powered by VCCH

   -- DMA handshake signal routing for either 1 or 2 chan-         q General features include:
        nels                                                          -- All accesses to the SuperI/O chip activate a Zero
                                                                           Wait State (ZWS) signal, except for accesses to the
   -- A PnP compatible external transceiver                                Enhanced Parallel Port (EPP) and to configuration
                                                                           registers
q A bidirectional parallel port that includes:                        -- Access to all configuration registers is through an In-
                                                                           dex and a Data register, which can be relocated
   -- A modifiable address that is referenced by a 16-bit                  within the ISA I/O address space
        programmable register                                         -- 160-pin Plastic Quad Flatpack (PQFP) package

   -- Software or hardware control

   -- 13 IRQ channel options

   -- Four 8-bit DMA channel options

   -- Demand mode DMA support

   -- An Enhanced Parallel Port (EPP) that is compatible
        with the new version EPP 1.9, and is IEEE 1284
        compliant

   -- An Enhanced Parallel Port (EPP) that also supports
        version EPP 1.7 of the Xircom specification

   -- Support for an Enhanced Parallel Port (EPP) as
        mode 4 of the Extended Capabilities Port (ECP)

   -- An Extended Capabilities Port (ECP) that is IEEE
        1284 compliant, including level 2

   -- Selection of internal pull-up or pull-down resistor for
        Paper End (PE) pin

   -- Reduction of PCI bus utilization by supporting a de-
        mand DMA mode mechanism and a DMA fairness
        mechanism

   -- A protection circuit that prevents damage to the par-
        allel port when a printer connected to it powers up or
        is operated at high voltages

   -- Output buffers that can sink and source14 mA

q Three general-purpose pins for three separate program-
   mable chip select signals, as follows:

   -- Can be programmed for game port control

   -- The Chip Select 0 (CS0) signal produces open drain
        output and is powered by the VCCH

   -- The Chip Select 1 (CS1) and 2 (CS2) signals have
        push-pull buffers and are powered by the main VDD

   -- Decoding of chip select signals depends on the ad-
        dress and the Address Enable (AEN) signals, and
        can be qualified using the Read (RD) and Write
        (WR) signals.

                                                                3  www.national.com
                                               Highlights

Basic Configuration

                                       Keyboard I/O        General Purpose I/O
                                          Interface                (GPIO)

                                   P17,16,12               WDO
                                       P21,20

                                                KBCLK
                                                     KBDAT

                                                          MDAT
                                                               MCLK
                                                                         GPIO17-10
                                                                                GPIO27-20
                                                                                       GPIO37-30
                                                                                              CS2,0
                                                           POR                                          Power
                                                                                                     Management
                         Clock     X1                      ONCTL
                                                                                                          (PM)
                         LED                               VCCH
                        X-Bus                              SWITCH                                          EIA
                        Parallel                                                                        Drivers
                          Port                             RING
                      Connector                                                                      Infrared (IR)
                    Configuration  MR                                  SIN1                            Interface
                     Select Logic  AEN                             SOUT1
                                   A15-0                                                                   EIA
www.national.com                   D7-0                               RTS1                               Drivers
                                   RD                      DTR1/BOUT1
                                   WR                                                                    FDC
                                   IOCHRDY                            CTS1                           Connector
                                   ZWS                               DSR1
                                                                     DCD1

ISA Bus                            IRQ1                          RI1
                                   IRQ12-3
                                   IRQ15-14  PC87317VUL    IRRX2,1
                                   DRQ3-0                      IRTX

                                   DACK3-0                 IRSL2-0
                                   TC                         ID3-0

                                   LED                                 SIN2
                                                                   SOUT2
                                   XDRD
                                   XDCS                               RTS2
                                   XD7-0                   DTR2/BOUT2

                                   PD7-0                              CTS2
                                   SLIN/ASTRB                        DSR2
                                   STB/WRITE                         DCD2
                                   AFD/DSTRB
                                   INIT                                  RI2

                                   ACK                              RDATA
                                   ERR                              WDATA
                                   SLCT                             WGATE
                                   PE                               HDSEL
                                   BUSY/WAIT                        DIR
                                                                    STEP
                                   BADDR1,0
                                   CFG1,0                           TRK0
                                   SELCS                            INDEX
                                                                    DSKCHG
                                                                    WP
                                                                    MTR1,0
                                                                    DR1,0
                                                                    DENSEL
                                                                    MSEN1,0
                                                                    DRATE0

                                                                     VBAT
                                                                X1C X2C

                                                                            Real-Time Clock (RTC)
                                                                               Crystal and Power

                                                     4
Table of Contents

                                       Table of Contents

Highlights....................................................................................................................................................... 1

1.0 Signal/Pin Connection and Description

        1.1 CONNECTION DIAGRAM ......................................................................................................... 16

        1.2 SIGNAL/PIN DESCRIPTIONS ................................................................................................... 17

2.0 Configuration

        2.1 HARDWARE CONFIGURATION ............................................................................................... 27
                  2.1.1 Wake Up Options ........................................................................................................ 27
                  2.1.2 The Index and Data Register Pair ............................................................................... 27
                  2.1.3 The Strap Pins ............................................................................................................. 28

        2.2 SOFTWARE CONFIGURATION ............................................................................................... 28
                  2.2.1 Accessing the Configuration Registers ........................................................................ 28
                  2.2.2 Address Decoding ....................................................................................................... 28

        2.3 THE CONFIGURATION REGISTERS ....................................................................................... 29
                  2.3.1 Standard Plug and Play (PnP) Register Definitions .................................................... 30
                  2.3.2 Configuration Register Summary ................................................................................ 33

        2.4 CARD CONTROL REGISTERS ................................................................................................ 37
                  2.4.1 PC87317 SID Register ................................................................................................ 37
                  2.4.2 PC97317 SID Register ................................................................................................ 37
                  2.4.3 SuperI/O Configuration 1 Register (SIOC1) ................................................................ 37
                  2.4.4 SuperI/O Configuration 2 Register (SIOC2) ................................................................ 38
                  2.4.5 Programmable Chip Select Configuration Index Register ........................................... 38
                  2.4.6 Programmable Chip Select Configuration Data Register ............................................ 39
                  2.4.7 SuperI/O Configuration 3 Register (SIOC3) ................................................................ 39
                  2.4.8 PC97317 SRID Register .............................................................................................. 39
                  2.4.9 SuperI/O Configuration F Register (SIOCF), Index 2Fh .............................................. 40

        2.5 KBC CONFIGURATION REGISTER (LOGICAL DEVICE 0) .................................................... 40
                  2.5.1 SuperI/O KBC Configuration Register ......................................................................... 40

        2.6 FDC CONFIGURATION REGISTERS (LOGICAL DEVICE 3) .................................................. 40
                  2.6.1 SuperI/O FDC Configuration Register ......................................................................... 40
                  2.6.2 Drive ID Register ......................................................................................................... 41

        2.7 PARALLEL PORT CONFIGURATION REGISTER (LOGICAL DEVICE 4) ............................... 41
                  2.7.1 SuperI/O Parallel Port Configuration Register ............................................................. 41

        2.8 UART2 AND INFRARED CONFIGURATION REGISTER (LOGICAL DEVICE 5) .................... 42
                  2.8.1 SuperI/O UART2 Configuration Register ..................................................................... 42

        2.9 UART1 CONFIGURATION REGISTER (LOGICAL DEVICE 6) ................................................ 42
                  2.9.1 SuperI/O UART1 Configuration Register ..................................................................... 42

        2.10 PROGRAMMABLE CHIP SELECT CONFIGURATION REGISTERS ...................................... 42
                  2.10.1 CS0 Base Address MSB Register ............................................................................... 43
                  2.10.2 CS0 Base Address LSB Register ................................................................................ 43
                  2.10.3 CS0 Configuration Register ......................................................................................... 43
                  2.10.4 Reserved ..................................................................................................................... 43
                  2.10.5 CS1 Base Address MSB Register ............................................................................... 43

5                  www.national.com
                                                                     Table of Contents

                  2.10.6 CS1 Base Address LSB Register ................................................................................ 43
                  2.10.7 CS1 Configuration Register ......................................................................................... 43
                  2.10.8 Reserved ..................................................................................................................... 44
                  2.10.9 CS2 Base Address MSB Register ............................................................................... 44
                  2.10.10 CS2 Base Address LSB Register ................................................................................ 44
                  2.10.11 CS2 Configuration Register ......................................................................................... 44
                  2.10.12 Reserved, Second Level Indexes 0Bh-0Fh ................................................................. 44
                  2.10.13 Not Accessible, Second Level Indexes 10h-FFh ......................................................... 44

        2.11 CONFIGURATION REGISTER BITMAPS ................................................................................ 44

3.0 Keyboard (and Mouse) Controller (KBC) (Logical Devices 0 and 1)

        3.1 SYSTEM ARCHITECTURE ....................................................................................................... 47
        3.2 FUNCTIONAL OVERVIEW ....................................................................................................... 48
        3.3 DEVICE CONFIGURATION ...................................................................................................... 48

                  3.3.1 I/O Address Space ...................................................................................................... 48
                  3.3.2 Interrupt Request Signals ............................................................................................ 48
                  3.3.3 KBC Clock ................................................................................................................... 49
                  3.3.4 Timer or Event Counter ............................................................................................... 50

        3.4 EXTERNAL I/O INTERFACES .................................................................................................. 50
                  3.4.1 Keyboard and Mouse Interface ................................................................................... 50
                  3.4.2 General Purpose I/O Signals ....................................................................................... 50

        3.5 INTERNAL KBC - PC87317VUL INTERFACE .......................................................................... 51
                  3.5.1 The KBC DBBOUT Register, Offset 60h, Read Only .................................................. 52
                  3.5.2 The KBC DBBIN Register, Offset 60h (F1 Clear) or 64h (F1 Set), Write Only ............ 52
                  3.5.3 The KBC STATUS Register ........................................................................................ 52

        3.6 INSTRUCTION TIMING ............................................................................................................. 52

4.0 Real-Time Clock (RTC) and Advanced Power Control (APC) (Logical Device 2)

        4.1 RTC OVERVIEW ....................................................................................................................... 53
                  4.1.1 RTC Hardware and Functional Description ................................................................. 53
                  4.1.2 Timekeeping ................................................................................................................ 54
                  4.1.3 Power Management .................................................................................................... 55
                  4.1.4 Interrupt Handling ........................................................................................................ 56

        4.2 THE RTC REGISTERS ............................................................................................................. 56
                  4.2.1 RTC Control Register A (CRA) .................................................................................... 56
                  4.2.2 RTC Control Register B (CRB) .................................................................................... 57
                  4.2.3 RTC Control Register C (CRC) ................................................................................... 58
                  4.2.4 RTC Control Register D (CRD) ................................................................................... 58
                  4.2.5 Date-of-Month Alarm Register (DMAR ........................................................................ 59
                  4.2.6 Month Alarm Register (MAR) ...................................................................................... 59
                  4.2.7 Century Register (CR) ................................................................................................. 59

        4.3 APC OVERVIEW ....................................................................................................................... 59
                  4.3.1 System Power States .................................................................................................. 61
                  4.3.2 System Power Switching Logic ................................................................................... 62

        4.4 APC DETAILED DESCRIPTION ............................................................................................... 62

www.national.com  6
       Table of Contents

4.4.1  The ONCTL Flip-Flop and Signal ................................................................................ 62
4.4.2  Entering Power States ................................................................................................. 65
4.4.3  System Power-Up and Power-Off Activation Event Description .................................. 67

4.5 APC REGISTERS ...................................................................................................................... 69
         4.5.1 APC Control Register 1 (APCR1) ................................................................................ 70
         4.5.2 APC Control Register 2 (APCR2) ................................................................................ 70
         4.5.3 APC Status Register (APSR) ...................................................................................... 71
         4.5.4 Wake up Day of Week Register (WDWR) ................................................................... 71
         4.5.5 Wake up Date of Month Register (WDMR) ................................................................. 72
         4.5.6 Wake up Month Register (WMR) ................................................................................. 72
         4.5.7 Wake up Year Register (WYR) .................................................................................... 72
         4.5.8 RAM Lock Register (RLR) ........................................................................................... 72
         4.5.9 Wake up Century Register (WCR) .............................................................................. 73
         4.5.10 APC Control Register 3 (APCR3) ................................................................................ 73
         4.5.11 APC Control Register 4 (APCR4), Bank 2, Index 4Ah ................................................ 74
         4.5.12 APC Control Register 5 (APCR5) ................................................................................ 75
         4.5.13 APC Control Register 6 (APCR6) ................................................................................ 75
         4.5.14 APC Control Register 7 (APCR7) ................................................................................ 76
         4.5.15 APC Status Register 1 (APSR1) ................................................................................. 77
         4.5.16 Day-of-Month Alarm Address Register (DADDR) ........................................................ 77
         4.5.17 Month Alarm Address Register (MADDR) ................................................................... 77
         4.5.18 Century Address Register (CADDR) ........................................................................... 77

4.6 ACPI FIXED REGISTERS ......................................................................................................... 78
         4.6.1 Power Management 1 Status Low Byte Register (PM1_STS_LOW) .......................... 78
         4.6.2 Power Management 1 Status High Byte Register (PM1_STS_HIGH) ........................ 78
         4.6.3 Power Management 1 Enable Low Byte Register (PM1_EN_LOW) ........................... 79
         4.6.4 Power Management 1 Enable High Byte Register (PM1_EN_HIGH) ......................... 79
         4.6.5 Power Management 1 Control Low Byte Register (PM1_CNT_LOW) ........................ 80
         4.6.6 Power Management 1 Control High Byte Register (PM1_CNT_HIGH) ....................... 80
         4.6.7 Power Management Timer Low Byte Register (PM1_TMR_LOW) ............................. 80
         4.6.8 Power Management Timer Middle Byte Register (PM1_TMR_MID) ........................... 81
         4.6.9 Power Management Timer High Byte Register (PM1_TMR_HIGH) ............................ 81
         4.6.10 Power Management Timer Extended Byte Register (PM1_TMR_EXT) ...................... 81

4.7 GENERAL PURPOSE EVENT REGISTERS ............................................................................ 81
         4.7.1 General Purpose 1 Status Register (GP1_STS0) ....................................................... 81
         4.7.2 General Purpose 1 Status 1 Register (GP1_STS1), Offset 01h .................................. 82
         4.7.3 General Purpose 1 Status 2 Register (GP1_STS2), Offset 02h .................................. 82
         4.7.4 General Purpose 1 Status 3 Register (GP1_STS3), Offset 03h .................................. 82
         4.7.5 General Purpose 1 Enable 0 Register (GP1_EN0) ..................................................... 82
         4.7.6 General Purpose 1 Enable 1 Register (GP1_EN1), Offset 05h ................................... 83
         4.7.7 General Purpose 1 Enable 2 Register (GP1_EN2), Offset 06hr ................................. 83
         4.7.8 General Purpose 1 Enable 3 Register (GP1_EN3), Offset 07h ................................... 83
         4.7.9 General Purpose 2 Enable 0 Register (GP2_EN0) ..................................................... 83
         4.7.10 Bit 3 - IRRX2 Enable (IRRX2_E) ................................................................................. 83
         4.7.11 SMI Command Register (SMI_CMD), Offset 0Ch ....................................................... 83

4.8 RTC AND APC REGISTER BITMAPS ...................................................................................... 84
         4.8.1 RTC Register Bitmaps ................................................................................................. 84

       7                  www.national.com
                  Table of Contents

                  4.8.2 APC Register Bitmaps ................................................................................................. 84

        4.9 REGISTER BANK TABLES ....................................................................................................... 89

5.0 The Digital Floppy Disk Controller (FDC) (Logical Device 3)

        5.1 FDC FUNCTIONS ..................................................................................................................... 92
                  5.1.1 Microprocessor Interface ............................................................................................. 92
                  5.1.2 System Operation Modes ............................................................................................ 92

        5.2 DATA TRANSFER ..................................................................................................................... 93
                  5.2.1 Data Rates ................................................................................................................... 93
                  5.2.2 The Data Separator ..................................................................................................... 93
                  5.2.3 Perpendicular Recording Mode Support ..................................................................... 94
                  5.2.4 Data Rate Selection ..................................................................................................... 94
                  5.2.5 Write Precompensation ............................................................................................... 95
                  5.2.6 FDC Low-Power Mode Logic ....................................................................................... 95
                  5.2.7 Reset ........................................................................................................................... 95

        5.3 THE FDC REGISTERS ............................................................................................................. 96
                  5.3.1 Status Register A (SRA) .............................................................................................. 96
                  5.3.2 Status Register B (SRB) .............................................................................................. 97
                  5.3.3 Digital Output Register (DOR) ..................................................................................... 97
                  5.3.4 Tape Drive Register (TDR) .......................................................................................... 99
                  5.3.5 Main Status Register (MSR) ...................................................................................... 100
                  5.3.6 Data Rate Select Register (DSR) .............................................................................. 101
                  5.3.7 Data Register (FIFO) ................................................................................................. 102
                  5.3.8 Digital Input Register (DIR) ........................................................................................ 103
                  5.3.9 Configuration Control Register (CCR) ....................................................................... 104

        5.4 THE PHASES OF FDC COMMANDS ..................................................................................... 104
                  5.4.1 Command Phase ....................................................................................................... 104
                  5.4.2 Execution Phase ........................................................................................................ 104
                  5.4.3 Result Phase ............................................................................................................. 106
                  5.4.4 Idle Phase .................................................................................................................. 106
                  5.4.5 Drive Polling Phase ................................................................................................... 106

        5.5 THE RESULT PHASE STATUS REGISTERS ........................................................................ 107
                  5.5.1 Result Phase Status Register 0 (ST0) ....................................................................... 107
                  5.5.2 Result Phase Status Register 1 (ST1) ....................................................................... 107
                  5.5.3 Result Phase Status Register 2 (ST2) ....................................................................... 108
                  5.5.4 Result Phase Status Register 3 (ST3) ....................................................................... 109

        5.6 FDC REGISTER BITMAPS ..................................................................................................... 109
                  5.6.1 Standard .................................................................................................................... 109
                  5.6.2 Result Phase Status .................................................................................................. 111

        5.7 THE FDC COMMAND SET ..................................................................................................... 112
                  5.7.1 Abbreviations Used in FDC Commands .................................................................... 113
                  5.7.2 The CONFIGURE Command .................................................................................... 114
                  5.7.3 The DUMPREG Command ....................................................................................... 114
                  5.7.4 The FORMAT TRACK Command ............................................................................. 115
                  5.7.5 The INVALID Command ............................................................................................ 117
                  5.7.6 The LOCK Command ................................................................................................ 118

www.national.com  8
        Table of Contents

5.7.7   The MODE Command ............................................................................................... 119
5.7.8   The NSC Command .................................................................................................. 121
5.7.9   The PERPENDICULAR MODE Command ............................................................... 121
5.7.10  The READ DATA Command ..................................................................................... 122
5.7.11  The READ DELETED DATA Command .................................................................... 124
5.7.12  The READ ID Command ........................................................................................... 125
5.7.13  The READ A TRACK Command ............................................................................... 126
5.7.14  The RECALIBRATE Command ................................................................................. 127
5.7.15  The RELATIVE SEEK Command .............................................................................. 127
5.7.16  The SCAN EQUAL, the SCAN LOW OR EQUAL and the SCAN HIGH OR EQUAL
        Commands ................................................................................................................ 128
5.7.17  The SEEK Command ................................................................................................ 129
5.7.18  The SENSE DRIVE STATUS Command .................................................................. 129
5.7.19  The SENSE INTERRUPT Command ........................................................................ 130
5.7.20  The SET TRACK Command ...................................................................................... 131
5.7.21  The SPECIFY Command .......................................................................................... 131
5.7.22  The VERIFY Command ............................................................................................. 133
5.7.23  The VERSION Command .......................................................................................... 134
5.7.24  The WRITE DATA Command .................................................................................... 134
5.7.25  The WRITE DELETED DATA Command .................................................................. 135

5.8 EXAMPLE OF A FOUR-DRIVE CIRCUIT ............................................................................... 136

6.0 Parallel Port (Logical Device 4)

        6.1 PARALLEL PORT CONFIGURATION .................................................................................... 137
                  6.1.1 Parallel Port Operation Modes .................................................................................. 137
                  6.1.2 Configuring Operation Modes .................................................................................... 137
                  6.1.3 Output Pin Protection ................................................................................................ 137

        6.2 STANDARD PARALLEL PORT (SPP) MODES ...................................................................... 137
                  6.2.1 SPP Modes Register Set ........................................................................................... 138
                  6.2.2 SPP Data Register (DTR) .......................................................................................... 138
                  6.2.3 Status Register (STR) ............................................................................................... 139
                  6.2.4 SPP Control Register (CTR) ...................................................................................... 140

        6.3 ENHANCED PARALLEL PORT (EPP) MODES ...................................................................... 141
                  6.3.1 EPP Register Set ....................................................................................................... 141
                  6.3.2 SPP or EPP Data Register (DTR) ............................................................................. 141
                  6.3.3 SPP or EPP Status Register (STR) ........................................................................... 141
                  6.3.4 SPP or EPP Control Register (CTR) ......................................................................... 142
                  6.3.5 EPP Address Register (ADDR) ................................................................................. 142
                  6.3.6 EPP Data Register 0 (DATA0) .................................................................................. 142
                  6.3.7 EPP Data Register 1 (DATA1) .................................................................................. 142
                  6.3.8 EPP Data Register 2 (DATA2) .................................................................................. 142
                  6.3.9 EPP Data Register 3 (DATA3) .................................................................................. 143
                  6.3.10 EPP Mode Transfer Operations ................................................................................ 143
                  6.3.11 EPP 1.7 and 1.9 Zero Wait State Data Write and Read Operations ......................... 144

        6.4 EXTENDED CAPABILITIES PARALLEL PORT (ECP) ........................................................... 145
                  6.4.1 ECP Modes ............................................................................................................... 145
                  6.4.2 Software Operation .................................................................................................... 145

        9                  www.national.com
                                                                     Table of Contents

                  6.4.3 Hardware Operation .................................................................................................. 145

        6.5 ECP MODE REGISTERS ........................................................................................................ 145
                  6.5.1 Accessing the ECP Registers .................................................................................... 146
                  6.5.2 Second Level Offsets ................................................................................................ 146
                  6.5.3 ECP Data Register (DATAR) ..................................................................................... 147
                  6.5.4 ECP Address FIFO (AFIFO) Register ....................................................................... 147
                  6.5.5 ECP Status Register (DSR) ....................................................................................... 147
                  6.5.6 ECP Control Register (DCR) ..................................................................................... 148
                  6.5.7 Parallel Port Data FIFO (CFIFO) Register ................................................................. 148
                  6.5.8 ECP Data FIFO (DFIFO) Register ............................................................................. 148
                  6.5.9 Test FIFO (TFIFO) Register ...................................................................................... 149
                  6.5.10 Configuration Register A (CNFGA) ........................................................................... 149
                  6.5.11 Configuration Register B (CNFGB) ........................................................................... 149
                  6.5.12 Extended Control Register (ECR) ............................................................................. 150
                  6.5.13 ECP Extended Index Register (EIR) ......................................................................... 151
                  6.5.14 ECP Extended Data Register (EDR) ......................................................................... 152
                  6.5.15 ECP Extended Auxiliary Status Register (EAR) ........................................................ 152
                  6.5.16 Control0 Register ....................................................................................................... 152
                  6.5.17 Control2 Register ....................................................................................................... 152
                  6.5.18 Control4 Register ....................................................................................................... 153
                  6.5.19 PP Confg0 Register ................................................................................................... 153

        6.6 DETAILED ECP MODE DESCRIPTIONS ............................................................................... 154
                  6.6.1 Software Controlled Data Transfer
                              (Modes 000 and 001) ................................................................................................ 154
                  6.6.2 Automatic Data Transfer
                              (Modes 010 and 011) ................................................................................................ 154
                  6.6.3 Automatic Address and Data Transfers (Mode 100) ................................................. 156
                  6.6.4 FIFO Test Access (Mode 110) .................................................................................. 156
                  6.6.5 Configuration Registers Access
                              (Mode 111) ................................................................................................................ 156
                  6.6.6 Interrupt Generation .................................................................................................. 156

        6.7 PARALLEL PORT REGISTER BITMAPS ............................................................................... 157
                  6.7.1 EPP Modes ................................................................................................................ 157
                  6.7.2 ECP Modes ............................................................................................................... 158

        6.8 PARALLEL PORT PIN/SIGNAL LIST ...................................................................................... 160

7.0 Enhanced Serial Port with IR - UART2 (Logical Device 5)

        7.1 FEATURES .............................................................................................................................. 161

        7.2 FUNCTIONAL MODES OVERVIEW ....................................................................................... 161
                  7.2.1 UART Modes: 16450 or 16550, and Extended .......................................................... 161
                  7.2.2 Sharp-IR, IrDA SIR Infrared Modes ........................................................................... 161
                  7.2.3 Consumer IR Mode ................................................................................................... 161

        7.3 REGISTER BANK OVERVIEW ............................................................................................... 161

        7.4 UART MODES DETAILED DESCRIPTION .......................................................................... 162
                  7.4.1 16450 or 16550 UART Mode ..................................................................................... 162
                  7.4.2 Extended UART Mode ............................................................................................... 163

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                                                           Table of Contents

7.5 SHARP-IR MODE DETAILED DESCRIPTION ..................................................................... 163

7.6 SIR MODE DETAILED DESCRIPTION ................................................................................ 163

7.7 CONSUMER-IR MODE DETAILED DESCRIPTION ............................................................ 164
         7.7.1 Consumer-IR Transmission ....................................................................................... 164
         7.7.2 Consumer-IR Reception ............................................................................................ 164

7.8 FIFO TIME-OUTS .................................................................................................................... 165
         7.8.1 UART, SIR or Sharp-IR Mode Time-Out Conditions ................................................. 165
         7.8.2 Consumer-IR Mode Time-Out Conditions ................................................................. 165
         7.8.3 Transmission Deferral ............................................................................................... 165

7.9 AUTOMATIC FALLBACK TO A NON-EXTENDED UART MODE .......................................... 165

7.11 BANK 0 GLOBAL CONTROL AND STATUS REGISTERS ................................................. 166
         7.11.1 Receiver Data Port (RXD) or the Transmitter Data Port (TXD) ................................. 166
         7.11.2 Interrupt Enable Register (IER) ................................................................................. 167
         7.11.3 Event Identification Register (EIR) ............................................................................ 168
         7.11.4 FIFO Control Register (FCR) ..................................................................................... 170
         7.11.5 Link Control Register (LCR) and Bank Selection Register (BSR) ............................. 171
         7.11.6 Bank Selection Register (BSR) ................................................................................. 172
         7.11.7 Modem/Mode Control Register (MCR) ...................................................................... 172
         7.11.8 Link Status Register (LSR) ........................................................................................ 174
         7.11.9 Modem Status Register (MSR) .................................................................................. 175
         7.11.10 Scratchpad Register (SPR) ....................................................................................... 175
         7.11.11 Auxiliary Status and Control Register (ASCR) .......................................................... 176

7.12 BANK 1 THE LEGACY BAUD GENERATOR DIVISOR PORTS ......................................... 176
         7.12.1 Legacy Baud Generator Divisor Ports (LBGD(L) and LBGD(H)), .............................. 177
         7.12.2 Link Control Register (LCR) and Bank Select Register (BSR) .................................. 177

7.13 BANK 2 EXTENDED CONTROL AND STATUS REGISTERS ............................................ 177
         7.13.1 Baud Generator Divisor Ports, LSB (BGD(L)) and MSB (BGD(H)) ........................... 178
         7.13.2 Extended Control Register 1 (EXCR1) ...................................................................... 179
         7.13.3 Link Control Register (LCR) and Bank Select Register (BSR) .................................. 180
         7.13.4 Extended Control and Status Register 2 (EXCR2) .................................................... 180
         7.13.5 Reserved Register ..................................................................................................... 180
         7.13.6 TX_FIFO Current Level Register (TXFLV) ................................................................ 180
         7.13.7 RX_FIFO Current Level Register (RXFLV) ............................................................... 181

7.14 BANK 3 MODULE REVISION ID AND SHADOW REGISTERS .......................................... 181
         7.14.1 Module Revision ID Register (MRID) ........................................................................ 181
         7.14.2 Shadow of Link Control Register (SH_LCR) ............................................................. 181
         7.14.3 Shadow of FIFO Control Register (SH_FCR) ............................................................ 182
         7.14.4 Link Control Register (LCR) and Bank Select Register (BSR) .................................. 182

7.15 BANK 4 IR MODE SETUP REGISTER ................................................................................ 182
         7.15.1 Reserved Registers ................................................................................................... 182
         7.15.2 Infrared Control Register 1 (IRCR1) .......................................................................... 182
         7.15.3 Link Control Register (LCR) and Bank Select Register (BSR) .................................. 182
         7.15.4 Reserved Registers ................................................................................................... 182

7.16 BANK 5 INFRARED CONTROL REGISTERS ..................................................................... 183
         7.16.1 Reserved Registers ................................................................................................... 183

11  www.national.com
                          Table of Contents

                  7.16.2  (LCR/BSR) Register .................................................................................................. 183
                  7.16.3  Infrared Control Register 2 (IRCR2) .......................................................................... 183
                  7.16.4  Reserved Registers ................................................................................................... 183

7.17 BANK 6 INFRARED PHYSICAL LAYER CONFIGURATION REGISTERS ......................... 183
         7.17.1 Infrared Control Register 3 (IRCR3) .......................................................................... 183
         7.17.2 Reserved Register ..................................................................................................... 184
         7.17.3 SIR Pulse Width Register (SIR_PW) ......................................................................... 184
         7.17.4 Link Control Register (LCR) and Bank Select Register (BSR) .................................. 184
         7.17.5 Reserved Registers ................................................................................................... 184

7.18 BANK 7 CONSUMER-IR AND OPTICAL TRANSCEIVER CONFIGURATION REGISTERS 184
         7.18.1 Infrared Receiver Demodulator Control Register (IRRXDC) ..................................... 184
         7.18.2 Infrared Transmitter Modulator Control Register (IRTXMC) ...................................... 185
         7.18.3 Consumer-IR Configuration Register (RCCFG), ....................................................... 187
         7.18.4 Link Control/Bank Select Registers (LCR/BSR) ........................................................ 188
         7.18.5 Infrared Interface Configuration Register 1 (IRCFG1) ............................................... 188
         7.18.6 Reserved Register ..................................................................................................... 189
         7.18.7 Infrared Interface Configuration 3 Register (IRCFG3) ............................................... 189
         7.18.8 Infrared Interface Configuration Register 4 (IRCFG4) ............................................... 189

7.19 UART2 WITH IR REGISTER BITMAPS .................................................................................. 190

8.0 Enhanced Serial Port - UART1 (Logical Device 6)

        8.1 REGISTER BANK OVERVIEW ............................................................................................... 195

        8.2 DETAILED DESCRIPTION ...................................................................................................... 195
                  8.2.1 16450 or 16550 UART Mode ..................................................................................... 196
                  8.2.2 Extended UART Mode ............................................................................................... 196

        8.3 FIFO TIME-OUTS .................................................................................................................... 196

        8.4 AUTOMATIC FALLBACK TO A NON-EXTENDED UART MODE .......................................... 197
                  8.4.1 Transmission Deferral ............................................................................................... 197

        8.5 BANK 0 GLOBAL CONTROL AND STATUS REGISTERS ................................................. 197
                  8.5.1 Receiver Data Port (RXD) or the Transmitter Data Port (TXD) ................................. 197
                  8.5.2 Interrupt Enable Register (IER) ................................................................................. 198
                  8.5.3 Event Identification Register (EIR) ............................................................................ 199
                  8.5.4 FIFO Control Register (FCR) ..................................................................................... 200
                  8.5.5 Line Control Register (LCR) and Bank Selection Register (BSR) ............................. 201
                  8.5.6 Bank Selection Register (BSR) ................................................................................. 202
                  8.5.7 Modem/Mode Control Register (MCR) ...................................................................... 203
                  8.5.8 Line Status Register (LSR) ........................................................................................ 204
                  8.5.9 Modem Status Register (MSR) .................................................................................. 205
                  8.5.10 Scratchpad Register (SPR) ....................................................................................... 205
                  8.5.11 Auxiliary Status and Control Register (ASCR) .......................................................... 205

        8.6 BANK 1 THE LEGACY BAUD GENERATOR DIVISOR PORTS ......................................... 206
                  8.6.1 Legacy Baud Generator Divisor Ports (LBGD(L) and LBGD(H)), .............................. 206
                  8.6.2 Line Control Register (LCR) and Bank Select Register (BSR) .................................. 207

        8.7 BANK 2 EXTENDED CONTROL AND STATUS REGISTERS ............................................ 207
                  8.7.1 Baud Generator Divisor Ports, LSB (BGD(L)) and MSB (BGD(H)) ........................... 207

www.national.com          12
       Table of Contents

8.7.2  Extended Control Register 1 (EXCR1) ...................................................................... 208
8.7.3  Line Control Register (LCR) and Bank Select Register (BSR) .................................. 209
8.7.4  Extended Control and Status Register 2 (EXCR2) .................................................... 209
8.7.5  Reserved Register ..................................................................................................... 209
8.7.6  TX_FIFO Current Level Register (TXFLV) ................................................................ 209
8.7.7  RX_FIFO Current Level Register (RXFLV) ............................................................... 210

8.8 BANK 3 MODULE REVISION ID AND SHADOW REGISTERS .......................................... 210
         8.8.1 Module Revision ID Register (MRID) ........................................................................ 210
         8.8.2 Shadow of Line Control Register (SH_LCR) ............................................................. 210
         8.8.3 Shadow of FIFO Control Register (SH_FCR) ............................................................ 211
         8.8.4 Line Control Register (LCR) and Bank Select Register (BSR) .................................. 211

8.9 UART1 REGISTER BITMAPS ................................................................................................. 211

9.0 General Purpose Input and Output (GPIO) Ports (Logical Device 7) and Chip
       Select Output Signals

        9.1 GPIO PORT ACTIVATION ...................................................................................................... 215

        9.2 GPIO CONTROL REGISTERS ............................................................................................... 215
                  9.2.1 Special GPIO Signal Features ................................................................................... 215
                  9.2.2 Reading and Writing to GPIO Pins ............................................................................ 215
                  9.2.3 Multiplexed GPIO Signals .......................................................................................... 215
                  9.2.4 Multiplexed GPIO Signal Selection ............................................................................ 215

        9.3 PROGRAMMABLE CHIP SELECT OUTPUT SIGNALS ......................................................... 216

10.0 Power Management (Logical Device 8)

        10.1 POWER MANAGEMENT OPTIONS ....................................................................................... 218
                  10.1.1 Configuration Options ................................................................................................ 218
                  10.1.2 WATCHDOG Feature ................................................................................................ 218

        10.2 POWER MANAGEMENT REGISTERS ................................................................................... 218
                  10.2.1 Power Management Index Register .......................................................................... 218
                  10.2.2 Power Management Data Register ........................................................................... 219
                  10.2.3 Function Enable Register 1 (FER1) ........................................................................... 219
                  10.2.4 Function Enable Register 2 (FER2) ........................................................................... 219
                  10.2.5 Power Management Control Register (PMC1) .......................................................... 220
                  10.2.6 Power Management Control 2 Register (PMC2) ....................................................... 221
                  10.2.7 Power Management Control 3 Register (PMC3) ....................................................... 221
                  10.2.8 WATCHDOG Time-Out Register (WDTO) ................................................................ 222
                  10.2.9 WATCHDOG Configuration Register (WDCF) .......................................................... 222
                  10.2.10 WATCHDOG Status Register (WDST) ...................................................................... 223
                  10.2.11 PM1 Event Base Address Register (Bits 7-0) ............................................................ 223
                  10.2.12 PM1 Event Base Address Register (Bits 15-8) .......................................................... 223
                  10.2.13 PM Timer Base Address (Bits 7-0) ............................................................................ 223
                  10.2.14 PM Timer Base Address Register (Bits 15-8) ............................................................ 224
                  10.2.15 PM1 Control Base Address Register (Bits 7-0) ......................................................... 224
                  10.2.16 PM1 Control Base Address Register (Bits 15-8) ....................................................... 224
                  10.2.17 General Purpose Status Base Address Register (Bits 7-0) ....................................... 224
                  10.2.18 General Purpose Status Base Address Register (Bits 15-8) ..................................... 224

       13                 www.national.com
                                                                     Table of Contents

                  10.2.19 ACPI Support Register .............................................................................................. 225

        10.3 POWER MANAGEMENT REGISTER BITMAPS .................................................................... 226

11.0 X-Bus Data Buffer

12.0 The Internal Clock

        12.1 THE CLOCK SOURCE ............................................................................................................ 230
        12.2 THE INTERNAL ON-CHIP CLOCK MULTIPLIER ................................................................... 230
        12.3 SPECIFICATIONS ................................................................................................................... 230
        12.4 POWER-ON PROCEDURE WHEN CFG0 = 0 ........................................................................ 230

13.0 Interrupt and DMA Mapping

        13.1 IRQ MAPPING ......................................................................................................................... 231
        13.2 DMA MAPPING ....................................................................................................................... 231

14.0 Device Specifications

        14.1 GENERAL DC ELECTRICAL CHARACTERISTICS ............................................................... 232
                  14.1.1 Recommended Operating Conditions ....................................................................... 232
                  14.1.2 Absolute Maximum Ratings ....................................................................................... 232
                  14.1.3 Capacitance ............................................................................................................... 232
                  14.1.4 Power Consumption Under Recommended Operating Conditions ........................... 233

        14.2 DC CHARACTERISTICS OF PINS, BY GROUP .................................................................... 233
                  14.2.1 Group 1 ...................................................................................................................... 233
                  14.2.2 Group 2 ...................................................................................................................... 234
                  14.2.3 Group 3 ...................................................................................................................... 234
                  14.2.4 Group 4 ...................................................................................................................... 235
                  14.2.5 Group 5 ...................................................................................................................... 235
                  14.2.6 Group 6 ...................................................................................................................... 235
                  14.2.7 Group 7 ...................................................................................................................... 236
                  14.2.8 Group 8 ...................................................................................................................... 236
                  14.2.9 Group 9 ...................................................................................................................... 237
                  14.2.10 Group 10 .................................................................................................................... 237
                  14.2.11 Group 11 .................................................................................................................... 238
                  14.2.12 Group 12 .................................................................................................................... 238
                  14.2.13 Group 13 .................................................................................................................... 239
                  14.2.14 Group 14 .................................................................................................................... 239
                  14.2.15 Group 15 .................................................................................................................... 240
                  14.2.16 Group 16 .................................................................................................................... 240
                  14.2.17 Group 17 .................................................................................................................... 240
                  14.2.18 Group 18 .................................................................................................................... 240
                  14.2.19 Group 19 .................................................................................................................... 241
                  14.2.20 Group 20 .................................................................................................................... 241
                  14.2.21 Group 21 .................................................................................................................... 241
                  14.2.22 Group 22 .................................................................................................................... 241
                  14.2.23 Group 23 .................................................................................................................... 241
                  14.2.24 Group 24 .................................................................................................................... 242

www.national.com  14
                                                                     Table of Contents

                  14.2.25 Group 25 .................................................................................................................... 242
                  14.2.26 Group 26 .................................................................................................................... 243
                  14.2.27 Group 27 .................................................................................................................... 243
                  14.2.28 Group 28 .................................................................................................................... 243

        14.3 AC ELECTRICAL CHARACTERISTICS .................................................................................. 244
                  14.3.1 AC Test Conditions TA = 0 C to 70 C, VDD = 5.0 V 10% ...................................... 244
                  14.3.2 Clock Timing .............................................................................................................. 244
                  14.3.3 Microprocessor Interface Timing ............................................................................... 245
                  14.3.4 Baud Output Timing ................................................................................................... 247
                  14.3.5 Transmitter Timing ..................................................................................................... 248
                  14.3.6 Receiver Timing ......................................................................................................... 249
                  14.3.7 UART, Sharp-IR, SIR and Consumer Remote Control Timing .................................. 251
                  14.3.8 IRSLn Write Timing ................................................................................................... 252
                  14.3.9 Modem Control Timing .............................................................................................. 252
                  14.3.10 DMA Timing ............................................................................................................... 253
                  14.3.11 Reset Timing ............................................................................................................. 256
                  14.3.12 Write Data Timing ...................................................................................................... 257
                  14.3.13 Drive Control Timing .................................................................................................. 258
                  14.3.14 Read Data Timing ...................................................................................................... 258
                  14.3.15 Parallel Port Timing ................................................................................................... 259
                  14.3.16 Enhanced Parallel Port 1.7 Timing ............................................................................ 260
                  14.3.17 Enhanced Parallel Port 1.9 Timing ............................................................................ 261
                  14.3.18 Extended Capabilities Port (ECP) Timing .................................................................. 262
                  14.3.19 GPIO Write Timing .................................................................................................... 263
                  14.3.20 RTC Timing ............................................................................................................... 263
                  14.3.21 APC Timing ............................................................................................................... 264
                  14.3.22 Chip Select Timing .................................................................................................... 267
                  14.3.23 LED Timing ................................................................................................................ 267

Glossary ..................................................................................................................................................... 268

15  www.national.com
1.0 Signal/Pin Connection and Description                                                         Signal/Pin Connection and Description

                                           1.0 Signal/Pin Connection and Description

                                           1.1 CONNECTION DIAGRAM

                                                                              VSS
                                                                                 AFD/DSTRB
                                                                                     SLIN/ASTRB
                                                                                         INIT
                                                                                             ERR
                                                                                                 PE
                                                                                                     SLCT
                                                                                                         ACK
                                                                                                             STB/WRITE
                                                                                                                 BUSY/WAIT
                                                                                                                     P21
                                                                                                                         P20
                                                                                                                             P17
                                                                                                                                 P16/GPIO25
                                                                                                                                     P12/CS0
                                                                                                                                         MDAT
                                                                                                                                             MCLK
                                                                                                                                                KBDAT
                                                                                                                                                    KBCLK
                                                                                                                                                         VSS
                                                                                                                                                            VDD
                                                                                                                                                                DSKCHG
                                                                                                                                                                    WP
                                                                                                                                                                        INDEX
                                                                                                                                                                            TRK0
                                                                                                                                                                                RDATA
                                                                                                                                                                                    DENSEL
                                                                                                                                                                                       WGATE
                                                                                                                                                                                           HDSEL
                                                                                                                                                                                               STEP
                                                                                                                                                                                                   DIR
                                                                                                                                                                                                        WDATA
                                                                                                                                                                                                            DR1
                                                                                                                                                                                                                DR0
                                                                                                                                                                                                                   MTR1
                                                                                                                                                                                                                       MTR0
                                                                                                                                                                                                                           DRATE0
                                                                                                                                                                                                                               MSEN1
                                                                                                                                                                                                                                   MSEN0
                                                                                                                                                                                                                                       IRTX

                                                                                  120   115  110  105  100      95      90                  85  81
                                                                              121      5                                                 35          80
                                                                        VDD   125                 PC87317VUL                                         75                                                                                      GPIO24/IRRX1
                                                                        PD0   130
                                                                        PD1   135                                                                    70                                                                                      GPIO37/IRRX2/IRSL0/ID0
                                                                        PD2   140                                                                    65                                                                                      IRSL1/ID1/XD7
                                                                        PD3   145                                                                                                                                                            IRSL2/SELCS/GPIO21/XD6
                                                                        PD4   150                                                                    60                                                                                      GPIO27/XD5
                                                                        PD5   155                                                                    55                                                                                      GPIO26/XD4
                                                                        PD6   160                                                                                                                                                            GPIO25/XD3
                                                                        PD7                                                                         50                                                                                       GPIO24/XD2
                                                                                    1                                                               45                                                                                       CS2/XD1
                                                                        VSS                                                                         41
                                                                      CTS1                                                                      40                                                                                           CS1/XD0/CSOUT-NSC-Test
                                                                     DCD1
                                                                     DSR1                                                                                                                                                                    XDRD/ID3
                                             DTR1/BADDR0/BOUT1                                                                                                                                                                               RING/XDCS
                                                                                                                                                                                                                                             LED/CS0
                                                                         RI1
                                                         RTS1/BADDR1                                                                                                                                                                         ONCTL

                                                                       SIN1                                                                                                                                                                  SWITCH
                                                           SOUT1/CFG0                                                                                                                                                                        VCCH
                                                                                                                                                                                                                                             VBAT
                                                                        VSS                                                                                                                                                                  X2C
                                                                        VDD                                                                                                                                                                  X1C
                                                          GPIO30/CTS2                                                                                                                                                                        VDD
                                                          GPIO31/DCD2                                                                                                                                                                        VSS
                                                          GPIO32/DSR2                                                                                                                                                                        DACK3
                                                  DTR2/CFG1/BOUT2                                                                                                                                                                            DACK2
                                                             GPIO33/RI2                                                                                                                                                                      DACK1
                                                          GPIO34/RTS2                                                                                                                                                                        DACK0
                                                           GPIO35/SIN2                                                                                                                                                                       DRQ3
                                                        GPIO36/SOUT2                                                                                                                                                                         DRQ2
                                                                                                                                                                                                                                             DRQ1
                                                                   GPIO10                                                                                                                                                                    DRQ0
                                                                   GPIO11                                                                                                                                                                    MR
                                                                   GPIO12                                                                                                                                                                    X1
                                                                   GPIO13                                                                                                                                                                    IRQ15
                                                                   GPIO14                                                                                                                                                                    IRQ14
                                                          GPIO15/PME2                                                                                                                                                                        IRQ12
                                                          GPIO16/PME1                                                                                                                                                                        IRQ11
                                                           GPIO17/WDO                                                                                                                                                                        IRQ10
                                                    GPIO20/IRSL1/ID1                                                                                                                                                                         IRQ9
                                           GPIO21/IRSL0/IRSL2/ID2                                                                                                                                                                            IRQ8
                                                            GPIO22/POR                                                                                                                                                                       IRQ7
                                                          GPIO23/RING                                                                                                                                                                        IRQ6

                                                                                             10   15   20   25      30

                                                                              VDD
                                                                                 VSS
                                                                                     D0
                                                                                         D1
                                                                                             D2
                                                                                                 D3
                                                                                                     D4
                                                                                                         D5
                                                                                                             D6
                                                                                                                 D7
                                                                                                                     VSS

                                                                                                                         A0
                                                                                                                             A1
                                                                                                                                 A2
                                                                                                                                     A3
                                                                                                                                         A4
                                                                                                                                             A5
                                                                                                                                                 A6
                                                                                                                                                     A7
                                                                                                                                                         A8
                                                                                                                                                             A9
                                                                                                                                                                A10
                                                                                                                                                                    A11
                                                                                                                                                                         VDD
                                                                                                                                                                             VSS
                                                                                                                                                                                A12
                                                                                                                                                                                    A13
                                                                                                                                                                                        A14
                                                                                                                                                                                           A15
                                                                                                                                                                                               AEN
                                                                                                                                                                                                   ZWS
                                                                                                                                                                                                       IOCHRDY
                                                                                                                                                                                                           RD
                                                                                                                                                                                                               WR
                                                                                                                                                                                                                   TC
                                                                                                                                                                                                                        IRQ1
                                                                                                                                                                                                                           IRQ3
                                                                                                                                                                                                                               IRQ4
                                                                                                                                                                                                                                   IRQ5
                                                                                                                                                                                                                                       VSS

                                                                                             PlasticQuad Flatpack (PQFP), EIAJ
                                                                                             Order Number PC87317VUL/PC97317VUL
                                                                                             NS Package Number VUL160A

                                           www.national.com                                            16
                                   Signal/Pin Connection and Description

1.2 SIGNAL/PIN DESCRIPTIONS                                                                                                      SIGNAL/PIN DESCRIPTIONS

TABLE 1-1 "Signal/Pin Description Table" lists the signals      The Module column indicates the functional module that is
of the PC87317VUL in alphabetical order and shows the           associated with these pins. In this column, the System label
pin(s) associated with each. TABLE 1-2 "Multiplexed X-Bus       indicates internal functions that are common to more than
Data Buffer (XDB) Pins" on page 25 lists the X-Bus Data         one module. The I/O and Group # column describes wheth-
Buffer (XDB) signals that are multiplexed and TABLE 1-6         er the pin is an input, output, or bidirectional pin (marked as
"Pins with a Strap Function During Reset" on page 26 lists      Input, Output or I/O, respectively).
the pins that have strap functions during reset.

                                   TABLE 1-1. Signal/Pin Description Table

Signal/Pin Pin      Module         I/O and                                Function
   Name Number                     Group #

A15-0     29-26,    ISA-Bus          Input ISA-Bus Address A15-0 are used for address decoding on any
          23-12                    Group 1 access except DMA accesses, on condition that the AEN signal is

                                                low.

                                                See Section 2.2.2 on page 28.

ACK       113       Parallel Port Input Acknowledge This input signal is pulsed low by the printer to

                                   Group 3 indicate that it has received data from the parallel port. This pin is
                                                internally connected to a weak pull-up.

AFD       119       Parallel Port I/O Automatic Feed When this signal is low the printer should

                                   Group 13 automatically feed a line after printing each line. This pin is in TRI-
                                                 STATE after a 0 is loaded into the corresponding control register bit.

                                            An external 4.7 K pull-up resistor should be attached to this pin.

                                            For Input mode see bit 5 in Section 6.5.16 on page 152.

                                            This signal is multiplexed with DSTRB. See TABLE 6-12 on page 160
                                            for more information.

AEN       30        ISA-Bus          Input DMA Address Enable This input signal disables function selection
                                   Group 1 via A15-0 when it is high. Access during DMA transfer is not affected

                                                by this signal.

ASTRB     118       Parallel Port   Output Address Strobe (EPP) This signal is used in EPP mode as an
                                   Group 13 address strobe. It is active low.

                                                 This signal is multiplexed with SLIN.See TABLE 6-12 on page 160 for
                                                 more information.

BADDR1,0  136, 134  Configuration    Input  Base Address Strap Pins 0 and 1 These pins determine the base
                                   Group 5  addresses of the Index and Data registers, the value of the Plug and
                                            Play ISA Serial Identifier and the configuration state immediately after
                                            reset. These pins are pulled down by internal 30 K resistors.
                                            External 10 K pull-up resistors to VDD should be employed.

                                            BADDR1 is multiplexed with RTS1.

                                            BADDR0 is multiplexed with DTR1 and BOUT1.

                                            See TABLE 2-2 on page 28 and Section 2.1 on page 27.

BOUT2,1 148, 138    UART1,          Output Baud Output This multi-function pin provides the associated serial
                    UART2          Group 17 channel Baud Rate generator output signal if test mode is selected,

                                                 i.e., bit 7 of the EXCR1 register is set. See "Bit 7 - Baud Generator
                                                 Test (BTEST)" on page 180.

                                                 After Master Reset this pin provides the SOUT function.

                                                 BOUT2 is multiplexed with DTR2 and CFG1.

                                                 BOUT1 is multiplexed with DTR1 and BADDR0.

BUSY      111       Parallel Port    Input Busy This pin is set to high by the printer when it cannot accept
                                   Group 2 another character. It is internally connected to a weak pull-down

                                                resistor.

                                                This signal is multiplexed with WAIT. See TABLE 6-12 on page 160 for
                                                more information.

                                                            17                                       www.national.com
SIGNAL/PIN DESCRIPTIONS                                             Signal/Pin Connection and Description

                         Signal/Pin Pin              Module         I/O and                                Function
                            Name Number                             Group #

                         CFG1-0            144, 138  Configuration    Input  Configuration Strap Pins 1-0 These pins determine the default
                                                                    Group 5  configuration upon power up. These pins are pulled down by internal
                         CS0                                                 30 K resistors. Use external 10 K pull-up resistors to VDD.
                         CS2,1
                                                                             CFG1 is multiplexed with DTR2 and BOUT2. CFG0 is multiplexed with
                         CSOUT-                                              SOUT1. See Table 2-2 on page 28.
                         NSC-Test
                         CTS2,1            68        General         Output Programmable Chip Select CS0, CS1 and CS2 are programmable
                         D7-0              106       Purpose        Group 21 chip select and/or latch enable and/or output enable signals that have
                         DACK3-0                                    Group 12 many uses, for example, as game ports or for I/O port expansion.
                         DCD2,1             72, 71   General
                         DENSEL                      Purpose                      The decoded address and the assertion conditions are configured via
                                                                        I/O the chip configuration registers. See Section 2.3 on page 29.
                         DIR
                         DR1,0                                      Group 9 CS0 is multiplexed with LED on pin 68 and with P12 on pin 106. On
                                                                                  pin 68 is an open-drain output that is in TRI-STATE unless VDD is
                         DRATE0                                                   applied.

                                                                                  CS1 is multiplexed with CSOUT-NSC-Test/XD0.

                                                                                  CS2 is multiplexed with XD1.

                                           71        NSC-use Output Chip Select Read Output, NSC-Test National Semiconductor test

                                                                    Group 21 output. This is an open-drain output signal.

                                                                             This signal is multiplexed with CS1 and XD0.

                                           141, 131  UART1,           Input UART1 and UART2 Clear to Send When low, these signals indicate
                                                     UART2          Group 1 that the modem or other data transfer device is ready to exchange data.

                                                                                 CTS2 is multiplexed with GPIO30.

                                           10-3      ISA-Bus           I/O ISA-Bus Data Bidirectional data lines to the microprocessor. D0 is
                                                                    Group 8 the LSB and D7 is the MSB. These signals have 24 mA (sink)

                                                                                 buffered outputs.

                                           59-56     ISA-Bus          Input DMA Acknowledge 0,1,2 and 3 These active low input signals
                                                                    Group 1 acknowledge a request for DMA services and enable the IOWR and

                                                                                 IORD input signals during a DMA transfer. These DMA signals can be
                                                                                 mapped to the following logical devices: FDC, UART1, UART2 or
                                                                                 parallel port.

                                           142, 132  UART1,           Input UART1 and UART2 Data Carrier Detected When low, this signal
                                                     UART2          Group 1 indicates that the modem or other data transfer device has detected

                                                                                 the data carrier.

                                                                                 DCD2 is multiplexed with GPIO31

                                           94        FDC            Output Density Select Indicates that a high FDC density data rate (500

                                                                    Group 16 Kbps or 1 Mbps) or a low density data rate (250 or 300 Kbps) is
                                                                                  selected.

                                                                             DENSELs polarity is controlled by bit 5 of the SuperI/O FDC
                                                                             Configuration register as described in Section 2.6.1 on page 40.

                                           90        FDC            Output Direction This output signal determines the direction of the Floppy

                                                                    Group 16 Disk Drive (FDD) head movement (active = step in, inactive = step
                                                                                  out) during a seek operation. During reads or writes, DIR is inactive.

                                           88, 87    FDC             Output Drive Select 0 and 1 These active low output signals are the
                                                                    Group 16 decoded drive select output signals. DR0 and DR1 are controlled by

                                                                                  Digital Output Register (DOR) bits 0 and 1. They are encoded with
                                                                                  information to control four FDDs when bit 7 of the SuperI/O FDC
                                                                                  Configuration register is 1, as described in Section 2.6.1.

                                                                                  See MTR0,1 for more information.

                                           84        FDC            Output Data Rate 0 This output signal reflects the value of bit 0 of the

                                                                    Group 20 Configuration Control Register (CCR) or the Data Rate Select Register
                                                                                  (DSR), whichever was written to last. Output from the pin is totem-pole

                                                                             buffered (6 mA sink, 6 mA source).

                         www.national.com                                    18
                                      Signal/Pin Connection and Description

Signal/Pin Pin         Module         I/O and                                Function                                       SIGNAL/PIN DESCRIPTIONS
   Name Number                        Group #

DRQ3-0 55-52           ISA-Bus         Output DMA Request 0, 1, 2 and 3 These active high output signals inform
                                      Group 18 the DMA controller that a data transfer is needed. These DMA signals

                                                    can be mapped to the following logical devices: Floppy Disk Controller
                                                    (FDC), UART1, UART2 or parallel port.

DSKCHG 99              FDC              Input Disk Change This input signal indicates whether or not the drive
                                      Group 1 door has been opened. The state of this pin is available from the

                                                   Digital Input Register (DIR). This pin can also be configured as the
                                                   RGATE data separator diagnostic input signal via the MODE
                                                   command. See the MODE command in Section 5.7.7.

DSR2,1     143, 133    UART1,           Input Data Set Ready When low, this signal indicates that the data
                       UART2          Group 1 transfer device, e.g., modem, is ready to establish a communications

                                                   link.

                                                   DSR2 is multiplexed with GPIO32.

DSTRB      119         Parallel Port   Output Data Strobe This signal is used in EPP mode as a data strobe. It
                                      Group 13 is active low.

                                                    DSTRB is multiplexed with AFD. See TABLE 6-12 for more
                                                    information.

DTR2,1     144, 134    UART1,          Output Data Terminal Ready When low, this output signal indicates to the
                       UART2          Group 17 modem or other data transfer device that the UART1 or UART2 is

                                                    ready to establish a communications link.

                                                    A Master Reset (MR) deactivates this signal high, and loopback
                                                    operation holds this signal inactive.

                                                    DTR2 is multiplexed with CFG1 and BOUT2.

                                                    DTR1 is multiplexed with BADDR0 and BOUT1.

ERR        116         Parallel Port Input Error This input signal is set active low by the printer when it has

                                      Group 3 detected an error. This pin is internally connected to a weak pull-up.

GPIO17-15  156-154     General            I/O General Purpose I/O Signals 17-10 General purpose I/O signals of
GPIO14     153         Purpose        Group 10 I/O Port 1.
GPIO13,12  152,151                    Group 25 GPIO17 is multiplexed with WDO.
GPIO11     150                        Group 10 GPIO16 is multiplexed with PME1.
GPIO10     149                        Group 24 GPIO15 is multiplexed with PME2.

                                      Group 10

GPIO27,26  76,75,      General            I/O General Purpose I/O Signals 27-20 General purpose I/O port 2
GPIO25     74 or 107,  Purpose        Group 10 signals.
GPIO24     73 or 80,                  Group 25 GPIO27-26 are multiplexed with XD5-4, respectively.
GPIO23,22  160-159,                   Group 10 GPIO25 is multiplexed with XD3 on pin 74 and with P16 on pin107.
GPIO21     158 or 77                  Group 10 GPIO24 is multiplexed with XD2 on pin 73 and with IRRX1 on pin 80.
GPIO20     157.                       Group 10 GPIO23 is multiplexed with RING.
                                      Group 10 GPIO22 is multiplexed with POR.

                                                    GPIO21 is multiplexed on pin 158 with IRSL2, IRSL0 and ID2 and on pin
                                                    77 with IRSL2, SELCS and XD6. See Bits 4,3 - GPIO21, IRSL2/ID2 or
                                                    IRSL0 Pin Select in Section 2.4.4.

                                                    GPIO20 is multiplexed with IRSL1 and ID1.

                                               19                                      www.national.com
SIGNAL/PIN DESCRIPTIONS                                         Signal/Pin Connection and Description

                         Signal/Pin Pin                Module   I/O and                                Function
                            Name Number                         Group #

                         GPIO37-30 79,                 General      I/O General Purpose I/O Signals 37-30 General purpose I/O port 3
                                           148-145,    Purpose  Group 10 signals.
                                           143-141
                                                                              GPIO37 is multiplexed with IRRX2, IRSL0 and ID0.
                                                                              GPIO36 is multiplexed with SOUT2.
                                                                              GPIO35 is multiplexed with SIN2.
                                                                              GPIO34 is multiplexed with RTS2.
                                                                              GPIO33 is multiplexed with RI2.
                                                                              GPIO32 is multiplexed with DSR2.
                                                                              GPIO31 is multiplexed with DCD2.
                                                                              GPIO30 is multiplexed with CTS2.

                         HDSEL             92          FDC       Output Head Select This output signal determines which side of the FDD
                                                                Group 16 is accessed. Active low selects side 1, inactive selects side 0.

                         ID3-0             70, 158,    UART2      Input Identification These ID signals identify the infrared transceiver for
                                           78 or 157,           Group 1 Plug and Play support. These pins are read after reset.
                                           79
                                                                             ID3 is multiplexed with XDRD.

                                                                             ID2 is multiplexed with GPIO21, IRSL2 and IRSL0. ID1 is multiplexed
                                                                             on pin 78 with IRS L1 and XD7 or pin 78, or on pin 157 with GPIO20
                                                                             and IRSL1.

                                                                             ID0 is multiplexed with GPIO37,IRRX2 and IRSL0.

                                                                             See TABLE 1-2 for more information.

                         INDEX             97          FDC        Input Index This input signal indicates the beginning of an FDD track.
                                                                Group 1

                         INIT              117         Parallel Port I/O Initialize When this signal is active low, it causes the printer to be

                                                                Group 13 initialized. This signal is in TRI-STATE after a 1 is loaded into the
                                                                              corresponding control register bit.

                                                                          For Input mode see bit 5 in Section 6.5.16.

                                                                          An external 4.7 K pull-up resistor should be employed.

                         IOCHRDY 32                    ISA-Bus Output I/O Channel Ready This is the I/O channel ready open drain output
                                                                       Group 22 signal. When IOCHRDY is driven low, the EPP extends the host cycle.

                         IRQ1              36          ISA-Bus      I/O Interrupt Requests 1, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 14 and 15 IRQ
                         IRQ5-3            39-37                Group 15 polarity and push-pull or open-drain output selection is software
                         IRQ12-6           47-41
                         IRQ15,14          49,48                              configurable by the logical device mapped to the IRQ line.

                                                                              Keyboard Controller (KBC) or Mouse interrupts can be configured by
                                                                              the Interrupt Request Type Select 0 register (index 71h) as either
                                                                              edge or level.

                                                                              The internal SCI1signal may be routed to these pins.

                         IRRX2,1 79, 80                UART2       Input Infrared Reception 1 and 2 Infrared serial input data. IRRX1
                                                                Group 27 and/or IRRX2 may be routed to POR or ONCTL. The pins are

                                                                              powered by VCCH.

                                                                              IRRX1 is multiplexed with GPIO24.
                                                                              IRRX2 is multiplexed with GPIO37,IRSL0 and ID0.

                         IRSL0             79 or 158   UART2    Output Infrared Control Signals 0, 1 and 2 These signals control the
                         IRSL1             78 or 157
                         IRSL2             77 or 158                       Infrared analog front end. The pins on which these signals are driven
                                                                Pins: is determined by the SuperI/O Configuration 2 register (index 22h).

                                                                77, 78,79 See TABLE 1-2 for more information.

                                                                Group 17 IRSL0 is multiplexed on pin 79 with GPIO37, IRRX2 and ID0, or on

                                                                Pins: pin 158 with GPIO21, IRSL2 and ID2.

                                                                157, 158  IRSL1 is multiplexed on pin 78 with XD7 and ID1, or on pin 157 with
                                                                          GPIO20 and ID1.
                                                                Group 10 IRSL2 is multiplexed on pin 77 with XD6, SELCS and GPIO21, or on

                                                                          pin 158 with GPIO21, IRSL0 and ID2.

                         www.national.com                                 20
                           Signal/Pin Connection and Description

Signal/Pin Pin    Module   I/O and                                Function                                        SIGNAL/PIN DESCRIPTIONS
   Name Number    UART2    Group #

IRTX    81          KBC     Output Infrared Transmit Infrared serial output data.
                    KBC    Group 19
KBCLK   102         APC
                    KBC        I/O Keyboard Clock This I/O pin transfers the keyboard clock between
KBDAT   103         KBC    Group 11 the SuperI/O chip and the external keyboard using the PS/2 protocol.
                  ISA-Bus
LED     68                               When the KBC (logical device 0) is disabled, this signal can be placed
                    FDC                  in TRI-STATE.
MCLK    104         FDC                  This pin is connected internally to the internal TO signal of the KBC.

MDAT    105         APC        I/O Keyboard Data This I/O pin transfers the keyboard data between
                    KBC    Group 11 the SuperI/O chip and the external keyboard using the PS/2 protocol.
MR      51
                    KBC                  When the KBC (logical device 0) is disabled, this signal can be placed
MSEN1,0 83, 82                           in TRI-STATE.
                                         This pin is connected internally to KBC's P10.
MTR1,0  86, 85
                           OUTPUT LED Control - Drives an externally connected LED, according to the
ONCTL   67                 Group 26 user selection (on, off or a 1 Hz blink). This open-drain output is

P17,16  108, 107                         powered by VCCH, it is multiplexed with CSO and can sink 16 mA.
P12     106
                               I/O Mouse Clock This I/O pin transfers the mouse clock between the
P21,20  110, 109           Group 11 SuperI/O chip and the external keyboard using the PS/2 protocol.

                                         When the KBC (logical device 0) is disabled, this signal can be placed
                                         in TRI-STATE.
                                         This pin is connected internally to KBC's T1.

                               I/O Mouse Data This I/O pin transfers the mouse data between the
                           Group 11 SuperI/O chip and the external keyboard using the PS/2 protocol.

                                         When the KBC (logical device 0) is disabled, this signal can be placed
                                         in TRI-STATE.
                                         This pin is connected internally to KBC's P11.

                              Input Master Reset An active high MR input signal resets the controller
                           Group 1 to the idle state, and resets all disk interface output signals to their

                                         inactive states. MR also clears the DOR, DSR and CCR registers,
                                         and resets the MODE command, CONFIGURE command, and LOCK
                                         command parameters to their default values. MR does not affect the
                                         SPECIFY command parameters. MR sets the configuration registers
                                         to their selected default values.

                              Input Media Sense These input pins are used for media sensing when bit
                           Group 4 6 of the SuperI/O FDC Configuration register (at index F0h) is 1. See

                                         TABLE 1-2 for more information.
                                         Each pin has a 40 K internal pull-up resistor.

                            Output Motor Select 1,0 These motor enable lines for drives 0 and 1 are
                           Group 16 controlled by bits D7-4 of the Digital Output Register (DOR). They are

                                         output signals that are active when they are low. They are encoded with
                                         information to control four FDDs when bit 7 of the SuperI/O FDC
                                         Configuration register is set See TABLE 1-2 for more information. See
                                         DR1,0.

                            Output On/Off Control for the RTC's Advanced Power Control (APC)
                           Group 23 This signal indicates to the main power supply to turn on power.

                                         ONCTL is an open-drain output signal that is powered by VCCH.

                               I/O I/O Port KBC quasi-bidirectional port for general purpose input and
                           Group 12 output.

                                         P12 may be routed internally (via APC) to POR and/or SCI1.
                                         P12 is multiplexed with CS0.
                                         P16 is multiplexed with GPIO25.

                               I/O I/O Port KBC open-drain signals for general purpose input and
                           Group 12 output. These signals are controlled by KBC firmware.

                                    21                                      www.national.com
SIGNAL/PIN DESCRIPTIONS                                           Signal/Pin Connection and Description

                         Signal/Pin Pin               Module      I/O and                                Function
                            Name Number                           Group #

                         PD7-0             129-122    Parallel Port I/O Parallel Port Data These bidirectional signals transfer data to and
                         PE                                              Group 14 from the peripheral data bus and the appropriate parallel port data
                         PME2,1                                                        register. These signals have a high current drive capability. See
                                                                                       Section 14.1 on page 232.
                         POR
                                           115        Parallel Port Input Paper End This input signal is set high by the printer when it is out
                         RD
                         RDATA                                    Group 2 of paper. This pin has an internal weak pull-up or pull-down resistor.
                         RI2,1
                         RING                                     Group 3
                         RTS2,1
                                           154,155    APC            Input Power Management Event 1 and 2 - These signals indicate that a
                         SELCS                                    Group 28 power Management Event has occurred. They may be routed to POR,

                         SIN2,1                                                 SCI1 or ONCTL. Event characteristics (low/high, rise/fall) are software
                                                                                configurable. The pins are powered by VCCH.

                                                                                PME1 is multiplexed with GPIO16.
                                                                                PME2 is multiplexed with GPIO15.

                                           159        APC         Output Power Off Request This signal is activated by various events,

                                                                  Group 21 including the APC Switch Off event (regardless of the fail-safe delay).
                                                                                Selection of edge or level for POR is via the APCR1 register of the

                                                                           APC. Selection of an output buffer is via GPIO22 output buffer control

                                                                           bits (in the Port 2 Output Type and Port 2 Pull-up Control registers

                                                                           described in TABLE 9-2). See Section 4.3.

                                                                           This signal is multiplexed with GPIO22

                                           33         ISA-Bus     Input I/O Read An active low RD input signal indicates that the

                                                                  Group 1 microprocessor has read data.

                                           95         FDC         Input Read Data This input signal holds raw serial data read from the

                                                                  Group 1 Floppy Disk Drive (FDD).

                                           145, 135   UART1, APC    Input Ring Indicators (Modem) When low, this signal indicates that a
                                                                  Group 7 telephone ring signal has been received by the modem.

                                                                               When enabled, a high to low transition on RI1 or RI2 activates the
                                                                               ONCTL pin. The RI1 and RI2 pins have schmitt-trigger input buffers.
                                                                               RI2 is multiplexed with GPIO33.

                                           69 or 160  APC           Input Ring Indicator (APC) Detection of an active low RING pulse or
                                                                  Group 7 pulse train activates the ONCTL signal. The APC's APCR2 register

                                                                               determines which pin the RING signal uses. The pins have a schmitt-
                                                                               trigger input buffer.

                                                                               RING is multiplexed on pin 69 with XDCS and on pin 160 with
                                                                               GPIO23.

                                           146, 136   UART1,       Output Request to Send When low, these output signals indicate to the
                                                      UART2       Group 17 modem or other data transfer device that the corresponding UART1

                                                                                or UART2 is ready to exchange data.

                                                                                A Master Reset (MR) sets RTS to inactive high. Loopback operation
                                                                                holds it inactive.

                                                                                RTS2 is multiplexed with GPIO34. RTS1 is multiplexed with BADDR1.

                                           77         Configuration Input Select CSOUT During reset, this signal is sampled into bit 1 of the

                                                                  Group 4 SuperI/O Configuration 1 register (index 21h).

                                                                           A 40 K internal pull-up resistor (or a 10 K external pull-down

                                                                           resistor for National Semiconductor testing) controls this pin during

                                                                           reset. Do not pull this signal low during reset.

                                                                           This signal is multiplexed with GPIO21, IRSL2 and XD6.

                                           147, 137   UART1,        Input Serial Input This input signal receives composite serial data from
                                                      UART2       Group 1 the communications link (peripheral device, modem or other data

                                                                               transfer device.)
                                                                               SIN2 is multiplexed with GPIO35.

                         www.national.com                                  22
                              Signal/Pin Connection and Description

Signal/Pin Pin       Module   I/O and                                Function                                    SIGNAL/PIN DESCRIPTIONS
   Name Number                Group #

SLCT     114         Parallel Port Input Select This input signal is set active high by the printer when the
SLIN
                              Group 2 printer is selected. This pin is internally connected to a nominal 25 K
SOUT2,1                                    pull-down resistor.

STB      118         Parallel Port I/O Select Input When this signal is active low it selects the printer.

STEP                          Group 13 This signal is in TRI-STATE after a 0 is loaded into the corresponding
SWITCH                                      control register bit. Use an external 4.7 K pull-up resistor.

TC                                     For Input mode see bit 5, described in Section 6.5.16.
TRK0
VBAT                                   This signal is multiplexed with ASTRB.
VCCH
VDD      148, 138    UART1,    Output Serial Output This output signal sends composite serial data to the
VSS                  UART2    Group 17 communications link (peripheral device, modem or other data transfer
WAIT
                                            device).
                                            The SOUT2,1 signals are set active high after a Master Reset (MR).
                                            SOUT2 is multiplexed with GPIO36.
                                            SOUT1 is multiplexed with CFG0.

         112         Parallel Port I/O Data Strobe This output signal indicates to the printer that valid

                              Group 13 data is available at the printer port.

                                       This signal is in TRI-STATE after a 0 is loaded into the corresponding

                                       control register bit.

                                       An external 4.7 K pull-up resistor should be employed.

                                       For Input mode see bit 5, described in Section 6.5.16.

                                       This signal is multiplexed with WRITE.

         91          FDC      Output Step This output signal issues pulses to the disk drive at a software

                              Group 16 programmable rate to move the head during a seek operation.

         66          APC      Input Switch On/Off A physical momentary switch attached to this pin

                              Group 7 indicates a user request (to the APC) to switch the power on or off.
                                           (See "The SWITCH Input Signal" on page 67).

                                       The pin has an internal pull-up of 1 M (nominal), a schmitt-trigger
                                       input buffer and debounce protection of at least 16 msec.

         35          ISA-Bus  Input DMA Terminal Count The DMA controller issues TC to indicate the

                              Group 1 termination of a DMA transfer. TC is accepted only when a DACK
                                           signal is active.

                                       TC is active high in PC-AT mode, and active low in PS/2 mode.

         96          FDC      Input Track 0 This input signal indicates to the controller that the head of

                              Group 1 the selected floppy disk drive is at track 0.

         64          RTC and  Input Battery Power Supply Power signal from the battery to the Real-

                     APC               Time Clock (RTC) or for Advanced Power Control (APC) when VCCH

                                       is less than VBAT (by at least 0.5V). VBAT includes a UL protection

                                       resistor.

         65          RTC and  Input VCC Help Power Supply This signal provides power to the RTC or

                     APC               APC when VCCH is higher than VBAT (by at least 0.5V).

         1, 24, 61,  Power    Input Main 5 V Power Supply This signal is the 5 V supply voltage for
         100, 121,   Supply              the digital circuitry.
         140

         2, 11, 25,  Power    Output Ground This signal provides the ground for the digital circuitry.
         40, 60,     Supply
         101, 120,
         130, 139

         111         Parallel Port Input Wait In EPP mode, the parallel port device uses this signal to

                              Group 2 extend its access cycle. WAIT is active low. This signal is multiplexed
                                           with BUSY. See TABLE 6-12 on page 160 for more information.

                                                  23                                           www.national.com
SIGNAL/PIN DESCRIPTIONS                                     Signal/Pin Connection and Description

                         Signal/Pin Pin            Module   I/O and                                Function
                            Name Number                     Group #

                         WDATA             89      FDC       Output Write Data (FDC) This output signal holds the write
                                                            Group 16 precompensated serial data that is written to the selected floppy disk

                                                                          drive. Precompensation is software selectable.

                         WDO               156     Power Man- Output WATCHDOG Out This output pin becomes low when a

                                                   agement Group 10 WATCHDOG time-out occurs. See Section 10.1.2 on page 218.This
                                                                                  pin is configured by bit 6 of the SuperI/O Configuration Register 2.

                                                                     This signal is multiplexed with GPIO17.

                         WGATE             93      FDC       Output Write Gate (FDC) This output signal enables the write circuitry of
                                                            Group 16 the selected disk drive. WGATE is designed to prevent glitches during

                                                                          power up and power down. This prevents writing to the disk when
                                                                          power is cycled.

                         WP                98      FDC        Input Write Protected This input signal indicates that the disk in the
                                                            Group 1 selected drive is write protected.

                         WR                34      ISA-Bus    Input I/O Write WR is an active low input signal that indicates a write
                                                            Group 1 operation from the microprocessor to the controller.

                         WRITE             112     Parallel Port Output Write Strobe In EPP mode, this active low signal is a write strobe.

                                                                      Group 23 This signal is multiplexed with STB. See TABLE 6-12 for more
                                                                                    information.

                         X1                50      Clock      Input Clock In A TTL or CMOS compatible 14.31818MHz, 24 MHz or 48
                                                            Group 6 MHz clock. When this pin is fed by the 14.31818MHz clock, the chip

                                                                         must be configured to work with the on-chip clock multiplier.See
                                                                         Chapter 12 on page 230.

                         X1C               62      RTC      Input Crystal 1 Slow Input signal to the internal Real-Time Clock (RTC)
                                                                       crystal oscillator amplifier. Clock source is set by CFG0 during reset.

                         X2C               63      RTC      Output Crystal 2 Slow Output signal from the internal Real-Time Clock
                                                                        (RTC) crystal oscillator amplifier.

                         XD7,6,            78, 77  X-Bus        I/O X-Bus Data These bidirectional signals hold the data in the X Data
                         XD1,0             72, 71  X-Bus    Group 9 Buffer (XDB).

                         XD5-2             76-73                          XD7 is multiplexed with IRSL1 and ID1.
                                                                I/O XD6 is multiplexed with IRSL2, SELCS and GPIO21.
                                                            Group 10 XD5-2 are multiplexed with GPIO27-24, respectively.

                                                                          XD1 is multiplexed with CS2.

                                                                          XD0 is multiplexed with CS1/CSOUT-NSC-Test

                                                                          See TABLE 1-2 on page 25.

                         XDCS              69      X-Bus      Input X-Bus Data Buffer (XDB) Chip Select This signal enables and
                                                            Group 7 disables the bidirectional XD7-0 data buffer signals.

                                                                         This signal is multiplexed with RING.

                         XDRD              70      X-Bus      Input X-Bus Data Buffer (XDB) Read Command This signal controls the
                                                            Group 1 direction of the bidirectional XD7-0 data buffer signals.

                                                                         This signal is multiplexed with ID3.

                         ZWS               31      ISA-Bus   Output Zero Wait State When this open-drain output signal is activated
                                                            Group 22 (driven low), it indicates that the access time can be shortened, i.e.,

                                                                          zero wait states.

                                                                          ZWS is never activated (driven low) on access to SuperI/O chip
                                                                          configuration registers (including during the Isolation state) or on
                                                                          access to the parallel port in SPP or EPP 1.9 mode.

                                                                          ZWS is always activated (driven low) on access to the parallel port in
                                                                          ECP mode.

                             1. SCI is an internal signal used to send ACPI-relevant notifications to the host operating system.

                         www.national.com                            24
                    Signal/Pin Connection and Description

         TABLE 1-2. Multiplexed X-Bus Data Buffer (XDB) Pins                                            SIGNAL/PIN DESCRIPTIONS

                X-Bus Data Buffer (XDB)1          Alternate Functiona
Pin Bit 4 of SuperI/O Configuration
                                          I/O     Bit 4 of SuperI/O Configuration 1     I/O
                        Register 1 = 1
                                                  Register = 0                         Input

69       XDCS                             Input            RING                       Output
                                                                                      Output
70       XDRD                             Input                ID3
                                           I/O    CS1/CSOUT-NSC-Test                    I/O
71       XD0                               I/O                                          I/O
                                           I/O                CS2                       I/O
72       XD1                               I/O             GPIO24                       I/O
                                                           GPIO25                       I/O
73       XD2                                                                          Output

73       XD3

75       XD4                              I/O              GPIO26

76       XD5                              I/O              GPIO27

77       XD6/SELCS                        I/O     GPIO21/IRSL2/SELCS

78       XD7                              I/O              IRSL1/ID1

1. Unselected (XDB or alternate function) input signals are internally blocked high.

               TABLE 1-3. UART2/GPIO Port 3 Pin Designation

         UART2                                    General Purpose I/O port 3

    Pin Bit 3 of SuperI/O Configuration   I/O     Bit 3 of SuperI/O Configuration     I/O

         Register 1 = 1                           Register 1 = 0

    141  CTS2                             Input            GPIO30                     I/O

    142  DCD2                             Input            GPIO31                     I/O

    143  DSR2                             Input            GPIO32                     I/O

    146  RTS2                             Output           GPIO34                     I/O

    147  SIN2                             Input            GPIO35                     I/O

    148  SOUT2                            Output           GPIO36                     I/O

         TABLE 1-4. APC/Power Management or GPIO/Chip Select Pin Designation

    Pin  APC, Power Management            I/O General Purpose I/O, Chip Select I/O

    154  PME2                             Input            GPIO15                     I/O

    155  PME1                             Input            GPIO16                     I/O

    156  WDO                              Output           GPIO17                     I/O

    159  POR                              Output           GPIO22                     I/O

    160  RING                             Input            GPIO23                     I/O

    68   LED                              Output           CS0                        Output

                                          25                                          www.national.com
SIGNAL/PIN DESCRIPTIONS                                         Signal/Pin Connection and Description

                                           TABLE 1-5. Infrared/KBC or GPIO/Chip-Select Pin Designation

                         Pin               Infrared, KBC, UART2          I/O General Purpose I/O, Chip Select I/O

                         157               IRSL1/ID1                     I/O                           GPIO20    I/O
                                                                                                       GPIO21    I/O
                         158               IRSL2/IRSL0/ID2               I/O                           GPIO24    I/O
                                                                                                       GPIO25    I/O
                         80                IRRX1                         Input                         GPIO33    I/O
                                                                                                       GPIO37    I/O
                         107               P16                           I/O                                   Output
                                                                                                         CS0
                         145                               RI2           Input

                         79                IRRX2/IRSL0/ID0               I/O

                         106               P12                           I/O

                                           TABLE 1-6. Pins with a Strap Function During Reset

                                           Strap Function       Pin No.                     Symbols
                                              BADDR1,0            134             DTR1/BADDR0/BOUT1
                                                CFG1,0            136
                                                SELCS             138                   RTS1/BADDR1
                                                                  144                    SOUT1/CFG0
                                                                   77                     DTR2/CFG1
                                                                                GPIO21/IRSL2/XD6/SELCS

                         www.national.com                                26
                                 Configuration                                                                                      2.0 Configuration

2.0 Configuration                                                       The BIOS configures the PC87317VUL. Index and Data
                                                                        register addresses are different from the addresses of
The PC87317VUL is partially configured by hardware, dur-                the Plug and Play (PnP) Index and Data registers. Con-
ing reset. The configuration can also be changed by soft-               figuration registers can be accessed as if the serial iso-
ware, by changing the values of the configuration registers.            lation procedure had already been done, and the
                                                                        PC87317VUL is selected.
The configuration registers are accessed using an Index
register and a Data register. During reset, hardware strap-             The BIOS may switch the addresses of the Index and
ping options define the addresses of the configuration reg-             Data registers to the PnP ISA addresses of the Index
isters. See Section 2.1.2 "The Index and Data Register                  and Data registers, by using software to modify the base
Pair".                                                                  address bits, as shown in Section 2.4.4 "SuperI/O Con-
                                                                        figuration 2 Register (SIOC2)" on page 38.
After the Index and Data register pair have determined the
addresses of the configuration registers, the addresses of          2.1.2 The Index and Data Register Pair
the Index and Data registers can be changed within the ISA
I/O address space, and a 16-bit programmable register con-          During reset, a hardware strapping option on the BADDR0
trols references to their addresses and to the addresses of         and BADDR1 pins defines an address for the Index and
the other registers.                                                Data Register pair. This prevents contention between the
                                                                    registers for I/O address space.
This chapter describes the hardware and software configu-
ration processes. For each, it describes configuration of the       TABLE 2-1 "Base Addresses" shows the base addresses
Index and Data register pair first. See Sections 2.1 "HARD-         for the Index and Data registers that hardware sets for each
WARE CONFIGURATION" and 2.2 "SOFTWARE CON-                          combination of values of the Base Address strap pins
FIGURATION" on page 28.                                             (BADDR0 and BADDR1). You can access and change the
                                                                    content of the configuration registers at any time, as long as
Section 2.3 "THE CONFIGURATION REGISTERS" on                        the base addresses of the Index and Data registers are de-
page 29 presents an overview of the configuration registers         fined.
of the PC87317VUL and describes each in detail.
                                                                    When BADDR1 is low (0), the Plug and Play (PnP) protocol
2.1 HARDWARE CONFIGURATION                                          defines the addresses of the Index and Data register, and
                                                                    the system wakes up from reset in the Wait for Key state.
The PC87317VUL supports two Plug and Play (PnP) con-
figuration modes that determine the status of register ad-          When BADDR1 is high (1), the addresses of the Index and
dresses upon wake up from a hardware reset, Full Plug and           Data register are according to TABLE 2-1 "Base Address-
Play ISA mode and Plug and Play Motherboard mode.                   es", and the system wakes up from reset in the Config state.

2.1.1 Wake Up Options                                               This configures the PC87317VUL with default values, auto-
                                                                    matically, without software intervention. After reset, use
During reset, strapping options on the BADDR0 and                   software as described in Section 2.2 "SOFTWARE CON-
BADDR1 pins determine one of the following modes.                   FIGURATION" on page 28 to modify the selected base ad-
                                                                    dress of the Index and Data register pair, and the defaults
q Full Plug and Play ISA mode System wakes up in                 for configuration registers.
    Wait for Key state.
                                                                    The Plug and Play soft reset has no effect on the logical de-
    Index and Data register addresses are as defined by Mi-         vices, except for the effect of the Activate registers (index
    crosoft and Intel in the "Plug and Play ISA Specification,      30h) in each logical device.
    Version 1.0a, May 5, 1994."
                                                                    The PC87317VUL can wake up with the FDC, the KBC and
q Plug and Play Motherboard mode system wakes up                 the RTC either active (enabled) or inactive (disabled). The
    in Config state.                                                other logical devices and the internal on-chip clock multipli-
                                                                    er wake up inactive (disabled).

                           TABLE 2-1. Base Addresses

                                 Address

BADDR1 BADDR0                                                                           Configuration Type

               Index Register                                   Data Register           Full PnP ISA Mode
                                                                                  Wake up in Wait for Key state
0  x              0279h               Write: 0A79h
               Write Only        Read: RD_DATA Port                                  PnP Motherboard Mode
                                                                                     Wake up in Config state
1  0           015Ch Read/Write                                 015Dh Read/Write     PnP Motherboard Mode
                                                                                     Wake up in Config state
1  1           002Eh Read/Write                                 002Fh Read/Write

                                                                27                www.national.com
SOFTWARE CONFIGURATION                                                         Configuration

                        2.1.3 The Strap Pins

                                                       TABLE 2-2. The Strap Pins

                        Pin                            Reset Configuration                                              Affected

                        CFG0              0: FDC, KBC and RTC wake up inactive, clock source is 32.768 KHz Bit 0 of Activate registers (index
                        CFG11
                                          with on-chip clock multiplier disabled.                       30h) of logical devices 0, 2 and 3

                                          1: FDC, KBC and RTC wake up active, clock source is 48 MHz fed and bit 0 of PMC2 register of Power
                                                                                                        Management (logical device 8).
                                          via X1 pin.

                                          0: No X-Bus Data Buffer. (See XDB pins multiplexing in TABLE 1-2.) Bit 4 of SuperI/O Configuration 1

                                          1: X-Bus Data Buffer (XDB) enabled.                           (SIOC1) register (index 21h).

                        BADDR1,0          00: Full PnP ISA, Wake in Wait For Key state. Index PnP ISA.  Bits 1 and 0 of SuperI/O
                                          01: Full PnP ISA, Wake in Wait For Key state. Index PnP ISA.  Configuration 2 (SIOC2) register
                                          10: PnP Motherboard, Wake in Config state. Index 015Ch.       (index 22h)
                                          11: PnP Motherboard, Wake in Config state. Index 002Eh.

                        SELCSa 0: CSOUT-NSC-test on pin 71.                                             Bit 1 of SuperI/O Configuration 1
                                       1: CS1 or XD0 on pin 71 (according to CFG1).                     (SIOC1) register (index 21h).

                        1. SELCS = 0 and CFG1 = 1 is an illegal strap option.

                        2.2 SOFTWARE CONFIGURATION                                            2.2.2 Address Decoding

                        2.2.1 Accessing the Configuration Registers                           In full Plug and Play mode, the addresses of the Index and
                                                                                              Data registers that access the configuration registers are
                        Only two system I/O addresses are required to access any              decoded using pins A11-0, according to the ISA Plug and
                        of the configuration registers. The Index and Data register           Play specification.
                        pair is used to access registers for all read and write opera-
                        tions.                                                                In Plug and Play Motherboard mode, the addresses of the
                                                                                              Index and Data registers that access the configuration reg-
                        In a write operation, the target configuration register is iden-      isters are decoded using pins A15-1. Pin A0 distinguishes
                        tified, based on a value that is loaded into the Index register.      between these two registers.
                        Then, the data to be written into the configuration register is
                        transferred via the Data register.                                    KBC and mouse register addresses are decoded using pins
                                                                                              A1,0 and A15-3. Pin A2 distinguishes between the device
                        Similarly, for a read operation, first the source configuration       registers.
                        register is identified, based on a value that is loaded into the
                        Index register. Then, the data to be read is transferred via          RTC/APC and Power Management (PM) register address-
                        the Data register.                                                    es are decoded using pins A15-1.

                        Reading the Index register returns the last value loaded into         FDC, UART, and GPIO register addresses are decoded us-
                        the Index register. Reading the Data register returns the             ing pins A15-3.
                        data in the configuration register pointed to by the Index
                        register.                                                             Parallel Port (PP) modes determine which pins are used for
                                                                                              register addresses. In SPP mode, 14 pins are used to de-
                        If, during reset, the Base Address 1 (BADDR1) signal is low           code Parallel Port (PP) base addresses. In ECP and EPP
                        (0), the Index and Data registers are not accessible imme-            modes, 13 address pins are used. TABLE 2-3 "Address
                        diately after reset. As a result, all configuration registers of      Pins Used for Parallel Port" shows which address pins are
                        the PC87317VUL are also not accessible at this time. To               used in each mode.
                        access these registers, you must apply the Plug and Play
                        (PnP) ISA protocol.                                                        TABLE 2-3. Address Pins Used for Parallel Port

                        If during reset, the Base Address 1 (BADDR1) signal is high           PP Mode  Pins Used to           Pins Used to
                        (1), all configuration registers are accessible immediately                    Decode Base      Distinguish Registers
                        after reset.                                                             SPP
                                                                                                 ECP      Address
                        It is up to the configuration software to guarantee no con-              EPP
                        flicts between the registers of the active (enabled) logical                          A15-2           A1,0
                        devices, between IRQ signals and between DMA channels.                         A9-2 and A15-11  A1,0 and A10
                        If conflicts of this type occur, the results are unpredictable.
                                                                                                              A15-3           A2-0
                        To maintain compatibility with other SuperI/O`s, the value of
                        reserved bits may not be altered. Use read-modify-write.

                        www.national.com                                                  28
                                    Configuration

                           TABLE 2-4. Parallel Port Address Range Allocation                                                    THE CONFIGURATION REGISTERS

Parallel Port Mode                      SuperI/O Parallel Port                   Decoded Range 1
                                    Configuration Register Bits

                                               7654

SPP                                 00xx                             Three registers, from base to base + 02h

EPP (Non ECP Mode 4)                01xx                             Eight registers, from base to base + 07h

     ECP, No Mode 4,                1000                             Six registers, from base to base + 02h and
No Internal Configuration                                            from base + 400h to base + 402h

    ECP with Mode 4,                1110                             11 registers, from base to base + 07h and
No Internal Configuration                                            from base + 400h to base + 402h

         ECP with Mode 4,           1001                             16 registers, from base to base + 07h and
Configuration within Parallel Port        or                         from base + 400h to base + 407h

                                    1111

1. The SuperI/O processor does not decode the Parallel Port outside this range.

2.3 THE CONFIGURATION REGISTERS                                      q KBC Configuration Register (Logical Device 0)
                                                                        -- SuperI/O KBC Configuration Register
The configuration registers control the setup of the
PC87317VUL. Their major functions are to:                            q FDC Configuration Registers (Logical Device 3)
                                                                        -- SuperI/O FDC Configuration Register
q Identify the chip                                                    -- Drive ID Register

q Enable major functions (such as, the Keyboard Control-            q Parallel Port Configuration Register (Logical Device 4)
    ler (KBC) for the keyboard and the mouse, the Real-                 -- SuperI/O Parallel Port Configuration Register
    Time Clock (RTC), including Advanced Power Control
    (APC), the Floppy Disc Controller (FDC), UARTs, paral-           q UART2 and Infrared Configuration Register (Logical
    lel and general purpose ports, power management and                 Device 5)
    pin functionality)                                                  -- SuperI/O UART2 Configuration Register

q Define the I/O addresses of these functions                       q UART1 Configuration Register (Logical Device 6)
                                                                        -- SuperI/O UART1 Configuration Register
q Define the status of these functions upon reset
                                                                     q Programmable Chip Select Configuration Registers
Section 2.3.2 "Configuration Register Summary" on page                  -- CS0 Base Address MSB Register
33 summarizes information for each register of each func-               -- CS0 Base Address LSB Register
tion. In addition, the following non-standard, or card control,         -- CS0 Configuration Register
registers are described in detail, in Section 2.4 "CARD                 -- CS1 Base Address MSB Register
CONTROL REGISTERS" on page 37.                                          -- CS1 Base Address LSB Register
                                                                        -- CS1 Configuration Register
q The Card Control Registers                                           -- CS2 Base Address MSB Register
    -- SID Register                                                     -- CS2 Base Address LSB Register
    -- SRID Register (only in the PC97317).                             -- CS2 Configuration Register
    -- SuperI/O Configuration 1 Register (SIOC1)
    -- SuperI/O Configuration 2 Register (SIOC2)
    -- Programmable Chip Select Configuration Index
         Register
    -- Programmable Chip Select Configuration Data Reg-
         ister

                                                                 29                               www.national.com
THE CONFIGURATION REGISTERS                                    Configuration

                             2.3.1 Standard Plug and Play (PnP) Register Definitions      registers, refer the "Plug and Play ISA Specification, Ver-
                                                                                          sion 1.0a, May 5, 1994".
                             TABLES 2-5 through 2-10 describe the standard Plug and
                             Play registers. For more detailed information on these

                                               TABLE 2-5. Plug and Play (PnP) Standard Control Registers

                               Index           Name                                       Definition
                                 00h
                                 01h           Set RD_DATA Port Writing to this location modifies the address of the port used for reading from the
                                 02h                                      Plug and Play ISA cards. Data bits 7-0 are loaded into I/O read port address bits
                                                                          9-2.
                                 03h
                                 04h                                      Reads from this register are ignored. Bits1 and 0 are fixed at the value 11.
                                 005
                                 06h           Serial Isolation Reading this register causes a Plug and Play card in the Isolation state to compare
                                 07h                                   one bit of the ID of the board. This register is read only.

                             20h - 2Fh         Config Control  This register is write-only. The values are not sticky, that is, hardware automatically
                                                               clears the bits and there is no need for software to do so.

                                                               Bit 0 - Reset

                                                                  Writing this bit resets all logical devices and restores the contents of
                                                                  configuration registers to their power-up (default) values.

                                                                  In addition, all the logical devices of the card enter their default state and the
                                                                  CSN is preserved.

                                                               Bit 1 - Return to the Wait for Key state.

                                                                  Writing this bit puts all cards in the Wait for Key state, with all CSNs preserved
                                                                  and logical devices not affected.

                                                               Bit 2 - Reset CSN to 0.

                                                                  Writing this bit causes every card to reset its CSN to zero.

                                               Wake[CSN]       A write to this port causes all cards that have a CSN that matches the write data
                                                               in bits 7-0 to go from the Sleep state to either the Isolation state, if the write data
                                                               for this command is zero, or the Config state, if the write data is not zero. It also
                                                               resets the pointer to the byte-serial device.

                                                               This register is write-only.

                                               Resource Data   This address holds the next byte of resource information. The Status register must
                                                               be polled until bit 0 of this register is set to 1 before this register can be read.

                                                               This register is read-only.

                                               Status          When bit 0 of this register is set to 1, the next data byte is available for reading
                                                               from the Resource Data register.

                                                               This register is read-only.

                                                 Card Select   Writing to this port assigns a CSN to a card. The CSN is a value uniquely assigned
                                               Number (CSN)    to each ISA card after the serial identification process so that each card may be
                                                               individually selected during a Wake[CSN] command.

                                                               This register is read/write.

                                               Logical Device  This register selects the current logical device. All reads and writes of memory, I/O,
                                                   Number      interrupt and DMA configuration information access the registers of the logical
                                                               device written here. In addition, the I/O Range Check and Activate commands
                                                               operate only on the selected logical device.

                                                               This register is read/write. If a card has only 1 logical device, this location should
                                                               be a read-only value of 00h.

                                                 Card Level, Vendor defined registers.
                                               Vendor Defined

                             www.national.com                                         30
                        Configuration

             TABLE 2-6. Plug and Play (PnP) Logical Device Control Registers                                     THE CONFIGURATION REGISTERS

Index  Name                            Definition
0030h
       Activate         For each logical device there is one Activate register that controls whether or not the
0031h                   logical device is active on the ISA bus.
                        This is a read/write register.
                        Before a logical device is activated, I/O Range Check must be disabled.
                        Bit 0 - Logical Device Activation Control

                           0: Do not activate the logical device.
                           1: Activate the logical device.
                        Bits 7-1 - Reserved
                           These bits are reserved and must return 0 on reads.

       I/O Range Check  This register is used to perform a conflict check on the I/O port range programmed
                        for use by a logical device.
                        This register is read/write.
                        Bit 0 - I/O Range Check control

                           0: The logical device drives 00AAh.
                           1: The logical device responds to I/O reads of the logical device's assigned I/O

                               range with a 0055h when I/O Range Check is enabled.
                        Bit 1 - Enable I/O Range Check

                           0: I/O Range Check is disabled.
                           1: I/O Range Check is enabled. (I/O Range Check is valid only when the logical

                               device is inactive).
                        Bits 7-2 - Reserved

                           These bits are reserved and must return 0 on reads.

       TABLE 2-7. Plug and Play (PnP) I/O Space Configuration Registers

Index  Name                            Definition
60h
61h      I/O Port Base Read/write value indicating the selected I/O lower limit address bits 15-8 for I/O
62h   Address Bits (15-8) descriptor 0.
63h
           Descriptor 0

          I/O Port Base Read/write value indicating the selected I/O lower limit address bits 7-0 for I/O
       Address Bits (7-0) descriptor 0.

           Descriptor 0

          I/O Port Base Read/write value indicating the selected I/O lower limit address bits 15-8 for I/O
       Address Bits (15-8) descriptor 1.

           Descriptor 1

          I/O Port Base Read/write value indicating the selected I/O lower limit address bits 7-0 for I/O
       Address Bits (7-0) descriptor 1.

           Descriptor 1

                        31                                                    www.national.com
THE CONFIGURATION REGISTERS                                 Configuration

                                                     TABLE 2-8. Plug and Play (PnP) Interrupt Configuration Registers

                             Index             Name                                    Definition
                              70h
                                               Interrupt Request Read/write value indicating selected interrupt level.
                              71h                Level Select 0 Bits3-0 select the interrupt level used for interrupt 0. A value of 1 selects IRQL 1, a value
                                                                        of 15 selects IRQL 15. IRQL 0 is not a valid interrupt selection and (represents no
                                                                        interrupt selection.

                                               Interrupt Request Read/write value that indicates the type and level of the interrupt request level selected in
                                                 Type Select 0 the previous register.

                                                                        If a card supports only one type of interrupt, this register may be read-only.

                                                                        Bit 0 - Type of the interrupt request selected in the previous register.

                                                                            0: Edge

                                                                            1: Level

                                                                        Bit1 - Level of the interrupt request selected in the previous register. (See also Section
                                                                        13.1 on page 231).

                                                                            0: Low polarity. (Implies open-drain output with strong pull-up for a short time, followed
                                                                               by weak pull-up).

                                                                            1: High polarity. (Implies push-pull output).

                                                     TABLE 2-9. Plug and Play (PnP) DMA Configuration Registers

                             Index             Name                                    Definition
                              74h
                                               DMA Channel  Read/write value indicating selected DMA channel for DMA 0.
                              75h                 Select 0
                                                            Bits 2-0 select the DMA channel for DMA 0. A value of 0 selects DMA channel 0; a
                                                            value of 7 selects DMA channel 7.

                                                            Selecting DMA channel 4, the cascade channel, indicates that no DMA channel is
                                                            active.

                                               DMA Channel  Read/write value indicating selected DMA channel for DMA 1
                                                  Select 1
                                                            Bits 2-0 select the DMA channel for DMA 1. A value of 0 selects DMA channel 0; a
                                                            value of 7 selects DMA channel 7.

                                                            Selecting DMA channel 4, the cascade channel, indicates that no DMA channel is
                                                            active.

                                               TABLE 2-10. Plug and Play (PnP) Logical Device Configuration Registers

                              Index                      Name                          Definition
                             F0h-FEh
                                                   Logical Device Vendor defined.
                                               Configuration Vendor

                                                        Defined

                             www.national.com                                      32
                                           Configuration

2.3.2 Configuration Register Summary                                                                                               THE CONFIGURATION REGISTERS

The tables in this section specify the Index, type                 Soft Reset is related to a Reset executed by utilizing the Re-
(read/write), reset values and configuration register or ac-       set Bit (Bit 0) of the Config Control Register. (See TABLE
tion that controls each register associated with each func-        2-5 "Plug and Play (PnP) Standard Control Registers" on
tion.                                                              page 30.

When the reset value is not fixed, the table indicates what
controls the value or points to another section that provides
this information.

                        TABLE 2-11. Card Control Registers

Index Type  Hard Reset                     Soft Reset                       Configuration Register or Action

00h W       00h                            PnP ISA Set RD_DATA Port.

01h R                                                              Serial Isolation.

02h W       PnP ISA                        PnP ISA Configuration Control.

03h W       00h                            PnP ISA Wake[CSN].

04h R                                                              Resource Data.

05h R                                                              Status.

06h R/W     00h                            PnP ISA Card Select Number (CSN).

07h R/W     00h                            PnP ISA Logical Device Number.

20h R       D0h                            D0h SID Register.

21h R/W See Section 2.4.3 on page 37. No Effect SuperI/O Configuration 1 Register (SIOC1).

22h R/W See Section 2.4.4 on page 38. No Effect SuperI/O Configuration 2 Register (SIOC2).

23h R/W See Section 2.4.5 on page 38. No Effect Programmable Chip Select Configuration Index Register.

24h R/W See Section 2.4.6 on page 39. No Effect Programmable Chip Select Configuration Data Register.

27h R       xx                             xx SRID Register (in PC97317 only).

            TABLE 2-12. KBC Configuration Registers for Keyboard - Logical Device 0

Index  R/W  Hard Reset                     Soft Reset                                 Configuration Register or Action
30h   R/W
                   00h or 01h              00h or 01h Activate.
31h   R/W  See CFG0 in Section.
60h   R/W                                 See CFG0 in Section See also FER1 of power management device
61h   R/W
                                                               2.1.3.       (logical device 8).
62h   R/W
63h   R/W  00h                                                00h          I/O Range Check.

70h   R/W  00h                                                00h          Base Address MSB Register.
71h   RW
            60h                                                60h          Base Address LSB Register.
74h    R
75h    R                                                                   Bit 2 (for A2) is read only, 0.
F0h   R/W
            00h                                                00h          Command Base Address MSB Register.

            64h                                                64h          Command Base Address LSB.

                                                                            Bit 2 (for A2) is read only,1.

            01h                                                01h          KBC Interrupt (KBC IRQ1 pin) Select.

            02h                                                02h          KBC Interrupt Type.

                                                                            Bits 1,0 are read/write; others are read only.

            04h                                                04h          Report no DMA assignment.

            04h                                                04h          Report no DMA assignment.

            See Section 2.5.1 on page 40.                      No Effect    SuperI/O KBC Configuration Register.

                                                               33                                             www.national.com
THE CONFIGURATION REGISTERS                                                Configuration

                                               TABLE 2-13. KBC Configuration Registers for Mouse - Logical Device 1

                             Index R/W Hard Reset Soft Reset                           Configuration Register or Action

                             30h R/W           00h             00h Activate.
                                                                           When mouse of the KBC mouse is inactive, the IRQ selected by the Mouse
                             70h R/W           0Ch                         Interrupt Select register (index 70h) is not asserted.
                                                                           This register has no effect on host KBC commands handling the PS/2 mouse.
                             71h R/W           02h
                                                               0Ch Mouse Interrupt (KBC IRQ12 pin) Select.
                             74h R             04h
                                                               02h Mouse Interrupt Type.
                             75h R             04h                         Bits 1,0 are read/write; other bits are read only.

                                                               04h Report no DMA assignment.

                                                               04h Report no DMA assignment.

                                               TABLE 2-14. RTC and APC Configuration Registers - Logical Device 2

                             Index R/W          Hard Reset      Soft Reset                     Configuration Register or Action
                              30h R/W           00h or 01h      00h or 01h
                                               See CFG0 in     See CFG0 in     Activate.
                              31h R/W          Section 2.1.3.  Section 2.1.3.  The APC of the RTC is not affected by bit 0.
                              60h R/W                                          See also FER1 of logical device 8.
                              61h R/W                00h             00h       I/O Range Check.
                                                     00h             00h       Base Address MSB Register.
                              70h R/W                70h             70h       Base Address LSB Register.
                              71h R/W                                          Bit 0 (for A0) is read only, 0.
                                                     08h             08h       Interrupt Select.
                              74h R                  00h             00h       Interrupt Type.
                              75h R                                            Bit 1 is read/write, other bits are read only.
                                                     04h             04h       Report no DMA assignment.
                                                     04h             04h       Report no DMA assignment.

                                                    TABLE 2-15. FDC Configuration Registers - Logical Device 3

                             Index R/W                   Hard Reset        Soft Reset     Configuration Register or Action
                              30h R/W
                                                          00h or 01h        00h or 01h Activate.
                                               See CFG0 in Section 2.1.3.
                                                                           See CFG0 in See also FER1 of logical device 8.
                                                                           Section 2.1.3.

                             31h R/W                00h                        00h        I/O Range Check.

                             60h R/W                03h                        03h        Base Address MSB Register.

                             61h R/W                F2h                        F2h        Base Address LSB Register.

                                                                                          Bits 2 and 0 (for A2 and A0) are read only, 0,0.

                             70h R/W                06h                        06h        Interrupt Select.

                             71h R/W                03h                        03h        Interrupt Type.

                                                                                          Bit 1 is read/write; other bits are read only.

                             74h R/W                02h                        02h        DMA Channel Select.

                             75h R                  04h                        04h        Report no DMA assignment.

                             F0h R/W See Section 2.6.1 on page 40.         No Effect SuperI/O FDC Configuration Register.

                             F1h R/W See Section 2.6.2 on page 41.         No Effect Drive ID Register.

                             www.national.com                                  34
                                       Configuration

           TABLE 2-16. Parallel Port Configuration Registers - Logical Device 4                                           THE CONFIGURATION REGISTERS

Index R/W             Hard Reset       Soft Reset      Configuration Register or Action
30h R/W                   00h
                                          00h Activate.
31h R/W                   00h                        See also FER1 of the power management device (logical
60h R/W                   02h                        device 8).
61h R/W                   78h
                                          00h I/O Range Check.
70h R/W                   07h
71h R/W                   00h            02h Base Address MSB register.
                                                      Bits 7-2 (for A15-10) are read only, 000000b.
74h R/W                   04h
75h R                     04h            78h Base Address LSB register.
F0h R/W   See Section 2.7 on page 41                 Bits 1,0 (for A1,0) are read only, 00b.
                                                      See Section 2.2.2.

                                          07h Interrupt Select.

                                          00h Interrupt Type.
                                                      Bit 0 is read only. It reflects the interrupt type dictated by
                                                          the Parallel Port operation mode and configured by the
                                                          SuperI/O Parallel Port Configuration register. This bit is
                                                          set to 1 (level interrupt) in Extended Mode and cleared
                                                          (edge interrupt) in all other modes.
                                                      Bit 1 is a read/write bit.
                                                      Bits 7-2 are read only.

                                          04h DMA Channel Select.

                                          04h Report no DMA assignment.

                                       No Effect SuperI/O Parallel Port Configuration register.

           TABLE 2-17. UART2 and Infrared Configuration Registers - Logical Device 5

Index R/W             Hard Reset       Soft Reset      Configuration Register or Action
30h R/W                   00h
                                                   00  Activate.
31h R/W                   00h
60h R/W                   02h                         See also FER1 of the power management device
61h R/W                   F8h                         (logical device 8).

70h R/W                   03h                     00h I/O Range Check.
71h R/W                   03h
                                                   02h Base Address MSB register.
74h R/W                   04h
75h R/W                   04h                     F8h Base Address LSB register.
F0h R/W   See Section 2.8 on page 42                          Bit 2-0 (for A2-0) are read only, 000b.

                                                   03h Interrupt Select.

                                                   03h Interrupt Type.
                                                               Bit 1 is R/W; other bits are read only.

                                                   04h DMA Channel Select 0 (RX_DMA).

                                                   04h DMA Channel Select 1 (TX_DMA).

                                       No Effect SuperI/O UART2 Configuration register.

                                       35                                                               www.national.com
THE CONFIGURATION REGISTERS                                                     Configuration

                                                       TABLE 2-18. UART1 Configuration Registers - Logical Device 6

                             Index R/W                 Hard Reset               Soft Reset     Configuration Register or Action
                              30h R/W                       00h
                                                                                   00h      Activate.
                             31h R/W                   00h                                  See also FER1 of the power management device
                                                                                   00h      (logical device 8).
                             60h R/W                   03h                         03h      I/O Range Check.
                                                                                   F8h      Base Address MSB Register.
                             61h R/W                   F8h                                  Base Address LSB Register.
                                                                                   04h      Bits 2-0 (for A2-0) are read only as 000b.
                             70h R/W                   04h                         03h      Interrupt Select.
                                                                                            Interrupt Type.
                             71h R/W                   03h                         04h      Bit 1 is read/write. Other bits are read only.
                                                                                   04h      Report no DMA Assignment.
                             74h R                                  04h         No Effect   Report no DMA Assignment.
                             75h R                                  04h                     SuperI/O UART 1 Configuration register.
                             F0h R/W              See Section 2.9.1 on page 42

                                                  TABLE 2-19. GPIO Ports Configuration Registers - Logical Device 7

                             Index R/W Hard Reset Soft Reset                                Configuration Register or Action

                             30h R/W              00h       00h Activate.
                                                                        See also FER2 of the power management device (logical device 8).
                             31h R/W              00h
                                                            00h I/O Range Check.
                             60h R/W              00h       00h Base Address MSB Register.
                                                            00h Base Address LSB Register.
                             61h R/W              00h
                                                                        Bit 2-0 (for A2-0) are read only: 000.
                             74h R                04h       04h Report no DMA assignment.
                                                            04h Report no DMA assignment.
                             75h R                04h

                                                  TABLE 2-20. Power Management Configuration Registers - Logical Device 8

                             Index R/W Hard Reset Soft Reset                                Configuration Register or Action

                             30h R/W              00        00     Activate.

                                                                   When bit 0 is cleared, the registers of this logical device are not
                                                                   accessible. The registers are maintained.

                             31h R/W              00h       00h I/O Range Check.

                             60h R/W              00h       00h Base Address Most Significant Byte.

                             61h R/W              00h       00h Base Address LSB Register.
                                                                        Bit 0 (for A0) is read only: 0.

                             74h               R  04h       04h Report no DMA assignment.

                             75h               R  04h       04h Report no DMA assignment.

                             www.national.com                                   36
                          Configuration

2.4 CARD CONTROL REGISTERS                                          76543210    SuperI/O Configuration 1                             CARD CONTROL REGISTERS

This section describes the registers at first level indexes in                                    Register (SIOC1),
the range 20h - 2Fh.
                                                                    0 0 0 x 0 1 x 0 Reset         Index 21h
The next section describes the chip select configuration
registers, which are accessed using two index levels. The                       Required
first index level accesses the Programmable Chip Select In-
dex register at 23h. The second index level accesses a spe-                                 ZWS Enable
cific chip select configuration register. See TABLE 2-24                                CSOUT-NSC-test or CS1/XD0
"The Programmable Chip Select Configuration Registers"                            PC-AT or PS/2 Drive Mode Select
on page 43.                                                                  UART2 or GPIO30-36 Select
                                                                         X-Bus Data Buffer (XDB) Select
2.4.1 PC87317 SID Register                                          Lock Scratch Bit

This read-only register holds the revision and chip identity        General Purpose Scratch Bits
number of the chip. The PC87317VUL is identified by the
value D0h in this register.

                                                                    FIGURE 2-3. SIOC1 Register Bitmap

7 6 5 4 3 2 1 0 PC87317 SID Register
                          Index 20h
1 1 0 1 0 0 0 0 Reset                                               Bit 0 - ZWS Enable
                                                                        This bit controls assertion of ZWS on any host SuperI/O
1 1 0 1 0 0 0 0 Required                                                chip access, except for configuration registers access
                                                                        (including Serial Isolation register) and except for Paral-
         Revision ID                                                    lel Port access.
                                                                        For ZWS assertion on host-EPP access, see Section
Chip ID                                                                 6.5.17 "Control2 Register" on page 152.
                                                                        0: ZWS is not asserted.
        FIGURE 2-1. PC87317 SID Register Bitmap                         1: ZWS is asserted.

2.4.2 PC97317 SID Register                                          Bit 1 - CSOUT-NSC-test or CS1/XD0 on Pin 71 Select
This read-only register holds the identity number of the chip.          This bit is initialized with SELCS strap value (see TA-
The PC97317VUL is identified by the value DFh in this reg-              BLE 2-2 "The Strap Pins" on page 28).
ister.                                                                  0: CSOUT-NSC-test on pin.
                                                                        1: CS1 or XD0 on pin (according to bit 4 of SuperI/O
7 6 5 4 3 2 1 0 PC97317 SID Register                                         Configuration 1 Register (SIOC1)).
                          Index 20h
                                                                    Undefined results, when bit 1 of the SuperI/O Configuration
                                                                    1 register is cleared to zero and bit 4 of the SuperI/O Con-
                                                                    figuration 1 register is set to one. (see TABLE 2-21).

                                                                            TABLE 2-21. Signal Assignment for Pin 71

1 1 0 1 1 1 1 1 Reset

1 1 0 1 1 1 1 1 Required                                            SIOC1 Bits          Pin 71
                                                                        41
Chip ID                                                                00       CSOUT-NSC-test
                                                                       01               CS1
                                                                       10
                                                                       11           Undefined
                                                                                        XD0

       FIGURE 2-2. PC97317 SID Register Bitmap                      Bit 2 - PC-AT or PS/2 Drive Mode Select
                                                                        0: PS/2 drive mode.
2.4.3 SuperI/O Configuration 1 Register (SIOC1)                         1: PC-AT drive mode. (Default)
This register can be read or written. It is reset by hardware
to 04h, 06h, 14h or 16h. See SELCS and the CFG1 strap               Bit 3 - UART2 or GPIO30-36 Select
pin in TABLE 2-2 "The Strap Pins" on page 28.                           0: GPIO30-32 and GPIO34-36 pins are selected
                                                                        1: UART2 pins are selected
                                                                        Upon reset, this bit is initialized to 0.

                                                                37                                www.national.com
CARD CONTROL REGISTERS                                             Configuration

                        Bit 4 - X-Bus Data Buffer (XDB) Select                               TABLE 2-22. Signal Assignment for Pins 158 and 77
                            Select X-bus buffer on the XDB pins. This read only bit
                            is initialized with the CFG1 strap value. See TABLE 2-21         Bits                              Pin 77
                            and see also Chapter 11 "X-Bus Data Buffer" on page                           Pin 158  (When Bit 4 of SuperI/O
                            229.                                                                                    Config 1 Register = 0)
                            0: No XDB buffer. XDB pins have alternate function,              43
                                 see TABLE 1-2 "Multiplexed X-Bus Data Buffer                                            IRSL2/SELCS
                                 (XDB) Pins" on page 25.                                     0 0 GPIO21                GPIO21/SELCS
                            1: XDB enabled.                                                                              IRSL2/SELCS
                                                                                             0 1 IRSL2/ID2               IRSL2/SELCS
                        Bit 5 - Lock Scratch Bit
                            This bit controls bits 7 and 6 of this register. Once this       10  IRSL0
                            bit is set to 1 by software, it can be cleared to 0 only by
                            a hardware reset.                                                1 1 Reserved
                            0: Bits 7 and 6 of this register are read/write bits.
                            1: Bits 7 and 6 of this register are read only bits.             Bit 5 - GPIO20, IRSL1 or ID1 Pin Select
                                                                                                 The output buffer of this pin is selected by Port 2 Output
                        Bits 7,6 - General Purpose Scratch Bits                                  Type and Port 2 Pull-up Control registers.
                            When bit 5 is set to 1, these bits are read only. After re-          0: The pin is GPIO20.
                            set they can be read or written. Once changed to read-               1: The pin is IRSL1/ID1.
                            only, they can be changed back to be read/write bits
                            only by a hardware reset.                                        Bit 6 - GPIO17 or WDO Pin Select
                                                                                                 This bit determines whether GPIO17 or WDO is routed
                        2.4.4 SuperI/O Configuration 2 Register (SIOC2)                          to pin 156 when bit 7 of the Port 1 Direction register at
                                                                                                 offset 01h of logical device 7 is set to 1. See Section 9.1
                        This read/write register is reset by hardware to 00h-03h.                "GPIO PORT ACTIVATION" on page 215.
                        See BADDR1,0 strap pins in Section 2.1.3 "The Strap Pins"                The output buffer of this pin is selected by Port 2 Output
                        on page 28.                                                              Type and Port 2 Pull-up Control registers.
                                                                                                 0: GPIO17 uses the pin. (Default)
                        7  6  5           4  3  2  1  0  SuperI/O Configuration 2                1: WDO uses the pin.
                                                                   Register (SIOC2),
                        0 0 0 0 0 0 x x Reset                                                Bit 7 - GPIO Bank Select
                                                                   Index 22h                     This bit selects the active register bank of GPIO registers.
                                                                                                 0: Bank 0 is selected. (Default)
                                                         Required                                1: Bank 1 is selected.

                                                                  BADDR1 and BADDR0          2.4.5 Programmable Chip Select Configuration Index
                                                        GPIO22 or POR Select                            Register

                                                  GPIO21, IRSL2/ ID2 or ISL0 Pin Select      This read/write register is reset by hardware to 00h. It indi-
                                         GPIO20 or IRSL1 Pin Select                          cates the index of one of the Programmable Chip Select
                                    GPIO17 or WDO Pin Select                                 (CS0, CS1 or CS2) configuration registers described in
                               GPIO Bank Select                                              Section 2.10 "PROGRAMMABLE CHIP SELECT CONFIG-
                                                                                             URATION REGISTERS" on page 42.
                                    FIGURE 2-4. SIOC2 Register Bitmap
                                                                                             The data in the indicated register is in the Programmable
                        Bits 1,0 - BADDR1 and BADDR0                                         Chip Select Configuration Data register at index 24h.
                            Initialized on reset by BADDR1 and BADDR0 strap pins
                            (BADDR0 on bit 0). These bits select the addresses of            Bits 7 through 4 are read only and return 0000 when read.
                            the configuration Index and Data registers and the Plug
                            and Play ISA Serial Identifier. See TABLE 2-1 "Base                                    Programmable Chip Select
                            Addresses" on page 27 and TABLE 2-2 "The Strap
                            Pins" on page 28.                                                76543210              Configuration Index

                        Bit 2 - GPIO22 or POR Pin Select                                     0 0 0 0 0 0 0 0 Reset            Register,
                            The output buffer of this pin is selected by Port 2 Output                                       Index 23h
                            Type and Port 2 Pull-up Control registers.                       0 0 00                Required
                            0: The pin is GPIO22.
                            1: The pin is POR.                                                                                   Index of a Programmable
                                                                                                                                 Chip Select Configuration
                        Bits 4,3 - GPIO21, IRSL2/ID2 or IRSL0 Pin Select                                                         Register
                            The output buffer of this pin is selected by Port 2 Output
                            Type and Port 2 Pull-up Control registers as shown in                            Read Only
                            TABLE 2-22 "Signal Assignment for Pins 158 and 77".
                                                                                             FIGURE 2-5. Programmable Chip Select Configuration
                                                                                                                    Index Register Bitmap

                        www.national.com                                                 38
                                                   Configuration

2.4.6 Programmable Chip Select Configuration Data                      Bit 3 - SCI Polarity Select                                    CARD CONTROL REGISTERS
           Register                                                        0: SCI interrupt is active low.
                                                                           1: SCI interrupt is active high.
This read/write register contains the data in the Program-
mable Chip Select Configuration register (see Section 2.10             Bits 7-4 - SCI Plug-and-Play Select
"PROGRAMMABLE CHIP SELECT CONFIGURATION                                SCI can be routed to one of the following ISA interrupts:
REGISTERS" on page 42) indicated by the Programmable                   IRQ1, IRQ3-IRQ12, IRQ14-IRQ15.
Chip Select Configuration Index register at index 23h.                 For details on the SCI signal, refer to Chapter 4 on page 53.

                     Programmable Chip Select                                               TABLE 2-23. SCI Routing

76543210                Configuration Data

0 0 0 0 0 0 0 0 Reset                             Register,              Bits
                                       Required  Index 24h             7654
                                                                       0000
               Data in a Programmable                                  0001    Interrupt
               Chip Select Configuration                               0010
               Register                                                0011     Disable
                                                                       0100      IRQ1
FIGURE 2-6. Programmable Chip Select Configuration                     0101     Invalid
                       Data Register Bitmap                            0110      IRQ3
                                                                       0111      IRQ4
2.4.7 SuperI/O Configuration 3 Register (SIOC3)                        1000      IRQ5
This read/write register enables output-pin designation and            1001      IRQ6
interrupt routing. It is reset by hardware to 00h.                     1010      IRQ7
                                                                       1011      IRQ8
7  6  5  4  3  2  1  0  SuperI/O Configuration 3                       1100      IRQ9
                                  Register (SIOC3),                    1101     IRQ10
0 0 0 0 0 0 0 0 Reset                                                  1110     IRQ11
                                                 Index 25h             1111     IRQ12
                                                                                Invalid
                        Required                                                IRQ14
                                                                                IRQ15
                             P16 or GPIO25 Select
                         P12 or CS0 Select
                   Reserved
               SCI Polarity Select

                 SCI Plug-and-Play Select                              Upon reset, these bits are initialized to 0000.
                                                                       Disable means the SCI is not routed to any ISA interrupt.
            FIGURE 2-7. SIOC3 Register Bitmap                          Unpredictable results when invalid values are written.

Bit 0 - P16 or GPIO25 Pin Select                                       2.4.8 PC97317 SRID Register
    0: P16 is routed to I/O pin.
    1: GPIO25 is routed to I/O pin. The KBC firmware                   This read-only register holds the revision number of the
         may write to P16 and read it back as if the pin exist         PC97317 chip. SRID is incremented on each tapeout.
         and left open. Upon reset, this bit is initialized to 0.
                                                                       7 6 5 4 3 2 1 0 PC97317 SRID Register
Bit 1 - P12 or CS0 Pin Select                                                                 Index 27h
    0: P12 is routed to I/O pin.                                       x x x x x x x x Reset
    1: CS0 is routed to I/O pin. The KBC firmware may
         write to P12 and read it back as if the pin exist and                 Required
         left open. Upon reset, this bit is initialized to 0.
                                                                       Chip Revision ID
Bit 2 - Reserved
    Reserved.

                                                                       FIGURE 2-8. PC97317 SRID Register Bitmap

                                                                   39                         www.national.com
KBC CONFIGURATION REGISTER (LOGICAL DEVICE 0)                                       Configuration

                                               2.4.9 SuperI/O Configuration F Register (SIOCF),                     2.6 FDC CONFIGURATION REGISTERS (LOGICAL
                                                          Index 2Fh                                                        DEVICE 3)

                                               This register is reserved. Must be written with `0's.                2.6.1 SuperI/O FDC Configuration Register
                                                                                                                    This read/write register is reset by hardware to 20h.
                                               2.5 KBC CONFIGURATION REGISTER (LOGICAL
                                                      DEVICE 0)                                                     76543210               Super I/O FDC

                                               2.5.1 SuperI/O KBC Configuration Register                            0 0 1 0 0 0 0 0 Reset  Configuration
                                               This read/write register is reset by hardware to 40h.                                             Register,

                                                                                                                              Required     Index F0h

                                               76543210                    SuperI/O KBC

                                               0 1 0 0 0 0 0 0 Reset       Configuration                                      TRI-STATE Control
                                                                                 Register,

                                                                 Required  Index F0h

                                                                 TRI-STATE Control                                                                 Reserved

                                                                           Reserved                                                  DENSEL Polarity Control
                                                                                                                                TDR Register Mode
                                                          KBC Clock Source                                                Four Drive Control

                                                 FIGURE 2-9. SuperI/O KBC Configuration Register                     FIGURE 2-10. SuperI/O FDC Configuration Register
                                                                                 Bitmap                                                               Bitmap

                                               Bit 0 - TRI-STATE Control                                            Bit 0 - TRI-STATE Control
                                                   When set, this bit causes the Keyboard and Mouse pins                When set, this bit causes the FDC pins to be in TRI-
                                                   to be in TRI-STATE (KBCLK, KBDAT, MCLK, and MDAT                     STATE (except the IRQ and DMA pins) when the FDC is
                                                   pins), when the KBC is inactive (disabled).                          inactive (disabled).
                                                   This bit is ORed with a bit of PMC1 register of logical de-          This bit is ORed with a bit of PMC1 register of logical de-
                                                   vice 8.                                                              vice 8.
                                                   0: Keyboard and Mouse pins are not put in TRI-STATE                  0: FDC pins are not put in TRI-STATE.
                                                   1: Keyboard and Mouse pins are put in TRI-STATE,                     1: FDC pins are put in TRI-STATE.
                                                   when the KBC is inactive.
                                                                                                                    Bits 4-1 - Reserved
                                               Bits 5-1 - Reserved                                                      Reserved.
                                                   Reserved.
                                                                                                                    Bit 5 - DENSEL Polarity Control
                                               Bits 7,6 - KBC Clock Source                                              0: DENSEL is active low for 500 Kbps or 1 Mbps data
                                                   Bit 6 is the LSB. The clock source can be changed only                    rates.
                                                   when the KBC is inactive (disabled).                                 1: DENSEL is active high for 500 Kbps or 1 Mbps
                                                   00: 8 MHz                                                                 data rates. (Default)
                                                   01: 12 MHz
                                                   10: 16 MHz. Undefined results when these bits are 10             Bit 6 - TDR Register Mode
                                                        and the clock source for the chip is 24 MHz on X1.              0: PC-AT Compatible drive mode (bits 7 through 2 of
                                                   11: Reserved.                                                             TDR are not driven).
                                                                                                                        1: Enhanced drive mode (bits 7 through 2 of TDR are
                                                                                                                             driven on TDR read).

                                                                                                                    Bit 7 - Four Drive Encode
                                                                                                                        0: Two floppy drives are directly controlled by DR1-0,
                                                                                                                             MTR1-0.
                                                                                                                        1: Four floppy drives are controlled with the aid of an
                                                                                                                             external decoder.

                                               www.national.com                                                 40
                           Configuration

2.6.2 Drive ID Register                                             Bit 0 - TRI-STATE Control                                         PARALLEL PORT CONFIGURATION REGISTER (LOGICAL DEVICE 4)
                                                                        When set, this bit causes the parallel port pins to be in
This read/write register is reset by hardware to 00h. These             TRI-STATE (except IRQ and DMA pins) when the paral-
bits control bits 5 and 4 of the enhanced TDR register.                 lel port is inactive (disabled). This bit is ORed with a bit
                                                                        of the PMC1 register of logical device 8.
76543210                   Drive ID Register,
                                                                    Bit 1 - Clock Enable
0 0 0 0 0 0 0 0 Reset      Index F1h                                    0: Parallel port clock disabled.
                                                                             ECP modes and EPP time-out are not functional
          Required                                                           when the logical device is active. Registers are
                                                                             maintained.
          Drive 0 ID                                                    1: Parallel port clock enabled.
Drive 1 ID                                                                   All operation modes are functional when the logical
                                                                             device is active. This bit is ANDed with a bit of the
                 Reserved                                                    PMC3 register of the power management device
                                                                             (logical device 8).
          FIGURE 2-11. Drive ID Register Bitmap
                                                                    Bit 2 - Reserved
Bits 1,0 - Drive 0 ID
    These bits are reflected on bits 5 and 4, respectively, of      Bit 3 - Reported Parallel Port of PnP ISA Resource Data
    the Tape Drive Register (TDR) of the FDC when drive 0               Report to the ISA PnP Resource Data the device identi-
    is accessed. See Section 5.3.4 "Tape Drive Register                 fication.
    (TDR)" on page 99.                                                  0: ECP device.
                                                                        1: SPP device.
Bits 3,2 - Drive 1 ID
    These bits are reflected on bits 5 and 4, respectively, of      Bit 4 - Configuration Bits within the Parallel Port
    the TDR register of the FDC when drive 1 is accessed.               0: The registers at base (address) + 403h, base +
    See Section 5.3.4 "Tape Drive Register (TDR)" on page                    404h and base + 405h are not accessible (reads
    99.                                                                      and writes are ignored).
                                                                        1: When ECP is selected by bits 7 through 5, the reg-
Bits 7-4 - Reserved                                                          isters at base (address) + 403h, base + 404h and
                                                                             base + 405h are accessible.
2.7 PARALLEL PORT CONFIGURATION REGISTER                                     This option supports run-time configuration within
       (LOGICAL DEVICE 4)                                                    the Parallel Port address space. An 8-byte (and
                                                                             1024-byte) aligned base address is required to ac-
2.7.1 SuperI/O Parallel Port Configuration Register                          cess these registers. See Chapter 6 "Parallel Port
This read/write register is reset by hardware to F2h. For nor-               (Logical Device 4)" on page 137 for details.
mal operation and to maintain compatibility with future
chips, do not change bits 7 through 4.                              Bit 7-5 - Parallel Port Mode Select
                                                                        Bit 5 is the LSB.
          SuperI/O Parallel Port                                        Selection of EPP 1.7 or 1.9 in ECP mode 4 is controlled
                                                                        by bit 4 of the Control2 configuration register of the par-
7 6 5 4 3 2 1 0 Configuration Register,                                 allel port at offset 02h. See Section 6.5.17 "Control2
                                                                        Register" on page 152.
1 1 1 1 0 0 1 0 Reset      Index F0h                                    000: SPP Compatible mode. PD7-0 are always output
                                                                             signals.
          Required                                                      001: SPP Extended mode. PD7-0 direction controlled
                                                                             by software.
                   TRI-STATE Control                                    010:EPP 1.7 mode.
               Clock Enable                                             011:EPP 1.9mode.
          Reserved                                                      100:ECP mode (IEEE1284 register set), with no sup-
                                                                             port for EPP mode.
     PP of PnP ISA Resource Data                                        101:Reserved.
Configuration Bits within the Parallel Port                             110:Reserved.
                                                                        111:ECP mode (IEEE1284 register set), with EPP
Parallel Port Mode Select                                                    mode selectable as mode 4.

FIGURE 2-12. SuperI/O Parallel Port Configuration
                         Register Bitmap

                                                                41  www.national.com
UART2 AND INFRARED CONFIGURATION REGISTER (LOGICAL DEVICE 5)                                                         Configuration

                                                              2.8 UART2 AND INFRARED CONFIGURATION                                 Bits 6-4 - Reserved
                                                                     REGISTER (LOGICAL DEVICE 5)
                                                                                                                                   Bit 7 - Bank Select Enable
                                                              2.8.1 SuperI/O UART2 Configuration Register                              Enables bank switching. If this bit is cleared, all attempts
                                                              This read/write register is reset by hardware to 02h.                    to access the extended registers are ignored.

                                                                                     SuperI/O UART2                                2.9 UART1 CONFIGURATION REGISTER
                                                                                                                                          (LOGICAL DEVICE 6)
                                                              7 6 5 4 3 2 1 0 Configuration Register,
                                                                                                                                   2.9.1 SuperI/O UART1 Configuration Register
                                                              0 0 0 0 0 0 1 0 Reset       Index F0h                                This read/write register is reset by hardware to 02h. Its bits func-
                                                                                                                                   tion like the bits in the SuperI/O UART2 Configuration register
                                                                                Required

                                                                                              TRI-STATE Control for                                                                   SuperI/O UART1
                                                                                              UART2 Signals                        7 6 5 4 3 2 1 0 Configuration Register,
                                                                                         Power Mode Control
                                                                                     Busy Indicator                                0 0 0 0 0 0 1 0 Reset  Index F0h

                                                                                Ring Detection on RI Pin

                                                                                                                                    Required

                                                                                 Reserved                                                         TRI-STATE Control for
                                                                      Bank Select Enable                                                          UART1 Pins
                                                                                                                                             Power Mode Control
                                                              FIGURE 2-13. SuperI/O UART2 Configuration Register                         Busy Indicator
                                                                                                Bitmap
                                                                                                                                    Ring Detection on RI Pin

                                                              Bit 0 - TRI-STATE Control for UART signals                                              Reserved
                                                                  This bit controls the TRI-STATE status of UART signals
                                                                  (except IRQ and DMA signals) when the UART is inac-                      Bank Select Enable
                                                                  tive (disabled). This bit is ORed with a bit of the PMC1
                                                                  register of the power management device (logical de-             FIGURE 2-14. SuperI/O UART1 Configuration Register
                                                                  vice 8).                                                                                           Bitmap
                                                                  0: Signals not in TRI-STATE.
                                                                  1: Signals in TRI-STATE.                                         2.10 PROGRAMMABLE CHIP SELECT
                                                                                                                                          CONFIGURATION REGISTERS
                                                              Bit 1 - Power Mode Control
                                                                  0: Low power mode.                                               The chip select configuration registers are accessed using
                                                                       UART Clock disabled. UART output signals are set            two index levels. The first index level accesses the Program-
                                                                       to their default state. The RI input signal can be          mable Chip Select Index register at 23h. See Section 2.4.5
                                                                       programmed to generate an interrupt. Registers              "Programmable Chip Select Configuration Index Register"
                                                                       are maintained.                                             on page 38. The second index level accesses a specific chip
                                                                  1: Normal power mode.                                            select configuration register as shown in TABLE 2-24 "The
                                                                       UART clock enabled. The UART is functional when             Programmable Chip Select Configuration Registers".
                                                                       the logical device is active. This bit is ANDed with a
                                                                       bit of the PMC3 register of the power management            See also Section 9.3 "PROGRAMMABLE CHIP SELECT
                                                                       device (logical device 8)                                   OUTPUT SIGNALS" on page 216 and the description of
                                                                                                                                   each signal in TABLE 1-1 "Signal/Pin Description Table" on
                                                              Bit 2 - Busy Indicator                                               page 17.
                                                                  This read-only bit can be used by power management
                                                                  software to decide when to power down the logical de-
                                                                  vice. This bit is also accessed via the PMC3 register of
                                                                  the power management device (logical device 8).
                                                                  0: No transfer in progress.
                                                                  1: Transfer in progress.

                                                              Bit 3 - Ring Detection on RI Pin
                                                                  0: The UART RI input signal uses the RI pin.
                                                                  1: The UART RI input signal is the RING detection
                                                                       signal on the RING pin. RING pin is selected by the
                                                                       APCR2 register of the Advanced Power Control
                                                                       (APC) module.

                                                              www.national.com                                                 42
                                                       Configuration

TABLE 2-24. The Programmable Chip Select                             Bit 0 - Mask Address Pin A0                                     PROGRAMMABLE CHIP SELECT CONFIGURATION REGISTERS
              Configuration Registers                                    0: A0 is decoded.
                                                                         1: A0 is not decoded; it is ignored.
Second   Register Name   Type Reset
Level                                                               Bit 1 - Mask Address Pin A1
Index                                                                   0: A1 is decoded.
                                                                         1: A1 is not decoded (ignored).
00h CS0 Base Address MSB Register R/W 00h
                                                                     Bit 2 - Mask Address Pin A2
01h CS0 Base Address LSB Register R/W 00h                                0: A2 is decoded.
                                                                         1: A2 is not decoded; it is ignored.
02h      CS0 Configuration Register R/W 00h
                                                                     Bit 3 - Mask Address Pin A3
03h      Reserved        --                                              0: A3 is decoded.
                                                                         1: A3 is not decoded; it is ignored.
04h CS1 Base Address MSB Register R/W 00h
                                                                     Bit 4 - Assert Chip Select Signal on Write
05h CS1 Base Address LSB Register R/W 00h                                0: Chip select not asserted on address match and
                                                                              when WR is active (low).
06h      CS1 Configuration Register R/W 00h                              1: Chip select asserted on address match and when
                                                                              WR is active (low).
07h      Reserved        --
                                                                     Bit 5 - Assert Chip Select Signal on Read
08h CS2 Base Address MSB Register R/W 00h                                0: Chip select not asserted on address match and
                                                                              when RD is active (low).
09h CS2 Base Address LSB Register R/W 00h                                1: Chip select asserted on address match and when
                                                                              RD is active (low).
0Ah      CS2 Configuration Register R/W 00h
                                                                     Bit 6 - Unaffected by RD/WR
0Bh-0Fh  Reserved        --                                              Bits 5 and 4 are ignored when this bit is set.
                                                                         0: Chip select asserted on address match, qualified
10h-FFh  Not Accessible  --                                                   by RD or WR pin state and contents of bits 5 and 4.
                                                                         1: Chip select asserted on address match, regardless
2.10.1 CS0 Base Address MSB Register                                          of RD or WR pin state and regardless of contents
                                                                              of bits 5 and 4.
This read/write register is reset by hardware to 00h. Same
as Plug and Play ISA base address register at index 60h.             Bit 7 - Mask Address Pins A11-A0
See TABLE 2-7 "Plug and Play (PnP) I/O Space Configu-                    0: A11 are decoded.
ration Registers" on page 31.                                            1: A11 are not decoded; they are ignored.

2.10.2 CS0 Base Address LSB Register                                 2.10.4 Reserved
                                                                     Attempts to access this register produce undefined results.
This read/write register is reset by hardware to 00h. It is the
same as the Plug and Play ISA base address register at in-           2.10.5 CS1 Base Address MSB Register
dex 61h. See TABLE 2-7 "Plug and Play (PnP) I/O Space                This read/write register is reset by hardware to 00h. Same
Configuration Registers" on page 31.                                 as Plug and Play ISA base address register at index 60h.
                                                                     See TABLE 2-7 "Plug and Play (PnP) I/O Space Configu-
2.10.3 CS0 Configuration Register                                    ration Registers" on page 31.

This read/write register is reset by hardware to 00h. It con-        2.10.6 CS1 Base Address LSB Register
trols activation of the CS0 signal upon an address match,            This read/write register is reset by hardware to 00h. Same
when AEN is inactive (low) and the non-masked address                as Plug and Play ISA base address register at index 61h.
pins match the corresponding base address bits.                      See TABLE 2-7 "Plug and Play (PnP) I/O Space Configu-
                                                                     ration Registers" on page 31.
76543210                 CS0 Configuration
                                                                     2.10.7 CS1 Configuration Register
0 0 0 0 0 0 0 0 Reset    Register,                                   This read/write register is reset by hardware to 00h. It func-
                                                                     tions like the CS0 Configuration Register described in Sec-
          Required       Second Level                                tion 2.10.3 "CS0 Configuration Register" on page 43.

                         Index 02h

                                  Mask Address Pin A0
                             Mask Address Pin A1
                        Mask Address Pin A2
                   Mask Address Pin A3
              Assert Chip Select Signal on Write
         Assert Chip Select Signal on Read
    Unaffected by RD/WR

Mask Address Pins A11

FIGURE 2-15. SuperI/O CS0 Configuration Register
                                Bitmap

                                                                 43   www.national.com
CONFIGURATION REGISTER BITMAPS                                                         Configuration

                                                                                                    2.11 CONFIGURATION REGISTER BITMAPS

                                76543210               CS1 Configuration

                                0 0 0 0 0 0 0 0 Reset       Register,

                                                  Required  Second Level                            76543210                        SID (In PC87317)
                                                                                                                                                Register,
                                                            Index 06h                               1 1 0 1 0 0 0 0 Reset

                                                                                                                                         Index 20h

                                                                  Mask Address Pin A0               1 1 0 1 0 0 0 0 Required
                                                             Mask Address Pin A1
                                                        Mask Address Pin A2                                               Revision ID
                                                   Mask Address Pin A3                                Chip ID
                                              Assert Chip Select Signal on Write
                                         Assert Chip Select Signal on Read
                                    Unaffected by RD/WR

                                Mask Address Pins A11

                                FIGURE 2-16. SuperI/O CS1 Configuration Register
                                                                Bitmap

                                2.10.8 Reserved                                                     76543210                        SID (In PC97317)
                                                                                                                                               Register,
                                Attempts to access this register produce undefined results.         1 1 0 1 1 1 1 1 Reset
                                                                                                                                         Index 20h
                                2.10.9 CS2 Base Address MSB Register
                                                                                                    1 1 0 1 1 1 1 1 Required
                                This read/write register is reset by hardware to 00h. It func-
                                tions like the Plug and Play ISA base address register at in-         Chip ID
                                dex 60h. See TABLE 2-7 "Plug and Play (PnP) I/O Space
                                Configuration Registers" on page 31.                                76543210   SuperI/O Configuration 1

                                2.10.10 CS2 Base Address LSB Register                                                               Register (SIOC1),

                                This read/write register is reset by hardware to 00h. It func-      0 0 0 x 0 1 x 0 Reset                Index 21h
                                tions like the Plug and Play ISA base address register at in-
                                dex 61h. See TABLE 2-7 "Plug and Play (PnP) I/O Space
                                Configuration Registers" on page 31.

                                2.10.11 CS2 Configuration Register

                                This read/write register is reset by hardware to 00h. It func-
                                tions like the CS0 Configuration register.

                                76543210               CS2 Configuration                                       Required

                                0 0 0 0 0 0 0 0 Reset       Register,                                                         ZWS Enable
                                                                                                                         CSOUT or CS0 Select
                                                  Required  Second Level                                            PC-AT or PS/2 Drive Mode Select
                                                                                                               UART2 or GPIO30-36 Select
                                                            Index 0Ah                                      X-Bus Data Buffer (XDB) Select
                                                                                                      Lock Scratch Bit
                                                                  Mask Address Pin A0
                                                             Mask Address Pin A1                      General Purpose Scratch Bits
                                                        Mask Address Pin A2
                                                   Mask Address Pin A3                                         SuperI/O Configuration 2
                                              Assert Chip Select Signal on Write
                                         Assert Chip Select Signal on Read
                                    Unaffected by RD/WR

                                Mask Address Pins A11

                                                                                                    76543210                        Register (SIOC2),

                                FIGURE 2-17. SuperI/O CS2 Configuration Register                    0 0 0 0 0 0 x x Reset              Index 22h
                                                                Bitmap

                                                                                                               Required

                                2.10.12 Reserved, Second Level Indexes 0Bh-0Fh                                                           BADDR1 and BADDR0
                                Attempts to access these registers produce undefined re-                                       GPIO22 or POR Select
                                sults.
                                                                                                                         GPIO21, IRSL2, ID2 or ISL0 Pin Select
                                2.10.13 Not Accessible, Second Level Indexes 10h-FFh                            GPIO20 or IRSL1 Pin Select
                                Not accessible because bits 7-4 of the Index register are 0.               GPIO17 or WDO Pin Select
                                                                                                      GPIO Bank Select

                                www.national.com                                                44
                                                       Configuration

                     Programmable Chip Select                    76543210                                 SuperI/O KBC       CONFIGURATION REGISTER BITMAPS

76543210                Configuration Index                                                               Configuration
                                                                                                                Register,
0 0 0 0 0 0 0 0 Reset                             Register,      0 1 0 0 0 0 0 0 Reset
                                                 Index 23h
0 0 00                  Required                                           Required                       Index F0h

                                                                           TRI-STATE Control

                            Index of a Programmable                                      Reserved
                            Chip Select Configuration                 KBC Clock Source
                            Register

         Read Only

                     Programmable Chip Select                    76543210                                 SuperI/O FDC

76543210                Configuration Data                                                                Configuration
                                                                                                                Register,
0 0 0 0 0 0 0 0 Reset                             Register,      0 0 1 0 0 0 0 0 Reset
                                       Required  Index 24h
                                                                           Required                       Index F0h

                                                                           TRI-STATE Control

               Data in a Programmable                                                         Reserved
               Chip Select Configuration
               Register                                                         DENSEL Polarity Control
                                                                           TDR Register Mode
                                                                      Four Drive Control

7  6  5  4  3  2  1  0  SuperI/O Configuration 3                 76543210                                Drive ID Register,
                                  Register (SIOC3),
0 0 0 0 0 0 0 0 Reset                                            0 0 0 0 0 0 0 0 Reset                    Index F1h
                                                 Index 25h

                        Required                                           Required

                             P16 or GPIO25 Select                                             Drive 0 ID
                         P12 or CS0 Select                                          Drive 1 ID
                   Reserved
               SCI Polarity Select                                    Reserved

         SCI Plug-and-Play Select

7  6  5  4  3  2  1  0  SRID (In the 97317 only)                 76543210                                CS0 Configuration
                                              Register,
x x x x x x x x Reset                                            0 0 0 0 0 0 0 0 Reset                    Register,
                                                 Index 27h
                                                                                                          Second Level
                        Required                                           Required
                                                                                                          Index 02h

               Chip Revision ID                                                                         Mask Address Pin A0
                                                                                                   Mask Address Pin A1
                                                                                              Mask Address Pin A2
                                                                                         Mask Address Pin A3
                                                                                    Assert Chip Select Signal on Write
                                                                               Assert Chip Select Signal on Read
                                                                          Unaffected by RD/WR

                                                                      Mask Address Pins A11-4

                                                             45                                           www.national.com
CONFIGURATION REGISTER BITMAPS                                                         Configuration

                                76543210                   CS1 Configuration

                                0 0 0 0 0 0 0 0 Reset          Register,

                                                     Required  Second Level

                                                               Index 06h

                                                                  Mask Address Pin A0
                                                             Mask Address Pin A1
                                                        Mask Address Pin A2
                                                   Mask Address Pin A3
                                              Assert Chip Select Signal on Write
                                         Assert Chip Select Signal on Read
                                    Unaffected by RD/WR

                                Mask Address Pins A11-4

                                76543210                   CS2 Configuration

                                0 0 0 0 0 0 0 0 Reset          Register,

                                                     Required  Second Level

                                                               Index 0Ah

                                                                  Mask Address Pin A0
                                                             Mask Address Pin A1
                                                        Mask Address Pin A2
                                                   Mask Address Pin A3
                                              Assert Chip Select Signal on Write
                                         Assert Chip Select Signal on Read
                                    Unaffected by RD/WR

                                Mask Address Pins A11-4

                                                                           SuperI/O Parallel Port
                                7 6 5 4 3 2 1 0 Configuration Register,

                                1 1 1 1 0 0 1 0 Reset          Index F0h

                                                     Required

                                                                     TRI-STATE Control
                                                                 Clock Enable
                                                            Reserved

                                                       PP of PnP ISA Resource Data
                                                  Configuration Bits within the Parallel Port

                                Parallel Port Mode Select

                                                                                SuperI/O UART1,2
                                7 6 5 4 3 2 1 0 Configuration Register,

                                0 0 0 0 0 0 0 0 Reset          Index F0h

                                                     Required

                                                                TRI-STATE Control for
                                                                UART Pins
                                                           Power Mode Control
                                                       Busy Indicator

                                                  Ring Detection on RI Pin

                                           Reserved
                                Bank Select Enable

                                www.national.com                                                   46
            Keyboard (and Mouse) Controller (KBC) (Logical Devices 0 and 1)                                                    3.0 Keyboard (and Mouse) Controller (KBC) (Logical Devices 0 and 1)

3.0 Keyboard (and Mouse) Controller                              3.1 SYSTEM ARCHITECTURE
       (KBC) (Logical Devices 0 and 1)
                                                                 The KBC is a general purpose microcontroller, with an 8-bit
The Keyboard Controller (KBC) is a functionally indepen-         internal data bus. See FIGURE 3-1 "KBC System Function-
dent programmable device controller. It is implemented           al Block Diagram". It includes these functional blocks:
physically as a single hardware module on the
PC87317VUL multi-I/O chip and houses two separate logi-          Serial Open-collector Drivers: Four open-collector bi-di-
cal devices: a keyboard controller and a mouse controller.           rectional serial lines enable serial data exchange with
                                                                     the external devices (keyboard and mouse) using the
The KBC accepts user input from the keyboard or mouse,               PS/2 protocol.
and transfers this input to the host PC via the common
PC87317VUL-PC interface.                                         Program ROM: 2 Kbytes of ROM store program machine
                                                                     code in non-erasable memory. The code is copied to
The KBC is functionally equivalent to the industry standard          this ROM during manufacture, from customer-supplied
8042A keyboard controller, which may serve as a detailed             code.
technical reference for the KBC.
                                                                 Data RAM: A 256-byte data RAM enables run-time inter-
The KBC is delivered preprogrammed with customer-sup-                nal data storage, and includes an 8-level stack and 16
plied code. KBC firmware code is identical to 8042 code,             8-bit registers.
and to code of the keyboard controller of the PC87323VUL
chip. The PC87323VUL is recommended as a development             Timer/Counter: An internal 8-bit timer/counter can count
platform for the KBC since it uses identical code and in-            external events or pre-divided system clock pulses. An
cludes internal program RAM that enables software devel-             internal time-out interrupt may be generated by this de-
opment.                                                              vice.

                                                                 I/O Ports: Two 8-bit ports (Port 1 and Port 2) serve various
                                                                     I/O functions. Some are for general purpose use, others
                                                                     are utilized by the KBC firmware.

                                    Program                      Program                 Data
                                    Address                        ROM                   RAM
                                                                                        256 x 8
                     8-Bit                                       2Kx8
                     CPU                                                              (including
                                                                                       registers
                                                                                      and stack)

                                    TEST1

8-Bit Internal Bus

                                    Timer
                                    Overflow

I/O PORT 1  I/O Port 2              8-Bit Timer                              STATUS DBBIN DBBOUT
   8-Bit       8-Bit                or Counter                            IBF

            P25 P24                 P27, P26, P23, P22

P11,10                  Serial Open-Collector
                                 Drivers
                                                                 TEST0
                                  P21-20                                        D7-0              RD WR A2
P17, P16, P12

                      To PnP
                 Interrupt Matrix KBDAT KBCLK MDAT MCLK

                     I/O Interface                                                    PC87317VUL Interface

                     FIGURE 3-1. KBC System Functional Block Diagram

                                                             47                                   www.national.com
                  Keyboard (and Mouse) Controller (KBC) (Logical Devices 0 and 1)
                                                                              Internal Interface Bus
FUNCTIONAL OVERVIEW                                                                                                   PC87317VUL

                                                                                                    SA15-0  A15-0             KBC Device      P12
                                                                                                    XD7-0                 STATUS              P16

                                                                                                      IRQn  D7-0          DBBIN               P17
                                                                                                            AEN           DBBOUT              P20
                                                                                                                                              P21
    PC                                                                                                                                   P26
Chip Set                                                                                                                             TEST0    KBCLK
                                                                                                                                              Keyboard Clock
                                                                                                            RD                           P27  KBDAT
                                                                                                                                         P10  Keyboard Data
                                                                                                            WR                                MCLK
                                                                                                                                         P23  Mouse Clock
                                                                                                            MR                       TEST1    MDAT
                                                                                                                                              Mouse Data
                                                                                                            Plug and  KBC IRQ P24        P22
                                                                                                              Play    Mouse IRQ P25      P11
                                                                                                             Matrix

                                                                                                            FIGURE 3-2. System Interfaces

3.2 FUNCTIONAL OVERVIEW                                                                                                   The KBC clock is generated from the main clock of the chip,
                                                                                                                          which may come from an external clock source or from the
The KBC supports two external devices -- a keyboard and                                                                   internal frequency multiplier. (See Section 3.3 "DEVICE
a mouse. Each device communicates with the KBC via two                                                                    CONFIGURATION" and FIGURE 3-5 "Timing Generation
bidirectional serial signals. Five additional external general-                                                           and Timer Circuit" on page 50.) The KBC clock rate is con-
purpose I/O signals are provided.                                                                                         figured by the SIO Configuration Registers.

KBC operation involves three signal interfaces:                                                                           3.3 DEVICE CONFIGURATION

q External I/O interface                                                                                                 The KBC hardware contains two logical devices--the KBC
                                                                                                                          (logical device 0) and the mouse (logical device 1).
q Internal KBC - PC87317VUL interface
                                                                                                                          3.3.1 I/O Address Space
q PC87317VUL - PC chip set interface.
                                                                                                                          The KBC has two I/O addresses and one IRQ line (KBC
These system interfaces are shown in FIGURE 3-2 "Sys-                                                                     IRQ) and can operate without the companion mouse.
tem Interfaces".
                                                                                                                          The mouse cannot operate without the KBC device. It has
The KBC uses two data registers (for input and output) and                                                                one IRQ line (mouse IRQ) but has no I/O address. It utilizes
a status register to communicate with the PC87317VUL                                                                      the KBC I/O addresses.
central system. Data exchange between these units may be
based on programmed I/O or interrupt-driven.                                                                              3.3.2 Interrupt Request Signals

The KBC has two internal interrupts: the Input Buffer Full                                                                The KBC IRQ and Mouse IRQ interrupt request signals are
(IBF) interrupt and Timer Overflow interrupt (see FIGURE                                                                  identical to (or functions of) the P24 and P25 signals of the
3-1 "KBC System Functional Block Diagram" on page 47).                                                                    8042. These interrupt request signals are routed internally
These two interrupts can be independently enabled or dis-                                                                 to the Plug and Play interrupt Matrix and may be routed to
abled by KBC firmware. Both are disabled by a hard reset.                                                                 user-programmable IRQ pins. Each logical device is inde-
These two interrupts only affect the execution flow of the                                                                pendently controlled.
KBC firmware, and have no connection with the external in-
terrupts requested by this logical device.                                                                                The Interrupt Select registers (index 70h for each logical de-
                                                                                                                          vice) select the IRQ pin to which the corresponding interrupt
The KBC can generate two external interrupt requests.                                                                     request is routed. The interrupt may also be disabled by not
These request signals are controlled by the KBC firmware                                                                  routing its request signal to any IRQ pin.
which generates them by manipulating I/O port signals. See
Section 3.3.2 "Interrupt Request Signals".                                                                                Bit 0 of the Interrupt Type registers (index 71h for each log-
                                                                                                                          ical device) determines whether the interrupts are passed
The PC87317VUL supports the KBC and handles interac-                                                                      (bit 0 = 0) or latched (bit 0 = 1). If bit 0 = 0, interrupt request
tions with the PC chip set. In addition to data transfer, these                                                           signals (P24 and P25) are passed directly to the selected
interactions include KBC configuration, activation and sta-                                                               IRQ pin. If bit 0 = 1, interrupt request signals that become
tus monitoring. The PC87317VUL interconnects with the
host via one interface that is shared by all chip devices.

www.national.com                                                                                                      48
                     Keyboard (and Mouse) Controller (KBC) (Logical Devices 0 and 1)

active are latched on their rising edge, and held until read       trates the internal interrupt request logic.                                DEVICE CONFIGURATION
from the KBC output buffer (port 60h). FIGURE 3-3 illus-

                                                                  "1"       Interrupt     Interrupt     Plug and    To Selected KBC IRQ Pin
                                                                               Type        Polarity    Play Matrix
                                                                                         (0 = Invert)
                                                                            (1 = Latch)

                                                                   PR       0            0
                                                                            1 MUX        1 MUX
                                                               D       Q

From KBC IRQ                                                   CLK
                                                                CLR
KBC IRQ Feedback
Interrupt Enable                   Port 60
                     Address Read
                 RD  Decoder
               AEN
              A15-0                                                         Interrupt     Interrupt     Plug and    To Selected Mouse IRQ Pin
                                                                               Type        Polarity    Play Matrix
                 MR                                                                      (0 = Invert)
                                                                            (1 = Latch)
                                                                  "1"

                                                                   PR       0            0
                                                                            1 MUX        1 MUX
                                                               D       Q

From Mouse IRQ                                                 CLK
                                                                CLR
Mouse IRQ Feedback
Interrupt Enable                   Port 60
                     Address Read
                 RD  Decoder
               AEN
             A15-0

                MR

Note:

    The EN FLAGS command (used for routing OBF and IBF onto P24 and P25 in the 8042) causes unpredictable results
    and should not be issued.

                     FIGURE 3-3. Interrupt Request Logic

3.3.3 KBC Clock                                                    See Section 2.5.1 "SuperI/O KBC Configuration Register"
                                                                   on page 40. The clock source and frequency may only be
The KBC clock frequency is selected by the Super I/O KBC           changed when the KBC is disabled.
Configuration Register at index F0h of logical device 0 to be
either 8, 12 or 16 MHz. 16 MHz is not available when the           For details regarding the configuration of each device, refer
clock source on pin X1 is 24 MHz. This clock is generated          to TABLES 2-12 "KBC Configuration Registers for Key-
from a 32.768 KHz crystal connected to pins X1C and X2C,           board - Logical Device 0" and 2-13 "KBC Configuration
or from either a 24 MHz or a 48 MHz clock input at pin X1.         Registers for Mouse - Logical Device 1" on page 34.

                     External                                         +VCC
                     Clock                                        X1

                          Standard or
                          Open-Collector
                          TTL Driver

                                                               PC87317VUL

                     FIGURE 3-4. External Clock Connection

                                                               49                                                www.national.com
EXTERNAL I/O INTERFACES                         Keyboard (and Mouse) Controller (KBC) (Logical Devices 0 and 1)

                         External                                                       Clock   2         Frequency      
                         24 or 48 MHz X1                                                                     Select     2 or 3
                         Clock                                        Source

                         External X1C           Frequency    48 MHz   Select
                                                 Multiplier
                         32768 Hz
                         Crystal           X2C    (1465)
                                                                                                KBC Clock

                                                             3-State
                                                             Counter

                                                                                                Stop

                                                             5-Cycle                    32-Bit             8-Bit Timer             Overflow
                                                             Counter                                       or Counter                Flag
                                                                       Timer                    Timer
                                                                      Prescaler

                                                                                                       Counter

                                   (MCLK)       TEST1 External Event Input                                              Interrupt

                                                FIGURE 3-5. Timing Generation and Timer Circuit

                         3.3.4 Timer or Event Counter                                       3.4.1 Keyboard and Mouse Interface

                         The keyboard controller includes an 8-bit counter, which           Four serial I/O signals interface with the external keyboard
                         can be used as a timer or an event counter, as selected by         and mouse. These signals are driven by open-collector driv-
                         the firmware.                                                      ers with signals derived from two I/O ports residing on the
                                                                                            internal bus. Each output can drive 16 mA, making them
                         Timer Operation                                                    suitable for driving the keyboard and mouse cables. The
                                                                                            signals are named KBCLK, KBDAT, MCLK and MDAT, and
                         When the internal clock is chosen as the counter input, the        they are the logical complements of P26, P27, P23 and
                         counter functions as a timer. The clock fed to the timer con-      P22, respectively.
                         sists of the KBC instruction cycle clock, divided by 32. (See
                         FIGURES 3-9 "Instruction Timing" on page 52 and 3-5                TEST0 and TEST1 are dedicated test pins, internally con-
                         "Timing Generation and Timer Circuit".) The divisor is reset       nected to KBCLK and MCLK, respectively, as shown in FIG-
                         only by a hardware reset or when the timer is started by an        URES 3-1 "KBC System Functional Block Diagram" on
                         STRT T instruction.                                                page 47 and 3-2 "System Interfaces" on page 48. These
                                                                                            pins may be used as logical conditions for conditional jump
                         Event Counter Operation                                            instructions, which directly check the logical levels at the
                                                                                            pins.
                         When the clock input of the counter is switched to the exter-
                         nal input (MCLK), it becomes an event counter. The falling         KBDAT and MDAT are connected to pins P10 and P11, re-
                         edge of the signal on the MCLK pin causes the counter to           spectively.
                         increment. Timer Overflow Flag and Timer interrupt operate
                         as in the timer mode.                                              MCLK also provides input to the event counter.

                         3.4 EXTERNAL I/O INTERFACES                                        When the KBC is disabled, the KBCLK, KBDAT, MCLK and
                                                                                            MDAT pins can be put in TRI-STATE. The KBC can be dis-
                         The PC chip set interfaces with the PC87317VUL as illus-           abled via the Activate register in logical device 0 or via bit 0
                         trated in FIGURE 3-2 "System Interfaces" on page 48.               of FER1 register in logical device 8. The above pins can be
                                                                                            put in TRI-STATE via bit 0 of the SuperI/O KBC Configura-
                         All data transactions between the KBC and the PC chip set          tion register in logical device 0 or via bit 0 of the PMC1 reg-
                         are handled by the PC87317VUL.                                     ister in logical device 8. The Activate register in logical
                                                                                            device 1 has no effect on these pins.
                         The PC87317VUL decodes all I/O device chip-select func-
                         tions from the address bus. The KBC chip-select codes are,         3.4.2 General Purpose I/O Signals
                         traditionally, 60h or 64h, as described in TABLE 3-1 "Sys-
                         tem Interface Operations" on page 51. (These addresses             The P12, P16, P17, P20 and P21 general purpose I/O sig-
                         are user-programmable.)                                            nals interface to two I/O ports (port1 and port2). P12, P16
                                                                                            and P17 are mapped to port 1 and P20 and P21 are
                         The external interface includes two sets of signals: the key-      mapped to port 2.
                         board and mouse interface signals, and the general-pur-
                         pose I/O signals.                                                  P12 port's output can be routed internally to POR and/or
                                                                                            SCI. (See Section 4.4.3 "System Power-Up and Power-Off
                                                                                            Activation Event Description" on page 67)

                         www.national.com                                               50
            Keyboard (and Mouse) Controller (KBC) (Logical Devices 0 and 1)

P12, P16 and P17 are driven by quasi-bidirectional drivers.         lines used for input is recommended to limit the surge cur-      INTERNAL KBC - PC87317VUL INTERFACE
(See FIGURE 3-6 "Quasi-Bidirectional Driver".) These sig-           rent during the strong pull-up. See FIGURE 3-7 "Current
nals are called quasi-bidirectional because the output buffer       Limiting Resistor".
cannot be turned off (even when the I/O signal is used for
input).                                                             If a 1 is asserted, an externally applied signal may pull down
                                                                    the output. Therefore, input from this quasi-bidirectional cir-
During output, a 1 written to output is strongly pulled up for      cuit can be correctly read if preceded by a 1 written to out-
the duration of a (short) write pulse, and thereafter main-         put.
tained by a high impedance "weak" active pull-up (imple-
mented by a degenerated transistor employed as a                    P20 and P21 are driven by open-drain drivers.
switchable pull-up resistor). A series resistor to those port
                                                                    When the KBC is reset, all port data bits are initialized to 1.

                        ORL, ANL                                                           +VCC

MR                           PQ                                                        Q1  Q3
                      D
Port                                                                                                          PAD
Write                    PORT                                                          Q2
                           F/F
                                   Q

       Internal Bus                       IN
                      FIGURE 3-6. Quasi-Bidirectional Driver

            Port Pin        R                                               R: current limiting resistor
                      100 500
PC87317VUL                                                                  A small-value series current limiting
                            R                                               resistor is recommended when
            Port Pin  100 500                                             port pins are used for input.

                      FIGURE 3-7. Current Limiting Resistor

3.5 INTERNAL KBC - PC87317VUL INTERFACE                                 TABLE 3-1. System Interface Operations

The KBC interfaces internally with the PC87317VUL via               RD  WR    Default      Operation
three registers: an input (DBBIN), output (DBBOUT) and                      Addresses
status (STATUS) register. See FIGURE 3-1 "KBC System
Functional Block Diagram" on page 47 and TABLE 3-1                  01      60h Read DBBOUT
"System Interface Operations".
                                                                    10      60h Write DBBIN, F1 Clear (Data)
TABLE 3-1 "System Interface Operations" illustrates the
use of address line A2 to differentiate between data and            01      64h Read STATUS
commands. The device is selected by chip identification of
default address 60h (when A2 is 0) or 64h (when A2 is 1).                   64h Write DBBIN, F1 Set (Command)
After reset, these addresses can be changed by software.

                                                                    10

                                                                51                                                 www.national.com
INSTRUCTION TIMING                             Keyboard (and Mouse) Controller (KBC) (Logical Devices 0 and 1)

                    3.5.1 The KBC DBBOUT Register, Offset 60h,                           Bit 0 - OBF, Output Buffer Full
                               Read Only                                                     A 1 indicates that data has been written into the DB-
                                                                                             BOUT register by the KBC. It is cleared by a system
                    The DBBOUT register transfers data from the keyboard                     read operation from DBBOUT.
                    controller to the PC87317VUL. It is written to by the key-
                    board controller and read by the PC87317VUL for transfer             Bit 1 - IBF, Input Buffer Full
                    to the PC. The PC may be notified of the need to read data               When a write operation is performed by the host system,
                    from the KBC by an interrupt request or by polling the Out-              this bit is set to 1, which may be set up to trigger the IBF
                    put Buffer Full (OBF) bit (bit 0 of the KBC STATUS register              interrupt. Upon executing an IN A, DBB instruction, it is
                    described in Section 3.5.3 "The KBC STATUS Register").                   cleared.

                    3.5.2 The KBC DBBIN Register, Offset 60h (F1 Clear)                  Bit 2 - F0, General Purpose Flag
                               or 64h (F1 Set), Write Only                                   A general purpose flag that can be cleared or toggled by
                                                                                             the keyboard controller firmware.
                    The DBBIN register transfers data from the PC87317VUL
                    system to the keyboard controller. (This transaction is trans-       Bit 3 - F1, Command/Data Flag
                    parent to the user, who should program the device as if di-              This flag holds the state of address line A2 while a write
                    rect access to the registers were in effect.)                            operation is performed by the host system. It distin-
                                                                                             guishes between commands and data from the host
                    When data is received in this manner, an Input Buffer Full               system. In this device, a write with A2 = 1 (hence F1 =
                    (IBF) internal interrupt may be generated in the KBC, to deal            1) is defined as a command, and A2 = 0 (hence F1 = 0)
                    with this data. Alternatively, reception of data in this manner          is data.
                    can be detected by the KBC polling the Input Buffer Full bit
                    (IBF, bit 1 of the KBC STATUS register).                             Bits 7-4, General Purpose Flags
                                                                                             These flags may be modified by KBC firmware.
                    3.5.3 The KBC STATUS Register
                                                                                         3.6 INSTRUCTION TIMING
                    The STATUS register holds information regarding the sys-
                    tem interface status.The bitmap below shows the bit defini-          The KBC clock is first divided by 3 to generate the state tim-
                    tion of this register. This register is controlled by the KBC        ing, then by 5 to generate the instruction timing. Thus each
                    firmware and hardware, and is read-only for the system.              instruction cycle consists of five states and 15 clock cycles.

                    76543210                               KBC Status Register           Most keyboard controller instructions require only one in-
                                                                                         struction cycle, while some require two cycles. Refer to the
                    0 0 0 0 0 0 0 0 Reset                  Offset 64h                    8042 or PC87323VUL instruction set for details.
                                                           Read Only

                                                             OBF Output Buffer Full
                                                        IBF Input Buffer Full
                                                   F0 General Purpose Flag
                                               F1 Command or Data Flag

                                      General Purpose
                                           Flags

                    FIGURE 3-8. KBC STATUS Configuration Register Bit-
                                                        map

                                                       S1  S2                        S3  S4       S5            S1

                                      KBC CLK              1 Instruction Cycle = 15 Clock Cycles
                                                           FIGURE 3-9. Instruction Timing

                    www.national.com                                                 52
Real-Time Clock (RTC) and Advanced Power Control (APC) (Logical Device 2)                                                            4.0 Real-Time Clock (RTC) and Advanced Power Control (APC) (Logical Device 2)

4.0 Real-Time Clock (RTC) and                                         q Bank 2 uses the upper 64 bytes for functions specific
       Advanced Power Control (APC)                                      to the APC activity.
       (Logical Device 2)
                                                                     The active bank is selected by setting RTC Control Register
The RTC logical device contains two major functions: the             A (CRA) bits 6-4 (DV2-0). (See TABLE 4-3 "Divider Chain
Real-Time Clock (RTC) and Advanced Power Control                     Control and Bank Selection" on page 57.)
(APC).
                                                                     All RTC register are accessed by an Index and a Data reg-
The RTC is a timekeeping module that provides a time of              ister (at base address and base address+1). The Index reg-
day clock and a multi-century calendar, alarm facilities and         ister points to the register location being accessed, and the
three programmable timer interrupts. It maintains valid time-        Data register contains the data to be transferred to or from
keeping and retains RAM contents during power-down us-               the register. An additional 128 bytes of battery-backed RAM
ing external battery backup power and offers RAM-Lock                (also called upper RAM) may be accessed via a second lev-
schemes and Power Management options.                                el address: the second level uses the upper RAM Index reg-
                                                                     ister at index 50h of bank 1 and the upper RAM Data
RTC software module is compatible with the DS1287 and                register at index 53h of bank 1.
MC146818 clock chips. (The RTC module differs from
these two chips in the following feature: Port 70 is read/write      Access to the three register banks and RAM may be locked.
in this module, and is write-only in the DS1287 and                  For details see Section 4.5.8 "RAM Lock Register (RLR)" on
MC146818.)                                                           page 72.

The APC function enables automatic PC system power-                  4.1 RTC OVERVIEW
state control in response to external events, adding power
management ability to the PC host system.                            RTC operation is controlled using the control registers listed
                                                                     in TABLE 4-1 "RTC Control Registers" below. These regis-
Automatic Power-Up switching enables efficient use of the            ters appear in all the RTC register banks. See Section 4.9
PC system in applications which are typically powered up at          "REGISTER BANK TABLES" on page 89.
all times, such as telephone answering machines or fax re-
ceivers. Automatic Power-Down switching enables a con-                             TABLE 4-1. RTC Control Registers
trolled power-down sequence when switched off by the
user.                                                                Index Name  Description

The PC87317VUL APC module supports a variety of exter-               0Ah   CRA   RTC Control Register A
nal General Purpose Power Management interrupts, giving
the user software - selectable input signal definition for each      0Bh   CRB   RTC Control Register B
individual input. It maintains a specific Power Management
Timer for implementing operational logic and generating the          0Ch   CRC   RTC Control Register C
appropriate interrupt request.
                                                                     0Dh   CRD   RTC Control Register D
The module complies with the ACPI (Rev 1.0) standard def-
inition.                                                             rel1  DMAR Day-of-Month Alarm Register

Battery-Backed Register Banks and RAM                                rel1  MAR   Month Alarm Register

The RTC and APC module has three battery-backed regis-               rel1  CR    Century Register
ter banks. Two are used by the logical units themselves.
The host system uses the third for general purpose battery-          1. These registers have relocatable indexes.
backed storage.                                                         See register descriptions.

Battery-backup power enables information retention during            RTC configuration registers within the PC87317VUL store
system power down.                                                   the settings for all interface, configuration and power man-
                                                                     agement options. These registers are described in detail in
The banks are:                                                       Section 2.3 "THE CONFIGURATION REGISTERS" on
                                                                     page 29.
q Bank 0 - General Purpose Register Bank
                                                                     The RTC employs an external crystal connected to an inter-
q Bank 1 - RTC Register Bank                                        nal oscillator circuit or an optional external clock input, as
                                                                     the basic clock for timekeeping.
q Bank 2 - APC Register Bank
                                                                     Local battery-backed RAM serves as storage for all time-
The memory maps and register content for each of the three           keeping functions.
banks are illustrated in Section 4.9 "REGISTER BANK TA-
BLES" on page 89.                                                    4.1.1 RTC Hardware and Functional Description

The lower 64-byte locations of the three banks are shared.           Bus Interface
The first 14 bytes store time and alarm data and contain
control registers. The next 50 bytes are general purpose             The RTC function is initially mapped to the default I/O reg-
memory.                                                              isters at addresses 70h (index) and 71h (data) within the
                                                                     PC87317VUL. These registers may be reassigned, in com-
The upper 64 bytes of bank addresses are utilized as fol-            pliance with the Plug and Play requirements. See Section
lows:                                                                2.2 "SOFTWARE CONFIGURATION" on page 28.

q Bank 0 supplies an additional 64 bytes of memory
    backed RAM.

q Bank 1 uses the upper 64 bytes for functions specific
    to the RTC activity and for addressing Upper RAM.

                                                                 53                           www.national.com
RTC OVERVIEW                    Real-Time Clock (RTC) and Advanced Power Control (APC) (Logical Device 2)

              External Clock and Timing Generation                                 Start-up time for this oscillator may vary from two to seven
                                                                                   seconds due to the high Q of the crystal. The parameters
              The RTC can use one of the following timekeeping input               below describe the crystal requirements:
              clock options:
                                                                                       Parallel, resonant, tuning fork (N cut) or XY bar
               q A 32768 Hz crystal connected externally at the X1C
                  and X2C pins completes an oscillator circuit and gen-                Q  35000
                  erates the 32768 Hz input clock. (See FIGURE 4-1
                  "Oscillator Internal and External Circuitry" on page                 Load Capacitance (CL) 9 to 13 pF
                  54.)                                                             Accuracy and temperature coefficients are user defined.

               q An external clock may be connected to pin X1C.                    4.1.2 Timekeeping

              The time generation function divides the 32.768 KHz by 215           Time is kept in BCD or binary format as determined by bit 2
              to derive a 1 Hz signal which serves as the input for time-          (DM) of Control Register B (CRB). Either 12 or 24 hour rep-
              keeping functions. Bits 6-4 of RTC Control Register A                resentation for the hours can be maintained as determined
              (CRA) control the activity and location of the divider chain in      by bit 1 of CRB. When changing formats, the time registers
              memory. Bits 3-0 of the CRA register select one of fifteen           must be re-initialized to the corresponding data format.
              taps from the divider chain to be used as a periodic inter-
              rupt. See Section 4.2.1 "RTC Control Register A (CRA)" on            Daylight savings time and leap year exceptions are handled
              page 56 for a description of divider configurations and rate         by the timekeeping function. When bit 0 (the Daylight Sav-
              selections.                                                          ing Enable bit, DSE) of CRB is set to 1, time advances from
                                                                                   1:59:59 AM to 3:00:00 on the first Sunday in April, and
              The divider chain is reset to 0 by bits 6-4 of the CRA regis-        changes from 1:59:59 to 1:00:00 on the last Sunday of Oc-
              ter. An update occurs 500 msec after the divider chain is ac-        tober. In leap years, February is extended to 29 days.
              tivated by setting normal operational mode (bits 6-4 of CRA
              = 010). The periodic flag becomes active one half of the pro-        Updating
              grammed period after the divider chain is activated.
                                                                                   Timekeeping is performed by hardware updating a pre-pro-
              FIGURE 4-1 "Oscillator Internal and External Circuitry" il-          grammed time value once per second. The preprogrammed
              lustrates the internal and external circuitry that comprise the      values are written by the user to the following locations:
              oscillator.
                                                                                   The values for seconds, minutes, hours, day of week, date
              X1C               X2C Internal                                       of Month, month and year are located in the common stor-
                                                                                   age area in all three memory banks (See TABLE 4-19
                                External                                           "Banks 0, 1 and 2 - Common 64-Byte Memory Map" on
                                                                                   page 89). The century value is located in the Century Reg-
                  20 M          REXT          REXT = 120 K                         ister (See Section 4.2.7 on page 59).
              C1                C2            C1 = 10 pF
                                              C2 = 33 pF                           Users must ensure that reading or writing to the time stor-
                                              CPARASITIC = 8 pF                    age registers does not coincide with a system update of
                                                                                   these registers, which would cause invalid and unpredict-
              FIGURE 4-1. Oscillator Internal and External Circuitry               able results.

              This oscillator is active under normal power or during power         There are several ways to avoid this contention. Four op-
              down. It stops only in the event of a power failure with the         tions follow:
              oscillator disabled (see "Oscillator Activity" on page 56), or
              when battery backup power drops below VBAT(Min) (see                 Method 1 - Set the SET bit (bit 7 of the CRB register) to 1.
              TABLE 14-1 "Recommended Operating Conditions" on
              page 232).                                                               This takes a "snapshot" of the internal time registers and
                                                                                       loads it into the user copy. If user copy registers have
              If oscillator input is from an external source, input should be          been updated, the user copy updates the internal regis-
              driven rail to rail and should have a nominal 50% duty cycle.            ters when the SET bit goes from 1 to 0. This mechanism
              In this case, oscillator output X2C should be disconnected               enables loading new time parameters into the RTC.
              and internal oscillator should be disabled.
                                                                                   Method 2 - Access after detection of an Update-Ended in-
              External capacitor values should be chosen to provide the                terrupt.
              manufacturer's specified load capacitance for the crystal
              when combined with the parasitic capacitance of the trace,               This implies that an update has just completed and
              socket, and package, which can vary from 0 to 8 pF. The                  there are 999 msec remaining until the next occurrence.
              rule of thumb in choosing these capacitors is:
                                                                                   Method 3 - Poll Update-In-Progress (UIP) (bit 7 in Control
                  CL = (C1 * C2) (C1 + C2) + CPARASITIC                              Register A).

                  C2 > C1                                                              The update occurs 244 sec after the update-in-
                                                                                       progress bit goes high. Therefore if a 0 is read, there is
              C1 can be trimmed to achieve precisely 32768.0 Hz after in-              a minimum of 244s in which the time is guaranteed to
              sertion.                                                                 remain stable.

                                                                                   Method 4 - Use a periodic interrupt to determine if an up-
                                                                                       date cycle is in progress.

                                                                                       The periodic interrupt is first set to a desired period. Pe-
                                                                                       riodic interrupt appearance then indicates there is a pe-
                                                                                       riod of (Period of periodic interrupt 2 + 244 sec)
                                                                                       remaining until another update occurs.

              www.national.com                                                 54
Real-Time Clock (RTC) and Advanced Power Control (APC) (Logical Device 2)

     Host PC  VDD Power                                                 Power Supply Module                                            RTC OVERVIEW
                                                                                     VDD
PC87317VUL     VDD Sense                                                                                  External AC Power
                      ONCTL
    RTC                                                                              VCCH
     and         VCCH Power                                                      Backup
    APC           VBAT Power                                                      Battery
Modules

              FIGURE 4-2. PC87317VUL Power Supplies

Alarms                                                                  A battery backup voltage VBAT maintains RTC/APC time-
                                                                        keeping and backup memory storage when the VCCH volt-
The timekeeping function may generate an alarm when the                 age is absent, due to power failure or disconnection of the
current time reaches a stored alarm time. After each RTC                external AC input power supply.
time update, the seconds, minutes, hours, day-of-month
and month storage registers are compared with their coun-               The APC function produces the ONCTL signal, which con-
terparts in the alarm storage registers.                                trols the VDD power supply voltage. (See Section 4.4.1 "The
                                                                        ONCTL Flip-Flop and Signal" on page 62.)
If equal, the alarm flag is set in Control Register C (CRC). If
the Alarm Interrupt Enable bit is set in Control Register B,            To ensure proper operation, a 500 mV differential is needed
then setting the Alarm flag generates an RTC interrupt.                 between VCCH and VBAT.

Any alarm register may be set to a "Don't Care" state by set-           See FIGURE 4-3 "Typical Battery Configuration". No exter-
ting bits 7,6 to 11. This results in periodic alarm activation at       nal diode is required to meet the UL standard, due to the in-
an increased rate whose period is that of the Don't Care                ternal serial resistor.
register, e.g., if bits 7,6 of the hours register is set to 11(its
"Don't care" value), the alarm will be activated every hour. If         VCCH          VCCH
the day-of-month register is set to its "Don't care" value, the               1F
alarm will be activated daily at the time defined by the re-
maining alarm values.                                                                      PC87317VUL
                                                                                       VBAT
The seconds, minutes and hours alarm registers are shared
with the wake-up function, and are located at indexes 01h,                      FIGURE 4-3. Typical Battery Configuration
03h and 05h of banks 0, 1 and 2, respectively. The day-of-
month alarm register is configurable. It may reside in bank             System Bus Lockout
0 or bank 1. Upon first power-on, it resides in bank 1, Index
49h. The register is configured via the DADDR register in               As the RTC switches to battery power, all input signals are
bank 2. The month alarm register is also configurable and               locked out so that the internal registers can not be modified
may reside in bank 0 or bank 1. Upon first power-on, it re-             externally.
sides in bank 1, Index 4Ah. The register is configured via
the MADDR register in bank 2. For more details, see the                 Power Up Detection
RTC and APC Registers.
                                                                        When system power is restored after a power failure, the
The century register is configurable. It may reside in bank 0           power failure lock condition continues for a delay of 62
or bank 1. Upon first power-on, it resides in bank 1, Index             msec (minimum) to 125 msec (maximum) after the RTC
48h. The register is configured via the CADDR register in               switches from battery power to system power.
bank 2. For more details, see the RTC and APC Registers.
                                                                        The power failure lock condition is switched off immediately
4.1.3 Power Management                                                  in the following situations:

The host PC and PC87317VUL power is supplied by the                      q If the Divider Chain Control bits (DV2-0, bits 6-4 in Con-
system power supply voltage, VDD. See FIGURE 4-2                            trol Register A) specify any mode other than 010, 100 or
"PC87317VUL Power Supplies".                                                011, all input signals are enabled immediately upon de-
                                                                            tection of system voltage above that of the battery volt-
A trickle voltage (VCCH) from the external AC power supply                  age.
powers the RTC and APC under normal conditions. The
VDD voltage reaches the RTC/APC as a sense signal, to de-
termine the presence or absence of a valid VDD supply.

                                                                    55        www.national.com
THE RTC REGISTERS                    Real-Time Clock (RTC) and Advanced Power Control (APC) (Logical Device 2)

                    q When battery voltage is below 1 volt and MR is 1, all in-         4.2.1 RTC Control Register A (CRA)
                       put signals are enabled immediately upon detection of
                       system voltage above that of battery voltage. This also          The CRA register controls periodic interrupt rate selection
                       initializes registers at indexes 00h through 0Dh.                and bank selection.

                    q If the VRT bit (bit 7 in Control Register D) is 0, all input      Bits 3-0 - Periodic Interrupt Rate Select (RS3-0)
                       signals are enabled immediately upon detection of sys-
                       tem voltage above that of battery voltage.                           These read/write bits select one of fifteen output taps
                                                                                            from the clock divider chain to control the rate of the peri-
                   Oscillator Activity                                                      odic interrupt. See TABLE 4-2 "Periodic Interrupt Rate
                                                                                            Encoding" below and FIGURE 4-5 "Interrupt/Status Tim-
                   The RTC internal oscillator circuit is active whenever power             ing" on page 57.
                   is supplied to the RTC with the following exceptions:                    Master reset does not affect these bits.

                    q Software wrote 000 or 001 to the Divider Chain Con-               76543210                           RTC Control
                       trol bits (DV2-0), i.e., bits 6-4, of Control Register A,
                       and the RTC is supplied by VBAT, or                              0  0  1  0   0  0  0  0  Power-Up  Register A
                                                                                                                 Reset           (CRA)
                    q The RTC is supplied by VBAT and the VRT bit of Con-
                       trol Register D is 0.                                                                     Required  Index 0Ah

                   These conditions disables the oscillator.                                                                  RS0
                                                                                                                         RS1
                   When the oscillator becomes inactive, the APC is disabled.                                       RS2
                                                                                                               RS3
                   4.1.4 Interrupt Handling                                                              DV0
                                                                                                     DV1
                   The RTC logic device has a single Interrupt Request line,                    DV2
                   IRQ, which handles three interrupt conditions. The Periodic,            UIP
                   Alarm, and Update-Ended interrupts are generated (IRQ is
                   driven low) if the respective enable bits in Control Register           TABLE 4-2. Periodic Interrupt Rate Encoding
                   B are set when an interrupt event occurs.
                                                                                              RS3-0           Periodic Interrupt Rate
                   Reading RTC Control Register C (CRC) clears all interrupt                  3210
                   flags. Thus, it is recommended that when multiple interrupts                                 none       msec
                   are enabled, the interrupt service routine should first read               0000            3.90625      msec
                   and store the CRC register, then deal with all pending inter-              0001             7.8125      sec
                   rupts by referring to this stored status.                                  0010            122.070      sec
                                                                                              0011            244.141      sec
                   If an interrupt is not serviced before a second occurrence of              0100            488.281      sec
                   the same interrupt condition, the second interrupt event is                0101            976.562      msec
                   lost. FIGURE 4-5 "Interrupt/Status Timing" on page 57 illus-               0110            1.953125     msec
                   trates interrupt and status timing in the PC87317VUL.                      0111            3.90625      msec
                                                                                              1000             7.8125      msec
                   4.2 THE RTC REGISTERS                                                      1001             15.625      msec
                                                                                              1010                         msec
                   The RTC registers can be accessed at any time during non-                  1011              31.25      msec
                   battery backed operation. The registers are listed in TABLE                1100               62.5      msec
                   4-1 "RTC Control Registers" on page 53 and described in                    1101               125       msec
                   detail in the sections that follow.                                        1110               250
                                                                                              1111               500
                   The RTC registers and the RAM cannot be written to before
                   reading the VRT bit (bit 7 of the Section 4.2.4 "RTC Control
                   Register D (CRD)" on page 58), thus preventing bank selec-
                   tion and other functions. The user must read the VRT bit as
                   part of the startup activity in order to be able to access the
                   RTC/APC registers.

                   For registers with reserved bits, the "Read-Modify-Write"
                   technique should be used.

                                                                                        Bits 6-4 - Divider Chain Control (DV2-0)

                                                                                            These read/write bits control the configuration of the di-
                                                                                            vider chain for timing generation and memory bank se-
                                                                                            lection, as shown in TABLE 4-3 "Divider Chain Control
                                                                                            and Bank Selection" on page 57.
                                                                                            Master reset does not affect these bits.

                   www.national.com                                                 56
          Real-Time Clock (RTC) and Advanced Power Control (APC) (Logical Device 2)

TABLE 4-3. Divider Chain Control and Bank Selection                  4.2.2 RTC Control Register B (CRB)                             THE RTC REGISTERS

DV2-0 Selected   Configuration                                       This register enables the selection of various time and date
                                                                     options, as well as the use of interrupts.

6 54  Bank

0 0 0 Bank 0     Oscillator Disabled1                                76543210                    RTC Control

                                                                     0 000             Power-Up  Register B
                                                                                       Reset           (CRB)
0 0 1 Bank 0     Oscillator Disabled1
                                                                     0                 Required  Index 0Bh

0 1 0 Bank 0     Normal Operation

0 1 1 Bank 1     Normal Operation                                                                       DSE
                                                                                                   24 or 12 Hour Mode
1 0 0 Bank 2     Normal Operation                                                            DM
                                                                                         Unused
1 0 1 Undefined  Test                                                               UIE
                                                                               AIE
1 1 0 Bank 0     Divider Chain Reset                                     PIE
                                                                     SET
1 1 1 Bank 0     Divider Chain Reset
                                                                           FIGURE 4-4. CRB Register Bitmap
1. The oscillator stops in this case only in the event
of a power failure.

Bit 7 - Update in Progress (UIP)                                     Bit 0 - Daylight Savings Enable (DSE)
                                                                         Master reset does not affect this read/write bit.
    This read only bit is not affected by reset.                         0: Disables the daylight savings feature.
    0: An update will not occur within the next 244 sec.                1: Enables daylight savings feature, as follows:
                                                                              In the spring, time advances from 1:59:59 to
         Bit 7 (the SET bit) of Control Register B (CRB) is 1.                3:00:00 on the first Sunday in April.
    1: Timing registers are updated within 244 sec.                          In the fall, time returns from 1:59:59 to 1:00:00 on
                                                                              the last Sunday in October.

                                                                     Bit 1 - 24 or 12 Hour Mode
                                                                         This is a read/write bit that is not affected by reset.
                                                                         0: Enables 12 hour format.
                                                                         1: Enables 24 hour format.

                                                                     Bit 2 - Data Mode (DM)
                                                                         This is a read/write bit that is not affected by reset.
                                                                         0: Enables BCD format.
                                                                         1: Enables binary format.

                                                              A       B
UIP bit of CRA                                                       C

UF bit of CRC                                                                       E
                                   D

PF bit of CRC

AF bit of CRC

      A-B Update In Progress (UIP) bit high before update occurs = 244 sec
      D-C Periodic interrupt to update = Period (periodic int) / 2 + 244 sec
      C-E Update to Alarm Interrupt = 30.5 s

      UIP Update In Progress status bit

      UF         Update-Ended Interrupt Flag (Update-Ended Interrupt if enabled)

      PF         Periodic Flag (Periodic Interrupt if enabled)

      AF         Alarm Flag (Alarm Interrupt if enabled)

      Flags (and IRQ) are reset at the conclusion of Control Register C (CRC) read or by reset.

                 FIGURE 4-5. Interrupt/Status Timing

                                                                 57                              www.national.com
THE RTC REGISTERS                          Real-Time Clock (RTC) and Advanced Power Control (APC) (Logical Device 2)

                   Bit 3 - Unused                                                      Bit 5 - Alarm Interrupt Flag (AF)
                       This bit is defined as "Square Wave Enable" by the                  Master reset forces this read-only bit to 0.
                       MC146818 and is not supported by the RTC. This bit is               0: No alarm was detected since the last read.
                       always read as 0.                                                   1: An alarm condition was detected. This bit is reset
                                                                                                to 0 when this register is read.
                   Bit 4 - Update-Ended Interrupt Enable (UIE)
                       Master reset forces this read/write bit to 0.                   Bit 6 - Periodic Interrupt Flag (PF)
                       0: Disables generation of the Update-Ended interrupt.               Master reset forces this read-only bit to 0. In addition,
                       1: Enables generation of the Update-Ended interrupt.                this bit is reset to 0 when this register is read.
                            This interrupt is generated at the time an update              0: Indicates no transition occurred on the selected tap
                            occurs.                                                             since the last read.
                                                                                           1: A transition occurred on the selected tap of the di-
                   Bit 5 - Alarm Interrupt Enable (AIE)                                         vider chain.
                       Master reset forces this read/write bit to 0.
                       0: Disables generation of the alarm interrupt.                  Bit 7 - Interrupt Request Flag (IRQF)
                       1: Enables generation of the Alarm interrupt. The                   This read-only bit is the inverse of the value on the IRQ
                            alarm interrupt is generated immediately after a               output signal of the RTC/APC.
                            time update in which the Seconds, Minutes, Hours               0: IRQ is inactive (high).
                            Day-of-month and Month time equal their respec-                1: IRQ is active (low) and any of the following condi-
                            tive alarm counterparts.                                            tions exists: both PIE and PF are 1; both AIE and
                                                                                                AF are 1; both UIE and UF are 1. (PIE, AIE and
                   Bit 6 - Periodic Interrupt Enable (PIE)                                      UIE are bits 6, 5 and 4, respectively of the CRB
                       Master reset forces this read/write bit to 0.                            register.)
                       0: Disables generation of the Periodic interrupt.
                       1: Enables generation of the Periodic interrupt. Bits 3-        4.2.4 RTC Control Register D (CRD)
                            0 of Control Register A (CRA) determine the rate of
                            the Periodic interrupt.                                    This register indicates the validity of the RTC RAM data.

                   Bit 7 - Set Mode (SET)                                              76543       21  0              RTC Control
                       Master reset does not affect this read/write bit.               0 0 000     00                   Register D
                       0: The timing updates occur normally.                                       00  0  Power-Up
                       1: The user copy of time is "frozen", allowing the time              0 000         Reset                (CRD)
                            registers to be accessed without regard for an oc-                                           Index 0Dh
                            currence of an update.                                                     0 Required

                   4.2.3 RTC Control Register C (CRC)                                              Reserved

                   This register indicates the status of interrupt request flags.

                   76543210                                   RTC Control                    VRT

                   0  0              0  0  0  0  0  Power-Up  Register C                             FIGURE 4-7. CRD Register Bitmap
                                                    Reset           (CRC)
                                                                                       Bits 6-0 - Reserved
                                        0 0 0 0 Required      Index 0Ch                    These bits are reserved and always return 0.

                                                 Reserved                              Bit 7 - Valid RAM and Time (VRT)
                                                                                           The VRT bit senses the voltage that feeds this logical
                                 UF                                                        device (VCCH or VBAT) and indicates whether or not it
                            AF                                                             was too low since the last time this bit was read. If it was
                       PF                                                                  too low, the RTC and RAM data are not valid.
                   IRQF                                                                    This read-only bit is set to 1 when this register is read.
                                                                                           0: The voltage that feeds the APC/RTC logical device
                      FIGURE 4-6. CRC Register Bitmap                                           was too low.
                                                                                           1: The RTC and RAM data are valid.
                   Bits 3-0 - Reserved
                       These bits are reserved and always return 0000.                 WARNING:
                                                                                           If VCCH ramps down at a rate exceeding 1 V/msec, it
                   Bit 4 - Update-Ended Interrupt Flag (UF)                                may reset this bit.
                       Master reset forces this read-only bit to 0. In addition,
                       this bit is reset to 0 when this register is read.
                       0: No update has occurred since the last read.
                       1: Time registers have been updated.

                   www.national.com                                                58
               Real-Time Clock (RTC) and Advanced Power Control (APC) (Logical Device 2)

4.2.5 Date-of-Month Alarm Register (DMAR                             76543210                             Month Alarm                 APC OVERVIEW

This register contains the Day-of-Month alarm setting and            1  1  0  0  0  0  0     0  Power-Up  Register
its "don't care" enable bits. Upon first power-up it is located                                 Reset        (MAR)
at Bank 1, Index 49h and is initialized to C0h.
                                                                                                Required
This register can be relocated anywhere in bank 0 or bank
1. Its location is programmed via the Section 4.5.16 "Day-                                         Relocatable Index
of-Month Alarm Address Register (DADDR)" on page 77.                                               in Bank0 or Bank1
Master Reset does not affect the Day-of-Month Alarm reg-
ister.                                                                                 Month
                                                                                       Alarm Bits

7 6 5 4 3 2 1 0 Date-of-Month Alarm
                        Power-Up
1  1  0  0  0  0  0  0  Reset     Register
                                   (DMAR)
                                                                              "Don't Care" control bits
                        Required
                                 Relocatable Index                                 FIGURE 4-9. MAR Register Bitmap
                                in Bank0 or Bank1
                                                                     Bits 5-0 - Day-of-Month Alarm Bits
                                Day-of-Month                         These read/write bits hold the month alarm value. These six
                                Alarm Bits                           bits are set to the value of 0 upon first power-up, and are un-
                                                                     affected by system resets. The legal values for these six bits
         "Don't Care" control bits                                   are, 01 to 12 in BCD format, and 00 to 0C in binary format.
                                                                     Other values may cause unpredictable results. The BCD or
            FIGURE 4-8. DMAR Register Bitmap                         Binary format is set by the DM bit of the CRB Register, as
                                                                     explained in Section 4.2.2 "RTC Control Register B (CRB)"
Bits 5-0 - Date-of-Month Alarm Bits                                  on page 57.
These read/write bits hold the Day-of-Month alarm value.
These six bits are set to the value of 0 upon first power-up,        Bits 7,6 - "Don't Care" Control Bits
and are unaffected by system resets. The legal values for            The Month Alarm is "Don't Care" when bits 6 and 7 are set
these six bits are, 00 to 31 in BCD format, and 00 to 1F in          to 11.
binary format. Other values may cause unpredictable re-
sults. The BCD or Binary format is set by the DM bit, ex-            4.2.7 Century Register (CR)
plained in Section 4.2.2 "RTC Control Register B (CRB)" on
page 57.                                                             This register holds the century.
                                                                     Upon first power on, the Century Register resides in Bank
Bits 7,6 - "Don't Care" Control Bits                                 1, Index 48h and holds 00h.This register can be relocated
The Day-of-Month Alarm is "Don't Care" when bits 6 and 7             anywhere in bank 0 or bank 1. Its location is programmed
are set to 11.                                                       via the CADDR Register, as described in Section 4.5.18
                                                                     "Century Address Register (CADDR)" on page 77.
4.2.6 Month Alarm Register (MAR)                                     Master Reset does not affect this register.

This register contains the Month Alarm setting and its "don't        76543210                             Century
care" enable bits.                                                                                        Register
Upon first power on, the Month Alarm register is located at          0  0  0  0  0  0  0     0  Power-Up
bank 1, Index 4Ah and is initialized to C0h. The default val-                                   Reset          (CR)
ue is not guaranteed to any other location of the Month
Alarm Register.                                                                                 Required
This register can be relocated anywhere in bank 0 or bank
1. Its location is programmed via the MADDR Register, as                                           Relocatable Index
explained in Section 4.5.17 "Month Alarm Address Register                                          in Bank0 or Bank1
(MADDR)" on page 77.
Master Reset does not affect the Month Alarm register.                              Century
                                                                                    Bits

                                                                                  FIGURE 4-10. MAR Register Bitmap

                                                                     Bits 7 - 0
                                                                     These read/write bits hold the century value.

                                                                     4.3 APC OVERVIEW
                                                                     Advanced Power Supply Control (APC) is implemented
                                                                     within the RTC logical device. It enables the PC to power up
                                                                     automatically in response to pre-programmed external

                                                                 59                                       www.national.com
APC OVERVIEW                    Real-Time Clock (RTC) and Advanced Power Control (APC) (Logical Device 2)

              events, or to power down in an orderly, controlled manner.         ACPI Compliance
              The APC assumes the function of the physical power supply          The PC87317 supports all the minimum requirements of the
              On/Off switch, which is replaced by a momentary switch             ACPI spec (Rev 1.0):
              that enables the user to signal requests for power-state
              changes to the APC.                                                 q Power Management Timer.

              The APC device is powered at all times that external AC             q Power Button.
              power or battery backup power are connected to the RTC
              device. This is true even though the PC may be switched off         q Real Time Clock Alarm.
              or disconnected from the external AC power outlet, in which
              case the APC device is active but does not activate system          q Suspend modes via software emulation.
              power. The APC device controls the power state of the en-
              tire PC system in response to various events (including the         q Plug-and-Play SCI.
              power-on or power-off switch event).                               The following optional features are also supported:

              WARNING:                                                            q Global Lock mechanism.

                  The APC device does not function if the 32.768 KHz os-          q General Purpose events.
                  cillator is not running.
                                                                                  q Day-of-Month Alarm.
              The APC function produces four output signals:
                                                                                  q Century byte.
               q the ONCTL signal - to activate the system power supply          Several programmable General Purpose Power Manage-
                                                                                 ments events may be utilized to wake-up the system or to
               q the Power-Off-Request (POR) - an interrupt request              generate interrupts, as listed in "General Purpose Power
                  signal designed to enable software-controlled power            Management Events" on page 68. The module includes a
                  off activity                                                   Power Management timer that can generate interrupt re-
                                                                                 quests.
               q the SCI interrupt request - to comply with ACPI speci-          TABLE 4-4 "APC Control and Status Register List" lists the
                  fications for system power management.                         registers used for Automatic Power Supply Control (APC) in
                                                                                 the PC87317VUL.
               q The LED signal - to drive an external LED status indicator
                                                                                    TABLE 4-4. APC Control and Status Register List
              ONCTL: The ONCTL signal is intended to activate or deac-
              tivate the system power supply.                                    Index Mnemonic  Description

              The ONCTL's value depends on the following:                        40h APCR1 APC Control Register 1

               q External events                                                 41h APCR2 APC Control Register 2

               q Programmable parameter settings                                 49h APCR3 APC Control Register 3

               q The system's state when an external event occurs                4Ah APCR4 APC Control Register 4

               q The state of the system's power supply.                         4Bh APCR5 APC Control Register 5

              POR: The APC generates a Power-Off-Request (POR) (as               4Ch APCR6 APC Control Register 6
              an interrupt request signal) in response to various "Power
              Off events", including the "Switch Off event" generated            4Dh APCR7 APC Control Register 7
              when the power switch is manually toggled. This enables
              various user-selectable choices of system response when            42h  APSR APC Status Register
              returning from a power Failure, or a software controlled exit
              procedure (analogous to the autoexec.bat startup pro-              4Eh APSR1 APC Status Register 1
              cedure in DOS operating systems) with automatic activation
              of preprogrammed features such as system status backup,            47h  RLR RAM Lock Register
              system activity logging, file closing and backup, remote
              communications termination, print completion, etc.                 4Fh DADDR Day-of-Month Alarm Address
                                                                                                           Register
              SCI: The APC meets ACPI requirements, with additional
              optional features (see "ACPI Compliance" below). An SCI            50h MADDR Month Alarm Address Register
              interrupt is generated to send ACPI-relevant notifications to
              the host operating system. (See "The SCI Signal" on page           51h CADDR Century Address Register
              69.)
                                                                                 43h  WDW Wake up Day of Week
              LED: The APC supplies a programmable LED signal output
              that may directly drive an external LED to indicate system         44h  WDM Wake up Date of Month
              status under various power states (See TABLE 4-7 "LED
              signal outputs" on page 68).                                       45h  WM Wake up Month

              NOTE: The APC can distinguish between two events of the            46h  WY Wake up Year
              same type if a minimum time of 2.5 periods of the 32Khz
              clock passed between their arrivals. Thus, if the APC de-          48h  WC Wake up Century
              tects an event, and another event of the same nature occurs
              once again in less than 70us from the previous event, the          The ACPI Fixed Registers include four groups of registers,
              APC might not detect the second event, i.e., the event will        as listed below.
              be lost.

              www.national.com                                               60
                   Real-Time Clock (RTC) and Advanced Power Control (APC) (Logical Device 2)

      TABLE 4-5. ACPI Fixed Register List.                            from triggering interrupt requests, and monitoring them via     APC OVERVIEW
                                                                      the status bits.
Offset Mnemonic                  Description                          The Offsets indicated in the ACPI Fixed Register list are the
                                                                      address offset values to be added to the Base Address val-
PM1 Event Registers (Status and Enable registers)                     ues, to obtain the real addresses of the registers. The Base
                                                                      Addresses are user-defined, at the following locations:
00h PM1_STS_LOW PM 1 Status Low Byte Register
                                                                      PM1 Event Registers (Status and Enable registers) base
01h PM1_STS_HIGH PM 1 Status High Byte Register                       address is located at the PM1 Event Base Address Bits 7-0
                                                                      register and PM1 Event Base Address Bits 15-8 register of
02h PM1_EN_LOW PM 1 Enable Low Byte Register                          the Power Management device (Logical Device 8).

03h PM1_EN_HIGH PM 1 Enable High Byte Register                        PM1 Control Registers base address is located at the PM1
                                                                      Control Base Address Bits 7-0 register and PM1 Control
PM1 Control Registers                                                 Base Address Bits 15-8 register of the Power Management
                                                                      device (Logical Device 8)
00h PM1_CNT_LOW PM 1 Control Low Byte Register
                                                                      PM TImer Registers base address is located at the PM
01h PM1_CNT_HIGH PM 1 Control High Byte Register                      Timer Base Address Bits 7-0 register and PM Timer Base
                                                                      Address Bits 15-8 register of the Power Management de-
PM TImer Registers                                                    vice (Logical Device 8)

00h PM1_TMR_LOW PM Timer Low Byte Register                            General Purpose Event Registers base address is locat-
                                                                      ed at the General Purpose Status Base Address Bits 7-0
01h PM1_TMR_MID PM Timer Middle Byte Register                         register and General Purpose Status Base Address Bits 15-
                                                                      8 register of the Power Management device (Logical Device
02h PM1_TMR_HIGH PM Timer High Byte Register                          8)

03h PM1_TMR_EXT PM Timer Extended Byte Register                       User Selectable Parameters

General Purpose Event Registers                                       The APC function allows tailoring the system response to
                                                                      power up, power down, power failure and battery operation
00h GP1_STS0           General Purpose 1 Status 0 Reg.                and other events.

01h GP1_STS1           General Purpose 1 Status 1 Reg.                User-selectable parameters include:

02h GP1_STS2           General Purpose 1 Status 2 Reg.                 q Enabling various external events to wake up the sys-
                                                                          tem. See Section 4.4.2 "Entering Power States" on
03h GP1_STS3           General Purpose 1 Status 3 Reg.                    page 65.

04h GP1_EN0            General Purpose 1 Enable 0 Reg.                 q Wake-up time for an automatic system wake-up. See
                                                                          "Predetermined Wake-Up" on page 68.
05h GP1_EN1            General Purpose 1 Enable 1 Reg.
                                                                       q Type of system recovery after a Power Failure state.
06h GP1_EN2            General Purpose 1 Enable 2 Reg.                    See "The MOAP Bit" on page 62 and APCR6 bit 6 and
                                                                          7 in "Bits 7,6 - Extended Wakeup options after Power
07h GP1_EN3            General Purpose 1 Enable 3 Reg.                    Failure." on page 76.

08h GP2_EN0            General Purpose 2 Enable 0 Reg.                 q Immediate or delayed Switch Off shutdown. See "The
                                                                          SWITCH Input Signal" on page 67.
09h-  Reserved
0Bh                                                                    q 5 or 21 second time-out fail-safe shutdown. See "The
                                                                          SWITCH Input Signal" on page 67.
0Ch SMI_CMD            SMI Command Register
                                                                       q LED signal response.
0Dh-
         Reserved                                                      q Mechanism for recognizing system power states. See
                                                                          Section 4.3.2 "System Power Switching Logic" on
0Fh                                                                       page 62.

The Power Management events are user-controlled via the                q Trigger characteristics for General Purpose events.
PM1 Event Registers: the enable bits in these registers give
the user the ability to tailor system response by enabling or         4.3.1 System Power States
disabling Power Management options, and monitoring them
via the status bits. (e.g. Power Button, Real-Time Clock              The system power state may be one of: No Power, Power
Alarm or Wake State enabling or monitoring).                          On, Power Off (suspended) or Power Failure. These states
                                                                      are illustrated in FIGURE 4-11 "APC State Diagram" on
The PM Control registers enable control of system opera-              page 64. TABLE 4-6 "System Power States" on page 62 in-
tion options (such as Power Button or Real-TIme CLock en-             dicates the power-source combinations for each state. No
abling, or reading Power Button override status).                     other power-source combinations are valid.

The Power Management Timer registers house the values                 In addition, the power sources and distribution for the entire
of the Power Management Timer, which enables elapsed-                 PC system are described in FIGURE 4-2 "PC87317VUL
time detection for power-state control.                               Power Supplies" on page 55.

The General Purpose Event registers give the user control             WARNING:
over the General Purpose Power Management events: the
enable bits in these registers give the user the ability to tai-          It is illegal for VDD to be present when VCCH is absent.
lor system response by enabling or disabling the events

                                                                  61                          www.national.com
APC DETAILED DESCRIPTION                          Real-Time Clock (RTC) and Advanced Power Control (APC) (Logical Device 2)

                               TABLE 4-6. System Power States                                  Knowing the system's state is important for the correct de-
                                                                                               tection of the Switch Events. The PC87317 distinguishes
                          VDD               VCCH  VBAT    Power State                          between Power On and Power Off as follows:
                                                            No Power
                          -                 -     -                                             q VDD exists implies power On
                                                          Power Failure                         q VCCH exists and VDD does not implies Power Off.
                          -                 -     +         Power Off                          VDD must be at least VBAT +500 mvolt, to prevent the pos-
                                                            Power On                           sibility of the APC entering the Power Failure state and
                          -                 +     + or -   Illegal State                       switching to battery power.

                          +                 +     + or -                                       If VBAT falls below 2V with VCCH absent, the oscillator, the
                                                                                               timekeeping functions and the APC all stop functioning.
                          +                 -     + or -
                                                                                               If no external or battery-backup power is available, the sys-
                          No Power                                                             tem enters a No Power state. Upon leaving this state, the
                                                                                               system is initialized.
                          This state exists when no external or battery power is con-
                          nected to the device. This condition will not occur once a           4.4 APC DETAILED DESCRIPTION
                          backup battery has been connected, except in the case of a
                          malfunction. The APC undergoes initialization only when              4.4.1 The ONCTL Flip-Flop and Signal
                          leaving this state.
                                                                                               The APC checks when activation or deactivation conditions
                          Power On                                                             are met, and drives the ONCTL signal accordingly. This sig-
                                                                                               nal activates the system power supply. ONCTL is physically
                          This is the normal state when the PC is active. This state           generated as the output of the ONCTL set-reset flip-flop.
                          may be initiated by various events in addition to the normal         The state of the ONCTL flip-flop depends on the following:
                          physical switching on of the system. In this state, the PC
                          power supply is powered by external AC power and produc-              q Presence of activation conditions
                          es VDD and VCCH. The PC system and the PC87317VUL
                          device are powered by VDD, with the exception of the RTC              q The status of the Mask ONCTL Activation (MOAP) bit
                          logical device, which is powered by VCCH.                                and APCR6 bits 6 and 7

                          Power Off (Suspended)                                                 q Power source condition

                          This is the normal state when the PC has been switched off            q The preceding state of ONCTL
                          and is not required to be active, but is still connected to a
                          live external AC input power source. This state may be ini-          The Preceding State of the ONCTL Signal
                          tiated directly or by software, and causes the PC system to
                          be powered down. The RTC logical device remains active,              A power failure may occur when the system is active or in-
                          powered by VCCH.                                                     active. The ONCTL flip-flop maintains the state of the
                                                                                               ONCTL signal at the time of the power failure. When power
                          Power Failure                                                        is restored, the ONCTL signal returns the system to a state
                                                                                               determined by the saved status of ONCTL and the saved
                          This state occurs when the external power source to the PC           value of the MOAP bit if this option is selected via APCR6
                          stops supplying power, due to disconnection or power fail-           bits 6 and 7.
                          ure on the external AC input power source. The RTC con-
                          tinues to maintain timekeeping and RAM data under battery            The MOAP Bit
                          power (VBAT), unless the oscillator stop bit was set in the
                          RTC. In this case, the oscillator stops functioning if the sys-      The Mask ONCTL Activation in Power Failure (MOAP) bit
                          tem goes to battery power, and timekeeping data becomes              (bit 4 of APCR1) is controlled by software. It makes it possi-
                          invalid.                                                             ble to choose the desired system response upon return
                                                                                               from a power failure and decide whether the system re-
                          4.3.2 System Power Switching Logic                                   mains inactive until it is manually switched on, or resumes
                                                                                               the state that prevailed at the time of the power failure, in-
                          In the Power On state, the PC host is powered by the pow-            cluding enabling of "wake-up" events, as described in the
                          er-supply voltage VDD. From this state the system enters             next section.
                          the Power Off state if the conditions for this state occur (See
                          Section 4.4.3 on page 67), or the Power Failure state if ex-         Logical Conditions that Define the Status of the ONCTL
                          ternal power is removed.                                             Flip-Flop

                          In the Power Off state, the PC hosts does not receive power          The logical conditions described here set or reset the
                          from the system power supply, except for RTC and APC                 ONCTL flip-flop. They reflect the events described in Sec-
                          which receive VCCH. The system may enter the Power On                tion 4.4.3 on page 67.
                          state if the conditions for this state occur (see Section 4.4.3
                          on page 67), or the Power Failure state if external power is         Conditions that put the ONCTL flip-flop in a 0 state (active
                          removed.                                                             ONCTL signal):

                                                                                                q Switch On event occurred.

                                                                                                q RTC Alarm Status bit (bit 2 of PM1_STS_HIGH) and
                                                                                                   RTC Alarm Enable bit (bit 2 of PM1_EN_HIGH)are set

                                                                                                q Match Enable bit is 1 (APCR2 bit 0) and there is a
                                                                                                   match between the real-time clock and the time spec-
                                                                                                   ified in the pre-determined date and time registers.

                          www.national.com                                                 62
Real-Time Clock (RTC) and Advanced Power Control (APC) (Logical Device 2)

    User software must ensure unused date/time fields are           When Activate and Inactivate conditions of the ONCTL flip-     APC DETAILED DESCRIPTION
    coherent, to ensure the comparison of valid bits gives          flop occur at the same time, the Activate overrides the Inac-
    the correct results.                                            tivate. Exception to this are the following Inactivate condi-
                                                                    tions. They override any Activate condition that occurs at
q The RING enable bit (bit 3 of APCR2) is 1 and one of             the same time:
    the following occurs:
                                                                     q The SWITCH pin is 0 for more than 3.95 seconds or 4
    -- Bit 2 of APCR2 is 0, and a high-to-low transition is             seconds. See detailed description above.
         detected on the RING input pin.
                                                                     q For the last 500 msec ONCTL is asserted but Vdd
    -- Bit 2 of APCR2 is 1 and a train of pulses is detected            does not exist. See detailed description above.
         on the RING input pin.
                                                                    When bit 4 of APCR7 register is 0, ONCTL can be asserted
q RI1,2 Enable bits (bits 3 and 4 of APCR2) are 1 and a            only after 1 second passed since it was deasserted. A wake
    high to low transition is detected on the RI1,2 input           up event that happens during this 1 second, will activate the
    pin(s).                                                         ONCTL signal at the end of the 1 second. Off events are ig-
                                                                    nored during the 1 second period.
q Software On Command by asserting bit 7 of APCR2
                                                                    When bit 4 of APCR7 register is 1, ONCTL can be asserted
q PME1 Status bit (GP1_STS0 bit 0) and PME1 Enable                 immediately after it was deasserted. (i.e., a wake-up event
    bit (GP1_EN0 bit 0) are set.                                    can activate ONCTL immediately after ONCTL was deas-
                                                                    serted.)
q PME2 Status bit (GP1_STS0 bit 1) and PME2 Enable
    bit (GP1_EN0 bit 1) are set.                                    The tONH (see TABLE 14-69 "RING Trigger and ONCTL
                                                                    Timing" on page 265) delay on power-up, when power re-
q IRRX1 Status bit (GP1_STS0 bit 2) and IRRX1 Enable               turns after power failure, always occurs, regardless of bit 4
    (GP1_EN0 bit 2) bit are set.                                    of APCR7 register.

q IRRX2 Status bit (GP1_STS0 bit 3) and IRRX2 Enable
    (GP1_EN0 bit 3) bit are set.

q GPIO10 Status bit (GP1_STS0 bit 6) and GPIO10 En-
    able bit (GP1_EN0 bit 6) are set.

Conditions that put the ONCTL flip-flop in a 1 state (inactive
ONCTL signal):

q Switch Off Delay Enable bit is 0 and Switch Off event
    occurred. (The Switch-Off event can inactivate ONCTL
    only when SCI/POR bit is 0 - see PM1_CNT_LOW
    register in the ACPI Fixed registers). The Power But-
    ton Enable bit has no effect - see PM1_EN_HIGH reg-
    ister in the ACPI Fixed registers.

q Switch Off Delay Enable bit is 1 and Fail-safe Timer
    reached terminal count. (The Failsafe Timer's terminal
    count can inactivate ONCTL only when SCI/POR bit is
    0 - see PM1_CNT_LOW register in the ACPI Fixed
    registers). The Power Button Enable bit has no effect -
    see PM1_EN_HIGH register in the ACPI Fixed regis-
    ters.

q Software Off Command by asserting bit 5 of APCR1.

Power Override

When the debounced SWITCH is 0 and Vdd exists (both)
for more than 3.95 seconds or 4 seconds (the time is select-
ed via bit 3 of the APCR7 register), ONCTL is deasserted
regardless of the Fail-safe Timer state. Once a power but-
ton override is detected, the ONCTL can be asserted again
only after Vdd does not exist.

For the last 500 msec ONCTL is asserted but Vdd does not
exist. This reset condition overrides any set condition of the
ONCTL flip-flop. This condition can reset the ONCTL flip-
flop, only if enabled via bit 4 of APCR7 register.

                                                                63         www.national.com
APC DETAILED DESCRIPTION                    Real-Time Clock (RTC) and Advanced Power Control (APC) (Logical Device 2)

                                                                                          VBAT

                                                                              Power       VBAT              No                                                                                 A
                                                                              Failure                     Power

                                            APC Inactive  V                                   V               V CCH V BAT
                                                            CCH  V                        V CCH           V CCH
                                                                                           CCH  V
                                                                      BAT
                                                                                                    BAT

                                                                  VCCH VBAT            A

                                                           Power                     Switch On Event                    Power
                                                             On                                                           Off
                                                                                     Switch Off Event or
                                            APC Active                            Software Off Command
                                            Initial Values        APC
                                                                       Programming
                                                                                                                                          (caAcnoPnoCtcrcoPulrleor dgifrabVmyDmODinNisgCnToLt )
                                                                           A                              VCCH VBAT
                                                                                          VCCH VBAT
                                                      CCH V BAT       Event   Only        Power                 EOnfaf bElveednWt ake Up Event
                                                                                            On
                                                          Switch
                                                   V              On

                                            Power                                   1                                                                                                          Power  VCCH VBAT
                                              Off                                                                                                                                                Off                    A

                                                                  V                       2               V CCH V BAT
                                                                   CCH  V
                                                                                                                     3
                                                                               BAT

                                                                  4

                                                                                          Power           VCCH VBAT     A
                                                                                          Failure
                                            APC Active
                                            Programmed Values

                          1 VCCH  MOAP  (Power Failure Bit = 0)
                                (can occur if VDD is not controlled by ONCTL)

                          2                 VCCH  ( (MOAP  (APCR6 bits 7,6 = 0,0)  (Power was On) ) or
                                                         (MOAP  (APCR6 bits 7,6 = 0,0)  (Time Match During Power Failure) ) or
                                                                  ( (APCR6 bits 7,6 = 1,0)  (Time Match During Power Failure) ) )

                          3                 VCCH  ( (MOAP  (APCR6 bits 7,6 = 0,0)  (Power was Off) ) or
                                                       ( (APCR6 bits 7,6 = 1,0)  (No Time Match During Power Failure) ) or

                                                      (APCR6 bits 7,6 = 0,1) )

                          4 VCCH  MOAP  (APCR6 bits 7,6 = 0,0)  (Power Failure Bit = 1)
                                                              FIGURE 4-11. APC State Diagram

                          www.national.com                                                64
Real-Time Clock (RTC) and Advanced Power Control (APC) (Logical Device 2)

4.4.2 Entering Power States                                          The PC87317 supports the Global Lock mechanism of the          APC DETAILED DESCRIPTION
                                                                     ACPI. Thus, when bit 2 (status) and bit 3 (enable) of the
Power Up                                                             ACPI Support register are set to 1, POR is asserted (see
                                                                     Power Management registers, Logical Device 8). This is the
When power is first applied to the RTC, (referred to as first        ACPI Global Lock Release event. It is initiated by the ACPI
Power on) the APC registers are initialized to the default           OS that writes a 1 to the ACPI Global Lock Release bit in
values defined in the register descriptions. (See TABLE              the PM1_CNT_LOW register (see Fixed ACPI registers).
4-22 "Bank 2 Registers - APC Memory Bank" on page 90).
This situation is defined by the appearance of VBAT or VCCH          The system can enter suspend modes via software emula-
with no previous power.                                              tion. When bit 0 (status) and bit 1 (enable) of the ACPI Sup-
                                                                     port register are set to 1, POR is asserted (see Power
The APC powers up when the RTC supply is applied from                Management registers, Logical Device 8). This is the Sleep
any source and is always in an active state. The RTC may             Enable event. It is initiated by the ACPI OS that writes a 1
be powered up, but inactive; this occurs if bit 0 of the regis-      to the Sleep Enable bit in the PM1_CNT_HIGH register (see
ter at index 30h (see Section 2.3 "THE CONFIGURATION                 Fixed ACPI registers).
REGISTERS" on page 29) of this logical device is not set.
In this situation, the APC registers are not accessible, since       The Power Button (Switch-Off Event) can assert the POR
they are only accessed via the RTC. This is also true of the         pin, only when the SCI/POR bit is 0 (see PM1_CNT_LOW
general-purpose battery-backed RAM.                                  register in the ACPI Fixed registers). It will assert the POR
                                                                     pin, when a Switch-Off event is detected, regardless of the
Power Off Request (POR)                                              Power Button Enable bit (see PM1_EN_HIGH register in
                                                                     the ACPI Fixed registers).
The APC allows a maskable or non-maskable interrupt on
the POR pin. This interrupt enables the user to perform an           When POR is in level mode (bit 2 of APCR1 register is 1), it
orderly exit procedure, automatically performing house-              is asserted until the corresponding event's status bit or en-
keeping functions such as file backups, printout completion          able bit is cleared. The exception to this is the Switch-Off
and communications terminations, before powering down.               event. For that event, POR will be deasserted by the Level
See FIGURE 4-12 "POR, SCI and ONCTL Generation" on                   POR Clear Command bit (bit 3 of the APCR1 register). Note
page 66.                                                             that if level events are configured, the POR must be config-
                                                                     ured to level mode. When any of the following events is en-
The POR signal can be asserted by the following events:              abled, POR must also be configured to level mode:

q Power Button (Switch-Off Event).                                   q Writes to the SMI Command register.

q ACPI Global Lock Release.                                          q Write 1 to the ACPI Global Lock Release bit of the
                                                                         PM1_CNT_LOW register
q Sleep Enable.
                                                                      q Write 1 to the Sleep Enable bit of the
q SMI Command.                                                          PM1_CNT_HIGH register.

q PME1 Event.                                                       Upon Master Reset, the POR signal is in TRI-STATE.

q PME2 Event.                                                       Power Failure

q IRRX1 Event.                                                      The APC is in a Power Failure state when it is powered by
                                                                     VBAT, without VCCH.
q IRRX2 Event.
                                                                     Upon entering a Power Failure state, the following occurs:
q GPIO12 Event.
                                                                      q All APC inputs are masked (high).
q GPIO13 Event.
                                                                      q These signals remain masked until one second after
q GPIO10 Event.                                                         exit from the Power Failure state, i.e., one second after
                                                                         switching from VBAT to VCCH.
q P12 Event.                                                            The ONCTL pin state is internally saved, and ONCTL is
                                                                         forced inactive. System Recovery after Power Failure
An event will assert POR, only if its corresponding status
and enable bits are set.                                             The nature of the system recovery after power failure is set
                                                                     by bits 6 and 7 of the APCR6 control register (See Section
Each of the events (PME1 to P12, in the list above) has a            4.5.13 "APC Control Register 6 (APCR6)" on page 75).
corresponding status bit in the GP1_STS0 register. The
events can be enabled via two registers. When bit 0 of the           In all cases, the system can be switched on manually after
PM1_CNT_LOW register is 0, the events can be enabled                     power returns.
via their corresponding bit in the GP1_EN0 register. A bit in
the GP2_EN0 register can always enable its corresponding             Three selectable automatic options exist:
event (All registers referred to in this paragraph are in the
ACPI Fixed registers).                                                q the system response is controlled by the MOAP bit

The PC87317 also supports the SMI Command of the AC-                  q the system remains inactive after power returns until
PI. Thus, when bit 5 (status) and bit 6 (enable) of the ACPI             an enabled "wake-up" event occurs
Support register are '1', POR is asserted (see Power Man-
agement registers, Logical Device 8). This is the SMI Com-            q the system is awakened when power returns by a new
mand event. It is initiated by the ACPI OS that writes to the            enabled wake-up event, or by an enabled "match
SMI Command register.                                                    event" that occurred while power was down.

                                                                 65        www.national.com
APC DETAILED DESCRIPTION                    Real-Time Clock (RTC) and Advanced Power Control (APC) (Logical Device 2)

                                                                  RTC Alarm                         SCI
                                                                                                  Generator
                                                                     Power
                                                                  Management                         POR
                                                                                                  Generator
                                                                      Timer
                                                                                                    ONCTL
                                                                      BIOS                        Generator
                                                                  Global Lock

                                                                     Release

                                                                  SMI
                                                                  Command

                                                                       ACPI

                                                                  Global Lock
                                                                       Release

                                                                  SLEEP
                                                                  Enable

                                            GPIO 12,13              SELECT
                                                                  rising/falling
                                            P12
                                                                    high/low
                                             PME2,1
                                                                    SELECT
                                            IRRX2,1               rising/falling
                                            GPIO10
                                                                   high/low
                                                         Restart
                                                                     Fail-Safe
                                                         Stop         Timer

                                            SWITCH

                                                     SWITCH                     SWITCH OFF EVENT
                                                    Event Type                  SWITCH ON EVENT

                                                    VDD           Pulse/train
                                                    EXISTS         SELECT

                                            RING                                  MATCH
                                            RI2,1

                                                                  FIGURE 4-12. POR, SCI and ONCTL Generation

                          A "wake-up" event is any event that can activate the ONCTL            One second after power returns, the ONCTL signal re-
                          signal. The "wake-up" events are masked for one second            verts to its saved state, if the MOAP bit is cleared to 0. If the
                          upon return from Power Failure, except the Match event            MOAP bit is set to 1, ONCTL remains inactive. If MOAP = 0
                          and the RTC Alarm event. These two events are not                 when the one second delay expires, new events can acti-
                          masked but if they occur during Power Failure or during the       vate ONCTL, unless a time match occurs during Power Fail-
                          one second period after return from Power Failure, they will      ure, in which case the APC "remembers" to activate ONCTL
                          assert ONCTL only at the end of that one second period.           at the end of the one second delay.

                          If the system is selected to respond to the MOAP bit value            If the MOAP bit (bit 4 of APCR1) and the Power Failure
                          (Mask ONCTL Activation in Power Failure, i.e., bit 4 of the       bit (bit 7 of APCR1) are both 1, then only the Switch On
                          APCR1 register - see Section 4.5.1 "APC Control Register          event can activate ONCTL.
                          1 (APCR1)" on page 70) via the APCR6 bit 6 and 7 settings,
                          the following occurs:

                          www.national.com                                              66
        Real-Time Clock (RTC) and Advanced Power Control (APC) (Logical Device 2)

4.4.3 System Power-Up and Power-Off Activation                       When the Switch-Off Delay Enable bit is 1, occurrence of a       APC DETAILED DESCRIPTION
           Event Description                                         Switch-Off event will trigger a Fail-safe Timer countdown of
                                                                     5 or 21 seconds. (Countdown length is set by bit 1 of the
The APC may activate the host power supply when the fol-             APCR1 register. See Section 4.5.1 "APC Control Register
lowing "wake-up" events occur:                                       1 (APCR1)" on page 70.) If it is allowed to complete this
                                                                     countdown (i.e., no reset or retrigger occurs while counting
q Physical On/Off switch is depressed and VDD is ab-                down), the Fail-safe Timer sets the ONCTL signal high (in-
    sent.                                                            active). This Fail-safe Timer countdown may also be trig-
                                                                     gered (or retriggered if a countdown is already in progress)
q Preprogrammed wake-up time arrives.                               by writing a 1 to bit 0 of APCR1. Triggering sets the timer to
                                                                     its initial countdown value and starts the countdown se-
q Communications input is detected on a modem.                      quence. Switch-Off events occurring while a countdown is
                                                                     in progress will not affect the countdown.
q Ring signal is detected at a telephone input jack.
                                                                     Switch-Off Event detection activates the Power-Off Re-
q General Purpose Power Management wake-up event                    quest (POR) that triggers a user-defined interrupt routine to
    occurs.                                                          conduct housekeeping activities prior to powering down.