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P5040NXN7VNC

器件型号:P5040NXN7VNC
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:NXP
厂商官网:https://www.nxp.com
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器件描述

Microprocessors - MPU P5040NXN7VNC/BGA1295///STANDARD MARKING * TRAY DRY

参数
产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
NXP
产品种类:
Product Category:
Microprocessors - MPU
RoHS:YES
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
FC-PBGA-1295
Core:e5500
Number of Cores:4 Core
Data Bus Width:64 bit
Maximum Clock Frequency:2 GHz
L1 Cache Instruction Memory:32 kB
L1 Cache Data Memory:32 kB
工作电源电压:
Operating Supply Voltage:
1.1 V
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 105 C
Memory Type:L1/L2 Cache
商标:
Brand:
NXP / Freescale
接口类型:
Interface Type:
Ethernet, I2C, PCIe, SPI, UART, USB
I/O Voltage:1.5 V, 1.8 V, 2.5 V, 3.3 V
L2 Cache Instruction / Data Memory:512 kB
Moisture Sensitive:Yes
Processor Series:QorIQ
工厂包装数量:
Factory Pack Quantity:
21
看门狗计时器:
Watchdog Timers:
No Watchdog Timer
单位重量:
Unit Weight:
0.492915 oz

P5040NXN7VNC器件文档内容

Freescale Semiconductor                                                                                      Document Number: P5021

Data Sheet: Technical Data                                                                                                      Rev. 1, 05/2014

                                                                                                             P5021

P5021 QorIQ

Integrated Processor                                                                                              FC-PBGA–1295

Data Sheet                                                                                                        37.5 mm × 37.5 mm

The P5021 QorIQ integrated communication processor                                   •  Two serial ATA (SATA) 2.0 controllers

combines two Power Architecture® processor cores with                                •  Enhanced secure digital host controller (SD/MMC)

high-performance data path acceleration logic and network                            •  Enhanced serial peripheral interface (eSPI)

and peripheral bus interfaces required for networking,                               •  Two high-speed USB 2.0 controllers with integrated PHYs

telecom/datacom, wireless infrastructure, and aerospace                              •  RAID 5 and 6 storage accelerator with support for

applications.                                                                           end-to-end data protection information

This chip can be used for combined control, data path, and                           •  Data Path Acceleration Architecture (DPAA) incorporating

application layer processing in routers, switches, base station                         acceleration for the following functions:

controllers, and general-purpose embedded computing. Its                                –  Frame Manager (FMan) for packet parsing,

high level of integration offers significant performance                                   classification, and distribution

benefits compared to multiple discrete devices while also                               –  Queue Manager (QMan) for scheduling, packet

greatly simplifying board design.                                                          sequencing and congestion management

                                                                                        –  Hardware Buffer Manager (BMan) for buffer allocation

The chip includes the following function and features:                                     and deallocation

•  Two e5500 Power Architecture cores                                                   –  Encryption/Decryption

   –  Each core has a backside 512 KB L2 cache with ECC                              •  1295 FC-PBGA package

   –  Three levels of instructions: user, supervisor, and                            This figure shows the major functional units within the chip.

      hypervisor

   –  Independent boot and reset

   –  Secure boot capability

•  CoreNet fabric supporting coherent and non-coherent

   transactions amongst CoreNet endpoints

•  Frontside 2 MB CoreNet platform cache with ECC

•  CoreNet bridges between the CoreNet fabric the I/Os,

   datapath accelerators, and high and low speed peripheral

   interfaces

•  Two 10-Gigabit Ethernet (XAUI) controllers

•  Ten 1-Gigabit Ethernet controllers

   –  SGMII, 2.5Gb/s SGMII and RGMII interfaces

•  Two 64-bit DDR3/3L SDRAM memory controllers with

   ECC

•  Multicore programmable interrupt controller (PIC)

•  Four I2C controllers

•  Four 2-pin UARTs or two 4-pin UARTs

•  Two 4-channel DMA engines

•  Enhanced local bus controller (eLBC)

•  Three PCI Express 2.0 controllers/ports

Freescale reserves the right to change the detail specifications as may be required

to permit improvements in the design of its products.

© 2013-2014 Freescale Semiconductor, Inc. All rights reserved.
                                               Table of                                         Contents

1  Pin assignments and reset states. . . . . . . . . . . . . . . . . . . . . . .3                  2.18  I2C . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

   1.1   1295 FC-PBGA ball layout diagrams . . . . . . . . . . . . . . .3                          2.19  GPIO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

   1.2   Pinout list  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9     2.20  High-speed serial interfaces (HSSI) . . . . . . . . . . . . . 101

2  Electrical characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . .52       3  Hardware design considerations . . . . . . . . . . . . . . . . . . . . . 129

   2.1   Overall DC electrical characteristics . . . . . . . . . . . . . . .52                     3.1   System clocking. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

   2.2   Power-up sequencing . . . . . . . . . . . . . . . . . . . . . . . . . .58                 3.2   Supply power default setting . . . . . . . . . . . . . . . . . . . 136

   2.3   Power-down requirements . . . . . . . . . . . . . . . . . . . . . .60                     3.3   Power supply design . . . . . . . . . . . . . . . . . . . . . . . . . 137

   2.4   Power characteristics . . . . . . . . . . . . . . . . . . . . . . . . . .60               3.4   Decoupling recommendations . . . . . . . . . . . . . . . . . . 139

   2.5   Thermal. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62        3.5   SerDes block power supply decoupling recommendations

   2.6   Input clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63              140

   2.7   RESET initialization . . . . . . . . . . . . . . . . . . . . . . . . . . .65              3.6   Connection recommendations. . . . . . . . . . . . . . . . . . 140

   2.8   Power-on ramp rate. . . . . . . . . . . . . . . . . . . . . . . . . . . .66               3.7   Recommended thermal model . . . . . . . . . . . . . . . . . 150

   2.9   DDR3 and DDR3L SDRAM controller. . . . . . . . . . . . . .66                              3.8   Thermal management information. . . . . . . . . . . . . . . 150

   2.10  eSPI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .74   4  Package information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151

   2.11  DUART . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .76         4.1   Package parameters for the FC-PBGA . . . . . . . . . . . 151

   2.12  Ethernet: data path three-speed Ethernet (dTSEC),                                         4.2   Mechanical dimensions of the FC-PBGA . . . . . . . . . 152

         management interface, IEEE Std 1588. . . . . . . . . . . . .77                         5  Security fuse processor. . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

   2.13  USB. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .86   6  Ordering information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

   2.14  Enhanced local bus interface (eLBC) . . . . . . . . . . . . . .87                         6.1   Part numbering nomenclature . . . . . . . . . . . . . . . . . . 153

   2.15  Enhanced secure digital host controller (eSDHC)    . . . .92                              6.2   Orderable part numbers addressed by this document 154

   2.16  Multicore    programmable  interrupt  controller   (MPIC)                              7  Revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154

         specifications  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .94

   2.17  JTAG controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .95

                                    P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

2                                                                                                             Freescale Semiconductor
                                                                                                                  Pin assignments and reset states

                                                                                                   1024 KB                         64-bit

              QorIQ P5021                                                                          frontside                  1600 MT/s DDR-3

                                                      Power Architecture®                          L3 cache                   memory controller

                                              512 KB        e5500 Core

                                         backside                                                  1024 KB                         64-bit

                                         L2 cache     32 KB             32 KB                      frontside                  1600 MT/s DDR-3

                                                      D-cache           I-cache                    L3 cache                   memory controller

   eOpenPIC

   PreBoot

   Loader                                                                        CoreNet™

   Security                                                                    Coherency Fabric                         Peripheral access

   Monitor           PAMU          PAMU                     PAMU                     PAMU                   PAMU        management unit (PAMU)

   Internal

   BootROM

Power mgmt    eLBC                                    Frame Manager              Frame Manager                                     Real-time debug

                                                                                                   DMA                        DMA

   SD/MMC                Security  Queue              Parse, classify,           Parse, classify,

     SPI      Test         5.0           Mgr          distribute                 distribute                                        Watchpoint

              Port/                                         Buffer                   Buffer                                                cross

   2x DUART   SAP                                                                                                                          trigger      2.0   2.0

   4x I2Cs                                                  1GE                      1GE                                                                SATA  SAT A

2x USB 2.0               RAID5/6         Buffer       10GE  1GE                10GE  1GE                                           Perf     CoreNet

   + 2x PHY                              Mgr                1GE                      1GE                    PCIe  PCIe  PCIe       monitor       trace

Clocks/Reset                                                1GE     1GE              1GE     1GE

   GPIO

   CCSR                                  RGMII                                                     18-Lane 5-GHz  SerDes                                SATA

                                                                                                                                                        SerDes

                                                 Figure 1. P5021         block diagram

1             Pin assignments and reset states

1.1           1295 FC-PBGA ball layout diagrams

These figures show the FC-PBGA ball map diagrams.

                                   P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale Semiconductor                                                                                                                                              3
Pin assignments and reset states

    1       2       3      4      5     6      7       8       9      10     11      12      13      14      15      16      17       18      19      20      21      22      23      24      25      26       27        28       29      30          31        32       33      34          35     36

            D2_     D2_    D2_    D2_   D2_    D2_     D2_     D2_    D2_    D2_     D2_     D2_     D1_     D1_     D1_     D1_      GND     AVDD_   AVDD_   RSRV    GND             LWE     RSRV    GND      NC_       SGND     SD_RX   SVDD        SD_RX     SGND     AVDD_   SVDD        SD_    SGND

A           MDQ     MDQ    MDQ    MDQS  MDQS   MDQ     MDQ     MDQ    MDQS   MDQS    MDQ     MDQ     MDQ     MDQ     MDM     MDQ              DDR     CC1     _A21            LALE    1       _A25             A27                01                  03                 SRDS1               REF_                A

            21      20     10     1     1      08      03      07     0      0       01      04      03      06      0       00                                                                                                                                                              CLK1

    D2_     GVDD    D2_    D2_    GND   D2_    D2_     GVDD    D2_    D2_    GND     D2_     D2_     GVDD    D1_     D1_     D1_      GND             GND     TEMP_   GND     LCS     BVDD    LGPL    NC_      SD_IMP_   SVDD     SD_RX   SGND        SD_RX     SVDD     AGND_   SGND        SD_    SVDD

B   MDQ             MDQ    MDQ          MDM    MDQ             MDQ    MDQ            MDM     MDQ             MDQ     MDQS    MDQ              MVREF           CATH-           5               0       B26      CAL_RX             01                  03                 SRDS1               REF_                B

    16              17     11           1      13              02     06             0       05              07      0       05                               ODE                                                                                                                            CLK1

    D2_     D2_     GND    D2_    D2_   GVDD   D2_     D1_     GND    D1_    D1_     GVDD    D2_     D1_     GND     D1_     D1_      GVDD    NC_     NC_     TEMP_           LCLK    LCLK    LGPL    NC_      NC_       SD_RX    SGND    SD_RX       SVDD      RSRV     SGND    SVDD        SVDD   SD_RX

C   MDQS    MDQS           MDM    MDQ          MDQ     MDQ            MDQ    MDQ             MDQ     MDQ             MDQS    MDQ              C19     C20     ANODE   LBCTL   1       0       4       C26      C27       00               02                    _C32                                04           C

    2       2              2      14           12      16             21     20              00      02              0       04

    D2_     D2_     D2_    GVDD   D2_   D2_    GND     D1_     D1_    GVDD   D1_     D1_     GND     D1_     D1_     GVDD    D1_      NC_     LCS     LCS     LCS     LCS     LAD     LWE     LGPL    LAD      NC_       SD_RX    SVDD    SD_RX       SGND      RSRV     XGND    SD_TX       SGND   SD_RX

D   MDQ     MDQ     MDQ           MDQ   MDQ            MDQS    MDQS          MDM     MDQ             MDM     MDQ             MDQ      D18     00      1       3       4       09      0       2       27       D27       00               02                    _D32             04                 04           D

    22      23      18            15    09             2       2             2       17              1       08              01

    D2_     GVDD    D2_    D2_    GND   D1_    D1_     GVDD    D1_    D1_    GND     D1_     D1_     GVDD    D1_     NC_     GND      LA      GND     LCS     LA      BVDD    LAD     BVDD    LGPL    LGPL     NC_       XGND     SD_TX   XGND        SD_TX     XVDD     XVDD    SD_TX       SGND   SVDD

E   MDQ             MDQ    MDQ          MDQ    MDQ             MDQ    MDQ            MDQ     MDQ             MDQ     E16              28              2       21              08              1       5        E27                01                  03                         04                              E

    19              29     28           22     23              18     19             10      14              13

    RSRV    RSRV    GND    D2_    D2_   GVDD   D1_     D1_     GND    D1_    D1_     GVDD    D1_     D1_     GND     D1_     LA       LA      LAD     BVDD    LA      LA      GND     LCS     LAD     BVDD     GND       XVDD     SD_TX   XVDD        SD_TX     XGND     SD_TX   SVDD        SD_RX  SD_RX

F   _F1     _F2            MDQ    MDQ          MDQ     MDQ            MDQ    MDQ             MDQ     MDQS            MDQ     31       29      12              22      19              6       04                                  01                  03                 05                  05     05           F

                           24     25           24      29             28     25              15      1               12

    RSRV    RSRV    D2_    GVDD   D2_   D2_    GND     D1_     D1_    GVDD   D1_     D1_     GND     D1_     D1_     GVDD    GND      LAD     LA      LA      GND     LAD     LAD     LAD     LA      LCS      NC_       SD_TX    XGND    SD_TX       XGND      XVDD     SD_TX   SGND        SVDD   SGND

G   _G1     _G2     MDM           MDQS  MDQS           MDQS    MDQS          MDM     MDQ             MDQS    MDQ                      31      28      25              11      07      06      17      7        G27       00               02                             05                                      G

                    3             3     3              3       3             3       11              1       09

    D2_     GVDD    D2_    D2_    GND   D2_    D1_     GVDD    D1_    D1_    GND     NC_     NC_     GVDD    NC_     LDP     LDP      BVDD    LA      BVDD    LA      LA      LA      LAD     LAD     LGPL     NC_       SD_TX    XGND    SD_TX       XVDD      XGND     XVDD    XGND        SD_RX  SD_RX

H   MDQ             MDQ    MDQ          MDQ    MDQ             MDQ    MDQ            H12     H13             H15     3       02               29              23      20      18      05      03      3        H27       00               02                                                 06     06           H

    31              30     26           27     30              31     26

    D2_     D2_            D2_    D1_   GVDD   D1_     D1_            D1_    NC_     GVDD    NC_     NC_     LA              LAD      LAD     LA      LA      GND     LAD     GND     LDP     LA      LAD      GND       XVDD     XGND    XVDD        XGND      XVDD     SD_TX   SD_TX       SGND   SVDD
                    GND                                        DETAIL GND                                            LWE
J   MECC    MECC           MECC   MECC         SEE MECCMECC           MDQ                                                                                                                                                                                                                                        J
                                                                             J11     A       J13     J14     30      2       15       13      30      26              10              0       SEE 16  02       DETAIL                     B                              06      06
    0       5              4      1            5       4              27

    D2_     D2_     D2_    GVDD   D1_   D1_    GND     D1_     D1_    GVDD   NC_     NC_     NC_     NC_     LWE     SENSE-  SENSE-   LAD     GND     LA      LA      BVDD    LDP     BVDD    GND     LAD      SENSE-    XGND     XGND    XVDD        SD_TX     SD_TX    SGND    SVDD        SD_RX  SD_RX

K   MDQS    MDM     MECC          MDQS  MDQS           MDM     MECC          K11     K12     K13     K14     3       VDD_CA  GND_CA   14              27      24              1                       00       GND_PL                                 07        07                           07     07           K

    8       8       1             8     8              8       0                                                                                                                                               2

    D2_     GVDD    D2_    D2_    GND   D1_MA  D1_     GVDD    D1_    D1_    VDD_PL  GND     VDD_PL  GND     VDD_PL  GND     VDD_PL   GND     VDD_PL  GND     VDD_PL  GND     VDD_PL  GND     VDD_PL  LAD      SENSE-             XGND    XVDD        XVDD      XGND     SD_RX   SD_RX       SVDD   SGND

L   MDQS            MECC   MECC         15     MECC            MECC   MECC                                                                                                                            01       VDD_PL    RSRV                                            08      08                              L

    8               6      7                   6               7      2                                                                                                                                        2         _L28

    D2_     D2_MA   GND    D2_    D2_   GVDD   D1_MA   D1_     GND    D1_    GND     VDD_PL  GND     VDD_PL  GND     VDD_CA  GND      VDD_CA  GND     VDD_CA  GND     VDD_PL  GND     VDD_PL  GND     VDD_PL   GND       RSRV     XVDD    XGND        SD_TX     SD_TX    SVDD    SGND        SD_RX  SD_RX

M   MBA     15             MCKE   MECC         14      MBA            MECC                                                                                                                                               _M28                         08        08                           09     09           M

    2                      3      02                   2              3

    D2_MA   D2_     D2_MA  GVDD   D2_   D1_MA  GND     D1_     D1_    GVDD   VDD_PL  GND     VDD_PL  GND     VDD_CA  GND     VDD_CA   GND     VDD_CA  GND     VDD_CA  GND     VDD_PL  GND     VDD_PL  GND      VDD_PL    RSRV     XGND    XGND        XVDD      XGND     SD_TX   SD_TX       SGND   SVDD

N   12      MAPAR_  14            MECC  12             MAPAR_  MCKE                                                                                                                                                      _N28                                            09      09                              N

            ERR                   3                    ERR     3

    D2_MA   GVDD    D2_MA  D2_    GND   D1_MA  D1_MA   GVDD    D1_    D1_    GND     VDD_PL  GND     VDD_CA  GND     VDD_CA  GND      VDD_CA  GND     VDD_CA  GND     VDD_PL  GND     VDD_PL  GND     VDD_PL   GND       RSRV     XGND    XVDD        SD_TX     SD_TX    XVDD    XGND        SD_RX  SD_RX

P   09              11     MCKE         09     11              MCKE   MCKE                                                                                                                                               _P28                         10        10                           10     10           P

                           2                                   2      0

    D2_MA   D2_MA   GND    D2_MA  D2_   GVDD   D1_MA   D1_MA   GND    D1_    VDD_PL  GND     VDD_PL  GND     VDD_CA  GND     VDD_CA   GND     VDD_CA  GND     VDD_CA  GND     VDD_PL  GND     VDD_PL  GND      VDD_PL    AVDD_    XVDD    XGND        XVDD      XGND     SGND    SVDD        SVDD   SGND

R   06      08             07     MCKE         08      07             MCKE                                                                                                                                               SRDS4                                                                                   R

                                  0                                   1

    D2_MA   D2_MA   D2_MA  GVDD   D2_   D1_    GND     D1_MA   D1_MA  GVDD   GND     VDD_PL  GND     VDD_PL  GND     VDD_CA  GND      VDD_CA  GND     VDD_CA  GND     VDD_PL  GND     VDD_PL  GND     VDD_PL   GND       AGND_    XVDD    SD_TX       SD_TX     XVDD     SD_RX   SD_RX       SGND   AGND_

T   03      04      05            MCKE  MDIC           05      06                                                                                                                                                        SRDS4            11          11                 11      11                 SRDS2        T

                                  1     0

U   D2_MA   GVDD    GND    D2_MA  GND   D1_MA  D1_MA   GVDD    D1_MA  D1_MA  VDD_PL  GND     VDD_PL  GND     VDD_PL  GND     VDD_PL   GND     VDD_PL  GND     VDD_PL  GND     VDD_PL  GND     VDD_PL  GND      VDD_PL    SD_      XGND    XVDD        XGND      RSRV     SVDD    SGND        RSRV   AVDD_        U

    01                     02           01     02              03     04                                                                                                                                                 REF_                                   _U32                         _U35   SRDS2

                                                                                                                                                                                                                         CLK4

    D2_     D2_     D2_    D2_    D1_   D1_    GVDD    D1_     D1_    GND    GND     VDD_PL  GND     VDD_PL  GND     VDD_PL  GND      VDD_PL  GND     VDD_PL  GND     VDD_PL  GND     VDD_PL  GND     VDD_PL   GND       SD_      XGND    XVDD        XGND      XVDD     SD_     SD_         SVDD   SGND

V   MCK     MCK     MCK    MCK    MCK   MCK            MCK     MCK                                                                                                                                                       REF_                                            REF_    REF_                            V

    2       2       1      1      1     1              2       2                                                                                                                                                         CLK4                                            CLK2    CLK2

    D2_     D2_     D2_    D2_    D1_   D1_    GND     D1_     D1_    GVDD   VDD_PL  GND     VDD_PL  GND     GND     GND     GND      GND     GND     GND     VDD_PL  GND     VDD_PL  GND     VDD_PL  GND      NC_       VDD_PL   XVDD    XGND        SD_TX     SD_TX    SGND    SVDD        SD_RX  SD_RX

W   MCK     MCK     MCK    MCK    MCK   MCK            MCK     MCK                                                                                                                                             W27                                    12        12                           12     12           W

    3       3       0      0      0     0              3       3

    D2_     GVDD    GND    D2_MA  GND   D2_    D1_     GVDD    D1_MA  D1_    GND     VDD_PL  GND     VDD_PL  GND     GND     GND      GND     GND     GND     GND     VDD_PL  GND     VDD_PL  GND     VDD_PL   GND       XGND     SD_TX   SD_TX       XVDD      XGND     SD_RX   SD_RX       SGND   SVDD

Y   MAPAR_                 00           MDIC   MAPAR_          00     MBA                                                                                                                                                         13      13                             13      13                              Y

    OUT                                 1      OUT                    1

    D2_     D2_MA   D2_    D2_    D1_   GVDD   D1_MA   D1_     GND    D1_    VDD_PL  GND     VDD_PL  GND     GND     GND     GND      GND     GND     GND     GND     GND     VDD_PL  GND     VDD_PL  GND      VDD_PL SD1_IMP_    XVDD    XGND        SD_TX     SD_TX    SVDD    SGND        SD_RX  SD_RX

AA  MBA     10      MBA    MDIC   MDIC         10      MBA            MRAS                                                                                                                                               CAL_TX                       14        14                           14     14           AA

    1               0      0      1                    0

    D2_     D2_     D2_    GVDD   D1_   D1_    GND     D1_     D1_    GVDD   GND     VDD_PL  GND     GND     GND     GND     GND      GND     GND     GND     GND     VDD_PL  GND     VDD_PL  GND     VDD_PL   GND       SD_TX    SD_TX   XVDD        XVDD      XGND     SD_TX   SD_TX       SVDD   SGND

AB  MRAS    MWE     MCS           MDQ   MDQ            MWE     MCS                                                                                                                                                       18       18                                     15      15                              AB

                    2             36    37                     2

    D2_     GVDD    D2_    D2_MA  GND   D1_    D1_     GVDD    D1_    D1_    VDD_PL  GND     VDD_PL  GND     GND     GND     GND      GND     GND     GND     VDD_PL  GND     VDD_PL  GND     VDD_PL  GND      VDD_PL    VDD_     S1VDD   XGND        SD_       SD_      XVDD    XGND        SD_RX  SD_RX

AC  MCS             MCAS   13           MDQ    MDQ             MCS    MCAS                                                                                                                                               LL                           REF_      REF_                         15     15           AC

    0                                   33     32              0                                                                                                                                                                                      CLK3      CLK3

    D2_     D2_     GND    D1_    D1_   GVDD   D1_     D1_     GND    D1_    GND     VDD_PL  GND     VDD_PL  GND     VDD_PL  GND      VDD_PL  GND     VDD_PL  GND     VDD_PL  GND     VDD_PL  GND     VDD_PL   GND       VDD_     SD_RX   XGND        XGND      XVDD     RSRV    RSRV        SGND   SVDD

AD  MODT    MODT           MDQS   MDQS         MDM     MODT           MODT                                                                                                                                               LP       18                                     _AD33   _AD34                           AD

    2       0              4      4            4       2              0

    D2_     D2_     D2_    GVDD   D1_   D1_    GND     D1_MA   D1_    GVDD   VDD_PL  GND     VDD_PL  GND     VDD_PL  GND     VDD_PL   GND     VDD_PL  GND     VDD_PL  GND     VDD_PL  GND     VDD_PL  GND      GND       LP_TMP   SD_RX   XVDD        SD_TX     SD_TX    SVDD    SGND        AVDD_  AGND_

AE  MCS     MCS     MODT          MDQ   MDQ            13      MCS                                                                                                                                                       _DETECT  18                  16        16                           SRDS3  SRDS3        AE

    1       3       3             38    39                     1

    D2_     GVDD    D2_    D2_    GND   D1_    D1_     GVDD    D1_    D1_    SENSE-  SENSE-  GND     VDD_PL  GND     VDD_PL  GND      VDD_PL  GND     VDD_PL  GND     VDD_PL  GND     VDD_PL  GND     SD1_IMP SD_RX      SD_RX    SGND    SD_IMP_     XVDD      XGND     SD_RX   SD_RX       SVDD   SGND

AF  MODT            MDQ    MDQ          MDQ    MDQ             MCS    MODT   VDD_PL  GND_PL                                                                                                           CAL_RX   19        19               CAL_TX                         16      16                              AF

    1               37     36           34     35              3      3      1       1

    D2_     D2_     GND    D2_    D1_   GVDD   D1_     D1_            D1_                    IRQ     IIC4_   NC_     GND     IRQ      GND     DMA2_           OVDD    PD      PD      CVDD    SD_TX   SD_TX    X1VDD     S1VDD    RSRV    XGND        SD_TX     SD_TX    SGND    SVDD        SD_RX  SD_RX
                                                               DETAIL GND    RSRV    RSRV                                                             GPIO
AG  MDM     MDQ            MDQ    MDQ          MDQ     MDQ            MODT                                                                                            17                                                                                                                                         AG
                                                                             _AG11   C_AG12  08      SCL     AG15            06               DACK    07                      13              19      19                          _AG29               17        17                           17     17
    4       33             32     40           SEE 45  44             1
                                                                                                                                              0

    D2_     D2_     D2_    GVDD   D1_   D1_            D1_     D1_    GVDD                                   IIC1_                            IO_                                             USB1_   USB2_              SPI_     EC2_                          XVDD                                SVDD
                                               GND                           RSRV    RSRV    GND     IRQ             IRQ     IRQ      MSRCID          MSRCID  GPIO    GND     UART2_  SEE DETAIL D USB1_       UTSMBS2_                   SD_PLL4     XGND               SGND    GND         SGND
AH  MDQ     MDQS    MDQS          MDQS  MDQS           MDM     MDQ                                                                            VSEL                                            VDD_    VDD_                                                                                                       AH
                                                                             _AH11   _AH12           10      SCL     01      04       2               0       04              CTS     AGND                     AGND      MISO     RX_ER   _TPD
    38      4       4             5     5              5       41                                                                             4                                               1P0     1P0

    D2_     GVDD    D2_    D2_    GND   D1_    D1_     GVDD    D1_    D1_    GND     OVDD    IRQ     OVDD    IRQ     IRQ     EVT      OVDD    MSRCID  DMA2_   GPIO    UART2_  OVDD    USB1_   USB1_   USB2_    USB2_     SPI_CS   CVDD    EMI2_       EC_XTRNL  GND      EMI1_   TSEC_       LVDD   TSEC_

AJ  MDQ             MDQ    MDQ          MDQ    MDQ             MDQ    MDQ                    05              03      00      0                1       DREQ    05      SOUT            AGND    VDD_    VDD_     VDD_      1                MDIO        _TX_STMP           MDC     1588_PULSE         1588_ALARM   AJ

    35              34     39           46     47              42     43                                                                              0                                       3P3     3P3      3P3                                    2                          _OUT2              _OUT1

    RSRV    RSRV    GND    D2_    D2_   GVDD   D1_     D1_     GND    GVDD   IRQ     IRQ     IIC3_   IRQ_    GND     EVT     EVT      IO_     GND     CLK_    GPIO    GPIO    UART2_  USB1_   USB1_   USB2_    USB2_     GND      SPI_    EMI2_       EC_XTRNL EC_XTRNL  LVDD    EC1_        TSEC_  TSEC_

AK  _AK1    _AK2           MDQ    MDQ          MDQ     MDQ                   09      02      SCL     OUT             3       1        VSEL            OUT     06      01      RTS     UID     VBUS_   VBUS_    UID                CLK     MDC         _RX_STMP _RX_STMP          GTX_ 1588_ALARM1588_TRIG        AK

                           45     44           53      52                                                                             2                                                       CLMP    CLMP                                            2         1                CLK125      _OUT2  _IN2

    RSRV    RSRV    D2_    GVDD   D2_   D2_    GND     D1_     D1_    GVDD   D1_     IRQ     GND     IIC2_   IIC4_   OVDD    SCAN_    IO_     DMA1_   OVDD    GPIO    UART1_  SHDC_   USB1_   USB1_   USB1_    USB2_     USB1_    GND     TSEC_       LVDD      EMI1_    EC2_    GND         TSEC_  TSEC_

AL  _AL1    _AL2    MDM           MDQ   MDQ            MDQ     MDQ           MDM     11              SDA     SDA                      VSEL    DACK            00      SOUT    CLK     VDD_    AGND    VDD_1P8  VDD_1P8   AGND             1588_PULSE            MDIO     GTX_                1588_CLK 1588_TRIG  AL

                    5             41    40             49      48            6                                               MODE     0       0                                       3P3             _DECAP   _DECAP                     _OUT01                         CLK125              _IN    _IN1

    D2_     GVDD    D2_    D2_    GND   D2_    D2_     GVDD    D1_    D1_    GND     VID_    IRQ     IIC3_   IIC2_   EVT     GND      IO_     CKSTP_  GPIO    GND     UART1_  SDHC_   USB_    USB1_   USB1_    USB2_     USB2_    SPI_CS  TSEC_       EC_XTRNL  GND      EC1_    EC1_        LVDD   EC1_

AM  MDQ             MDQS   MDQS         MDQ    MDQ             MDQS   MDQS           VDD_CA  07      SDA     SCL     4                VSEL    OUT     02              RTS     DAT     CLKIN   AGND    IBIAS_   IBIAS_    AGND     3       1588_CLK_   _TX_STMP           RXD     RX_DV              RX_CLK       AM

    52              5      5            46     47              6      6              _CB3                                             3                                       2                       REXT     REXT                       OUT         1                  03

    D2_     D2_     GND    D2_    D2_   GVDD   D1_     D1_     GND    D1_    D1_     GVDD    VID_    IIC1_   GND     EVT              OVDD    TMP_    GPIO    DMA1_   OVDD    UART2_          USB2_   USB2_    USB2_     USB2_    SPI_CS  GND         PD        PD       LVDD    EC1_        EC1_   EC1_

AN  MDQ     MDQ            MDQ    MDQ          MDQ     MDQ            MDQ    MDQ             VDD_CA  SDA             2       TDI              DETECT  03      DDONE           SIN     RTC     AGND    AGND     AGND      AGND     0                   12        06               RXD         RXD    RXD          AN

    48      53             42     43           54      55             50     51              _CB2                                                             0                                                                                                                  2           1      0

    D2_     D2_     D2_    GVDD   D2_   D2_    GND     D2_     D1_    GVDD   TEST_   D1_     GND     VID_            OVDD             IO_     GND     DMA2_   DMA1_   UART1_  GND     PD      USB2_   USB2_    USB2_     USB2_    CVDD    PD          LVDD      PD       PD      GND         EC1_   EC1_

AP  MDQS    MDM     MDQ           MDQ   MDM            MDQ     MDQ           SEL2    MDQ             VDD_CA  TDO             PORESET  VSEL            DDONE   DREQ    CTS             14      AGND    UDM      UDP       AGND             02                    07       05                  GTX_   TXD          AP

    6       6       49            56    7              58      60                    63              _CB1                             1               0       0                                                                                                                              CLK    3

    D2_     GVDD    D2_    D2_    GND   D2_    D2_     GVDD    D1_    D1_    GND     D1_     D1_     GVDD            GND              GND                                     UART1_  OVDD    USB1_   USB1_    USB1_     USB2_    SPI_CS  PD          PD        GND      PD      EC1_        LVDD   EC1_

AR  MDQS            MDQ    MDQ          MDQS   MDQ             MDQ    MDQ            MDQ     MDQ             MDVAL           HRESET           TRST    TMS     ASLEEP  TCK     SIN             AGND    AGND     AGND      AGND     2       03          09                 10      TXD                TX_EN        AR

    6               54     60           7      62              61     57             62      59                                                                                                                                                                                  1

    D2_     D2_     D2_    D2_    D2_   D2_    D2_     D2_     D1_    D1_    D1_     D1_     D1_     VID_    OVDD    RESET_           AVDD_   AVDD_   AVDD_   TEST_   GND             PD      USB1_   USB1_    USB1_     USB2_    SPI_    PD          PD        PD       PD      EC1_        EC1_   GND

AT  MDQ     MDQ     MDQ    MDQ    MDQ   MDQS   MDQ     MDQ     MDQ    MDM    MDQS    MDQS    MDQ     VDD_CA          REQ     POVDD    CC2     FM      PLAT    SEL             SYSCLK  15      AGND    UDM      UDP       AGND     MOSI    04          01        08       11      TXD         TXD                 AT

    50      51      55     61     57    7      63      59      56     7      7       7       58      _CB0                                                                                                                                                                        2           0

    1       2       3      4      5     6      7       8       9      10     11      12      13      14      15      16      17       18      19      20      21      22      23      24      25      26       27        28       29      30          31        32       33      34          35     36

            Signal Groups

                    OVDD       I/O Supply Voltage                            SVDD         SerDes Core Power Supply                            AVDD_          SerDes 1 PLL Supply Voltage                       SENSE-           Core Group A Voltage Sense

                                                                                                                                              SRDS1                                                            VDD

                    LVDD       I/O Supply Voltage                            XVDD         SerDes Transcvr Pad Supply                          AVDD_          SerDes 2 PLL Supply Voltage                       SENSE-           Core Group B Voltage Sense

                                                                                                                                              SRDS2                                                            VDD_CB

                    GVDD       DDR DRAM I/O Supply                           VDD_         Platform Supply Voltage                             AVDD_          Platform PLL Supply Voltage                       RSRV             Reserved

                                                                             PL                                                               PLAT

                    CVDD       SPI Voltage Supply                            VDD_         Core Group A Supply Voltage                         AVDD_          Core PLL Supply Voltage                           POVDD            Fuse Programming Override Supply

                                                                             CA                                                                  CC

                    BVDD       Local Bus I/O Supply                                                                                           SENSE-         Platform Voltage Sense

                                                                                                                                              VDD_PL

                                                                          Figure 2. 1295 BGA ball                                             map            diagram (top view)

                                                                          P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

4                                                                                                                                                                                                                                         Freescale Semiconductor
                                                                                                   Pin assignments and reset states

   1       2       3      4      5     6      7      8       9      10     11      12      13      14      15      16      17      18

           D2_     D2_    D2_    D2_   D2_    D2_    D2_     D2_    D2_    D2_     D2_     D2_     D1_     D1_     D1_     D1_     GND

A          MDQ     MDQ    MDQ    MDQS  MDQS   MDQ    MDQ     MDQ    MDQS   MDQS    MDQ     MDQ     MDQ     MDQ     MDM     MDQ

           21      20     10     1     1      08     03      07     0      0       01      04      03      06      0       00

   D2_     GVDD    D2_    D2_    GND   D2_    D2_    GVDD    D2_    D2_    GND     D2_     D2_     GVDD    D1_     D1_     D1_     GND

B  MDQ             MDQ    MDQ          MDM    MDQ            MDQ    MDQ            MDM     MDQ             MDQ     MDQS    MDQ

   16              17     11           1      13             02     06             0       05              07      0       05

   D2_     D2_     GND    D2_    D2_   GVDD   D2_    D1_     GND    D1_    D1_     GVDD    D2_     D1_     GND     D1_     D1_     GVDD

C  MDQS    MDQS           MDM    MDQ          MDQ    MDQ            MDQ    MDQ             MDQ     MDQ             MDQS    MDQ

   2       2              2      14           12     16             21     20              00      02              0       04

   D2_     D2_     D2_    GVDD   D2_   D2_    GND    D1_     D1_    GVDD   D1_     D1_     GND     D1_     D1_     GVDD    D1_     NC_

D  MDQ     MDQ     MDQ           MDQ   MDQ           MDQS    MDQS          MDM     MDQ             MDM     MDQ             MDQ     D18

   22      23      18            15    09            2       2             2       17                  1   08              01

   D2_     GVDD    D2_    D2_    GND   D1_    D1_    GVDD    D1_    D1_    GND     D1_     D1_     GVDD    D1_     NC_     GND     LAD

E  MDQ             MDQ    MDQ          MDQ    MDQ            MDQ    MDQ            MDQ     MDQ             MDQ     E16             28

   19              29     28           22     23             18     19             10      14              13

   RSRV    RSRV    GND    D2_    D2_   GVDD   D1_    D1_     GND    D1_    D1_     GVDD    D1_     D1_     GND     D1_     LAD     LAD

F  _F1     _F2            MDQ    MDQ          MDQ    MDQ            MDQ    MDQ             MDQ     MDQS            MDQ     31      29

                          24     25           24     29             28     25              15          1           12

   RSRV    RSRV    D2_    GVDD   D2_   D2_    GND    D1_     D1_    GVDD   D1_     D1_     GND     D1_     D1_     GVDD    GND     LA

G  _G1     _G2     MDM           MDQS  MDQS          MDQS    MDQS          MDM     MDQ             MDQS    MDQ                     31

                   3             3     3             3       3             3       11                  1   09

   D2_     GVDD    D2_    D2_    GND   D2_    D1_    GVDD    D1_    D1_    GND     NC_     NC_     GVDD    NC_     LDP     LDP     BVDD

H  MDQ             MDQ    MDQ          MDQ    MDQ            MDQ    MDQ            H12     H13             H15     3       2

   31              30     26           27     30             31     26

   D2_     D2_     GND    D2_    D1_   GVDD   D1_    D1_     GND    D1_    NC_     GVDD    NC_     NC_     LAD     LWE     LAD     LAD

J  MECC    MECC           MECC   MECC         MECC   MECC           MDQ    J11             J13     J14     30      2       15      13

   0       5              4      1            5      4              27

   D2_     D2_     D2_    GVDD   D1_   D1_    GND    D1_     D1_    GVDD   NC_     NC_     NC_     NC_     LWE     SENSE-  SENSE-  LAD

K  MDQS    MDM     MECC          MDQS  MDQS          MDM     MECC          K11     K12     K13     K14     3       VDD_CA  GND_CA  14

   8       8       1             8     8             8       0

   D2_     GVDD    D2_    D2_    GND   D1_MA  D1_    GVDD    D1_    D1_    VDD_PL  GND     VDD_PL  GND     VDD_PL  GND     VDD_PL  GND

L  MDQS            MECC   MECC         15     MECC           MECC   MECC

   8               6      7                   6              7      2

   D2_     D2_MA   GND    D2_    D2_   GVDD   D1_MA  D1_     GND    D1_    GND     VDD_PL  GND     VDD_PL  GND     VDD_CA  GND     VDD_CA

M  MBA     15             MCKE   MECC         14     MBA            MECC

   2                      3      2                   2              3

   D2_MA   D2_     D2_MA  GVDD   D2_   D1_MA  GND    D1_     D1_    GVDD   VDD_PL  GND     VDD_PL  GND     VDD_CA  GND     VDD_CA  GND

N  12      MAPAR_  14            MECC  12            MAPAR_  MCKE

           ERR                   3                   ERR     3

   D2_MA   GVDD    D2_MA  D2_    GND   D1_MA  D1_MA  GVDD    D1_    D1_    GND     VDD_PL  GND     VDD_CA  GND     VDD_CA  GND     VDD_CA

P  09              11     MCKE         09     11             MCKE   MCKE

                          2                                  2      0

   D2_MA   D2_MA   GND    D2_MA  D2_   GVDD   D1_MA  D1_MA   GND    D1_    VDD_PL  GND     VDD_PL  GND     VDD_CA  GND     VDD_CA  GND

R  06      08             07     MCKE         08     07             MCKE

                                 0                                  1

   D2_MA   D2_MA   D2_MA  GVDD   D2_   D1_    GND    D1_MA   D1_MA  GVDD   GND     VDD_PL  GND     VDD_PL  GND     VDD_CA  GND     VDD_CA

T  03      04      05            MCKE  MDIC          05      06

                                 1     0

U  D2_MA   GVDD    GND    D2_MA  GND   D1_MA  D1_MA  GVDD    D1_MA  D1_MA  VDD_PL  GND     VDD_PL  GND     VDD_PL  GND     VDD_PL  GND

   01                     02           01     02             03     04

   D2_     D2_     D2_    D2_    D1_   D1_    GVDD   D1_     D1_    GND    GND     VDD_PL  GND     VDD_PL  GND     VDD_PL  GND     VDD_PL

V  MCK     MCK     MCK    MCK    MCK   MCK           MCK     MCK

   2       2       1      1      1     1             2       2

                                                             DETAIL A

                                 Figure 3. 1295 BGA ball map diagram (detail view                  A)

                                    P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale  Semiconductor                                                                                                                   5
Pin assignments and reset states

   19      20      21      22      23      24      25      26      27       28     29     30     31     32     33     34     35     36

   AVDD_   AVDD_   RSRV    GND             LWE     RSRV    GND     NC_      SGND   SD_RX  SVDD   SD_RX  SGND   AVDD_  SVDD   SD_    SGND

   DDR     CC1     _A21            LALE    1       _A25            A27             01            03            SRDS1         REF_          A

                                                                                                                             CLK1

           GND     TEMP_   GND     LCS     BVDD    LGPL    NC_     SD_IMP_  SVDD   SD_RX  SGND   SD_RX  SVDD   AGND_  SGND   SD_    SVDD

   MVREF           CATH-           5               0       B26     CAL_RX          01            03            SRDS1         REF_          B

                   ODE                                                                                                       CLK1

   NC_     NC_     TEMP_   LBCTL   LCLK    LCLK    LGPL    NC_     NC_      SD_RX  SGND   SD_RX  SVDD   RSRV   SGND   SVDD   SVDD   SD_RX  C

   C19     C20     ANODE           1       0       4       C26     C27      00            02            _C32                        04

   LCS     LCS     LCS     LCS     LAD     LWE     LGPL    LAD     NC_      SD_RX  SVDD   SD_RX  SGND   RSRV   XGND   SD_TX  SGND   SD_RX  D

   0       1       3       4       09      0       2       27      D27      00            02            _D32          04            04

   GND     LCS     LA      BVDD    LAD     BVDD    LGPL    LGPL    NC_      XGND   SD_TX  XGND   SD_TX  XVDD   XVDD   SD_TX  SGND   SVDD   E

           2       21              08              1       5       E27             01            03                   04

   LAD     BVDD    LA      LA      GND     LCS     LAD     BVDD    GND      XVDD   SD_TX  XVDD   SD_TX  XGND   SD_TX  SVDD   SD_RX  SD_RX  F

   12              22      19              06      04                              01            03            05            05     05

   LA      LA      GND     LAD     LAD     LAD     LA      LCS     NC_      SD_TX  XGND   SD_TX  XGND   XVDD   SD_TX  SGND   SVDD   SGND   G

   28      25              11      07      06      17      7       G27      00            02                   05

   LA      BVDD    LA      LA      LA      LAD     LAD     LGPL    NC_      SD_TX  XGND   SD_TX  XVDD   XGND   XVDD   XGND   SD_RX  SD_RX  H

   29              23      20      18      05      03      3       H27      00            02                                 06     06

   LA      LA      GND     LAD     GND     LDP     LA      LAD     GND      XVDD   XGND   XVDD   XGND   XVDD   SD_TX  SD_TX  SGND   SVDD   J

   30      26              10              00      16      02                                                  06     06

   GND     LA      LA      BVDD    LDP     BVDD    GND     LAD     SENSE-   XGND   XGND   XVDD   SD_TX  SD_TX  SGND   SVDD   SD_RX  SD_RX  K

           27      24              1                       00      GND_PL                        07     07                   07     07

                                                                   02

   VDD_PL  GND     VDD_PL  GND     VDD_PL  GND     VDD_PL  LAD     SENSE-   RSRV   XGND   XVDD   XVDD   XGND   SD_RX  SD_RX  SVDD   SGND   L

                                                           01      VDD_PL                                      08     08

                                                                   02       _L28

   GND     VDD_CA  GND     VDD_PL  GND     VDD_PL  GND     VDD_PL  GND      RSRV   XVDD   XGND   SD_TX  SD_TX  SVDD   SGND   SD_RX  SD_RX  M

                                                                            _M28                 08     08                   09     09

   VDD_CA  GND     VDD_CA  GND     VDD_PL  GND     VDD_PL  GND     VDD_PL   RSRV   XGND   XGND   XVDD   XGND   SD_TX  SD_TX  SGND   SVDD   N

                                                                            _N28                               09     09

   GND     VDD_CA  GND     VDD_PL  GND     VDD_PL  GND     VDD_PL  GND      RSRV   XGND   XVDD   SD_TX  SD_TX  XVDD   XGND   SD_RX  SD_RX  P

                                                                            _P28                 10     10                   10     10

   VDD_CA  GND     VDD_CA  GND     VDD_PL  GND     VDD_PL  GND     VDD_PL   AVDD_  XVDD   XGND   XVDD   XGND   SGND   SVDD   SVDD   SGND   R

                                                                            SRDS4

   GND     VDD_CA  GND     VDD_PL  GND     VDD_PL  GND     VDD_PL  GND      AGND_  XVDD   SD_TX  SD_TX  XVDD   SD_RX  SD_RX  SGND   AGND_  T

                                                                            SRDS4         11     11            11     11            SRDS2

   VDD_PL  GND     VDD_PL  GND     VDD_PL  GND     VDD_PL  GND     VDD_PL   SD_    XGND   XVDD   XGND   RSRV   SVDD   SGND   RSRV   AVDD_  U

                                                                            REF_                        _U32                 _U35   SRDS2

                                                                            CLK4

   GND     VDD_PL  GND     VDD_PL  GND     VDD_PL  GND     VDD_PL  GND      SD_    XGND   XVDD   XGND   XVDD   SD_    SD_    SVDD   SGND

                                                                            REF_                               REF_   REF_                 V

                                                                            CLK4                               CLK2   CLK2

                                                                   DETAIL B

                                       Figure 4. 1295 BGA ball map diagram (detail view B)

                                           P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

6                                                                                                                     Freescale Semiconductor
                                                                                               Pin assignments and reset states

                                                           DETAIL C

    D2_     D2_    D2_   D2_    D1_   D1_   GND     D1_    D1_    GVDD  VDD_PL  GND     VDD_PL  GND     GND     GND     GND      GND

W   MCK     MCK    MCK   MCK    MCK   MCK           MCK    MCK

    3       3      0     0      0     0             3      3

    D2_     GVDD   GND   D2_MA  GND   D2_   D1_     GVDD   D1_MA  D1_   GND     VDD_PL  GND     VDD_PL  GND     GND     GND      GND

Y   MAPAR_               00           MDIC  MAPAR_         00     MBA

    OUT                               1     OUT                   1

    D2_     D2_MA  D2_   D2_    D1_   GVDD  D1_MA   D1_    GND    D1_   VDD_PL  GND     VDD_PL  GND     GND     GND     GND      GND

AA  MBA     10     MBA   MDIC   MDIC        10      MBA           MRAS

    1              0     0      1                   0

    D2_     D2_    D2_   GVDD   D1_   D1_   GND     D1_    D1_    GVDD  GND     VDD_PL  GND     GND     GND     GND     GND      GND

AB  MRAS    MWE    MCS          MDQ   MDQ           MWE    MCS

                   2            36    37                   2

    D2_     GVDD   D2_   D2_MA  GND   D1_   D1_     GVDD   D1_    D1_   VDD_PL  GND     VDD_PL  GND     GND     GND     GND      GND

AC  MCS            MCAS  13           MDQ   MDQ            MCS    MCAS

    0                                 33    32             0

    D2_     D2_    GND   D1_    D1_   GVDD  D1_     D1_    GND    D1_   GND     VDD_PL  GND     VDD_PL  GND     VDD_PL  GND      VDD_PL

AD  MODT    MODT         MDQS   MDQS        MDM     MODT          MODT

    2       0            4      4           4       2             0

    D2_     D2_    D2_   GVDD   D1_   D1_   GND     D1_MA  D1_    GVDD  VDD_PL  GND     VDD_PL  GND     VDD_PL  GND     VDD_PL   GND

AE  MCS     MCS    MODT         MDQ   MDQ           13     MCS

    1       3      3            38    39                   1

    D2_     GVDD   D2_   D2_    GND   D1_   D1_     GVDD   D1_    D1_   SENSE-  SENSE-  GND     VDD_PL  GND     VDD_PL  GND      VDD_PL

AF  MODT           MDQ   MDQ          MDQ   MDQ            MCS    MODT  VDD_PL  GND_PL

    1              37    36           34    35             3      3     1       1

    D2_     D2_    GND   D2_    D1_   GVDD  D1_     D1_    GND    D1_   RSRV    RSRV    IRQ     IIC4_   NC_     GND     IRQ      GND

AG  MDM     MDQ          MDQ    MDQ         MDQ     MDQ           MODT  _AG11   _AG12   08      SCL     AG15            06

    4       33           32     40          45      44            1

    D2_     D2_    D2_   GVDD   D1_   D1_   GND     D1_    D1_    GVDD  RSRV    RSRV    GND     IRQ     IIC1_   IRQ     IRQ      MSRCID

AH  MDQ     MDQS   MDQS         MDQS  MDQS          MDM    MDQ          _AH11   _AH12           10      SCL     01      04       2

    38      4      4            5     5             5      41

    D2_     GVDD   D2_   D2_    GND   D1_   D1_     GVDD   D1_    D1_   GND     OVDD    IRQ     OVDD    IRQ     IRQ     EVT      OVDD

AJ  MDQ            MDQ   MDQ          MDQ   MDQ            MDQ    MDQ                   05              03      00      0

    35             34    39           46    47             42     43

    RSRV    RSRV   GND   D2_    D2_   GVDD  D1_     D1_    GND    GVDD  IRQ     IRQ     IIC3_   IRQ_    GND     EVT     EVT      IO_

AK  _AK1    _AK2         MDQ    MDQ         MDQ     MDQ                 09      02      SCL     OUT             3       1        VSEL

                         45     44          53      52                                                                           2

    RSRV    RSRV   D2_   GVDD   D2_   D2_   GND     D1_    D1_    GVDD  D1_     IRQ     GND     IIC2_   IIC4_   OVDD    SCAN_    IO_

AL  _AL1    _AL2   MDM          MDQ   MDQ           MDQ    MDQ          MDM     11              SDA     SDA             MODE     VSEL

                   5            41    40            49     48           6                                                        0

    D2_     GVDD   D2_   D2_    GND   D2_   D2_     GVDD   D1_    D1_   GND     VID_    IRQ     IIC3_   IIC2_   EVT     GND      IO_

AM  MDQ            MDQS  MDQS         MDQ   MDQ            MDQS   MDQS          VDD_CA  07      SDA     SCL     4                VSEL

    52             5     5            46    47             6      6             _CB3                                             3

    D2_     D2_    GND   D2_    D2_   GVDD  D1_     D1_    GND    D1_   D1_     GVDD    VID_    IIC1_   GND     EVT              OVDD

AN  MDQ     MDQ          MDQ    MDQ         MDQ     MDQ           MDQ   MDQ             VDD_CA  SDA             2       TDI

    48      53           42     43          54      55            50    51              _CB2

    D2_     D2_    D2_   GVDD   D2_   D2_   GND     D2_    D1_    GVDD  TEST_   D1_     GND     VID_            OVDD             IO_

AP  MDQS    MDM    MDQ          MDQ   MDM           MDQ    MDQ          SEL2    MDQ             VDD_CA  TDO             PORESET  VSEL

    6       6      49           56    7             58     60                   63              _CB1                             1

    D2_     GVDD   D2_   D2_    GND   D2_   D2_     GVDD   D1_    D1_   GND     D1_     D1_     GVDD            GND              GND

AR  MDQS           MDQ   MDQ          MDQS  MDQ            MDQ    MDQ           MDQ     MDQ             MDVAL           HRESET

    6              54    60           7     62             61     57            62      59

    D2_     D2_    D2_   D2_    D2_   D2_   D2_     D2_    D1_    D1_   D1_     D1_     D1_     VID_    OVDD    RESET_           AVDD_

AT  MDQ     MDQ    MDQ   MDQ    MDQ   MDQS  MDQ     MDQ    MDQ    MDM   MDQS    MDQS    MDQ     VDD_CA          REQ     POVDD    CC3

    50      51     55    61     57    7     63      59     56     7     7       7       58      _CB0

    1       2      3     4      5     6     7       8      9      10    11      12      13      14      15      16      17       18

                                Figure 5. 1295 BGA ball map diagram (detail view C)

                                P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale Semiconductor                                                                                                                  7
Pin assignments and reset states

                                                                        DETAIL D

   GND     GND     VDD_PL  GND     VDD_PL  GND        VDD_PL  GND       NC_       VDD_PL   XVDD    XGND        SD_TX     SD_TX     SGND    SVDD        SD_RX  SD_RX        W

                                                                        W27                                    12        12                            12     12

   GND     GND     GND     VDD_PL  GND     VDD_PL     GND     VDD_PL    GND       XGND     SD_TX   SD_TX       XVDD      XGND      SD_RX   SD_RX       SGND   SVDD         Y

                                                                                           13      13                              13      13

   GND     GND     GND     GND     VDD_PL  GND        VDD_PL  GND       VDD_PL SD1_IMP     XVDD    XGND        SD_TX     SD_TX     SVDD    SGND        SD_RX  SD_RX        AA

                                                                                  _CAL_TX                      14        14                            14     14

   GND     GND     GND     VDD_PL  GND     VDD_PL     GND     VDD_PL    GND       SD_TX    SD_TX   XVDD        XVDD      XGND      SD_TX   SD_TX       SVDD   SGND         AB

                                                                                  18       18                                      15      15

   GND     GND     VDD_PL  GND     VDD_PL  GND        VDD_PL  GND       VDD_PL    VDD_     S1VDD   XGND        SD_       SD_       XVDD    XGND        SD_RX  SD_RX

                                                                                  LL                           REF_      REF_                          15     15           AC

                                                                                                               CLK3      CLK3

   GND     VDD_PL  GND     VDD_PL  GND     VDD_PL     GND     VDD_PL    GND       VDD_     SD_RX   XGND        XGND      XVDD      RSRV    RSRV        SGND   SVDD         AD

                                                                                  LP       18                                      _AD33   _AD34

   VDD_PL  GND     VDD_PL  GND     VDD_PL  GND        VDD_PL  GND       GND       LP_      SD_RX   XVDD        SD_TX     SD_TX     SVDD    SGND        AVDD_  AGND_

                                                                                  TEMP_    18                  16        16                            SRDS3  SRDS3        AE

                                                                                  DETECT

   GND     VDD_PL  GND     VDD_PL  GND     VDD_PL     GND     SD1_IMP   SD_RX     SD_RX    SGND    SD_IMP_     XVDD      XGND      SD_RX   SD_RX       SVDD   SGND         AF

                                                              _CAL_RX   19        19               CAL_TX                          16      16

   DMA2_   GPIO    OVDD    SDHC_   SDHC_   CVDD       SD_TX   SD_TX     X1VDD     S1VDD    RSRV    XGND        SD_TX     SD_TX     SGND    SVDD        SD_RX  SD_RX        AG

   DACK    07              DAT     CMD                19      19                           _AG29               17        17                            17     17

   0                       3

   IO_     MSRCID  GPIO    GND     UART2_  USB1_      USB1_   USB2_     UTSMBS2_  SPI_     EC_RX_ SD_PLL4      XGND      XVDD      SGND    GND         SGND   SVDD

   VSEL    0       04              CTS     AGND       VDD_    VDD_      AGND      MISO     ER      _TPD                                                                    AH

   4                                                  1P0     1P0

   MSRCID  DMA2_   GPIO    UART2_  OVDD    USB1_      USB1_   USB2_     USB2_     SPI_CS   CVDD    EMI2_       EC_XTRNL  GND       EMI1_   TSEC_       LVDD   TSEC_

   1       DREQ    05      SOUT            AGND       VDD_    _VDD_     VDD_      1                MDIO        _TX_STMP            MDC     1588_PULSE         1588_ALARM   AJ

           0                                          3P3     3P3       3P3                                    2                           _OUT2              _OUT1

   GND     CLK_    GPIO    GPIO    UART2_  USB2_      USB1_   USB2_     USB2_     GND      SPI_    EMI2_       EC_XTRNL  EC_XTRNL  LVDD    EC1_        TSEC_  TSEC_

           OUT     06      01              UID        VBUS_   VBUS_     UID                CLK     MDC         _RX_STMP  _RX_STMP          GTX_    1588_ALARM 1588_TRIG    AK

                                   RTS                CLMP    CLMP                                             2         1                 CLK125      _OUT2  _IN2

   DMA1_   OVDD    GPIO    UART1_  SDHC_   USB1_      USB1    USB1_     USB2_     USB2_    GND     TSEC_       LVDD      EMI1_     EC2_    GND         TSEC_  TSEC_

   DACK            00      SOUT    CLK     VDD_       _AGND   VDD_1P8_  _DD_1P8_  AGND             1588_PULSE            MDIO      GTX_                1588_CLK 1588_TRIG  AL

   0                                       3P3                DECAP     DECAP                      _OUT1                           CLK125              _IN    _IN1

   CKSTP_  GPIO    GND     UART1_  SDHC_   RUSSRBV_   USB1_   USB1_     USB2_     USB2_    SPI_CS  TSEC_       EC_XTRNL  GND       EC1_    EC1_        LVDD   EC1_

           02                      DAT     C[L2K9I]N  AGND    IBIAS_    IBIAS_    AGND             1588_CLK_   _TX_STMP            RXD     RX_DV              RX_CLK       AM

   OUT                     RTS     02                         REXT      REXT               3       OUT         1                   3

   TMP_    GPIO    DMA1_   OVDD    UART2_             USB2_   USB2_     USB2_     USB2_    SPI_CS  GND         EC2_      EC2_      LVDD    EC1_        EC1_   EC1_

   DETECT  03      DDONE           SIN     RTC        AGND    AGND      AGND      AGND     0                   GTX_      RXD               RXD         RXD    RXD          AN

                   00                                                                                          CLK       2                 2           1      0

   GND     DMA2_   DMA1_   UART1_  GND     SDHC_      USB2_   USB2_     USB2_     USB2_    CVDD    EC2_        LVDD      EC2_      EC2_    GND         EC1_   EC1_

           DDONE   DREQ    CTS             DAT        AGND    UDM       UDP       AGND             TXD                   RXD       RXD                 GTX_   TXD          AP

           0       0                       0                                                       2                     1         3                   CLK    3

                                   UART1_  OVDD       USB1_   USB1_     USB1_     USB1_    SPI_CS  EC2_        EC2_      GND       EC2_    EC1_        LVDD   EC1_

   TRST    TMS     ASLEEP  TCK     SIN                AGND    AGND      AGND      AGND     2       TXD         TX_EN               RX_DV   TXD                TX_EN        AR

                                                                                                   1                                       1

   AVDD_   AVDD_   TEST_   GND             SDHC_      USB1_   USB1_     USB1_     USB1_    SPI_    EC2_        EC2_      EC2_      EC2_    EC1_        EC1_   GND

   FM      PLAT    SEL             SYSCLK  DAT        AGND    UDM       UDP       AGND     MOSI    TXD         TXD       RXD       RX_CLK  TXD         TXD                 AT

                                           1                                                       0           3         0                 2           0

   19      20      21      22      23      24         25      26        27        28       29      30          31        32        33      34          35     36

                                        Figure 6. 1295 BGA ball map diagram (detail view D)

                                           P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

8                                                                                                                                          Freescale Semiconductor
                                                                                    Pin assignments and reset states

1.2       Pinout list

This table provides the pinout  listing  for  the  1295 FC-PBGA package by bus.

                                                   Table 1. Pins listed by bus

          Signal                                         Signal description         Package      Pin   Power   Notes

                                                                                    pin number   type  supply

                                                   DDR SDRAM Memory interface    1

D1_MDQ00                                           Data                                     A17  I/O   GVDD    —

D1_MDQ01                                           Data                                     D17  I/O   GVDD    —

D1_MDQ02                                           Data                                     C14  I/O   GVDD    —

D1_MDQ03                                           Data                                     A14  I/O   GVDD    —

D1_MDQ04                                           Data                                     C17  I/O   GVDD    —

D1_MDQ05                                           Data                                     B17  I/O   GVDD    —

D1_MDQ06                                           Data                                     A15  I/O   GVDD    —

D1_MDQ07                                           Data                                     B15  I/O   GVDD    —

D1_MDQ08                                           Data                                     D15  I/O   GVDD    —

D1_MDQ09                                           Data                                     G15  I/O   GVDD    —

D1_MDQ10                                           Data                                     E12  I/O   GVDD    —

D1_MDQ11                                           Data                                     G12  I/O   GVDD    —

D1_MDQ12                                           Data                                     F16  I/O   GVDD    —

D1_MDQ13                                           Data                                     E15  I/O   GVDD    —

D1_MDQ14                                           Data                                     E13  I/O   GVDD    —

D1_MDQ15                                           Data                                     F13  I/O   GVDD    —

D1_MDQ16                                           Data                                     C8   I/O   GVDD    —

D1_MDQ17                                           Data                                     D12  I/O   GVDD    —

D1_MDQ18                                           Data                                     E9   I/O   GVDD    —

D1_MDQ19                                           Data                                     E10  I/O   GVDD    —

D1_MDQ20                                           Data                                     C11  I/O   GVDD    —

D1_MDQ21                                           Data                                     C10  I/O   GVDD    —

D1_MDQ22                                           Data                                     E6   I/O   GVDD    —

D1_MDQ23                                           Data                                     E7   I/O   GVDD    —

D1_MDQ24                                           Data                                     F7   I/O   GVDD    —

D1_MDQ25                                           Data                                     F11  I/O   GVDD    —

D1_MDQ26                                           Data                                     H10  I/O   GVDD    —

D1_MDQ27                                           Data                                     J10  I/O   GVDD    —

D1_MDQ28                                           Data                                     F10  I/O   GVDD    —

D1_MDQ29                                           Data                                     F8   I/O   GVDD    —

D1_MDQ30                                           Data                                     H7   I/O   GVDD    —

                                P5021 QorIQ Integrated Processor Data Sheet,        Rev. 1

Freescale Semiconductor                                                                                               9
Pin assignments  and reset states

                                   Table  1.  Pins listed by bus (continued)

                 Signal                              Signal description                 Package  Pin   Power   Notes

                                                                              pin number         type  supply

D1_MDQ31                                      Data                                      H9       I/O   GVDD    —

D1_MDQ32                                      Data                                      AC7      I/O   GVDD    —

D1_MDQ33                                      Data                                      AC6      I/O   GVDD    —

D1_MDQ34                                      Data                                      AF6      I/O   GVDD    —

D1_MDQ35                                      Data                                      AF7      I/O   GVDD    —

D1_MDQ36                                      Data                                      AB5      I/O   GVDD    —

D1_MDQ37                                      Data                                      AB6      I/O   GVDD    —

D1_MDQ38                                      Data                                      AE5      I/O   GVDD    —

D1_MDQ39                                      Data                                      AE6      I/O   GVDD    —

D1_MDQ40                                      Data                                      AG5      I/O   GVDD    —

D1_MDQ41                                      Data                                      AH9      I/O   GVDD    —

D1_MDQ42                                      Data                                      AJ9      I/O   GVDD    —

D1_MDQ43                                      Data                                      AJ10     I/O   GVDD    —

D1_MDQ44                                      Data                                      AG8      I/O   GVDD    —

D1_MDQ45                                      Data                                      AG7      I/O   GVDD    —

D1_MDQ46                                      Data                                      AJ6      I/O   GVDD    —

D1_MDQ47                                      Data                                      AJ7      I/O   GVDD    —

D1_MDQ48                                      Data                                      AL9      I/O   GVDD    —

D1_MDQ49                                      Data                                      AL8      I/O   GVDD    —

D1_MDQ50                                      Data                                      AN10     I/O   GVDD    —

D1_MDQ51                                      Data                                      AN11     I/O   GVDD    —

D1_MDQ52                                      Data                                      AK8      I/O   GVDD    —

D1_MDQ53                                      Data                                      AK7      I/O   GVDD    —

D1_MDQ54                                      Data                                      AN7      I/O   GVDD    —

D1_MDQ55                                      Data                                      AN8      I/O   GVDD    —

D1_MDQ56                                      Data                                      AT9      I/O   GVDD    —

D1_MDQ57                                      Data                                      AR10     I/O   GVDD    —

D1_MDQ58                                      Data                                      AT13     I/O   GVDD    —

D1_MDQ59                                      Data                                      AR13     I/O   GVDD    —

D1_MDQ60                                      Data                                      AP9      I/O   GVDD    —

D1_MDQ61                                      Data                                      AR9      I/O   GVDD    —

D1_MDQ62                                      Data                                      AR12     I/O   GVDD    —

D1_MDQ63                                      Data                                      AP12     I/O   GVDD    —

D1_MECC0                                      Error  Correcting Code                    K9       I/O   GVDD    —

                                   P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

10                                                                                               Freescale Semiconductor
                                                                              Pin assignments and reset states

                         Table  1.  Pins listed by bus (continued)

              Signal                Signal description                        Package  Pin   Power   Notes

                                                                    pin number         type  supply

D1_MECC1                            Error Correcting Code                     J5       I/O   GVDD    —

D1_MECC2                            Error Correcting Code                     L10      I/O   GVDD    —

D1_MECC3                            Error Correcting Code                     M10      I/O   GVDD    —

D1_MECC4                            Error Correcting Code                     J8       I/O   GVDD    —

D1_MECC5                            Error Correcting Code                     J7       I/O   GVDD    —

D1_MECC6                            Error Correcting Code                     L7       I/O   GVDD    —

D1_MECC7                            Error Correcting Code                     L9       I/O   GVDD    —

D1_MAPAR_ERR                        Address Parity Error                      N8       I     GVDD    40

D1_MAPAR_OUT                        Address Parity Out                        Y7       O     GVDD    —

D1_MDM0                             Data Mask                                 A16      O     GVDD    —

D1_MDM1                             Data Mask                                 D14      O     GVDD    —

D1_MDM2                             Data Mask                                 D11      O     GVDD    —

D1_MDM3                             Data Mask                                 G11      O     GVDD    —

D1_MDM4                             Data Mask                                 AD7      O     GVDD    —

D1_MDM5                             Data Mask                                 AH8      O     GVDD    —

D1_MDM6                             Data Mask                                 AL11     O     GVDD    —

D1_MDM7                             Data Mask                                 AT10     O     GVDD    —

D1_MDM8                             Data Mask                                 K8       O     GVDD    —

D1_MDQS0                            Data Strobe                               C16      I/O   GVDD    —

D1_MDQS1                            Data Strobe                               G14      I/O   GVDD    —

D1_MDQS2                            Data Strobe                               D9       I/O   GVDD    —

D1_MDQS3                            Data Strobe                               G9       I/O   GVDD    —

D1_MDQS4                            Data Strobe                               AD5      I/O   GVDD    —

D1_MDQS5                            Data Strobe                               AH6      I/O   GVDD    —

D1_MDQS6                            Data Strobe                               AM10     I/O   GVDD    —

D1_MDQS7                            Data Strobe                               AT12     I/O   GVDD    —

D1_MDQS8                            Data Strobe                               K6       I/O   GVDD    —

D1_MDQS0                            Data Strobe                               B16      I/O   GVDD    —

D1_MDQS1                            Data Strobe                               F14      I/O   GVDD    —

D1_MDQS2                            Data Strobe                               D8       I/O   GVDD    —

D1_MDQS3                            Data Strobe                               G8       I/O   GVDD    —

D1_MDQS4                            Data Strobe                               AD4      I/O   GVDD    —

D1_MDQS5                            Data Strobe                               AH5      I/O   GVDD    —

D1_MDQS6                            Data Strobe                               AM9      I/O   GVDD    —

                         P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale Semiconductor                                                                                  11
Pin assignments  and reset states

                                   Table  1.  Pins listed by bus (continued)

                 Signal                              Signal description                 Package  Pin   Power   Notes

                                                                              pin number         type  supply

D1_MDQS7                                      Data Strobe                               AT11     I/O   GVDD    —

D1_MDQS8                                      Data Strobe                               K5       I/O   GVDD    —

D1_MBA0                                       Bank Select                               AA8      O     GVDD    —

D1_MBA1                                       Bank Select                               Y10      O     GVDD    —

D1_MBA2                                       Bank Select                               M8       O     GVDD    —

D1_MA00                                       Address                                   Y9       O     GVDD    —

D1_MA01                                       Address                                   U6       O     GVDD    —

D1_MA02                                       Address                                   U7       O     GVDD    —

D1_MA03                                       Address                                   U9       O     GVDD    —

D1_MA04                                       Address                                   U10      O     GVDD    —

D1_MA05                                       Address                                   T8       O     GVDD    —

D1_MA06                                       Address                                   T9       O     GVDD    —

D1_MA07                                       Address                                   R8       O     GVDD    —

D1_MA08                                       Address                                   R7       O     GVDD    —

D1_MA09                                       Address                                   P6       O     GVDD    —

D1_MA10                                       Address                                   AA7      O     GVDD    —

D1_MA11                                       Address                                   P7       O     GVDD    —

D1_MA12                                       Address                                   N6       O     GVDD    —

D1_MA13                                       Address                                   AE8      O     GVDD    —

D1_MA14                                       Address                                   M7       O     GVDD    —

D1_MA15                                       Address                                   L6       O     GVDD    —

D1_MWE                                        Write Enable                              AB8      O     GVDD    —

D1_MRAS                                       Row Address Strobe                        AA10     O     GVDD    —

D1_MCAS                                       Column Address Strobe                     AC10     O     GVDD    —

D1_MCS0                                       Chip Select                               AC9      O     GVDD    —

D1_MCS1                                       Chip Select                               AE9      O     GVDD    —

D1_MCS2                                       Chip Select                               AB9      O     GVDD    —

D1_MCS3                                       Chip Select                               AF9      O     GVDD    —

D1_MCKE0                                      Clock Enable                              P10      O     GVDD    —

D1_MCKE1                                      Clock Enable                              R10      O     GVDD    —

D1_MCKE2                                      Clock Enable                              P9       O     GVDD    —

D1_MCKE3                                      Clock Enable                              N9       O     GVDD    —

D1_MCK0                                       Clock                                     W6       O     GVDD    —

D1_MCK1                                       Clock                                     V6       O     GVDD    —

                                   P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

12                                                                                               Freescale Semiconductor
                                                                              Pin assignments and reset states

                         Table 1. Pins listed by bus (continued)

          Signal                Signal description                            Package  Pin   Power   Notes

                                                                  pin number           type  supply

D1_MCK2                  Clock                                                V8       O     GVDD    —

D1_MCK3                  Clock                                                W9       O     GVDD    —

D1_MCK0                  Clock Complements                                    W5       O     GVDD    —

D1_MCK1                  Clock Complements                                    V5       O     GVDD    —

D1_MCK2                  Clock Complements                                    V9       O     GVDD    —

D1_MCK3                  Clock Complements                                    W8       O     GVDD    —

D1_MODT0                 On Die Termination                                   AD10     O     GVDD    —

D1_MODT1                 On Die Termination                                   AG10     O     GVDD    —

D1_MODT2                 On Die Termination                                   AD8      O     GVDD    —

D1_MODT3                 On Die Termination                                   AF10     O     GVDD    —

D1_MDIC0                 Driver Impedance Calibration                         T6       I/O   GVDD    16

D1_MDIC1                 Driver Impedance Calibration                         AA5      I/O   GVDD    16

                         DDR SDRAM Memory interface 2

D2_MDQ00                 Data                                                 C13      I/O   GVDD    —

D2_MDQ01                 Data                                                 A12      I/O   GVDD    —

D2_MDQ02                 Data                                                 B9       I/O   GVDD    —

D2_MDQ03                 Data                                                 A8       I/O   GVDD    —

D2_MDQ04                 Data                                                 A13      I/O   GVDD    —

D2_MDQ05                 Data                                                 B13      I/O   GVDD    —

D2_MDQ06                 Data                                                 B10      I/O   GVDD    —

D2_MDQ07                 Data                                                 A9       I/O   GVDD    —

D2_MDQ08                 Data                                                 A7       I/O   GVDD    —

D2_MDQ09                 Data                                                 D6       I/O   GVDD    —

D2_MDQ10                 Data                                                 A4       I/O   GVDD    —

D2_MDQ11                 Data                                                 B4       I/O   GVDD    —

D2_MDQ12                 Data                                                 C7       I/O   GVDD    —

D2_MDQ13                 Data                                                 B7       I/O   GVDD    —

D2_MDQ14                 Data                                                 C5       I/O   GVDD    —

D2_MDQ15                 Data                                                 D5       I/O   GVDD    —

D2_MDQ16                 Data                                                 B1       I/O   GVDD    —

D2_MDQ17                 Data                                                 B3       I/O   GVDD    —

D2_MDQ18                 Data                                                 D3       I/O   GVDD    —

D2_MDQ19                 Data                                                 E1       I/O   GVDD    —

D2_MDQ20                 Data                                                 A3       I/O   GVDD    —

                         P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale Semiconductor                                                                                  13
Pin assignments  and reset states

                                   Table  1.  Pins  listed by bus (continued)

                 Signal                             Signal description                  Package  Pin   Power   Notes

                                                                               pin number        type  supply

D2_MDQ21                                      Data                                      A2       I/O   GVDD    —

D2_MDQ22                                      Data                                      D1       I/O   GVDD    —

D2_MDQ23                                      Data                                      D2       I/O   GVDD    —

D2_MDQ24                                      Data                                      F4       I/O   GVDD    —

D2_MDQ25                                      Data                                      F5       I/O   GVDD    —

D2_MDQ26                                      Data                                      H4       I/O   GVDD    —

D2_MDQ27                                      Data                                      H6       I/O   GVDD    —

D2_MDQ28                                      Data                                      E4       I/O   GVDD    —

D2_MDQ29                                      Data                                      E3       I/O   GVDD    —

D2_MDQ30                                      Data                                      H3       I/O   GVDD    —

D2_MDQ31                                      Data                                      H1       I/O   GVDD    —

D2_MDQ32                                      Data                                      AG4      I/O   GVDD    —

D2_MDQ33                                      Data                                      AG2      I/O   GVDD    —

D2_MDQ34                                      Data                                      AJ3      I/O   GVDD    —

D2_MDQ35                                      Data                                      AJ1      I/O   GVDD    —

D2_MDQ36                                      Data                                      AF4      I/O   GVDD    —

D2_MDQ37                                      Data                                      AF3      I/O   GVDD    —

D2_MDQ38                                      Data                                      AH1      I/O   GVDD    —

D2_MDQ39                                      Data                                      AJ4      I/O   GVDD    —

D2_MDQ40                                      Data                                      AL6      I/O   GVDD    —

D2_MDQ41                                      Data                                      AL5      I/O   GVDD    —

D2_MDQ42                                      Data                                      AN4      I/O   GVDD    —

D2_MDQ43                                      Data                                      AN5      I/O   GVDD    —

D2_MDQ44                                      Data                                      AK5      I/O   GVDD    —

D2_MDQ45                                      Data                                      AK4      I/O   GVDD    —

D2_MDQ46                                      Data                                      AM6      I/O   GVDD    —

D2_MDQ47                                      Data                                      AM7      I/O   GVDD    —

D2_MDQ48                                      Data                                      AN1      I/O   GVDD    —

D2_MDQ49                                      Data                                      AP3      I/O   GVDD    —

D2_MDQ50                                      Data                                      AT1      I/O   GVDD    —

D2_MDQ51                                      Data                                      AT2      I/O   GVDD    —

D2_MDQ52                                      Data                                      AM1      I/O   GVDD    —

D2_MDQ53                                      Data                                      AN2      I/O   GVDD    —

D2_MDQ54                                      Data                                      AR3      I/O   GVDD    —

                                   P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

14                                                                                               Freescale Semiconductor
                                                                              Pin assignments and reset states

                         Table  1.  Pins listed by bus (continued)

              Signal                      Signal description                  Package  Pin   Power   Notes

                                                                    pin number         type  supply

D2_MDQ55                            Data                                      AT3      I/O   GVDD    —

D2_MDQ56                            Data                                      AP5      I/O   GVDD    —

D2_MDQ57                            Data                                      AT5      I/O   GVDD    —

D2_MDQ58                            Data                                      AP8      I/O   GVDD    —

D2_MDQ59                            Data                                      AT8      I/O   GVDD    —

D2_MDQ60                            Data                                      AR4      I/O   GVDD    —

D2_MDQ61                            Data                                      AT4      I/O   GVDD    —

D2_MDQ62                            Data                                      AR7      I/O   GVDD    —

D2_MDQ63                            Data                                      AT7      I/O   GVDD    —

D2_MECC0                            Error Correcting Code                     J1       I/O   GVDD    —

D2_MECC1                            Error Correcting Code                     K3       I/O   GVDD    —

D2_MECC2                            Error Correcting Code                     M5       I/O   GVDD    —

D2_MECC3                            Error Correcting Code                     N5       I/O   GVDD    —

D2_MECC4                            Error Correcting Code                     J4       I/O   GVDD    —

D2_MECC5                            Error Correcting Code                     J2       I/O   GVDD    —

D2_MECC6                            Error Correcting Code                     L3       I/O   GVDD    —

D2_MECC7                            Error Correcting Code                     L4       I/O   GVDD    —

D2_MAPAR_ERR                        Address Parity Error                      N2       I     GVDD    —

D2_MAPAR_OUT                        Address Parity Out                        Y1       O     GVDD    —

D2_MDM0                             Data Mask                                 B12      O     GVDD    —

D2_MDM1                             Data Mask                                 B6       O     GVDD    —

D2_MDM2                             Data Mask                                 C4       O     GVDD    —

D2_MDM3                             Data Mask                                 G3       O     GVDD    —

D2_MDM4                             Data Mask                                 AG1      O     GVDD    —

D2_MDM5                             Data Mask                                 AL3      O     GVDD    —

D2_MDM6                             Data Mask                                 AP2      O     GVDD    —

D2_MDM7                             Data Mask                                 AP6      O     GVDD    —

D2_MDM8                             Data Mask                                 K2       O     GVDD    —

D2_MDQS0                            Data Strobe                               A10      I/O   GVDD    —

D2_MDQS1                            Data Strobe                               A5       I/O   GVDD    —

D2_MDQS2                            Data Strobe                               C2       I/O   GVDD    —

D2_MDQS3                            Data Strobe                               G6       I/O   GVDD    —

D2_MDQS4                            Data Strobe                               AH2      I/O   GVDD    —

D2_MDQS5                            Data Strobe                               AM4      I/O   GVDD    —

                         P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale Semiconductor                                                                                 15
Pin assignments  and reset states

                                   Table  1.  Pins listed by bus (continued)

                 Signal                       Signal description                        Package  Pin   Power   Notes

                                                                              pin number         type  supply

D2_MDQS6                                      Data Strobe                               AR1      I/O   GVDD    —

D2_MDQS7                                      Data Strobe                               AR6      I/O   GVDD    —

D2_MDQS8                                      Data Strobe                               L1       I/O   GVDD    —

D2_MDQS0                                      Data Strobe                               A11      I/O   GVDD    —

D2_MDQS1                                      Data Strobe                               A6       I/O   GVDD    —

D2_MDQS2                                      Data Strobe                               C1       I/O   GVDD    —

D2_MDQS3                                      Data Strobe                               G5       I/O   GVDD    —

D2_MDQS4                                      Data Strobe                               AH3      I/O   GVDD    —

D2_MDQS5                                      Data Strobe                               AM3      I/O   GVDD    —

D2_MDQS6                                      Data Strobe                               AP1      I/O   GVDD    —

D2_MDQS7                                      Data Strobe                               AT6      I/O   GVDD    —

D2_MDQS8                                      Data Strobe                               K1       I/O   GVDD    —

D2_MBA0                                       Bank Select                               AA3      O     GVDD    —

D2_MBA1                                       Bank Select                               AA1      O     GVDD    —

D2_MBA2                                       Bank Select                               M1       O     GVDD    —

D2_MA00                                       Address                                   Y4       O     GVDD    —

D2_MA01                                       Address                                   U1       O     GVDD    —

D2_MA02                                       Address                                   U4       O     GVDD    —

D2_MA03                                       Address                                   T1       O     GVDD    —

D2_MA04                                       Address                                   T2       O     GVDD    —

D2_MA05                                       Address                                   T3       O     GVDD    —

D2_MA06                                       Address                                   R1       O     GVDD    —

D2_MA07                                       Address                                   R4       O     GVDD    —

D2_MA08                                       Address                                   R2       O     GVDD    —

D2_MA09                                       Address                                   P1       O     GVDD    —

D2_MA10                                       Address                                   AA2      O     GVDD    —

D2_MA11                                       Address                                   P3       O     GVDD    —

D2_MA12                                       Address                                   N1       O     GVDD    —

D2_MA13                                       Address                                   AC4      O     GVDD    —

D2_MA14                                       Address                                   N3       O     GVDD    —

D2_MA15                                       Address                                   M2       O     GVDD    —

D2_MWE                                        Write Enable                              AB2      O     GVDD    —

D2_MRAS                                       Row Address Strobe                        AB1      O     GVDD    —

D2_MCAS                                       Column Address Strobe                     AC3      O     GVDD    —

                                   P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

16                                                                                               Freescale Semiconductor
                                                                              Pin assignments and reset states

                         Table 1. Pins listed by bus (continued)

          Signal                Signal description                            Package  Pin   Power   Notes

                                                                  pin number           type  supply

D2_MCS0                  Chip Select                                          AC1      O     GVDD    —

D2_MCS1                  Chip Select                                          AE1      O     GVDD    —

D2_MCS2                  Chip Select                                          AB3      O     GVDD    —

D2_MCS3                  Chip Select                                          AE2      O     GVDD    —

D2_MCKE0                 Clock Enable                                         R5       O     GVDD    —

D2_MCKE1                 Clock Enable                                         T5       O     GVDD    —

D2_MCKE2                 Clock Enable                                         P4       O     GVDD    —

D2_MCKE3                 Clock Enable                                         M4       O     GVDD    —

D2_MCK0                  Clock                                                W3       O     GVDD    —

D2_MCK1                  Clock                                                V3       O     GVDD    —

D2_MCK2                  Clock                                                V1       O     GVDD    —

D2_MCK3                  Clock                                                W2       O     GVDD    —

D2_MCK0                  Clock Complements                                    W4       O     GVDD    —

D2_MCK1                  Clock Complements                                    V4       O     GVDD    —

D2_MCK2                  Clock Complements                                    V2       O     GVDD    —

D2_MCK3                  Clock Complements                                    W1       O     GVDD    —

D2_MODT0                 On Die Termination                                   AD2      O     GVDD    —

D2_MODT1                 On Die Termination                                   AF1      O     GVDD    —

D2_MODT2                 On Die Termination                                   AD1      O     GVDD    —

D2_MODT3                 On Die Termination                                   AE3      O     GVDD    —

D2_MDIC0                 Driver Impedance Calibration                         AA4      I/O   GVDD    16

D2_MDIC1                 Driver Impedance Calibration                         Y6       I/O   GVDD    16

                         Local bus controller interface

LAD00                    Muxed  Data/Address                                  K26      I/O   BVDD    3

LAD01                    Muxed  Data/Address                                  L26      I/O   BVDD    3

LAD02                    Muxed  Data/Address                                  J26      I/O   BVDD    3

LAD03                    Muxed  Data/Address                                  H25      I/O   BVDD    3

LAD04                    Muxed  Data/Address                                  F25      I/O   BVDD    3

LAD05                    Muxed  Data/Address                                  H24      I/O   BVDD    3

LAD06                    Muxed  Data/Address                                  G24      I/O   BVDD    3

LAD07                    Muxed  Data/Address                                  G23      I/O   BVDD    3

LAD08                    Muxed  Data/Address                                  E23      I/O   BVDD    3

LAD09                    Muxed  Data/Address                                  D23      I/O   BVDD    3

LAD10                    Muxed  Data/Address                                  J22      I/O   BVDD    3

                         P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale Semiconductor                                                                                  17
Pin assignments  and reset states

                                   Table  1.  Pins listed by bus (continued)

                 Signal                       Signal description                        Package  Pin   Power   Notes

                                                                              pin number         type  supply

LAD11                                         Muxed Data/Address                        G22      I/O   BVDD    3

LAD12                                         Muxed Data/Address                        F19      I/O   BVDD    3

LAD13                                         Muxed Data/Address                        J18      I/O   BVDD    3

LAD14                                         Muxed Data/Address                        K18      I/O   BVDD    3

LAD15                                         Muxed Data/Address                        J17      I/O   BVDD    3

LAD16                                         Muxed Data/Address                        J25      I/O   BVDD    3

LAD17                                         Muxed Data/Address                        G25      I/O   BVDD    3

LAD18                                         Muxed Data/Address                        H23      I/O   BVDD    3,35

LAD19                                         Muxed Data/Address                        F22      I/O   BVDD    3,35

LAD20                                         Muxed Data/Address                        H22      I/O   BVDD    3,35

LAD21                                         Muxed Data/Address                        E21      I/O   BVDD    3,35

LAD22                                         Muxed Data/Address                        F21      I/O   BVDD    3,35

LAD23                                         Muxed Data/Address                        H21      I/O   BVDD    3

LAD24                                         Muxed Data/Address                        K21      I/O   BVDD    3

LAD25                                         Muxed Data/Address                        G20      I/O   BVDD    3,35

LAD26                                         Muxed Data/Address                        J20      I/O   BVDD    32

LAD27                                         Muxed Data/Address                        D26      I/O   BVDD    —

LAD28                                         Muxed Data/Address                        E18      I/O   BVDD    —

LAD29                                         Muxed Data/Address                        F18      I/O   BVDD    —

LAD30                                         Muxed Data/Address                        J15      I/O   BVDD    —

LAD31                                         Muxed Data/Address                        F17      I/O   BVDD    —

LDP0                                          Data Parity                               J24      I/O   BVDD    —

LDP1                                          Data Parity                               K23      I/O   BVDD    —

LDP2                                          Data Parity                               H17      I/O   BVDD    —

LDP3                                          Data Parity                               H16      I/O   BVDD    —

LA27                                          Address                                   K20      O     BVDD    —

LA28                                          Address                                   G19      O     BVDD    35

LA29                                          Address                                   H19      O     BVDD    35

LA30                                          Address                                   J19      O     BVDD    35

LA31                                          Address                                   G18      O     BVDD    35

LCS0                                          Chip Selects                              D19      O     BVDD    5

LCS1                                          Chip Selects                              D20      O     BVDD    5

LCS2                                          Chip Selects                              E20      O     BVDD    5

LCS3                                          Chip Selects                              D21      O     BVDD    5

                                   P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

18                                                                                               Freescale Semiconductor
                                                                               Pin assignments and reset states

                               Table  1.  Pins listed by bus (continued)

                Signal                          Signal description             Package  Pin   Power     Notes

                                                                          pin number    type  supply

LCS4                                      Chip Selects                         D22      O     BVDD      5

LCS5                                      Chip Selects                         B23      O     BVDD      5

LCS6                                      Chip Selects                         F24      O     BVDD      5

LCS7                                      Chip Selects                         G26      O     BVDD      5

LWE0                                      Write Enable                         D24      O     BVDD      —

LWE1                                      Write Enable                         A24      O     BVDD      —

LWE2                                      Write Enable                         J16      O     BVDD      —

LWE3                                      Write Enable                         K15      O     BVDD      —

LBCTL                                     Buffer Control                       C22      O     BVDD      —

LALE                                      Address Latch Enable                 A23      I/O   BVDD      —

LGPL0/LFCLE                               UPM General Purpose Line 0/          B25      O     BVDD      3, 4

                                          LFCLE—FCM

LGPL1/LFALE                               UPM General Purpose Line 1/          E25      O     BVDD      3, 4

                                          LFALE—FCM

LGPL2/LOE/LFRE                            UPM General Purpose Line 2/          D25      O     BVDD      3, 4

                                          LOE_B—Output Enable

LGPL3/LFWP                                UPM General Purpose LIne 3/          H26      O     BVDD      3, 4

                                          LFWP_B—FCM

LGPL4/LGTA/LUPWAIT/LPBSE                  UPM General Purpose Line 4/          C25      I/O   BVDD      39

                                          LGTA_B—FCM

LGPL5                                     UPM General Purpose Line 5 /         E26      O     BVDD      3, 4

                                          Amux

LCLK0                                     Local Bus Clock                      C24      O     BVDD      —

LCLK1                                     Local Bus Clock                      C23      O     BVDD      —

                                                DMA

DMA1_DREQ0/GPIO18                         DMA1 Channel 0 Request               AP21     I     OVDD      26

DMA1_DACK0/GPIO19                         DMA1 Channel 0 Acknowledge           AL19     O     OVDD      26

DMA1_DDONE0                               DMA1 Channel 0 Done                  AN21     O     OVDD      27

DMA2_DREQ0/GPIO20/ALT_MDVAL               DMA2 Channel 0 Request               AJ20     I     OVDD      26

DMA2_DACK0/EVT7/ALT_MDSRCID0              DMA2 Channel 0 Acknowledge           AG19     O     OVDD      26

DMA2_DDONE0/EVT8/ALT_MDSRCID1             DMA2 Channel 0 Done                  AP20     O     OVDD      26

                                                USB Port 1

USB1_UDP                                  USB1 PHY Data Plus                   AT27     I/O   USB_VDD_  —

                                                                                              3P3

USB1_UDM                                  USB1 PHY Data Minus                  AT26     I/O   USB_VDD_  —

                                                                                              3P3

USB1_VBUS_CLMP                            USB1 PHY VBUS Divided Signal         AK25     I     USB_VDD_  38

                                                                                              3P3

                          P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale Semiconductor                                                                                       19
Pin assignments and reset  states

                                   Table 1. Pins listed by bus (continued)

                Signal             Signal description                           Package  Pin   Power     Notes

                                                                            pin number   type  supply

USB1_UID                           USB1 PHY ID Detect                           AK24     I     USB1_VDD  —

                                                                                               _1P8

                                                                                               _DECAP

USB1_DRVVBUS/GPIO04                USB1 5V Supply Enable                        AH21     O     OVDD      26,38

USB1_PWRFAULT/GPIO05               USB1 Power Fault                             AJ21     I     OVDD      26,38

USB_CLKIN                          USB PHY Clock Input                          AM24     I     OVDD      —

                                   USB Port 2

USB2_UDP                           USB2 PHY Data Plus                           AP27     I/O   USB_VDD_  —

                                                                                               3P3

USB2_UDM                           USB2 PHY Data Minus                          AP26     I/O   USB_VDD_  —

                                                                                               3P3

USB2_VBUS_CLMP                     USB2 PHY VBUS Divided Signal                 AK26     I     USB_VDD_  38

                                                                                               3P3

USB2_UID                           USB2 PHY ID Detect                           AK27     I     USB2_VDD  —

                                                                                               _1P8

                                                                                               _DECAP

USB2_DRVVBUS/GPIO06                USB2 5V Supply Enable                        AK21     O     OVDD      26,38

USB2_PWRFAULT/GPIO07               USB2 Power Fault                             AG20     O     OVDD      26,38

                                   Programmable Interrupt controller

IRQ00                              External Interrupts                          AJ16     I     OVDD      —

IRQ01                              External Interrupts                          AH16     I     OVDD      —

IRQ02                              External Interrupts                          AK12     I     OVDD      —

IRQ03/GPIO21                       External Interrupts                          AJ15     I     OVDD      26

IRQ04/GPIO22                       External Interrupts                          AH17     I     OVDD      26

IRQ05/GPIO23                       External Interrupts                          AJ13     I     OVDD      26

IRQ06/GPIO24                       External Interrupts                          AG17     I     OVDD      26

IRQ07/GPIO25                       External Interrupts                          AM13     I     OVDD      26

IRQ08/GPIO26                       External Interrupts                          AG13     I     OVDD      26

IRQ09/GPIO27                       External Interrupts                          AK11     I     OVDD      26

IRQ10/GPIO28                       External Interrupts                          AH14     I     OVDD      26

IRQ11/GPIO29                       External Interrupts                          AL12     I     OVDD      26

IRQ_OUT/EVT9                       Interrupt Output                             AK14     O     OVDD      1, 2, 26

                                   Trust

TMP_DETECT                         Tamper Detect                                AN19     I     OVDD      27

LP_TMP_DETECT                      Low Power Tamper Detect                      AE28     I     VDD_LP    —

                                   eSDHC

SDHC_CMD                           Command/Response                             AG23     I/O   CVDD      —

                           P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

20                                                                                       Freescale Semiconductor
                                                                               Pin assignments and reset states

                              Table 1. Pins listed by bus (continued)

                  Signal                   Signal description                  Package  Pin   Power   Notes

                                                                       pin number       type  supply

SDHC_DAT0                            Data                                      AP24     I/O   CVDD    —

SDHC_DAT1                            Data                                      AT24     I/O   CVDD    —

SDHC_DAT2                            Data                                      AM23     I/O   CVDD    —

SDHC_DAT3                            Data                                      AG22     I/O   CVDD    —

SDHC_DAT4/SPI_CS0                    Data                                      AN29     I/O   CVDD    26, 31

SDHC_DAT5/SPI_CS1                    Data                                      AJ28     I/O   CVDD    26, 31

SDHC_DAT6/SPI_CS2                    Data                                      AR29     I/O   CVDD    26, 31

SDHC_DAT7/SPI_CS3                    Data                                      AM29     I/O   CVDD    26, 31

SDHC_CLK                             Host to Card Clock                        AL23     O     CVDD    —

SDHC_CD/IIC3_SCL/GPIO16              Card Detection                            AK13     I     OVDD    26,27,31

SDHC_WP/IIC3_SDA/GPIO17              Card Write Protection                     AM14     I     OVDD    26,27,31

                                               eSPI

SPI_MOSI                             Master Out Slave In                       AT29     I/O   CVDD    —

SPI_MISO                             Master In Slave Out                       AH28     I     CVDD    —

SPI_CLK                              eSPI clock                                AK29     O     CVDD    —

SPI_CS0/SDHC_DAT4                    eSPI chip select                          AN29     O     CVDD    26

SPI_CS1/SDHC_DAT5                    eSPI chip select                          AJ28     O     CVDD    26

SPI_CS2/SDHC_DAT6                    eSPI chip select                          AR29     O     CVDD    26

SPI_CS3/SDHC_DAT7                    eSPI chip select                          AM29     O     CVDD    26

                                           IEEE 1588

TSEC_1588_CLK_IN                     Clock In                                  AL35     I     LVDD    —

TSEC_1588_TRIG_IN1                   Trigger In 1                              AL36     I     LVDD    —

TSEC_1588_TRIG_IN2/EC1_RX_ER         Trigger In 2                              AK36     I     LVDD    —

TSEC_1588_ALARM_OUT1                 Alarm Out 1                               AJ36     O     LVDD    —

TSEC_1588_ALARM_OUT2/EC1_COL/GPIO30  Alarm Out 2                               AK35     O     LVDD    26

TSEC_1588_CLK_OUT                    Clock Out                                 AM30     O     LVDD    —

TSEC_1588_PULSE_OUT1                 Pulse Out1                                AL30     O     LVDD    —

TSEC_1588_PULSE_OUT2/EC1_CRS/GPIO31  Pulse Out2                                AJ34     O     LVDD    26

                              Ethernet Management interface 1

EMI1_MDC                             Management Data Clock                     AJ33     O     LVDD    —

EMI1_MDIO                            Management Data In/Out                    AL32     I/O   LVDD    —

                              Ethernet Management interface 2

EMI2_MDC                             Management Data Clock                     AK30     O     1.2 V   2, 18, 22

                          P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale Semiconductor                                                                                   21
Pin assignments and reset states

                                  Table 1. Pins listed by bus (continued)

                 Signal              Signal description                                Package  Pin   Power   Notes

                                                                           pin number           type  supply

EMI2_MDIO                            Management Data In/Out                            AJ30     I/O   1.2 V   2, 18, 22

                                     Ethernet Reference Clock

EC1_GTX_CLK125/                      Reference Clock (RGMII)                           AK34     I     LVDD    27

EC1_TX_CLK                           Transmit Clock (MII)

EC2_GTX_CLK125/                      Reference Clock (RGMII)                           AL33     I     LVDD    27

EC2_TX_CLK                           Transmit Clock (MII)

                                     Ethernet External Timestamping

EC_XTRNL_TX_STMP1                    External Timestamp Transmit 1                     AM31     I     LVDD    —

EC_XTRNL_RX_STMP1                    External Timestamp Receive 1                      AK32     I     LVDD    —

EC_XTRNL_TX_STMP2/EC2_COL            External Timestamp Transmit 2                     AJ31     I     LVDD    —

EC_XTRNL_RX_STMP2/EC2_CRS            External Timestamp Receive 2                      AK31     I     LVDD    —

                                  Three-Speed Ethernet controller 1

EC1_TXD3                             Transmit Data                                     AP36     O     LVDD    35

EC1_TXD2                             Transmit Data                                     AT34     O     LVDD    35

EC1_TXD1                             Transmit Data                                     AR34     O     LVDD    35

EC1_TXD0                             Transmit Data                                     AT35     O     LVDD    35

EC1_TX_EN                            Transmit Enable                                   AR36     O     LVDD    15

EC1_GTX_CLK/                         Transmit Clock Out (RGMII)                        AP35     O     LVDD    26

EC1_TX_ER                            Transmit Error (MII)

EC1_RXD3                             Receive Data                                      AM33     I     LVDD    27

EC1_RXD2                             Receive Data                                      AN34     I     LVDD    27

EC1_RXD1                             Receive Data                                      AN35     I     LVDD    27

EC1_RXD0                             Receive Data                                      AN36     I     LVDD    27

EC1_RX_DV                            Receive Data Valid                                AM34     I     LVDD    27

EC1_RX_CLK                           Receive Clock                                     AM36     I     LVDD    27

EC1_RX_ER/TSEC_1588_TRIG_IN2         Receive Error (MII)                               AK36     I     LVDD    —

EC1_COL/GPIO30/TSEC_1588_ALARM_OUT2  Collision Detect (MII)                            AK35     O     LVDD    26

EC1_CRS/GPIO31/TSEC_1588_PULSE_OUT2  Carrier Sense (MII)                               AJ34     O     LVDD    26

                                  Three-Speed Ethernet controller 2

EC2_TXD3                             Transmit Data                                     AT31     O     LVDD    35

EC2_TXD2                             Transmit Data                                     AP30     O     LVDD    35

EC2_TXD1                             Transmit Data                                     AR30     O     LVDD    35

EC2_TXD0                             Transmit Data                                     AT30     O     LVDD    35

EC2_TX_EN                            Transmit Enable                                   AR31     O     LVDD    15

                                  P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

22                                                                                              Freescale Semiconductor
                                                                                 Pin assignments and reset states

                             Table   1. Pins listed by bus (continued)

                  Signal             Signal description                          Package  Pin   Power   Notes

                                                                           pin number     type  supply

EC2_GTX_CLK/                         Transmit Clock Out (RGMII)                  AN31     O     LVDD    26

EC2_TX_ER                            Transmit Error (MII)

EC2_RXD3                             Receive Data                                AP33     I     LVDD    27

EC2_RXD2                             Receive Data                                AN32     I     LVDD    27

EC2_RXD1                             Receive Data                                AP32     I     LVDD    26, 27

EC2_RXD0                             Receive Data                                AT32     I     LVDD    26, 27

EC2_RX_DV                            Receive Data Valid                          AR33     I     LVDD    27

EC2_RX_CLK                           Receive Clock                               AT33     I     LVDD    27

EC2_RX_ER                            Receive Error (MII)                         AH29     I     LVDD    —

EC2_COL/EC_XTRNL_TX_STMP2            Collision Detect (MII)                      AJ31     O     LVDD    26

EC2_CRS/EC_XTRNL_RX_STMP2            Carrier Sense (MII)                         AK31     O     LVDD    26

                                     UART

UART1_SOUT/GPIO8                     Transmit Data                               AL22     O     OVDD    26

UART2_SOUT/GPIO9                     Transmit Data                               AJ22     O     OVDD    26

UART1_SIN/GPIO10                     Receive Data                                AR23     I     OVDD    26

UART2_SIN/GPIO11                     Receive Data                                AN23     I     OVDD    26

UART1_RTS/UART3_SOUT/GPIO12          Ready to Send                               AM22     O     OVDD    26

UART2_RTS/UART4_SOUT/GPIO13          Ready to Send                               AK23     O     OVDD    26

UART1_CTS/UART3_SIN/GPIO14           Clear to Send                               AP22     I     OVDD    26

UART2_CTS/UART4_SIN/GPIO15           Clear to Send                               AH23     I     OVDD    26

                                     I2C interface

IIC1_SCL                             Serial Clock                                AH15     I/O   OVDD    2, 14

IIC1_SDA                             Serial Data                                 AN14     I/O   OVDD    2, 14

IIC2_SCL                             Serial Clock                                AM15     I/O   OVDD    2, 14

IIC2_SDA                             Serial Data                                 AL14     I/O   OVDD    2, 14

IIC3_SCL/SDHC_CD/GPIO16              Serial Clock                                AK13     I/O   OVDD    2, 14, 27

IIC3_SDA/SDHC_WP/GPIO17              Serial Data                                 AM14     I/O   OVDD    2, 14, 27

IIC4_SCL/EVT5                        Serial Clock                                AG14     I/O   OVDD    2, 14

IIC4_SDA/EVT6                        Serial Data                                 AL15     I/O   OVDD    2, 14

                             SerDes  (x20) PCIe, Aurora, 10GE, 1GE,  SATA

SD_TX19                              Transmit Data (positive)                    AG25     O     XVDD    —

SD_TX18                              Transmit Data (positive)                    AB28     O     XVDD    —

SD_TX17                              Transmit Data (positive)                    AG31     O     XVDD    —

SD_TX16                              Transmit Data (positive)                    AE31     O     XVDD    —

                            P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale Semiconductor                                                                                     23
Pin assignments  and reset states

                                   Table  1.  Pins listed by bus (continued)

                 Signal                       Signal description                        Package  Pin   Power   Notes

                                                                              pin number         type  supply

SD_TX15                                       Transmit  Data  (positive)                AB33     O     XVDD    —

SD_TX14                                       Transmit  Data  (positive)                AA31     O     XVDD    —

SD_TX13                                       Transmit  Data  (positive)                Y29      O     XVDD    —

SD_TX12                                       Transmit  Data  (positive)                W31      O     XVDD    —

SD_TX11                                       Transmit  Data  (positive)                T30      O     XVDD    —

SD_TX10                                       Transmit  Data  (positive)                P31      O     XVDD    —

SD_TX09                                       Transmit  Data  (positive)                N33      O     XVDD    —

SD_TX08                                       Transmit  Data  (positive)                M31      O     XVDD    —

SD_TX07                                       Transmit  Data  (positive)                K31      O     XVDD    —

SD_TX06                                       Transmit  Data  (positive)                J33      O     XVDD    —

SD_TX05                                       Transmit  Data  (positive)                G33      O     XVDD    —

SD_TX04                                       Transmit  Data  (positive)                D34      O     XVDD    —

SD_TX03                                       Transmit  Data  (positive)                F31      O     XVDD    —

SD_TX02                                       Transmit  Data  (positive)                H30      O     XVDD    —

SD_TX01                                       Transmit  Data  (positive)                F29      O     XVDD    —

SD_TX00                                       Transmit  Data  (positive)                H28      O     XVDD    —

SD_TX19                                       Transmit  Data  (negative)                AG26     O     XVDD    —

SD_TX18                                       Transmit  Data  (negative)                AB29     O     XVDD    —

SD_TX17                                       Transmit  Data  (negative)                AG32     O     XVDD    —

SD_TX16                                       Transmit  Data  (negative)                AE32     O     XVDD    —

SD_TX15                                       Transmit  Data  (negative)                AB34     O     XVDD    —

SD_TX14                                       Transmit  Data  (negative)                AA32     O     XVDD    —

SD_TX13                                       Transmit  Data  (negative)                Y30      O     XVDD    —

SD_TX12                                       Transmit  Data  (negative)                W32      O     XVDD    —

SD_TX11                                       Transmit  Data  (negative)                T31      O     XVDD    —

SD_TX10                                       Transmit  Data  (negative)                P32      O     XVDD    —

SD_TX09                                       Transmit  Data  (negative)                N34      O     XVDD    —

SD_TX08                                       Transmit  Data  (negative)                M32      O     XVDD    —

SD_TX07                                       Transmit  Data  (negative)                K32      O     XVDD    —

SD_TX06                                       Transmit  Data  (negative)                J34      O     XVDD    —

SD_TX05                                       Transmit  Data  (negative)                F33      O     XVDD    —

SD_TX04                                       Transmit  Data  (negative)                E34      O     XVDD    —

SD_TX03                                       Transmit  Data  (negative)                E31      O     XVDD    —

SD_TX02                                       Transmit  Data  (negative)                G30      O     XVDD    —

                                   P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

24                                                                                               Freescale Semiconductor
                                                                              Pin assignments and reset states

                         Table  1.  Pins listed by bus (continued)

         Signal                     Signal description                        Package  Pin   Power   Notes

                                                                    pin number         type  supply

SD_TX01                             Transmit Data (negative)                  E29      O     XVDD    —

SD_TX00                             Transmit Data (negative)                  G28      O     XVDD    —

SD_RX19                             Receive Data (positive)                   AF27     I     XVDD    —

SD_RX18                             Receive Data (positive)                   AD29     I     XVDD    —

SD_RX17                             Receive Data (positive)                   AG36     I     XVDD    —

SD_RX16                             Receive Data (positive)                   AF34     I     XVDD    —

SD_RX15                             Receive Data (positive)                   AC36     I     XVDD    —

SD_RX14                             Receive Data (positive)                   AA36     I     XVDD    —

SD_RX13                             Receive Data (positive)                   Y34      I     XVDD    —

SD_RX12                             Receive Data (positive)                   W36      I     XVDD    —

SD_RX11                             Receive Data (positive)                   T34      I     XVDD    —

SD_RX10                             Receive Data (positive)                   P36      I     XVDD    —

SD_RX09                             Receive Data (positive)                   M36      I     XVDD    —

SD_RX08                             Receive Data (positive)                   L34      I     XVDD    —

SD_RX07                             Receive Data (positive)                   K36      I     XVDD    —

SD_RX06                             Receive Data (positive)                   H36      I     XVDD    —

SD_RX05                             Receive Data (positive)                   F36      I     XVDD    —

SD_RX04                             Receive Data (positive)                   D36      I     XVDD    —

SD_RX03                             Receive Data (positive)                   A31      I     XVDD    —

SD_RX02                             Receive Data (positive)                   C30      I     XVDD    —

SD_RX01                             Receive Data (positive)                   A29      I     XVDD    —

SD_RX00                             Receive Data (positive)                   C28      I     XVDD    —

SD_RX19                             Receive Data (negative)                   AF28     I     XVDD    —

SD_RX18                             Receive Data (negative)                   AE29     I     XVDD    —

SD_RX17                             Receive Data (negative)                   AG35     I     XVDD    —

SD_RX16                             Receive Data (negative)                   AF33     I     XVDD    —

SD_RX15                             Receive Data (negative)                   AC35     I     XVDD    —

SD_RX14                             Receive Data (negative)                   AA35     I     XVDD    —

SD_RX13                             Receive Data (negative)                   Y33      I     XVDD    —

SD_RX12                             Receive Data (negative)                   W35      I     XVDD    —

SD_RX11                             Receive Data (negative)                   T33      I     XVDD    —

SD_RX10                             Receive Data (negative)                   P35      I     XVDD    —

SD_RX09                             Receive Data (negative)                   M35      I     XVDD    —

SD_RX08                             Receive Data (negative)                   L33      I     XVDD    —

                         P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale Semiconductor                                                                                 25
Pin assignments and reset states

                                  Table 1. Pins listed by bus (continued)

                  Signal                 Signal description                            Package  Pin   Power   Notes

                                                                           pin number           type  supply

SD_RX07                           Receive Data (negative)                              K35      I     XVDD    —

SD_RX06                           Receive Data (negative)                              H35      I     XVDD    —

SD_RX05                           Receive Data (negative)                              F35      I     XVDD    —

SD_RX04                           Receive Data (negative)                              C36      I     XVDD    —

SD_RX03                           Receive Data (negative)                              B31      I     XVDD    —

SD_RX02                           Receive Data (negative)                              D30      I     XVDD    —

SD_RX01                           Receive Data (negative)                              B29      I     XVDD    —

SD_RX00                           Receive Data (negative)                              D28      I     XVDD    —

SD_REF_CLK1                       SerDes Bank 1 PLL Reference                          A35      I     XVDD    —

                                  Clock

SD_REF_CLK1                       SerDes Bank 1 PLL Reference                          B35      I     XVDD    —

                                  Clock Complement

SD_REF_CLK2                       SerDes Bank 2 PLL Reference                          V34      I     XVDD    —

                                  Clock

SD_REF_CLK2                       SerDes Bank 2 PLL Reference                          V33      I     XVDD    —

                                  Clock Complement

SD_REF_CLK3                       SerDes Bank 3 PLL Reference                          AC32     I     XVDD    —

                                  Clock

SD_REF_CLK3                       SerDes Bank 3 PLL Reference                          AC31     I     XVDD    —

                                  Clock Complement

SD_REF_CLK4                       SerDes Bank 4 PLL Reference                          U28      I     XVDD    —

                                  Clock

SD_REF_CLK4                       SerDes Bank 4 PLL Reference                          V28      I     XVDD    —

                                  Clock Complement

                                  General-Purpose Input/Output

GPIO00                            General Purpose Input / Output                       AL21     I/O   OVDD    —

GPIO01                            General Purpose Input / Output                       AK22     I/O   OVDD    —

GPIO02                            General Purpose Input / Output                       AM20     I/O   OVDD    —

GPIO03                            General Purpose Input / Output                       AN20     I/O   OVDD    —

GPIO04/USB1_DRVVBUS               General Purpose Input / Output                       AH21     I/O   OVDD    —

GPIO05/USB1_PWRFAULT              General Purpose Input / Output                       AJ21     I/O   OVDD    —

GPIO06/USB2_DRVVBUS               General Purpose Input / Output                       AK21     I/O   OVDD    —

GPIO07/USB2_PWRFAULT              General Purpose Input / Output                       AG20     I/O   OVDD    —

GPIO08/UART1_SOUT                 General Purpose Input / Output                       AL22     I/O   OVDD    —

GPIO09/UART2_SOUT                 General Purpose Input / Output                       AJ22     I/O   OVDD    —

GPIO10/UART1_SIN                  General Purpose Input / Output                       AR23     I/O   OVDD    —

GPIO11/UART2_SIN                  General Purpose Input / Output                       AN23     I/O   OVDD    —

                                  P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

26                                                                                              Freescale Semiconductor
                                                                                 Pin assignments and reset states

                             Table 1.  Pins listed by bus (continued)

               Signal                           Signal description               Package  Pin   Power   Notes

                                                                       pin number         type  supply

GPIO12/UART1_RTS/UART3_SOUT            General Purpose Input / Output            AM22     I/O   OVDD    —

GPIO13/UART2_RTS/UART4_SOUT            General Purpose Input / Output            AK23     I/O   OVDD    —

GPIO14/UART1_CTS/UART3_SIN             General Purpose Input / Output            AP22     I/O   OVDD    —

GPIO15/UART2_CTS/UART4_SIN             General Purpose Input / Output            AH23     I/O   OVDD    —

GPIO16/IIC3_SCL/SDHC_CD                General Purpose Input / Output            AK13     I/O   OVDD    27

GPIO17/IIC3_SDA/SDHC_WP                General Purpose Input / Output            AM14     I/O   OVDD    27

GPIO18/DMA1_DREQ0                      General Purpose Input / Output            AP21     I/O   OVDD    —

GPIO19/DMA1_DACK0                      General Purpose Input / Output            AL19     I/O   OVDD    —

GPIO20/DMA2_DREQ0/ALT_MDVAL            General Purpose Input / Output            AJ20     I/O   OVDD    —

GPIO21/IRQ3                            General Purpose Input / Output            AJ15     I/O   OVDD    —

GPIO22/IRQ4                            General Purpose Input / Output            AH17     I/O   OVDD    —

GPIO23/IRQ5                            General Purpose Input / Output            AJ13     I/O   OVDD    —

GPIO24/IRQ6                            General Purpose Input / Output            AG17     I/O   OVDD    —

GPIO25/IRQ7                            General Purpose Input / Output            AM13     I/O   OVDD    —

GPIO26/IRQ8                            General Purpose Input / Output            AG13     I/O   OVDD    —

GPIO27/IRQ9                            General Purpose Input / Output            AK11     I/O   OVDD    —

GPIO28/IRQ10                           General Purpose Input / Output            AH14     I/O   OVDD    —

GPIO29/IRQ11                           General Purpose Input / Output            AL12     I/O   OVDD    —

GPIO30/TSEC_1588_ALARM_OUT2/EC1_COL    General Purpose Input / Output            AK35     I/O   LVDD    25

GPIO31/TSEC_1588_PULSE_OUT2/EC1_CRS    General Purpose Input / Output            AJ34     I/O   LVDD    25

                                       System Control

PORESET                                Power On Reset                            AP17     I     OVDD    —

HRESET                                 Hard Reset                                AR17     I/O   OVDD    1, 2

RESET_REQ                              Reset Request                             AT16     O     OVDD    35

CKSTP_OUT                              Checkstop Out                             AM19     O     OVDD    1, 2

                                                Debug

EVT0                                   Event 0                                   AJ17     I/O   OVDD    20

EVT1                                   Event 1                                   AK17     I/O   OVDD    —

EVT2                                   Event 2                                   AN16     I/O   OVDD    —

EVT3                                   Event 3                                   AK16     I/O   OVDD    —

EVT4                                   Event 4                                   AM16     I/O   OVDD    —

EVT5/IIC4_SCL                          Event 5                                   AG14     I/O   OVDD    —

EVT6/IIC4_SDA                          Event 6                                   AL15     I/O   OVDD    —

EVT7/DMA2_DACK0/ALT_MSRCID0            Event 7                                   AG19     I/O   OVDD    —

                            P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale Semiconductor                                                                                       27
Pin assignments and reset states

                                  Table  1. Pins listed by bus (continued)

              Signal                              Signal description                   Package  Pin   Power   Notes

                                                                            pin number          type  supply

EVT8/DMA2_DDONE0/ALT_MSRCID1             Event 8                                       AP20     I/O   OVDD    —

EVT9/IRQ_OUT                             Event 9                                       AK14     I/O   OVDD    —

MDVAL                                    Debug Data Valid                              AR15     O     OVDD    —

MSRCID0                                  Debug Source ID 0                             AH20     O     OVDD    4,20,35

MSRCID1                                  Debug Source ID 1                             AJ19     O     OVDD    —

MSRCID2                                  Debug Source ID 2                             AH18     O     OVDD    —

ALT_MDVAL/DMA2_DREQ0/GPIO20              Alternate Debug Data Valid                    AJ20     O     OVDD    26

ALT_MSRCID0/DMA2_DACK0/EVT7              Alternate Debug Source ID 0                   AG19     O     OVDD    26

ALT_MSRCID1/DMA2_DDONE0/EVT8             Alternate Debug Source ID 1                   AP20     O     OVDD    26

CLK_OUT                                  Clock Out                                     AK20     O     OVDD    6

                                                  Clock

RTC                                      Real Time Clock                               AN24     I     OVDD    —

SYSCLK                                   System Clock                                  AT23     I     OVDD    —

                                                  JTAG

TCK                                      Test Clock                                    AR22     I     OVDD    —

TDI                                      Test Data In                                  AN17     I     OVDD    7

TDO                                      Test Data Out                                 AP15     O     OVDD    6

TMS                                      Test Mode Select                              AR20     I     OVDD    7

TRST                                     Test Reset                                    AR19     I     OVDD    7

                                                    DFT

SCAN_MODE                                Scan Mode                                     AL17     I     OVDD    12

TEST_SEL                                 Test Mode Select                              AT21     I     OVDD    28

TEST_SEL2                                Test Mode Select 2                            AP11     I     OVDD    44

                                         Power Management

ASLEEP                                   Asleep                                        AR21     O     OVDD    35

                                         Input/Output Voltage Select

IO_VSEL0                                 I/O Voltage Select                            AL18     I     OVDD    30

IO_VSEL1                                 I/O Voltage Select                            AP18     I     OVDD    30

IO_VSEL2                                 I/O Voltage Select                            AK18     I     OVDD    30

IO_VSEL3                                 I/O Voltage Select                            AM18     I     OVDD    30

IO_VSEL4                                 I/O Voltage Select                            AH19     I     OVDD    30

                                  P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

28                                                                                              Freescale Semiconductor
                                                                              Pin assignments and reset states

                         Table  1. Pins listed by bus (continued)

                Signal                  Signal description                    Package  Pin   Power   Notes

                                                                   pin number          type  supply

                                Core Voltage ID Signals

VID_VDD_CA_CB0                  Core voltage ID 0                             AT14     O     OVDD    42

VID_VDD_CA_CB1                  Core voltage ID 1                             AP14     O     OVDD    42

VID_VDD_CA_CB2                  Core voltage ID 2                             AN13     O     OVDD    42

VID_VDD_CA_CB3                  Core voltage ID 3                             AM12     O     OVDD    42

                                Power and  Ground  Signals

GND                             Ground                                        C3       —     —       —

GND                             Ground                                        B5       —     —       —

GND                             Ground                                        F3       —     —       —

GND                             Ground                                        E5       —     —       —

GND                             Ground                                        D7       —     —       —

GND                             Ground                                        C9       —     —       —

GND                             Ground                                        B11      —     —       —

GND                             Ground                                        J3       —     —       —

GND                             Ground                                        H5       —     —       —

GND                             Ground                                        G7       —     —       —

GND                             Ground                                        G17      —     —       —

GND                             Ground                                        F9       —     —       —

GND                             Ground                                        E11      —     —       —

GND                             Ground                                        D13      —     —       —

GND                             Ground                                        C15      —     —       —

GND                             Ground                                        K19      —     —       —

GND                             Ground                                        B20      —     —       —

GND                             Ground                                        B22      —     —       —

GND                             Ground                                        E19      —     —       —

GND                             Ground                                        L22      —     —       —

GND                             Ground                                        J23      —     —       —

GND                             Ground                                        A22      —     —       —

GND                             Ground                                        L20      —     —       —

GND                             Ground                                        A26      —     —       —

GND                             Ground                                        A18      —     —       —

GND                             Ground                                        E17      —     —       —

GND                             Ground                                        F23      —     —       —

                         P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale Semiconductor                                                                                  29
Pin assignments  and reset  states

                                    Table  1.  Pins listed by bus (continued)

                 Signal                                Signal  description       Package   Pin   Power   Notes

                                                                               pin number  type  supply

GND                                            Ground                            J27       —     —       —

GND                                            Ground                            F27       —     —       —

GND                                            Ground                            G21       —     —       —

GND                                            Ground                            K25       —     —       —

GND                                            Ground                            B18       —     —       —

GND                                            Ground                            L18       —     —       —

GND                                            Ground                            J21       —     —       —

GND                                            Ground                            M27       —     —       —

GND                                            Ground                            G13       —     —       —

GND                                            Ground                            F15       —     —       —

GND                                            Ground                            H11       —     —       —

GND                                            Ground                            J9        —     —       —

GND                                            Ground                            K7        —     —       —

GND                                            Ground                            L5        —     —       —

GND                                            Ground                            M3        —     —       —

GND                                            Ground                            R3        —     —       —

GND                                            Ground                            P5        —     —       —

GND                                            Ground                            N7        —     —       —

GND                                            Ground                            M9        —     —       —

GND                                            Ground                            V25       —     —       —

GND                                            Ground                            R9        —     —       —

GND                                            Ground                            T7        —     —       —

GND                                            Ground                            U5        —     —       —

GND                                            Ground                            U3        —     —       —

GND                                            Ground                            Y3        —     —       —

GND                                            Ground                            Y5        —     —       —

GND                                            Ground                            W7        —     —       —

GND                                            Ground                            V10       —     —       —

GND                                            Ground                            AA9       —     —       —

GND                                            Ground                            AB7       —     —       —

GND                                            Ground                            AC5       —     —       —

GND                                            Ground                            AD3       —     —       —

GND                                            Ground                            AD9       —     —       —

GND                                            Ground                            AE7       —     —       —

                            P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

30                                                                                         Freescale Semiconductor
                                                                               Pin assignments and reset states

                          Table  1.  Pins listed by bus (continued)

           Signal                            Signal  description               Package  Pin   Power   Notes

                                                                     pin number         type  supply

GND                                  Ground                                    AF5      —     —       —

GND                                  Ground                                    AG3      —     —       —

GND                                  Ground                                    AG9      —     —       —

GND                                  Ground                                    AH7      —     —       —

GND                                  Ground                                    AJ5      —     —       —

GND                                  Ground                                    AK3      —     —       —

GND                                  Ground                                    AN3      —     —       —

GND                                  Ground                                    AM5      —     —       —

GND                                  Ground                                    AL7      —     —       —

GND                                  Ground                                    AK9      —     —       —

GND                                  Ground                                    AJ11     —     —       —

GND                                  Ground                                    AH13     —     —       —

GND                                  Ground                                    AR5      —     —       —

GND                                  Ground                                    AP7      —     —       —

GND                                  Ground                                    AN9      —     —       —

GND                                  Ground                                    AM11     —     —       —

GND                                  Ground                                    AL13     —     —       —

GND                                  Ground                                    AK15     —     —       —

GND                                  Ground                                    AG18     —     —       —

GND                                  Ground                                    AR11     —     —       —

GND                                  Ground                                    AP13     —     —       —

GND                                  Ground                                    AN15     —     —       —

GND                                  Ground                                    AM17     —     —       —

GND                                  Ground                                    AK19     —     —       —

GND                                  Ground                                    AF13     —     —       —

GND                                  Ground                                    AR18     —     —       —

GND                                  Ground                                    AB27     —     —       —

GND                                  Ground                                    AP19     —     —       —

GND                                  Ground                                    AH22     —     —       —

GND                                  Ground                                    AM21     —     —       —

GND                                  Ground                                    AL29     —     —       —

GND                                  Ground                                    AR16     —     —       —

GND                                  Ground                                    AT22     —     —       —

GND                                  Ground                                    AP23     —     —       —

                          P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale  Semiconductor                                                                                 31
Pin assignments  and reset  states

                                    Table  1.  Pins listed by bus (continued)

                 Signal                                Signal  description       Package   Pin   Power   Notes

                                                                               pin number  type  supply

GND                                            Ground                            AR32      —     —       —

GND                                            Ground                            AK28      —     —       —

GND                                            Ground                            AE27      —     —       —

GND                                            Ground                            L16       —     —       —

GND                                            Ground                            AP34      —     —       —

GND                                            Ground                            AJ32      —     —       —

GND                                            Ground                            AN30      —     —       —

GND                                            Ground                            AH34      —     —       —

GND                                            Ground                            AT36      —     —       —

GND                                            Ground                            AL34      —     —       —

GND                                            Ground                            AM32      —     —       —

GND                                            Ground                            AE26      —     —       —

GND                                            Ground                            AC26      —     —       —

GND                                            Ground                            AA26      —     —       —

GND                                            Ground                            W26       —     —       —

GND                                            Ground                            U26       —     —       —

GND                                            Ground                            R26       —     —       —

GND                                            Ground                            N26       —     —       —

GND                                            Ground                            M11       —     —       —

GND                                            Ground                            P11       —     —       —

GND                                            Ground                            T11       —     —       —

GND                                            Ground                            V11       —     —       —

GND                                            Ground                            Y11       —     —       —

GND                                            Ground                            AB11      —     —       —

GND                                            Ground                            AD11      —     —       —

GND                                            Ground                            AE12      —     —       —

GND                                            Ground                            AC12      —     —       —

GND                                            Ground                            AA12      —     —       —

GND                                            Ground                            W12       —     —       —

GND                                            Ground                            U12       —     —       —

GND                                            Ground                            R12       —     —       —

GND                                            Ground                            N12       —     —       —

GND                                            Ground                            M13       —     —       —

GND                                            Ground                            P13       —     —       —

                            P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

32                                                                                         Freescale Semiconductor
                                                                               Pin assignments and reset states

                          Table  1.  Pins listed by bus (continued)

           Signal                            Signal  description               Package  Pin   Power   Notes

                                                                     pin number         type  supply

GND                                  Ground                                    T13      —     —       —

GND                                  Ground                                    V13      —     —       —

GND                                  Ground                                    Y13      —     —       —

GND                                  Ground                                    AB13     —     —       —

GND                                  Ground                                    AD13     —     —       —

GND                                  Ground                                    AE14     —     —       —

GND                                  Ground                                    AC14     —     —       —

GND                                  Ground                                    AA14     —     —       —

GND                                  Ground                                    W14      —     —       —

GND                                  Ground                                    U14      —     —       —

GND                                  Ground                                    R14      —     —       —

GND                                  Ground                                    N14      —     —       —

GND                                  Ground                                    L14      —     —       —

GND                                  Ground                                    M15      —     —       —

GND                                  Ground                                    P15      —     —       —

GND                                  Ground                                    T15      —     —       —

GND                                  Ground                                    V15      —     —       —

GND                                  Ground                                    Y15      —     —       —

GND                                  Ground                                    AB15     —     —       —

GND                                  Ground                                    AD15     —     —       —

GND                                  Ground                                    AF15     —     —       —

GND                                  Ground                                    W16      —     —       —

GND                                  Ground                                    AC16     —     —       —

GND                                  Ground                                    AA16     —     —       —

GND                                  Ground                                    AE16     —     —       —

GND                                  Ground                                    U16      —     —       —

GND                                  Ground                                    R16      —     —       —

GND                                  Ground                                    N16      —     —       —

GND                                  Ground                                    M17      —     —       —

GND                                  Ground                                    P17      —     —       —

GND                                  Ground                                    T17      —     —       —

GND                                  Ground                                    N18      —     —       —

GND                                  Ground                                    R18      —     —       —

GND                                  Ground                                    U18      —     —       —

                          P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale  Semiconductor                                                                                 33
Pin assignments  and reset  states

                                    Table  1.  Pins listed by bus (continued)

                 Signal                                Signal  description       Package   Pin   Power   Notes

                                                                               pin number  type  supply

GND                                            Ground                            Y17       —     —       —

GND                                            Ground                            AB17      —     —       —

GND                                            Ground                            AD17      —     —       —

GND                                            Ground                            AF17      —     —       —

GND                                            Ground                            W18       —     —       —

GND                                            Ground                            AC18      —     —       —

GND                                            Ground                            AA18      —     —       —

GND                                            Ground                            AE18      —     —       —

GND                                            Ground                            AF19      —     —       —

GND                                            Ground                            AD19      —     —       —

GND                                            Ground                            AB19      —     —       —

GND                                            Ground                            Y19       —     —       —

GND                                            Ground                            V19       —     —       —

GND                                            Ground                            T19       —     —       —

GND                                            Ground                            P19       —     —       —

GND                                            Ground                            M19       —     —       —

GND                                            Ground                            N20       —     —       —

GND                                            Ground                            R20       —     —       —

GND                                            Ground                            U20       —     —       —

GND                                            Ground                            AE20      —     —       —

GND                                            Ground                            AA20      —     —       —

GND                                            Ground                            AC20      —     —       —

GND                                            Ground                            W20       —     —       —

GND                                            Ground                            AF21      —     —       —

GND                                            Ground                            AD21      —     —       —

GND                                            Ground                            AB21      —     —       —

GND                                            Ground                            Y21       —     —       —

GND                                            Ground                            V21       —     —       —

GND                                            Ground                            T21       —     —       —

GND                                            Ground                            P21       —     —       —

GND                                            Ground                            M21       —     —       —

GND                                            Ground                            AE22      —     —       —

GND                                            Ground                            AC22      —     —       —

GND                                            Ground                            AA22      —     —       —

                            P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

34                                                                                         Freescale Semiconductor
                                                                               Pin assignments and reset states

                          Table  1.  Pins listed by bus (continued)

           Signal                            Signal  description               Package  Pin   Power   Notes

                                                                     pin number         type  supply

GND                                  Ground                                    W22      —     —       —

GND                                  Ground                                    U22      —     —       —

GND                                  Ground                                    R22      —     —       —

GND                                  Ground                                    N22      —     —       —

GND                                  Ground                                    AF23     —     —       —

GND                                  Ground                                    AD23     —     —       —

GND                                  Ground                                    AB23     —     —       —

GND                                  Ground                                    Y23      —     —       —

GND                                  Ground                                    V23      —     —       —

GND                                  Ground                                    T23      —     —       —

GND                                  Ground                                    P23      —     —       —

GND                                  Ground                                    M23      —     —       —

GND                                  Ground                                    L24      —     —       —

GND                                  Ground                                    N24      —     —       —

GND                                  Ground                                    R24      —     —       —

GND                                  Ground                                    U24      —     —       —

GND                                  Ground                                    W24      —     —       —

GND                                  Ground                                    AA24     —     —       —

GND                                  Ground                                    AC24     —     —       —

GND                                  Ground                                    AE24     —     —       —

GND                                  Ground                                    AF25     —     —       —

GND                                  Ground                                    AD25     —     —       —

GND                                  Ground                                    AB25     —     —       —

GND                                  Ground                                    Y25      —     —       —

GND                                  Ground                                    P27      —     —       —

GND                                  Ground                                    V17      —     —       —

GND                                  Ground                                    T25      —     —       —

GND                                  Ground                                    P25      —     —       —

GND                                  Ground                                    M25      —     —       —

GND                                  Ground                                    T27      —     —       —

GND                                  Ground                                    V27      —     —       —

GND                                  Ground                                    Y27      —     —       —

GND                                  Ground                                    AD27     —     —       —

GND                                  Ground                                    L12      —     —       —

                          P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale  Semiconductor                                                                                 35
Pin assignments  and reset  states

                                    Table  1.  Pins listed by bus (continued)

                 Signal                                Signal description        Package   Pin   Power   Notes

                                                                               pin number  type  supply

GND                                            Ground                            AG16      —     —       —

GND                                            Ground                            W15       —     —       —

GND                                            Ground                            W19       —     —       —

GND                                            Ground                            AA19      —     —       —

GND                                            Ground                            Y20       —     —       —

GND                                            Ground                            AB14      —     —       —

GND                                            Ground                            AA21      —     —       —

GND                                            Ground                            Y16       —     —       —

GND                                            Ground                            AA15      —     —       —

GND                                            Ground                            AC15      —     —       —

GND                                            Ground                            AA17      —     —       —

GND                                            Ground                            AC17      —     —       —

GND                                            Ground                            W17       —     —       —

GND                                            Ground                            Y18       —     —       —

GND                                            Ground                            AB18      —     —       —

GND                                            Ground                            AB16      —     —       —

GND                                            Ground                            AC19      —     —       —

GND                                            Ground                            AB20      —     —       —

XGND                                           SerDes Transceiver GND            AA30      —     —       —

XGND                                           SerDes Transceiver GND            AB32      —     —       —

XGND                                           SerDes Transceiver GND            AC30      —     —       —

XGND                                           SerDes Transceiver GND            AC34      —     —       —

XGND                                           SerDes Transceiver GND            AD30      —     —       —

XGND                                           SerDes Transceiver GND            AD31      —     —       —

XGND                                           SerDes Transceiver GND            AF32      —     —       —

XGND                                           SerDes Transceiver GND            AG30      —     —       —

XGND                                           SerDes Transceiver GND            D33       —     —       —

XGND                                           SerDes Transceiver GND            E28       —     —       —

XGND                                           SerDes Transceiver GND            E30       —     —       —

XGND                                           SerDes Transceiver GND            F32       —     —       —

XGND                                           SerDes Transceiver GND            G29       —     —       —

XGND                                           SerDes Transceiver GND            G31       —     —       —

XGND                                           SerDes Transceiver GND            H29       —     —       —

XGND                                           SerDes Transceiver GND            H32       —     —       —

                            P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

36                                                                                         Freescale Semiconductor
                                                                               Pin assignments and reset states

                          Table  1.  Pins listed by bus (continued)

           Signal                    Signal description                        Package  Pin   Power   Notes

                                                                     pin number         type  supply

XGND                                 SerDes Transceiver GND                    H34      —     —       —

XGND                                 SerDes Transceiver GND                    J29      —     —       —

XGND                                 SerDes Transceiver GND                    J31      —     —       —

XGND                                 SerDes Transceiver GND                    K28      —     —       —

XGND                                 SerDes Transceiver GND                    K29      —     —       —

XGND                                 SerDes Transceiver GND                    L29      —     —       —

XGND                                 SerDes Transceiver GND                    L32      —     —       —

XGND                                 SerDes Transceiver GND                    M30      —     —       —

XGND                                 SerDes Transceiver GND                    N29      —     —       —

XGND                                 SerDes Transceiver GND                    N30      —     —       —

XGND                                 SerDes Transceiver GND                    N32      —     —       —

XGND                                 SerDes Transceiver GND                    P29      —     —       —

XGND                                 SerDes Transceiver GND                    P34      —     —       —

XGND                                 SerDes Transceiver GND                    R30      —     —       —

XGND                                 SerDes Transceiver GND                    R32      —     —       —

XGND                                 SerDes Transceiver GND                    U29      —     —       —

XGND                                 SerDes Transceiver GND                    U31      —     —       —

XGND                                 SerDes Transceiver GND                    V29      —     —       —

XGND                                 SerDes Transceiver GND                    V31      —     —       —

XGND                                 SerDes Transceiver GND                    W30      —     —       —

XGND                                 SerDes Transceiver GND                    Y32      —     —       —

XGND                                 SerDes Transceiver GND                    AH31     —     —       —

XGND                                 SerDes Transceiver GND                    Y28      —     —       —

SGND                                 SerDes Core Logic GND                     A28      —     —       —

SGND                                 SerDes Core Logic GND                     A32      —     —       —

SGND                                 SerDes Core Logic GND                     A36      —     —       —

SGND                                 SerDes Core Logic GND                     AA34     —     —       —

SGND                                 SerDes Core Logic GND                     AB36     —     —       —

SGND                                 SerDes Core Logic GND                     AD35     —     —       —

SGND                                 SerDes Core Logic GND                     AE34     —     —       —

SGND                                 SerDes Core Logic GND                     AF36     —     —       —

SGND                                 SerDes Core Logic GND                     AG33     —     —       —

SGND                                 SerDes Core Logic GND                     B30      —     —       —

SGND                                 SerDes Core Logic GND                     B34      —     —       —

                          P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale  Semiconductor                                                                                 37
Pin assignments  and reset  states

                                    Table  1.  Pins listed by bus (continued)

                 Signal                        Signal description                Package   Pin   Power   Notes

                                                                               pin number  type  supply

SGND                                           SerDes Core Logic GND             C29       —     —       —

SGND                                           SerDes Core Logic GND             C33       —     —       —

SGND                                           SerDes Core Logic GND             D31       —     —       —

SGND                                           SerDes Core Logic GND             D35       —     —       —

SGND                                           SerDes Core Logic GND             E35       —     —       —

SGND                                           SerDes Core Logic GND             G34       —     —       —

SGND                                           SerDes Core Logic GND             G36       —     —       —

SGND                                           SerDes Core Logic GND             J35       —     —       —

SGND                                           SerDes Core Logic GND             K33       —     —       —

SGND                                           SerDes Core Logic GND             L36       —     —       —

SGND                                           SerDes Core Logic GND             M34       —     —       —

SGND                                           SerDes Core Logic GND             N35       —     —       —

SGND                                           SerDes Core Logic GND             R33       —     —       —

SGND                                           SerDes Core Logic GND             R36       —     —       —

SGND                                           SerDes Core Logic GND             T35       —     —       —

SGND                                           SerDes Core Logic GND             U34       —     —       —

SGND                                           SerDes Core Logic GND             V36       —     —       —

SGND                                           SerDes Core Logic GND             W33       —     —       —

SGND                                           SerDes Core Logic GND             Y35       —     —       —

SGND                                           SerDes Core Logic GND             AH35      —     —       —

SGND                                           SerDes Core Logic GND             AH33      —     —       —

SGND                                           SerDes Core Logic GND             AF29      —     —       —

AGND_SRDS1                                     SerDes PLL1 GND                   B33       —     —       —

AGND_SRDS2                                     SerDes PLL2 GND                   T36       —     —       —

AGND_SRDS3                                     SerDes PLL3 GND                   AE36      —     —       —

AGND_SRDS4                                     SerDes PLL4 GND                   T28       —     —       —

SENSEGND_PL1                                   Platform GND Sense 1              AF12      —     —       8

SENSEGND_PL2                                   Platform GND Sense 2              K27       —     —       8

SENSEGND_CA                                    Core Group A GND Sense            K17       —     —       8

USB1_AGND                                      USB1 PHY Transceiver GND          AH24      —     —       —

USB1_AGND                                      USB1 PHY Transceiver GND          AJ24      —     —       —

USB1_AGND                                      USB1 PHY Transceiver GND          AL25      —     —       —

USB1_AGND                                      USB1 PHY Transceiver GND          AM25      —     —       —

USB1_AGND                                      USB1 PHY Transceiver GND          AR25      —     —       —

                            P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

38                                                                                         Freescale Semiconductor
                                                                              Pin assignments and reset states

                         Table  1.  Pins listed by bus (continued)

           Signal                   Signal description                        Package  Pin   Power   Notes

                                                                    pin number         type  supply

USB1_AGND                           USB1 PHY Transceiver GND                  AR26     —     —       —

USB1_AGND                           USB1 PHY Transceiver GND                  AR27     —     —       —

USB1_AGND                           USB1 PHY Transceiver GND                  AR28     —     —       —

USB1_AGND                           USB1 PHY Transceiver GND                  AT25     —     —       —

USB1_AGND                           USB1 PHY Transceiver GND                  AT28     —     —       —

USB2_AGND                           USB2 PHY Transceiver GND                  AH27     —     —       —

USB2_AGND                           USB2 PHY Transceiver GND                  AL28     —     —       —

USB2_AGND                           USB2 PHY Transceiver GND                  AM28     —     —       —

USB2_AGND                           USB2 PHY Transceiver GND                  AN25     —     —       —

USB2_AGND                           USB2 PHY Transceiver GND                  AN26     —     —       —

USB2_AGND                           USB2 PHY Transceiver GND                  AN27     —     —       —

USB2_AGND                           USB2 PHY Transceiver GND                  AN28     —     —       —

USB2_AGND                           USB2 PHY Transceiver GND                  AP25     —     —       —

USB2_AGND                           USB2 PHY Transceiver GND                  AP28     —     —       —

OVDD                                General I/O Supply                        AN22     —     OVDD    —

OVDD                                General I/O Supply                        AJ14     —     OVDD    —

OVDD                                General I/O Supply                        AJ18     —     OVDD    —

OVDD                                General I/O Supply                        AL16     —     OVDD    —

OVDD                                General I/O Supply                        AJ12     —     OVDD    —

OVDD                                General I/O Supply                        AN18     —     OVDD    —

OVDD                                General I/O Supply                        AG21     —     OVDD    —

OVDD                                General I/O Supply                        AL20     —     OVDD    —

OVDD                                General I/O Supply                        AT15     —     OVDD    —

OVDD                                General I/O Supply                        AJ23     —     OVDD    —

OVDD                                General I/O Supply                        AP16     —     OVDD    —

OVDD                                General I/O Supply                        AR24     —     OVDD    —

CVDD                                eSPI & eSDHC Supply                       AG24     —     CVDD    —

CVDD                                eSPI & eSDHC Supply                       AJ29     —     CVDD    —

CVDD                                eSPI & eSDHC Supply                       AP29     —     CVDD    —

GVDD                                DDR Supply                                B2       —     GVDD    —

GVDD                                DDR Supply                                B8       —     GVDD    —

GVDD                                DDR Supply                                B14      —     GVDD    —

GVDD                                DDR Supply                                C18      —     GVDD    —

GVDD                                DDR Supply                                C12      —     GVDD    —

                         P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale Semiconductor                                                                                 39
Pin assignments  and reset states

                                   Table  1.  Pins listed by bus (continued)

                 Signal                            Signal  description                  Package  Pin   Power   Notes

                                                                              pin number         type  supply

GVDD                                          DDR  Supply                               C6       —     GVDD    —

GVDD                                          DDR  Supply                               D4       —     GVDD    —

GVDD                                          DDR  Supply                               D10      —     GVDD    —

GVDD                                          DDR  Supply                               D16      —     GVDD    —

GVDD                                          DDR  Supply                               E14      —     GVDD    —

GVDD                                          DDR  Supply                               E8       —     GVDD    —

GVDD                                          DDR  Supply                               E2       —     GVDD    —

GVDD                                          DDR  Supply                               F6       —     GVDD    —

GVDD                                          DDR  Supply                               F12      —     GVDD    —

GVDD                                          DDR  Supply                               AR8      —     GVDD    —

GVDD                                          DDR  Supply                               G4       —     GVDD    —

GVDD                                          DDR  Supply                               G10      —     GVDD    —

GVDD                                          DDR  Supply                               G16      —     GVDD    —

GVDD                                          DDR  Supply                               H14      —     GVDD    —

GVDD                                          DDR  Supply                               H8       —     GVDD    —

GVDD                                          DDR  Supply                               H2       —     GVDD    —

GVDD                                          DDR  Supply                               J6       —     GVDD    —

GVDD                                          DDR  Supply                               K10      —     GVDD    —

GVDD                                          DDR  Supply                               K4       —     GVDD    —

GVDD                                          DDR  Supply                               L2       —     GVDD    —

GVDD                                          DDR  Supply                               L8       —     GVDD    —

GVDD                                          DDR  Supply                               M6       —     GVDD    —

GVDD                                          DDR  Supply                               N4       —     GVDD    —

GVDD                                          DDR  Supply                               N10      —     GVDD    —

GVDD                                          DDR  Supply                               P8       —     GVDD    —

GVDD                                          DDR  Supply                               P2       —     GVDD    —

GVDD                                          DDR  Supply                               R6       —     GVDD    —

GVDD                                          DDR  Supply                               T10      —     GVDD    —

GVDD                                          DDR  Supply                               T4       —     GVDD    —

GVDD                                          DDR  Supply                               J12      —     GVDD    —

GVDD                                          DDR  Supply                               U2       —     GVDD    —

GVDD                                          DDR  Supply                               U8       —     GVDD    —

GVDD                                          DDR  Supply                               V7       —     GVDD    —

GVDD                                          DDR  Supply                               AK10     —     GVDD    —

                                   P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

40                                                                                               Freescale Semiconductor
                                                                               Pin assignments and reset states

                          Table  1.  Pins listed by bus (continued)

           Signal                    Signal description                        Package  Pin   Power   Notes

                                                                     pin number         type  supply

GVDD                                 DDR Supply                                W10      —     GVDD    —

GVDD                                 DDR Supply                                AA6      —     GVDD    —

GVDD                                 DDR Supply                                AR2      —     GVDD    —

GVDD                                 DDR Supply                                Y2       —     GVDD    —

GVDD                                 DDR Supply                                Y8       —     GVDD    —

GVDD                                 DDR Supply                                AC2      —     GVDD    —

GVDD                                 DDR Supply                                AD6      —     GVDD    —

GVDD                                 DDR Supply                                AE10     —     GVDD    —

GVDD                                 DDR Supply                                AE4      —     GVDD    —

GVDD                                 DDR Supply                                AF2      —     GVDD    —

GVDD                                 DDR Supply                                AF8      —     GVDD    —

GVDD                                 DDR Supply                                AB4      —     GVDD    —

GVDD                                 DDR Supply                                AB10     —     GVDD    —

GVDD                                 DDR Supply                                AC8      —     GVDD    —

GVDD                                 DDR Supply                                AG6      —     GVDD    —

GVDD                                 DDR Supply                                AH10     —     GVDD    —

GVDD                                 DDR Supply                                AH4      —     GVDD    —

GVDD                                 DDR Supply                                AJ2      —     GVDD    —

GVDD                                 DDR Supply                                AJ8      —     GVDD    —

GVDD                                 DDR Supply                                AR14     —     GVDD    —

GVDD                                 DDR Supply                                AK6      —     GVDD    —

GVDD                                 DDR Supply                                AL4      —     GVDD    —

GVDD                                 DDR Supply                                AL10     —     GVDD    —

GVDD                                 DDR Supply                                AM2      —     GVDD    —

GVDD                                 DDR Supply                                AM8      —     GVDD    —

GVDD                                 DDR Supply                                AP10     —     GVDD    —

GVDD                                 DDR Supply                                AN12     —     GVDD    —

GVDD                                 DDR Supply                                AN6      —     GVDD    —

GVDD                                 DDR Supply                                AP4      —     GVDD    —

BVDD                                 Local Bus Supply                          B24      —     BVDD    —

BVDD                                 Local Bus Supply                          K22      —     BVDD    —

BVDD                                 Local Bus Supply                          F20      —     BVDD    —

BVDD                                 Local Bus Supply                          F26      —     BVDD    —

BVDD                                 Local Bus Supply                          E24      —     BVDD    —

                          P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale  Semiconductor                                                                                 41
Pin assignments  and reset states

                                   Table  1.  Pins listed by bus (continued)

                 Signal                       Signal description                        Package  Pin   Power   Notes

                                                                              pin number         type  supply

BVDD                                          Local Bus Supply                          E22      —     BVDD    —

BVDD                                          Local Bus Supply                          K24      —     BVDD    —

BVDD                                          Local Bus Supply                          H20      —     BVDD    —

BVDD                                          Local Bus Supply                          H18      —     BVDD    —

SVDD                                          SerDes Core Logic Supply                  A30      —     SVDD    —

SVDD                                          SerDes Core Logic Supply                  A34      —     SVDD    —

SVDD                                          SerDes Core Logic Supply                  AA33     —     SVDD    —

SVDD                                          SerDes Core Logic Supply                  AB35     —     SVDD    —

SVDD                                          SerDes Core Logic Supply                  AD36     —     SVDD    —

SVDD                                          SerDes Core Logic Supply                  AE33     —     SVDD    —

SVDD                                          SerDes Core Logic Supply                  AF35     —     SVDD    —

SVDD                                          SerDes Core Logic Supply                  AG34     —     SVDD    —

SVDD                                          SerDes Core Logic Supply                  B28      —     SVDD    —

SVDD                                          SerDes Core Logic Supply                  B32      —     SVDD    —

SVDD                                          SerDes Core Logic Supply                  B36      —     SVDD    —

SVDD                                          SerDes Core Logic Supply                  C31      —     SVDD    —

SVDD                                          SerDes Core Logic Supply                  C34      —     SVDD    —

SVDD                                          SerDes Core Logic Supply                  C35      —     SVDD    —

SVDD                                          SerDes Core Logic Supply                  D29      —     SVDD    —

SVDD                                          SerDes Core Logic Supply                  E36      —     SVDD    —

SVDD                                          SerDes Core Logic Supply                  F34      —     SVDD    —

SVDD                                          SerDes Core Logic Supply                  G35      —     SVDD    —

SVDD                                          SerDes Core Logic Supply                  J36      —     SVDD    —

SVDD                                          SerDes Core Logic Supply                  K34      —     SVDD    —

SVDD                                          SerDes Core Logic Supply                  L35      —     SVDD    —

SVDD                                          SerDes Core Logic Supply                  M33      —     SVDD    —

SVDD                                          SerDes Core Logic Supply                  N36      —     SVDD    —

SVDD                                          SerDes Core Logic Supply                  R34      —     SVDD    —

SVDD                                          SerDes Core Logic Supply                  R35      —     SVDD    —

SVDD                                          SerDes Core Logic Supply                  U33      —     SVDD    —

SVDD                                          SerDes Core Logic Supply                  V35      —     SVDD    —

SVDD                                          SerDes Core Logic Supply                  W34      —     SVDD    —

SVDD                                          SerDes Core Logic Supply                  Y36      —     SVDD    —

SVDD                                          SerDes Core Logic Supply                  AH36     —     SVDD    —

                                   P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

42                                                                                               Freescale Semiconductor
                                                                               Pin assignments and reset states

                          Table  1.  Pins listed by bus (continued)

           Signal                    Signal description                        Package  Pin   Power   Notes

                                                                     pin number         type  supply

S1VDD                                SerDes Core Logic Supply                  AC29     —     SVDD    —

S1VDD                                SerDes Core Logic Supply                  AG28     —     SVDD    —

XVDD                                 SerDes Transceiver Supply                 AA29     —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 AB30     —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 AB31     —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 AC33     —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 AD32     —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 AE30     —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 AF31     —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 E32      —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 E33      —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 F28      —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 F30      —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 G32      —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 H31      —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 H33      —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 J28      —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 J30      —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 J32      —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 K30      —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 L30      —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 L31      —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 M29      —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 N31      —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 P30      —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 P33      —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 R29      —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 R31      —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 T29      —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 T32      —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 U30      —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 V30      —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 V32      —     XVDD    —

XVDD                                 SerDes Transceiver Supply                 W29      —     XVDD    —

                          P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale  Semiconductor                                                                                 43
Pin assignments  and reset states

                                   Table  1.  Pins listed by bus (continued)

                 Signal                               Signal description                Package  Pin   Power   Notes

                                                                                  pin number     type  supply

XVDD                                          SerDes Transceiver Supply                 Y31      —     XVDD    —

XVDD                                          SerDes Transceiver Supply                 AH32     —     XVDD    —

X1VDD                                         SerDes Transceiver Supply                 AG27     —     XVDD    —

VDD_LL                                        SerDes B4 Logic supply                    AC28     —     VDD_PL  43

LVDD                                          Ethernet Controller 1 and 2 Supply        AK33     —     LVDD    —

LVDD                                          Ethernet Controller 1 and 2 Supply        AP31     —     LVDD    —

LVDD                                          Ethernet Controller 1 and 2 Supply        AL31     —     LVDD    —

LVDD                                          Ethernet Controller 1 and 2 Supply        AN33     —     LVDD    —

LVDD                                          Ethernet Controller 1 and 2 Supply        AJ35     —     LVDD    —

LVDD                                          Ethernet Controller 1 and 2 Supply        AR35     —     LVDD    —

LVDD                                          Ethernet Controller 1 and 2 Supply        AM35     —     LVDD    —

POVDD                                         Fuse Programming Override                 AT17     —     POVDD   33

                                              Supply

VDD_PL                                        Platform Supply                           M26      —     VDD_PL  —

VDD_PL                                        Platform Supply                           P26      —     VDD_PL  —

VDD_PL                                        Platform Supply                           T26      —     VDD_PL  —

VDD_PL                                        Platform Supply                           V26      —     VDD_PL  —

VDD_PL                                        Platform Supply                           Y26      —     VDD_PL  —

VDD_PL                                        Platform Supply                           AB26     —     VDD_PL  —

VDD_PL                                        Platform Supply                           AD26     —     VDD_PL  —

VDD_PL                                        Platform Supply                           N11      —     VDD_PL  —

VDD_PL                                        Platform Supply                           R11      —     VDD_PL  —

VDD_PL                                        Platform Supply                           W11      —     VDD_PL  —

VDD_PL                                        Platform Supply                           AA11     —     VDD_PL  —

VDD_PL                                        Platform Supply                           AE11     —     VDD_PL  —

VDD_PL                                        Platform Supply                           M12      —     VDD_PL  —

VDD_PL                                        Platform Supply                           P12      —     VDD_PL  —

VDD_PL                                        Platform Supply                           T12      —     VDD_PL  —

VDD_PL                                        Platform Supply                           V12      —     VDD_PL  —

VDD_PL                                        Platform Supply                           Y12      —     VDD_PL  —

VDD_PL                                        Platform Supply                           AB12     —     VDD_PL  —

VDD_PL                                        Platform Supply                           AD12     —     VDD_PL  —

VDD_PL                                        Platform Supply                           AE13     —     VDD_PL  —

VDD_PL                                        Platform Supply                           AE15     —     VDD_PL  —

                                   P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

44                                                                                               Freescale Semiconductor
                                                                               Pin assignments and reset states

                          Table  1.  Pins listed by bus (continued)

           Signal                    Signal description                        Package  Pin   Power   Notes

                                                                     pin number         type  supply

VDD_PL                               Platform  Supply                          V16      —     VDD_PL  —

VDD_PL                               Platform  Supply                          AE17     —     VDD_PL  —

VDD_PL                               Platform  Supply                          L11      —     VDD_PL  —

VDD_PL                               Platform  Supply                          AE19     —     VDD_PL  —

VDD_PL                               Platform  Supply                          U11      —     VDD_PL  —

VDD_PL                               Platform  Supply                          AC11     —     VDD_PL  —

VDD_PL                               Platform  Supply                          V20      —     VDD_PL  —

VDD_PL                               Platform  Supply                          AE21     —     VDD_PL  —

VDD_PL                               Platform  Supply                          V22      —     VDD_PL  —

VDD_PL                               Platform  Supply                          U13      —     VDD_PL  —

VDD_PL                               Platform  Supply                          R27      —     VDD_PL  —

VDD_PL                               Platform  Supply                          U23      —     VDD_PL  —

VDD_PL                               Platform  Supply                          W23      —     VDD_PL  —

VDD_PL                               Platform  Supply                          AA27     —     VDD_PL  —

VDD_PL                               Platform  Supply                          AC27     —     VDD_PL  —

VDD_PL                               Platform  Supply                          AE23     —     VDD_PL  —

VDD_PL                               Platform  Supply                          M24      —     VDD_PL  —

VDD_PL                               Platform  Supply                          P24      —     VDD_PL  —

VDD_PL                               Platform  Supply                          T24      —     VDD_PL  —

VDD_PL                               Platform  Supply                          V24      —     VDD_PL  —

VDD_PL                               Platform  Supply                          Y24      —     VDD_PL  —

VDD_PL                               Platform  Supply                          AB24     —     VDD_PL  —

VDD_PL                               Platform  Supply                          AD24     —     VDD_PL  —

VDD_PL                               Platform  Supply                          N25      —     VDD_PL  —

VDD_PL                               Platform  Supply                          R25      —     VDD_PL  —

VDD_PL                               Platform  Supply                          U25      —     VDD_PL  —

VDD_PL                               Platform  Supply                          W25      —     VDD_PL  —

VDD_PL                               Platform  Supply                          AA25     —     VDD_PL  —

VDD_PL                               Platform  Supply                          AC25     —     VDD_PL  —

VDD_PL                               Platform  Supply                          N27      —     VDD_PL  —

VDD_PL                               Platform  Supply                          U27      —     VDD_PL  —

VDD_PL                               Platform  Supply                          W28      —     VDD_PL  —

VDD_PL                               Platform  Supply                          AE25     —     VDD_PL  —

VDD_PL                               Platform  Supply                          AF24     —     VDD_PL  —

                          P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale  Semiconductor                                                                                 45
Pin assignments  and reset states

                                   Table  1.  Pins listed by bus (continued)

                 Signal                       Signal description                        Package  Pin   Power   Notes

                                                                              pin number         type  supply

VDD_PL                                        Platform  Supply                          AF22     —     VDD_PL  —

VDD_PL                                        Platform  Supply                          AF20     —     VDD_PL  —

VDD_PL                                        Platform  Supply                          AF16     —     VDD_PL  —

VDD_PL                                        Platform  Supply                          W13      —     VDD_PL  —

VDD_PL                                        Platform  Supply                          AF18     —     VDD_PL  —

VDD_PL                                        Platform  Supply                          V14      —     VDD_PL  —

VDD_PL                                        Platform  Supply                          V18      —     VDD_PL  —

VDD_PL                                        Platform  Supply                          L13      —     VDD_PL  —

VDD_PL                                        Platform  Supply                          L15      —     VDD_PL  —

VDD_PL                                        Platform  Supply                          L17      —     VDD_PL  —

VDD_PL                                        Platform  Supply                          L19      —     VDD_PL  —

VDD_PL                                        Platform  Supply                          L21      —     VDD_PL  —

VDD_PL                                        Platform  Supply                          L23      —     VDD_PL  —

VDD_PL                                        Platform  Supply                          L25      —     VDD_PL  —

VDD_PL                                        Platform  Supply                          AF14     —     VDD_PL  —

VDD_PL                                        Platform  Supply                          N23      —     VDD_PL  —

VDD_PL                                        Platform  Supply                          R23      —     VDD_PL  —

VDD_PL                                        Platform  Supply                          AA23     —     VDD_PL  —

VDD_PL                                        Platform  Supply                          AC23     —     VDD_PL  —

VDD_PL                                        Platform  Supply                          U21      —     VDD_PL  —

VDD_PL                                        Platform  Supply                          W21      —     VDD_PL  —

VDD_PL                                        Platform  Supply                          U15      —     VDD_PL  —

VDD_PL                                        Platform  Supply                          AC21     —     VDD_PL  —

VDD_PL                                        Platform  Supply                          AD22     —     VDD_PL  —

VDD_PL                                        Platform  Supply                          M22      —     VDD_PL  —

VDD_PL                                        Platform  Supply                          N13      —     VDD_PL  —

VDD_PL                                        Platform  Supply                          AC13     —     VDD_PL  —

VDD_PL                                        Platform  Supply                          P22      —     VDD_PL  —

VDD_PL                                        Platform  Supply                          T22      —     VDD_PL  —

VDD_PL                                        Platform  Supply                          Y22      —     VDD_PL  —

VDD_PL                                        Platform  Supply                          AB22     —     VDD_PL  —

VDD_PL                                        Platform  Supply                          AA13     —     VDD_PL  —

VDD_PL                                        Platform  Supply                          R13      —     VDD_PL  —

VDD_PL                                        Platform  Supply                          M14      —     VDD_PL  —

                                   P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

46                                                                                               Freescale Semiconductor
                                                                              Pin assignments and reset states

                         Table  1.  Pins listed by bus (continued)

            Signal                          Signal description                Package  Pin   Power   Notes

                                                                    pin number         type  supply

VDD_PL                              Platform Supply                           U17      —     VDD_PL  —

VDD_PL                              Platform Supply                           U19      —     VDD_PL  —

VDD_PL                              Platform Supply                           T14      —     VDD_PL  —

VDD_PL                              Platform Supply                           AD14     —     VDD_PL  —

VDD_PL                              Platform Supply                           AD16     —     VDD_PL  —

VDD_PL                              Platform Supply                           AD18     —     VDD_PL  —

VDD_PL                              Platform Supply                           AD20     —     VDD_PL  —

VDD_PL                              Platform Supply                           Y14      —     VDD_PL  —

VDD_CA                              Core/L2 Group A Supply                    T20      —     VDD_CA  —

VDD_CA                              Core/L2 Group A Supply                    P20      —     VDD_CA  —

VDD_CA                              Core/L2 Group A Supply                    R21      —     VDD_CA  —

VDD_CA                              Core/L2 Group A Supply                    R19      —     VDD_CA  —

VDD_CA                              Core/L2 Group A Supply                    P14      —     VDD_CA  —

VDD_CA                              Core/L2 Group A Supply                    N19      —     VDD_CA  —

VDD_CA                              Core/L2 Group A Supply                    M20      —     VDD_CA  —

VDD_CA                              Core/L2 Group A Supply                    N21      —     VDD_CA  —

VDD_CA                              Core/L2 Group A Supply                    M16      —     VDD_CA  —

VDD_CA                              Core/L2 Group A Supply                    N15      —     VDD_CA  —

VDD_CA                              Core/L2 Group A Supply                    P16      —     VDD_CA  —

VDD_CA                              Core/L2 Group A Supply                    T16      —     VDD_CA  —

VDD_CA                              Core/L2 Group A Supply                    R17      —     VDD_CA  —

VDD_CA                              Core/L2 Group A Supply                    T18      —     VDD_CA  —

VDD_CA                              Core/L2 Group A Supply                    R15      —     VDD_CA  —

VDD_CA                              Core/L2 Group A Supply                    N17      —     VDD_CA  —

VDD_CA                              Core/L2 Group A Supply                    M18      —     VDD_CA  —

VDD_CA                              Core/L2 Group A Supply                    P18      —     VDD_CA  —

VDD_LP                              Low Power Security Monitor                AD28     —     VDD_LP  —

                                    Supply

AVDD_CC1                            Core Cluster PLL1 Supply                  A20      —     —       13

AVDD_CC2                            Core Cluster PLL2 Supply                  AT18     —     —       13

AVDD_PLAT                           Platform PLL Supply                       AT20     —     —       13

AVDD_DDR                            DDR PLL Supply                            A19      —     —       13

AVDD_FM                             FMan PLL Supply                           AT19     —     —       13

AVDD_SRDS1                          SerDes PLL1 Supply                        A33      —     —       13

                         P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale Semiconductor                                                                                  47
Pin assignments and reset  states

                                   Table  1.  Pins listed by bus (continued)

                 Signal                               Signal description        Package     Pin   Power     Notes

                                                                                pin number  type  supply

AVDD_SRDS2                                    SerDes PLL2 Supply                U36         —     —         13

AVDD_SRDS3                                    SerDes PLL3 Supply                AE35        —     —         13

AVDD_SRDS4                                    SerDes PLL4 Supply                R28         —     —         13

SENSEVDD_PL1                                  Platform Vdd Sense                AF11        —     —         8

SENSEVDD_PL2                                  Platform Vdd Sense                L27         —     —         8

SENSEVDD_CA                                   Core Group A Vdd Sense            K16         —     —         8

USB1_VDD_3P3                                  USB1 PHY Transceiver 3.3V         AL24        —     —         —

                                              Supply

USB1_VDD_3P3                                  USB1 PHY Transceiver 3.3V         AJ25        —     —         —

                                              Supply

USB2_VDD_3P3                                  USB2 PHY Transceiver 3.3V         AJ26        —     —         —

                                              Supply

USB2_VDD_3P3                                  USB2 PHY Transceiver 3.3V         AJ27        —     —         —

                                              Supply

USB1_VDD_1P0                                  USB1 PHY PLL 1.0V Supply          AH25        —     —         —

USB2_VDD_1P0                                  USB2 PHY PLL 1.0V Supply          AH26        —     —         —

                                              Analog Signals

MVREF                                         SSTL_1.5/1.35 Reference Voltage   B19         I     GVDD/2    —

SD_IMP_CAL_TX                                 SerDes transmitter Impedance      AF30        I     200Ω      23

                                              Calibration                                         (±1%) to

                                                                                                  XVDD

SD1_IMP_CAL_TX                                SerDes transmitter Impedance      AA28        I     200Ω      23

                                              Calibration                                         (±1%) to

                                                                                                  XVDD

SD_IMP_CAL_RX                                 SerDes receiver Impedance         B27         I     200Ω      24

                                              Calibration                                         (±1%) to

                                                                                                  SVDD

SD1_IMP_CAL_RX                                SerDes receiver Impedance         AF26        I     200Ω      24

                                              Calibration                                         (±1%) to

                                                                                                  SVDD

TEMP_ANODE                                    Temperature Diode Anode           C21         —     internal  9

                                                                                                  diode

TEMP_CATHODE                                  Temperature Diode Cathode         B21         —     internal  9

                                                                                                  diode

USB1_IBIAS_REXT                               USB PHY1 Reference Bias Current   AM26        —     —         36

                                              Generation

USB2_IBIAS_REXT                               USB PHY2 Reference Bias Current   AM27        —     —         36

                                              Generation

USB1_VDD_1P8_DECAP                            USB1 PHY 1.8V Output to External  AL26        —     —         37

                                              Decap

                           P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

48                                                                                          Freescale Semiconductor
                                                                              Pin assignments and reset states

                         Table  1.  Pins listed by bus (continued)

             Signal                        Signal description                 Package  Pin   Power   Notes

                                                                      pin number       type  supply

USB2_VDD_1P8_DECAP                  USB2 PHY 1.8V Output to External          AL27     —     —       37

                                    Decap

                                    No Connection Pins

NC_A27                              No Connection                             A27      —     —       11

NC_B26                              No Connection                             B26      —     —       11

NC_C19                              No Connection                             C19      —     —       11

NC_C20                              No Connection                             C20      —     —       11

NC_C26                              No Connection                             C26      —     —       11

NC_C27                              No Connection                             C27      —     —       11

NC_D18                              No Connection                             D18      —     —       11

NC_D27                              No Connection                             D27      —     —       11

NC_E16                              No Connection                             E16      —     —       11

NC_E27                              No Connection                             E27      —     —       11

NC_G27                              No Connection                             G27      —     —       11

NC_H12                              No Connection                             H12      —     —       11

NC_H13                              No Connection                             H13      —     —       11

NC_H15                              No Connection                             H15      —     —       11

NC_H27                              No Connection                             H27      —     —       11

NC_J11                              No Connection                             J11      —     —       11

NC_J13                              No Connection                             J13      —     —       11

NC_J14                              No Connection                             J14      —     —       11

NC_K11                              No Connection                             K11      —     —       11

NC_K12                              No Connection                             K12      —     —       11

NC_K13                              No Connection                             K13      —     —       11

NC_K14                              No Connection                             K14      —     —       11

NC_W27                              No Connection                             W27      —     —       11

NC_AG15                             No Connection                             AG15     —     —       11

                                    Reserved Pins

Reserve_A21                                        —                          A21      —     —       41

Reserve_A25                                        —                          A25      —     —       11

Reserve_C32                                        —                          C32      —     —       11

Reserve_D32                                        —                          D32      —     —       11

Reserve_F1                                         —                          F1       —     —       11

Reserve_F2                                         —                          F2       —     —       11

                         P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale Semiconductor                                                                                  49
Pin assignments  and reset  states

                                    Table  1.  Pins  listed by bus (continued)

                 Signal                              Signal  description         Package    Pin   Power   Notes

                                                                                pin number  type  supply

Reserve_G1                                                   —                   G1         —     —       11

Reserve_G2                                                   —                   G2         —     —       11

Reserve_L28                                                  —                   L28        —     GND     21

Reserve_M28                                                  —                   M28        —     GND     21

Reserve_N28                                                  —                   N28        —     GND     21

Reserve_P28                                                  —                   P28        —     GND     21

Reserve_U32                                                  —                   U32        —     —       11

Reserve_U35                                                  —                   U35        —     —       11

Reserve_AD33                                                 —                   AD33       —     —       11

Reserve_AD34                                                 —                   AD34       —     —       11

Reserve_AG11                                                 —                   AG11       —     GND     21

Reserve_AG12                                                 —                   AG12       —     GND     21

Reserve_AG26                                                 —                   AG26       —     —       11

Reserve_AG29                                                 —                   AG29       —     —       11

Reserve_AH11                                                 —                   AH11       —     GND     21

Reserve_AH12                                                 —                   AH12       —     GND     21

Reserve_AH30                                                 —                   AH30       —     —       11

Reserve_AK1                                                  —                   AK1        —     —       11

Reserve_AK2                                                  —                   AK2        —     —       11

Reserve_AL1                                                  —                   AL1        —     —       11

Reserve_AL2                                                  —                   AL2        —     —       11

                            P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

50                                                                                          Freescale Semiconductor
                                                                                             Pin assignments and reset states

                                            Table 1. Pins listed by bus (continued)

                     Signal                          Signal description                      Package     Pin     Power               Notes

                                                                                             pin number  type    supply

Notes:

1. Recommend a weak pull-up resistor (2–10 kΩ) be placed on this pin to OVDD.

2. This pin is an open drain signal.

3. This pin is a reset configuration pin. It has a weak internal pull-up P-FET which is enabled only when the processor is in the

reset state. This pull-up is designed such that it can be overpowered by an external 4.7-kΩ resistor. However, if the signal is

intended to be high after reset, and if there is any device on the net which might pull down the value of the net at reset, then

a pull up or active driver is needed.

4. Functionally, this pin is an output, but structurally it is an I/O because it either samples configuration input during reset or

because it has other manufacturing test functions. This pin is therefore described as an I/O for boundary scan.

5. Recommend a weak pull-up resistor (2–10 kΩ) be placed on this pin to BVDD, to ensure no random chip select assertion due

to possible noise, and so forth.

6. This output is actively driven during reset rather than being three-stated during reset.

7. These JTAG pins have weak internal pull-up P-FETs that are always enabled.

8. These pins are connected to the correspondent power and ground nets internally and may be connected as a differential pair

to be used by the voltage regulators with remote sense function.

9. These pins may be connected to a thermal diode monitoring device such as the ADT7461A only with a clear understanding

that proper thermal diode operation is not implied and the thermal diode feature may not be available in the production device.

11. Do not connect.

12. These are test signals for factory use only and must be pulled up (100 Ω–1 kΩ) to OVDD for normal device operation.

13. Independent supplies derived from board VDD_PL (Core clusters, Platform, DDR) or SVDD (SerDes).

14. Recommend a pull-up resistor of 1-kΩ be placed on this pin to OVDD if I2C interface is used.

15. This pin requires an external 1-kΩ pull-down resistor to prevent PHY from seeing a valid Transmit Enable before it is actively

driven.

16. For DDR3 and DDR3L, Dn_MDIC[0] is grounded through an 40.2-Ω (half-strength mode) precision 1% resistor and

Dn_MDIC[1] is connected to GVDD through an 40.2-Ω (half-strength mode) precision 1% resistor. These pins are used for

automatic calibration of the DDR3 and DDR3L IOs.

18. These pins should be pulled up to 1.2V through a 180Ω ± 1% resistor for EM2_MDC and a 330Ω ± 1% resistor for

EM2_MDIO.

20. Pin has a weak internal pull-up.

21. These pins should be pulled to ground (GND).

22. Ethernet Management interface 2 pins function as open drain I/Os. The interface shall conform to 1.2 V nominal voltage

levels. LVDD must be powered to use this interface.

23. This pin requires a 200-Ω pull-up to XVDD.

24. This pin requires a 200-Ω pull-up to SVDD.

25. This GPIO pin is on LVDD power plane, not OVDD.

26. Functionally, this pin is an I/O, but may act as an output only or an input only depending on the pin mux configuration defined

by the RCW.

27. See Section 3.6, “Connection recommendations,” for additional details on this signal.

28. This signal must be pulled low to GND.

30. Warning, incorrect voltage select settings can lead to irreversible device damage. See Section 3.2, “Supply power default

setting.”

31. SDHC_DAT[4:7] require CVDD = 3.3 V when muxed extended SDHC data signals are enabled via the RCW[SPI] field.

32. The cfg_xvdd_sel(LAD[26]) reset configuration pin must select the correct voltage that is being supplied on the XVDD pin.

Incorrect voltage select settings can lead to irreversible device damage.

                                      P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale Semiconductor                                                                                                              51
Electrical characteristics

                                          Table 1. Pins listed by bus (continued)

                        Signal                      Signal description                         Package     Pin          Power        Notes

                                                                                               pin number  type      supply

33. See Section 2.2, “Power-up sequencing and Section 5, “Security fuse processor,” for additional details on this signal.

35. Pin must NOT be pulled down by a resistor or the component it is connected to during power-on reset.

36. This pin should be connected to GND through a 10kΩ ± 0.1% resistor with a low temperature coefficient of ≤ 25ppm/°C for

    bias generation.

37. A 1uF to 1.5uF capacitor connected to GND is required on this signal. A list of recommended capacitors are shown in

    Section 3.6.4.2, “USBn_VDD_1P8_DECAP capacitor options.”

38. A divider network is required on this signal. See Section 3.6.4.1, “USB divider network.”

39. For systems which boot from local bus (GPCM)-controlled NOR flash or (FCM)-controlled NAND flash, a pullup on LGPL4 is

    required.

40. Functionally, this pin is an input, but structurally it is an I/O because it either samples configuration input during reset or

    because it has other manufacturing test functions. This pin is therefore described as an I/O for boundary scan.

41. If migration from a P4 device, this pin is allowed to be powered by AVDD_CC2. If not migrating, do not connect.

42. The VDD_VID_CA_CB pins are inputs at POR. If a voltage regulator is connected directly to the VID_VDD_CA_CB pins,

    customers need to put weak pull-ups or pull-downs on their board so that their voltage regulator drives a guaranteed-to-work

    voltage with the cores configured to run at a safe frequency for that voltage. This is needed so that a working voltage can be

    applied until the operating voltage is determined (for example, so that PLLs can begin to lock, and so on, during this time frame

    or while the voltage is ramping). The safe boot voltage for the chip is 1.1 V. Note that the P5021 does not require VID to meet

    it's performance and power envelope. All power rails should be fixed at the operating values specified in Table 3.

    “Recommended operating conditions.”

43. VDD_LL should be connected directly to VDD_PL.

44. Normally tied to GND. See the applicable migration application note if moving from P3041 (AN4395) or P5020/P5010

    (AN4400).

2              Electrical characteristics

This section provides the AC and DC electrical specifications for the chip. The chip is currently targeted to these specifications,

some of which are independent of the I/O cell but are included for a more complete reference. These are not purely I/O buffer

design specifications.

2.1            Overall DC electrical characteristics

This section describes the ratings, conditions, and other electrical characteristics.

2.1.1          Absolute maximum ratings

This table provides the absolute maximum ratings.

                                Table 2. Absolute maximum     operating conditions1

                            Parameter                         Symbol                           Maximum value            Unit         Notes

Core group A (core 0,1) supply voltage                        VDD_CA                           –0.3 to 1.32                 V          9,11

Platform supply voltage                                       VDD_PL                           –0.3 to 1.1                  V          9,10,

                                                                                                                                       11

PLL supply voltage (core, platform, DDR)                      AVDD                             –0.3 to 1.1                  V          —

PLL supply voltage (SerDes, filtered from SVDD)               AVDD_SRDS                        –0.3 to 1.1                  V          —

                                P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

52                                                                                                         Freescale Semiconductor
                                                                                            Electrical  characteristics

                         Table 2. Absolute maximum operating      conditions1  (continued)

                         Parameter                                Symbol                Maximum value   Unit  Notes

Fuse programming override supply                                  POVDD                 –0.3 to 1.65    V     1

DUART, I2C, DMA, MPIC, GPIO, system control and power             OVDD                  –0.3 to 3.63    V     —

management, clocking, debug, I/O voltage select, and JTAG I/O

voltage

eSPI, eSHDC                                                       CVDD                  –0.3 to 3.63    V     —

                                                                                        –0.3 to 2.75

                                                                                        –0.3 to 1.98

DDR3 and DDR3L DRAM I/O voltage                                   GVDD                  –0.3 to 1.65    V     —

Enhanced local bus I/O voltage                                    BVDD                  –0.3 to 3.63    V     —

                                                                                        –0.3 to 2.75

                                                                                        –0.3 to 1.98

Core power supply for SerDes transceivers                         SVDD                  –0.3 to 1.1     V     —

Pad power supply for SerDes transceivers                          XVDD                  –0.3 to 1.98    V     —

                                                                                        –0.3 to 1.65

Ethernet I/O, Ethernet management interface 1 (EMI1), 1588, GPIO  LVDD                  –0.3 to 3.63    V     3

                                                                                        –0.3 to 2.75

Ethernet management interface 2 (EMI2)                            —                     –0.3 to 1.32    V     8

USB PHY Transceiver supply voltage                                USB_VDD_3P3           –0.3 to 3.63    V     —

USB PHY PLL supply voltage                                        USB_VDD_1P0           –0.3 to 1.1     V     —

Low-power security monitor supply                                 VDD_LP                –0.3 to 1.1     V     —

                                   P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale Semiconductor                                                                                          53
Electrical characteristics

                            Table 2. Absolute maximum operating conditions1 (continued)

                            Parameter                     Symbol                         Maximum value        Unit                 Notes

Input voltage7   DDR3 and DDR3L DRAM signals              MVIN         –0.3 to (GVDD + 0.3)                   V                    2, 7

                 DDR3 and DDR3L DRAM reference            MVREF        –0.3 to (GVDD/2+ 0.3)                  V                    2, 7

                 Ethernet signals (except EMI2)           LVIN         –0.3 to (LVDD + 0.3)                   V                    3, 7

                 eSPI, eSHDC                              CVIN         –0.3 to (CVDD + 0.3)                   V                    4, 7

                 Enhanced local bus signals               BVIN         –0.3 to (BVDD + 0.3)                   V                    5, 7

                 DUART, I2C, DMA, MPIC, GPIO, system      OVIN         –0.3 to (OVDD + 0.3)                   V                    6, 7

                 control and power management, clocking,

                 debug, I/O voltage select, and JTAG I/O

                 voltage

                 SerDes signals                           XVIN         –0.4 to (XVDD + 0.3)                   V                    7

                 USB PHY transceiver signals              USB_VIN_3P3                    –0.3 to              V                    7

                                                                       (USB_VDD_3P3 + 0.3)

                 Ethernet management interface 2 (EMI2)   —                              –0.3 to (1.2 + 0.3)  V                    7

                 signals

Storage junction temperature range                        Tstg                           –55 to 150           °C                   —

Notes:

1. Functional operating conditions are given in Table 3. Absolute maximum ratings are stress ratings only; functional operation

    at the maximums is not guaranteed. Stresses beyond those listed may affect device reliability or cause permanent damage to

    the device.

2. Caution: MVIN must not exceed GVDD by more than 0.3 V. This limit may be exceeded for a maximum of 20 ms during

    power-on reset and power-down sequences.

3. Caution: LVIN must not exceed LVDD by more than 0.3 V. This limit may be exceeded for a maximum of 20 ms during power-on

    reset and power-down sequences.

4. Caution: CVIN must not exceed CVDD by more than 0.3 V. This limit may be exceeded for a maximum of 20 ms during

    power-on reset and power-down sequences.

5. Caution: BVIN must not exceed BVDD by more than 0.3 V. This limit may be exceeded for a maximum of 20 ms during power-on

    reset and power-down sequences.

6. Caution: OVIN must not exceed OVDD by more than 0.3 V. This limit may be exceeded for a maximum of 20 ms during

    power-on reset and power-down sequences.

7. (C,X,B,G,L,O)VIN may overshoot (for VIH) or undershoot (for VIL) to the voltages and maximum duration shown in Figure 7.

8. Ethernet Management interface 2 pins function as open drain I/Os. The interface shall conform to 1.2 V nominal voltage levels.

    LVDD must be powered to use this interface.

9. Supply voltage specified at the voltage sense pin. Voltage input pins should be regulated to provide specified voltage at the

    sense pin.

10. Implementation may choose either VDD_PL pin for feedback loop. If the platform and core groups are supplied by a single

    regulator, it is recommended that VDD_CA be used.

11. VDD_PL voltage must not exceed VDD_CA.

                                    P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

54                                                                                       Freescale Semiconductor
                                                                                     Electrical characteristics

2.1.2    Recommended operating conditions

This table provides the recommended operating conditions for this device. Note that proper device operation outside these

conditions is not guaranteed.

                                   Table 3. Recommended operating conditions

                               Parameter                          Symbol             Recommended  Unit                     Notes

                                                                                     value

Core group A (core 0,1) supply voltage                            VDD_CA       1.1 ± 50mV (core   V                        1,6

                                                                                     frequency ≤

                                                                                     2000 MHz)

                                                                               1.2V ± 30mV (core

                                                                                     frequency >

                                                                                     2000 MHz)

Platform supply voltage                                           VDD_PL             1.0 ± 50mV   V                        1,6

PLL supply voltage (core, platform, DDR, FMan)                    AVDD               1.0 ± 50mV   V                        —

PLL supply voltage (SerDes)                                       AVDD_SRDS          1.0 ± 50mV   V                        —

Fuse programming override supply                                  POVDD              1.5 ± 75mV   V                        2

DUART, I2C, DMA, MPIC, GPIO, system control and power             OVDD               3.3 ± 165mV  V                        —

management, clocking, debug, I/O voltage select, and JTAG  I/O

voltage

eSPI, eSDHC                                                       CVDD               3.3 ± 165mV  V                        —

                                                                                     2.5 ± 125mV

                                                                                     1.8 ± 90mV

DDR DRAM I/O voltage                DDR3                          GVDD               1.5 ± 75mV   V                        —

                                    DDR3L                                            1.35 ± 67mV

Enhanced local bus I/O voltage                                    BVDD               3.3 ± 165mV  V                        —

                                                                                     2.5 ± 125mV

                                                                                     1.8 ± 90mV

Main power supply for internal circuitry of SerDes and pad power  SVDD               1.0 + 50mV   V                        —

supply for SerDes receiver                                                           1.0 – 30mV

Pad power supply for SerDes transmitter                           XVDD               1.8 ± 90mV   V                        —

                                                                                     1.5 ± 75mV

Ethernet I/O, Ethernet Management interface 1 (EMI1), 1588, GPIO  LVDD               3.3 ± 165mV  V                        3

                                                                                     2.5 ± 125mV

USB PHY transceiver supply voltage                                USB_VDD_3P3        3.3 ± 165mV  V                        —

USB PHY PLL supply voltage                                        USB_VDD_1P0        1.0 ± 50mV   V                        —

Low-power security monitor supply                                 VDD_LP             1.0 ± 50mV   V                        —

                                P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale Semiconductor                                                                                                           55
Electrical characteristics

                            Table 3. Recommended operating conditions (continued)

                                 Parameter                                 Symbol       Recommended             Unit        Notes

                                                                                                         value

    Input voltage                DDR3 and DDR3L DRAM                       MVIN         GND to GVDD             V              7

                                 signals

                                 DDR3 and DDR3L DRAM                       MVREF        GVDD/2 ± 1%             V              7

                                 reference

                                 Ethernet signals (except EMI2)            LVIN         GND to LVDD             V              7

                                 eSPI, eSHDC                               CVIN         GND to CVDD             V              7

                                 Enhanced local bus signals                BVIN         GND to BVDD             V              7

                                 DUART, I2C, DMA, MPIC, GPIO,              OVIN         GND to OVDD             V              7

                                 system control and power

                                 management, clocking, debug,

                                 I/O voltage select, and JTAG I/O

                                 voltage

                                 SerDes signals                            SVIN         GND to SVDD             V              7

                                 USB PHY Transceiver signals               USB_VIN_3P3  GND to                  V              7

                                                                                        USB_VDD_3P3

                                 Ethernet Management interface                 —        GND to 1.2V             V              4, 7

                                 2 (EMI2) signals

    Operating Temperature range  Normal Operation                              TA,      TA = 0 (min) to         °C             —

                                                                               TJ       TJ = 105 (max)

                                                                                        (90 (max) core

                                                                                        frequency > 2000

                                                                                                         MHz)

                                 Extended Temperature                          TA,      TA = -40 (min) to       °C             —

                                                                               TJ       TJ = 105 (max)

                                 Secure Boot Fuse Programming                  TA,      TA = 0 (min) to         °C             2

                                                                               TJ       TJ = 70 (max)

    Notes:

    1. VDD_PL voltage must not exceed VDD_CA.

    2. POVDD must be supplied 1.5 V and the chip must operate in the specified fuse programming temperature range only

    during secure boot fuse programming. For all other operating conditions, POVDD must be tied to GND, subject to the

    power sequencing constraints shown in Section 2.2, “Power-up sequencing.”

    3. Selecting RGMII limits LVDD to 2.5V.

    4. Ethernet Management interface 2 pins function as open drain I/Os. The interface shall conform to 1.2 V nominal voltage

    levels. LVDD must be powered to use this interface.6. Supply voltage specified at the voltage sense pin. Voltage input

    pins must be regulated to provide specified voltage at the sense pin.

    7. All input signals must increase/decrease monotonically throughout the entire rise/fall duration.

                                 P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

56                                                                                                              Freescale Semiconductor
                                                                                             Electrical characteristics

This figure shows the undershoot and overshoot voltages at the interfaces of the chip.

       Nominal C/X/B/G/L/OVDD + 20%

                         C/X/B/G/L/OVDD + 5%

VIH                           C/X/B/G/L/OVDD

                                      GND

                              GND – 0.3V

                         VIL

                              GND – 0.7 V        Not to Exceed                          10%

Note:                                            of tCLOCK

tCLOCK refers to the clock period associated with the respective interface:

For I2C, tCLOCK refers to SYSCLK.

For DDR GVDD, tCLOCK refers to Dn_MCK.

For eSPI CVDD, tCLOCK refers to SPI_CLK.

For eLBC BVDD, tCLOCK refers to LCLK.

For SerDes XVDD, tCLOCK refers to SD_REF_CLK.

For dTSEC LVDD, tCLOCK refers to EC_GTX_CLK125.

For JTAG OVDD, tCLOCK refers to TCK.

       Figure 7. Overshoot/Undershoot voltage for BVDD/GVDD/LVDD/OVDD

The core and platform voltages must always be provided at nominal 1.0 V or 1.2 V. See Table 3 for the actual recommended

core voltage conditions. Voltage to the processor interface I/Os is provided through separate sets of supply pins and must be

provided at the voltages shown in Table 3. The input voltage threshold scales with respect to the associated I/O supply voltage.

CVDD, BVDD, OVDD, and LVDD-based receivers are simple CMOS I/O circuits and satisfy appropriate LVCMOS type

specifications. The DDR SDRAM interface uses differential receivers referenced by the externally supplied MVREF signal

(nominally set to GVDD/2) as is appropriate for the SSTL_1.5 electrical signaling standard. The DDR DQS receivers cannot be

operated in single-ended fashion. The complement signal must be properly driven and cannot be grounded.

                         P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale Semiconductor                                                                                                           57
Electrical characteristics

2.1.3         Output driver characteristics

This table provides information about the characteristics of the output driver strengths. The values are preliminary estimates.

                                           Table 4.     Output drive capability

                        Driver type                     Output impedance (Ω)                  (Nominal) supply              Notes

                                                                                              voltage

Local bus interface utilities signals                            45                           BVDD = 3.3 V                       —

                                                                 45                           BVDD = 2.5 V

                                                                 45                           BVDD = 1.8 V

DDR3 signal                                             20 (full-strength mode)               GVDD = 1.5 V                       1

                                                        40 (half-strength mode)

DDR3L signal                                            20 (full-strength mode)               GVDD = 1.35 V                      1

                                                        40 (half-strength mode)

eTSEC/10/100 signals                                             45                           LVDD = 3.3 V                       —

                                                                 45                           LVDD = 2.5 V

DUART, system control,  JTAG                                     45                           OVDD = 3.3 V                       —

I2C                                                              45                           OVDD = 3.3 V                       —

eSPI and SD/MMC                                                  45                           CVDD = 3.3 V                       —

                                                                 45                           CVDD = 2.5 V

                                                                 45                           CVDD = 1.8 V

Note:

1. The drive strength of the DDR3 or   DDR3L interface  in half-strength mode is at Tj = 105  °C and at GVDD (min).

2.2         Power-up sequencing

The chip requires that its power rails be applied in a specific sequence in order to ensure proper device operation. These

requirements are as follows for power up:

     1.  Bring up OVDD, LVDD, BVDD, CVDD, and USB_VDD_3P3. Drive POVDD = GND.

         —    PORESET input must be driven asserted and held during this step

         —    IO_VSEL inputs must be driven during this step and held stable during normal operation.

         —    USB_VDD_3P3 rise time (10% to 90%) has a minimum of 350 μs.

     2.  Bring up VDD_PL, VDD_CA, SVDD, AVDD (cores, platform, DDR, SerDes) and USB_VDD_1P0. VDD_PL and

         USB_VDD_1P0 must be ramped up simultaneously.

     3.  Bring up GVDD and XVDD.

     4.  Negate PORESET input as long as the required assertion/hold time has been met per Table 15.

     5.  For secure boot fuse programming: After negation of PORESET, drive POVDD = 1.5 V after a required minimum

         delay per Table 5. After fuse programming is completed, it is required to return POVDD = GND before the system             is

         power cycled (PORESET assertion) or powered down (VDD_PL ramp down) per the required timing specified in

         Table 5. See Section 5, “Security fuse processor,” for additional details.

                                                        WARNING

              Only two secure boot fuse programming events are permitted per lifetime of a device.

              No activity other than that required for secure boot fuse programming is permitted while

              POVDD driven to any voltage above GND, including the reading of the fuse block. The

              reading of the fuse block may only occur while POVDD = GND.

                                       P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

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                                                                                                       Electrical characteristics

                                                           WARNING

              Only 100,000 POR cycles are permitted per lifetime of a device.

                                                           WARNING

              While VDD is ramping, current may be supplied from VDD through the P5021 to GVDD.

              Nevertheless, GVDD from an external supply should follow the sequencing described

              above.

All supplies must be at their stable values within 75 ms.

Items on the same line have no ordering requirement with respect to one another. Items on separate lines must be ordered

sequentially such that voltage rails on a previous step must reach 90% of their value before the voltage rails on the current step

reach 10% of theirs.

This figure provides the POVDD timing diagram.

                                                                Fuse programming 1

                      POVDD                                10% POVDD                     10% POVDD

                      VDD_PL                                                             90% VDD_PL

                                                                                                    tPOVDD_VDD

                      PORESET                   90% OVDD              tPOVDD_PROG        90% OVDD

                                                              tPOVDD_DELAY                          tPOVDD_RST

                           NOTE: POVDD must be stable at 1.5 V prior to initiating fuse programming.

                                    Figure 8. POVDD timing diagram

This table provides information on the power-down and power-up sequence parameters for POVDD.

                                                Table 5. POVDD timing 5

              Driver type                                  Min                      Max                Unit                   Notes

tPOVDD_DELAY                                               100                      —               SYSCLKs                         1

tPOVDD_PROG                                                0                        —                  μs                           2

tPOVDD_VDD                                                 0                        —                  μs                           3

tPOVDD_RST                                                 0                        —                  μs                           4

Notes:

1. Delay required from the negation of PORESET to driving POVDD ramp up. Delay measured from PORESET negation at 90%

OVDD to 10% POVDD ramp up.

2. Delay required from fuse programming finished to POVDD ramp down start. Fuse programming must complete while POVDD

is stable at 1.5 V. No activity other than that required for secure boot fuse programming is permitted while POVDD driven to

any voltage above GND, including the reading of the fuse block. The reading of the fuse block may only occur while POVDD =

GND. After fuse programming is completed, it is required to return POVDD = GND.

3. Delay required from POVDD ramp down complete to VDD_PL ramp down start. POVDD must be grounded to minimum 10%

POVDD before VDD_PL is at 90% VDD.

4. Delay required from POVDD ramp down complete to PORESET assertion. POVDD must be grounded to minimum 10% POVDD

before PORESET assertion reaches 90% OVDD.

5. Only two secure boot fuse programming events are permitted per lifetime of a device.

To guarantee MCKE low during power up, the above sequencing for GVDD is required. If there is no concern about any of the

DDR signals being in an indeterminate state during power up, the sequencing for GVDD is not required.

                               P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale Semiconductor                                                                                                                59
Electrical characteristics

                                                      WARNING

             Incorrect voltage select settings can lead to irreversible device damage. See Section 3.2,

             “Supply power default setting.”

                                                      NOTE

             From a system standpoint, if any of the I/O power supplies ramp prior to the VDD_CA, or

             VDD_PL supplies, the I/Os associated with that I/O supply may drive a logic one or zero

             during power-up, and extra current may be drawn by the device.

2.3          Power-down requirements

The power-down cycle must complete such that power supply values are below 0.4 V before a new power-up cycle can be

started.

If performing secure boot fuse programming per Section 2.2, “Power-up sequencing,” it is required that POVDD = GND before

the system is power cycled (PORESET assertion) or powered down (VDD_PL ramp down) per the required timing specified in

Table 5.

VDD_PL and USB_VDD_1P0 must be ramped down simultaneously. USB_VDD_1P8_DECAP should starts ramping down only

after USB_VDD_3P3 is below 1.65 V.

2.4          Power characteristics

This table shows the power dissipations of the VDD_CA, SVDD, and VDD_PL supply for various operating platform clock

frequencies versus the core and DDR clock frequencies for the chip.

                                             Table 6. Power dissipation

                            DDR                                                Core

    Power    Core   Plat    data    FM freq  VDD_PL,  VDD_CA         Junction  and plat-  VDD_PL  VDD_CA      SVDD

    Mode     freq   freq    rate    (MHz)     SVDD    (V)            temp      form       power   power       power     Note

             (MHz)  (MHz)   (MHz)             (V)                    (°C)      power1     (W)            (W)  (W)

                                                                               (W)

    Typical                                                          65        23         —              —    —            —

Thermal      2200   800     1600    600       1.0     1.2                      33         —              —    —            —

                                                                     90

Maximum                                                                        34         17             15   15           2.2

    Typical                                                          65        21         —              —    —            —

Thermal      2000   700     1333    600       1.0     1.1                      30         —              —    —            —

                                                                     105

Maximum                                                                        31         16             13   13           2.2

                                  P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

60                                                                                                Freescale Semiconductor
                                                                                                       Electrical characteristics

                                         Table 6. Power dissipation (continued)

                              DDR                                                   Core

Power    Core          Plat   data   FM freq    VDD_PL,    VDD_CA         Junction  and plat-  VDD_PL  VDD_CA         SVDD

Mode             freq  freq   rate       (MHz)  SVDD       (V)            temp      form       power   power          power    Note

         (MHz)         (MHz)  (MHz)             (V)                       (°C)      power1     (W)             (W)        (W)

                                                                                    (W)

Typical                                                                   65        20         —               —          —    —

Thermal  1800          600    1200       450    1.0        1.1                      29         —               —          —    —

                                                                          105

Maximum                                                                             30         15              13         13   2.2

Notes:

1. Combined power of VDD_PL, VDD_CA, SVDD with both DDR controllers and all SerDes banks active. Does not include I/O

power.

2. Typical power assumes Dhrystone running with activity factor of 80% (on all cores) and executing DMA on the platform with

90% activity factor.

3. Typical power based on nominal processed device.

4. Maximum power assumes Dhrystone running with activity factor at 100% (on all cores) and executing DMA on the platform

at 100% activity factor.

5. Thermal power assumes Dhrystone running with activity factor of 80% (on all cores) and executing DMA on the platform at

90% activity factor.

6. Maximum power provided for power supply design sizing.

7. Thermal and maximum power are based on worst case processed device.

This table shows  the  estimated power dissipation on the AVDD and AVDD_SRDS supplies          for the chip’s  PLLs,  at  allowable

voltage levels.

                                              Table 7. AVDD power dissipation

                                 AVDDs          Typical    Maximum                  Unit       Notes

                              AVDD_DDR          5                  15               mW         1

                              AVDD_CC1          5                  15               mW

                              AVDD_CC2          5                  15               mW

                              AVDD_PLAT         5                  15               mW

                              AVDD_FM           5                  15               mW

                              AVDD_SRDS1        —                  36               mW         2

                              AVDD_SRDS2        —                  36               mW

                              AVDD_SRDS3        —                  36               mW

                              AVDD_SRDS4        —                  36               mW

                              USB_VDD_1P0       —                  10               mW         3

                                 VDD_LP         —                      5            mW

                          Note:

                          1. VDD_CA = 1.2 V,    TA = 80°C, TJ = 105°C

                          2. VDD_PL, SVDD =     1.0 V, TA = 80°C, TJ = 105°C

                          3. USB_VDD_1P0,       VDD_LP = 1.0 V, TA = 80°C, TJ   =   105°C

                                    P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale Semiconductor                                                                                                              61
Electrical characteristics

This table shows the estimated power dissipation on the POVDD supply for the chip, at allowable voltage levels.

                                         Table 8. POVDD power dissipation

                        Supply                              Maximum                   Unit                        Notes

                        POVDD                               450                       mW                                1

Note:

1. To ensure device reliability, fuse programming must be performed within the recommended fuse programming temperature

    range per Table 3.

This table shows the estimated power dissipation on the VDD_LP supply for the chip, at allowable voltage levels.

                                         Table 9. VDD_LP Power Dissipation

                        Supply                              Maximum                   Unit                        Note

       VDD_LP (P5021 on, 105C)                              1.5                       mW                                1

       VDD_LP (P5021 off, 70C)                              195                       uW                                2

       VDD_LP (P5021 off, 40C)                              132                       uW                                2

Note:

1.  VDD_LP = 1.0 V, TJ = 105°C.

2.  When P5021 is off, VDD_LP may be supplied by battery power to the Zeroizable Master Key and other Trust Architecture

    state. Board should implement a PMIC which switches VDD_LP to battery when P5021 is powered down. See P5040

    Reference Manual Trust Architecture chapter for more information.

2.5    Thermal

This table shows the thermal characteristics for the chip.

                                         Table 10. Package thermal characteristics 6

                        Rating                                   Board               Symbol  Value                Unit     Notes

Junction to ambient, natural convection                     Single-layer board (1s)  RΘJA    14                   °C/W     1, 2

Junction to ambient, natural convection                     Four-layer board (2s2p)  RΘJA    10                   °C/W     1, 2

Junction to ambient (at 200 ft./min.)                       Single-layer board (1s)  RΘJMA   9                    °C/W     1, 2

Junction to ambient (at 200 ft./min.)                       Four-layer board (2s2p)  RΘJMA   7                    °C/W     1, 2

                                       P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

62                                                                                           Freescale Semiconductor
                                                                                                       Electrical characteristics

                         Table 10. Package thermal characteristics (continued)6

                         Rating                                      Board              Symbol    Value      Unit  Notes

Junction to board                                                    —                  RΘJB           3     °C/W                3

Junction to case top                                                 —                  RΘJCtop        0.44  °C/W                4

Junction to lid top                                                  —                  RΘJClid        0.17  °C/W                5

Notes:

1. Junction temperature is a function of die size, on-chip power dissipation, package thermal resistance, mounting site (board)

temperature, ambient temperature, air flow, power dissipation of other components on the board, and board thermal

resistance.

2. Junction-to-board thermal resistance determined per JEDEC JESD51-8. Thermal test board meets JEDEC specification for

the specified package.

3. Junction-to-case at the top of the package determined using MIL-STD 883 Method 1012.1. The cold plate temperature is used

for the case temperature. Reported value includes the thermal resistance of the interface layer.

4. Junction-to-Lid-Top thermal resistance determined using the using MIL-STD 883 Method 1012.1. However, instead of the cold

plate, the lid top temperature is used here for the reference case temperature. The reported value does not include the thermal

resistance of the interface layer between the package and cold plate.

5. Junction-to-lid-top thermal resistance determined using the using MIL-STD 883 Method 1012.1. However, instead of the cold

plate, the lid top temperature is used here for the reference case temperature. Reported value does not include the thermal

resistance of the interface layer between the package and cold plate.

6. Reference Section 3.8, “Thermal management information,” for additional details.

2.6     Input clocks

This section discusses the system clock timing specifications for DC and AC power, spread spectrum sources, real time clock

timing, and dTSEC gigabit Ethernet reference clocks AC timing.

2.6.1        System clock (SYSCLK) timing specifications

This table provides the system clock (SYSCLK) DC specifications.

                         Table 11. SYSCLK DC electrical characteristics (OVDD = 3.3 V)

For recommended operating conditions, see Table 3.

             Parameter              Symbol                      Min         Typical               Max        Unit  Notes

Input high voltage                                  VIH         2.0                  —            —          V                   1

Input low voltage                                   VIL         —                    —            0.8        V                   1

Input current (OVIN= 0 V or OVIN =                  IIN         —                    —            ±40        μA                  2

OVDD)

Notes:

1. The min VILand max VIH values are based on the respective min and max OVIN values found in Table 3.

2. The symbol OVIN, in this case, represents the OVIN symbol referenced in Section 2.1.2, “Recommended operating conditions.”

                                    P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale Semiconductor                                                                                                             63
Electrical characteristics

This table provides the system clock (SYSCLK) AC timing specifications.

                                     Table 12. SYSCLK AC timing specifications

For recommended operating conditions, see Table 3.

        Parameter/Condition                    Symbol              Min                Typ          Max             Unit         Notes

SYSCLK frequency                               fSYSCLK             100                —            166             MHz          1, 2

SYSCLK cycle time                              tSYSCLK                6               —            10              ns           1, 2

SYSCLK duty cycle                    tKHK / tSYSCLK                40                 —            60              %             2

SYSCLK slew rate                                    —                 1               —            4               V/ns          3

SYSCLK peak period jitter                           —              —                  —            150             ps            —

SYSCLK jitter phase noise                           —              —                  —            500             KHz           4

AC Input Swing Limits at 3.3 V OVDD                 ΔVAC           1.9                —            —               V             —

Notes:

1. Caution: The relevant clock ratio settings must be chosen such that the resulting       SYSCLK  frequency,  do  not exceed their

    respective maximum or minimum operating frequencies.

2. Measured at the rising edge and/or the falling edge at OVDD/2.

3. Slew rate as measured from ±0.3 ΔVAC at center of peak to peak voltage at clock         input.

4. Phase noise is calculated as FFT of TIE jitter.

2.6.2   Spread-spectrum sources recommendations

Spread-spectrum clock sources is an increasingly popular way to control electromagnetic interference emissions (EMI) by

spreading the emitted noise to a wider spectrum and reducing the peak noise magnitude in order to meet industry and

government requirements. These clock sources intentionally add long-term jitter to diffuse the EMI spectral content. The jitter

specification given in Table 13 considers short-term (cycle-to-cycle) jitter only. The clock generator’s cycle-to-cycle output

jitter should meet the chip’s input cycle-to-cycle jitter requirement. Frequency modulation and spread are separate concerns;

the chip is compatible with spread spectrum sources if the recommendations listed in Table 13 are observed.

                            Table 13. Spread-spectrum clock source recommendations

For recommended operating conditions, see Table 3.

                      Parameter                           Min                         Max             Unit               Notes

Frequency modulation                                               —                  60              kHz                —

Frequency spread                                                   —                  1.0               %                1, 2

Notes:

1. SYSCLK frequencies that result from frequency spreading and the resulting core frequency must meet the minimum and

    maximum specifications given in Table 12.

2. Maximum spread spectrum frequency may not result in exceeding any maximum operating frequency of the device.

                                                          CAUTION

                  The processor’s minimum and maximum SYSCLK and core/platform/DDR frequencies

                  must not be exceeded regardless of the type of clock source. Therefore, systems in which

                  the processor is operated at its maximum rated core/platform/DDR frequency should avoid

                  violating the stated limits by using down-spreading only.

                                 P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

64                                                                                                      Freescale Semiconductor
                                                                                                      Electrical characteristics

2.6.3    Real time clock timing

The real time clock timing (RTC) input is sampled by the platform clock. The output of the sampling latch is then used as an

input to the counters of the MPIC and the time base unit of the core; there is no need for jitter specification. The minimum pulse

width of the RTC signal should be greater than 16× the period of the platform clock with a 50% duty cycle. There is no minimum

RTC frequency; RTC may be grounded if not needed.

2.6.4    dTSEC gigabit Ethernet reference clock timing

This table provides the dTSEC gigabit Ethernet reference clocks AC timing specifications.

                          Table 14. EC_GTX_CLK125 AC timing specifications

         Parameter/Condition                    Symbol               Min     Typical             Max        Unit       Notes

EC_GTX_CLK125 frequency                            tG125             —         125               —          MHz                     —

EC_GTX_CLK125 cycle time                           tG125             —         8                 —             ns                   —

EC_GTX_CLK125 rise and fall time                tG125R/tG125F        —         —                               ns                    1

                          LVDD = 2.5 V                                                           0.75

                          LVDD = 3.3 V                                                           1.0

EC_GTX_CLK125 duty cycle                        tG125H/tG125                   —                               %                     2

         1000Base-T for RGMII                                        47                          53

EC_GTX_CLK125 jitter                               —                 —         —                 ± 150         ps                    2

Note:

1. Rise and fall times for EC_GTX_CLK125 are measured from 20% to 80% (rise time) and 80% to 20% (fall time) of LVDD.

2. EC_GTX_CLK125 is used to generate the GTX clock for the dTSEC transmitter with 2% degradation. EC_GTX_CLK125 duty

cycle can be loosened from 47%/53% as long as the PHY device can tolerate the duty cycle generated by the dTSEC

GTX_CLK. See Section 2.12.2.3, “RGMII AC timing specifications,” for duty cycle for 10Base-T and 100Base-T reference

clock.

2.6.5    Other input clocks

A description of the overall clocking of this device is available in the applicable chip reference manual in the form of a clock

subsystem block diagram. For information on the input clock requirements of functional blocks sourced external of the device,

such as SerDes, Ethernet Management, eSDHC, Local bus, see the specific interface section.

2.7      RESET initialization

This section describes the AC electrical specifications for the RESET initialization timing requirements. This table provides the

RESET initialization AC timing specifications.

                              Table 15. RESET initialization timing specifications

                          Parameter                                       Min               Max         Unit1          Notes

Required assertion time of PORESET                                        1                 —           ms                        3

Required input assertion time of HRESET                                   32                —           SYSCLKs        1, 2

Input setup time for POR configurations with respect to negation of       4                 —           SYSCLKs                   1

PORESET

                                  P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale Semiconductor                                                                                                                 65
Electrical characteristics

                            Table 15. RESET initialization timing specifications (continued)

                             Parameter                                        Min                   Max           Unit1        Notes

Input hold time for all POR configurations with respect to negation of        2                     —        SYSCLKs                 1

PORESET

Maximum valid-to-high impedance time for actively driven POR                  —                     5        SYSCLKs                 1

configurations with respect to negation of PORESET

Notes:

1. SYSCLK is the primary clock input for the chip.

2. The device asserts HRESET as an output when PORESET is asserted to initiate the power-on reset process. The device

    releases HRESET sometime after PORESET is negated. The exact sequencing of HRESET negation is documented in

    Section 4.4.1 “Power-On Reset Sequence,” of the applicable chip reference manual.

3. PORESET must be driven asserted before the core and platform power supplies are powered up , see Section 2.2, “Power-up

    sequencing.”

This table provides the PLL lock times.

                                                    Table 16. PLL lock times

                  Parameter                         Min                 Max                            Unit                   Notes

PLL lock times                                      —                   100                              μs                    —

2.8      Power-on ramp rate

This section describes the AC electrical specifications for the power-on ramp rate requirements. Controlling the maximum

Power-On Ramp Rate is required to avoid falsely triggering the ESD circuitry. This table provides the power supply ramp rate

specifications.

                                            Table 17. Power supply ramp rate

                                         Parameter                                                  Min      Max         Unit     Notes

Required ramp rate for all voltage supplies (including OVDD/CVDD/                                   —        36000       V/s         1, 2

GVDD/BVDD/SVDD/XVDD/LVDD all VDD supplies, MVREF and all AVDD supplies.)

Notes:

1. Ramp rate is specified as a linear ramp from 10 to 90%. If non-linear (for example, exponential), the maximum rate of change

    from 200 to 500 mV is the most critical as this range might falsely trigger the ESD circuitry.

2. Over full recommended operating temperature range (see Table 3).

2.9      DDR3 and DDR3L SDRAM controller

This section describes the DC and AC electrical specifications for the DDR3 and DDR3L SDRAM controller interface. Note

that the required GVDD(typ) voltage is 1.5 V when interfacing to DDR3 SDRAM and GVDD(typ) voltage is 1.35 V when

interfacing to DDR3L SDRAM.

                                                         NOTE

                  When operating at DDR data rates of 1600 MT/s only one dual-ranked module per memory

                  controller is supported.

                             P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

66                                                                                                           Freescale Semiconductor
                                                                                                  Electrical characteristics

2.9.1   DDR3 and DDR3L SDRAM interface DC electrical characteristics

This table provides the recommended operating conditions for the DDR SDRAM controller when interfacing to DDR3

SDRAM.

                   Table 18. DDR3 SDRAM interface DC electrical characteristics (GVDD = 1.5 V)1

For recommended operating conditions, see Table 3.

                    Parameter                       Symbol  Min                      Max              Unit                Note

I/O reference voltage                               MVREF   0.49 × GVDD              0.51 × GVDD      V          2, 3, 4

Input high voltage                                  VIH     MVREF + 0.100            GVDD             V                               5

Input low voltage                                   VIL     GND                      MVREF – 0.100    V                               5

I/O leakage current                                 IOZ     –50                      50               μA                              6

Notes:

1. GVDD is expected to be within 50 mV of the DRAM’s voltage supply at all times. The DRAM’s and memory controller’s voltage

supply may or may not be from the same source.

2. MVREF is expected to be equal to 0.5 × GVDD and to track GVDD DC variations as measured at the receiver. Peak-to-peak

noise on MVREF may not exceed the MVREF DC level by more than ±1% of the DC value (that is, ±15 mV).

3. VTT is not applied directly to the device. It is the supply to which far end signal termination is made, and it is expected to be

equal to MVREF with a min value of MVREF – 0.04 and a max value of MVREF + 0.04. VTT should track variations in the DC

level of MVREF.

4. The voltage regulator for MVREF must meet the specifications stated in Table 21.

5. Input capacitance load for DQ, DQS, and DQS are available in the IBIS models.

6. Output leakage is measured with all outputs disabled, 0 V ≤ VOUT ≤ GVDD.

This table provides the recommended operating conditions for the DDR SDRAM controller when interfacing to DDR3L

SDRAM.

        Table 19. DDR3L SDRAM interface DC electrical characteristics (GVDD = 1.35 V)1

For recommended operating conditions, see Table 3.

                    Parameter                       Symbol  Min                      Max              Unit                Note

I/O reference voltage                               MVREF   0.49 × GVDD              0.51 × GVDD      V          2, 3, 4

Input high voltage                                  VIH     MVREF + 0.090            GVDD             V                               5

Input low voltage                                   VIL     GND                      MVREF – 0.090    V                               5

                               P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale Semiconductor                                                                                                                  67
Electrical characteristics

        Table 19. DDR3L SDRAM interface DC electrical characteristics (GVDD = 1.35 V)1 (continued)

For recommended operating conditions, see Table 3.

                     Parameter                      Symbol        Min                         Max              Unit         Note

I/O leakage current                                 IOZ           –50                         50                   μA                 6

Output high current (VOUT = 0.641 V)                IOH                       —               –23.3                mA                 7, 8

Output low current (VOUT = 0.641 V)                 IOL           23.3                        —                    mA                 7, 8

Notes:

1. GVDD is expected to be within 50 mV of the DRAM’s voltage supply at all times. The DRAM’s and memory controller’s voltage

    supply may or may not be from the same source.

2. MVREF is expected to be equal to 0.5 × GVDD and to track GVDD DC variations as measured at the receiver. Peak-to-peak

    noise on MVREF may not exceed the MVREF DC level by more than ±1% of the DC value (that is, ±13.5 mV).

3. VTT is not applied directly to the device. It is the supply to which far end signal termination is made, and it is expected to be

    equal to MVREF with a min value of MVREF – 0.04 and a max value of MVREF + 0.04. VTT should track variations in the DC

    level of MVREF.

4. The voltage regulator for MVREF must meet the specifications stated in Table 21.

5. Input capacitance load for DQ, DQS, and DQS are available in the IBIS models.

6. Output leakage is measured with all outputs disabled, 0 V ≤ VOUT ≤ GVDD.

7. Refer to the IBIS model for the complete output IV curve characteristics.

8. IOH and IOL are measured at GVDD = 1.283 V

This table provides the DDR controller interface capacitance for DDR3 and DDR3L.

                                    Table 20. DDR3 and DDR3L SDRAM Capacitance

For recommended operating conditions, see Table 3.

                     Parameter                           Symbol                  Min          Max     Unit             Notes

Input/output capacitance: DQ, DQS, DQS                      CIO                  6            8                pF           1, 2

Delta input/output capacitance: DQ, DQS, DQS                CDIO                 —            0.5              pF           1, 2

Notes:

1. This parameter is sampled. GVDD = 1.5 V ± 0.075 V (for DDR3), f = 1 MHz, TA = 25 °C, VOUT       =  GVDD/2,

    VOUT (peak-to-peak) = 0.150 V.

2. This parameter is sampled. GVDD = 1.35 V – 0.067 V ÷ + 0.100 V (for DDR3L), f = 1 MHz, TA       =  25 °C, VOUT  =   GVDD/2,

    VOUT (peak-to-peak) = 0.167 V.

This table provides the current draw characteristics for MVREF.

                                    Table 21. Current Draw Characteristics for MVREF

For recommended operating conditions, see Table 3.

                     Parameter                      Symbol        Min                         Max              Unit    Notes

Current draw for DDR3 SDRAM for MVREF               MVREF                     —               1250                 μA                 —

Current draw for DDR3L SDRAM for MVREF              MVREF                     —               1250                 μA                 —

                                     P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

68                                                                                                    Freescale Semiconductor
                                                                                                Electrical characteristics

2.9.2    DDR3 and DDR3L SDRAM interface AC timing specifications

This section provides the AC timing specifications for the DDR SDRAM controller interface. The DDR controller supports

DDR3 and DDR3L memories. Note that the required GVDD(typ) voltage is 1.5 V when interfacing to DDR3 SDRAM and the

required GVDD(typ) voltage is 1.35 V when interfacing to DDR3L SDRAM.

2.9.2.1  DDR3 and DDR3L SDRAM interface input AC timing specifications

This table provides the input AC timing specifications for the DDR controller when interfacing to DDR3 SDRAM.

                         Table 22. DDR3 SDRAM interface input AC timing specifications

For recommended operating conditions, see Table 3.

         Parameter                                  Symbol   Min                      Max                Unit           Notes

AC input low voltage   > 1200 MT/s data rate        VILAC    —              MVREF – 0.150                      V        —

                       ≤ 1200 MT/s data rate                                MVREF – 0.175

AC input high voltage  > 1200 MT/s data rate        VIHAC    MVREF + 0.150            —                        V        —

                       ≤ 1200 MT/s data rate                 MVREF + 0.175

This table provides the input AC timing specifications for the DDR controller when interfacing to DDR3L  SDRAM.

                         Table 23. DDR3L SDRAM interface input AC timing specifications

For recommended operating conditions, see Table 3.

                      Parameter                     Symbol             Min               Max                   Unit     Notes

AC input low voltage     > 1067 MT/s data rate      VILAC              —              MVREF – 0.135            V        —

                         ≤ 1067 MT/sdata rate                                         MVREF – 0.160

AC input high voltage    > 1067 MT/s data rate      VIHAC    MVREF + 0.135                   —                 V        —

                         ≤ 1067 MT/s data rate               MVREF + 0.160

This table provides the input AC timing specifications for the DDR controller when interfacing to DDR3 SDRAM.

         Table 24. DDR3 and DDR3L SDRAM interface input AC timing specifications

For recommended operating conditions, see Table 3.

         Parameter                                  Symbol   Min                      Max                Unit           Notes

Controller Skew for MDQS—MDQ/MECC                   tCISKEW                                              ps             1

1600 MT/s data rate                                          –112                     112

1333 MT/s data rate                                          –125                     125

1200 MT/s data rate                                          –147.5                   147.5

1066 MT/s data rate                                          –170                     170

800 MT/s data rate                                           –200                     200

                                 P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale Semiconductor                                                                                                        69
Electrical characteristics

        Table 24. DDR3 and DDR3L SDRAM interface input AC timing specifications (continued)

For recommended operating conditions, see Table 3.

             Parameter                              Symbol       Min                         Max      Unit         Notes

Tolerated Skew for MDQS—MDQ/MECC                    tDISKEW                                           ps                         2

1600 MT/s data rate                                              –200                        200

1333 MT/s data rate                                              –250                        250

1200 MT/s data rate                                              –275                        275

1066 MT/s data rate                                              –300                        300

800 MT/s data rate                                               –425                        425

Notes:

1. tCISKEW represents the total amount of skew consumed by the controller between MDQS[n] and any corresponding bit that is

    captured with MDQS[n]. This should be subtracted from the total timing budget.

2. The amount of skew that can be tolerated from MDQS to a corresponding MDQ signal is called tDISKEW.This can be

    determined by the following equation: tDISKEW = ±(T ÷ 4 – abs(tCISKEW)) where T is the clock period and abs(tCISKEW) is the

    absolute value of tCISKEW.

This figure shows the DDR3 and DDR3L SDRAM interface input timing diagram.

    MCK[n]

    MCK[n]                                tMCK

    MDQS[n]

                                                                                    tDISKEW

    MDQ[x]                                                   D0  D1

                                                                     tDISKEW

                                          tDISKEW

                     Figure     9.  DDR3  and DDR3L  SDRAM       interface input timing      diagram

                                    P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

70                                                                                                Freescale Semiconductor
                                                                                          Electrical characteristics

2.9.2.2  DDR3 and DDDR3L SDRAM interface output AC timing specifications

This table contains the output AC timing targets for the DDR3 SDRAM interface.

         Table 25. DDR3 and DDR3L SDRAM interface output AC timing specifications

For recommended operating conditions, see Table 3.

                   Parameter                        Symbol1  Min                   Max    Unit  Notes

MCK[n] cycle time                                   tMCK     1.25                  2.5    ns    2

ADDR/CMD output setup with respect to MCK           tDDKHAS                               ns    3

1600 MT/s data rate                                          0.495                 —

1333 MT/s data rate                                          0.606                 —

1200 MT/s data rate                                          0.675                 —

1066 MT/s data rate                                          0.744                 —

800 MT/s data rate                                           0.917                 —

ADDR/CMD output hold with respect to MCK            tDDKHAX                               ns    3

1600 MT/s data rate                                          0.495                 —

1333 MT/s data rate                                          0.606                 —

1200 MT/s data rate                                          0.675                 —

1066 MT/s data rate                                          0.744                 —

800 MT/s data rate                                           0.917                 —

MCS[n] output setup with respect to MCK             tDDKHCS                               ns    3

1600 MT/s data rate                                          0.495                 —

1333 MT/s data rate                                          0.606                 —

1200 MT/s data rate                                          0.675                 —

1066 MT/s data rate                                          0.744                 —

800 MT/s data rate                                           0.917                 —

MCS[n] output hold with respect to MCK              tDDKHCX                               ns    3

1600 MT/sdata rate                                           0.495                 —

1333 MT/s data rate                                          0.606                 —

1200 MT/s data rate                                          0.675                 —

1066 MT/sdata rate                                           0.744                 —

800 MT/s data rate                                           0.917                 —

MCK to MDQS Skew                                    tDDKHMH                               ns    4

> 1066 MT/s data rate                                        –0.245                0.245

800 MT/s data rate                                           –0.375                0.375

                              P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

Freescale Semiconductor                                                                                71
Electrical characteristics

        Table 25. DDR3 and DDR3L SDRAM interface output AC timing specifications (continued)

For recommended operating conditions, see Table 3.

                 Parameter                          Symbol1         Min                   Max              Unit                                     Notes

MDQ/MECC/MDM output setup with respect to           tDDKHDS,                                               ps                                       5

MDQS                                                tDDKLDS

1600 MT/s data rate                                                 200                   —

1333 MT/s data rate                                                 250                   —

1200 MT/s data rate                                                 275                   —

1066 MT/s data rate                                                 300                   —

800 MT/s data rate                                                  375                   —

MDQ/MECC/MDM output hold with respect to            tDDKHDX,                                               ps                                       5

MDQS                                                tDDKLDX

1600 MT/s data rate                                                 200                   —

1333 MT/s data rate                                                 250                   —

1200 MT/s data rate                                                 275                   —

1066 MT/s data rate                                                 300                   —

800 MT/s data rate                                                  375                   —

MDQS preamble                                       tDDKHMP         0.9 × tMCK            —                ns                                       —

MDQS post-amble                                     tDDKHME         0.4 × tMCK            0.6 × tMCK       ns                                       —

Notes:

1. The symbols used for timing specifications follow the pattern of t(first two letters of functional block)(signal)(state) (reference)(state) for

    inputs and t(first two letters of functional block)(reference)(state)(signal)(state) for outputs. Output hold time can be read as DDR timing

    (DD) from the rising or falling edge of the reference clock (KH or KL) until the output went invalid (AX or DX). For example,

    tDDKHAS symbolizes DDR timing (DD) for the time tMCK memory clock reference (K) goes from the high (H) state until outputs

    (A) are setup (S) or output valid time. Also, tDDKLDX symbolizes DDR timing (DD) for the time tMCK memory clock reference

    (K) goes low (L) until data outputs (D) are invalid (X) or data output hold time.

2. All MCK/MCK and MDQS/MDQS referenced measurements are made from the crossing of the two signals.

3. ADDR/CMD includes all DDR SDRAM output signals except MCK/MCK, MCS, and MDQ/MECC/MDM/MDQS.

4. Note that tDDKHMH follows the symbol conventions described in note 1. For example, tDDKHMH describes the DDR timing (DD)

    from the rising edge of the MCK[n] clock (KH) until the MDQS signal is valid (MH). tDDKHMH can be modified through control

    of the MDQS override bits (called WR_DATA_DELAY) in the TIMING_CFG_2 register. This is typically set to the same delay

    as in DDR_SDRAM_CLK_CNTL[CLK_ADJUST]. The timing parameters listed in the table assume that these two parameters

    have been set to the same adjustment value. See the applicable chip reference manual for a description and explanation of

    the timing modifications enabled by use of these bits.

5. Determined by maximum possible skew between a data strobe (MDQS) and any corresponding bit of data (MDQ), ECC

    (MECC), or data mask (MDM). The data strobe should be centered inside of the data eye at the pins of the microprocessor.

                                                              NOTE

                 For the ADDR/CMD setup and hold specifications in Table 25, it is assumed that the clock

                 control register is set to adjust the memory clocks by ½ applied cycle.

                            P5021 QorIQ Integrated Processor Data Sheet, Rev. 1

72                                                                                                    Freescale Semiconductor
                                                                                                   Electrical characteristics

This figure shows the DDR3    and DDR3L  SDRAM  interface output  timing  for  the  MCK  to  MDQS  skew measurement

(tDDKHMH).

                              MCK[n]

                              MCK[n]

                                                  tMCK

                                                tDDKHMH(max)

                              MDQS[n]

                                                tDDKHMH(min)

                              MDQS[n]

                                         Figure 10. tDDKHMH timing diagram

This  figure shows the  DDR3  and DDR3L SDRAM output timing diagram.

            MCK[n]

            MCK[n]

                                         tMCK

                                         tDDKHAS, tDDKHCS

                                                tDDKHAX,   tDDKHCX

      ADDR/CMD                Write A0