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P2V28S30ATP-7

器件型号:P2V28S30ATP-7
文件大小:6680.39KB,共10页
厂商名称:Vanguard International Semiconductor Corporation
厂商官网:http://www.vis.com.tw/
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器件描述

128mb sdram specification

P2V28S30ATP-7器件文档内容

           128Mb Synchronous DRAM

           P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

           P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

           P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

128Mb SDRAM Specification

           P2V28S20DTP-7,-75,-8

           P2V28S30DTP-7,-75,-8

           P2V28S40DTP-7,-75,-8

           MIRA TECHNOLOGY INC.

           8F., 68, SEC.3, NANKING E. RD. , TAIPEI, TAIWAN, R.O.C.

           TEL: 886-2-25170055.25170066

           FAX: 886-2-25174575

JULY.2000                                                           Rev.2.2
                                                                    128Mb Synchronous DRAM

                                             128Mb Synchronous DRAM P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                                                    P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                                    P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

PRELIMINARY                         Some of contents are described for general products and

                                    are subject to change without notice.

DESCRIPTION

P2V28S20ATP is organized as 4-bank x 8,388,608-word x               P2V28S20ATP,P2V28S30ATP       and  P2V28S40ATP

4-bit Synchronous DRAM with LVTTL interface and                     achieve very high speed data rates up to 166MHz, and are

P2V28S30ATP is organized as 4-bank x 4,194,304-word x               suitable for main memories or graphic memories in com-

8-bit and P2V28S40ATP is organized as 4-bank x 2,097,               puter systems.

152-word x 16-bit. All inputs and outputs are referenced to

the rising edge of CLK.

FEATURES

                                  ITEM                                                     P2V28S20/30/40ATP

                                                                                    -7     -75         -8

                                                                    CL=2            -      10ns        10ns

tCLK       Clock Cycle Time                  (Min.)                 CL=3            7ns    7.5ns              8ns

tRAS       Active to Precharge Command Period (Min.)                                45ns   45ns        48ns

tRCD       Row to Column Delay               (Min.)                                 20ns   20ns        20ns

tAC                                                                 CL=2            -        6ns              6ns

           Access Time from CLK              (Max.)                 CL=3            5.4ns  5.4ns              6ns

tRC        Ref /Active Command Period        (Min.)                                 63ns   67.5ns      70ns

                                                                    V28S20D         85mA   85mA        85mA

Icc1       Operation Current (Single Bank)   (Max.)                 V28S30D         85mA   85mA        85mA

                                                                    V28S40D         85mA   85mA        85mA

Icc6       Self Refresh Current              (Max.)                 -7,-75,-8       1mA    1mA                1mA

- Single 3.3V ±0.3V power supply

- Max. Clock frequency -7:143MHz<3-3-3>/-75:133MHz<3-3-3>/-8:100MHz<2-2-2>

- Fully synchronous operation referenced to clock rising edge

- 4-bank operation controlled by BA0,BA1(Bank Address)

- /CAS latency- 2/3 (programmable)

- Burst length- 1/2/4/8/FP (programmable)

- Burst type- Sequential and interleave burst (programmable)

- Byte Control- DQML and DQMU (P2V28S40ATP)

- Random column access

- Auto precharge / All bank precharge controlled by A10

- Auto and self refresh

- 4096 refresh cycles /64ms

- LVTTL Interface

- Package

P2V28S20ATP/30ATP/40ATP

400-mil, 54-pin Thin Small Outline (TSOP II) with 0.8mm lead pitch

JULY.2000                                                      Page-1                                         Rev.2.2
                                              128Mb Synchronous DRAM

                                              P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                              P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                              P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

PIN CONFIGURATION    (TOP VIEW)

                                           P2V28S20ATP

                                           P2V28S30ATP

                                           P2V28S40ATP

                                     PIN CONFIGURATION

                                           (TOP VIEW)

Vdd        Vdd       Vdd             1                               54     Vss       Vss              Vss

NC         DQ0       DQ0             2                               53     DQ15      DQ7              NC

VddQ       VddQ      VddQ            3                               52     VssQ      VssQ             VssQ

NC         NC        DQ1             4                               51     DQ14      NC               NC

DQ0        DQ1       DQ2             5                               50     DQ13      DQ6              DQ3

VssQ       VssQ      VssQ            6        400mil 54pin TSOP(II)  49     VddQ      VddQ             VddQ

NC         NC        DQ3             7                               48     DQ12      NC               NC

NC         DQ2       DQ4             8                               47     DQ11      DQ5              NC

VddQ       VddQ      VddQ            9                               46     VssQ      VssQ             VssQ

NC         NC        DQ5             10                              45     DQ10      NC               NC

DQ1        DQ3       DQ6             11                              44     DQ9       DQ4              DQ2

VssQ       VssQ      VssQ            12                              43     VddQ      VddQ             VddQ

NC         NC        DQ7             13                              42     DQ8       NC               NC

Vdd        Vdd       Vdd             14                              41     Vss       Vss              Vss

NC         NC        DQML            15                              40     NC        NC               NC

/WE        /WE       /WE             16                              39     DQMU      DQM              DQM

/CAS       /CAS      /CAS            17                              38     CLK       CLK              CLK

/RAS       /RAS      /RAS            18                              37     CKE       CKE              CKE

/CS        /CS       /CS             19                              36     NC        NC               NC

BA0(A13)   BA0(A13)  BA0(A13)        20                              35     A11       A11              A11

BA1(A12)   BA1(A12)  BA1(A12)        21                              34     A9        A9               A9

A10(AP)    A10(AP)   A10(AP)         22                              33     A8        A8               A8

A0         A0        A0              23                              32     A7        A7               A7

A1         A1        A1              24                              31     A6        A6               A6

A2         A2        A2              25                              30     A5        A5               A5

A3         A3        A3              26                              29     A4        A4               A4

Vdd        Vdd       Vdd             27                              28     Vss       Vss              Vss

           CLK       : Master Clock                                  DQM    : Output Disable / Write Mask

           CKE       : Clock Enable                                  A0-11  : Address Input

           /CS       : Chip Select                                   BA0,1  : Bank Address

           /RAS      : Row Address Strobe                            Vdd    : Power Supply

           /CAS      : Column Address Strobe                         VddQ   : Power Supply for Output

           /WE       : Write Enable                                  Vss    : Ground

           DQ0-15    : Data I/O                                      VssQ   : Ground for Output

JULY.2000                                  Page-2                                                      Rev.2.2
                                                                           128Mb Synchronous DRAM

                                                                           P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                                           P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                                           P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

BLOCK DIAGRAM

                                                          DQ0-7

                                                        I/O Buffer

               Memory Array           Memory Array             Memory Array                       Memory Array

               4096 x1024 x8          4096 x1024 x8              4096 x1024 x8                    4096 x1024 x8

               Cell Array             Cell Array                 Cell Array                       Cell Array

                  Bank #0                     Bank #1                      Bank #2                     Bank #3

                     Mode

                     Register

                                                        Control Circuitry

                     Address Buffer                                        Control Signal Buffer

                                          Clock Buffer

                  A0-11        BA0,1      CLK  CKE        /CS       /RAS     /CAS                 /WE     DQM

      Note:This figure shows the P2V28S30ATP

           The A2V28S20ATP configuration is 4096x2048x4 of cell array and DQ0-3

           The A2V28S40ATP configuration is 4069x512x16 of cell array and DQ0-15

Type  Designation Code

P2    V    28  S  3  0     A TP       -8

                                               Access Item

                                                                           -7 :     7 ns (143MHz/3-3-3)

                                                                           -75 : 7.5ns (100MHz/2-2-2 or 133MHz/3-3-3)

                                                                             -8 :   8 ns (100MHz/2-2-2 or 125MHz/3-3-3)

                                               Package Type                  TP : TSOP(II)

                                               Process Generation            A : 2nd generation

                                               Function                      0 : Random Column

                                               Organization                  2 : x4,  3 : x8,     4: x16

                                               Synchronous DRAM

                                               Density                       128 :128Mbit

                                               Interface                            V :LVTTL

                                               PSC DRAM

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                                                       128Mb Synchronous DRAM

                                                       P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                       P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                       P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

PIN FUNCTION

CLK              Input           Master Clock:

                                 All other inputs are referenced to the rising edge of CLK

                                 Clock Enable:

                                 CKE controls internal clock.When CKE is low, internal clock for

CKE              Input           the following cycle is ceased. CKE is also used to select

                                 auto / self-refresh.

                                 After self-refresh mode is started, CKE becomes asynchronous input.

                                 Self-refresh is maintained as long as CKE is low.

/CS              Input           Chip Select:

                                 When /CS is high, any command means No Operation.

/RAS, /CAS, /WE  Input           Combination of /RAS, /CAS, /WE defines basic commands.

                                 A0-11 specify the Row / Column Address in conjunction with BA0,1.

                                 The Row Address is specified by A0-11.

A0-11            Input           The Column Address is specified by A0-9,11(x4)/A0-9(x8)/A0-8(x16).

                                 A10 is also used to indicate precharge option. When A10 is high at a

                                 read / write command, an auto precharge is performed. When A10 is

                                 high at a precharge command, all banks are precharged.

                                 Bank Address:

BA0,1            Input           BA0,1 specifies one of four banks to which a command is applied.

                                 BA0,1 must be set with ACT, PRE , READ , WRITE commands.

DQ0-3(x4),

DQ0-7(x8),       Input / Output  Data In and Data out are referenced to the rising edge of CLK.

DQ0-15(x16)

                                 Din Mask / Output Disable:

DQM(x4,x8),      Input           When DQM(U/L) is high in burst write, Din for the current cycle is

DQMU/L(x16)                      masked. When DQM(U/L) is high in burst read,

                                 Dout is disabled at the next but one cycle.

Vdd, Vss         Power Supply    Power Supply for the memory array and peripheral circuitry.

VddQ, VssQ       Power Supply    VddQ and VssQ are supplied to the Output Buffers only.

JULY.2000                        Page-4                                                                Rev.2.2
                                                                128Mb Synchronous DRAM

                                                                P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                                P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                                P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

BASIC FUNCTIONS

The P2V28S20 , 30 and 40ATP provides basic functions,           A10 are used as chip select, refresh opt ion, and precharge

bank (row) activate, burst read / write, bank (row) precharge,  option, respectively .

and auto / self refresh.                                        To know the detailed definition of commands, please see the com-

Each command is defined by control signals of /RAS, /CAS and    mand truth table.

/WE at CLK rising edge. In addition to 3 signals, /CS ,CKE and

           CLK

           /CS            Chip Select : L=select, H=deselect

           /RAS           Command

           /CAS           Command                               define basic command

           /WE            Command

           CKE            Refresh Option @ refresh command

           A10            Precharge Option @ precharge or read/write                    command

           Activate (ACT) [/RAS =L, /CAS =/WE =H]

           ACT command activates a row in an idle bank indicated by BA.

           Read (READ) [/RAS =H, /CAS =L, /WE =H]

           READ command starts burst read from the active bank indicated by BA. First output

           data appears after /CAS latency. When A10 =H at this command, the bank is deac-

           tivated after the burst read (auto-precharge, READA).

           Write (WRITE) [/RAS =H, /CAS =/WE =L]

           WRITE command starts burst write to the active bank indicated by BA. Total data

           length to be written is set by burst length. When A10 =H at this command, the bank

           is deactivated after the burst write (auto-precharge, WRITEA).

           Precharge (PRE) [/RAS =L, /CAS =H, /WE =L]

           PRE command deactivates the active bank indicated by BA. This command also

           terminates burst read / write operation. When A10 =H at this command, all banks

           are deactivated (precharge all, PREA ).

           Auto-Refresh (REFA) [/RAS =/CAS =L, /WE =CKE =H]

           REFA command starts auto-refresh cycle. Refresh address including bank address

           are generated internally. After this command, the banks are precharged automatically.

JULY.2000                                                       Page-5                            Rev.2.2
                                                  128Mb Synchronous DRAM

                                                  P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                  P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                  P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

COMMAND TRUTH TABLE

          COMMAND          MNEMONIC     CKE  CKE  /CS   /RAS             /CAS  /WE  BA0,1  A1 1  A1 0  A0-9

                                        n-1  n

Deselect                   DESEL        H    X       H                X  X     X    X      X     X     X

No Operation               NOP          H    X       L                H  H     H    X      X     X     X

Row Address Entry &        ACT          H    X       L                L  H     H    V      V     V     V

Bank Active

Single Bank Precharge      PRE          H    X       L                L  H     L    V      X     L     X

Precharge All Banks        PREA         H    X       L                L  H     L    X      X     H     X

Column Address Entry       WRIT E       H    X       L                H  L     L    V      V     L     V

&Write

Column Address Entry &     WRITE A      H    X       L                H  L     L    V      V     H     V

Write with Auto-Precharge

Column Address Entry       READ         H    X       L                H  L     H    V      V     L     V

& Read

Column Address Entry &     READA        H    X       L                H  L     H    V      V     H     V

Read with Auto-Precharge

Auto-Refresh               REFA         H    H       L                L  L     H    X      X     X     X

Self-Refresh Entry         REFS         H    L       L                L  L     H    X      X     X     X

                                        L    H       H                X  X     X    X      X     X     X

Self-Refresh Exit          REFSX

                                        L    H       L                H  H     H    X      X     X     X

Burst Terminate            TBST         H    X       L                H  H     L    X      X     X     X

Mode Register Set          MR S         H    X       L                L  L     L    L      L     L     V*1

H=High Level, L=Low Level, V=Valid, X=Don't Care, n=CLK cycle number

NOTE: 1. A7-A9 =0, A0-A6 =Mode Address

JULY.2000                                    Page-6                                                    Rev.2.2
                                                  128Mb Synchronous DRAM

                                                  P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                  P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                  P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

FUNCTION TRUTH TABLE

Current State  /CS  /RAS  /CAS  /WE  Address      Command    Action

IDLE           H    X     X     X    X               DESEL   NOP

               L    H     H     H    X               NOP     NOP

               L    H     H     L    BA              TBST    ILLEGAL*2

               L    H     L     X    BA, CA, A10     READ /  ILLEGAL*2

                                                     WRIT E

               L    L     H     H    BA, RA          ACT     Bank Active, Latch RA

               L    L     H     L    BA, A10         PRE /   NOP*4

                                                     PREA

               L    L     L     H    X               REFA    Auto-Refresh*5

               L    L     L     L    Op-Code,        MRS     Mode Register Set*5

                                     Mode-Add

ROW            H    X     X     X    X               DESEL   NOP

ACTIVE

               L    H     H     H    X               NOP     NOP

               L    H     H     L    BA              TBST    NOP

               L    H     L     H    BA, CA, A10     READ /  Begin Read, Latch CA, Determine

                                                     READA   Auto-Precharge

               L    H     L     L    BA, CA, A10  WRITE /    Begin Write, Latch CA, Determine

                                                  WRITEA     Auto-Precharge

               L    L     H     H    BA, RA          ACT     Bank Active / ILLEGAL*2

               L    L     H     L    BA, A10         PRE /   Precharge / Precharge All

                                                     PREA

               L    L     L     H    X               REFA    ILLEGAL

               L    L     L     L    Op-Code,        MRS     ILLEGAL

                                     Mode-Add

JULY.2000                                    Page-7                                            Rev.2.2
                                                  128Mb Synchronous DRAM

                                                  P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                  P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                  P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

FUNCTION TRUTH TABLE (continued)

Current State  /CS  /RAS  /CAS  /WE  Address      Command    Action

READ           H    X     X     X    X            DESEL      NOP (Continue Burst to END)

               L    H     H     H    X                NOP    NOP (Continue Burst to END)

               L    H     H     L    BA               TBST   Terminate Burst

               L    H     L     H    BA, CA, A10      READ   Terminate Burst, Latch CA,Begin

                                                  /READA     Read, Determine Auto-Precharge*3

               L    H     L     L    BA, CA, A10  WRITE /    Terminate Burst, Latch CA,Begin

                                                  WRITEA     Write, Determine Auto-Precharge*3

               L    L     H     H    BA, RA           ACT    Bank Active / ILLEGAL*2

               L    L     H     L    BA, A10          PRE /  Terminate Burst, Precharge

                                                      PREA

               L    L     L     H    X                REFA   ILLEGAL

               L    L     L     L    Op-Code,         MRS    ILLEGAL

                                     Mode-Add

WRITE          H    X     X     X    X            DESEL      NOP (Continue Burst to END)

               L    H     H     H    X                NOP    NOP (Continue Burst to END)

               L    H     H     L    BA               TBST   Terminate Burst, Latch CA,Begin

               L    H     L     H    BA, CA, A10  READ /     Terminate Burst, Latch CA,Begin

                                                  READA      Read, Determine Auto-Precharge*3

               L    H     L     L    BA, CA, A10  WRITE /    Terminate Burst, Latch CA,Begin

                                                  WRITEA     Write, Determine Auto-Precharge*3

               L    L     H     H    BA, RA           ACT    Bank Active / ILLEGAL*2

               L    L     H     L    BA, A10          PRE /  Terminate Burst, Precharge

                                                      PREA

               L    L     L     H    X                REFA   ILLEGAL

               L    L     L     L    Op-Code,         MR S   ILLEGAL

                                     Mode-Add

JULY.2000                                     Page-8                                            Rev.2.2
                                                    128Mb Synchronous DRAM

                                                    P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                    P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                    P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

FUNCTION TRUTH TABLE (continued)

Current State  /CS  /R AS  /C AS  /WE  Address      Command    Action

READ with      H    X      X      X    X               DESEL   NOP (Continue Burst to END)

AUTO

PRECHARGE      L    H      H      H    X               NOP     NOP (Continue Burst to END)

               L    H      H      L    BA              TBST    ILLEGAL

               L    H      L      H    BA, CA, A10     READ /  ILLEGAL

                                                       READA

               L    H      L      L    BA, CA, A10  WRITE /    ILLEGAL

                                                    WRITE A

               L    L      H      H    BA, RA          ACT     Bank Active / ILLEGAL*2

               L    L      H      L    BA, A10         PRE /   ILLEGAL*2

                                                       PREA

               L    L      L      H    X               REFA    ILLEGAL

               L    L      L      L    Op-Code,        MRS     ILLEGAL

                                       Mode-Add

WRITE with     H    X      X      X    X               DESEL   NOP (Continue Burst to END)

AUTO

PRECHARGE      L    H      H      H    X               NOP     NOP (Continue Burst to END)

               L    H      H      L    BA              TBST    ILLEGAL

               L    H      L      H    BA, CA, A10     READ /  ILLEGAL

                                                       READA

               L    H      L      L    BA, CA, A10  WRITE /    ILLEGAL

                                                    WRITEA

               L    L      H      H    BA, RA          ACT     Bank Active / ILLEGAL*2

               L    L      H      L    BA, A10         PRE /   ILLEGAL*2

                                                       PREA

               L    L      L      H    X               REFA    ILLEGAL

               L    L      L      L    Op-Code,        MRS     ILLEGAL

                                       Mode-Add

JULY.2000                                      Page-9                                       Rev.2.2
                                                    128Mb Synchronous DRAM

                                                    P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                    P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                    P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

FUNCTION TRUTH TABLE (continued)

Current State  /CS  /R AS  /C AS  /WE  Address      Command  Action

PRE -          H    X      X      X    X            DESEL    NOP (Idle after tRP)

CHARGING

               L    H      H      H    X            NOP      NOP (Idle after tRP)

               L    H      H      L    BA           TBST     ILLEGAL*2

               L    H      L      X    BA, CA, A10  READ /   ILLEGAL*2

                                                    WRIT E

               L    L      H      H    BA, RA       ACT      ILLEGAL*2

               L    L      H      L    BA, A10      PRE /    NOP*4 (Idle after tRP)

                                                    PREA

               L    L      L      H    X            REFA     ILLEGAL

               L    L      L      L    Op-Code,     MRS      ILLEGAL

                                       Mode-Add

ROW            H    X      X      X    X            DESEL    NOP (Row Active after tRCD)

ACTIVATING

               L    H      H      H    X            NOP      NOP (Row Active after tRCD)

               L    H      H      L    BA           TBST     ILLEGAL*2

               L    H      L      X    BA, CA, A10  READ /   ILLEGAL*2

                                                    WRIT E

               L    L      H      H    BA, RA       ACT      ILLEGAL*2

               L    L      H      L    BA, A10      PRE /    ILLEGAL*2

                                                    PREA

               L    L      L      H    X            REFA     ILLEGAL

                                       Op-Code,

               L    L      L      L    Mode-Add     MRS      ILLEGAL

JULY.2000                                  Page-10                                        Rev.2.2
                                                    128Mb Synchronous DRAM

                                                    P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                    P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                    P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

FUNCTION TRUTH TABLE (continued)

Current State  /CS  /R AS  /C AS  /WE  Address      Command  Action

WRITE          H    X      X      X    X            DESEL    NOP

RECOVERING

               L    H      H      H    X            NOP      NOP

               L    H      H      L    BA           TBST     ILLEGAL*2

               L    H      L      X    BA, CA, A10  READ /   ILLEGAL*2

                                                    WRITE

               L    L      H      H    BA, RA       ACT      ILLEGAL*2

               L    L      H      L    BA, A10      PRE /    ILLEGAL*2

                                                    PREA

               L    L      L      H    X            REFA     ILLEGAL

               L    L      L      L    Op-Code,     MRS      ILLEGAL

                                       Mode-Add

REFRESHING     H    X      X      X    X            DESEL    NOP (Idle after  tRC)

               L    H      H      H    X            NOP      NOP (Idle after  tRC)

               L    H      H      L    BA           TBST     ILLEGAL

               L    H      L      X    BA, CA, A10  READ /   ILLEGAL

                                                    WRITE

               L    L      H      H    BA, RA       ACT      ILLEGAL

               L    L      H      L    BA, A10      PRE /    ILLEGAL

                                                    PREA

               L    L      L      H    X            REFA     ILLEGAL

               L    L      L      L    Op-Code,     MRS      ILLEGAL

                                       Mode-Add

JULY.2000                                       Page-11                             Rev.2.2
                                                    128Mb Synchronous DRAM

                                                    P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                    P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                    P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

FUNCTION TRUTH TABLE (continued)

Current State  /CS  /R AS  /C AS  /WE  Address      Command  Action

MODE           H    X      X      X    X            DESEL    NOP (Idle  after  tRSC)

REGISTER

SETTING        L    H      H      H    X            NOP      NOP (Idle  after  tRSC)

               L    H      H      L    BA           TBST     ILLEGAL

               L    H      L      X    BA, CA, A10  READ /   ILLEGAL

                                                    WRITE

               L    L      H      H    BA, RA       ACT      ILLEGAL

               L    L      H      L    BA, A10      PRE /    ILLEGAL

                                                    PREA

               L    L      L      H    X            REFA     ILLEGAL

               L    L      L      L    Op-Code,     MRS      ILLEGAL

                                       Mode-Add

JULY.2000                                  Page-12                                    Rev.2.2
                                                                       128Mb Synchronous DRAM

                                                                     P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                                     P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                                     P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

FUNCTION TRUTH TABLE for CKE

Current State   CKE        CKE  /CS         /RAS  /CAS            /WE  Add         Action

                n-1        n

SELF-           H          X             X  X     X               X    X           INVALID

REFRESH*1       L          H             H  X     X               X    X           Exit Self-Refresh (Idle after tRC)

                L          H             L  H     H               H    X           Exit Self-Refresh (Idle after tRC)

                L          H             L  H     H               L    X           ILLEGAL

                L          H             L  H     L               X    X           ILLEGAL

                L          H             L  L     X               X    X           ILLEGAL

                L          L             X  X     X               X    X           NOP (Maintain Self-Refresh)

POWER           H          X             X  X     X               X    X           INVALID

DOWN            L          H             X  X     X               X    X           Exit Power Down to Idle

                L          L             X  X     X               X    X           NOP (Maintain Power Down)

ALL BANKS       H          H             X  X     X               X    X           Refer to Function Truth Table

IDLE*2          H          L             L  L     L               H    X           Enter Self-Refresh

                H          L             H  X     X               X    X           Enter Power Down

                H          L             L  H     H               H    X           Enter Power Down

                H          L             L  H     H               L    X           ILLEGAL

                H          L             L  H     L               X    X           ILLEGAL

                H          L             L  L     X               X    X           ILLEGAL

                L          X             X  X     X               X    X           Refer to Current State =Power Down

ANY STATE       H          H             X  X     X               X    X           Refer to Function Truth Table

other than      H          L             X  X     X               X    X           Begin CLK Susspend at Next Cycle*3

listed above

                L          H             X  X     X               X    X           Exit CLK Susspend at Next Cycle*3

                L          L             X  X     X               X    X           Maintain CLK Suspend

ABBREVIATIONS:

H=High Level, L=Low Level, X=Don't Care

NOTES:

1. CKE Low to High transition will re-enable CLK and other inputs asynchronously. A minimum

setup time must be satisfied before any command other than EXIT.

2. Power-Down and Self-Refresh can be entered only from the All Banks Idle State.

3. Must be legal command.

JULY.2000                                            Page-13                                                           Rev.2.2
                                                  128Mb Synchronous DRAM

                                                 P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                 P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                 P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

SIMPLIFIED STATE    DIAGRAM

                                                               SELF

                                                              REFRESH

                                                  REFS

                                                        REFSX

                    MODE          MRS                   REFA        AUTO

                    REGISTER                IDLE               REFRESH

                    SET

                                                        CKEL

                    CLK                           CKEH

                    SUSPEND

                                             ACT              POWER

                                     CKEL                      DOWN

                              CKEH

                                            ROW

                                       ACTIVE

                              TERM                      TERM

                              WRITE                     READ

                    CKEL             WRITEA      READA               CKEL

           WRITE                              READ                         READ

           SUSPEND        WRITE        WRITE                  READ         SUSPEND

                    CKEH                                             CKEH

                    WRITEA                                    READA

                                    WRITEA       READA

           WRITEA   CKEL                                             CKEL  READA

           SUSPEND        WRITEA            PRE         READA              SUSPEND

                    CKEH                                             CKEH

                                       PRE        PRE

           POWER

           APPLIED  POWER     PRE           PRE

                    ON                 CHARGE

                                                                           Automatic Sequence

                                                                           Command Sequence

JULY.2000                              Page-14                                                 Rev.2.2
                                                                  128Mb Synchronous DRAM

                                                                  P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                                  P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                                  P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

POWER ON SEQUENCE                                                 MODE REGISTER

Before starting normal operation, the following power on          Burst Length, Burst Type and /CAS Latency can be pro-

sequence is necessary to prevent a SDRAM from damaged             grammed by setting the mode register (MRS). The mode

or malfunctioning.                                                register stores these data until the next MRS command,

                                                                  which may be issued when all banks are in idle state. After

1. Apply power and start clock. Attempt to maintain CKE           tRSC from a MRS command, the SDRAM is ready for new

high, DQM high and NOP condition at the inputs.                   command.

2. Maintain stable power, stable clock, and NOP input con-

ditions for a minimum of 200µs.

3. Issue precharge commands for all banks. (PRE or PREA)

4. After all banks become idle state (after tRP), issue 8 or

more auto-refresh commands.

5. Issue a mode register set command to initialize the mode                            CLK

register.                                                                              /CS

After these sequence, the SDRAM is idle state and ready                                /RAS

for normal operation.                                                                  /CAS

                                                                                       /WE

                                                                            BA0,1      A11-A0         V

           BA0 BA1     A1 1  A1 0  A9       A8  A7  A6  A5    A4  A3  A2    A1     A0

           0        0  0     0        0     0   0   LTMODE        BT        BL

                                                                                   BL        BT=   0  BT=   1

                                                                                0  00          1         1

                                                                                0  01          2         2

              CL             /CAS LATENCY                         BURST         0  10          4         4

              000                        R                        LENGTH        0  11          8         8

              001                        R                                      1  00          R         R

LATENCY       010                        2                                      1  01          R         R

MODE          011                        3                                      1  10          R         R

              100                        R                                      1  11          FP        R

              101                        R

              110                        R                        BURST            0   SEQUENTIAL

              111                        R                        TYPE             1   INTERLEAVED

                       R: Reserved for Future Use

                       FP: Full Page

JULY.2000                                                   Page-15                                            Rev.2.2
                                                             128Mb Synchronous DRAM

                                                             P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                             P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                             P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

           CLK

   Command                    Read                                                 Write

    Address                      Y                                                    Y

           DQ                                     Q0     Q1     Q2     Q3             D0     D1    D2    D3

                       CL= 3        /CAS Latency      Burst Length                        Burst  Length

                       BL= 4

                                                                       Burst  Type

Initial    Address     BL                                    Column    Addressing

A2         A1   A0                        Sequential                                  Interleaved

0          0        0         0     1  2  3       4   5      6      7  0   1       2      3  4     5     6   7

0          0        1         1     2  3  4       5   6      7      0  1   0       3      2  5     4     7   6

0          1        0         2     3  4  5       6   7      0      1  2   3       0      1  6     7     4   5

0          1        1         3     4  5  6       7   0      1      2  3   2       1      0  7     6     5   4

                       8

1          0        0         4     5  6  7       0   1      2      3  4   5       6      7  0     1     2   3

1          0        1         5     6  7  0       1   2      3      4  5   4       7      6  1     0     3   2

1          1        0         6     7  0  1       2   3      4      5  6   7       4      5  2     3     0   1

1          1        1         7     0  1  2       3   4      5      6  7   6       5      4  3     2     1   0

-          0        0         0     1  2  3                            0   1       2      3

-          0        1         1     2  3  0                            1   0       3      2

                       4

-          1        0         2     3  0  1                            2   3       0      1

-          1        1         3     0  1  2                            3   2       1      0

-          -        0         0     1                                  0   1

                       2

-          -        1         1     0                                  1   0

JULY.2000                                             Page-16                                                Rev.2.2
                                                                    128Mb Synchronous DRAM

                                                                    P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                                    P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                                    P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

OPERATIONAL DESCRIPTION

BANK ACTIVATE                                                       READ

The SDRAM has four independent banks. Each bank is activated by     After tRCD from the bank activation, a READ command can be

the ACT command with the bank addresses (BA0,1). A row is indi-     issued. 1st output data is available after the /CAS Latency from the

cated by the row addresses A0-11. The minimum activation interval   READ, followed by (BL -1) consecutive data when the Burst Length

between one bank and the other bank is tRRD. Maximum 2 ACT          is BL. The start address is specified by A0-A9(x4), A0-8(X8), A0-7

commands are allowed within tRC , although the number of banks      (X16) , and the address sequence of burst data is defined by the

which are active concurrently is not limited.                       Burst Type. A READ command may be applied to any active bank,

                                                                    so the row precharge time (tRP) can be hidden behind continuous

PRECHARGE                                                           output data by interleaving the multiple banks. When A10 is high at

The PRE command deactivates the bank indicated by BA0,1. When       a READ command, the auto-precharge (READA) is performed. Any

multiple banks are active, the precharge all command (PREA, PRE     command (READ, WRITE, PRE, TBST, ACT) to the same bank is

+ A10=H) is available to deactivate them at the same time.          inhibited till the internal precharge is complete. The internal precharge

After tRP from the precharge, an ACT command to the same bank       starts at BL after READA. (Need to keep tRAS min.) The next ACT

can be issued.                                                      command can be issued after (BL + tRP) from the previous READA.

Bank Activation and Precharge All                           (BL=4, CL=3)

CLK

                2  ACT  command / tRCmin

                                                            tRCmin

Command            ACT        ACT                  READ                   PRE             ACT

                        tRRD                                tRAS                     tRP

A0-9               Xa                          Xb  Y                                      Xb

                        tRCD

A10                Xa                          Xb  0                      1               Xb

A11                Xa                          Xb                                         Xb

BA0,1              00                          01  00                                     01

DQ                                                                  Qa0   Qa1   Qa2  Qa3

                                                                     Precharge  all

JULY.2000                                                   Page-17                            Rev.2.2
                                                 128Mb Synchronous DRAM

                                                P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

Multi Bank Interleaving READ (BL=4, CL=3)

CLK

Command        ACT           READ  ACT                     READ  PRE

                     tRCD

A0-9           Xa            Y       Xb                    Y

A10            Xa            0       Xb                    0     0

A11            Xa                    Xb

BA0,1          00            00      10                    10    00

DQ                                               Qa0       Qa1   Qa2        Qa3  Qb0  Qb1  Qb2

                                   /CAS latency

                                                           Burst Length

READ with  Auto-Precharge (BL=4, CL=3)

CLK

                                                 BL + tRP

Command        ACT           READ                                                ACT

                     tRCD                  BL                         tRP

A0-9           Xa            Y                                                   Xa

A10            Xa            1                                                   Xa

A11            Xa                                                                Xa

BA0,1          00            00                                                  00

DQ                                               Qa0       Qa1   Qa2        Qa3

                                                 Internal  precharge start

READ Auto-Precharge  Timing  (BL=4)

CLK

Command        AC T          READ

                                           BL

CL=3       DQ                                    Qa0       Qa1   Qa2        Qa3

CL=2       DQ                              Qa0   Qa1       Qa2   Qa3

                                           Internal Precharge Start Timing

JULY.2000                            Page-18                                                    Rev.2.2
                                                                  128Mb Synchronous DRAM

                                                                  P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                                  P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                                  P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

WRITE

After tRCD from the bank activation, a WRITE command              data to the PRE command, the write recovery time (tWR) is

can be issued. 1st input data is set at the same cycle as the     required. When A10 is high at a WRITE command, the

WRITE. Following (BL -1) data are written into the RAM,           autoprecharge (WRITEA) is performed. Any command (READ,

when the Burst Length is BL. The start address is specified       WRITE, PRE, TBST, ACT) to the same bank is inhibited till the

by A0-A9(x4), A0-8(X8), A0-7(X16) and the address se-             internal precharge is complete. The internal precharge begins at

quence of burst data is defined by the Burst Type. A WRITE        tWR after the last input data cycle. (Need to keep tRAS min.) The

command may be applied to any active bank, so the row             next ACT command can be issued after tRP from the internal

precharge time (tRP) can be hidden behind continuous in-          precharge timing.

put data by interleaving the multiple banks. From the last input

                 WRITE with Auto-Precharge (BL=4)

CLK

Command    ACT         Write  ACT                                           Write    PRE                    PRE

                 tRCD                                             tRCD

A0-9       Xa          Y      Xb                                            Y

A10        XXaa        0      Xb                                        0            0                      0

A11        XXaa               Xb                                                     0                      0

BA0,1      00          00     10                                            10       00                     10

DQ                     Da0    Da1                                 Da2  Da3  Db0      Db1  Db2          Db3

                 Multi Bank Interleaving WRITE (BL=4)

CLK

Command    ACT         Write                                                                           ACT

                 tRCD                                                                     tRP

A0-9       Xa          Y                                                                               Xa

A10        Xa          1                                                                               Xa

A11        Xa                                                                                          Xa

BA0,1      00          00                                                                              00

                                                                            tWR

DQ                     Da0    Da1                                 Da2  Da3

                                                                            Internal precharge starts

JULY.2000                     Page-19                                                                            Rev.2.2
                                                         128Mb Synchronous DRAM

                                                    P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                    P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                    P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

BURST INTERRUPTION [ Read Interrupted by Read ]

Burst read operation can be interrupted by new read of any bank. Random column access is allowed READ to READ interval

is minimum 1 CLK..

                              Read Interrupted by Read (BL=4, CL=3)

CLK

Command             READ      READ  READ                 READ

A0-9                Yi        Yj    Yk                   Yl

A10                 0         0     0     0

A11

BA0,1               00        00    10                   01

DQ                                  Qai0  Qaj0  Qaj1     Qbk0  Qbk1     Qbk2  Qal0  Qal1  Qal2  Qal3

[ Read Interrupted by Write ]

Burst read operation can be interrupted by write of any bank. Random column access is allowed. In this case, the DQ

should be controlled adequately by using the DQM to prevent the bus contention. The output is disabled automatically 1

cycle after WRITE assertion.

                              Read Interrupted by Write (BL=4, CL=3)

CLK

Command             READ                        Write

A0-9                Yi                          Yj

A10                 0                           0

A11

BA0,1               00                          00

DQM

Q                                   Qai0

D                                               Daj0     Daj1  Daj2     Daj3

                                          DQM   control  Write control

JULY.2000                                 Page-20                                                                       Rev.2.2
                                                                  128Mb Synchronous DRAM

                                                             P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                             P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                             P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

[ Read Interrupted by Precharge ]

Burst read operation can be interrupted by precharge of the  Latency. As a result, READ to PRE interval determines valid

same bank . READ to PRE interval is minimum 1 CLK. A PRE     data length to be output. The figure below shows examples of

command to output disable latency is equivalent to the /CAS  BL=4.

                    Read Interrupted                         by Precharge   (BL=4)

           CLK

           Command  READ                                     PRE

           DQ                                                Q0   Q1    Q2

           Command  READ                PRE

CL=3       DQ                                                Q0     Q1

           Command  READ           PRE

           DQ                                                Q0

           Command  READ                                     PRE

           DQ                           Q0                   Q1     Q2

           Command  READ                PRE

CL=2       DQ                           Q0                   Q1

           Command  READ           PRE

           DQ                           Q0

JULY.2000                               Page-21                                     Rev.2.2
                                                                        128Mb Synchronous DRAM

                                                                        P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                                        P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                                        P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

[Read Interrupted by Burst Terminate]                                 READ to TBST interval is minimum 1 CLK. A TBST command to

Similarly to the precharge, a burst terminate command can inter-      output disable latency is equivalent to the /CAS Latency.

rupt the burst read operation and disable the data output. The

terminated bank remains active.

                                 Read  Interrupted by                   Terminate (BL=4)

           CLK

           Command                     READ                             TBST

           DQ                                                           Q0    Q1  Q2

           Command                     READ                       TBST

CL=3       DQ                                                           Q0    Q1

           Command                     READ  TBST

           DQ                                                           Q0

           Command                     READ                             TBST

           DQ                                                     Q0    Q1    Q2

           Command                     READ                       TBST

CL=2       DQ                                                     Q0    Q1

           Command                     READ  TBST

           DQ                                                     Q0

JULY.2000                                                         Page-22                                                        Rev.2.2
                                                               128Mb Synchronous DRAM

                                                         P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                         P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                         P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

[ Write Interrupted by Write ]

Burst write operation can be interrupted by new write of any bank. Random column access      is  allowed.  WRITE  to    WRITE

interval is minimum 1 CLK.

                               Write Interrupted by Write (CL=3,BL=4)

CLK

Command    Write               Write        Write              Write

A0-9       Yi                  Yj           Yk                 Yl

A10                         0  0            0                  0

A11

BA0,1      00                  00           10                 00

DQ         Dai0                Daj0   Daj1  Dbk0   Dbk1  Dbk2  Dal0   Dal1   Dal2  Dal3

[ Write Interrupted by Read ]

Burst write operation can be interrupted by read of the same or the other bank. Random column access is allowed.        WRITE

to READ interval is minimum 1 CLK. The input data on DQ at the interrupting READ cycle is "don't care".

                               Write  Interrupted        by Read      (CL=3,BL=4)

CLK

Command    Write               READ                                   Write        READ

A0-9       Yi                  Yj                                     Yk                 Yl

A10                         0  0                                      0                  0

A11

BA0,1      00                  00                                     10                 00

DQM

DQ         Dai0                                    Qaj0  Qaj1         Dbk0   Dbk1                                 Qal0

JULY.2000                                          Page-23                                                              Rev.2.2
                                                               128Mb Synchronous DRAM

                                                               P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                               P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                               P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

[ Write Interrupted by Precharge ]

Burst write operation can be interrupted by precharge of the same bank.Write recovery time(tWR) is required from the last data

to PRE command. During write recovery, data inputs must be masked by DQM.

                    Write Interrupted by Precharge (BL=4)

CLK

Command        ACT  Write                                      PRE                ACT

                                                                           tRP

A0-9,11        Xa   Ya                                                            Xa

A10            0    0                                          0                  0

BA0-1          00   00                                         00                 00

DQM

                                          tWR

           DQ       Da 0            Da 1

[Write Interrupted by Burst Terminate]

Burst terminate command can terminate burst write operation.In this case, the write recovery time is not required and the

bank remains active. WRITE to TBST interval is minimum 1 CLK.

                    Write Interrupted by Terminate (BL=4)

CLK

Command        ACT  Write                 TBST                             Write

A0-9,11        Xa   Ya                                                     Yb

A10            0    0                                                      0

BA0-1          00   00                                                     00

           DQ       Da 0            Da 1                                   Db 0   Db 1  Db 2  Db 3

JULY.2000                                 Page-24                                                                               Rev.2.2
                                                        128Mb Synchronous DRAM

                                                      P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                      P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                      P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

[Write with Auto-Precharge Interrupted by Write or Read to another Bank]

Burst write with auto-precharge can be interrupted by write or read to another bank. Next ACT command can be issued after

tRP. Auto-precharge interruption by a command to the same bank is inhibited.

               Write Interrupted by WRITE to another bank (BL=4)

CLK

Command        Write           Write                                               ACT

                               BL                                             tRP

A0-9,11        Ya              Yb                                                  Xa

                                                  tWR

A10            1               0                                                   Xa

BA0-1          00              10                                                  00

           DQ  Da 0   Da 1     Db 0         Db 1  Db 2     Db 3

               auto-precharge  interrupted                                         activate

               Write Interrupted by READ          to    another               bank (CL=2,BL=4)

CLK

Command        Write           Read                                                ACT

                               BL                                             tRP

A0-9,11        Ya              Yb                                                  Xa

                                                  tWR

A10            1               0                                                   Xa

BA0-1          00              10                                                  00

           DQ  Da 0   Da 1                        Qb0      Qb1                Qb2  Qb3

               auto-precharge  interrupted                                         activate

JULY.2000                                         Page-25                                                                  Rev.2.2
                                                       128Mb Synchronous DRAM

                                                  P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                  P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                  P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

[Read with Auto-Precharge Interrupted by Read to another Bank]

Burst write with auto-precharge can be interrupted by write or read to another bank. Next ACT command can be issued after

tRP. Auto-precharge interruption by a command to the same bank is inhibited.

                   Read Interrupted by Read to another bank (CL=2,BL=4)

CLK

Command            Read         Read                                               ACT

                                BL                                            tRP

A0-9,11            Ya           Yb                                                 Xa

A10                1            0                                                  Xa

BA0-1              00           10                                                 00

           DQ                   Qa0          Qa1  Qb0      Qb1                     Qb2       Qb3

                auto-precharge  interrupted                                        activate

[Full Page Burst]

Full page burst length is available for only the sequential burst type. Full page burst read or write is repeated untill a Precharge

or a Burst Terminate command is issued. In case of the full page burst, a read or write with auto-precharge command is illegal.

[Single Write]

When single write mode is set, burst length for write is always one, independently of Burst Length defined by (A2-0).

JULY.2000                                         Page-26                                                                             Rev.2.2
                                                                     128Mb Synchronous DRAM

                                                                     P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                                     P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                                     P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

AUTO REFRESH

Single cycle of auto-refresh is initiated with a REFA (/CS= /RAS= /  be in the idle state. Auto-refresh to auto-refresh interval is mini-

CAS= L, /WE= /CKE= H) command. The refresh address is gen-           mum tRC. Any command must not be supplied to the device be-

erated internally. 4096 REFA cycles within 64ms refresh 64M bit      fore tRC from the REFA command.

memory cells. The auto-refresh is performed on 4 banks

concurrently. Before performing an auto-refresh, all banks must

                                      Auto-Refresh

CLK

/CS

                                      NOP or DESELECT

/RAS

/CAS

/WE

CKE                                   minimum tRFC

A0-11

BA0,1

           Auto Refresh on All Banks                                 Auto Refresh on All Banks

JULY.2000                             Page-27                                                         Rev.2.2
                                                               128Mb Synchronous DRAM

                                                               P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                               P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                               P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

SELF REFRESH

Self-refresh mode is entered by issuing a REFS command         synchronous inputs is saved. To exit the self-refresh, supplying

(/CS= /RAS= /CAS= L, /WE= H, CKE= L). Once the self-           stable CLK inputs, asserting DESEL or NOP command and then

refresh is initiated, it is maintained as long as CKE is kept  asserting CKE=H. After tRC from the 1st CLK egde following

low. During the self-refresh mode, CKE is asynchronous and     CKE=H, all banks are in the idle state and a new command can be

the only enabled input ,all other inputs including CLK are     issued, but DESEL or NOP commands must be asserted till then.

disabled and ignored, so that power consumption due to

                           Self-Refresh

CLK

                                                               Stable CLK

/CS                                                                               NOP

/RAS

/CAS

/WE

CKE

                                                                                       new command

A0-11                                                                                  X

BA0,1                                                                                  00

                                                                                       minimum tRFC

       Self Refresh Entry                                      Self Refresh Exit       for recovery

JULY.2000                  Page-28                                                                   Rev.2.2
                                                                   128Mb Synchronous DRAM

                                                                   P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                                   P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                                   P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

CLK SUSPEND

CKE controls the internal CLK at the following cycle. Figure       synchronous input except during the self-refresh mode. CLK

below shows how CKE works.  By negating CKE, the next              suspend can be performed either when the banks are active

internal CLK is suspended. The purpose of CLK suspend is           or idle. A command at the suspended cycle is ignored.

power down, output suspend or input suspend. CKE is a

             ext.CLK

                                      tIH      tIS            tIH  tIS

             CKE

             int.CLK

                                      Power Down by CKE

CLK

CKE                                                                     Standby Power Down

Command      PRE            NOP  NOP  NOP

CKE                                                                     Active Power Down

Command      ACT            NOP  NOP  NOP

                                 DQ   Suspend                 by   CKE (CL=2)

CLK

CKE

Command      Write                                                 Read

DQ           D0             D1             D2       D3                   Q0                 Q1  Q2  Q3

JULY.2000                                           Page-29                                                               Rev.2.2
                                                                        128Mb Synchronous DRAM

                                                                  P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                                  P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                                  P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

DQM CONTROL

DQM is a dual function signal defined as the data mask for        is 0. During reads, DQM(U,L) forces output to Hi-Z word by word.

writes and the output disable for reads. During writes, DQM(U,L)  DQM(U,L) to output Hi-Z latency is 2.

masks input data word by word. DQM(U,L) to write mask latency

                               DQM     Function(CL=3)

CLK

Command        Write                                              READ

DQM

           DQ  D0          D2  D3                                       Q0  Q1                           Q3

               masked  by  DQM(U,L)=H                                       disabled by DQM(U,L)=H

JULY.2000                              Page-30                                                               Rev.2.2
                                                                  128Mb Synchronous DRAM

                                                                  P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                                  P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                                  P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

ABSOLUTE MAXIMUM RATINGS

           Symbol  Parameter                            Conditions                      Ratings                   Unit

           Vdd     Supply Voltage                  with respect to Vss                  -0.5 - 4.6                V

           VddQ    Supply Voltage for Output       with respect to VssQ                 -0.5 - 4.6                V

           VI      Input Voltage                   with respect to Vss                  -0.5 - 4.6                V

           VO      Output Voltage                  with respect to VssQ                 -0.5 - 4.6                V

           IO      Output Current                                                             50                  mA

           Pd      Power Dissipation               Ta = 25˚C                            1000                      mW

           Topr    Operating Temperature                                                0 - 70                    ˚C

           Tstg    Storage Temperature                                                  -65 - 150                 ˚C

RECOMMENDED OPERATING CONDITIONS

(Ta=0 - 70 ˚C ,unless otherwise noted)

Symbol                             Parameter                                            Limits

                                                                         Min.           Typ.                Max.            Unit

Vdd                Supply Voltage                                        3.0            3.3                 3.6             V

Vss                Supply Voltage                                        0              0                                   V

VddQ               Supply Voltage for output                             3.0            3.3                 3.6             V

VssQ               Supply Voltage for output                             0              0                      0            V

VIH*1              High-Level Input Voltage all inputs                   2.0                           VddQ +0.3            V

VIL*2              Low-level Input Voltage all inputs                    -0.3                               0.8             V

NOTES:

1. VIH(max)=5.5V for pulse width less than 10ns.

2. VIL(min)=-1.0V for pulse width less than 10ns.

CAPACITANCE

(Ta=0      -70˚C,Vdd=VddQ=3.3± 0 . 3 V , V s s = V s s Q = 0 V , u n l e s s        otherwise     not  ed)

Symbol             Parameter                       Test Condition        Limits (min.)         Limits  (max.)        Unit

                                                                                        -7             -75/-8

CI(A)              Input Capacitance, address pin                              2.5      3.8                 5.0         pF

                                                       @ 1MHz

CI(C)              Input Capacitance, contorl pin      1.4V bias               2.5      3.8                 5.0         pF

CI(K)              Input Capacitance, CLK pin          200mV swing             2.5      3.5                 4.0         pF

                                                       Vcc=3.3V

           CI/O    Input Capacitance, I/O pin                                  4.0      6.5                 6.5         pF

JULY.2000                                              Page-31                                                                 Rev.2.2
                                                                              128Mb Synchronous DRAM

                                                                             P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                                             P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                                             P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

AVERAGE SUPPLY CURRENT from Vdd

    (Ta=0 - 70˚C, Vdd=VddQ=3.3±0.3V,Vss=VssQ=0V, unless otherwise noted)

                                                                                          Organi-               Limits (max.)          Unit

              ITEM                           Symbol                                       zation     -7         -75               -8

    Operating current                        Icc1    tRC=min, tCLK=min                    x4/x8/x16  100        95                85

                                                     BL=1,IOL=0mA                                                                      mA

    Precharge Standby                        Icc2N   CKE=VILmax                           x4/x8/x16  20         20                20   mA

                                                     tCLK=15ns

    current in Non-Power

    down mode                                Icc2NS  CKE=VIHmin                           x4/x8/x16                                    mA

                                                     CLK=VILmax(fixed)                               15         15                15

    Precharge Standby                        Icc2P   CKE=VIHmin                           x4/x8/x16  2          2                 2    mA

    current in Power down                            tCLK=15ns(Note)

    mode                                     Icc2PS  CKE=VIHmin                           x4/x8/x16  1          1                 1    mA

                                                     tCLK=VILmax(fixed)

                                             Icc3N   CKE=/CS=VIHmin                       x4/x8/x16  30         30                30

    Active Standby current                           tCLK=15ns(Note)                                                                   mA

                                             Icc3NS  CKE=VIHmin                           x4/x8/x16  25         25                25

                                                     tCLK=VILmax(fixed)

    Burst current                                       All Bank Active

                                             Icc4       tCLK = min                        x4/x8/x16  140        130               120  mA

                                                        BL=4, CL=3, IOL=0mA

    Auto-refresh current                     Icc5    tRC=min, tCLK=min                    x4/x8/x16  130        130               130  mA

    Self-refresh current                     Icc6    CKE < 0.2V          x4/x8/x16        7,7.5,8    1          1                 1    mA

    NOTE:

    1. Icc(max) is specified at the output open condition.

    2. Input signals are changed one time during 30ns.

AC  OPERATING CONDITIONS AND CHARACTERISTICS

    (Ta=0 - 70˚C, Vdd=VddQ=3.3±0.3V,Vss=VssQ=0V, unless otherwise noted)

                                  Parameter                              Test Conditions                        Limits                 unit

    Symbol

                                                                                                          Min.          Max.

    VOH (DC)   High-Level Output Voltage (DC)                       IOH=-2mA                              2.4                          V

    VOL (DC)   Low-level Output Voltage (DC)                        IOL= 2mA                                            0.4            V

    IOZ        Off-state Output Current                             Q floating VO=0 -- VddQ               -5                   5       µA

    II             Input Current                                    VIH = 0 -- VddQ +0.3V                 -5                   5       µA

JULY.2000                                                   Page-32                                                                          Rev.2.2
                                                                   128Mb Synchronous DRAM

                                                                   P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                                   P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                                   P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

AC  TIMING REQUIREMENTS

    (Ta=0 - 70˚C, Vdd=VddQ=3.3±0.3V,Vss=VssQ=0V, unless otherwise noted)

    Input Pulse Levels:0.8V-2.0V

    Input Timing Measurement Level:1.4V

                                                                              Limits

    Symbol       Parameter                                     -7              -75                 -8            Unit

                                                         Min.      Max.  Min.       Max.     Min.          Max.

           tCLK  CLK cycle time                    CL=2  -               10                  10                  ns

                                                   CL=3  7               7.5                 8                   ns

           tCH   CLK High pulse width                    2.5             2.5                 3                   ns

           tCL   CLK Low pulse width                     2.5             2.5                 3                   ns

           tT    Transition time of CLK                  1         10    1            10     1             10    ns

           tIS   Input Setup time    (all inputs)        1.5             1.3                 2                   ns

           tIH   Input Hold time     (all inputs)        0.8             0.8                 0.8                 ns

           tRC   Row Cycle time                          63              67.5                0     7             ns

           tRFC  Refresh Cycle Time                      70              75                  80                  ns

    tRCD         Row to Column Delay                     20              20                  20                  ns

           tRAS  Row Active time                         45        100K  45         100K     48            100K  ns

           tRP   Row Precharge time                      20              20                  20                  ns

           tWR   Write Recovery time                     14              15                  20                  ns

    tRRD         Act to Act Delay time                   14              15                  20                  ns

           tRSC  Mode Register Set Cycle time            14              15                  20                  ns

           tREF  Refresh Interval time                             64                 64                   64    ms

           CLK                                                     1.4V

           DQ                                                      1.4V

                                                                              Any AC timing is referenced

                                                                              to the input signal passing

                                                                              through 1.4V.

JULY.2000                                                   Page-33                                                    Rev.2.2
                                                              128Mb Synchronous DRAM

                                                           P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                           P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                           P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

SWITCHING CHARACTERISTICS

(Ta=0 - 70˚C, Vdd=VddQ=3.3±0.3V,Vss=VssQ=0V, unless otherwise noted)

                                                           Limits

Symbol           Parameter                       -7                                        -7.5                 -8        Unit  Note

                                         Min.        Max.             Min.                       Max.     Min.      Max.

                                   CL=2                                                          6                  6     ns

tAC     Access time from CLK

                                   CL=3              5.4                                         5.4                6     ns

        Output Hold time           CL=2                               3                                   3               ns

tOH              from CLK                                                                                                       *1

                                   CL=3  2.7                          3                                   3               ns

        Delay time , output low-

tOLZ    impedance from CLK               0                            0                                   0               ns

tOHZ    Delay time , output high-        2.7                          3                                             6     ns

        impedance from CLK                           5.4                                         5.4      3

NOTE:

1. If clock rising time is longer than 1ns,(tr/2-0.5ns) should be added to the parameter.

Output     Load  Condition

VOUT                                                 CLK                                                            1.4V

                 50pF

                                                                      DQ                                            1.4V

                                                           Output Timing Measurement

                                                           Reference Point

                          CLK                                                                       1.4V

                                   tOLZ

                          DQ                                                                        1.4V

                                   tAC      tOH            tOHZ

JULY.2000                                            Page-34                                                                    Rev.2.2
                                                                128Mb Synchronous DRAM

                                                                P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                                P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                                P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

Burst Write  (single bank) @BL=4

             0     1     2      3      4      5      6    7     8     9     10   11      12      13      14      15  16

CLK

                                          tRC

/CS

                                   tRAS                          tRP

/RAS

                   tRCD                                                     tRCD

/CAS

                                                     tWR                                                         tWR

/WE

CKE

DQM

A0-8            X           Y                                            X           Y

A10             X                                                        X

A9,11           X                                                        X

BA0,1           0           0                                0           0           0                                   0

DQ                          D0     D0     D0     D0                                  D0      D0      D0      D0

             ACT#0    WRITE#0                             PRE#0       ACT # 0    WRITE#0                             PRE#0

                                                                         Italic  parameter       indicates       minimum case

JULY.2000                                               Page-35                                                             Rev.2.2
                                                                   128Mb Synchronous DRAM

                                                                  P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                                  P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                                  P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

Burst Write  (multi bank)       @BL=4

             0     1     2      3      4      5      6      7      8       9      10  11      12      13      14      15  16

CLK

                                            tRC

                                                                      tRC

/CS

                                      tRAS                         tRP

                      tRRD

/RAS

                   tRCD                   tRCD                                    tRCD

/CAS

                                                     tWR                                                              tWR

/WE

CKE

DQM

A0-8            X           Y      X                    Y                     X           Y               X

A10             X                  X                                          X                           X

A9,11           X                  X                                          X                           X

BA0,1           0           0      1                    1      0              0           0               1                   0

DQ                          D0     D0     D0     D0     D1     D1     D1      D1          D0      D0      D0      D0

             ACT#0    WRITE#0                               PRE#0         ACT# 0      WRITE#0                             PRE#0

                                ACT#1            WRITEA#1                                             ACT#1

                                                 (Auto-Precharge)

                                                                        Italic parameter indicates minimum case

JULY.2000                                               Page-36                                                                  Rev.2.2
                                                                128Mb Synchronous DRAM

                                                             P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                             P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                             P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

Burst  Read   (single     bank) @BL=4 CL=2

           0     1     2     3  4       5      6      7      8     9  10     11  12      13  14      15  16

CLK

                                   tRC

/CS

                             tRAS                     tRP                    tRAS

/RAS

                 tRCD                                              tRCD

/CAS

/WE

CKE

DQM

A0-8          X           Y                                     X         Y

A10           X                                                 X

A9,11         X                                                 X

BA0,1         0           0                       0             0         0                      0

DQ                                 Q0      Q0     Q0     Q0                          Q0      Q0  Q0      Q0

           ACT#0    READ# 0                    PRE#0         ACT# 0   READ# 0                    PRE#0

                                                                   Italic parameter  indicates minimum       case

JULY.2000                                            Page-37                                                 Rev.2.2
                                                                 128Mb Synchronous DRAM

                                                             P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                             P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                             P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

Burst Read  (multiple      bank) @BL=4                CL=2

            0     1     2     3     4       5      6      7      8      9      10      11      12      13  14      15  16

CLK

                                       tRC

                                                             tRC

/CS

                     tRRD                                                              tRAS

/RAS

                  tRCD                 tRCD                             tRCD

/CAS

/WE

CKE

DQM

A0-8           X           Y     X                    Y             X              Y               X

A10            X                 X                                  X                              X

A9,11          X                 X                                  X                              X

BA0,1          0           0     1                    1             0              0               1           0

DQ                                     Q0      Q0     Q0     Q0     Q1     Q1      Q1      Q1      Q0      Q0  Q0      Q0

            ACT#0 READA# 0                                       ACT# 0    READ# 0                             PRE#0

                              ACT#1            READA# 1                                        ACT# 1

                                                                    Italic parameter indicates minimum case

JULY.2000                                                        Page-38                                                   Rev.2.2
                                                                 128Mb Synchronous DRAM

                                                                P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                                P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                                P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

Write Interrupted by Write @BL=4

           0     1     2      3      4      5      6      7      8      9      10     11  12      13  14  15      16

CLK

/CS

                    tRRD

/RAS

                 tRCD

/CAS

                                                                                                          tWR

/WE

CKE

DQM

A0-8          X           Y      X             Y             Y                     Y                                  X

A10           X                  X                                                                                    X

A9,11         X                  X                                                                                    X

BA0,1         0           0      1             0             1                     0                           0      1

DQ                        D0     D0     D0     D0     D0     D1     D1     D1      D0     D0  D0      D0

           ACT#0 WRITE# 0               WRITE# 0      WRITEA# 1            WRITE# 0                            PRE#0

                          ACT#1         interrupt         interrupt        interrupt                              ACT# 1

                                        same              other            other

                                        bank              bank             bank

                                                                    Italic parameter indicates minimum case

JULY.2000                                             Page-39                                                            Rev.2.2
                                                               128Mb Synchronous DRAM

                                                              P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                              P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                              P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

Read Interrupted by Read           @BL=4,CL=2

           0     1     2     3     4      5      6      7      8      9      10     11      12      13     14      15  16

CLK

/CS

                    tRRD

/RAS

                 tRCD              tRCD

/CAS

/WE

CKE

DQM

A0-8          X           Y     X            Y             Y                     Y                      X

A10           X                 X                                                                       X

A9,11         X                 X                                                                       X

BA0,1         0           0     1            1             1                     0                      1

DQ                                    Q0     Q0     Q0     Q1     Q1     Q1      Q1     Q1      Q0      Q0     Q0      Q0

           ACT#0    READ#0            READ#1        READA# 1             READ# 0

                                      interrupt         interrupt        interrupt                  ACT# 1

                          ACT#1       other             same bank        other

                                      bank                               bank

                                                                   Italic parameter indicates minimum case

JULY.2000                                           Page-40                                                                Rev.2.2
                                                             128Mb Synchronous DRAM

                                                       P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                       P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                       P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

Write Interrupted by Read, Read Interrupted                         by  Write      @BL=4,CL=2

           0     1     2     3      4      5     6  7        8      9   10     11  12      13  14  15      16

CLK

/CS

                 tRRD

/RAS

                                    tRCD

                    tRCD

/CAS

                                                                                                   tWR

/WE

CKE

DQM

A0-8          X           X     Y             Y                             Y

A10           X           X

A9,11         X           X

BA0,1         0           1     0             1                             1                           1

DQ                              D0     D0              Q1       Q1          D1     D1  D1      D1

           ACT#0             WRITE# 0      READ#1                      WRITE# 1                         PRE#1

                    ACT#1

                                                                Italic parameter indicates minimum case

JULY.2000                                           Page-41                                                    Rev.2.2
                                                              128Mb Synchronous DRAM

                                                           P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                           P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                           P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

Write/Read    Terminated         by     Precharge       @BL=4,CL=2

           0     1     2      3      4    5     6    7     8  9     10     11   12      13      14     15  16

CLK

                                                                           tRC

/CS

                                                tRP                 tRAS                tRP

/RAS

                 tRCD                                         tRCD

/CAS

                                     tWR

/WE

CKE

DQM

A0-8          X           Y                             X               Y                           X

A10           X                                         X                                           X

A9,11         X                                         X                                           X

BA0,1         0           0                  0          0               0           0               0

DQ                        D0     D0                                                 Q0      Q0

           ACT#0    WRITE# 0              PRE#0      ACT#0          READ# 0     PRE#0           ACT#0

                                        Te rminate                              Te rminate

                                                              Italic parameter indicates minimum case

JULY.2000                                          Page-42                                                     Rev.2.2
                                                            128Mb Synchronous DRAM

                                                      P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                      P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                      P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

Write/Read  Terminated by             Burst     Terminate @BL=4,CL=2

            0     1     2      3      4  5      6  7        8      9  10      11      12      13      14  15     16

CLK

/CS

/RAS

                  tRCD

/CAS

                                                                                                      tWR

/WE

CKE

DQM

A0-8           X           Y                 Y                            Y

A10            X

A9,11          X

BA0,1          0           0                 0                            0                                   0

DQ                         D0     D0                  Q0       Q0         D0      D0      D0      D0

            ACT#0    WRITE# 0         TERM   READ# 0  TERM            WRITE#0                              PRE#0

                                                            Italic parameter indicates minimum case

JULY.2000                                          Page-43                                                           Rev.2.2
                                                        128Mb Synchronous DRAM

                                                    P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                    P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                    P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

Single Write Burst Read          @BL=4,CL=2

           0     1     2      3  4     5  6      7      8      9      10  11  12  13  14  15  16

CLK

/CS

/RAS

                 tRCD

/CAS

/WE

CKE

DQM

A0-8          X           Y         Y

A10           X

A9,11         X

BA0,1         0           0         0

DQ                        D0                 Q0     Q0     Q0     Q0

           ACT#0    WRITE# 0     READ# 0

                                                        Italic parameter indicates minimum case

JULY.2000                                 Page-44                                                 Rev.2.2
                                              128Mb Synchronous DRAM

                                           P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                           P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                           P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

Power-Up Sequesce and Intialize

CLK

              200µs

/CS

                          tRP        tRFC                       tRFC      tRSC

/RAS

/CAS

/WE

CKE

DQM

A0-8                                                                  MA        X

A10                                                                   0         X

A9,11                                                                 0         X

BA0,1                                                                 0         0

DQ

              NOP

       Power  On     PRE  ALL  REFA        REFA  REFA                 MRS       ACT# 0

                                     Minimum 8 REFA cycles

                                              Italic parameter  indicates minimum case

JULY.2000                            Page-45                                            Rev.2.2
                                                        128Mb Synchronous DRAM

                                                      P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                      P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                      P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

Auto Refresh

           0  1     2  3            4  5    6     7     8      9     10  11      12      13      14      15  16

CLK

                                            tRFC

/CS

              tRP

/RAS

                                                                     tRCD

/CAS

/WE

CKE

DQM

A0-8                                                              X          Y

A10                                                               X

A9,11                                                             X

BA0,1                                                             0          0

DQ                                                                           D0      D0      D0      D0

           PRE ALL  REFA                                       ACT#0     WRITE#0

           All banks m ust be idle  before  REFA  is  issued.

                                                        Italic parameter indicates minimum                   case

JULY.2000                                      Page-46                                                             Rev.2.2
                                                           128Mb Synchronous DRAM

                                                     P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                     P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                     P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

Self Refresh

              0  1    2     3  4  5         6    7         8    9  10  11       12      13  14  15     16

CLK

                                                                                        tRFC

/CS

                 tRP

/RAS

/CAS

/WE

CKE

DQM

A0-8,                                                                                               X

A10                                                                                                 X

A9,11                                                                                               X

BA0,1                                                                                               0

DQ

           PRE ALL Self     Refres h Entry                         Self Refres  h Exit          ACT#0

           All banks m ust  be idle before REFS  is  issu  ed.

                                                           Italic  parameter    indicates   minimum case

JULY.2000                                      Page-47                                                     Rev.2.2
                                                           128Mb Synchronous DRAM

                                                         P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                         P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                         P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

CLK Suspension @BL=4,CL=2

           0     1     2      3      4  5      6      7    8     9  10      11      12  13  14      15  16

CLK

/CS

/RAS

                 tRCD

/CAS

/WE

CKE

DQM

A0-8          X           Y                                   Y

A10           X

A9,11         X

BA0,1         0           0                                   0

DQ                        D0     D0        D0     D0                    Q0      Q0      Q0      Q0

           ACT#0    WRITE# 0     internal                  READ# 0              internal

                                 CLK                                            CLK

                                 suspended                                      suspended

                                                           Italic parameter indicates minimum case

JULY.2000                                         Page-48                                                   Rev.2.2
                                                 128Mb Synchronous DRAM

                                                 P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                                                 P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                                                 P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

Power Down

           0    1    2  3  4  5     6      7     8     9  10  11  12  13  14  15     16

CLK

/CS

/RAS

/CAS

/WE

                           Standby  Power  Down                   Active Power Down

CKE

DQM

A0-8                                                X

A10                                                 X

A9,11                                               X

BA0,1                                               0

DQ

           PRE  ALL                              ACT#  0

JULY.2000                                  Page-49                                       Rev.2.2
                                 128Mb Synchronous DRAM

                        P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)

                        P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)

                        P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

DQM Write  Mask  @BL=4

JULY.2000               Page-50  Rev.2.2
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