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P2V28S20ATP-7

器件型号:P2V28S20ATP-7
厂商名称:Vanguard International Semiconductor Corporation
厂商官网:http://www.vis.com.tw/
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器件描述

128Mb SDRAM Specification

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P2V28S20ATP-7器件文档内容

                                      128Mb Synchronous DRAM

                                                                           P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                                                           P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                                                           P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

128Mb SDRAM Specification

               P2V28S20DTP-7,-75,-8
               P2V28S30DTP-7,-75,-8
               P2V28S40DTP-7,-75,-8

JULY.2000  MIRA TECHNOLOGY INC.

           8F., 68, SEC.3, NANKING E. RD. , TAIPEI, TAIWAN, R.O.C.
           TEL: 886-2-25170055.25170066
           FAX: 886-2-25174575

                                                                                                            Rev.2.2
                                         128Mb Synchronous DRAM

                       128Mb Synchronous DRAM P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                                                                  P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                                                                  P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

PRELIMINARY                Some of contents are described for general products and
                           are subject to change without notice.

DESCRIPTION                                                  P2V28S20ATP,P2V28S30ATP and P2V28S40ATP
                                                             achieve very high speed data rates up to 166MHz, and are
P2V28S20ATP is organized as 4-bank x 8,388,608-word x        suitable for main memories or graphic memories in com-
4-bit Synchronous DRAM with LVTTL interface and              puter systems.
P2V28S30ATP is organized as 4-bank x 4,194,304-word x
8-bit and P2V28S40ATP is organized as 4-bank x 2,097,
152-word x 16-bit. All inputs and outputs are referenced to
the rising edge of CLK.

FEATURES

                           ITEM                                                P2V28S20/30/40ATP

                                                                        -7     -75     -8

                                                             CL=2       -      10ns    10ns
                                                             CL=3
tCLK Clock Cycle Time                 (Min.)                            7ns    7.5ns   8ns
                                                             CL=2
tRAS Active to Precharge Command Period (Min.)               CL=3       45ns   45ns    48ns

tRCD Row to Column Delay              (Min.)                 V28S20D    20ns   20ns    20ns
                                                             V28S30D    -       6ns     6ns
tAC Access Time from CLK              (Max.)                 V28S40D
                                                             -7,-75,-8  5.4ns   5.4ns   6ns
tRC Ref /Active Command Period        (Min.)                             63ns  67.5ns  70ns

                                                                        85mA   85mA    85mA

Icc1 Operation Current (Single Bank)  (Max.)                            85mA   85mA    85mA

                                                                        85mA   85mA    85mA

Icc6 Self Refresh Current             (Max.)                            1mA    1mA     1mA

- Single 3.3V 0.3V power supply
- Max. Clock frequency -7:143MHz<3-3-3>/-75:133MHz<3-3-3>/-8:100MHz<2-2-2>
- Fully synchronous operation referenced to clock rising edge
- 4-bank operation controlled by BA0,BA1(Bank Address)
- /CAS latency- 2/3 (programmable)
- Burst length- 1/2/4/8/FP (programmable)
- Burst type- Sequential and interleave burst (programmable)
- Byte Control- DQML and DQMU (P2V28S40ATP)
- Random column access
- Auto precharge / All bank precharge controlled by A10
- Auto and self refresh
- 4096 refresh cycles /64ms
- LVTTL Interface
- Package

P2V28S20ATP/30ATP/40ATP
400-mil, 54-pin Thin Small Outline (TSOP II) with 0.8mm lead pitch

JULY.2000                                       Page-1                                            Rev.2.2
                                              128Mb Synchronous DRAM

                                              P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                              P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                              P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

PIN CONFIGURATION (TOP VIEW)

                                   P2V28S20ATP

                                  P2V28S30ATP

                                  P2V28S40ATP

                               PIN CONFIGURATION
                                     (TOP VIEW)

Vdd        Vdd       Vdd       1                                     54     Vss   Vss   Vss
NC         DQ0       DQ0                                                    DQ15  DQ7   NC
VddQ       VddQ      VddQ      2                                     53     VssQ  VssQ  VssQ
NC         NC        DQ1                                                    DQ14  NC    NC
DQ0        DQ1       DQ2       3                                     52     DQ13  DQ6   DQ3
VssQ       VssQ      VssQ                                                   VddQ  VddQ  VddQ
NC         NC        DQ3       4                                     51     DQ12  NC    NC

NC         DQ2       DQ4       5                                     50     DQ11  DQ5   NC
VddQ       VddQ      VddQ                                                   VssQ  VssQ  VssQ
NC         NC        DQ5       6              400mil 54pin TSOP(II)  49     DQ10  NC    NC
DQ1        DQ3       DQ6                                                    DQ9   DQ4   DQ2
VssQ       VssQ      VssQ      7                                     48     VddQ  VddQ  VddQ
NC         NC        DQ7                                                    DQ8   NC    NC
Vdd        Vdd       Vdd       8                                     47     Vss   Vss   Vss
NC         NC        DQML                                                   NC    NC    NC
/WE        /WE       /WE       9                                     46     DQMU  DQM   DQM
/CAS       /CAS      /CAS                                                   CLK   CLK   CLK
/RAS       /RAS      /RAS      10                                    45     CKE   CKE   CKE
/CS        /CS       /CS                                                    NC    NC    NC
                               11                                    44
BA0(A13)   BA0(A13)  BA0(A13)                                               A11   A11   A11
BA1(A12)   BA1(A12)  BA1(A12)  12                                    43     A9    A9    A9
A10(AP)    A10(AP)   A10(AP)                                                A8    A8    A8
A0         A0        A0        13                                    42     A7    A7    A7
A1         A1        A1                                                     A6    A6    A6
A2         A2        A2        14                                    41     A5    A5    A5
A3         A3        A3                                                     A4    A4    A4
Vdd        Vdd       Vdd       15                                    40     Vss   Vss   Vss

                               16                                    39

                               17                                    38

                               18                                    37

                               19                                    36

                               20                                    35

                               21                                    34

                               22                                    33

                               23                                    32

                               24                                    31

                               25                                    30

                               26                                    29

                               27                                    28

           CLK       : Master Clock                                  DQM    : Output Disable / Write Mask
           CKE       : Clock Enable                                  A0-11  : Address Input
           /CS       : Chip Select                                   BA0,1  : Bank Address
           /RAS      : Row Address Strobe                            Vdd    : Power Supply
           /CAS      : Column Address Strobe                         VddQ   : Power Supply for Output
           /WE       : Write Enable                                  Vss    : Ground
           DQ0-15    : Data I/O                                      VssQ   : Ground for Output

JULY.2000                          Page-2                                               Rev.2.2
BLOCK DIAGRAM                                    128Mb Synchronous DRAM

                                                        P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                                        P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                                        P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

                                              DQ0-7

                                         I/O Buffer

           Memory Array    Memory Array    Memory Array                      Memory Array
            4096 x1024 x8   4096 x1024 x8   4096 x1024 x8                     4096 x1024 x8
             Cell Array      Cell Array      Cell Array                        Cell Array

                  Bank #0         Bank #1         Bank #2                           Bank #3

            Mode
           Register

                                         Control Circuitry

           Address Buffer                                   Control Signal Buffer

                           Clock Buffer

           A0-11 BA0,1     CLK CKE         /CS /RAS         /CAS                   /WE  DQM

Note:This figure shows the P2V28S30ATP
      The A2V28S20ATP configuration is 4096x2048x4 of cell array and DQ0-3
      The A2V28S40ATP configuration is 4069x512x16 of cell array and DQ0-15

Type Designation Code
   P2 V 28 S 3 0 A TP -8

                           Access Item                       -7 : 7 ns (143MHz/3-3-3)
                                                            -75 : 7.5ns (100MHz/2-2-2 or 133MHz/3-3-3)
                           Package Type
                           Process Generation                -8 : 8 ns (100MHz/2-2-2 or 125MHz/3-3-3)
                           Function                          TP : TSOP(II)
                           Organization                       A : 2nd generation
                           Synchronous DRAM                   0 : Random Column
                           Density
                           Interface                           2 : x4, 3 : x8, 4: x16
                           PSC DRAM
                                                                128 :128Mbit
                                                                  V :LVTTL

JULY.2000                                  Page-3                                                       Rev.2.2
                        128Mb Synchronous DRAM

                        P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                        P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                        P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

PIN FUNCTION

CLK              Input  Master Clock:
                        All other inputs are referenced to the rising edge of CLK
CKE              Input
                        Clock Enable:
        /CS      Input  CKE controls internal clock.When CKE is low, internal clock for
/RAS, /CAS, /WE  Input  the following cycle is ceased. CKE is also used to select
                        auto / self-refresh.
A0-11            Input  After self-refresh mode is started, CKE becomes asynchronous input.
                        Self-refresh is maintained as long as CKE is low.

                        Chip Select:
                        When /CS is high, any command means No Operation.

                        Combination of /RAS, /CAS, /WE defines basic commands.

                        A0-11 specify the Row / Column Address in conjunction with BA0,1.
                        The Row Address is specified by A0-11.
                        The Column Address is specified by A0-9,11(x4)/A0-9(x8)/A0-8(x16).
                        A10 is also used to indicate precharge option. When A10 is high at a
                        read / write command, an auto precharge is performed. When A10 is
                        high at a precharge command, all banks are precharged.

BA0,1            Input  Bank Address:
                        BA0,1 specifies one of four banks to which a command is applied.
                        BA0,1 must be set with ACT, PRE , READ , WRITE commands.

DQ0-3(x4),       Input / Output Data In and Data out are referenced to the rising edge of CLK.
DQ0-7(x8),
DQ0-15(x16)

DQM(x4,x8),      Input  Din Mask / Output Disable:
DQMU/L(x16)             When DQM(U/L) is high in burst write, Din for the current cycle is
                        masked. When DQM(U/L) is high in burst read,
                        Dout is disabled at the next but one cycle.

  Vdd, Vss       Power Supply Power Supply for the memory array and peripheral circuitry.
VddQ, VssQ       Power Supply VddQ and VssQ are supplied to the Output Buffers only.

JULY.2000               Page-4                                                                  Rev.2.2
                                                                128Mb Synchronous DRAM

                                                                P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                                                P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                                                P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

BASIC FUNCTIONS                                                 A10 are used as chip select, refresh opt ion, and precharge
                                                                option, respectively .
The P2V28S20 , 30 and 40ATP provides basic functions,           To know the detailed definition of commands, please see the com-
bank (row) activate, burst read / write, bank (row) precharge,  mand truth table.
and auto / self refresh.
Each command is defined by control signals of /RAS, /CAS and
/WE at CLK rising edge. In addition to 3 signals, /CS ,CKE and

           CLK   Chip Select : L=select, H=deselect
            /CS
           /RAS  Command
           /CAS
           /WE   Command                                        define basic command
           CKE
           A10   Command

                 Refresh Option @ refresh command

                 Precharge Option @ precharge or read/write command

           Activate (ACT) [/RAS =L, /CAS =/WE =H]
           ACT command activates a row in an idle bank indicated by BA.

           Read (READ) [/RAS =H, /CAS =L, /WE =H]
           READ command starts burst read from the active bank indicated by BA. First output
           data appears after /CAS latency. When A10 =H at this command, the bank is deac-
           tivated after the burst read (auto-precharge, READA).

           Write (WRITE) [/RAS =H, /CAS =/WE =L]
           WRITE command starts burst write to the active bank indicated by BA. Total data
           length to be written is set by burst length. When A10 =H at this command, the bank
           is deactivated after the burst write (auto-precharge, WRITEA).

           Precharge (PRE) [/RAS =L, /CAS =H, /WE =L]
           PRE command deactivates the active bank indicated by BA. This command also
           terminates burst read / write operation. When A10 =H at this command, all banks
           are deactivated (precharge all, PREA ).

           Auto-Refresh (REFA) [/RAS =/CAS =L, /WE =CKE =H]
           REFA command starts auto-refresh cycle. Refresh address including bank address
           are generated internally. After this command, the banks are precharged automatically.

JULY.2000        Page-5                                                                           Rev.2.2
                                              128Mb Synchronous DRAM

                                              P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                              P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                              P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

COMMAND TRUTH TABLE

           COMMAND           MNEMONIC CKE CKE /CS /RAS /CAS /WE BA0,1 A1 1 A1 0 A0-9
                                                   n-1 n
Deselect
                             DESEL      H  X       HX                 XX    X  X  X  X
No Operation
Row Address Entry &          NOP        H  X       L  H               H  H  X  X  X  X

    Bank Active              ACT        H  X       L  L               HH    V  V  V  V
Single Bank Precharge
                              PRE       H  X       L  L               HL    V  X  L  X
Precharge All Banks          PREA
Column Address Entry                    H  X       L  L               HL    X  XHX

       &Write                WRIT E     H  X       L  H               L  L  V  V  L  V
Column Address Entry &
                             WRITE A    HX         LH                 L  L  V  VHV
Write with Auto-Precharge    READ      HX         LH
Column Address Entry                                                  LHV      V  L  V

         & Read              READA      H  X       L  H               L  H  V  V  HV
Column Address Entry &        REFA
                                        H  H       L  L               L  H  X  XX    X
   Read with Auto-Precharge
Auto-Refresh                 REFS       H  L       L  L               L  H  X  XX    X

Self-Refresh Entry                      L  HHX                        XX    X  XX    X

Self-Refresh Exit            REFSX

                                        L  H       L  H               HH    X  XX    X

Burst Terminate              TBST       HX         L  HHL                   XX    XX

Mode Register Set            MR S       H  X       L  L               L  L  L  L  L V*1

H=High Level, L=Low Level, V=Valid, X=Don't Care, n=CLK cycle number

NOTE: 1. A7-A9 =0, A0-A6 =Mode Address

JULY.2000                                  Page-6                                    Rev.2.2
                                                      128Mb Synchronous DRAM

                                                      P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                                      P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                                      P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

FUNCTION TRUTH TABLE

Current State /CS /RAS /CAS /WE Address               Command Action

IDLE       H X X XX                                     DESEL NOP

           L H H HX                                   NOP NOP

           L H H L BA                                 TBST ILLEGAL*2

           L H L X BA, CA, A10                        READ /  ILLEGAL*2

                                                      WRIT E

           L L H H BA, RA                             ACT Bank Active, Latch RA

           L L H L BA, A10                            PRE /   NOP*4
                                                      PREA

           L L L HX                                   REFA Auto-Refresh*5

                                            Op-Code,  MRS Mode Register Set*5
           LLLL

                                            Mode-Add

ROW       H X X XX                                   DESEL NOP
ACTIVE

           L H H HX                                   NOP NOP

           L H H L BA                                 TBST NOP

                                                                   READ / Begin Read, Latch CA, Determine
           L H L H BA, CA, A10

                                                                   READA Auto-Precharge
                                                                  WRITE / Begin Write, Latch CA, Determine
           L H L L BA, CA, A10
                                                                  WRITEA Auto-Precharge

           L L H H BA, RA                             ACT Bank Active / ILLEGAL*2

           L L H L BA, A10                            PRE /   Precharge / Precharge All
                                                      PREA

           L L L HX                                   REFA ILLEGAL

           L  L  L    Op-Code,
                      L Mode-Add                      MRS ILLEGAL

JULY.2000              Page-7                                                                               Rev.2.2
                                         128Mb Synchronous DRAM

                                         P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                         P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                         P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

FUNCTION TRUTH TABLE (continued)

Current State /CS /RAS /CAS /WE Address  Command Action

READ       H X X XX                      DESEL NOP (Continue Burst to END)

           L  H H HX                      NOP NOP (Continue Burst to END)

           L  HH  L BA                   TBST Terminate Burst

                                                                       READ Terminate Burst, Latch CA,Begin
           L H L H BA, CA, A10

                                                                      /READA Read, Determine Auto-Precharge*3

           L  HL                         WRITE / Terminate Burst, Latch CA,Begin
                  L BA, CA, A10 WRITEA Write, Determine Auto-Precharge*3

           L  L H H BA, RA                ACT Bank Active / ILLEGAL*2

           L  L H L BA, A10              PRE /
                                         PREA Terminate Burst, Precharge

           L  LL  HX                     REFA ILLEGAL

           L  LL  L  Op-Code,             MRS ILLEGAL

                     Mode-Add

WRITE      H X X XX                      DESEL NOP (Continue Burst to END)

           L H H HX                       NOP NOP (Continue Burst to END)

           L  HH  L BA                   TBST Terminate Burst, Latch CA,Begin

                                                                      READ / Terminate Burst, Latch CA,Begin
           L H L H BA, CA, A10

                                                                      READA Read, Determine Auto-Precharge*3

           L  HL  L BA, CA, A10 WRITE / Terminate Burst, Latch CA,Begin
                                         WRITEA Write, Determine Auto-Precharge*3

           L  L H H BA, RA                ACT Bank Active / ILLEGAL*2

           L  L H L BA, A10              PRE /  Terminate Burst, Precharge
                                         PREA

           L  LL  HX                     REFA ILLEGAL

           L  LL  L Op-Code,              MRS ILLEGAL
                     Mode-Add

JULY.2000                         Page-8                                                                       Rev.2.2
                                                      128Mb Synchronous DRAM

                                                      P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                                      P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                                      P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

FUNCTION TRUTH TABLE (continued)

Current State /CS /RAS /CAS /WE Address               Command Action

READ with H X X X X                                  DESEL NOP (Continue Burst to END)
    AUTO                                               NOP NOP (Continue Burst to END)

PRECHARGE L H H H X

           L H H L BA                                 TBST ILLEGAL

           L H L H BA, CA, A10                        READ /   ILLEGAL

                                                      READA

           L H L L BA, CA, A10                        WRITE /  ILLEGAL

                                                      WRITE A

           L L H H BA, RA                             ACT Bank Active / ILLEGAL*2

           L L H L BA, A10                            PRE /    ILLEGAL*2
                                                      PREA

           L L L HX                                   REFA ILLEGAL

                                            Op-Code,  MRS ILLEGAL
           LLLL

                                            Mode-Add

WRITE with H X X X X                                  DESEL NOP (Continue Burst to END)
   AUTO                                                NOP NOP (Continue Burst to END)

PRECHARGE L H H H X

           L H H L BA                                 TBST ILLEGAL

           L H L H BA, CA, A10                        READ /   ILLEGAL

                                                      READA

           L H L L BA, CA, A10                        WRITE /  ILLEGAL

                                                      WRITEA

           L L H H BA, RA                             ACT Bank Active / ILLEGAL*2

           L L H L BA, A10                            PRE /    ILLEGAL*2
                                                      PREA

           L L L HX                                   REFA ILLEGAL

           L  L  L  L Op-Code,                        MRS ILLEGAL
                    Mode-Add

JULY.2000              Page-9                                                            Rev.2.2
                                         128Mb Synchronous DRAM

                                         P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                         P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                         P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

FUNCTION TRUTH TABLE (continued)

Current State /CS /RAS /CAS /WE Address  Command Action

PRE -       H X X XX                     DESEL NOP (Idle after tRP)
                                          NOP NOP (Idle after tRP)
CHARGING
                       L H H HX

            L H H L BA                   TBST ILLEGAL*2

            LH                                          READ /
                  L X BA, CA, A10 WRITE ILLEGAL*2

            L L H H BA, RA                ACT ILLEGAL*2

            L L H L BA, A10              PRE /
                                                      NOP*4 (Idle after tRP)

                                         PREA

            L L L HX                      REFA ILLEGAL
                                          MRS ILLEGAL
            L  L  L  Op-Code,
                     L Mode-Add

ROW         H X X XX                     DESEL NOP (Row Active after tRCD)
                                          NOP NOP (Row Active after tRCD)
ACTIVATING

            L H H HX

            L H H L BA                   TBST ILLEGAL*2

            LH    L X BA, CA, A10        READ /  ILLEGAL*2

                                         WRIT E

            L L H H BA, RA                ACT ILLEGAL*2

            L L H L BA, A10              PRE /
                                         PREA ILLEGAL*2

            L L L HX                      REFA ILLEGAL
                                          MRS ILLEGAL
                     Op-Code,

            L  L  L  L Mode-Add

JULY.2000                        Page-10                                      Rev.2.2
                                            128Mb Synchronous DRAM

                                            P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                            P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                            P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

FUNCTION TRUTH TABLE (continued)

Current State /CS /RAS /CAS /WE Address     Command Action

WRITE      H X X XX                         DESEL NOP
                                             NOP NOP
RECOVERING                 H H HX
                        L

           L H H L BA                       TBST ILLEGAL*2

           L               H L X BA, CA, A10 READ / ILLEGAL*2
                                            WRITE

           L L H H BA, RA                   ACT ILLEGAL*2

           L L H L BA, A10                  PRE / ILLEGAL*2
                                            PREA

           L L L HX                         REFA ILLEGAL

           L               L  L L Op-Code,  MRS ILLEGAL
                              Mode-Add

REFRESHING H X X X X                        DESEL NOP (Idle after tRC)

           L H H HX                         NOP NOP (Idle after tRC)

           L H H L BA                       TBST ILLEGAL

           L               H  L X BA, CA, A10 READ / ILLEGAL
                                            WRITE

           L L H H BA, RA                   ACT ILLEGAL

           L L H L BA, A10                  PRE /  ILLEGAL
                                            PREA

           L L L HX                         REFA ILLEGAL

           L               L  L L Op-Code,  MRS ILLEGAL
                              Mode-Add

JULY.2000                                Page-11                        Rev.2.2
                                         128Mb Synchronous DRAM

                                         P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                         P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                         P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

FUNCTION TRUTH TABLE (continued)

Current State /CS /RAS /CAS /WE Address  Command Action

MODE       H X X XX                      DESEL NOP (Idle after tRSC)
                                          NOP NOP (Idle after tRSC)
REGISTER

SETTING    L H H HX

           L H H L BA                    TBST ILLEGAL

           L H L X BA, CA, A10 READ / ILLEGAL
                                                                WRITE

           L L H H BA, RA                ACT ILLEGAL

           L L H L BA, A10               PRE / ILLEGAL
                                         PREA

           L L L HX                      REFA ILLEGAL

           L  L  L L Op-Code,            MRS ILLEGAL
                 Mode-Add

JULY.2000              Page-12                                         Rev.2.2
                                                  128Mb Synchronous DRAM

                                                  P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                                  P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                                  P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

FUNCTION TRUTH TABLE for CKE

Current State  CKE CKE  /CS /RAS /CAS /WE               Add Action
               n-1 n     XXXX                            X INVALID
     SELF-
REFRESH*1        HX

               L H H X X X X Exit Self-Refresh (Idle after tRC)

               L H L H H H X Exit Self-Refresh (Idle after tRC)

               L H L H H L X ILLEGAL

               L H L H L X X ILLEGAL

               L H L L X X X ILLEGAL

               L  L     X                X  XX          X NOP (Maintain Self-Refresh)

POWER          H X X X X X X INVALID
DOWN           L H X X X X X Exit Power Down to Idle

               L  L     X                X  XX          X NOP (Maintain Power Down)

ALL BANKS H H X X X X X Refer to Function Truth Table

IDLE*2         H  L     L                L  L  H        X Enter Self-Refresh

               H L H X X X X Enter Power Down

               H L L H H H X Enter Power Down

               H L L H H L X ILLEGAL

               H L L H L X X ILLEGAL

               H L L L X X X ILLEGAL

               L X X X X X X Refer to Current State =Power Down

ANY STATE H H X X X X X Refer to Function Truth Table

other than     H L X X X X X Begin CLK Susspend at Next Cycle*3

listed above

               L H X X X X X Exit CLK Susspend at Next Cycle*3

               L  L     X                X  XX          X Maintain CLK Suspend

ABBREVIATIONS:
H=High Level, L=Low Level, X=Don't Care

NOTES:
1. CKE Low to High transition will re-enable CLK and other inputs asynchronously. A minimum
setup time must be satisfied before any command other than EXIT.
2. Power-Down and Self-Refresh can be entered only from the All Banks Idle State.
3. Must be legal command.

JULY.2000                                      Page-13                                       Rev.2.2
                                                     128Mb Synchronous DRAM

                                                     P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                                     P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                                     P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

SIMPLIFIED STATE DIAGRAM

                                                                     SELF
                                                                  REFRESH

                                                      REFS
                                                                 REFSX

                       MODE           MRS                  REFA            AUTO
                    REGISTER                                            REFRESH
                                                IDLE
                         SET

                                                                  CKEL

                        CLK                                 CKEH
                    SUSPEND                      ACT
                                      CKEL
                                                                        POWER
                                                                         DOWN

                              CKEH

                                             ROW                  TERM
                                           ACTIVE

                              TERM

                              WRITE                        READ

             WRITE  CKEL              WRITEA READA                READ   CKEL READ
           SUSPEND            WRITE
                                                     READ                          SUSPEND
                    CKEH                 WRITE                           CKEH

                    WRITEA                                        READA

                                      WRITEA READA

            WRITEA  CKEL                                                 CKEL    READA
           SUSPEND            WRITEA
                                                PRE               READA          SUSPEND
                    CKEH
                                                                         CKEH

                                           PRE        PRE

           POWER    POWER PRE                 PRE
           APPLIED     ON                  CHARGE

                                                                                 Automatic Sequence
                                                                                 Command Sequence

JULY.2000                                  Page-14                                          Rev.2.2
                                                              128Mb Synchronous DRAM

                                                              P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                                              P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                                              P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

POWER ON SEQUENCE                                             MODE REGISTER

Before starting normal operation, the following power on      Burst Length, Burst Type and /CAS Latency can be pro-
sequence is necessary to prevent a SDRAM from damaged         grammed by setting the mode register (MRS). The mode
or malfunctioning.                                            register stores these data until the next MRS command,
                                                              which may be issued when all banks are in idle state. After
1. Apply power and start clock. Attempt to maintain CKE       tRSC from a MRS command, the SDRAM is ready for new
   high, DQM high and NOP condition at the inputs.            command.

2. Maintain stable power, stable clock, and NOP input con-                    CLK
   ditions for a minimum of 200s.
                                                                              /CS
3. Issue precharge commands for all banks. (PRE or PREA)
4. After all banks become idle state (after tRP), issue 8 or                  /RAS

   more auto-refresh commands.                                                /CAS
5. Issue a mode register set command to initialize the mode

   register.

After these sequence, the SDRAM is idle state and ready
for normal operation.

                                                                              /WE

                                                                      BA0,1 A11-A0         V

BA0 BA1 A1 1 A1 0 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0

           0 0 0 0 0 0 0 LTMODE BT                                   BL

            CL  /CAS LATENCY                                   BURST      BL        BT= 0  BT= 1
           000              R                                 LENGTH
           001              R                                            000           1      1
LATENCY    010               2                                           001           2      2
  MODE     011               3                                           010           4      4
           100              R                                            011           8      8
           101              R                                            100           R      R
           110              R                                            101           R      R
           111              R                                            110           R      R
                                                                         111          FP      R

                                                              BURST      0    SEQUENTIAL
                                                               TYPE
                                                                         1    INTERLEAVED

                R: Reserved for Future Use
                FP: Full Page

JULY.2000                                   Page-15                                               Rev.2.2
                                           128Mb Synchronous DRAM

                                           P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                           P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                           P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

           CLK

Command                Read                                   Write
                                                                Y
Address                Y                                       D0 D1 D2 D3

           DQ                              Q0 Q1 Q2 Q3

                CL= 3        /CAS Latency  Burst Length              Burst Length
                BL= 4

                                                         Burst Type

Initial Address BL                         Column Addressing

A2 A1 A0                     Sequential                              Interleaved

00 0                   012 345670123 4567

00 1                   123 456701032 5476

01 0                   234 567012301 6745

01 1                   345 670123210 7654

                8

10 0                   456 701234567 0123

10 1                   567 012345476 1032

11 0                   670 123456745 2301

11 1                   701 23456 7654 3210

- 00                   012 3                             0123

- 01                   123 0                             1032
                                                         2301
                4

- 10                   230 1

- 11                   30 12                             32 1 0

-- 0                   01                                01
                                                         10
                2

-- 1                   10

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                                                                   128Mb Synchronous DRAM

                                                                   P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                                                   P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                                                   P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

OPERATIONAL DESCRIPTION                                            READ

BANK ACTIVATE                                                      After tRCD from the bank activation, a READ command can be
                                                                   issued. 1st output data is available after the /CAS Latency from the
The SDRAM has four independent banks. Each bank is activated by    READ, followed by (BL -1) consecutive data when the Burst Length
the ACT command with the bank addresses (BA0,1). A row is indi-    is BL. The start address is specified by A0-A9(x4), A0-8(X8), A0-7
cated by the row addresses A0-11. The minimum activation interval  (X16) , and the address sequence of burst data is defined by the
between one bank and the other bank is tRRD. Maximum 2 ACT         Burst Type. A READ command may be applied to any active bank,
commands are allowed within tRC , although the number of banks     so the row precharge time (tRP) can be hidden behind continuous
which are active concurrently is not limited.                      output data by interleaving the multiple banks. When A10 is high at
                                                                   a READ command, the auto-precharge (READA) is performed. Any
PRECHARGE                                                          command (READ, WRITE, PRE, TBST, ACT) to the same bank is
                                                                   inhibited till the internal precharge is complete. The internal precharge
The PRE command deactivates the bank indicated by BA0,1. When      starts at BL after READA. (Need to keep tRAS min.) The next ACT
multiple banks are active, the precharge all command (PREA, PRE    command can be issued after (BL + tRP) from the previous READA.
+ A10=H) is available to deactivate them at the same time.
After tRP from the precharge, an ACT command to the same bank
can be issued.

Bank Activation and Precharge All (BL=4, CL=3)

    CLK    2 ACT command / tRCmin

Command    ACT        ACT READ     tRCmin                          PRE                 ACT
    A0-9                             tRAS
    A10         tRRD                                                              tRP
    A11
   BA0,1   Xa         Xb Y                                                             Xb
     DQ
                tRCD

           Xa         Xb 0                                         1                   Xb

           Xa         Xb                                                               Xb

           00         01 00                                                            01

                                                                   Qa0 Qa1 Qa2 Qa3

                                                                   Precharge all

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                                           128Mb Synchronous DRAM

                                           P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                           P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                           P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

Multi Bank Interleaving READ (BL=4, CL=3)

CLK

Command    ACT   tRCD  READ ACT             READ PRE
    A0-9    Xa            Y Xb                 Y

A10        Xa          0 Xb                 0              0

A11        Xa                      Xb

BA0,1      00          00 10                10 00

DQ                                         Qa0 Qa1 Qa2 Qa3 Qb0 Qb1 Qb2

                             /CAS latency

                                            Burst Length

READ with Auto-Precharge (BL=4, CL=3)

    CLK    ACT   tRCD  READ                      BL + tRP                   ACT
Command      Xa           Y            BL                     tRP

    A0-9   Xa          1                                                     Xa
    A10
    A11                                                                      Xa
   BA0,1
     DQ    Xa                                                           Xa

           00          00                                                          00
                                           Qa0 Qa1 Qa2 Qa3

                                           Internal precharge start

READ Auto-Precharge Timing (BL=4)

CLK

Command    AC T        READ

CL=3 DQ                                 BL
                                                Qa0 Qa1 Qa2 Qa3
CL=2 DQ
                                       Qa0 Qa1 Qa2 Qa3

                                       Internal Precharge Start Timing

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                                                                  128Mb Synchronous DRAM

                                                                  P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                                                  P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                                                  P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

WRITE                                                             data to the PRE command, the write recovery time (tWR) is
                                                                  required. When A10 is high at a WRITE command, the
After tRCD from the bank activation, a WRITE command              autoprecharge (WRITEA) is performed. Any command (READ,
can be issued. 1st input data is set at the same cycle as the     WRITE, PRE, TBST, ACT) to the same bank is inhibited till the
WRITE. Following (BL -1) data are written into the RAM,           internal precharge is complete. The internal precharge begins at
when the Burst Length is BL. The start address is specified       tWR after the last input data cycle. (Need to keep tRAS min.) The
by A0-A9(x4), A0-8(X8), A0-7(X16) and the address se-             next ACT command can be issued after tRP from the internal
quence of burst data is defined by the Burst Type. A WRITE        precharge timing.
command may be applied to any active bank, so the row
precharge time (tRP) can be hidden behind continuous in-
put data by interleaving the multiple banks. From the last input

                 WRITE with Auto-Precharge (BL=4)

CLK

Command    ACT         Write ACT                                           Write PRE                PRE
    A0-9    Xa            Y Xb                                               Y
    A10          tRCD                                             tRCD
    A11
   BA0,1   XXaa        0 Xb                                             0  0                        0
     DQ
           XXaa               Xb                                           0                        0
    CLK
Command    00          00 10                                               10 00                    10

    A0-9                          Da0 Da1 Da2 Da3 Db0 Db1 Db2 Db3
     A10
     A11         Multi Bank Interleaving WRITE (BL=4)
   BA0,1
     DQ    ACT   tRCD  Write                                                                  ACT
            Xa            Y                                                           tRP
            Xa
            Xa         1                                                                        Xa
            00
                        00                                                                      Xa
                                                              tWR
                                                                                                Xa
                       Da0 Da1 Da2 Da3
                                                                                                00

                                                                        Internal precharge starts

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                               128Mb Synchronous DRAM

                               P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                               P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                               P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

BURST INTERRUPTION [ Read Interrupted by Read ]

Burst read operation can be interrupted by new read of any bank. Random column access is allowed READ to READ interval
is minimum 1 CLK..

                                Read Interrupted by Read (BL=4, CL=3)

        CLK

Command    READ READ  READ     READ
    A0-9     Yi Yj               Yl
    A10      00       Yk
    A11
  BA0,1               0     0
     DQ
           00 00      10       01

                      Qai0 Qaj0 Qaj1 Qbk0 Qbk1 Qbk2 Qal0 Qal1 Qal2 Qal3

[ Read Interrupted by Write ]

Burst read operation can be interrupted by write of any bank. Random column access is allowed. In this case, the DQ
should be controlled adequately by using the DQM to prevent the bus contention. The output is disabled automatically 1
cycle after WRITE assertion.

                                Read Interrupted by Write (BL=4, CL=3)

    CLK    READ                         Write
Command      Yi                           Yj
             0                             0
    A0-9
    A10      00                           00
    A11
   BA0,1              Qai0
   DQM                                   Daj0 Daj1 Daj2 Daj3

      Q                      DQM control Write control
      D

JULY.2000                   Page-20                                                                                     Rev.2.2
                                                             128Mb Synchronous DRAM

                                                             P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                                             P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                                             P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

[ Read Interrupted by Precharge ]                            Latency. As a result, READ to PRE interval determines valid
                                                             data length to be output. The figure below shows examples of
Burst read operation can be interrupted by precharge of the  BL=4.
same bank . READ to PRE interval is minimum 1 CLK. A PRE
command to output disable latency is equivalent to the /CAS

                      Read Interrupted by Precharge (BL=4)

           CLK

           Command  READ           PRE
                DQ  READ            Q0 Q1 Q2
                          PRE
CL=3       Command                   Q0 Q1
                DQ
                    READ PRE
           Command                                 Q0
                DQ

           Command  READ          PRE
                DQ        Q0 Q1 Q2

           Command  READ  PRE
                DQ         Q0 Q1
CL=2
           Command
                DQ  READ PRE
                                         Q0

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                                          128Mb Synchronous DRAM

                                                                                    P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                                                                    P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                                                                    P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

[Read Interrupted by Burst Terminate] READ to TBST interval is minimum 1 CLK. A TBST command to

Similarly to the precharge, a burst terminate command can inter- output disable latency is equivalent to the /CAS Latency.
rupt the burst read operation and disable the data output. The
terminated bank remains active.

                Read Interrupted by Terminate (BL=4)

           CLK

           Command  READ           TBST
                DQ  READ             Q0 Q1 Q2

CL=3       Command        TBST
                DQ                   Q0 Q1

           Command  READ TBST
                DQ                                 Q0

           Command  READ         TBST
                DQ        Q0 Q1 Q2

           Command  READ  TBST
                DQ         Q0 Q1
CL=2
           Command
                DQ  READ TBST
                                         Q0

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                               128Mb Synchronous DRAM

                               P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                               P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                               P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

[ Write Interrupted by Write ]

Burst write operation can be interrupted by new write of any bank. Random column access is allowed. WRITE to WRITE
interval is minimum 1 CLK.

                             Write Interrupted by Write (CL=3,BL=4)

    CLK    Write Write  Write             Write
Command                  Yk                 Yl
           Yi Yj           0                 0
    A0-9
    A10    0     0
    A11
   BA0,1   00 00        10                00
     DQ
           Dai0 Daj0 Daj1 Dbk0 Dbk1 Dbk2 Dal0 Dal1 Dal2 Dal3

[ Write Interrupted by Read ]

Burst write operation can be interrupted by read of the same or the other bank. Random column access is allowed. WRITE
to READ interval is minimum 1 CLK. The input data on DQ at the interrupting READ cycle is "don't care".

                 Write Interrupted by Read (CL=3,BL=4)

CLK

Command    Write READ                            Write      READ

A0-9       Yi Yj                                 Yk         Yl

A10        0     0                               0          0

A11

BA0,1      00 00                                 10         00

DQM

DQ         Dai0                Qaj0 Qaj1         Dbk0 Dbk1        Qal0

JULY.2000                      Page-23                                  Rev.2.2
                             128Mb Synchronous DRAM

                             P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                             P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                             P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

[ Write Interrupted by Precharge ]

Burst write operation can be interrupted by precharge of the same bank.Write recovery time(tWR) is required from the last data
to PRE command. During write recovery, data inputs must be masked by DQM.

                                 Write Interrupted by Precharge (BL=4)

        CLK  ACT  Write                       PRE         ACT
Command       Xa    Ya
               0     0                             tRP
   A0-9,11    00    00
        A10                                               Xa

      BA0-1                                   0           0
      DQM
                                              00          00
         DQ
                                         tWR
                  Da 0 Da 1

[Write Interrupted by Burst Terminate]

Burst terminate command can terminate burst write operation.In this case, the write recovery time is not required and the
bank remains active. WRITE to TBST interval is minimum 1 CLK.

                              Write Interrupted by Terminate (BL=4)

        CLK  ACT  Write      TBST                  Write
Command
             Xa   Ya                               Yb
   A0-9,11
        A10  0    0                                0

      BA0-1  00   00                               00
         DQ
                  Da 0 Da 1                        Db 0 Db 1 Db 2 Db 3

JULY.2000                    Page-24                                    Rev.2.2
                                           128Mb Synchronous DRAM

                                           P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                           P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                           P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

[Write with Auto-Precharge Interrupted by Write or Read to another Bank]

Burst write with auto-precharge can be interrupted by write or read to another bank. Next ACT command can be issued after
tRP. Auto-precharge interruption by a command to the same bank is inhibited.

                       Write Interrupted by WRITE to another bank (BL=4)

CLK

Command        Write      Write                              ACT
                                                    tRP
                          BL
                                                              Xa
A0-9,11        Ya         Yb
                                                              Xa
                                           tWR

A10            1          0

BA0-1          00         10                        00

           DQ  Da 0 Da 1 Db 0 Db 1 Db 2 Db 3

               auto-precharge interrupted           activate

               Write Interrupted by READ to another bank (CL=2,BL=4)

CLK

Command        Write      Read                               ACT
                                                    tRP
                          BL
                                                              Xa
A0-9,11        Ya         Yb
                                                              Xa
                                           tWR

A10            1          0

BA0-1          00         10                        00

           DQ  Da 0 Da 1                   Qb0 Qb1 Qb2 Qb3

               auto-precharge interrupted           activate

JULY.2000                                  Page-25                    Rev.2.2
                                         128Mb Synchronous DRAM

                                         P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                         P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                         P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

[Read with Auto-Precharge Interrupted by Read to another Bank]

Burst write with auto-precharge can be interrupted by write or read to another bank. Next ACT command can be issued after
tRP. Auto-precharge interruption by a command to the same bank is inhibited.

                        Read Interrupted by Read to another bank (CL=2,BL=4)

        CLK  Read  Read                                    ACT
Command       Ya   BL                             tRP

   A0-9,11          Yb                                      Xa

A10          1     0                              Xa

BA0-1        00    10                             00

DQ                 Qa0 Qa1 Qb0 Qb1 Qb2 Qb3

             auto-precharge interrupted           activate

[Full Page Burst]

Full page burst length is available for only the sequential burst type. Full page burst read or write is repeated untill a Precharge
or a Burst Terminate command is issued. In case of the full page burst, a read or write with auto-precharge command is illegal.

[Single Write]

When single write mode is set, burst length for write is always one, independently of Burst Length defined by (A2-0).

JULY.2000                                Page-26                Rev.2.2
                                                                     128Mb Synchronous DRAM

                                                                     P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                                                     P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                                                     P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

AUTO REFRESH                                                         be in the idle state. Auto-refresh to auto-refresh interval is mini-
                                                                     mum tRC. Any command must not be supplied to the device be-
Single cycle of auto-refresh is initiated with a REFA (/CS= /RAS= /  fore tRC from the REFA command.
CAS= L, /WE= /CKE= H) command. The refresh address is gen-
erated internally. 4096 REFA cycles within 64ms refresh 64M bit
memory cells. The auto-refresh is performed on 4 banks
concurrently. Before performing an auto-refresh, all banks must

CLK                                  Auto-Refresh
/CS
/RAS                                   NOP or DESELECT
/CAS                                      minimum tRFC
/WE
CKE
A0-11
BA0,1

           Auto Refresh on All Banks                                 Auto Refresh on All Banks

JULY.2000                             Page-27                                                   Rev.2.2
                                                               128Mb Synchronous DRAM

                                                               P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                                               P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                                               P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

SELF REFRESH                                                   synchronous inputs is saved. To exit the self-refresh, supplying
                                                               stable CLK inputs, asserting DESEL or NOP command and then
Self-refresh mode is entered by issuing a REFS command         asserting CKE=H. After tRC from the 1st CLK egde following
(/CS= /RAS= /CAS= L, /WE= H, CKE= L). Once the self-           CKE=H, all banks are in the idle state and a new command can be
refresh is initiated, it is maintained as long as CKE is kept  issued, but DESEL or NOP commands must be asserted till then.
low. During the self-refresh mode, CKE is asynchronous and
the only enabled input ,all other inputs including CLK are
disabled and ignored, so that power consumption due to

                           Self-Refresh

CLK                                                           Stable CLK
/CS                                                                                                NOP
/RAS
/CAS                                                                                                                   new command
/WE                                                                                                                          X
CKE                                                                                                                          00
A0-11
BA0,1

       Self Refresh Entry                                      Self Refresh Exit  minimum tRFC
                                                                                    for recovery

JULY.2000                  Page-28                                                Rev.2.2
                                                              128Mb Synchronous DRAM

                                                              P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                                              P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                                              P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

CLK SUSPEND                                                   synchronous input except during the self-refresh mode. CLK
                                                              suspend can be performed either when the banks are active
CKE controls the internal CLK at the following cycle. Figure  or idle. A command at the suspended cycle is ignored.
below shows how CKE works. By negating CKE, the next
internal CLK is suspended. The purpose of CLK suspend is
power down, output suspend or input suspend. CKE is a

            ext.CLK  tIH tIS tIH tIS
             CKE

            int.CLK

                     Power Down by CKE

       CLK  PRE NOP NOP NOP                                   Standby Power Down
       CKE  ACT NOP NOP NOP                                   Active Power Down
Command

       CKE
Command

       CLK  Write    DQ Suspend by CKE (CL=2)
       CKE
Command                                                 Read

DQ          D0 D1    D2 D3                                    Q0 Q1               Q2  Q3

JULY.2000                    Page-29                                                      Rev.2.2
                                                                  128Mb Synchronous DRAM

                                                                  P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                                                  P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                                                  P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

DQM CONTROL                                                       is 0. During reads, DQM(U,L) forces output to Hi-Z word by word.
                                                                  DQM(U,L) to output Hi-Z latency is 2.
DQM is a dual function signal defined as the data mask for
writes and the output disable for reads. During writes, DQM(U,L)
masks input data word by word. DQM(U,L) to write mask latency

                    DQM Function(CL=3)

        CLK  Write                 READ
Command
             D0     D2 D3                                         Q0 Q1  Q3
     DQM

         DQ

             masked by DQM(U,L)=H                                 disabled by DQM(U,L)=H

JULY.2000                          Page-30                                   Rev.2.2
                                                              128Mb Synchronous DRAM

                                                              P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                                              P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                                              P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

ABSOLUTE MAXIMUM RATINGS

           Symbol        Parameter                      Conditions               Ratings                    Unit

             Vdd   Supply Voltage                  with respect to Vss           -0.5 - 4.6                   V
            VddQ   Supply Voltage for Output       with respect to VssQ          -0.5 - 4.6                   V
                   Input Voltage                   with respect to Vss           -0.5 - 4.6                   V
              VI   Output Voltage                  with respect to VssQ          -0.5 - 4.6                   V
              VO   Output Current                                                                            mA
              IO   Power Dissipation                Ta = 25C                         50                     mW
              Pd   Operating Temperature                                            1000                      C
            Topr   Storage Temperature                                              0 - 70                    C
            Tstg                                                                 -65 - 150

RECOMMENDED OPERATING CONDITIONS

     (Ta=0 - 70 C ,unless otherwise noted)

Symbol             Parameter                                             Min.    Limits        Max.                   Unit

Vdd                Supply Voltage                                         3.0    Typ.           3.6                     V
                                                                            0                                           V
Vss                Supply Voltage                                                  3.3          3.6                     V
                                                                          3.0        0            0                     V
VddQ               Supply Voltage for output                                0                VddQ +0.3                  V
                                                                                   3.3          0.8                     V
VssQ               Supply Voltage for output                              2.0        0
VIH*1              High-Level Input Voltage all inputs                   -0.3
VIL*2              Low-level Input Voltage all inputs

NOTES:
1. VIH(max)=5.5V for pulse width less than 10ns.
2. VIL(min)=-1.0V for pulse width less than 10ns.

CAPACITANCE

(Ta=0 -70C,Vdd=VddQ=3.3 0 . 3 V , V s s = V s s Q = 0 V , u n l e s s o t h e r w i s e n o t e d )

Symbol             Parameter                       Test Condition Limits (min.)       Limits (max.)         Unit

                                                                                 -7          -75/-8

CI(A)              Input Capacitance, address pin                        2.5     3.8         5.0                  pF

                                                   @ 1MHz

CI(C)              Input Capacitance, contorl pin  1.4V bias             2.5     3.8         5.0                  pF

CI(K)              Input Capacitance, CLK pin      200mV swing           2.5     3.5         4.0                  pF

                                                   Vcc=3.3V

CI/O               Input Capacitance, I/O pin                            4.0     6.5                   6.5  pF

JULY.2000                                          Page-31                                                            Rev.2.2
                                                                    128Mb Synchronous DRAM

                                                                    P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                                                    P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                                                    P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

AVERAGE SUPPLY CURRENT from Vdd

(Ta=0 - 70C, Vdd=VddQ=3.30.3V,Vss=VssQ=0V, unless otherwise noted)

           ITEM                                                          Organi-               Limits (max.)          Unit
                                                                         zation
                                   Symbol                                           -7         -75               -8

Operating current                  Icc1    tRC=min, tCLK=min             x4/x8/x16  100        95                85

Precharge Standby                          BL=1,IOL=0mA                                                               mA
current in Non-Power
down mode                          Icc2N   CKE=VILmax                    x4/x8/x16  20         20                20   mA
                                           tCLK=15ns

                                   Icc2NS CKE=VIHmin                     x4/x8/x16  15         15                15   mA
                                                 CLK=VILmax(fixed)

Precharge Standby                  Icc2P   CKE=VIHmin                    x4/x8/x16  2          2                 2    mA

current in Power down                      tCLK=15ns(Note)

mode                               Icc2PS CKE=VIHmin                     x4/x8/x16  1          1                 1    mA
                                                 tCLK=VILmax(fixed)

                                   Icc3N   CKE=/CS=VIHmin                x4/x8/x16  30         30                30
                                           tCLK=15ns(Note)                                                                  mA
Active Standby current
Burst current                      Icc3NS  CKE=VIHmin                    x4/x8/x16  25         25                25
                                           tCLK=VILmax(fixed)

                                           All Bank Active                          140        130               120

                                   Icc4    tCLK = min                    x4/x8/x16                                    mA

                                           BL=4, CL=3, IOL=0mA

Auto-refresh current               Icc5 tRC=min, tCLK=min                x4/x8/x16  130        130               130  mA
Self-refresh current
                                   Icc6    CKE < 0.2V x4/x8/x16 7,7.5,8             1          1                 1    mA

NOTE:
1. Icc(max) is specified at the output open condition.
2. Input signals are changed one time during 30ns.

AC OPERATING CONDITIONS AND CHARACTERISTICS

(Ta=0 - 70C, Vdd=VddQ=3.30.3V,Vss=VssQ=0V, unless otherwise noted)

                        Parameter                       Test Conditions                        Limits                 unit

Symbol                                                                                                 Max.

                                                                                         Min.

VOH (DC)   High-Level Output Voltage (DC)               IOH=-2mA                         2.4                          V
VOL (DC)   Low-level Output Voltage (DC)                IOL= 2mA
IOZ        Off-state Output Current                     Q floating VO=0 -- VddQ                        0.4            V
II         Input Current                                VIH = 0 -- VddQ +0.3V
                                                                                         -5                   5       A

                                                                                         -5                   5       A

JULY.2000                                               Page-32                                                             Rev.2.2
                                                          128Mb Synchronous DRAM

                                                          P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                                          P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                                          P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

AC TIMING REQUIREMENTS

        (Ta=0 - 70C, Vdd=VddQ=3.30.3V,Vss=VssQ=0V, unless otherwise noted)

         Input Pulse Levels:0.8V-2.0V
         Input Timing Measurement Level:1.4V

Symbol          Parameter                                  -7            Limits              -8         Unit
                                                     Min. Max.
                                                                           -75          Min. Max.
                                                       -              Min. Max.
tCLK CLK cycle time                            CL=2                                     10              ns
                                                                        10

                                               CL=3  7                7.5               8               ns

tCH            CLK High pulse width                 2.5              2.5               3               ns
tCL            CLK Low pulse width
  tT            Transition time of CLK               2.5              2.5               3               ns
tIS            Input Setup time (all inputs)
tIH            Input Hold time (all inputs)         1    10          1       10        1        10 ns
tRC            Row Cycle time
tRFC            Refresh Cycle Time                   1.5              1.3               2               ns
tRCD            Row to Column Delay
tRAS            Row Active time                      0.8              0.8               0.8             ns

                                                     63               67.5              07              ns

                                                     70               75                80              ns

                                                     20               20                20              ns

                                                     45   100K        45      100K      48       100K ns

tRP            Row Precharge time                   20               20                20              ns
tWR             Write Recovery time
tRRD            Act to Act Delay time                14               15                20              ns
tRSC            Mode Register Set Cycle time
                                                     14               15                20              ns
                                                     14               15
                                                                                        20              ns
                                                                  64                64
tREF Refresh Interval time                                                                       64 ms

           CLK                                            1.4V
           DQ
                                                          1.4V

                                                                           Any AC timing is referenced
                                                                           to the input signal passing
                                                                           through 1.4V.

JULY.2000                                               Page-33                                               Rev.2.2
                                                              128Mb Synchronous DRAM

                                                              P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                                              P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                                              P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

SWITCHING CHARACTERISTICS

(Ta=0 - 70C, Vdd=VddQ=3.30.3V,Vss=VssQ=0V, unless otherwise noted)

                                                              Limits

Symbol     Parameter                                -7                                     -7.5                 -8        Unit Note

                                            Min.        Max.          Min.                       Max.     Min.      Max.   ns
                                                                                                                           ns
tAC Access time from CLK              CL=2                                                       6                  6      ns
                                      CL=3                                                                                 ns *1
                                      CL=2              5.4                                      5.4                6
                                      CL=3
tOH     Output Hold time                                              3                                   3
tOLZ                   from CLK
                                            2.7                       3                                   3
        Delay time , output low-
        impedance from CLK                  0                         0                                   0               ns

           Delay time , output high-        2.7         5.4           3                          5.4      3         6     ns
tOHZ impedance from CLK

NOTE:
1. If clock rising time is longer than 1ns,(tr/2-0.5ns) should be added to the parameter.

Output Load Condition                                   CLK                                                         1.4V

      VOUT
                               50pF

                                                                      DQ                                            1.4V

                                                              Output Timing Measurement
                                                              Reference Point

           CLK                                                                                      1.4V

                                      tOLZ

           DQ                                                                                       1.4V

                                      tAC      tOH            tOHZ

JULY.2000                                               Page-34                                                               Rev.2.2
                                         128Mb Synchronous DRAM

                                         P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                         P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                         P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

Burst Write (single bank) @BL=4

           0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

CLK                       tRC
/CS
/RAS                      tRAS           tRP
/CAS
/WE           tRCD                               tRCD

                                 tWR                                tWR

CKE

DQM

A0-8       X        Y                         X        Y

A10        X                                  X

A9,11      X                                  X

BA0,1      0        0                 0       0        0                 0

DQ                  D0 D0 D0 D0                        D0 D0 D0 D0

           ACT#0 WRITE#0         PRE#0 ACT # 0 WRITE#0              PRE#0

                                              Italic parameter indicates minimum case

JULY.2000                        Page-35                                    Rev.2.2
                                                   128Mb Synchronous DRAM

                                                   P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                                   P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                                   P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

Burst Write (multi bank) @BL=4

           0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

CLK                                     tRC
/CS
/RAS                    tRAS                           tRC
/CAS                                                   tRP
/WE           tRRD
                                                                    tRCD
              tRCD                      tRCD

                                              tWR                                      tWR

CKE

DQM

A0-8       X        YX                        Y           X               Y  X

A10        X        X                                     X                  X

A9,11      X        X                                     X                  X

BA0,1      0        01                        10          0               0  1              0

DQ                  D0 D0 D0 D0 D1 D1 D1 D1                               D0 D0 D0 D0

           ACT#0 WRITE#0                         PRE#0 ACT# 0 WRITE#0                  PRE#0
                                 ACT#1
                                        WRITEA#1                             ACT#1
                                        (Auto-Precharge)

                                                       Italic parameter indicates minimum case

JULY.2000                                     Page-36                                          Rev.2.2
                                                 128Mb Synchronous DRAM

                                                 P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                                 P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                                 P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

Burst Read (single bank) @BL=4 CL=2

           0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

CLK                                 tRC     tRP                  tRAS
/CS                         tRAS
/RAS          tRCD                                      tRCD
/CAS

/WE

CKE

DQM

A0-8       X  Y                                      X        Y

A10        X                                         X

A9,11      X                                         X

BA0,1      0  0                          0           0        0        0

DQ                        Q0 Q0 Q0 Q0                                  Q0 Q0 Q0 Q0

           ACT#0 READ# 0                 PRE#0 ACT# 0 READ# 0          PRE#0

                                                        Italic parameter indicates minimum case

JULY.2000                                   Page-37                                 Rev.2.2
                                                   128Mb Synchronous DRAM

                                                   P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                                   P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                                   P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

Burst Read (multiple bank) @BL=4 CL=2

           0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

CLK                     tRC
/CS                                             tRC
/RAS
/CAS          tRRD                                             tRAS

              tRCD                       tRCD         tRCD

/WE

CKE

DQM

A0-8       X        YX                         Y   X        Y        X

A10        X        X                              X                 X

A9,11      X        X                              X                 X

BA0,1      0        01                         1   0        0        1     0

DQ                      Q0 Q0 Q0 Q0 Q1 Q1 Q1 Q1 Q0 Q0 Q0 Q0

           ACT#0 READA# 0                          ACT# 0 READ# 0          PRE#0
                                  ACT#1
                                         READA# 1                  ACT# 1

                                                     Italic parameter indicates minimum case

JULY.2000                                          Page-38                        Rev.2.2
                                                 128Mb Synchronous DRAM

                                                 P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                                 P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                                 P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

Write Interrupted by Write @BL=4

           0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

CLK

/CS

                              tRRD

/RAS

                          tRCD

/CAS

                                                                                                                           tWR

/WE

CKE

DQM

A0-8       X  YX                           Y  Y           Y                                                                     X

A10        X  X                                                                                                                 X

A9,11      X  X                                                                                                                 X

BA0,1      0  01                           0  1           0                                                                     01

DQ            D0 D0 D0 D0 D0 D1 D1 D1 D0 D0 D0 D0

           ACT#0 WRITE# 0            WRITE# 0 WRITEA# 1   WRITE# 0   PRE#0
                              ACT#1                       interrupt         ACT# 1
                                     interrupt interrupt  other
                                                          bank
                                     same     other

                                     bank     bank

                                                       Italic parameter indicates minimum case

JULY.2000                                     Page-39                                                                               Rev.2.2
                                                    128Mb Synchronous DRAM

                                                    P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                                    P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                                    P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

Read Interrupted by Read @BL=4,CL=2

           0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

CLK

/CS           tRRD
/RAS
/CAS          tRCD                    tRCD

/WE

CKE

DQM

A0-8       X        YX                      Y    Y          Y          X

A10        X        X                                                  X

A9,11      X        X                                                  X

BA0,1      0        01                      1    1          0          1

DQ                                    Q0 Q0 Q0 Q1 Q1 Q1 Q1 Q1 Q0 Q0 Q0 Q0

           ACT#0 READ#0               READ#1     READA# 1   READ# 0    ACT# 1
                               ACT#1  interrupt  interrupt  interrupt
                                      other      same bank  other
                                      bank                  bank

                                                          Italic parameter indicates minimum case

JULY.2000                                        Page-40                       Rev.2.2
                                         128Mb Synchronous DRAM

                                         P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                         P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                         P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

Write Interrupted by Read, Read Interrupted by Write @BL=4,CL=2

           0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

CLK

/CS

              tRRD

/RAS                     tRCD
/CAS
                  tRCD

                                                             tWR

/WE

CKE

DQM

A0-8       X        XY          Y               Y

A10        X        X

A9,11      X        X

BA0,1      0        10          1               1                 1

DQ                       D0 D0           Q1 Q1  D1 D1 D1 D1

           ACT#0        WRITE# 0 READ#1         WRITE# 1     PRE#1

                  ACT#1

                                            Italic parameter indicates minimum case

JULY.2000                          Page-41                           Rev.2.2
                                           128Mb Synchronous DRAM

                                           P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                           P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                           P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

Write/Read Terminated by Precharge @BL=4,CL=2

           0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

CLK                                                     tRC
/CS
/RAS                               tRP            tRAS          tRP
/CAS
/WE           tRCD                          tRCD

                           tWR

CKE

DQM

A0-8       X        Y                   X         Y                  X

A10        X                            X                            X

A9,11      X                            X                            X

BA0,1      0        0           0       0         0          0       0

DQ                  D0 D0                                    Q0 Q0

           ACT#0 WRITE# 0   PRE#0 ACT#0           READ# 0 PRE#0 ACT#0
                           Te rminate                          Te rminate

                                            Italic parameter indicates minimum case

JULY.2000                          Page-42                                 Rev.2.2
                        128Mb Synchronous DRAM

                        P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                        P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                        P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

Write/Read Terminated by Burst Terminate @BL=4,CL=2

           0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

CLK

/CS

/RAS

                         tRCD

/CAS

                                                                                                                     tWR

/WE

CKE

DQM

A0-8       X  Y      Y           Y

A10        X

A9,11      X

BA0,1      0  0      0           0                                                                                        0

DQ            D0 D0     Q0 Q0    D0 D0 D0 D0

           ACT#0 WRITE# 0 TERM READ# 0 TERM WRITE#0                                                                       PRE#0

                        Italic parameter indicates minimum case

JULY.2000               Page-43                                                                                                  Rev.2.2
                                    128Mb Synchronous DRAM

                                    P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                    P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                    P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

Single Write Burst Read @BL=4,CL=2

           0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

CLK

/CS           tRCD
/RAS
/CAS

/WE
CKE

DQM        X        Y   Y
A0-8
A10        X

A9,11      X
BA0,1
DQ         0        0   0

                    D0             Q0 Q0 Q0 Q0

           ACT#0 WRITE# 0 READ# 0

                                            Italic parameter indicates minimum case

JULY.2000                          Page-44                                           Rev.2.2
                                          128Mb Synchronous DRAM

                                                                                   P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                                                                   P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                                                                   P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

Power-Up Sequesce and Intialize

CLK        200s                   tRFC                   tRFC      tRSC
/CS                           tRP
/RAS

/CAS

/WE

CKE

DQM

A0-8                                                            MA        X

A10                                                             0         X

A9,11                                                           0         X

BA0,1                                                           0         0

DQ

                NOP  PRE ALL REFA        REFA  REFA             MRS ACT# 0
      Power On

                                   Minimum 8 REFA cycles

                                            Italic parameter indicates minimum case

JULY.2000                          Page-45                                           Rev.2.2
                         128Mb Synchronous DRAM

                         P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                         P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                         P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

Auto Refresh

CLK        0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
/CS                                                tRFC
/RAS
/CAS               tRP
                                                                                    tRCD

/WE

CKE

DQM

A0-8                                                       X  Y

A10                                                        X

A9,11                                                      X

BA0,1                                                      0  0

DQ                                                            D0 D0 D0 D0

           PRE ALL REFA                                    ACT#0 WRITE#0

           All banks m ust be idle before REFA is issued.

                                  Italic parameter indicates minimum case

JULY.2000                Page-46                                                          Rev.2.2
                                        128Mb Synchronous DRAM

                                        P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                        P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                        P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

Self Refresh

CLK        0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
/CS                                                                                                        tRFC
/RAS
                   tRP

/CAS

/WE

CKE

DQM

A0-8,                                                                          X

A10                                                                            X

A9,11                                                                          X

BA0,1                                                                          0

DQ

           PRE ALL Self Refres h Entry                     Self Refres h Exit  ACT#0

           All banks m ust be idle before REFS is issued.

                                                 Italic parameter indicates minimum case

JULY.2000                               Page-47                                                                  Rev.2.2
                                                   128Mb Synchronous DRAM

                                                   P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                                   P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                                   P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

CLK Suspension @BL=4,CL=2

           0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

CLK

/CS

/RAS          tRCD
/CAS

/WE

CKE

DQM

A0-8       X        Y                                       Y

A10        X

A9,11      X

BA0,1      0        0                                       0

DQ                  D0 D0  D0 D0                               Q0 Q0  Q0  Q0

           ACT#0 WRITE# 0 internal                 READ# 0     internal
                                        CLK                    CLK
                                        suspended              suspended

                                                            Italic parameter indicates minimum case

JULY.2000                                          Page-48                                           Rev.2.2
                                        128Mb Synchronous DRAM

                                        P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                                        P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                                        P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

Power Down

           0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

CLK

/CS

/RAS

/CAS

/WE                 Standby Power Down          Active Power Down
CKE

DQM

A0-8                                    X

A10                                     X

A9,11                                   X

BA0,1                                   0

DQ

           PRE ALL                      ACT# 0

JULY.2000           Page-49                                        Rev.2.2
                      128Mb Synchronous DRAM

                      P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
                      P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
                      P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)

DQM Write Mask @BL=4

JULY.2000             Page-50  Rev.2.2
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