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P1010PSE5FFA

器件型号:P1010PSE5FFA
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:NXP
厂商官网:https://www.nxp.com
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器件描述

Microprocessors - MPU P1010E Proto 667/667 (pre-qual sample)

参数

产品属性属性值
产品种类:
Product Category:
Microprocessors - MPU
制造商:
Manufacturer:
NXP
RoHS:YES
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
TEPBGA-425
Core:e500
Number of Cores:1 Core
Data Bus Width:32 bit
Maximum Clock Frequency:667 MHz
L1 Cache Instruction Memory:32 kB
L1 Cache Data Memory:32 kB
工作电源电压:
Operating Supply Voltage:
1 V
最大工作温度:
Maximum Operating Temperature:
+ 105 C
商标:
Brand:
NXP / Freescale
I/O Voltage:1.5 V, 1.8 V, 2.5 V, 3.3 V
Instruction Type:Floating Point
接口类型:
Interface Type:
CAN, Ethernet, I2C, PCIe, SPI, UART, USB
L2 Cache Instruction / Data Memory:256 kB
Memory Type:L1/L2 Cache
最小工作温度:
Minimum Operating Temperature:
0 C
Moisture Sensitive:Yes
Number of I/Os:16 I/O
Number of Timers/Counters:1 x 16 bit
Processor Series:QorIQ
工厂包装数量:
Factory Pack Quantity:
1
看门狗计时器:
Watchdog Timers:
Watchdog Timer
单位重量:
Unit Weight:
0.034893 oz

P1010PSE5FFA器件文档内容

Freescale Semiconductor                                                              Document Number: P1010EC

Data Sheet: Technical Data                                                                          Rev. 1, 07/2012

                                                                                     P1010

P1010 QorIQ Integrated

Processor Hardware                                                                     TePBGA1-425

Specifications                                                                         19 mm x 19 mm

The following list provides an overview of the P1010 feature  •  DDR3/DDR3L SDRAM memory controller supports

set:                                                             32-bit without ECC and 16-bit with ECC

•  High-performance 32-bit Book E-enhanced core based on      •  Programmable interrupt controller (PIC) compliant with

   the Power Architecture technology:                            OpenPIC standard

   –  36-bit physical addressing                              •  One 4-channel DMA controller

   –  Double-precision floating-point support                 •  Two I2C interfaces

   –  32-Kbyte L1 instruction cache and 32-Kbyte L1 data      •  Four UART interfaces

      cache                                                   •  Two FlexCAN (version 2.0b) interfaces

   –  400- to 800-MHz clock frequency                         •  Integrated Flash controller (IFC)

•  256-Kbyte L2 cache with ECC. Also configurable as          •  TDM

   SRAM and stashing memory                                   •  16 general-purpose I/O signals

•  Secure boot capability                                     •  Operating temperature (Ta - Tj) range: 0–105° C (standard)

•  Three enhanced three-speed Ethernet controllers (eTSECs)      and –40° C to 105° C (extended)

   –  10/100/1000 Mbps support                                •  19 × 19 mm 425-ball wirebond TePBGA-1 package with

   –  TCP/IP acceleration, quality of service, and               0.8 mm pitch

      classification capabilities

   –  IEEE Std 1588™ support

   –  RGMII, SGMII

   –  eTSEC1 supports both RGMII/SGMII interfaces and

      eTSEC2, eTSEC3 support SGMII interface

•  High-speed interfaces supporting the following

   multiplexing options:

   –  Two PCI Express 1.1 interfaces

   –  Two SATA Revision 2.0 interfaces

   –  Six lanes of high-speed serial interfaces to be shared

      between PCI Express, SATA, and SGMII

•  High-speed USB controller (USB 2.0)

   –  Host and device support

   –  On-chip USB 2.0 high-speed PHY

   –  Enhanced host controller interface (EHCI)

   –  ULPI interface

•  Enhanced secure digital host controller (SD/MMC)

•  Enhanced serial peripheral interface (eSPI)

•  Integrated security engine (ULE CAAM)

   –  Protocol support includes DES, AES, RNG, CRC, MDE,

      PKE, SHA, and MD5.

© Freescale Semiconductor, Inc., 2012. All rights reserved.
                                                  Table                                      of    Contents

1  Pin Assignments and Reset States. . . . . . . . . . . . . . . . . . . .                   . .4     2.20  High-Speed Serial Interfaces (HSSI) . . . . . . . . . . . . . . 70

   1.1   Ball Layout Diagrams . . . . . . . . . . . . . . . . . . . . . . . . .              . .4     2.21  PCI Express. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

   1.2   Pinout Assignments . . . . . . . . . . . . . . . . . . . . . . . . . .              . 11     2.22  Serial ATA (SATA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

2  Electrical Characteristics  ...........................                                   .21   3  Hardware Design Considerations . . . . . . . . . . . . . . . . . . . . . 85

   2.1   Overall DC Electrical Characteristics . . . . . . . . . . . . .                     .21      3.1   System Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

   2.2   Power Sequencing . . . . . . . . . . . . . . . . . . . . . . . . . . .              .24      3.2   Supply Power Default Setting . . . . . . . . . . . . . . . . . . . 88

   2.3   Power-Down Requirements . . . . . . . . . . . . . . . . . . . .                     .25      3.3   Power Supply Design and Sequencing . . . . . . . . . . . . 88

   2.4   RESET Initialization . . . . . . . . . . . . . . . . . . . . . . . . . .            .25      3.4   Decoupling Recommendations . . . . . . . . . . . . . . . . . . 89

   2.5   Power-on Ramp Rate . . . . . . . . . . . . . . . . . . . . . . . . .                .26      3.5   SerDes Block Power Supply Decoupling

   2.6   Power Characteristics . . . . . . . . . . . . . . . . . . . . . . . . .             .26            Recommendations. . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

   2.7   Input Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .        .28      3.6   Connection Recommendations . . . . . . . . . . . . . . . . . . 90

   2.8   DDR3, and DDR3L SDRAM Controller . . . . . . . . . . . .                            .30      3.7   Pull-Up and Pull-Down Resistor Requirements . . . . . . 90

   2.9   eSPI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .    .37      3.8   Output Buffer DC Impedance . . . . . . . . . . . . . . . . . . . 90

   2.10  DUART . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       .39      3.9   Configuration Pin Muxing . . . . . . . . . . . . . . . . . . . . . . 91

   2.11  Ethernet: Enhanced Three-Speed Ethernet (eTSEC).                                    .40      3.10  JTAG Configuration Signals . . . . . . . . . . . . . . . . . . . . 92

   2.12  USB. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .    .51      3.11  Guidelines for High-Speed Interface Termination . . . . 94

   2.13  Integrated Flash Controller . . . . . . . . . . . . . . . . . . . . .               .55      3.12  Thermal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

   2.14  Enhanced Secure Digital Host Controller (eSDHC) . .                                 .59   4  Package Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

   2.15  Programmable Interrupt Controller (PIC)                                                      4.1   Package Parameters for the P1014  ..............                                    97

         Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .        .61      4.2   Mechanical Dimensions of the P1014 WB-TePBGA . . 97

   2.16  JTAG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .    .62   5  Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

   2.17  I2C. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .64      5.1   Part Marking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

   2.18  GPIO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .    .66   6  Product Documentation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

   2.19  TDM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .     .68   7  Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

                               P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

2                                                                                                            Freescale Semiconductor
This figure shows  the  major functional units within the P1010.

P1010

Security                               Power Architecture                                             DDR3/DDR3L

Acceleration                           e500 Core                    256-Kbyte                         SDRAM Controller

XOR                                    32-Kbyte  32-Kbyte           L2 Cache

                                       L1         L1                                                  2 x DUART,
                                                                                                      2 x I2C, Timers,
                                       I-Cache   D-Cache
                                                                                                      Interrupt Control,

Secure                                                                                                SD/MMC, SPI,

Boot                                                                                                  USB 2.0/ULPI

                                                                                                2xFlexCAN2.0b,GPIO

                                                 Coherency Module

                                                  SyIs-CteamchBeus                                    Integrated Flash

                                                                                                      Controller (IFC)

                        TDM  3 x Gigabit                   On-Chip Network

                                       Ethernet  2 x PCI Express    4 Ch DMA            2  x    SATA

                                                  6-lane SERDES

          Core           Acceleration  Interface

                                                 Figure 1. P1010 block diagram

                             P1010 QorIQ Integrated Processor Hardware Specifications,  Rev. 1

Freescale Semiconductor                                                                                                   3
Pin assignments and reset states

1              Pin assignments and reset states

1.1            Ball layout diagrams

       1       2       3       4       5       6       7      8       9       10       11      12       13      14       15      16       17       18       19     20        21      22      23

                                                                                                                                                            UART_  UART_                               A

   A   VSS     MA_04   MA_07   MA_11   MA_06   MA_13   MA_15  MCS_2   VSS     S2VDD    SD2_    S2VDD    SD2_    X2VDD    VSS     SPI_     CAN1     CAN2     CTS_   CTS_      IIC1_   IIC2_   GPIO

                                                              _B                       RX_1             RX_0                     MOSI     _TX      _TX      _0_B   1_B       SDA     SDA     _2

                                                                                       SD2_    S2VSS                                                                                                   B

   B   MCS0_B  NC      MA_03   VSS     MA_09   MA_02   VSS    MCS_3   X2VDD   S2VSS    RXE_             SD2_RX  X2VSS    X2VSS   SPI_     VSS      CAN2     VSS    IIC1_SCL  GPIO    VSS     GPIO_3

                                                              _B                       B                0_B                      MISO              _RX                       _4

   C   MCKE_1MCS1_B    MA_14   MBA_0   MBA_1   MA_08   MA_05  MDIC_1  X2VDD   SD2_     S2VDD   SD2_REF  X2VDD   SD2_TX   S2VDD   SPI_CLK  OVDD     UART_    UART_  UART_     IIC2_   OVDD    IRQ_3     C

                                                                              TX_1             _CLK             _0                                 SOUT     RTS_   SOUT01    SCL

                                                                                                                                                   _00      B00

   D                   MA_00   MBA_2                                          SD2_                                                                          UART_  OVDD      IRQ_    GPIO_01 GPIO_0    D

       MA_10   VSS                     MA_12   VSS     MA_01  MDIC_0  X2VSS   TX1_     S2VSS   SD2_REF  X2VSS   SD2_TX   S2VSS   SPI_CS0  CAN1     UART_    RTS_             OUT_

                                                                              1_B              _CLK_B           _0_B             _B       _RX      SIN00    B01              B

   E   MODT    MODT    MCKE    VSS                                                                                                                                 UART_     IRQ_1   G PIO_05 H RESET  E

       _1      _0      _0                                                                                                                                          SIN01                     _B

   F   MRAS    MCAS    MCK_B   MWE_B           SEE DETAIL                     A                                     SEE          DETAIL B                          RTC       READY   IRQ_2   IRQ_0     F

       _B      _B

   G   MDQ     VSS     MDQ     MCK                     GVDD   GVDD    GVDD    SD2_IMPSD2_PLL   SD2_     SD2_PLL SD2_IMP  VDD     VDD      BVDD_                    OVDD      TCK     VSS     TDD       G

       _10             _06                                                    _CAL_TX  _TPA    AVDD     _TPD    _CAL_RX                   VSE L_0

   H                                                                  AVDD_                    SD2_                                       BVDD_                              SCAN            HRESET    H

       MDQ     MDQ     MDQS    VSS                     GVDD   VDD     CORE    VDD      VDD     AVSS     S2VDD   VDD      VDD     VDD      VSEL_1                   TRST_B    _MODE   TDI     _REQ_B

       _12     _08     _0                                                                                                                                                    _B

   J   MDQS    MDQ     MDQS    MDQ                     MVREF  VDD     VSS     VSS      VSS     VSS      VSS     VSS      VSS     VDD      VDD                      OVDD      USB     TMS     USBVSS    J

       _1      _14     _0_B    _02                                                                                                                                           VDD1_8

   K   MDQS    VSS     MDQ_04  MDQ                     GVDD   VDD     VSS     VSS      VSS     VSS      VSS     VSS      VSS     VDD      VDD                                USB                       K
                                                                                                                                                                   USBVDD3VDD1_8 USBVSS      UDP
                               _00
       _1_B                                                                                                                                                        _3

   L   MDQ     MDM_1   MDQ_07  VSS                     GVDD   VDD     VSS     VSS      VSS     VVSSSS   VSS     VSS      VSS     VDD      USBVDD1                  USBVDD3   VUSB    USBVSS  UDM       L

       _9                                                                                                                                 _0                       _3        CLMP

   M                                                                                   TEMP_                                                                                         IB IAS            M

       MDQ_15  MDQ_11  MDQ_01  MDM_0                   GVDD   VDD     VSS     VSS      VSS     VSS      VSS     VSS      VSS     VDD      USBVDD1                  USBPHY USBVSS     _REXT   USBVSS

                                                                                                                                          _0                       _CLK

   N   MDQ_13  VSS     MDQ_05  MDQ_03                  GVDD   VDD     VSS     VSS      VSS     VSS      VSS     VSS      VSS     VDD      AVDD_                    POVDD2    FA_     NC      NC        N

                                                                                                                                          DDR                                VDD

   P   MDQ_26 MDQ_30 MDQ_22    VSS                     GVDD   VDD     VSS     VSS      VSS     VSS      VSS     VSS      VSS     VDD      AVDD_                    VSS       IFC_    POVDD1 SYSCLK     P

                                                                                                                                          PLAT                               AD_00

   R   MDQ_28 MDQ_24 MDQ_18 MDQ_16                     GVDD   VDD     VSS     VSS      VSS     VSS      VSS     VSS      VSS     VDD      VDD                      IFC_AD    IFC_    IFC_AD  VSS       R

                                                                                                                                                                   _09       AD_08   _01

   T                                                   GVDD   VDD     VDD     VDD      X1VDD   SD1_     S1VDD   VDD      VDD     VDD      BVDD                               IFC_            IFC_      T

       MDQS_3  VSS     MDQS_2 MDQ_20                                                           AVSS                                                                IFC_AD    AD_10   IFC_AD  ADDR

                                                                                                                                                                   _11               _03     _02

   U                                                   LVDD   LVDD    VDD     SD1_IMP SD1_PLL  SD1_     SD1_PLLSD1_IMP   VDD     BVDD     BVDD                               IFC_            IFC_      U

       MDQ_    MDQ_31  MDQS    VSS                                                                                                                                 BVDD      AD_12   IFC_AD  ADDR

       _3_B            _2_B                                                   _CAL_RX  _TPD    AVDD     _TPA    _CAL_TX                                                              _05     _04

   V                                              SEE         DETAIL C                                          SEE             DETAIL D                                     IFC_            IFC_

       MDM_3   MDQ_25 MDQ_23 MDQ_17                                                                                                                                IFC_AD    AD_13   IFC_AD  ADDR      V

                                                                                                                                                                   _14               _07     _06

                                                                                                                                                                             IFC_            IFC_

   W   MDQ_27  VSS     MDM_2   MDQ_19                                                                                                                              IFC_AD    ADDR_   VSS     ADDR      W

                                                                                                                                                                   _15       17              _16

   Y                                   TSEC1_  TSEC1_                                                                                              IFC_     IFC_             IFC_    IFC_    IFC_      Y

       MDQ_29  MDQ_21  SENSE   VSS     GTX_    RX_CLK  S1VDD  SD1_RX  X1VDD   SD1_     S1VSS   SD1_REF S1VDD    SD1_TX   X1VDD   SD1_RX   S1VSS    CLK_0    RB_B   VSS       ADDR_   ADDR    ADDR

                       VSS             CLK125                 _0              TX_1             _CLK_B           _2               _3                                          21      _19     _18

   AA          SENSE   TSEC1_ TSEC1_           EC_                                                                                                 IFC_     IFC_                     IFC_    IFC_      AA

       NC      VDD     GTX_CLK TXD_3   TSEC1_  MDC     S1VSS  SD1_RX  X1VSS   SD1_TX   S1VDD   SD1_REF S1VSS    SD1_TX   X1VSS   SD1_RX   S1VDD    PERR_    BCTL   IFC_CLE   IFC_CS  ADDR    ADDR

                                       TXD_2                  _0_B            _1_B             _CLK             _2_B             _3_B              B                         _0_B    _23     _20

   AB                  TSEC1_ TSEC1_                                  SD1_                                                                                                                   IFC_      AB

       NC      VSS     RXD_2   RXD_1   LVDD    TSEC1_  S1VDD  X1VDD   TX_0    S1VDD    SD1_RX  S1VDD    SD1_RX  S1VDD    SD1_TX  X 1V DD  S1VSS    IFC_PAR  BVDD   IFC_OE    IFC_CS  VSS     ADDR

                                               RX_DV                                   _1               _2               _3                        _1              _B        _1_B            _22

   AC  TSEC1_  EC_     TSEC1_ TSEC1_                                                                                                                                                         IFC_

       TXD01   MDIO    RXD_3   RXD_0   TSEC1_  TSEC1_  VSS    X1VSS   SD1_TX  S1VSS    SD1_RX  S1VSS    SD1_RX  S1VSS    SD1_TX  X1VSS    VSS      IFC_CLK  IFC_PAR IFC_WP   IFC_WE IFC_AVD  ADDR      AC

                                       TXD_0   TX_EN                  0_B              _1_B             _2_B             _3_B                      _1       _0     _B        _B              _24

       1       2       3       4       5       6       7      8       9          10    11      12       13      14       15      16       17       18       19     20        21      22      23

                                          P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

4                                                                                                                                                                  Freescale Semiconductor
                                                                              Pin assignments and reset    states

                                                    DETAIL A

   1       2             3       4      5        6      7      8       9      10            11     12

A  VSS     MA_04         MA_07   MA_11  MA_06    MA_13  MA_15  MCS_2   VSS    S2VDD         SD2_   S2VDD

                                                               _B                           RX_1

B                                                                                           SD2_   S2VSS

   MCS0_B  NC            MA_03   VSS    MA_09    MA_02  VSS    MCS_3   X2VDD  S2VSS         RXE_

                                                               _B                           B

C  MCKE_1MCS1_B          MA_14   MBA_0  MBA_1    MA_08  MA_05  MDIC_1  X2VDD  SD2_          S2VDD SD2_REF

                                                                              TX_1                 _CLK

D          VSS           MA_00   MBA_2           VSS    MA_01                 SD2_

   MA_10                                MA_12                  MDIC_0  X2VSS  TX1_          S2VSS SD2_REF

                                                                              1_B                  _CLK_B

E  MODT    MODT          MCKE    VSS

   _1      _0            _0

F  MRAS    MCAS          MCK_B   MWE_B

   _B      _B

G  MDQ     VSS           MDQ     MCK                    GVDD   GVDD    GVDD   SD2_IMPSD2_PLL       SD2_

   _10                   _06                                                  _CAL_TX       _TPA   AVDD

H  MDQ     MDQ           MDQS    VSS                    GVDD   VDD     AVDD_  VDD           VDD    SD2_

   _12     _08           _0                                            CORE                        AVSS

J  MDQS    MDQ           MDQS    MDQ                    MVREF  VDD     VSS    VSS           VSS    VSS

   _1      _14           _0_B    _02

K  MDQS    VSS           MDQ_04  MDQ                    GVDD   VDD     VSS    VSS           VSS    VSS

   _1_B                          _00

L  MDQ     MDM_1         MDQ_07  VSS                    GVDD   VDD     VSS    VSS           VSS    VSSSS

   _9

M                                                                      VSS                  TEMP_

   MDQ_15  MDQ_11        MDQ_01  MDM_0                  GVDD   VDD            VSS           VSS    VSS

                         P1010 QorIQ Integrated  Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                    5
Pin  assignments and reset states

                                                       DETAIL B

     13      14                    15     16       17       18     19     20        21          22      23

                                                                   UART_  UART_                                 A

     SD2_    X2VDD                 VSS    SPI_     CAN1     CAN2   CTS_   CTS_      IIC1_       IIC2_   GPIO

     RX_0                                 MOSI     _TX      _TX    _0_B   1_B       SDA         SDA     _2

     SD2_RX  X2VSS                 X2VSS  SPI_     VSS      CAN2   VSS    IIC1_SCL  GPIO        VSS     GPIO_3  B

     0_B                                  MISO              _RX                     _4

     X2VDD   SD2_TX                S2VDD  SPI_CLK  OVDD     UART_  UART_  UART_     IIC2_       OVDD    IRQ_3   C

             _0                                             SOUT   RTS_   SOUT01    SCL

                                                            _00    B00

                                                                   UART_  OVDD      IRQ_        GPIO_01 GPIO_0  D

     X2VSS   SD2_TX                S2VSS  SPI_CS0  CAN1     UART_  RTS_             OUT_

             _0_B                         _B       _RX      SIN00  B01              B

                                                                          UART_     IRQ_1       GPIO_05HRESET   E

                                                                          SIN01                         _B

                                                                          RTC       READY       IRQ_2   IRQ_0   F

     SD2_PLL SD2_IMP               VDD    VDD      BVDD_                  OVDD      TCK         VSS     TDD     G

     _TPD    _CAL_RX                               VSEL_0

                                                   BVDD_                            SCAN                HRESET  H

     S2VDD   VDD                   VDD    VDD      VSEL_1                 TRST_B    _MODE       TDI     _REQ_B

                                                                                    _B

     VSS     VSS                   VSS    VDD      VDD                    OVDD      USB         TMS     USBVSS  J

                                                                                    VDD1_8

     VSS     VSS                   VSS    VDD      VDD                    USB_V3DD3VDUDS1B_8 USBVSS     UDP     K

     VSS     VSS                   VSS    VDD      USBVDD1                USBVDD3   VUSB        USBVSS  UDM     L

                                                   _0                     _3        CLMP

     VSS     VSS                   VSS    VDD      USBVDD1                USBPHY USBVSS         IBIAS   USBVSS  M

                                                   _0                     _CLK                  _REXT

             P1010 QorIQ                  Integrated Processor Hardware Specifications, Rev. 1

6                                                                                               Freescale Semiconductor
                                                                                Pin assignments and reset        states

                                                  DETAIL C

N          MDQ_13  VSS     MDQ_05 MDQ_03                  GVDD   VDD     VSS     VSS            VSS     VSS

P          MDQ_26 MDQ_30 MDQ_22   VSS                     GVDD   VDD     VSS     VSS            VSS     VSS

R          MDQ_28 MDQ_24 MDQ_18 MDQ_16                    GVDD   VDD     VSS     VSS            VSS     VSS

T          MDQS_3  VSS     MDQS_2 MDQ_20                  GVDD   VDD     VDD     VDD            X1VDD   SD1_

                                                                                                        AVSS

U          MDQ_    MDQ_31  MDQS   VSS                     LVDD   LVDD    VDD     SD1_IMP SD1_PLL        SD1_

           _3_B            _2_B                                                  _CAL_RX        _TPD    AVDD

V          MDM_3   MDQ_25 MDQ_23 MDQ_17

W          MDQ_27  VSS     MDM_2  MDQ_19

                                          TSEC1_  TSEC1_

Y          MDQ_29  MDQ_21  SENSE  VSS     GTX_    RX_CLK  S1VDD  SD1_RX  X1VDD   SD1_           S1VSS   SD1_REF

                           VSS            CLK125                 _0              TX_1                   _CLK_B

           NC      SENSE   TSEC1_ TSEC1_  TSEC1_  EC_     S1VSS  SD1_RX  X1VSS   SD1_TX         S1VDD SD1_REF

AA                 VDD     GTX_CLK TXD_3  TXD_2   MDC            _0_B            _1_B                   _CLK

AB         NC      VSS     TSEC1_ TSEC1_  LVDD    TSEC1_  S1VDD  X1VDD   SD1_    S1VDD          SD1_RX  S1VDD

                           RXD_2  RXD_1           RX_DV                  TX_0                   _1

           TSEC1_  EC_     TSEC1_ TSEC1_  TSEC1_  TSEC1_  VSS    X1VSS   SD1_TX  S1VSS          SD1_RX  S1VSS

AC         TXD01   MDIO    RXD_3  RXD_0   TXD_0   TX_EN                  0_B                    _1_B

           1       2       3      4       5       6       7      8       9                  10  11      12

                          P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale  Semiconductor                                                                                         7
Pin  assignments and reset states

                                                 DETAIL D

     VSS     VSS                   VSS   VDD     AVDD_                 POVDD2   FA_             NC    NC    N

                                                 DDR                            VDD

     VSS     VSS                   VSS   VDD     AVDD_                 VSS      IFC_         POVDD1 SYSCLK  P

                                                 PLAT                           AD_00

     VSS     VSS                   VSS   VDD     VDD                   IFC_AD   IFC_         IFC_AD   VSS   R

                                                                       _09      AD_08           _01

     S1VDD   VDD                   VDD   VDD     BVDD                           IFC_                  IFC_  T

                                                                       IFC_AD   AD_10        IFC_AD   ADDR

                                                                       _11                      _03   _02

     SD1_PLLSD1_IMP                VDD   BVDD    BVDD                           IFC_                  IFC_  U

     _TPA    _CAL_TX                                                   BVDD     AD_12        IFC_AD   ADDR

                                                                                                _05   _04

                                                                                IFC_                  IFC_  V

                                                                       IFC_AD   AD_13        IFC_AD   ADDR

                                                                       _14                      _07   _06

                                                                                IFC_                  IFC_

                                                                       IFC_AD   ADDR_           VSS   ADDR  W

                                                                       _15      17                    _16

                                                        IFC_     IFC_           IFC_            IFC_  IFC_  Y

     S1VDD SD1_TX     X1VDD              SD1_RX  S1VSS  CLK_0    RB_B  VSS      ADDR_           ADDR  ADDR

             _2                          _3                                     21              _19   _18

                                                        IFC_     IFC_                           IFC_  IFC_  AA

     S1VSS   SD1_TX   X1VSS              SD1_RX  S1VDD  PERR_    BCTL  IFC_CLE  IFC_CS          ADDR  ADDR

             _2_B                        _3_B           B                       _0_B            _23   _20

                                                                                                      IFC_  AB

     SD1_RX  S1VDD    SD1_TX             X1VDD   S1VSS  IFC_PAR  BVDD  IFC_OE   IFC_CS          VSS   ADDR

     _2                            _3                   _1             _B       _1_B                  _22

                                                                                                      IFC_  AC

     SD1_RX  S1VSS    SD1_TX             X1VSS   VSS    IFC_CLK IFC_PAR IFC_WP  IFC_WE       IFC_AVD  ADDR

     _2_B                          _3_B                 _1       _0    _B       _B                    _24

     13      14                    15    16      17     18       19    20       21              22    23

             P1010 QorIQ                 Integrated Processor Hardware Specifications, Rev.  1

8                                                                                               Freescale Semiconductor
                                                                      Pin assignments        and  reset  states

                                       Table 1: Signals color coding

                                       Name                           Color

                                       DDR Signals                    Dew

                                       LVDD, SVDD, BVDD,

                                       S1VDD, X1VD, OVDD,             Cloud LT

                                       GVDD, X2VDD, S2VDD

                                       VDD                            Mist

                                       AVDD                           Yellow

                                       VSS                            Cork DK

                                       IFC                            Cyan

                                       UDP, UDM                       Green

                                       POVDD                          Red

                         P1010  QorIQ  Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                  9
Pin  assignments  and  reset states

                                     Table  1:  Signals color coding (continued)

                                                Name                              Color

                                                SYSCLK, RTC                       Dew

                                                S1VSS, X1VSS                      Cork DK

                                                Serdes                            Mist DK

                                                TSEC1                             Slate

                                                NC                                Yellow LT

                                                SENSE                             Moss DK

                                                Ethernet Management               Blue

                                                USB                               Dew DK

                       P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

10                                                                                           Freescale Semiconductor
                                                                                      Pin assignments and  reset states

                                   Table 1: Signals color coding (continued)

                                                        Name                          Color

                                                        IRQ                           Mist DK

                                                        FlexCAN/DUART                 Magenta

                                                        READY, SCAN, VUSB,            Orange

                                                        IBIAS, FA

                                                        HRESET_B                      Cork

                                                        TCK, TDD, TDI, TMS,           Orange

                                                        TRST_B

                                                        MVREF                         Yellow

1.2         Pinout assignments

This table  provides the pinout listing for the P1010.

                                   Table 1. P1010 pinout listing1

                           Signal                                      Pin Number     Pin       Supply     Note

                                                                                      Type

                                   DDR Memory Controller Interface

MDQ_00                                                                       K4             IO  GVDD       —

MDQ_01                                                                       M3             IO  GVDD       —

MDQ_02                                                                       J4             IO  GVDD       —

                           P1010 QorIQ Integrated Processor Hardware Specifications,  Rev. 1

Freescale   Semiconductor                                                                                        11
Pin assignments and  reset states

                                   Table 1. P1010 pinout  listing1 (continued)

                     Signal                               Pin  Number               Pin     Supply  Note

                                                                                    Type

MDQ_03                                                         N4                   IO      GVDD    —

MDQ_04                                                         K3                   IO      GVDD    —

MDQ_05                                                         N3                   IO      GVDD    —

MDQ_06                                                         G3                   IO      GVDD    —

MDQ_07                                                         L3                   IO      GVDD    —

MDQ_08                                                         H2                   IO      GVDD    —

MDQ_09                                                         L1                   IO      GVDD    —

MDQ_10                                                         G1                   IO      GVDD    —

MDQ_11                                                         M2                   IO      GVDD    —

MDQ_12                                                         H1                   IO      GVDD    —

MDQ_13                                                         N1                   IO      GVDD    —

MDQ_14                                                         J2                   IO      GVDD    —

MDQ_15                                                         M1                   IO      GVDD    —

MDQ_16/MECC_0                                                  R4                   IO      GVDD    —

MDQ_17/MECC_1                                                  V4                   IO      GVDD    —

MDQ_18/MECC_2                                                  R3                   IO      GVDD    —

MDQ_19/MECC_3                                                  W4                   IO      GVDD    —

MDQ_20/MECC_4                                                  T4                   IO      GVDD    —

MDQ_21/MECC_5                                                  Y2                   IO      GVDD    —

MDQ_22/MECC_6                                                  P3                   IO      GVDD    —

MDQ_23/MECC_7                                                  V3                   IO      GVDD    —

MDQ_24                                                         R2                   IO      GVDD    —

MDQ_25                                                         V2                   IO      GVDD    —

MDQ_26                                                         P1                   IO      GVDD    —

MDQ_27                                                         W1                   IO      GVDD    —

MDQ_28                                                         R1                   IO      GVDD    —

MDQ_29                                                         Y1                   IO      GVDD    —

MDQ_30                                                         P2                   IO      GVDD    —

MDQ_31                                                         U2                   IO      GVDD    —

MDQS_0                                                         H3                   IO      GVDD    —

MDQS_1                                                         J1                   IO      GVDD    —

MDQS_2                                                         T3                   IO      GVDD    —

MDQS_3                                                         T1                   IO      GVDD    —

MDQS_0_B                                                       J3                   IO      GVDD    —

                     P1010 QorIQ Integrated Processor     Hardware Specifications,  Rev. 1

12                                                                                          Freescale Semiconductor
                                                                                 Pin assignments and  reset states

                                 Table 1. P1010 pinout     listing1 (continued)

                         Signal                            Pin  Number           Pin        Supply    Note

                                                                                 Type

MDQS_1_B                                                        K1               IO         GVDD      —

MDQS_2_B                                                        U3               IO         GVDD      —

MDQS_3_B                                                        U1               IO         GVDD      —

MDM_0                                                           M4               O          GVDD      —

MDM_1                                                           L2               O          GVDD      —

MDM_2                                                           W3               O          GVDD      —

MDM_3                                                           V1               O          GVDD      —

MA_00                                                           D3               O          GVDD      —

MA_01                                                           D7               O          GVDD      —

MA_02                                                           B6               O          GVDD      —

MA_03                                                           B3               O          GVDD      —

MA_04                                                           A2               O          GVDD      —

MA_05                                                           C7               O          GVDD      —

MA_06                                                           A5               O          GVDD      —

MA_07                                                           A3               O          GVDD      —

MA_08                                                           C6               O          GVDD      —

MA_09                                                           B5               O          GVDD      —

MA_10                                                           D1               O          GVDD      —

MA_11                                                           A4               O          GVDD      —

MA_12                                                           D5               O          GVDD      —

MA_13                                                           A6               O          GVDD      —

MA_14                                                           C3               O          GVDD      —

MA_15                                                           A7               O          GVDD      —

MBA_0                                                           C4               O          GVDD      —

MBA_1                                                           C5               O          GVDD      —

MBA_2                                                           D4               O          GVDD      —

MCS_0_B                                                         B1               O          GVDD      —

MCS_1_B                                                         C2               O          GVDD      —

MCS_2_B                                                         A8               O          GVDD      —

MCS_3_B                                                         B8               O          GVDD      —

MRAS_B                                                          F1               O          GVDD      —

MCAS_B                                                          F2               O          GVDD      —

MWE_B                                                           F4               O          GVDD      —

MCKE_0                                                          E3               O          GVDD      6

                         P1010 QorIQ Integrated Processor  Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                     13
Pin assignments and reset states

                                  Table 1. P1010 pinout listing1 (continued)

                          Signal                         Pin Number                  Pin     Supply  Note

                                                                                     Type

MCKE_1                                                     C1                        O       GVDD    6

MCK                                                        G4                        O       GVDD    —

MCK_B                                                      F3                        O       GVDD    —

MODT_0                                                     E2                        O       GVDD    —

MODT_1                                                     E1                        O       GVDD    —

MDIC_0                                                     D8                        IO      GVDD    17

MDIC_1                                                     C8                        IO      GVDD    18

                                            Ethernet MI

EC_MDC/cfg_cpu_boot                                        AA6                       O       LVDD    3

EC_MDIO                                                    AC2                       IO      LVDD    —

                                   eTSEC1/1588/DMA/GPIO

TSEC1_TXD_0/1588_ALARM_OUT1/cfg_rom_loc[0]                 AC5                       O       LVDD    20

TSEC1_TXD_1/1588_ALARM_OUT2/cfg_rom_loc[1]                 AC1                       O       LVDD    20

TSEC1_TXD_2/1588_PULSE_OUT1/cfg_rom_loc[2]                 AA5                       O       LVDD    20

TSEC1_TXD_3/1588_PULSE_OUT2/cfg_rom_loc[3]                 AA4                       O       LVDD    20

TSEC1_TX_EN/cfg_svr                                        AC6                       O       LVDD    3, 7

TSEC1_RXD_0/1588_TRIG_IN1                                  AC4                       I       LVDD    —

TSEC1_RXD_1/1588_TRIG_IN2/GPIO_12                          AB4                       IO      LVDD    —

TSEC1_RXD_2/1588_CLK_IN                                    AB3                       I       LVDD    —

TSEC1_RXD_3/1588_CLK_OUT                                   AC3                       IO      LVDD    —

TSEC1_RX_DV/DMA_DREQ_0_B/GPIO_13                           AB6                       IO      LVDD    —

TSEC1_RX_CLK/DMA_DACK_0_B/GPIO_14                          Y6                        IO      LVDD    —

TSEC1_GTX_CLK/DMA_DDONE_0_B                                AA3                       O       LVDD    7

TSEC1_GTX_CLK125/GPIO_15                                   Y5                        IO      LVDD    —

                                   IFC/eSDHC/USB ULPI/DMA

IFC_AD_00/cfg_sys_pll_0                                    P21                       IO      BVDD    20

IFC_AD_01/cfg_sys_pll_1                                    R22                       IO      BVDD    20

IFC_AD_02/cfg_sys_pll_2                                    T23                       IO      BVDD    20

IFC_AD_03/cfg_core_pll_0                                   T22                       IO      BVDD    20

IFC_AD_04/cfg_core_pll_1                                   U23                       IO      BVDD    20

IFC_AD_05/cfg_core_pll_2                                   U22                       IO      BVDD    20

IFC_AD_06/cfg_core_speed                                   V23                       IO      BVDD    3

IFC_AD_07/cfg_ddr_pll_0                                    V22                       IO      BVDD    20

                          P1010 QorIQ Integrated Processor Hardware Specifications,  Rev. 1

14                                                                                           Freescale Semiconductor
                                                                               Pin assignments and      reset states

                                   Table 1. P1010 pinout listing1 (continued)

                           Signal                    Pin Number                Pin              Supply  Note

                                                                               Type

IFC_AD_08/cfg_ddr_pll_1                              R21                       IO               BVDD    20

IFC_AD_09/cfg_ifc_pb_0                               R20                       IO               BVDD    3

IFC_AD_10/cfg_ifc_pb_1                               T21                       IO               BVDD    3

IFC_AD_11/cfg_ifc_pb_2                               T20                       IO               BVDD    3

IFC_AD_12/cfg_srds_refclk                            U21                       IO               BVDD    3

IFC_AD_13/cfg_io_ports_0                             V21                       IO               BVDD    3

IFC_AD_14/cfg_io_ports_1                             V20                       IO               BVDD    3

IFC_AD_15/cfg_ifc_adm                                W20                       IO               BVDD    3

IFC_ADDR_16/SDHC_CLK/USB_CLK/IFC_CS_2_B              W23                       IO               BVDD    8

IFC_ADDR_17/SDHC_CMD/USB_D_0/DMA_DREQ_1_B            W21                       IO               BVDD    —

IFC_ADDR_18/SDHC_DATA_0/USB_D_1/DMA_DACK_1_B         Y23                       IO               BVDD    —

IFC_ADDR_19/SDHC_DATA_1/USB_D_2/DMA_DDONE_1_B        Y22                       IO               BVDD    —

IFC_ADDR_20/SDHC_DATA_2/USB_D_3                      AA23                      IO               BVDD    —

IFC_ADDR_21/SDHC_DATA_3/USB_D_4                      Y21                       IO               BVDD    —

IFC_ADDR_22/SDHC_WP/USB_D_5                          AB23                      IO               BVDD    —

IFC_ADDR_23/SDHC_CD/USB_D_6                          AA22                      IO               BVDD    —

IFC_ADDR_24/USB_D_7                                  AC23                      IO               BVDD    —

IFC_AVD/cfg_dram_type                                AC22                                    O  BVDD    3

IFC_CS_0_B                                           AA21                                    O  BVDD    —

IFC_CS_1_B                                           AB21                                    O  BVDD    —

IFC_WE_B/cfg_ifc_flash_mode                          AC21                                    O  BVDD    3

IFC_CLE/cfg_host_agt_0                               AA20                                    O  BVDD    3

IFC_OE_B/cfg_host_agt_1                              AB20                                    O  BVDD    3

IFC_WP_B                                             AC20                                    O  BVDD    7

IFC_RB_B                                             Y19                                     I  BVDD    —

IFC_BCTL/cfg_boot_seq_0                              AA19                                    O  BVDD    3

IFC_PAR_0/USB_STP                                    AC19                      IO               BVDD    7

IFC_PAR_1/cfg_plat_speed                             AB18                      IO               BVDD    3

IFC_PERR_B/USB_DIR                                   AA18                                    I  BVDD    —

IFC_CLK_0                                            Y18                                     O  BVDD    —

IFC_CLK_1/USB_NXT/IFC_CS_3_B                         AC18                      IO               BVDD    8

                                           SPI/GPIO

SPI_MOSI/GPIO_6                                      A16                       IO               OVDD    —

SPI_MISO/GPIO_7                                      B16                       IO               OVDD    —

                           P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                       15
Pin assignments and reset states

                                  Table 1. P1010 pinout listing1 (continued)

                  Signal                                Pin  Number           Pin     Supply  Note

                                                                              Type

SPI_CLK/GPIO_8                                               C16              IO      OVDD    —

SPI_CS0_B/GPIO_9                                             D16              IO      OVDD    —

                                        FlexCAN/DUART/TDM

CAN1_TX/UART_SOUT_2/TDM_TX_DATA/cfg_boot_seq_1               A17              O       OVDD    3

CAN1_RX/UART_SIN_2/TDM_RX_DATA                               D17              IO      OVDD    —

CAN2_TX/UART_SOUT_3/TDM_TFS                                  A18              IO      OVDD    —

CAN2_RX/UART_SIN_3/TDM_RFS                                   B18              IO      OVDD    —

                                        DUART/TDM/GPIO

UART_SOUT_0                                                  C18              O       OVDD    7

UART_SIN_0                                                   D18              I       OVDD    —

UART_CTS_0_B                                                 A19              I       OVDD    —

UART_RTS_0_B/cfg_ifc_ecc_0                                   C19              O       OVDD    3

UART_SOUT_1/cfg_ifc_ecc_1                                    C20              O       OVDD    3

UART_SIN_1                                                   E20              I       OVDD    —

UART_CTS_1_B/GPIO_10/TDM_TX_CLK/IRQ_10                       A20              IO      OVDD    —

UART_RTS_1_B/GPIO_11/IRQ_11/TDM_RX_CLK                       D19              IO      OVDD    —

                                                I2C

IIC1_SDA                                                     A21              IO      OVDD    10

IIC1_SCL                                                     B20              IO      OVDD    10

IIC2_SDA                                                     A22              IO      OVDD    10

IIC2_SCL                                                     C21              IO      OVDD    10

                                        Interrupts

IRQ_0                                                        F23              I       OVDD    —

IRQ_1                                                        E21              I       OVDD    —

IRQ_2/TRIG_IN                                                F22              I       OVDD    —

IRQ_3/SRESET_B/TMP_DETECT                                    C23              I       OVDD    —

IRQ_OUT_B                                                    D21              O       OVDD    10

                                                GPIO

GPIO_0/IRQ_4/DRVVBUS/MDVAL                                   D23              IO      OVDD    —

GPIO_1/IRQ_5/VBUSPWRFAULT/MSRCID_0                           D22              IO      OVDD    —

GPIO_2/IRQ_6/CKSTP_IN_B/MSRCID_1                             A23              IO      OVDD    —

GPIO_3/IRQ_7/CKSTP_OUT_B/MSRCID_2                            B23              IO      OVDD    9

GPIO_4/IRQ_8/MCP_B/MSRCID_3/CLK_OUT                          B21              IO      OVDD    —

                  P1010 QorIQ Integrated Processor Hardware Specifications,   Rev. 1

16                                                                                    Freescale Semiconductor
                                                                             Pin assignments and      reset states

                                 Table 1. P1010 pinout listing1 (continued)

                         Signal                        Pin Number            Pin              Supply  Note

                                                                             Type

GPIO_5/IRQ_9/UDE_B/MSRCID_4                            E22                   IO               OVDD    —

                                 System  Control/Power Management

HRESET_B                                               E23                                 I  OVDD    —

HRESET_REQ_B/cfg_sb_dis                                H23                                 O  OVDD    3

READY/TRIG_OUT/ASLEEP                                  F21                                 O  OVDD    7

                                         Clocking

SYSCLK                                                 P23                                 I  OVDD    —

RTC                                                    F20                                 I  OVDD    —

USBPHY_CLK                                             M20                                 I  OVDD    —

                                         IO_VSEL

BVDD_VSEL_0                                            G17                                 I  OVDD    —

BVDD_VSEL_1                                            H17                                 I  OVDD    —

                                         DFT

SCAN_MODE_B                                            H21                                 I  OVDD    2

                                         JTAG

TCK                                                    G21                                 I  OVDD    —

TDI                                                    H22                                 I  OVDD    4

TDO                                                    G23                                 O  OVDD    6

TMS                                                    J22                                 I  OVDD    4

TRST_B                                                 H20                                 I  OVDD    4

                                         Serdes1 (x4)

SD1_TX_3                                               AB15                                O  XVDD    —

SD1_TX_2                                               Y14                                 O  XVDD    —

SD1_TX_1                                               Y10                                 O  XVDD    —

SD1_TX_0                                               AB9                                 O  XVDD    —

SD1_TX_3_B                                             AC15                                O  XVDD    —

SD1_TX_2_B                                             AA14                                O  XVDD    —

SD1_TX_1_B                                             AA10                                O  XVDD    —

SD1_TX_0_B                                             AC9                                 O  XVDD    —

SD1_RX_3                                               Y16                                 I  XVDD    —

SD1_RX_2                                               AB13                                I  XVDD    —

SD1_RX_1                                               AB11                                I  XVDD    —

SD1_RX_0                                               Y8                                  I  XVDD    —

                         P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                     17
Pin assignments and  reset states

                                   Table  1.  P1010  pinout listing1 (continued)

                     Signal                                        Pin Number     Pin     Supply     Note

                                                                                  Type

SD1_RX_3_B                                                         AA16           I       XVDD       —

SD1_RX_2_B                                                         AC13           I       XVDD       —

SD1_RX_1_B                                                         AC11           I       XVDD       —

SD1_RX_0_B                                                         AA8            I       XVDD       —

SD1_REF_CLK                                                        AA12           I       XVDD       —

SD1_REF_CLK_B                                                      Y12            I       XVDD       —

SD1_IMP_CAL_TX                                                     U14            I       XVDD       11

SD1_IMP_CAL_RX                                                     U10            I       XVDD       12

SD1_PLL_TPA                                                        U13            O       XVDD       —

SD1_PLL_TPD                                                        U11            O       XVDD       —

                                                     Serdes2 (x2)

SD2_TX_1                                                           C10            O       XVDD       —

SD2_TX_0                                                           C14            O       XVDD       —

SD2_TX_1_B                                                         D10            O       XVDD       —

SD2_TX_0_B                                                         D14            O       XVDD       —

SD2_RX_1                                                           A11            O       XVDD       —

SD2_RX_0                                                           A13            I       XVDD       —

SD2_RX_1_B                                                         B11            I       XVDD       —

SD2_RX_0_B                                                         B13            I       XVDD       —

SD2_REF_CLK                                                        C12            I       XVDD       —

SD2_REF_CLK_B                                                      D12            I       XVDD       —

SD2_IMP_CAL_TX                                                     G10            I       XVDD       11

SD2_IMP_CAL_RX                                                     G14            I       XVDD       12

SD2_PLL_TPA                                                        G11            O       XVDD       —

SD2_PLL_TPD                                                        G13            O       XVDD       —

                                                     USB PHY

VBUSCLMP                                                           L21            IO      USBVDD3_3  —

IBIAS_REXT                                                         M22            I       USBVDD3_3  13

UDP                                                                K23            IO      USBVDD3_3  —

UDM                                                                L23            IO      USBVDD3_3  —

                                                     Analog

MVREF                                                              J7             —       GVDD/2     —

SENSEVDD                                                           AA2            —       —          5

                     P1010 QorIQ Integrated Processor Hardware Specifications,    Rev. 1

18                                                                                        Freescale Semiconductor
                                                                                Pin assignments and   reset states

                                 Table  1.  P1010 pinout listing1 (continued)

                         Signal                         Pin Number              Pin           Supply  Note

                                                                                Type

SENSEVSS                                                             Y3                    —  —       5

                                            Power  and  Ground Pins

AVDD_CORE                                                            H9         —             —       —

AVDD_PLAT                                                            P17        —             —       —

AVDD_DDR                                                             N17        —             —       —

FA_VDD                                                               N21        —             —       5

POVDD1                                                               P22        —             —       16

POVDD2                                                               N20        —             —       14

SD1_AVDD                                                             U12                   —  —       —

SD2_AVDD                                                             G12                   —  —       —

SD1_AVSS                                                             T12                   —  —       —

SD2_AVSS                                                             H12                   —  —       —

BVDD                                                    T17,U16, U17,U20, AB19             —  —       —

GVDD                                                    G7,G8,G9,               —             —       —

                                                        H7,K7,L7,M7,N7,P7,

                                                                     R7,T7

LVDD                                                    U7,U8,AB5               —             —       —

OVDD                                                    C17,C22, D20,G20, J20   —             —       —

S1VDD                                                   T13,Y7,Y13,AA11,AA17,   —             —       —

                                                        AB7, AB10,AB12,AB14

S1VSS                                                   Y11,Y17, AA7,AA13,                 —  —       —

                                                        AB17,AC10,AC12,AC14

S2VDD                                                   A10,A12, C11,C15, H13              —  —       —

S2VSS                                                   B10,B12, D11,D15                   —  —       —

USBVDD1_0                                               L17,M17                            —  —       19

USBVDD1_8                                               J21,K21                            —  —       15

USBVDD3_3                                               K20,L20                            —  —       —

USBVSS                                                  J23,K22,L22,M21,M23     —             —       —

VDD                                                     G15,G16,H8,H10,H11,     —             —       —

                                                        H14,H15, H16,

                                                        J8,J16,J17,

                                                        K8,K16,K17,L8,L16,M8,

                                                        M16,N8,N16,P8,P16,R8,

                                                        R16,R17,T8,T9,T10,T14,

                                                        T15,T16,U9,U15

                         P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                     19
Pin assignments  and  reset states

                                    Table  1.  P1010 pinout listing1 (continued)

                      Signal                                  Pin Number          Pin     Supply  Note

                                                                                  Type

VSS                                                           A1,A9,B4,           —       —       —

                                               A15,B7,B17,B19,B22,D2,

                                               D6,E4,G2, G22,H4,J9,

                                               J10,J11,J12,J13,J14,J15,

                                                              K2,K9,K10,

                                               K11,K12,K13,K14,K15,L4

                                                              ,L9,L10,L11,

                                               L12,L13,L14,L15,M9,M10

                                               ,M11,M12, M13,M14,

                                               M15,N2,N9,N10,N11,

                                                              N12,N13,

                                               N14,N15,P4,P9,P10,P11,

                                               P12,P13, P14,P15,

                                               P20,R9,R10,R11,R12,

                                                              R13,R14,

                                               R15,R23,T2,U4,W2,W22,

                                               Y4,Y20,AB2,AB22,AC7,

                                                              AC17

X1VDD                                          T11,Y9,Y15,AB8,AB16                —       —       —

X1VSS                                          AA9,AA15, AC8,AC16                 —       —       —

X2VDD                                                         A14,B9,C9, C13      —       —       —

X2VSS                                                         B14,B15,D9,D13      —       —       —

                                               Not Connected

NC                                             B2,N22, AA1, N23, AB1              —       —       —

                      P1010 QorIQ Integrated Processor Hardware Specifications,   Rev. 1

20                                                                                        Freescale Semiconductor
                                                                                                 Pin assignments and reset states

                                       Table 1. P1010 pinout listing1 (continued)

                               Signal                                      Pin Number            Pin   Supply               Note

                                                                                                 Type

Note:

1.  All multiplexed signals are listed only once and do not re-occur. For example,

    IFC_ADDR[17]/SDHC_CMD/USB_D[1]/DMA_DREQ_B[1] is listed only once in the IFC section, and is not mentioned in

    the DMA section even though the pin also functions as DMA_DREQ_B[1].

2.  These are test signals for factory use only and must be pulled up (with 100 Ω–1 kΩ) to OVDD for normal operation.

3.  This pin is a reset configuration pin. It has a weak internal pull-up P-FET which is enabled only when the processor is in

    the reset state. This pull-up is designed such that it can be overpowered by an external 4.7-k pull-down resistor. However,

    if the signal is intended to be high after reset, and if there is any device on the net which might pull down the value of the

    net at reset, then a pullup or active driver is needed.

4.  These pins have weak internal pull-up P-FETs that are always enabled.

5.  Treat these pins as no connects (NC).

6.  This output is actively driven during reset rather than being three-stated during reset.

7.  This pin must NOT be pulled down, by a resistor or the component it is connected to, during power-on reset.

8.  If this pin is configured for chip select usage than it is recommend to have a weak pull-up resistor (2-10 KΩ) be placed on

    this pin to BVDD, to ensure no random chip select assertion due to possible noise and etc.

9.  If this pin is configured for check stop usage than it will behave as an open drain signal.

10.This pin is an open drain signal.

11. This pin should be pulled down with 100Ω±1% resistor if used in autocalibration mode and should be tied to 1V if fixed

    calibration mode is used.

12.This pin should be pulled down with 200Ω±1% resistor if used in autocalibration mode and should be tied to 1V if fixed

    calibration mode is used.

13.For this pin the recommendations mentioned in Section 2.12.4, “IBIAS_REXT filter and Section 2.12.5, “Threshold detect

    inrease must be followed.

14.This pin is used for fuse programming. Should be tied to Vss for normal operation (fuse read). See section Section 2.2,

    “Power sequencing” for more details.

15.This pin should be connected to Vss through 1μF. No need to supply power to this pin. 1.8V output may be observed on

    this pin during normal working conditions.

16.Connect these pins to Vss.

17.This is a DDR drive strength calibration pin. This should be connected to VSS through a 20Ω (Full-strength mode) or 40Ω

    (Half-strength mode) precision 1% resistor.

18.This is a DDR drive strength calibration pin. This should be connected to GVDD through a 20Ω (Full-strength mode) or 40Ω

    (Half-strength mode) precision 1% resistor.

19.This pin and VDD should be fed from the same source, with a filter circuit as described in Section 3.3.1, “PLL power supply

    filtering.

20.This pin is a reset configuration pin. During reset sequence this should be pulled-up or down as needed, to the

    corresponding power bank, with a weak pull-up/down resistor.

                         P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                             21
Electrical characteristics

2      Electrical characteristics

This section provides the AC and DC electrical specifications for the P1010. The P1010 is currently targeted to these

specifications. Some of these specifications are independent of the I/O cell, but are included for a more complete

reference.These are not purely I/O buffer design specifications.

2.1    Overall DC electrical characteristics

This section covers the ratings, conditions, and other characteristics.

2.1.1          Absolute maximum ratings

This table provides the absolute maximum ratings.

                                            Table 2. Absolute     maximum ratings1

                            Characteristic                               Symbol     Max Value                          Unit  Note

Platform supply voltage                                                  VDD        –0.3 to 1.05                       V     —

PLL supply voltage                                                       AVDD_CORE  –0.3 to 1.05                       V     7

                                                                         AVDD_DDR

                                                                         AVDD_PLAT

                                                                         SD1_AVDD

                                                                         SD2_AVDD

Fuse programming supply                                                  POVDD2     –0.3 to 1.65                       V     —

Core power supply for SerDes transceivers                                S1VDD      –0.3 to 1.05                       V     —

                                                                         S2VDD

Pad power supply for SerDes transceivers                                 X1VDD      –0.3 to 1.05                       V     —

                                                                         X2VDD

USB PHY supply                                                           USBVDD1_0  –0.3 to 1.05                       V     —

                                                                         USBVDD3_3  –0.3 to 3.63

DDR3/DDR3L DRAM I/O voltage                                              GVDD       –0.3 to 1.65                       V     —

                                                                                    –0.3 to 1.45

Three-speed Ethernet I/O, MII management voltage (eTSEC)                 LVDD       –0.3 to 2.75                       V     —

SPI, DUART, TDM, I2C, FlexCAN, GPIO and JTAG I/O voltage                 OVDD       –0.3 to 3.63                       V     —

IFC, eSDHC, USB-ULPI voltage                                             BVDD       –0.3 to 3.63                       V     —

                                                                                    –0.3 to 2.75

                                                                                    –0.3 to 1.98

Input voltage            DDR3/DDR3L DRAM signals                         MVIN       –0.3 to (GVDD + 0.3)               V     2, 6

                         DDR3/DDR3L DRAM reference                       MVREF      –0.3 to (GVDD/2 + 0.3)             V     —

                         Three-speed Ethernet signals                    LVIN       –0.3 to (LVDD + 0.3)               V     3, 6

                         IFC, USB, eSDHC signals                         BVIN       –0.3 to (BVDD + 0.3)               —     4

                         DUART, SYSCLK, system control and power         OVIN       –0.3 to (OVDD + 0.3)               V     5, 6

                         management, I2C, eSPI, clocking, I/O voltage

                         select, and JTAG I/O voltage

                         Serdes signals                                  XVIN       –0.3 to (XVDD + 0.3)               V     —

                            P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

22                                                                                            Freescale Semiconductor
                                                                                                          Electrical characteristics

                             Table 2. Absolute maximum ratings1 (continued)

                             Characteristic                          Symbol     Max Value                            Unit                Note

Storage temperature range                                            TSTG                             –55 to 150     °C                  —

Note:

1.  Functional operating conditions are given in Table 3. Absolute maximum ratings are stress ratings only, and functional

    operation at the maximums is not guaranteed. Stresses beyond those listed may affect device reliability or cause permanent

    damage to the device.

2.  Caution: MVIN must not exceed GVDD by more than 0.3 V. This limit may be exceeded for a maximum of 20 ms during

    power-on reset and power-down sequences.

3.  Caution: LVIN must not exceed LVDD by more than 0.3 V. This limit may be exceeded for a maximum of 20 ms during

    power-on reset and power-down sequences.

4.  Caution: BVIN must not exceed BVDD by more than 0.3 V. This limit may be exceeded for a maximum of 20 ms during

    power-on reset and power-down sequences.

5.  Caution: OVIN must not exceed OVDD by more than 0.3 V. This limit may be exceeded for a maximum of 20 ms during

    power-on reset and power-down sequences.

6.  (X,B,G,L,O)VIN and MVREF may overshoot/undershoot to a voltage and for a maximum duration as shown in Figure 2.

7.  AVDD is measured at the input to the filter and not at the pin of the device. The filter circuit is provided in Section 3.3.1, “PLL

    power supply filtering.

2.1.2        Recommended operating conditions

This table provides the recommended operating conditions for this device. Note that the values in Table 3 are the recommended

and tested operating conditions. Proper device operation outside these conditions is not guaranteed.

                             Table 3. Recommended operating conditions4

                             Characteristic                          Symbol     Recommended Value                           Unit         Note

Platform supply voltage                                              VDD                              1±  50 mV             V               —

PLL supply voltage                                                   AVDD_CORE                        1±  50 mV             V               —

                                                                     AVDD_DDR

                                                                     AVDD_PLAT

                                                                     SD1_AVDD

                                                                     SD2_AVDD

Fuse supply voltage                                                  POVDD2                           1.5 V ± 75 mV         V               —

Core power supply for SerDes transceivers                            S1VDD                            1±  50 mV             V               —

                                                                     S2VDD

Pad power supply for SerDes transceivers and PCI Express             X1VDD                            1±  50 mV             V               —

                                                                     X2VDD

USB PHY supply                                                       USBVDD1_0                        1±  50 mV             V               —

                                                                     USBVDD3_3  3.3 V ± 165 mV

DDR3 DRAM I/O voltage                                                GVDD                             1.5 V ± 75 mV         —               —

DDR3L DRAM I/O voltage                                               GVDD       1.35 V +100mV / -67mV                       —               —

Three-speed Ethernet I/O voltage (eTSEC)                             LVDD       2.5 V ± 125 mV                              V               —

DUART, system control and power management, I2C, GPIO,    and  JTAG  OVDD       3.3 V ± 165 mV                              V               —

I/O voltage

                             P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                                     23
Electrical characteristics

                                  Table 3. Recommended operating conditions4

                            Characteristic                       Symbol                         Recommended Value  Unit           Note

Integrated Flash Controller I/O                                  BVDD                           3.3 V ± 165 mV              V     1

                                                                                                2.5 V ± 125 mV

                                                                                                1.8 V ± 90 mV

Input voltage  DDR3/DDR3L DRAM signals                           MVIN                           GND to GVDD                 V     —

               DDR3/DDR3L DRAM reference                         MVREF                          GND to GVDD/2               V     —

               Three-speed Ethernet signals                      LVIN                              GND to LVDD              V     3

               IFC, USB, eSDHC signals                           BVIN                           GND to BVDD                 V     3

               DUART, SYSCLK, system control and power           OVIN                           GND to OVDD                 V     3

               management, I2C, eSPI, and JTAG signals

               Serdes signals                                    XVIN                           GND to X1VDD                V     3

Operating      Commercial                                        TA/TJ                             TA=0 (min) to            °C    —

Temperature                                                                                     TJ=105 (max)

range          Industrial                                        TA/TJ                          TA=–40 (min) to             °C    —

                                                                                                TJ=105 (max)

               Secure Boot Fuse Programming                      TA/TJ                             TA=0 (min) to            °C    2

                                                                                                   TJ=70 (max)

Note:

1.  BVDD = 3.3 V or 1.8 V is selected for USB, all other signals associated with BVDD must meet all VIH requirements associated

    with external device inputs.

2.  POVDD must be supplied 1.5 V and the P1010 must operate in the specified fuse programming temperature range only during

    secure boot fuse programming. For all other operating conditions, POVDD must be tied to GND, subject to the power sequencing

    constraints shown in Section 2.2, “Power sequencing.”

3.  (L,X,B,O,G)VIN may overshoot (for VIH) or undershoot (for VIL) to the voltages and maximum duration shown in Figure 2.

4.  Power should be applied to all power pins even if the corresponding interface is not used.

This figure shows the undershoot and overshoot voltages at the interfaces of the P1010.

                                                           NOTE

               1. tCLOCK refers to the clock period associated with the respective interface:

               •  For I2C and JTAG, tCLOCK references SYSCLK.

               •  For DDR, tCLOCK references MCLK.

               •  For eTSEC, tCLOCK references EC_GTX_CLK125.

               •  For IFC, tCLOCK references IFC_CLK.

                                 P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

24                                                                                                 Freescale Semiconductor
                                                                                                              Electrical characteristics

                         X/B/G/L/OVDD + 20%

                            X/B/G/L/OVDD + 5%

              VIH                    X/B/G/L/OVDD

                                     GND

                                     GND – 0.3 V

                       VIL

                                     GND – 0.7 V    Not to Exceed 10%

                                                        of tCLOCK1

                   FigNuortee: 2. Overshoot/Undershoot voltage for BVIN/MVIN/LVIN/OVIN/XVIN

The core voltage must always be provided at nominal 1V (see Table 3 for actual recommended core voltage). Voltage to the

processor interface I/Os are provided through separate sets of supply pins and must be provided at the voltages shown in Table 3.

The input voltage threshold scales with respect to the associated I/O supply voltage. BVDD, OVDD and LVDD-based receivers

are simple CMOS I/O circuits and satisfy appropriate LVCMOS type specifications. The DDR3 SDRAM interface uses a

differential receiver referenced the externally supplied MVREF signal (nominally set to GVDD/2). The DDR DQS receivers

cannot be operated in single-ended fashion. The complement signal must be properly driven and cannot be grounded.

2.1.3         Output driver characteristics

This table provides information on the characteristics of the output driver strengths. The values are preliminary  estimates.

                                                Table 4. Output drive capability

              Driver Type                           Output Impedance (Ω)                      Supply Voltage            Note

IFC, GPIO, USB, eSDHC                               45                                        BVDD = 3.3 V                —

                                                    45                                        BVDD = 2.5 V

                                                    45                                        BVDD = 1.8 V

DDR3 signal (Programmable)                          20 (full strength)                        GVDD = 1.5 V DDR3           1

                                                    40 (half strength)                        GVDD = 1.35 V DDR3L

TSEC signals                                        45                                        LVDD = 2.5V                 —

DUART, system control, JTAG, SPI                    45                                        OVDD = 3.3 V                —

I2C                                                 45                                        OVDD = 3.3 V                —

Note:

1.   The drive strength of the DDR3  interface  in  half-strength mode is at Tj = 105°C  and  at GVDD (min).

                            P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                            25
Electrical characteristics

2.2         Power sequencing

The P1010 requires its power rails to be applied in a specific sequence in order to ensure proper device operation. These

requirements are as follows for power up:

    1.  VDD, AVDD_CORE, AVDD_DDR, AVDD_PLAT, SD1_AVDD, SD2_AVDD, S1VDD, S2VDD, X1VDD, X2VDD,                                   BVDD,

        LVDD, OVDD

    2.  USBVDD3_3, GVDD

    3.  For secure boot fuse programming: After deassertion of HRESET, drive POVDD = 1.5 V after a required minimum

        delay per Table 5. After fuse programming is completed, it is required to return POVDD = GND before the system is

        power cycled (HRESET assertion) or powered down (VDD ramp down) per the required timing specified in Table 5.

        See Section 5, “Security fuse processor,” for additional details.

                                                          WARNING

              Only one secure boot fuse programming event is permitted per lifetime of a device.

              No activity other than that required for secure boot fuse programming is permitted while

              POVDD driven to any voltage above GND, including the reading of the fuse block. The

              reading of the fuse block may only occur while POVDD = GND.

This figure provides the POVDD timing diagram.

                                                          NOTE

              POVDD must be stable at 1.5 V prior to initiating fuse programming.

                                                                Fuse programming 1

                    POVDD                                 10% POVDD                      10% POVDD

                    VDD                                                                  90% VDD_PL

                                                                                                    tPOVDD_VDD

              HRESET                            90% OVDD             tPOVDD_PROG         90% OVDD

                                                             tPOVDD_DELAY                           tPOVDD_RST

                            NOTE: POVDDFmiguusrtebe3.stPaObleVDatD1t.i5mVinpgriodr itaoginriatimating fuse programming.

This table provides information on the power-down and power-up sequence parameters for POVDD.

                                                Table 5. POVDD timing 5

              Driver Type                                 Min                       Max                                  Unit  Note

tPOVDD_DELAY                                              1500                      —                tSYSCLK                   1

tPOVDD_PROG                                               0                         —                                    μs    2

tPOVDD_VDD                                                0                         —                                    μs    3

tPOVDD_RST                                                0                         —                                    μs    4

                            P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

26                                                                                                                       Freescale Semiconductor
                                                                                                      Electrical characteristics

                                                Table 5. POVDD timing 5

           Driver Type                          Min                      Max                          Unit                Note

Note:

1.  Delay required from the deassertion of HRESET to driving POVDD ramp up. Delay measured from HRESET deassertion at

    90% OVDD to 10% POVDD ramp up.

2.  Delay required from fuse programming finished to POVDD ramp down start. Fuse programming must complete while POVDD

    is stable at 1.5 V. No activity other than that required for secure boot fuse programming is permitted while POVDD is driven

    to any voltage above GND, including the reading of the fuse block. The reading of the fuse block may only occur while POVDD

    = GND. After fuse programming is completed, it is required to return POVDD = GND.

3.  Delay required from POVDD ramp down complete to VDD ramp down start. POVDD must be grounded to minimum 10%

    POVDD before VDD is at 90% VDD.

4.  Delay required from POVDD ramp down complete to HRESET assertion. POVDD must be grounded to minimum 10% POVDD

    before HRESET assertion reaches 90% OVDD.

5.  Only two secure boot fuse programming events are permitted per lifetime of a device.

All supplies must be at their stable values within 50 ms from the start of first supply.

Items on the same line have no ordering requirement with respect to one another. Items on separate lines must be ordered

sequentially such that voltage rails on a previous step must reach 90% of their value before the voltage rails on the current step

reach 10% of theirs.

In order to guarantee MCKE low during power-up, the above sequencing for GVDD is required. If there is no concern about any

of the DDR signals being in an indeterminate state during power-up, then the sequencing for GVDD is not required.

                                                NOTE

           From a system standpoint, if any of the I/O power supplies ramp prior to the VDD core

           supply, the I/Os associated with that I/O supply may drive a logic one or zero during

           power-up, and extra current may be drawn by the device.

2.3        Power-down Requirements

The power-down cycle must complete such that power supply values are below 0.4 V before a new power-up cycle can be

started.

2.4        Reset Initialization

This section describes the AC electrical specifications for the RESET initialization timing requirements. This table provides the

RESET initialization AC timing specifications.

                                  Table 6. RESET initialization timing specifications

                                     Parameter                                                   Min  Max          Unit             Note

Required assertion time of HRESET                                                                600  —            μs               1, 2, 5

Minimum assertion time of TRESET simultaneous to HRESET assertion                                25   —            ns               3

Maximum rise/fall time of HRESET                                                                 —    1     tSYSCLK                 —

Minimum assertion time for SRESET                                                                3    —     tSYSCLK                 4

PLL input setup time with stable SYSCLK before HRESET negation                                   25   —            μs               —

Input setup time for POR configurations (other than PLL configuration) with respect to negation  4    —     tSYSCLK                 4

of HRESET

                         P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                                27
Electrical characteristics

                                  Table 6. RESET initialization timing specifications

                                         Parameter                                                       Min  Max       Unit       Note

Input hold time for all POR configurations (including PLL configuration) with respect to                 2    —         tSYSCLK        4

negation of HRESET

Maximum valid-to-high impedance time for actively driven POR configurations with respect to              —    5         tSYSCLK        4

negation of HRESET

Note:

1.  There may be some extra current leakage when driving signals high during this time.

2.  Reset assertion timing requirements for DDR3 DRAMs may differ.

3.  TRST is an asynchronous level sensitive signal. For guidance on how this requirement can be met,          refer to  the JTAG   signal

    termination guidelines in Section 3.10.1, “Termination of unused signals.”

4.  SYSCLK is the primary clock input for the P1010.

5.  Reset initialization should start only after all power supplies are stable.

This table provides the PLL lock times.

                                         Table 7. PLL lock times

                            Parameter                                            Min                Max       Unit               Note

PLL lock times                                                                   —                  100          μs                —

2.5    Power-on ramp rate

This section describes the AC electrical specifications for the power-on ramp rate requirements. Controlling the maximum

Power-On Ramp Rate is required to avoid falsely triggering the ESD circuitry. This table provides the power supply ramp rate

specifications.

                                         Table 8. Power supply ramp rate

                                         Parameter                                                  Min       Max       Unit       Note

Required ramp rate for all voltage supplies (including OVDD/GVDD/BVDD/SVDD/LVDD, All VDD                 —    36000     Volts/Sec     1,3

supplies, MVREF and all AVDD supplies except USBVDD3_3.)

Required ramp rate for USBVDD3_3                                                                         —    3300      Volts/Sec      2

Note:

1.  Ramp rate is specified as a linear ramp from 10 to 90%. If non-linear (for example, exponential), the maximum rate of change

    from 200 to 500 mV is the most critical as this range might falsely trigger the ESD circuitry.

2.  Ramp rate is specified as a linear ramp from 10 to 90%.

3.  Over full recommended operating temperature range. See Table 3.

                            P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

28                                                                                                            Freescale Semiconductor
                                                                                                           Electrical characteristics

    2.6      Power characteristics

    This table shows the power dissipations of the VDD supply for various operating core complex bus clock (CCB_clk) frequencies

    versus the core and DDR clock frequencies. Note that these numbers are based on design estimates only and are preliminary.

    More accurate power numbers will be available after the measurement on the silicon is complete.

                                                Table 9. P1010 power dissipation

    Power             Core            CCB       DDR         VDD Core     Junction               Core1 Power  SVDD

    Mode     Frequency       Frequency          Data Rate   (V)          Temperature                 (W)     Power (W)            Note

                      (MHz)           (MHz)     (MHz)                    (°C)

    Typical           533             266       667         1.0          65                          1.04    —                    2, 3

Thermal                                                                  105                         1.97    —                    5, 7

Maximum                                                                                              2.17    0.20                 4, 6, 7

    Typical           667             333       667         1.0          65                          1.08    —                    2, 3

Thermal                                                                  105                         2.06    —                    5, 7

Maximum                                                                                              2.27    0.20                 4, 6, 7

    Typical           800             400       800         1.0          65                          1.13    —                    2, 3

Thermal                                                                  105                         2.15    —                    5, 7

Maximum                                                                                              2.37    0.20                 4, 6, 7

Note:

1.  Combined power of all 1 volt supplies except SVDD with DDR controller/s and all SerDes banks active. Does not include I/O power.

2.  Typical power assumes that Dhrystone is running with an activity factor of 90% and executing DMA on the platform with 90%

    activity factor.

3.  Typical power based on nominal processed device.

4.  Maximum power assumes that Dhrystone is running with an activity factor of 100% and executing DMA on the platform at 100%

    activity factor.

5.  Thermal power assumes a Dhrystone activity factor of 90% and executing DMA on the platform at 90% activity factor.

6.  Maximum power provided for power supply design sizing.

7.  Thermal and maximum power are based on worst case processed device.

    2.6.1             I/O  DC power supply recommendation

    This table provides    estimated I/O power numbers for each block: DDR, PCI Express, eLBC,       eTSEC,  SGMII, eSDHC, USB,

    eSPI, DUART, I2C       and GPIO.

                                             Table 10. I/O power supply estimated values

         Interface           Parameter                     Symbol        Typical                     Max     Unit               Note

       DDR3 (32 bit)         667 MHz data rate         GVDD (1.5 V)      0.63                        0.82    W          1, 2, 6

                             800 MHz data rate         GVDD (1.5 V)      0.76                        0.98    W          1, 2, 6

             DDR3            667 MHz data rate         GVDD (1.5 V)      0.40                        0.45    W          1, 2, 6

    (16 bit, w/ ECC)         800 MHz data rate         GVDD (1.5 V)      0.40                        0.45    W          1, 2, 6

       DDR3L (32 bit)        667 MHz data rate         GVDD (1.35 V)     0.55                        0.70    W                    1,2

                             800 MHz data rate         GVDD (1.35 V)     0.65                        0.80    W                    1,2

                             P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

    Freescale Semiconductor                                                                                                            29
Electrical characteristics

                            Table 10. I/O power supply estimated values (continued)

    Interface               Parameter              Symbol            Typical                  Max       Unit  Note

       DDR3L                667 MHz data rate      GVDD (1.35 V)     0.35                     0.40      W     1,2

    (16 bit, w/ ECC)        800 MHz data rate      GVDD (1.35 V)     0.35                     0.40      W     1,2

    PCI Express             ×1, 2.5 G-baud         XVDD (1.0 V)      0.02                     0.02      W     1

       SGMII                ×1, 1.25G-baud         XVDD (1.0 V)      0.014                0.014         W     1

       SATA                 3.0G-baud              XVDD (1.0 V)      0.022                0.022         W     1

       IFC                  16-bit, 100MHz         BVDD (1.8 V)      0.017                0.025         W     1,3,7

                                                   BVDD (2.5 V)      0.03                 0.038         W     1,3,7

                                                   BVDD (3.3 V)      0.047                0.063         W     1,3,7

       RGMII                —                      LVDD (2.5 V)      0.075                    0.1       W     1,3,4,7

       eSDHC                —                      BVDD (1.8 V)      0.0042               0.0053        W     1,3,7

                            —                      BVDD (3.3 V)      0.014                0.0175        W     1,3

    USB (ULPI)              —                      BVDD (1.8 V)      0.004                0.004         W     1,3

                            —                      BVDD (2.5 V)      0.008                0.008         W     1,3

                            —                      BVDD (3.3 V)      0.012                0.012         W     1,3

    USB (PHY)               —                      USBVDD3_3 (3.3V)  0.15                     0.15      W     1,3,7

       eSPI                 —                      OVDD (1.8 V)      0.01                 0.0125        W     1,3,7

       I2C                  —                      OVDD (3.3 V)      0.002                0.002         W     1,3

       DUART                —                      OVDD (3.3 V)      0.006                0.008         W     1,3,7

       TDM                  —                      OVDD (3.3 V)      0.004                0.005         W     1,3,7

    IEEE1588                —                      LVDD (2.5 V)      0.004                0.005         W     1,3,7

       GPIO                 x8                     OVDD (3.3 V)      0.009                0.011         W     1,3,5,7

                            x8                     LVDD (2.5 V)      0.007                0.009         W     1,3,5,7

       CAN                  —                      OVDD (3.3 V)      0.01                 0.0125        W     1,3

       POVDD                For fuse burning       POVDD(1.5V)       0.045                0.045         W     1

Note:

1.  The typical values are estimates based on simulations at 65°C junction temperature.

2.  Typical DDR power numbers are based on one rank DIMM with 40% utilization.

3.  Assuming 15pF total capacitance load per pin.

4.  The current values are per each eTSEC used.

5.  GPIO are supported on OVDD and LVDD power rails.

6.  Maximum DDR power numbers are based on two ranks DIMM with 75% utilization.

7.  The maximum values are estimated and they are based on simulations at 105°C junction  temperature.

                            P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

30                                                                                                  Freescale Semiconductor
                                                                                                          Electrical characteristics

2.7    Input clocks

2.7.1  System clock specifications

This table provides the system clock (SYSCLK) 3.3 V DC specifications.

                                       Table 11. SYSCLK DC electrical characteristics

At recommended operating conditions with OVDD = 3.3 V ± 165 mV

       Parameter                       Symbol                   Min      Typical                Max                  Unit  Note

Input high voltage                     VIH                      2.0      —                      —                    V              1

Input low voltage                      VIL                      —        —                      0.8                  V              1

Input capacitance                      CIN                      —        7                      15                   pf             —

Input current (VIN= 0 V or VIN = VDD)  IIN                      —        —                      ±50                  μA             2

Note:

1.  The min VILand max VIH values are based on the respective min and    max OVIN values        found in  Table  3.

2.  The symbol VIN, in this case, represents the OVIN symbol referenced  in Table 3.

This table provides the system clock (SYSCLK) AC timing specifications.

                                       Table 12. SYSCLK AC timing specifications

At recommended operating conditions with OVDD = 3.3 V ± 165 mV

       Parameter/Condition             Symbol                   Min      Typ                    Max                  Unit  Note

SYSCLK frequency                       fSYSCLK                      64   —                      100                  MHz       1, 2

SYSCLK cycle time                      tSYSCLK                      10   —                      15.6                 ns        1, 2

SYSCLK duty cycle                      tKHK/ tSYSCLK                40   —                      60                   %              2

SYSCLK slew rate                       —                            1    —                      4                    V/ns           3

SYSCLK peak period jitter              —                            —    —                      ± 150                ps             —

SYSCLK jitter phase noise at –56 dBc   —                            —    —                      500                  kHz            4

AC Input Swing Limits at 3.3 V OVDD    ΔVAC                     1.9      —                      —                    V              —

Note:

1.  Caution: The relevant clock ratio settings must be chosen such that the resulting SYSCLK frequency    does not         exceed their

    respective maximum or minimum operating frequencies.

2.  Measured at the rising edge and/or the falling edge at OVDD/2.

3.  Slew rate as measured from ±0.3 ΔVAC at the center of peak to peak voltage at clock input.

4.  Phase noise is calculated as FFT of TIE jitter.

2.7.2  Spread spectrum sources

Spread spectrum clock sources are an increasingly popular way to control electromagnetic interference emissions (EMI) by

spreading the emitted noise to a wider spectrum and reducing the peak noise magnitude in order to meet industry and

government requirements. These clock sources intentionally add long-term jitter in order to diffuse the EMI spectral content.

The jitter specification given in Table 13 considers short-term (cycle-to-cycle) jitter only. The clock generator’s cycle-to-cycle

output jitter should meet the P1010 input cycle-to-cycle jitter requirement. Frequency modulation and spread are separate

concerns. The P1010 is compatible with spread spectrum sources if the recommendations listed in Table 13 are observed.

                           P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                                31
Electrical characteristics

                            Table 13. Spread spectrum clock source recommendations

At recommended operating conditions. See Table 3.

                            Parameter                                        Min              Max       Unit            Note

Frequency modulation                                                         —                60        kHz                   —

Frequency spread                                                             —                1.0            %                1, 2

Note:

1.  SYSCLK frequencies resulting from frequency spreading, and the resulting core and VCO frequencies, must meet the

    minimum and maximum specifications given in Table 82.

2.  Maximum spread spectrum frequency may not result in exceeding any maximum operating frequency of the device

                                                                CAUTION

                  The processor’s minimum and maximum SYSCLK, core, and VCO frequencies must not

                  be exceeded, regardless of the type of clock source. Therefore, systems in which the

                  processor is operated at its maximum rated e500 core frequency should avoid violating the

                  stated limits by using down-spreading only.

2.7.3  Real time clock specifications

The RTC input is sampled by the platform clock (CCB clock). The output of the sampling latch is then used as an input to the

counters of the PIC and the TimeBase unit of the e500. There is no jitter specification. The minimum pulse width of the RTC

signal should be greater than 2x the period of the CCB clock; that is, minimum clock high time is 2 × tCCB, and minimum clock

low time is 2 × tCCB. There is no minimum RTC frequency; RTC may be grounded, if not needed.

2.7.4  eTSEC gigabit reference clock specifications

This table lists the eTSEC gigabit reference clock (TSEC1_GTX_CLK125) DC electrical characteristics for the P1010.

                      Table 14. eTSEC gigabit reference clock DC electrical characteristics

                  Parameter                                     Symbol       Min              Max       Unit            Note

High-level input voltage                                        VIH          1.7              —              V                1

Low-level input voltage                                         VIL          —                0.8            V                1

Input current (VIN = 0 V or VIN = VDD)                          IIN          —                ±40            μA               2

Note:

1.  The max VIH, and min VIL values can be found in Table 3.

2.  The symbol VIN, in this case, represents the OVIN symbol referenced in Table 3.

This table provides the eTSEC gigabit reference clocks (EC_GTX_CLK125) AC timing specifications              for  the P1010.

                             Table 15. EC_GTX_CLK125 AC timing specifications

At recommended operating conditions with LVDD = 2.5 ± 0.125 mV

       Parameter/Condition                         Symbol               Min          Typical       Max            Unit        Note

EC_GTX_CLK125 frequency                            tG125                —            125           —              MHz            —

EC_GTX_CLK125 cycle time                           tG125                —            8             —              ns             —

                            P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

32                                                                                                      Freescale Semiconductor
                                                                                                       Electrical characteristics

                               Table 15. EC_GTX_CLK125 AC timing specifications

At recommended operating conditions with LVDD = 2.5 ± 0.125 mV

        Parameter/Condition                            Symbol   Min             Typical        Max        Unit              Note

EC_GTX_CLK rise and fall time       tG125R/tG125F               —               —                         ns                    1

LVDD = 2.5 V                                                                                   0.75

EC_GTX_CLK125 duty cycle            tG125H/tG125                                —                         %                     2

1000Base-T for RGMII                                            47                              53

EC_GTX_CLK125 jitter                                   —        —               —             ±150        ps                    2

Note:

1.  Rise and fall times for EC_GTX_CLK125 are measured from 0.5 and 2.0 V for LVDD = 2.5 V and from 0.6.

2.  EC_GTX_CLK125 is used to generate the GTX clock for the eTSEC transmitter with 2% degradation. The

    EC_GTX_CLK125 duty cycle can be loosened from 47%/ 53% as long as the PHY device can tolerate the duty cycle

    generated by the eTSEC GTX_CLK. See Section 2.11.1.2, “RGMII AC timing specifications,” for the duty cycle for 10Base-T

    and 100Base-T reference clock.

2.7.5         Other input clocks

A description of the overall clocking of this device is available in the P1010 QorIQ Integrated Processor Reference Manual, in

the form of a clock subsystem block diagram. For information about the input clock requirements of other functional blocks

such as SerDes, Ethernet Management, eSDHC, and IFC, see the specific interface section.

2.8     DDR3, and DDR3L SDRAM controller

This section describes the DC and AC electrical specifications for the DDR3, and DDR3L SDRAM controller interface. Note

that the required GVDD(typ) voltage is 1.5 V, and 1.35 V when interfacing to DDR3, or DDR3L SDRAMrespectively.

2.8.1         DDR3, and DDR3L SDRAM interface DC electrical characteristics

This table provides the recommended operating conditions for the DDR SDRAM controller when interfacing to DDR3

SDRAM.

                         Table 16. DDR3 SDRAM interface DC electrical characteristics

At recommended operating condition with GVDD = 1.5 V1

                    Parameter                          Symbol   Min                       Max             Unit              Note

I/O reference voltage                                  MVREFn   0.49 × GVDD               0.51 × GVDD     V       2, 3, 4

Input high voltage                                     VIH      MVREFn + 0.100            GVDD            V                     5

Input low voltage                                      VIL      GND             MVREFn    –     0.100     V                     5

I/O leakage current                                    IOZ      –50                       50              μA                    6

                         P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                            33
Electrical characteristics

                     Table 16. DDR3 SDRAM interface DC electrical characteristics (continued)

At recommended operating condition with GVDD = 1.5 V1

                    Parameter                           Symbol            Min         Max              Unit            Note

Note:

1.  GVDD is expected to be within 50 mV of the DRAM’s voltage supply at all times. The DRAM’s and memory controller’s

    voltage supply may or may not be from the same source.

2.  MVREFn is expected to be equal to 0.5 × GVDD and to track GVDD DC variations as measured at the receiver. Peak-to-peak

    noise on MVREFn may not exceed ±1% of the DC value.

3.  VTT is not applied directly to the device. It is the supply to which far end signal termination is made, and it is expected to be

    equal to MVREFn with a min value of MVREFn – 0.04 and a max value of MVREFn + 0.04. VTT should track variations in

    the DC level of MVREFn.

4.  The voltage regulator for MVREFn must meet the specification states in Table 19.

5.  Input capacitance load for DQ, DQS, and DQS are available in the IBIS models.

6.  Output leakage is measured with all outputs disabled, 0 V ≤ VOUT ≤ GVDD.

This table provides the recommended operating conditions for the DDR SDRAM controller when interfacing to DDR3L

SDRAM.

                            Table 17. DDR3L SDRAM interface DC electrical characteristics

At recommended operating condition with GVDD = 1.35 V1

                    Parameter                           Symbol            Min         Max              Unit            Note

I/O reference voltage                                   MVREFn  0.49 × GVDD           0.51 × GVDD      V               2, 3, 4

Input high voltage                                      VIH     MVREFn + 0.09         GVDD             V                               5

Input low voltage                                       VIL               GND         MVREFn  –  0.09  V                               5

Output high current (VOUT = 0.641V)                     IOH               —           –23.3            mA                              6, 7

Output low current (VOUT = 0.641 V)                     IOL               23.3        —                mA                              6, 7

I/O leakage current                                     IOZ               –50         50               μA                              8

Note:

1.  GVDD is expected to be within 50 mV of the DRAM’s voltage supply at all times. The DRAM’s and memory controller’s

    voltage supply may or may not be from the same source.

2.  MVREFn is expected to be equal to 0.5 × GVDD and to track GVDD DC variations as measured at the receiver.Peak-to-peak

    noise on MVREFn may not exceed the MVREFn DC level by more than ±1% of GVDD (i.e. ±13.5 mV).

3.  VTT is not applied directly to the device. It is the supply to which far end signal termination is made, and it is expected to be

    equal to MVREFn with a min value of MVREFn – 0.04 and a max value of MVREFn + 0.04. VTT should track variations in

    the DC level of MVREFn.

4.  The voltage regulator for MVREFn must meet the specification states in Table 19.

5.  Input capacitance load for DQ, DQS, and DQS are available in the IBIS models.

6.  IOH and IOL are measured at GVDD = 1.282 V

7.  See the IBIS model for the complete output IV curve characteristics.

8.  Output leakage is measured with all outputs disabled, 0 V ≤ VOUT ≤ GVDD.

                            P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

34                                                                                                 Freescale Semiconductor
                                                                                                         Electrical characteristics

This table provides the DDR controller interface capacitance for DDR3.

                                    Table 18. DDR3 SDRAM capacitance

At recommended operating conditions with GVDD of 1.5 V ± 5% for DDR3 or 1.35 V ± 5% for DDR3L

                         Parameter                            Symbol         Min               Max       Unit         Note

Input/output capacitance: DQ, DQS, DQS                            CIO        6                 8         pF              —

Delta input/output capacitance: DQ, DQS, DQS                      CDIO       —                 0.5       pF              —

This table provides the current draw characteristics for MVREFn.

                          Table 19. Current draw characteristics for              MVREFn

For recommended operating conditions, seeTable 3.

                         Parameter                            Symbol         Min               Max       Unit            Note

Current draw for DDR3 SDRAM for MVREFn                        IMVREFn        —                 1250            μA        —

Current draw for DDR3L SDRAM for MVREFn                       IMVREFn        —                 1150            μA        —

2.8.2          DDR3 and DDR3L SDRAM interface AC timing specifications

This section provides the AC timing specifications for the DDR SDRAM controller interface. The DDR controller supports

DDR3 memories. Note that the required GVDD(typ) voltage is 1.5 V or 1.35 V when interfacing to DDR3 or DDR3L SDRAM

respectively.

2.8.2.1        DDR3 and DDR3L SDRAM interface Input AC timing specifications

This table provides the input AC timing specifications for the DDR controller when interfacing to DDR3 SDRAM.

                         Table 20. DDR3 SDRAM interface input AC timing specifications

At recommended operating conditions with GVDD of 1.5 V ± 5%

               Parameter                           Symbol               Min                         Max            Unit        Note

AC input low voltage                               VILAC                —                      MVREFn – 0.175      V           —

AC input high voltage                              VIHAC          MVREFn + 0.175                    —              V           —

This table provides the input AC timing specifications for the DDR controller when interfacing to DDR3L SDRAM.

                         Table 21. DDR3L SDRAM interface Input AC timing specifications

At recommended operating conditions with GVDD of 1.35 V ± 5%

               Parameter                           Symbol               Min                         Max            Unit        Note

AC input low voltage                               VILAC                —                      MVREFn – 0.160      V           —

AC input high voltage                              VIHAC          MVREFn + 0.160                    —              V           —

                         P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                              35
Electrical characteristics

This table provides the input AC timing specifications for the DDR controller when interfacing to DDR3 SDRAM.

                Table 22. DDR3, and DDR3L SDRAM interface input AC timing specifications

At recommended operating conditions with GVDD of 1.5 V ± 5% for DDR3 or 1.35 V ± 5% for DDR3L

                Parameter                         Symbol          Min                          Max  Unit            Note

Controller Skew for MDQS—MDQ/MECC                 tCISKEW         —                            —    ps                           1

800 MHz data rate                                                 –350                         350                               1

667 MHz data rate                                                 –390                         390                               1

Tolerated Skew for MDQS—MDQ/MECC                  tDISKEW         —                            —    ps                           3

800 MHz data rate                                                 –275                         275                               3

667 MHz data rate                                                 –360                         360                               3

Note:

1.  tCISKEW represents the total amount of skew consumed by the controller between MDQS[n] and any corresponding bit that

    is captured with MDQS[n]. This should be subtracted from the total timing budget.

2.  DDR3 only

3.  The amount of skew that can be tolerated from MDQS to a corresponding MDQ signal is called tDISKEW.This can be

    determined by the following equation: tDISKEW = ±(T ÷ 4 – abs(tCISKEW)) where T is the clock period and abs(tCISKEW) is the

    absolute value of tCISKEW.

This figure shows the DDR3 SDRAM interface input timing diagram.

       MCK[n]

       MCK[n]                               tMCK

       MDQS[n]

                                                                        tDISKEW

       MDQ[x]                                              D0     D1

                                                                      tDISKEW

                                            tDISKEW

                                Figure  4.  DDR3 SDRAM     interface input timing diagram

                            P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

36                                                                                                  Freescale Semiconductor
                                                                                                           Electrical characteristics

2.8.2.2  DDR3 SDRAM interface output AC timing specifications

This table contains the output AC timing targets for the DDR3 and DDR3L SDRAM interface.

                         Table 23. DDR3 SDRAM interface output AC timing specifications

At recommended operating conditions with GVDD of 1.5 V ± 5% for DDR3 or 1.35 V ± 5% for DDR3L

                   Parameter               Symbol1   Min                                       Max         Unit  Note

MCK[n] cycle time                          tMCK      2.5                                       3           ns    2

ADDR/CMD output setup with respect to MCK  tDDKHAS   —                                         —           ns    3

800 MHz data rate                                    0.767                                     —                 3

667 MHz data rate                                    0.95                                      —                 3

ADDR/CMD output hold with respect to MCK   tDDKHAX   —                                         —           ns    3

800 MHz data rate                                    0.767                                     —                 3

667 MHz data rate                                    0.95                                      —                 3

MCS[n] output setup with respect to MCK    tDDKHCS   —                                         —           ns    3

800 MHz data rate                                    0.767                                     —                 3

667 MHz data rate                                    0.95                                      —                 3

MCS[n] output hold with respect to MCK     tDDKHCX   —                                         —           ns    3

800 MHz data rate                                    0.767                                     —                 3

667 MHz data rate                                    0.95                                      —                 3

MCK to MDQS Skew                           tDDKHMH   —                                         —           ns    4

800 MHz data rate                                    –0.525                                    0.525             4

667 MHz data rate                                    –0.6                                      0.6               4

MDQ/MECC/MDM output setup with respect     tDDKHDS,  —                                         —           ps    5

to MDQS                                    tDDKLDS

800 MHz data rate                                    225                                       —                 5

667 MHz data rate                                    325                                       —                 5

MDQ/MECC/MDM output hold with respect to   tDDKHDX,  —                                         —           ps    5

MDQS                                       tDDKLDX

800 MHz data rate                                    225                                       —                 5

667 MHz data rate                                    325                                       —                 5

MDQS preamble                              tDDKHMP   0.9 × tMCK                                —           ns    —

MDQS postamble                             tDDKHME   0.4 × tMCK                                0.6 × tMCK  ns    —

                         P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                37
Electrical characteristics

       Table 23. DDR3 SDRAM interface output AC timing specifications (continued)

At recommended operating conditions with GVDD of 1.5 V ± 5% for DDR3 or 1.35 V ± 5% for DDR3L

       Parameter                    Symbol1        Min                                           Max  Unit               Note

Note:

1.  The symbols used for timing specifications follow the pattern of t(first two letters of functional block)(signal)(state) (reference)(state) for

    inputs and t(first two letters of functional block)(reference)(state)(signal)(state) for outputs. Output hold time can be read as DDR timing

    (DD) from the rising or falling edge of the reference clock (KH or KL) until the output went invalid (AX or DX). For example,

    tDDKHAS symbolizes DDR timing (DD) for the time tMCK memory clock reference (K) goes from the high (H) state until outputs

    (A) are setup (S) or output valid time. Also, tDDKLDX symbolizes DDR timing (DD) for the time tMCK memory clock reference

    (K) goes low (L) until data outputs (D) are invalid (X) or data output hold time.

2.  All MCK/MCK and MDQS/MDQS referenced measurements are made from the crossing of the two signals.

3.  ADDR/CMD includes all DDR SDRAM output signals except MCK/MCK, MCS, and MDQ/MECC/MDM/MDQS.

4.  tDDKHMH follows the symbol conventions described in note 1. For example, tDDKHMH describes the DDR timing (DD) from

    the rising edge of the MCK[n] clock (KH) until the MDQS signal is valid (MH). tDDKHMH can be modified through control of

    the MDQS override bits (called WR_DATA_DELAY) in the TIMING_CFG_2 register. This is typically set to the same delay

    as in DDR_SDRAM_CLK_CNTL[CLK_ADJUST]. The timing parameters listed in the table assume that these two

    parameters have been set to the same adjustment value. See the P1010 QorIQ Integrated Processor Reference Manual

    for a description and explanation of the timing modifications enabled by use of these bits.

5.  Determined by maximum possible skew between a data strobe (MDQS) and any corresponding bit of data (MDQ), ECC

    (MECC), or data mask (MDM). The data strobe should be centered inside of the data eye at the pins of the microprocessor.

                                             NOTE

       For the ADDR/CMD setup and hold specifications in Table 23, it is assumed that the clock

       control register is set to adjust the memory clocks by ½ applied cycle.

This figure shows theDDR3 SDRAM interface output timing for the MCK to MDQS skew measurement (tDDKHMH).

                            MCK[n]

                            MCK[n]

                                             tMCK

                                    tDDKHMHmax) = 0.6 ns or 0.375 ns

                            MDQS

                                    tDDKHMH(min) = –0.6 ns or –0.375 ns

                            MDQS

                                    Figure 5. tDDKHMH timing diagram

                            P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

38                                                                                                    Freescale Semiconductor
                                                                                                  Electrical characteristics

This  figure shows the DDR3 SDRAM output timing diagram.

         MCK

         MCK

                                              tMCK

                                              tDDKHAS, tDDKHCS

                                                         tDDKHAX, tDDKHCX

      ADDR/CMD                      Write A0             NOOP

                                    tDDKHMP

                                                                        tDDKHMH

         MDQS[n]

                                                                        tDDKHDS                   tDDKHME

                                                                                 tDDKLDS

         MDQ[x]                                                D0       D1

                                                                                   tDDKLDX

                                              tDDKHDX

                                          Figure 6. DDR3 output         timing diagram

This  figure provides  the AC test  load  for the DDR3 controller bus.

                       Output                 Z0 = 50 Ω                                   GVDD/2

                                                                        RL = 50 Ω

                                          Figure 7. DDR3 controller bus AC test load

2.8.2.3  DDR3 and DDR3L SDRAM differential timing specifications

This section describes the DC and AC differential timing specifications for the DDR3 SDRAM controller interface. This figure

shows the differential timing specification.

         GVDD

                       VTR

      GVDD/2                                                                VOX or VIX

                       VCP

         GND

                       Figure 8. DDR3, and DDR3L SDRAM differential timing specifications

                            P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                       39
Electrical characteristics

                                                               NOTE

                    VTR specifies the true input signal (such as MCK or MDQS) and VCP is the

                    complementary input signal (such as MCK or MDQS).

This table provides the DDR3 differential specifications for the differential signals MDQS/MDQS and MCK/MCK.

                            Table 24. DDR3 SDRAM differential electrical characteristics

                    Parameter                          Symbol              Min                Max                 Unit   Note

Input AC Differential Cross-Point Voltage              VIXAC   0.5 × GVDD – 0.150         0.5 × GVDD + 0.150         V   1

Output AC Differential Cross-Point Voltage             VOXAC   0.5 × GVDD – 0.115         0.5 × GVDD + 0.115         V   1

Note:

1. I/O drivers are calibrated before making measurements.

This table provides the DDR3 differential specifications for the differential signals MDQS/MDQS and MCK/MCK.

                            Table 25. DDR3L SDRAM differential electrical characteristics

                    Parameter                          Symbol              Min                Max                 Unit   Note

Input AC Differential Cross-Point Voltage              VIXAC   0.5 × GVDD – 0.135         0.5 × GVDD + 0.135         V   1

Output AC Differential Cross-Point Voltage             VOXAC   0.5 × GVDD – 0.105         0.5 × GVDD + 0.105         V   1

Note:

1. I/O drivers are calibrated before making measurements.

2.9    eSPI

This section describes the DC and AC electrical specifications for the SPI of the P1010.

2.9.1  SPI DC electrical characteristics

This table provides the DC electrical characteristics for the device SPI.

                                       Table 26. SPI DC Electrical characteristics

For recommended operating conditions, see Table 3.

                            Parameter                          Symbol           Min           Max             Unit       Note

Input high voltage                                                         VIH  2.0           —                   V      1

Input low voltage                                                          VIL     —          0.8                 V      1

Input current (0 V ≤ VIN ≤ CVDD)                                           IIN     —          ±10                 μA     2

Output high voltage (IOH = –6.0 mA)                                        VOH  2.4           —                   V      —

Output low voltage (IOL = 6.0mA)                                           VOL     —          0.5                 V      —

Output low voltage (IOL = 3.2mA)                                           VOL     —          0.4                 V      —

Note:

1.  The min VILand max VIH values are based on the     respective min and max OVIN values found in Table      3.

2.  The symbol VIN, in this case, represents the OVIN  symbol referenced in Section 2.1.2, “Recommended       operating  conditions.”

                            P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

40                                                                                                 Freescale Semiconductor
                                                                                                      Electrical characteristics

2.9.2  eSPI AC timing specifications

This table provides the SPI input and output AC timing specifications.

                                  Table 27.              SPI AC timing specifications 1

For recommended operating conditions, see Table 3.

                          Characteristic Sy                             mbol     Min          Max            Unit                                Note

SPI clock (SPI_CLK) clock period                                        tSPK     10           —              ns                                             —

SPI outputs—Master data (internal clock) hold time                      tNIKHOX  0.5+(tIPSPI  —              ns                                             2, 3

                                                                                 x SPMODE

                                                                                 [HO_ADJ])

SPI outputs—Master data (internal clock) delay                          tNIKHOV  —            2.5+(tIPSPI x  ns                                             2, 3

                                                                                              SPMODE

                                                                                              [HO_ADJ])

SPI_CS outputs—Master data (internal clock) hold time          tNIKHOX2          0            —              ns                                             2

SPI_CS outputs—Master data (internal clock) delay              tNIKHOV2          —            6.0            ns                                             2

SPI inputs—Master data (internal clock) input setup time                tNIIVKH  5            —              ns                                             —

SPI inputs—Master data (internal clock) input hold time                 tNIIXKH  0            —              ns                                             —

Note:

1.  The symbols used for timing specifications follow the pattern of t(first two letters of functional block)(signal)(state) (reference)(state) for inputs

    and t(first two letters of functional block)(reference)(state)(signal)(state) for outputs. For example, tNIKHOV symbolizes the NMSI outputs

    internal timing (NI) for the time tSPI memory clock reference (K) goes from the high state (H) until outputs (O) are valid (V).

2.  Output specifications are measured from the 50% level of the rising edge of CLKIN to the 50% level of the signal. Timings are

    measured at the pin.

3.  tIPSPI represents the clock period of the clock on which eSPI block is running. In P1010/14 eSPI runs on CCB/2 freq.

This figure provides the AC test load for the SPI.

                          Output                    Z0 = 50 Ω                                 OVDD/2

                                                                                 RL = 50 Ω

                                                    Figure 9. SPI AC Test Load

                          P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                                                     41
Electrical characteristics

This figure represents the AC timing, from Table 27, in master mode (internal clock). Note that although the specifications

generally refer to the rising edge of the clock, Figure 9 also applies when the falling edge is the active edge. Also, note that the

clock edge is selectable on SPI.

SPICLK (output)1

                                                         tNIIVKH                                       tNIIXKH

       Input Signals:

       SPIMISO

                                                                                                                tNIKHOX

   Output Signals:                                          tNIKHOV

       SPIMOSI

                            tNIKHOV2                                                                            tNIKHOX2

   Output Signals:
       SPI_CS_01

Note:

1   A part of SPICLK has been shown as dotted because SPICLK appears on the interface only after CS assertion.

                       Figure 10. SPI AC timing in master mode (internal clock) diagram

2.10    DUART

This section describes the DC and AC electrical specifications for the DUART interface of the P1010.

2.10.1  DUART DC electrical characteristics

This table provides the DC electrical characteristics for the DUART interface.

                                      Table 28. DUART DC electrical characteristics

For recommended operating conditions, see Table 3.

                       Parameter                    Symbol           Min                          Max           Unit          Note

Input high voltage                                  VIH              2                            —             V             1

Input low voltage                                   VIL              —                            0.8           V             1

Input current (OVIN = 0 V or OVIN = OVDD)           IIN              —                            ±40           μA            2

Output high voltage (OVDD = mn, IOH = –2 mA)        VOH              2.4                          —             V             —

Output low voltage (OVDD = min, IOL = 2 mA)         VOL              —                            0.4           V             —

Note:

   1.  The min VILand max VIH values are based on the respective min and max OVIN values found         in       Figure    3.

   2.  The symbol OVIN represents the input voltage of the supply. It is referenced in Figure 3.

                            P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

42                                                                                                              Freescale Semiconductor
                                                                                                              Electrical   characteristics

2.10.2      DUART AC electrical specifications

This table  provides the AC timing parameters for the DUART interface.

                                      Table 29. DUART AC timing specifications

                               Parameter                         Value                  Unit                  Note

                   Minimum baud rate                   CCB clock/1,048,576              baud                  1

                   Maximum baud rate                   CCB clock/16                     baud                  2

                   Oversample rate                     16                                 —                   3

                   Note:

                    1.  CCB clock refers to the platform clock.

                    2.  Actual attainable baud rate is limited by the latency of interrupt processing.

                    3.  The middle of a start bit is detected as the 8th sampled 0 after the 1-to-0 transition of the

                        start bit. Subsequent bit values are sampled each 16th sample.

2.11        Ethernet: Enhanced Three-Speed Ethernet (eTSEC)

This section provides the AC and DC electrical characteristics for enhanced three-speed Ethernet10/100/1000 controller and

MII management.

2.11.1      RGMII interface electrical specifications

This section provides AC and DC electrical characteristics of RGMII interface for eTSEC.

2.11.1.1    RGMII DC electrical characteristics

This table shows the RGMII DC electrical characteristics when operating from a 2.5-V supply.

                                 Table 30. RGMII DC electrical characteristics (2.5 V)

At recommended operating conditions with LVDD = 2.5 V

                        Parameter                                Symbol     Min                         Max                Unit  Note

Input high voltage                                               VIH        1.70                        —                  V     —

Input low voltage                                                VIL        —                           0.70               V     —

Input high current (VIN = LVDD)                                  IIH        —                           10                 μA    —

Input low current (VIN = GND)                                    IIL        –15                         —                  μA    1

Output high voltage (LVDD = min, IOH = –1.0 mA)                  VOH        2.00              LVDD + 0.3                   V     —

Output low voltage (LVDD = min, IOL = 1.0 mA)                    VOL        GND – 0.3                   0.40               V     —

Note:

1.  The min VILand max VIH values are based on the respective min and max LVIN values found in Table                   3.

2.  The symbol VIN, in this case, represents the LVIN symbols referenced in Table 3.

                          P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                                43
Electrical characteristics

2.11.1.2      RGMII AC timing specifications

This table presents the RGMII AC timing specifications.

                                            Table 31. RGMII AC timing specifications

For recommended operating conditions, see Table 3.

                        Parameter                        Symbol1     Min                Typ   Max     Unit                         Note

Data to clock output skew (at transmitter)               tSKRGT_TX   –500               0        500  ps                                5

Data to clock input skew (at receiver)                   tSKRGT_RX   1.0                —        2.6  ns                                2

Clock period duration                                    tRGT        7.2                8.0      8.8  ns                                3

Duty cycle for 10BASE-T and 100BASE-TX                   tRGTH/tRGT  40                 50       60   %                                 3, 4

Duty cycle for Gigabit                                   tRGTH/tRGT  45                 50       55   %                                 —

Rise time (20%–80%)                                      tRGTR       —                  —     0.75    ns                                —

Fall time (20%–80%)                                      tRGTF       —                  —     0.75    ns                                —

Note:

1.  In general, the clock reference symbol representation for this section is based on the symbols RGT to represent RGMII and RTBI

    timing. For example, the subscript of tRGT represents the TBI (T) receive (RX) clock. Note also that the notation for rise (R) and

    fall (F) times follows the clock symbol that is being represented. For symbols representing skews, the subscript is skew (SK)

    followed by the clock that is being skewed (RGT).

2.  This implies that PC board design requires clocks to be routed such that an additional trace delay of greater than 1.5 ns is added

    to the associated clock signal. Many PHY vendors already incorporate the necessary delay inside their chip. If so, additional

    PCB delay is probably not needed.

3.  For 10 and 100 Mbps, tRGT scales to 400 ns ± 40 ns and 40 ns ± 4 ns, respectively.

4.  Duty cycle may be stretched/shrunk during speed changes or while transitioning to a received packet's clock domains as long

    as the minimum duty cycle is not violated and stretching occurs for no more than three tRGT of the lowest speed transitioned

    between.

5.  The frequency of RX_CLK should not exceed the frequency of GTX_CLK125 by more than 300 ppm.

                            P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

44                                                                                                   Freescale Semiconductor
                                                                                              Electrical characteristics

This  figure shows the RGMII  and  RTBI AC timing and multiplexing diagrams.

                                                                                     tRGT

                                                           tRGTH

            GTX_CLK

      (At MAC, output)

                                                          tSKRGT_TX                           tSKRGT_TX

        TXD[8:5][3:0]                 TXD[3:0]  TXD[8:5]

        TXD[7:4][3:0]                           TXD[7:4]

      (At MAC, output)

            TX_CTL                    TXD[4]    TXD[9]

      (At MAC, output)                TXEN      TXERR

                                                PHY equivalent to tSKRGT_RX                   PHY equivalent to tSKRGT_RX

            TX_CLK

      (At PHY, input)

                                                           tRGTH                     tRGT

            RX_CLK

      (At PHY, output)

        RXD[8:5][3:0]                 RXD[3:0]  RXD[8:5]

        RXD[7:4][3:0]                           RXD[7:4]

      (At PHY, output)                          PHY equivalent to tSKRGT_TX                   PHY equivalent  to  tSKRGT_TX

            RX_CTL                    RXD[4]    RXD[9]

      (At PHY, output)                RXDV      RXERR

                                                          tSKRGT_RX                           tSKRGT_RX

            RX_CLK

      (At MAC, input)

                         Figure  11.  RGMII and RTBI AC timing and multiplexing      diagrams

                                                  WARNING

            Freescale guarantees timings generated from the MAC. Board designers must ensure

            delays needed at the PHY or the MAC.

2.11.2      SGMII Interface electrical characteristics

Each SGMII port features a 4-wire AC-Coupled serial link from the dedicated SerDes interface of P1010, as shown in Figure 12,

where CTX is the external (on board) AC-Coupled capacitor. Each output pin of the SerDes transmitter differential pair features

50-Ω output impedance. Each input of the SerDes receiver differential pair features 50-Ω on-die termination to SGND_SRDS.

The reference circuit of the SerDes transmitter and receiver is shown in Figure 43.

2.11.2.1    SGMII DC electrical characteristics

This section discusses the electrical characteristics for the SGMII interface.

2.11.2.1.1  DC requirements for SGMII SD_REF_CLK and SD_REF_CLK

The characteristics and DC requirements of the separate SerDes reference clock are described in Section 2.21.2.2, “DC level

requirement for SerDes reference clocks.”

                         P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                          45
Electrical characteristics

2.11.2.1.2           SGMII transmit DC Timing specifications

This table describes the SGMII SerDes transmitter AC-Coupled DC electrical characteristics. Transmitter DC characteristics

are measured at the transmitter outputs (SDn_TX[n] and SDn_TX[n]), as shown in Figure 12.

                                    Table 32. SGMII DC transmitter electrical characteristics

For recommended operating conditions, see Table 3.

       Parameter                    Symbol          Min               Typ  Max                           Unit              Note

Output high voltage                 VOH             —                 —    XVDD_SRDS2-Typ/2 +            mV                1

                                                                           |VOD|-max/2

Output low voltage                  VOL             XVDD_SRDS2-Typ/2  —    —                             mV                1

                                                    – |VOD|-max/2

Output differential voltage2, 3, 4  |VOD|           304               475  689                           mV    Equalization setting: 1.0x

                                                    279               436  632                                 Equalization setting: 1.09x

                                                    254               396  574                                 Equalization setting: 1.2x

                                                    229               357  518                                 Equalization setting: 1.33x

                                                    202               316  459                                 Equalization setting: 1.5x

                                                    178               277  402                                 Equalization setting: 1.71x

                                                    152               237  344                                 Equalization setting: 2.0x

Output impedance                    RO              40                50   60                            Ω                 —

(single-ended)

Note:

1.  This does not align to DC-coupled SGMII.

2.  |VOD| = |VSD2_TXn – VSD2_TXn|. |VOD| is also referred as output differential peak voltage. VTX-DIFFp-p = 2*|VOD|.

3.  The |VOD| value shown in the table assumes the following transmit equalization setting in the XMITEQAB (for SerDes lanes

    A and B) or XMITEQEF (for SerDes lanes E and E) bit field of P1010’s SerDes 2 Control Register:

4.  The MSB (bit 0) of the above bit field is set to zero (selecting the full VDD-DIFF-p-p amplitude - power up default);

5.  The LSB (bit [1:3]) of the above bit field is set based on the equalization setting shown in table.

6.  The |VOD| value shown in the Typ column is based on the condition of XVDD_SRDS2-Typ=1.0V, no common mode offset variation

    (VOS =500 mV), SerDes transmitter is terminated with 100-Ω differential load between SD_TX[n] and SD_TX[n].

                            P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

46                                                                                                             Freescale Semiconductor
                                                                                                   Electrical      characteristics

                                                    50 Ω     SD_TX         CTX  SD_RX

                          Transmitter                                                  50 Ω        Receiver

                                                    50 Ω

                                                             SD_TX         CTX  SD_RX  50 Ω

                        P1010 SGMII

                        SerDes Interface                     SD_RX         CTX

                                                                                SD_TX  50 Ω

                          Receiver                  50 Ω

                                                                                                   Transmitter

                                                                                       50 Ω

                                                    50 Ω     SD_RX         CTX  SD_TX

                          Figure 12. 4-Wire AC-coupled              SGMII  serial link connection example

                          P1010 SGMII

                          SerDes Interface

                                                    50 Ω  SD_TXn

                                                                                50 Ω

                          Transmitter                                                  Vos                 VOD

                                                    50 Ω

                                                          SD_TXn                50 Ω

                          Figure 13. SGMII transmitter DC measurement circuit

2.11.2.1.3  SGMII DC receiver timing specification

This table lists the SGMII DC receiver electrical characteristics. Source synchronous clocking is  not  supported.  The  clock is

recovered from the data.

                          Table 33. SGMII DC receiver electrical characteristics5

For recommended operating conditions, see Table 3.

            Parameter                               Symbol          Min         Typ    Max                   Unit        Note

DC Input voltage range                                    —                     N/A                          —           1

                          P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                     47
Electrical characteristics

                              Table 33. SGMII DC receiver electrical characteristics5 (continued)

For recommended operating conditions, see Table 3.

                   Parameter                        Symbol               Min        Typ   Max      Unit                              Note

Input differential voltage      LSTS = 001          VRX_DIFFp-p          100          —   1200         mV                            2, 4

                                LSTS = 100                               175          —

Loss of signal threshold        LSTS = 001              VLOS             30           —   100          mV                            3, 4

                                LSTS = 100                               65           —   175

Receiver differential input impedance               ZRX_DIFF             80           —   120                       Ω                —

Note:

1.  Input must be externally AC-coupled.

2.  VRX_DIFFp-p is also referred to as peak-to-peak input differential voltage.

3.  The concept of this parameter is equivalent to the Electrical Idle Detect Threshold parameter in PCI Express. See

    Section Table 68., “PCI Express (2.5 Gb/s) differential receiver (RX) input DC specifications section for further explanation.

4.  The LSTS shown in the table refers to the EIC2[0:2] or EIC3[0:2] bit field of P1010’s SerDes Control Register.

5.  The supply voltage is 1 V.

2.11.2.2           SGMII AC timing specifications

This section describes the AC timing specifications for the SGMII interface.

2.11.2.2.1         AC requirements for SGMII SD_REF_CLK and SD_REF_CLK

Note that the SGMII clock requirements for SD_REF_CLK and SD_REF_CLK are intended to be used within the clocking

guidelines specified by Section 2.21.2.3, “AC requirements for SerDes reference clocks.”

2.11.2.2.2         SGMII transmit AC timing specifications

This table provides the SGMII transmit AC timing specifications. A source synchronous clock is not supported. The AC timing

specifications do not include RefClk jitter

                                Table 34. SGMII Transmit AC Timing Specifications

At recommended operating conditions with XVDD_SRDS = 1V ± 50mV

                   Parameter                 Symbol              Min             Typ      Max      Unit                Note

    Deterministic Jitter                            JD                —          —        0.17     UI p-p              —

    Total Jitter                                    JT                —          —        0.35     UI p-p              —

    Unit Interval                                   UI           799.92          800      800.08   ps                  —

    AC coupling capacitor                    CTX                      5          100      200      nF                             3

    Note:

    1.  Each UI is 800 ps ± 100 ppm.

    2.  See Figure 15 for single frequency sinusoidal jitter limits.

    3.  The external AC coupling capacitor is required. It is recommended that it be placed near the device transmitter outputs.

                                P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

48                                                                                                 Freescale Semiconductor
                                                                                                            Electrical characteristics

2.11.2.2.3       SGMII AC measurement details

Transmitter and receiver AC characteristics are measured at the transmitter outputs (SD_TX[n] and SD_TX[n]) or at the

receiver inputs (SD_RX[n] and SD_RX[n]) as depicted in Figure 14, respectively.

                                   Figure 14. SGMII AC test/measurement load

2.11.2.2.4       SGMII receiver AC timing specifications

This table provides the SGMII receive AC timing specifications. The AC timing specifications do not include         RefClk jitter.

Source synchronous clocking is not supported. Clock is recovered from the data.

                                   Table 35. SGMII receive AC timing specifications

At recommended operating conditions with XVDD_SRDS2 = 1 V ± 50 mV

                        Parameter                   Symbol             Min       Typ  Max                    Unit      Note

Deterministic jitter tolerance                                     JD  0.37      —    —                     UI p-p     1, 2

Combined deterministic and random jitter tolerance  JDR                0.55      —    —                     UI p-p     1, 2

Total jitter tolerance                                             JT  0.65      —    —                     UI p-p     1, 2

Bit error ratio                                     BER                —         —    10-12                  —         —

Unit interval                                                      UI  799.92    800  800.08                 ps        3

Note:

1.  Measured at receiver

2.  See RapidIO™ 1x/4x LP Serial Physical Layer Specification for interpretation of jitter specifications.

3.  Each UI is 800 ps ± 100 ppm.

                          P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                             49
Electrical characteristics

The sinusoidal jitter in the total jitter tolerance may have any amplitude and frequency in the unshaded region of this figure.

    8.5 UI p-p

    Sinusoidal

          Jitter

    Amplitude

    0.10 UI p-p

                             22.1 kHz                  Frequency     1.875 MHz                 20 MHz

                                Figure 15. Single frequency sinusoidal jitter limits

2.11.3        MII management

This section provides electrical and thermal design recommendations for successful application of the P1010.

2.11.3.1          MII management DC electrical characteristics

The MDC and MDIO are defined to operate at a supply voltage of 2.5 V. The DC electrical characteristics for MDIO  and MDC

are provided in this table.

                             Table 36. MII management DC electrical characteristics

At recommended operating conditions with LVDD = 2.5 V

                     Parameter                         Symbol     Min                 Max      Unit               Note

Output high voltage                                    VOH        2.00       LVDD + 0.3                       V                  —

(LVDD = Min, IOH = –1.0 mA)

Output low voltage                                     VOL        GND – 0.3           0.40                    V                  —

(LVDD = Min, IOL = 1.0 mA)

Input high voltage                                     VIH        1.70       LVDD + 0.3                       V                  —

Input low voltage                                      VIL        –0.3                0.70                    V                  —

Input high current                                     IIH        —                   10                      μA  1, 2

(VIN = LVDD)

                             P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

50                                                                                             Freescale Semiconductor
                                                                                                    Electrical characteristics

                            Table 36. MII management DC electrical characteristics

At recommended operating conditions with LVDD = 2.5 V

                   Parameter                           Symbol             Min                 Max               Unit                   Note

Input low current                                         IIL             –15                 —                 μA                                  —

(VIN = GND)

Note:

1.  EC1_MDC and EC1_MDIO operate on LVDD.

2.  In this case, the symbol VIN represents the LVIN and TVIN symbols referenced in Table 3.

2.11.3.1.1         MII management AC electrical specifications

This table provides the MII management AC timing specifications.

                            Table 37. MII Management AC Timing Specifications

       Parameter/Condition                 Symbol      Min                Typ                 Max               Unit                   Note

MDC frequency                              fMDC        —                  2.5                    —              MHz                                 2

MDC period                                 tMDC        —                  400                    —                    ns                            —

MDC clock pulse width high                 tMDCH       32                 —                      —                    ns                            —

MDC to MDIO delay                          tMDKHDX     (16*tplb_clk) – 3  —                  (16*tplb_clk) + 3        ns               3, 4

MDIO to MDC setup time                     tMDDVKH     5                  —                      —                    ns                            —

MDIO to MDC hold time                      tMDDXKH     0                  —                      —                    ns                            —

Note:

1.  The symbols used for timing specifications follow the pattern of t(first two letters of functional block)(signal)(state)(reference)(state) for

    inputs and t(first two letters of functional block)(reference)(state)(signal)(state) for outputs. For example, tMDKHDX symbolizes

    management data timing (MD) for the time tMDC from clock reference (K) high (H) until data outputs (D) are invalid (X) or

    data hold time. Also, tMDDVKH symbolizes management data timing (MD) with respect to the time data input signals (D)

    reach the valid state (V) relative to the tMDC clock reference (K) going to the high (H) state or setup time. For rise and fall

    times, the latter convention is used with the appropriate letter: R (rise) or F (fall).

2.  This parameter is dependent on the platform clock frequency (MIIMCFG [MgmtClk] field determines the clock frequency

    of the MgmtClk Clock EC_MDC).

3.  This parameter is dependent on the platform clock frequency. The delay is equal to 16 platform clock periods ±3 ns. For

    example, with a platform clock of 333 MHz, the min/max delay is 48 ns ± 3 ns. Similarly, if the platform clock is 400 MHz,

    the min/max delay is 40 ns ± 3 ns.

4.  tplb_clk is the platform (CCB) clock.

                         P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                                                51
Electrical characteristics

This figure shows the MII management interface timing diagram.

                                                    tMDC                        tMDCR

                    MDC

                               tMDCH                            tMDCF

                    MDIO

                    (Input)

                                           tMDDVKH

                                                                            tMDDXKH

                    MDIO

                    (Output)

                                                    tMDKHDX

                              Figure 16. MII management interface timing               diagram

2.11.4    eTSEC IEEE Std 1588™ timing specifications

2.11.4.1  eTSEC IEEE Std 1588 DC electrical characteristics

This table shows the IEEE 1588 DC electrical characteristics when operating at LVDD = 2.5 V supply.

                    Table 38. eTSEC IEEE 1588 DC Electrical Characteristics (LVDD = 2.5 V)

For recommended operating conditions with LVDD = 2.5 V

                    Parameter                                   Symbol          Min                Max               Unit  Note

Input high voltage                                              VIH             1.70               —                 V     —

Input low voltage                                               VIL             —                  0.70              V     —

Input current (LVIN = 0 V or LVIN = LVDD)                       IIH             —                  ±40               μA    2

Output high voltage (LVDD = min, IOH = –1.0 mA)                 VOH             2.00               —                 V     —

Output low voltage (LVDD = min, IOL = 1.0 mA)                   VOL             —                  0.40              V     —

Note:

1.  The min VILand max VIH values are based on the respective min and max LVIN values found in           Table  3..

2.  The symbol VIN, in this case, represents the LVIN symbols referenced in Table 2 and Table 3..

2.11.5    eTSEC IEEE 1588 AC specifications

This table provides the IEEE 1588 AC timing specifications.

                              Table 39. eTSEC IEEE 1588 AC timing               specifications

For recommended operating conditions, see Table 3.

          Parameter/Condition                       Symbol M            in             Typ         Max               Unit  Note

TSEC_1588_CLK clock period                          tT1588CLK           tCCB/2         —           TRX_CLK*7         ns    1, 3, 4

TSEC_1588_CLK duty cycle                            tT1588CLKH          40             50          60                %     —

                                                    /tT1588CLK

                            P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

52                                                                                                       Freescale Semiconductor
                                                                                                    Electrical characteristics

                         Table 39. eTSEC IEEE 1588 AC timing specifications (continued)

For recommended operating conditions, see Table 3.

       Parameter/Condition                          Symbol M            in          Typ        Max  Unit                      Note

TSEC_1588_CLK peak-to-peak jitter                   tT1588CLKINJ        —           —          250             ps             —

Rise time eTSEC_1588_CLK (20%–80%)                  tT1588CLKINR        1.0         —          2.0             ns             —

Fall time eTSEC_1588_CLK (80%–20%)                  tT1588CLKINF        1.0         —          2.0             ns             —

TSEC_1588_CLK_OUT clock period                      tT1588CLKOUT   2 x tT1588CLK    —          —               ns             —

TSEC_1588_CLK_OUT duty cycle                        tT1588CLKOTH        30          50         70              %              —

                                                    /tT1588CLKOUT

TSEC_1588_PULSE_OUT                                 tT1588OV            0.5         —          3.0             ns             —

TSEC_1588_TRIG_IN pulse width                       tT1588TRIGH    2*tT1588CLK_MAX  —          —               ns             2

Note:

1.  TRX_CLK is the max clock period of eTSEC receiving clock selected by TMR_CTRL[CKSEL]. See the P1010 QorIQ

    Integrated Processor Reference Manual for a description of TMR_CTRL registers.

2.  It needs to be at least two times the clock period of the clock selected by TMR_CTRL[CKSEL]. See the P1010 QorIQ

    Integrated Processor Reference Manual for a description of TMR_CTRL registers.

3.  The maximum value of tT1588CLK is not only defined by the value of TRX_CLK, but also defined by the recovered clock. For

    example, for 10/100/1000 Mbps modes, the maximum value of tT1588CLK is 2800, 280, and 56 ns respectively.

4.  tCCB denotes the clock period of system clock (CCB).

This figure shows the data and command output AC timing diagram.

                                                                  NOTE

       In the following figure, the output delay is counted by starting at the rising edge if

       tT1588CLKOUT is non-inverting. Otherwise, it is counted starting at the falling edge.

                                                          tT1588CLKOUT

                                                                   tT1588CLKOTH

       TSEC_1588_CLK_OUT

                                                              tT1588OV

       TSEC_1588_PULSE_OUT

       TSEC_1588_TRIG_OUT

                               Figure 17. eTSEC IEEE 1588 output AC timing

                         P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                             53
Electrical characteristics

This figure shows the data and command input AC timing diagram.

                                                    tT1588CLK

                                                    tT1588CLKH

        TSEC_1588_CLK

        TSEC_1588_TRIG_IN

                                                                    tT1588TRIGH

                               Figure 18. eTSEC IEEE 1588 input AC timing

2.12    USB

This section provides the AC and DC electrical specifications for the USB interface.

2.12.1  USB DC electrical characteristics

This table provides the DC electrical characteristics for the ULPI interface when operating at BVDD = 3.3 V.

                               Table 40. USB DC electrical characteristics (3.3 V)

For recommended operating conditions, see Table 3.

                    Parameter                       Symbol          Min                          Max                  Unit  Note

Input high voltage                                             VIH               2               —                    V     1

Input low voltage                                              VIL               —               0.8                  V     1

Input current (BVIN = 0 V or BVIN = BVDD)                      IIN               —               ±40                  μA    2

Output high voltage (BVDD = min, IOH = –2 mA)       VOH                          2.8             —                    V     —

Output low voltage (BVDD = min, IOL = 2 mA)         VOL                          —               0.3                  V     —

Note:

1.  The min VILand max VIH values are based on      the respective min and max BVIN values       found in  Table  3.

2.  The symbol BVIN represents the input voltage    of the supply. It is referenced in Table 3.

This table provides the DC electrical characteristics for the ULPI interface when operating at BVDD = 2.5 V.

                               Table 41. USB DC electrical characteristics (2.5 V)

For recommended operating conditions, see Table 3.

                    Parameter                       Symbol          Min                          Max                  Unit  Note

Input high voltage                                             VIH               1.7             —                    V     1

Input low voltage                                              VIL               —               0.7                  V     1

Input current (BVIN = 0 V or BVIN = BVDD)                      IIN               —               ±40                  μA    2

Output high voltage (BVDD = min, IOH = –2 mA)       VOH                          2.0             —                    V     —

                            P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

54                                                                                                         Freescale Semiconductor
                                                                                                              Electrical characteristics

                         Table 41. USB DC electrical characteristics (2.5 V) (continued)

For recommended operating conditions, see Table 3.

Output low voltage (BVDD = min, IOL = 2 mA)         VOL           —                                 0.4                  V     —

Note:

1.  The min VILand max VIH values are based on the respective min and max BVIN values found in Table 3.

2.  The symbol BVIN represents the input voltage of the supply. It is referenced in Table 3.

This table provides the DC electrical characteristics for the ULPI interface when operating at BVDD = 1.8 V.

                                     Table 42. USB DC Electrical characteristics (1.8 V)

For recommended operating conditions, see Table 3.

                      Parameter                     Symbol      Min                                 Max                  Unit  Note

Input high voltage                                  VIH         1.25                                —                    V     1

Input low voltage                                   VIL           —                                 0.6                  V     1

                      Parameter                     Symbol      Min                                 Max                  Unit  Note

Input current (BVIN = 0 V or BVIN = BVDD)           IIN           —                                 ±40                  μA    2

Output high voltage (BVDD = min, IOH = –2 mA)       VOH         1.35                                —                    V     —

Output low voltage (BVDD = min, IOL = 2 mA)         VOL           —                                 0.4                  V     —

Note:

1.  The min VILand max VIH values are based on      the respective min and max BVIN values          found in  Table  3.

2.  The symbol BVIN represents the input voltage    of the supply. It is referenced in Table 3.

2.12.2  USB AC electrical specifications

This table describes the general timing parameters of the USB interface of the device.

                         Table 43. USB general timing parameters (ULPI Mode Only)6

For recommended operating conditions, see Table 3.

                    Parameter                       Symbol1  Min                              Max             Unit             Note

USB clock cycle time                                tUSCK    15                                  —            ns               2, 3, 4, 5

Input setup to USB clock—all inputs                 tUSIVKH  4                                   —            ns               2, 3, 4, 5

input hold to USB clock—all inputs                  tUSIXKH  1                                   —            ns               2, 3, 4, 5

USB clock to output valid—all outputs               tUSKHOV  —                                   7            ns               2, 3, 4, 5

Output hold from USB clock—all outputs              tUSKHOX  2                                   —            ns               2, 3, 4, 5

                         P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                              55
Electrical characteristics

                       Table 43. USB general timing parameters (ULPI Mode Only)6 (continued)

For recommended operating conditions, see Table 3.

                       Parameter                    Symbol1                Min                  Max       Unit            Note

Note:

1.  The symbols for timing specifications follow the pattern of t(First two letters of functional block)(signal)(state) (reference)(state) for inputs and

    t(First two letters of functional block)(reference)(state)(signal)(state) for outputs. For example, tUSIXKH symbolizes USB timing (US) for the

    input (I) to go invalid (X) with respect to the time the USB clock reference (K) goes high (H). Also, tUSKHOX symbolizes USB

    timing (US) for the USB clock reference (K) to go high (H) with respect to the output (O) going invalid (X) or output hold time.

2.  All timings are in reference to USB clock.

3.  All signals are measured from BVDD/2 of the rising edge of the USB clock to 0.4 × OVDD of the signal in question for 3.3 V

    signaling levels.

4.  Input timings are measured at the pin.

5.  For active/float timing measurements, the high impedance or off state is defined to be when the total current delivered through

    the component pin is less than or equal to that of the leakage current specification.

6.  When switching the data pins from outputs to inputs using the USBn_DIR pin, the output timings will be violated on that cycle

    because the output buffers are tristated asynchronously. This should not be a problem, because the PHY should not be

    functionally looking at these signals on that cycle as per ULPI specifications.

These two figures provide the USB AC test load and signals, respectively.

                            Output                  Z0 = 50 Ω                                   OVDD/2

                                                                                     RL = 50 Ω

                                                    Figure 19. USB AC test load

                                  USB_CLK

                                                                tUSIVKH                         tUSIXKH

                            Input Signals

                                                    tUSKHOV     tUSKHOX

                            Output Signals:

                                                    Figure 20. USB signals

This table provides the USB clock input (USB_CLK) AC timing specifications.

                                    Table 44. USB_CLK AC timing specifications

    Parameter/Condition                             Conditions                       Symbol          Min  Typ   Max                                 Unit

                            P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

56                                                                                                        Freescale Semiconductor
                                                                                                          Electrical characteristics

                                  Table 44. USB_CLK AC timing specifications (continued)

Frequency range                   Steady state                                      fUSB_CLK_IN  59.97    60       60.03        MHz

Clock frequency tolerance                            —                              tCLK_TOL     –0.05    0        0.05         %

Reference clock duty cycle        Measured at 1.6 V                                 tCLK_DUTY    40       50       60           %

Total input jitter/time interval  Peak-to-peak value measured with a second         tCLK_PJ      —        —        200          ps

error                             order high-pass filter of 500 kHz bandwidth

2.12.3          On-chip USB PHY

This section describes the AC electrical specifications for the on-chip USB PHY. See Chapter 7 in the USB Specifications, Rev.

2, for more information.

This table provides the USB clock input (USBPHY_CLK) AC timing specifications.

                                         Table 45. USBPHY_CLK AC Timing specifications

For recommended operating conditions, see Table 3.

       Parameter                                    Conditions                      Symbol1      Min          Max      Unit     Note

Frequency range                   Steady state                                 fUSB_CLK_IN       —            24       MHz      —

Rise/Fall time                                       —                              tUSRF        —            6          ns     —

Clock frequency tolerance                            —                              tCLK_TOL     –0.005   +0.005          %     —

Reference clock duty cycle        Measured at 1.6 V                                 tCLK_DUTY    40           60          %     —

Total input jitter/time           RMS value measured with a second order            tCLK_PJ      —            5          ps     —

interval error                    high-pass filter of 500 kHz bandwidth

2.12.4          IBIAS_REXT filter

Following filter circuit must be implemented on IBIAS_REXT pin.

Filter component should be placed as much close to SoC pin as possible.

                                                     P1010/14

                                                    IBIAS_REXT

                                                                                    100Ω

                                                                10kΩ±1%

                                                                                    100nf

                                                                               VSS

                                                Figure 21. IBIAS_REXT filter circuit

                                  P1010  QorIQ  Integrated Processor Hardware Specifications,    Rev.  1

Freescale Semiconductor                                                                                                             57
Electrical characteristics

2.12.5         Threshold detect increase

Following register programming should be performed during USB PHY initialization

    1.  Read S1[26:31]

    2.  Set C1[8] and C1[9] to '1'

    3.  Write C2[11] = 1 and C2[13:15] = S1[29:31] and C2[16:18] = S1[26:28]

where C1 is the register at (CCSRBAR + 0xe5000), C2 is the register at (CCSRBAR + 0xe5004)           and  S1  is   the  register  at

(CCSRBAR + 0xe5014).

2.13           Integrated flash controller

This section describes the DC and AC electrical specifications for the integrated flash controller.

2.13.1         Integrated flash controller DC electrical characteristics

This table provides the DC electrical characteristics for the integrated flash controller when operating at BVDD = 3.3 V.

                     Table 46. Integrated flash controller DC electrical characteristics (3.3 V)

For recommended operating conditions, see Table 3.

                     Parameter                         Symbol            Min           Max                   Unit          Note

Input high voltage                                          VIH          2             —                        V                 1

Input low voltage                                           VIL          —             0.8                      V                 1

Input current                                                  IIN       —             ±40                    μA                  2

(VIN = 0 V or VIN = BVDD)

Output high voltage                                         VOH          2.8           —                        V                 —

(BVDD = min, IOH = –1 mA)

Output low voltage                                          VOL          —             0.4                      V                 —

(BVDD = min, IOH = 2 mA)

Note:

1.  The min VILand max VIH values are based on the     respective min and max BVIN values found in Table 3.

2.  The symbol VIN, in this case, represents the BVIN  symbol referenced in Section 2.1.2, “Recommended operating          conditions.”

This table provides the DC electrical characteristics for the integrated flash controller when operating at BVDD = 2.5 V.

                     Table 47. Integrated flash controller DC electrical characteristics (2.5 V)

For recommended operating conditions, see Table 3.

                     Parameter                         Symbol       Min           Max                     Unit             Note

Input high voltage                                     VIH          1.7           —                          V                    1

Input low voltage                                      VIL          —             0.7                        V                    1

Input current                                          IIN          —             ±40                     μA                      2

(VIN = 0 V or VIN = BVDD)

Output high voltage                                    VOH          2.0           —                          V                    —

(BVDD = min, IOH = –1 mA)

Output low voltage                                     VOL          —             0.4                        V                    —

(BVDD = min, IOL = 1 mA)

                            P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

58                                                                                                   Freescale Semiconductor
                                                                                                           Electrical characteristics

                     Table 47. Integrated flash controller DC electrical characteristics (2.5 V)

For recommended operating conditions, see Table 3.

                    Parameter                            Symbol        Min                     Max                Unit           Note

Note:

1.  The min VILand max VIH values are based on the respective min and max BVIN values found in Table 3.

2.  The symbol VIN, in this case, represents the BVIN symbol referenced in Section 2.1.2, “Recommended operating conditions.”

This table provides the DC electrical characteristics for the integrated flash controller when operating at BVDD = 1.8 V.

                     Table 48. Integrated Flash controller DC electrical characteristics (1.8 V)

For recommended operating conditions, see Table 3.

               Parameter                            Symbol       Min                      Max              Unit                Note

Input high voltage                                  VIH          1.25                     —                    V                   1

Input low voltage                                   VIL          —                        0.6                  V                   1

Input current                                       IIN          —                        ±40                 μA                   2

(VIN = 0 V or VIN = BVDD)

Output high voltage                                 VOH          1.35                     —                    V                 —

(BVDD = min, IOH = –0.5 mA)

Output low voltage                                  VOL          —                        0.4                  V                 —

(BVDD = min, IOL = 0.5 mA)

Note:

1.  The min VILand max VIH values are based on the respective min and max BVIN values found in Table              3.

2.  The symbol VIN, in this case, represents the BVIN symbol referenced in Section 2.1.2, “Recommended            operating  conditions.”

2.13.2         Integrated flash controller AC Timing specifications

This section describes the AC timing specifications for the integrated flash controller.

2.13.2.1           Integrated flash controller AC timing specifications

All output signal timings are relative to the falling edge of any IFC_CLK. The external circuit must use          the rising edge     of the

IFC_CLKs to latch the data. All input timings are relative to the rising edge of IFC_CLKs.

This table describes the timing specifications of the integrated flash controller interface.

            Table 49. Integrated Flash controller timing specifications (BVDD = 3.3 V, 2.5 V,                     and 1.8  V)

For recommended operating conditions, see Table 3.

                               Parameter                                                      Symbol1      Min    Max      Unit       Note

IFC_CLK cycle time                                                                             tIBK        10     —          ns       —

IFC_CLK duty cycle                                                                            tIBKH/ tIBK  45     55         %        —

IFC_CLK[n] skew to IFC_CLK[m]                                                                 tIBKSKEW     —      150        ps       2

Input setup                                                                                    tIBIVKH     4      —          ns       —

Input hold                                                                                     tIBIXKH     1      —          ns       —

Output delay (Except AVD)                                                                     tIBKLOV1     —      1.5        ns       —

                             P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                                  59
Electrical characteristics

    Table 49. Integrated Flash controller timing specifications (BVDD = 3.3 V, 2.5 V, and 1.8 V) (continued)

For recommended operating conditions, see Table 3.

                                    Parameter                               Symbol1                  Min  Max        Unit          Note

Output delay (For AVD)                                                      tIBKLOV2                 —    1          ns            —

Output hold                                                                 tIBKLOX                  –2   —          ns            5

IFC_CLK to output high impedance for AD                                     tIBKLOZ                  —    2          ns            3

AVD output negation to AD output transition (LATCH hold time)               tIBONOT                  0.5  —          ns            4

Note:

1.  All signals are measured from BVDD/2 of the rising/falling edge of IFC_CLK to BVDD/2 of the signal in question.

2.  Skew is measured between different IFC_CLK signals at BVDD/2.

3.  For the purposes of active/float timing measurements, the high impedance or off state is defined to be when the total current

    delivered through the component pin is less than or equal to the leakage current specification.

4.  tIBONOT is a measurement of the maximum time between the negation of AVD and any change in AD when

    FTIM0_CSn[TEAHC]=0.

5.  Here the negative sign means output transit happens earlier than the falling edge of IFC_CLK.

2.13.2.2     Test condition

This figure provides the AC test load for the integrated flash controller.

                            Output                  Z0 = 50 Ω                          BVDD/2

                                                                            RL = 50 Ω

                            Figure 22. Integrated flash controller AC Test load

                            P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

60                                                                                                      Freescale Semiconductor
                                                                                              Electrical characteristics

This figure shows the AC timing diagram.

                      IFC_CLK[m]

                                                               tIBIVKH               tIBIXKH

                      Input Signals

                                                               tIBKLOV1              tIBKLOX

Output Signals

(Except AVD)

                         AD

(address phase)

                                                               tIBKLOV2

                                                                                              tIBONOT

                         AVD

                                                                                     tIBKLOX           tIBKLOZ

                         AD

                      (data phase)

                                     Figure 23. Integrated flash controller signals

This figure applies to all the controllers that IFC supports.

For input signals, the AC timing data is used directly for all controllers. For output signals, each type of controller provides its

own unique method to control the signal timing. The final signal delay value for output signals is the programmed delay plus

the AC timing delay.

This figure shows how the AC timing diagram applies to GPCM. The same principle also applies to other controllers of IFC.

                                                               NOTE

In the following figure, taco, trad, teahc, teadc, tacse, tcs, tch, twp are programmable. See the

P1010 reference manual.

For output signals, each type of controller provides its own unique method to control the

signal timing. The final signal delay value for output signals is the programmed delay plus

the AC timing delay.

                         P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                               61
Electrical characteristics

    IFC_CLK

    AD[0:31]         address                          read data              address                   write  data

                                                                                      teahc + tIBKLOV

        AVD                                                                           teadc + tIBKLOV

       CE_B                                                                                tacse + tIBKLOV

                     taco + tIBKLOV

       OE_B                                       trad + tIBKHOV

                                                                                                                         tch   +  tIBKLOV

                                                                                                       tcs+ tIBKLOV

       WE_B

                                                                                                       twp + tIBKLOV

       BCTL

                                                      read                                             write

                                             Figure 24. GPCM output timing diagram

2.14    Enhanced                     secure digital host controller (eSDHC)

This section describes the DC        and AC electrical specifications for the eSDHC interface of the P1010.

2.14.1        eSDHC DC electrical characteristics

This table provides the DC electrical characteristics for the eSDHC interface of the P1010.

                                     Table 50. eSDHC interface DC electrical characteristics

At recommended operating conditions with BVDD = 3.3 V or 1.8V

       Characteristic                Symbol                       Condition           Min                     Max        Unit     Note

Input high voltage                           VIH                  —               0.625 × BVDD                       —   V        1

Input low voltage                            VIL                  —                   —                0.25 × BVDD       V        1

Output high voltage                          VOH        IOH = –100 uA at BVDDmin      0.75 × BVDD                    —   V        —

Output low voltage                           VOL        IOL = 100uA at BVDDmin        —                0.125 × BVDD      V        —

Input/output leakage current                 IIN/IOZ              —                   –10                            10  uA       —

Note:

1.  The min VILand max VIH           values  are based  on the respective min and max BVIN values found in Table 3.

                              P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

62                                                                                                                   Freescale Semiconductor
                                                                                                         Electrical characteristics

2.14.2    eSDHC AC timing specifications

This table provides the eSDHC AC timing specifications as defined in Figure 26.

                                    Table 51. eSDHC AC Timing Specifications

At recommended operating conditions with BVDD = 3.3 V or 1.8V

                         Parameter                                         Symbol    Min         Max           Unit                                   Note

SDHC_CLK clock frequency:                                                  fSFSCK                              MHz                                    2, 4

                         SD/SDIO Full-speed/High-speed mode                          0           25/50

                           MMC Full-speed/High-speed mode                                        20/52

SDHC_CLK clock low time—Full-speed/High-speed mode                         tSFSCKL   10/7             —        ns                                     4

SDHC_CLK clock high time—Full-speed/High-speed mode                        tSFSCKH   10/7             —        ns                                     4

SDHC_CLK clock rise and fall times                                         tSFSCKR/  —                3        ns                                     4

                                                                           tSFSCKF

Input setup times: SDHC_CMD, SDHC_DAT_x, SDHC_CD to                        tSFSIVKH  2.5              —        ns                                     4

SDHC_CLK

Input hold times: SDHC_CMD, SDHC_DAT_x, SDHC_CD to                         tSFSIXKH  2.5              —        ns                                     3,4

SDHC_CLK

Output delay time: SDHC_CLK to SDHC_CMD, SDHC_DAT_x                        tSHSKHOV  –3               3        ns                                     4

valid

Note:

1.  The symbols used for timing specifications herein follow the pattern of t(first three letters of functional block)(signal)(state)

    (reference)(state) for inputs and t(first three letters of functional block)(reference)(state)(signal)(state) for outputs. For example, tFHSKHOV

    symbolizes eSDHC high speed mode device timing (SHS) clock reference (K) going to the high (H) state, with respect to

    the output (O) reaching the invalid state (X) or output hold time. Note that, in general, the clock reference symbol

    representation is based on five letters representing the clock of a particular functional. For rise and fall times, the latter

    convention is used with the appropriate letter: R (rise) or F (fall).

2.  In full speed mode, clock frequency value can be 0–25 MHz for a SD/SDIO card and 0–20 MHz for a MMC card. In high

    speed mode, clock frequency value can be 0–50 MHz for a SD/SDIO card and 0–52 MHz for a MMC card.

3.  To satisfy hold timing, the delay difference between clock input and cmd/data input must not exceed 2ns.

4.  CCARD ≤10 pF, (1 card), and CL = CBUS + CHOST + CCARD ≤ 40 pF

This figure provides the eSDHC clock input timing diagram.

                         eSDHC      VM  VM                                 VM

          External Clock

          operational mode                                                           t SHS CK L       tSHSCKH

                                        tSHSCK

                                        VM = Midpoint Voltage (OVDD/2)                     tSH SC KR     tSHSCKF

                                    Figure 25. eSDHC Clock input timing diagram

                         P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                                                     63
Electrical characteristics

This figure provides the data and   command  input/output  timing diagram.

                    SD_CK           VM                     VM                 VM                        VM

        External Clock

                                                           tSH SIVKH                     tSHSIXKH

                    SD_DAT/CMD

                            Inputs

                    SD_DAT/CMD

                    O ut puts

                                                    tSHSKHOV

                                                    VM = Midpoint Voltage (OV        DD/2)

        Figure 26. eSDHC data and command input/output timing diagram referenced to clock

2.15    Programmable Interrupt Controller (PIC)

        specifications

This section describes the DC and AC electrical specifications for PIC on the P1010.

2.15.1  PIC DC electrical characteristics

This table provides the DC electrical characteristics for the PIC interface.

                                        Table 52. PIC DC electrical characteristics

For recommended operating conditions, see Table 3.

                    Parameter                              Symbol             Min             Max           Unit      Note

Input high voltage                                         VIH                    2                —        V         1

Input low voltage                                          VIL                —                    0.8      V         1

Input current (OVIN = 0V or OVIN = OVDD)                   IIN                —               ±40           μA        2

Output high voltage (OVDD = min, IOH = –2 mA)              VOH                2.4                  —        V         —

Output low voltage (OVDD = min, IOL = 2 mA)                VOL                —                    0.4      V         —

Note:

1.  The min VILand max VIH values are based on the respective min and max OVIN values found             in  Table 3.

2.  The symbol OVIN represents the input voltage of the supply. It is referenced in Table 3.

                            P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

64                                                                                                          Freescale Semiconductor
                                                                                                              Electrical characteristics

2.15.2  PIC AC timing specifications

This table provides the PIC input and output AC timing specifications.

                                         Table 53. PIC input AC timing specifications

For recommended operating conditions, see Table 3.

                    Parameter                                Symbol           Min M           ax              Unit      Note

PIC inputs—minimum pulse width                               tPIWID           3               —               SYSCLK    1

Note:

1.  PIC inputs and outputs are asynchronous to any visible clock. PIC outputs should be synchronized before use by any

    external synchronous logic. PIC inputs are required to be valid for at least tPIWID ns to ensure proper operation when working

    in edge-triggered mode.

2.16    JTAG

This section describes the AC electrical specifications for the IEEE Std 1149.1™ (JTAG) interface of the P1010.

2.16.1  JTAG DC electrical characteristics

This table provides the JTAG DC electrical characteristics.

                                         Table 54. JTAG DC electrical characteristics

For recommended operating conditions, see Table 3.

                    Parameter                                Symbol           Min             Max             Unit      Note

Input high voltage                                           VIH              2               —               V         1

Input low voltage                                            VIL              —               0.8             V         1

Input current (OVIN = 0V or OVIN = OVDD)                     IIN              —               ±40             μA        2

Output high voltage (OVDD = min, IOH = –2 mA)                VOH              2.4             —               V         —

Output low voltage (OVDD = min, IOL = 2 mA)                  VOL              —               0.4             V         —

Note:

1.  The min VILand max VIH values are based on the respective min and max OVIN values found               in  Table 3

2.  The symbol OVIN represents the input voltage of the supply. It is referenced in Table 3.

2.16.2  JTAG AC timing specifications

This table provides the JTAG AC timing specifications as defined in Figure 27 through         Figure 30.

                                         Table 55. JTAG AC timing specifications

For recommended operating conditions see Table 3.

                    Parameter                                Symbol                  Min           Max           Unit   Note

JTAG external clock frequency of operation                        fJTG               0             33.3          MHz                —

JTAG external clock cycle time                                    tJTG               30            —                ns              —

JTAG external clock pulse width measured at 1.4 V            tJTKHKL                 15            —                ns              —

JTAG external clock rise and fall times                      tJTGR and tJTGF         0             2                ns              —

                         P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                                65
Electrical characteristics

                                  Table 55. JTAG AC timing specifications (continued)

For recommended operating conditions see Table 3.

                    Parameter                                 Symbol               Min              Max     Unit                      Note

TRST assert time                                              tTRST                25               —       ns                                            2

Input setup times                                                                                                                       —

                            Boundry-scan USB only             tJTDVKH              14               —       ns

                                    TDI, and TMS                                   4                                                    —

Input hold times                                              tJTDXKH              10               —       ns                          —

Output valid times                                                                                                                                        3

                                    Boundry Scan Data         tJTKLDV              —                15      ns

                                                   TDO                                              10

Output hold times                                             tJTKLDX              30               —       ns                                            3

JTAG external clock to output high impedance                  tJTKLDZ              4                10      ns                          —

Note:

1.    The symbols used for timing specifications follow the pattern t(first two letters of functional block)(signal)(state)(reference)(state) for inputs

      and t(first two letters of functional block)(reference)(state)(signal)(state) for outputs. For example, tJTDVKH symbolizes JTAG device timing

      (JT) with respect to the time data input signals (D) reaching the valid state (V) relative to the tJTG clock reference (K) going

      to the high (H) state or setup time. Also, tJTDXKH symbolizes JTAG timing (JT) with respect to the time data input signals (D)

      reaching the invalid state (X) relative to the tJTG clock reference (K) going to the high (H) state. Note that in general, the

      clock reference symbol representation is based on three letters representing the clock of a particular functional. For rise and

      fall times, the latter convention is used with the appropriate letter: R (rise) or F (fall).

2.    TRST is an asynchronous level sensitive signal. The setup time is for test purposes only.

3.    All outputs are measured from the midpoint voltage of the falling/rising edge of tTCLK to the midpoint of the signal in question.

      The output timings are measured at the pins. All output timings assume a purely resistive 50-Ω load. Time-of-flight delays

      must be added for trace lengths, vias, and connectors in the system.

This figure provides the AC test load for TDO and the boundary-scan outputs.

                            Output                 Z0 = 50 Ω                                        OVDD/2

                                                                              RL = 50 Ω

                                    Figure 27. AC Test load for the JTAG interface

This  figure  provides the JTAG clock input timing diagram.

                            JTAG    VM                   VM   VM

                  External Clock

                                    tJTKHKL                                        tJTGR

                                                   tJTG                                             tJTGF

                                                   VM = Midpoint Voltage (OVDD/2)

                                    Figure 28. JTAG clock input timing diagram

                            P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

66                                                                                                          Freescale Semiconductor
                                                                                                       Electrical  characteristics

This figure provides the TRST timing diagram.

                     TRST                           VM                             VM

                                                             tTRST

                                                    VM = Midpoint Voltage (OVDD/2)

                                        Figure 29. TRST Timing Diagram

This figure provides the boundary-scan timing diagram.

                     JTAG                           VM                                 VM

        External Clock

                                                                    tJTDVKH

                                                                                                tJTDXKH

                   Boundary                                                            Input

        Data Inputs                                                                Data Valid

                                                    tJTKLDV

                               tJTKLDX

                   Boundary                                                        Output Data  Valid

        Data Outputs

                                                    tJTKLDZ

                   Boundary    Output Data Valid

        Data Outputs

                                                    VM = Midpoint Voltage (OVDD/2)

                                        Figure 30. Boundary-scan timing diagram

2.17    I2C

This section describes the DC  and AC electrical characteristics for the I2C interfaces of the P1010.

2.17.1  I2C DC electrical characteristics

This table provides the DC electrical characteristics for the I2C interfaces.

                                        Table 56. I2C DC electrical characteristics

For recommended operating conditions, see Table 3.

                             Parameter                              Symbol             Min             Max         Unit  Note

Input high voltage                                                  VIH                2               —           V     1

Input low voltage                                                   VIL                —               0.8         V     1

Output high voltage                                                 VOH                2.4             —           V     —

Output low voltage                                                  VOL                0               0.4         V     2

Pulse width of spikes which must be suppressed by the input filter  tI2KHKL            0               50          ns    3

Input current each I/O pin (input voltage is between 0.1 × OVDD                II      –10             10          μA    4

and 0.9 × OVDD(max)

                             P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                     67
Electrical characteristics

                                   Table 56. I2C DC electrical characteristics (continued)

For recommended operating conditions, see Table 3.

                             Parameter                                Symbol      Min                      Max        Unit   Note

Capacitance for each I/O pin                                          CI          —                        10            pF  —

Note:

1.  The min VILand max VIH values are based on the respective min and max OVIN values found in Table 3.

2.  Output voltage (open drain or open collector) condition = 3 mA sink current.

3.  See the P1010 QorIQ Integrated Processor Reference Manual for information on the digital filter used.

4.  I/O pins obstruct the SDA and SCL lines if OVDD is switched off.

2.17.2  I2C AC electrical specifications

This table provides the AC timing parameters for the I2C interfaces.

                                        Table 57. I2C AC electrical specifications

For recommended operating conditions see Table 3. All values refer to VIH (min) and VIL (max) levels (see  Table 56)

                             Parameter                                Symbol        Min                    Max        Unit   Note

SCL clock frequency                                                   fI2C          0                      400        kHz    2

Low period of the SCL clock                                           tI2CL         1.3                    —          μs     —

High period of the SCL clock                                          tI2CH         0.6                    —          μs     —

Setup time for a repeated START condition                             tI2SVKH       0.6                    —          μs     —

Hold time (repeated) START condition (after this period, the first    tI2SXKL       0.6                    —          μs     —

clock pulse is generated)

Data setup time                                                       tI2DVKH       100                    —          ns     —

Data hold time:                                                       tI2DXKL                                         μs     3

                                        CBUS compatible masters                     —                      —

                                                    I2C bus devices                 0                      —

Data output delay time                                                tI2OVKL       —                      0.9        μs     4

Set-up time for STOP condition                                        tI2PVKH       0.6                    —          μs     —

Bus free time between a STOP and START condition                      tI2KHDX       1.3                    —          μs     —

Noise margin at the LOW level for each connected device               VNL         0.1 × OVDD               —          V      —

(including hysteresis)

Noise margin at the HIGH level for each connected device              VNH         0.2 × OVDD               —          V      —

(including hysteresis)

Capacitive load for each bus line                                     Cb            —                      400        pF     —

                              P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

68                                                                                                            Freescale Semiconductor
                                                                                                                     Electrical characteristics

                               Table 57. I2C AC electrical specifications (continued)

For recommended operating conditions see Table 3. All values refer to VIH (min) and VIL (max) levels (see Table 56)

                         Parameter                                      Symbol            Min                        Max     Unit     Note

Note:

1.  The symbols used for timing specifications herein follow the pattern t(first two letters of functional block)(signal)(state)(reference)(state)

    for inputs and t(first two letters of functional block)(reference)(state)(signal)(state) for outputs. For example, tI2DVKH symbolizes I2C timing

    (I2) with respect to the time data input signals (D) reaching the valid state (V) relative to the tI2C clock reference (K) going
    to the high (H) state or setup time. Also, tI2SXKL symbolizes I2C timing (I2) for the time that the data with respect to the START

    condition (S) went invalid (X) relative to the tI2C clock reference (K) going to the low (L) state or hold time. Also, tI2PVKH
    symbolizes I2C timing (I2) for the time that the data with respect to the STOP condition (P) reaches the valid state (V) relative

    to the tI2C clock reference (K) going to the high (H) state or setup time.
    The requirements for I2C frequency calculation must be followed. See Freescale application note AN2919, “Determining the
2.

    I2C Frequency Divider Ratio for SCL.”

3.  As a transmitter, the P1010 provides a delay time of at least 300 ns for the SDA signal (referred to as the VIHmin of the SCL

    signal) to bridge the undefined region of the falling edge of SCL to avoid unintended generation of a START or STOP

    condition. When the P1010 acts as the I2C bus master while transmitting, it drives both SCL and SDA. As long as the load

    on SCL and SDA are balanced, the P1010 does not generate an unintended START or STOP condition. Therefore, the 300

    ns SDA output delay time is not a concern. If under some rare condition, the 300 ns SDA output delay time is required for

    the P1010 as transmitter, application note AN2919 referred to in note 4 below is recommended.

4.  The maximum tI2OVKL has only to be met if the device does not stretch the LOW period (tI2CL) of the SCL signal.

This figure provides the AC test load for the I2C.

                         Output                     Z0 = 50 Ω                                  OVDD/2

                                                                                RL = 50 Ω

                                                    Figure 31. I2C AC test load

This figure shows the AC timing diagram for the I2C bus.

    SDA

                                                    tI2DVKH                     tI2KHKL

                  tI2CL                                        tI2SXKL

       SCL

                  tI2SXKL                           tI2CH                       tI2SVKH        tI2PVKH

            S                              tI2DXKL, tI2OVKL             Sr                                                P        S

                                           Figure 32. I2C    Bus AC     timing diagram

2.18        GPIO

This section describes the DC  and  AC  electrical specifications for the GPIO interface   of  the P1010.

                         P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                                               69
Electrical characteristics

2.18.1         GPIO DC electrical characteristics

This table provides the DC electrical characteristics for the GPIO interface when operating from 3.3-V supply.

                                  Table 58. GPIO DC electrical characteristics (3.3 V)

For recommended operating conditions, see Table 3.

                   Parameter                        Symbol       Min         Max                              Unit              Note

    Input high voltage                                   VIH       2         —                                 V                   1

    Input low voltage                                    VIL       —         0.8                               V                   1

    Input current                                        IIN       —         ±40                               μA                  2

    (BVIN = 0 V or BVIN = BVDD)

    Output high voltage                                  VOH       2.4       —                                 V                   —

    (BVDD = min, IOH = –2 mA)

    Low-level output voltage                             VOL       —         0.4                               V                   —

    (BVDD = min, IOL = 2 mA)

    Note:

    1.  The min VILand max VIH values are based on the min and max BVIN respective values                  found in  Table  3.

    2.  The symbol BVIN represents the input voltage of the supply. It is referenced in Table 3.

This table provides the DC electrical characteristics for the GPIO interface when operating from 2.5-V supply.

                                  Table 59. GPIO DC electrical characteristics (2.5 V)

For recommended operating conditions, see Table 3.

                   Parameter          Symbol                  Min       Max                       Unit                      Note

        Input high voltage                          VIH       1.7       —                                  V                1

        Input low voltage                           VIL       —         0.7                                V                1

        Input current                               IIN       —         ±40                                μA               2

        (BVIN = 0 V or BVIN = BVDD)

        Output high voltage                         VOH       1.7       —                                  V                —

        (BVDD = min, IOH = 2 mA)

        Low-level output voltage                    VOL       —         0.7                                V                —

        (BVDD = min, IOL = 2 mA)

        Note:

        1. The min VILand max VIH values are based on         the min and max BVIN respective values found           in  Table 3.

        2. The symbol BVIN represents the input voltage       of the supply. It is referenced in Table 3.

This table provides the DC electrical characteristics for the GPIO interface when operating from 1.8-V supply.

                                  Table 60. GPIO DC electrical characteristics (1.8 V)

For recommended operating conditions, see Table 3.

                           Parameter                          Symbol    Min                       Max                Unit             Note

Input high voltage                                            VIH       1.2                       —                      V            1

Input low voltage                                             VIL       —                         0.6                    V            1

                              P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

70                                                                                                                 Freescale Semiconductor
                                                                                                          Electrical  characteristics

                         Table 60. GPIO DC electrical characteristics (1.8 V) (continued)

For recommended operating conditions, see Table 3.

                    Parameter                                   Symbol    Min                 Max            Unit          Note

Input current (BVIN = 0 V or BVIN = BVDD)                            IIN     —                ±40            μA                 2

Output high voltage (BVDD = min, IOH = –0.5 mA)                 VOH       1.35                     —           V                —

Low-level output voltage (BVDD = min, IOL = 0.5 mA)             VOL          —                   0.4           V                —

Note:

1.  The min VILand max VIH values are based on the min and max BVIN respective values found in Table 3.

2.  The symbol BVIN represents the input voltage of the supply. It is referenced in Table 3.

2.18.2  GPIO AC timing specifications

This table provides the GPIO input and output AC timing specifications.

                                 Table 61. GPIO input AC timing           specifications

For recommended operating conditions, see Table 3.

                               Parameter                                          Symbol              Min Uni           t       Note

GPIO inputs—minimum pulse width                                                   tPIWID              20            ns             1

Note:

1. GPIO inputs and outputs are asynchronous to any visible clock. GPIO    outputs should be synchronized before            use  by any

external synchronous logic. GPIO inputs are required to be valid for at   least tPIWID to ensure proper operation.

This figure provides the AC test load for the GPIO.

                         Output                      Z0 = 50 Ω                                OVDD/2

                                                                          RL = 50 Ω

                                                    Figure 33. GPIO AC test load

2.19    FlexCAN

This section describes the DC and AC electrical specifications for the FlexCAN interface.

2.19.1  FlexCAN DC electrical characteristics

This table provides the DC electrical characteristics for the FlexCAN interface when operating from       a  3.3 V  supply.

                         Table 62. FlexCAN DC electrical characteristics (3.3 V)

For recommended operating conditions, see Table 3.

                    Parameter                        Symbol               Min                 Max            Unit               Note

Input high voltage                                              VIH       2                   —              V                  1

Input low voltage                                               VIL       —                   0.8            V                  1

Input current (OVIN = 0 V or OVIN = OVDD)                       IIN       —                   ±40            μA                 2

                         P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                                 71
Electrical characteristics

                        Table 62. FlexCAN DC electrical characteristics (3.3 V) (continued)

For recommended operating conditions, see Table 3.

                       Parameter                            Symbol           Min              Max         Unit          Note

Output high voltage (OVDD = min, IOH = –2 mA)               VOH              2.4              —           V                —

Output low voltage (OVDD = min, IOL = 2 mA)                 VOL              —                0.4         V                —

Note:

1.  The min VILand max VIH values are based on the respective min and max OVIN values found in Table 3.

2.  The symbol OVIN represents the input voltage of the supply. It is referenced in Table 3.

2.19.2     FlexCAN AC timing specifications

This table provides the AC timing specifications for the FlexCAN interface.

                                       Table 63. FlexCAN AC timing specifications

For recommended operating conditions, see Table 3.

                            Parameter                       Min     Max            Unit            Note

                Baud rate                                   10      1000           Kbps            —

2.20       TDM

This section describes the DC and AC electrical specifications for the TDM of the P1010

2.20.1     TDM DC electrical characteristics

This table provides the DC electrical characteristics TDM.

                                       Table 64. TDM DC electrical characteristics

For recommended operating conditions, see Table 3.

                       Characteristic                       Symbol           Min              Max         Unit          Note

    Input high voltage                                      VIH              2.0              —           V             1

    Input low voltage                                       VIL              –0.3             0.8         V             1

    Input current (OVIN = 0V or OVIN = OVDD)                IIN              —                ±40         μA            2

    Output high voltage (OVDD = min, IOH = –2 mA)           VOH              2.4              —           V             —

    Output low voltage (OVDD = min, IOL = 2 mA)             VOL              —                0.4         V             —

    Note:

    1.  The min VILand max VIH values are based on    the min and max BVIN respective values       found  in Table  3.

    2.  The symbol BVIN represents the input voltage  of the supply. It is referenced in Table 3.

2.20.2     TDM AC electrical characteristics

This table provides input and output AC timing specifications for TDM interface.

                            P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

72                                                                                                    Freescale Semiconductor
                                                                                                              Electrical characteristics

                                   Table 65. TDM AC timing specifications

           Parameter/Condition Sym                               bol        Min   Max                         Unit                                  Note

TDM_TX_CLK/TDM_RX_CLK                                            tDM        62.5  —                           ns                                    —

TDM_TX_CLK/TDM_RX_CLK rise/fall time                   tDMR/tDMF            —     5                           ns                                    —

TDM_TX_CLK/TDM_RX_CLK high pulse width                 tDM_HIGH             8.0   —                           ns                                    —

TDM_TX_CLK/TDM_RX_CLK low pulse width                  tDM_LOW              8.0   —                           ns                                    —

TDM all input setup time                               tDMIVKH              3.0   —                           ns                                    —

TDM_RX_DATA hold time                                  tDMRDIXKH            3.5   —                           ns                                    —

TDM_TFS/TDM_RFS input hold time                        tDMFSIXKH            2.0   —                           ns                                    2

TDM_TX_CLK High to TDM_TX_DATA output active           tDM_OUTAC            4.0   —                           ns                                    2

TDM_TX_CLK High to TDM_TX_DATA output valid            tDMTKHOV             —     14.0                        ns                                    —

TDM_TX_DATA hold time                                  tDMTKHOX             2.0   —                           ns                                    —

TDM_TX_CLK High to TDM_TX_DATA output high             tDM_OUTHI            —     10.0                        ns                                    —

impedance

TDM_TFS/TDM_RFS output valid                           tDMFSKHOV            —     13.5                        ns                                    —

TDM_TFS/TDM_RFS output hold time                       tDMFSKHOX            2.5   —                           ns                                    —

Note:

1.  The symbols used for timing specifications herein follow the pattern of t(first two letters of functional block)(signal)(state)

    (reference)(state) for inputs and t(first two letters of functional block)(reference)(state)(signal)(state) for outputs. For example, tTDMIVKH

    symbolizes TDM timing (DM) with respect to the time the input signals (I) reach the valid state (V) relative to the TDM

    Clock, tTC, reference (K) going to the high (H) state or setup time. Also, output signals (O), hold (X).

2.  Output values are based on 30 pF capacitive load.

3.  Inputs are referenced to the sampling that the TDM is programmed to use. Outputs are referenced to the programming

    edge they are programmed to use. Use of the rising edge or falling edge as a reference is programmable. TDMxTCK and

    TDMxRCK are shown using the rising edge.

This figure shows the TDM receive signal timing.

                                                                 tDM

                                                       tDM_HIGH       tDM_LOW

           TDM_RX_CLK

                          tDMIVKH                      tDMRDIXKH

                          TDMxRD

                          tDMIVKH                      tDMFSIXKH

           TDMxRFS

                                                                 tDMFSKHOV                                    tDMFSKHOX

           TDM_RFS (output)                                                 ~~

                                      Figure 34. TDM receive signals

                          P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                                                   73
Electrical characteristics

This figure shows the TDM transmit   signal  timing.

                                                                tDM

                                                      tDM_HIGH          tDM_LOW

        TDM_TX_CLK                           tDMTKHOV                                        tDM_OUTHI

                                             tDM_OUTAC                     ~ ~               tDMTKHOX

        TDM_TX_DATA

        TDM_RX_CLK

                                                                tDMFSKHOV                                      tDMFSKHOX

        TDM_TFS (output)                                                   ~ ~

                            tDMIVKH                         tDMFSIXKH

        TDMx_TFS (input)

                                             Figure 35. TDM Transmit Signals

2.21    High-Speed Serial Interfaces (HSSI)

The P1010 features one Serializer/Deserializer (SerDes) interfaces to be used for high-speed serial interconnect applications.

The SerDes interface can be used for PCI Express data transfers and for SGMII application.

This section describes the common portion of SerDes DC electrical specifications, which is the DC requirement for SerDes

Reference Clocks. This section also shows the SerDes data lane’s transmitter and receiver reference circuits.

2.21.1  Signal terms definition

The SerDes utilizes differential signaling to transfer data across the serial link. This section defines terms used in the description

and specification of differential signals.

Figure 36 shows how the signals are defined. For the purpose of illustration, only one SerDes lane is used for description. The

figure shows the waveform for either a transmitter output (SDn_TX and SDn_TX) or a receiver input (SDn_RX and SDn_RX).

Each signal swings between A volts and B volts where A > B.

Using this waveform, the definitions are as follows. To simplify illustration, the following definitions assume that the SerDes

transmitter and receiver operate in a fully symmetrical differential signaling environment.

    1.  Single-Ended Swing

        The transmitter output signals and the receiver input signals SDn_TX, SDn_TX, SDn_RX and SDn_RX each have a

        peak-to-peak swing of A – B volts. This is also referred as each signal wire’s Single-Ended Swing.

    2.  Differential Output Voltage, VOD (or Differential Output Swing):

        The Differential Output Voltage (or Swing) of the transmitter, VOD, is defined as the difference of the two

        complimentary output voltages: VSDn_TX – VSDn_TX. The VOD value can be either positive or negative.

    3.  Differential Input Voltage, VID (or Differential Input Swing):

        The Differential Input Voltage (or Swing) of the receiver, VID, is defined as the difference of the two complimentary

        input voltages: VSDn_RX – VSDn_RX. The VID value can be either positive or negative.

    4.  Differential Peak Voltage, VDIFFp

        The peak value of the differential transmitter output signal or the differential receiver input signal is defined as

        Differential Peak Voltage, VDIFFp = |A – B| Volts.

                            P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

74                                                                                                      Freescale Semiconductor
                                                                                              Electrical characteristics

5.     Differential Peak-to-Peak, VDIFFp-p

       Since the differential output signal of the transmitter and the differential input signal of the receiver each range from

       A – B to –(A – B) Volts, the peak-to-peak value of the differential transmitter output signal or the differential receiver

       input signal is defined as Differential Peak-to-Peak Voltage, VDIFFp-p = 2 × VDIFFp = 2 × |(A – B)| Volts, which is twice

       of differential swing in amplitude, or twice of the differential peak. For example, the output differential peak-peak

       voltage can also be calculated as VTX-DIFFp-p = 2 × |VOD|.

6.     Differential Waveform

       The differential waveform is constructed by subtracting the inverting signal (SDn_TX, for example) from the

       non-inverting signal (SDn_TX, for example) within a differential pair. There is only one signal trace curve in a

       differential waveform. The voltage represented in the differential waveform is not referenced to ground. See Figure 36

       as an example for differential waveform.

7.     Common Mode Voltage, Vcm

       The Common Mode Voltage is equal to one half of the sum of the voltages between each conductor of a balanced

       interchange circuit and ground. In this example, for SerDes output, Vcm_out = (VSDn_TX + VSDn_TX)/2 = (A + B) /

       2, which is the arithmetic mean of the two complimentary output voltages within a differential pair. In a system, the

       common mode voltage may often differ from one component’s output to the other’s input. Sometimes, it may even be

       different between the receiver input and driver output circuits within the same component. It is also referred to as the

       DC offset occasionally.

                         SDn_TX or

                         SDn_RX

    A  Volts

                                                                                                    Vcm = (A + B)/2

                         SDn_TX or

                         SDn_RX

    B Volts

                                                 Differential Swing, VID or VOD = A – B

                                                 Differential Peak Voltage, VDIFFp = |A – B|

                                    Differential Peak-Peak Voltage, VDIFFpp = 2*VDIFFp (not shown)

              Figure 36. Differential Voltage Definitions for Transmitter or Receiver

To illustrate these definitions using real values, consider the case of a current mode logic (CML) transmitter that has a common

mode voltage of 2.25 V and each of its outputs, TD and TD, has a swing that goes between 2.5 V and 2.0 V. Using these values,

the peak-to-peak voltage swing of each signal (TD or TD) is 500 mV p-p, which is referred as the single-ended swing for each

signal. In this example, since the differential signaling environment is fully symmetrical, the transmitter output’s differential

swing (VOD) has the same amplitude as each signal’s single-ended swing. The differential output signal ranges between 500

mV and –500 mV, in other words, VOD is 500 mV in one phase and –500 mV in the other phase. The peak differential voltage

(VDIFFp) is 500 mV. The peak-to-peak differential voltage (VDIFFp-p) is 1000 mV p-p.

2.21.2        SerDes reference clocks

The SerDes reference clock inputs are applied to an internal PLL whose output creates the clock used by the corresponding

SerDes lanes. The SerDes reference clock inputs are SD_REF_CLK and SD_REF_CLK for PCI Express and SGMII interface.

The following sections describe the SerDes reference clock requirements and some application information.

                         P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                            75
Electrical characteristics

2.21.2.1   SerDes reference clock receiver characteristics

This figure shows a receiver reference diagram of the SerDes reference clocks.

                                                           50 Ω

                            SDn_REF_CLK

                                                                      Input

                                                                      Amp

                            SDn_REF_CLK

                                                           50 Ω

                                 Figure 37. Receiver of SerDes reference clocks

The  characteristics of the clock signals are as follows:

     •  The supply voltage requirements for XVDD_SRDS2 are specified in Table 2 and Table 3.

     •  SerDes reference clock receiver reference circuit structure:

        —  The SD_REF_CLK and SD_REF_CLK are internally AC-coupled differential inputs as shown in Figure 37. Each

           differential clock input (SD_REF_CLK or SD_REF_CLK) has a 50-Ω termination to SGND_SRDS followed by

           on-chip AC-coupling.

        —  The external reference clock driver must be able to drive this termination.

        —  The SerDes reference clock input can be either differential or single-ended. See the Differential Mode and

           Single-ended Mode description below for further detailed requirements.

     •  The maximum average current requirement that also determines the common mode voltage range:

        —  When the SerDes reference clock differential inputs are DC coupled externally with the clock driver chip, the

           maximum average current allowed for each input pin is 8 mA. In this case, the exact common mode input voltage

           is not critical as long as it is within the range allowed by the maximum average current of 8 mA (refer to the

           following bullet for more detail), since the input is AC-coupled on-chip.

        —  This current limitation sets the maximum common mode input voltage to be less than 0.4 V (0.4 V/50 = 8 mA)

           while the minimum common mode input level is 0.1 V above SGND_SRDS. For example, a clock with a 50/50

           duty cycle can be produced by a clock driver with output driven by its current source from 0mA to 16mA

           (0-0.8 V), such that each phase of the differential input has a single-ended swing from 0 V to 800 mV with the

           common mode voltage at 400 mV.

        —  If the device driving the SD_REF_CLK and SD_REF_CLK inputs cannot drive 50 Ω to SGND_SRDS DC, or it

           exceeds the maximum input current limitations, then it must be AC-coupled off-chip.

     •  The input amplitude requirement is described in detail in the following sections.

2.21.2.2   DC level requirement for SerDes reference clocks

The DC level requirement for the P1010 SerDes reference clock inputs is different depending on the signaling mode used to

connect the clock driver chip and SerDes reference clock inputs as described below.

     •  Differential Mode

        —  The input amplitude of the differential clock must be between 400 mV and 1600 mV differential peak-peak (or

           between 200 mV and 800 mV differential peak). In other words, each signal wire of the differential pair must have

           a single-ended swing less than 800 mV and greater than 200 mV. This requirement is the same for both external

           DC-coupled or AC-coupled connection.

                            P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

76                                                                                              Freescale Semiconductor
                                                                                           Electrical characteristics

   —  For external DC-coupled connection, as described in Section 2.21.2.1, “SerDes reference clock receiver

      characteristics,” the maximum average current requirements sets the requirement for average voltage (common

      mode voltage) to be between 100 mV and 400 mV. Figure 38 shows the SerDes reference clock input requirement

      for DC-coupled connection scheme.

   —  For external AC-coupled connection, there is no common mode voltage requirement for the clock driver. Since

      the external AC-coupling capacitor blocks the DC level, the clock driver and the SerDes reference clock receiver

      operate in different command mode voltages. The SerDes reference clock receiver in this connection scheme has

      its common mode voltage set to SGND_SRDS. Each signal wire of the differential inputs is allowed to swing

      below and above the command mode voltage (SGND_SRDS). Figure 39 shows the SerDes reference clock input

      requirement for AC-coupled connection scheme.

SD_REF_CLK               200 mV < Input Amplitude or Differential Peak < 800 mV

                                                                                           Vmax < 800 mV

                                                                                 100mV < Vcm < 400 mV

SD_REF_CLK                                                                                 Vmin > 0 V

      Figure  38.        Differential reference clock input DC requirements (external DC-coupled)

                         200 mV < Input Amplitude or Differential Peak < 800mV

SDn_REF_CLK                                                                      Vmax < Vcm + 400 mV

                                                                                                   Vcm

SDn_REF_CLK                                                                      Vmin > Vcm – 400 mV

      Figure 39. Differential Reference clock input DC requirements (external AC-coupled)

•  Single-ended Mode

   —  The reference clock can also be single-ended. The SD_REF_CLK input amplitude (single-ended swing) must be

      between 400 mV and 800 mV peak-peak (from VMIN to VMAX) with SD_REF_CLK either left unconnected or

      tied to ground.

   —  The SD_REF_CLK input average voltage must be between 200 and 400 mV. Figure 40 shows the SerDes

      reference clock input requirement for single-ended signaling mode.

   —  To meet the input amplitude requirement, the reference clock inputs might need to be DC or AC-coupled

      externally. For the best noise performance, the reference of the clock could be DC or AC-coupled into the unused

      phase (SD_REF_CLK) through the same source impedance as the clock input (SD_REF_CLK) in use

                         P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                 77
Electrical characteristics

.

                                       400mV < SD_REF_CLK Input Amplitude < 800mV

          SD_REF_CLK

                                                                                                  0V

          SD_REF_CLK

                            Figure 40. Single-Ended reference clock input DC requirements

2.21.2.3  AC requirements for SerDes reference clocks

This table lists the AC requirements, for the PCI Express and SGMII SerDes reference clocks, that should be  guaranteed  by the

customer’s application design.

          Table 66. SD_REF_CLK and SD_REF_CLK input clock requirements

                                 Parameter Sym                     bol             Min                Typ    Max  Unit   Note

SD_REF_CLK/ SD_REF_CLK frequency range                             tCLK_REF        —              100/12     —    MHz    1

                                                                                                      5

SD_REF_CLK/ SD_REF_CLK clock frequency tolerance                   tCLK_TOL        -350               —      +35  ppm    —

                                                                                                             0

SD_REF_CLK/ SD_REF_CLK reference clock duty cycle                  tCLK_DUTY       40                 50     60   %      4

SD_REF_CLK/ SD_REF_CLK max deterministic peak-peak Jitter at 10-6  tCLK_DJ         —                  —      42   ps     —

BER

SD_REF_CLK/ SD_REF_CLK total reference clock jitter at 10-6 BER    tCLK_TJ         —                  —      86   ps     2

(Peak-to-peak jitter at refClk input)

SD_REF_CLK/ SD_REF_CLK rising/falling edge rate                    tCLKRR/tCLKFR   1                  —      4    V/ns   3

Differential input high voltage                                    VIH             200                —      —    mV     4

Differential input low voltage                                     VIL             —                  —      –20  mV     4

                                                                                                             0

Rising edge rate (SDn_REF_CLK) to falling edge rate (SDn_REF_CLK)  Rise-Fall       —                  —      20   %      5, 6

matching                                                           Matching

                                P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

78                                                                                                    Freescale Semiconductor
                                                                                              Electrical characteristics

           Table 66. SD_REF_CLK and SD_REF_CLK input clock requirements (continued)

                           Parameter Sym                     bol  Min                         Typ              Max  Unit              Note

Note:

1.  Only 100/125 have been tested. Other in-between values do not work correctly with the rest of the system.

2.  Limits from PCI Express CEM Rev 2.0

3.  Measured from –200 mV to +200 mV on the differential waveform (derived from SDn_REF_CLK minus SDn_REF_CLK).The

    signal must be monotonic through the measurement region for rise and fall time. The 400-mV measurement window is

    centered on the differential zero crossing.

4.  Measurement is taken from the differential waveform.

5.  Measurement is taken from the single-ended waveform.

6.  Matching applies to the rising edge for SDn_REF_CLK and falling edge rate for SDn_REF_CLK. It is measured using a

    200 mV window centered on the median cross point where SDn_REF_CLK rising meets SDn_REF_CLK falling. The median

    cross point is used to calculate the voltage thresholds that the oscilloscope uses for the edge rate calculations. The rise edge

    rate of SDn_REF_CLK should be compared to the fall edge rate of SDn_REF_CLK, the maximum allowed difference should

    not exceed 20% of the slowest edge rate. See Figure 42.

                           Rise Edge Rate                    Fall Edge Rate

    VIH = +200 mV

           0.0 V

    VIL = –200 mV

    SDn_REF_CLK –

    SDn_REF_CLK

                           Figure 41. Differential measurement points for rise and fall time

                   Figure  42. Single-ended measurement points for rise and fall time matching

                           P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale  Semiconductor                                                                                                              79
Electrical characteristics

2.21.2.4       SerDes transmitter and receiver reference circuits

This figure shows the reference circuits for SerDes data lane’s transmitter and receiver.

                                          SD_TXn                        SD_RXn

                               50 Ω

               Transmitter                                                                 50 Ω    Receiver

                               50 Ω

                                          SD_TXn                        SD_RXn             50 Ω

                            Figure 43. SerDes transmitter and receiver reference circuits

The DC and AC specification of SerDes data lanes are defined in each interface protocol section below, based on the application

usage:

    •   Section 2.22, “PCI Express”

    •   Section 2.23, “Serial ATA (SATA)”

    •   Section 2.11.2, “SGMII Interface electrical characteristics”

Note that external AC Coupling capacitor is required for the above three serial transmission protocols per the protocol’s standard

requirements.

2.22         PCI Express

This section describes the DC and AC electrical specifications for the PCI Express bus of the P1010.

2.22.1         DC requirements for PCI Express SD_REF_CLK and SD_REF_CLK

For more information, see Section 2.21.2.2, “DC level requirement for SerDes reference clocks.”

2.22.2         PCI Express DC physical layer specifications

This section contains the DC specifications for the physical layer of PCI Express on this device.

2.22.2.1       PCI Express DC physical layer transmitter specifications

This section discusses PCI Express DC physical layer transmitter specifications for 2.5 Gb/s.

This table defines the PCI Express (2.5 Gb/s) DC specifications for the differential output at all transmitters (TXs). The

parameters are specified at the component pins.

             Table 67. PCI Express (2.5Gb/s) Differential transmitter (TX) output DC specifications

For recommended operating conditions, see Table 3.

    Symbol     Parameter                            Min  Typical  Max   Unit                       Comments

VTX-DIFFp-p    Differential Peak-to-Peak            800  1000     1200  mV    VTX-DIFFp-p = 2*|VTX-D+ – VTX-D-|. See Note 1.

               Output Voltage

                            P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

80                                                                                                           Freescale Semiconductor
                                                                                                     Electrical characteristics

        Table 67. PCI Express (2.5Gb/s) Differential transmitter (TX) output DC specifications (continued)

For recommended operating conditions, see Table 3.

        Symbol        Parameter                     Min   Typical  Max      Unit                     Comments

    VTX-DE-RATIO  De- Emphasized Differential       3.0   3.5      4.0      dB    Ratio of the VTX-DIFFp-p of the second and following

                  Output Voltage (Ratio)                                          bits after a transition divided by the VTX-DIFFp-p of

                                                                                  the first bit after a transition. See Note 1.

    ZTX-DIFF-DC   DC Differential TX                80    100      120      Ω     TX DC Differential mode Low Impedance

                  Impedance

    ZTX-DC        Transmitter DC Impedance          40    50       60       Ω     Required TX D+ as well as D- DC Impedance

                                                                                  during all states

    Note:

    1.  Specified at the measurement point into     a timing and voltage compliance test load, as shown in Figure 44, and measured

        over any 250 consecutive TX UIs.

2.22.2.2          PCI Express DC physical layer receiver specifications

This section discusses PCI Express DC physical layer receiver specifications for 2.5 Gb/s.

This table defines the PCI Express (2.5 Gb/s) DC specifications for the differential output at all transmitters (TXs). The

parameters are specified at the component pins.

                  Table 68. PCI Express (2.5 Gb/s) differential receiver (RX) input DC specifications

For recommended operating conditions, see Table 3.

        Symbol           Parameter                  Min   Typical  Max            Unit               Comments

VRX-DIFFp-p           Differential Input            175   —        1200           mV    VRX-DIFFp-p = 2*|VRX-D+ – VRX-D-|.

                      Peak-to-Peak                                                      See Note 1.

                      Voltage

ZRX-DIFF-DC           DC Differential Input         80    100      120            Ω     RX DC Differential mode impedance.

                      Impedance                                                         See Note 2

ZRX-DC                DC Input Impedance            40    50            60        Ω     Required RX D+ as well as D- DC Impedance

                                                                                        (50 ± 20% tolerance). See Notes 1 and 2.

ZRX-HIGH-IMP-DC       Powered Down DC               50 k  —             —         Ω     Required RX D+ as well as D- DC Impedance

                      Input Impedance                                                   when the Receiver terminations do not have

                                                                                        power. See Note 3.

VRX-IDLE-DET-DIFFp-p  Electrical Idle Detect        65    —        235            mV    VRX-IDLE-DET-DIFFp-p = 2*|VRX-D+ -VRX-D-|

                      Threshold                                                         Measured at the package pins of the Receiver

Note:

1.  Specified at the measurement point and measured over any 250 consecutive UIs. The test load in Figure 44 should be used as

    the RX device when taking measurements. If the clocks to the RX and TX are not derived from the same reference clock, the TX

    UI recovered from 3500 consecutive UI must be used as a reference for the eye diagram.

2.  Impedance during all LTSSM states. When transitioning from a Fundamental Reset to Detect (the initial state of the LTSSM) there

    is a 5 ms transition time before Receiver termination values must be met on all un-configured Lanes of a Port.

3.  The RX DC common mode impedance that exists when no power is present or fundamental reset is asserted. This helps ensure

    that the receiver detect circuit does not falsely assume a Receiver is powered on when it is not. This term must be measured at

    300 mV above the RX ground.

                               P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                                  81
Electrical characteristics

2.22.3       PCI Express AC physical layer specifications

This section contains the DC specifications for the physical layer of PCI Express on this device.

2.22.3.1           PCI Express AC physical layer transmitter specifications

This section discusses the PCI Express AC physical layer transmitter specifications for 2.5Gb/s.

This table defines the PCI Express (2.5Gb/s) AC specifications for the differential output at all transmitters (TXs). The

parameters are specified at the component pins. The AC timing specifications do not include RefClk jitter.

             Table 69. PCI Express (2.5Gb/s) differential transmitter (TX) output AC specifications

     Symbol        Parameter       Min     Typical            Max     Unit                         Comments

UI                 Unit Interval   399.8   400.00   400.1             ps      Each UI is 400 ps ± 300 ppm. UI does not account for

                                   8                          2               Spread Spectrum Clock dictated variations. See Note 1.

TTX-EYE            Minimum TX      0.70    —                  —       UI      The maximum Transmitter jitter can be derived as

                   Eye Width                                                  TTX-MAX-JITTER = 1 – TTX-EYE= 0.3 UI.

                                                                              See Notes 2 and 3.

TTX-EYE-MEDIAN-to  Maximum time    —       —                  0.15    UI      Jitter is defined as the measurement variation of the

-MAX-JITTER        between the                                                crossing points (VTX-DIFFp-p = 0 V) in relation to a recovered

                   jitter median                                              TX UI. A recovered TX UI is calculated over 3500

                   and maximum                                                consecutive unit intervals of sample data. Jitter is

                   deviation from                                             measured using all edges of the 250 consecutive UI in the

                   the median.                                                center of the 3500 UI used for calculating the TX UI. See

                                                                              Notes 2 and 3.

CTX                AC Coupling     75      —                  200     nF      All Transmitters shall be AC coupled. The AC coupling is

                   Capacitor                                                  required either within the media or within the transmitting

                                                                              component itself. See Note 4.

Note:

1.   No test load is necessarily associated with this value.

2.   Specified at the measurement point into a timing and voltage compliance test load, as shown in Figure 44, and measured over

     any 250 consecutive TX UIs.

3.   A TTX-EYE = 0.70 UI provides for a total sum of deterministic and random jitter budget of TTX-JITTER-MAX = 0.30 UI for the

     Transmitter collected over any 250 consecutive TX UIs. The TTX-EYE-MEDIAN-to-MAX-JITTER median is less than half of the total

     TX jitter budget collected over any 250 consecutive TX UIs. It should be noted that the median is not the same as the mean.

     The jitter median describes the point in time where the number of jitter points on either side is approximately equal as opposed

     to the averaged time value.

4.   P1010 SerDes transmitter does not have CTX built-in. An external AC Coupling capacitor is required.

2.22.3.2           PCI Express AC physical layer receiver specifications

This section discusses the PCI Express AC physical layer receiver specifications for 2.5 Gb/s.

This table defines the AC specifications for the PCI Express (2.5 Gb/s) differential input at all receivers (RXs). The parameters

are specified at the component pins. The AC timing specifications do not include RefClk jitter.

             Table 70. PCI Express (2.5 Gb/s) Differential Receiver (rx) input AC specifications

     Symbol        Parameter       Min     Typical            Max     Unit                         Comments

UI                 Unit Interval   399.88  400.00             400.12      ps  Each UI is 400 ps ± 300 ppm. UI does not account for

                                                                              Spread Spectrum Clock dictated variations. See Note 1.

                            P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

82                                                                                                           Freescale Semiconductor
                                                                                                   Electrical characteristics

           Table 70. PCI Express (2.5 Gb/s) Differential Receiver (rx) input AC specifications (continued)

    Symbol       Parameter           Min  Typical            Max  Unit                         Comments

TRX-EYE          Minimum             0.4  —                  —    UI    The maximum interconnect media and Transmitter jitter

                 Receiver Eye                                           that can be tolerated by the Receiver can be derived as

                 Width                                                  TRX-MAX-JITTER = 1 - TRX-EYE= 0.6 UI.

                                                                        See Notes 2 and 3.

TRX-EYE-MEDIAN-  Maximum time        —    —                  0.3  UI    Jitter is defined as the measurement variation of the

to-MAX-JITTER    between the jitter                                     crossing points (VRX-DIFFp-p = 0 V) in relation to a

                 median and                                             recovered TX UI. A recovered TX UI is calculated over

                 maximum                                                3500 consecutive unit intervals of sample data. Jitter is

                 deviation from the                                     measured using all edges of the 250 consecutive UI in

                 median.                                                the center of the 3500 UI used for calculating the TX UI.

                                                                        See Notes 2, 3 and 4.

Note:

1.  No test load is necessarily associated with this value.

2.  Specified at the measurement point and measured over any 250 consecutive UIs. The test load in Figure 44 should be used

    as the RX device when taking measurements. If the clocks to the RX and TX are not derived from the same reference clock,

    the TX UI recovered from 3500 consecutive UI must be used as a reference for the eye diagram.

3.  A TRX-EYE = 0.40 UI provides for a total sum of 0.60 UI deterministic and random jitter budget for the Transmitter and

    interconnect collected any 250 consecutive UIs. The TRX-EYE-MEDIAN-to-MAX-JITTER specification ensures a jitter

    distribution in which the median and the maximum deviation from the median is less than half of the total. UI jitter budget

    collected over any 250 consecutive TX UIs. It should be noted that the median is not the same as the mean. The jitter median

    describes the point in time where the number of jitter points on either side is approximately equal as opposed to the averaged

    time value. If the clocks to the RX and TX are not derived from the same reference clock, the TX UI recovered from 3500

    consecutive UI must be used as the reference for the eye diagram.

4.  It is recommended that the recovered TX UI is calculated using all edges in the 3500 consecutive UI interval with a fit algorithm

    using a minimization merit function. Least squares and median deviation fits have worked well with experimental and simulated

    data.

2.22.3.3         Compliance test and measurement load

The AC timing and voltage parameters must be verified at the measurement point, as specified within 0.2 inches of the package

pins, into a test/measurement load shown in this figure.

                                                                NOTE

                 The allowance of the measurement point to be within 0.2 inches of the package pins is

                 meant to acknowledge that package/board routing may benefit from D+ and D– not being

                 exactly matched in length at the package pin boundary. If the vendor does not explicitly

                 state where the measurement point is located, the measurement point is assumed to be the

                 D+ and D– package pins.

                          P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                                83
Electrical characteristics

                                Figure 44. Compliance Test/Measurement Load

2.23      Serial ATA (SATA)

This section describes the DC and AC electrical specifications for the serial ATA (SATA) interface.

2.23.1         SATA DC Electrical characteristics

This section describes the DC electrical characteristics for SATA.

2.23.1.1       SATA DC transmitter output characteristics

This table provides the DC differential transmitter output DC characteristics for the SATA interface        at  Gen1i or 1.5  Gbits/s

transmission.

                                Table 71. Gen1i/1.5G transmitter (Tx) DC specifications

At recommended operating conditions with SDx_AVDD = 1.

          Parameter             Symbol                  Min              Typ                         Max        Unit            Note

Tx differential output voltage  VSATA_TXDIFF                        400  475                          600       mV p-p          1

Tx differential pair impedance  ZSATA_TXDIFFIM                      85   100                          115       Ω               2

Note:

1.  Terminated by 50 Ω load.

2.  DC impedance

This table provides the differential transmitter output DC characteristics for the SATA interface at Gen2i      or 3.0 Gbits/s

transmission.

                                Table 72. Gen 2i/3G transmitter (Tx) DC specifications

At recommended operating conditions with SDx_AVDD = 1.

          Parameter             Symbol                  Min              Typ             Max                    Unit            Note

Tx diff output voltage          VSATA_TXDIFF            400              522.5                       700        mV p-p          1

Tx differential pair impedance  ZSATA_TXDIFFIM                      85   100                          115       Ω               —

                                P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

84                                                                                                          Freescale Semiconductor
                                                                                                    Electrical characteristics

                            Table 72. Gen 2i/3G transmitter     (Tx)  DC  specifications  (continued)

At recommended operating conditions with SDx_AVDD = 1.

          Parameter              Symbol                         Min                  Typ       Max                   Unit  Note

Note:

1.  Terminated by 50 Ω load.

2.23.1.2  SATA DC receiver (Rx) input characteristics

This table provides the Gen1i or 1.5 Gbits/s differential receiver input DC characteristics for the SATA interface.

                            Table 73. Gen1i/1.5 G receiver (Rx) input DC specifications

At recommended operating conditions with SDx_AVDD = 1.

          Parameter              Symbol                        Min              Typical   Max          Unit                Note

Differential input voltage       VSATA_RXDIFF                  240              475       600          mV p-p              1

Differential Rx input impedance  ZSATA_RXSEIM                   85              100       115          Ω                   —

OOB signal detection threshold   VSATA_OOB                      50              120       240          mV p-p              5

Note:

1.  Voltage relative to common of either signal comprising a differential pair

This table provides the Gen2i or 3 Gbits/s differential receiver input DC characteristics for the SATA interface.

                              Table 74. Gen2i/3 G receiver (Rx) input DC specifications

At recommended operating conditions with SDx_AVDD = 1.

          Parameter              Symbol                    Min            Typical         Max          Unit                Note

Differential input voltage       VSATA_RXDIFF              275                  475       750       mV p-p                 1

Differential Rx input impedance  ZSATA_RXSEIM              85                   100       115          Ω                   2

OOB signal detection threshold   VSATA_OOB                 75                   120       275       mV p-p                 2

Note:

1.  Voltage relative to common of either signal comprising a differential pair

2.  DC impedance

2.23.2    SATA AC timing specifications

This section discusses the SATA AC timing specifications.

                            P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                          85
Electrical characteristics

2.23.2.1     AC requirements for SATA REF_CLK

The AC requirements for the SATA reference clock are listed in this table to be guaranteed by the customer’s    application design.

                              Table 75. SATA Reference clock input requirements

At recommended operating conditions with SDx_AVDD = 1

                              Parameter S                                               ymbol    Min   Typ      Max  Uni  Note

                                                                                                                     t

SD_REF_CLK/SD_REF_CLK frequency range                                               tCLK_REF     —     100/125  —    MH          1

                                                                                                       /150          z

SD_REF_CLK/SD_REF_CLK clock frequency tolerance                                     tCLK_TOL     –350  —        +35  pp          —

                                                                                                                0    m

SD_REF_CLK/SD_REF_CLK reference clock duty cycle (measured at 1.6 V)                tCLK_DUT     40    50       60   %           —

                                                                                        Y

SD_REF_CLK/SD_REF_CLK cycle-to-cycle clock jitter (period jitter)                       tCLK_CJ  —     —        100  ps          2

SD_REF_CLK/SD_REF_CLK total reference clock jitter, phase jitter                        tCLK_PJ  –50   —        +50  ps          2, 3,

(peak-peak)                                                                                                                      4

Note:

1.  Caution: Only 100, 125, and 150 MHz have been tested. In-between values do not work correctly with          the rest of the

    system.

2.  At RefClk input

3.  In a frequency band from 150 kHz to 15 MHz at BER of 10-12

4.  Total peak-to-peak deterministic jitter should be less than or equal to 50 ps.

This figure shows the reference clock timing waveform.

                                                                                    TH

                     Ref_CLK

                                                        TL

                              Figure 45. Reference clock timing waveform

                            P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

86                                                                                                     Freescale Semiconductor
                                                                                                            Electrical characteristics

2.23.3         AC transmitter output characteristics

This table provides the differential transmitter output AC characteristics for the SATA interface at Gen1i  or  1.5 Gbits/s

transmission. The AC timing specifications do not include RefClk jitter.

                                   Table 76. Gen1i/1.5 G transmitter (Tx) AC specifications

At recommended operating conditions with SDx_AVDD = 1

               Parameter                    Symbol                    Min         Typ             Max           Unit         Note

Channel speed                               tCH_SPEED                   —            1.5             —          Gbps         —

Unit Interval                                    TUI               666.4333       666.6667   670.2333           ps           —

Total jitter data-data 5 UI                 USATA_TXTJ5UI               —              —          0.355         UI p-p       1

Total jitter, data-data 250 UI              USATA_TXTJ250UI             —              —          0.47          UI p-p       1

Deterministic jitter, data-data 5 UI        USATA_TXDJ5UI               —              —          0.175         UI p-p       1

Deterministic jitter, data-data 250 UI      USATA_TXDJ250UI             —              —          0.22          UI p-p       1

Note:

1.  Measured at Tx output pins peak     to  peak phase variation,  random data    pattern.

This table provides the differential transmitter output AC characteristics for the SATA interface at Gen2i  or 3.0 Gbits/s

transmission. The AC timing specifications do not include RefClk jitter.

                                   Table 77. Gen 2i/3 G transmitter (Tx) AC specifications

At recommended operating conditions with SDx_AVDD = 1

        Parameter                           Symbol                 Min            Typ        Max                Unit         Note

Channel speed                               tCH_SPEED              —              3.0             —             Gbps         —

Unit Interval                               TUI              333.2167             333.3333  335.1167            ps           —

Total jitter fC3dB = fBAUD ÷ 10         USATA_TXTJfB/10            —              —          0.3            UI p-p           1

Total jitter fC3dB = fBAUD ÷ 500        USATA_TXTJfB/500           —              —          0.37           UI p-p           1

Total jitter fC3dB = fBAUD ÷ 1667       USATA_TXTJfB/1667          —              —          0.55           UI p-p           1

Deterministic jitter,                   USATA_TXDJfB/10            —              —          0.17           UI p-p           1

fC3dB = fBAUD ÷ 10

Deterministic jitter,                   USATA_TXDJfB/500           —              —          0.19           UI p-p           1

fC3dB = fBAUD ÷ 500

Deterministic jitter,                   USATA_TXDJfB/1667          —              —          0.35           UI p-p           1

fC3dB = fBAUD ÷ 1667

Note:

1.  Measured at Tx output pins        peak-to-peak phase variation, random  data  pattern

                                P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                            87
Hardware design considerations

2.23.4         AC differential receiver input characteristics

This table provides the Gen1i or 1.5 Gbits/s differential receiver input AC characteristics for the SATA interface. The AC timing

specifications do not include RefClk jitter.

                                     Table 78. Gen 1i/1.5G receiver (Rx) AC specifications

At recommended operating conditions with SDx_AVDD = 1

               Parameter                      Symbol             Min       Typical                Max   Unit         Note

Unit Interval                                 TUI                666.4333  666.6667         670.2333    ps                           —

Total jitter data-data 5 UI                   USATA_TXTJ5UI      —         —                      0.43  UI p-p                       1

Total jitter, data-data 250 UI                USATA_TXTJ250UI    —         —                      0.60  UI p-p                       1

Deterministic jitter, data-data 5 UI          USATA_TXDJ5UI      —         —                      0.25  UI p-p                       1

Deterministic jitter, data-data 250 UI        USATA_TXDJ250UI    —         —                      0.35  UI p-p                       1

Note:

1.  Measured at receiver

This table provides the differential receiver input AC characteristics for the SATA interface at Gen2i or 3.0 Gbits/s transmission.

The AC timing specifications do not include RefClk jitter.

                                      Table 79. Gen 2i/3G receiver (Rx) AC specifications

               Parameter                      Symbol             Min       Typical                Max   Unit         Note

Unit Interval                                          TUI       333.2167  333.3333         335.1167    ps                           —

Total jitter fC3dB = fBAUD ÷ 10               USATA_TXTJfB/10    —         —                      0.46  UI p-p                       1

Total jitter fC3dB = fBAUD ÷ 500              USATA_TXTJfB/500   —         —                      0.60  UI p-p                       1

Total jitter fC3dB = fBAUD ÷ 1667             USATA_TXTJfB/1667  —         —                      0.65  UI p-p                       1

Deterministic jitter, fC3dB = fBAUD   ÷  10   USATA_TXDJfB/10    —         —                      0.35  UI p-p                       1

Deterministic jitter, fC3dB = fBAUD   ÷  500  USATA_TXDJfB/500   —         —                      0.42  UI p-p                       1

Deterministic jitter,                         USATA_TXDJfB/1667  —         —                      0.35  UI p-p                       1

fC3dB = fBAUD ÷ 1667

Note:

1.  Measured at receiver

3       Hardware design considerations

3.1     System clocking

This section describes the PLL configuration of the P1010. Note that the platform clock is identical to the internal Core Complex

Bus (CCB) clock.

This device includes 6 PLLs, as follows:

    •  The platform PLL generates the platform clock from the externally supplied SYSCLK input. The frequency ratio

       between the platform and SYSCLK is selected using the platform PLL ratio configuration bits as described in

       Section 3.1.2, “Platform to SYSCLK PLL ratio.”

                                P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

88                                                                                                      Freescale Semiconductor
                                                                                                Hardware design considerations

    •   The e500 core PLL generates the core clock from the platform clock. The frequency ratio between the e500 core clock

        and the platform clock is selected using the e500 PLL ratio configuration bits as described in Section 3.1.3, “e500 core

        to platform clock PLL ratio.”

    •   The DDR PLL generates the clocking for the DDR SDRAM controller. The frequency ratio between DDR clock and

        platform clock is selected using the DDR PLL ratio configuration bits as described in section Section 3.1.4,

        “DDR/SYSCLK PLL ratio.”

    •   Each of the two SerDes blocks has a PLL.

    •   USB PHY PLL generates the clocking for internal USB PHY.

3.1.1    Clock ranges

This table provides the clocking specifications for the processor core, platform, memory.

                                       Table 80. Processor clocking specifications

                                                                     Maximum Frequency

                         Characteristic                                                                  Unit           Note

                                                                     Min                   Max

e500 core processor frequency                                        400                   800           MHz            1, 2, 3

Platform CCB bus clock frequency                                     267                   400           MHz            1, 4, 5

Note:

1.  Caution: The platform clock to SYSCLK ratio and e500 core to platform clock ratio settings must be chosen such that the

    resulting SYSCLK frequency, e500 (core) frequency, and platform clock frequency do not exceed their respective maximum

    or minimum operating frequencies. See Section 3.1.2, “Platform to SYSCLK PLL ratio,” and Section 3.1.3, “e500 core to

    platform clock PLL ratio,” and Section 3.1.4, “DDR/SYSCLK PLL ratio,” for ratio settings.

2.  The minimum e500 core frequency is based on the minimum platform clock frequency of 267 MHz.

3.  The reset config signal cfg_core_speed must be pulled low if the core frequency is 500MHz or below.

4.  These values are preliminary and subject to change.

5.  The reset config signal cfg_plat_speed must be pulled low if the CCB bus frequency is lower than 300 MHz.

3.1.1.1  DDR clock ranges

The DDR memory controller can run only in asynchronous mode.

This table provides the clocking specifications for the memory bus.

                                  Table 81. Memory Bus Clocking specifications

         Characteristic                                     Min           Max                     Unit                  Note

Memory bus clock frequency                                  333           400                     MHz                 1, 2, 3

Note:

1.  Caution: The platform clock to SYSCLK ratio and e500 core to platform clock ratio settings must be chosen such that the

    resulting SYSCLK frequency, e500 (core) frequency, and platform frequency do not exceed their respective maximum or

    minimum operating frequencies. See Section 3.1.2, “Platform to SYSCLK PLL ratio,” and Section 3.1.3, “e500 core to

    platform clock PLL ratio,” and Section 3.1.4, “DDR/SYSCLK PLL ratio,” for ratio settings.

2.  The memory bus clock refers to the P1010 memory controllers’ Dn_MCK[0:5] and Dn_MCK[0:5] output clocks, running at

    half of the DDR data rate.

3.  In asynchronous mode, if the DDR data rate to the CCB clock rate is greater than 3:1 (i.e. DDR=3:CCB=1), than the DDR

    performance monitor statistic accuracy cannot be guaranteed.

As a general guideline, the following procedures can be used for selecting the DDR data rate or platform frequency:

    1.  Start with the processor core frequency selection.

                         P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                           89
Hardware design considerations

    2.  Once the processor core frequency is determined, select the platform frequency from the options listed in Table 83.

    3.  Check the platform to SYSCLK ratio to verify a valid ratio can be choose from Table 85.

    4.  DDR data rate must be greater than the platform frequency. In other words, running DDR data rate lower than the

        platform frequency in asynchronous mode is not supported by the P1010.

    5.  Verify all clock ratios to ensure that there is no violation to any clock and/or ratio specification.

3.1.2   Platform to SYSCLK PLL ratio

The clock that drives the internal CCB bus is called the platform clock. The frequency of  the  platform       clock  is  set  using  the

following reset signals, as shown in Table 82:

    •   SYSCLK input signal

    •   Binary value on IFC_AD[0:2] at power up

These signals must be pulled to the desired values.

                                Table 82. Platform/SYSCLK clock ratios

                                Binary Value of             Platform: SYSCLK Ratio

                                IFC_AD[0:2]Signals

                                                000         4:1

                                                001         5:1

                                                010         6:1

                                                All Others  Reserved

3.1.3   e500 core to platform clock PLL ratio

The clock ratio between the e500 core and the platform clock is determined by the binary value of IFC_AD[3:5] signals at power

up. Table 83 describes the supported ratios. Note that IFC_AD[6] must be pulled low if the core frequency is 450 MHz or below.

                                Table 83. e500 core to platform clock ratios

                                Binary Value of             e500 Core: Platform Ratio

                                IFC_AD[3:5]Signals

                                                010              1:1

                                                011              1.5:1

                                                100              2:1

                                                101              2.5:1

                                                110              3:1

                                                All Others  Reserved

3.1.4   DDR/SYSCLK PLL ratio

This table describes the clock ratio between the DDR memory controller complex and the DDR PLL reference clock, SYSCLK,

which is not the memory bus clock. The DDR memory controller complex clock frequency is equal to the DDR data rate.

        P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

90                                                                                                             Freescale Semiconductor
                                                                                                Hardware  design   considerations

                                                   Table 84. DDR Clock ratio

                                    Binary  Value  of IFC_AD[7:8]Signals  DDR:SYSCLK Ratio

                                                     00                          8:1

                                                     01                          10:1

                                                     10                          12:1

                                                     11                          Reserved

3.1.5       Frequency options

This section discusses interface frequency options.

3.1.5.1     SYSCLK and platform frequency options

This table  shows the expected frequency options for SYSCLK and platform frequencies.

                                    Table 85. SYSCLK and platform frequency options

                                                                SYSCLK (MHz)

                                    Platform:            66.66            83.33          100.00

                            SYSCLK Ratio

                                                              Platform Frequency (MHz)1

                                    4:1                  267              333              400

                                    5:1                  333              —                  —

                                    6:1                  400              —                  —

                         Note:

                         1          Platform frequency values are shown rounded down to the

                                    nearest whole number (decimal place accuracy removed)

3.2         Supply power default setting

P1010 is capable of supporting multiple power supply levels on its I/O supply. Table 86      shows  the  encoding  used  to  select  the

voltage level for each I/O supply.

                                            Table 86. Default voltage level for BVDD

                                            BVDD_VSEL [0:1]     I/O Voltage Level

                                                     00                   3.3 V

                                                     01                   2.5 V

                                                     10                   1.8 v

                                                     11                   3.3 v

                         P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                              91
Hardware design considerations

3.3    Power supply design and sequencing

3.3.1  PLL power supply filtering

Each of the PLLs is provided with power through independent power supply pins. The AVDD level should always be equivalent

to VDD, and these voltages must be derived directly from VDD through a low frequency filter scheme.

The recommended solution for PLL filtering is to provide independent filter circuits per PLL power supply, as illustrated in

Figure 46, one for each of the AVDD pins. By providing independent filters to each PLL, the opportunity to cause noise injection

from one PLL to the other is reduced.

This circuit is intended to filter noise in the PLL’s resonant frequency range from a 500-kHz to 10-MHz range. It should be built

with surface mount capacitors with minimum Effective Series Inductance (ESL). Consistent with the recommendations of Dr.

Howard Johnson in High Speed Digital Design: A Handbook of Black Magic (Prentice Hall, 1993), multiple small capacitors

of equal value are recommended over a single large value capacitor.

Each circuit should be placed as close as possible to the specific AVDD pin being supplied to minimize noise coupled from

nearby circuits. It should be possible to route directly from the capacitors to the AVDD pin, which is on the periphery of device

footprint, without the inductance of vias.

This figure shows the PLL power supply filter circuit for AVDD_CORE, AVDD_DDR, AVDD_PLAT.

                                                        NOTE

       •  R = 5Ω ± 5%

       •  C1 = 10µF ± 10%, 603, X5R with ESL ≤ 0.5nH

       •  C2 = 1µF ± 10%, 402 X5R with ESL ≤ 0.5 nH

                                       R

          VDD                                                                  AVDD

                                              C1                     C2

                                                                     Low ESL Surface Mount Capacitors

                                                        GND

                                Figure 46. P1010 PLL power supply filter circuit

The SD1_AVDD, SD2_AVDD and USBVDD1_0 signals provides power for the analog portions of the SerDes PLL and USB

PHY PLL. To ensure stability of the internal clock, the power supplied to the PLL is filtered using a circuit similar to the one

shown in following Figure 47. For maximum effectiveness, the filter circuit should be placed as closely as possible to the device

balls to ensure it filters out as much noise as possible. The ground connection should be near the SD1_AVDD, SD2_AVDD and

USBVDD1_0 balls. The 0.003-µF capacitor is closest to the balls, followed by two 2.2-µF capacitor, and finally the 1-Ω resistor

to the board supply plane. The capacitors are connected from SD1_AVDD, SD2_AVDD and USBVDD1_0 to the ground plane.

Use ceramic chip capacitors with the highest possible self-resonant frequency. All traces should be kept short, wide and direct.

This figure shows the PLL power supply filter circuit for SD1_AVDD, SD2_AVDD and USBVDD1_0.

                                       1.0 Ω

                                                                                           AVDD-SRDS

                                              2.2 µF 1               2.2 µF 1  0.003 µF

                                                        GND

          1. An 0805 sized capacitor is recommended for system initial bring-up

                                Figure 47. SerDes PLL power supply filter circuit

          P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

92                                                                                                     Freescale Semiconductor
                                                                                                Hardware design considerations

3.4  Decoupling recommendations

Due to large address and data buses, and high operating frequencies, the device can generate transient power surges and high

frequency noise in its power supply, especially while driving large capacitive loads. This noise must be prevented from reaching

other components in the P1010 system. The device itself requires a clean, tightly regulated source of power. Therefore, it is

recommended that the system designer place at least one decoupling capacitor at each VDD, BVDD, OVDD, GVDD, and LVDD

pin of the device. These decoupling capacitors should receive their power from separate VDD, BVDD, OVDD, GVDD, and LVDD,

and GND power planes in the PCB, utilizing short traces to minimize inductance. Capacitors may be placed directly under the

device using a standard escape pattern. Others may surround the part.

These capacitors should have a value of 0.01 or 0.1 µF. Only ceramic SMT (surface mount technology) capacitors should be

used to minimize lead inductance, preferably 0402 or 0603 sizes.

In addition, it is recommended that there be several bulk storage capacitors distributed around the PCB, feeding the VDD, BVDD,

OVDD, GVDD, and LVDD planes, to enable quick recharging of the smaller chip capacitors. These bulk capacitors should have

a low ESR (equivalent series resistance) rating to ensure the quick response time necessary. They should also be connected to

the power and ground planes through two vias to minimize inductance. Suggested bulk capacitors—100–330 µF (AVX TPS

tantalum or Sanyo OSCON).

3.5  SerDes block power supply decoupling

     recommendations

The SerDes block requires a clean, tightly regulated source of power (SVDD and XVDD) to ensure low jitter on transmit and

reliable recovery of data in the receiver. An appropriate decoupling scheme is outlined below.

Only surface mount technology (SMT) capacitors should be used to minimize inductance. Connections from all capacitors to

power and ground should be done with multiple vias to further reduce inductance.

1.   The board should have at least 10 x 10-nF SMT ceramic chip capacitors as close as possible to the supply balls of the

     device. Where the board has blind vias, these capacitors should be placed directly below the chip supply and ground

     connections. Where the board does not have blind vias, these capacitors should be placed in a ring around the device

     as close to the supply and ground connections as possible.

2.   There should be a 1-µF ceramic chip capacitor on each side of the device. This should be done for all SerDes supplies.

3.   Between the device and any SerDes voltage regulator there should be a 10-µF, low equivalent series resistance (ESR)

     SMT tantalum chip capacitor and a 100-µF, low ESR SMT tantalum chip capacitor. This should be done for all SerDes

     supplies.

3.6  Connection recommendations

To ensure reliable operation, it is highly recommended to connect unused inputs to an appropriate signal level. All unused active

low inputs should be tied to VDD, BVDD, OVDD, GVDD, and LVDD as required. All unused active high inputs should be

connected to GND. All NC (no-connect) signals must remain unconnected. Power and ground connections must be made to all

external VDD, BVDD, OVDD, GVDD, and LVDD and GND pins of the device.

3.7  Pull-up and pull-down resistor requirements

The P1010 requires weak pull-up resistors on open drain type pins including I2C pins (1 kΩ is recommended) and MPIC

interrupt pins (2–10 kΩ is recommended).

Correct operation of the JTAG interface requires configuration of a group of system control pins as demonstrated in Figure 50.

                                                        NOTE

                Care must be taken to ensure that these pins are maintained at a valid deasserted state under

                normal operating conditions, because most have asynchronous behavior, and spurious

                assertion gives unpredictable results.

                         P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                            93
Hardware design considerations

3.8         Output buffer DC impedance

The P1010 drivers are characterized over process, voltage, and temperature. For all buses, the driver is a push-pull single-ended

driver type (open drain for I2C).

To measure Z0 (output impedance) for the single-ended drivers, an external resistor is connected from the chip pad to OVDD or

GND. Then, the value of each resistor is varied until the pad voltage is OVDD/2 (see Figure 61). The output impedance is the

average of two components, the resistances of the pull-up and pull-down devices. When data is held high, SW1 is closed (SW2

is open) and RP is trimmed until the voltage at the pad equals OVDD/2. RP then becomes the resistance of the pull-up devices.

RP and RN are designed to be close to each other in value. Then, Z0 = (RP + RN)/2. Here OVDD refers to the power supply

associated with that particular pin, to know about the supply associated with any pin see Table 48.

                                                                        OVDD

                                                                        RN

                                                                              SW2

                                                                       Pad

                                       Data

                                                                              SW1

                                                                        RP

                                                                        GND

                                       Figure 48. Driver Impedance measurement

This table  summarizes the signal impedance targets. The driver impedances are targeted at minimum VDD,      nominal     OVDD,

90°C.

                                       Table 87. Impedance characteristics

            Impedance                  IFC, Ethernet, DUART, Control,         DDR DRAM               Symbol  Unit

                                       Configuration, Power Management

            RN                               43                               20                     Z0      Ω

            RP                               43                               20                     Z0      Ω

            Note: Nominal supply voltages. See Table 3.

3.9         Configuration pin muxing

The P1010 provides the user with power-on configuration options which can be set through the use of external pull-up or

pull-down resistors of 4.7 kΩ on certain output pins (see customer visible configuration pins). These pins are generally used as

output only pins in normal operation.

While HRESET is asserted however, these pins are treated as inputs. The value presented on these pins while HRESET is

asserted, is latched when HRESET deasserts, at which time the input receiver is disabled and the I/O circuit takes on its normal

function. Most of these sampled configuration pins are equipped with an on-chip gated resistor of approximately 20 kΩ. This

value should permit the 4.7-kΩ resistor to pull the configuration pin to a valid logic low level. The pull-up resistor is enabled

                       P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

94                                                                                                       Freescale Semiconductor
                                                                            Hardware design considerations

only during HRESET (and for platform /system clocks after HRESET deassertion to ensure capture of the reset value). When

the input receiver is disabled the pull-up is also, thus allowing functional operation of the pin as an output with minimal signal

quality or delay disruption. The default value for all configuration bits treated this way has been encoded such that a high voltage

level puts the device into the default state and external resistors are needed only when non-default settings are required by the

user.

Careful board layout, including stubless connections to these pull-down resistors, coupled with the large value of the pull-down

resistor should minimize the disruption of signal quality or speed for output pins thus configured.

The platform PLL ratio and e500 PLL ratio configuration pins are not equipped with these default pull-up devices.

3.10   JTAG configuration signals

Boundary-scan testing is enabled through the JTAG interface signals. The TRST signal is optional in the IEEE 1149.1

specification, but is provided on all processors that implement the PowerPC architecture. The device requires TRST to be

asserted during reset conditions to ensure the JTAG boundary logic does not interfere with normal chip operation. While it is

possible to force the TAP controller to the reset state using only the TCK and TMS signals, generally systems assert TRST

during the power-on reset flow. Simply tying TRST to HRESET is not practical because the JTAG interface is also used for

accessing the common on-chip processor (COP) function.

The COP function of these processors allow a remote computer system (typically, a PC with dedicated hardware and debugging

software) to access and control the internal operations of the processor. The COP interface connects primarily through the JTAG

port of the processor, with some additional status monitoring signals. The COP port requires the ability to independently assert

HRESET or TRST in order to fully control the processor. If the target system has independent reset sources, such as voltage

monitors, watchdog timers, power supply failures, or push-button switches, then the COP reset signals must be merged into

these signals with logic.

The arrangement shown in Figure 50 allows the COP port to independently assert HRESET or TRST, while ensuring that the

target can drive HRESET as well.

The COP interface has a standard header, shown in Figure 50 for connection to the target system, and is based on the 0.025"

square-post, 0.100" centered header assembly (often called a Berg header). The connector typically has pin 14 removed as a

connector key.

The COP header adds many benefits such as breakpoints, watchpoints, register and memory examination/modification, and

other standard debugger features. An inexpensive option can be to leave the COP header unpopulated until needed.

There is no standardized way to number the COP header; consequently, many different pin numbers have been observed from

emulator vendors. Some are numbered top-to-bottom then left-to-right, while others use left-to-right then top-to-bottom, while

still others number the pins counter clockwise from pin 1 (as with an IC).

Regardless of the numbering, the signal placement recommended in Figure 50 is common to all known emulators.

                           P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                               95
Hardware design considerations

                                                                                                 OVDD

               From Target                   SRESET                                       10 kΩ    SRESET 6

            Board Sources

                       (if any)              HRESET                                       10 kΩ    HRESET1

                                             13    COP_HRESET

                                                   COP_SRESET                             10 kΩ

                                             11

                                                                                          10 kΩ

                                                                   5                      10 kΩ

                                                                                          10 kΩ    TRST1

                                             4     COP_TRST

            1  2

            3  4                             6     COP_VDD_SENSE2     10 Ω

            5  6                             53    NC

            7  8                 COP Header  15    COP_CHKSTP_OUT                                  CKSTP_OUT

            9  10                                                     10 kΩ

    11         12                            14 3                                         10 kΩ

    13         KEY                                 COP_CHKSTP_IN

               No pin                        8                                                     CKSTP_IN

    15         16                                  COP_TMS

                                             9                                                     TMS

    COP Connector                            1     COP_TDO                                         TDO

    Physical Pinout                                COP_TDI

                                             3                                                     TDI

                                                   COP_TCK

                                             7                                                     TCK

                                             2     NC                 10       kΩ

                                             10    NC

                                             12      4

                                             16

    Notes:

    1. The COP port and target board should be able to independently assert HRESET and TRST to the processor

    in order to fully control the processor as shown here.

    2. Populate this with a 10 Ω resistor for short-circuit/current-limiting protection.

    3. The KEY location (pin 14) is not physically present on the COP header.

    4. Although pin 12 is defined as a No-Connect, some debug tools may use pin 12 as an additional GND pin for

    improved signal integrity.

    5. This switch is included as a precaution for BSDL testing. The switch should be open during BSDL testing to avoid

    accidentally asserting the TRST line. If BSDL testing is not being performed, this switch should be closed or removed.

    6. Asserting SRESET causes a machine check interrupt to the e500 core.

                                                   Figure 49. JTAG interface connection

                                 P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

96                                                                                                      Freescale Semiconductor
                                                                                      Hardware design considerations

                         COP_TDO                      1        2       NC

                         COP_TDI                      3        4       COP_TRST

                                              NC      5        6       COP_VDD_SENSE

                         COP_TCK                      7        8       COP_CHKSTP_IN

                         COP_TMS                      9        10      NC

                         COP_SRESET                   11       12      NC

                         COP_HRESET                   13       KEY
                                                               No pin

                         COP_CHKSTP_OUT               15       16      GND

                         Figure 50. COP connector physical pinout

3.10.1  Termination of unused signals

If the JTAG interface and COP header is not used, Freescale recommends the following connections:

•     TRST should be tied to HRESET through a 0 kΩ isolation resistor so that it is asserted when the system reset signal

      (HRESET) is asserted, ensuring that the JTAG scan chain is initialized during the power-on reset flow. Freescale

      recommends that the COP header be designed into the system as shown in Figure 50. If this is not possible, the

      isolation resistor allows future access to TRST in case a JTAG interface may need to be wired onto the system in future

      debug situations.

•     Tie TCK to OVDD through a 10 kΩ resistor. This prevents TCK from changing state and reading incorrect data into

      the device.

•     No connection is required for TDI, TMS, or TDO.

3.11    Guidelines for high-speed interface termination

If the high-speed SerDes interface is not used at all, the unused pin should be terminated as described in this section. However,

the SerDes must always have power applied to its supply pins.

The following pins must be left unconnected (float):

•     SD_TX[3:0]

•     SD_TX[3:0]

The following pins must be connected to GND:

•     SD_RX[3:0]

•     SD_RX[3:0]

•     SD_REF_CLK

•     SD_REF_CLK

                         P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

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Hardware design considerations

3.12          Thermal

This section describes the thermal specifications of the P1010.

3.12.1        Thermal characteristics

This table provides the package thermal characteristics.

                                        Table 88. Package thermal characteristics

              Characteristic                              JEDEC Board         Symbol        Value           Unit                  Note

Junction-to-ambient Natural Convection              Single layer board (1s)   RθJA           34             °C/W                  1, 2

Junction-to-ambient Natural Convection              Four layer board (2s2p)   RθJA           22             °C/W            1, 2, 3

Junction-to-ambient (at 200 ft/min)                 Single layer board (1s)   RθJMA          27             °C/W                  1, 3

Junction-to-ambient (at 200 ft/min)                 Four layer board (2s2p)   RθJMA          18             °C/W                  1, 3

Junction-to-board thermal                                        —            RθJB           11             °C/W                  4

Junction-to-case thermal                                         —            RθJC               7          °C/W                  5

Junction-to-package top thermal                        Natural Convection     ΨJT                2          °C/W                  6

Note:

1.  Junction temperature is a function of die size, on-chip power dissipation, package thermal resistance, mounting site (board)

    temperature, ambient temperature, air flow, power dissipation of other components on the board, and board thermal resistance.

2.  Per JEDEC JESD51-2 and JESD51-6 with the board (JESD51-9) horizontal.

3.  Per JEDEC JESD51-6 with board horizontal.

4.  Thermal resistance between the die and the printed-circuit board per JEDEC JESD51-8. Board temperature is measured on

    the top surface of the board near the package.

5.  Thermal resistance between the die and the case top surface as measured by the cold plate method (MIL SPEC-883 Method

    1012.1).

6.  Thermal characterization parameter indicating the temperature difference between package top and the junction temperature

    per JEDEC JESD51-2. When Greek letters are not available, the thermal characterization parameter is written as Psi-JT.

This   table  provides  the thermal resistance with heat sink in open flow.

                                 Table 89. Thermal resistance with heat       sink in open flow

                        Heat Sink with Thermal Grease            Air Flow     Thermal Resistance    (°C/W)

                        23x23x10 mm Pin Fin               Natural Convection          16.9

                                                                 0.5 m/s              13.4

                                                                    1 m/s             11.6

                                                                    2 m/s             10.0

                        35x35x18 mm Pin Fin               Natural Convection          13.8

                                                                 0.5 m/s              10.7

                                                                    1 m/s             9.3

                                                                    2 m/s             8.6

                           P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

98                                                                                                  Freescale Semiconductor
                                                                                          Hardware design  considerations

                       Table 89. Thermal resistance with heat sink in          open flow (continued)

                       Heat Sink with Thermal Grease            Air Flow       Thermal Resistance (°C/W)

        53x54x25 mm Pin Fin                                Natural Convection        11.5

                                                                0.5 m/s              9.1

                                                                1 m/s                8.3

                                                                2 m/s                7.9

Simulations with heat sinks were done with the package mounted on the 2s2p thermal test board. A power value of TBD was

used for the heat sink simulations.The thermal interface material was a typical thermal grease such as Dow Corning 340 or

Wakefield 120 grease.

3.12.2  Recommended thermal model

Information about Flotherm models of the package or thermal data not available in this document can be obtained from your

local Freescale sales office.

3.12.3  Thermal management information

This section provides thermal management information for the plastic ball grid array (WB-TePBGA) package for air-cooled

applications. Proper thermal control design is primarily dependent on the system-level design—the heat sink, airflow, and

thermal interface material. The recommended attachment method to the heat sink is shown in Figure 51. The heat sink should

be attached to the printed-circuit board with the spring force centered over the die. This spring force should not exceed 10

pounds force (45 Newton).

                                                                       WB-TePBGA Package

                                        Heat Sink

                                        Heat Sink

                                        Clip

                               Thermal Interface Material

                                                                               Wire

                                                           Die

                               Printed-Circuit Board

        Figure 51. Package exploded cross-sectional view with several heat sink options

The system board designer can choose between several types of heat sinks to place on the device. Ultimately, the final selection

of an appropriate heat sink depends on factors such as thermal performance at a given air velocity, spatial volume, mass,

attachment method, assembly, and cost.

                               P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                           99
Package information

4    Package information

The following section describes the detailed content and mechanical description of the package.

4.1  Package parameters for P1010

The package type is 19mm × 19mm, 425 plastic ball grid array (WB-TePBGA-1). The package parameters are       as  follows:

     Package outline                                     19 mm × 19mm

     Interconnects                                       425

     Pitch                                               0.8 mm

     Module height (typical)                             1.50 mm to 1.90 mm (Maximum)

     Solder Balls                                        3.5% Ag, 96.5% Sn

     Ball diameter (typical)                             0.45 mm

4.2  Mechanical dimensions of P1010 WB-TePBGA

This figure shows mechanical dimensions and bottom surface nomenclature of the P1010 WB-TePBGA.

                                                         NOTE

            •        All dimensions are in millimeters.

            •        Dimensioning and tolerancing per ASME Y14. 5M-1994.

            •        Maximum solder ball diameter measured parallel to Datum A.

            •        Datum A, the seating plane, is determined by the spherical crowns of the solder balls.

            •        Parallelism measurement shall exclude any effect of mark on top surface of package.

                      P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

100                                                                                              Freescale Semiconductor
                                                                                             Security fuse processor

               Figure 52. Mechanical Dimensions of P1010 WB-TePBGA package

5  Security fuse processor

The P1010 implements the QorIQ platform’s trust architecture, supporting capabilities such as secure boot. Use of the trust

architecture features is dependent on programming fuses in the Security Fuse Processor (SFP). The details of the trust

architecture and SFP can be found in the P1010 QorIQ Integrated Processor Reference Manual.

In order to program SFP fuses, the user is required to supply 1.5 V to the POVDD pin per Section 2.2, “Power sequencing.”

POVDD should only be powered for the duration of the fuse programming cycle, with a per device limit of two fuse

programming cycles. All other times POVDD should be connected to GND. The sequencing requirements for raising and

lowering POVDD are shown in Figure 3. To ensure device reliability, fuse programming must be performed within the

recommended fuse programming temperature range per Table 3.

Users not implementing the QorIQ platform’s trust architecture features are not required to program fuses and should connect

POVDD to GND.

                         P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                       101
   Ordering information

   6              Ordering information

   This table provides the Freescale part numbering nomenclature for the P1010. Note that the individual part numbers correspond

   to a maximum processor core frequency. For available frequencies, contact your local Freescale sales office. Each part number

   also contains a revision code which refers to the die mask revision number.

                                           Table 90. Part numbering nomenclature

p              1            01        a                 x              t                   e          n               c               d           r

Generation     Platform  Number of    Derivative  Qual Status      Temp.         Encryption       Package             CPU       DDR               Die

                            Cores                                  Range                              Type    Frequency         Speed      Revision

P = 45nm       1         01 = Single  0,4         P = Prototype    S = Std       E = SEC              5=      H = 800 MHz       H = 800           A=

                            core                  C = Qual’d to    Temp          Present          TEPBGA-1    F = 667 MHz       MHZ        Rev 1.0

                                                  Commercial Tier  X = Ext.      N = SEC Not      Pb free     D = 533 MHz       F= 667

                                                  N = Qual’d to    Temp          Present                                        MHz

                                                  Industrial Tier

   6.1            Part marking

   Parts are marked as the example shown in Figure 53.

                                                                   NOTE

                         •  ATWLYYWW is the traceability code.

                         •  CCCCC is the country code.

                         •  MMMMM is the mask number.

                         •  YWWLAZ is the assembly traceability code.

                         •  P101axtencdr is the orderable part number. See Table 90 for details.

                                                                   P101axtencdr

                                                                   CPU/DDR MHZ

                                                                   ATWLYYWW

                                                                   CCCCC

                                                  *MMMMM                  YWWLAZ

                                                                   TePBGA II

                                      Figure 53. Part marking for WB-TePBGA                   device

   7              Product documentation

   The      following documents are required for a complete description of the device and     are needed  to  design  properly  with  the  part:

            •  P1010 QorIQ Integrated Processor Reference Manual (P1010RM)

            •  e500 PowerPC Core Reference Manual (E500CORERM)

                                      P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

   102                                                                                                        Freescale Semiconductor
                                                                                                        Revision history

8        Revision history

This table summarizes a revision history for this document.

                                                 Table 91. Revision history

   Rev.  Date                                                Substantive Change(s)

Number

   1     07/2012         •  Everywhere replaced signal name ALE with AVD.

                         •  In Table 1 replaced note references from 5 to 25 for following signals, cfg_sys_pll_0, cfg_sys_pll_1,

                            cfg_sys_pll_2, cfg_ddr_pll_0, cfg_ddr_pll_1, cfg_core_pll_0, cfg_core_pll_1, cfg_core_pll_2,

                            cfg_rom_loc[0], cfg_rom_loc[1], cfg_rom_loc[2], cfg_rom_loc[3] because these signals doesn’t have

                            internal pull-ups during POR sequence.

                         •  In Table 1 modified note associated with IBIAS_REXT signal. Modified IBIAS_REXT termination

                            circuit and added an programming sequence.

                         •  In Table 3 removed note 4. Not applicable.

                         •  In Table 10 modified typical and max I/O power numbers for USB PHY.

                         •  In Table 6 modified “Maximum valid-to-high impedance time for actively driven POR configurations

                            with respect to negation of HRESET (max)” from 8 to 5.

                         •  In Table 23 modified tDDKHDX, tDDKLDX (min) for 800MHz from 275 to 225 ns.

                         •  In Table 33 modified note 4 to represent correct register fields.

                         •  In note 4 of Table 49, replaced tLBOTOT with tIBOTOT.

                         •  In Table 55 modified specifications for tJTDVKH and tJTKLDV.

                         •  From Figure 32 removed tI2CR and tI2CF because those are not needed. These parameters are not

                            mentioned in table either.

                         •  In Table 45 under conditions colum for total input jitter spec for USBPHY_CLK, changed “peak to

                            peak“ to “RMS“.

   0     11/2011         Initial public release

                            P1010 QorIQ Integrated Processor Hardware Specifications, Rev. 1

Freescale Semiconductor                                                                                                            103
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