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OV6620

器件型号:OV6620
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厂商名称:ETC [ETC]
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OV6620器件文档内容

                                                                                     Advanced Information
                                                                                                      Preliminary

                                                                                                   OV6620/OV6120

OV6620 SINGLE-CHIP CMOS CIF COLOR DIGITAL CAMERA
OV6120 SINGLE-CHIP CMOS CIF B&W DIGITAL CAMERA

Features                                                               n Frame exposure/line exposure option
                                                                       n 5-Volt operation, low power dissipation
n 101,376 pixels, 1/4" lens, CIF/QCIF format
n Progressive scan read out                                                   < 80 mW active power
n Data format - YCrCb 4:2:2, GRB 4:2:2, RGB Raw Data
n 8/16 bit video data: CCIR601, CCIR656, ZV port                              < 10 A in power-save mode
n Wide dynamic range, anti-blooming, zero smearing                     n Gamma correction (0.45/0.55/1.00)
n Electronic exposure / Gain / white balance control                   n I2C programmable (400 kb/s):
n Image enhancement - brightness, contrast, gamma,
                                                                              color saturation, brightness, contrast, white balance,
      saturation, sharpness, window, etc.                                       exposure time, gain
n Internal/external synchronization

General Description

The OV6620 (color) and OV6120 (black and white) CMOS Im-               camera functions including exposure control, gamma, gain,
age sensors are single-chip video/imaging camera devices               white balance, color matrix, windowing, and more, are pro-
designed to provide a high level of functionality in a single,         grammable through an I2C interface. Both devices can be pro-
small-footprint package. Both devices incorporate a 352 x 288          grammed to provide image output in either 8-bit or 16-bit
image array capable of operating up to 60 frames per second            digital formats.
image capture. Proprietary sensor technology utilizes ad-
vanced algorithms to cancel Fixed Pattern Noise (FPN), elim-           Applications include: Video Conferencing, Video Phone, Vid-
inate smearing, and drastically reduce blooming. All needed            eo Mail, Still Image, and PC Multimedia.

                        6 ASUB                                                       Array Elements (CIF)          356 x 292
                           5 VRCAP2                                                                       (QCIF)  (176 x 144)
                              4 FREX
                                  3 AGCEN                                            Pixel Size                   9.0 x 8.2 m
                                     2 RESET
                                         1 SVDD                                      Image Area                   3.1 x 2.5 mm
                                            48 SGND
                                                47 MULT                              Max Frames/Sec               Up to 60 FPS
                                                   46 SDA
                                                       45 SCL
                                                          44 DEVDD
                                                             43 DEGND

             AGND 7     OV6620/OV6120                                  42 BW/CHSYNC  Electronic                           Up to 500 : 1
             AVDD 8                                                    41 CBAR/Y0    Exposure                          (for selected FPS)
            PWDN 9                                                     40 Y1
         VRCAP1 10                                                     39 G2X/Y2     Scan Mode                             progressive
         VRCAP3 11                                                     38 RGB/Y3
                                                                       37 CS1/Y4     Gamma Correction                      0.45/.55/1.0
               IICB 12                                                 36 SHARP/Y5
               VTO 13                                                  35 CS2/Y6     Min. Illumination            OV6620 - < 3 lux @ f1.2
           ADVDD 14                                                    34 CS0/Y7               (3000K)            OV6120 - < 0.5 lux @ f1.2
          ADGND 15                                                     33 PWDB/PCLK
  VSYNC/CSYS 16                                                        32 DOVDD      S/N Ratio                                > 48 dB
      FODD/CLK 17                                                      31 DGND       (Digital Camera Out)         (AGC = Off, Gamma = 1)
HREF/VSFRAM 18
                                                                                     FPN                                  < 0.03% VP-P
                        UV7/B8 19                                                                                         < 0.2 nA/cm2
                           UV6ABKEN 20                                               Dark Current

                              UV5/MIR 21                                             Dynamic Range                > 72 dB
                                  UV4 22
                                     UV3 23                                          Power Supply                   5VDC, 5% (Anal.)
                                                                                                                  5VDC or 3.3VDC (DIO)
                                         UV2/QCIF 24
                                            UV1/CCIR656 25                           Power                         < 80mW Active
                                                UV0/GAMMA 26                         Requirements                 < 30W Standby

                                                   XCLK1 27                          Package                         48 pin LCC
                                                      XCLK2 28
                                                          DVDD 29
                                                             DGND 30

OV6620/OV6120 PIN ASSIGNMENTS

OmniVision Technologies, Inc. 930 Thompson Place Sunnyvale, CA 94086 U.S.A.                          Version 1.11, 14 May 1999
Tel: (408) 733-3030 Fax: (408) 733-3061
e-mail: info@ovt.com
Website: http://www.ovt.com
OMNIVISION TECHNOLOGIES, Inc.            SINGLE IC CMOS COLOR AND B/W DIGITAL CAMERAS
OV6620/OV6120

Table 1. Pin Description

Pin No.        Name          Pin Type                                      Function/Description

01       SVDD             Vin            Array power (+5VDC)

02       RESET            Function       Chip Reset, active high
                          (Default = 0)
03       AGCEN                           Automatic Gain Control (AGC) selection
                          Function          "0" - Disable AGC
                          (Default = 0)     "1" - Enable AGC

04       FREX             Function       NOTE: This function is disabled when OV6620/OV6120 sensor is config-
                          (Default = 0)  ured in I2C mode.
05       VRCAP2                          Frame Exposure Control
                          Vref (2.5V)
06       ASUB             Vin               "0" - Disable Frame Exposure Control
                          Vin               "1" - Enable Frame Exposure Control
07       AGND             Vin            Array reference. Connect to ground through 0.1 uF capacitor.
                          Function
08       AVDD             (Default = 0)  Analog substrate voltage

09       PWDN             N/C            Analog ground

10       VrCAP1           Function       Analog power supply (+5VDC)
                          (Default = 0)
11       VrCAP3                          Power down mode selection
                                            "0" - normal mode
12       IICB                               "1" - power down mode

13       VTO              O              Internal voltage reference. Connect to ground through 0.1 F capacitor.

14       ADVDD            Vin            Internal voltage reference. Connect to ground through 1 F capacitor.
                                         I2C enable selection
15       ADGND            Vin
                                            "0" - Enable I2C
16       VSYNC/CSYS       I/O               "1" - Enable autocontrol mode
                                         Luminance Composite Signal Output
17       FODD/CLK         I/O
                                         Analog power supply (+5VDC)
18       HREF/VSFRAM I/O
                                         Analog signal ground
19       UV7/B8           I/O
                                         Vertical sync output. At power up, read as CSYS.
20       UV6/ABKEN        I/O            Field ID FODD output or main clock output
                                         HREF output. At power up, read as VSFRAM
21       UV5/MIR          I/O            Bit 7 of U video component output. At power up, sampled as B8.
                                         Bit 6 of U video component output. At power up, sampled as ABKEN.
22       UV4              I/O            Bit 5 of U video component output. At power up, sampled as MIR.
                                         Bit 4of U video component output.
23       UV3              I/O            Bit 3 of U video component output.
OMNIVISION TECHNOLOGIES, Inc.                                       Advanced Information
                                                                                      Preliminary
OV6620/OV6120
                                            SINGLE IC CMOS COLOR AND B/W DIGITAL CAMERAS
Table 1. Pin Description
                                                                           Function/Description
Pin No.        Name          Pin Type    Bit 2 of U video component output. At power up, sampled as QCIF.
                          I/O            Bit 1 of U video component output. At power up, sampled as CC656.
24       UV2/QCIF         I/O            Bit 0 of U video component output. At power up, sampled as GAMMA.
                          I/O            Crystal clock input
25       UV1/CC656        I              Crystal clock output
                          O              Digital power supply (+5VDC)
26       UV0/GAMMA        Vin            Digital ground
                          Vin            Digital interface output buffer ground
27       XCLK1            Vin            Digital interface output buffer power supply (+5VDC)
                          Vin            PCLK output. At power up sampled as PWDB.
28       XCLK2            I/O            Bit 7 of Y video component output. At power up, sampled as CS0.
                          I/O            Bit 6 of Y video component output. At power up, sampled as CS2.
29       DVDD             I/O            Bit 5 of Y video component. At power up, sampled as SHARP.
                          I/O            Bit 4 of Y video component. At power up, sampled as CS1
30       DGND             I/O            Bit 3 of Y video component output. At power up, sampled as RGB.
                          I/O            Bit 2 of Y video component output. At power up, sampled as G2X.
31       DOGND            I/O            Bit 1 of Y video component output.
                          I/O            Bit 0 of Y video component output. At power up, sampled as CBAR.
32       DOVDD            I/O            CHSYNC output. At power up, sampled as BW.
                          I/O            Decoder ground.
33       PCLK/PWDB        Vin            Decoder power supply (+5VDC)
                          Vin            I2C serial interface clock input
34       Y7/CS0           I              I2C serial interface data input and output.
                          I/O            I2C slave selection
35       Y6/CS2           Function
                          (Default = 0)     "0" - Select single slave ID
36       Y5/SHARP                           "1" - Enable multiple (8) slaves
                                         Array ground
37       Y4/CS1

38       Y3/RGB

39       Y2/G2X

40       Y1

41       Y0/CBAR

42       CHSYNC/BW

43       DEGND

44       DEVDD

45       SCL

46       SDA

47       MULT

48       SGND             Vin

14 May 1999                              Version 1.11  3
OMNIVISION TECHNOLOGIES, Inc.                                              Advanced Information
                                                                                            Preliminary

OV6620/OV6120                                        SINGLE IC CMOS COLOR AND B/W DIGITAL CAMERAS

1. Functional Description

(Note: References to color features do not apply to the OV6120 B&W Digital Image Sensor.)

1.1 Overview

Referring to Figure 1, OV6620/OV6120 CMOS Image                The OV6620/OV6120 sensor is a 1/4-inch CMOS imag-
Sensor Block Diagram below, the OV6620 sensor in-              ing device. The sensor contains approximately 101,376
cludes a 356 x 292 resolution image array, an analog           pixels. Its design is based on a field integration read-out
signal processor, dual 8-bit Analog-to-Digital convert-        system with line-by-line transfer and an electronic shut-
ers, analog video multiplexer, digital data formatter and      ter with a synchronous pixel read out scheme. The color
video port, I2C interface and registers, digital controls in-  filter of the sensor consists of a primary color RG/GB ar-
cluding timing block, exposure, and black and white            ray arranged in line-alternating fashion.
balance.

                        GAMMA                                         VTO                                                      DENB
                                                                                                                                      Y(7:0)
                                                  r            Y                                                                      UV(7:0)
                                                  g            Cb
                                                  b            Cr

               analog processing
              row select                                                   mx ADC
                                                                           mx ADC
                                                                                                              formatter
                                                                                                                     video portexposurewhite
               column sense amp                                 detect     balance
                                                                            detect

               (356x292)

                image
                array

   sys-clk video timing generator                    exposure control       WB               registers
                                                                           control              I2C

    1/2        PCLK FODD CHSYNC MIR                            AGCEN       AWB AWBTH/        interface
                                                                                    AWBTM
   XVCLK1                                                                                  SCL SDA IICB

               HREF VSYNC FREZ  FSIN                 PROG      FZEX

               Figure 1. OV6620/OV6120 CMOS Image Sensor Block Diagram

4                                  Version 1.11                                                                                  14 May 1999
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OV6620/OV6120                  SINGLE IC CMOS COLOR AND B/W DIGITAL CAMERAS

1.2 Analog Processor Circuits                                 1.2.2 Image Processing

1.2.1 Overview                                                The algorithm used for the electronic exposure control
                                                              is based on the brightness of the full image. The expo-
The image is captured by the 356 x 592 pixel image ar-        sure is optimized for a "normal" scene which assumes
ray and routed to the analog processing section where         the subject is well lit relative to the background. In situ-
the majority of signal processing occurs. This block con-     ations where the image is not well lit, the Automatic Ex-
tains the circuitry which performs color separation, ma-      posure Control (AEC) White/Black ratio may be
trixing, Automatic Gain Control (AGC), gamma                  adjusted to suit the needs of the application.
correction, color correction, color balance, black level
calibration, "knee" smoothing, aperture correction, and       Additional on-chip functions include Automatic Gain
controls for picture luminance, chrominance, and anti-        Control (AGC) which provides a gain boost of up to
alias filtering. The analog video signals are based on        24dB. White balance control enables setting of proper
the following formula:                                        color temperature and can be programmed for automat-
                                                              ic or manual operation. Separate saturation, brightness,
            Y = 0.59G + 0.31R + 0.11B                         contrast, and sharpness adjustments allow for further
            U = R-Y                                           fine tuning of the picture quality and characteristics. The
            V = B-Y                                           OV6620 image sensor also provides control over the
                                                              White Balance ratio for increasing/decreasing the im-
      where R,G,B are the equivalent color components in      age field Red/Blue component ratio. The sensor pro-
      each pixel.                                             vides a default setting which may be sufficient for many
                                                              applications.
A YCrCb format is also supported, based on the formula
below:                                                        1.2.3 Windowing

            Y = 0.59G + 0.31R + 0.11B                         The windowing feature of the OV6620/OV6120 image
            Cr = 0.713 x (R - Y)                              sensors allows user-definable window sizing as re-
            Cb = 0.564 x (B - Y)                              quired by the application. Window size setting (in pixels)
                                                              ranges from 2 x 2 to 356 x 292, and can be positioned
The YCrCb/RGB Raw Data signal from the analog pro-            anywhere inside the 356 x 292 boundary. Note that
cessing section is fed to two on-chip 8-bit Analog-to-        modifying window size and/or position does not change
Digital (A-to-D) converters: one for the Y/RG channel         frame or data rate. The OV6620/OV6120 imager alters
and one shared by the CrCb/BG channels. The A-to-D            the assertion of the HREF signal to be consistent with
converted data stream is further conditioned in the digi-     the programmed horizontal and vertical region. The de-
tal formatter. The processed signal is delivered to the       fault output window is 352 x 288.
digital video port through the video multiplexer which
routes the user-selected 16-, 8-, or 4-bit video data the     1.2.4 Zoom Video Port (ZV)
correct output pins.
                                                              The OV6620/OV6120 image sensor includes a Zoom
The on-chip 8-bit A-to-D converters operate at up to 9        Video (ZV) function that supports standard ZV Port in-
MHz, fully synchronous to the pixel rate. Actual conver-      terface timing. Signals available include VSYNC,
sion rate is set as a function of the frame rate. A-to-D      CHSYNC, PCLK and 16-bit data bus: Y[7:0] and
black-level calibration circuitry ensures the following:      UV[7:0]. The rising edge of PCLK clocks data into the
                                                              ZV port. See Figure 2, Zoom Video Port Timing below.
    the black level of Y/RGB is normalized to a value of 16

    the peak white level is limited to 240

    CrCb black level is 128

    Peak/Bottom is 240/16

    RGB raw data output range is 16/240

(Note: Values 0 and 255 are reserved for sync flag)

14 May 1999                    Version 1.11                   5
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                                       SINGLE IC CMOS COLOR AND B/W DIGITAL CAMERAS

   VSYNC                     Even Field 1(FODD=0)
                                       Odd Field(FODD=1)

                  t8 t8

   HREF                            t6         t5                                t7

   PCLK                        t2

   Y[7:0] /  t1                    t4
   UV[7:0]
                               t3

                                 12                                    351 352
                                                           Valid Data

                               Horizontal Timing

   VSYNC

             Tvs                   1 Line                              Tve

   Y[7:0]/

   UV[7:0]                             Tline

                                            Figure 2. Zoom Video Port Timing

   Notes:

       1. Zoom Video Port format output signal includes:
             VSYNC: Vertical sync pulse.
             HREF: Horizontal valid data output window.
             PCLK: Pixel clock used to clock valid data and CHSYNC into Zoom V Port. Default frequency is 8.86MHz when use
             17.73MHz as system clock. Rising edge of PCLK is used to clock the 16 Bit data.
             Y[7:0]: 8 Bit luminance data bus.
             UV[7:0]: 8 Bit chrominance data bus.

       2. All timing parameters are provided in Table 13. Zoom Video Port AC Parameters

6                                      Version 1.11                             14 May 1999
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1.2.5 QCIF Format                                             The OV6620/OV6120 image sensor can also be pro-
                                                              grammed to provide video output in RGB Raw Data 16-
A QCIF mode is available for applications where high          bit/8-bit/4-bit format. The output sequence is matched to
resolution image capture is not required. When pro-           the OV6620 Color Filter Pattern (See Section Figure 4.
grammed in this mode, the pixel rate is reduced by one-       Pixel Data Bus (RGB Output), below):
half. Default resolution is 176 x 144 pixels and can be
user-programmed for other resolutions. Refer to Table             Y channel output sequence is G R G R
7. QCIF Digital Output Format (YUV, beginning of line)
and Table 8. QCIF Digital Output Format (RGB Raw Da-             UV channel output sequence is B G B G
ta, Beginning of Line) for further information.
                                                              For 8-bit RGB Raw Data video output appears on the Y
1.2.6 Video Output                                            channel (with an output sequence of B G R G) and the
                                                              UV channel is disabled.
The video output port of the OV6620/OV6120 image
sensors provides a number of output format/standard           In RGB Raw Data CCIR656 modes, the OV6620/
options to suit many different application requirements.      OV6120 imager asserts SAV (Start of Active Video) and
Table 2. Digital Output Formats, below, indicates the         EAV (End of Active Video) to indicate the beginning and
output formats available. These formats are user pro-         the ending of HREF window. As a result, SAV and EAV
grammable through the I2C interface (See Section 3.1          change with the active pixel window. The 8-bit RGB raw
I2C Bus Protocol Format).                                     data is also accessible without SAV and EAV informa-
                                                              tion.
The OV6620/OV6120 imager supports both CCIR601
and CCIR656 output formats in the following configura-        The OV6620/OV6120 imagers offer flexibility in YUV
tions (See Table 3. 4:2:2 16-bit Format for further de-       output format. The devices may be programmed as
tails):                                                       standard YUV 4:2:2. These devices may be configured
                                                              to "swap" the U V sequence. When swapped, the UV
   16-bit, 4:2:2 format                                      channel output format for 16-bit configurations be-
                                                              comes:
      (This mode complies with the 60/50 Hz CCIR601 tim-
      ing standard. See Table 3. 4:2:2 16-bit Format be-          V U V U...etc.
      low)
                                                              and for 8-bit configurations becomes:
   8-bit data mode
                                                                  V Y U Y ...etc.
      (In this mode, video information is output in Cb Y Cr
      Y order using the Y port only and running at twice the  A third format is available for the 8-bit configurations
      pixel rate during which the UV port is inactive. See    and OV6620/OV6120 enables the Y/UV sequence
      Table 4. 4:2:2 8-bit Format below)                      swap:

   4-bit nibble mode                                             Y U Y V ...etc.

      (In the nibble mode, video output data appears at bits  The OV6620 color single-IC camera can be configured
      Y4-Y7. The clock rate for the output runs at twice the  for use as a black and white imaging device. In this
      normal output speed when in B/W mode, and 4 times       mode, vertical resolution is greater than in color. Video
      the normal output speed in when in color mode.)         data output is provided at the Y port (pins 34:41) and the
                                                              UV port is tri-stated. The data (Y/RGB) output rate is
    704 x 288 format                                         equivalent to operating in 16-bit mode.

      (When programmed for this mode, the OV6620/             The Y/UV or RGB output byte MSB and LSB can be re-
      OV6120 pixel clock is doubled and the video output      verse-ordered on the OV6620/OV6120 device. The Y7
      sequence is Y0Y0Y1Y1 ... and U0U0V0V0 ... See           - Y0 default sequence sets Y7 as MSB and Y0 as LSB.
      Figure 3, Pixel Data Bus (YUV Output), below.)          Programming a reverse order configuration sets Y7 as
                                                              LSB and Y0 is MSB, with bits Y2-Y6 reversed-ordered
The OV6620/OV6120 imaging devices provide VSYNC,              appropriately.
HREF, PCLK, FODD, CHSYNC as standard output vid-
eo timing signals.

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   Table 2. Digital Output Formats

   Resolution                  Pixel Clock  352 x 288  704 x 288  176 x 144

   YUV                         16-bit       Y               Y          Y
                                                            Y          Y
   4:2:2                       8-bit        Y               Y          Y
                                                            Y          Y
                               CCIR656      Y               Y          Y
                                                            Y          Y
                               Nibble       Y               Y          Y
                                                            Y          Y
   RGB                         16-bit       Y
                                                            Y          Y
                               8-bit        Y               Y          Y
                                                            Y          Y
                               CCIR6561     Y               Y          Y

                               Nibble       Y               Y          Y

   Y/UV                        16-bit

   swap2                       8-bit        Y

   U/V                         YUV3         Y

   swap                        RGB4         Y

   YG                          16-bit       Y

                               8-bit

   One                         16-bit       Y

   Line                        8-bit

   MSB/LSB swap5                            Y

   Notes:

       ("Y" indicates mode/combination is supported by OV6620/OV6120.)
       1. When in RGB CCIR656 format, output is 8 bits. SAV and EAV are inserted at the beginning and ending of

          HREF, which synchronize the acquisition of Vsync and Hsync. In this format, an 8-bit data bus configuration
          (without VSYNC and CHSYNC) may be used.
       2. Y/UV swap is valid only in 8-bit mode. Y channel output sequence is Y U Y V...
       3. In YUV format, U/V swap means UV channel output sequence swap. V U V U... for 16 bit; V Y U Y ... for 8-bit.
       4. In RGB format, U/V swap means neighbor row B R output sequence swap. Refer to
          RGB raw data output format for further details

8                                        Version 1.11                                                                   14 May 1999
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             Table 3. 4:2:2 16-bit Format

                 Data Bus                     Pixel Byte Sequence

             Y7                       Y7      Y7     Y7     Y7     Y7      Y7

             Y6                       Y6      Y6     Y6     Y6     Y6      Y6

             Y5                       Y5      Y5     Y5     Y5     Y5      Y5

             Y4                       Y4      Y4     Y4     Y4     Y4      Y4

             Y3                       Y3      Y3     Y3     Y3     Y3      Y3

             Y2                       Y2      Y2     Y2     Y2     Y2      Y2

             Y1                       Y1      Y1     Y1     Y1     Y1      Y1

             Y0                       Y0      Y0     Y0     Y0     Y0      Y0

             UV7                      U7      V7     U7     V7     U7      V7
             UV6
             UV5                      U6      V6     U6     V6     U6      V6
             UV4
             UV3                      U5      V5     U5     V5     U5      V5
             UV2
             UV1                      U4      V4     U4     V4     U4      V4
             UV0
             Y FRAME                  U3      V3     U3     V3     U3      V3
             UV FRAME
                                      U2      V2     U2     V2     U2      V2

                                      U1      V1     U1     V1     U1      V1

                                      U0      V0     U0     V0     U0      V0

                                      0       1      2      3      4       5

                                          0              2             4

             Table 4. 4:2:2 8-bit Format

                Data Bus                      Pixel Byte Sequence

             Y7                U7     Y7      V7     Y7     U7     Y7      V7     Y7
             Y6
             Y5                U6     Y6      V6     Y6     U6     Y6      V6     Y6
             Y4
             Y3                U5     Y5      V5     Y5     U5     Y5      V5     Y5
             Y2
             Y1                U4     Y4      V4     Y4     U4     Y4      V4     Y4
             Y0
             Y FRAME           U3     Y3      V3     Y3     U3     Y3      V3     Y3
             UV FRAME
                               U2     Y2      V2     Y2     U2     Y2      V2     Y2

                               U1     Y1      V1     Y1     U1     Y1      V1     Y1

                               U0     Y0      V0     Y0     U0     Y0      V0     Y0

                                   0              1             2              3

                                          01                           23

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                                    SINGLE IC CMOS COLOR AND B/W DIGITAL CAMERAS

                                         Tclk

    PCLK                       Tsu                             Thd
    HREF
    Y[7:0]                     10        Y           Y                   10
    UV[7:0]
                               80        U           V                   80
    PCLK
    HREF                            repeat for all data bytes

                                        Pixel Data 16-bit Timing
                               (PCLK rising edge latches data bus)

                                                           Tclk

                                    Tsu                             Thd

    Y[7:0]   10 80 10 U                     Y     V     Y 80 10

                                                                 repeat for all data bytes

                                                           Pixel Data 8-bit Timing
                                                 (PCLK rising edge latches data bus)

    Note: Tclk is pixel clock period. When the OV6620 system clock is 17.73 MHz, Tclk = 112 ns for 16-bit
    output; Tclk = 56 ns for 8-bit output. Tsu is HREF set-up time, maximum is 15 ns; Thd is HREF hold time,
    maximum is 15 ns.

                                      Figure 3. Pixel Data Bus (YUV Output)

10                                  Version 1.11                                                              14 May 1999
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                                    SINGLE IC CMOS COLOR AND B/W DIGITAL CAMERAS

                                                  Tclk

PCLK                          Tsu                                Thd
HREF
Y[7:0]                         10   G                   R         10
UV[7:0]
                               10   B                   G         10
PCLK
HREF                                repeat for all data bytes
Y[7:0]
                                      Pixel Data 16-bit Timing
                               PCLK rising edge latches data bus

                                                    Tclk

                                    Tsu                           Thd

                               10 10 B G                BG        10 10

                                                               repeat for all data bytes

                                                        Pixel Data 8-bit Timing
                                               PCLK rising edge latches data bus

Note: Tclk is pixel clock period. When the OV6620 system clock is 17.73MHz, Tclk = 112ns for 16-bit
output; Tclk = 56ns for 8-bit output. Tsu is HREF set-up time, maximum is 15 ns; Thd is HREF hold time,
maximum is 15 ns.

                                   Figure 4. Pixel Data Bus (RGB Output)

14 May 1999                         Version 1.11                                                         11
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MSB/LSB swap means: Default Y/UV channel output port relationship is:

Table 5. Default Output Sequence

               MSB                                                                 LSB

Output Port    Y7        Y6           Y5         Y4          Y3         Y2  Y1     Y0

Internal Output data Y7  Y6           Y5         Y4          Y3         Y2  Y1     Y0

If the device is programmed for data swap, the sequence is changed to:
Table 6. Swapped MSB/LSB Output Sequence

               MSB                                                                  LSB

Output Port    Y7        Y6           Y5         Y4          Y3         Y2    Y1   Y0
                                                                              Y6   Y7
Internal Output data Y0  Y1           Y2         Y3          Y4         Y5
                                                                                7      8
Table 7. QCIF Digital Output Format (YUV, beginning of line)
                                                                            Y6     Y7
Pixel # 1          2               3          4                  5      6   U6,V6  U7,V7

Y   Y0         Y1              Y2         Y3                 Y4     Y5
               U1,V1           U2,V2      U3,V3              U4,V4  U5,V5
UV  U0,V0

Y channel output Y2 Y3 Y6 Y7 Y10 Y11 ...
    UV channel output U2 V3 U6 V7 U10 V11 ...
    Every line output data number is half(176 pixels) and only
     one half line data (every other line, total 144 line) in one
     frame will be output.

Table 8. QCIF Digital Output Format (RGB Raw Data, Beginning of Line)

Pixel # 1          2               3          4                  5      6       7      8

Line 1 B0      G1              B2         G3                 B4     G5      B6     G7
Line 2 G0      R1              G2         R3                 G4     R5      G6     R7

   1. Default RGB two line output mode:                      3. QCIF Resolution Digital Output Format
    Y channel output G0 R1 G4 R5 G8 R9 ...                      Y channel output Y2 Y3 Y6 Y7 Y10 Y11 ...
    UV channel output B0 G1 B4 G5 B8 G9 ...                     UV channel output U2 V3 U6 V7 U10 V11 ...
    Every line output half data(176 pixels) and all             Every line output data number is half (176 pixels)
                                                                  and only one half line data (every other line, total
     line(144 line) data in one frame will be output.             144 line) in one frame will be output.

2. YG two line output mode:
    Y channel output G0 R1 G4 R5 G8 R9 ...
    UV channel output B0 G1 B4 G5 B8 G9 ...
    Every line outputs half data (176 pixels) and all line
     (144 line) data in one frame will be output.

12                                        Version 1.11                                    14 May 1999
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Table 9. RGB Raw Data Format

   R\C 1        2     3           4  .             353 354 355 356

1    B11     G12   B13         G14                 B  G  B  G
             R22   G23         R24
2    G21     G32   B33         G34                 G  R  G  R
             R42   G43         R44
3    B31     G52   B53         G54                 B  G  B  G

4    G41     G     B           G                   G  R  G  R
             R     G           R
5    B51     G     B           G                   B  G  B  G
             R     G           R
.

289  B                                             B  G  B  G

290  G                                             G  R  G  R

291  B                                             B  G  B  G

292  G                                             G  R  G  R

Notes:

A. Y port output data sequence: G R G R G R ... or G G G G ... ; UV port output data sequence: B G B G B G ... or B R B R ... ;
   Array Color Filter Patter is Bayer-Pattern

B. Output Modes

   16-bit Format (HREF total 292)

      Default mode:

          1st HREF Y channel output unstable data, UV output B11 G12 B13 G14 ....
          2nd HREF Y channel output G21 R22 G23 R24 ..., UV output B11 G12 B13 G14 ...
          3rd HREF Y channel output G21 R22 G23 R24 ..., UV output B31 G23 B33 G34 ....
          Every line of data is output twice.

      YG mode:

          1st HREF Y and UV output unstable data.
          2nd HREF Y channel output G21 G12 G23 G14 ..., UV output B11 R22 B13 R24 ...
          3rd HREF Y is G21 G32 G23 G34 ..., UV channel is B31 R22 B33 R24 ...
          Every line data output twice.

      One line mode:

          1st HREF Y channel output B11 G12 B13 G14 ...,
          2nd HREF Y channel output G21 R22 G23 R24 ...,
          UV channel tri-state.

   8-bit Format (HREF total 292)

       1st HREF Y channel output unstable data.
       2nd HREF Y channel output B11 G21 R22 G12 ...
       3rd HREF Y channel output B31 G21 R22 G32 ..., etc.
       PCLK timing is double and PCLK rising edge latch data bus. UV channel tri-state. Every line data output twice.

   4-bit Nibble Mode Output Format

       Uses higher 4 bits of Y port (Y[7:4]) as output port.
       Supports YCrCb/RGB data, CCIR601/CCIR656 timing, Color/B&W.
       Output sequence: High order 4 bits followed by lower order 4 bits

             Y0h Y0l Y1h Y1l ...
             U0h U0l V0h V0l ...

   For B/W or one-line RGB raw data, the output data clock speed is doubled. For color YUV, output clock is four times that of the 16-bit output
   data. In color mode, sensor must be set to 8-bit mode, and the nibble timing, clock divided by 2.

       Output sequence: U0h U0l Y0h Y0l V0h V0l Y1h Y1l ...

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1.2.7 Slave Mode Operation                                  pulled high (Vcc). When a hardware reset occurs, the
                                                            OV6620/OV6120 sensor clears all registers or sets
The OV6620/OV6120 sensors can be programmable to            them to their default values. Reset may also be initiated
operate in slave mode configuration (COMI[6] = 1, de-       through the I2C interface.
fault is master mode). HSYNC and VSYNC output sig-
nals are provided.                                          1.2.10 Power Down Mode

When used as a slave device, the external master must       Two methods are available for placing the OV6620/
provide the OV6620/OV6120 imager with the following:        OV6120 devices into power-down mode: hardware pow-
                                                            er down and I2C/software power down.
     1. System clock CLK to XCLK1 pin;
     2. Horizontal sync, Hsync, to CHSYNC pin, positive     To initiate hardware power down the PWDN pin (pin 9)
                                                            must be tied to high (+5VDC). When this occurs, the
         assertion;                                         OV6620/OV6120 internal device clock is halted and all
     3. Vertical frame sync, Vsync, to VSYNC pin,           internal registers (except I2C registers) are reset. In this
                                                            mode, current draw is less than 10uA.
         positive assertion                                 Executing a software power down through the I2C inter-
                                                            face suspends internal circuit activity, but does halt the
When in slave mode, the OV6620/OV6120 tri-states            device clock. In this mode, current requirements drop to
CHSYNC (pin 42) and VSYNC (pin 16) output pins,             less than 1mA.
which may then be used as input pins. To synchronize
multiple devices, the OV6620/OV6120 image sensors           1.2.11 Configuring the OV6620/OV6120 Image
use external system clock, CLK, to synchronize external     Sensors
horizontal sync, HSYNC, which is then used to synchro-
nize external vertical frame sync, Vsync. See Figure 5,     Two methods are provided for configuring the OV6620/
Slave Mode External Sync Timing for timing consider-        OV6120 IC for specific application requirements.
ations.
                                                            At power up, the OV6620/OV6120 sensor reads the sta-
1.2.8 Frame Exposure Mode                                   tus of certain pins to determine what, if any, power up
                                                            default settings are requested. Once the reading of the
The OV6620/OV6120 sensors support frame exposure            external pins is completed, the device configures its in-
mode when programmed for Progressive Scan. FREX             ternal registers according to the specified pins. Not all
(pin 4) is asserted by an external master device to set     device functions are available for configuration through
exposure time. When FREX = 1, the OV6620/OV6120             external pin.
pixel array will be quickly precharged. Based on the ex-
ternal master's assertion of FREX, the OV6620/OV6120        A more flexible and comprehensive method for configur-
devices capture the image. When the master de-asserts       ing the OV6620/OV6120 IC is to use its on-chip I2C reg-
FREX (FREX = 0), the video output data stream is deliv-     ister programming capability. The I2C interface provides
ered to the OV6620/OV6120 output port in a line-by-line     access to all of the device's programmable internal reg-
manner.                                                     isters. See Section 3.1 I2C Bus Protocol Format for fur-
                                                            ther details about using the I2C interface on the
It should be noted that FREX must active long enough        OV6620/OV6120 camera device.
to ensure the complete image array has been pre-
charged.

When data is being output from the OV6620/OV6120
image sensor, care must be taken so as not to expose
the image array to light. This may affect the integrity of
the image data captured. A mechanical shutter synchro-
nized with the frame exposure rate can be used to min-
imize this situation. Frame exposure mode timing is
shown in Section Figure 6. Frame Exposure Timing be-
low.

1.2.9 Reset

The OV6620/OV6120 image sensor includes a RESET
pin (pin 2) which forces a complete hardware reset when

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                                       Tclk
   CLK

                                       Ths
   Hsync

                   1 line=472 * Tclk
   Vsync

                                                                                         Tvs
                                    1 frame = 625 * 472 * Tclk

Notes:
         1. Ths > 6 * Tclk (2) Ths < Tvs < 472 * Tclk
         2. Hsync period is 472 * CLK
         3. Vsync period is 625 * 472 * CLK
         4. OV6620 will be stable after 1 frame. (2nd Vsync).

                            Figure 5. Slave Mode External Sync Timing

14 May 1999                    Version 1.11                                                   15
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               Tset               Mechanical shutter off

    FREX       Tin                                                      Ths
    HSYNC

                               Precharge begin at rising edge of HSYNC

    ARRAY                      Array Exposure Period Tex
    PRECHARGE
                 Array Precharge   1 Frame (292 line)
     DATA        period Tpr       Valid Data
     OUTPUT
               Invalid Data                                                  Black Data

                                     Head of Valid data   Next Frame
                               Thd (8 line)

    VSYNC

       HREF

    Note: Tpr = 292* 4 * Tclk, Tclk is internal pixel period. For default 17.73 MHz, Tclk=112 us. If CLK[5:0] set to divided number, Tclk will
    increase accordingly.
    Tex is array exposure time which is decided by external master device.
    Tin is uncertain time due to using HSYNC rising edge synchronize FREX, Tin < Ths
    After FREX=0, there are 8 line data output before valid data output. Thd = 4 * Ths. Valid data is output when HRE
    Tset = Tin + Tpr + Tex. Tset > Tpr + Tin. Because Tin is uncertain, so exposure time setting resolution is Ths (one line).

                                       Figure 6. Frame Exposure Timing

16                                Version 1.11                               14 May 1999
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14 May 1999                    Version 1.11  17
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2. Electrical Characteristics

    Table 10. DC Characteristics (0oC < TA < 85oC, Voltages referenced to GND)

    Symbol                   Descriptions                      Max              Typ  Min Units

    Supply                                                                      5.0
                                                                                5.0
    VDD1    Supply voltage- internal analog                      5.25           3.3  4.75  V
            (DEVDD,ADVDD,AVDD,SVDD,AOVDD,DVDD)
                                                                  5.5             -
    VDD2    Supply voltage - internal digital &output digital     3.6             5  4.5   V
            (DOVDD)                                               40
                                                                                  -  3.0   V
                                                                  10              -
    IDD1    Supply Current (@ 50Hz frame rate & 5 volt digi-                      -  -     mA
                                                                  0.8
            tal I/O,25pf + 1TTL load on 16 bit data bus)           -              -
                                                                  10              -
    IDD2    Standby supply current                                                   -     uA
                                                                   -              0
    Digital Inputs                                                0.6             5
                                                                                  0
    VIL     input voltage LOW                                     1.5             3  -     V
                                                               Vdd + .5
    VIH     input voltage HIGH                                                       2.0   V
                                                                   1
    Cin     input capacitor                                       3.5                -     pF

    Digital Outputs - standard load 25pf, 1.2k to 3.0volts

    VOH     output voltage HIGH                                                      2.4   V

    VOL     output voltage LOW                                                       -     V

    I2C Inputs - 5k pull up + 100pf

    VIL     SDA and SCL (VDD2=5V)                                                    -0.5  V

    VIH     SDA and SCL(VDD2=5V)                                                     3.0   V

    VIL     SDA and SCL (VDD2=3V)                                                    -0.5  V

    VIH     SDA and SCL(VDD2=3V)                                                     2.5

18                                   Version 1.11                                          14 May 1999
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Table 11. AC Characteristics (TA=25oC; Vdd=5V)

Symbol                         Descriptions                 Max  Typ     Min  Units

RGB/YCrCb output

Iso          maximum sourcing current                            15           mA
                                                                                V
             DC level at zero signal                             1.2            V
                                                                                V
Vy           Y peak-peak 100% amplitude (without sync)           1
                                                                              MHz
             sync amplitude                                      0.4
                                                                              LSB
ADC parameters                                                                LSB

B            analog bandwidth

diff

DLE          DC differential linearity error                     0.5

ILE          DC integral linearity error                         1

Table 12. Timing Characteristics

Symbol                         Descriptions                 Max  Typ     Min Units

Oscillator & Clock in

fosc         frequency (XCLK1,XCLK2)                        30   17.734  10   MHz

tr , tf      clock input rise/fall time                     5                 ns

             clock input duty cycle                         55      50   45   %

I2C timing(400kbit/s)

tBUF         Bus free time between STOP & START             -         -  1.3  ms

tHD:SAT SCL change after START status                       -         -  0.6  s

tLOW         SCL low period                                 -         -  1.3  s

tHIGH        SCL high period                                -         -  0.6  s

tHD:DAT Data hold time                                      -         -  0    s

tSU:DAT Data set-up time                                    -         -  0.1  s

tSU:STP Set-up time for STOP status                         -         -  0.6  s

Digital timing

tpclk        PCLK cycle time

             16 bit operation                               -         -  112  ns

             8 bit operation                                             56   ns

14 May 1999                                   Version 1.11                           19
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     Table 12. Timing Characteristics

    Symbol             Descriptions                    Max        Typ  Min Units

    tr,tf      PCLK rise/fall time                     15         -    -         ns

    tpdd       PCLK to data valid                      15         -    -         ns

    tphd       PCLK to HREF delay                      20         10   5         ns

           Table 13. Zoom Video Port AC Parameters

               Symbol                  Parameter            Min.           Max.
                                                       4 ns            8 ns
           t1          PCLK fall timing                50 ns
                                                       4 ns            8 ns
           t2          PCLK low time                   50 ns
                                                       106 ns
           t3          PCLK rise time                  10 ns
                                                       20 ns
           t4          PCLK high time                  1 us

           t5          PCLK period

           t6          Y/UV/HREF setup time

           t7          Y/UV/HREF hold time

           t8          VSYNC setup/hold time to HREF

    Notes:

          1. In Interlaced Mode, there are Even/Odd field different (t8). When In Progressive Scan Mode, only frame timing same as
               Even field(t8).

          2. After VSYNC falling edge, OV6620 will output black reference level, the line number is Tvs, which is the line number be-
               tween the 1st HREF rising edge after VSYNC falling edge and 1st valid data CHSYNC rising edge. Then valid data, then
               black reference, line number is Tve, which is the line number between last valid data CHSYNC rising edge and 1st
               CHSYNC rising edge after VSYNC rising edge. The black reference output line number is dependent on vertical window
               setting.

          3. When in default setting, Tvs = 14 * Tline, which is changed with register VS[7:0]. VS[7:0] step equal to 1 line.
          4. When in default setting, Tve = 4 * Tline for Odd Field, Tve = 3 * Tline for Even Field, which is changed with register VE[7:0].

               VE[7:0] step equal to 1 line.

20                                       Version 1.11                            14 May 1999
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                                                                  SINGLE IC CMOS COLOR AND B/W DIGITAL CAMERAS

                                                             0.440 0.005                +0.010
                                              0.040 0.003                         0.060 -0.005
                                    31
                                                                                       TYP.
                         30
                                                                           42      0.040 0.007

                                                                                       TYP.

                                                                                   43

                                                                                   48

                                                                                          Bottom View

                                                    0.020 0.003                   6
                                                       TYP.

                         19

             R 0.0075        18      R 0.0075                                  7
             4 CORNERS               48 PLCS                                              0.085 0.010

                                                  +0.012                                  0.003            0.003
                                     0.560 SQ. -0.005                                                   0.065 0.007
                                      0.430 SQ. 0.005                                0.030
                                      0.350 SQ. 0.005                                0.003                0.002

                                                                                                          0.015 0.002

             0.036 MIN.      42                                                31                       0.020 0.002

                         43      42                                        31         30

                             43                                                30

                                                                                                        Side View

                         48
                          1

                         6   6                                                 19     19

                                 7                                         18

             Top View 7              0.006 MAX.                                18
                                         0.002 TYP.

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                                SINGLE IC CMOS COLOR AND B/W DIGITAL CAMERAS

                                                                            Array Center
                                                                            (10.9 mil, 13.2 mil)
                                                                            (276.9 m, 335.3 m)

                                                    1

                                DIE

                                        Sensor
                                        Array

             Package Center
             (0, 0)

                             Figure 7. OV6620/OV6120 Package Outline

Table 14. Ordering Information

Part Number                                                    Description                         Package
OV6620       COLOR Image Sensor, CIF, Digital, I2C Bus Control                                    48 pin LCC
OV6120       B/W Image Sensor, CIF, Digital, I2C Bus Control                                      48 pin LCC

OmniVision Technologies, Inc. reserves the right to make changes without further notice to any product herein to improve reliability, function, or
design. OmniVision Technologies, Inc. does not assume any liability arising out of the application or use of any product or circuit described herein;
neither does it convey any license under its patent rights nor the rights of others. No part of this publication may be copied or reproduced, in any
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22                              Version 1.11                                                      14 May 1999
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                                                                                          Preliminary

OV6620/OV6120                                       SINGLE IC CMOS COLOR AND B/W DIGITAL CAMERAS

3. I2C Bus                                                VDD. When the I2C capability is enabled (I2CB = 1), the
                                                          OV6620/OV6120 imager operates as a slave device
Many of the functions and configuration registers in the
OV6620/OV6120 image sensors are available through         that supports up to 400 kbps serial transfer rate using a
the I2C interface. The I2C port is enabled by asserting
the I2CB line (pin 12) through a 10K ohm resistor to      7-bit address/data transfer protocol .

                         1ST BYTE                         2ND BYTE              3RD BYTE

             S SLAVE ID (7 BITS) RW A SUBADDRESS (8 BITS) A              DATA (8 BITS)           AP

                    MSB                      LSB=0                  ACK                          ACK
             START                                                                                       STOP

                                             MASTER TRANSMIT, SLAVE RECEIVE (WRITE CYCLE)

                         1ST BYTE                         2ND BYTE

             S SLAVE ID (7 BITS) RW A SUBADDRESS (8 BITS) A P

                    MSB                      LSB=0                  ACK
             START
                                                                         STOP

                                             MASTER TRANSMIT, SLAVE RECEIVE (DUMMY WRITE CYCLE)

                         1ST BYTE                         2ND BYTE              3RD BYTE

             S SLAVE ID (7 BITS) RW A               DATA (8 BITS)   A           DATA (8 BITS)    1P

                    MSB                      LSB=1                  ACK                                  STOP
             START                                                                               NO ACK IN
                                                                                                 LAST BYTE
                                             MASTER RECEIVE, SLAVE TRANSMIT (READ CYCLE)

                        SLAVE ID - 110CCC0X         S START CONDITION          SLAVE TRANSMIT
                          CS2 (PIN 35)              A ACKNOWLEDGE BIT          MASTER TRANSMIT
                          CS1 (PIN 37)              P STOP CONDITION          MASTER INITIATE
                          CS0 (PIN 34)

X RW BIT, 1: READ, 0:WRITE

                                             Figure 8. I2C Bus Protocol Format

14 May 1999                                         Version 1.11                                               23
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                                                                                        Preliminary

OV6620/OV6120                                            SINGLE IC CMOS COLOR AND B/W DIGITAL CAMERAS

3.1 I2C Bus Protocol Format                                       Standard I2C communications require only two pins:
                                                                  SCL and SDA. SDA is configured as open drain for bi-
In I2C operation, the master must perform the following           directional purpose. A HIGH to LOW transition on the
operations:                                                       SDA while SCL is HIGH indicates a START condition. A
                                                                  LOW to HIGH transition on the SDA while SCL is HIGH
n Generate the start/stop condition                               indicates a STOP condition. Only a master can gener-
n Provide the serial clock on SCL                                 ate START/STOP conditions.
n Place the 7-bit slave address, the RW bit,
                                                                  Except for these two special conditions, the protocol
     and the 8-bit subaddress on SDA                              that SDA remain stable during the HIGH period of the
                                                                  clock, SCL. Each bit is allowed to change state only
The receiver must pull down SDA during the acknowl-               when SCL is LOW (See Figure 9. Bit Transfer on the
edge bit time. During the write cycle, the OV6620/                I2C Bus and Figure 10. Data Transfer on the I2C Bus
OV6120 device returns the acknowledgment and, dur-                below).
ing read cycle, the master returns the acknowledgment
except when the read data is the last byte. If the read           The OV6620/OV6120 I2C supports multi-byte write and
data is the last byte, the master does not perform an             multi-byte read. The master must supply the subad-
acknowledge, indicating to the slave that the read cycle          dress. in the write cycle, but not in the read cycle.
can be terminated. Note that the restart feature is not
supported here.

Within each byte, MSB is always transferred first.
Read/write control bit is the LSB of the first byte.

                         SDA   DATA                      DATA
                         SCL   STABLE                    CHANGE
                                                         ALLOWED

                               Figure 9. Bit Transfer on the I2C Bus

I                                                 RW
                              SLAVE ID
                 SDA

                                                         SUB ADD       DATA

                                                      A             A        A

    SCL

                      S                                                         P

                               Figure 10. Data Transfer on the I2C Bus

24                                                    Version 1.11              14 May 1999
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OV6620/OV6120                              SINGLE IC CMOS COLOR AND B/W DIGITAL CAMERAS

Therefore, the OV6620/OV6120 sensor takes the read            byte cycle, you must insert a single byte write cycle that
subaddress from the previous write cycle. In multi-byte       provides a new subaddress.
write or multi-byte read cycles, the subaddress is auto-
matically increment after the first data byte so that con-    The OV6620/OV6120 imager can be programmed to
tinuous locations can be accessed in one bus cycle. A         one-of-eight slave ID addresses. Function pins CS[2:0]
multi-byte cycle overwrites its original subaddress;          pins 35, 37, 34, respectively).
therefore, if a read cycle immediately follows a multi-

Table 15. Slave ID Addresses

    CS[2:0]          000 001 010 011 100 101 110 111

WRITE ID (hex)       C0   C4           C8            CC       D0                  D4            D8            DC

READ ID (hex)        C1   C5           C9            CD       D1                  D5            D9            DD

The OV6620/OV6120 sensors support both single chip            and the third byte is the data associated with this regis-
and multiple chip configurations. By asserting MULT           ter. Writing to unimplemented subaddress is ignored.
(pin 47) high, the sensor can be programmed for up to         In the read cycle, the second byte is the data associ-
8 slave ID addresses. Asserting MULT low configures           ated with the previous stored subaddress. Reading of
the OV6620/OV6120 imagers for single ID slave ad-             unimplemented subaddress returns unknown.
dress with address C0 for writes and address C1 for
reads. MULT is internally defaulted to a low condition.       3.2 Register Set

In the write cycle, the second byte in I2C bus is the sub-    The table below provides a list and description of avail-
address for selecting the individual on-chip registers,       able I2C registers contained in the OV6620/OV6120
                                                              image sensor.

Table 16. I2C Registers

Subad-  Register          Default  Read/   Descriptions
dress                     (hex)    Write
(hex)

                                           AGC Gain Control

                                           GC[7:6] - unimplemented bit, returns `X' when read.

00             Gain[6:0]  00       RW      GC[5:0] Storage for the current AGC Gain setting.

                                           This register is updated automatically. If AGC is enabled, the internal control stores the optimal
                                              gain value in this register. IF AGC is not enabled, a "00" is stored in this register.

                                           Blue Gain Control

01             Blue[7:0]  80       RW      BLU[7] "0" decrease gain, "1" increase gain.

                                           BLU[6:0] blue channel gain balance value.

                                           Red Gain Control

02             Red[7:0]   80       RW      RED[7] "0" decrease gain, "1" increase gain.

                                           RED[6:0] red channel balance value.

03              Sat       80       RW      Saturation Control
                                              SAT[7:0] saturation adjustment. "FFh"- highest, "00h"-lowest

04              Rsvd04    XX       -       reserved

05              Cnt       48       RW      Contrast Control
                                              CTR[7:0] contrast adjustment. "FFh"-highest, "00h"-lowest

06              Brt       80       RW      Brightness Control
                                              BRT[7:0] brightness adjustment. "FFh"-highest,"00h"-lowest

                                           Sharpness Control

07           Sharpness    C6       RW      SHP[7:4] Threshold of sharpness. Range: 0~80mV, Step: 5 mV

                                           SHP[3:0] Sharpness control. Range: 0 ~ 8x, Step: 0.5x

08              Rsvd08    XX       -       reserved

09              Rsvd09    XX       -       reserved

0A              Rsvd0A    XX       -       reserved

0B              Rsvd0B    XX       -       reserved

14 May 1999                                Version 1.11                                                           25
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OV6620/OV6120                         SINGLE IC CMOS COLOR AND B/W DIGITAL CAMERAS

Subad-  Register    Default    Read/  Descriptions
dress               (hex)      Write
(hex)

                                      White Balance Background: Blue Channel

                                      ABLU[7:6] - rsvd

0C      AWB - Blue  20         R/W    ABLU[5] - Sign bit.
                                         "0" - decrease background blue component

                                      "1" - increase background blue component

                                      ABLU[4:0] - White balance blue ratio adjustment

                                      White Balance Background: Red Channel

                                      ARED[7:6] - rsvd

0D      AWB - Red   20         R/W    ARED[5] - Sign bit.
                                         "0" - decrease background red component

                                      "1" - increase background red component

                                      ABLU[4:0] - White balance red ratio adjustment

                                      Common Control R

0E      COMR        0D         RW     COMR[7] - Analog signal 2x gain control bit. "1" - Additional 2x gain, "0" - normal

                                      COMR[6:0] - Reserved

                                      Common Control S

                                      COMS[7:6] - Reserved

                                      COMS[5:4] - Black expanding level

0F      COMS        05         RW        "00" - 1.2V, "01" - 1.26V, "10" - 1.3V, "11" - 1.4V
                                      COMS[3:2] - Set high threshold level

                                      "00" - 1.9V, "01" - 2.0V, "10" - 2.1V, "11" - 2.2V

                                      COMS[1:0] - Set low threshold level

                                      "00" - 1.3V, "01" - 1.45V, "10" - 1.5V, "11" - 1.6V

                                      Automatic Exposure Control

10      AEC         9A         R      AEC[7:0] - Set exposure time
                                         Interlaced: Tex = Tline x AEC[7:0]

                                      Progressive: Tex = Tline x AEC[7:0] x 2

                                      Clock Rate Control

                                      CLKRC[7:5] Sync output polarity selection

                                      "00" - HSYNC=Neg, CHSYNC=Neg, VSYNC=Pos

11      CLKRC       00         R      "01" - HSYNC=Neg, CHSYNC=Neg, VSYNC=Neg
                                      "10" - HSYNC=Pos, CHSYNC=Neg, VSYNC=Pos

                                      "11" - HSYNC=Pos, CHSYNC=Pos, VSYNC=Pos

                                      CLKRC[5:0] Clock prescaler

                                      CLK = (CLK_main / ((CLKRC[5:0] + 1) x 2)) / 2

                                      Common Control A

                                      COMA[7] - SRST, "1" initiates soft reset. Initiate soft reset. All registers are set to default val-

                                      ues and chip is reset to known state and resumes normal operation. This bit is automatically

                                      cleared after reset.

                                      COMA[6] - MIRR, "1" selects mirror image

12      COMA        24         RW     COMA[5] - VSFR, "1" enables AGC,

                                      COMA[4] - Digital output format, "1" selects 8-bit: Y U Y V Y U Y V

                                      COMA[3] - Select video data output: "1" - select RGB, "0" - select YCrCb

                                      COMA[2] - Auto White Balance "1" - Enable AWB, "0" - Disable AWB

                                      COMA[1] - Color Bar Test Pattern: "1" - Enable color bar test pattern

                                      COMA[0] - reserved

                                      Common Control B

                                      COMB[7] - reserved

                                      COMB[6] - reserved

                                      COMB[5] - Select data format. "1" - Select 8-bit format, Y/CrCb and RGB is multiplexed to 8-bit

13      COMB        01         RW        Y bus, UV bus is tri-stated, "0" - Select 16-bit format
                                      COMB[4] - "1" - enable digital output in CCIR656 format

                                      COMB[3] - CHSYNC output: "1" - Horizontal sync, "0" - composite sync

                                      COMB[2] - "1" - Tristate Y and UV busses. "0" - enable both busses

                                      COMB[1] - "1" - Initiate single frame transfer

                                      COMB[0] - "1" - Enable auto adjust mode

                                      Common Control C

                                      COMC[7] - reserved

                                      COMC[6] - reserved

                                      COMC[5] - QCIF digital output format selection. 1 - 176x144; 0 - 352x288.

14      COMC        00         RW     COMC[4] - Field/Frame vertical sync output in VSYNC port selection: 1 - frame sync, only
                                      ODD field vertical sync; 0 - field vertical sync, effect in Interlaced mode

                                      COMC[3] - HREF polarity selection: 0 - HREF positive effective, 1 - HREF negative.

                                      COMC[2] - gamma selection: 1 - RGB Gamma on ; 0 - gamma is 1.

                                      COMC[1] - reserved

                                      COMC[0] - reserved

26                                    Version 1.11                                                               14 May 1999
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                                                                                             Preliminary

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(hex)

                                      Common Control D

                                      COMD[7] - reserved bit.

                                      COMD[6] - PCLK polarity selection. "0" OV6620 output data at PCLK falling edge and data bus

                                      will be stable at PCLK rising edge; "1" rising edge output data and stable at PCLK falling

15           COMD     01       RW     edge. When OV6620 work as CCIR656 format, COMB4=1, this bit is disable and should

                                      use PCLK rising edge latch data bus.

                                      COMD[5:1] - reserved bit.

                                      COMD[0] - U V digital output sequence exchange control. 1 - UV UV ... for 16-bit, U Y V Y ...

                                      for 8-bit; 0 - V U V U ... for 16Bit and V Y U Y ... for 8 Bit.

                                      Field Slot Division

                                      FSD[7:2] - Field interval selection. Odd Even mode defined by FD[1:0]

                                      000000 - disable digital data output, only output black reference level.

                                      000001 - divide to 2 slots, HREF is active one in every 2 field/frame

                                      000010 - divide to 4 slots, HREF is active one in every 4 field/frame

                                      000100 - divide to 8 slots, HREF is active one in every 8 field/frame

                                      001000 - divide to 16 slots, HREF is active one in every16 field/frame

16           FSD      03       RW     010000 - divide to 32 slots, HREF is active one in every 32 field/frame
                                      100000 - divide to 64 slots, HREF is active one in every 64field/frame

                                      FSD[1:0]- field mode selection. Each frame consists of two fields: Odd & Even, these bits

                                      defines the assertion of HREF in relation to the two fields.

                                      00 - OFF mode; HREF is not asserted in both fields, one exception is the single frame

                                      transfer operation (see the description for the register 13)

                                      01 - ODD mode; HREF is asserted in odd field only.

                                      10 - EVEN mode; HREF is asserted in even field only.

                                      11 - FRAME mode; HREF is asserted in both odd field and even field. FD[7:2] useless.

                                      Horizontal HREF Start

                                      HS[7:0] - selects the starting point of HREF window, each LSB represents two pixels for CIF

                                      resolution mode, one pixels for QCIF resolution mode, this value is set based on an internal

17           HREFST   38       RW     column counter, the default value corresponds to 352 horizontal window. Maximum window

                                      size is 356. see window description below. HS[7:0] programmable range is [38]- [EB], and

                                      should less than HE[7:0]. HS[7:0] should be programmable to value larger than or equal to

                                      [38]. Value larger than [EC] is invalid. See window description below.

                                      Horizontal HREF End

                                      HE[7:0] - selects the ending point of HREF window, each LSB represents two pixels for full

18           HREFEND  EA       RW     resolution and one pixels for QCIF resolution, this value is set based on an internal column
                                      counter, the default value corresponds to the last available pixel. The HE[7:0]

                                      programmable range is [39] - [EC]. HE[7:0] should be larger than HS[7:0] and less than or

                                      equal to [EC]. Value larger than [EC] is invalid. See window description below.

                                      Vertical Line Start

19           VSTRT    03       RW     VS[7:0] - selects the starting row of vertical window, in full resolution mode, each LSB
                                         represents 1 scan line in one frame. see window description below. Min. is [03], max. is [93]

                                      and should less than VE[7:0].

                                      Vertical Line End

1A           VEND     92       RW     VE[7:0]- selects the ending row of vertical window, in full resolution mode, each LSB
                                         represents 1 scan line in one frame, see window description below. Min. is [04], max. is [94]

                                      and should larger than VS[7:0].

                                      Pixel Shift

                                      PS[7:0] - to provide a way to fine tune the output timing of the pixel data relative to that of

                                      HREF, it physically shifts the video data output time late in unit of pixel clock as shown in the

1B           PSHFT    00       RW     figure below. This function is different from changing the size of the window as is defined by

                                      HS[7:0] & HE[7:0] in register 17&18.

                                      Higher than default number shifts the pixel in delay(right) direction, the highest number is

                                      "FF". so maximum shift number is: Late: 256 pixels.

1C           MIDH     7F       R      Manufacture ID Byte: High
                                         MIDH[7:0] - read only, always returns "7F" as manufacturer's ID no.

1D           MIDL     A2       R      Manufacture ID Byte: Low
                                         MIDL[7:0] - read only, always returns "A2" as manufacturer's ID no.

1E           Rsvrd1E  C4       R      reserved

1F           Rsvrd1F  04       R      reserved

14 May 1999                           Version 1.11                                                                                     27
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(hex)

                                      Common Control E

                                      COME[7] - HREF pixel number selection. "1" - HREF include 704 PCLK, every data output

                                      twice.

                                      COME[6] - reserved.

                                      COME[5] - "1" First stage aperture correction enable. Correction strength will be decided by

                                      register [07]. "0" disable first stage aperture correction.

                                      COME[4] - "1" Second stage aperture correction enable. Correction strength and threshold

                                      value will be decided by COMF[7] ~ COMF[4].

                                      COME[3] - AWB smart mode enable. 1 - Drop out pixel when compare pixel red, blue and

                                      green component level to change register [01] and [02], which luminance level is higher than

                                      presetting level and lower than presetting level, this two level is set by register [0F].

20      COME      00           RW     0 - calculate all pixels to get AWB result. Valid only when COMB[0]=1 and COMA[2]=1

                                      COME[2] - AWB stop when field/frame image average luminance level is lower than a

                                      presetting level enable. 1 - enable stop AWB when image luminance level is low. 0 - AWB is

                                      independent with field/frame luminance level. Valid only when COMB0=1 and COMA[2]=1.

                                      Average compare level is set by GAM[7:5].

                                      COME[1] - AWB fast/slow mode selection. "1" - AWB is always fast mode, that is register [01]

                                      and [02] is changed every field/frame. "0" AWB is slow mode, [01] and [02] change every 16/

                                      64 field/frame decided by COMK[1]. When AWB enable, COMA[2]=1, AWB is working as

                                      fast mode at first 1024 field/frame, than as slow mode later.

                                      COME[0] - Digital output driver capability increase selection: "1" Double digital output driver

                                      current; "0" low output driver current status.

                                      Y Channel Offset Adjustment

                                      YOFF[7] - Offset adjustment direction 0 - Add Y[6:0]; 1 -Substrate Y[6:0].

                                      YOFF[6:0] -Y channel digital output offset adjustment. Range: +127mV ~ -127mV. If

21      YOFF      80           RW     COMG[2]=0, this register will be updated by internal auto A/D BLC circuit, and write a value
                                      to this register with I2C has no effect. If COMG[2]=1, Y channel offset adjustment will use

                                      the register stored value which can be changed by I2C. If COMF[1]=0, this register has no

                                      adjustment effect to A/D output data. If output RGB raw data, this register will adjust R/G/B

                                      data.

                                      U Channel Offset Adjustment

                                      UOFF[7]: - Offset adjustment direction: 0 - Add U[6:0]; 1 -Substrate U[6:0].

                                      UOFF[6:0] - U channel digital output offset adjustment. Range: +128mV ~ -128mV. If

22      UOFF      80           RW     COMG[2]=0, this register will be updated by internal auto A/D BLC circuit, and write a value
                                      to this register with I2C has no effect. If COMG[2]=1, U channel offset adjustment will use

                                      the register stored value which can be changed by I2C. If COMF[1]=1, this register has no

                                      effect to A/D output data. If output RGB raw data, this register will adjust R/G/B data.

                                      Reference Control

23      REFC      04           RW     REFC[7:6] - Select different crystal circuit power level (11 = minimum).
                                      REFC[5:4] - reserved

                                      REFC[3:0]: Reference Voltage range selection. 2.5V - 3.5V and step is 0.0625V.

                                      Automatic Exposure Control: Bright Pixel Ratio Adjustment

                                      AEW[7:0] - Used as calculate bright pixel ratio. OV6620 AEC algorithm is count whole field/

                                      frame bright pixel (its luminance level is higher than a fixed level) and black pixel (its

                                      luminance level is lower than a fixed level) number. When bright/black pixel ratio is same as

                                      the ratio defined by register [25] and [26], image stable. This register is used to define bright

24      AEW       33           RW     pixel ratio, default is 25%, each LSB represent step: 1.3% Change range is: [01] ~ [CA];

                                      Increase AEW[7:0] will increase bright pixel ratio. For same light condition, the image

                                      brightness will increase if AEW[7:0] increase.

                                      Note: AEW[7:0] must combine with register [26] AEB[7:0]. The relation must be as

                                              follows:     AEW[7:0] + AEB[7:0] > [CA].

                                      Automatic Exposure Control: Black Pixel Ration Adjustment

                                      AEB[7:0] - used as calculate black pixel ratio. OV6620 AEC algorithm is count whole field/

                                      frame bright pixel (its luminance level is higher than a fixed level) and black pixel (its

                                      luminance level is lower than a fixed level) number. When bright/black pixel ratio is same as

                                      the ratio defined by register [25] and [26], image stable. This register is used to define black

25      AEB       97           RW     pixel ratio, default is 75%, each LSB represent step: 1.3%; Change range is: [01] ~ [CA];

                                      Increase AEB[7:0] will increase black pixel ratio. For same light condition, the image

                                      brightness will decrease if AEB[7:0] increase.

                                      Note: AEB[7:0] must e combined with register [25] AEW[7:0]. The relation must be as
                                               follows: EW[7:0] + AEB[7:0] > [CA].

28                                    Version 1.11                                                                  14 May 1999
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(hex)

                                      Common Control F

                                      COMF[7:6] - Second aperture correction threshold selection.

                                      [00] - Difference of neighbor pixel luminance is larger than 8 mV, correction on.

                                      [01] - 16 mV.

                                      [10] - 32 mV.

                                      [11] - 64 mV.

                                      COMF[5:4] - Second aperture correction strength selection.

26           COMF   B0         RW     [00] and [01] - Strength is 50% of difference of neighbor pixel luminance.

                                      [10] - 100%.

                                      [11] - 200%.

                                      COMF[3] - UV BLC swap. "1" swap; "0" no swap.

                                      COMF[2] - Digital data MSB/LSB swap. "1" LSB->Bit7, MSB->Bit0; "0" normal.

                                      COMF[1] - "1" A/D Black level calibration enable. "0" Disable A/D BLC.

                                      COMF[0] - "1" Output first 4 line black level before valid data output. HREF number will

                                      increase 4 relatively. "0" no black level output.

                                      Common Control G

                                      COMG[7] - reserved

                                      COMG[6] - reserved.

                                      COMG[5] - Select CKOUT pin output V flag. 1 - CKOUT output V flag signal. CKOUT=1,

                                      means related UV channel output V component (or Red component), CKOUT=0 pointed to

                                      U component (or Blue component). 0 - CKOUT output buffered XCLK2

                                      COMG[4] - reserved.

27           COMG   A0         RW     COMG[3] - reserved

                                      COMG[2] - "1" A/D offset adjustment manually mode enable: 1 - A/D data will be add/substrate

                                      a value defined by register [21] and [22], which content is written by I2C. 0 - A/D data will be

                                      added/substrate a value defined by register [21] and [22], which is updated by internal

                                      circuit.

                                      COMG[1] - Digital output full range selection. OV6620 output data value range is [10] - [F0], if

                                      COMG[1] -1, range change to [01] - [FE] with signal overshoot and undershoot level.

                                      COMG[0] - reserved.

                                      Common Control H

                                      COMH[7]: - "1" selects One-Line RGB raw data output format, "0" selects normal two-line RGB

                                      raw data output, effective only in Progressive Scan mode.

                                      COMH[6]: - "1" enable Black/White mode. When OV6620 working as BW camera, its vertical

                                      resolution will be higher than color mode. At this mode, can't set OV6620 working at 8 bit

                                      output mode. OV6620 output data YUV/RGB from Y port. UV port will be tri-state. COMB[5]

                                      and COMB[4] will be set to "0". "0" normal color mode.

                                      COMH[5]: - reserved.

                                      COMH[4]: - Freeze AEC/AGC value, effective only when COMB0=1. "1" - register [00] and [10]

28           COMH   01         RW     will not be updated and hold latest value. "0" - AEC/AGC normal working status.

                                      COMH[3]: - AGC disable. 1 - when COMB[0]=1 and COMA[5]=1, internal circuit will not update

                                      register [00], register [00] will kept latest updated value before COMH[3]=1. 0 - when

                                      COMB0=1 and COMA[5]=1, register [00] will be updated by internal algorithm.

                                      COMH[2]: - RGB raw data output YG format: 1 - Y channel G, UV channel B R; 0 - Y channel:

                                      G R G R..., UV channel B G B G....

                                      COMH[1]: - Gain control bit. "1" Double PreAmp gain to 12dB. "0" PreAmp gain is 6dB.

                                      COMH[0]: - High gain mode. "1" - AGC maximum gain is 24dB. AGC step is 1/8. "0" AGE

                                      maximum gain is 18dB, AGC step is 1/16. Only effective when COMB[0]=1, COMA[5]=1 and

                                      COMH[3]=0.

                                      Common Control I

                                      COMI[7]: - AEC disable. "1" If COMB[0]=1, AEC stop and register [10] value will be held at last

                                      AEC value and not be updated by internal circuit. "0" - if COMB[0]=1, register [10] value will

                                      be updated by internal circuit

                                      COMI[6]: - Slave mode selection. "1" slave mode, use external Sync and Vsync; "0" master

29           COMI   00         RW        mode
                                      COMI[5]: - reserved

                                      COMI[4]: - reserved

                                      COMI[3]: - Central 1/4 image area rather whole image used to calculate AEC/AGC. "0" use

                                      whole image area to calculate AEC/AGC.

                                      COMI[2]: - reserved

                                      COMI[1:0] - Version flag. For Version A, value is [00], these two bits can only be read.

                                      Frame Rate Adjust High

                                      FRARH[7] - Frame Rate adjustment enable bit. "1" Enable.

                                      FRARH[6] - reserved

                                      FRARH[5] - Highest 1bit of frame rate adjust control byte. see explanation below.

2A           FRARH  84         RW     FRARH[4] - reserved

                                      FRARH[3] - Y channel brightness adjustment enable. When COMF[2]=1 active.

                                      FRARH[2] - reserved

                                      FRARH[1] - "1" When in Frame exposure mode, only One frame data output.

                                      FRARH[0] - reserved

14 May 1999                           Version 1.11                                                                                29
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                                                                                            Preliminary

OV6620/OV6120                          SINGLE IC CMOS COLOR AND B/W DIGITAL CAMERAS

Subad-  Register       Default  Read/  Descriptions
dress                  (hex)    Write
(hex)

                                       Frame Rate Adjust Low

2B      FRARL          5E       RW     FRARL[7:0] - Lowest 8 bit of frame rate adjust control byte. Frame rate adjustment resolution
                                          is 0.21%. Control byte is 10 bit. Every LSB equal decrease frame rate 0.21%. Range is

                                       0.21% - 109%. IF frame rate adjustment enable, COME7 must set to "0".

2C      Rsvd2C         88       RW reserved

                                       Common Control J

                                       COMJ[7:5] - reserved

                                       COMJ[4] - Enable auto black expanding mode.

                                       COMJ[3] - "1" = White Balance update when AGC/AEC stable. "0" = White Balance register

2D      COMJ           03       RW        update independent with AEC/AGC.
                                       COMJ[2] - Band filter enable. After adjust frame rate to match indoor light frequency, this bit

                                       enable a different exposure algorithm to cut light band induced by fluorescent light.

                                       COMJ[1] - reserved

                                       COMJ[0] - A/D U and V BLC separate mode. "1" = U and V offset cancelled by different

                                       register. "0" = U V offset cancelled by one common register [2E].

                                       V Channel Offset Adjustment

                                       VCOFF[7]: Offset adjustment direction: "0" = Add V[6:0]; "1" = Substrate V[6:0].

                                       VCOFF[6:0] - V channel digital output offset adjustment. Range: +128mV ~ -128mV. If

2E      VCOFF          80       RW     COMG[2]=0, this register will be updated by internal auto A/D BLC circuit, and write a value
                                       to this register with I2C has no effect. If COMG[2] =1, V channel offset adjustment will use

                                       the register stored value which can be changed by I2C. If COMF[1] =1, this register has no

                                       effect to A/D output data. If output RGB raw data, this register will adjust R/G/B data.

2F-32   Rsvd2F-Rsvd32  xx       -      Reserved
33             CPP
                                       Color Processing Parameter Control
34             BIAS
35           Rsvd35    00       RW     CPP[7:6] - reserved
36           Rsvd36                    CPP[5] - Luminance gamma on/off. "1" - luminance gamma on; "0" - luminance gamma is 1.
37           Rsvd37
                                       CPP[4:0] - reserved

                                       Bias Adjustment

                       A2       RW     BIAS[7:6] - A/D reference level adjustment. [00] - 110% internal full signal range; [01] - 120%,
                                          [10] - 130%, [11] - 140%.

                                       BIAS[5:0] - reserved

                       80       RW reserved

                       48       RW reserved

                       41       RW reserved

                                       Common Control K

                                       COMK[7] - HREF edge latched by PCLK falling edge (When COMD[6] = 0). "0" HREF edge is

                                       10 ns after PCLK rising edge.

                                       COMK[6] - Output port drive current additional 2x control bit.

                                       COMK[5] - reserved.

                                       COMK[4] - ZV port Vertical timing selection. "1" VSYNC output ZV port vertical sync signal.

38      COMK           81       RW        "0" = normal TV vertical sync signal.
                                       COMK[3] - Quick stable mode when camera mode change. After relative control bit set, the

                                       first VS will be the stable image with suitable AEC/AWB setting. "0" - slow mode, after mode

                                       change need more field/frame to get stable AEC/AWB setting image.

                                       COMK[2] - reserved

                                       COMK[1] - AWB stable time selection when in slow mode. "1" - 4 times less time needed to get

                                       stable AWB setting when in slow AWB mode.

                                       COMK[0] -reserved.

                                       Common Control L

                                       COML[7] - reserved

                                       COML[6] - PCLK output timing selection. 1 -- PCLK valid only when HREF is high; 0 -- PCLK is

                                       free running.

                                       COML[5] - Vertical sync selection, 1 -- Same period between 1st HREF and VS falling edge in

39      COML           00       RW     two field; 0 - Different timing period between 1st HREF and VS falling edge

                                       COML[4] - "1" select CHSYNC output from HREF port. "0" normal

                                       COML[3] - "1" select HREF output from CHSYNC port. "0" normal

                                       COML[2] - Tristate all control signal output (FODD, CHSYNC, HREF, PCLK)

                                       COML[1] - Highest 1 bit of horizontal sync starting position, combined with register [3A]

                                       COML[0] - Highest 1 bit of horizontal sync ending position, combined with register [3B]

                                       Horizontal Sync Start Position

3A      HSST           0F       RW     HSST[7:0] - lower 8 bit of horizontal sync starting position, combined with register bit of

                                       COML[1], total 9 bit control. range: [00] -- [FF]. HSEND[8:0] must less than HSST[8:0]

                                       Horizontal Sync End Position

3B      HSEND          3C       RW     HEND[7:0] - lower 8 bit of horizontal sync ending position, combined with register bit of

                                       COML[0], total 9 bit control. range: [00] -- [FF]. HSEND[8:0] must be larger than HSST[8:0]

30                                     Version 1.11                                                             14 May 1999
        OMNIVISION TECHNOLOGIES, Inc.                                                       Advanced Information
                                                                                                             Preliminary

        OV6620/OV6120                                  SINGLE IC CMOS COLOR AND B/W DIGITAL CAMERAS

Subad-  Register         Default  Read/  Descriptions
dress                    (hex)    Write
(hex)

                                         Common Control M

                                         COMM[7:5] - Select minimum AEC number if Banding filter enable. [000] -- 1 field, [001] -- 1/2;

                                         [010] -- 1/4; [011] -- 1/8; [100] -- 1/16; [101]~[111] -- 1/32;

3C      COMM             21       RW     COMM[4] - AEC/AGC change mode selection
                                         COMM[3] - AEC/AGC change mode selection

                                         COMM[2] - AEC/AGC change fastest mode

                                         COMM[1] - AEC/AGC change fast mode

                                         COMM[0] - AEC/AGC change slowest mode

                                         Common Control N

                                         COMN[7] - Enable one frame drop when AEC change to keep data valid when Banding filter

3D      COMN             08       RW        mode enable.
                                         COMN[6:4] - reserved

                                         COMN[3] - Enable 50 Hz PAL video timing, so VTO analog signal can be displayed on TV

                                         COMN[2:0] - reserved

                                         Common Control O

                                         COMO[7] - Input main clock divided by 2 or 4 selection. 1 -- 2; 0 -- 4

                                         COMO[6:5] - reserved

3E      COMO             80       RW     COMO[4] - Select 4 bit nibble mode output
                                         COMO[3] - reserved

                                         COMO[2] - Enable Minimum exposure time is 4 line. Default is 1 line

                                         COMO[1] - reserved

                                         COMO[0] - reserved

                                         Common Control P

                                         COMP[7] - reserved

                                         COMP[6] - Output main clock output from FODD port

3F      COMP             02       RW     COMP[5] - reserved
                                         COMP[4] - Software whole chip power down enable, can be waked up by disable this bit

                                         COMP[3:2] - reserved

                                         COMP[1] - CCIR656 output control

                                         COMP[0] - Reset internal timing circuit without reset AEC/AGC/AWB value

40      Rsvd40 - Rsvd4C  XX       -      reserved

                                         YUV Matrix Control (Main)

                                         YMXA[7:5] - reserved

                                         YMXA[4:3] - YUV/YCrCB selection:

4D      YMXA             02       RW     [00] U = u, V = v
                                         [01] U = 0.938u, V = 0.838v

                                         [10] U = 0.563u, V = 0.714v

                                         [11] U = 0.5u, V = 0.877v

                                         YMXA[2:0] - Reserved

4E      Rsvd4E           XX       -      reserved

                                         YUV Matrix Control (Secondary)

                                         YMXB[7:6] - Y channel delay selection: 0 ~ 3 tp

4F      YMXB             00       RW     YMXB[5:4] - UV delay selection: 0 ~ 6 tp
                                         YMXB[3:2] - Select UV average mode. [00] & [10]: U0/V0 (no delay); [01] -- 3 point average;

                                         [11] -- 5 point average mode

                                         YMXB[1:0] - Color killer control: [00]:2.4v;[01]:2.6v;[10]:2.8v;[11]:3.0v

50      Rsvd50 - Rsvd53  XX       -      reserved

        14 May 1999                                Version 1.11                                                                           31
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