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OMAP3515DCBB

器件型号:OMAP3515DCBB
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Texas Instruments
厂商官网:http://www.ti.com/
标准:
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器件描述

Processors - Application Specialized Applications Proc

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Texas Instruments
产品种类:
Product Category:
Processors - Application Specialized
Shipping Restrictions:This product may require additional documentation to export from the United States.
RoHS:YES
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
FCBGA-515
系列:
Series:
OMAP3515
应用:
Application:
Application Processors
Core:ARM Cortex A8
Number of Cores:1 Core
Data Bus Width:32 bit
Maximum Clock Frequency:600 MHz
L1 Cache Instruction Memory:16 kB
L1 Cache Data Memory:16 kB
工作电源电压:
Operating Supply Voltage:
985 mV to 1.35 V
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 105 C
Memory Type:L1/L2 Cache, ROM, SRAM
商标:
Brand:
Texas Instruments
Data RAM Size:64 kB
Data ROM Size:112 kB
接口类型:
Interface Type:
1-Wire, I2C, SPI, UART, USB
I/O Voltage:1.8 V, 3 V
Instruction Type:Fixed/Floating Point
L2 Cache Instruction / Data Memory:256 kB
Moisture Sensitive:Yes
Number of Timers/Counters:12 x 32 bit
Processor Series:Sitara
产品类型:
Product Type:
Processors - Application Specialized
工厂包装数量:
Factory Pack Quantity:
168
子类别:
Subcategory:
Processors - Application Specialized
商标名:
Tradename:
Sitara
看门狗计时器:
Watchdog Timers:
Watchdog Timer

文档预览

OMAP3515DCBB器件文档内容

                                                                                     OMAP3515, OMAP3503

www.ti.com                                                                                            SPRS505H FEBRUARY 2008 REVISED OCTOBER 2013

            OMAP3515 and OMAP3503 Applications Processors

                                   Check for Samples: OMAP3515, OMAP3503

1 OMAP3515 and OMAP3503 Applications Processors

1.1 Features                                                                            256-KB L2 Cache
                                                                                     112KB of ROM
12                                                                                    64KB of Shared SRAM
                                                                                     Endianess:
OMAP3515 and OMAP3503 Devices:
    OMAPTM 3 Architecture                                                               ARM Instructions Little Endian
    MPU Subsystem                                                                      ARM Data Configurable
       Up to 720-MHz ARM CortexTM-A8 Core                                          External Memory Interfaces:
       NEONTM SIMD Coprocessor                                                         SDRAM Controller (SDRC)
    PowerVR SGXTM Graphics Accelerator
       (OMAP3515 Device Only)                                                                16- and 32-Bit Memory Controller with
       Tile-Based Architecture Delivering up to                                               1GB of Total Address Space
           10 MPoly/sec
       Universal Scalable Shader Engine: Multi-                                           Interfaces to Low-Power Double Data
           threaded Engine Incorporating Pixel and                                              Rate (LPDDR) SDRAM
           Vertex Shader Functionality
       Industry Standard API Support:                                                      SDRAM Memory Scheduler (SMS) and
           OpenGLES 1.1 and 2.0, OpenVG1.0                                                      Rotation Engine
       Fine-Grained Task Switching, Load
           Balancing, and Power Management                                              General Purpose Memory Controller (GPMC)
       Programmable High-Quality Image Anti-                                              16-Bit-Wide Multiplexed Address and
           Aliasing                                                                             Data Bus
    Fully Software-Compatible with ARM9TM                                                   Up to 8 Chip-Select Pins with 128-MB
    Commercial and Extended Temperature                                                        Address Space per Chip-Select Pin
       Grades                                                                               Glueless Interface to NOR Flash, NAND
                                                                                                Flash (with ECC Hamming Code
ARM Cortex-A8 Core                                                                            Calculation), SRAM, and Pseudo-SRAM
    ARMv7 Architecture                                                                      Flexible Asynchronous Protocol Control
       TrustZone                                                                             for Interface to Custom Logic (FPGA,
       Thumb-2                                                                               CPLD, ASICs, and so forth)
       MMU Enhancements                                                                   Nonmultiplexed Address and Data Mode
    In-Order, Dual-Issue, Superscalar                                                          (Limited 2-KB Address Space)
       Microprocessor Core
    NEON Multimedia Architecture                                                    System Direct Memory Access (sDMA)
    Over 2x Performance of ARMv6 SIMD                                                  Controller (32 Logical Channels with
    Supports Both Integer and Floating-Point                                           Configurable Priority)
       SIMD
    Jazelle RCT Execution Environment                                              Camera Image Signal Processor (ISP)
       Architecture                                                                      CCD and CMOS Imager Interface
    Dynamic Branch Prediction with Branch                                              Memory Data Input
       Target Address Cache, Global History                                              BT.601 (8-Bit) and BT.656 (10-Bit) Digital
       Buffer, and 8-Entry Return Stack                                                     YCbCr 4:2:2 Interface
    Embedded Trace Macrocell (ETM) Support                                              Glueless Interface to Common Video
       for Noninvasive Debug                                                                Decoders
                                                                                        Resize Engine
ARM Cortex-A8 Memory Architecture:                                                         Resize Images From 1/4x to 4x
    16-KB Instruction Cache (4-Way Set-                                                    Separate Horizontal and Vertical Control
       Associative)
    16-KB Data Cache (4-Way Set-Associative)                                        Display Subsystem
                                                                                        Parallel Digital Output
                                                                                             Up to 24-Bit RGB

1

           Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of
           Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.
All trademarks are the property of their respective owners.

2

PRODUCTION DATA information is current as of publication date. Products conform to   Copyright 20082013, Texas Instruments Incorporated
specifications per the terms of the Texas Instruments standard warranty. Production
processing does not necessarily include testing of all parameters.
OMAP3515, OMAP3503

SPRS505H FEBRUARY 2008 REVISED OCTOBER 2013                                                                                            www.ti.com

       HD Maximum Resolution                            Three Master and Slave High-Speed Inter-
       Supports Up to 2 LCD Panels                         Integrated Circuit (I2C) Controllers
       Support for Remote Frame Buffer
                                                       Removable Media Interfaces:
           Interface (RFBI) LCD Panels                   Three Multimedia Card (MMC)/Secure Digital
    2 10-Bit Digital-to-Analog Converters (DACs)            (SD) with Secure Data I/O (SDIO)

       Supporting:                                     Comprehensive Power, Reset, and Clock
       Composite NTSC and PAL Video                    Management
       Luma and Chroma Separate Video (S-               SmartReflexTM Technology
                                                          Dynamic Voltage and Frequency Scaling
           Video)                                            (DVFS)
    Rotation 90-, 180-, and 270-Degrees
    Resize Images From 1/4x to 8x                     Test Interfaces
    Color Space Converter                               IEEE 1149.1 (JTAG) Boundary-Scan
    8-Bit Alpha Blending                                    Compatible
Serial Communication                                    ETM Interface
    5 Multichannel Buffered Serial Ports                Serial Data Transport Interface (SDTI)

       (McBSPs)                                        12 32-Bit General-Purpose Timers
       512-Byte Transmit and Receive Buffer          2 32-Bit Watchdog Timers
                                                       1 32-Bit 32-kHz Sync Timer
           (McBSP1, McBSP3, McBSP4, and                Up to 188 General-Purpose I/O (GPIO) Pins
           McBSP5)
       5-KB Transmit and Receive Buffer                (Multiplexed with Other Device Functions)
           (McBSP2)                                    65-nm CMOS Technologies
       SIDETONE Core Support (McBSP2 and             Package-On-Package (POP) Implementation for
           McBSP3 Only) For Filter, Gain, and Mix
           Operations                                    Memory Stacking (Not Available in CUS
       Direct Interface to I2S and PCM Device          Package)
           and TDM Buses                               Discrete Memory Interface (Not Available in
       128-Channel Transmit and Receive Mode           CBC Package)
    Four Master or Slave Multichannel Serial          Packages:
       Port Interface (McSPI) Ports                      515-pin s-PBGA Package (CBB Suffix),
    High-, Full-, and Low-Speed USB OTG
       Subsystem (12- and 8-Pin ULPI Interface)              .5-mm Ball Pitch (Top), .4-mm Ball Pitch
    High-, Full-, and Low-Speed Multiport USB               (Bottom)
       Host Subsystem                                     515-pin s-PBGA Package (CBC Suffix),
       12- and 8-Pin ULPI Interface or 6-, 4-, and         .65-mm Ball Pitch (Top), .5-mm Ball Pitch
           3-Pin Serial Interface                            (Bottom)
       Supports Transceiverless Link Logic             423-pin s-PBGA Package (CUS Suffix),
           (TLL)                                             .65-mm Ball Pitch
    One HDQTM/1-Wire Interface                      1.8-V I/O and 3.0-V (MMC1 Only),
    Three UARTs (One with Infrared Data                 0.985-V to 1.35-V Adaptive Processor Core
       Association [IrDA] and Consumer Infrared          Voltage
       [CIR] Modes)                                      0.985-V to 1.35-V Adaptive Core Logic Voltage
                                                         Note: These are default Operating Performance
                                                         Point (OPP) voltages and could be optimized to
                                                         lower values using SmartReflex AVS.

1.2 Applications
Portable Navigation Devices
Portable Media Player
Digital Video Camera
Portable Data Collection
Point-of-Sale Devices
Gaming
Web Tablet
Smart White Goods
Smart Home Controllers

2  OMAP3515 and OMAP3503 Applications Processors              Copyright 20082013, Texas Instruments Incorporated

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1.3 Description

         OMAP3515 and OMAP3503 devices are based on the enhanced OMAP 3 architecture.

         The OMAP 3 architecture is designed to provide best-in-class video, image, and graphics processing
         sufficient to support the following:
          Streaming video
          Video conferencing
          High-resolution still image

         The device supports high-level operating systems (HLOSs), such as:
          Linux
          Windows CE
          AndroidTM

         This OMAP device includes state-of-the-art power-management techniques required for high-performance
         mobile products.

         The following subsystems are part of the device:
          Microprocessor unit (MPU) subsystem based on the ARM Cortex-A8 microprocessor
          PowerVR SGX subsystem for 3D graphics acceleration to support display (OMAP3515 device only)
          Camera image signal processor (ISP) that supports multiple formats and interfacing options connected

             to a wide variety of image sensors
          Display subsystem with a wide variety of features for multiple concurrent image manipulation, and a

             programmable interface supporting a wide variety of displays. The display subsystem also supports
             NTSC and PAL video out.
          Level 3 (L3) and level 4 (L4) interconnects that provide high-bandwidth data transfers for multiple
             initiators to the internal and external memory controllers and to on-chip peripherals

         The device also offers:
          A comprehensive power- and clock-management scheme that enables high-performance, low-power

             operation, and ultralow-power standby features. The device also supports SmartReflex adaptative
             voltage control. This power-management technique for automatic control of the operating voltage of a
             module reduces the active power consumption.
          Memory-stacking feature using the package-on-package (POP) implementation (CBB and CBC
             packages only)

         OMAP3515 and OMAP3503 devices are available in a 515-pin s-PBGA package (CBB suffix), 515-pin s-
         PBGA package (CBC suffix), and a 423-pin s-PBGA package (CUS suffix). Some features of the CBB and
         CBC packages are not available in the CUS package. (See Table 1-1 for package differences).

         This data manual presents the electrical and mechanical specifications for the OMAP3515 and
         OMAP3503 applications processors. The information in this data manual applies to both the commercial
         and extended temperature versions of the OMAP3515 and OMAP3503 applications processors unless
         otherwise indicated. This data manual consists of the following sections:
          Section 2, Terminal Description: assignment, electrical characteristics, multiplexing, and functional

             description
          Section 3, Electrical Characteristics: power domains, operating conditions, power consumption, and

             DC characteristics
          Section 4, Clock Specifications: input and output clocks, DPLL and DLL
          Section 5, Video DAC Specifications
          Section 6, Timing Requirements and Switching Characteristics
          Section 7, Package Characteristics: thermal characteristics, device nomenclature, and mechanical data

             for available packaging

Copyright 20082013, Texas Instruments Incorporated  OMAP3515 and OMAP3503 Applications Processors  3

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SPRS505H FEBRUARY 2008 REVISED OCTOBER 2013                                                                    www.ti.com

1.4 Functional Block Diagram

   Figure 1-1 shows the functional block diagram of the OMAP3515 and OMAP3503 applications processors.

   OMAP Applications Processor                                                   CVBS
                                                                                    or
                                                                  LCD Panel                         Camera
                                                                                S-Video            (Parallel)

                    MPU                                           Parallel      Amp                 Camera     HS USB
                Subsystem                                                        TV                    ISP       Host
               ARM Cortex-                                                                                       (with
                A8TM Core       POWERVR               32           Dual Output 3-Layer               Image       USB
               16K/16K L1$          SGXTM         Channel           Display Processor               Capture      TTL)
                                                  System          (1xGraphics, 2xVideo)            Hardware       HS
                     L2$         Graphics                           Temporal Dithering               Image       USB
                    256K        Accelerator         DMA           SDTVQCIF Support                  Pipeline     OTG
                                (3515 Only)
                                                                                                       and
                                                                                                    Preview

               64           64  32               32 32 32         32                               64          32

               Async

               64           64

               L3 Interconnect Network-Hierarchial, Performance, and Power Driven

           32          32             64                  32  32                           32

      64K        112K          SMS:                GPMC:                        L4 Interconnect
   On-Chip     On-Chip        SDRAM               General
                             Memory               Purpose                      Peripherals:              System
     RAM         ROM        Scheduler/            Memory            3xUART, 3xHigh-Speed I2C,           Controls
     2KB         80KB        Rotation            Controller
    Public/    Secure/                             NAND/                         5xMcBSP                  PRCM
     62KB        32KB         SDRC:                               (2x with Sidetone/Audio Buffer)  2xSmartReflexTM
   Secure       BOOT          SDRAM                 NOR
                             Memory                Flash,                  4xMcSPI, 6xGPIO,              Control
                            Controller             SRAM              3xHigh-Speed MMC/SDIO,              Module

                                                                               HDQ/1 Wire,              External
                                                                               2xMailboxes            Peripherals
                                                                        12xGPTimers, 2xWDT,            Interfaces
                                                                             32K Sync Timer

                                External and                                Emulation
                            Stacked Memories                      Debug: SDTI, ETM, JTAG,

                                                                        CoresightTM DAP

               Figure 1-1. OMAP3515 and OMAP3503 Device Functional Block Diagram

4  OMAP3515 and OMAP3503 Applications Processors                                Copyright 20082013, Texas Instruments Incorporated

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            Table 1-1. Differences Between CBB, CBC, and CUS Packages

            FEATURE                    CBB PACKAGE                        CBC PACKAGE                       CUS PACKAGE
        Pin Assignments
Package-On-Package (POP)    For CBB package pin                For CBC package pin               For CUS package pin
                            assignments see Table 2-1, Ball    assignments see Table 2-2, Ball   assignments see Table 2-3, Ball
             Interface      Characteristics (CBB Pkg.)         Characteristics (CBC Pkg.)        Characteristics (CUS Pkg.)
Discrete Memory Interface
                            POP interface supported            POP interface supported           POP interface not available
              GPMC
                            Discrete Memory Interface          Discrete Memory Interface not     Discrete Memory Interface
              UART1         supported                          supported                         supported

              UART2         Eight chip-select pins available   Eight chip-select pins available  Chip-select pins gpmc_ncs1 and
                                                                                                 gpmc_ncs2 are not available
             McBSP3         Four wait pins available           Four wait pins available
                                                                                                 Wait pins gpmc_wait1 and
            GP Timer        CTS signal is available on 3 pins  The following signals are either  gpmc_wait2 are not available
                            (triple muxed): uart1_cts (AG22 /  available on two (double muxed)
             McBSP4         W8 / T21), uart1_rts (AH22 /       or three pins (triple muxed):     CTS signal is available on 3 pins
         HSUSB3_TLL         AA9), uart1_tx (F28 / Y8 / AE7),   uart1_cts (AE21 / T19 / W2),      (triple muxed): uart1_cts (AC19 /
          MM_FSUSB3         uart1_rx (E26 / AA8)               uart1_rts (AE22 / R2), uart1_rx   AC2 / AA18), uart1_rts (W6 /
                                                               (H3 / H25 / AE4), uart1_tx (L4 /  AB19), uart1_tx (E23 / V7 / AC3),
              McSPI1                                           G26)                              uart1_rx (D24 / W7)
               MMC3
                            The following signals are          The following signals are         The following signals are
                            available on two pins (double      available on two pins (double     available on one pin only:
                            muxed): uart2_cts (AF6/AB26),      muxed): uart2_cts (Y24/P3),       uart2_cts (V6), uart2_rts (V5),
                            uart2_rts (AE6/AB25), uart2_tx     uart2_rts (AA24/N3), uart2_tx     uart2_tx (W4), uart2_rx (V4)
                            (AF5/AA25), uart2_rx               (AD22/U3), uart2_rx (AD21/W3)
                            (AE5/AD25)                                                           The following signals are
                                                                                                 available on two pins only
                            The following signals are          The following signals are         (double muxed): mcbsp3_dx
                                                                                                 (V6/W18), mcbsp3_dr (V5/Y18),
                            available on three pins (triple    available on two pins (triple     mcbsp3_clkx (W4/V18), and
                                                                                                 mcbsp3_fsx (V4/AA19)
                            muxed): mcbsp3_dx (AF6 / AB26 muxed): mcbsp3_dx (U17/ Y24/
                                                                                                 The following signals are
                            / V21), mcbsp3_dr (AE6 / AB25 / P3), mcbsp3_dr (T20/ AA24 /          available on two pins only
                                                                                                 (double muxed): gpt8_pwm_evt
                            U21), mcbsp3_clkx (AF5 / AA25 / N3), mcbsp3_clkx (T17/ AD22 /        (G4/M4), gpt9_pwm_evt (F4/N4),
                                                                                                 gpt10_pwm_evt (G5/N3), and
                            W21), and mcbsp3_fsx (AE5 / U3), mcbsp3_fsx (P20/ AD21 /             gpt11_pwm_evt (F3/M5)

                            AD25 / K26)                        W3)                               The following signals are
                                                                                                 available on one pin only:
                            The following signals are          The following signals are         mcbsp4_clkx (F4), mcbsp4_dr
                            available on three pins (triple    available on three pins (triple   (G5), mcbsp4_dx (F3),
                            muxed): gpt8_pwm_evt (N8 /         muxed): gpt8_pwm_evt              mcbsp4_fsx (G4)
                            AD25 / V3), gpt9_pwm_evt (T8 /     (C5/AD21/V9), gpt9_pwm_evt
                            AB26 / Y2), gpt10_pwm_evt (R8      (B4/W8/Y24),                      Not supported
                            / AB25 / Y3), and                  gpt10_pwm_evt(C4/U8/AA24),
                            gpt11_pwm_evt (P8 / AA25 / Y4)     gpt11_pwm_evt(B5/V8/AD22)         Not supported

                            The following signals are          The following signals are         Chip-select pins mcspi1_cs1 and
                            available on two pins (double      available on two pins (double     mcspi_cs2 are not available
                            muxed): mcbsp4_clkx (T8/AE1),      muxed): mcbsp4_clkx (B4 / V3),
                            mcbsp4_dr (R8/AD1),                mcbsp4_dr (C4 / U4),              The following signals are
                            mcbsp4_dx (P8/AD2),                mcbsp4_dx (B5 / R3),              available on one pin only:
                            mcbsp4_fsx (N8/AC1)                mcbsp4_fsx (C5 / T3)              mmc3_cmd (AD3), and
                                                                                                 mmc3_clk (AC1)
                            Supported                          Supported

                            Supported                          Supported

                            Four chip-select pins are          Four chip-select pins are
                            available                          available

                            The following signals are          The following signals are
                            available on two pins (double      available on two pins (double
                            muxed): mmc3_cmd (AC3 /            muxed): mmc3_cmd (R8 / AB3),
                            AE10), and mmc3_clk (AB1 /         mmc3_clk (R9 / AB2)
                            AF10)

Copyright 20082013, Texas Instruments Incorporated               OMAP3515 and OMAP3503 Applications Processors                 5

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         Table 1-1. Differences Between CBB, CBC, and CUS Packages (continued)

   FEATURE          CBB PACKAGE                   CBC PACKAGE                              CUS PACKAGE

                                                                                A maximum of 170 GPIO pins
                                                                                are supported.

   GPIO             A maximum of 188 GPIO pins    A maximum of 188 GPIO pins    The following GPIO pins are not
                    are supported.                are supported.                available: gpio_112, gpio_113,
                                                                                gpio_114, gpio_115, gpio_52,
                                                                                gpio_53, gpio_63, gpio_64,
                                                                                gpio_144, gpio_145, gpio_146,
                                                                                gpio_147, gpio_152, gpio_153,
                                                                                gpio_154, gpio_155, gpio_175,
                                                                                and gpio_176.

                                                                                Pin muxing restricts the total
                                                                                number of GPIO pins available at
                                                                                one time. For more details, see
                                                                                Table 2-4, Multiplexing
                                                                                Characteristics (CUS Pkg.).

6  OMAP3515 and OMAP3503 Applications Processors                                Copyright 20082013, Texas Instruments Incorporated

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1 OMAP3515 and OMAP3503 Applications                                                     SPRS505H FEBRUARY 2008 REVISED OCTOBER 2013

    Processors ............................................... 1       4.2 Output Clock Specifications ....................... 139
    1.1 Features ............................................. 1       4.3 DPLL and DLL Specifications ..................... 141
    1.2 Applications .......................................... 2  5 VIDEO DAC SPECIFICATIONS .................... 147
    1.3 Description ........................................... 3      5.1 Interface Description .............................. 147
    1.4 Functional Block Diagram ........................... 4
Revision History .............................................. 8        5.2 Electrical Specifications Over Recommended
2 TERMINAL DESCRIPTION ............................. 9
    2.1 Terminal Assignment ................................ 9               Operating Conditions .............................. 149
    2.2 Pin Assignments .................................... 13        5.3 Analog Supply (vdda_dac) Noise Requirements . 151
    2.3 Ball Characteristics ................................. 26      5.4 External Component Value Choice ............... 152
    2.4 Multiplexing Characteristics ........................ 85
    2.5 Signal Description .................................. 93   6 TIMING REQUIREMENTS AND SWITCHING
3 ELECTRICAL CHARACTERISTICS ............... 118
    3.1 Power Domains ................................... 118          CHARACTERISTICS ................................. 153
    3.2 Absolute Maximum Ratings ....................... 120           6.1 Timing Test Conditions ........................... 153
    3.3 Recommended Operating Conditions ............. 122             6.2 Interface Clock Specifications ..................... 153
    3.4 DC Electrical Characteristics ...................... 124       6.3 Timing Parameters ................................ 154
    3.5 Core Voltage Decoupling ......................... 127          6.4 External Memory Interfaces ....................... 155
    3.6 Power-up and Power-down ....................... 129            6.5 Video Interfaces ................................... 184
4 CLOCK SPECIFICATIONS .......................... 133                  6.6 Serial Communications Interfaces ................ 201
    4.1 Input Clock Specifications ......................... 134       6.7 Removable Media Interfaces ...................... 234
                                                                       6.8 Test Interfaces .................................... 249
                                                                   7 PACKAGE CHARACTERISTICS ................... 255
                                                                       7.1 Package Thermal Resistance ..................... 255
                                                                       7.2 Device Support .................................... 255

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                                            Revision History

   NOTE: Page numbers for previous revisions may differ from page numbers in the current version.

   This data manual revision history table highlights the technical changes made to the SPRS505F device-
   specific data manual to make it an SPRS505H revision.

             SEE                                 ADDITIONS/MODIFICATIONS/DELETIONS

                          Added Android to list of supported Operating Systems
                           3D Mobile Gaming not supported
   General                Updated/Changed incorrect cross-references
                           Created Applications section
                          Updated/Changed supported applications
                           Moved table to appear after the Functional Block Diagram
   Section 1.2            Updated/Changed the GPIO FEATURE row CUS PACKAGE column "For more details, see ..." cross-
                           reference to Multiplexing Characteristics (CUS Pkg.) table
   Applications         
                           Added the paragraph, "The information in the notes below....."
          Table 1-1     
   Differences Between     Updated/Changed the paragraph, "The camera subsystem provides..."
   CBB, CBC, and

   CUS Packages

   Section 3.3

   Recommended         

   Operating

   Conditions

     Section 6.5.1
   Camera Interface

8  Contents                                                                                    Copyright 20082013, Texas Instruments Incorporated
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2 TERMINAL DESCRIPTION

2.1 Terminal Assignment

         Figure 2-1 through Figure 2-5 show the ball locations for the 515- and 423- ball plastic ball grid array (s-
         PBGA) packages. through Table 2-25 indicate the signal names and ball grid numbers for both packages.

         Note: There are no balls present on the top of the 423-ball s-PBGA package.

         AH
         AG
         AF
         AE
         AD
         AC
         AB
         AA
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                 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28

                                                                                                                                                                                                                                                  030-001

Figure 2-1. OMAP3515/03 Applications Processor CBB s-PBGA-N515 Package (Bottom View)

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    AC
    AB
    AA

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    W

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       A

          23      21      19      17             15      13      11      9     7     5     3     1

              22      20      18      16             14      12      10     8     6     4     2

                                                                                                                                                                                                                                             030-002

    Balls A1, A2, A22, A23, AB1, AB2, AB22, AB23, AC1, AC2, AC22, AC23, B1, B2, B22, and B23 are unused.

    Figure 2-2. OMAP3515/03 Applications Processor CBB s-PBGA-N515 Package (Top View)

10  TERMINAL DESCRIPTION                                                                              Copyright 20082013, Texas Instruments Incorporated
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Figure 2-3. OMAP3515/03 Applications Processor CBC s-PBGA-515 Package (Bottom View)

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                      C
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                      A

                            21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1

    Figure 2-4. OMAP3515/03 Applications Processor CBC s-PBGA-515 Package (Top View)

12  TERMINAL DESCRIPTION                                                                      Copyright 20082013, Texas Instruments Incorporated
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                                  AD
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                                    N
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                                    G
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                                     E
                                    D
                                    C
                                    B
                                     A

                                             1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24

         Figure 2-5. OMAP3515/03 Applications Processor CUS s-PBGA-N423 Package (Bottom View)

2.2 Pin Assignments

2.2.1 Pin Map (Top View)
         The following pin maps show the top views of the 515-pin sPBGA package [CBB], the 515-pin sPBGA
         package [CBC], and the 423-pin sPBGA package [CUS] pin assignments in four quadrants (A, B, C, and
         D).

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    1         2          3          4          5  6   7    8  9               10       11       12        13   14

A pop_a1_a1 pop_a2_a2 vss           sdrc_a0 vdds_mem sdrc_dqs0 sdrc_d5 vdds_mem sdrc_d7 sdrc_dqs2 sdrc_d21 vdds_mem sdrc_clk sdrc_nclk

B pop_b1_b1 vss          sdrc_a2 sdrc_a1 vdds_mem sdrc_d2 sdrc_dm0 vdds_mem sdrc_d6 sdrc_d17 sdrc_dm2 vdds_mem sdrc_d22 sdrc_d9

C sdrc_a8 sdrc_a7 sdrc_a6 sdrc_a4 sdrc_a3 sdrc_d1     vss  sdrc_d3 sdrc_d4    vss      sdrc_d18 sdrc_d20  vss  sdrc_d8

D sdrc_a12 sdrc_a11 sdrc_a10 sdrc_a9 sdrc_a5 sdrc_d0  vss  vdd_core vdd_core  vss      sdrc_d16 sdrc_d19  vss  sdrc_d23

E sdrc_a14 sdrc_a13      vss        vss

F   vdds_mem  vdds_mem   gpmc_nadv  gpmc_nwe
                             _ale

G   NC        gpmc_noe   gpmc_nbe0  gpmc_ncs0
                              _cle

H gpmc_nwp gpmc_d8 gpmc_ncs1 vdd_core                         sdrc_ba0 sdrc_ba1 sdrc_ncs0 sdrc_ncs1 sdrc_ncas sdrc_nras

J vdds_mem vdds_mem vss             vdd_core               gpmc_wait3 vdd_mpu vdd_mpu vdd_mpu   vss       vss  vdd_mpu

K gpmc_d0 gpmc_d9 gpmc_a10 gpmc_a4                         gpmc_wait2 vss     vss      vdd_mpu  vss       vdd_mpu vdd_mpu

L gpmc_d1 gpmc_d2 gpmc_a9 gpmc_a3                          gpmc_wait1 vdd_mpu vdd_mpu
                                                           gpmc_wait0 vdd_mpu vdd_mpu
M   pop_y23   pop_k2_m2  gpmc_a8    gpmc_a2
      _m1

N pop_u1_n1 pop_l2_n2 gpmc_a7 gpmc_a1                      gpmc_ncs7 vss      vdd_mpu

P gpmc_d10 gpmc_d3       vss        vss                    gpmc_ncs6 vss      vss

    A. Top Views are provided to assist in hardware debugging efforts.

                                     Figure 2-6. CBB Pin Map [Quadrant A - Top View]

14      TERMINAL DESCRIPTION                                                                                          Copyright 20082013, Texas Instruments Incorporated
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pop_a12         sdrc_dm1 sdrc_dqs1 vdds_mem sdrc_d25 sdrc_dqs3        sdrc_d29 vdds_mem         cam_vs  cam_hs  cam_d5    vss         pop_a22   pop_a23  A
  _a15                                                                                                                                  _a27      _a28

pop_b12         sdrc_d11 sdrc_d14 vdds_mem sdrc_d26 sdrc_d27          sdrc_d30 vdds_mem cam_wen         cam_d2  cam_d10 cam_xclkb     vss       pop_b23  B
  _b15                                                                                                                                            _b28

sdrc_d10 vdds_mem sdrc_d13 sdrc_d24              vss        sdrc_dm3 sdrc_d31              vss  cam_fld cam_d3 cam_xclka cam_d11 cam_pclk vdds_mem C

vdd_core vdds_mem sdrc_d12 sdrc_d15              vss        sdrc_d28  vss                  vdd_core vdd_core cam_d4 cam_strobe dss_hsync dss_vsync dss_pclk D

                                                                                                                vdd_core dss_data6 dss_acbias dss_data20 E

                                                                                                                vdds      vdds dss_data8 dss_data7 F

                                                                                                                dss_data16 dss_data9  vss       vdds_mem G

sdrc_nwe        sdrc_cke0  sdrc_cke1  uart3_cts  uart3_rts  uart3_rx  uart3_tx                                  dss_data19 dss_data18 dss_data17 vdds H
                                        _rctx       _sd       _irrx     _irtx

vdd_mpu         vss        vss        vdd_core vdd_core vdd_core i2c1_sda                                         hdq_sio dss_data21 pop_h22 pop_k1_j28 J
                                                                                                                                                       _j27
vdds_dpll       vss        vss        vdd_core   vss        vdd_core i2c1_scl
    _dll                                                                                                        vdds_mmc1 mcbsp1_fsx cam_d8 cam_d6 K

                                                 vss        vss         cap_vdd                                 vdd_core  vss         cam_d9 cam_d7 L
                                                                      _sram_core

                                                 vdd_core   vss mcbsp2_dx                                       vdd_core  pop_k22     mmc1_cmd  vss      M
                                                                                                                            _m26

                                                                                   mcbsp2                       mmc1_dat2 mmc1_dat1 mmc1_dat0 mmc1_clk N
                                                 vdd_core vdd_core _clkx

                                                 vss        vdd_core mcbsp2_fsx                                 vdds_     mmc1_dat5 mmc1_dat4 mmc1_dat3 P
                                                                                                                mmc1a

                                      Figure 2-7. CBB Pin Map [Quadrant B - Top View]

Copyright 20082013, Texas Instruments Incorporated                                                           TERMINAL DESCRIPTION                     15
                                                                        Submit Documentation Feedback

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SPRS505H FEBRUARY 2008 REVISED OCTOBER 2013

R gpmc_d11 gpmc_d12 gpmc_a6 vdds_mem                                   gpmc_ncs5 vdd_mpu vdd_mpu

T gpmc_d4 gpmc_d13 gpmc_a5 gpmc_clk                                    gpmc_ncs4 vdd_mpu vdd_mpu

U vdds_mem vss gpmc_nbe1 NC                                            gpmc_ncs3 vss      vdd_mpu

V gpmc_d5 gpmc_d6     mcspi2      cap_vdd                              gpmc_ncs2 vss      vss
                       _cs1        _sram
                                   _mpu

W gpmc_d14 gpmc_d7    vss         vdds                                 uart1_cts vdd_mpu  vss      vdd_mpu vdd_mpu        vss       vss

Y gpmc_d15   mcspi2_  mcspi2      mcspi2                               uart1_rx vdd_mpu vdd_mpu vdd_mpu     vss           vss       vdd_mpu
               simo   _somi        _cs0

AA  pop_aa1  pop_aa2  mcspi2_clk  mcspi1                               uart1_tx  uart1_rts jtag_emu1 jtag_emu0 jtag_rtck  jtag_tck  vdds_wkup
      _aa1     _aa2               _somi                                                                                                  _bg

AB  mcspi1   mcspi1   mcspi1_clk  mcspi1
     _cs2     _cs3                _simo

AC  mcbsp4   mcspi1   mcspi1_cs1 vdd_core
      _fsx    _cs0

AD mcbsp4_dr mcbsp4_dx vdds       vdds

AE mcbsp4 mmc2_clk mmc2_dat7 mmc2_dat4 mcbsp3_fsx mcbsp3_dr etk_d10    vdds      vdd_core etk_ctl  etk_d4   vss           etk_d3 sys_boot2

    _clkx

AF  pop_ac8  pop_u2   mmc2_dat6 mmc2_dat3  mcbsp3  mcbsp3_dx  etk_d11  vdds      etk_d8   etk_clk  etk_d0   vss           etk_d6 i2c3_scl
      _af1     _af2                         _clkx

AG  pop_ab1  vss      vss mmc2_dat2 mmc2_cmd vss              etk_d12 etk_d14    etk_d9   pop_ab8 pop_ab9   etk_d1        pop_ab11  i2c3_sda
      _ag1                                                                                                                  _ag13
                                                                                          _ag10    _ag11

AH  pop_ac1  pop_ac2  mmc2_dat5 mmc2_dat1 mmc2_dat0 vdds_mem  etk_d13  etk_d15   etk_d5   pop_ac13 pop_ac9  etk_d2        pop_ac11  etk_d7
      _ah1     _ah2                                                                                           12            _ah13     14
                                                                                          _ah10    _ah11
                                                                                                                              13
    1        2        3           4        5       6          7        8         9        10       11

                                        Figure 2-8. CBB Pin Map [Quadrant C - Top View]

16  TERMINAL DESCRIPTION                                                                                          Copyright 20082013, Texas Instruments Incorporated
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                                                                                              SPRS505H FEBRUARY 2008 REVISED OCTOBER 2013

                                             vss       vss mcbsp2_dr                                          mmc1_dat7   vss            mmc1_dat6 hsusb0_dir R

                                             vdd_core  vss mcbsp_clks                                         hsusb0_stp hsusb0_nxt hsusb0 hsusb0_clk T
                                                                                                                                                   _data0

                                             vdd_core vdd_core mcbsp1_dr                                      hsusb0      hsusb0         hsusb0    hsusb0 U
                                                                                                              _data4      _data3         _data2    _data1

                                             vss       vdd_core mcbsp1_dx                                     vdda_dac hsusb0            hsusb0    hsusb0 V
                                                                                                                                 _data7  _data6    _data5

vdd_mpu vdds_sram vss              vdd_core  vss       vdd_core mcbsp1                                        vss         tv_vref tv_vfb2 tv_out2 W
                                                                _clkx

vdd_mpu vdd_core       vss         vdd_core vdd_core vdd_core mcbsp1                                          vss         vssa_dac tv_vfb1         tv_out1 Y

                                                                _clkr

cap_vdd     vdds_dpll  jtag_ntrst  jtag_tms  jtag_tdo  jtag_tdi mcbsp1_fsr                                    uart2_tx    vss dss_data15 dss_data14 AA
_wkup         _per                 _tmsc

                                                                                                              uart2_rts uart2_cts dss_data13 dss_data12 AB

                                                                                                              vss         vss dss_data22 dss_data23 AC

                                                                                                              uart2_rx i2c4_scl dss_data11 dss_data10 AD

i2c2_sda    vdds sys_xtalin vdd_core vdd_core          vss      sys_boot5 sys_clkout2 vdds       vdd_core sys_32k i2c4_sda               vdds pop_aa23 AE

                                                                                                                                                   _ae28

i2c2_scl   vdds sys_xtalout sys_boot3 sys_boot4       vss      sys_boot6 sys_off         vdds           sys  sys_clkreq sys_nirq pop_aa22 pop_h23 AF
                                                                                   _mode
pop_ab13                                                                                         _nreswarm                               _af27     _af28
  _ag15
            vss        cam_d0 gpio_114 gpio_112 vdds            vdds        dss_data0 dss_data2 dss_data4 sys_clkout1 sys_boot1          vdds      pop_ab23  AG
                                                                                                                                                     _ag28

pop_l1      pop_ac14   cam_d1      gpio_115 gpio_113 cap_vdd_d  vss         dss_data1 dss_data3  dss_data5         sys    sys_boot0      pop_ac22  pop_ac23  AH
_ah15         _ah16       17                                                                                  _nrespwron                   _ah27     _ah28

  15            16                 18        19        20       21          22            23             24   25          26             27        28

                                   Figure 2-9. CBB Pin Map [Quadrant D - Top View]

Copyright 20082013, Texas Instruments Incorporated                                                         TERMINAL DESCRIPTION                           17
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SPRS505H FEBRUARY 2008 REVISED OCTOBER 2013                                                                         www.ti.com

    1      2             3       4           5   6    7              8    9          10    11       12       13

    A pop_a1_a1 NC gpmc_ncs2 NC              NC  vss  NC             vss  NC         NC    NC       NC       vss

    B NC   vss gpmc_wait2 gpmc_ncs4 gpmc_ncs6 gpmc_ncs3 NC           NC   NC         NC    NC       NC       NC

    C i2c2_sda i2c2_scl sys_boot2 gpmc_ncs5 gpmc_ncs7 gpmc_wait3 NC  NC   NC         NC    vdds     vss      NC

    D gpmc_a9 gpmc_a10 sys_boot1 sys_boot6   NC  NC   vss            NC   vdds       vss   NC       vss      vdd_mpu

    E gpmc_a7 gpmc_a8 sys_boot3 sys_boot4

    F gpmc_a5 gpmc_a6 sys_boot0  NC

    G vss  gpmc_a4 sys_boot5 vdds                     NC             vss  vdd_mpu    vss   vdd_core vdd_mpu  NC

    H gpmc_a2 gpmc_a3 uart1_rx   vss                  vdd_mpu        NC   NC         NC    NC       NC       NC

    J gpmc_nbe1 gpmc_a1  NC      NC                   NC             NC   NC         NC    NC       NC       NC

    K vss gpmc_nbe0 mmc2_dat7 NC                      NC             NC   NC         NC    vdd_mpu  NC       vdds_dpll
                              _cle
                                                      vdds           NC   vdd_mpu    vss
    L pop_j1_l1 gpmc_d14 mmc2_dat6 uart1_tx

    M gpmc_nwe gpmc_d15 mmc2_dat5 vdds                vdd_core       NC   vdd_mpu vdd_mpu
    N gpmc_clk gpmc_noe mcbsp3_dr vss
                                                      vdd_mpu vdd_mpu cap_vdd        vss

                                                                          _sram_mpu

    A. Top Views are provided to assist in hardware debugging efforts.

                                    Figure 2-10. CBC Pin Map [Quadrant A - Top View]

18  TERMINAL DESCRIPTION                                                                                         Copyright 20082013, Texas Instruments Incorporated
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            14       15        16  17   18        19  20                   21  22                        23         24         25       26

            NC       NC        NC  NC   vdds      NC  pop_b16              NC  NC                        cam_wen cam_d2        pop_a20  pop_a21       A
                                                        _a20                                                                     _a25     _a26

            NC       NC        NC  NC   NC        NC  NC                   NC  NC                        cam_fld cam_d3        vss      pop_b21       B
                                                                                                                                          _b26

            NC       NC        NC  NC   NC        NC  NC                   NC  NC                        cam_hs cam_d5 cam_xclka cam_pclk C

            vss      vdd_core  NC  NC   vss       NC  vss                  NC  NC                        cam_vs cam_d4 cam_d10 cam_strobe D

                                                                               vss                       NC         vdds cam_xclkb cam_d11 E

                                                                                                         uart3_cts  uart3_rts  dss_data20 dss_acbias  F
                                                                                                           _rctx       _sd

            NC       NC        NC  NC   vdd_core  NC  vss                                                vss        uart3_tx   dss_pclk dss_data6 G
                                                                                                                      _irtx

            NC       NC        NC  NC   NC        NC  vdd_core                                           NC         uart3_rx   dss_data7 dss_data8    H
                                                                                                                      _irrx

            NC       vdds      NC  NC   vdds      NC  NC                                                 hdq_sio i2c1_sda i2c1_scl dss_data9 J

            cap_vdd  vss       NC  NC mmc1_dat2 NC    cap_vdd                                            NC         dss_hsync  vss      pop_h21       K
             _wkup                                     _sram                                                                              _k26
                                                       _core

                                   vss mmc1_cmd vss   vdds                                               vss        vdds dss_data16 dss_data17 L

                                   vdd_core mmc1_dat1 mmc1_dat0 mmc1_dat4                                NC dss_data18 dss_vsync dss_data19 M

                                   vss  NC        mmc1_clk mmc1_dat3                                     vdds_mmc1 dss_data21 cam_d8 cam_d9 N

                                   Figure 2-11. CBC Pin Map [Quadrant B - Top View]

Copyright 20082013, Texas Instruments Incorporated                                                               TERMINAL DESCRIPTION                 19
                                                                        Submit Documentation Feedback

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SPRS505H FEBRUARY 2008 REVISED OCTOBER 2013

    P gpmc_d13      NC mcbsp3_dx NC                                    mcspi1      mcspi1     mcspi1_clk vdd_mpu
                                                                       _somi       _simo

    R  vss          uart1_rts mcbsp4_dx vss                            mcspi1_cs0 mcspi1_cs1 mcspi1_cs2 mmc2_cmd

    T gpmc_d10 pop_n2_t2 mcbsp4_fsx vdds                               vdd_core mcspi1_cs3 mmc2_dat1 mmc2_dat0

    U gpmc_d12 gpmc_d11 mcbsp3 mcbsp4_dr                               vdd_mpu     mcspi2     mmc2_dat3 mmc2_dat2 vdd_mpu vdds_sram  vdd_mpu
                                              _clkx                                _somi

    V gpmc_d8 etk_d9         mcbsp4  NC                                vdd_mpu mcspi2_cs0 mcspi2_cs1 mmc2_dat4 vdd_mpu      sys_off     sys_
                              _clkx                                                                                         _mode    nrespwron

    W vss           uart1_cts mcbsp3_fsx vss                           mcspi2_clk  mcspi2     vdd_mpu mmc2_clk sys_clkout2  NC       jtag_rtck
                                                                                   _simo

    Y gpmc_d9 pop_t2_y2 etk_d4       vdds                              vss         vdd_core vdd_mpu    vss        vdd_mpu vdd_core jtag_tdo

    AA gpmc_d1 gpmc_d0 etk_d3        etk_d8

    AB etk_d5       etk_clk  etk_ctl i2c3_scl        vss

    AC gpmc_d3 gpmc_d2 etk_d0 i2c3_sda gpmc_d7 gpmc_nwp vdds gpmc_wait1 NC                             vss gpmc_wait0 NC             NC

    AD gpmc_ncs1 etk_d7      etk_d2  etk_d1          gpmc_d6  gpmc_d5     sys_     gpmc_ncs0  NC       gpmc_nadv  NC        NC       NC
                                                                       nreswarm                            _ale

    AE NC           pop_w2   etk_d6  etk_d10 gpmc_d4 etk_d12           vss         NC         etk_d15  vdds       NC        NC       NC
                     _ae2

           pop_aa1  NC       NC      pop_y2          pop_aa6  etk_d11  etk_d13     pop_y7     etk_d14  pop_y9     NC        pop_aa10 pop_aa11
    AF _af1                            _af4            _af5                          _af8               _af10
                                                                                                                            _af12    _af13

       1            2        3       4               5        6        7           8          9        10         11        12       13

                                     Figure 2-12. CBC Pin Map [Quadrant C - Top View]

20     TERMINAL DESCRIPTION                                                                                              Copyright 20082013, Texas Instruments Incorporated
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                                             mmc1_dat5 mmc1_dat6 mmc1_dat7 mcbsp1_fsx                            vdds  NC           cam_d6 cam_d7 P
                                                                                                               _mmc1a

                                             vss        mcbsp2     mcbsp2_dx vdd_core                          NC      NC           NC       NC       R
                                                         _clkx

                                             mcbsp1     mcbsp2_dr  mcbsp       mcbsp1_dr                       vss     vdds         NC       NC       T
                                              _clkx                 _clks

            vdds_dpll  jtag_ntrst  jtag_tdi  mcbsp1_dx  mcbsp2     mcbsp1      hsusb0_stp                      NC      tv_vfb2      vss      pop_p21  U
               _per                                       _fsx       _clkr                                                                     _u26

            jtag_tck   jtag_tms    sys_nirq mcbsp1_fsr  hsusb0     hsusb0_dir  hsusb0                          tv_vref vssa_dac vdda_dac tv_out2 V
                        _tmsc                           _data2                 _data0

vdds_wkup              sys_clkreq  i2c4_sda  hsusb0     hsusb0_nxt hsusb0_clk  hsusb0                          vss     vdds         tv_vfb1 tv_out1 W
     _bg                                     _data4                            _data3

            jtag_emu1 jtag_emu0 vss          hsusb0     hsusb0     hsusb0      hsusb0                          NC      uart2_cts dss_data13 vss       Y
                                             _data7     _data5     _data6      _data1

                                                                                                               NC      uart2_rts dss_data12 dss_data14 AA

                                                                                                     vss       NC      vdds dss_data23 dss_data15 AB

            NC         vdds        vss       NC         vdds       vss         NC          vdd_core  NC        NC      vdds dss_data22 dss_data10 AC

            vss        i2c4_scl gpio_113 gpio_112       vdds       vdds        vdds        uart2_rx uart2_tx dss_data4 dss_data5    vss dss_data11 AD

sys_clkout1 cam_d1                 cam_d0    gpio_115   gpio_114 cap_vdd_d sys_32k         dss_data0 dss_data1 dss_data2 dss_data3  pop_y20  pop_y21  AE
                                                                                                                                     _ae25    _ae26

            pop_aa12 pop_aa13 pop_aa14       pop_y14    pop_aa17   sys_xtalin sys_xtalout  pop_y17   pop_aa19  vss     pop_y19 pop_aa20 pop_aa21
                                               _af17      _af18                              _af21     _af22                                 _af26 AF
            _af14      _af15       _af16                                                                               _af24        _af25

            14         15          16        17         18         19          20          21        22        23      24           25       26

                                          Figure 2-13. CBC Pin Map [Quadrant D - Top View]

Copyright 20082013, Texas Instruments Incorporated                                                                  TERMINAL DESCRIPTION                21
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SPRS505H FEBRUARY 2008 REVISED OCTOBER 2013                                                                           www.ti.com

       1  2              3           4           5       6  7               8         9    10            11    12

    A NC  NC                         sdrc_a0 sdrc_dqs0      sdrc_dm2 sdrc_dqs2             sdrc_clk sdrc_nclk

    B NC  sdrc_a4 sdrc_a3 sdrc_a1 sdrc_d3 sdrc_dm0 sdrc_d7 sdrc_d18 sdrc_d19 sdrc_d21 sdrc_d8 sdrc_d10

    C gpmc_wait0 gpmc_wait3 sdrc_a5           sdrc_d1 sdrc_d2 sdrc_d6                 sdrc_d16 sdrc_d20        sdrc_d9

    D     gpmc_ncs3 sdrc_a10                             sdrc_a2 sdrc_d0              sdrc_d4 sdrc_d5          sdrc_d22

    E gpmc_nwp gpmc_ncs0 sdrc_a6                            sdrc_a10                  sdrc_a9 sdrc_a8          sdrc_d17

    F gpmc_nadv gpmc_noe gpmc_ncs6 gpmc_ncs4             sdrc_a7 sdrc_a13             sdrc_a14 vdd_mpu         vdd_core
            _ale                                                                      vdd_mpu vdd_mpu          vdd_core

    G     gpmc_a10 gpmc_nwe gpmc_ncs7 gpmc_ncs5 sdrc_a11 sdrc_a12

    H gpmc_a8 gpmc_a9 gpmc_ncs1                                             vdd_mmc1a vdd_mpu vdd_mpu    vss   vdd_core

    J gpmc_a7 gpmc_a6 gpmc_a5 gpmc_a4                    vdds_mem vdds_mem vdds_mem vdd_mpu vdd_mpu      vss   vss

    K     gpmc_a3        gpmc_a2     gpmc_a1  gpmc_nbe0  vdds_mem vdds_mem  vdds_mem       vss           vss
                                                   _cle

    L gpmc_nbe1 gpmc_d0                                                     vss            vss           vdd_mpu vdd_mpu

    M gpmc_d1 gpmc_d2 gpmc_d4 mcspi2_cs1 mcspi2_cs0 vdd_mpu vdd_mpu vdd_mpu           vss  vss           vss   vdd_mpu

    A. Top Views are provided to assist in hardware debugging efforts.

                                    Figure 2-14. CUS Pin Map [Quadrant A - Top View]

22  TERMINAL DESCRIPTION                                                                                    Copyright 20082013, Texas Instruments Incorporated
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            13        14        15        16       17          18         19      20                     21      22         23         24

            sdrc_dqs1 sdrc_d14            sdrc_dm3 sdrc_dqs3              sdrc_ncs0 sdrc_nwe                     cam_hs     uart3_cts  hdq_sio A
                                                                                                                              _rctx

            sdrc_dm1 sdrc_d13 sdrc_d15 sdrc_d27 sdrc_d30 sdrc_d31 sdrc_ncs1 sdrc_cke0                    cam_d5  cam_xclka  uart3_rts  uart3_rx  B
                                                                                                                               _sd       _irrx

            sdrc_d12            sdrc_d26 sdrc_d28              sdrc_ba0 sdrc_ncas sdrc_cke1                      cam_xclkb uart3_tx              C
            sdrc_d11            sdrc_d25 sdrc_d29              sdrc_ba1 sdrc_nras
                                                                                                                            _irtx

                                                                                                                            dss_data20 dss_data6 D

            sdrc_d23            sdrc_d24 vdds_mem              cam_vs                                            dss_hsync dss_data7 dss_data8 E

            vdd_core            vdds_mem vdds_mem              cam_wen cam_d3                 cam_d10 dss_vsync dss_data9                        F

            vdd_core            vdds_mem vdds_mem              vdds_dpll  cam_d2  cam_d4 cam_d11 dss_pclk dss_data17 dss_data18 G
                                                                   _dll

            vdd_core  vss       vdds_mem  vss        cap_vdd                                                                dss_data19 cam_fld H
                                                   _sram_core

            vss       vss       vss       vss      vdd_core vdd_core cam_pclk cam_strobe dss_acbias dss_data16 cam_d8                            J

                      vss       vss                vdd_core vdd_core vdd_core i2c1_scl i2c1_sda dss_data21 cam_d9 cam_d7 K

            vss       vdd_core vdd_core            vss                                                                      mmc1_cmd cam_d6 L

            vss       vdd_core vdd_core   vss      vdds        vdds       vdds mmc1_dat2 mmc1_dat1 mmc1_dat0 mmc1_clk                            M

                                Figure 2-15. CUS Pin Map [Quadrant B - Top View]

Copyright 20082013, Texas Instruments Incorporated                                                            TERMINAL DESCRIPTION               23
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SPRS505H FEBRUARY 2008 REVISED OCTOBER 2013

    N              gpmc-d3  mcspi2      mcspi2  mcspi2  vdd_mpu vdd_mpu             vdd_mpu    vss       vss       vss  vss
                            _somi       _somo     _clk

    P gpmc_d5 gpmc_d6                                                               vss                  vss       vss  vss

    R gpmc_d7 gpmc_d8 gpmc_d11          mcspi1  mcspi1  vdd_mpu vdd_mpu vdd_mpu                          vss       vss
                                        _simo    _cs3                                                    vss
                                                                                                         vdds
    T              gpmc_d9 gpmc_d12     mcspi1  mcspi1  mcspi1  vdd_mpu vdd_mpu                vss                 vss  vss
                                        _somi     _clk   _cs0

    U gpmc_d10 gpmc_d13                                                               cap_vdd  vss                 vss  vdd_mpu
                                                                                    _sram_mpu

    V gpmc_d14 gpmc_d15 mmc2_dat3 mcbsp3_fsx mcbsp3_dr mcbsp3_dx uart1_rx                      vdds      vdds           vdd_mpu

    W              gpmc_clk mmc2_dat2 mcbsp3_           uart1_rts uart1_tx                     vdds      vdds            vdd_mpu
                                                                       sys_clkout1
                                        clkx                                                                             cap_vdd
                                                                                                                          _wkup
    Y mmc2_clk mmc2_dat6 mmc2_dat1                                                             vdds         sys_        vdds_sram
                                                                                                         nreswarm
                                                                                                                        sys_boot0
    AA mmc2_dat7 mmc2_dat5                              sys_clkout2 jtag_rtck                  jtag_tms  sys_

                                                                                               _tmsc nrespwron

    AB             mmc2_dat4 mmc2_dat0          mmc2_cmd jtag_tck jtag_ntrst                   jtag_tdo jtag_tdi

    AC etk_clk uart1_cts etk_d10 etk_d8         etk_d4  etk_d1  etk_d2              etk_d6 etk_d11 etk_d12 etk_d14 i2c3_sda

    AD NC          etk_d5   etk_ctl             etk_d9  etk_d0                      etk_d3     etk_d7              etk_d13 etk_d15
                1     2
                            3           4        5      6       7                   8          9         10        11   12

                               Figure 2-16. CUS Pin Map [Quadrant C - Top View]

24  TERMINAL DESCRIPTION                                                                                            Copyright 20082013, Texas Instruments Incorporated
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                                                                                              SPRS505H FEBRUARY 2008 REVISED OCTOBER 2013

            vss         vss  vss                vss       vdds       vdds      vdds mmc1_dat6 mmc1_dat5 mmc1_dat4 mmc1_dat3 vdds_mmc1 N

            vss         vss  vss                          vss                                                            hsusb0_dir mmc1_dat7 P

                        vss  vss                          vdd_core vdd_core vdd_core mcbsp2_dx hsusb0_clk hsusb0_nxt hsusb0_stp            R

            vss         vss  vss                vss       vdd_core vdd_core vdd_core vdd_core            mcbsp2  hsusb0  hsusb0    hsusb0  T
                                                                                                          _clkx  _data7  _data1    _data0

            vdd_mpu     vss  vss                vss       vdds_dpll                                                      hsusb0    hsusb0  U
                                                                                                                         _data3    _data2
                                                          _per

            vdd_mpu          vss                vss                  mcbsp1    mcbsp2_dr  mcbsp2  dss_data22 dss_data15  hsusb0            V
            vdd_mpu                                                   _clkx                 _fsx                         _data5

                             vss                sys_nirq             mcbsp1    mcbsp1             dss_data23 dss_data14  hsusb0    hsusb0  W
                                                                       _dx       _clkr                                   _data6    _data4

            sys_clkreq       i2c4_sda i2c4_scl                       mcbsp1                                      dss_data13 tv_vfb2 tv_vref Y
                                                                        _dr

            vdds_wkup        sys_boot6 sys_32k                       mcbsp     mcbsp1                                    tv_out2           AA
                 _bg                                                  _clks      _fsx

            vdda_dac         vssa_dac sys_boot5                      cam_d0    dss_data1  mcbsp1                 dss_data12 tv_vfb1 tv_out1 AB
                                                                                            _fsr

            i2c3_scl i2c2_sda i2c2_scl sys_boot1 sys_boot4 cam_d1 dss_data0 dss_data3 dss_data5 dss_data10 dss_data11 jtag_emu0 AC

                        sys_xtalout sys_xtalin            sys_boot2 sys_boot3             dss_data2 dss_data4            sys_off_  jtag_emu1 AD
                                                                                                                          mode          24
            13          14   15                 16        17         18        19         20             21      22
                                                                                                                            23

                             Figure 2-17. CUS Pin Map [Quadrant D - Top View]

Copyright 20082013, Texas Instruments Incorporated                                                            TERMINAL DESCRIPTION            25
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2.3 Ball Characteristics

         through describe the terminal characteristics and the signals multiplexed on each pin for the CBB, CBC,
         and CUS packages, respectively. The following list describes the table column headers.

         1. BALL BOTTOM: Ball number(s) on the bottom side associated with each signal(s) on the bottom.

         2. BALL TOP: Ball number(s) on the top side associated with each signal(s) on the top.

         3. PIN NAME: Names of signals multiplexed on each ball (also notice that the name of the pin is the
             signal name in mode 0).
             Note: through do not take into account subsystem pin multiplexing options. Subsystem pin multiplexing
             options are described in Section 2.5, Signal Descriptions.

         4. MODE: Multiplexing mode number.

             (a) Mode 0 is the primary mode; this means that when mode 0 is set, the function mapped on the pin
                   corresponds to the name of the pin. There is always a function mapped on the primary mode.
                   Notice that primary mode is not necessarily the default mode.

                  Note: The default mode is the mode which is automatically configured on release of the internal
                  GLOBAL_PWRON reset; also see the RESET REL. MODE column.
             (b) Modes 1 to 7 are possible modes for alternate functions. On each pin, some modes are effectively
                   used for alternate functions, while some modes are not used and do not correspond to a functional
                   configuration.

         5. TYPE: Signal direction

             I = Input
             O = Output
             I/O = Input/Output
             D = Open drain
             DS = Differential
             A = Analog

                  Note: In the safe_mode, the buffer is configured in high-impedance.

         6. BALL RESET STATE: The state of the terminal at reset (power up).

             0: The buffer drives VOL (pulldown/pullup resistor not activated)
                  0(PD): The buffer drives VOL with an active pulldown resistor.

             1: The buffer drives VOH (pulldown/pullup resistor not activated)
                  1(PU): The buffer drives VOH with an active pullup resistor.

             Z: High-impedance
             L: High-impedance with an active pulldown resistor
             H : High-impedance with an active pullup resistor

         7. BALL RESET REL. STATE: The state of the terminal at reset release.

             0: The buffer drives VOL (pulldown/pullup resistor not activated)
                  0(PD): The buffer drives VOL with an active pulldown resistor.

             1: The buffer drives VOH (pulldown/pullup resistor not activated)
                  1(PU): The buffer drives VOH with an active pullup resistor.

             Z: High-impedance
             L: High-impedance with an active pulldown resistor
             H : High-impedance with an active pullup resistor

         8. RESET REL. MODE: This mode is automatically configured on release of the internal
             GLOBAL_PWRON reset.

         9. POWER: The voltage supply that powers the terminal's I/O buffers.

         10. HYS: Indicates if the input buffer is with hysteresis.

         11. BUFFER STRENGTH: Drive strength of the associated output buffer.

         12. PULL U/D - TYPE: Denotes the presence of an internal pullup or pulldown resistor. Pullup and
             pulldown resistors can be enabled or disabled via software.

26  TERMINAL DESCRIPTION                                                                      Copyright 20082013, Texas Instruments Incorporated
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          Note: The pullup/pulldown drive strength is equal to 100 A except for CBB balls P27, P26, R27, and
          R25 and CUS balls N22, N21, N20, and P24, which the pulldown drive strength is equal to 1.8 k.
      13. IO CELL: IO cell information.

          Note: Configuring two pins to the same input signal is not supported as it can yield unexpected results.
          This can be easily prevented with the proper software configuration.

                                         Table 2-1. Ball Characteristics (CBB Pkg.)(1)

BALL  BALL TOP PIN NAME MODE [4] TYPE [5]  BALL       BALL       RESET REL. POWER [9] HYS [10]           BUFFER PULLUP        IO CELL [13]
                                           RESET                                                         STRENG TH /DOWN
BOTTOM [1] [2]  [3]                        STATE [6]  RESET REL. MODE [8]                                (mA) [11] TYPE [12]  LVCMOS
                                           L                                                                                  LVCMOS
                                           L          STATE [7]                                                               LVCMOS
                                           L                                                                                  LVCMOS
D6    J2        sdrc_d0  0  IO             L          Z          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS
                                           L                                                                                  LVCMOS
C6    J1        sdrc_d1  0  IO             L          Z          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS
                                           L                                                                                  LVCMOS
B6    G2        sdrc_d2  0  IO             L          Z          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS
                                           L                                                                                  LVCMOS
C8    G1        sdrc_d3  0  IO             L          Z          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS
                                           L                                                                                  LVCMOS
C9    F2        sdrc_d4  0  IO             L          Z          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS
                                           L                                                                                  LVCMOS
A7    F1        sdrc_d5  0  IO             L          Z          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS
                                           L                                                                                  LVCMOS
B9    D2        sdrc_d6  0  IO             L          Z          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS
                                           L                                                                                  LVCMOS
A9    D1        sdrc_d7  0  IO             L          Z          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS
                                           L                                                                                  LVCMOS
C14   B13       sdrc_d8  0  IO             L          Z          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS
                                           L                                                                                  LVCMOS
B14   A13       sdrc_d9  0  IO             L          Z          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS
                                           L                                                                                  LVCMOS
C15   B14       sdrc_d10 0  IO             L          Z          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS
                                           L                                                                                  LVCMOS
B16   A14       sdrc_d11 0  IO             L          Z          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS
                                           L                                                                                  LVCMOS
D17   B16       sdrc_d12 0  IO             L          Z          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS
                                           L                                                                                  LVCMOS
C17   A16       sdrc_d13 0  IO             L          Z          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS
                                           L                                                                                  LVCMOS
B17   B19       sdrc_d14 0  IO             L          Z          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS
                                           0                                                                                  LVCMOS
D18   A19       sdrc_d15 0  IO             0          Z          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS
                                           0                                                                                  LVCMOS
D11   B3        sdrc_d16 0  IO             0          Z          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS
                                           0                                                                                  LVCMOS
B10   A3        sdrc_d17 0  IO             0          Z          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS
                                           0                                                                                  LVCMOS
C11   B5        sdrc_d18 0  IO             0          Z          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS
                                           0                                                                                  LVCMOS
D12   A5        sdrc_d19 0  IO             0          Z          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS
                                           0                                                                                  LVCMOS
C12   B8        sdrc_d20 0  IO             0          Z          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS
                                           0                                                                                  LVCMOS
A11   A8        sdrc_d21 0  IO             0          Z          0         vdds_ mem Yes                 4  PU/ PD

B13   B9        sdrc_d22 0  IO                        Z          0         vdds_ mem Yes                 4  PU/ PD

D14   A9        sdrc_d23 0  IO                        Z          0         vdds_ mem Yes                 4  PU/ PD

C18   B21       sdrc_d24 0  IO                        Z          0         vdds_ mem Yes                 4  PU/ PD

A19   A21       sdrc_d25 0  IO                        Z          0         vdds_ mem Yes                 4  PU/ PD

B19   D22       sdrc_d26 0  IO                        Z          0         vdds_ mem Yes                 4  PU/ PD

B20   D23       sdrc_d27 0  IO                        Z          0         vdds_ mem Yes                 4  PU/ PD

D20   E22       sdrc_d28 0  IO                        Z          0         vdds_ mem Yes                 4  PU/ PD

A21   E23       sdrc_d29 0  IO                        Z          0         vdds_ mem Yes                 4  PU/ PD

B21   G22       sdrc_d30 0  IO                        Z          0         vdds_ mem Yes                 4  PU/ PD

C21   G23       sdrc_d31 0  IO                        Z          0         vdds_ mem Yes                 4  PU/ PD

H9    AB21      sdrc_ba0 0  O                         0          0         vdds_ mem No                  4  NA

H10   AC21      sdrc_ba1 0  O                         0          0         vdds_ mem No                  4  NA

A4    N22       sdrc_a0  0  O                         0          0         vdds_ mem No                  4  NA

B4    N23       sdrc_a1  0  O                         0          0         vdds_ mem No                  4  NA

B3    P22       sdrc_a2  0  O                         0          0         vdds_ mem No                  4  NA

C5    P23       sdrc_a3  0  O                         0          0         vdds_ mem No                  4  NA

C4    R22       sdrc_a4  0  O                         0          0         vdds_ mem No                  4  NA

D5    R23       sdrc_a5  0  O                         0          0         vdds_ mem No                  4  NA

C3    T22       sdrc_a6  0  O                         0          0         vdds_ mem No                  4  NA

C2    T23       sdrc_a7  0  O                         0          0         vdds_ mem No                  4  NA

C1    U22       sdrc_a8  0  O                         0          0         vdds_ mem No                  4  NA

D4    U23       sdrc_a9  0  O                         0          0         vdds_ mem No                  4  NA

D3    V22       sdrc_a10 0  O                         0          0         vdds_ mem No                  4  NA

D2    V23       sdrc_a11 0  O                         0          0         vdds_ mem No                  4  NA

(1) NA in this table stands for "Not Applicable".                                                        TERMINAL DESCRIPTION  27

Copyright 20082013, Texas Instruments Incorporated
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SPRS505H FEBRUARY 2008 REVISED OCTOBER 2013                                                                            www.ti.com

                          Table 2-1. Ball Characteristics (CBB Pkg.)(1) (continued)

BALL  BALL TOP PIN NAME MODE [4] TYPE [5]        BALL       BALL       RESET REL. POWER [9] HYS [10]  BUFFER PULLUP        IO CELL [13]
                                                 RESET                                                STRENG TH /DOWN
BOTTOM [1] [2]  [3]                              STATE [6]  RESET REL. MODE [8]                       (mA) [11] TYPE [12]  LVCMOS
                                                 0                                                                         LVCMOS
                                                 0          STATE [7]                                                      LVCMOS
                                                 0                                                                         LVCMOS
D1    W22       sdrc_a12 0   O                   1          0          0         vdds_ mem No         4  NA                LVCMOS
                                                 1                                                                         LVCMOS
E2    W23       sdrc_a13 0   O                   L          0          0         vdds_ mem No         4  NA                LVCMOS
                                                 1                                                                         LVCMOS
E1    Y22       sdrc_a14 0   O                   H          0          0         vdds_ mem No         4  NA

H11   M22       sdrc_ncs0 0  O                              1          0         vdds_ mem No         4  NA

H12   M23       sdrc_ncs1 0  O                              1          0         vdds_ mem No         4  NA

A13   A11       sdrc_clk  0  IO                             0          0         vdds_ mem Yes        4  PU/ PD

A14   B11       sdrc_nclk 0  O                              1          0         vdds_ mem No         4  NA

H16   J22       sdrc_cke0 0  O                              1          7         vdds_ mem Yes        4  PU/ PD

                safe_mode 7

H17   J23       sdrc_cke1 0  O                   H          1          7         vdds_ mem Yes        4  PU/ PD            LVCMOS

                safe_mode 7

H14   L23       sdrc_nras 0  O                   1          1          0         vdds_ mem No         4  NA                LVCMOS

H13   L22       sdrc_ncas 0  O                   1          1          0         vdds_ mem No         4  NA                LVCMOS

H15   K23       sdrc_nwe 0   O                   1          1          0         vdds_ mem No         4  NA                LVCMOS

B7    C1        sdrc_dm0 0   O                   0          0          0         vdds_ mem No         4  NA                LVCMOS

A16   A17       sdrc_dm1 0   O                   0          0          0         vdds_ mem No         4  NA                LVCMOS

B11   A6        sdrc_dm2 0   O                   0          0          0         vdds_ mem No         4  NA                LVCMOS

C20   A20       sdrc_dm3 0   O                   0          0          0         vdds_ mem No         4  NA                LVCMOS

A6    C2        sdrc_dqs0 0  IO                  L          Z          0         vdds_ mem Yes        4  PU/ PD            LVCMOS

A17   B17       sdrc_dqs1 0  IO                  L          Z          0         vdds_ mem Yes        4  PU/ PD            LVCMOS

A10   B6        sdrc_dqs2 0  IO                  L          Z          0         vdds_ mem Yes        4  PU/ PD            LVCMOS

A20   B20       sdrc_dqs3 0  IO                  L          Z          0         vdds_ mem Yes        4  PU/ PD            LVCMOS

N4    AC15      gpmc_a1 0    O                   L          L          7         vdds_ mem Yes        4  PU/ PD            LVCMOS

                gpio_34   4  IO

                safe_mode 7

M4    AB15      gpmc_a2 0    O                   L          L          7         vdds_ mem Yes        4  PU/ PD            LVCMOS

                gpio_35   4  IO

                safe_mode 7

L4    AC16      gpmc_a3 0    O                   L          L          7         vdds_ mem Yes        4  PU/ PD            LVCMOS

                gpio_36   4  IO

                safe_mode 7

K4    AB16      gpmc_a4 0    O                   L          L          7         vdds_ mem Yes        4  PU/ PD            LVCMOS

                gpio_37   4  IO

                safe_mode 7

T3    AC17      gpmc_a5 0    O                   L          L          7         vdds_ mem Yes        4  PU/ PD            LVCMOS

                gpio_38   4  IO

                safe_mode 7

R3    AB17      gpmc_a6 0    O                   H          H          7         vdds_ mem Yes        4  PU/ PD            LVCMOS

                gpio_39   4  IO

                safe_mode 7

N3    AC18      gpmc_a7 0    O                   H          H          7         vdds_ mem Yes        4  PU/ PD            LVCMOS

                gpio_40   4  IO

                safe_mode 7

M3    AB18      gpmc_a8 0    O                   H          H          7         vdds_ mem Yes        4  PU/ PD            LVCMOS

                gpio_41   4  IO

                safe_mode 7

L3    AC19      gpmc_a9 0    O                   H          H          7         vdds_ mem Yes        4  PU/ PD            LVCMOS

                sys_      1  I

                ndmareq2

                gpio_42   4  IO

                safe_mode 7

K3    AB19      gpmc_a10 0   O                   H          H          7         vdds_ mem Yes        4  PU/ PD            LVCMOS

                sys_      1  I

                ndmareq3

                gpio_43   4  IO

28    TERMINAL DESCRIPTION                                                                           Copyright 20082013, Texas Instruments Incorporated
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                          Table 2-1. Ball Characteristics (CBB Pkg.)(1) (continued)

BALL  BALL TOP PIN NAME MODE [4] TYPE [5]  BALL       BALL       RESET REL. POWER [9] HYS [10]           BUFFER PULLUP        IO CELL [13]
                                           RESET                                                         STRENG TH /DOWN
BOTTOM [1] [2]  [3]                        STATE [6]  RESET REL. MODE [8]                                (mA) [11] TYPE [12]

                                                      STATE [7]

                safe_mode 7

K1    M2        gpmc_d0 0     IO           H          H          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS

L1    M1        gpmc_d1 0     IO           H          H          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS

L2    N2        gpmc_d2 0     IO           H          H          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS

P2    N1        gpmc_d3 0     IO           H          H          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS

T1    R2        gpmc_d4 0     IO           H          H          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS

V1    R1        gpmc_d5 0     IO           H          H          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS

V2    T2        gpmc_d6 0     IO           H          H          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS

W2    T1        gpmc_d7 0     IO           H          H          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS

H2    AB3       gpmc_d8 0     IO           H          H          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS

                gpio_44   4   IO

                safe_mode 7

K2    AC3       gpmc_d9 0     IO           H          H          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS

                gpio_45   4   IO

                safe_mode 7

P1    AB4       gpmc_d10 0    IO           H          H          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS

                gpio_46   4   IO

                safe_mode 7

R1    AC4       gpmc_d11 0    IO           H          H          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS

                gpio_47   4   IO

                safe_mode 7

R2    AB6       gpmc_d12 0    IO           H          H          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS

                gpio_48   4   IO

                safe_mode 7

T2    AC6       gpmc_d13 0    IO           H          H          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS

                gpio_49   4   IO

                safe_mode 7

W1    AB7       gpmc_d14 0    IO           H          H          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS

                gpio_50   4   IO

                safe_mode 7

Y1    AC7       gpmc_d15 0    IO           H          H          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS

                gpio_51   4   IO

                safe_mode 7

G4    Y2        gpmc_ncs0 0   O            1          1          0         vdds_ mem No                  4  NA                LVCMOS

H3    Y1        gpmc_ncs1 0   O            H          1          0         vdds_ mem Yes                 4  PU/ PD            LVCMOS

                gpio_52   4   IO

                safe_mode 7

V8    NA        gpmc_ncs2 0   O            H          H          7         vdds_ mem Yes                 4  PU/ PD            LVCMOS

                gpio_53   4   IO

                safe_mode 7

U8    NA        gpmc_ncs3 0   O            H          H          7         vdds_ mem Yes                 4  PU/ PD            LVCMOS

                sys_      1   I

                ndmareq0

                gpio_54   4   IO

                safe_mode 7

T8    NA        gpmc_ncs4 0   O            H          H          7         vdds_ mem Yes                 4  PU/ PD            LVCMOS

                sys_      1   I

                ndmareq1

                mcbsp4_ 2     IO

                clkx

                gpt9_pwm_e 3  IO

                vt

                gpio_55   4   IO

                safe_mode 7

R8    NA        gpmc_ncs5 0   O            H          H          7         vdds_ mem Yes                 4  PU/ PD            LVCMOS

                sys_      1   I

                ndmareq2

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SPRS505H FEBRUARY 2008 REVISED OCTOBER 2013                                                                            www.ti.com

                          Table 2-1. Ball Characteristics (CBB Pkg.)(1) (continued)

BALL  BALL TOP PIN NAME MODE [4] TYPE [5]        BALL       BALL       RESET REL. POWER [9] HYS [10]  BUFFER PULLUP        IO CELL [13]
                                                 RESET                                                STRENG TH /DOWN
BOTTOM [1] [2]  [3]                              STATE [6]  RESET REL. MODE [8]                       (mA) [11] TYPE [12]

                                                            STATE [7]

                mcbsp4_dr 2    I

                gpt10_pwm_ 3   IO

                evt

                gpio_56   4    IO

                safe_mode 7

P8    NA        gpmc_ncs6 0    O                 H          H          7         vdds_ mem Yes        4   PU/ PD           LVCMOS

                sys_      1    I

                ndmareq3

                mcbsp4_dx 2    IO

                gpt11_pwm_ 3   IO

                evt

                gpio_57   4    IO

                safe_mode 7

N8    NA        gpmc_ncs7 0    O                 H          H          7         vdds_ mem Yes        4   PU/ PD           LVCMOS

                gpmc_io_dir 1  O

                mcbsp4_fsx 2   IO

                gpt8_pwm_e 3   IO

                vt

                gpio_58   4    IO

                safe_mode 7

T4    W2        gpmc_clk 0     O                 L          0          0         vdds_ mem Yes        4   PU/ PD           LVCMOS

                gpio_59   4    IO

                safe_mode 7

F3    W1        gpmc_nadv_ 0   O                 0          0          0         vdds_ mem No         4   NA               LVCMOS

                ale

G2    V2        gpmc_noe 0     O                 1          1          0         vdds_ mem No         4   NA               LVCMOS

F4    V1        gpmc_nwe 0     O                 1          1          0         vdds_ mem No         4   NA               LVCMOS

G3    AC12      gpmc_nbe0_ 0   O                 L          0          0         vdds_ mem Yes        4   PU/ PD           LVCMOS

                cle

                gpio_60   4    IO

                safe_mode 7

U3    NA        gpmc_nbe1 0    O                 L          L          7         vdds_ mem Yes        4   PU/ PD           LVCMOS

                gpio_61   4    IO

                safe_mode 7

H1    AB10      gpmc_nwp 0     O                 L          0          0         vdds_ mem Yes        4   PU/ PD           LVCMOS

                gpio_62   4    IO

                safe_mode 7

M8    AB12      gpmc_wait0 0   I                 H          H          0         vdds_ mem Yes        NA  PU/ PD           LVCMOS

L8    AC10      gpmc_wait1 0   I                 H          H          7         vdds_ mem Yes        4   PU/ PD           LVCMOS

                gpio_63   4    IO

                safe_mode 7

K8    NA        gpmc_wait2 0   I                 H          H          7         vdds_ mem Yes        4   PU/ PD           LVCMOS

                gpio_64   4    IO

                safe_mode 7

J8    NA        gpmc_wait3 0   I                 H          H          7         vdds_ mem Yes        4   PU/ PD           LVCMOS

                sys_      1    I

                ndmareq1

                gpio_65   4    IO

                safe_mode 7

D28   NA        dss_pclk 0     O                 H          H          7         vdds  Yes            8   PU/ PD           LVCMOS

                gpio_66   4    IO

                safe_mode 7

D26   NA        dss_hsync 0    O                 H          H          7         vdds  Yes            8   PU/ PD           LVCMOS

                gpio_67   4    IO

                safe_mode 7

D27   NA        dss_vsync 0    O                 H          H          7         vdds  Yes            8   PU/ PD           LVCMOS

                gpio_68   4    IO

30    TERMINAL DESCRIPTION                                                                             Copyright 20082013, Texas Instruments Incorporated
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                          Table 2-1. Ball Characteristics (CBB Pkg.)(1) (continued)

BALL  BALL TOP PIN NAME MODE [4] TYPE [5]  BALL       BALL       RESET REL. POWER [9] HYS [10]                BUFFER PULLUP        IO CELL [13]
                                           RESET                                                              STRENG TH /DOWN
BOTTOM [1] [2]  [3]                        STATE [6]  RESET REL. MODE [8]                                     (mA) [11] TYPE [12]

                                                      STATE [7]

                safe_mode 7

E27   NA        dss_acbias 0      O        L          L          7         vdds                          Yes  8  PU/ PD            LVCMOS

                gpio_69   4       IO

                safe_mode 7

AG22  NA        dss_data0 0       IO       L          L          7         vdds                          Yes  8  PU/ PD            LVCMOS

                uart1_cts 2       I

                gpio_70   4       IO

                safe_mode 7

AH22  NA        dss_data1 0       IO       L          L          7         vdds                          Yes  8  PU/ PD            LVCMOS

                uart1_rts 2       O

                gpio_71   4       IO

                safe_mode 7

AG23  NA        dss_data2 0       IO       L          L          7         vdds                          Yes  8  PU/ PD            LVCMOS

                gpio_72   4       IO

                safe_mode 7

AH23  NA        dss_data3 0       IO       L          L          7         vdds                          Yes  8  PU/ PD            LVCMOS

                gpio_73   4       IO

                safe_mode 7

AG24  NA        dss_data4 0       IO       L          L          7         vdds                          Yes  8  PU/ PD            LVCMOS

                uart3_rx_ irrx 2  I

                gpio_74   4       IO

                safe_mode 7

AH24  NA        dss_data5 0       IO       L          L          7         vdds                          Yes  8  PU/ PD            LVCMOS

                uart3_tx_ irtx 2  O

                gpio_75   4       IO

                safe_mode 7

E26   NA        dss_data6 0       IO       L          L          7         vdds                          Yes  8  PU/ PD            LVCMOS

                uart1_tx  2       O

                gpio_76   4       IO

                safe_mode 7

F28   NA        dss_data7 0       IO       L          L          7         vdds                          Yes  8  PU/ PD            LVCMOS

                uart1_rx  2       I

                gpio_77   4       IO

                safe_mode 7

F27   NA        dss_data8 0       IO       L          L          7         vdds                          Yes  8  PU/ PD            LVCMOS

                gpio_78   4       IO

                safe_mode 7

G26   NA        dss_data9 0       IO       L          L          7         vdds                          Yes  8  PU/ PD            LVCMOS

                gpio_79   4       IO

                safe_mode 7

AD28  NA        dss_data10 0      IO       L          L          7         vdds                          Yes  8  PU/ PD            LVCMOS

                gpio_80   4       IO

                safe_mode 7

AD27  NA        dss_data11 0      IO       L          L          7         vdds                          Yes  8  PU/ PD            LVCMOS

                gpio_81   4       IO

                safe_mode 7

AB28  NA        dss_data12 0      IO       L          L          7         vdds                          Yes  8  PU/ PD            LVCMOS

                gpio_82   4       IO

                safe_mode 7

AB27  NA        dss_data13 0      IO       L          L          7         vdds                          Yes  8  PU/ PD            LVCMOS

                gpio_83   4       IO

                safe_mode 7

AA28  NA        dss_data14 0      IO       L          L          7         vdds                          Yes  8  PU/ PD            LVCMOS

                gpio_84   4       IO

                safe_mode 7

Copyright 20082013, Texas Instruments Incorporated                                                         TERMINAL DESCRIPTION         31
                                                                        Submit Documentation Feedback

                                                                Product Folder Links: OMAP3515 OMAP3503
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SPRS505H FEBRUARY 2008 REVISED OCTOBER 2013                                                                                www.ti.com

                         Table 2-1. Ball Characteristics (CBB Pkg.)(1) (continued)

BALL  BALL TOP PIN NAME MODE [4] TYPE [5]        BALL       BALL       RESET REL. POWER [9] HYS [10]  BUFFER PULLUP            IO CELL [13]
                                                 RESET                                                STRENG TH /DOWN          LVCMOS
BOTTOM [1] [2]  [3]                              STATE [6]  RESET REL. MODE [8]                       (mA) [11] TYPE [12]      LVCMOS
                                                                                                                               LVCMOS
                                                 L          STATE [7]                                                          LVCMOS

AA27  NA        dss_data15 0  IO                            L          7         vdds      Yes        8                PU/ PD  LVCMOS

                gpio_85  4    IO                                                                                               LVCMOS

                safe_mode 7                                                                                                    LVCMOS

G25   NA        dss_data16 0  IO                 L          L          7         vdds      Yes        8                PU/ PD  LVCMOS

                gpio_86  4    IO                                                                                               LVCMOS

                safe_mode 7                                                                                                    10-bit DAC
                                                                                                                               10-bit DAC
H27   NA        dss_data17 0  IO                 L          L          7         vdds      Yes        8                PU/ PD  10-bit DAC
                                                                                                                               10-bit DAC
                gpio_87  4    IO                                                                                               10-bit DAC
                                                                                                                               LVCMOS
                safe_mode 7                                                                                                    LVCMOS
                                                                                                                               LVCMOS
H26   NA        dss_data18 0  IO                 L          L          7         vdds      Yes        8                PU/ PD

                mcspi3_clk 2  IO

                dss_data0 3   IO

                gpio_88  4    IO

                safe_mode 7

H25   NA        dss_data19 0  IO                 L          L          7         vdds      Yes        8                PU/ PD

                mcspi3_  2    IO

                simo

                dss_data1 3   IO

                gpio_89  4    IO

                safe_mode 7

E28   NA        dss_data20 0  O                  H          H          7         vdds      Yes        8                PU/ PD

                mcspi3_  2    IO

                somi

                dss_data2 3   IO

                gpio_90  4    IO

                safe_mode 7

J26   NA        dss_data21 0  O                  L          L          7         vdds      Yes        8                PU/ PD

                mcspi3_cs0 2  IO

                dss_data3 3   IO

                gpio_91  4    IO

                safe_mode 7

AC27  NA        dss_data22 0  O                  L          L          7         vdds      Yes        8                PU/ PD

                mcspi3_cs1 2  O

                dss_data4 3   IO

                gpio_92  4    IO

                safe_mode 7

AC28  NA        dss_data23 0  O                  L          L          7         vdds      Yes        8                PU/ PD

                dss_data5 3   IO

                gpio_93  4    IO

                safe_mode 7

W28   NA        tv_out2  0    O                  Z          0          0         vdda_dac             NA (2)           NA
                                                                                                      NA (2)           NA
Y28   NA        tv_out1  0    O                  Z          0          0         vdda_dac             NA (2)           NA
                                                                                                      NA (2)           NA
Y27   NA        tv_vfb1  0    AO                 Z          NA         0         vdda_dac             NA (2)           NA
                                                                                                      4                PU/ PD
W27   NA        tv_vfb2  0    AO                 Z          NA         0         vdda_dac

W26   NA        tv_vref  0    AO                 Z          NA         0         vdda_dac

A24   NA        cam_hs   0    IO                 L          L          7         vdds      Yes

                gpio_94  4    IO

                safe_mode 7

A23   NA        cam_vs   0    IO                 L          L          7         vdds      Yes        4                PU/ PD

                gpio_95  4    IO

                safe_mode 7

C25   NA        cam_ xclka 0  O                  L          L          7         vdds      Yes        4                PU/ PD

                gpio_96  4    IO

                safe_mode 7

(2) The drive strength is fixed regardless of the load. The driver is designed to drive 75ohm for video applications.

32    TERMINAL DESCRIPTION                                                                            Copyright 20082013, Texas Instruments Incorporated
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                         Table 2-1. Ball Characteristics (CBB Pkg.)(1) (continued)

BALL  BALL TOP PIN NAME MODE [4] TYPE [5]  BALL       BALL       RESET REL. POWER [9] HYS [10]                BUFFER PULLUP        IO CELL [13]
                                           RESET                                                              STRENG TH /DOWN      LVCMOS
BOTTOM [1] [2]  [3]                        STATE [6]  RESET REL. MODE [8]                                     (mA) [11] TYPE [12]

                                           L          STATE [7]

C27   NA        cam_pclk 0      I                     L          7         vdds                          Yes  4   PU/ PD

                gpio_97  4      IO

                safe_mode 7

C23   NA        cam_fld  0      IO         L          L          7         vdds                          Yes  4   PU/ PD           LVCMOS

                cam_global_r 2  IO

                eset

                gpio_98  4      IO

                safe_mode 7

AG17  NA        cam_d0   0      I          L          L          7         vdds                          Yes  NA  PU/PD            LVCMOS

                gpio_99  4      I

                safe_mode 7

AH17  NA        cam_d1   0      I          L          L          7         vdds                          Yes  NA  PU/PD            LVCMOS

                gpio_100 4      I

                safe_mode 7

B24   NA        cam_d2   0      I          L          L          7         vdds                          Yes  4   PU/ PD           LVCMOS

                gpio_101 4      IO

                safe_mode 7

C24   NA        cam_d3   0      I          L          L          7         vdds                          Yes  4   PU/ PD           LVCMOS

                gpio_102 4      IO

                safe_mode 7

D24   NA        cam_d4   0      I          L          L          7         vdds                          Yes  4   PU/ PD           LVCMOS

                gpio_103 4      IO

                safe_mode 7

A25   NA        cam_d5   0      I          L          L          7         vdds                          Yes  4   PU/ PD           LVCMOS

                gpio_104 4      IO

                safe_mode 7

K28   NA        cam_d6   0      I          L          L          7         vdds                          Yes  NA  PU/PD            LVCMOS

                gpio_105 4      IO                                                                            8

                safe_mode 7                                                                                   NA

L28   NA        cam_d7   0      I          L          L          7         vdds                          Yes  NA  PU/PD            LVCMOS

                gpio_106 4      IO                                                                            8

                safe_mode 7                                                                                   NA

K27   NA        cam_d8   0      I          L          L          7         vdds                          Yes  NA  PU/PD            LVCMOS

                gpio_107 4      IO                                                                            8

                safe_mode 7                                                                                   NA

L27   NA        cam_d9   0      I          L          L          7         vdds                          Yes  NA  PU/PD            LVCMOS

                gpio_108 4      IO                                                                            8

                safe_mode 7                                                                                   NA

B25   NA        cam_d10 0       I          L          L          7         vdds                          Yes  4   PU/ PD           LVCMOS

                gpio_109 4      IO

                safe_mode 7

C26   NA        cam_d11 0       I          L          L          7         vdds                          Yes  4   PU/ PD           LVCMOS

                gpio_110 4      IO

                safe_mode 7

B26   NA        cam_ xclkb 0    O          L          L          7         vdds                          Yes  4   PU/ PD           LVCMOS

                gpio_111 4      IO

                safe_mode 7

B23   NA        cam_wen 0       I          L          L          7         vdds                          Yes  4   PU/ PD           LVCMOS

                cam_ shutter 2  O

                gpio_167 4      IO

                safe_mode 7

D25   NA        cam_ strobe 0   O          L          L          7         vdds                          Yes  4   PU/ PD           LVCMOS

                gpio_126 4      IO

                safe_mode 7

AG19  NA        gpio_112 4      I          L          L          7         vdds                          Yes  NA  PU/PD            LVCMOS

Copyright 20082013, Texas Instruments Incorporated                                                         TERMINAL DESCRIPTION         33
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                      Table 2-1. Ball Characteristics (CBB Pkg.)(1) (continued)

BALL  BALL TOP PIN NAME MODE [4] TYPE [5]        BALL       BALL       RESET REL. POWER [9] HYS [10]  BUFFER PULLUP        IO CELL [13]
                                                 RESET                                                STRENG TH /DOWN      LVCMOS
BOTTOM [1] [2]  [3]                              STATE [6]  RESET REL. MODE [8]                       (mA) [11] TYPE [12]  LVCMOS
                                                                                                                           LVCMOS
                                                            STATE [7]                                                      LVCMOS
                                                                                                                           LVCMOS
                safe_mode 7
                                                                                                                           LVCMOS
AH19  NA        gpio_113 4    I                  L          L          7         vdds  Yes            NA     PU/PD         LVCMOS
                                                                                                                           LVCMOS
                safe_mode 7                                                                                                LVCMOS
                                                                                                                           LVCMOS
AG18  NA        gpio_114 4    I                  L          L          7         vdds  Yes            NA     PU/PD         LVCMOS
                                                                                                                           LVCMOS
                safe_mode 7                                                                                                LVCMOS
                                                                                                                           LVCMOS
AH18  NA        gpio_115 4    I                  L          L          7         vdds  Yes            NA     PU/PD         LVCMOS
                                                                                                                           LVCMOS
                safe_mode 7                                                                                                LVCMOS

P21   NA        mcbsp2_fsx 0  IO                 L          L          7         vdds  Yes            4 (3)  PU/ PD

                gpio_116 4    IO

                safe_mode 7

N21   NA        mcbsp2_ 0     IO                 L          L          7         vdds  Yes            4 (3)  PU/ PD

                clkx

                gpio_117 4    IO

                safe_mode 7

R21   NA        mcbsp2_dr 0   I                  L          L          7         vdds  Yes            4 (3)  PU/ PD

                gpio_118 4    IO

                safe_mode 7

M21   NA        mcbsp2_dx 0   IO                 L          L          7         vdds  Yes            4 (4)  PU/ PD

                gpio_119 4    IO

                safe_mode 7

N28   NA        mmc1_clk 0    O                  L          L          7         vdds_mmc1 Yes        8      PU/ PD(5)

                gpio_120 4    IO

                safe_mode 7

M27   NA        mmc1_cmd 0    IO                 L          L          7         vdds_mmc1 Yes        8      PU/ PD(5)

                gpio_121 4    IO

                safe_mode 7

N27   NA        mmc1_dat0 0   IO                 L          L          7         vdds_mmc1 Yes        8      PU/ PD(5)

                gpio_122 4    IO

                safe_mode 7

N26   NA        mmc1_dat1 0   IO                 L          L          7         vdds_mmc1 Yes        8      PU/ PD(5)

                gpio_123 4    IO

                safe_mode 7

N25   NA        mmc1_dat2 0   IO                 L          L          7         vdds_mmc1 Yes        8      PU/ PD (5)

                gpio_124 4    IO

                safe_mode 7

P28   NA        mmc1_dat3 0   IO                 L          L          7         vdds_mmc1 Yes        8      PU/ PD(5)

                gpio_125 4    IO

                safe_mode 7

P27   NA        mmc1_dat4 0   IO                 L          L          7         vdds_mmc1a No        8      PD (5)

                gpio_126 4    IO

                safe_mode 7

P26   NA        mmc1_dat5 0   IO                 L          L          7         vdds_mmc1a No        8      PD (5)

                gpio_127 4    IO

                safe_mode 7

R27   NA        mmc1_dat6 0   IO                 L          L          7         vdds_mmc1a No        8      PD (5)

                gpio_128 4    IO

                safe_mode 7

R25   NA        mmc1_dat7 0   IO                 L          L          7         vdds_mmc1a No        8      PD (5)

                gpio_129 4    IO

                safe_mode 7

(3) The buffer strength of this IO cell is programmable (2, 4, 6, or 8 mA) according to the selected mode; the default value is described in
      the above table.

(4) The buffer strength of this IO cell is programmable (2, 4, 6, or 8 mA) according to the selected mode; the default value is described in
      the above table.

(5) The PU nominal drive strength of this IO cell is equal to 25 uA @ 1.8V and 41.6 uA @ 3.0V. The PD nominal drive strength of this IO
      cell is equal to 1 mA @ 1.8V and 1.66 mA @ 3.0V.

34    TERMINAL DESCRIPTION                                                                            Copyright 20082013, Texas Instruments Incorporated
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                         Table 2-1. Ball Characteristics (CBB Pkg.)(1) (continued)

BALL  BALL TOP PIN NAME MODE [4] TYPE [5]  BALL       BALL       RESET REL. POWER [9] HYS [10]                BUFFER PULLUP        IO CELL [13]
                                           RESET                                                              STRENG TH /DOWN      LVCMOS
BOTTOM [1] [2]  [3]                        STATE [6]  RESET REL. MODE [8]                                     (mA) [11] TYPE [12]

                                           L          STATE [7]

AE2   NA        mmc2_clk 0       O                    L          7         vdds                          Yes  4  PU/ PD

                mcspi3_clk 1     IO

                gpio_130 4       IO

                safe_mode 7

AG5   NA        mmc2_ cmd 0      IO        H          H          7         vdds                          Yes  4  PU/ PD            LVCMOS

                mcspi3_  1       IO

                simo

                gpio_131 4       IO

                safe_mode 7

AH5   NA        mmc2_ dat0 0     IO        H          H          7         vdds                          Yes  4  PU/ PD            LVCMOS

                mcspi3_  1       IO

                somi

                gpio_132 4       IO

                safe_mode 7

AH4   NA        mmc2_ dat1 0     IO        H          H          7         vdds                          Yes  4  PU/ PD            LVCMOS

                gpio_133 4       IO

                safe_mode 7

AG4   NA        mmc2_ dat2 0     IO        H          H          7         vdds                          Yes  4  PU/ PD            LVCMOS

                mcspi3_cs1 1     O

                gpio_134 4       IO

                safe_mode 7

AF4   NA        mmc2_ dat3 0     IO        H          H          7         vdds                          Yes  4  PU/ PD            LVCMOS

                mcspi3_cs0 1     IO

                gpio_135 4       IO

                safe_mode 7

AE4   NA        mmc2_ dat4 0     IO        L          L          7         vdds                          Yes  4  PU/ PD            LVCMOS

                mmc2_dir_da 1    O

                t0

                mmc3_dat0 3      IO

                gpio_136 4       IO

                safe_mode 7

AH3   NA        mmc2_ dat5 0     IO        L          L          7         vdds                          Yes  4  PU/ PD            LVCMOS

                mmc2_dir_da 1    O

                t1

                cam_global_r 2   IO

                eset

                mmc3_dat1 3      IO

                gpio_137 4       IO

                hsusb3_tll_st 5  IO

                p

                mm3_rxdp 6       IO

                safe_mode 7

AF3   NA        mmc2_ dat6 0     IO        L          L          7         vdds                          Yes  4  PU/ PD            LVCMOS

                mmc2_dir_ 1      O

                cmd

                cam_ shutter 2   O

                mmc3_dat2 3      IO

                gpio_138 4       IO

                hsusb3_tll_di 5  IO

                r

                safe_mode 7

AE3   NA        mmc2_ dat7 0     IO        L          L          7         vdds                          Yes  4  PU/ PD            LVCMOS

                mmc2_ clkin 1    I

                mmc3_dat3 3      IO

                gpio_139 4       IO

                hsusb3_tll_n 5   IO

                xt

                mm3_rxdm 6       IO

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                          Table 2-1. Ball Characteristics (CBB Pkg.)(1) (continued)

BALL  BALL TOP PIN NAME MODE [4] TYPE [5]        BALL       BALL       RESET REL. POWER [9] HYS [10]  BUFFER PULLUP        IO CELL [13]
                                                 RESET                                                STRENG TH /DOWN
BOTTOM [1] [2]  [3]                              STATE [6]  RESET REL. MODE [8]                       (mA) [11] TYPE [12]

                                                            STATE [7]

                safe_mode 7

AF6   NA        mcbsp3_dx 0    IO                L          L          7         vdds  Yes            4  PU/ PD            LVCMOS

                uart2_cts 1    I

                gpio_140 4     IO

                hsusb3_tll_ 5  IO

                data4

                safe_mode 7

AE6   NA        mcbsp3_dr 0    I                 L          L          7         vdds  Yes            4  PU/ PD            LVCMOS

                uart2_rts 1    O

                gpio_141 4     IO

                hsusb3_tll_ 5  IO

                data5

                safe_mode 7

AF5   NA        mcbsp3_ 0      IO                L          L          7         vdds  Yes            4  PU/ PD            LVCMOS

                clkx

                uart2_tx  1    O

                gpio_142 4     IO

                hsusb3_tll_ 5  IO

                data6

                safe_mode 7

AE5   NA        mcbsp3_fsx 0   IO                L          L          7         vdds  Yes            4  PU/ PD            LVCMOS

                uart2_rx  1    I

                gpio_143 4     IO

                hsusb3_tll_ 5  IO

                data7

                safe_mode 7

AB26  NA        uart2_cts 0    I                 H          H          7         vdds  Yes            4  PU/ PD            LVCMOS

                mcbsp3_dx 1    IO

                gpt9_pwm_e 2   IO

                vt

                gpio_144 4     IO

                safe_mode 7

AB25  NA        uart2_rts 0    O                 H          H          7         vdds  Yes            4  PU/ PD            LVCMOS

                mcbsp3_dr 1    I

                gpt10_pwm_ 2   IO

                evt

                gpio_145 4     IO

                safe_mode 7

AA25  NA        uart2_tx  0    O                 H          H          7         vdds  Yes            4  PU/ PD            LVCMOS

                mcbsp3_ 1      IO

                clkx

                gpt11_pwm 2    IO

                _evt

                gpio_146 4     IO

                safe_mode 7

AD25  NA        uart2_rx  0    I                 H          H          7         vdds  Yes            4  PU/ PD            LVCMOS

                mcbsp3_fsx 1   IO

                gpt8_pwm_e 2   IO

                vt

                gpio_147 4     IO

                safe_mode 7

AA8   NA        uart1_tx  0    O                 L          L          7         vdds  Yes            4  PU/ PD            LVCMOS

                gpio_148 4     IO

                safe_mode 7

AA9   NA        uart1_rts 0    O                 L          L          7         vdds  Yes            4  PU/ PD            LVCMOS

                gpio_149 4     IO

                safe_mode 7

W8    NA        uart1_cts 0    I                 L          L          7         vdds  Yes            4  PU/ PD            LVCMOS

36    TERMINAL DESCRIPTION                                                                             Copyright 20082013, Texas Instruments Incorporated
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                          Table 2-1. Ball Characteristics (CBB Pkg.)(1) (continued)

BALL  BALL TOP PIN NAME MODE [4] TYPE [5]  BALL       BALL       RESET REL. POWER [9] HYS [10]                BUFFER PULLUP        IO CELL [13]
                                           RESET                                                              STRENG TH /DOWN
BOTTOM [1] [2]  [3]                        STATE [6]  RESET REL. MODE [8]                                     (mA) [11] TYPE [12]

                                                      STATE [7]

                gpio_150 4       IO

                hsusb3_tll_cl 5  O

                k

                safe_mode 7

Y8    NA        uart1_rx  0      I         L          L          7         vdds                          Yes  4  PU/ PD            LVCMOS

                mcbsp1_ clkr 2   IO

                mcspi4_clk 3     IO

                gpio_151 4       IO

                safe_mode 7

AE1   NA        mcbsp4_ 0        IO        L          L          7         vdds                          Yes  4  PU/ PD            LVCMOS

                clkx

                gpio_152 4       IO

                hsusb3_tll_ 5    IO

                data1

                mm3_txse0 6      IO

                safe_mode 7

AD1   NA        mcbsp4_dr 0      I         L          L          7         vdds                          Yes  4  PU/ PD            LVCMOS

                gpio_153 4       IO

                hsusb3_tll_ 5    IO

                data0

                mm3_rxrcv 6      IO

                safe_mode 7

AD2   NA        mcbsp4_dx 0      IO        L          L          7         vdds                          Yes  4  PU/ PD            LVCMOS

                gpio_154 4       IO

                hsusb3_tll_ 5    IO

                data2

                mm3_txdat 6      IO

                safe_mode 7

AC1   NA        mcbsp4_fsx 0     IO        L          L          7         vdds                          Yes  4  PU/ PD            LVCMOS

                gpio_155 4       IO

                hsusb3_tll_ 5    IO

                data3

                mm3_txen_n 6     IO

                safe_mode 7

Y21   NA        mcbsp1_ clkr 0   IO        L          L          7         vdds                          Yes  4  PU/ PD            LVCMOS

                mcspi4_clk 1     IO

                gpio_156 4       IO

                safe_mode 7

AA21  NA        mcbsp1_fsr 0     IO        L          L          7         vdds                          Yes  4  PU/ PD            LVCMOS

                cam_global_r 2   IO

                eset

                gpio_157 4       IO

                safe_mode 7

V21   NA        mcbsp1_dx 0      IO        L          L          7         vdds                          Yes  4  PU/ PD            LVCMOS

                mcspi4_   1      IO

                simo

                mcbsp3_dx 2      IO

                gpio_158 4       IO

                safe_mode 7

U21   NA        mcbsp1_dr 0      I         L          L          7         vdds                          Yes  4  PU/ PD            LVCMOS

                mcspi4_   1      IO

                somi

                mcbsp3_dr 2      O

                gpio_159 4       IO

                safe_mode 7

T21   NA        mcbsp_clks 0     I         L          L          7         vdds                          Yes  4  PU/ PD            LVCMOS

                cam_ shutter 2   O

                gpio_160 4       IO

Copyright 20082013, Texas Instruments Incorporated                                                         TERMINAL DESCRIPTION         37
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SPRS505H FEBRUARY 2008 REVISED OCTOBER 2013                                                                            www.ti.com

                         Table 2-1. Ball Characteristics (CBB Pkg.)(1) (continued)

BALL  BALL TOP PIN NAME MODE [4] TYPE [5]        BALL       BALL       RESET REL. POWER [9] HYS [10]  BUFFER PULLUP        IO CELL [13]
                                                 RESET                                                STRENG TH /DOWN
BOTTOM [1] [2]  [3]                              STATE [6]  RESET REL. MODE [8]                       (mA) [11] TYPE [12]

                                                            STATE [7]

                uart1_cts 5       I

                safe_mode 7

K26   NA        mcbsp1_fsx 0      IO             L          L          7         vdds  Yes            4  PU/ PD            LVCMOS

                mcspi4_cs0 1      IO

                mcbsp3_fsx 2      IO

                gpio_161 4        IO

                safe_mode 7

W21   NA        mcbsp1_ 0         IO             L          L          7         vdds  Yes            4  PU/ PD            LVCMOS

                clkx

                mcbsp3_ 2         IO

                clkx

                gpio_162 4        IO

                safe_mode 7

H18   NA        uart3_cts_ 0      IO             H          H          7         vdds  Yes            4  PU/ PD            LVCMOS

                rctx

                gpio_163 4        IO

                safe_mode 7

H19   NA        uart3_rts_ sd 0   O              H          H          7         vdds  Yes            4  PU/ PD            LVCMOS

                gpio_164 4        IO

                safe_mode 7

H20   NA        uart3_rx_ irrx 0  I              H          H          7         vdds  Yes            4  PU/ PD            LVCMOS

                gpio_165 4        IO

                safe_mode 7

H21   NA        uart3_tx_ irtx 0  O              H          H          7         vdds  Yes            4  PU/ PD            LVCMOS

                gpio_166 4        IO

                safe_mode 7

T28   NA        hsusb0_clk 0      I              L          L          7         vdds  Yes            4  PU/ PD            LVCMOS

                gpio_120 4        IO

                safe_mode 7

T25   NA        hsusb0_stp 0      O              H          H          7         vdds  Yes            4  PU/ PD            LVCMOS

                gpio_121 4        IO

                safe_mode 7

R28   NA        hsusb0_dir 0      I              L          L          7         vdds  Yes            4  PU/ PD            LVCMOS

                gpio_122 4        IO

                safe_mode 7

T26   NA        hsusb0_nxt 0      I              L          L          7         vdds  Yes            4  PU/ PD            LVCMOS

                gpio_124 4        IO

                safe_mode 7

T27   NA        hsusb0_  0        IO             L          L          7         vdds  Yes            4  PU/ PD            LVCMOS

                data0

                uart3_tx_ irtx 2  O

                gpio_125 4        IO

                safe_mode 7

U28   NA        hsusb0_  0        IO             L          L          7         vdds  Yes            4  PU/ PD            LVCMOS

                data1

                uart3_rx_ irrx 2  I

                gpio_130 4        IO

                safe_mode 7

U27   NA        hsusb0_  0        IO             L          L          7         vdds  Yes            4  PU/ PD            LVCMOS

                data2

                uart3_rts_ sd 2   O

                gpio_131 4        IO

                safe_mode 7

U26   NA        hsusb0_  0        IO             L          L          7         vdds  Yes            4  PU/ PD            LVCMOS

                data3

                uart3_cts_ 2      IO

                rctx

                gpio_169 4        IO

38    TERMINAL DESCRIPTION                                                                                Copyright 20082013, Texas Instruments Incorporated
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                          Table 2-1. Ball Characteristics (CBB Pkg.)(1) (continued)

BALL  BALL TOP PIN NAME MODE [4] TYPE [5]  BALL       BALL       RESET REL. POWER [9] HYS [10]                BUFFER PULLUP        IO CELL [13]
                                           RESET                                                              STRENG TH /DOWN      LVCMOS
BOTTOM [1] [2]  [3]                        STATE [6]  RESET REL. MODE [8]                                     (mA) [11] TYPE [12]  LVCMOS
                                                                                                                                   LVCMOS
                                                      STATE [7]                                                                    LVCMOS
                                                                                                                                   Open Drain
                safe_mode 7                                                                                                        Open Drain
                                                                                                                                   Open Drain
U25   NA        hsusb0_   0   IO           L          L          7         vdds                          Yes  4      PU/ PD        Open Drain
                                                                                                                                   Open Drain
                data4                                                                                                              Open Drain
                                                                                                                                   Open Drain
                gpio_188 4    IO                                                                                                   Open Drain
                                                                                                                                   LVCMOS
                safe_mode 7
                                                                                                                                   LVCMOS
V28   NA        hsusb0_   0   IO           L          L          7         vdds                          Yes  4      PU/ PD        LVCMOS

                data5                                                                                                              LVCMOS

                gpio_189 4    IO

                safe_mode 7

V27   NA        hsusb0_   0   IO           L          L          7         vdds                          Yes  4      PU/ PD

                data6

                gpio_190 4    IO

                safe_mode 7

V26   NA        hsusb0_   0   IO           L          L          7         vdds                          Yes  4      PU/ PD

                data7

                gpio_191 4    IO

                safe_mode 7

K21   NA        i2c1_scl  0   IOD          H          H          0         vdds                          Yes  4      PU/ PD

J21   NA        i2c1_sda 0    IOD          H          H          0         vdds                          Yes  4      PU/ PD

AF15  NA        i2c2_scl  0   IOD          H          H          7         vdds                          Yes  4      PU/ PD

                gpio_168 4    IO

                safe_mode 7

AE15  NA        i2c2_sda 0    IOD          H          H          7         vdds                          Yes  4      PU/ PD

                gpio_183 4    IO

                safe_mode 7

AF14  NA        i2c3_scl  0   IOD          H          H          7         vdds                          Yes  4      PU/ PD

                gpio_184 4    IO

                safe_mode 7

AG14  NA        i2c3_sda 0    IOD          H          H          7         vdds                          Yes  4      PU/ PD

                gpio_185 4    IO

                safe_mode 7

AD26  NA        i2c4_scl  0   IOD          H          H          0         vdds                          Yes  4      PU/ PD

                sys_      1   O

                nvmode1

                safe_mode 7

AE26  NA        i2c4_sda 0    IOD          H          H          0         vdds                          Yes  4      PU/ PD

                sys_      1   O

                nvmode2

                safe_mode 7

J25   NA        hdq_sio   0   IOD          H          H          7         vdds                          Yes  4      PU/ PD

                sys_altclk 1  I

                i2c2_sccbe 2  O

                i2c3_sccbe 3  O

                gpio_170 4    IO

                safe_mode 7

AB3   NA        mcspi1_clk 0  IO           L          L          7         vdds                          Yes  4 (6)  PU/ PD

                mmc2_dat4 1   IO

                gpio_171 4    IO

                safe_mode 7

AB4   NA        mcspi1_   0   IO           L          L          7         vdds                          Yes  4 (6)  PU/ PD

                simo

                mmc2_dat5 1   IO

                gpio_172 4    IO

                safe_mode 7

AA4   NA        mcspi1_   0   IO           L          L          7         vdds                          Yes  4 (6)  PU/ PD

                somi

(6) The buffer strength of this IO cell is programmable (2, 4, 6, or 8 mA) according to the selected mode; the default value is described in
      the above table.

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                         Table 2-1. Ball Characteristics (CBB Pkg.)(1) (continued)

BALL  BALL TOP PIN NAME MODE [4] TYPE [5]        BALL       BALL       RESET REL. POWER [9] HYS [10]  BUFFER PULLUP        IO CELL [13]
                                                 RESET                                                STRENG TH /DOWN      LVCMOS
BOTTOM [1] [2]  [3]                              STATE [6]  RESET REL. MODE [8]                       (mA) [11] TYPE [12]  LVCMOS
                                                                                                                           LVCMOS
                                                            STATE [7]                                                      LVCMOS
                                                                                                                           LVCMOS
                mmc2_dat6 1    IO                                                                                          LVCMOS

                gpio_173 4     IO                                                                                          LVCMOS

                safe_mode 7                                                                                                LVCMOS

AC2   NA        mcspi1_cs0 0   IO                H          H          7         vdds  Yes            4 (6)  PU/ PD        LVCMOS

                mmc2_dat7 1    IO

                gpio_174 4     IO

                safe_mode 7

AC3   NA        mcspi1_cs1 0   O                 L          H          7         vdds  Yes            4 (6)  PU/ PD

                mmc3_cmd 3     IO

                gpio_175 4     IO

                safe_mode 7

AB1   NA        mcspi1_cs2 0   O                 L          H          7         vdds  Yes            4 (6)  PU/ PD

                mmc3_clk 3     O

                gpio_176 4     IO

                safe_mode 7

AB2   NA        mcspi1_cs3 0   O                 H          H          7         vdds  Yes            4      PU/ PD

                hsusb2_tll_ 2  IO

                data2

                hsusb2_  3     IO

                data2

                gpio_177 4     IO

                mm2_txdat 5    IO

                safe_mode 7

AA3   NA        mcspi2_clk 0   IO                L          L          7         vdds  Yes            4      PU/ PD

                hsusb2_tll_ 2  IO

                data7

                hsusb2_  3     O

                data7

                gpio_178 4     IO

                safe_mode 7

Y2    NA        mcspi2_  0     IO                L          L          7         vdds  Yes            4      PU/ PD

                simo

                gpt9_pwm_e 1   IO

                vt

                hsusb2_tll_ 2  IO

                data4

                hsusb2_  3     I

                data4

                gpio_179 4     IO

                safe_mode 7

Y3    NA        mcspi2_  0     IO                L          L          7         vdds  Yes            4      PU/ PD

                somi

                gpt10_pwm_ 1   IO

                evt

                hsusb2_tll_ 2  IO

                data5

                hsusb2_  3     O

                data5

                gpio_180 4     IO

                safe_mode 7

Y4    NA        mcspi2_cs0 0   IO                H          H          7         vdds  Yes            4      PU/ PD

                gpt11_pwm_ 1   IO

                evt

                hsusb2_tll_ 2  IO

                data6

                hsusb2_  3     O

                data6

                gpio_181 4     IO

                safe_mode 7

V3    NA        mcspi2_cs1 0   O                 L          L          7         vdds  Yes            4      PU/ PD

40    TERMINAL DESCRIPTION                                                                             Copyright 20082013, Texas Instruments Incorporated
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                           Table 2-1. Ball Characteristics (CBB Pkg.)(1) (continued)

BALL  BALL TOP PIN NAME MODE [4] TYPE [5]  BALL       BALL       RESET REL. POWER [9] HYS [10]                BUFFER PULLUP        IO CELL [13]
                                           RESET                                                              STRENG TH /DOWN
BOTTOM [1] [2]  [3]                        STATE [6]  RESET REL. MODE [8]                                     (mA) [11] TYPE [12]

                                                      STATE [7]

                gpt8_pwm_e 1   IO

                vt

                hsusb2_tll_ 2  IO

                data3

                hsusb2_    3   IO

                data3

                gpio_182 4     IO

                mm2_txen_n 5   IO

                safe_mode 7

AE25  NA        sys_32k    0   I           Z          I          NA        vdds                          Yes  NA  NA               LVCMOS

AE17  NA        sys_xtalin 0   I           Z          I          NA        vdds                          NA   NA  NA               LVCMOS

AF17  NA        sys_xtalout 0  O           Z          O          NA        vdds                          NA   NA  NA               LVCMOS

AF25  NA        sys_clkreq 0   IO          0          1          0         vdds                          Yes  8   PU/ PD           LVCMOS

                gpio_1     4   IO

                safe_mode 7

AF26  NA        sys_nirq   0   I           H          H          7         vdds                          Yes  4   PU/ PD           LVCMOS

                gpio_0     4   IO

                safe_mode 7

AH25  NA        sys_       0   I           Z          I          NA        vdds                          Yes  NA  NA               LVCMOS

                nrespwron

AF24  NA        sys_       0   IOD         0          1 (PU)     0         vdds                          Yes  8   PU/ PD           LVCMOS

                nreswarm

                gpio_30    4   IO                                                                                                  Open Drain

                safe_mode 7

AH26  NA        sys_boot0 0    I           Z          Z          0         vdds                          Yes  4   PU/ PD           LVCMOS

                gpio_2     4   IO

                safe_mode 7

AG26  NA        sys_boot1 0    I           Z          Z          0         vdds                          Yes  4   PU/ PD           LVCMOS

                gpio_3     4   IO

                safe_mode 7

AE14  NA        sys_boot2 0    I           Z          Z          0         vdds                          Yes  4   PU/ PD           LVCMOS

                gpio_4     4   IO

                safe_mode 7

AF18  NA        sys_boot3 0    I           Z          Z          0         vdds                          Yes  4   PU/ PD           LVCMOS

                gpio_5     4   IO

                safe_mode 7

AF19  NA        sys_boot4 0    I           Z          Z          0         vdds                          Yes  4   PU/ PD           LVCMOS

                mmc2_dir_da 1  O

                t2

                gpio_6     4   IO

                safe_mode 7

AE21  NA        sys_boot5 0    I           Z          Z          0         vdds                          Yes  4   PU/ PD           LVCMOS

                mmc2_dir_da 1  O

                t3

                gpio_7     4   IO

                safe_mode 7

AF21  NA        sys_boot6 0    I           Z          Z          0         vdds                          Yes  4   PU/ PD           LVCMOS

                gpio_8     4   IO

                safe_mode 7

AF22  NA        sys_off_   0   O           0          L          7         vdds                          Yes  8   PU/ PD           LVCMOS

                mode

                gpio_9     4   IO

                safe_mode 7

AG25  NA        sys_clkout1 0  O           L          L          7         vdds                          Yes  8   PU/ PD           LVCMOS

                gpio_10    4   IO

                safe_mode 7

AE22  NA        sys_clkout2 0  O           L          L          7         vdds                          Yes  4   PU/ PD           LVCMOS

                gpio_186 4     IO

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                           Table 2-1. Ball Characteristics (CBB Pkg.)(1) (continued)

BALL  BALL TOP PIN NAME MODE [4] TYPE [5]        BALL       BALL       RESET REL. POWER [9] HYS [10]  BUFFER PULLUP        IO CELL [13]
                                                 RESET                                                STRENG TH /DOWN
BOTTOM [1] [2]  [3]                              STATE [6]  RESET REL. MODE [8]                       (mA) [11] TYPE [12]

                                                            STATE [7]

                safe_mode 7

AA17  NA        jtag_ntrst 0     I               L          L          0         vdds  Yes            NA  PU/ PD           LVCMOS

AA13  NA        jtag_tck   0     I               L          L          0         vdds  Yes            NA  PU/ PD           LVCMOS

AA12  NA        jtag_rtck  0     O               L          0          0         vdds  Yes            8   PU/ PD           LVCMOS

AA18  NA        jtag_tms_tms 0   IO              H          H          0         vdds  Yes            8   PU/ PD           LVCMOS

                c

AA20  NA        jtag_tdi   0     I               H          H          0         vdds  Yes            NA  PU/ PD           LVCMOS

AA19  NA        jtag_tdo   0     O               L          Z          0         vdds  Yes            8   PU/ PD           LVCMOS

AA11  NA        jtag_emu0 0      IO              H          H          0         vdds  Yes            8   PU/ PD           LVCMOS

                gpio_11    4     IO

                safe_mode 7

AA10  NA        jtag_emu1 0      IO              H          H          0         vdds  Yes            8   PU/ PD           LVCMOS

                gpio_31    4     IO

                safe_mode 7

AF10  NA        etk_clk    0     O               H          H          4         vdds  Yes            4   PU/ PD           LVCMOS

                mcbsp5_ 1        IO

                clkx

                mmc3_clk 2       O

                hsusb1_stp 3     O

                gpio_12    4     IO

                mm1_rxdp 5       IO

                hsusb1_tll_st 6  I

                p

AE10  NA        etk_ctl    0     O               H          H          4         vdds  Yes            4   PU/ PD           LVCMOS

                mmc3_cmd 2       IO

                hsusb1_clk 3     O

                gpio_13    4     IO

                hsusb1_tll_cl 6  O

                k

AF11  NA        etk_d0     0     O               H          H          4         vdds  Yes            4   PU/ PD           LVCMOS

                mcspi3_    1     IO

                simo

                mmc3_dat4 2      IO

                hsusb1_    3     IO

                data0

                gpio_14    4     IO

                mm1_rxrcv 5      IO

                hsusb1_tll_ 6    IO

                data0

AG12  NA        etk_d1     0     O               H          H          4         vdds  Yes            4   PU/ PD           LVCMOS

                mcspi3_    1     IO

                somi

                hsusb1_    3     IO

                data1

                gpio_15    4     IO

                mm1_txse0 5      IO

                hsusb1_tll_ 6    IO

                data1

AH12  NA        etk_d2     0     O               H          H          4         vdds  Yes            4   PU/ PD           LVCMOS

                mcspi3_cs0 1     IO

                hsusb1_    3     IO

                data2

                gpio_16    4     IO

                mm1_txdat 5      IO

                hsusb1_tll_d 6   IO

                ata2

AE13  NA        etk_d3     0     O               H          H          4         vdds  Yes            4   PU/ PD           LVCMOS

                mcspi3_clk 1     IO

                mmc3_dat3 2      IO

42    TERMINAL DESCRIPTION                                                                               Copyright 20082013, Texas Instruments Incorporated
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                           Table 2-1. Ball Characteristics (CBB Pkg.)(1) (continued)

BALL  BALL TOP PIN NAME MODE [4] TYPE [5]  BALL       BALL       RESET REL. POWER [9] HYS [10]                BUFFER PULLUP        IO CELL [13]
                                           RESET                                                              STRENG TH /DOWN
BOTTOM [1] [2]  [3]                        STATE [6]  RESET REL. MODE [8]                                     (mA) [11] TYPE [12]

                                                      STATE [7]

                hsusb1_    3     IO

                data7

                gpio_17    4     IO

                hsusb1_tll_ 6    IO

                data7

AE11  NA        etk_d4     0     O         L          L          4         vdds                          Yes  4  PU/ PD            LVCMOS

                mcbsp5_dr 1      I

                mmc3_dat0 2      IO

                hsusb1_    3     IO

                data4

                gpio_18    4     IO

                hsusb1_tll_ 6    IO

                data4

AH9   NA        etk_d5     0     O         L          L          4         vdds                          Yes  4  PU/ PD            LVCMOS

                mcbsp5_fsx 1     IO

                mmc3_dat1 2      IO

                hsusb1_    3     IO

                data5

                gpio_19    4     IO

                hsusb1_tll_ 6    IO

                data5

AF13  NA        etk_d6     0     O         L          L          4         vdds                          Yes  4  PU/ PD            LVCMOS

                mcbsp5_dx 1      IO

                mmc3_dat2 2      IO

                hsusb1_    3     IO

                data6

                gpio_20    4     IO

                hsusb1_tll_ 6    IO

                data6

AH14  NA        etk_d7     0     O         L          L          4         vdds                          Yes  4  PU/ PD            LVCMOS

                mcspi3_cs1 1     O

                mmc3_dat7 2      IO

                hsusb1_    3     IO

                data3

                gpio_21    4     IO

                mm1_txen_n 5     IO

                hsusb1_tll_ 6    IO

                data3

AF9   NA        etk_d8     0     O         L          L          4         vdds                          Yes  4  PU/ PD            LVCMOS

                sys_drm_ 1       I

                msecure

                mmc3_dat6 2      IO

                hsusb1_dir 3     I

                gpio_22    4     IO

                hsusb1_tll_di 6  O

                r

AG9   NA        etk_d9     0     O         L          L          4         vdds                          Yes  4  PU/ PD            LVCMOS

                sys_secure_i 1   O

                ndic ator

                mmc3_dat5 2      IO

                hsusb1_nxt 3     I

                gpio_23    4     IO

                mm1_rxdm 5       IO

                hsusb1_tll_n 6   O

                xt

AE7   NA        etk_d10    0     O         L          L          4         vdds                          Yes  4  PU/ PD            LVCMOS

                uart1_rx   2     I

                hsusb2_clk 3     O

                gpio_24    4     IO

Copyright 20082013, Texas Instruments Incorporated                                                         TERMINAL DESCRIPTION         43
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SPRS505H FEBRUARY 2008 REVISED OCTOBER 2013                                                                               www.ti.com

                            Table 2-1. Ball Characteristics (CBB Pkg.)(1) (continued)

BALL           BALL TOP PIN NAME MODE [4] TYPE [5]  BALL       BALL       RESET REL. POWER [9] HYS [10]  BUFFER PULLUP        IO CELL [13]
                                                    RESET                                                STRENG TH /DOWN
BOTTOM [1] [2]     [3]                              STATE [6]  RESET REL. MODE [8]                       (mA) [11] TYPE [12]

                                                               STATE [7]

                   hsusb2_tll_cl 6  O
                   k                O
                                    O
AF7            NA  etk_d11  0       IO              L          L          4         vdds  Yes            4  PU/ PD            LVCMOS
                                    IO
                   hsusb2_stp 3     I
                                    O
                   gpio_25  4       I
                                    IO
                   mm2_rxdp 5       O
                                    O
                   hsusb2_tll_st 6  I
                   p                IO
                                    IO
AG7            NA  etk_d12  0       O               L          L          4         vdds  Yes            4  PU/ PD            LVCMOS
                                    O
                   hsusb2_dir 3     IO
                                    IO
                   gpio_26  4       IO
                                    IO
                   hsusb2_tll_di 6  O
                   r                IO
                                    IO
AH7            NA  etk_d13  0       IO              L          L          4         vdds  Yes            4  PU/ PD            LVCMOS
                                    IO
                   hsusb2_nxt 3     PWR

                   gpio_27  4       PWR

                   mm2_rxdm 5       PWR

                   hsusb2_tll_n 6
                   xt

AG8            NA  etk_d14  0                       L          L          4         vdds  Yes            4  PU/ PD            LVCMOS

                   hsusb2_  3

                   data0

                   gpio_28  4

                   mm2_rxrcv 5

                   hsusb2_tll_ 6
                   data0

AH8            NA  etk_d15  0                       L          L          4         vdds  Yes            4  PU/ PD            LVCMOS

                   hsusb2_  3

                   data1

                   gpio_29  4

                   mm2_txse0 5

                   hsusb2_tll_ 6
                   data1

AE9, AE18, NA      vdd_core 0                       -          -          -         -     -              -  -                 -
AE19, AE24,
AC4, Y16,
Y18, Y19,
Y20, W18,
W20, V20,
U19, U20,
T19, P20,
N19, N20,
M19, M25,
L25, K18,
K20, J4, J18,
J19, J20, H4,
E25, D8, D9,
D15, D22,
D23

Y9, Y10,       NA  vdd_mpu 0                        -          -          -         -     -              -  -                 -
                   vdds_mem 0
Y11, Y14,

Y15, W9,

W11, W12,

W15, U10,

T9, T10, R9,

R10, N10,

M9, M10, L9,

L10, K11,

K14, K13, J9,

J10, J11,

J14, J15

AH6, U1, R4, NA                                     -          -          -         -     -              -  -                 -
J1, J2, G28,
F1, F2, D16,
C16, C28,
B5, B8, B12,
B18, B22,
A5, A8, A12,
A18, A22

44         TERMINAL DESCRIPTION                                                                         Copyright 20082013, Texas Instruments Incorporated
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                                  Table 2-1. Ball Characteristics (CBB Pkg.)(1) (continued)

BALL           BALL TOP PIN NAME MODE [4] TYPE [5]  BALL       BALL       RESET REL. POWER [9] HYS [10]     BUFFER PULLUP        IO CELL [13]
                                                    RESET                                                   STRENG TH /DOWN      -
BOTTOM [1] [2]              [3]                     STATE [6]  RESET REL. MODE [8]                          (mA) [11] TYPE [12]
                                                                                                                                 -
                                                    -          STATE [7]                                                         -
                                                                                                                                 -
AG20, AG21, NA              vdds  0          PWR               -          -          -                   -  -  -                 -
AG27, AF8,                                                                                                                       -
AF16, AF23,                                  PWR                                                                                 -
AE8, AE16,                                   PWR                                                                                 -
AE23, AE27,                                  PWR
AD3, AD4,                                    PWR                                                                                 -
W4, H28,                                     PWR                                                                                 -
F25, F26                                     GND
                                             GND
W16            NA           vdds_sram 0
                                             PWR
K15            NA           vdds_dpll_dll 0  -      -          -          -          -                   -  -  -

AA16           NA           vdds_dpll_pe 0   -      -          -          -          -                   -  -  -
                            r

AA14           NA           vdds_wkup_ 0            -          -          -          -                   -  -  -
                            bg

K25, P25 NA                 vdds_mmc1, 0            -          -          -          -                   -  -  -
                            vdds_mmc1a

V25            NA           vdda_dac 0              -          -          -          -                   -  -  -

Y26            NA           vssa_dac 0              -          -          -          -                   -  -  -

AA26, AG2, NA               vss   0                 -          -          -          -                   -  -  -

AG3, AG6,

AF12, AF20,

AE12, AE20,

AC25, AC26,

AG16, AH21,

Y12, Y13,

Y17, Y25,

W3, W10,

W13, W14,

W17, W19,

W25, V9,

V10, V19,

U2, U9, T20,

R19, R20,

R26, P3, P4,

P9, P10,

P19, N9,

M20, M28,

L19, L20,

L26, K9,

K10, K12,

K16, K17,

K19, J3, J12,

J13, J16,

J17, G27,

E3,E4, D7,

D10, D13,

D19, D21,

C7, C10,

C13, C19,

C22, B2,

B27, A3, A26

AH20, AA15, NA              cap_vdd_d, 0            -          -          -          -                   -  -  -
V4, L21                     cap_vdd_wk
                            up,
                            cap_vdd_sra
                            m_mpu ,
                            cap_vdd_sra
                            m_core

AH1, AH2, A2, A12,          FeedThrough -           -          -          -          -                   -  -  -

AH10, AH11, A22, A23, Pins(7)

AH13, AH15, AA1, AA2,

AH16, AH27, AA22, AA23,

AH28, AG1, AB1, AB11,

AG10, AG11, AB13, AB23,

AG13, AG15, AB8, AB9,

AG28, AF1, AC1, AC11,

AF2, AF27, AC13, AC14,

AF28, AE28, AC2, AC22,

AA1, AA2, AC23, AC8,

N1, N2, M1, AC9, B12,

M2, M26, B23, H22,

J27, J28, H23, K1, K2,

B15, B28, K22, L1, L2,

A2, A15,       U1, U2, Y23

A27, A28

A1, B1, G1, A1, AB2,        No Connect -

U4             AB22, B1,

               B2, B22

(7) These signals are feed-through balls. For more information, see Section 2.5.10.

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                                            Table 2-2. Ball Characteristics (CBC Pkg.)(1)

    BALL    BALL TOP PIN NAME  MODE [4]  TYPE [5]     BALL        BALL    RESET REL.  POWER [9]  HYS [10]    BUFFER PULLUP
                                                     RESET    RESET REL.    MODE [8]                Yes    STRENG TH /DOWN IO CELL [13]
BOTTOM [1]  [2]   [3]                         I    STATE [6]
                                                               STATE [7]                                     (mA) [11] TYPE [12]
                                              I
    AE16    NA    cam_d0        0             -    L          L           7           vdds                 4      PU100/  LVCMOS
                                              I
                                                                                                                  PD100
                                              I
                  gpio_99       4             -
                                              I
                  safe_mode     7
                                              -
    AE15    NA    cam_d1        0             I    L          L           7           vdds       Yes       4      PU100/  LVCMOS

                                              -                                                                   PD100
                                              I
                  gpio_100      4
                                              -
                  safe_mode     7             I

    AD17    NA    gpio_112      4             -    L          L           7           vdds       Yes       4      PU100/  LVCMOS
                                              O
                                              O                                                                   PD100
                                              O
                  safe_mode     7             O
                                              O
    AE18    NA    gpio_114      4             O    L          L           7           vdds       Yes       4      PU100/  LVCMOS
                                              O
                                              O                                                                   PD100
                                              O
                  safe_mode     7             O
                                              O
    AD16    NA    gpio_113      4             O    L          L           7           vdds       Yes       4      PU100/  LVCMOS
                                              O
                                              O                                                                   PD100
                                              O
                  safe_mode     7             O
                                              O
    AE17    NA    gpio_115      4             O    L          L           7           vdds       Yes       4      PU100/  LVCMOS

                                              O                                                                   PD100

                  safe_mode     7            IO

    NA      G20   sdrc_a0       0            IO    0          0           0           vdds       No        4 (2)  NA      LVCMOS

    NA      K20   sdrc_a1       0            IO    0          0           0           vdds       No        4 (2)  NA      LVCMOS

    NA      J20   sdrc_a2       0            IO    0          0           0           vdds       No        4 (2)  NA      LVCMOS

    NA      J21   sdrc_a3       0            IO    0          0           0           vdds       No        4 (2)  NA      LVCMOS

    NA      U21   sdrc_a4       0            IO    0          0           0           vdds       No        4 (2)  NA      LVCMOS

    NA      R20   sdrc_a5       0            IO    0          0           0           vdds       No        4 (2)  NA      LVCMOS

    NA      M21   sdrc_a6       0                  0          0           0           vdds       No        4 (2)  NA      LVCMOS

    NA      M20   sdrc_a7       0                  0          0           0           vdds       No        4 (2)  NA      LVCMOS

    NA      N20   sdrc_a8       0                  0          0           0           vdds       No        4 (2)  NA      LVCMOS

    NA      K21   sdrc_a9       0                  0          0           0           vdds       No        4 (2)  NA      LVCMOS

    NA      Y16   sdrc_a10      0                  0          0           0           vdds       No        4 (2)  NA      LVCMOS

    NA      N21   sdrc_a11      0                  0          0           0           vdds       No        4 (2)  NA      LVCMOS

    NA      R21   sdrc_a12      0                  0          0           0           vdds       No        4 (2)  NA      LVCMOS

    NA      AA15  sdrc_a13      0                  0          0           0           vdds       No        4 (2)  NA      LVCMOS

    NA      Y12   sdrc_a14      0                  0          0           0           vdds       No        4 (2)  NA      LVCMOS

    NA      AA18  sdrc_ba0      0                  0          0           0           vdds       No        4 (2)  NA      LVCMOS

    NA      V20   sdrc_ba1      0                  0          0           0           vdds       No        4 (2)  NA      LVCMOS

    NA      Y15   sdrc_cke0     0                  H          1           7           vdds       Yes       4 (2)  PU100/  LVCMOS

                                                                                                                  PD100

                  safe_mode     7

    NA      Y13   sdrc_cke1     0                  H          1           7           vdds       Yes       4 (2)  PU100/  LVCMOS

                                                                                                                  PD100

                  safe_mode     7

    NA      A12   sdrc_clk      0                  L          0           0           vdds       Yes       4 (2)  PU100/  LVCMOS

                                                                                                                  PD100

    NA      D1    sdrc_d0       0                  L          Z           0           vdds       Yes       4 (2)  PU100/  LVCMOS

                                                                                                                  PD100

    NA      G1    sdrc_d1       0                  L          Z           0           vdds       Yes       4 (2)  PU100/  LVCMOS

                                                                                                                  PD100

    NA      G2    sdrc_d2       0                  L          Z           0           vdds       Yes       4 (2)  PU100/  LVCMOS

                                                                                                                  PD100

    NA      E1    sdrc_d3       0                  L          Z           0           vdds       Yes       4 (2)  PU100/  LVCMOS

                                                                                                                  PD100

    NA      D2    sdrc_d4       0                  L          Z           0           vdds       Yes       4 (2)  PU100/  LVCMOS

                                                                                                                  PD100

    NA      E2    sdrc_d5       0                  L          Z           0           vdds       Yes       4 (2)  PU100/  LVCMOS

                                                                                                                  PD100

(1) NA in this table stands for Not Applicable.
(2) The drive strength is programmable vs the capacity load: load range = [2 pF to 6 pF] per default or [6 pF to 12 pF] according to the

      selected mode.

46        TERMINAL DESCRIPTION                                                                               Copyright 20082013, Texas Instruments Incorporated
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                               Table 2-2. Ball Characteristics (CBC Pkg.)(1) (continued)

BALL        BALL TOP PIN NAME  MODE [4]  TYPE [5]     BALL        BALL    RESET REL.  POWER [9]          HYS [10]    BUFFER      PULLUP    IO CELL [13]
                                             IO      RESET    RESET REL.    MODE [8]                        Yes    STRENG TH     /DOWN       LVCMOS
BOTTOM [1]  [2]  [3]                         IO    STATE [6]                                                Yes                 TYPE [12]    LVCMOS
                                             IO                STATE [7]                                    Yes      (mA) [11]               LVCMOS
                                             IO                                                             Yes          4 (2)    PU100/     LVCMOS
NA          B3   sdrc_d6       0             IO    L          Z           0           vdds                  Yes          4 (2)    PD100      LVCMOS
                                             IO                                                             Yes          4 (2)               LVCMOS
NA          B4   sdrc_d7       0             IO    L          Z           0           vdds                  Yes          4 (2)    PU100/     LVCMOS
                                             IO                                                             Yes          4 (2)    PD100      LVCMOS
NA          A10  sdrc_d8       0             IO    L          Z           0           vdds                  Yes          4 (2)               LVCMOS
                                             IO                                                             Yes          4 (2)    PU100/     LVCMOS
NA          B11  sdrc_d9       0             IO    L          Z           0           vdds                  Yes          4 (2)    PD100      LVCMOS
                                             IO                                                             Yes          4 (2)               LVCMOS
NA          A11  sdrc_d10      0             IO    L          Z           0           vdds                  Yes          4 (2)    PU100/     LVCMOS
                                             IO                                                             Yes          4 (3)    PD100      LVCMOS
NA          B12  sdrc_d11      0             IO    L          Z           0           vdds                  Yes          4 (3)               LVCMOS
                                             IO                                                             Yes          4 (3)    PU100/     LVCMOS
NA          A16  sdrc_d12      0             IO    L          Z           0           vdds                  Yes          4 (3)    PD100      LVCMOS
                                             IO                                                             Yes          4 (3)               LVCMOS
NA          A17  sdrc_d13      0             IO    L          Z           0           vdds                  Yes          4 (3)    PU100/     LVCMOS
                                             IO                                                             Yes          4 (3)    PD100      LVCMOS
NA          B17  sdrc_d14      0             IO    L          Z           0           vdds                  Yes          4 (3)               LVCMOS
                                             IO                                                             Yes          4 (3)    PU100/     LVCMOS
NA          B18  sdrc_d15      0             IO    L          Z           0           vdds                  Yes          4 (3)    PD100      LVCMOS
                                             IO                                                             Yes          4 (3)               LVCMOS
NA          B7   sdrc_d16      0             IO    L          Z           0           vdds                  Yes          4 (3)    PU100/     LVCMOS
                                             IO                                                             Yes          4 (3)    PD100      LVCMOS
NA          A5   sdrc_d17      0              O    L          Z           0           vdds                   No          4 (3)               LVCMOS
                                              O                                                              No          4 (3)    PU100/     LVCMOS
NA          B6   sdrc_d18      0              O    L          Z           0           vdds                   No          4 (3)    PD100      LVCMOS
                                              O                                                              No          4 (3)               LVCMOS
NA          A6   sdrc_d19      0             IO    L          Z           0           vdds                  Yes          4 (3)    PU100/     LVCMOS
                                             IO                                                             Yes          4 (3)    PD100      LVCMOS
NA          A8   sdrc_d20      0             IO    L          Z           0           vdds                  Yes          4 (3)               LVCMOS
                                             IO                                                             Yes          4 (3)    PU100/     LVCMOS
NA          B9   sdrc_d21      0                   L          Z           0           vdds                               4 (3)    PD100
                                                                                                                         4 (3)
NA          A9   sdrc_d22      0                   L          Z           0           vdds                               4 (3)    PU100/
                                                                                                                                  PD100
NA          B10  sdrc_d23      0                   L          Z           0           vdds
                                                                                                                                  PU100/
NA          C21  sdrc_d24      0                   L          Z           0           vdds                                        PD100

NA          D20  sdrc_d25      0                   L          Z           0           vdds                                        PU100/
                                                                                                                                  PD100
NA          B19  sdrc_d26      0                   L          Z           0           vdds
                                                                                                                                  PU100/
NA          C20  sdrc_d27      0                   L          Z           0           vdds                                        PD100

NA          D21  sdrc_d28      0                   L          Z           0           vdds                                        PU100/
                                                                                                                                  PD100
NA          E20  sdrc_d29      0                   L          Z           0           vdds
                                                                                                                                  PU100/
NA          E21  sdrc_d30      0                   L          Z           0           vdds                                        PD100

NA          G21  sdrc_d31      0                   L          Z           0           vdds                                        PU100/
                                                                                                                                  PD100
NA          H1   sdrc_dm0      0                   0          0           0           vdds
                                                                                                                                  PU100/
NA          A14  sdrc_dm1      0                   0          0           0           vdds                                        PD100

NA          A4   sdrc_dm2      0                   0          0           0           vdds                                        PU100/
                                                                                                                                  PD100
NA          A18  sdrc_dm3      0                   0          0           0           vdds
                                                                                                                                  PU100/
NA          C2   sdrc_dqs0     0                   L          Z           0           vdds                                        PD100

NA          B15  sdrc_dqs1     0                   L          Z           0           vdds                                        PU100/
                                                                                                                                  PD100
NA          B8   sdrc_dqs2     0                   L          Z           0           vdds
                                                                                                                                  PU100/
NA          A19  sdrc_dqs3     0                   L          Z           0           vdds                                        PD100

                                                                                                                                  PU100/
                                                                                                                                  PD100

                                                                                                                                  PU100/
                                                                                                                                  PD100

                                                                                                                                  PU100/
                                                                                                                                  PD100

                                                                                                                                     NA

                                                                                                                                     NA

                                                                                                                                     NA

                                                                                                                                     NA

                                                                                                                                  PU100/
                                                                                                                                  PD100

                                                                                                                                  PU100/
                                                                                                                                  PD100

                                                                                                                                  PU100/
                                                                                                                                  PD100

                                                                                                                                  PU100/
                                                                                                                                  PD100

(3) The drive strength is programmable vs the capacity load: load range = [2 pF to 6 pF] per default or [6 pF to 12 pF] according to the
      selected mode.

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SPRS505H FEBRUARY 2008 REVISED OCTOBER 2013                                                                            www.ti.com

                                Table 2-2. Ball Characteristics (CBC Pkg.)(1) (continued)

    BALL    BALL TOP PIN NAME   MODE [4]  TYPE [5]     BALL        BALL    RESET REL.  POWER [9]  HYS [10]    BUFFER PULLUP
                                                      RESET    RESET REL.    MODE [8]                       STRENG TH /DOWN IO CELL [13]
BOTTOM [1]  [2]  [3]                           O    STATE [6]                                         No
                                               O                STATE [7]                             No      (mA) [11] TYPE [12]
                                               O                                                      No
     NA     U20  sdrc_ncas      0              O    1          1           0           vdds           No    4 (3)  NA      LVCMOS
     NA                                        O                                                      No
     NA     B13  sdrc_nclk      0              O    1          1           0           vdds           No    4 (3)  NA      LVCMOS
     NA                                       IO                                                      No
     NA     T21  sdrc_ncs0      0                   1          1           0           vdds                 4 (3)  NA      LVCMOS
     NA                                        I
    AE21    T20  sdrc_ncs1      0             IO    1          1           0           vdds                 4 (3)  NA      LVCMOS
                                               -
            V21  sdrc_nras      0             IO    1          1           0           vdds                 4 (3)  NA      LVCMOS

            Y18  sdrc_nwe       0              O    1          1           0           vdds                 4 (3)  NA      LVCMOS
                                              IO
            NA   dss_data0      0              -    L          L           7           vdds                 4      PU100/  LVCMOS
                                              IO
                                                                                                                   PD100
                                              IO
                 uart1_cts      2              -
                                              IO
                 gpio_70        4
                                              IO
                 safe_mode      7              -
                                              IO
    AE22    NA   dss_data1      0                   L          L           7           vdds       No        4      PU100/  LVCMOS
                                               I
                                              IO                                                                   PD100
                                               -
                 uart1_rts      2             IO

                 gpio_71        4              O
                                              IO
                 safe_mode      7              -
                                              IO
    AE23    NA   dss_data2      0                   L          L           7           vdds       No        4      PU100/  LVCMOS
                                              IO
                                               -                                                                   PD100
                                              IO
                 gpio_72        4
                                              IO
                 safe_mode      7              -
                                              IO
    AE24    NA   dss_data3      0                   L          L           7           vdds       No        4      PU100/  LVCMOS
                                              IO
                                               -                                                                   PD100
                                              IO
                 gpio_73        4
                                              IO
                 safe_mode      7              -
                                              IO
    AD23    NA   dss_data4      0                   L          L           7           vdds       No        4      PU100/  LVCMOS
                                              IO
                                               -                                                                   PD100
                                              IO
                 uart3_rx_irrx  2
                                              IO
                 gpio_74        4              -
                                               O
                 safe_mode      7

    AD24    NA   dss_data5      0                   L          L           7           vdds       No        4      PU100/  LVCMOS

                                                                                                                   PD100

                 uart3_tx_irtx  2

                 gpio_75        4

                 safe_mode      7

    AC26    NA   dss_data10     0                   L          L           7           vdds       NA        4      PU100/  LVCMOS

                                                                                                                   PD100

                 gpio_80        4

                 safe_mode      7

    AD26    NA   dss_data11     0                   L          L           7           vdds       NA        4      PU100/  LVCMOS

                                                                                                                   PD100

                 gpio_81        4

                 safe_mode      7

    AA25    NA   dss_data12     0                   L          L           7           vdds       NA        4      PU100/  LVCMOS

                                                                                                                   PD100

                 gpio_82        4

                 safe_mode      7

    Y25     NA   dss_data13     0                   L          L           7           vdds       NA        4      PU100/  LVCMOS

                                                                                                                   PD100

                 gpio_83        4

                 safe_mode      7

    AA26    NA   dss_data14     0                   L          L           7           vdds       NA        4      PU100/  LVCMOS

                                                                                                                   PD100

                 gpio_84        4

                 safe_mode      7

    AB26    NA   dss_data15     0                   L          L           7           vdds       NA        4      PU100/  LVCMOS

                                                                                                                   PD100

                 gpio_85        4

                 safe_mode      7

    F25     NA   dss_data20     0                   H          H           7           vdds       Yes       4      PU100/  LVCMOS

                                                                                                                   PD100

48        TERMINAL DESCRIPTION                                                                                Copyright 20082013, Texas Instruments Incorporated
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                               Table 2-2. Ball Characteristics (CBC Pkg.)(1) (continued)

BALL        BALL TOP PIN NAME  MODE [4]  TYPE [5]     BALL        BALL    RESET REL.  POWER [9]          HYS [10]    BUFFER PULLUP
                                                     RESET    RESET REL.    MODE [8]                               STRENG TH /DOWN IO CELL [13]
BOTTOM [1]  [2]  [3]                         IO    STATE [6]
                                             IO                STATE [7]                                             (mA) [11] TYPE [12]
                                             IO
                 mcspi3_somi   2              -
                                              O
                 dss_data2     3
                                              O
                 gpio_90       4             IO
                                             IO
                 safe_mode     7              -
                                              O
AC25        NA   dss_data22    0                   L          L           7           vdds               NA        4      PU100/  LVCMOS
                                             IO
                                             IO                                                                           PD100
                                              -
                 mcspi3_cs1    2              O

                 dss_data4     3             IO
                                              O
                 gpio_92       4              -
                                              O
                 safe_mode     7
                                             IO
AB25        NA   dss_data23    0              -    L          L           7           vdds               NA        4      PU100/  LVCMOS
                                              O
                                                                                                                          PD100
                                             IO
                 dss_data5     3              -
                                              O
                 gpio_93       4
                                             IO
                 safe_mode     7              -
                                              O
G25         NA   dss_pclk      0                   H          H           7           vdds               Yes       4      PU100/  LVCMOS
                                             IO
                                              -                                                                           PD100
                                              O
                 gpio_66       4
                                             IO
                 hw_dbg12      5              -
                                              O
                 safe_mode     7
                                             IO
J2          NA   gpmc_a1       0              -    L          L           7           vdds               Yes       4 (4)  PU100/  LVCMOS
                                              O
                                                                                                                          PD100
                                             IO
                 gpio_34       4              -
                                              O
                 safe_mode     7
                                             IO
H1          NA   gpmc_a2       0              -    L          L           7           vdds               Yes       4 (4)  PU100/  LVCMOS
                                              O
                                                                                                                          PD100
                                              I
                 gpio_35       4
                                             IO
                 safe_mode     7              -

H2          NA   gpmc_a3       0                   L          L           7           vdds               Yes       4 (4)  PU100/  LVCMOS

                                                                                                                          PD100

                 gpio_36       4

                 safe_mode     7

G2          NA   gpmc_a4       0                   L          L           7           vdds               Yes       4 (4)  PU100/  LVCMOS

                                                                                                                          PD100

                 gpio_37       4

                 safe_mode     7

F1          NA   gpmc_a5       0                   L          L           7           vdds               Yes       4 (4)  PU100/  LVCMOS

                                                                                                                          PD100

                 gpio_38       4

                 safe_mode     7

F2          NA   gpmc_a6       0                   H          H           7           vdds               Yes       4 (4)  PU100/  LVCMOS

                                                                                                                          PD100

                 gpio_39       4

                 safe_mode     7

E1          NA   gpmc_a7       0                   H          H           7           vdds               Yes       4 (4)  PU100/  LVCMOS

                                                                                                                          PD100

                 gpio_40       4

                 safe_mode     7

E2          NA   gpmc_a8       0                   H          H           7           vdds               Yes       4 (4)  PU100/  LVCMOS

                                                                                                                          PD100

                 gpio_41       4

                 safe_mode     7

D1          NA   gpmc_a9       0                   H          H           7           vdds               Yes       4 (4)  PU100/  LVCMOS

                                                                                                                          PD100

                 sys_ndmareq   1

                 2

                 gpio_42       4

                 safe_mode     7

(4) The drive strength is programmable vs the capacity load: load range = [2 pF to 6 pF] per default or [6 pF to 12 pF] according to the
      selected mode.

Copyright 20082013, Texas Instruments Incorporated                                                         TERMINAL DESCRIPTION        49
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SPRS505H FEBRUARY 2008 REVISED OCTOBER 2013                                                                                    www.ti.com

                               Table 2-2. Ball Characteristics (CBC Pkg.)(1) (continued)

    BALL    BALL TOP PIN NAME  MODE [4]  TYPE [5]     BALL        BALL    RESET REL.  POWER [9]  HYS [10]    BUFFER      PULLUP    IO CELL [13]
                                                     RESET    RESET REL.    MODE [8]                Yes    STRENG TH     /DOWN       LVCMOS
BOTTOM [1]  [2]  [3]                          O    STATE [6]                                                            TYPE [12]
                                                               STATE [7]                                     (mA) [11]
                                              I                                                                           PU100/
    D2      NA   gpmc_a10       0                  H          H           7           vdds                       4 (4)    PD100
                                             IO
                 sys_ndmareq    1             -
                                              O
                 3
                                             IO
                 gpio_43        4             -
                                             IO
                 safe_mode      7
                                             IO
    N1      L1   gpmc_clk       0                  L          0           0           vdds       Yes       4 (4)        PU100/     LVCMOS
                                             IO
                                                                                                                        PD100
                                             IO
                 gpio_59        4
                                             IO
                 safe_mode      7
                                             IO
    AA2     U2   gpmc_d0        0                  H          H           0           vdds       Yes       4 (4)        PU100/     LVCMOS
                                             IO
                                                                                                                        PD100
                                             IO
    AA1     U1   gpmc_d1        0                  H          H           0           vdds       Yes       4 (4)        PU100/     LVCMOS
                                             IO
                                                                                                                        PD100
                                             IO
    AC2     V2   gpmc_d2        0             -    H          H           0           vdds       Yes       4 (4)        PU100/     LVCMOS
                                             IO
                                                                                                                        PD100
                                             IO
    AC1     V1   gpmc_d3        0             -    H          H           0           vdds       Yes       4 (4)        PU100/     LVCMOS
                                             IO
                                                                                                                        PD100
                                             IO
    AE5     AA3  gpmc_d4        0             -    H          H           0           vdds       Yes       4 (4)        PU100/     LVCMOS
                                             IO
                                                                                                                        PD100
                                             IO
    AD6     AA4  gpmc_d5        0             -    H          H           0           vdds       Yes       4 (5)        PU100/     LVCMOS
                                             IO
                                                                                                                        PD100
                                             IO
    AD5     Y3   gpmc_d6        0             -    H          H           0           vdds       Yes       4 (5)        PU100/     LVCMOS
                                             IO
                                                                                                                        PD100
                                             IO
    AC5     Y4   gpmc_d7        0             -    H          H           0           vdds       Yes       4 (5)        PU100/     LVCMOS
                                             IO
                                                                                                                        PD100
                                             IO
    V1      R1   gpmc_d8        0             -    H          H           0           vdds       Yes       4 (5)        PU100/     LVCMOS
                                             IO
                                                                                                                        PD100
                                             IO
                 gpio_44        4             -
                                              O
                 safe_mode      7

    Y1      T1   gpmc_d9        0                  H          H           0           vdds       Yes       4 (5)        PU100/     LVCMOS

                                                                                                                        PD100

                 gpio_45        4

                 safe_mode      7

    T1      N1   gpmc_d10       0                  H          H           0           vdds       Yes       4 (5)        PU100/     LVCMOS

                                                                                                                        PD100

                 gpio_46        4

                 safe_mode      7

    U2      P2   gpmc_d11       0                  H          H           0           vdds       Yes       4 (5)        PU100/     LVCMOS

                                                                                                                        PD100

                 gpio_47        4

                 safe_mode      7

    U1      P1   gpmc_d12       0                  H          H           0           vdds       Yes       4 (5)        PU100/     LVCMOS

                                                                                                                        PD100

                 gpio_48        4

                 safe_mode      7

    P1      M1   gpmc_d13       0                  H          H           0           vdds       Yes       4 (5)        PU100/     LVCMOS

                                                                                                                        PD100

                 gpio_49        4

                 safe_mode      7

    L2      J2   gpmc_d14       0                  H          H           0           vdds       Yes       4 (5)        PU100/     LVCMOS

                                                                                                                        PD100

                 gpio_50        4

                 safe_mode      7

    M2      K2   gpmc_d15       0                  H          H           0           vdds       Yes       4 (5)        PU100/     LVCMOS

                                                                                                                        PD100

                 gpio_51        4

                 safe_mode      7

    AD10    AA9  gpmc_nadv_     0                  0          0           0           vdds       No        4 (5)        NA         LVCMOS

                 ale

(5) The drive strength is programmable vs the capacity load: load range = [2 pF to 6 pF] per default or [6 pF to 12 pF] according to the
      selected mode.

50        TERMINAL DESCRIPTION                                                                               Copyright 20082013, Texas Instruments Incorporated
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                               Table 2-2. Ball Characteristics (CBC Pkg.)(1) (continued)

BALL        BALL TOP PIN NAME  MODE [4]  TYPE [5]     BALL        BALL    RESET REL.  POWER [9]          HYS [10]    BUFFER      PULLUP    IO CELL [13]
                                                     RESET    RESET REL.    MODE [8]                        Yes    STRENG TH     /DOWN       LVCMOS
BOTTOM [1]  [2]  [3]                          O    STATE [6]                                                                    TYPE [12]
                                                               STATE [7]                                             (mA) [11]
                                             IO                                                                                   PU100/
K2          NA   gpmc_nbe0_    0              -    L          0           0           vdds                               4 (5)    PD100
                                              O
                 cle
                                             IO
                 gpio_60       4              -
                                              O
                 safe_mode     7              O

J1          NA   gpmc_nbe1     0             IO    L          L           7           vdds               Yes       4 (5)        PU100/     LVCMOS
                                              -
                                              O                                                                                 PD100

                 gpio_61       4             IO
                                              -
                 safe_mode     7              O

AD8         AA8  gpmc_ncs0     0              I    1          1           0           vdds               No        4 (5)        NA         LVCMOS

AD1         W1   gpmc_ncs1     0             IO    H          1           0           vdds               Yes       4 (5)        PU100/     LVCMOS
                                              -
                                              O                                                                                 PD100

                 gpio_52       4              I

                 safe_mode     7             IO
                                             IO
A3          NA   gpmc_ncs2     0                   H          H           7           vdds               Yes       4 (5)        PU100/     LVCMOS
                                             IO
                                              -                                                                                 PD100
                                              O
                 gpio_53       4
                                              I
                 safe_mode     7
                                              I
B6          NA   gpmc_ncs3     0             IO    H          H           7           vdds               Yes       4 (5)        PU100/     LVCMOS

                                             IO                                                                                 PD100
                                              -
                 sys_ndmareq   1              O

                 0                            I

                 gpio_54       4             IO
                                             IO
                 safe_mode     7
                                             IO
B4          NA   gpmc_ncs4     0              -    H          H           7           vdds               Yes       4 (6)        PU100/     LVCMOS
                                              O
                                                                                                                                PD100
                                              O
                 sys_ndmareq   1             IO
                                             IO
                 1
                                             IO
                 mcbsp4_clkx   2              -
                                              O
                 gpt9_pwm_e    3

                 vt

                 gpio_55       4

                 safe_mode     7

C4          NA   gpmc_ncs5     0                   H          H           7           vdds               Yes       4 (6)        PU100/     LVCMOS

                                                                                                                                PD100

                 sys_ndmareq   1

                 2

                 mcbsp4_dr     2

                 gpt10_pwm_    3

                 evt

                 gpio_56       4

                 safe_mode     7

B5          NA   gpmc_ncs6     0                   H          H           7           vdds               Yes       4 (6)        PU100/     LVCMOS

                                                                                                                                PD100

                 sys_ndmareq   1

                 3

                 mcbsp4_dx     2

                 gpt11_pwm_    3

                 evt

                 gpio_57       4

                 safe_mode     7

C5          NA   gpmc_ncs7     0                   H          H           7           vdds               Yes       4 (6)        PU100/     LVCMOS

                                                                                                                                PD100

                 gpmc_io_dir   1

                 mcbsp4_fsx    2

                 gpt8_pwm_e    3

                 vt

                 gpio_58       4

                 safe_mode     7

N2          L2   gpmc_noe      0                   1          1           0           vdds               No        4 (6)        NA         LVCMOS

(6) The drive strength is programmable vs the capacity load: load range = [2 pF to 6 pF] per default or [6 pF to 12 pF] according to the
      selected mode.

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SPRS505H FEBRUARY 2008 REVISED OCTOBER 2013                                                                                     www.ti.com

                                Table 2-2. Ball Characteristics (CBC Pkg.)(1) (continued)

    BALL    BALL TOP PIN NAME   MODE [4]  TYPE [5]     BALL        BALL    RESET REL.  POWER [9]  HYS [10]    BUFFER      PULLUP    IO CELL [13]
                                                      RESET    RESET REL.    MODE [8]                       STRENG TH     /DOWN
BOTTOM [1]  [2]  [3]                           O    STATE [6]                                         No                 TYPE [12]    LVCMOS
                                               O                STATE [7]                            Yes      (mA) [11]               LVCMOS
                                                                                                                              NA
    M1      K1   gpmc_nwe       0             IO    1          1           0           vdds                       4 (6)
                                               -                                                                           PU100/
    AC6     Y5   gpmc_nwp       0              I    L          0           0           vdds                       4 (6)    PD100

                 gpio_62        4              I

                 safe_mode      7             IO
                                               -
    AC11    Y10  gpmc_wait0     0              I    H          H           0           vdds       Yes       4 (6)        PU100/     LVCMOS

                                              IO                                                                         PD100
                                               -
    AC8     Y8   gpmc_wait1     0              I    H          H           7           vdds       Yes       4 (6)        PU100/     LVCMOS

                                               I                                                                         PD100

                 gpio_63        4             IO
                                               -
                 safe_mode      7              I

    B3      NA   gpmc_wait2     0             IO    H          H           7           vdds       Yes       4 (6)        PU100/     LVCMOS
                                               -
                                              IO                                                                         PD100

                 gpio_64        4              O
                                              IO
                 safe_mode      7              -
                                              IO
    C6      NA   gpmc_wait3     0                   H          H           7           vdds       Yes       4 (6)        PU100/     LVCMOS
                                               I
                                              IO                                                                         PD100
                                               -
                 sys_ndmareq    1             IO

                 1                             O
                                              IO
                 gpio_65        4              -
                                              IO
                 safe_mode      7
                                              IO
    W19     NA   hsusb0_clk     0                   L          L           7           vdds       Yes       4 (7)        PU100/     LVCMOS
                                              IO
                                               -                                                                         PD100
                                              IO
                 gpio_120       4
                                              IO
                 safe_mode      7              -
                                              IO
    V20     NA   hsusb0_data    0                   L          L           7           vdds       Yes       4 (7)        PU100/     LVCMOS
    Y20                                       IO
    V18          0                             -                                                                         PD100
    W20                                       IO
                 uart3_tx_irtx  2
    W17                                       IO
    Y18          gpio_125       4              -
    Y19                                       IO
    Y17          safe_mode      7

            NA   hsusb0_data    0                   L          L           7           vdds       Yes       4 (7)        PU100/     LVCMOS

                 1                                                                                                       PD100

                 uart3_rx_irrx  2

                 gpio_130       4

                 safe_mode      7

            NA   hsusb0_data    0                   L          L           7           vdds       Yes       4 (7)        PU100/     LVCMOS

                 2                                                                                                       PD100

                 uart3_rts_sd   2

                 gpio_131       4

                 safe_mode      7

            NA   hsusb0_data    0                   L          L           7           vdds       Yes       4 (7)        PU100/     LVCMOS

                 3                                                                                                       PD100

                 uart3_cts_rct  2

                 x

                 gpio_169       4

                 safe_mode      7

            NA   hsusb0_data    0                   L          L           7           vdds       Yes       4 (7)        PU100/     LVCMOS

                 4                                                                                                       PD100

                 gpio_188       4

                 safe_mode      7

            NA   hsusb0_data    0                   L          L           7           vdds       Yes       4 (7)        PU100/     LVCMOS

                 5                                                                                                       PD100

                 gpio_189       4

                 safe_mode      7

            NA   hsusb0_data    0                   L          L           7           vdds       Yes       4 (7)        PU100/     LVCMOS

                 6                                                                                                       PD100

                 gpio_190       4

                 safe_mode      7

            NA   hsusb0_data    0                   L          L           7           vdds       Yes       4 (7)        PU100/     LVCMOS

                 7                                                                                                       PD100

(7) The capacity load range is [2 pf to 6 pF].

52        TERMINAL DESCRIPTION                                                                                      Copyright 20082013, Texas Instruments Incorporated
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www.ti.com                                                                            SPRS505H FEBRUARY 2008 REVISED OCTOBER 2013

                               Table 2-2. Ball Characteristics (CBC Pkg.)(1) (continued)

BALL        BALL TOP PIN NAME  MODE [4]  TYPE [5]     BALL        BALL    RESET REL.  POWER [9]          HYS [10]    BUFFER PULLUP
                                                     RESET    RESET REL.    MODE [8]                               STRENG TH /DOWN IO CELL [13]
BOTTOM [1]  [2]  [3]                         IO    STATE [6]
                                              -                STATE [7]                                             (mA) [11] TYPE [12]
                                              I
                 gpio_191      4
                                             IO
                 safe_mode     7              -
                                              I
V19         NA   hsusb0_dir    0                   L          L           7           vdds               Yes       4 (7)  PU100/     LVCMOS
                                             IO
                                              -                                                                           PD100
                                              O
                 gpio_122      4
                                             IO
                 safe_mode     7              -
                                              I
W18         NA   hsusb0_nxt    0                   L          L           7           vdds               Yes       4 (7)  PU100/     LVCMOS
                                              O
                                                                                                                          PD100
                                              I
                 gpio_124      4
                                              I
                 safe_mode     7
                                              O
U20         NA   hsusb0_stp    0                   H          H           7           vdds               Yes       4 (7)  PU100/     LVCMOS
                                             IO
                                                                                                                          PD100
                                              O
                 gpio_121      4
                                             IO
                 safe_mode     7              -
                                             IO
U15         NA   jtag_ntrst    0                   L          L           0           vdds               Yes       NA     PU100/     LVCMOS
                                             IO
                                              -                                                                           PD100
                                             IO
W13         NA   jtag_rtck     0                   L          0           0           vdds               Yes       4      PU100/     LVCMOS
                                             IO
                                              -                                                                           PD100
                                             IO
V14         NA   jtag_tck      0                   L          L           0           vdds               Yes       NA     PU100/     LVCMOS
                                             IO
                                              -                                                                           PD100
                                             IO
U16         NA   jtag_tdi      0                   H          H           0           vdds               Yes       NA     PU100/     LVCMOS
                                             IO
                                              -                                                                           PD100
                                             IO
Y13         NA   jtag_tdo      0                   L          Z           0           vdds               Yes       4      PU100/     LVCMOS
                                             IO
                                              -                                                                           PD100
                                             IO
V15         NA   jtag_tms_tms  0             IO    H          H           0           vdds               Yes       4      PU100/     LVCMOS
                                              -
                 c                           IO                                                                           PD100
                                             IO
N19         NA   mmc1_clk      0              -    L          L           7           vdds_mmc1          Yes       8      PU100/     LVCMOS
                                             IO
                                             IO                                                                           PD100
                                              -
                 gpio_120      4

                 safe_mode     7

L18         NA   mmc1_cmd      0                   L          L           7           vdds_mmc1          Yes       8      PU100/     LVCMOS

                                                                                                                          PD100

                 gpio_121      4

                 safe_mode     7

M19         NA   mmc1_dat0     0                   L          L           7           vdds_mmc1          Yes       8      PU100/     LVCMOS

                                                                                                                          PD100

                 gpio_122      4

                 safe_mode     7

M18         NA   mmc1_dat1     0                   L          L           7           vdds_mmc1          Yes       8      PU100/     LVCMOS

                                                                                                                          PD100

                 gpio_123      4

                 safe_mode     7

K18         NA   mmc1_dat2     0                   L          L           7           vdds_mmc1          Yes       8      PU100/     LVCMOS

                                                                                                                          PD100

                 gpio_124      4

                 safe_mode     7

N20         NA   mmc1_dat3     0                   L          L           7           vdds_mmc1          Yes       8      PU100/     LVCMOS

                                                                                                                          PD100

                 gpio_125      4

                 safe_mode     7

M20         NA   mmc1_dat4     0                   L          L           7           vdds_mmc1a         No        8      PU/PD (8)  LVCMOS

                 gpio_126      4

                 safe_mode     7

P17         NA   mmc1_dat5     0                   L          L           7           vdds_mmc1a         No        8      PU/PD (8)  LVCMOS

                 gpio_127      4

                 safe_mode     7

P18         NA   mmc1_dat6     0                   L          L           7           vdds_mmc1a         No        8      PU/PD (8)  LVCMOS

                 gpio_128      4

                 safe_mode     7

(8) The PU nominal drive strength of this IO cell is equal to 25 mA @ 1.8 V and 41.6 mA @ 3.0 V. The PD nominal drive strength of this IO
      cell is equal to 1 mA @ 1.8 V and 1.66 mA @ 3.0 V.

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SPRS505H FEBRUARY 2008 REVISED OCTOBER 2013                                                                                      www.ti.com

                               Table 2-2. Ball Characteristics (CBC Pkg.)(1) (continued)

    BALL    BALL TOP PIN NAME  MODE [4]  TYPE [5]     BALL        BALL    RESET REL.  POWER [9]   HYS [10]    BUFFER      PULLUP     IO CELL [13]
                                                     RESET    RESET REL.    MODE [8]                  No    STRENG TH     /DOWN        LVCMOS
BOTTOM [1]  [2]  [3]                         IO    STATE [6]                                                             TYPE [12]
                                             IO                STATE [7]                                      (mA) [11]
                                              -                                                                           PU/PD (8)
    P19     NA   mmc1_dat7      0           IOD    L          L           7           vdds_mmc1a                   8

                 gpio_129       4           IOD

                 safe_mode      7           IOD

    J25     NA   i2c1_scl       0            IO    H          H           0           vdds        Yes       3            PU100/ Open Drain
                                              -
                                            IOD                                                                          PD100

    J24     NA   i2c1_sda       0            IO    H          H           0           vdds        Yes       3            PU100/ Open Drain
                                              -
                                            IOD                                                                          PD100

    C2      NA   i2c2_scl       0            IO    H          H           7           vdds        Yes       3            PU100/ Open Drain
                                              -
                                            IOD                                                                          PD100

                 gpio_168       4            IO                                                             4
                                              -
                 safe_mode      7            IO                                                             4

    C1      NA   i2c2_sda       0            IO    H          H           7           vdds        Yes       3            PU100/ Open Drain
                                             IO
                                              -                                                                          PD100
                                             IO
                 gpio_183       4                                                                           4
                                             IO
                 safe_mode      7            IO                                                             4
                                              -
    AB4     NA   i2c3_scl       0             I    H          H           7           vdds        Yes       3            PU100/ Open Drain

                                             IO                                                                          PD100
                                              I
                 gpio_184       4            IO                                                             4
                                              -
                 safe_mode      7            IO                                                             4

    AC4     NA   i2c3_sda       0            IO    H          H           7           vdds        Yes       3            PU100/ Open Drain
                                             IO
                                             IO                                                                          PD100
                                              -
                 gpio_185       4            IO                                                             4

                 safe_mode      7            IO                                                             4

    U19     NA   mcbsp1_clkr    0            IO    L          L           7           vdds        Yes       4 (9)        PU100/      LVCMOS
                                              -
                                             IO                                                                          PD100

                 mcspi4_clk     1            IO
                                             IO
                 gpio_156       4            IO
                                              -
                 safe_mode      7

    T17     NA   mcbsp1_clkx    0                  L          L           7           vdds        Yes       4 (9)        PU100/      LVCMOS

                                                                                                                         PD100

                 mcbsp3_clkx    2

                 gpio_162       4

                 safe_mode      7

    T20     NA   mcbsp1_dr      0                  L          L           7           vdds        Yes       4 (9)        PU100/      LVCMOS

                                                                                                                         PD100

                 mcspi4_somi    1

                 mcbsp3_dr      2

                 gpio_159       4

                 safe_mode      7

    U17     NA   mcbsp1_dx      0                  L          L           7           vdds        Yes       4 (9)        PU100/      LVCMOS

                                                                                                                         PD100

                 mcspi4_simo    1

                 mcbsp3_dx      2

                 gpio_158       4

                 safe_mode      7

    V17     NA   mcbsp1_fsr     0                  L          L           7           vdds        Yes       4 (9)        PU100/      LVCMOS

                                                                                                                         PD100

                 cam_global_r   2

                 eset

                 gpio_157       4

                 safe_mode      7

    P20     NA   mcbsp1_fsx     0                  L          L           7           vdds        Yes       4 (9)        PU100/      LVCMOS

                                                                                                                         PD100

                 mcspi4_cs0     1

                 mcbsp3_fsx     2

                 gpio_161       4

                 safe_mode      7

(9) The capacity load range is [2 pf to 6 pF].

54        TERMINAL DESCRIPTION                                                                                      Copyright 20082013, Texas Instruments Incorporated
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                               Table 2-2. Ball Characteristics (CBC Pkg.)(1) (continued)

BALL        BALL TOP PIN NAME  MODE [4]  TYPE [5]     BALL        BALL    RESET REL.  POWER [9]          HYS [10]    BUFFER       PULLUP    IO CELL [13]
                                                     RESET    RESET REL.    MODE [8]                        Yes    STRENG TH      /DOWN       LVCMOS
BOTTOM [1]  [2]  [3]                         IO    STATE [6]                                                                     TYPE [12]
                                                               STATE [7]                                             (mA) [11]
                                             IO                                                                                    PU100/
R18         NA   mcbsp2_clkx   0              -    L          L           7           vdds                               4 (10)    PD100
                                              I
                 gpio_117      4
                                             IO
                 safe_mode     7              -
                                             IO
T18         NA   mcbsp2_dr     0                   L          L           7           vdds               Yes       4 (10)        PU100/     LVCMOS
                                             IO
                                              -                                                                                  PD100
                                             IO
                 gpio_118      4
                                             IO
                 safe_mode     7              -
                                             IO
R19         NA   mcbsp2_dx     0                   L          L           7           vdds               Yes       4 (10)        PU100/     LVCMOS
                                             IO
                                             IO                                                                                  PD100
                                              -
                 gpio_119      4             IO

                 safe_mode     7             IO
                                             IO
U18         NA   mcbsp2_fsx    0              -    L          L           7           vdds               Yes       4 (10)        PU100/     LVCMOS
                                              O
                                                                                                                                 PD100
                                              O
                 gpio_116      4             IO
                                              -
                 safe_mode     7             IO

P9          NA   mcspi1_clk    0             IO    L          L           7           vdds               Yes       4 (10)        PU100/     LVCMOS
                                             IO
                                              -                                                                                  PD100
                                             IO
                 mmc2_dat4     1
                                             IO
                 gpio_171      4             IO
                                              -
                 safe_mode     7             IO

R7          NA   mcspi1_cs0    0             IO    H          H           7           vdds               Yes       4 (11)        PU100/     LVCMOS

                                              O                                                                                  PD100

                 mmc2_dat7     1             IO
                                              -
                 gpio_174      4             IO

                 safe_mode     7             IO

R9          NA   mcspi1_cs2    0             IO    H          H           7           vdds               Yes       4 (11)        PU100/     LVCMOS

                                                                                                                                 PD100

                 mmc3_clk      3

                 gpio_176      4

                 safe_mode     7

P8          NA   mcspi1_simo   0                   L          L           7           vdds               Yes       4 (11)        PU100/     LVCMOS

                                                                                                                                 PD100

                 mmc2_dat5     1

                 gpio_172      4

                 safe_mode     7

P7          NA   mcspi1_somi   0                   L          L           7           vdds               Yes       4 (11)        PU100/     LVCMOS

                                                                                                                                 PD100

                 mmc2_dat6     1

                 gpio_173      4

                 safe_mode     7

W7          NA   mcspi2_clk    0                   L          L           7           vdds               Yes       4 (12)        PU100/     LVCMOS

                                                                                                                                 PD100

                 hsusb2_tll_d  2

                 ata7

                 hsusb2_data   3

                 7

                 gpio_178      4

                 safe_mode     7

V8          NA   mcspi2_cs0    0                   H          H           7           vdds               Yes       4 (12)        PU100/     LVCMOS

                                                                                                                                 PD100

                 gpt11_pwm_    1

                 evt

                 hsusb2_tll_d  2

                 ata6

(10) The buffer strength of this IO cell is programmable (2, 4, 6, or 8 mA) according to the selected mode; the default value is described in
      the above table.

(11) The buffer strength of this IO cell is programmable (2, 4, 6, or 8 mA) according to the selected mode; the default value is described in
      the above table.

(12) The capacity load range is [2 pf to 6 pF].

Copyright 20082013, Texas Instruments Incorporated                                                         TERMINAL DESCRIPTION             55
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                               Table 2-2. Ball Characteristics (CBC Pkg.)(1) (continued)

    BALL    BALL TOP PIN NAME  MODE [4]  TYPE [5]     BALL        BALL    RESET REL.  POWER [9]  HYS [10]    BUFFER PULLUP
                                                     RESET    RESET REL.    MODE [8]                       STRENG TH /DOWN IO CELL [13]
BOTTOM [1]  [2]  [3]                          O    STATE [6]
                                                               STATE [7]                                     (mA) [11] TYPE [12]
                                             IO
                 hsusb2_data    3             -
                                             IO
                 6
                                             IO
                 gpio_181       4
                                             IO
                 safe_mode      7
                                              I
    W8      NA   mcspi2_simo    0                  L          L           7           vdds       Yes       4 (12)  PU100/  LVCMOS
                                             IO
                                              -                                                                    PD100
                                             IO
                 gpt9_pwm_e     1
                                             IO
                 vt
                                             IO
                 hsusb2_tll_d   2
                                              O
                 ata4
                                             IO
                 hsusb2_data    3             -
                                              O
                 4
                                             IO
                 gpio_179       4            IO
                                              -
                 safe_mode      7            IO

    U8      NA   mcspi2_somi    0            IO    L          L           7           vdds       Yes       4 (12)  PU100/  LVCMOS
                                             IO
                                              -                                                                    PD100
                                             IO
                 gpt10_pwm_     1
                                             IO
                 evt                         IO
                                              -
                 hsusb2_tll_d   2            IO

                 ata5                        IO
                                              -
                 hsusb2_data    3            IO

                 5                            O
                                             IO
                 gpio_180       4             -
                                             IO
                 safe_mode      7
                                             IO
    W10     NA   mmc2_clk       0            IO    L          L           7           vdds       Yes       4 (13)  PU100/  LVCMOS
                                              -
                                             IO                                                                    PD100

                 mcspi3_clk     1             O

                 gpio_130       4            IO
                                             IO
                 safe_mode      7             -

    R10     NA   mmc2_cmd       0                  H          H           7           vdds       Yes       4 (13)  PU100/  LVCMOS

                                                                                                                   PD100

                 mcspi3_simo    1

                 gpio_131       4

                 safe_mode      7

    T10     NA   mmc2_dat0      0                  H          H           7           vdds       Yes       4 (13)  PU100/  LVCMOS

                                                                                                                   PD100

                 mcspi3_somi    1

                 gpio_132       4

                 safe_mode      7

    T9      NA   mmc2_dat1      0                  H          H           7           vdds       Yes       4 (13)  PU100/  LVCMOS

                                                                                                                   PD100

                 gpio_133       4

                 safe_mode      7

    U10     NA   mmc2_dat2      0                  H          H           7           vdds       Yes       4 (13)  PU100/  LVCMOS

                                                                                                                   PD100

                 mcspi3_cs1     1

                 gpio_134       4

                 safe_mode      7

    U9      NA   mmc2_dat3      0                  H          H           7           vdds       Yes       4 (13)  PU100/  LVCMOS

                                                                                                                   PD100

                 mcspi3_cs0     1

                 gpio_135       4

                 safe_mode      7

    V10     NA   mmc2_dat4      0                  L          L           7           vdds       Yes       4 (13)  PU100/  LVCMOS

                                                                                                                   PD100

                 mmc2_dir_da    1

                 t0

                 mmc3_dat0      3

                 gpio_136       4

                 safe_mode      7

(13) The capacity load range is [2 pf to 6 pF].

56        TERMINAL DESCRIPTION                                                                                       Copyright 20082013, Texas Instruments Incorporated
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                                Table 2-2. Ball Characteristics (CBC Pkg.)(1) (continued)

BALL        BALL TOP PIN NAME   MODE [4]  TYPE [5]     BALL        BALL    RESET REL.  POWER [9]         HYS [10]    BUFFER       PULLUP    IO CELL [13]
                                                      RESET    RESET REL.    MODE [8]                       Yes    STRENG TH      /DOWN       LVCMOS
BOTTOM [1]  [2]  [3]                           O    STATE [6]                                                                    TYPE [12]
                                                                STATE [7]                                            (mA) [11]
                                              IO                                                                                   PU100/
R2          NA   uart1_rts      0              -    L          L           7           vdds                              4 (13)    PD100
                                               I
                 gpio_149       4
                                              IO
                 safe_mode      7             IO
                                              IO
H3          NA   uart1_rx       0              -    L          L           7           vdds              Yes       4 (13)        PU100/     LVCMOS
                                               O
                                                                                                                                 PD100
                                              IO
                 mcbsp1_clkr    2              -
                                               I
                 mcspi4_clk     3
                                              IO
                 gpio_151       4             IO

                 safe_mode      7             IO
                                               -
L4          NA   uart1_tx       0              O    L          L           7           vdds              Yes       4 (13)        PU100/     LVCMOS

                                               I                                                                                 PD100
                                              IO
                 gpio_148       4
                                              IO
                 safe_mode      7              -
                                               I
Y24         NA   uart2_cts      0                   H          H           7           vdds              Yes       4             PU100/     LVCMOS
                                              IO
                                              IO                                                                                 PD100

                 mcbsp3_dx      1             IO
                                               -
                 gpt9_pwm_e     2              O

                 vt                           IO
                                              IO
                 gpio_144       4
                                              IO
                 safe_mode      7              -
                                              IO
AA24        NA   uart2_rts      0                   H          H           7           vdds              Yes       4             PU100/     LVCMOS
                                              IO
                                               -                                                                                 PD100
                                               O
                 mcbsp3_dr      1
                                              IO
                 gpt10_pwm_     2              -
                                               I
                 evt
                                              IO
                 gpio_145       4              -
                                               O
                 safe_mode      7
                                              IO
AD21        NA   uart2_rx       0              -    H          H           7           vdds              Yes       4             PU100/     LVCMOS
                                             IOD
                                                                                                                                 PD100
                                               I
                 mcbsp3_fsx     1

                 gpt8_pwm_e     2

                 vt

                 gpio_147       4

                 safe_mode      7

AD22        NA   uart2_tx       0                   H          H           7           vdds              Yes       4             PU100/     LVCMOS

                                                                                                                                 PD100

                 mcbsp3_clkx    1

                 gpt11_pwm_     2

                 evt

                 gpio_146       4

                 safe_mode      7

F23         NA   uart3_cts_rct  0                   H          H           7           vdds              Yes       4             PU100/     LVCMOS

                 x                                                                                                               PD100

                 gpio_163       4

                 safe_mode      7

F24         NA   uart3_rts_sd   0                   H          H           7           vdds              Yes       4             PU100/     LVCMOS

                                                                                                                                 PD100

                 gpio_164       4

                 safe_mode      7

H24         NA   uart3_rx_irrx  0                   H          H           7           vdds              Yes       4             PU100/     LVCMOS

                                                                                                                                 PD100

                 gpio_165       4

                 safe_mode      7

G24         NA   uart3_tx_irtx  0                   H          H           7           vdds              Yes       4             PU100/     LVCMOS

                                                                                                                                 PD100

                 gpio_166       4

                 safe_mode      7

J23         NA   hdq_sio        0                   H          H           7           vdds              Yes       4             PU100/     LVCMOS

                                                                                                                                 PD100

                 sys_altclk     1

Copyright 20082013, Texas Instruments Incorporated                                                         TERMINAL DESCRIPTION          57
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SPRS505H FEBRUARY 2008 REVISED OCTOBER 2013                                                                            www.ti.com

                               Table 2-2. Ball Characteristics (CBC Pkg.)(1) (continued)

    BALL    BALL TOP PIN NAME  MODE [4]  TYPE [5]     BALL        BALL    RESET REL.  POWER [9]  HYS [10]    BUFFER PULLUP
                                                     RESET    RESET REL.    MODE [8]                       STRENG TH /DOWN IO CELL [13]
BOTTOM [1]  [2]  [3]                          O    STATE [6]
                                              O                STATE [7]                                     (mA) [11] TYPE [12]
                                             IO
                 i2c2_sccbe     2             -
                                            IOD
                 i2c3_sccbe     3
                                              O
                 gpio_170       4
                                              -
                 safe_mode      7           IOD

    AD15    NA   i2c4_scl       0             O    H          H           0           vdds       Yes       3       PU100/ Open Drain

                                              -                                                                    PD100
                                              I
                 sys_nvmode     1                                                                          4
                                             IO
                 1                            -
                                              I
                 safe_mode      7                                                                          4
                                             IO
    W16     NA   i2c4_sda       0             -    H          H           0           vdds       Yes       3       PU100/ Open Drain
                                              I
                                                                                                                   PD100
                                             IO
                 sys_nvmode     1             -                                                            4
                                              I
                 2
                                             IO
                 safe_mode      7             -                                                            4
                                              I
    F3      NA   sys_boot0      0                  Z          Z           0           vdds       Yes       4       PU100/  LVCMOS
                                              O
                                                                                                                   PD100
                                             IO
                 gpio_2         4             -
                                              I
                 safe_mode      7
                                              O
    D3      NA   sys_boot1      0                  Z          Z           0           vdds       Yes       4       PU100/  LVCMOS
                                             IO
                                              -                                                                    PD100
                                              I
                 gpio_3         4
                                             IO
                 safe_mode      7             -
                                              O
    C3      NA   sys_boot2      0                  Z          Z           0           vdds       Yes       4       PU100/  LVCMOS
                                             IO
                                              -                                                                    PD100
                                              O
                 gpio_4         4
                                             IO
                 safe_mode      7             -
                                             IO
    E3      NA   sys_boot3      0                  Z          Z           0           vdds       Yes       4       PU100/  LVCMOS
                                             IO
                                              -                                                                    PD100
                                              I
                 gpio_5         4

                 safe_mode      7

    E4      NA   sys_boot4      0                  Z          Z           0           vdds       Yes       4       PU100/  LVCMOS

                                                                                                                   PD100

                 mmc2_dir_da    1

                 t2

                 gpio_6         4

                 safe_mode      7

    G3      NA   sys_boot5      0                  Z          Z           0           vdds       Yes       4       PU100/  LVCMOS

                                                                                                                   PD100

                 mmc2_dir_da    1

                 t3

                 gpio_7         4

                 safe_mode      7

    D4      NA   sys_boot6      0                  Z          Z           0           vdds       Yes       4       PU100/  LVCMOS

                                                                                                                   PD100

                 gpio_8         4

                 safe_mode      7

    AE14    NA   sys_clkout1    0                  L          L           7           vdds       Yes       4       PU100/  LVCMOS

                                                                                                                   PD100

                 gpio_10        4

                 safe_mode      7

    W11     NA   sys_clkout2    0                  L          L           7           vdds       Yes       4 (14)  PU100/  LVCMOS

                                                                                                                   PD100

                 gpio_186       4

                 safe_mode      7

    W15     NA   sys_clkreq     0                  0          1           0           vdds       Yes       4       PU100/  LVCMOS

                                                                                                                   PD100

                 gpio_1         4

                 safe_mode      7

    V16     NA   sys_nirq       0                  H          H           7           vdds       Yes       4       PU100/  LVCMOS

                                                                                                                   PD100

(14) The capacity load range is [2 pf to 6 pF].

58        TERMINAL DESCRIPTION                                                                                       Copyright 20082013, Texas Instruments Incorporated
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www.ti.com                                                                            SPRS505H FEBRUARY 2008 REVISED OCTOBER 2013

                               Table 2-2. Ball Characteristics (CBC Pkg.)(1) (continued)

BALL        BALL TOP PIN NAME  MODE [4]  TYPE [5]     BALL        BALL    RESET REL.  POWER [9]          HYS [10]    BUFFER PULLUP
                                                     RESET    RESET REL.    MODE [8]                               STRENG TH /DOWN IO CELL [13]
BOTTOM [1]  [2]  [3]                         IO    STATE [6]
                                              -                STATE [7]                                             (mA) [11] TYPE [12]
                                              I
                 gpio_0        4
                                            IOD
                 safe_mode     7
                                             IO
V13        NA   sys_nrespwr   0              -    Z          I           NA          vdds               Yes       NA      NA      LVCMOS
AD7                                           O
                 on
V12                                         IO
            AA5  sys_nreswar   0              -    0          1 (PU)      0           vdds               Yes       4       PU100/  LVCMOS
AF19                                          I
AF20             m                            O                                                                            PD100
W26                                          AO
V26             gpio_30       4             AO                                                                                    Open Drain
W25                                           O
U24              safe_mode     7              O
V23                                          I
AE20        NA   sys_off_mod   0              I    0          L           7           vdds               Yes       4       PU100/  LVCMOS
A24                                          I
                 e                                                                                                         PD100
                                             IO
                 gpio_9        4              O
                                              -
                 safe_mode     7              I

            NA   sys_xtalin    0             IO    Z          I           NA          vdds               Yes       NA      NA      LVCMOS
                                              O
            NA   sys_xtalout   0              -    Z          O           NA          vdds               Yes       NA      NA      LVCMOS
                                              I
            NA   tv_out1       0                   Z          0           0           vdda_dac           No        8       NA      10-bit DAC
                                             IO
            NA   tv_out2       0              O    Z          0           0           vdda_dac           No        8       NA      10-bit DAC
                                              -
            NA   tv_vfb1       0              I    Z          NA          0           vdda_dac           No        2       NA      10-bit DAC

            NA   tv_vfb2       0             IO    Z          NA          0           vdda_dac           No        2       NA      10-bit DAC
                                              O
            NA   tv_vref       0              -    Z          NA          0           vdda_dac           No        NA      NA      10-bit DAC
                                              I
            NA   sys_32k       0                   Z          I           NA          vdds               Yes       NA      NA      LVCMOS
                                             IO
            NA   cam_d2        0              O    L          L           7           vdds               Yes       4 (15)  PU100/  LVCMOS
                                              -
                                              I                                                                            PD100

                 gpio_101      4             IO
                                              O
                 hw_dbg4       5              -
                                             IO
                 safe_mode     7
                                             IO
B24         NA   cam_d3        0                   L          L           7           vdds               Yes       4 (15)  PU100/  LVCMOS
                                             IO
                                              O                                                                            PD100
                                              -
                 gpio_102      4

                 hw_dbg5       5

                 safe_mode     7

D24         NA   cam_d4        0                   L          L           7           vdds               Yes       4 (15)  PU100/  LVCMOS

                                                                                                                           PD100

                 gpio_103      4

                 hw_dbg6       5

                 safe_mode     7

C24         NA   cam_d5        0                   L          L           7           vdds               Yes       4 (15)  PU100/  LVCMOS

                                                                                                                           PD100

                 gpio_104      4

                 hw_dbg7       5

                 safe_mode     7

D25         NA   cam_d10       0                   L          L           7           vdds               Yes       4 (15)  PU100/  LVCMOS

                                                                                                                           PD100

                 gpio_109      4

                 hw_dbg8       5

                 safe_mode     7

E26         NA   cam_d11       0                   L          L           7           vdds               Yes       4 (15)  PU100/  LVCMOS

                                                                                                                           PD100

                 gpio_110      4

                 hw_dbg9       5

                 safe_mode     7

B23         NA   cam_fld       0                   L          L           7           vdds               Yes       4 (15)  PU100/  LVCMOS

                                                                                                                           PD100

                 cam_global_r  2

                 eset

                 gpio_98       4

                 hw_dbg3       5

                 safe_mode     7

(15) The capacity load range is [2 pf to 6 pF].                                                               TERMINAL DESCRIPTION  59

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SPRS505H FEBRUARY 2008 REVISED OCTOBER 2013                                                                                     www.ti.com

                               Table 2-2. Ball Characteristics (CBC Pkg.)(1) (continued)

    BALL    BALL TOP PIN NAME  MODE [4]  TYPE [5]     BALL        BALL    RESET REL.  POWER [9]  HYS [10]    BUFFER       PULLUP    IO CELL [13]
                                                     RESET    RESET REL.    MODE [8]                Yes    STRENG TH      /DOWN       LVCMOS
BOTTOM [1]  [2]  [3]                         IO    STATE [6]                                                             TYPE [12]
                                                               STATE [7]                                     (mA) [11]
                                             IO                                                                            PU100/
    C23     NA   cam_hs         0             O    L          L           7           vdds                       4 (15)    PD100
                                              -
                 gpio_94        4             I

                 hw_dbg0        5            IO
                                              O
                 safe_mode      7             -
                                              O
    C26     NA   cam_pclk       0                  L          L           7           vdds       Yes       4 (15)        PU100/     LVCMOS
                                             IO
                                              O                                                                          PD100
                                              -
                 gpio_97        4             O

                 hw_dbg2        5            IO
                                              -
                 safe_mode      7             O

    D26     NA   cam_strobe     0            IO    L          L           7           vdds       Yes       4 (15)        PU100/     LVCMOS
                                              -
                                              I                                                                          PD100

                 gpio_126       4            IO
                                              -
                 hw_dbg11       5             I

                 safe_mode      7            IO
                                              -
    C25     NA   cam_xclka      0             I    L          L           7           vdds       Yes       4 (15)        PU100/     LVCMOS

                                             IO                                                                          PD100
                                              -
                 gpio_96        4             I

                 safe_mode      7            IO
                                              -
    E25     NA   cam_xclkb      0            IO    L          L           7           vdds       Yes       4 (16)        PU100/     LVCMOS

                                             IO                                                                          PD100
                                              O
                 gpio_111       4             -
                                              I
                 safe_mode      7
                                              O
    P25     NA   cam_d6         0            IO    L          L           7           vdds       NA        4             PU100/     SubLVDS
                                              O
                                              -                                                                          PD100
                                              O
                 gpio_105       4
                                             IO
                 safe_mode      7             -
                                             IO
    P26     NA   cam_d7         0                  L          L           7           vdds       NA        4             PU100/     SubLVDS
                                              O
                                             IO                                                                          PD100
                                              O
                 gpio_106       4

                 safe_mode      7

    N25     NA   cam_d8         0                  L          L           7           vdds       NA        4             PU100/     SubLVDS

                                                                                                                         PD100

                 gpio_107       4

                 safe_mode      7

    N26     NA   cam_d9         0                  L          L           7           vdds       NA        4             PU100/     SubLVDS

                                                                                                                         PD100

                 gpio_108       4

                 safe_mode      7

    D23     NA   cam_vs         0                  L          L           7           vdds       Yes       4 (16)        PU100/     LVCMOS

                                                                                                                         PD100

                 gpio_95        4

                 hw_dbg1        5

                 safe_mode      7

    A23     NA   cam_wen        0                  L          L           7           vdds       Yes       4 (16)        PU100/     LVCMOS

                                                                                                                         PD100

                 cam_shutter    2

                 gpio_167       4

                 hw_dbg10       5

                 safe_mode      7

    F26     NA   dss_acbias     0                  L          L           7           vdds       Yes       8             PU100/     LVCMOS

                                                                                                                         PD100

                 gpio_69        4

                 safe_mode      7

    G26     NA   dss_data6      0                  L          L           7           vdds       Yes       8             PU100/     LVCMOS

                                                                                                                         PD100

                 uart1_tx       2

                 gpio_76        4

                 hw_dbg14       5

(16) The capacity load range is [2 pf to 6 pF].

60        TERMINAL DESCRIPTION                                                                                       Copyright 20082013, Texas Instruments Incorporated
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                               Table 2-2. Ball Characteristics (CBC Pkg.)(1) (continued)

BALL        BALL TOP PIN NAME  MODE [4]  TYPE [5]     BALL        BALL    RESET REL.  POWER [9]          HYS [10]    BUFFER PULLUP
                                                     RESET    RESET REL.    MODE [8]                               STRENG TH /DOWN IO CELL [13]
BOTTOM [1]  [2]  [3]                          -    STATE [6]
                                             IO                STATE [7]                                             (mA) [11] TYPE [12]

                 safe_mode     7              I
                 &