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OL2311AHN-C0B515

器件型号:OL2311AHN-C0B515
器件类别:半导体    无线和射频集成电路   
厂商名称:NXP
厂商官网:https://www.nxp.com
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器件描述

RF Receiver Single-chip sub 1GHz RF receiver

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
NXP
产品种类:
Product Category:
RF Receiver
RoHS:YES
类型:
Type:
RF Receiver
Operating Frequency:315 MHz to 915 MHz
工作电源电压:
Operating Supply Voltage:
2.1 V to 3.6 V
最大工作温度:
Maximum Operating Temperature:
+ 85 C
最小工作温度:
Minimum Operating Temperature:
- 25 C
封装 / 箱体:
Package / Case:
HVQFN-32
安装风格:
Mounting Style:
SMD/SMT
封装:
Packaging:
Reel
Bandwidth:300 kHz
商标:
Brand:
NXP Semiconductors
Moisture Sensitive:Yes
NF - Noise Figure:7 dB
工作电源电流:
Operating Supply Current:
1.6 uA
工厂包装数量:
Factory Pack Quantity:
1500
单位重量:
Unit Weight:
0.002403 oz

OL2311AHN-C0B515器件文档内容

                   OL2311

                   Highly integrated single-chip sub 1 GHz RF receiver

                   Rev. 1 — 8 December 2011                                           Product data sheet

1.  General description

              A highly integrated single-chip receiver solution, the OL2311 is ideally suited to telemetry

              applications operating in the ISM/SRD bands. The small form factor, low power

              consumption and wide supply voltage range make this device suitable for use in battery

              powered, handheld devices and their counter parts.

              The device utilizes a fully integrated, programmable fractional-N PLL (including loop filter)

              to control the Local Oscillator (LO), thus supporting multi-channel operation and

              frequency hopping schemes. This feature also allows programmable frequency steps for

              crystal (XTAL) drift compensation.

              The device is based on a low IF direct conversion receiver architecture, with on-chip IF

              filtering and programmable channel bandwidth. After filtering and amplification the

              quadrature signals are digitized, demodulated and processed in the digital domain.

              Baseband processing of the received signal comprises a demodulator, a data-slicer and

              clock recovery followed by a Manchester decoder. Automated signal signature recognition

              units are available to allow simple, fast and reliable data reception.

              The device is controlled via a three-wire serial interface (SPI) with data input and output,

              data clock and interface enable. The interface can be configured to a full SPI interface

              with separate data and clock pins. Additional pins are available to access internal signals

              in real-time.

2.  Features  and  benefits

                  Highly integrated solution for the 315/434/868/915 MHz band

                  Very few external components required

                  Complies with ETSI EN300-220/FCC part 15 standards

                  Near zero-IF RX architecture

                  On-chip channel filtering with automatic calibration supported to provide stable cut-off

                   frequencies and filter roll-off

                  Multi-channel operation by fully integrated fractional-N PLL with on-chip loop filter

                  Automatic VCO sub-band selection and calibration to reduce PLL loop bandwidth

                   variation

                  Digital RSSI with a configurable threshold

                  Onboard Signal Signature Recognition Unit with Preamble Pattern Recognition

                  Configurable polling timer with 2% absolute accuracy

                  Level Sensitive Data slicer with self-adjusting threshold

                  Low power Consumption (RX 16mA), with ultra Low 0.5µA standby current and

                   configurable polling timer
NXP Semiconductors                                                                                                         OL2311

                                                         Highly integrated single-chip sub 1 GHz RF receiver

                         Single Lithium cell operation (2.1V). Operation up to 3.6V fully supported

                         32-Pin HVQFN32 Pb-free package

3.      Applications

                         Smart metering (wireless M-bus)

                         Home and building security and automation (KNX-RF)

                         Remote control devices

                         After-market Remote Keyless Entry (RKE)

                         Wireless medical applications

                         Wireless sensor network

4.      Ordering information

Table 1.  Ordering information

Type number         Package

                    Name        Description                                                                                Version

OL2311AHN           HVQFN32     plastic thermal enhanced very thin quad flat  package;                      no  leads; 32  SOT617-3

                                terminals; body 5  5  0.85 mm

OL2311                          All information provided in this document is subject to legal disclaimers.                 © NXP B.V. 2011. All rights reserved.

Product data sheet                           Rev. 1 — 8 December 2011                                                      2 of 133
                                                                                                                  xxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxx x xxxxxxxxxxxxxx xxxxxxxxxx xxx xxxxxx xxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxx

                                                                                                                  xxxxx xxxxxx xx xxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxx xxxxxxx xxxxxxxxxxxxxxxxxxx

                                                                                                                  xxxxxxxxxxxxxxxx xxxxxxxxxxxxxx xxxxxx xx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxx xxxxxxx

                                                                                                                  xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxx xxxxx x x

Product data sheet        OL2311                                                                                                                                                                                                                                                                                                                                          5.                                NXP Semiconductors

                                                                                                                                                                                                                                                                                           SIGNAL SIGNATURE RECOGNITION UNIT                                              Block diagram

                                                                                                                                                                                      BAUD-RATE                                  POLLING                                                                                                                P11/INT

                                                                                                                                                                                      GENERATOR                                            TIMER                                               RSSI LEVEL             TIMING

                                                                                                                                                                                                                                                                                               CLASSIFICATION  CLASSIFICATION                           P14/IND

                                                                                                                                           CHANNEL FILTER                                                                                                                                      MODULATION      PREAMBLE                                 TEN

                                                                                                                                           AUTO CALIBRATION                                                                      RECEIVE                                                       AMPLITUDE       DETECTION

                                                                                                                                                                                                                         STATE MACINE                                                          CLASSIFICATION         UNIT

                                                                                                                                                                                                       limiter

                                                                                                                                                                    CHANNEL                                                                                          FSK

                                                                                                                          LNA                                       FILTER                                                                              FM                             DATA    LEVEL                  CLOCK                             P12/CLOCK

                                                                                                                                                                                                                RSSI                       DEMOD                                       FILTER  SLICER                 RECOVERY

                                                                                                           RF_IN                                                                                       limiter                                                                                                                                          P13/SDO

                                                                                                                                                                                                                                                                     ASK                       EDGE                   MANCHESTER                        P10/DATA

                                                                                                                                                                    50 kHz to                                                                           RSSI                                   SLICER                 DECODER

                          All information provided in this document is subject to legal disclaimers.                                                                300 kHz

                                                                                                                                                                                                                                                                                               BASEBAND PROCESSING

Rev. 1 — 8 December 2011                                                                                                                                                                                                                                                                                                                                SEN

                                                                                                                                                                                                                                                                                                                                                        SDIO

                                                                                                                                                                                                                                                                          CONTROL LOGIC, GAIN                                        SPI

                                                                                                                                                                                                                                                                                                                                                        SCLK

                                                                                                                                                                                                                                                                                                                                                        PTDIS

                                                                                                                                                                                                                                                                                                                      RESET                        REG  VREG_DIG                         Highly integrated

                                                                                                                                                                                                                         VCO                                         NUM/FRACTIONAL-N PLL                             GENERATOR                    DIG  (digital supply)

                                                                                                                                                                                                                         AUTO

                                                                                                                                                                                                           CALIBRATION                                                                                                                             REG  VREG_PLL

                                                                                                                                                                                                                                                                                       PFD                                                         PLL  (PLL supply)

                                                                                                                                                                                                                                                                     MAIN DIVIDER                                     optionally

                                                                                                                                                                                                                                                                                                                      to P12                       REG  VREG_VCO

                                                                                                                                                                                                                                                                                                                      buffer                       VCO  (VCO supply)

                                                                                                                                                                                                       90 °                      ÷2                                       loop filter

                                                                                                                                                                                                                                 OR                                  VCO               CHARGE          XTAL                                                                              single-chip

                                                                                                                                                                                                       0°                        ÷4                                                    PUMP    OSCILLATOR

                                                                                                                                                                                                                                                                                               XTAL1           XTAL2

                                                                                                                  VCC_XO  VCC_IF  VCC_DIG  VCC_RF  VCC_REG  GND_IF  GND_DIG  GND_PLL  GND_RF  GND_LNA           GND_VCO  GND_XO  GND_RING  GND_REG_PLL  GND_REG_VCO  exposed                                                  TEST3  TEST2  TEST1                                        sub

                                                                                                                                                                                                                                                                          die pad

                          © NXP B.V. 2011. All rights reserved.                                                                                                                                                                                                                                                                                         001aan713                        1 GHz RF receiver  OL2311

                                                                                                           (1)    All internal domain grounds including external GND pins 1, 8, 9, 16 and 32 are connected to the exposed die pad.

3 of 133                                                                                              Fig  1.     Block diagram
NXP Semiconductors                                                                                                                                       OL2311

                                                                  Highly integrated single-chip sub 1 GHz RF receiver

6.      Pinning information

                      6.1  Pinning

                                                  terminal 1      GND  VCC_REG  VREG_PLL  TEST3  TEN       RSTDIS        VCC_XO    XTAL1

                                                  index area

                                                                  32   31       30        29     28        27            26        25

                                                        GND    1                                                                          24  XTAL2

                                                  VREG_VCO     2                                                                          23  P13/SDO

                                                     VCC_IF    3                                                                          22  P12/CLOCK

                                                     TEST1     4                    OL2311                                                21  P11/INT

                                                     TEST2     5                                                                          20  P10/DATA

                                                   VCC_RF      6                                                                          19  SCLK

                                                       RF_IN   7                                                                          18  SDIO

                                                        GND    8                                                                          17  SEN

                                                                  9    10       11        12     13        14            15        16

                                                                  GND  n.c.     n.c.      n.c.   VREG_DIG  VCC_DIG       P14/PIND  GND        001aan712

                                                                       Transparent top view

                           Fig 2.    Pin configuration

                      6.2  Pin description

                           Table 2.  Pin  description

                           Symbol         Pin  Type     Reset          Description

                                                        state

                           GND            1    -        -              ground; use exposed heatsink as ground reference

                           VREG_VCO       2    A        Z              VCO regulator output voltage to decoupling capacitor

                           VCC_IF         3    A        A              IF section power supply

                           TEST1          4    A        Z              RX test I output

                           TEST2          5    A        Z              RX test Q output

                           VCC_RF         6    A        A              LNA power supply

                           RF_IN          7    A        A              RX RF signal input

                           GND            8    -        -              ground; use exposed heatsink as ground reference

                           GND            9    -        -              ground; use exposed heatsink as ground reference

                           n.c.           10   A        Z              not connected

                           n.c.           11   A        Z              not connected

                           n.c.           12   A        A              not connected

                           VREG_DIG       13   A        A              digital regulator output voltage to decoupling capacitor

                           VCC_DIG        14   A        A              digital module supply voltage

                           P14/PIND       15   DO       Z              digital output port with increased drive capability for PIN

                                                                       diode control

                           GND            16   -        -              ground; use exposed heatsink as ground reference

OL2311                                       All information provided in this document is subject to legal disclaimers.                                  © NXP B.V. 2011. All rights reserved.

Product  data  sheet                              Rev. 1 — 8 December 2011                                                                               4 of 133
NXP Semiconductors                                                                                                        OL2311

                                                                       Highly integrated single-chip sub 1 GHz RF receiver

                         Table 2.  Pin     description   …continued

                         Symbol            Pin     Type  Reset         Description

                                                         state

                         SEN               17      DI    DI            serial interface enable

                         SDIO              18      DIO   DI            serial interface input/output

                         SCLK              19      DIO   DI            serial interface clock

                         P10/DATA          20      DIeO  Z             digital output port, RX data output, data output of debug

                                                                       interface

                         P11/INT           21      DO    POR,          digital output port, interrupt output, several status

                                                         interrupt     indicators, reference clock output, frame indicator of

                                                         output        debug interface

                         P12/CLOCK         22      DO    1 MHz         digital output port, RX data clock, clock of debug interface

                                                         reference

                                                         clock

                         P13/SDO           23      DO    Z             digital output port, status indicators, serial interface data

                                                                       output

                         XTAL2             24      A     A             crystal reference clock frequency input

                         XTAL1             25      A     A             crystal connection

                         VCC_XO            26      A     A             crystal oscillator supply voltage

                         RSTDIS            27      DI    DI            reset disable signal

                         TEN               28      DI    DI            test enable input

                         TEST3             29      A     Z             PLL test output

                         VREG_PLL          30      A     Z             PLL regulator output voltage to decoupling capacitor

                         VCC_REG           31      A     A             PLL, VCO regulators power supply

                         GND               32      -     -             ground; use exposed heatsink as ground reference

                         exposed die       -       A     GND           ground connection

                         pad

                         [1]  A = analog.

                              DI = digital input.

                              DO = digital output with enable signal.

                              DIO = digital input without enable signal and output with enable signal.

                              DIeO = digital input and output both with enable signal.

7.      Functional       description

                    7.1  General architecture description

                         The OL2311 receiver is designed for use in both complex base-stations, when paired with

                         powerful microcontrollers, and low component-count remote units with low pin-count

                         microcontrollers. The IC features unique configuration possibilities via external pin-level

                         configuration or SFR bit manipulation. Several automatic sequences are implemented to

                         ease device operation, all of which can be manually influenced or overridden by

                         control-bits.

OL2311                                        All information provided in this document is subject to legal disclaimers.  © NXP B.V. 2011. All rights reserved.

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NXP     Semiconductors                                                                                         OL2311

                                                     Highly integrated single-chip sub 1 GHz RF receiver

        7.1.1       Power management

                    The device contains a configurable power-on reset block. The device control registers are

                    reset as the external voltage rises to ensure that the device state is in Standby mode. This

                    is implemented by ensuring that all blocks are off except the SPI and the digital regulator.

                    Note that the digital regulator is operating in clamp mode at this time.

        7.1.2       XTAL oscillator

                    The main time-reference is derived from an amplitude-controlled XTAL oscillator. This

                    16 MHz reference is used as a reference clock for the PLL and as a timing reference for

                    various analog calibration purposes.

        7.1.3       Polling timer

                    Several base-station applications require a low-power polling timer for periodic device

                    wakeup. This feature is essential to enable listening in pre-programmed time-windows

                    when the OL2311 is used in RX mode applications. Internal configuration and trimming

                    registers allow the setting of a wide range of different timer intervals while achieving an

                    average timing accuracy of 2 %.

        7.1.4       VCO calibration

                    On-chip calibration is available to reduce the VCO input voltage range and thus reduce

                    the PLL loop bandwidth variation. The variation in system parameters such as locking

                    time and LO phase noise can therefore be maintained within a tight window.

                    Calibration is performed by selecting the proper VCO sub-band according to the desired

                    channel frequency. VCO sub-band selection and the PLL start-up sequence can be

                    triggered by command and are supported by an automatic flow sequence. This flow can

                    be overridden if required. Note that if the incorrect sub-band is chosen the VCO calibration

                    is unable to tune to the desired frequency.

        7.1.5       RX block

                    The OL2311’s RX path consists of a broadband resistive-feedback LNA, a mixer (mixing

                    down the input signal to an IF of 300 kHz), a channel-filter, a limiter, an RSSI stage (AM

                    demodulation) and a base-band signal processing block used for FM and AM data and

                    clock recovery. The LNA, limiter and channel-filter gain settings can be configured via

                    control bits. The channel filter bandwidth can also be adapted.

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                                                        Highly integrated single-chip sub 1 GHz RF receiver

                                                                             ANALOG PART                                   DIGITAL PART

                                                                                                                           LNA gain switch (2 bits)

                                                                                                                           high IP3 (1 bit)

                                                                                                                           bandwidth choice (3 bits)

                                                                                                                           filter gain switch (2 bits)

                                                                                                                     RSSI  RSSI

                                                                   channel

                                                   I               filter                                                  I

         TX/RX                   RF          IF       I AND Q

         SWITCH                                    Q  CALIBRATION

                           LNA           LO                                                                                Q

                                 LO_Q        LO_I

                                             RF VCO                          limiter/ADC

                                                                   RC AUTO-

                                                               CALIBRATION

                                                                                                                           filter calibration

                                                                                                                           I and Q phase and amplitude

                                                                                                                           calibration

                                                                                                                                               001aan588

Fig 3.   RX block diagram

                7.1.6  Channel filter auto-calibration

                       Channel bandwidth accuracy requirements vary between applications. The modulation

                       bandwidth changes with different bit rates. Bit rates can be 0.5 kbit/s to 112 kchip/s and

                       the IF channel filter bandwidth must be set accordingly in the range 50 kHz to 300 kHz.

                       Channel bandwidth auto-calibration is implemented to maintain constant performance.

                       This ensures stable cut-off frequencies and filter roll-off over process and temperature

                       variations. This calibration is included in the RX command.

                7.1.7  I/Q calibration

                       I/Q calibration can be implemented to improve the channel image rejection for certain

                       applications. This calibration improves amplitude mismatch and phase quadrature

                       between I and Q signals.

                       Both parameters can be trimmed by injecting an external RF signal operating in the image

                       channel. The RSSI can then be used to determine the optimum settings to have the

                       minimal remaining signal. This calibration is required for each frequency band.

                       The I/Q calibration settings are made available to -, and must be stored by, an external

                       microcontroller.

                7.1.8  Receive command

                       The predefined set of RX parameters (center frequency, modulation, etc.) enables

                       Receive mode (receiver and LO buffers switched on) to be entered quickly after receiving

                       the RX command. Several methods of signal signature recognition are implemented.

                       These modes of semi-automatic signal processing can be pre-selected by the RX

                       command.

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                                                        Highly integrated single-chip sub 1 GHz RF receiver

        7.1.9            Signal signature recognition unit

                         Several signal recognition units are implemented to provide fast and accurate signal

                         detection. Signal signatures such as signal level (RSSI), modulation depth or baud-rate

                         and coding can be automatically detected as wakeup criteria during the wakeup search

                         phase.

        7.1.10           Preamble detection

                         A configurable 1 to 32-bit pattern recognition unit can be implemented to aid power saving

                         and avoid unintended wakeup due to ambient noise.

                    7.2  General operation

                         The OL2311 is a state machine-based receiver to be used in conjunction with a

                         microcontroller. Study this datasheet carefully to help choose the appropriate OL2311

                         configuration for a specific application. The interface to the microcontroller must be

                         defined first, see Section 7.3. Next, the correct basic settings must be identified. The

                         operational frequency band must be chosen, all relevant registers must be programmed

                         (exact setting of desired frequency, IF bandwidth, baseband filtering, etc). It is strongly

                         recommended to study every aspect of this datasheet in detail and to verify correct device

                         operation by measuring available debug-signals. The optimum operation and the highest

                         device performance is achieved by fine-tuning and verification of all device settings. Use

                         the automatic operating sequences after determining the optimum device configuration.

                         Generally, the first operation is to bring the device from standby to power-up state, which

                         is the precondition for any operation. This can be done manually, triggered by the external

                         microcontroller, or automatically by the built-in polling timer. In this device mode, the XTAL

                         oscillator is operational. SFR register bits (configuration data) can be changed. This mode

                         can be left by issuing an RX command. To save power and operating time the command

                         can be prepared by the ‘prepare RX’ command.

                    7.3  Interface description

        7.3.1            Port connections

                         The minimum connection between a host controller and the OL2311 comprises three SPI

                         lines: SDIO, SCLK and SEN. SPI communication and data transfer can be achieved by

                         multiplexing the SPI data and clock lines. The host controller’s SPI must be set in slave

                         mode after the RX command is sent, the SCKL then shifts the out/in data via the host

                         controller’s SPI.

                                                               MOSI          SDIO

                                                               MISO    P13/SDO

                                                               SCLK          SCLK

                                                  HOST         Port1                                                    SEN  OL2311

                                                  CONTROLLER   Port2   P10/DATA

                                                               Port3   P12/CLOCK

                                                               Port4   P11/INT

                                                                                                                             001aan714

                         Fig 4.  Minimum    port  connections  for RX  mode

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                                                                 Highly integrated single-chip sub 1 GHz RF receiver

                           The device also supports full four-line SPI mode, the line SDIO serving as data input and

                           P13/SDO as data output.

                           Alternatively, the device can be configured for separate data inputs and outputs. The lines

                           SDIO, SCLK and, if selected, P13/SDO can be reserved for SPI command handling. In

                           this case, RX data is handled by the port pin P10/DATA, the clock is carried by port

                           P12/CLOCK. The OL2311’s remaining ports can be used for additional status information.

                                                                 MOSI        SDIO

                                                                 MISO        P13/SDO

                                                                 SCLK        SCLK

                                                    HOST         Port1                                               SEN  OL2311

                                                    CONTROLLER   Port2       P10/DATA

                                                                 Port3       P12/CLOCK

                                                                 Port4       P11/INT

                                                                                                                          001aan715

                           Fig 5.  Full  port  connections between host      controller                                   and the OL2311

                      7.4  Special ports

               7.4.1       TEN

                           The test enable input (pin TEN) must always be connected to GND. This pin is only

                           required for a factory test and has no user-operable functionality.

               7.4.2       TEST1, TEST2 and TEST3

                           Test pins for internal analog test-signals. In the application, these pins must be left open.

               7.4.3       RSTDIS

                           The status of pin RSTDIS defines the polling timer state enable bit after power on. When

                           the pin is LOW, the device is initialized with the polling timer enable bit set to 1.

                      7.5  General purpose ports

                           The device features five general purpose ports: P10 to P14, with selectable dedicated

                           user functions; see Section 7.8.3 “Reset and power mode register” on page 15. The port

                           function is controlled by bits P1xCx. The width of these control bits for every port depends

                           on the number of selectable signals.

                           All general purpose ports, except P11/INT and P12/CLOCK, are in 3-state after power-on

                           reset. Port P11/INT is initialized as an output driving the active-LOW POR interrupt. Note

                           that this interrupt is non-maskable.

                           Port P12/CLOCK is initialized to provide a 1 MHz reference clock as the default output.

               7.5.1       P10/DATA

                           Priority of functions:

                           •  Output signal of receiver debug interface

                           •  RX data output, if bit SEP_RX_OUT is logic 1 and the receiver is activated

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                                                                Highly integrated single-chip sub 1 GHz RF receiver

                         If register PORTCON2 bit SEP_RX_OUT is set and if P12C[2:0] = 010b, the port delivers

                         the RX clock associated with the data provided at P10/DATA. This clock is activated after

                         the RX DATA command’s ninth SCLK pulse. If the RX command is a PRDA, this clock is

                         activated after successful preamble detection. In both cases the clock continues as long

                         as the receiver state machine is in its DATA state. This clock is recovered from the RX

                         signal timing and informs the controller when it can sample the data delivered at the

                         P10/DATA line.

                         Note that in contrast to P10/DATA, where setting bit SEP_RX_OUT overrules the normal

                         port function, this is not the case for P12/CLOCK. The clock is only output if selected

                         when P12C[2:0] = 010b.

                         Bit P10INV inverts output data, including RX data.

        7.5.2            P11 and P12

                         P11 and P12 together with P10, form the serial interface when the receiver debug mode is

                         activated; see Section 7.32 “RX debug interface” on page 72.

        7.5.3            P14

                         P14 can be used to control an external circuit, such as a RX switch or an LNA.

                    7.6  Serial configuration interface description

        7.6.1            General SPI information

                         The chip is configured via a three- or four-wire serial interface consisting of an 8-bit shift

                         register and 80  8-bit registers holding the configuration data.

                         Data can be exchanged with multiple 8-bit frames (auto-incrementing) or in portions of

                         8 bits (1 byte), which provides an advantage when using a hardware SPI-interface. Data

                         in the shift register is loaded into the addressed register on the last edge of SCLK within

                         the last bit of the transferred byte.

        7.6.2            SEN

                         A logic LOW applied to pin SEN disables the SPI interface. The internal state machine

                         halts and every activity on pins SDIO and SCLK is ignored.

                         If the device is in Power-down mode, a positive edge on pin SEN activates the device.

                         The crystal oscillator is always on, unless the device is in Power-down mode. The

                         watchdog is cleared with a HIGH level on pin SEN; see Section 7.11 “Watchdog” on page

                         23.

        7.6.3            SCLK

                         SCLK is the clock pin for the serial interface. Every edge of SCLK shifts data into or gets

                         data from the SPI register-set. The second clock edge (SCLK) is used for data capturing.

                         SDIO direction switching between input and output is accomplished with the first clock

                         edge of the ninth bit. An additional clock edge is necessary at the start of a RX command.

                         The clock polarity for an SPI command can be selected; see Section 7.6.5.

                         If desired, pin SCLK can carry the recovered RX clock during a RX command.

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        7.6.4            SDIO

                         SDIO is the serial interface’s bidirectional data input/output pin. Data in or data out

                         operation is adapted automatically during SPI communication sequences.

                         If desired, pin SDIO can be used to input RX data if a RX command is active.

        7.6.5            General SFR access information

                         If SCLK is HIGH at the rising edge of SEN, the data is transferred with the rising edge of

                         SCLK; see Figure 6 and Figure 7. If SCLK is LOW at the rising edge of SEN, the data is

                         transferred at the falling edge of SCLK.

                         For continuity, all figures and examples in this data sheet assume SEN is LOW at the

                         rising edge of SCLK, unless otherwise stated. The first edge of SCLK is referred to as the

                         rising edge and the second as the falling edge.

                    7.7  Write and read access to SFR

        7.7.1            Write access to SFR

                         SEN

                         SCLK

                         SDIO

                         external  0                 0  A5  A4  A3  A2  A1        A0                           D7  D6  D5  D4  D3  D2  D1  D0

                         driver

                         SDIO

                         internal

                         driver

                         SDIO      0                 0  A5  A4  A3  A2  A1        A0                           D7  D6  D5  D4  D3  D2  D1  D0

                                   polarity of SCLK                 command and address                                            data D7 to D0 moved to

                                   evaluated here                       evaluated here                                             address A5 to A0 here

                                                                                                                                           001aan591

                         Fig 6.    Write serial interface timing    diagram

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        7.7.2       Read access to SFR

                         SEN

                         SCLK

                         SDIO

                    external     0  1         A5  A4     A3  A2  A1      A0

                         driver

                         SDIO

                    internal                                                                                    D7  D6  D5  D4  D3  D2  D1  D0

                         driver

                         SDIO    0  1         A5  A4     A3  A2  A1      A0                                     D7  D6  D5  D4  D3  D2  D1  D0

                                                             data D7 to D0 at address

                                                                 A5 to A0 is read here                                                      001aan592

                    Fig  7.      Read serial  interface  timing diagram

        7.7.3       Separation of SDI and SDO line

                    A four-wire SPI interface can be implemented using pin SDIO for MOSI and pin P13/SDO

                    for MISO. Timing and output control of pin SDO is the same as for the internal SDIO

                    driver.

        7.7.4       Read access to SFR with separate SDO line

                         SEN

                         SCLK

                         SDIO

                    external     0  1         A5  A4     A3  A2  A1      A0

                         driver

                         SDIO

                    internal

                         driver

                         SDIO    0  1         A5  A4     A3  A2  A1      A0

                         P13/

                         SDIO                                                                                   D7  D6  D5  D4  D3  D2  D1  D0

                                                             data D7 to D0 at address

                                                                 A5 to A0 is read here                                                      001aan593

                    Fig 8.       Read serial  interface  timing diagram (SEP_SDO =                                      1)

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        7.7.5       Read and write access to SFR with auto-increment function

                    If the SPI clock (SCLK) is still applied after the first 8 data bits are transferred, the

                    auto-increment function automatically increments the address by one for the following 8

                    data bits. This enables data to be written to a continuous range of bytes without having to

                    set the address for every single data-byte. The auto-increment function is terminated on

                    the falling edge of SEN.

                    If the address reaches the end of the address range (3Fh) an additional increment causes

                    the address to start at 00h again. This wrap around is accomplished in the current

                    address bank. The auto-increment function has no influence on the bank selection.

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                                                                                                                xxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxx x x x xxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxx xx xx xxxxx

                                                                                                                xxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxx xxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxx x x

                                                                                                                xxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxx

                                                                                                                xxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxx xxx

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                                                                                                                SEN

                                                                                                                SCLK

                                                                                                                SDIO

                                                                                                                external     0     0  A5  A4  A3  A2  A1  A0  D7        D6  D5  D4  D3  D2  D1  D0  D7     D6  D5  D4  D3  D2  D1  D0  D7     D6  D5  D4  D3  D2  D1  D0  D7     D6  D5  D4  D3  D2  D1  D0  D7     D6  D5  D4  D3  D2  D1  D0

                                                                                                                driver

                                                                                                                SDIO

                                                                                                                internal

                                                                                                                driver

                                                                                                                SDIO         0     0  A5  A4  A3  A2  A1  A0  D7        D6  D5  D4  D3  D2  D1  D0  D7     D6  D5  D4  D3  D2  D1  D0  D7     D6  D5  D4  D3  D2  D1  D0  D7     D6  D5  D4  D3  D2  D1  D0  D7     D6  D5  D4  D3  D2  D1  D0

                                                                                                                                                                                            data D7 to D0                      data D7 to D0                      data D7 to D0                      data D7 to D0                      data D7 to D0

                                                                                                                                                                                        moved to address                   moved to address                   moved to address                   moved to address                   moved to address

                          All information provided in this document is subject to legal disclaimers.                                                                                        A5 to A0 here                  A5 to A0 +1 here                   A5 to A0 +2 here                   A5 to A0 +3 here                   A5 to A0 +4 here

                                                                                                                                                                                                                                                                                                                                            001aan594

Rev. 1 — 8 December 2011                                                                              Fig  9.   Write serial          interface auto-increment timing diagram

                                                                                                                                          SEN must be forced LOW after registers are written to indicate end of write. Figure 9 is an example                                                                               showing 5 successive

                                                                                                                                          bytes stored.

                                                                                                                          7.7.7           Read access to SFR with auto-increment function                                                                                                                                                                 Highly integrated

                                                                                                                SEN

                                                                                                                SCLK

                                                                                                                SDIO                                                                                                                                                                                                                                      single-chip

                                                                                                               external   0     1     A5  A4  A3  A2  A1  A0

                                                                                                                driver

                                                                                                                SDIO

                                                                                                               internal                                             D7  D6  D5  D4  D3  D2  D1  D0  D7     D6  D5  D4  D3  D2  D1  D0  D7     D6  D5  D4  D3  D2  D1  D0  D7     D6  D5  D4  D3  D2  D1  D0  D7     D6  D5  D4  D3  D2  D1  D0

                                                                                                                driver

                                                                                                                SDIO      0     1     A5  A4  A3  A2  A1  A0        D7  D6  D5  D4  D3  D2  D1  D0  D7     D6  D5  D4  D3  D2  D1  D0  D7     D6  D5  D4  D3  D2  D1  D0  D7     D6  D5  D4  D3  D2  D1  D0  D7     D6  D5  D4  D3  D2  D1  D0            sub

                          © NXP B.V. 2011. All rights reserved.                                                                                   data D7 to D0 at                          data D7 to D0 at                   data D7 to D0 at                   data D7 to D0 at                   data D7 to D0 at                   data D7 to D0 at  1 GHz RF receiver

                                                                                                                                                  address A5 to A0                      address A5 to A0 +1                address A5 to A0 +2                address A5 to A0 +3                address A5 to A0 +4                address A5 to A0 +5                      OL2311

                                                                                                                                                      is read here                          is read here                       is read here                       is read here                       is read here                       is read here

                                                                                                                                                                                                                                                                                                                                        (not used)

                                                                                                                                                                                                                                                                                                                                            001aan595

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NXP Semiconductors                                                                                                                 OL2311

                                                            Highly integrated single-chip sub 1 GHz RF receiver

                           SEN must be forced LOW after registers are read to indicate end of read. Figure 10 is an

                           example showing 5 successive bytes read.

                      7.8  Device mode description

               7.8.1       Automatic start-up procedures

                           The device features the following automatic start-up procedures for easy device handling

                           and configuration:

                           •  Power-on and crystal oscillator start-up

                           •  PLL and VCO start-up including calibration

                           •  Preparation for RX mode

                           •  VCO auto-calibration at every centre frequency change

               7.8.2       General description

                           The automatic start-up procedures are implemented to aid the quick and easy transition

                           between operational states. Most procedures are controlled by changing bits in the

                           PWRMODE register. Certain configurations can be directly entered by the RX command.

               7.8.3       Reset and power mode register

                           The PWRMODE register acts as the device’s ‘main power on/off/standby switch’. Setting

                           the RESET bit of this register brings the device into the reset condition equal to the

                           power-on reset state. This power-down state is also reached automatically at first

                           power-on (battery insertion). If this bit is set with a write command, the effect on all

                           registers with a reset condition is a ‘hard-reset’. If, with the same SPI write command,

                           other bits are simultaneously written to the PWRMODE register, they are changed

                           automatically to the power-on reset state; see Section 8.2.1.10 “General power mode

                           register PWRMODE” on page 87.

               7.8.3.1     First power-on reset

                           The non-maskable interrupt flag IF_POR is set when the initial power-on reset takes place

                           (battery insertion).

               7.8.3.2     Power-down

                           Setting bit PD brings the device into low current consumption standby mode. All analog

                           receiver and transmitter circuitry including the crystal oscillator are turned off and all

                           dynamic digital activity is stopped. Only the SPI and the polling timer, if enabled, are

                           active. Bit PD is also under automatic device control and is set under the following

                           conditions:

                           •  power-on reset or setting bit RESET (setting bit RESET overrides all others)

                           •  the watchdog timer times out

               7.8.3.3     Device mode states

                           Three important static device internal enable signals are                                decoded  from  DEV_MODE:

                           PLLEN and RXEN.

                           •  PLLEN is set whenever the DEV_MODE is not logic                                       00

                           •  RXEN is set only if DEV_MODE is logic 10

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                                                            Highly integrated single-chip sub 1 GHz RF receiver

                                                       power-down

                                                       conditions                                                                         RX command

                                                                                                                     RECEIVE STATE

                                                            RX command                                                              SPI command

                                 power-on

                                         reset                          polling

                                                                        timer    prepare                                         prepare

                                                                        event    receiver = 1                        receiver = 0

                                                                   SEN = 1

                                                POWER-DOWN                                                           IDLE STATE     SPI command

                                                STATE

                                                                   power-down

                                                                   conditions

                                                                                                                                          001aan716

                        Fig 11.  Simplified state diagram

                        DEV_MODE bits can be either set directly by writing the PWRMODE register or by

                        sending a RX command, where a RX command sets DEV_MODE to logic 10.

                        Setting bit RESET or setting bit PD (power-down) resets DEV_MODE to logic 00, where

                        only the crystal oscillator is (potentially) enabled.

               7.8.4    Flow description

                        The following actions are performed if the device leaves power-down state and enters

                        active state. The internal control signals of these states are explained in more detail in

                        later sections.

                        Power-down state indicator is cleared.

               7.8.4.1  Digital regulator start-up

                        The digital voltage regulator is turned on whenever the device leaves the power-down

                        state.

               7.8.4.2  XTAL oscillator start-up

                        The crystal oscillator or the buffer for the external clock is turned on depending on the

                        states of CLOCKCON register bits XODIS and EXT_CLK_BUF_EN.

                        Bit XO_RDY is logic 1 once the crystal oscillator has settled. The device waits for several

                        clock periods until the clock output’s frequency and duty cycle have fully settled to within

                        the required specification. The end of this waiting period is indicated by bit REFCLK_RDY

                        changing to logic 1. This enables the master clock gate at the root of the clock distribution

                        tree and if applicable, the reference clock for the digital section is enabled. A polling timer

                        recalibration is also initiated at this point.

               7.8.4.3  PLL start-up

                        This sequence is controlled by the internal control signal PLLEN. The voltage regulators

                        for the PLL and VCO (REG_VCO_ON, REG_PLL_ON) are turned on.

                        Wait until the voltage regulators have settled. This sequence ends, if LO_PWR_RDY = 1.

               7.8.4.4  Turn on VCO

                        The phase frequency detector (PFD_ON), prescaler (PRESC_ON), clock for the PLL

                        (CLK_PLL_ON) and PLL lock detection are turned on with the next clock cycle.

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                                                               Highly integrated single-chip sub 1 GHz RF receiver

               7.8.4.5     Perform VCO calibration

                           This sequence is complete once the PLL is locked (LO_RDY is set). A manual VCO

                           calibration immediately stops any RX command.

               7.8.4.6     Preparation for RX mode

                           This mechanism is invoked by issuing device mode logic 10 (prepare for RX) or by

                           sending a RX command.

                           The bandgap reference circuit for the receiver section (bit RX_GAP_ON), VCO clock

                           divider for the receiver section (bit PLL_LOCK), reference clock for the RX path (bit

                           CLK_RXA_ON), and the analog section of receiver (bit RXA_ON) are enabled.

               7.8.4.7     Perform channel filter calibration

                           The channel filter calibration is performed every time the device enters RX mode. This

                           sequence ends if the channel filter calibration ends.

               7.8.5       Changing device modes

                           Intermediate device modes may be required in an operation sequence e.g. start digital

                           regulator and XTAL to initialize/change SFR contents or to re-trim the polling timer. This

                           can be carried out by changing the corresponding registers. However, the direct

                           commands may be more useful if the only operation required is the entering of RX mode.

                           The corresponding sequences start automatically and operation enabled after all internal

                           settling times are met.

               7.8.6       Interrupts

                           TheOL2311 can generate various interrupts which can be enabled by the IEN register and

                           read from the IFLAG register; see Section 8.2.1.11 “Interrupt enable register IEN” on page

                           88. The IFLAG register is always cleared after it is read. Certain pins can also be

                           configured to present these interrupts; see Section 7.3 “Interface description” on page 8.

                      7.9  Power supply and reset

                           Each main functional block is equipped with its own dedicated supply voltage pin.

                           Therefore, several supply pins are available on the package and all must be connected.

                           Note that all ground connections of these functional blocks are bonded to the exposed die

                           pad of the package (metal plate underneath the die). Some blocks are supplied via

                           dedicated integrated low-dropout voltage-regulators. Note that for all regulators the output

                           voltage is available both internally and externally on a pin for connection of a decoupling

                           capacitor. The following blocks have regulated supplies.

                           Table 3.  Blocks with regulated supplies

                           Block                    Regulator supply pin                                           Pin to decouple

                           PLL                      VCC_REG                                                        VREG_PLL

                           VCO                      VCC_REG                                                        VREG_VCO

                           digital                  VCC_DIG                                                        VREG_DIG

               7.9.1       Voltage regulators operation

                           All regulators are operated automatically by selecting the corresponding device modes.

                           The device modes are set by DEV_MODE[1:0] in register PWRMODE; for details see

                           Section 7.8.3 “Reset and power mode register” on page 15.

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                                           Highly integrated single-chip sub 1 GHz RF receiver

                    The regulators can also be independently controlled by the control bits located inside the

                    TEST registers. Individual operation of the voltage regulators can be necessary for debug

                    or measurement purposes. The following paragraphs describe each individual regulator

                    and its purpose.

        7.9.2       Digital regulator

                    Before the device can be operated, the digital regulator must be switched on. In standby

                    state (power-down state) the digital regulator is bypassed and supplies the digital section

                    with a low supply voltage to guarantee data retention in the configuration registers. If the

                    digital regulator is switched on, the voltage reaches its stabilized value of approximately

                    1.8 V. The digital regulator can be activated or deactivated by bit REG_DIG_DIS in TEST1

                    register. Clearing the bit enables the regulator, depending on the selected device mode.

                    Setting the bit always disables the regulator.

        7.9.3       PLL regulator

                    To start any PLL operation the PLL regulator must be switched on. This happens

                    automatically with operation of bit REG_PLL_ON in the TEST2 register.

                    Remark: this bit only starts the PLL regulator, all PLL functional blocks are enabled

                    individually by separate control-bits.

        7.9.4       VCO regulator

                    For stability and immunity reasons the VCO is supplied via an independent voltage

                    regulator. This regulator can be manually controlled via bit REG_VCO_ON in the TEST2

                    register.

                    Remark: this bit only starts the VCO regulator. VCO operation is enabled individually by a

                    separate control-bit.

        7.9.5       Device reset

                    A device reset occurs whenever the supply voltage is applied on the VCC pins (battery

                    insertion). The device utilizes two power-on detection mechanisms, one digital and one

                    analog. These reset circuits constantly monitor the supply voltage. Setting bit RESET in

                    the PWRMODE register performs the same operation by software. This is equivalent to a

                    power-on reset. If bit RESET is set via a command, it is cleared automatically when SPI

                    signal SEN goes LOW after the next write register command.

        7.10        Main control and timing blocks

        7.10.1      Crystal oscillator

        7.10.1.1    Circuit description

                    The crystal oscillator is the source of the reference clock for the PLL, the digital section

                    and the mixed signal blocks in the receiver chain. The crystal oscillator circuit diagram is

                    shown in Figure 12.

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                                                                                                            Highly integrated single-chip sub 1 GHz RF receiver

                                                                                                                                                        signals to analog blocks

                                                                                                                                                                       ext_clk_buf_en                  xo_en

         OSCILLATOR                   CORE

                                                                      VCC_XO

                                           AMPLITUDE                                XO_RDY                              xoready

                                           CONTROL                           Ibias

                                                                                            OSCILLATOR

                                            driver                                          BUFFERING                                                                  OSCILLATOR

                                                                                                            DC-coupled                                   CONTROL LOGIC

         KICK                                                                                               buffer

                                            quartz

                         Xtal1                                               Xtal2  Xtal2                               rawrefclk                                                                                         refclk

                                                                                                                                                                                                                          valid clock signal

                                      Cx1                                    Cx2

                                                                                                            AC-coupled

                                                                                                            buffer

         test5 register  XO_KICK_DIS                  EXT_CLK_BUF_EN  XO_EN                 EXT_CLK_BUF_EN                         XOSTARTUPDELAY[1:0]   FORCE_XO_RDY                  EXT_CLK_BUF_EN  XODIS  power down

         test signals                                 signals from digital control

                                                                                                                                                                                                                                  001aan597

Fig 12.  Crystal oscillator circuit

                                      The crystal oscillator consists of three main blocks: the oscillator core, the oscillator buffer

                                      and the oscillator control logic.

                                      The oscillator core is a low power quartz based Pierce oscillator. The oscillation frequency

                                      is defined by the quartz and the tuning capacitors CX1 and CX2. The driver’s low

                                      capacitance has negligible impact on the frequency value. The oscillator core is supplied

                                      by pin VCC_XO.

                                      When the oscillation starts and the amplitude successfully detected, the amplitude control

                                      releases the signal XO_RDY to the oscillator control logic for validation. This signal

                                      indicates that the amplitude control loop has entered regulation mode and not that the

                                      oscillator has settled. An extra delay is still needed to ensure the frequency accuracy; see

                                      Table 98 “XOSTARTUPDELAY bit functions” on page 108.

                                      After start-up, the amplitude control avoids clipping and excessive driving power in the

                                      crystal unit.

                                      The oscillator control logic validates the oscillator signal and provide configuration

                                      facilities. The oscillator control logic is supplied by the digital regulator to the level

                                      VREG_DIG.

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                                             Highly integrated single-chip sub 1 GHz RF receiver

                    The oscillator buffer consists of two amplifiers connected in parallel: one low-noise

                    AC-coupled amplifier for crystal operation and one high-input voltage DC-coupled

                    amplifier for testing purposes only. The buffer plays the role of level-shifter for the signals

                    in PLL and digital supply domains. The buffer circuitry is supplied by the PLL and digital

                    regulators accordingly.

                    Alternatively, an external clock signal can be applied at pin XTAL2; see the external clock

                    buffer description in Section 7.10.2 “Oscillator control and control bits” on page 21. The

                    applied signal must comply with the logic levels in the digital core (0 V for LOW and 1.8 V

                    for HIGH). With the OL2311 properly configured, the DC-coupled amplifier replaces the

                    low-noise AC-coupled amplifier. This provides the possibility to skip the internal

                    oscillator’s start-up sequence and also allows the customer to stop the clock sequence for

                    test purposes.

                    Remark: The use of an external clock signal requires special care in the hardware

                    configuration. The oscillator core circuitry connected to pin XTAL2 cannot withstand levels

                    higher than 2.8 V. Therefore, the use of this test mode with supply voltages higher than

                    2.8 V requires a hardware modification for pin VCC_XO. The recommended solution is to

                    connect pin VCC_XO to pin VREG_DIG. In that configuration the circuit’s integrity is

                    ensured but the digital noise needs to be considered.

                    The crystal oscillator is always active either in oscillator mode or in external clock buffer

                    mode when the device is not in Power-down state.

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                                                                                                                xxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxx x x x xxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxx xx xx xxxxx

                                                                                                                xxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxx xxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxx x x

                                                                                                                xxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxx

                                                                                                                xxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxx xxx

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                                                                                                                power-down      xo_enable                         TRANSITION  xo_enable       en  OSCILLATOR           XO_RDY(1)

                                                                                                                XODIS                                             CONTROL                         CORE AND    osc out

                                                                                                                                                                                                  BUFFERING

                                                                                                                                                                                                  xtal1      xtal2

                                                                                                                                                                                                                                               CLOCK GATE        ref_clk

                                                                                                                                                                                              pin XTAL1  pin XTAL2

                                                                                                                                raw ext_clk_                                                                                                         en

                                                                                                                                buf_en                            TRANSITION  ext_clk_buf_en

                                                                                                                EXT_CLK_BUF_EN                                    CONTROL

                                                                                                                                                                                                                               raw_ref_clk

                                                                                                                                                                                                  EXT_CLK_BUF_EN

                                                                                                                                                                                                  FORCE_XO_RDY

                          All information provided in this document is subject to legal disclaimers.                                                          CP  DELAY              expired                                                D     Q              REFCLK_RDY(1)

                                                                                                                                                                  COUNTER

                                                                                                                                                                                                                                            CP

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                                                                                                                                                                                                                    EXT_CLK_BUF_EN                clock_present

                                                                                                                power-down                                                                                          xo_enable

                                                                                                                XO_RDY(1)                                                                                XO_RDY(1)                                                              Highly integrated

                                                                                                                FORCE_XO_RDY                                      XOSTARTUPDELAY                  FORCE_XO_RDY                                                   001aan598

                                                                                                           (1)  Denote internal and official status signals.

                                                                                                      Fig  13.  Diagram for crystal oscillator with clock selection circuitry

                                                                                                                7.10.2          Oscillator control and control bits                                                                                                             single-chip

                                                                                                                                The oscillator control logic is described in Figure 13. Upper case signal names denote control bits in the OL2311’s register

                                                                                                                                set. Upper case signal names labelled ‘(1)’ denote (internal and ‘official’) status signals. Lower case signal names denote

                                                                                                                                internal signals.

                                                                                                                                The enable logic is visible at the top left corner for both modes: the crystal oscillator mode and the external clock buffer                    sub

                                                                                                                                mode. The crystal oscillator is turned on when both, power-down and XODIS, are false. The transition control ensures that                       1 GHz RF receiver

                          © NXP B.V. 2011. All rights reserved.                                                                 no glitches can be generated when turning the oscillator on and off. The external clock buffer is turned on when the device is

                                                                                                                                not in power-down mode and both control bits, XODIS and EXT_CLK_BUF_EN are set; see Section 8.2.1.15 “Clock                                                        OL2311

                                                                                                                                connection register CLOCKCON” on page 90. As a consequence, putting the device in power-down mode disables all clock

                                                                                                                                activity, and turning the crystal oscillator on has priority over turning the external clock buffer on.

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                                                       Highly integrated single-chip sub 1 GHz RF receiver

                    If the crystal oscillator is turned on (XO_ENABLE becomes true) and a crystal is

                    connected to the oscillator, the raw clock becomes available after the oscillation reaches a

                    significant amplitude, which is then signalled with the internal XO_RDY status signal. This

                    internal status signal can be routed to pin P12/CLOCK for observation. While the crystal

                    oscillator is disabled, it is ensured that the clock from this clock source is held at the zero

                    level.

                    If the external clock buffer is activated (bit EXT_CLK_BUF_EN is true) the signal

                    connected to pin XTAL2 is taken as the clock source. While the external clock buffer is

                    disabled, it is ensured that the clock from this clock source is held at the zero level.

                    Since only one clock source can deliver a clock at a given time they can be easily merged.

                    The clock is only fed into the circuit when the clock gate is enabled. The following

                    paragraphs explain the conditions for enabling this clock gate separately for each clock

                    source.

                    When using the crystal oscillator, the delay counter, in Figure 13, is held in reset state

                    during Power-down mode or if both, the internal status signal XO_RDY and the expert

                    control bit FORCE_XO_RDY, are false. If the oscillator signals XO_RDY after start-up (or

                    if the FORCE_XO_RDY is set), the delay counter is released from reset, which lets it

                    count the raw clock pulses from the oscillator. Note that counting will not occur if the

                    oscillation amplitude is too low or if the clock pulses are too ‘thin’ (duty cycle near 0 % or

                    near 100 %). Therefore it is ensured that the delay counting will not start before the raw

                    clock has a usable shape. After a programmable count (Table 98 on page 108) is reached,

                    the counter stops and signals the end of the delay.

                    The digital oscillator start-up delay can be controlled by bits XOSTARTUPDELAY[1:0] in

                    register EXPERT1.

                    After the delay counter’s end status reaches the REFCLK_RDY flip-flop, (shown at the

                    lower right corner of Figure 13), it is sampled by the raw clock, now stabilized, and this

                    declares the reference clock ready. This also enables the clock gate which passes the

                    clock on to the circuit starting with the following clock pulse. The REFCLK_RDY status

                    flip-flop is immediately reset when the raw clock is no longer present, which happens

                    when the crystal oscillator is turned off or bit XO_RDY is false due to any reason which

                    may have stopped the oscillation.

                    Note that special care is needed when non-recommended crystals are used. The use of

                    non-recommended crystals and resonators may have a negative impact on the start-up

                    behavior, on the frequency stability and on the PLL noise performance.

                    The oscillation amplitude is always large enough for recommended crystals so the

                    amplitude control can properly detect that the start-up and noise generated by the

                    AC-coupled buffering is appropriate for PLL operation.

                    If the crystal is replaced by a resonator with a low Q factor, the resulting amplitude may

                    not be large enough for the XO_RDY status to be properly detected, although the

                    generated clock may still be usable. To use the OL2311 under such conditions, the

                    XO_RDY status must be overridden by using the expert control bit FORCE_XO_RDY.

                    Note that the delay counting mechanism will not start counting before the raw clock

                    reaches a certain quality.

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                    If the external clock buffer is used, it is assumed that the clock source, which is connected

                    to pin XTAL2, provides a stable clock with a duty cycle close to 50 % at the time when bit

                    EXT_CLK_BUF_EN is set. Therefore the delay counter is not needed in this case. But

                    even without the delay counter, the circuit provides a well-controlled startup sequence,

                    which is enforced by the REFCLK_RDY flip-flop and the clock gate, so that no glitches are

                    generated when the clock buffer is turned on or off. Note that not using the delay counter

                    in this normal case requires the FORCE_XO_RDY expert control bit to be in the cleared

                    state.

                    However, if bit FORCE_XO_RDY is set when using the external clock buffer, the delay

                    mechanism is activated. This is how the delay counter is tested in the production test but it

                    may also help to overcome start-up problems in the external clock source. The XO_RDY,

                    REFCLK_RDY signals can be observed for oscillator testing via the test buffer. The

                    resulting clock can be probed at pin CLOCK.

        7.11        Watchdog

                    The device features a watchdog timer to recover from situations when activation is not

                    desired. The watchdog timer runs with the reference clock and it is activated, if the device

                    is not in Power-down mode.

                    The watchdog is cleared and temporarily stopped under the following circumstances:

                    •   Pin SEN is HIGH

                    •   A terminating wakeup search is executed, i.e. either a pessimistic wakeup search is

                        activated (bit WUPSMODE = 0) or the timer for the wakeup search is activated during

                        an optimistic wakeup search (bit WUPSMODE = 1 and bits WUPSTIMEOUT not

                        equal to 0).

                    •   A terminating preamble detection is executed, i.e. the timeout for the preamble must

                        be activated (bit EN_PREADET_TIMEOUT = 1 and bits WUPSTIMEOUT not equal to

                        0).

                    Bit EN_PREADET_TIMEOUT can be found in register SIGMON1; see Section 8.2.2.2

                    “Signal monitoring control register SIGMON1” on page 99. Bit WUPSMODE can be found

                    in register SIGMON0; see Section 8.2.2.1 “Signal monitoring register SIGMON0” on page

                    98. Bits WUPSTIMEOUT can be found in register WUPSTO; see Section 8.2.2.4

                    “Register WUPSTO” on page 100.

                    The watchdog timeout can be adjusted according to Equation 1.

                    watchdogtimeout   =  2---1---5----+-----W-----U-----P----S----T---I---M-----E----O-----U----T--  (1)
                                                CLKREF

                    where:

                    CLKREF = 16 MHz

                    watchdogtimeout = desired watchdog timeout

                    It is not possible to turn off the watchdog completely. The watchdog can be disabled for an

                    arbitrary period only if pin SEN is set HIGH.

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         7.12        Polling and wakeup timer

                     The device features a low power oscillator, which can be used to generate wakeup

                     events. A polling timer overflow always generates an interrupt request. Moreover, if

                     selected, the device can be automatically released from the Power-down state and it can

                     enter the RX state.

                     The low power oscillator has a nominal period of 40 s and a tolerance of  50 % over the

                     entire temperature and supply voltage range and over process-dependent device spread.

                              CLKPT               CLKPTCAL                                                         CLKWUPTICK         CLKWUP

         POLLING

         TIMER                DIGITAL CALIBRATOR  :16                     0                                           POLLING

         OSCILLATOR                                                                                                TIMER WAKEUP

                                                            :16           1                                           TIMER

         POLLTIM_EN                                                                                                              CLR

                                     PTCALREG

                                                  EXTPOLLTIMRNG                                                    x                  wakeup

                                                                                                                   r  x≥r             interrupt

                                                  POLLWUPTIME                                                                         request

                                     REFERENCE

                              COUNTER AND

                    CLKREF        CALIBRATION

                                     CONTROL                                                                                          001aan599

Fig 14.  Polling timer block  diagram

                     The polling timer employs a digital calibration with a modulo counter. The crystal oscillator

                     clock CLKREF is used as a reference clock for the calibration. The calibration procedure

                     measures one period of the polling timer clock CLKPT and determines the appropriate

                     calibration value for the modulo counter. The output clock CLKPTCAL has a nominal period

                     of 62.5 s.

                     The polling timer can be turned on and off with bit POLLTIM_EN in the PWRMODE

                     register. The state of this bit after a master reset is determined by the level on pin

                     RSTDIS.

                     Note that due to the absence of the reference clock it is not possible to trim the polling

                     timer directly after a master reset. The calibration register PTCALREG is set to its nominal

                     value after a master reset.

                     After exiting Power-down mode, the polling timer calibration is triggered automatically if

                     the crystal oscillator starts properly. It is also possible to trigger a manual calibration by

                     setting bit MANUALPTCAL. Setting this bit generates a short pulse, which starts the

                     calibration routine. Reading bit MANUALPTCAL always yields zero. The manual

                     calibration is only executed if the polling timer and the crystal oscillator are running

                     otherwise the request is ignored. Setting bit MANUALPTCAL at the same time as

                     POLLTIM_EN is not supported. The calibration is only performed after the polling timer

                     oscillator settles.

                     The value in the calibration register is consistent under all circumstances. This must also

                     be the case if a running calibration is interrupted. Direct read or write access to register

                     PTCALREG is not supported.

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                                                           Highly integrated single-chip sub 1 GHz RF receiver

                       The polling timer wakeup time can be set with the 8-bit control register POLLWUPTIME.

                       The wakeup time calculates to:

                       TWUP    =  POLLWUPTIME + 1  TWUPTICK                                                               (2)

                       The achievable resolution and wakeup times can be selected in two different ranges, a

                       normal and an extended polling timer range according to the setting of bit

                       EXTPOLLTIMRNG in the CLOCKCON register.

                       It is possible to change the register POLLWUPTIME while the polling timer is running. If

                       the new value is greater than the polling timer counter’s current content, the running

                       period is not interrupted and the newly set wakeup time is seamlessly adjusted. This

                       mechanism allows the setting of a new wakeup time with respect to the last wakeup

                       event. If the newly set value in register POLLWUPTIME is smaller than the polling timer

                       counter’s current content, the counter is reset immediately.

                       The digital calibration is implemented so that the accuracy of wakeup times greater than

                       10 ms is better than 1 %. This allows an overall timing error of less than 2 % for the given

                       range.

               7.12.1  Actions at polling timer wakeup

                       Register POLLACTION defines which action the device carries out after a polling timer

                       event; see Section 8.2.1.14 “Polling action register POLLACTION” on page 89.

                       POLL_MODE[1:0] defines the device’s operating mode after a polling timer event.

                       RX_GAIN[1:0] means the same as the RX flags RE and RF (gain step/switch selection

                       bits). The RX_CMD bit means the same as RX flag RC. It allows a choice between a

                       WUPS (0) and a PRDA command (1). RX_FREQ[1:0] means the same as RX flags RA

                       and RB (frequency selection).

                       The last bit in the POLLACTION register, SET_RX_FLAGS, defines whether the RX flag

                       register’s current content is used for the automatically initiated RX command (if 0) or

                       whether the RX flags RA, RB, RC, RE and RF flags are overwritten with the contents of

                       the RX_FREQ, RX_CMD and RX_GAIN bit settings of this register, respectively, before

                       the command is actually launched (if 1). If the flags are overwritten, RX flag RD is set to

                       logic 1 to make the sub-command either a WUPS or a PRDA command; see Section

                       7.23.2 “Receive command” on page 42 for more information.

               7.13    Baud-rate generator

                       The baud-rate generator generates the nominal, unsynchronized chip clock according to

                       Equation 3.

                       b aud rate   =  1---6----M-----H-----z-  -2---1--1----+-----M-----A----I--N-----S---C--  ----1----  (3)
                                       2PRESC         212  128

                       where PRESC is an exponent in the range from 0 to 7, and 211 + MAINSC is the mantissa

                       in the range 2048 to 4095. The resulting baud-rate clock can jitter by one prescaler clock

                       cycle CLKPSC.

                       The mainscaler MAINSCL lower bits can be found in register TIMING0.

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                                                                  Highly integrated single-chip sub 1 GHz RF receiver

                            The MAINSCH and the PRESC bits can be found in register TIMING1; see Section

                            8.2.1.5 “Timing register TIMING1” on page 82.

                            The divide-by-128 divider is used as a ‘clock’ for several other blocks to measure the

                            sub-timing within one chip interval.

                            This baud-rate generator is used as a time reference for the clock-recovery in RX mode.

             PRESC

                                     CLKPSC             CLKMSC

CLKREF   PRESCALER          ÷2presc  MAIN SCALER        ÷32       ÷2              ÷2                             ÷2

                                     x 0.5 ... x 0.999

         ÷2         ÷4  ÷8  ÷16

                                     MAINSC

                                 to test function                                                                              111

                                 selector of port                                                                              110

                                 pin P12/CLOCK                                                                                 101  to function

                                                                                                                               100  selector of

                                                                                                                               011  port pins

                                                                                                                               010  P11/INT and

                                                                                                                               001  P12/CLOCK

                                                                                                                               000

                                                                                                                 CLKSOURCESEL       001aan717

Fig 15.  Baud-rate generator

                            Bits CLKSOURCESEL are in register CLOCKCON; see Section 8.2.1.15 “Clock

                            connection register CLOCKCON” on page 90.

         7.13.1             Clock recovery for RX mode

                            The clock-recovery for RX mode is dependent on the baud rate accuracy. If the absolute

                            correct baud rate cannot be selected, choose the next available integer value. The clock

                            recovery is able to cope with a 1 % tolerance to be able to operate correctly with standard

                            XTAL cutting and temperature inaccuracies. The clock recovery is implemented as a

                            digital phase control loop with a fixed operating frequency determined by the baud-rate

                            generator setting. The baud-rate generator’s mainscaler clock acts as the reference clock

                            for the clock-recovery PLL (128 times the actual chip clock). The clock recovery PLL is

                            programmable with regards to its settling speed. The settling of the clock-recovery speed

                            can be set to reach its final state within 3, 7, 15 or 31 chips. If the clock-recovery is locked

                            to the bit-stream the actual possible phase-error is proportional to the selected settling

                            speed setting. Highest settling speed (settling within 3 chips) produces the smallest actual

                            phase error due to fast regulation; slowest speed (settling within 31 chips), allows for the

                            largest phase error due to the slowest regulation time constant; see Table 85

                            “CLOCK_RECOV_TC bit functions” on page 102.

                            Note that the decoding of NRZ signals with long constant bit-periods is directly influenced

                            by the accuracy of the selected baud rate. Proper coding can significantly improve

                            sensitivity and the BER of NRZ decoding.

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                                                          Highly integrated single-chip sub 1 GHz RF receiver

               7.14    Phase-locked loop

                       A complete on-chip PLL is available to provide an RF carrier in RX mode. The PLL is a

                       4th-order fractional-N PLL. The PLL analog section is described in Section 7.14.1 and the

                       PLL digital section is described in Section 7.14.7.

                                                                         charge

                                                                         pump

                                                                         UP                                     loop filter

                                                          PFD

                                               16 MHz

                                               reference                                                                     1.2 GHz to

                                               signal                    DOWN                                                1.856 GHz

                                                                                                                             VCO

                                                                         MAIN DIVIDER

                                                                                                                             001aan601

                       Fig 16.  PLL block diagram

               7.14.1  PLL building blocks

                       All PLL building blocks except bit VCO_BAND in register LOCON and the charge pump

                       reference current (PLL_ICP[4:0]) settings are automatically configured and operated by

                       selecting the corresponding device modes. The following paragraphs describe the

                       function of the internal control signals. These control signals can be influenced, if desired,

                       by operating control bits located in the EXPERTn and TESTn registers.

               7.14.2  PLL and VCO regulators

                       To operate the whole PLL, both regulators must be switched on; see Section 7.9.3 “PLL

                       regulator” on page 18.

               7.14.3  General PLL operation

                       The following blocks are enabled after switching on the regulators so that the entire PLL is

                       operational: VCO (VCO_ON), phase-detector (PFD_ON), prescaler (PRESC_ON) and

                       reference clock buffer (CLK_PLL_ON).

               7.14.4  Charge pump

                       This block delivers the charge to the loop filter. The polarity and amount of charge are

                       proportional to the phase error reported by the phase detector.

                       The peak current of this charge pump is automatically adjusted. It can be overridden by

                       PLL_ICP[4:0] in register EXPERT0; see Section 8.2.4.1 “Register EXPERT0” on page

                       108. The charge pump peak current is a function of the icp control bits: icp[0] * 15 A +

                       icp[1] * 30 A + icp[2] * 60 A + icp[3] * 120 A + icp[4] * 240 A.

                       This means that a value from 15 A up to 465 A can be selected. The purpose of this

                       programmability is to compensate for gain variation in other blocks, especially RF VCO,

                       and to keep a constant PLL loop bandwidth. The recommend value is to set PLL_ICP to 2.

               7.14.5  RF VCO

                       The very low phase-noise on-chip RF oscillator is based on an LC oscillator.

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                                                Highly integrated single-chip sub 1 GHz RF receiver

                    A capacitor bank is integrated to centre the resonant frequency of the LC tank on the

                    desired RF frequency. The VCO auto-calibration routine automatically trims the VCO to

                    the correct sub-band. Whenever a different frequency setting is used, the VCO

                    auto-calibration is carried out automatically. Automatic trimming can be blocked by setting

                    bit SKIP_VCO_CAL in the LOCON register except during the PLL start-up; see Section

                    8.2.1.3 “Local oscillator control register LOCON” on page 82. The trimming (sub-band

                    selection) can be manually modified by control bits VCO_SUBBAND[5:0] in register

                    VCOCON; see Section 8.2.1.2 “VCO control register VCOCON” on page 81. Frequency

                    sub-band setting 0 corresponds to the maximum frequency, and 3Fh to the minimum

                    frequency.

                    Note that this RF VCO is running at twice (868 MHz and 928 MHz bands) or four times

                    (313 MHz and 434 MHz bands) the chosen frequency bands.

                    Setting bit VCO_BAND selects the VCO’s appropriate operating mode. This bit must be

                    set to logic 1 at RF frequency bands below 400 MHz, or set to logic 0 for all other bands.

        7.14.6      PLL loop bandwidth setting

                    It is recommended that the PLL loop bandwidth is set to just above 150 kHz (3 dB closed

                    loop bandwidth) as this gives the best trade off between noise behavior and locking time.

                    The loop bandwidth can be set by PLL_ICP[4:0] to the recommended value ICP = 2.

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                                                                                                      xxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxx x x x xxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxx xx xx xxxxx

                                                                                                      xxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxx xxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxx x x

                                                                                                      xxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxx

                                                                                                      xxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxx xxx

Product data sheet        OL2311                                                                      7.14.7    Delta-sigma modulator for fractional-N synthesis                                                                                                                                              NXP Semiconductors

                                                                                                                The operating frequency is set by the content of frequency control registers FC0 to FC3, which each have a width of 20 bits.

                                                                                                                The ‘active’ frequency control register is selected directly by the RX command; see Section 8.2.1.1 “Frequency control

                                                                                                                registers” on page 80.

                                                                                                                                                                                   LSB                                       DISFRAC

                                                                                                                                                                                    =1

                                                                                                                                                                              15        16           MASH 1 to 1       S(t)

                                                                                                                                  last A, B                                                 K(t)          ΣΔ                 0    S2

                                                                                                                                  flags                                                              MODULATOR                            -1 to 2

                                                                                                                                                                                                                             1                         0     S3

                                                                                                                         FC0                                                  LSBs                                                                     1

                                                                                                                         FC1                   20                   20                                                                    ×2                     5

                                                                                                                                  S1               C                    F(t)  MSBs                                                                 -2  to 4                 P(t)

                          All information provided in this document is subject to legal disclaimers.                     FC2

                                                                                                                         FC3                             S12                                                  5

                                                                                                                                                              D(t)                                               N(t)

Rev. 1 — 8 December 2011                                                                                                 1228                  U11       RX       TX and FSK enable                       S11

                                                                                                                                  DIVIDER

                                                                                                                                                      O       S4                                                 M(t)

                                                                                                                                                                                                              2                                                  DOUBLE_SD_RESULT

                                                                                                                                                                                              modulation

                                                                                                                                                                                                  signal                                                                                   Highly integrated

                                                                                                                                                                              10                                                                                 RF_LO_DIV

                                                                                                                                                                                    D             0               S11

                                                                                                                               5                                              NEG                                                 0

                                                                                                                FDEV_MANT                                                            S11          1  S5                               S6

                                                                                                                                  MANT × 2exp                DIVIDER

                                                                                                                               3                                                          -D                                      1

                                                                                                                FDEV_EXP                                                                                     SLEW-RATE       S11

                                                                                                                                                                                                              CONTROL

                                                                                                                                                                                        FRMP_EXP          3                  ≠0

                                                                                                                                                                                       FRMP_MANT          4                                                                                single-chip

                                                                                                                                                                                                                                                                            001aan602

                                                                                                                Fig 17.  Computing the frequency         divider control word

                                                                                                      7.14.7.1  PLL operating frequency f0                                                                                                                                                 sub

                          © NXP B.V. 2011. All rights reserved.                                                 In Figure 17, the integer (Nt) is forwarded directly to the adder which produces the relevant control word (Pt) for the PLL.                                               1 GHz RF receiver

                                                                                                                The remaining fractional values cannot be handled by the frequency divider directly and are therefore converted into a                                                                        OL2311

                                                                                                                pseudo-random sequence of integers. This conversion is implemented by the sigma delta modulator. It produces numbers                                                   in

                                                                                                                the range from 1 to +2, whose average over time equals the given fractional part.

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                                                                                                   Highly integrated single-chip sub 1 GHz RF receiver

                    The spectral purity of the resulting RF signal is highly dependent on the randomness of

                    the sequence generated by the fractional part. If this contained short repetitive patterns

                    unwanted spurious signals may occur in the RF spectrum. To guarantee the produced

                    sequences are always of maximal length, we append a constant 1-bit to the given

                    fractional part, which resolves the issue. The weight of this 16th bit is 1 / 216 = 1 / 65536,

                    which is very low. It creates a tiny frequency offset which can be taken into account when

                    calculating the centre frequency control value FCx for a given centre frequency.

                    When the fractional part approaches 0 or 1 the low frequency noise components in the

                    pseudo-random sequence become more dominant and can no longer be sufficiently

                    suppressed by the PLL’s transfer function. The visible effect is an increase of the phase

                    noise in the RF output near the carrier. To counteract this effect, the OL2311 uses bit

                    DOUBLE_SD_RESULT (Double Sigma Delta Result). If this bit is set, the fractional

                    contribution to the PLL control word is doubled. So when the frequency control value F(t)

                    is increased linearly, each RF output frequency is produced twice; once with a fractional

                    value that is closer to zero or one (between 0 and 1 / 4 or between 3 / 4 and 1) and a

                    second time with a fractional value which is closer to the mid-value 1 / 2 (between 1 / 4

                    and 3 / 4). The latter value produces a good pseudo-random sequence.

                    The frequency control value’s fractional part is processed differently depending on bit

                    DOUBLE_SD_RESULT, and the center frequency changes accordingly. Therefore the

                    formulae, which convert between a given Frequency Control (FC) value and the RF center

                    frequency, change with the state of bit DOUBLE_SD_RESULT.

                    In normal mode the expression is straightforward as shown in Equation 4.

                    fRF  =  fr            64  +           2    2--------6--F-5---C5---3-x--6--+-----1--   2-----+-----2---------R----F-1---_---L---O-----_---D----I--V---     (4)
                                  ef     

                    •  The expression’s left side shows the reference frequency. The output frequency

                       varies proportionally with the reference.

                    •  The parenthesized expression (64 + 2 …) is the characteristics of the PLL frequency

                       divider.

                    •  The right term in the parenthesized expression accounts for the number interpretation

                       of C and F(t) and the constant 1 LSB, which is added to guarantee maximum length

                       sequences from the sigma-delta modulator

                    •  The fraction at the right is the output division ratio, which is either 1 / 2 or 1 / 4,

                       depending on the setting of bit RF_LO_DIV.

                    After simplifying the expression further we get the results shown in Equation 5.

                    fRF  =  fr            32  +  2--------6--F-5---C5---3-x--6--+-----1--    --------------------1--------------------                                          (5)
                                e  f     
                                                                                                   1 + RF_LO_DIV

                    For the inverse we solve the above expression for FCx and then we round the result to the

                    nearest integer number as shown in Equation 6.

                    FCx     r  o  u   n       f--R---F--    1  +  RF_LO_DIV                               –  32                                                               (6)
                         =               d                                                                               32768             –  0.5                               
                                                fref
                                                                                                                                                                                

                    Using the floor function this becomes as shown in Equation 7.

OL2311                                      All information provided in this document is subject to legal disclaimers.                                                                © NXP B.V. 2011. All rights reserved.

Product data sheet                                             Rev. 1 — 8 December 2011                                                                                               30 of 133
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                                                                                                   Highly integrated single-chip sub 1 GHz RF receiver

                    FCx =                   f--R----F-    1       +     RF_LO_DIV              –   32        32768                                                                                                                          (7)
                                                                                                           
                                            fref                                                           

                    Remark: Equation 7 is an important equation.

                    If bit DOUBLE_SD_RESULT is set, the integer part and the fractional part of the centre

                    frequency setting must be considered separately. In this case the expression for the

                    output frequency is shown in Equation 8.

                       fRF         =     fr               64       +  2      F  C  x    19:15      +  2     2----------F----C--6--x-5---5--1-3--4-6--:-0-------+-----1--       ------------------------1--------------------------  (8)
                                                                                                                                                                                     
                                             ef                                                                                                                                           2 + 2  RF_LO_DIV

                    In the inner parenthesized expression the integer part is taken as is, where the term which

                    contains the fractional part has an additional factor of 2. After cancelling certain factors of

                    2 we get result shown in Equation 9.

                       fRF         =     fr               32       +  F  Cx      19:15      +  2----------F----C----x------1---4---:-0-------+-----1--      --------------------1--------------------                                    (9)
                                                                                                                                                              
                                             e  f                                                             32768                                                1 + RF_LO_DIV

                    The inverse of this function is problematic, because the function for the output frequency

                    is not monotonous. But we know that each output frequency is produced exactly twice and

                    we know also that we want the solution where the average of the sigma-delta output S(t)

                    is closest to 1 / 2. Let us convert Equation 9 such that the integer part of the frequency

                    control value has no factor and the term containing the fractional part of the frequency

                    control value becomes isolated on one side of the equation as shown in Equation 10.

                       f--R----F-  1 + RF_LO_DIV – 32 – FCx19:15                                                 =  2----------F----C----x------1---4---:-0-------+-----1--          =  2  fract                                         (10)
                       fref                                                                                                                                    32768

                    Now we ask for the integer part for which the fractional part becomes a value in the range

                    from 0.25 to 0.75, which is equivalent to twice the fractional part, and lies between 0.5 and

                    1.5 as shown in Equation 11 and Equation 12.

                       f--R----F-      1   +     RF_LO_DIV                       –  32    –  F  C  x    19:15      0.5                                                                                                                      (11)
                       fref

                       f--R---F--  1 + RF_LO_DIV – 32 – FCx19:15  1.5                                                                                                                                                                       (12)
                       fref

                    Now we can isolate the integer part from both inequalities so that the right sides are the

                    same as shown in Equation 13 and Equation 14.

                    F  C  x   19:15                   f--R---F--      1  +  RF_LO_DIV                 –  32  –  0.5                                                                                                                         (13)
                                                         fref

                    FCx19:15+1  -f-R----F-  1 + RF_LO_DIV – 32 – 0.5                                                                                                                                                                        (14)
                                                            fref

                    These inequalities can be combined into a single expression                                                                                                          to  calculate the integer

                    control value for the PLL as shown in Equation 15.

OL2311                                                      All information provided in this document is subject to legal disclaimers.                                                                          © NXP B.V. 2011. All rights reserved.

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NXP     Semiconductors                                                                                                                                                                          OL2311

                                                                                       Highly integrated single-chip sub 1 GHz RF receiver

                    FCx19:15 =             f--R---F--  1 + RF_LO_DIV – 32.5                                                                                                                                                       (15)
                                             fref

                    Remark: Equation 15 is an important equation.

                    The integer part which we have just found can be entered in Equation 9 and then we can

                    solve for the fractional part. We get the result for the settings after rounding it to the

                    nearest integer number shown in Equation 16.

                    F C x  14:0   =     rou  n  d          f--R----F-      1  +  RF_LO_DIV                                                    –  32  –  F  C  x  19:15        16384  –                              0.5    (16)
                                                                                                                                                                                                                                 
                                                             fref                                                                                                                                                                

                    When using the floor function this becomes as shown in Equation 17.

                    FCx14:0 =             f--R---F--      1  +        RF_LO_DIV     –  32   –                                                  F  C  x  19:15        16384                                                   (17)
                                                                                                                                                                        
                                            fref                                                                                                                        

                    Remark: Equation 17 is an important equation.

                    From Equation 4 and Equation 9 we can also see which frequency resolution can be

                    achieved in which mode. If bit DOUBLE_SD_RESULT is set to logic 0, we have

                    Equation 18.

                    fRF res0     =  fref      2        ------2--------        2-----+-----2---------R----F-1---_---L---O-----_---D----I--V---        =  ----f--r--e---f---  --------------------1--------------------          (18)
                                                            65536                                                                                              32768           1 + RF_LO_DIV

                    If bit DOUBLE_SD_RESULT is set to logic 1, the resolution becomes as shown in

                    Equation 19.

                    fRF res1        =  fref          2    ------2--------     2-----+-----2---------R----F-1---_---L---O-----_---D----I--V---           =  ----f--r--e---f---  --------------------1--------------------       (19)
                                                               65536                                                                                              16384        1 + RF_LO_DIV

                    Taking bit DOUBLE_SD_RESULT into the formula, Equation 18 and Equation 19 can be

                    combined into

                    fRF res  =     ----f--r--e---f---  1-----+-----D----O-----U----B----L----E---_---S----D----_---R----E----S---U----L----T--                                                                                       (20)
                                    32768                         1 + RF_LO_DIV

                    Remark: Equation 20 is an important equation.

        7.14.8      RX frequency offset

                    Because the OL2311 receiver implements a superheterodyne architecture with an

                    intermediate frequency of 300 kHz, the local oscillator is automatically tuned to

                    300 kHz above the wanted RX centre frequency in RX mode.

                    This is accomplished by adding an offset value O to the centre frequency setting C; see

                    Figure 17 “Computing the frequency divider control word” on page 29. This offset value is

                    automatically adjusted so that it matches the LO frequency resolution, which changes with

                    the settings of bits RF_LO_DIV and DOUBLE_SD_RESULT.

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                                                      Highly integrated single-chip sub 1 GHz RF receiver

                    Table 54 “RX frequency offset” on page 92 shows that the resulting RX frequency offset is

                    independent of the RF_LO_DIV and DOUBLE_SD_RESULT settings. It is always 195 Hz

                    below the nominal IF of 300 kHz, which is accurate enough in all cases.

        7.14.9      PLL lock detection

                    A lock detection circuit is implemented to support the shortest PLL power-on time. The

                    lock-detection circuit monitors the phase and frequency differences of the PLL and the

                    reference clock. If the phase-difference of the two clock signals is settled within a defined

                    window, an internal LOCK_DETECT signal is triggered. After a specified time, set by bit

                    LOCK_DET_TIME[1:0] in register EXPERT1, status bit LO_RDY is set in register

                    DEVSTATUS. Since the lock detect circuit consumes additional power, it is only enabled

                    during the PLL’s start-up phase and whenever a different sub-band setting is applied. The

                    lock detect circuit can be manually controlled by bit LOCK_DET_ON in register LOCON;

                    see Section 8.2.1.3 “Local oscillator control register LOCON” on page 82.

        7.14.10     VCO auto-calibration

                    VCO calibration is performed every time the VCO’s centre frequency is changed. The

                    following internal sequences are started:

                    1.  Start VCO calibration and turn on PLL lock detection. The output of the lock detection

                        must be gated LOW when the calibration is running.

                    2.  With the next clock cycle: turn on phase frequency detector (bit PFD_ON), prescaler

                        (bit PRESC_ON), clock for PLL (bit CLK_PLL_ON) and PLL lock detection.

                    3.  Perform VCO calibration (select best possible sub-band for desired frequency

                        setting).

                    4.  Check PLL lock detection plus lock detect time.

        7.15        RX operation

                                                                                                               limiter

                    A                                    3     CHANNEL    4                                             5     A

                        1                  LNA                 FILTER                                                            5  8

                                        1       2                                                                       RSSI

                                                                                                               limiter

                                   f                     6                7                                             8              t

                    A                              A  3                6                                                      A

                        2                                                                                                        4  7

                                   f                                                                           t                       t

                                                                                                                                    001aan608

                    Fig 18.  RX signal diagram

                    Figure 18 visualizes internal signal shapes inside the RX block. Signal 1 represents the

                    signal input spectrum, sketched in the frequency domain. The frequency spectrum is

                    centred to the desired RX frequency. Signal 2 represents the amplified spectrum of the

                    input signal (signal 1). Signal 2 is mixed with the LO frequency (must be set to 300 kHz

                    above the RX frequency) down from the RX input frequency with the I and the Q mixer to

                    the IF (300 kHz). Signal 3 and signal 6 represent the IF signals of the I and the Q channel

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                                                      Highly integrated single-chip sub 1 GHz RF receiver

                    (90  phase difference) in the time domain. Signals 4 and 7 represent the I and Q signals

                    after the channel filter. Signals 5 and 8 are the amplified and limited I and Q signals at the

                    output of the limiter. It is possible to switch some of these internal analog signals to pins

                    TEST1, TEST2 via bits ANA_TEST_SEL[2:0] in register TEST1. The digital IQ signals of

                    the limiter output, and other digital baseband signals can be accessed via the alternative

                    port functions of P11C and P12C with the appropriate setting of bits DIG_TEST_SEL[2:0]

                    in register TEST0; see Table 103 “Register TEST0 - (address 35h) bit description” on

                    page 110 for more details.

        7.15.1      General operation

                    The RX block consists of a fully analog front-end including an analog channel filter. The

                    mixer and channel filter demodulates only one sideband to the IF. The LO frequency (RF

                    VCO frequency) must be set 300 kHz above the expected frequency of the RX signal. The

                    receiver mixes down the RX signal’s lower side-band. The LNA gain settings and the

                    channel filter are adjustable to achieve a high dynamic operating range. Field strength

                    detection, automatic gain selection and AM demodulation are implemented via the RSSI

                    information. The RSSI is derived from a limiter. Automatic gain selection is explained in

                    Section 7.19.

                    Data demodulation is performed in the digital part of the RX chain. The circuit is capable of

                    demodulating ASK and FSK signals. FSK demodulation is applied directly with the analog

                    IF signal from the channel filter. This signal is directly fed into the digital FM demodulator

                    where it is processed further. ASK demodulation employs the RSSI signal which is

                    decoded in the digital part and then further processed. The Data slicer and clock recovery

                    mechanisms regenerate the bit stream for both, ASK and FSK signals.

                    The OL2311 is able to cope with a 1 % data rate tolerance enabling it to operate correctly

                    with standard XTAL cutting and temperature inaccuracies.

        7.16        LNA

                    The feed from the single-ended antenna is converted to a differential signal at the input of

                    the mixer. The intrinsic voltage gain (from input pin RX to the unloaded LNA) is adjustable

                    to typically 4 dB, 17 dB, 23 dB or 25.5 dB. Two gain settings can be programmed to meet

                    the dynamic range requirements of the receiver chain. In parallel to the LNA gain, the

                    channel filter gain can also be adjusted. The selection of the appropriate gain setting

                    (Hi-gain or Lo-gain) is executed automatically by the gain control loop. The individual gain

                    setting is programmed by the control bits located in the RXGAIN register; see

                    Section 7.19.

        7.17        Mixer

                    The mixer is effectively an active I/Q mixer. It mixes down the amplified signal from the

                    LNA to the 300 kHz IF frequency.

        7.18        Channel filter

                    Channel filter gain and bandwidth can be selected independently with control bits. A

                    well-defined filter bandwidth is achieved using auto-calibration features. The filter

                    bandwidth can be configured by setting bits CF_BW[2:0] in register RXBW. The different

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                                                        Highly integrated single-chip sub 1 GHz RF receiver

                       adjustable bandwidth settings of the IF channel filter can be found in Table 57 on page 92.

                       The best noise performance is achieved by setting the channel filter’s bandwidth as close

                       as possible to the bandwidth occupied by the modulated RX signal.

               7.18.1  Channel filter auto-calibration

                       The channel filter auto-calibration is implemented to achieve a well-centered filter roll-off

                       characteristic in the filter pass-band. This feature can compensate for process and

                       temperature dependent parameter mismatches. Filter auto-calibration is performed

                       automatically before every RX operation.

                       The calibration can be blocked by setting bit SKIP_CF_RC_CAL, and can be forced at

                       any time by setting bit FORCE_CF_RC_CAL both in register TEST4.

                       Channel filter calibration status information can be accessed by reading the CFRCCAL

                       register. All CFRCCAL register bits are read-only.

                       After starting channel filter calibration, bit CF_RC_CAL_RUNNING in register CFRCCAL

                       can be probed. This bit is set to logic 1 when the RC calibration algorithm is running.

                       Status bit CF_RC_CAL_OK is set to logic 1 when a channel-filter calibration has been

                       correctly performed. This indicates that the data of CF_RC_CAL_RES[3:0] are valid.

                       CF_RC_CAL_RES[3:0] indicate the channel RC calibration result. These bits are applied

                       directly to the internal RC components of the channel filter.

                       Channel filter auto-calibration can be manually overridden by special register TEST4.

                       Control bits CF_RC_ADJUSTCAL[1:0] allow the accuracy of the channel filter

                       auto-calibration routine to be cross-checked.

                       Setting bit SKIP_CF_RC_CAL by-passes the on-chip RC-calibration. Setting bit

                       FORCE_CF_RC_CAL triggers an RC auto-calibration. The corresponding RC calibration

                       values set in CF_RC_CAL_RES[3:0] in register CFRCCAL after auto-calibration, have to

                       be entered in MAN_CF_RC_CALVAL[3:0] in register TEST4.

                       The CF_RC_ADJUSTCAL[1:0] control bits can be used to evaluate the on-chip channel

                       filter RC calibration block accuracy. The R part of the RC reference is trimmed by

                       changing the value of these two bits. By knowing the adjusted R variation we can verify

                       that the output of the CF_RC_CAL_RES[3:0] control bits is changing accordingly. This

                       enables the complete RC measurement mechanism to be validated.

               7.18.2  Channel I/Q calibration

                       An I/Q calibration is implemented to achieve a high image frequency rejection. This

                       calibration is intended to be used once during production of the final application PCB as

                       part of an end-of-line test. It requires an external signal at the image frequency of the

                       desired RX frequency to be applied to pin RX. The I/Q calibration routine automatically

                       calculates the best I/Q trimming configuration for the optimum image rejection of >50 dBc.

                       This result must be read and stored by the external microcontroller. The calibration value

                       is valid for the whole frequency band over all supply voltages and temperatures.

                       Perform the I/Q calibration as follows:

                       Apply a signal at the RX image frequency. The signal level must be chosen so that the

                       RSSI is still able to measure the damped image; for example, an input of 40 dBm gives

                       an image at 90 dBm, which is still a sufficient RSSI operating margin.

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                                                                Highly integrated single-chip sub 1 GHz RF receiver

                    The I/Q calibration is enabled by setting bit START_CF_IQ_CAL in register CFIQCAL.

                    Status bit CF_IQ_CAL_RUNNING indicates an active calibration cycle. All possible I/Q

                    offset combinations are run sequentially at every combination an RSSI measurement is

                    performed. The combination with the minimum RSSI reading is stored in

                    CF_IQ_CALVAL[6:0]. This information must be stored by the external microcontroller.

                    Initialize this register with the stored values each time. Set CF_IQ_CALVAL[6:0] to logic 0

                    if no IQ calibration is required.

                    Figure 19 shows the effect of a simulated I/Q calibration. With this calibration an image

                    rejection of 50 dB is achievable.

                                     IMAGE              CHANNEL                                                        IMAGE              CHANNEL

                               30                                                                                30

                               20                                 21.5 dB                                                                         22.7 dB

                                                                  @ 300 kHz                                      10                               @ 300 kHz

                               10                                                                                −10

                         (dB)  0                                              (dB)

                               −10                                                                               −30

                               −20                                                                               −50

                               −30                                                                               −70

                               −40   −24 dB to −29 dB

                                     (I/Q calibration)                                                           −90

                               −50                                                                                     −25 dB to −65 dB

                                     @ −300 kHz                                                                        (I/Q calibration)

                               −60                      case 2                 −110                                    @ −300 kHz         case 1

                                                        200 kHz CF-BW                                                                     50 kHz CF-BW

                               −70                                             −130

                               −500        −100         300              700                                     −500  −100               300              700

                                                                f (kHz)                                                                           f (kHz)

                                                                                                                                                  001aan609

                               CF-BW = Channel filter bandwidth.

                    Fig  19.   Simulation examples for I/Q calibration        with different channel                                      filter bandwidth

                               settings

        7.19        LNA and channel filter gain settings

                    Table 4 gives the intrinsic voltage gain of the LNA circuit. LNA voltage gain is

                    programmable and this table indicates the incremental ICC steps impacting RX                                                   front-end

                    current consumption.

                    Table 4.   Channel filter gain settings

                    Channel filter gain 1               Channel filter gain 0                                          Voltage gain (dB)

                    0                                   0                                                              2

                    0                                   1                                                              17

                    1                                   0                                                              22

                    1                                   1                                                              27

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                    Table 5.    RX gain control

                    LNA gain 1                LNA  gain  0              Gain (dB)                                LNA input stage

                                                                                                                 typical current (mA)

                    0                         0                         4[1]                                     0.55

                    0                         1                         17                                       0.55

                    1                         0                         23                                       1.1

                    1                         1                         25.5                                     1.65

                    [1]  LNA low gain stage.

                    Voltage gain induced by an impedance transformation network (from antenna to input pin

                    RX) needs to be added to the values in Table 4 (such as 6 dB extra gain in case of ideal

                    50  to 200  impedance transformation) to compute the overall RX front-end voltage

                    gain.

                    The RX analog chain voltage gain (before limiter) can be performed by adding these

                    values to those of the channel filter given in Table 4.

                    Figure 20 and Figure 21 show the field-strength as a function of gain switching.

                                RSSI

                                1.3

                                +30 %

                                1                                       switch

                                                                                                                 Pin (dBm)

                                −120               −100                 −70                                 −40

                                                                                                                 001aan610

                    Fig 20.   20 dB difference between Hi-gain and Lo-gain setting

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                             RSSI

                             1.65

                             +65 %

                             1                                switch

                                                                                                                      Pin (dBm)

                                    −120  −100                 −70                                       −40  −20

                                                                                                                      001aan611

                    Fig 21.  40 dB difference between Hi-gain and Lo-gain setting

        7.20        Limiter

                    The function of the limiter is to amplify or limit the input signal so that the output voltage of

                    the last stage of the limiter is always constant. This applies to both very small signals at

                    the sensitivity limit and very large input signals. The limiter block consists of 5 gain stages

                    for each channel (I and Q). The limiter output signal of the last stage can be seen as a

                    rail-to-rail square signal. Two limiter chains are implemented. One chain limits the I-signal,

                    the other is used to limit the Q-signal. These square wave signals are used for FM

                    demodulation in the baseband signal processing section. Therefore the limiter can be

                    interpreted as a one-bit ADC directly connected to the digital section. The analog output

                    signal levels of the individual limiter stages are used in conjunction with the RSSI block to

                    measure the RX signal strength on a logarithmic scale.

        7.21        Limiter block filter cut-off frequency

                    The following cut-off frequencies are selected after allowing for the IF frequency of 300

                    kHz, and a maximum bandwidth of 300 kHz:

                    •   high-pass cut-off frequency < 100 kHz

                    •   low-pass cut-off frequency > 500 kHz

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                                                                    Highly integrated single-chip sub 1 GHz RF receiver

                                      gain control                                     RSSI

                                                                            reference

                                                                            -60 dBm

                                                          channel

                             LNA                mixer     filter                                                   buffer

                                                       I                                                                                         DIGITAL

                                                                                                                                                 FM

                                                       Q                                                                                  DEMODULATOR

                                                                                       limiter

                             conversion gain =            gain = 25 dB,  0  dB, 10dB   gain = -12 + 81 = 69 dBmin

                             30 dB, 35 dB, 25 dB          or 35 dB                     14 dB per stage (nominal)

                             or 5 dB

                    sensitivity =     IF = 300 kHz                          IF = 300 kHz                          IF = 300 kHz

                        -116 dBm                                            pin = -71 dBm to 5 dBm                signal level = -12 dBVp(diff)

                                                                                                                  (= 250 mVpdiff, 10 Vt)         001aan612

                    Fig 22.  Signal level plan

        7.22        RSSI

                    The RSSI function is implemented by adding tail currents used in the individual limiter

                    stages. This does not apply to levels higher than the compression point. In this

                    case the gain of the LNA and channel filter is reduced to increase the linearity and the

                    dynamic range of the RSSI.

                    Remark: As the RSSI is proportional to the input voltage level having a frequency of

                    300 kHz, it must be filtered to ensure a stable result as the input voltage. The RSSI

                    frequency is 600 kHz due to the nature of the RSSI detector principle.

        7.22.1      Dynamic range and operation

                    The RSSI’s dynamic operation is required for ASK demodulation and carrier detection. An

                    overall dynamic range of 130 dB is required, 120 dBm minimum sensitivity up to

                    +10 dBm maximum signal strength. The front-end gain can be switched. An overlap of the

                    dynamic ranges of 20 dB is recommended to guarantee continuous ASK demodulation.

                    This results in a single range of 70 dB.

        7.22.2      Resolution

                    The resolution is set to 2 dB in all conditions. A 6-bit converter is implemented to allow

                    for process and temperature variations.

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                                                                                                  Highly integrated single-chip sub 1 GHz RF receiver

                                                 limiter                                                             start  clk

                                                                                                              IRSSI

                                                                                                                     STATE

                                                                                                                     MACHINE

                                  lo              2lo                                        4lo  8lo  16lo   32lo

                                                                                                                                 001aan613

                         Fig 23.  Block diagram of RSSI

               7.22.2.1  RSSI low-pass filtering

                         The filter integration time-constant of the analog RSSI signal can be adapted to achieve a

                         more stable digital RSSI reading (RSSI raw value) as an input to the digital filtering and

                         interpolation. The RC-type analog filter is used in addition to the digital filters implemented

                         in the baseband digital signal processing unit. This first order low-pass filter is applied

                         directly to the summed output of the limiter tail-currents. The limiter gain bandwidth

                         characteristics are not affected.

               7.22.2.2  RSSI digital filtering

                         The raw RSSI value is fed to a digital filtering and interpolation circuit. The output of the

                         digital circuit is the digitised RSSI value. The digital RSSI filter cut-off frequency can be

                         selected by bits RSSI_FILTER_FC[3:0] in register RXBW.

                         The first-order low-pass filter previously mentioned cut-off frequency can be calculated

                         according to the Equation 21.

                         fc  =  -------------------------f-r---e--f------------------------                                                 (21)
                                2  25+RSSI_FILTER_FC

                         Where fref is the reference frequency and RSSI_FILTER_FC[3:0] is a 4 bit value in

                         register RXBW; see Section 8.2.1.18 “Channel filter bandwidth and RSSI filter settings

                         register RXBW” on page 92.

               7.22.2.3  Low-level signal detection

                         The RSSI is used to detect the start of a communication sequence. Carriers at a

                         sensitivity level as low as 110 dBm are detected properly.

               7.22.3    RSSI gain control

                         The automatic front-end gain selection switching threshold is controlled by the RSSI’s

                         output signal. This principle decreases the gain of the front-end and, if necessary, the

                         channel filter when the input level is significantly greater than the reference sensitivity

                         level. This gain switching increases the linearity of the overall chain and the robustness for

                         large signal behavior and also increases the RSSI’s dynamic range.

                         Register HIGAINLIM contains control word HI_GAIN_LIMIT[7:0]; see Section 8.2.1.20

                         “Register HIGAINLIM” on page 93. At power-up the front-end gain is always set to the

                         value of RX_HI_GAIN[4:0] in register RXGAIN, so that the RSSI operates in its most

                         sensitive mode; see Section 8.2.1.17 “Receiver gain control register RXGAIN” on page

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                                             Highly integrated single-chip sub 1 GHz RF receiver

                    92. If the gain switching is enabled during wakeup-search, the gain is reduced to the

                    RX_LO_GAIN[3:0] setting provided the RSSI threshold set by HI_GAIN_LIMIT[7:0] is

                    exceeded. The RSSI reading is performed automatically during the wakeup-search

                    detection.

                    Remark: If the input signal level is above the switching threshold and the gain-switching is

                    initiated, two bits are lost due to the switching event. The length of the wakeup and the

                    preamble must be chosen accordingly to guarantee safe operation. The minimum length

                    of preamble must be 8 bits; the bit time of two bits is necessary to start the receiver and to

                    perform the necessary RSSI measurement. Two bits may be lost due to RSSI switching,

                    and a minimum of 4 bits are required to detect the preamble correctly and to synchronize

                    the clock recovery. This is true only when using the edge slicer, more time may be

                    required when using the level-sensitive slicer.

                    The result of the RSSI conversion can be retrieved in status register RSSILEVEL; see

                    Section 8.2.2.12 “Register RSSILEVEL” on page 106.

                    A compensation value can be set in the GAINSTEP register to achieve a continuous RSSI

                    reading when the front-end gain is changed; see Section 8.2.1.19 “Register GAINSTEP”

                    on page 93. RSSI_GAIN_STEP_ADJ[6:0] in register GAINSTEP represents the difference

                    between the gain values set in RX_HI_GAIN[4:0] and RX_LO_GAIN[3:0] for the

                    corresponding RSSI read value. The RSSI_GAIN_STEP_ADJ[6:0] value is added to the

                    RSSI conversion result when RX_LO_GAIN[3:0] is activated. This yields an RSSI overall

                    dynamic range of more than 120 dB.

        7.23        Receive mode

        7.23.1      Preparation for RX mode

                    The device initiates RX mode upon the correct setting of DEV_MODE[1:0] in register

                    PWRMODE. This, in turn, sets internal enable bits PLLEN and RXEN.

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                                                    ENTER RECEIVE

                                                       MODE

                                                    RX_GAP_ON = 1

                                                    SKIP_CF_RC_CAL                                               CLK_RXA_ON = 1

                                                          1

                                                    WAIT 1 μs                                                    CF_RC_CAL_OK    0

                                                                                                                 1

                                                0                             FALLING EDGE OF

                                                    PLL_LOCKED                                                   REF CLK TURNS

                                                                          CALIBRATION CLK OFF

                                                          1

                                                    RX_ON = 1

                                                   VCO CLOCK DIVIDER

                                                   FOR RECEIVER PART

                                                       ON                                                            001aan614

                       Fig 24.   Preparation for RX mode

                       1.    Turn on the bandgap reference circuit for the receiver section (bit RX_GAP_ON) and

                             the clock for the channel filter RC calibration (CLK_RXA_ON) with the negative edge

                             of the reference clock. The latter is done only if the channel filter RC calibration is not

                             skipped (bit SKIP_CF_RC_CAL). Then wait 1 μs until the bandgap stabilizes.

                       2.    If the channel filter RC calibration is enabled, start it and then wait until it ends. Then

                             turn off the clock for the RC calibration at the next falling edge of the reference clock.

                       3.    Wait until the PLL control-state machine reaches the state PLL_LOCKED and then

                             turn the receiver on (bit RX_ON), which also turns on the VCO clock divider in the

                             receiver section.

                       This sequence ends with the channel filter RC calibration, if enabled. When this ends, the

                       receiver is turned on.

               7.23.2  Receive command

                       The device features a RX command. The command includes the six command bits RA,

                       RB, RC, RD, RE and RF:

                          •  RA, RB: RX frequency selection bits

                          •  RC, RD: sub-command bits

                          •  RE, RF: gain step/switch selection bits

                       Table 6.  Receive command packet

                       D0        D1             D2           D3           D4                                     D5                 D6  D7

                       1         0              RA           RB           RC                                     RD                 RE  RF

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                                                   Highly integrated single-chip sub 1 GHz RF receiver

                    Table 7.  Frequency selection (bits RA, RB)

                    Bit RA                      Bit RB                                                       Selected frequency band

                    0                           0                                                            FC0L, FC0M, FC0H

                    0                           1                                                            FC1L, FC1M, FC1H

                    1                           0                                                            FC2L, FC2M, FC2H

                    1                           1                                                            FC3L, FC3M, FC3H

                    Remark: In RX mode a frequency offset of +300 kHz is automatically added to the

                    resulting center frequency to account for the necessary LO frequency offset. Whenever

                    these flags change from one RX command to another, an LO sub-band calibration (VCO

                    calibration) is initiated.

                    Table 8.  Sub-command selection bits RC, RD

                    Bit RC    Bit RD            Selected RX sub-command

                    0         0                 CONT (continue)

                    0         1                 WUPS (wakeup search)

                    1         0                 PRDA (preamble detection followed by data

                                                reception)

                    1         1                 DATA (data reception without preamble

                                                detection)

                    With a CONT RX command, the microcontroller can continue with any previously initiated

                    WUPS, DATA or PRDA command. If the frequency selection bits RA and RB are the same

                    as in the previous RX command and if the flags RE and RF are both logic 0, then, with the

                    next rising edge of SCLK, only the RX clock and the RX data lines are switched to the SPI

                    SCLK and D(I)O pins, respectively. This provides the microcontroller with the possibility to

                    interlace SPI Read and Write commands with RX data, provided that the SPI

                    communication rate is much faster than the data reception rate. If no RX operation is in

                    progress, no initiation occurs, and the CONT RX command only switches the SPI lines

                    with the next SPI clock edge, and delivers the internal RX result. The RX result can be the

                    recovered chip clock and the transparent slicer signal or just a constant level, depending

                    on the current RX output configuration and depending on the RX state.

                    A WUPS RX command initiates a wakeup search operation. This command’s restart

                    characteristics enable it to interrupt any RX operation. During this command the

                    RXDCON0 configuration is applied as the dynamic configuration for the slicer and signal

                    classification and detection; the RX clock and data result can be observed with the SPI

                    lines producing a constant HIGH on the clock line and a constant LOW on the data line in

                    digitised mode. This output (not the wakeup search operation itself) can be interrupted

                    with Read and Write commands and can be continued with a CONT RX command. The

                    WUPS command ends after either a WAKEUP_FOUND or a WAKEUP_NOT_FOUND

                    decision. In both cases the status of the detection method is sampled. When the WUPS

                    command ends, the WUPS_FOLLOWUP configuration dictates how the device operates;

                    see Table 11 “RX operating mode transitions” on page 48.

                    A PRDA RX command initiates a preamble detection. This command’s restart

                    characteristics enable it to interrupt any other RX operation. During this command the

                    RXDCON1 configuration is applied as the dynamic configuration for the slicer and signal

                    classification and detection method; the RX clock and data result can be observed with

                    the SPI lines producing a constant HIGH on the clock line and a constant HIGH on the

                    data line during preamble detection in digitised mode. This output (not the preamble

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                                                    Highly integrated single-chip sub 1 GHz RF receiver

                    detection operation itself) can be interrupted with Read and Write commands and can be

                    continued with a CONT RX command. When the correct preamble is detected, the

                    receiver switches automatically into data reception mode. This switch does not influence

                    the signal processing section of the receiver, which means that there is a seamless

                    transition from the preamble detection mode to the data reception mode. What changes

                    with the switch is the dynamic part of the configuration and the state of the signal

                    detection and classification means. The dynamic configuration for the signal detection and

                    classification method is switched to the RXDCON2 set and the detection methods are

                    restarted.

                    If the preamble detection ends with a PREAMBLE_NOT_FOUND status (after running

                    into a timeout), the PREA_FOLLOWUP configuration automatically decides if and how the

                    receiver operates; see Table 11 “RX operating mode transitions” on page 48. Regardless

                    of the outcome of the preamble detection phase (found or timeout) the status of the

                    detection method is sampled when the preamble detection ends.

                    If the digitised RX output format is selected for the RX clock and data, both are held

                    constant while the preamble detection is in progress. When the preamble is detected, the

                    RX clock starts and the associated RX data bits are delivered with each RX clock pulse. In

                    transparent mode the output signals are always available.

                    A DATA RX command initiates the reception of frame data and skipping the preamble

                    detection phase. This command always uses the RXDCON2 set as the dynamic

                    configuration for the slicer and the signal detection and classification methods. After

                    initializing the slicer it behaves similar to the PRDA command after successful preamble

                    detection.

                    Both the PRDA command in data reception mode and the DATA command do not end

                    automatically on any selectable criteria. They can be terminated with another restarting

                    RX command, or by turning the receiver off.

                    Table 9.    Gain switch selection (bits RE, RF)

                    Bit RE      Bit RF              Selected gain step/switch configuration

                    0           0                   keep RX gain as is

                    0           1                   gain switch (WUPS sub-command only), same as logic 00 for

                                                    other sub-commands

                    1           0                   use low gain settings

                    1           1                   use high gain settings

                    The combination logic 01 (gain switch) is only applicable with the wakeup search (WUPS)

                    RX command. If this is chosen, the wakeup search starts with the high gain settings. If the

                    received RF signal strength is always below the limit given by the HI_GAIN_LIMIT

                    settings, then the low gain settings are used throughout the whole wakeup search. But if

                    the RF amplitude exceeds this limit, the receiver automatically switches to the low gain

                    settings and continues with the wakeup search. Note that the wakeup search timer is not

                    influenced by the gain switch.

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                                                              Highly integrated single-chip                                   sub 1 GHz RF receiver

                        SEN

                    SCLK

                    external

                    driver

                    SCLK

                    internal

                    driver

                    SCLK

                    SDIO

                    external  1        0   RA  RB  RC         RD  RE  RF

                    driver

                    SDIO

                    internal                                                                                 RX DATA          RX DATA          RX DATA

                    driver

                    SDIO      1        0   RA  RB  RC         RD  RE  RF                                     RX DATA          RX DATA          RX DATA

                                           command and flags      flags TC to TF                             1st bit to be    2nd bit to be    3rd bit to be

                                           TA and TB              evaluated here                             fetched by       fetched by       fetched by

                                           evaluated here                                                    host controller  host controller  host controller

                                                                                                                                               001aan615

                    Fig 25.   Example  of  a RX command (SEP_SDO = 0,                                        SEP_RX_OUT       = 0)

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                                                 Highly integrated single-chip sub 1 GHz RF receiver

                              SEN

                       SCLK

                       external

                       driver

                       SCLK

                       internal

                       driver

                       SCLK

                       SDIO

                       external    1  0  RA  RB  RC  RD      RE    RF

                       driver

                       SDIO

                       internal

                       driver

                       SDIO        1  0  RA  RB  RC  RD      RE    RF

                    P12/CLOCK

                       internal

                       driver

                       P10/DATA

                       internal                                                                                RX DATA          RX DATA          RX DATA

                       driver

                                                                                                               1st bit to be    2nd bit to be    3rd bit to be

                                                                                                               fetched by       fetched by       fetched by

                                                                                                               host controller  host controller  host controller

                                                                                                                                                 001aan616

                    Fig 26.   Example of a RX command (SEP_SDO = 0, SEP_RX_OUT = 1)

                    From a sequence and timing point of view the RX command behaves as follows:

                    The DEV_MODE is set to logic 10 (RX mode) on the falling edge of the SPI clock after

                    receiving the 4th bit (flag bit RB) of the command. The new frequency setting is applied

                    according to the flag bits RA and RB. The LO is initialized at this frequency and the

                    receiver remains switched on even if the RX command is aborted. A 4-bit command can

                    be used to turn the receiver on and to switch the LO frequency. A new calibration of the

                    VCO sub-band, provided it is enabled, and a new PLL lock-in occurs under the following

                    conditions.

                    •  upon receipt of the first RX command

                    •  the first RX command after powering up the device

                    •  the frequency settings are changed with respect to a previous RX command

                    The next relevant action occurs upon receiving the 8th bit (flag bit RF) of the command on

                    the SPI clock’s falling edge. This latches the remaining flags (RC to RF) into the RX flag

                    register. Please note that the receiver state machine is still not influenced after receiving

                    the full command byte. This gives the microcontroller the chance to wait until the analog

                    section of the receiver settles fully before executing the command from a sequence point

                    of view.

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                                                    Highly integrated single-chip sub 1 GHz RF receiver

                    The command is initiated on the next rising edge of the SPI clock. In the case of a WUPS,

                    a PRDA or a DATA RX command, this brings the receiver state machine to the respective

                    starting point of the sub-command. If a CONT RX command is issued, the receiver state

                    machine is not influenced. The SPI clock’s rising edge also switches the RX clock onto the

                    SCLK line after a programmable delay (CLK2SCLK_DELAY[4:0]) and the RX data output

                    is immediately switched onto the SD(I)O line. This delay takes effect when switching the

                    SPI line SCLK with a RX command into the mode, where it changes its direction to output.

                    In this mode it delivers the RX clock, respectively. The delay starts with the next positive

                    edge of the reference clock following the 9th edge of SCLK (activation edge). After the

                    delay the output driver of SCLK is activated.

                    The delay value is (CLK2SCLK_DELAY + 1) / fref, where CLK2SCLK_DELAY[4:0] can be

                    set to a value in the range 0 to 15. So if the 9th edge of SCLK occurs just before the

                    positive edge of the reference clock and if CLK2SCLK_DELAY[4:0] is set to logic 0, the

                    minimum delay is 1 reference clock cycle (62.5 ns at 16 MHz). If the 9th edge of SCLK

                    occurs just after the positive edge of the reference clock and if CLK2SCLK_DELAY[4:0] is

                    set to 15, the maximum delay is 17 reference clock cycles (1062.5 ns at 16 MHz); see

                    Section 8.2.1.3 “Local oscillator control register LOCON” on page 82.

                    If digitised RX output mode is configured, the clock output delivers a constant HIGH state

                    during wakeup search and during preamble detection. The output starts toggling during

                    data reception according to the recovered RX clock. The data output behaves in a similar

                    way to digitised mode, the only difference is that it is in LOW state during wakeup search

                    operations.

                    If transparent RX output is configured (see register RXCON), the clock and data output

                    always delivers the recovered chip clock and the deglitched slicer output, respectively.

        7.23.2.1    Dynamic receiver configuration

                    It is not always appropriate to have a fixed setting for all aspects of the receiver

                    configuration for a given protocol. This is illustrated in the following two examples:

                    •   If the transmitter sends its frames continuously without RF interruption, then it makes

                        sense to initialize the slicer at the start of the wakeup search but to skip the slicer

                        initialization at the start of the preamble detection in order to save time.

                    •   If Manchester encoded data is to be received then the modulation amplitude detection

                        must be configured to allow single signal gaps which occur at data bit transitions (01

                        or 10). But if the wakeup pattern is a constant Manchester encoded 000… or 111…

                        pattern, allowing no signal gaps increases discrimination precision.

                    To be able to manage these scenarios whilst minimizing the loading of the external

                    microcontroller, a so-called dynamic device configuration can be implemented. This

                    dynamic device configuration is controlled with the following control bytes.

                    Table 10.    RXDCON registers

                    Register                                       Nomenclature

                    RXDCON0                                        wakeup search settings

                    RXDCON1                                        preamble-detection settings

                    RXDCON2                                        data reception settings

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                                                                 Highly integrated single-chip sub 1 GHz RF receiver

                        The relevant register is automatically selected depending on whether the receiver is in

                        wakeup search mode, preamble detection mode or in data reception mode. The settings

                        of SLICERINITSEL[1:0] and INIT_ACQ_BITS[1:0] make two individual alternative

                        configuration sets available because only one slicer initialization is necessary for the

                        combined preamble detection and data reception operation.

                        It is possible to chain all these device modes together, employing individual device

                        configuration settings automatically. This is especially useful when the first command is

                        initiated from a polling timer event where the receiver can work in parallel to the wakeup of

                        the microcontroller.

Table 11.     RX operating mode transitions

First operation     After wakeup search                                           After preamble detection

Initiated by               polling timer                     command                                                                polling timer            command

Success(+)/fail()      +                              +                        +                                                                    +             

Power-down              -                       [1]     -             [1]         -                                                                [1]  -             [1]

Stop                    [1][2]                  [1][2]  [1]           [1]         -                                                 [1][2]              -             [1]

DATA                    [1][2]                  -       [1]           -           [1][2]                                                           -    [1]           -

PRDA                    [1]                     -       [1]           -           -                                                                -    -             -

Bit (field) name    WUPS_FU     WUPS_FU                 WUPS_FU  WUPS_FU          -                                                 PREA_FU             -    PREA_FU

                        _TS                     _TF     _CS           _CF                                                           _TF                      _CF

follow-up                                      WUPS_FOLLOWUP                                                                        PREA_FOLLOWUP

configuration

name

[1]     A possible operating mode transition.

[2]     A non-maskable interrupt is generated.

                        Table 11 can be used to determine the configuration of the RXFOLLOWUP register; see

                        Section 8.2.2.9 “Register RXFOLLOWUP” on page 103. Note that an interrupt may be

                        generated when a wakeup search or a preamble detection ends. All other interrupts can

                        be enabled with the interrupt enable register.

                  7.24  Signal signature recognition unit

                        The signal signature recognition unit provides a user-friendly and easy method to support

                        quick and configurable RX tools. The basic challenge in RX mode is to distinguish noise

                        or unwanted disturbers from the wanted RX signal. This signal quality decision must be

                        taken within the shortest time possible to save system power consumption. The RX

                        process must start after successful signal quality detection. The RX process basically

                        consists of data and clock regeneration. To make the system even more robust to ambient

                        noise and/or disturbers, the data and clock recovery can be gated by additional methods.

                        If the baud rate and the coding of the RX signal is known, a wakeup pattern matching unit

                        can be activated. Table 12 gives a comprehensive overview of the various available units.

                        All units are individually selected and configured.

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                                                                     Highly integrated single-chip sub 1 GHz RF receiver

Table 12.   Overview    of  the signal signature recognition unit

Recognition unit            Block name                Signal process            Started by                                Purpose

RSSI level                  RSSI level                digitised RSSI            -                                         determine correct

classification              classification                                                                                signal strength; upper

                                                                                                                          and lower limit can be

                                                                                                                          defined

Modulation amplitude        modulation amplitude      demodulated               start of wakeup search                    determine correct

classification              classification            baseband                                                            FSK/ASK modulation

                                                                                                                          amplitude

Data classification         slicer                    demodulated               start of wakeup search,                   enable selection for

                                                      baseband                  only if initial acquisition               different data slicer

                                                                                is enabled                                behavior (fast settling,

                                                                                                                          long averaging, hold of

                                                                                                                          previously acquired

                                                                                                                          levels)

                            chip timing verification  slicer output             slicer output valid after                 decode and search for

                            and code checker                                    start of wakeup search                    correct Manchester

                                                                                                                          coding and special

                                                                                                                          coding sequences

                            baud-rate checker         slicer output             FIRST_SYNC or                             check for correct baud

                                                                                RESYNC of the timing                      rate

                                                                                verification after start of

                                                                                wakeup search

                            preamble checker          slicer output             end of wakeup search                      configurable 1-to-32 bit

                                                                                                                          preamble pattern

                                                                                                                          matching

Wakeup search timer         wakeup search timer       -                         start of wakeup search                    start/end of recognition

                                                                                                                          sequence

                7.24.1      RSSI level classification

                            The RSSI circuit is used for ASK demodulation, for determining the front-end gain switch

                            threshold and for signal level detection. Two different application scenarios can be

                            supported by a level detection circuit.

                            •  Check for a carrier signal strength within a given threshold, i.e. above a minimum

                               level or below a maximum level or between minimum and maximum

                            •  Check for a carrier signal strength outside a given threshold, i.e. below a minimum

                               level or above a maximum level

                            The first scenario can be used to determine the presence of a carrier as a precondition for

                            other demodulation or classification measures. The second scenario is useful to quickly

                            check for occupied channels in a multi-channel system.

                            The RSSI classification unit is a window comparator with programmable threshold values.

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        7.24.1.1    Functional block diagram

                        UPPERRSSITH    8         r

                                                    x
                                                 x                                                                 equal upper threshold

                                                 x                                                                 within range

                    cooked RSSI value  8            x
                                                 y

                                                 x

                                                    x>r                                                            above or

                       LOWERRSSITH     8         r                                                                 equal lower threshold

                                                                                                                                 001aan617

                    Fig 27.  RSSI wakeup recognition

                    Input signals:

                    •   8-bit digitised RSSI value

                    •   8-bit upper limit of the desired RSSI range

                    •   8-bit lower limit of the desired RSSI range

                    Output signals:

                    Two individual signals, which indicate whether the input signal is above or below the

                    respective threshold; these two indicators are provided as (latched) status information.

                    The logic combination of the two output signals indicates that the RSSI signal is within the

                    range defined by the two thresholds. The definition of what is intended by the phrase

                    ‘within the range’ depends on whether the value of the upper limit is greater or less than

                    the lower limit. This is illustrated in Figure 28.

                                    UPPERRSSITH          outside        LOWERRSSITH                                within

                                                         within                                                    outside

                             LOWERRSSITH                 outside        UPPERRSSITH                                within

                                                                                                                   001aan618

                    Fig 28.  RSSI threshold

                    If a single minimum threshold is desired, the UPPERRSSITH[7:0] value must be set to

                    255 (0xFF). To achieve a single maximum threshold, the LOWERRSSITH[7:0] register

                    must be set to logic 0.

        7.24.2      Modulation amplitude classification

                    This block consists of two sub-blocks, the first of which is the amplitude measurement,

                    which is followed by a threshold comparison and the decision logic.

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                  7.24.2.1  Method to determine the modulation amplitude

                            The modulation amplitude classification block measures the magnitude of the signal

                            transitions within one chip interval. The baseband signal is delayed by one chip interval

                            using an oversampling ratio of 4 samples per chip interval. A raw amplitude measurement

                            is computed for each sample by subtracting the delayed sample and taking the absolute

                            value of the difference. Then for each chip interval the maximum of the four adjacent raw

                            values is determined.

                                                                                  UPPER_MODAMP_THR

        baseband                        ABS                MAX      LATCH                                           >

        signal                                                                                                                          FAIL

                                     −

                                                             reset

                    Z−1 Z−1 Z−1 Z−1

                                                             SEQUENCER                                              >      Z−1

                                                   (4 TIMES OVERSAMPLING

                                                           PER CHIP INTERVAL)

                                                                                  LOWER_MODAMP_THR                                      001aan619

Fig 29.  Block      diagram of the   modulation  amplitude classification

                            If there is a transition in the chip interval, the output of this measurement is valid. If there is

                            no transition in the interval the output from the measurement can be much lower than the

                            nominal amplitude. This appears as a gap in the sequence of measurements. If we

                            consider a Manchester coded signal having at least one transition within each two-chip

                            interval, we have to accept (and ignore) at most one gap between valid measurements.

                            The modulation amplitude is compared against the threshold defined with register

                            LMODAMPTH and if it is lower than the threshold for a duration greater than

                            NUM_MODAMP_GAPS_x[1:0]  (chip duration), then a ‘modulation amplitude too low’

                            error is reported in bit 0 of register SIGMONERROR.

                                                   5500                                                                001aan620

                                                 modulation

                                                   (Hz)

                                                   4500

                                                   3500

                                                   2500

                                                   1500

                                                   500

                                                           0.03     0.032  0.034  0.036                             0.038         0.04

                                                                                                                           t (s)

                                        4  oversampling.

                            Fig 30.     Modulation amplitude measurement of a Manchester coded signal

                            Figure 30 shows an example of the amplitude measurement when measuring a noise-free

                            Manchester encoded baseband signal. The top waveform is the baseband signal. Note

                            that this signal can have an arbitrary offset. The lower waveform shows the output of the

                            amplitude measurement. The red dots show the actual values (oversampling rate of 4

                            versus the chip-clock) used for computation.

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                    Due to the ripple in the output signal (lower trace) and the discrete sampling time, the

                    sampled signal can be lower than the theoretical maximum value. Worst case input

                    signals for this algorithm produce a maximum amplitude error of 8 % of the maximum

                    theoretical value.

                                             2500                                                        001aan621

                                        modulation

                                             (Hz)

                                             2400

                                             2300

                                             2200

                                             2100

                                             2000

                                                   0.0343  0.0347      0.0351                                   0.0355

                                                                                                         t (s)

                             4  oversampling.

                    Fig 31.  Modulation amplitude measurement (zoomed)

                    In this example the upper horizontal dashed line corresponds to the actual amplitude Aact.

                    The lower horizontal dashed line corresponds to Aact 8 % = 0.92 Aact. Consider this

                    when calculating the lower and upper limit for the modulation amplitude detection. The

                    higher limit can be set close to the expected value, the lower limit must be at least 8 %

                    lower than the expected value.

                    The amplitude measurement for each chip interval is compared with two programmable

                    thresholds. If the measured amplitude is above the upper threshold, the result is

                    immediately classed as a FAIL. If the measured amplitude is below the lower threshold,

                    this can be either a low amplitude condition or a gap. The outcome is a FAIL if two

                    successive amplitude measurements deliver a value which is below the lower threshold;

                    there must be no more than one gap between valid measurements.

                    The lower and upper thresholds can be independently selected with the 8 bit registers

                    LOWER_MODAMP_TH and UPPER_MODAMP_TH, respectively. The actual threshold

                    value is defined by the associated register settings according to Equation 22.

                    xxxThresholdValue     =  min2xxx_MODAMP_TH[7:4]  xxx_MODAMP_TH[3:0] 7FFFh                       (22)

                    Where xxx stands for LOWER_ or UPPER_.

                    Example: FSK signal Manchester coded, 2 kbit/s respectively 4 kchip/s, modulation

                    deviation: 1.5 kHz.

                    The FSK signal must be mapped to the output range of the FSK demodulator. The output

                    signal range is 0 to 32256. This range equates to a frequency deviation of 200 kHz

                    respectively 600 kHz, depending on bit LARGE_FM_DEM_RANGE in register EXPERT2.

                    The expected peak-to-peak modulation amplitude is 1.5 / 200  32256 = 242.

                    The UPPER_MODAMP_TH is set to at least the expected value: 16  24 = 256.

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                                                           Highly integrated single-chip sub 1 GHz RF receiver

                    UPPER_MODAMP_TH_MANT[3:0] = 15d = 1111b

                    UPPER_MODAMP_TH_EXP[7:4] = 4d = 0100b.

                    The LOWER_MODAMP_TH should be set to 92 % of the maximum expected value:

                    242  0.92 = 222.

                    The closest programmable value not exceeding this is 13  24 = 208. Therefore, the

                    LOWER_MODAMP_TH should be programmed as follows:

                    LOWER _MODAMP_TH_MANT[3:0] = 13d = 1101b

                    LOWER _MODAMP_TH_EXP[7:4] = 4d = 0100b

                    The lower and the upper thresholds can be disabled. The lower threshold is disabled by

                    setting LOWER_MODAMP_TH to 0d and the higher threshold is disabled by any value:

                    UPPER_MODAMP_TH  215.

        7.25        Data classification

                    The data slicer is used for the timing, code and baud rate classification modules.

        7.25.1      Data slicer

                    The device features a versatile collection of different data slicers with different initialisation

                    and adaptation mechanisms, including:

                    •   an edge-sensitive slicer with minimum latency: used in applications where fast data

                        slicer settling times are crucial

                    •   a level-sensitive slicer: more robust to noise, appropriate when a longer settling time

                        is acceptable

        7.25.1.1    Number of corrupted bits in RX mode

                    The number of corrupted bits during the start of RX mode depends on the selected slicer

                    method and the associated settings. The edge slicer provides the fastest possible settling

                    time, only 1 chip period (1 / 2 bit) is lost. The loss of level-sensitive slicer bits depends on

                    its initialization setting. If the initialization sequence is selected, 4 chips (2 bits) or 16 chips

                    (8 bits) can be lost. It is possible to recover all bits, provided the level sensitive slicer is

                    pre-initialized to the correct threshold.

        7.25.1.2    Slicer description

                    The level-sensitive slicer is configured by the RXDCONx registers; see Section 8.2.1.26

                    “Register RXDCON0” on page 96. The level slicer threshold can also be initialized with a

                    desired value by programming registers SLICERINITL and SLICERINITH. This could be

                    used to improve level slicer settling time. The actual level slicer threshold currently used

                    can be read from these registers at any time.

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                       READ/WRITE                                                                                                 LEVEL SLICER

                       ACCESS FROM

                                 SPI

                                               SLICERINITTHR                                                         SLICERTHR

                                INITIAL                                                                                 LOW-PASS

                       ACQUISITION                                                                                        FILTER

                                                                                                                                  r          x³r

                                                                                                                                  x

                                                                                                                                                         slicer

                       baseband                EDGE SENSITIVE                                                                                            output

                       signal                    SLICER

                                                                                                                                                     001aan622

                       Fig 32.   Slicer block diagram

                       The edge-sensitive slicer will not make use of these two registers. The

                       EDGE_MODAMP_TH contains the expected peak modulation amplitude with which the

                       edge slicer is initialized. The expected peak modulation value is provided by the

                       EDGE_MODAMP_TH[7:0] register; see Section 8.2.1.25 “Register EMODAMPTH” on

                       page 95. The EDGE_MODAMP_TH is calculated by:

                       ThresholdValue    =  2EDGE_MODAMP_TH[7:4]  EDGE_MODAMP_TH[3:0]                                                                       (23)

               7.25.2  Edge slicer

                       The edge slicer operates as a differentiating slicer in combination with a fixed-level slicer.

                       The time-constant is automatically adjusted in accordance with the selected chip rate of

                       the baud-rate generator unit. This slicer is also capable of demodulating NRZ code with

                       long constant bit sequences provided the expected peak modulation amplitude initializes

                       correctly. The basic principle of the edge slicer is explained in Figure 33.

                                max                             max                                                               max

                                                                                                                                                  above

                                 a                              a                                                                    a            threshold

                       threshold                                threshold    at threshold                                         threshold

                                below       a                                                                        a                            a

                       threshold

                                            min                                                                      min                          min

                                                                                                                                                  001aan623

                       Fig 33.   Working    principle  of  the  edge slicer

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                                          Highly integrated single-chip sub 1 GHz RF receiver

                    The slicer operating mode slicer is selected by the slicer selection bits

                    SLICERSEL_W[1:0]; see Table 66 “SLICERSEL_W bit functions” on page 96.

                    The edge slicer takes five adjacent samples at intervals equivalent to ¼ of the chip width.

                    The four outermost samples (red and blue dots in Figure 33) are used to make up a

                    dynamic threshold and the middle sample (green dot) is compared against this. The

                    threshold value is the average of the maximum and minimum of the four outermost points.

                    The exact description of the algorithm for the edge slicer is:

                    1.  Consider 5 consecutive samples taken at a distance a ¼ of the chip period width.

                    2.  Compute the minimum and the maximum of all samples except the middle one.

                    3.  Take the average of the maximum and the minimum as the slicer threshold.

                    4.  Compute the maximum and the minimum of the two neighbors of the middle sample.

                    5.  Take the difference of the maximum and the minimum as the amplitude measurement.

                    6.  Compare the measured amplitude against the peak value of the signal which is

                        provided by register EMODAMPTH; see Section 8.2.1.25 “Register EMODAMPTH”

                        on page 95.

                    7.  If the amplitude is above the threshold, set the slicer output according to the

                        comparison of the signal (middle sample) with respect to the slicer threshold.

                    8.  If the amplitude is below the threshold, keep the current state of the slicer output.

                    The following list summarizes the properties of the edge slicer algorithm:

                    •   Because the input signal needs to be fed through a delay line and because of the

                        necessary linear interpolation the slicer has a delay of about one chip interval.

                    •   Since the slicer acts only on valid signal edges and since it ignores what is between

                        these edges, it can handle arbitrary coded signals, including NRZ.

                    •   The slicer output is valid after the first signal edge and the slicer delay.

                    •   Due to its differentiating function, the edge slicer is more susceptible to noise than

                        slicer threshold generation methods which average over the signal (level-sensitive

                        slicer).

                    The slicer needs to know the expected amplitude of the baseband signal for amplitude

                    classification, this can be easily provided for FSK signals.

                    The following configuration settings must be initialized when the edge slicer is used.

                    Expected peak modulation value: must be provided by the EDGE_MODAMP_TH[7:0]

                    register; see Section 8.2.1.25 “Register EMODAMPTH” on page 95. The

                    EDGE_MODAMP_TH[7:0] value must be calculated using the following procedure:

                    ThresholdValue   =  2EDGE_MODAMP_TH[7:4]  EDGE_MODAMP_TH[3:0]                               (24)

                    Example: FSK signal Manchester coded, 2 kbit/s respectively, 4 kchip/s, modulation

                    deviation: 1.5 kHz.

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                                                  Highly integrated single-chip sub 1 GHz RF receiver

                    The FSK signal must be mapped to the output range of the FSK demodulator. The output

                    signal range is from 0 to 32256. This range equates to a frequency deviation of 200 kHz to

                    600 kHz depending on bit LARGE_FM_DEM_RANGE in register EXPERT2. The

                    expected peak modulation amplitude is 1.5 / 200  32256 = 242. The

                    EDGE_MODAMP_TH is set as close as possible to the expected value: 15  24 = 240.

                    EDGE_MODAMP_TH_MANT[3:0] = 15d = 1111b

                    EDGE_MODAMP_TH[7:4] = 4d = 0100b

        7.25.2.1    Edge slicer signal monitor setting

                    The lower and upper thresholds for the peak-to-peak amplitude of the baseband signal

                    (FSK modulation) are simply the TX peak-to-peak frequency deviation plus and minus a

                    guard band tolerance (factor of 3 / 4 or 5 / 4) mapped to the output range of the FSK

                    demodulator. They can be calculated with the following equations:

                    Register LMODAMPTH = 3000  (32256 / 200000)  (3 / 4) = 362.

                    Register UMODAMPTH = 3000  (32256 / 200000)  (5 / 4) = 605.

                    Register UMODAMPTH must be set to a value higher than 605 (10  26 = 640).

                    UMODAMPTH[3:0] = 10d = 1010b

                    UMODAMPTH[7:4] = 6d = 0110b

                    Register LMODAMPTH must be set to a value lower than 362 (11  25 = 352).

                    LMODAMPTH[3:0] = 11d = 1011b

                    LMODAMPTH[7:4] = 5d = 0101b

                    Remark: the amplitude threshold must be set to the expected peak amplitude value.

        7.25.3      Level-sensitive slicer

                    The level-sensitive slicer offers various features which can be configured to improve noise

                    immunity or to reduce latency; see Section 8.2.1.26 “Register RXDCON0” on page 96.

                    These include:

                    •   User-definable initialisation value

                    •   Initial acquisition of the threshold by averaging the baseband signal over 2, 4, and 8

                        bits

                    •   Continuously variable threshold configured according to output from 1st-order

                        low-pass filter

                    The slicer operating mode is selected with slicer selection bits SLICERSEL_x[1:0]

                    according to Table 66 “SLICERSEL_W bit functions” on page 96.

                    The time-constant for the low-pass filter is derived from the baud-rate generator settings.

                    It is assumed that a Manchester encoded single bit comprises two chips.

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                                                 Highly integrated single-chip sub 1 GHz RF receiver

                    The various level slicer initialisation mechanisms are controlled by bits

                    SLICERINITSEL_x[1:0]. If the slicer is initialized, its output becomes invalid for at least

                    one cycle, which restarts the deglitcher and the edge detector. The output remains valid

                    even when the slicer threshold is updated after the initial acquisition refines its threshold

                    value (after 4 and 8 bits).

        7.25.3.1    Level-sensitive slicer initial acquisition

                    The initial acquisition generates a first estimate of the threshold by averaging the RX

                    baseband signal over a fixed time interval of two bits. If a constant 0 or 1 sequence or an

                    alternating 01 sequence is received, the expected value of the error is exactly zero. If a

                    Manchester encoded signal is being received, the maximum error can be ¼ of the whole

                    swing, which is sufficient for an initial estimation. After having calculated this average, the

                    slicer output changes from UNKNOWN to VALID.

                    The following samples from the baseband signal are used to improve the initially found

                    threshold. After processing an additional 2-bit interval (4 bits in total), a new average is

                    computed having less uncertainty as the initial value (by a factor 2). This is used as the

                    new slicer threshold. Once an additional 4-bit interval is accumulated, having processed 8

                    bits in total, the final, more accurate estimate for the threshold can be calculated. This

                    threshold value can be read via register SLICERINITH. Register SLICERINITL is

                    automatically updated every time a new initial slicer threshold is available.

                    It is possible that the 2-bit interval period used for the initial estimate lies in a time period

                    where there is either no RF, RF with only CW (no modulation) or the frame start containing

                    Manchester code violations. In this case the slicer output may have no edges for a long

                    time interval, which may indicate an incorrectly chosen threshold value. If the timing

                    verification block detects a timeout (time interval between edges > 3.5 chip width) it makes

                    sense to reset the threshold estimation in order to get a better initial threshold value. The

                    slicer’s output is again UNKNOWN after the reset for the next 2-bit interval. The slicer’s

                    output becomes VALID again and the classification of its output edges may provide

                    successful data reception. If the RX signal is not usable the slicer may be reset several

                    times until the selected RX operation is aborted.

                    If the initial acquisition is not used during the wakeup search, it might be useful to disable

                    the auto-reset feature mentioned above. This can be accomplished by a dedicated setting

                    in register SLICERINITSEL.

                    The initial acquisition operation always inhibits the use of the slicer output (status

                    UNKNOWN) during the calculation of the first two bits, regardless of whether the initial

                    acquisition was triggered for the first time (by an RX event) or if it was re-triggered from a

                    bit timeout.

                    The initial acquisition updates the slicer initialisation register and the slicer register after

                    the calculation of 2, 4, and 8 bits (selected by INIT_ACQ_BITS) provided the RX event

                    was not interrupted by the higher-level state machine. In these circumstances the initial

                    acquisition is stopped to avoid unwanted data corrupting the calculation of the threshold.

                    Access register SLICERINITH only via the SPI if the initial acquisition is not active. Failure

                    to comply with this may result in the reading of unstable values and the content of register

                    SLICERINITH may become undefined.

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                                                        Highly integrated single-chip sub 1 GHz RF receiver

               7.25.4  Deglitcher and edge detector

                       The purpose of the deglitcher is to suppress multiple signal transitions when a noisy

                       baseband signal crosses the slicer threshold. The deglitcher operates as follows: if a

                       signal transition is detected, the deglitcher passes the transition to its output and then it

                       locks this output for a certain time period, which can be selected by

                       DEGLITCHER_WINDOW_LEN[1:0] according to Table 61

                       “DEGLITCHER_WINDOW_LEN bit functions” on page 94.

                       The lock timer is held in its reset state while the slicer output is invalid. This means that

                       the deglitcher can only enter its locking state when the edge detector produces an output

                       event.

                       The edge detector locates the edges in the deglitched slicer output and supplies the

                       blocks which measure and classify time intervals between edges. The edge detector

                       produces edges only after the slicer output is valid. If the slicer produces a transition at the

                       same time as its output becomes valid, it is suppressed by the edge detector. The

                       deglitcher lock window is also suppressed by the edge detector and only becomes active

                       when the edge detector produces an output event.

               7.26    Timing classification block

                       The purpose of this module is to classify the time intervals between the transitions from

                       the slicer and to determine whether the RX signal is a Manchester coded signal. Certain

                       additional conditions can be selected.

                       The property of a Manchester coded signal, used as the main classification criteria in this

                       block, is that there are only two different time intervals, namely one chip width or two chip

                       widths between two transitions.

               7.26.1  Chip timing verification

                       In the proposed implementation, the signal is oversampled with an OSR of 128, giving a

                       time measurement resolution that is better than 1 %. The time interval between each pair

                       of transitions is measured. If the measured time interval is < 1.5  chip width, then it is

                       assumed that the associated nominal width is 1  chip width and so 1  chip width is

                       subtracted from the measurement to calculate the timing error. If the measured time

                       interval is > 1.5  chip width then it is assumed that the associated nominal width is

                       2  chip width and so 2  chip width is subtracted from the measurement to calculate the

                       timing error. This measurement includes a timeout such that widths greater than

                       3.5  chip width are always rejected. The absolute value of the timing error is calculated

                       and compared to a limit which can be chosen from the 16, 24, 32, or 48 counts of the

                       oversampling clock according to the setting of bits SGLBITTMGERRTH[1:0]; see Section

                       8.2.2.7 “Register TIMINGCHK” on page 101. The time interval is accepted if its absolute

                       value is below the limit. This corresponds to timing errors which are less than 12.5 %,

                       18.75 %, 25 % and 37.5 % of a nominal chip width, respectively. The single-chip timing

                       verification block is a powerful means to classify signals with a given baud rate. The

                       edges of these signals are assumed to emerge at a virtual chip grid. Therefore, the same

                       absolute error limit is applied for short and long intervals to allow a specified range of edge

                       jitter.

                       The chip timeout value can be changed with an expert bit. The standard value is

                       3.5  TCHIP. This value can be reduced to 2.5  TCHIP if bit REDUCED_CHIP_TIMEOUT is

                       set; see Section 8.2.4.3 “Register EXPERT2” on page 109.

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                             edge detect

                                                                          TIME OF

                             chip rate counter                   PREVIOUS

                             chip width = 128 counts                          EDGE

                                                                                                            REDUCED_

                                                                                                         CHIP_TIMEOUT

                                                              −

                                                                              ≥ = 320                          1       interval too

                                                                                                                       large, chip

                                                                              ≥ = 448                          0       timeout

                                                          LATCH

                                                                              ≥ = 192                                  long

                                                                                                                       interval

                                                                                                         0        128

                                                              −                                          1        256

                                                                                                                       single interval

                                                                                                                       timing error value

                                                                                                                       (will be averaged

                                                                                                                       in the baud-rate

                                                          ABS()                                                        checker)

                                                                                                            0     8

                                                          ≥=                                                1     16

                                                                                                            2     24

                                                                                                            3     32

                                                          single chip timing        SGLBITTMGERRTH

                                                          error detected                                                         001aan624

                    Fig 34.  Block schematic          of  chip timing verification block

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                        reset

                                             IDLE

                                off          edge                            off                                                               not valid

                                                         timeout                                                                               unknown

                                   off       FIRST_SYNC  timeout                                                                      timeout

                                                                       timeout

                                                                                                                    TIMEOUT

                        off                  edge

                                                         timeout                                                                               valid

                                                                                edge                                         timeout

                                                                                                                                               error

                                                                  off                                               RESYNC

                                        off

                                                                       edge                                                                    valid

                             edge            CHECK                                                                                             ok/error

                                                                                                                                               001aan625

                    Fig 35.     State diagram of chip timing verification block

                    After the first synchronisation (reception of two edges) the chip timing verification block

                    becomes VALID and the chip timing CHECK begins. The last chip timing step is directly

                    used as the ERROR criteria when in this state.

                    If a timeout occurs, the state machine signals an ERROR. Upon reception of two

                    consecutive edges, the timing verification block can be re-synchronised, the state

                    machine then again entering the CHECK state.

                    Remark: a single chip timing error will not change the state of the state machine unless it

                    is a timeout.

        7.26.2      Code checker

                    Typical wakeup patterns consist either of a constant 0 sequence, a constant 1 sequence,

                    or an alternating 01 sequence. In these cases the pattern only contains a single time

                    interval length. It is therefore possible to apply further restrictions on the accepted time

                    intervals.

                    Correct chip timing is a pre-requisite for the code checker. A single bit timing error always

                    causes a code checker error. Changing the setting of CODINGRESTR_W[1:0], while the

                    code checker is running is not recommended; see Section 8.2.1.28 “Register RXDCON2”

                    on page 97. This can cause a false error indication. A false error indication may arise at a

                    later stage if Manchester code checking is newly selected. The Manchester

                    MANCHESTER START state is not necessarily executed immediately.

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                                         reset

                                                         IDLE                  off

                                         off                            on           off

                                                         egde                  START                                                                                   not valid

                                         off                                                                                   off                                     unknown

                                                   FIRST_SYNC               timeout  timeout

             off                                                                                                                                       timeout

                               CodeOK or                                     CodeViolation

                    ManchesterLong                                                                                             TIMEOUT

                                                                    ManchesterShort

                                                                                               edge                                           timeout                  valid

                                                                                                                                                       timeout         error

                                                         CodeOK or                                                                                     Code-

                                              off  ManchesterLong                                                              RESYNC                  Violation

                                                                                          off

                                                                        off          CodeViolation

                                                   ManchesterShort                        ManchesterShort

                                                                    MANCHESTER

                    CodeOK or                                           START

        off         ManchesterLong                                                             CodeViolation or

                                                                                               ManchesterLong

                                         ManchesterLong                                                                                       timeout                  valid

                                                                                                                                                                       ok

                                                   ManchesterShort

             off                                                                                                                              timeout

                                    RUN                             MANCHESTER                                                 CodeViolation

                                                                        SHORT

                    CodeOK or                      ManchesterShort

                    ManchesterLong

                                                                                            timeout

                                    off

                                                               timeout                                                                                                 001aan626

             CodeViolation = Edge  [SingleBitTimingError or (CODINGRESTR = 1)  LongInterval or

             (CODINGRESTR = 2)  ShortInterval].

             CodeOK = Edge  [(CODINGRESTR = 0) or (CODINGRESTR = 1)  ShortInterval or (CODINGRESTR                                                   =        2)    LongInterval].

             ManchesterLong = Edge  (CODINGRESTR = 3)  LongInterval.

             ManchesterShort = Edge  (CODINGRESTR = 3)  ShortInterval.

Fig     36.  Code checker state diagram

                    The timeout is derived from the chip timing verification block, i.e. a timeout is generated                                                                        if

                    a bit exceeds a length of 3.5  chip width.

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                                       Highly integrated single-chip sub 1 GHz RF receiver

                    The OK/ERROR information is directly derived from the state machine. The RESYNC

                    state is initiated after a code violation is recognized by any of the other states, unlike the

                    chip timing verification block which only enters the RESYNC state after the occurrence of

                    a timeout.

                    If CODINGRESTR_W[1:0] is set, it is only possible to differentiate between a run of zeros

                    or a run of ones (short time intervals) if the first long time interval is received, thus

                    determining if the data represents a 01 or a 10 transition. Once the long time interval is

                    received, the remaining sequence can be checked against Manchester coding rules. After

                    a long interval is detected, short intervals must always be in pairs; the following sequence

                    is illegal: SSSSSLLSSLSSSSLSSSL.

        7.26.3      Baud-rate checker

                    An averaging facility is implemented to increase the accuracy of the single time interval

                    check and baud-rate detection by a factor of 4. This averaging is performed on blocks of 8

                    bits, where the first block starts whenever the chip timing block reaches either

                    FIRST_SYNC state or RESYNC state. Correct timing of a single bit is a prerequisite for

                    the baud-rate checker, therefore averaging is restarted even if a single bit timing error

                    occurs.

                    The baud-rate checker has no information about the coding of the signal. Thus it is

                    possible that a sequence of 8 bits comprises 17 instead of 16 chips, e.g. if 15 short

                    intervals followed by one long interval are to be examined. If a sequence of several 8-bit

                    blocks is assessed, the accumulated timing uncertainty is never more than 1 chip.

                    Averaging over 16 chips requires dividing the sum of the individual timing errors by 16,

                    thus causing an unnecessary loss of precision. Therefore the division is omitted and only

                    the timing errors are summed during an 8-bit block. The product of the 8 bits is compared

                    against a limit which can be selected by SUMBITTMGERRTH[2:0] according to Table 82

                    “SUMBITTMGERRTH bit functions” on page 101.

                    This block can be easily extended to allow the number of observed bits to be adjusted to

                    either 8, 16, 24 or 32 bits according to the baud rate observation length setting

                    BROBSLENGTH[1:0]; see Table 81 “BROBSLENGTH bit functions” on page 101.

                    The output of the baud-rate checker is only VALID after the absolute value of the sum of

                    the received 8 bits is checked against the limit. The output immediately signals an

                    ERROR if the limit is violated. If the sum value is within the limit, the measurement

                    proceeds until either a limit violation is detected or the requested number of bits are

                    observed. In the latter case the output becomes VALID and signals OK.

                    The baud-rate checker continues checking on an 8-bit basis after the requested number

                    of bits was checked successfully. The ERROR signal is updated at the end of every 8-bit

                    sequence. It stays VALID and OK if the baud rate is within the limit. If the baud rate is

                    outside the limit, an ERROR is signalled and the baud-rate checker restarts. The ERROR

                    signal is retained as long as no 8-bit sequence is within the limit. If the selected

                    observation length is greater than 8 bits, the baud-rate checker enters the NOT VALID

                    state as soon as the first correct 8-bit sequence is received and finally signals VALID and

                    OK after successful reception of the selected observation length. This mechanism

                    assures that the baud-rate checker can only signal VALID and OK once the selected

                    number of consecutive bits are received with the correct baud rate.

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                    On the occurrence of a timeout or a single bit timing error, the baud-rate checker resets

                    immediately, NOT VALID is signalled instantaneously and the baud-rate checker restarts.

        7.26.4      Timeout timer for the wakeup search

                    The control logic includes a timeout timer for the wakeup search operation. When used,

                    this timer generates a negative wakeup detection output provided a positive wakeup

                    detection is not generated prior to the timer expiration. When this timer is disabled, the

                    output of the wakeup search operation is instantly negative upon a failure signal from any

                    of the detection operations.

                                        CLKBit           PRESCALER

                                                         :2  :4  :16  :64

                                                                                                          WUPSTIMEOUT

                              WUPSTIMEOUTPRESC    00         01  10   11

                                                                           WAKEUP SEARCH                                 wakeup search

                                                                                                          TIMEOUT TIMER  timeout

                                                                     CLKWUPSTO                                           001aan627

                    Fig 37.   Wakeup search timeout timer schematic

                    The wakeup search timer consists of a prescaler and a timer register. The clock is derived

                    from the mainscaler clock and is therefore associated with the selected baud rate.

                    The timeout can be selected by WUPSTIMEOUT[5:0] and is calculated as

                    WUPSTIMEOUT5:0]  TWUPSTO for WUPSTIMEOUT[5:0] = 1 to 63d.

                    The value WUPSTIMEOUT[5:0] = 0 disables the timeout timer and selects an infinite

                    timeout.

                    The generated timeout has an uncertainty of 2 to 0 TBIT regardless of the setting of

                    WUPSTIMEOUTPRESC[1:0] and WUPSTIMEOUT[5:0].

                    Timeout timer resolution and range:

                    •   The fastest bit rate of 50 kbit/s requires the timeout to be adjusted in a range of 40 s

                        up to 80 ms with a resolution of 40 s, 80 s, 320 s, and 1.28 ms respectively.

                    •   A bit rate of 1 kbit/s requires the timeout to be adjusted in a range of 2 ms up to 4 s

                        with a resolution of 2 ms, 4 ms, 16 ms, and 64 ms respectively; see Section 8.2.2.4

                        “Register WUPSTO” on page 100.

        7.27        Wakeup search logic

                    A summary of the signal monitoring conditions which can be used as wakeup criteria are

                    shown in Table 13.

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Table 13.   Overview of signal monitoring methods

Block name                Processes the signal     Started by                   Output is valid after                 Can be started by

RSSI level                digitised RSSI           -                            input is valid                        -

classification

Modulation amplitude      demodulated              start of wakeup search       2 chips                               -

classification            baseband

Slicer                                             start of wakeup search       2 bits if initial                     timeout from chip

                                                   only if initial acquisition  acquisition, otherwise                timing verification, only

                                                   is enabled                   immediately                           if enabled and in

                                                                                                                      mode 2

Chip timing verification  slicer output            slicer output valid after    0 < t <5 chips (2 chip                in mode 2 by the slicer,

and code checker                                   start of wakeup search       time-outs)                            only if initial acquisition

                                                                                                                      is enabled

Baud-rate checker                                  FIRST_SYNC or                8 bits  t  configured               in mode 2 by the chip

                                                   RESYNC of the timing         observation length (8,                timing verification with

                                                   verification after start of  16, 24 or 32 bits)                    another FIRST_SYNC

                                                   wakeup search                                                      or RESYNC

Wakeup search timer       -                        start of wakeup search       FAIL after configured                 -

                                                                                timeout

                          At the start of a wakeup search the following blocks are reset:

                             •  wakeup search timer

                             •  modulation amplitude classification

                             •  chip timing verification and code checker

                             •  baud-rate checker

                             •  the slicer (conditionally)

                          The slicer is only reset if configured to acquire the value from the slicer initialisation

                          register (SLICERINITSEL_x[1:0] not equal to 00b). If slicer initial acquisition is selected,

                          the chip timing verification, code checker block and baud-rate checker are held in the

                          reset state for the duration of the slicer initial acquisition mode.

                          Register SIGMON_EN_W[5:0] provides enable bits which determine signal monitors that

                          are considered for the overall wakeup detection decision; see Section 8.2.2.1 “Signal

                          monitoring register SIGMON0” on page 98. All signal monitors operate regardless of

                          these enable bits and, after the wakeup search ends, their results are available in the

                          corresponding status bits. Section 7.27.1 and Section 7.27.2 describe how the individual

                          results from several signal monitors can be combined to achieve an overall wakeup

                          decision.

                          Each of the signal monitors can have an invalid period caused by an initialisation or

                          resynchronisation during which the output result is not considered. The logic depicted in

                          Figure 38 shows how this information is translated into the PASS/FAIL condition used by

                          the wakeup search logic. If a signal monitor is in its invalid state, neither a PASS or FAIL

                          condition is generated. If a signal monitor is not selected for the wakeup search, the FAIL

                          is always zero and the PASS always one. The PASS and FAIL signals are exclusively

                          used for the wakeup search logic and they must not be confused with the actual state of

                          the corresponding signal monitor (signals VALID and ERROR) which can be observed in

                          registers SIGMONSTATUS and SIGMONERROR; see Section 8.2.2.10 “Register

                          SIGMONSTATUS” on page 105.

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                                                       valid

                                                                                                          fail

                                                       error                                              pass

                                              WUPS_EN[i]

                                                                                                          001aan628

                    Fig 38.   Creation of PASS/FAIL information       from one signal monitor

                    Two different mechanisms are provided for         the wakeup search:

                    •  ‘pessimistic wakeup search’ or mode 1

                    •  ‘optimistic wakeup search’ or mode 2

                    In the pessimistic wakeup search (mode 1)         the wakeup search timer has no meaning                             and

                    therefore will not influence the result. In the     optimistic wakeup search (mode 2) the

                    wakeup search timer is always active.

                              WUPSMODE

                             WAKEUP SEARCH    timeout

                              TIMER

                                              fail                                                                   interrupt request:

                              RSSI LEVEL                                                                             wakeup search

                              CLASSIFICATION  pass                                                                   finished

                                              fail

                             MODULATION AMP.

                              CLASSIFICATION  pass

                                              fail

                              CHIP TIMING

                              CLASSIFICATION  pass

                                              fail

                              CODE

                              CHECKER         pass

                                              fail

                              BAUD-RATE                                 wakeup

                              CHECKER         pass                      detected

                                                                                                                     WUPSFAIL

                                                                                                                     001aan629

                    Fig  39.  Block diagram of wakeup         search

                    At the end of the wakeup search an interrupt request is generated and the result is stored

                    in bit WUPSFAIL. If this bit is set, it signals that the wakeup criteria was not met.

                    Otherwise it is cleared. The content of this bit is undefined prior to first use of the wakeup

                    search.

                    The polarity of bit WUPSFAIL is chosen so that register SIGMONSTATUS can be used as

                    a mask for register SIGMONERROR when the host controller is interested in retrieving

                    the cause of an unsuccessful wakeup detection. If the wakeup search was successful (bit

                    WUPSFAIL is cleared) the content of register SIGMONERROR is not required to be

                    considered as all relevant bits are cleared.

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                                                                     Highly integrated single-chip sub 1 GHz RF receiver

                                         SIGMON                             SIGMONERROR                              WUPS_EN

                                         STATUS

                                         WUPSFAIL                           WUP TIMEOUT                              WUPSMODE

                                                                            CHIP TIMEOUT

                                                                            CHIP TIMING

                                  valid                                            CODING

                            indicators                                      BAUD RATE

                                                                            RSSI LEVEL

                                                                      MODULATION AMPLITUDE TOO HIGH

                                                                      MODULATION AMPLITUDE TOO LOW                     RFU

                                         status register  at                status register                          control register

                                         address k                          address k + 1

                                                                                                                       001aan630

                       Fig  40.   Wakeup search           registers

               7.27.1  Sampling the signal monitoring status

                       Since the information from the OL2311’s signal monitoring method is made up of more

                       than 8 bits, it is desirable to provide a mechanism which ensures that the controller can

                       always retrieve a consistent set of status information. Therefore the OL2311 provides

                       three status registers: SIGMONSTATUS, SIGMONERROR and RSSILEVEL into which

                       the status is simultaneously transferred, whenever it is either actively requested by the

                       controller or automatically saved by the wakeup search logic; see Section 8.2.2.12

                       “Register RSSILEVEL” on page 106.

                       There are two cases in which the status is sampled:

                       •  after a read command, regardless of the address that follows, but only if bit

                          STATAUTOSAMPLE is set; see Section 8.2.2.8 “Register RXCON” on page 102

                       •  always at the end of a wakeup search

                       Bit STATAUTOSAMPLE either allows software to control the sampling of the status

                       information with each read command (logic 1) or allows the status to be unaffected by any

                       read command (logic 0). This allows consistent read and write command status

                       information to be read as shown by the examples given in Table 14 and Table 15.

                       Table 14.  Example 1: Using            single  byte  reads

                       Command                                                     Description

                       Write (STATAUTOSAMPLE, 1)                                   enable status sampling with the next     read

                       Read (SIGMONSTATUS)                                         this samples the consistent status

                       Write (STATAUTOSAMPLE, 0)                                   disable status sampling with the next    reads

                       Read (SIGMONERROR)                                          consistent with line 2

                       Read (RSSILEVEL)                                            consistent with line 2

                       Read (SIGMONSTATUS)                                         reads the same as line 2

                       Read (RSSILEVEL)                                            reads the same as line 5

                       Read (SIGMONERROR)                                          reads the same as line 4

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                                                  Highly integrated single-chip sub 1 GHz RF receiver

                       The status of SIGMONSTATUS, SIGMONERROR and RSSILEVEL is only sampled in

                       line 2. Single byte read commands (lines 4 and 5) only transfer the previously sampled

                       status once bit STATAUTOSAMPLE is set back to logic 0. Lines 4 to 8 do not change the

                       contents of the registers because status sampling is already disabled.

                       Table 15.  Example 2: Using read command auto-increment address

                       Command                                       Description

                       Write (STATAUTOSAMPLE, 1)                     enable status sampling with the next read

                       Read (SIGMONSTATUS, SIGMONERROR,              using the address auto-increment feature, the

                       RSSILEVEL)                                    status is sampled at the start of the read

                                                                     command and then, since the status registers

                                                                     occupy adjacent addresses, the continuous

                                                                     reading of these bytes transfers the consistent

                                                                     status to the controller

                       Bit STATAUTOSAMPLE is automatically set to logic 0 at the end of a wakeup search. This

                       guarantees that the important wakeup search results are retained until they are

                       transferred to the controller. It can also be automatically set to logic 1 whenever the status

                       register RSSILEVEL is transferred to the controller, provided bit AUTOSAMPLEMANUAL

                       is cleared; see Section 8.2.2.8 “Register RXCON” on page 102. This allows the scenario

                       following a wakeup search: the status information is automatically sampled and stored in

                       the status registers until the last status register (RSSILEVEL) is read. The controller now

                       continues polling the signal monitors without switching the status into ‘live’ mode, because

                       reading register RSSILEVEL automatically sets bit STATAUTOSAMPLE. Note that further

                       consistent status polling requires the address auto-increment feature to continue being

                       used.

                       If automatic entry to ‘live’ mode is undesired, bit AUTOSAMPLEMANUAL can be set to

                       keep bit STATAUTOSAMPLE under software control. Note that bit STATAUTOSAMPLE is

                       always cleared after completing a wakeup search. This is necessary to guarantee that the

                       wakeup search results are unconditionally sampled and saved until the controller acquires

                       them.

               7.27.2  Evaluating the wakeup search result

                       The bits in register SIGMONSTATUS provide the VALID information for the signal

                       monitors. If a VALID flag is zero, the corresponding bit in register SIGMONERROR is also

                       zero. Bit SIGMONERROR is set if an error occurs. The failing signal monitor can be

                       identified by reading register SIGMONERROR. Calculating the expression

                       SIGMONSTATUS & ~SIGMONERROR indicates which signal monitors provided a pass

                       result; see Table 89 “Signal monitor states set by registers SIGMONSTATUS and

                       SIGMONERROR” on page 105.

               7.28    Data reception

               7.28.1  Preamble detection

                       A preamble detection can be issued upon completion of a wakeup search or at any time

                       when expecting a frame. The preamble pattern can be configured with a length between 1

                       and 32 chips. The preamble length is set with the PREA_LEN[4:0] control bits. If

                       PREA_LEN4:0] is set to logic 0 a length of 32 chips is used. The bit error rate of the

                       preamble can be configured with register PREA_TOL; see Section 8.2.2.13 “Register

                       PREACON” on page 106.

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                                           Highly integrated single-chip sub 1 GHz RF receiver

               7.29   RX data decoding

                      After a wakeup search, if configured, a preamble detection and data reception follows

                      seamlessly. After successful completion of the wakeup search and the preamble

                      detection, the RX data is switched to the corresponding port pins, dependent on the

                      device configuration. The data pin is kept LOW during wakeup search and HIGH during

                      preamble detection. Data reception can be interleaved with SPI commands. Details are

                      given in Section 7.23.2 “Receive command” on page 42. The device has a Manchester

                      code recovery feature which enables inversion of the RX data. The precondition of this

                      code recovery unit is the full reception of a Manchester data stream with at least one

                      polarity change within the code. The accumulated sum of data changes within a chip can

                      be found in the MANCHESTER_COUNT[3:0] field in register EXTRXSTATUS; see

                      Section 8.2.3.1 “Register EXTRXSTATUS” on page 107. This is a 4-bit signed number

                      which is applicable only when receiving data through the Manchester decoder. It is not

                      needed if the frame start is properly synchronised with a preamble detection. If data

                      reception is initiated with the DATA sub-command (without preamble detection), the

                      Manchester decoding starts at the first chip it gets, without knowing whether this is the left

                      or the right bit half. The RX data line can deliver the data correctly or inverted. If the signal

                      contains any bit transitions, this counter counts up if the transition occurs at the assumed

                      bit boundary (i.e. when it is correct) and it counts down if the transition occurs in the

                      middle of the assumed bit grid (i.e. when it is incorrect). The result is that bit 3 of this

                      counter is logic 0 if the data is decoded properly and it is logic 1 if the data is delivered

                      inverted. The whole counter stays at zero if the RX signal contains no bit transitions, in

                      which case it is not possible to tell whether the RX data is a long run of only zeros or a run

                      of ones. If the sum is negative, the RX code must be treated as inverted, if the sum is

                      positive, the data reception was correct. It is possible to invert the RX data stream by

                      setting bit INV_RX_DATA; see Section 7.13.1 “Clock recovery for RX mode” on page 26.

                      If the receiver is configured transparently (see register RXCON), the data pin is directly

                      switched to the selected data slicer and mapped to the corresponding port pin after the RX

                      command is issued.

               7.30   RX clock generation

                      After a wakeup search, if configured, a preamble detection and clock recovery operate in

                      parallel. Allow sufficient settling time from the start of data reception to the successful

                      recovery of a stable clock. The run-in time (wakeup time and length of preamble) must be

                      longer than the programmed settling time without code timing violations in-between the

                      different phases to ensure correct operation. After successful completion of the wakeup

                      search and the preamble detection, the bit or chip clock is switched to the corresponding

                      port pin, depending on the device configuration. During wakeup search and preamble

                      detection, the clock pin is kept at a constant HIGH. Data reception can be interleaved by

                      SPI commands. Details are given in Section 7.23.2 “Receive command” on page 42.

                      If bit RX_MANCHESTER is set, the clock rate is set to the bit rate so that every second

                      chip is sampled at the correct time; see Section 8.2.2.8 “Register RXCON” on page 102.

                      This enables the microcontroller to directly decode the Manchester bit stream by sampling

                      the RX data with the negative clock edges.

                      If the receiver is configured in a transparent mode, the clock pin is directly switched to

                      clock recovery and mapped to the corresponding port pin after the RX command is

                      issued.

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        7.31        RX digital signal processing

        7.31.1      AM demodulator

                    AM demodulation requires bit DEMOD_ASK in register RXBW to be set; see Section

                    8.2.1.18 “Channel filter bandwidth and RSSI filter settings register RXBW” on page 92. In

                    this case, the data from ASK demodulator output will be connected to the digital baseband

                    filter input.

        7.31.2      FM demodulator

                    The FM demodulator consists of a discrete delay line and an XOR gate. This principle is

                    used because it features perfect linearity over the full input frequency range. The FM

                    demodulator takes the limited IF I signal and optionally also the Q signal as its input and

                    produces a square-wave type output signal whose time varying average – the low

                    frequency component – is directly proportional to the input frequency. Figure 41 shows a

                    detailed block diagram of the FM demodulator.

                             limited IF

                             I channel

                                         0             N-TAP DISCRETE

                                                               DELAY LINE                                            demodulator

                             limited IF  1                                                                           output

                        Q channel

                                                       16 MHz

                                         FM_DEM_IANDQ          LARGE_FM_DEM_RANGE                                    001aan631

                    Fig 41.  XOR FM demodulator

                    If bit FM_DEM_IANDQ is set to logic 0, only the limited I channel IF input is used for

                    demodulation. In this case the demodulator is set to a centre frequency of 300 kHz. If bit

                    FM_DEM_IANDQ is set to logic 1, the I and the Q signals, which have a phase difference

                    of 90 , are combined with an XOR gate. In these circumstances the demodulator is set to

                    a centre frequency of 600 kHz as the I and Q combination effectively doubles the

                    frequency.

                    If the input frequency is within the specified range, the average value of the second XOR’s

                    output is a perfectly linear function of the input frequency.

                    If bit LARGE_FM_DEM_RANGE is cleared, the input frequency range of the FM

                    demodulator is 200 kHz to 400 kHz. This is the appropriate setting for frequency

                    deviations up to  100 kHz. If this bit is set to logic 1, the input frequency range is

                    extended to between 0 Hz and 600 kHz, allowing for process frequency deviations, which

                    are only limited by the analog channel filter. The demodulator output noise increases by

                    the same factor (3) as the frequency range in these circumstances.

                    Switching to the large input frequency range is achieved by cutting the length of the delay

                    line into one third of its original value. However, this also changes the slope of the output

                    characteristics from positive to negative thereby inverting the demodulator output. The

                    third XOR compensates for this inversion.

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Table 16.  FM demodulator configurations

See register EXPERT2 bit descriptions in Table 99 on page 109.

D7         D6           Center frequency  Input frequency range                   Maximum frequency                                      Number of delay

                        (kHz)             (kHz)                                   deviation (kHz)                                        elements

0          0            300               200 to 400                              100                                                   40

0          1            300               0 to 600                                300                                                   13

1          0            600               200 to 400                              100                                                   20

1          1            600               0 to 600                                300                                                   7

               7.31.3   Baseband filter

                        The baseband filter serves the following purposes:

                             •  suppresses the high frequency (square-wave) components from the FM demodulator,

                                leaving only the time-varying average, or baseband component of the demodulated

                                signal

                             •  suppresses spectral portions of the quantization noise from the demodulator and the

                                demodulated noise coming from the RF input which do not fall into the baseband

                                signal’s bandwidth

                             •  helps achieve a suitable sampling rate for further processing of the baseband signal

                        The baseband filter is a 3rd-order IIR filter topology that is optimized such that it features a

                        step response with almost no ringing as shown in Figure 43.

              7.31.3.1  RX baseband configuration

                        The filter is split into a 1st-order and a 2nd-order section to minimize the internal

                        quantization noise. Figure 42 shows the baseband filter distributed over two filter blocks.

                                                                   BASEBAND_FILTER_FC

                                        output from FM

                                        demodulator     0                                                             DOWN-

                                                                                                                      SAMPLE                 to baseband

                                          result from   1          1st-order                                                  2nd-order      processing

                                          RSSI ADC                 section                                                    section

                                                        DEMOD_ASK

                                                        1st-order

                                                        section                                                                              001aan632

                             Fig 42.  Baseband filter signal flow

                        The 1st and 2nd-order sections combine to make the 3rd-order baseband filter for ASK or

                        FSK. The filter cut-off frequency is controlled by register BASEBAND_FILTER_FC control

                        bits; see Section 8.2.1.22 “Register RXBBCON” on page 93. The 1st-order section filters

                        the RSSI information which is sampled with the ADC in the limiter/RSSI analog circuitry.

                        Its cut-off frequency can be controlled separately by register RSSI_FILTER_FC; see

                        Section 8.2.1.18 “Channel filter bandwidth and RSSI filter settings register RXBW” on

                        page 92.

                        Note that the baseband filter and the RSSI filter are two separate filters.

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                    Figure 43 and Figure 44 show the step response and the frequency response of the

                    baseband filter, respectively. Figure 43 shows that the step response has an undershoot

                    (negative overshoot) of approximately 3 % and an almost unnoticeable overshoot. This

                    demonstrates a characteristic close to that of an analog Bessel filter. Figure 44 contains

                    one frequency response curve for each of the ten implemented cut-off frequency control

                    values (0 to 9).

                                                          1.2                                                                              001aan633

                                                          amplitude

                                                          0.8

                                                          0.4

                                                                     0

                                                                        0      40       80   120                                           160       200

                                                                                                                                           samples

                    Fig 43.  Step response of the baseband filter

                                                                     0                                                                     001aan634

                                                          amplitude responses

                                                          (dB)

                                                          −20

                                                          −40

                                                          −60

                                                          −80

                                                          −100                     102  103  104                                      105       106  107

                                                                        1  10

                                                                                                                                                f (Hz)

                    Fig 44.  Frequency response of the baseband filter

                    The accurate output sampling frequency of the data filter can be calculated. The

                    frequency is divided by a factor of 2 when the cut-off frequency control setting is

                    incremented by 1. The relevant formula is:

                    fc  =  --1---1---4-----k---H----z---                                                                                                       (25)
                           2FskFilterFc

                    It can be seen that each increment in the cut-off frequency control setting divides                                                   the

                    corner frequency of the filter by approximately a factor of 2.

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Table   17.     BASEBAND_FILTER_FC definition

D3           D2     D1     D0    Cut-off frequency         (fc)   Down-sampling factor                                          Output sampling       rate

0            0      0      0     115.45 kHz                       2                                                             8 MHz

0            0      0      1     57.174 kHz                       4                                                             4 MHz

0            0      1      0     28.405 kHz                       8                                                             2 MHz

0            0      1      1     14.204 kHz                       16                                                            1 MHz

0            1      0      0     7.0795 kHz                       32                                                            500 kHz

0            1      0      1     3.5400 kHz                       64                                                            250 kHz

0            1      1      0     1.7701 kHz                       128                                                           125 kHz

0            1      1      1     885.12 Hz                        256                                                           62.5 kHz

1            0      0      0     442.59 Hz                        512                                                           31.25 kHz

1            0      0      1     221.31 Hz                        1024                                                          15625 Hz

-            -      -      -     undefined                        undefined                                                     undefined

                 7.32   RX debug interface

                        If the digital scan test and the channel filter multi-tone test are both not active

                        (CF_MULTITONE_EN = 0), setting RXD_DBG_SEL[3:0] to a non-zero value switches

                        ports P10/DATA/TEST4, P11/INT/TEST5 and P12/CLOCK into RX digital debug mode;

                        see Section 8.2.5.1 “Register TEST0” on page 110. In this mode the normal function of

                        these pins is overwritten with the function of a fast 3-wire synchronous serial transmission,

                        where:

                        •     P12/CLOCK outputs the 16 MHz serial clock

                        •     P10/DATA/TEST4 outputs the serial data. This data changes with the 16 MHz clock

                              rising edge and it is stable at the clock falling edge. Each data word consists of

                              16 bits. Words are transmitted starting with the MSB and ending with the LSB.

                        •     P11/INT/TEST5 outputs a synchronization pulse for each serial 16-bit data word. This

                              line goes HIGH during transmission of bit 0, which is the last bit of each word. After

                              the pulse, transmission continues with the MSB of the next 16-bit word.

                               P12/CLOCK

                        P10/DATA/TEST4       bit 2  bit 1  bit 0  bit 15  bit 14                                         bit 2  bit 1  bit 0  bit 15  bit 14

                              P11/INT/TEST5

                                                                                                                                                      001aan635

                        Fig 45.  Data transmission on the RX digital debug interface

                        RXD_DBG_SEL[3:0] determines which 16-bit signal vector is sampled in parallel at

                        1 Msamples/s and output as a serial data stream as shown in Figure 45. The available

                        debug signal vectors are given in Table 18.

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Table 18.  Available RX debug signal vectors

RXD_DBG_SEL         Bit range  Signal name             Signal description

1                   [15:8]     w8RssiLevelOut          digitised RSSI result as it can be retrieved through the status

                                                       register RSSI_LEVEL

1                   [7]        wIFSettledIn            indicates when the 300 kHz IF signal is declared stable

1                   [6]        wRssiSettled            indicates when the RSSI result is declared stable

1                   [5:0]      r6RawRssiAdcValOut      raw RSSI ADC readings

2                   [15:4]     w12FiltdRssi            RSSI signal after the 1st order low-pass filter

2                   [3]        rFrontEndGainLoOut      indicates which of the front-end gain settings are applied. 0:

                                                       RX_HI_GAIN, 1: RX_LO_GAIN

2                   [2]        wRssiGtUpperTh          indicates when the RSSI result is greater than the threshold

                                                       set with UPPERRSSITH

2                   [1]        wRssiLtLowerTh          indicates when the RSSI result is less than the threshold set

                                                       with LOWERRSSITH

2                   [0]        wRssiOutsideLimitsOut   indicates when the RSSI is outside the limits defined with

                                                       both LOWERRSSITH and UPPERRSSITH.

3                   [15:4]     w12DataFilter1Res       baseband signal after the 1st-order section of the baseband

                                                       filter

3                   [3]        wLimIfIIn               digital IF input from the I channel limiter

3                   [2]        wLimIfQIn               digital IF input from the Q channel limiter

3                   [1]        wRawXorFmDemod          raw, unfiltered output from the XOR FM demodulator

3                   [0]        wIFSettled              indicates when the 300 kHz IF signal is declared stable

4                   [15:1]     w15BasebandSig          filtered and interpolated baseband signal

4                   [0]        wBasebandValid          indicates when the baseband signal is declared valid

5                   [15:1]     w15SlicerInitThrRegOut  contents of the initial slicer threshold register. This is the

                                                       same as it is available through registers SLICERINITL and

                                                       SLICERINITH.

5                   [0]        wLoadInitSlicerThr      indicates when the initial threshold register is re-loaded. At

                                                       chip rates > 7812 chip/s this pulse is shorter than the

                                                       sampling interval and so pulses may be missed

6                   [15:1]     w15SlicerThr            threshold of the level slicer.

6                   [0]        wLoadSlicerThr          indicates when the threshold is re-loaded. At chip rates >

                                                       7812 chip/s this pulse is shorter than the sampling interval

                                                       and so pulses may be missed.

7                   [15:8]     ws8ClkRcvPllPhaseError  signed clock recovery phase error measurement value in

                                                       offset binary format.

7                   [7:0]      -                       always zero (Reserved)

8                   [15]       wRxFrame                indicates when data is being received

8                   [14]       wRxData                 RX data sampled with wRxClock and optionally Manchester

                                                       decoded

8                   [13]       wRxClock                Recovered bit clock

8                   [12]       wPatternMatch           raw pattern match indicator from the preamble detection

                                                       block

8                   [11]       wChipClock              raw chip clock from clock recovery PLL

8                   [10]       wEdgeDetected           edge detector output from deglitcher, pulses are shorter than

                                                       the sampling interval for chip rates > 7812 chip/s so some

                                                       pulses may be missed

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                                                            Highly integrated single-chip sub 1 GHz RF receiver

Table 18.  Available RX debug signal vectors …continued

RXD_DBG_SEL         Bit range  Signal name                  Signal description

8                   [9]        wDeglitchedLevel             output from deglitcher block

8                   [8]        wDeglitchedLevelValid        indicates when deglitcher output and edge detector output

                                                            are valid

8                   [7]        wSlicerResult                selected slicer result

8                   [6]        wSlicerReady                 indicates when selected slicer is ready to deliver a valid

                                                            signal

8                   [5]        wSlicerValid                 indicates when selected slicer actually delivers a valid signal

8                   [4]        wBasebandValid               indicates when baseband signal is declared valid

8                   [3]        wRxRdyOut                    indicates when RX hardware is ready and baseband signal is

                                                            stable, same as bit RX_RDY in register DEVICE_STATUS

8                   [2]        wIfSigSettledTo2ndOrderFilt  indicates when IF signal is declared stable, signal principally

                                                            the same as the next but is longer for processing with slower

                                                            clock

8                   [1]        wIfSigSettled                indicates when IF signal is declared stable

8                   [0]        wRxAnaRdy                    indicates when analog RX hardware is ready (powered up

                                                            and calibrated)

9                   [15]       wCmdTimeout                  indicates when a timeout occurs during a wakeup search or

                                                            preamble detection

9                   [14]       wSigMonFail                  logic 1 if enabled signal monitors indicate a fail condition

9                   [13]       wSigMonPass                  logic 1 if signal monitors indicate a pass condition

9                   [12]       wCmdTimeoutEn                indicates when command timeout counter is active

9                   [11]       wCTVTimeout                  indicates a chip timing verification timeout (no edges for more

                                                            than (3.5  REDUCED_CHIP_TIMEOUT) times the chip

                                                            duration)

9                   [10]       wSingleBitTmgError           single chip timing error ( interval between two edges exceeds

                                                            limits defined by SGLBITTMGERRTH[1:0])

9                   [9]        wCodeCheckerError            indicates code checker detected an error

9                   [8]        wCTVValid                    valid signal for chip timing verification block, indicates validity

                                                            of chip timeout, single chip timing error and code checker

9                   [7]        wBaudrateCheckerError        indicates baud-rate checker error

9                   [6]        wBaudrateCheckerValid        baud-rate checker result is valid signal

9                   [5]        wRssiOutsideLimits           indicates current RSSI result is outside limits defined by

                                                            registers UPPERRSSITH and LOWERRSSITH

9                   [4]        wRssiSettledOut              indicates when RSSI result is declared stable

9                   [3]        wSigAmpTooHigh               indicates baseband amplitude (modulation amplitude) is

                                                            greater than limit defined by register UPPER_MODAMP_TH

9                   [2]        wSigAmpTooHighValid          valid indicator for signal wSigAmpTooHigh

9                   [1]        wSigAmpTooLow                indicates baseband amplitude (modulation amplitude)

                                                            smaller than limit defined by register LOWER_MODAMP_TH

9                   [0]        wSigAmpTooLowValid           valid indicator for signal wSigAmpTooLowValid

9                   -          -                            always zero (reserved)

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                                       Highly integrated single-chip sub 1 GHz RF receiver

8.      Special function registers

                    8.1  Overview

                         A map of the Special Function Registers (SFR) is shown in Table 19.

                         The SFRs are arranged into two banks: bank 0 and bank 1. Bank 0 or bank 1 can be

                         selected by setting bit BANK_SEL in register BANKSEL, visible in both banks,

                         accordingly.

                         Bytes 0 to 2Dh and 3Fh can always be accessed, independent of the setting of bit

                         BANK_SEL in register BANKSEL (3Fh). Clearing bit BANK_SEL enables bytes 2Eh to

                         3Eh in bank 0; the contents of bank 1 remain unchanged. Setting register BANKSEL

                         activates bytes 2Eh to 3Eh in bank 1.

                         Reading from a status register returns the current status of the device. Writing to a status

                         register is ignored by the device. Status bits are identified by [4] in Table 19.

                         All control registers can be accessed via the SPI interface. If a control register contains

                         less than 8 bits, writing to a non-existent bit has no effect and reading from a non-existent

                         bit always returns a zero. All registers are control registers (Write only) unless otherwise

                         indicated.

                         Some register bits provide information about the implemented state-machines. These

                         additional status bits can change independently of SPI transmission. These bits are also

                         identified by [4] in Table 19, other bits such as VCO_SUBBAND[5:0] can also change.

                         The control registers remain stable during power-down. When a Power-on reset occurs,

                         evaluated by reading bit IF_POR in register IFLAG), register bits identified by [1] in

                         Table 19 are preset to their default values.

                         Bits denoted by RFU are reserved. These bits are Read/Write but do not effect the device.

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                                                                                                                 xxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxx x x x xxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxx xx xx xxxxx

                                                                                                                 xxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxx xxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxx x x

                                                                                                                 xxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxx

                                                                                                                 xxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxx xxx

Product data sheet        OL2311                                                                      Table 19.  Register map table                                                                                                                                     NXP Semiconductors

                                                                                                      Register     Addr  Bank                                                          Bit                                                Default

                                                                                                                                     7 (MSB)     6                 5              4              3     2                  1    0 (LSB)    value [7]

                                                                                                      FC0L         00h   01                               FC0L[1]                                0     0                  0    0          0000 0000

                                                                                                      FC0M         01h   01                                                          FC0M[1]                                              0000 0000

                                                                                                      FC0H         02h   01                                                          FC0H[1]                                              1011 0001

                                                                                                      FC1L         03h   01                               FC1L[2]                                0     0                  0    0          XXXX XXXX

                                                                                                      FC1M         04h   01                                                          FC1M[2]                                              XXXX XXXX

                                                                                                      FC1H         05h   01                                                          FC1H[2]                                              XXXX XXXX

                                                                                                      FC2L         06h   01                               FC2L[2]                                0     0                  0    0          XXXX XXXX

                                                                                                      FC2M         07h   01                                                          FC2M[2]                                              XXXX XXXX

                                                                                                      FC2H         08h   01                                                          FC2H[2]                                              XXXX XXXX

                          All information provided in this document is subject to legal disclaimers.  FC3L         09h   01                               FC3L[2]                                0     0                  0    0          XXXX XXXX

                                                                                                      FC3M         0Ah   01                                                          FC3M[2]                                              XXXX XXXX

Rev. 1 — 8 December 2011                                                                              FC3H         0Bh   01                                                          FC3H[2]                                              XXXX XXXX

                                                                                                      VCOCON       0Ch   01          FORCE_      VCO_CAL_                                     VCO_SUBBAND[2]                              0SXX XXXX

                                                                                                                                     VCO_CAL[3]  RUNNING[4]

                                                                                                      LOCON        0Dh   01                      CLK2SCLK_DELAY[1]                     SKIP_VCO        LOCK_DET        VCO_    RF_LO_DIV  0000 0001

                                                                                                                                                                                              CAL[1]   ON[1]      BAND[1]      [1]                   Highly integrated

                                                                                                      TIMING0      0Eh   01                                                          MAINSCL[1]                                           0000 0000

                                                                                                      TIMING1      0Fh   01          WATCHDOG_TIME[1]                      PRESC[1]                               MAINSCH[1]              0110 0000

                                                                                                      PORTCON0     10h   01                               P11C[1]                           P11INV[1]         P10C[1]          P10INV[1]  0010 1000

                                                                                                      PORTCON1     11h   01                      P13C[1]                   P13INV[1]                   P12C[1]                 P12INV[1]  0000 1110

                                                                                                      PORTCON2     12h   01          SEP_SDO[1]  SEP_RX_           RFU[1]  RFU[1]             RFU[1]          P14C[1]          P14INV[1]  0000 0000

                                                                                                                                                 OUT[1]                                                                                              single-chip

                                                                                                      PWRMODE      13h   01          0           0                 0       POLLTIM_              DEV_MODE[5]           PD[3]   RESET[3]   000S 0000

                                                                                                                                                                           EN[1]

                                                                                                      IEN          14h   01          IE_RX_      IE_EOF[1]   IE_PREA[1]    IE_WUPS[1]         IE_      IE_WATCHD  IE_BROWN     0          0000 0000

                                                                                                                                     RDY[1]                                            POLLTIM[1]      OG[1]           OUT[1]

                                                                                                      IFLAG        15h   01          IF_RX_      IF_EOF[1]   IF_PREA[1]    IF_WUPS[1]         IF_      IF_WATCHD  IF_BROWN     IF_POR[1]  0000 0001  sub

                                                                                                                                     RDY[1]                                            POLLTIM[1]      OG[1]           OUT[1]                        1 GHz RF receiver

                          © NXP B.V. 2011. All rights reserved.                                       POLLWUPTIME  16h   01                                                POLLWUPTIME[1]                                                 1111 1111                     OL2311

                                                                                                      POLLACTION   17h   01          POLL_MODE[1]                     RX_FREQ[2]       RX_CMD[2]              RX_GAIN[2]       SET_RX_    00XX XXXX

                                                                                                                                                                                                                               FLAGS[2]

76 of 133                                                                                             CLOCKCON     18h   01          MANUALPT    PTCAL       EXTPOLL                 CLKSOURCESEL[1]              EXT_CLK_     XODIS[1]   0S00 0100

                                                                                                                                     CAL[3]      RUNNING[4]  TIMRNG[1]                                            BUF_EN[1]
                                                                                                                 xxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxx x x x xxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxx xx xx xxxxx

                                                                                                                 xxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxx xxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxx x x

                                                                                                                 xxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxx

                                                                                                                 xxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxx xxx

Product data sheet        OL2311                                                                      Table 19.  Register map table …continued                                                                                                                                NXP Semiconductors

                                                                                                      Register     Addr  Bank                                                              Bit                                                  Default

                                                                                                                               7 (MSB)                     6  5                    4            3               2      1            0 (LSB)     value [7]

                                                                                                      DEVSTATUS    19h   01    0                PA_ON[4]      PA_PWR_     LO-PWR_               RX_RDY[4]       RFU    LO_RDY[4]    REFCLK_     0SSS SSSS

                                                                                                                                                              RDY[4]               RDY[4]                                           RDY[4]

                                                                                                      RXGAIN       21h   01                                RX_HI_GAIN[1]                                        RX_LOW_GAIN[1]                  1111 0000

                                                                                                      RXBW         22h   01    DEMOD_                         CF_BW[1]                                          RSSI_FILTER_FC[2]               X000 XXXX

                                                                                                                               ASK[2]

                                                                                                      GAINSTEP     23h   01    0                                                      RSSI_GAIN_STEP_ADJ[2]                                     0XXX XXXX

                                                                                                      HIGAINLIM    24h   01                                                        HI_GAIN_LIMIT[2]                                             XXXX XXXX

                                                                                                      UPPERRSSITH  25h   01                                                        UPPERRSSITH[2]                                               XXXX XXXX

                                                                                                      LOWERRSSITH  26h   01                                                        LOWERRSSITH[2]                                               XXXX XXXX

                          All information provided in this document is subject to legal disclaimers.  RXBBCON      27h   01    DEGLITCHER_                    BASEBAND_SETTL_                              BASEBAND_FILTER_FC[2]                XXXX XXXX

                                                                                                                               WINDOW_LEN[2]                              TIME[2]

                                                                                                      UMODAMPTH    28h   01                     UPPER_MODAMP_TH_EXP[2]                                     UPPER_MODAMP_TH_MANT[2]              XXXX XXXX

Rev. 1 — 8 December 2011                                                                              LMODAMPTH    29h   01                     LOWER_MODAMP_TH_EXP[2]                               LOWER_MODAMP_TH_MANT[2]                    XXXX XXXX

                                                                                                      EMODAMPTH    2Ah   01                     EDGE_MODAMP_TH_EXP[2]                                      EDGE_MODAMP_TH_MANT[2]               XXXX XXXX

                                                                                                      RXDCON0      2Bh   01    NUM_MODAMP_                    SLICERSEL_W[2]                    SLICER_INITSEL_W[2]    INIT_ACQ_BITS_W[2]       XXXX XXXX

                                                                                                                                  GAPS_W[2]

                                                                                                      RXDCON1      2Ch   01    NUM_MODAMP_                    SLICERSEL_P[2]                    SLICER_INITSEL_PD[2]   INIT_ACQ_BITS_PD[2]      XXXX XXXX  Highly integrated

                                                                                                                                                GAPS_P[2]

                                                                                                      RXDCON2      2Dh   01    NUM_MODAMP_                    SLICERSEL_D[2]                    CODINGRESTR_W[2]       CODING       CODING      XXXX XXXX

                                                                                                                                                GAPS_D[2]                                                              RESTR_P[2]   RESTR_D[2]

                                                                                                      SIGMON0      2Eh   0     WUPS                                                SIGMON_EN_W[2]                                   0           XXXX XXX0

                                                                                                                               MODE[2]

                                                                                                      SIGMON1      2Fh   0     EN_                                                 SIGMON_EN_P[2]                                   ACCU_SIG    0XXX XXXX  single-chip

                                                                                                                               PREADET_                                                                                             FAILS_P[2]

                                                                                                                               TIMEOUT[2]

                                                                                                      SIGMON2      30h   0     0                                                   SIGMON_EN_D[2]                                   ACCU_SIG    XXXX XXXX

                                                                                                                                                                                                                                    FAILS_D[2]

                                                                                                      WUPSTO       31h   0     WUPSTIMEOUTPRESC[2]                                              WUPSTIMEOUT[2]                                  XXXX XXXX  sub

                                                                                                      SLICERINITL  32h   0                                                SLICERINITTHR_LO[2]                                                   XXXX XXXX  1 GHz RF receiver

                          © NXP B.V. 2011. All rights reserved.                                       SLICERINITH  33h   0     0                                                           SLICERINITTHR_HI[2]                                  0XXX XXXX                     OL2311

                                                                                                      TIMINGCHK    34h   0     RFU[2]           BROBSLENGTH[2]                        SUBMITTMGERRTH[2]                SGLBITTMGERRTH[2]        XXXX XXXX

                                                                                                      RXCON        35h   0     STATAUTO         AUTO          INV_RX_     CLOCK_RECOV_TC[2]                RX_MAN      RX_CLOCK     RX_DATA_    XXXX XXXX

77 of 133                                                                                                                      SAMPLE[2]        SAMPLE        DATA[2]                                      CHESTER[2]  TRANSP[2]    TRANSP[2]

                                                                                                                        &