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NM24C05FEMT8

器件型号:NM24C05FEMT8
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厂商名称:FAIRCHILD [Fairchild Semiconductor]
厂商官网:http://www.fairchildsemi.com/
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NM24C05FEMT8器件文档内容

                                                                                                                     February 2000                    NM24C04/05 4K-Bit Standard 2-Wire Bus Interface Serial EEPROM

NM24C04/05 4K-Bit Standard 2-Wire Bus
Interface Serial EEPROM

General Description                                                                       Features

The NM24C04/05 devices are 4096 bits of CMOS non-volatile                                 I Extended operating voltage 2.7V 5.5V
electrically erasable memory. These devices conform to all speci-                         I 400 KHz clock frequency (F) at 2.7V - 5.5V
fications in the Standard IIC 2-wire protocol and are designed to                         I 200A active current typical
minimize device pin count, and simplify PC board layout require-
ments.                                                                                          10A standby current typical
                                                                                                1A standby current typical (L)
The upper half (upper 2Kbit) of the memory of the NM24C05 can be                                0.1A standby current typical (LZ)
write protected by connecting the WP pin to VCC. This section of                          I IIC compatible interface
memory then becomes unalterable unless WP is switched to VSS.                                    Provides bi-directional data transfer protocol
                                                                                          I Schmitt trigger inputs
This communications protocol uses CLOCK (SCL) and DATA                                    I Sixteen byte page write mode
I/O (SDA) lines to synchronously clock data between the master                                  Minimizes total write time per byte
(for example a microprocessor) and the slave EEPROM device(s).                            I Self timed write cycle
The Standard IIC protocol allows for a maximum of 16K of                                        Typical write cycle time of 6ms
EEPROM memory which is supported by the Fairchild family in                               I Hardware Write Protect for upper half (NM24C05 only)
2K, 4K, 8K, and 16K devices, allowing the user to configure the                           I Endurance: 1,000,000 data changes
memory as the application requires with any combination of                                I Data retention greater than 40 years
EEPROMs. In order to implement higher EEPROM memory                                       I Packages available: 8-pin DIP, 8-pin SO, and 8-pin TSSOP
densities on the IIC bus, the Extended IIC protocol must be used.                         I Available in three temperature ranges
(Refer to the NM24C32 or NM24C65 datasheets for more infor-                                     - Commercial: 0 to +70C
mation.)                                                                                        - Extended (E): -40 to +85C
                                                                                                - Automotive (V): -40 to +125C
Fairchild EEPROMs are designed and tested for applications requir-
ing high endurance, high reliability and low power consumption.                                                              H.V. GENERATION
                                                                                                                            TIMING &CONTROL
Block Diagram
                                                          START               CONTROL
                                                VCC        STOP                 LOGIC
                                                 VSS      LOGIC
                                                 WP                                       XDEC  E2PROM
                                                SDA       SLAVE ADDRESS                          ARRAY
                                                             REGISTER &
                                                SCL
                                                           COMPARATOR

                                                      A2                      WORD

                                                      A1                      ADDRESS

                                                                              COUNTER

                                                                         R/W                    YDEC

                                                                                          CK

                                                                              DIN               DATA REGISTER  DOUT

1998 Fairchild Semiconductor Corporation                                             1                                         DS500070-1
                                                                                                                     www.fairchildsemi.com

NM24C04/05 Rev. G
Connection Diagrams                                                                                                             NM24C04/05 4K-Bit Standard 2-Wire Bus Interface Serial EEPROM

                    Dual-in-Line Package (N), SO Package (M8) and TSSOP Package (MT8)

                   NC 1                            8 VCC

                   A1 2                            7 NC

                                          NM24C04

                   A2 3                            6 SCL

                   VSS 4                           5 SDA

                                                   DS500070-2

                   See Package Number N08E, M08A and MTC08

Pin Names          Device Address Inputs
                   Ground
            A1,A2  Serial Data I/O
              VSS  Serial Clock Input
             SDA   No Connection
              SCL  Power Supply
              NC
              VCC

                   Dual-in-Line Package (N), SO Package (M8) and TSSOP Package (MT8)

                   NC 1                            8 VCC

                   A1 2                            7 WP

                                          NM24C05

                   A2 3                            6 SCL

                   VSS 4                           5 SDA

                                                                                             DS500070-3

                   See Package Number N08E, M08A and MTC08

Pin Names          Device Address Inputs
                   Ground
            A1,A2  Serial Data I/O
              VSS  Serial Clock input
             SDA   Write Protect
              SCL  Power Supply
              WP   No Connection
              VCC
              NC

                                          2                                                              www.fairchildsemi.com

NM24C04/05 Rev. G
Ordering Information                        Letter Description             NM24C04/05 4K-Bit Standard 2-Wire Bus Interface Serial EEPROM
NM 24 C XX F LZ E XXX

                       Package              N      8-pin DIP
                                            M8     8-pin SOIC
                                            MT8    8-pin TSSOP

                       Temp. Range          None   0 to 70C
                                            V      -40 to +125C
                                            E      -40 to +85C

                   Voltage Operating Range  Blank  4.5V to 5.5V
                                            L      2.7V to 5.5V
                                            LZ     2.7V to 5.5V and
                                                   <1A Standby Current
                   SCL Clock Frequency      Blank
                                            F      100KHz
                                                   400KHz
                       Density 04
                                        05         4K
                                                   4K with Write Protect
                                            C
                                                   CMOS Technology
                       Interface 24
                                                   IIC
                                            NM
                                                   Fairchild Non-Volatile
                                                   Memory

                   3                               www.fairchildsemi.com

NM24C04/05 Rev. G
Product Specifications                                                                                                                                        NM24C04/05 4K-Bit Standard 2-Wire Bus Interface Serial EEPROM

Absolute Maximum Ratings                                                       Operating Conditions

Ambient Storage Temperature                65C to +150C                     Ambient Operating Temperature
                                                                                     NM24C04/05
All Input or Output Voltages               6.5V to 0.3V                             NM24C04E/05E                                          0C to +70C
      with Respect to Ground                                                         NM24C04V/05V                                       -40C to +85C
                                                                                                                                       -40C to +125C
Lead Temperature                                   +300C                      Positive Power Supply
      (Soldering, 10 seconds)                                                        NM24C04/05                                             4.5V to 5.5V
                                                                                     NM24C04L/05L                                           2.7V to 5.5V
ESD Rating                                         2000V min.                        NM24C04LZ/05LZ                                         2.7V to 5.5V

DC Electrical Characteristics (2.7V to 5.5V)

Symbol             Parameter                            Test Conditions                          Limits                                           Units
                                                                                           Min    Typ
    ICCA                                                                                                                               Max          mA
     ISB           Active Power Supply Current fSCL = 400 KHz                                   (Note 1)
                                                            fSCL = 100 KHz                                                              1.0         A
     ILI                                                                                            0.2                                             A
     ILO                                                                                                                                            A
    VIL            Standby Current         VIN = GND    VCC = 2.7V - 5.5V                                                         10   50           A
    VIH                                    or VCC       VCC = 2.7V - 5.5V (L)                                                                       A
    VOL                                                 VCC = 2.7V - 4.5V (LZ)                                                    1    10            V
                                                                                                                                                     V
                                                                                                                                  0.1  1             V

                   Input Leakage Current   VIN = GND to VCC                                                                       0.1  1

                   Output Leakage Current  VOUT = GND to VCC                                                                      0.1  1

                   Input Low Voltage                                              0.3                                                 VCC x 0.3
                                                                                                                                       VCC + 0.5
                   Input High Voltage                                             VCC x 0.7
                   Output Low Voltage                                                                                                      0.4
                                           IOL = 3 mA

Capacitance TA = +25C, f = 100/400 KHz, VCC = 5V (Note 2)

Symbol                         Test                     Conditions Max Units

CI/O               Input/Output Capacitance (SDA)       VI/O = 0V              8  pF

CIN                Input Capacitance (A0, A1, A2, SCL)  VIN = 0V               6  pF

Note 1: Typical values are TA = 25C and nominal supply voltage of 5V for 4.5V-5.5V operation and at 3V for 2.7V-4.5V operation.
Note 2: This parameter is periodically sampled and not 100% tested.

                                                                            4                                                          www.fairchildsemi.com

NM24C04/05 Rev. G
AC Test Conditions               VCC x 0.1 to VCC x 0.9                                            AC Testing Input/Output Waveforms            0.7VCC                         NM24C04/05 4K-Bit Standard 2-Wire Bus Interface Serial EEPROM
                                 10 ns                                                                                                          0.3VCC
   Input Pulse Levels                                                                              0.9VCC
                                                                                                   0.1VCC                                DS500070-4
   Input Rise and Fall Times

Input & Output Timing Levels VCC x 0.3 to VCC x 0.7

Output Load                      1 TTL Gate and CL = 100 pF

Read and Write Cycle Limits (Standard and Low VCC Range 2.7V - 5.5V)

Symbol                  Parameter                                                               100 KHz                    400 KHz       Units

                                                                                       Min               Max      Min      Max            KHz

fSCL               SCL Clock Frequency                                                                   100                        400     ns

TI                 Noise Suppression Time Constant at                                                                                       s
                                                                                                                                            s
                   SCL, SDA Inputs (Minimum VIN                                                          100                        50
                                                                                                                                            s
                   Pulse width)                                                                                                             s
                                                                                                                                            s
tAA                SCL Low to SDA Data Out Valid                                       0.3               3.5      0.1               0.9     s

tBUF               Time the Bus Must Be Free before                                    4.7                        1.3                       ns
                                                                                                                                            ns
                   a New Transmission Can Start                                                                                             s
                                                                                                                                            ns
tHD:STA            Start Condition Hold Time                                           4.0                        0.6                       s
                                                                                                                                            ns
tLOW               Clock Low Period                                                    4.7                        1.5                      ms

tHIGH              Clock High Period                                                   4.0                        0.6

tSU:STA            Start Condition Setup Time                                          4.7                        0.6

                   (for a Repeated Start Condition)

tHD:DAT            Data in Hold Time                                                   20                         20

tSU:DAT            Data in Setup Time                                                  250                        100

tR                 SDA and SCL Rise Time                                                                     1                      0.3

tF                 SDA and SCL Fall Time                                                                 300                        300

tSU:STO            Stop Condition Setup Time                                           4.7                        0.6

tDH                Data Out Hold Time                                                  300                        50

tWR                Write Cycle Time - NM24C04/05                                                         10                         10

(Note 3)           - NM24C04/05L, NM24C04/05LZ                                                           15                         15

Note 3: The write cycle time (tWR) is the time from a valid stop condition of a write sequence to the end of the internal erase/program cycle. During the write cycle, the
NM24C04/05 bus interface circuits are disabled, SDA is allowed to remain high per the bus-level pull-up resistor, and the device does not respond to its slave address. Refer

"Write Cycle Timing" diagram.

Bus Timing

                                          tF                                                             tR

                                                                                       tHIGH

                                                tLOW                                               tLOW

                   SCL

                        tSU:STA                                                        tHD:DAT           tSU:DAT  tSU:STO

                   SDA                 tHD:STA

                   ;;IN                                                                                                    tBUF
                                                                                  tAA
                   SDA                                                                             tDH
                   OUT
                                                                                                                                         DS500070-5

                                                                                                5                                        www.fairchildsemi.com

NM24C04/05 Rev. G
Write Cycle Timing                                                                                                                                                      NM24C04/05 4K-Bit Standard 2-Wire Bus Interface Serial EEPROM

       SCL

       SDA                    8th BIT  ACK

                         WORD n                                     tWR

                                                     STOP                                                           START
                                                 CONDITION                                                       CONDITION

Note:  The write cycle time (tWR) is the time from a valid stop condition of a write sequence to the end of the internal erase/program cycle.

                                                                                                                                                    DS500070-6

Typical System Configuration

                                                                                                                               VCC             VCC

            SDA
            SCL

                            Master       Slave       Slave             Master                                                Master
                         Transmitter/  Receiver  Transmitter/       Transmitter                                           Transmitter/

                           Receiver                Receiver                                                                 Receiver

Note: Due to open drain configuration of SDA and SCL, a bus-level pull-up resistor is called for, (typical value = 4.7k)                                    DS500070-7

Example of 16K of Memory on 2-Wire Bus                                                                                                         VCC

Note:  The SDA pull-up resistor is required due to the open-drain/open collector output of IIC bus devices.
       The SCL pull-up resistor is recommended because of the normal SCL line inactive 'high' state.
       It is recommended that the total line capacitance be less than 400pF                                                    VCC

                    SDA  VCC           VCC                     VCC                                               VCC
                    SCL
                         NM24C02/03    NM24C02/03              NM24C04/05                                        NM24C08/09
             Device
                         A0 A1 A2 VSS  A0 A1 A2 VSS                A1 A2 VSS                                               A2 VSS
             NM24C02/03
             NM24C04/05  To To To       To To To                To To                                                      To                       DS500070-8
             NM24C08/09  VSS VSS VSS   VCC VSS VSS             VCC VSS                                                    VCC
             NM24C16/17
                                       Address Pins Present                                                               Memory Size          # of Page
NM24C04/05 Rev. G                                                                                                                               Blocks
                              A0                 A1                 A2                                                         2048 Bits
                                                                                                                               4096 Bits              1
                              Yes                Yes                Yes                                                        8192 Bits              2
                                                                                                                             16,384 Bits              4
                              No                 Yes                Yes                                                                               8

                              No                 No                 Yes

                              No                 No                                                          No

                                                      6                                                                                        www.fairchildsemi.com
Background Information (IIC Bus)                                           Acknowledge                                                           NM24C04/05 4K-Bit Standard 2-Wire Bus Interface Serial EEPROM

IIC bus allows synchronous bi-directional communication be-                Acknowledge is an active LOW pulse on the SDA line driven by an
tween a TRANSMITTER and a RECEIVER using a Clock signal                    addressed receiver to the addressing transmitter to indicate
(SCL) and a Data signal (SDA). Additionally there are up to three          receipt of 8-bits of data. The receiver provides an ACK pulse for
Address signals (A2, A1 and A0) which collectively serve as "chip          every 8-bits of data received. This handshake mechanism is done
select signal" to a device (example EEPROM) on the IIC bus.                as follows: After transmitting 8-bits of data, the transmitter re-
                                                                           leases the SDA line and waits for the ACK pulse. The addressed
All communication on the IIC bus must be started with a valid              receiver, if present, drives the ACK pulse on the SDA line during
START condition (by a MASTER), followed by transmittal (by the             the 9th clock and releases the SDA line back (to the transmitter).
MASTER) of byte(s) of information (Address/Data). For every byte           Refer Figure 3.
of information received, the addressed RECEIVER provides a valid
ACKNOWLEDGE pulse to further continue the communication                    Array Address
unless the RECEIVER intends to discontinue the communication.
Depending on the direction of transfer (Write or Read), the RE-            Array address is an 8-bit information containing the address of a
CEIVER can be a SLAVE or the MASTER. A typical IIC communi-                memory location to be selected within a page block of the device.
cation concludes with a STOP condition (by the MASTER).
                                                                           16K bit Addressing Limitation:
Addressing an EEPROM memory location involves sending a
command string with the following information:                             Standard IIC specification limits the maximum size of EEPROM
                                                                           memory on the bus to 16K bits. This limitation is due to the
[DEVICE TYPE]--[DEVICE/PAGE BLOCK SELECTION]--[R/W                         addressing protocol implemented which consists of the 8-bit Slave
BIT]--{acknowledge pulse}--[ARRAY ADDRESS]                                 Address and an additional 8-bit field called Array Address. This
                                                                           Array Address selects 1 out of 256 locations (28=256). Since the
Slave Address                                                              data format of IIC specification is 8-bit wide, a total of 256 x 8 =
                                                                           2048 = 2K bit now becomes addressable by this 8-bit Array
Slave Address is an 8-bit information consisting of a Device type          Address. This 2K bit is typically referred as a "Page Block".
field (4bits), Device/Page block selection field (3bits) and Read/         Combining this 8-bit Array Address with the 3-bit Device/Page
Write bit (1bit).                                                          address (part of Slave Address) allows a maximum of 8 pages
                                                                           (23=8) of memory that can be addressed. Since each page is 2K
Slave Address Format                                                       bit in size, 8 x 2K bit = 16K bit is the maximum size of memory that
                                                                           is addressable on the Standard IIC bus. This 16Kb of memory can
   Device Type     Device/Page Block                                       be in the form of a single 16Kb EEPROM device or multiple
     Identifier          Selection                                         EEPROMs of varying density (in 2Kb multiples) to a maximum
                                                                           total of 16Kb. To address the needs of systems that require more
1  0 1 0 A2 A1 A0 R/W (LSB)                                                than 16Kb on the IIC bus, a different specification called "Ex-
                                                                           tended IIC Specification" is used. Please refer to NM24C32xx
                                                                           Datasheet for more information on Extended IIC Specification.

                                      DS500070-9                                        DEFINITIONS

Device Type                                                                                   8 bits (byte) of data

IIC bus is designed to support a variety of devices such as RAMs,          WORD               16 sequential byte locations
EPROMs etc., along with EEPROMS. Hence to properly identify                PAGE               starting at a 16-byte address
various devices on the IIC bus, a 4-bit "Device Type" identifier                              boundary, that may be pro-
string is used. For EEPROMS, this 4-bit string is 1-0-1-0. Every IIC       PAGE BLOCK         grammed during a "page write"
device on the bus internally compares this 4-bit string to its own                            programming cycle
"Device Type" string to ensure proper device selection.                    MASTER
                                                                           SLAVE              2048 (2K) bits organized into 16
Device/Page Block Selection                                                TRANSMITTER        pages of addressable memory. (8
                                                                           RECEIVER           bits) x (16 bytes) x (16 pages) =
When multiple devices of the same type (e.g. multiple EEPROMS)                                2048 bits
are present on the IIC bus, then the A2, A1 and A0 address
information bits are also used as part of the Slave Address. Every                            Any IIC device CONTROLLING the
IIC device on the bus internally compares this 3-bit string to its own                        transfer of data (such as a
physical configuration (A2, A1 and A0 pins) to ensure proper                                  microprocessor)
device selection. This comparison is in addition to the "Device
Type" comparison. In addition to selecting an EEPROM, these 3                                 Device being controlled
bits are also used to select a "page block" within the selected                               (EEPROMs are always considered
EEPROM. Each page block is 2Kbit (256Bytes) in size. Depend-                                  Slaves)
ing on the density, an EEPROM can contain from a minimum of 1
to a maximum of 8 page blocks (in multiples of 2) and selection of                            Device currently SENDING data on
a page block within a device is by using A2, A1 and A0 bits.                                  the bus (may be either a Master or
                                                                                              Slave).
Read/Write Bit
                                                                                              Device currently RECEIVING data
Last bit of the Slave Address indicates if the intended access is                             on the bus (Master or Slave)
Read or Write. If the bit is "1," then the access is Read, whereas
if the bit is "0," then the access is Write.

                                                                        7               www.fairchildsemi.com

NM24C04/05 Rev. G
Pin Descriptions                                                          Device Operation                                                    NM24C04/05 4K-Bit Standard 2-Wire Bus Interface Serial EEPROM

Serial Clock (SCL)                                                        The NM24C04/05 supports a bi-directional bus oriented protocol.
                                                                          The protocol defines any device that sends data onto the bus as
The SCL input is used to clock all data into and out of the device.       a transmitter and the receiving device as the receiver. The device
                                                                          controlling the transfer is the master and the device that is
Serial Data (SDA)                                                         controlled is the slave. The master will always initiate data
                                                                          transfers and provide the clock for both transmit and receive
SDA is a bi-directional pin used to transfer data into and out of the     operations. Therefore, the NM24C04/05 will be considered a
device. It is an open drain output and may be wireORed with any          slave in all applications.
number of open drain or open collector outputs.
                                                                          Clock and Data Conventions
Write Protect (WP) (NM24C05 Only)
                                                                          Data states on the SDA line can change only during SCL LOW.
If tied to VCC, PROGRAM operations onto the upper half (upper             SDA state changes during SCL HIGH are reserved for indicating
2Kbit) of the memory will not be executed. READ operations are            start and stop conditions. Refer to Figure 1 and Figure 2 on next
possible. If tied to VSS, normal operation is enabled, READ/              page.
WRITE over the entire memory is possible.
                                                                          Start Condition
This feature allows the user to assign the upper half of the memory
as ROM which can be protected against accidental programming.             All commands are preceded by the start condition, which is a
When write is disabled, slave address and word address will be            HIGH to LOW transition of SDA when SCL is HIGH. The NM24C04/
acknowledged but data will not be acknowledged.                           05 continuously monitors the SDA and SCL lines for the start
                                                                          condition and will not respond to any command until this condition
This pin has an internal pull-down circuit. However, on systems           has been met.
where write protection is not required it is recommended that this
pin is tied to VSS.                                                       Stop Condition

Device Selection Inputs A2, A1 and A0 (as                                 All communications are terminated by a stop condition, which is a
appropriate)                                                              LOW to HIGH transition of SDA when SCL is HIGH. The stop
                                                                          condition is also used by the NM24C04/05 to place the device in
These inputs collectively serve as "chip select" signal to an             the standby power mode, except when a Write operation is being
EEPROM when multiple EEPROMs are present on the same IIC                  executed, in which case a second stop condition is required after
bus. Hence these inputs, if present, should be connected to VCC           tWR period, to place the device in standby mode.
or VSS in a unique manner to allow proper selection of an EEPROM
amongst multiple EEPROMs. During a typical addressing se-
quence, every EEPROM on the IIC bus compares the configura-
tion of these inputs to the respective 3 bit "Device/Page block
selection" information (part of slave address) to determine a valid
selection. For e.g. if the 3 bit "Device/Page block selection" is 1-
0-1, then the EEPROM whose "Device Selection inputs" (A2, A1
and A0) are connected to VCC-VSS-VCC respectively, is selected.

Depending on the density, only appropriate number of "Device
Selection inputs" are provided on an EEPROM. For every "Device
selection input" that is not present on the device, the correspond-
ing bit in the "Device/Page block selection" field is used to select
a "Page Block" within the device instead of the device itself.
Following table illustrates the above:

EEPROM              Number of   Device Selection Inputs                                 Address Bits
Density           Page Blocks           Provided                                 Selecting Page Block

    2k bit                   1  A0                                        A1  A2                 None
    4k bit                   2                                                                     A0
    8k bit                   4  --                                        A1  A2
   16k bit                   8                                                                A0 and A1
                                --                                        --  A2           A0, A1 and A2

                                --                                        --  --

Note that even when just one EEPROM present on the IIC bus,

these pins should be tied to VCC or VSS to ensure proper termina-
tion.

                                                                       8          www.fairchildsemi.com

NM24C04/05 Rev. G
Data Validity (Figure 1)                                                                                                        NM24C04/05 4K-Bit Standard 2-Wire Bus Interface Serial EEPROM
                        SCL
                        SDA

                             DATA STABLE DATA
                                                      CHANGE

                                                                                                                   DS500070-10

Start and Stop Definition (Figure 2)
                     SCL

                   SDA

                                START                            STOP
                             CONDITION                        CONDITION

                                                                                                                   DS500070-11

Acknowledge Response from Receiver (Figure 3)

                   SCL FROM             1                     8          9

                   MASTER

DATA OUTPUT
            FROM

TRANSMITTER

DATA OUTPUT                                                                                                   tDH
            FROM                                              tAA

     RECEIVER

                                START                            ACKNOWLEDGE
                             CONDITION                                 PULSE

                                                                                                                   DS500070-12

                                           9                                  www.fairchildsemi.com

NM24C04/05 Rev. G
Acknowledge                                                                 Refer the following table for Slave Addresses string details:       NM24C04/05 4K-Bit Standard 2-Wire Bus Interface Serial EEPROM

The NM24C04/05 device will always respond with an acknowl-                  Device A0 A1 A2 Page Page Block
edge after recognition of a start condition and its slave address. If                                      Blocks Addresses
both the device and a write operation have been selected, the
NM24C04/05 will respond with an acknowledge after the receipt               NM24C04/05 P A A  2  0, 1
of each subsequent eight bit byte.
                                                                            A: Refers to a hardware configured Device Address pin.
In the read mode the NM24C04/05 slave will transmit eight bits of           P: Refers to an internal PAGE BLOCK.
data, release the SDA line and monitor the line for an acknowl-
edge. If an acknowledge is detected, NM24C04/05 will continue               All IIC EEPROMs use an internal protocol that defines a PAGE
to transmit data. If an acknowledge is not detected,NM24C04/05              BLOCK size of 2K bits (for Word addresses 0x00 through 0xFF).
will terminate further data transmissions and await the stop                Therefore, address bits A0, A1, or A2 (if designated 'P') are used
condition to return to the standby power mode.                              to access a PAGE BLOCK in conjunction with the Word address
                                                                            used to access any individual data byte.

Device Addressing                                                           The last bit of the slave address defines whether a write or read
                                                                            condition is requested by the master. A '1' indicates that a read
Following a start condition the master must output the address of           operation is to be executed, and a '0' initiates the write mode.
the slave it is accessing. The most significant four bits of the slave
address are those of the device type identifier. This is fixed as           A simple review: After the NM24C04/05 recognizes the start
1010 for all EEPROM devices.                                                condition, the devices interfaced to the IIC bus wait for a slave
                                                                            address to be transmitted over the SDA line. If the transmitted
   Device Type     Device                                                   slave address matches an address of one of the devices, the
     Identifier    Address                                                  designated slave pulls the line LOW with an acknowledge signal
                                                                            and awaits further transmissions.

1  01              0 A2 A1 A0 R/W (LSB)

NM24C04/05                                 Page
                                     Block Address

                                                                        10                       www.fairchildsemi.com

NM24C04/05 Rev. G
Write Operations                                                            Page Write is initiated in the same manner as the Byte Write            NM24C04/05 4K-Bit Standard 2-Wire Bus Interface Serial EEPROM
                                                                            operation; but instead of terminating the cycle after transmitting
BYTE WRITE                                                                  the first data byte, the master can further transmit up to 15 more
                                                                            bytes. After the receipt of each byte, NM24C04/05 will respond
For a write operation a second address field is required which is           with an acknowledge pulse, increment the internal address counter
a word address that is comprised of eight bits and provides access          to the next address and is ready to accept the next data. If the
to any one of the 256 bytes in the selected page of memory. Upon            master should transmit more than sixteen bytes prior to generat-
receipt of the byte address the NM24C04/05 responds with an                 ing the STOP condition, the address counter will "roll over" and
acknowledge and waits for the next eight bits of data, again,               previously written data will be overwritten. As with the Byte Write
responding with an acknowledge. The master then terminates the              operation, all inputs are disabled until completion of the internal
transfer by generating a stop condition, at which time the NM24C04/         write cycle. Refer to Figure 5 for the address, acknowledge and
05 begins the internal write cycle to the nonvolatile memory. While         data transfer sequence.
the internal write cycle is in progress the NM24C04/05 inputs are
disabled, and the device will not respond to any requests from the          Acknowledge Polling
master for the duration of tWR. Refer to Figure 4 for the address,
acknowledge and data transfer sequence.                                     Once the stop condition is issued to indicate the end of the host's
                                                                            write operation the NM24C04/05 initiates the internal write cycle.
PAGE WRITE                                                                  ACK polling can be initiated immediately. This involves issuing the
                                                                            start condition followed by the slave address for a write operation.
To minimize write cycle time, NM24C04/05 offer Page Write                   If the NM24C04/05 is still busy with the write operation no ACK will
feature, by which, up to a maximum of 16 contiguous bytes                   be returned. If the NM24C04/05 has completed the write operation
locations can be programmed all at once (instead of 16 individual           an ACK will be returned and the host can then proceed with the
byte writes). To facilitate this feature, the memory array is orga-         next read or write operation.
nized in terms of "Pages." A Page consists of 16 contiguous byte
locations starting at every 16-Byte address boundary (for ex-               Write Protection (NM24C05 Only)
ample, starting at array address 0x00, 0x10, 0x20 etc.). Page
Write operation limits access to byte locations within a page. In           Programming of the upper half (upper 2Kbit) of the memory will not
other words a single Page Write operation will not cross over to            take place if the WP pin of the NM24C05 is connected to VCC. The
locations on another page but will "roll over" to the beginning of the      NM24C05 will respond to slave and byte addresses; but if the
page whenever end of Page is reached and additional locations               memory accessed is write protected by the WP pin, the NM24C05
are a continued to be accessed. A Page Write operation can be               will not generate an acknowledge after the first byte of data has
initiated to begin at any location within a page (starting address of       been received, and thus the program cycle will not be started when
the Page Write operation need not be the starting address of a              the stop condition is asserted.
Page).

Byte Write (Figure 4)

                                     S

                                     T                                                                          S

                      Bus Activity:  A  SLAVE                             WORD                                  T
                      Master                                            ADDRESS
                                     R ADDRESS                                                   DATA           O
                      SDA Line                                                                A
                                     T                                                        C                 P
                      Bus Activity:                                                           K
                      EEPROM                              A                                                      A
                                                          C                                                      C
                                                          K                                                      K

                                                                                                             DS500070-13

Page Write (Figure 5)

                   S                                                                                                                   S

                   T                                                                                                                   T

Bus Activity:      A  SLAVE             WORD ADDRESS (n)                    DATA n               DATA n + 1
       Master
                   R ADDRESS                                                                                              DATA n + 15  O
   SDA Line
                   T                                                                                                                   P

                                     A                    A                         A                        A                                A
                                                                                                                                              C
Bus Activity:                        C                    C                         C                        C                                K
   EEPROM
                                     K                    K                         K                        K                         DS500070-14

                                                                        11                                                www.fairchildsemi.com

NM24C04/05 Rev. G
Read Operations                                                           master immediately issues another start condition and the slave              NM24C04/05 4K-Bit Standard 2-Wire Bus Interface Serial EEPROM
                                                                          address with the R/W bit set to one. This will be followed by an
Read operations are initiated in the same manner as write                 acknowledge from the NM24C04/05 and then by the eight bit byte.
operations, with the exception that the R/W bit of the slave              The master will not acknowledge the transfer but does generate
address is set to a one. There are three basic read operations:           the stop condition, and therefore the NM24C04/05 discontinues
current address read, random read, and sequential read.                   transmission. Refer to Figure 7 for the address, acknowledge and
                                                                          data transfer sequence.
Current Address Read
                                                                          Sequential Read
Internally the NM24C04/05 contains an address counter that
maintains the address of the last byte accessed, incremented by           Sequential reads can be initiated as either a current address read
one. Therefore, if the last access (either a read or write) was to        or random access read. The first word is transmitted in the same
address n, the next read operation would access data from                 manner as the other read modes; however, the master now
address n + 1. Upon receipt of the slave address with R/W set to          responds with an acknowledge, indicating it requires additional
one, the NM24C04/05 issues an acknowledge and transmits the               data. The NM24C04/05 continues to output data for each ac-
eight bit byte. The master will not acknowledge the transfer but          knowledge received. The read operation is terminated by the
does generate a stop condition, and therefore the NM24C04/05              master not responding with an acknowledge or by generating a
discontinues transmission. Refer to Figure 6 for the sequence of          stop condition.
address, acknowledge and data transfer.
                                                                          The data output is sequential, with the data from address n
Random Read                                                               followed by the data from n + 1. The address counter for read
                                                                          operations increments all word address bits, allowing the entire
Random read operations allow the master to access any memory              memory contents to be serially read during one operation. After
location in a random manner. Prior to issuing the slave address           the entire memory has been read, the counter "rolls over" to the
with the R/W bit set to one, the master must first perform a              beginning of the memory. NM24C04/05 continues to output data
"dummy" write operation. The master issues the start condition,           for each acknowledge received. Refer to Figure 8 for the address,
slave address with the R/W bit set to zero and then the byte              acknowledge, and data transfer sequence.
address it is to read. After the byte address acknowledge, the

Current Address Read (Figure 6)

                                               S

                                               T                                                S

                            Bus Activity:      A     SLAVE                                      T

                            Master             R ADDRESS                                        O

                                               T                                                P

                            SDA Line              101 0             1

                            Bus Activity:                              A                    NO
                            EEPROM
                                                                       C        DATA        A

                                                                       K                    C

                                                                                            K

                                                                                                       DS500070-15

Random Read (Figure 7)

                            S                                                S

                            T                                                T                                                  S

Bus Activity: A                  SLAVE                   WORD                A  SLAVE                                           T
                               ADDRESS
Master                      R                        ADDRESS                 R  ADDRESS                                         O

                            T                                                T                                                  P

SDA Line                                          A                       A                        A                NO

Bus Activity:                                     C                       C                        C  DATA n        A
EEPROM
                                                  K                       K                        K                C

                                                                                                                    K

                                                                                                                               DS500070-16

Sequential Read (Figure 8)

Bus Activity:                                     A                       A                    A                                   S
                                                                                                                                   T
Master              Slave                         C                       C                    C                                   O
                   Address                                                                                                         P
                                                  K                       K                    K

   SDA Line                 A                                                                                                      NO
                                                                                                                                    A
Bus Activity:               C       DATA n +1            DATA n +1              DATA n + 2                          DATA n + x      C
   EEPROM                                                                                                                           K
                            K
                                                                                                                                    DS500070-17

                                                                    12                                                          www.fairchildsemi.com

NM24C04/05 Rev. G
Physical Dimensions inches (millimeters) unless otherwise noted                                                                                                                                                     NM24C04/05 4K-Bit Standard 2-Wire Bus Interface Serial EEPROM

                                                                                                                                                         0.189 - 0.197
                                                                                                                                                        (4.800 - 5.004)

                                                                                                                                  87 65

                                                                                                                                     0.228 - 0.244
                                                                                                                                    (5.791 - 6.198)

                                                                                                            12 34

                                                                                                 Lead #1
                                                                                                 IDENT

                   0.010 - 0.020 x 45           0.150 - 0.157                        0.053 - 0.069
                   (0.254 - 0.508)               (3.810 - 3.988)                      (1.346 - 1.753)

                                                                     8 Max, Typ.                   0.014                                                                0.004 - 0.010
                                                                       All leads                   (0.356)                                                               (0.102 - 0.254)

                   0.0075 - 0.0098          0.04                     0.016 - 0.050                             0.050                                                                Seating
                   (0.190 - 0.249)        (0.102)                    (0.406 - 1.270)                          (1.270)                                                                Plane
                   Typ. All Leads       All lead tips                Typ. All Leads
                                                                                                                Typ                                                      0.014 - 0.020 Typ.
                                                                                                                                                                         (0.356 - 0.508)

                                                 8-Pin Molded Small Outline Package (M8)
                                                              Package Number M08A

                                                 0.114 - 0.122
                                                 (2.90 - 3.10)

                                        8                         5

                                                                                                                                 (4.16) Typ (7.72) Typ

                   0.246 - 0.256                                  0.169 - 0.177           (1.78) Typ
                    (6.25 - 6.5)                                  (4.30 - 4.50)
                                                                                          (0.42) Typ
                               0.123 - 0.128             4
                                (3.13 - 3.30)    Pin #1 IDENT                                                                    (0.65) Typ

                                              1                                           Land pattern recommendation

                   0.0433  Max
                    (1.1)

                                                                                          See detail A                                                                          0.0035 - 0.0079

                                                                     0.002 - 0.006
                                                                     (0.05 - 0.15)

                   0.0256 (0.65)                                     0.0075 - 0.0098                                                                                     Gage
                        Typ.                                           (0.19 - 0.30)                                                                                     plane

                                                                                          0-8

                                                                                         DETAIL A                                Seating                                 0.0075 - 0.0098
                                                                                      Typ. Scale: 40X                             plane                                    (0.19 - 0.25)

                                                                                                                  0.020 - 0.028
                                                                                                                  (0.50 - 0.70)

                   Notes: Unless otherwise specified
                   1. Reference JEDEC registration MO153. Variation AA. Dated 7/93

                                8-Pin Molded Thin Shrink Small Outline Package (MT8)
                                                      Package Number MTC08

                                                                                      13                                                                                                     www.fairchildsemi.com

NM24C04/05 Rev. G
Physical Dimensions inches (millimeters) unless otherwise noted                                                                                                                                                                   NM24C04/05 4K-Bit Standard 2-Wire Bus Interface Serial EEPROM

                                                            0.373 - 0.400
                                                            (9.474 - 10.16)

                                       0.092 DIA                       0.090    0.250 - 0.005           0.032 0.005       87
                                       (2.337)                        (2.286)   (6.35 0.127)          (0.813 0.127)
                                  Pin #1 IDENT                                                                              1
                                                            8765                                                    RAD
                                                                                                                          Option 2
                                                               +                                                  Pin #1
                                                                                                                 IDENT

                                                  Option 1

                                                            1234

                   0.280 MIN                           0.040 Typ.               0.039                           0.145 - 0.200
                   (7.112)         0.030 MAX (1.016)                            (0.991)                         (3.683 - 5.080)
                                   (0.762) 20 1
                   0.300 - 0.320
                   (7.62 - 8.128)

                                                                                          0.130 0.005
                                                                                          (3.302 0.127)

95 5                                          0.065                                   0.125 - 0.140
                                                  (1.651)                                 (3.175 - 3.556)
                                   0.125                                                                        0.020
0.009 - 0.015                                                                   90 4                        (0.508)
(0.229 - 0.381)                    (3.175)                                        Typ
                                     DIA                                                                          Min
                          +0.040    NOM                                                 0.018 0.003
                   0.325 -0.015                                                        (0.457 0.076)
                                                                                0.100 0.010
                          +1.016                                                (2.540 0.254)
                   8.255 -0.381

                                   0.045 0.015                                0.060
                                   (1.143 0.381)                              (1.524)

                                                            0.050
                                                            (1.270)

                                   Molded Dual-In-Line Package (N)
                                          Package Number N08E

Life Support Policy

Fairchild's products are not authorized for use as critical components in life support devices or systems without the express written
approval of the President of Fairchild Semiconductor Corporation. As used herein:

1. Life support devices or systems are devices or systems which,                2. A critical component is any component of a life support device
   (a) are intended for surgical implant into the body, or (b) support             or system whose failure to perform can be reasonably ex-
   or sustain life, and whose failure to perform, when properly                    pected to cause the failure of the life support device or system,
   used in accordance with instructions for use provided in the                    or to affect its safety or effectiveness.
   labeling, can be reasonably expected to result in a significant
   injury to the user.

Fairchild Semiconductor            Fairchild Semiconductor                      Fairchild Semiconductor                   Fairchild Semiconductor
Americas                           Europe                                       Hong Kong                                 Japan Ltd.
Customer Response Center                                                        8/F, Room 808, Empire Centre              4F, Natsume Bldg.
Tel. 1-888-522-5372                               Fax: +44 (0) 1793-856858      68 Mody Road, Tsimshatsui East            2-18-6, Yushima, Bunkyo-ku
                                   Deutsch Tel: +49 (0) 8141-6102-0             Kowloon. Hong Kong                        Tokyo, 113-0034 Japan
                                   English Tel: +44 (0) 1793-856856             Tel; +852-2722-8338                       Tel: 81-3-3818-8840
                                   Franais Tel: +33 (0) 1-6930-3696            Fax: +852-2722-8383                       Fax: 81-3-3818-8841
                                   Italiano Tel: +39 (0) 2-249111-1

Fairchild does not assume any responsibility for use of any circuitry described, no circuit patent licenses are implied and Fairchild reserves the right at any time without notice to change said circuitry and specifications.

                                                                            14                                            www.fairchildsemi.com

NM24C04/05 Rev. G
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