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NJU8725

器件型号:NJU8725
厂商名称:ETC
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CLASS D AMPLIFIER FOR DIGITAL AUDIO

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NJU8725器件文档内容

                                                                                                          NJU8725

                                                                                  PRELIMINARY

                CLASS D AMPLIFIER FOR DIGITAL AUDIO

! GENERAL DESCRIPTION                                                 ! PACKAGE OUTLINE

          The NJU8725 is an 800mW-output class D                                                NJU8725V
       Amplifier featuring 6th  modulation. It includes
       Digital Attenuator, Mute, and De-emphasis circuits. It
       converts Digital source input to PWM signal output
       which is output PWM signal converted to analog
       signal with simple external LC Filter. The NJU8725
       realizes very high power-efficiency by class D
       operation. Therefore, it is suitable for battery-powered
       applications and others.

! FEATURES                                                            ! PIN CONFIGURATION

# Stereo BTL Power Amplifier

# Sixth-order 32fS Over Sampling  & PWM                               VDD      1                          24  F0/DATA

# Internal 8fS Over Sampling Digital Filter                           STBY     2                          23  F1/REQ
# Sampling Frequency : 96kHz (Max.)                                                                       22  F2/SCK
                                                                      TEST     3                              DIN
# De-Emphasis       : 32kHz, 44.1kHz, 48kHz                                                                   VDDR
                                                                      MUTE     4                          21  OUTRP
# System Clock      : 256fS                                                                                   VSSR
# Digital Processing : Attenuator 107step, LOG Curve VDDL                      5                              OUTRN
                                                                                                          20  VDDR
                                                                                                              LRCK
                    : Mute                                            OUTLP    6                          19  BCK

#  Digital Audio Interface : 16bit, 18bit                                VSSL  7                          18  MCK
#                                : I2S, LSB Justified, MSB Justified  OUTLN    8                          17

   Short Circuit Protection                                           VDDL     9                          16

# Operating Voltage : 3.0 to 3.6V

# Driving Voltage   : VDD to 5.25V                                    MODE     10                         15

# C-MOS Technology                                                    RST      11                         14

# Package Outline   : SSOP24                                          VSS      12                         13

! BLOCK DIAGRAM

       VDD          Power On                                                       Short Circuit
       VSS        Reset Circuit                                                     Protection

     RST        Synchronization                      8fS                       32fS 6th                       VDDL
                      Circuit                Over Sampling                           &                        OUTLP
   MCK                                                                                                        VSSL
                          Serial               Digital Filter                     PWM                         VDDL
    LRCK              Audio Data                                                                              OUTLN
      BCK                                                                                                     VSSL
       DIN              Interface                                                                             VDDR
                                                                                                              OUTRP
   MUTE                  System                                                                               VSSR
    STBY                 Control                                                                              VDDR
  MODE                                                                                                        OUTRN
F0/DATA                                                                                                       VSSR
F1/REQ
F2/SCK

                                                                                                              -1-
NJU8725

! TERMINAL DESCRIPTION

No.  SYMBOL    I/O                                     FUNCTION

1        VDD   - Logic Power Supply, VDD=3.3V

2    STBY      I        Standby Control Terminal

                        Low : Standby ON               High : Standby OFF

3    TEST      I        Manufacturer Testing Terminal
                           Normally connect to GND.

4    MUTE      I        Mute Control Terminal

                        Low : Mute ON                  High : Mute OFF

5    VDDL      - Lch Power Supply, VDDL=VDD to 5.0V

6    OUTLP     O Lch Positive Output Terminal

7        VSSL  - Lch Power GND, VSSL=0V

8    OUTLN     O Lch Negative Output Terminal

9    VDDL      - Lch Power Supply, VDDL=VDD to 5.0V

10   MODE      I        Control Mode selection Terminal

                        Low : Parallel Control Mode           High : Serial Control Mode

11   RST       I        Reset Terminal                 High : Reset OFF
                           Low : Reset ON

12       VSS   - Logic Power GND, VSS=0V

13   MCK       I        Master Clock Input Terminal
                           256fS clock inputs this terminal.

14   BCK       I        Serial Audio Data Bit Clock Input Terminal
                           This clock must synchronize with MCK input signal.

15   LRCK      I        L/R Channel Clock Input Terminal
                           This clock must synchronize with MCK input signal.

16   VDDR      - Rch Power Supply, VDDR=VDD to 5.0V

17   OUTRN     O Rch Negative Output Terminal

18   VSSR      - Rch Power GND, VSSR=0V

19   OUTRP     O Rch Positive Output Terminal

20   VDDR      - Rch Power Supply, VDDR=VDD to 5.0V

21       DIN   I Serial Audio Data Input Terminal

                        MODE="Low" : Serial Audio Interface Format Selection Terminal 2

22   F2/SCK    I        MODE="High" : Control Register Data Shift Clock Input Terminal
                           The data is fetched into the control register by rise edge of SCK

                        signal.

23   F1/REQ    I        MODE="Low" : Serial Audio Interface Format Selection Terminal 1
                        MODE="High" : Control Register Data Request Input Terminal

24   F0/DATA   I        MODE="Low" : Serial Audio Interface Format Selection Terminal 0
                        MODE="High" : Control Register Data Input Terminal

! INPUT TERMINAL STRUCTURE                               Inside Circuit

                                                  VDD

                                 Input Terminal
                                                  VSS

-2-
                                                                 NJU8725

! FUNCTIONAL DESCRIPTION

(1) Signal Output
       PWM signals of L channel and R output from OUTLP/LN and OUTRP/RN terminals respectively. These signals

    are converted to analog signal by external 2nd-order or over LC filter. The output driver power supplied from
    VDDL, VDDR, VSSL, and VSSR are required high response power supply against voltage fluctuation like as switching
    regulator because Output THD is effected by power supply stability.

(2) Master Clock
       Master Clock is 256fS clock into MCK terminal for the internal circuit operation clock.

(3) Reset
       "L" level input over than 3ms to the RST terminal is initialization signal to initialize the internal circuit. This

    initialization signal is synchronized with internal clock and executes logical OR with the internal power on reset
    signal. This Reset signal initializes the internal function setting registers also. During initialization, the
    output-drivers output GND level. The reset equivalent circuit is shown bellow.

               RST                                               Internal Reset

Power on Reset      D  D  D  D  D  D  D                       D
               CLK

(About 10kHz)

                          Figure 1. Reset Equivalent Circuit

(4) 8fS Over Sampling Digital Filter
      8fS Over Sampling Digital Filter interpolates Audio data and decreases aliasing noise.
       It realizes Attenuation and De-Emphasis function by serial function control.

(5) 32fS 6th  & PWM
       32fS 6th  & PWM convert from Audio data of the 8fS Over Sampling Digital Filter to the 32fS one bit PWM

    data.

(6) Short Circuit Protection
       Short Circuit Protection protects IC with output terminal of high-impedance condition when output terminal is

    shorted to GND or other output terminal.
       The high-impedance condition is released automatically with master clock input, not released without master

    clock input.

                                                                 -3-
NJU8725

(7) System Control

     (7-1) Standby
             Standby functions by "L" level input to the STBY terminal. In busy of Standby, conditions of digital audio

          format set, attenuation level, de-emphasis, and attenuator operation time are kept and output terminals are
          high-impedance.

(7-2) Control Mode Set
        A control mode as shown below is selected by the MODE terminal.

     MODE          Control Method                       Function          Terminals

        0               Parallel      Digital Audio interface Format Set  F0, F1, F2
        1                Serial       Control Register serial data input  DATA, REQ, SCK

     Parallel  : Digital Audio Interface Format is set directly by using F0, F1, and F2 terminals.
     Serial    : NJU8725 is controlled serial input data by 3-wire serial interface using DATA, REQ, and

                 SCK terminals

     By this setting, the function of F0/DATA, F1/REQ, and F2/SCK are changed.
     Refer to  (8-5)F0,F1,F2  about function of F0, F1, and F2 terminals.
     Refer to  (8)Control Register  about function of DATA, REQ, and SCK terminals.

(7-3) Mute
        Mute functions by "L" signal into the MUTE terminal. In busy of mute, a current attenuation value

     becomes - by internal digital attenuator. And MUTE is stopped by "H" signal into the MUTE terminal, the
     attenuation value returns from - to previous value.

     MUTE          Attenuation Level
                             -
        0
        1               Set Value

MUTE                         1024/fS                           1024/fS
                                            -                                 Set Value
  MCK
Attenuation Value                                         -

                   Set Value

                                   Figure 2. Mute Timing

-4-
                                                                      NJU8725

(8) Serial Audio Data Interface

     (8-1) Input Data Format Selection
             The digital audio interface format is selected out of I2S, MSB Justified or LSB Justified, and 16 bits or 18

          bits data length.

(8-2) Input Timing
        Digital audio signal data into DIN terminal is fetched into the internal shift register by BCK signal rising

     edge. The fetched data in the shift register are transferred by rising edge or falling edge of LRCK as
     shown below:

         Data Format           Rising Edge        Falling Edge
                I2S       Lch Input Register  Rch Input Register
                          Rch Input Register  Lch Input Register
         MSB Justified    Rch Input Register  Lch Input Register

         LSB Justified

BCK and LRCK must be synchronized with MCK.

LRCK               Left Channel                        Right Channel
BCK
  DIN    15 14 13         10                  15 14 13            10

                          Figure 3.1. 16 bits I2S Data Format

                                                       Right Channel

LRCK               Left Channel
BCK

DIN      15 14 13         10                 15 14 13             10    15

                   Figure 3.2. 16 bits MSB Justified Data Format

LRCK                                                   Right Channel
BCK
  DIN 0            Left Channel

                   15 14         3210                  15 14      3210

                   Figure 3.3. 16 bits LSB Justified Data Format

                                                                            -5-
NJU8725

     LRCK                Left Channel                             Right Channel
      BCK
       DIN    17 16 15          10                      17 16 15         10

                                Figure 3.4. 18 bits I2S Data Format

                                                                  Right Channel

     LRCK                Left Channel

     BCK

     DIN      17 16 15          10                      17 16 15         10                     17

                         Figure 3.5. 18 bits MSB Justified Data Format

     LRCK                                                         Right Channel
      BCK
       DIN 0             Left Channel

                         17 16         3210                       17 16  32 10

                         Figure 3.6. 18 bits LSB Justified Data Format

(8-3) Failure of Synchronization Operation

        If the MCK clock fluctuates over than 10 clocks against the LRCK and failure of synchronization is
     detected the attenuation value is set to -. When the LRCK synchronizes with MCK again, the
     attenuation value returns from - to previous level.

     Internal Condition  Normal Operation               Out of Sync.      Normal Operation
     Attenuation Value                   Set Value                                   Set Value
                                                     -
                                                                         1024/fS
              Figure 4. Out of Synchronization Operation

-6-
                                                                                       NJU8725

(9) Control Register
       When Control Mode is set to Serial control by the Mode terminal, the control register sets various modes.

    The Control Data is fetched by the rising edge of F2/SCK and is set into the control register by the rising edge of
    F1/REQ. The latest 8 bits data are valid before the F1/REQ rising pulse.

    F1/REQ

F2/SCK

F0/DATA    B7             B6      B5         B4         B3           B2  B1     B0

                                  Figure 5. Control Register Timing

(9-1) Serial Data Format

B7             B6             B5      B4           B3          B2           B1     B0

        0  ATTN6 ATTN5 ATTN4                     ATTN3      ATTN2        ATTN1  ATTN0
                                                    0           0        DEMP1  DEMP0
        1      0              0       0            F2          F1               MUTE
                                                    0           0           F0
        1      0              0       1             0           0            0    RST
                                                    0           0            0   TEST
        1      0              1       0             0                        0
                                                    0       MUTT2        MUTT1      0
        1      1              0       0                         0            0  MUTT0
                                                                                 TRST
        1      1              0       1

        1      1              1       0

        1      1              1       1

Do not set other data excepting this table.

(9-2) ATTN6 to ATTN0
          When B7 is "0", B0 to B6 set the attenuation data. When attenuation data is set, the attenuation value

       is changed to the target value in the period of transition time set by MUTT0 to MUTT2. The attenuation
       value (ATT) is fixed by following formula.

          When ATT is 14h or less, the attenuator is set - at reset. (When Control Mode is Parallel Control, ATT is
       fixed 0db.)

           ATT=DATA -121[dB]              DATA : attenuation point

           7Fh=6 dB
           7Eh=5dB
           7Dh=4dB

                  :
           79h=0dB

                  :
           16h=-99dB
           15h=-100dB

           14h=-
           13h=-

                  :

           00h=- (initial value)

                                                                                       -7-
NJU8725

(9-3) DEMP0, DEMP1

     DEMP0 and DEMP1 control De-Emphasis on/off and sampling frequency.

            DEMP1           DEMP0                De-Emphasis             Initial Value

                  0             0                         OFF                !

                  0             1                         32kHz

                  1             0                        44.1kHz

                  1             1                         48kHz

(9-4) MUTE

     Mute operation is controlled by the "MUTE" as same as the MUTE terminal control.

               MUTE         Mute Operation                Initial Value

                0               OFF                       !

                1                  ON

(9-5) F0, F1, F2

     F0, F1, and F2 select Digital Audio Interface Format. As same as the F0/DATA, F1/REQ, and F2/SCK

     terminal control.

            F0          F1  F2         Interface Format Bit Length Initial Value

            0           0   0                    I2S                     16             !

            0           0   1          MSB Justified                     16

            0           1   0          LSB Justified                     16
                                                 I2S
            1           0   0                                            18

            1           0   1          MSB Justified                     18

            1           1   0          LSB Justified                     18

(9-6) RST

     When the RST is "1", the control register and inner data (Digital filter, PWM modulator) are initialized.

               RST          Reset Operation              Initial Value

                  0             OFF                       !

                  1                ON

(9-7) TRST

     When the TRST is "1", only inner data (Digital filter, PWM modulator) is initialized.

               TRST         Data Bus Initialize          Initial Value

                  0             OFF                       !

                  1                ON

(9-8) MUTT2 to MUTT0

     MUTT2 to MUTT0 set the attenuator transition time. This transition time is one attenuation step change

     time.

            MUTT2 MUTT1 MUTT0 Operation Time Initial Value

            0           0   0                    1 / fS                  !

            0           0   1                    2 / fS

            0           1   0                    4 / fS

            0           1   1                    8 / fS

            1           0   0                    16 / fS

            1           0   1                    32 / fS

            1           1   0                    64 / fS

            1           1   1                128 / fS

-8-
                                                                                        NJU8725

! ABSOLUTE MAXIMUM RATINGS

                 PARAMETER             SYMBOL                  RATING                (Ta=25C)

     Supply Voltage                       VDD                -0.3 to +4.0                 UNIT
                                          VDDL               -0.5 to +5.5
     Input Voltage                        VDDR               -0.5 to +5.5                   V
     Operating Temperature                 Vin                                              V
     Storage Temperature                  Topr             -0.3 to VDD+0.3                  V
     Power Dissipation SSOP24             Tstg                -40 to +85                    V
                                           PD                -40 to +125                    C
                                                                  600                       C
                                                                                           mW

Note 1) All voltage values are specified as VSS= VSSR= VSSL=0V.
Note 2) If the LSI is used on condition beyond the absolute maximum rating, the LSI may be destroyed. Using

          LSI within electrical characteristics is strongly recommended for normal operation. Use beyond the
          electrical characteristics conditions will cause malfunction and poor reliability.
Note 3) Decoupling capacitors should be connected between VDD-VSS, VDDR-VSSR and VDDL-VSSL due to the
          stabilized operation.

! ELECTRICAL CHARACTERISTICS

                                  (Ta=25C, VDD=VDDL=VDDR=3.3V, fS=44.1kHz, Input Signal=1kHz,
                                     Input Signal Level at Full Scale Output, MCK=256fS, Load Impedance=8,
                                        Measuring Band=20Hz to 20kHz, 2nd-order 28kHz LC Filter (Q=2),

                                                                                  unless otherwise noted)

     PARAMETER                    SYMBOL CONDITIONS        MIN.    TYP.     MAX. UNIT Note

VDDL, VDDR Supply Voltage                                  VDD     -              5.25         V
VDD Supply Voltage
Output Power Efficiency                                    3.0     3.3            3.6          V

                                  Eeff Vo= 0dB             80      -              -            %   4

Output THD                        THD Vo=-6dB              -       -              0.1          %

Output Power                      Po   Vo= 0dB             TBD     800            -     mW/ch

S/N                               SN   A weight            85      90             -            dB

Dynamic Range                     Drange A weight          85      90             -            dB

Channel Separation                Echn EIAJ(1kHz)          60      -              -            dB

Output Level Difference           CHD                      -       -              3            dB
        Between Lch and Rch

Maximum Mute Attenuation MAT                               90      -              -            dB

Passband Response                 PR   20Hz to 20kHz       -       -              1           dB

Power Supply Current              IST  Stopping MCK,       -       -              10           A
                      At Standby       BCK, LRCK, DIN

Power Supply Current              IDD  No-load operating   -       13             20           mA
                    At Operating       No signal inputted

Input Voltage                     VIH                      0.7VDD  -              VDD          V
                                  VIL
                                                           0       -        0.3VDD             V

Input Leakage Current             ILK                      -       -              1.0         A

Note 4)                                OUTL Output Power + OUTR Output Power (W)
                                       VDDL Supply Power + VDDR Supply Power (W)
               Power Efficiency (%) =                                                    100

                                                                                                   -9-
NJU8725

    Note 5) Analog AC Characteristics Test System
             Analog AC characteristics test system is shown in Figure 6. The analog AC characteristics of NJU8725

          is measured with 2nd-order LC LPF on the test board and Filters in the Audio Analyzer.

Digital   Digital Audio  NJU8725                  2nd-order  Filters                          THD
Data                                              LC LPF
            Interface                                                                      Measuring
         Receiver Chip                                                                     Apparatus

                        NJU8725 Evaluation Board             Audio Analyzer

                        Figure 6. Analog AC Characteristics Measurement System

         2nd-order LPF  : fc=28kHz, refer to the LPF on Application Circuit.
         Filters        : 22Hz HPF + 20kHz 10th-order LPF

                         (with the A-Weighting Filter at measuring S/N and Dynamic-range)

- 10 -
                                                                                         NJU8725

! TIMING CHARACTERISTICS                                  tMCKH                tMCKL

    Master Clock Input

           MCK

                                                          (Ta=25C, VDD=VDDL=VDDR=3.3V, unless otherwise noted)

           PARAMETER              SYMBOL           CONDITIONS    MIN.          TYP.      MAX.    UNIT
MCK Frequency                        fMCKI
MCK Pulse Width (H)                 tMCKH          256fS         7.28                 -  27.648  MHz

MCK Pulse Width (L)                 tMCKL                               12            -  -       ns

                                                                        12            -  -       ns

Note 6) tMCKI shows the cycle of the MCK signal.

    Reset Input                                                 tRST

          RST                                             (Ta=25C, VDD=VDDL=VDDR=3.3V, unless otherwise noted)

           PARAMETER              SYMBOL           CONDITIONS    MIN.          TYP.      MAX.    UNIT
Reset Low Level Width                tRST
                                                                        3             -  -       ms

Digital Audio Signal Interface                                        tBCLK

  BCK                    tBLR                tLRB                tBCKL         tBCKH
LRCK

                                        tDS                      tDH
DIN

                                                          (Ta=25C, VDD=VDDL=VDDR=3.3V, unless otherwise noted)

           PARAMETER              SYMBOL           CONDITIONS    MIN.          TYP.      MAX.    UNIT
Audio DAC Sampling Rate
DIN Setup Time                         fS                               28            -  100     KHz
DIN Hold Time                         tDS
BCK Period                            tDH                               20            -  -       ns
BCK Pulse Width (H)                  tBCLK
BCK Pulse Width (L)                  tBCKH                              20            -  -       ns
LRCK Hold Time                       tBCKL
LRCK Setup Time                      tBLR                        1/(128fS)            -  -       ns
                                     tLRB
                                                                        20            -  -       ns

                                                                        20            -  -       ns

                                                                        20            -  -       ns

                                                                        20            -  -       ns

                                                                                                 - 11 -
NJU8725

Control Register Interface                                                               tRQH tREH
                 tRQS

F1/REQ

        tSCH                  tSCL

F2/SCK

              tSCK

        B7              B6          B5   B4  B3                     B2          B1     B0

                        tDAS tDAH

                                         (Ta=25C, VDD=VDDL=VDDR=3.3V, unless otherwise noted)

           PARAMETER          SYMBOL     CONDITIONS  MIN.               TYP.        MAX.   UNIT
F2/SCK Period                    tSCK
F2/SCK Pulse Width (H)           tSCH                2                       -      -      s
F2/SCK Pulse Width (L)           tSCL
F0/DATA Setup Time               tDAS                0.8                     -      -      s
F0/DATA Hold Time                tDAH
F1/REQ Pulse Width (H)           tREH                0.8                     -      -      s
F2/SCK Setup Time               tRQS
F1/REQ Hold Time                tRQH                 0.8                     -      -      s

                                                     0.8                     -      -      s

                                                     1.6                     -      -      s

                                                     0.8                     -      -      s

                                                     0.8                     -      -      s

Input Signal Rise and Fall Time

                                    tUP                                 tDN

                                         (Ta=25C, VDD=VDDL=VDDR=3.3V, unless otherwise noted)

           PARAMETER          SYMBOL     CONDITIONS  MIN.               TYP.        MAX.   UNIT
Rise Time                         tUP
Fall Time                         tDN                -                       -      100    ns

                                                     -                       -      100    ns

Note 7) All timings are based on 30% and 70% voltage level of VDD.

- 12 -
                                                                                       NJU8725

! APPLICATION CIRCUIT

                                                   A915BY-220M is manufactured by TOKO, INC.
                                                   For further information, please refer to its technical papers.

                                         OUTLP 6    A915BY-220M           1.5uF 1.5uF

               0.1uF 1 VDD                         22uH
                        12 VSS
3.3V                                                                                           8
         10uF                                                                                  Speaker

                                         OUTLN 8   22uH            A915BY-220M                 8
                                         OUTRP 19  22uH                                        Speaker
Digital       13  MCK
Audio         14  BCK          NJU8725                                   1.5uF 1.5uF  Switching
Data          15  LRCK                                                                Regulator
               21  DIN
Mode
Control        10  MODE                  OUTRN 17  22uH
               24  F0/DATA                 VDDL 5
                   F1/REQ                  VDDL 9   A915BY-220M
               23  F2/SCK
               22  RST                                             100uF
               11  STBY
                   MUTE                  VSSL 7
                2
                4                                     2.2uF 2.2uF

                                                                   2.2uF

               3 TEST                    VDDR 20
                                         VDDR 16

                                         VSSR
                                                 18 2.2uF 2.2uF

Note 8) De-coupling capacitors must be connected between each power supply pin and GND pin.
Note 9) The power supply for VDDL and VDDR require fast driving response performance such as a switching

          regulator for THD.
Note 10) The above circuit shows only application example and does not guarantee the any electrical

          characteristics. Therefore, please consider and check the circuit carefully to fit your application.

                                                                   [CAUTION]
                                                                    The specifications on this databook are only
                                                                   given for information , without any guarantee
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                                                                   application circuits in this databook are
                                                                   described only to show representative usages
                                                                   of the product and not intended for the
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                                                                   the industrial rights.

                                                                                                 - 13 -
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