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NCP4305DDR2G

器件型号:NCP4305DDR2G
器件类别:半导体    电源管理   
厂商名称:ON Semiconductor
厂商官网:http://www.onsemi.cn
标准:
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器件描述

Switching Controllers SECONDARY SIDE SYNCHRONOU

参数
产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
ON Semiconductor
产品种类:
Product Category:
Switching Controllers
RoHS:YES
封装 / 箱体:
Package / Case:
SOIC-8
封装:
Packaging:
Cut Tape
封装:
Packaging:
Reel
商标:
Brand:
ON Semiconductor
Moisture Sensitive:Yes
产品类型:
Product Type:
Switching Controllers
工厂包装数量:
Factory Pack Quantity:
2500
子类别:
Subcategory:
PMIC - Power Management ICs
单位重量:
Unit Weight:
0.002540 oz

NCP4305DDR2G器件文档内容

NCP4305

Secondary Side

Synchronous Rectification

Driver for High Efficiency

SMPS Topologies

   The NCP4305 is high performance driver tailored to control a                                       www.onsemi.com

synchronous rectification MOSFET in switch mode power supplies.

Thanks to its high performance drivers and versatility, it can be used in                                                MARKING

various topologies such as DCM or CCM flyback, quasi resonant                                                         DIAGRAMS

flyback, forward and half bridge resonant LLC.                                                8                       8

   The combination of externally adjustable minimum off-time and                                      1                  NCP4305x

on-time blanking periods helps to fight the ringing induced by the PCB                        SOIC−8                        ALYW G

layout and other parasitic elements. A reliable and noise less operation                      D SUFFIX                        G

of the SR system is insured due to the Self Synchronization feature. The                      CASE 751                1

NCP4305 also utilizes Kelvin connection of the driver to the MOSFET

to achieve high efficiency operation at full load and utilizes a light load

detection architecture to achieve high efficiency at light load.                                   1                          4305x

   The precise turn−off threshold, extremely low turn−off delay time                               DFN8                       ALYWG

and high sink current capability of the driver allow the maximum                        MN SUFFIX                             G

synchronous  rectification  MOSFET                 conduction  time  and  enables       CASE 488AF

maximum SMPS efficiency. The high accuracy driver and 5 V gate

clamp enables the use of GaN FETs.

Features                                                                                                                 1

• Self−Contained Control of Synchronous Rectifier in CCM, DCM and                                                             5xMG

                                                                                              WDFN8                           G

   QR for Flyback, Forward or LLC Applications                                                MT SUFFIX

• Precise True Secondary Zero Current Detection                                         CASE 511AT

• Typically 12 ns Turn off Delay from Current Sense Input to Driver                           4305x      = Specific Device Code

•  Rugged Current Sense Pin (up to 200 V)                                                                x = A, B, C, D or Q

•                                                                                             A          = Assembly Location

   Ultrafast Turn−off Trigger Interface/Disable Input (7.5 ns)                                L          = Wafer Lot

•  Adjustable Minimum ON−Time                                                                 Y          = Year

•  Adjustable Minimum OFF-Time with Ringing Detection                                         W          = Work Week

                                                                                              M          = Date Code

•  Adjustable Maximum ON−Time for CCM Controlling of Primary                                  G          = Pb−Free Package

   QR Controller                                                                        (Note: Microdot may be in either location)

• Improved Robust Self Synchronization Capability

• 8 A / 4 A Peak Current Sink / Source Drive Capability                                       ORDERING INFORMATION

• Operating Voltage Range up to VCC = 35 V                                         See detailed ordering and shipping information on page 49 of

• Automatic Light−load & Disable Mode                                              this data sheet.

•  Adaptive Gate Drive Clamp                                                 Typical Applications

•  GaN Transistor Driving Capability (options A and C)                       • Notebook Adapters

•  Low Startup and Disable Current Consumption                               • High Power Density AC/DC Power Supplies (Cell

•  Maximum Operation Frequency up to 1 MHz                                   Phone Chargers)

•  SOIC-8 and DFN−8 (4x4) and WDFN8 (2x2) Packages                           • LCD TVs

•  These are Pb−Free Devices                                                 • All SMPS with High Efficiency Requirements

©  Semiconductor Components Industries, LLC, 2016                         1                                      Publication Order Number:

June, 2016 − Rev. 3                                                                                                           NCP4305/D
NCP4305

Figure 1. Typical Application Example − LLC Converter with Optional LLD and Trigger Utilization

Figure 2. Typical Application Example − DCM, CCM or QR Flyback Converter with optional LLD and Disabled

TRIG

www.onsemi.com

2
                                                       NCP4305

Figure  3.  Typical  Application  Example  −  Primary  Side Flyback Converter   with   optional  LLD   and  Disabled  TRIG

Figure  4.  Typical  Application  Example     −  QR Converter − Capability  to  Force  Primary   into  CCM  Under  Heavy

                                                 Loads utilizing MAX−TON

                                                 www.onsemi.com

                                                       3
                                                              NCP4305

PIN FUNCTION     DESCRIPTION

ver. A, B, C, D  ver. Q       Pin Name                                            Description

1                1            VCC                Supply voltage pin

2                2            MIN_TOFF           Adjust the minimum off time period by connecting resistor to ground.

3                3            MIN_TON            Adjust the minimum on time period by connecting resistor to ground.

4                4            LLD                This input modulates the driver clamp level and/or turns the driver off during light load

                                                 conditions.

5                −            TRIG/DIS           Ultrafast turn−off input that can be used to turn off the SR MOSFET in CCM applica-

                                                 tions in order to improve efficiency. Activates disable mode if pulled−up for more than

                                                 100 ms.

6                6            CS                 Current sense pin detects if the current flows through the SR MOSFET and/or its body

                                                 diode. Basic turn−off detection threshold is 0 mV. A resistor in series with this pin can

                                                 decrease the turn off threshold if needed.

7                7            GND                Ground connection for the SR MOSFET driver and VCC decoupling capacitor. Ground

                                                 connection for minimum on and off time adjust resistors, LLD and trigger inputs.

                                                 GND pin should be wired directly to the SR MOSFET source terminal/soldering point

                                                 using Kelvin connection. DFN8 exposed flag should be connected to GND

8                8            DRV                Driver output for the SR MOSFET

−                5            MAX_TON            Adjust the maximum on time period by connecting resistor to ground.

MIN_TON                                          ELAPSED                                                    Disable detection               LLD

                         ADJ                                                                 DISABLE        &

                              Minimum ON time                                                               V DRV clamp

                              generator                                                                     modulation

                                                 EN

                                                                                                                       V_DRV

                                                                                                                       control

                 VDD

                      100mA                      CS_ON                                                                          DRV  Out    DRV

   CS                                                                                                       DRIVER

                              CS                 CS_OFF

                              detection          CS_RESET                                    Control logic

                                                                                                                                VDD

                                          RESET

MIN_TOFF                 ADJ

                              Minimum OFF        ELAPSED

                              time generator     EN                                            DISABLE      VCC managment                   VCC

                                                                                                                       UVLO

                                                                        TRIG      DISABLE

TRIG/ DISABLE                                                                     Disable detection                                         GND

                 10   A            Vtrig

                              Figure 5. Internal Circuit Architecture − NCP4305A, B, C, D

                                                          www.onsemi.com

                                                                     4
                                                               NCP4305

                                                   ELAPSED                                                  Disable detection

                                                                                 DISABLE                             &                      LLD

    MIN_TON                ADJ    Minimum ON time                                                           V DRV clamp

                                  generator                                                                          modulation

                                                   EN

                                                                                                                     V_DRV

                                                                                                                     control

                    VDD

                           100mA                   CS_ON                                                                          DRV  Out  DRV

    CS                                                                                                               DRIVER

                                  CS               CS_OFF

                                  detection        CS_RESET                      Control logic

                                                                                                                                  VDD

                                      RESET

    MIN_TOFF               ADJ    Minimum OFF      ELAPSED

                                  time generator   EN                                                                VCC managment          VCC

                                                                                                            DISABLE  UVLO

                                                   ELAPSED

    MAX_TON                ADJ    Maximum ON time

                                  generator                                                                                                 GND

                                                   EN

                           Figure 6. Internal Circuit Architecture − NCP4305Q (CCM QR) with MAX_TON

    ABSOLUTE MAXIMUM RATINGS

                                  Rating                                         Symbol                              Value                  Unit

    Supply Voltage                                                               VCC                                 −0.3 to 37.0           V

    TRIG/DIS, MIN_TON, MIN_TOFF, MAX_TON, LLD Input Voltage                      VTRIG/DIS,                          −0.3 to VCC            V

                                                                                 VMIN_TON,

                                                                                 VMIN_TOFF,

                                                                                 VMAX_TON, VLLD

    Driver Output Voltage                                                        VDRV                                −0.3 to 17.0           V

    Current Sense Input Voltage                                                  VCS                                 −4 to 200              V

    Current Sense Dynamic Input Voltage (tPW = 200 ns)                           VCS_DYN                             −10 to 200             V

    MIN_TON, MIN_TOFF, MAX_TON, LLD, TRIG Input Current                          IMIN_TON, IMIN_TOFF,                −10 to 10              mA

                                                                                 IMAX_TON, ILLD, ITRIG

    Junction to Air Thermal Resistance, 1 oz 1 in2 Copper Area, SOIC8            RqJ−A_SOIC8                                 160            °C/W

    Junction to Air Thermal Resistance, 1 oz 1 in2 Copper Area, DFN8             RqJ−A_DFN8                                  80             °C/W

    Junction to Air Thermal Resistance, 1 oz 1 in2 Copper Area, WDFN8            RqJ−A_WDFN8                                 160            °C/W

    Maximum Junction Temperature                                                 TJMAX                                       150            °C

    Storage Temperature                                                          TSTG                                −60 to 150             °C

    ESD Capability, Human Body Model, Except Pin 6, per JESD22−A114E             ESDHBM                                 2000                V

    ESD Capability, Human Body Model, Pin 6, per JESD22−A114E                    ESDHBM                                 1000                V

    ESD Capability, Machine Model, per JESD22−A115−A                             ESDMM                                       200            V

    ESD Capability, Charged Device Model, Except Pin 6, per JESD22−C101F         ESDCDM                                      750            V

    ESD Capability, Charged Device Model, Pin 6, per JESD22−C101F                ESDCDM                                      250            V

Stresses exceeding those listed in the Maximum Ratings table may damage the device. If any of these limits  are      exceeded, device       functionality

should not be assumed, damage may occur and reliability may be affected.

1.  This device meets latch−up tests defined by JEDEC Standard JESD78D Class I.

                                                            www.onsemi.com

                                                                       5
                                                            NCP4305

RECOMMENDED OPERATING CONDITIONS

                                Parameter                                         Symbol        Min                   Max                  Unit

Maximum Operating Input Voltage                                                      VCC                                  35                  V

Operating Junction Temperature                                                       TJ         −40                      125               °C

Functional operation above the stresses listed in the Recommended Operating Ranges is not implied. Extended exposure to stresses beyond

the Recommended Operating Ranges limits may affect device reliability.

ELECTRICAL CHARACTERISTICS

−40°C ≤ TJ ≤ 125°C; VCC = 12 V; CDRV = 0 nF; RMIN_TON = RMIN_TOFF = 10 kW; VTRIG/DIS = 0 V; VLLD         =  0 V; VCS  = −1  to  +4 V; fCS  =

100 kHz, DCCS = 50%, unless otherwise noted. Typical values are at TJ = +25°C

          Parameter                               Test Conditions                           Symbol          Min       Typ       Max        Unit

SUPPLY SECTION

VCC UVLO  (ver. B & C)            VCC rising                                                VCCON           8.3       8.8       9.4           V

                                  VCC falling                                               VCCOFF          7.3       7.8       8.3

VCC UVLO Hysteresis (ver. B & C)                                                            VCCHYS                    1.0                     V

VCC UVLO  (ver. A, D & Q)         VCC rising                                                VCCON           4.20      4.45      4.80          V

                                  VCC falling                                               VCCOFF          3.70      3.95      4.20

VCC UVLO Hysteresis                                                                         VCCHYS                    0.5                     V

(ver. A, D & Q)

Start−up Delay                    VCC rising from 0 to VCCON + 1        V  @   tr = 10  ms  tSTART_DEL                75        125           ms

Current Consumption,              CLOAD = 0 nF, fSW = 500 kHz              A,  C            ICC             3.3       4.0       5.6        mA

RMIN_TON = RMIN_TOFF = 0 kW                                                B,  D, Q                         3.8       4.5       6.0

                                  CLOAD = 0 nF, fSW = 500 kHz,             A,  C                            3.0       4.0       5.6

                                  WDFN                                     B,  D, Q                         3.5       4.5       6.0

                                  CLOAD = 1 nF, fSW = 500 kHz              A,  C                            4.5       6.0       7.5

                                                                           B,  D, Q                         7.7       9.0       10.7

                                  CLOAD = 10 nF, fSW = 500 kHz             A,  C                            20        25        30

                                                                           B,  D, Q                         40        50        60

Current Consumption               No switching, VCS = 0 V,                                  ICC             1.5       2.0       2.5        mA

                                  RMIN_TON = RMIN_TOFF = 0 k

Current Consumption below UVLO    No switching, VCC = VCCOFF – 0.1 V, VCS = 0 V             ICC_UVLO                  75        125           mA

Current Consumption in Disable    VLLD = VCC − 0.1 V, VCS = 0 V                             ICC_DIS         40        55        70            mA

Mode                              VTRIG = 5 V, VLLD = VCC – 3 V, VCS = 0 V                                  45        65        80

DRIVER OUTPUT

Output Voltage Rise−Time          CLOAD = 10 nF, 10% to 90% VDRVMAX                         tr                        40        55            ns

Output Voltage Fall−Time          CLOAD = 10 nF, 90% to 10% VDRVMAX                         tf                        20        35            ns

Driver Source Resistance                                                                    RDRV_SOURCE               1.2                     W

Driver Sink Resistance                                                                      RDRV_SINK                 0.5                     W

Output Peak Source Current                                                                  IDRV_SOURCE               4                       A

Output Peak Sink Current                                                                    IDRV_SINK                 8                       A

Maximum Driver Output Voltage     VCC = 35 V, CLOAD > 1 nF, VLLD = 0 V,                     VDRVMAX         9.0       9.5       10.5          V

                                  (ver. B, D and Q)

                                  VCC = 35 V, CLOAD > 1 nF, VLLD = 0 V, (ver. A, C)                         4.3       4.7       5.5

Minimum Driver Output Voltage     VCC = VCCOFF + 200 mV, VLLD = 0 V, (ver. B)               VDRVMIN         7.2       7.8       8.5           V

                                  VCC = VCCOFF + 200 mV, VLLD = 0 V, (ver. C)                               4.2       4.7       5.3

                                  VCC = VCCOFF + 200 mV, VLLD = 0 V,                                        3.6       4.0       4.4

                                  (ver. A, D, Q)

Minimum Driver Output Voltage     VLLD = VCC − VLLDREC V                                    VDRVLLDMIN      0.0       0.4       1.2           V

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                                                                        6
                                                          NCP4305

ELECTRICAL CHARACTERISTICS

−40°C ≤ TJ ≤ 125°C; VCC = 12 V; CDRV = 0 nF; RMIN_TON = RMIN_TOFF = 10 kW; VTRIG/DIS = 0 V; VLLD = 0 V; VCS = −1 to +4 V; fCS =

100 kHz, DCCS = 50%, unless otherwise noted. Typical values are at TJ = +25°C

           Parameter                               Test Conditions                     Symbol                 Min      Typ   Max         Unit

CS INPUT

Total Propagation Delay From CS    VCS goes down from 4 to −1 V, tf_CS = 5 ns          tPD_ON                          35    60          ns

to DRV Output On

Total Propagation Delay From CS    VCS goes up from −1 to 4 V, tr_CS = 5 ns            tPD_OFF                         12    23          ns

to DRV Output Off

CS Bias Current                    VCS = −20 mV                                        ICS                    −105     −100  −95         mA

Turn On CS Threshold Voltage                                                           VTH_CS_ON              −120     −75   −40         mV

Turn Off CS Threshold Voltage      Guaranteed by Design                                VTH_CS_OFF             −1             0           mV

Turn Off Timer Reset Threshold                                                         VTH_CS_RESET           0.42     0.48  0.54        V

Voltage

CS Leakage Current                 VCS = 200 V                                         ICS_LEAKAGE                           0.4         mA

TRIGGER DISABLE INPUT

Minimum Trigger Pulse Duration     VTRIG = 5 V; Shorter pulses may not be              tTRIG_PW_MIN                          10          ns

                                   proceeded

Trigger Threshold Voltage                                                              VTRIG_TH               1.87     2.02  2.18        V

Trigger to DRV Propagation Delay   VTRIG goes from 0 to 5 V, tr_TRIG = 5 ns            tPD_TRIG                        7.5   12.5        ns

Trigger Blank Time After DRV       VCS drops below VTH_CS_ON                           tTRIG_BLANK            35       50    65          ns

Turn−on Event

Delay to Disable Mode              VTRIG = 5 V                                         tDIS_TIM               75       100   125         ms

Disable Recovery Timer             VTRIG goes down from 5 to 0 V                       tDIS_REC               5        8     13          ms

Minimum Pulse Duration to Disable  VTRIG = 0 V; Shorter pulses may not be              tDIS_END_MIN                          200         ns

Mode End                           proceeded

Pull Down Current                  VTRIG = 5 V                                         ITRIG                  9        13    16          mA

MINIMUM tON and tOFF ADJUST

Minimum tON time                   RMIN_TON = 0 W                                      tON_MIN                35       55    75          ns

Minimum tOFF time                  RMIN_TOFF = 0 W                                     tOFF_MIN               190      245   290         ns

Minimum tON time                   RMIN_TON = 10 kW                                    tON_MIN                0.92     1.00  1.08        ms

Minimum tOFF time                  RMIN_TOFF = 10 kW                                   tOFF_MIN               0.92     1.00  1.08        ms

Minimum tON time                   RMIN_TON = 50 kW                                    tON_MIN                4.62     5.00  5.38        ms

Minimum tOFF time                  RMIN_TOFF = 50 kW                                   tOFF_MIN               4.62     5.00  5.38        ms

MAXIMUM tON ADJUST

Maximum tON Time                   VMAX_TON = 3 V                                      tON_MAX                4.3      4.8   5.3         ms

Maximum tON Time                   VMAX_TON = 0.3 V                                    tON_MAX                41       48    55          ms

Maximum tON Output Current         VMAX_TON = 0.3 V                                    IMAX_TON               −105     −100  −95         mA

LLD INPUT

Disable Threshold                  VLLD_DIS = VCC − VLLD                               VLLD_DIS               0.8      0.9   1.0         V

Recovery Threshold                 VLLD_REC = VCC − VLLD                               VLLD_REC               0.9      1.0   1.1         V

Disable Hysteresis                                                                     VLLD_DISH                       0.1               V

Disable Time Hysteresis            Disable to Normal, Normal to Disable                tLLD_DISH                       45                ms

Disable Recovery Time                                                                  tLLD_DIS_REC           7.0      12.5  16.0        ms

Low Pass Filter Frequency                                                              fLPLLD                 6        10    13          kHz

Driver Voltage Clamp Threshold     VDRV = VDRVMAX, VLLDMAX = VCC − VLLD                VLLDMAX                         2.0               V

Product parametric performance is indicated in the Electrical Characteristics for the  listed test conditions, unless  otherwise noted.  Product

performance may not be indicated by the Electrical Characteristics if operated under   different conditions.

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                                                                  7
                                                 NCP4305

                                        TYPICAL  CHARACTERISTICS

      4.7                                                      9.3

      4.6                                                      9.1

      4.5                  VCCON                               8.9                  VCCON

      4.4                                                      8.7

(V)   4.3                                                (V)   8.5

VC C  4.2                                                VC C  8.3

      4.1                                                      8.1

      4.0                  VCCOFF                              7.9                  VCCOFF

      3.9                                                      7.7

      3.8                                                      7.5

      3.7                                                      7.3

      −40  −20  0      20  40       60  80  100  120           −40  −20  0      20  40         60  80  100  120

                           TJ (°C)                                                  TJ (°C)

           Figure  7.  VCCON and VCCOFF Levels,                     Figure  8.  VCCON and VCCOFF Levels,

                       ver. A, D, Q                                                 ver. B, C

                                                 www.onsemi.com

                                                      8
                                                                   NCP4305

                                                       TYPICAL CHARACTERISTICS

          6                                                                                     120

                 TJ = 25°C     TJ = 55°C           TJ = 85°C

          5                                                   TJ = 125°C

                                                                                                100

          4                                                                      ICC_UVLO (mA)  80

ICC (mA)                               TJ = 0°C

          3                    TJ = −20°C                                                       60

          2      TJ = −40°C                                                                     40

          1                                                                                     20

          0                                                                                     0

              0  5             10      15        20    25     30          35                    −40  −20  0  20  40       60   80          100         120

                                       VCC (V)                                                                   TJ (°C)

                 Figure 9. Current Consumption, CDRV          =0   nF,                               Figure 10. Current Consumption,       VCC =

                               fCS = 500 kHz, ver. D                                                      VCCOFF − 0.1 V, VCS = 0 V, ver.  D

          30                                                                                    60

                                   CDRV = 10 nF                                                                  CDRV = 10 nF

          25                                                                                    50

          20                                                                                    40

(mA)      15                                                                     (mA)           30

IC C                                                                             IC C

          10                                                                                    20

                                   CDRV = 1 nF                                                                   CDRV = 1 nF

          5                                                                                     10               CDRV = 0 nF

                                   CDRV = 0 nF

          0                                                                                     0

          −40    −20        0      20      40      60  80     100  120                          −40  −20  0  20  40       60   80          100         120

                                          TJ (°C)                                                                TJ (°C)

                 Figure 11. Current Consumption, VCC = 12          V,                                Figure 12. Current Consumption, VCC = 12     V,

                 VCS = −1 to 4 V, fCS = 500 kHz, ver. A                                              VCS = −1 to 4 V, fCS = 500 kHz, ver. D

          70                                                                                    80

          65                                                                                    75

          60                                                                                    70

(mA)                                                                             (mA)           65

ICC_DIS   55                                                                     ICC_DIS

                                                                                                60

          50                                                                                    55

          45                                                                                    50

          40                                                                                    45

          −40    −20        0      20      40      60  80     100  120                          −40  −20  0  20  40       60   80          100         120

                                          TJ (°C)                                                                TJ (°C)

                 Figure 13. Current Consumption in Disable,                                          Figure 14. Current Consumption in Disable,

                 VCC = 12 V, VCS = 0 V, VLLD = VCC − 0.1 V                                           VCC = 12 V, VCS = 0 V, VLLD = VCC − 3 V, VTRIG =

                                                                                                                 5V

                                                              www.onsemi.com

                                                                              9
                                                                              NCP4305

                                                                 TYPICAL      CHARACTERISTICS

                 −90                                                                                     0

                 −92                                                                                     −0.2

                 −94

                 −96                                                                                     −0.4

                 −98                                                                   ICS (mA)                                                           TJ = 125°C

ICS (mA)                                                                                                 −0.6                                             TJ = 85°C

                 −100                                                                                                                                     TJ = 55°C

                 −102                                                                                    −0.8                                             TJ = 25°C

                                                                                                                                                          TJ = 0°C

                 −104                                                                                    −1.0                                             TJ = −20°C

                 −106                                                                                                                                     TJ = −40°C

                 −108                                                                                    −1.2

                 −110                                                                                    −1.4

                 −40       −20  0           20  40        60     80  100      120                        −1.0  −0.8  −0.6  −0.4  −0.2  0        0.2  0.4  0.6   0.8   1.0

                                                TJ (°C)                                                                                VCS (V)

                           Figure   15.     CS  Current,  VCS    = −20 mV                                            Figure 16. CS Current, VCC =         12 V

                 3.0                                                                                     −30

                 2.5                                                                                     −50

                 2.0                                                                   VTH_CS_ON (mV)    −70

ICC (mA)         1.5            TJ = 125°C                                                               −90

                                TJ = 85°C

                 1.0            TJ = 55°C                                                                −110

                                TJ = 25°C

                                TJ = 0°C

                 0.5            TJ = −20°C                                                               −130

                                TJ = −40°C

                 0                                                                                       −150

                       −4  −3   −2          −1  0           1    2   3        4                          −40   −20         0     20    40       60   80   100         120

                                                VCS (V)                                                                                TJ (°C)

                           Figure 17. Supply Current        vs.  CS Voltage,                                         Figure 18. CS Turn−on Threshold

                                                VCC = 12 V

                 1.0                                                                                     0.60

                 0.5

                                                                                       VTH_CS_RESET (V)  0.55

VTH_CS_OFF (mV)  0

                 −0.5                                                                                    0.50

                 −1.0

                                                                                                         0.45

                 −1.5

                 −2.0                                                                                    0.40

                 −40       −20  0           20  40        60     80  100      120                        −40   −20         0     20    40       60   80   100        120

                                                TJ (°C)                                                                                TJ (°C)

                                Figure 19. CS Turn−off Threshold                                                     Figure 20. CS Reset Threshold

                                                                     www.onsemi.com

                                                                                   10
                                                                          NCP4305

                                                           TYPICAL        CHARACTERISTICS

                  0.80                                                                               200

                  0.75                                                                               180

                  0.70                                                                               160

VTH_CS_RESET (V)  0.65                                                             ICS_LEAKAGE (nA)  140

                  0.60                                                                               120

                  0.55                                                                               100

                  0.50                                                                               80

                  0.45                                                                               60

                  0.40                                                                               40

                  0.35                                                                               20

                  0.30                                                                               0

                        0  5       10        15       20   25        30   35                         −40     −20     0       20      40   60   80  100         120

                                             VCC (V)                                                                             TJ (°C)

                                Figure  21.  CS Reset     Threshold                                          Figure     22.  CS  Leakage, VCS  = 200 V

                  60                                                                                 24

                  55                                                                                 22

                                                                                                     20

                  50

                                                                                                     18

tPD_ON (ns)       45                                                               tPD_OFF (ns)      16

                  40                                                                                 14

                  35                                                                                 12

                                                                                                     10

                  30                                                                                 8

                  25                                                                                 6

                  20                                                                                 4

                  −40      −20  0       20       40    60  80        100  120                        −40     −20     0       20      40   60   80  100         120

                                             TJ (°C)                                                                             TJ (°C)

                           Figure 23. Propagation Delay from CS to DRV                                       Figure  24. Propagation Delay from CS to DRV

                                             Output On                                                                           Output Off

                  2.15                                                                               2.5

                  2.13                                                                               2.4

                  2.11                                                                               2.3

                  2.09                                                                               2.2

(V)               2.07                                                             (V)               2.1

VTRIG_TH          2.05                                                             VTRIG_TH          2.0

                  2.03                                                                               1.9

                  2.01                                                                               1.8                     TJ = 125°C            TJ = 0°C

                  1.99                                                                               1.7                     TJ = 85°C             TJ = −20°C

                                                                                                                             TJ = 55°C             TJ = −40°C

                  1.97                                                                               1.6                     TJ = 25°C

                  1.95                                                                               1.5

                  −40      −20  0       20       40    60  80        100  120                             0  5          10       15       20   25  30          35

                                             TJ (°C)                                                                             VCC (V)

                           Figure 25. Trigger Threshold, VCC = 12 V                                                  Figure 26. Trigger Threshold

                                                                     www.onsemi.com

                                                                               11
                                                                 NCP4305

                                                   TYPICAL       CHARACTERISTICS

               16                                                                        14

               15                                                                        12

               14                                                                        10

(mA)           13                                                         (mA)           8

ITRIG          12                                                         ITRIG          6

               11                                                                        4                     TJ = 125°C               TJ = 0°C

                                                                                                               TJ = 85°C                TJ = −20°C

               10                                                                        2                     TJ = 55°C                TJ = −40°C

                                                                                                               TJ = 25°C

               9                                                                         0

               −40  −20  0       20  40        60  80  100       120                           0  0.5  1.0     1.5  2.0    2.5     3.0  3.5  4.0    4.5   5.0

                                     TJ (°C)                                                                            VTRIG (V)

                    Figure  27.  Trigger Pull  Down Current                                       Figure       28. Trigger Pull Down Current,

                                                                                                                        VCC = 12 V

               14                                                                        115

               12                                                                        110

tPD_TRIG (ns)  10                                                         tDIS_TIM (ms)  105

               8                                                                         100

               6                                                                         95

               4                                                                         90

               2                                                                         85

               −40  −20  0       20  40        60  80  100       120                     −40      −20       0       20    40       60   80        100     120

                                     TJ (°C)                                                                             TJ (°C)

                   Figure 29. Propagation Delay from Trigger to                                   Figure 30. Delay to Disable Mode, VTRIG = 5 V

                            Driver Output Off

               75                                                                        1.08

               70                                                                        1.06

               65                                                                        1.04

(ns)           60                                                         (ms)           1.02

tMIN_TON       55                                                         tMIN_TON       1.00

               50                                                                        0.98

               45                                                                        0.96

               40                                                                        0.94

               35                                                                        0.92

               −40  −20  0       20  40        60  80  100       120                     −40      −20       0       20    40       60   80        100     120

                                     TJ (°C)                                                                             TJ (°C)

                    Figure 31. Minimum On−time RMIN_TON = 0 W                                  Figure  32.  Minimum      On−time RMIN_TON           = 10  kW

                                                             www.onsemi.com

                                                                      12
                                                                    NCP4305

                                                          TYPICAL   CHARACTERISTICS

               5.4                                                                              290

               5.3                                                                              280

                                                                                                270

               5.2                                                                              260

tMIN_TON (ms)  5.1                                                              tMIN_TOFF (ns)  250

               5.0                                                                              240

               4.9                                                                              230

               4.8                                                                              220

                                                                                                210

               4.7                                                                              200

               4.6                                                                              190

               −40      −20       0      20      40   60  80  100   120                         −40      −20     0      20      40   60  80  100         120

                                             TJ (°C)                                                                        TJ (°C)

                     Figure  33.  Minimum    On−time RMIN_TON = 50  kW                                   Figure  34. Minimum Off−time    RMIN_TOFF =  0  W

               1.08                                                                             5.4

               1.06                                                                             5.3

               1.04                                                                             5.2

(ms)           1.02                                                             (ms)            5.1

tMIN_TOFF      1.00                                                             tMIN_TOFF       5.0

               0.98                                                                             4.9

               0.96                                                                             4.8

               0.94                                                                             4.7

               0.92                                                                             4.6

               −40      −20       0      20      40   60  80  100   120                         −40      −20     0      20      40   60  80  100         120

                                             TJ (°C)                                                                        TJ (°C)

                        Figure 35. Minimum Off−time RMIN_TOFF =                                          Figure  36. Minimum Off−time    RMIN_TOFF    =

                                             10 kW                                                                          50 kW

               1.04                                                                             1.08

               1.03                                                                             1.06

               1.02                                                                             1.04

tMIN_TON (ms)  1.01                                                             tMIN_TOFF (ms)  1.02

               1.00                                                                             1.00

               0.98                                                                             0.98

               0.96                                                                             0.96

               0.94                                                                             0.94

               0.92                                                                             092

                     0  5            10      15      20   25  30        35                            0  5          10      15       20  25  30             35

                                             VCC (V)                                                                        VCC (V)

                     Figure 37. Minimum On−time RMIN_TON = 10 kW                                         Figure  38. Minimum Off−time    RMIN_TOFF    =

                                                                                                                            10 kW

                                                              www.onsemi.com

                                                                            13
                                                                                 NCP4305

                                                                 TYPICAL CHARACTERISTICS

                                                                                                    5.5

          10.4             VCC = 12 V, CDRV = 0 nF                                                                        VCC = 12 V, CDRV = 0 nF

                           VCC = 12 V, CDRV = 1 nF                                                  5.3                   VCC = 12 V, CDRV = 1 nF

          10.2             VCC = 12 V, CDRV = 10 nF                                                                       VCC = 12 V, CDRV = 10 nF

          10.0             VCC = 35 V, CDRV = 0 nF                                                  5.1                   VCC = 35 V, CDRV = 0 nF

                           VCC = 35 V, CDRV = 1 nF                                                                        VCC = 35 V, CDRV = 1 nF

(V)       9.8              VCC = 35 V, CDRV = 10 nF                                       (V)                             VCC = 35 V, CDRV = 10 nF

VDRV                                                                                      VDRV      4.9

          9.6

                                                                                                    4.7

          9.4

          9.2                                                                                       4.5

          9.0                                                                                       4.3

          −40      −20  0  20                  40       60       80     100      120                    −40  −20       0       20  40       60  80  100        120

                                TJ (°C)                                                                                            TJ (°C)

                   Figure 39. Driver and Output Voltage, ver. B, D                                       Figure   40. Driver Output Voltage, ver.   A and      C

                                and Q

          50                                                                                        5.3

          45                    TJ = 125°C                           TJ = 0°C                       5.2

          40                    TJ = 85°C                            TJ = −20°C                     5.1

                                TJ = 55°C                            TJ = −40°C

          35                    TJ = 25°C                                                           5.0

(ms)      30                                                                              (ms)      4.9

tMAX_TON  25                                                                              tMAX_TON  4.8

          20                                                                                        4.7

          15                                                                                        4.6

          10                                                                                        4.5

          5                                                                                         4.4

          0                                                                                         4.3

                0  0.5     1.0                 1.5          2.0         2.5      3.0                    −40  −20       0       20  40       60  80  100        120

                                VMAX_TON (V)                                                                                       TJ (°C)

                   Figure  41. Maximum On−time,                      ver. Q                              Figure   42.  Maximum On−time,         VMAX_TON =  3  V,

                                                                                                                                   ver. Q

                                               55

                                               53

                                               51

                                tMAX_TON (ms)  49

                                               47

                                               45

                                               43

                                               41

                                                   −40  −20          0       20       40            60   80       100     120

                                                                                 TJ (°C)

                                                        Figure 43. Maximum On−time, VMAX_TON =

                                                                               0.3 V, ver. Q

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                                                                                      14
                                                                       NCP4305

                                                           APPLICATION      INFORMATION

General description                                                             forward). The time delay from trigger input to driver turn off

The NCP4305 is designed to operate either as a standalone                       event is tPD_TRIG. Additionally, the trigger input can be used

IC or as a companion IC to a primary side controller to help                    to disable the IC and activate a low consumption standby

achieve efficient synchronous rectification in switch mode                      mode.  This   feature   can   be  used    to  decrease     standby

power supplies. This controller features a high current gate                    consumption of an SMPS. If the trigger input is not wanted

driver along with high−speed logic circuitry to provide                         than the trigger pin can be tied to GND or an option can be

appropriately       timed    drive     signals      to  a   synchronous         chosen to replace this pin with a MAX_TON input.

rectification   MOSFET.      With      its  novel       architecture,  the      An output driver features capability to keep SR transistor

NCP4305 has enough versatility to keep the synchronous                          closed even when there is no supply voltage for NCP4305.

rectification system efficient under any operating mode.                        SR transistor drain voltage goes up and down during SMPS

The NCP4305 works from an available voltage with range                          operation   and  this   is   transferred    through    drain    gate

from 4 V (A, D & Q options) or 8 V (B & C options) to 35 V                      capacitance to gate and may turn on transistor. NCP4305

(typical). The wide VCC range allows direct connection to                       uses this pulsing voltage at SR transistor gate (DRV pin) and

the  SMPS      output      voltage  of      most    adapters     such  as       uses it internally to provide enough supply to activate

notebooks, cell phone chargers and LCD TV adapters.                             internal driver sink transistor. DRV voltage is pulled low

Precise turn-off threshold of the current sense comparator                      (not to zero) thanks to this feature and eliminate the risk of

together with an accurate offset current source allows the                      turned on SR transistor before enough VCC is applied to

user to adjust for any required turn-off current threshold of                   NCP4305.

the SR MOSFET switch using a single resistor. Compared                          Some IC versions include a MAX_TON circuit that helps

to other SR controllers that provide turn-off thresholds in the                 a quasi resonant (QR) controller to work in CCM mode

range of −10 mV to −5 mV, the NCP4305 offers a turn-off                         when a heavy load is present like in the example of a

threshold of 0 mV. When using a low RDS(on) SR (1 mW)                           printer’s motor starting up.

MOSFET our competition, with a −10 mV turn off, will turn                       Finally, the NCP4305 features a special pin (LLD) that

off with 10 A still flowing through the SR FET, while our                       can be used to reduce gate driver voltage clamp according

0 mV    turn   off  turns    off  the  FET      at  0   A;  significantly       to application load conditions. This feature helps to reduce

reducing  the   turn-off     current    threshold       and   improving         issues with transition from disabled driver to full driver

efficiency. Many of the competitor parts maintain a drain                       output voltage and back. Disable state can be also activated

source  voltage     across   the    MOSFET              causing  the   SR       through this pin to decrease power consumption in no load

MOSFET to operate in the linear region to reduce turn−off                       conditions. If the LLD feature is not wanted then the LLD

time. Thanks to the 8 A sink current of the NCP4305                             pin can be tied to GND.

significantly reduces turn off time allowing for a minimal

drain   source      voltage  to     be      utilized    and   efficiency        Current Sense Input

maximized.                                                                      Figure 44     shows     the   internal  connection     of  the  CS

To overcome false triggering issues after turn-on and                           circuitry on the current sense input. When the voltage on the

turn−off events, the NCP4305 provides adjustable minimum                        secondary winding of the SMPS reverses, the body diode of

on-time and off-time blanking periods. Blanking times can                       M1 starts to conduct current and the voltage of M1’s drain

be   adjusted   independently       of  IC      VCC     using    external       drops approximately to −1 V. The CS pin sources current of

resistors connected to GND. If needed, blanking periods can                     100 mA that creates a voltage drop on the RSHIFT_CS resistor

be modulated using additional components.                                       (resistor is optional, we recommend shorting this resistor).

An extremely fast turn−off comparator, implemented on                           Once the voltage on the CS pin is lower than VTH_CS_ON

the current sense pin, allows for NCP4305 implementation                        threshold,   M1  is     turned−on.      Because      of    parasitic

in CCM applications without any additional components or                        impedances, significant ringing can occur in the application.

external triggering.                                                            To  overcome     false  sudden    turn−off    due  to    mentioned

An ultrafast trigger input offers the possibility to further                    ringing, the minimum conduction time of the SR MOSFET

increase efficiency of synchronous rectification systems                        is activated. Minimum conduction time can be adjusted

operated in CCM mode (for example, CCM flyback or                               using the RMIN_TON resistor.

                                                                 www.onsemi.com

                                                                            15
                                                                 NCP4305

                                        Figure 44. Current Sensing       Circuitry Functionality

The SR MOSFET is turned-off as soon as the voltage on                    Figure 45).    Therefore  the    turn−off    current  depends   on

the CS pin is higher than VTH_CS_OFF (typically −0.5 mV                  MOSFET       RDSON.     The  −0.5  mV   threshold     provides  an

minus any voltage dropped on the optional RSHIFT_CS). For                optimum switching period usage while keeping enough time

the  same  ringing    reason,  a    minimum     off-time  timer  is      margin    for  the  gate  turn-off.     The  RSHIFT_CS       resistor

asserted   once  the  VCS   goes    above  VTH_CS_RESET.  The            provides  the  designer      with  the  possibility   to     modify

minimum    off-time   can      be   externally  adjusted  using          (increase) the actual turn−on and turn−off secondary current

RMIN_TOFF resistor. The minimum off−time generator can                   thresholds. To ensure proper switching, the min_tOFF timer

be re−triggered by MIN_TOFF reset comparator if some                     is reset, when the VDS of the MOSFET rings and falls down

spurious ringing occurs on the CS input after SR MOSFET                  past the VTH_CS_RESET. The minimum off−time needs to

turn−off event. This feature significantly simplifies SR                 expire before another drive pulse can be initiated. Minimum

system implementation in flyback converters.                             off−time  timer     is  started  again  when  VDS     rises  above

In   an    LLC   converter     the  SR  MOSFET  M1        channel        VTH_CS_RESET.

conducts while secondary side current is decreasing (refer to

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                                                                     16
                                                       NCP4305

                 VDS = VCS

                 ISEC

VTH_CS _RESET –  ( RSHIFT _CS* ICS )

VTH _CS_ OFF –   ( RSHIFT _CS* ICS )

VTH _CS _ON –    ( RSHIFT _CS* ICS )

                 VDRV

                                             Turn−on delay      Turn −off delay

Min ON−time

                                             tMIN_TON                                                                       Min tOFF timer was

                                                                                                                            stopped here because

                                                                                                                            of VCS
Min OFF−time

                                                                                                                            tMIN_TOFF

                                                                                                                                          t

                                             The tMIN_TON and tMIN_TOFF are adjustable by RMIN_TON and RMIN_TOFF resistors

                 Figure 45. CS        Input  Comparators Thresholds and Blanking Periods Timing in LLC

                 VDS = VCS

                 ISEC

VTH_CS_RESET –   ( RSHIFT _CS* ICS )

VTH _CS_ OFF –   ( RSHIFT _CS* ICS )

VTH_CS _ON –     ( RSHIFT _CS* ICS )

                 VDRV

                                             Turn−on delay      Turn −off delay

                 Min ON−time                                                                                                Min tOFF timer was

                                             tMIN_TON                                                                       stopped here because

                                                                                                                            of VCS
                 Min OFF−time

                                                                                 tMIN_TOFF

                                                                                                                                       t

                                             The tMIN_TON and tMIN_TOFF are adjustable by RMIN_TON and RMIN_TOFF resistors

Figure 46. CS Input                   Comparators Thresholds and Blanking Periods Timing in Flyback

                                             www.onsemi.com

                                                            17
                                                                   NCP4305

If no RSHIFT_CS resistor is used, the turn-on, turn-off and            Note that RSHIFT_CS impact on turn-on and VTH_CS_RESET

VTH_CS_RESET thresholds are fully given by the CS input                thresholds is less critical than its effect on the turn−off

specification (please refer to electrical characteristics table).      threshold.

The CS pin offset current causes a voltage drop that is equal          It should be noted that when using a SR MOSFET in a

to:                                                                    through  hole  package  the   parasitic   inductance   of   the

     VRSHIFT_CS + RSHIFT_CS * ICS                    (eq. 1)           MOSFET      package    leads  (refer  to  Figure  47)  causes   a

                                                                       turn−off current threshold increase. The current that flows

Final turn−on and turn off thresholds can be then calculated           through the SR MOSFET experiences a high Di(t)/Dt that

as:                                                                    induces an error voltage on the SR MOSFET leads due to

ǒ Ǔ VCS_TURN_ON + VTH_CS_ON *                                          their parasitic inductance. This error voltage is proportional
                              RSHIFT_CS * ICS        (eq. 2)
                                                                       to the derivative of the SR MOSFET current; and shifts the

ǒ Ǔ VCS_TURN_OFF + VTH_CS_OFF *                                        CS input voltage to zero when significant current still flows
                              RSHIFT_CS * ICS        (eq. 3)
                                                                       through the MOSFET channel. As a result, the SR MOSFET

ǒ Ǔ VCS_RESET + VTH_CS_RESET *                                         is turned−off prematurely and the efficiency of the SMPS is
                              RSHIFT_CS * ICS
                                                     (eq. 4)           not optimized − refer to Figure 48 for a better understanding.

     Figure  47.  SR  System  Connection  Including  MOSFET and Layout             Parasitic  Inductances    in  LLC  Application

                                                     www.onsemi.com

                                                                   18
                                                               NCP4305

Figure 48. Waveforms From SR System Implemented in LLC Application and Using MOSFET in TO220 Package

                         With Long Leads − SR MOSFET channel Conduction Time is Reduced

Note that the efficiency impact caused by the error voltage        current  Di/Dt  and  high  operating  frequency     is  to  use

due  to  the  parasitic  inductance  increases  with  lower        lead−less SR MOSFET i.e. SR MOSFET in SMT package.

MOSFETs RDS(on) and/or higher operating frequency.                 The parasitic inductance of a SMT package is negligible

It is thus beneficial to minimize SR MOSFET package                causing insignificant CS turn−off threshold shift and thus

leads length in order to maximize application efficiency. The      minimum impact to efficiency (refer to Figure 49).

optimum solution for applications with high secondary

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                                                               19
                                                                    NCP4305

Figure 49. Waveforms from SR System Implemented in LLC Application and Using MOSFET in SMT Package with

                   Minimized Parasitic Inductance − SR MOSFET Channel Conduction Time is Optimized

It can be deduced from the above paragraphs on the                            the  SR  controller  to  the  power   circuitry  should           be

induced error voltage and parameter tables that turn−off                      implemented. The GND pin should be connected to the SR

threshold precision is quite critical. If we consider a SR                    MOSFET source soldering point and current sense pin

MOSFET with RDS(on) of 1 mW, the 1 mV error voltage on                        should be connected to the SR MOSFET drain soldering

the   CS  pin  results    in  a  1   A    turn-off  current    threshold      point − refer to Figure 47. Using a Kelvin connection will

difference;    thus  the  PCB        layout  is  very     critical  when      avoid any impact of PCB layout parasitic elements on the SR

implementing the SR system. Note that the CS turn-off                         controller functionality; SR MOSFET parasitic elements

comparator     is  referred   to     the  GND       pin.  Any  parasitic      will still play a role in attaining an error voltage. Figure 50

impedance (resistive or inductive − even on the magnitude                     and Figure 51 show examples of SR system layouts using

of mW and nH values) can cause a high error voltage that is                   MOSFETs in TO220 and SMT packages. It is evident that

then  evaluated      by  the     CS  comparator.    Ideally    the  CS        the  MOSFET  leads   should   be  as  short  as  possible         to

turn−off comparator should detect voltage that is caused by                   minimize parasitic inductances when using packages with

secondary current directly on the SR MOSFET channel                           leads (like TO220). Figure 51 shows how to layout design

resistance. In reality there will be small parasitic impedance                with two SR MOSFETs in parallel. It has to be noted that it

on the CS path due to the bonding wires, leads and soldering.                 is not easy task and designer has to paid lot of attention to do

To assure the best efficiency results, a Kelvin connection of                 symmetric Kelvin connection.

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                                                             NCP4305

                                                                 the start of SR MOSFET turn−off of process. This input can

                                                                 be   used  in  applications   operated   in   deep    Continues

                                                                 Conduction Mode (CCM) to further increase efficiency

                                                                 and/or to activate disable mode of the SR driver in which the

                                                                 consumption of the NCP4305 is reduced to maximum of

                                                                 ICC_DIS.

                                                                 NCP4305 is capable to turn−off the SR MOSFET reliably

                                                                 in CCM applications just based on CS pin information only,

                                                                 without using the trigger input. However, natural delay of

                                                                 the ZCD comparator and DRV turn−off delay increase

Figure 50. Recommended Layout When Using SR                      overlap    between   primary  and     secondary       MOSFETs

MOSFET in TO220 Package                                          switching (also known as cross conduction). If one wants to

                                                                 achieve absolutely maximum efficiency with deep CCM

                                                                 applications,  then  the  trigger     signal  coming  from  the

                                                                 primary side should be applied to the trigger pin. The trigger

                                                                 input then turns the SR MOSFET off slightly before the

                                                                 secondary  winding   voltage  reverses.       There  are  several

                                                                 possibilities for transferring the trigger signal from the

                                                                 primary to the secondary side − refer to Figures 66 and 67.

                                                                 The trigger signal is blanked for tTRIGBLANK after the

                                                                 DRV turn−on process has begun. The blanking technique is

                                                                 used to increase trigger input noise immunity against the

                                                                 parasitic ringing that is present during the turn on process

                                                                 due to the SMPS layout. The trigger input is supersedes the

                                                                 CS input except trigger blanking period. TRIG/DIS signal

                                                                 turns the SR MOSFET off or prohibits its turn−on when the

Figure 51. Recommended Layout When Using SR                      Trigger/Disable pin is pulled above VTRIG_TH.

MOSFET in SMT Package (2x SO8 FL)                                The SR controller enters disable mode when the trigger

                                                                 pin is pulled−up for more than tDIS_TIM. In disable mode the

                                                                 IC consumption is significantly reduced. To recover from

Trigger/Disable input                                            disable mode and enter normal operation, the TRIG/DIS pin

The NCP4305 features an ultrafast trigger input that             is pulled low at least for tDIS_END.

exhibits a maximum of tPD_TRIG delay from its activation to

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                                                             21
                                                               NCP4305

VDS = VCS

VTH _CS _RESET

VTH _CS _OFF

           VTH _CS _ON

VTRIG /DIS

           VDRV

                        t1     t2 t3            t4             t5                     t6    t7        t8         t9      t

Figure 52. Trigger Input Functionality Waveforms Using the Trigger to Turn−off and Block the DRV Signal

Figure 52  shows        basic  Trigger/Disable      input              Trigger/Disable pin almost immediately turns off the drive

functionality. At t1 the Trigger/Disable pin is pulled low to          to the SR MOSFET, turning off the MOSFET. The DRV is

enter into normal operation. At t2 the CS pin is dropped               not turned−on in other case (t6) because the trigger pin is

below the VTH_CS_ON, signaling to the NCP4305 to start to              high  in  the  time  when  CS        pin  signal  crosses  turn−on

turn the SR MOSFET on. At t3 the NCP4305 begins to drive               threshold. This figure clearly shows that the DRV can be

the MOSFET. At t4, the SR MOSFET is conducting and the                 asserted only on falling edge of the CS pin signal in case the

Trigger/Disable pin is pulled high. This high signal on the            trigger input is at low level (t2).

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                                                               NCP4305

                   VDS = VCS

                   VTH_CS _RESET

                   VTH_CS_OFF

                   VTH_CS_ON

                   VTRIG/DIS

            TRIG/DIS blank

                                                 tTRIGBLANK

                   Min ON−time

                        VDRV

                                         t1  t2  t3                                                          t

                        Figure 53. Trigger Input Functionality Waveforms − Trigger Blanking

In Figure 53 above, at time t1 the CS pin falls below the          behavior during SR MOSFET turn−on event. The blanking

VTH_CS_ON while the Trigger is low setting in motion the           time   in  combination  with    high      threshold  voltage

DRV signal that appears at t2. At time t2 the DRV signal and       (VTRIG_TH) prevent triggering on ringing and spikes that are

Trigger blanking clock begin. Trigger/Disable signal goes          present on the TRIG/DIS input pin during the SR MOSFET

high shortly after time t2. Due to the Trigger blanking clock      turn−on process. Controller’s response to the narrow pulse

(tTRIG_BLANK) the Trigger’s high signal does not affect the        on the Trigger/Disable pin is depicted in Figure 53 − this

DRV signal until the tTRIGBLANK timer has expired. At time         short  trigger  pulse  enables  to  turn  the  DRV   on       for

t3 the Trigger/Disable signal is re evaluated and the DRV          tTRIG_BLANK. Note that this case is valid only if device not

signal is turned off. The TRIG/DIS input is blanked for            entered disable mode before.

tTRIGBLANK  after  DRV  set  signal  to  avoid   undesirable

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                                                               NCP4305

VDS = VCS

VTH_CS_RESET

VTH_CS_OFF

VTH_CS _ON

VTRIG/DIS

TRIG/DIS blank

                            tTRIGBLANK

MIN ON−TIME

VDRV

                t0  t1  t2  t3                                     t4                             t5  t6       t

Figure 54. Trigger Input Functionality Waveforms − Trigger Blanking Acts Like a Filter

Figure 54 above shows almost the same situation as in              the DRV signal may cause spikes on the trigger input. If it

Figure 53 with one main exception; the TRIG/DIS signal             wasn’t  for  the   TRIG/DIS    blanking  these  spikes,      in

was not high after trigger blanking timer expired so the DRV       combination  with  ultra−fast  performance  of  the  trigger

signal remains high. The advantage of the trigger blanking         logic, could turn the SR MOSFET off in an inappropriate

time during DRV turn−on is evident from Figure 54 since it         time.

acts like a filter on the Trigger/Disable pin. Rising edge of

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                                                               24
                                                                NCP4305

        VDS = VCS

        VTH_CS_RESET

         VTH_CS_OFF

         VTH_CS_ON

         VTRIG/DIS

Min ON−time

         VDRV

                      t0  t1           t2  t3                    t4      t5  t6  t7                             t8   t

         Figure 55. Trigger Input Functionality Waveforms −          Trigger Over Ride, CS Turn Off and Min On−time

Figure 55 depicts all possible driver turn−off events in             In Figure 56 the trigger input is low the whole time and the

details when correct VCC is applied. Controller driver is            DRV pulses are purely a function of the CS signal and the

disabled based on trigger input signal in time t2; the trigger       minimum on−time. The first DRV pulse terminated based on

input overrides the minimum on−time period.                          the CS signal and another two DRV pulses are prolonged till

Driver is turned−off according to the CS (VDS) signal (t5            the minimum on−time period end despite the CS signal

marker)  and  when        minimum    on−time   period  elapsed       crosses the VTH_CS_OFF threshold earlier.

already. TRIG/DIS signal needs to be LOW during this                 If a minimum on−time is too long the situation that occurs

event.                                                               after time marker t6 Figure 56 can occur, is not correct and

If the CS (VDS) voltage reaches VTH_CS_OFF threshold                 should be avoided. The minimum tON period should be

before   minimum      on−time  period  ends    (t7)    and  the      selected shorter to overcome situation that the SR MOSFET

Trigger/Disable pin is low the DRV is turned−off on the              is turned−on for too long time. The secondary current then

falling edge of the minimum on−time period (t8 time marker           changes direction and energy flows back to the transformer

in Figure 55). This demonstrates the fact that the Trigger           that result in reduced application efficiency and also in

over rides the minimum on−time. Minimum on−time has                  excessive ringing on the primary and secondary MOSFETs.

higher priority than the CS signal.

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                                    NCP4305

VDS = VCS

VTH_CS _RESET

VTH_CS _OFF

VTH_CS _ON

VTRIG/DIS

Min ON−time

VDRV

               t0  t1  t2           t3              t4 t5     t6  t7  t8  t9  t

                       Figure  56.  Minimum On−Time Priority

                                    www.onsemi.com

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                                                               NCP4305

               VDS = VCS

               VTH _CS_RESET

               V TH _ CS _ OFF

                   V TH _ CS _ ON

               VTRIG /DIS

         Min ON−time

         Min OFF−time

                   VDRV

                                   t0      t1       t2         t3 t4      t5  t6  t7  t8 t9                t10  t

                   Figure 57. Trigger Input Functionality             Waveforms − Two Pulses at One Cycle

Figure 57 shows IC behavior in case the trigger signal                    voltage goes above VTH_CS_RESET threshold. Next cycle

features two pulses during one cycle of the VDS (CS) signal.              starts in time t6. The TRIG/DIS is low so driver is enabled

The trigger goes low enables the DRV just before time t1 and              and ready to be turned on when VDS falls below VTH_CS_ON

DRV  turns−on  because  the        VDS     voltage  drops  under          threshold voltage thus the driver is turned on at time t6. The

VTH_CS_ON threshold voltage. The trigger signal disables                  trigger signal rises up to HIGH level at time t7, consequently

driver at time t2. The trigger drops down to LOW level in                 DRV turns−off and IC waits for high CS voltage to start

time t3, but IC waits for complete minimum off−time.                      minimum off−time execution.

Minimum  off−time  execution           is  blocked  until  CS  pin

                                                           www.onsemi.com

                                                                      27
                                                            NCP4305

                VDS = VCS

                VTH _CS _RESET

                VTH _CS _OFF

                VTH _CS _ON

                VTRIG / DIS

                                                                            t DIS _ TIM

         Min ON−time

                VDRV

                Power

         consumption

                                t0  t1          t2  t3                                   t4              t

                     Figure 58. Trigger Input Functionality         Waveforms − Disable Mode Activation

In Figure 58 above, at t2 the CS pin rises to VTH_CS_OFF                transition to disable mode. Figure 59 shows disable mode

and the SR MOSFET is turned−off. At t3 the TRIG/DIS                     transition 2nd case − i.e. when trigger rising edge comes

signal is held high for more than tDIS_TIM. NCP4305 enters              during the trigger blank period. Figure 60 shows entering

disable mode after tDIS_TIM. Driver output is disabled in               into disable mode and back to normal sequences.

disable  mode.  The  DRV            stays  low  (disabled)  during

                                                            www.onsemi.com

                                                                    28
                                        NCP4305

VDS = VCS

VTH_CS _RESET

VTH_CS _OFF

VTH_CS _ON

VTRIG/DIS

                                                       tDIS_TIM

Min ON−time

VDRV

                           tTRIGBLANK

Power

consumption

               t0  t1  t2                                                t3                 t

Figure 59. Trigger Input Functionality  Waveforms      −  Disable  Mode  Clock  Initiation

                                       www.onsemi.com

                                        29
                                                           NCP4305

     VDS = VCS

     VTH _CS _RESET

     VTH_CS_OFF

           VTH_CS _ON

     VTRIG/DIS

                                                           tDIS _TIM

           VDRV                                                                             tDIS_REC

Min  OFF−time

           Power

consumption                                                               Disable mode

                       t0             t1                              t2                t3  t4                 t

                     Figure 60. Trigger Input Functionality  Waveforms − Disable and Normal Modes

Figures 61 and 62 shows exit from disable mode in detail.             on CS (VDS) falling edge signal only (t5 − Figure 61). The

NCP4305 requires up to tDIS_REC to recover all internal               DRV stays low during recovery time period. Trigger input

circuitry to normal operation mode when recovering from               has to be low at least for tDIS_END time to end disable mode

disable mode. The driver is then enabled after complete               and start with recovery. Trigger can go back high after

tMIN_TOFF  period      when  CS(VDS)  voltage  is  over               tDIS_END without recovery interruption.

VTH_CS_RESET threshold. Driver turns−on in the next cycle

                                                   www.onsemi.com

                                                             30
                                                           NCP4305

VDS = VCS

VTH_CS_RESET

VTH_CS_OFF

VTH_CS_ON

VTRIG/DIS

Min OFF−time

VDRV

                  Disable mode      tDIS _REC

Power

consumption                             Waits for

                                        complete       Normal mode

                                        tMIN_TOFF

              t0                t1  t2  t3         t4  t5           t6                 t7           t8                t

Figure 61. Trigger Input        Functionality Waveforms − Exit from     Disable  Mode  before  the  Falling Edge  of  the  CS

                                                           Signal

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                                                           31
                                              NCP4305

VDS = VCS

VTH _ CS_ RESET

VTH _ CS_ OFF

V TH _ CS_ ON

VTRIG/DIS

Min OFF−time                      t DIS _END

VDRV

                     Disable

Power                mode

consumption                           Recovery                    Waits for

                                                                  complete       Normal  mode

                                              time                tMIN_TOFF

                 t0           t1  t2                          t3             t4  t5            t

                     Figure       62. Trigger Input  Functionality Waveforms

                                              www.onsemi.com

                                                     32
                                                             NCP4305

VDS = VCS

VTH_CS_RESET

VTH_CS_OFF

VTH_CS_ON

VTRIG/DIS

Min OFF−time                                                         tMIN_TOFF

VDRV

                            tDIS_REC

Power         Disable

consumption       mode                                                Waits for

                            Recovery                                  complete          Normal mode

                                                                      t MIN_TOFF

              t0        t1                                       t2             t3  t4  t5           t6  t

                  Figure 63. Trigger Input Functionality Waveforms

Figure 63 shows detail IC behavior after disable mode is         again at time t3 and this event starts minimum off−time timer

ended. The trigger pin voltage goes low at t1 and after          execution. Next VDS falling edge below VTH_CS_ON level

tDIS_REC IC leaves disable mode (t2). VDS voltage goes high      activates driver.

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                                                             33
                                                                 NCP4305

             VDS = VCS

             V TH _ CS_ RESET

             V TH _ CS_ OFF

             V TH _ CS_ ON

             VTRIG/DIS

     Min OFF−time

                                                                            tMIN _ TOFF

                   VDRV

                                   Disable             tDIS_REC

             Power                  mode

     consumption                                                            Waits for

                                                                            complete             Normal mode

                                                       Recovery             tMIN_TOFF

                               t0           t1                       t2 t3               t4  t5  t6           t7 t8  t

                                    Figure 64. Trigger Input Functionality Waveforms

Different situation of leaving from disable mode is shown                   the IC waits to another time when VDS voltage is positive

at Figure 64. Minimum off−time execution starts at time t2,                 and then is again started the minimum off−time timer. The

but  before  time  elapses     VDS  voltage     falls  to  negative         IC returns into normal mode after whole minimum off−time

voltage. This interrupts minimum off−time execution and                     elapses.

                                                           www.onsemi.com

                                                                     34
                                                                        NCP4305

          VDS = VCS

          VTH_CS_RESET

          VTH_CS_OFF

          VTH_CS_ON

                                             Not complete                      t MIN_TOFF                                    t MIN_TOFF

Min       OFF− time                          tMIN_TOFF −> IC                       Complete

                                             is not activated                      t MIN_TOFF                                   tMIN_TOFF is stopped

                                                                                   activates IC                                 due to VDS drops

                                                                                                                                below VTH_CS_RESET

                                                                                                 t MIN_TON

Min ON−time

                 VDRV

                 VCC

                 VCCON

                               t1      t3                      t5  t7                      t9                  t11  t13   t15

                                   t2  t4                      t6          t8                  t10                  t12 t14

                                       Figure 65. NCP4305 Operation after Start−Up Event

Start−up event waveforms are shown at Figure 65. A                                 minimum off−time period expires, at time t2 thanks to CS

start−up event is very similar to an exit from disable mode                        voltage       lower   than      VTH_CS_RESET          threshold.   The

event. The IC waits for a complete minimum off−time event                          aforementioned reset situation can be seen again at time t3,

(CS pin voltage is higher than VTH_CS_RESET) until drive                           t4, t5 and t6. A complete minimum off−time period elapses

pulses can continue. Figure 65 shows how the minimum                               between times t7 and t8 allowing the IC to activate a driver

off−time  timer  is  reset  when       CS    voltage  is      oscillating          output after time t8.

through   VTH_CS_RESET         level.      The  NCP4305            starts          The      NCP4305         works   very  well  in  CCM  application

operation at time t1 (time t1 can be seen as a wake−up event                       without any triggering method, but using some may improve

from the disable mode through TRIG/DIS or LLD pin).                                overall operation. Typical application schematics of CCM

Internal logic waits for one complete minimum off−time                             flyback converters using two different primary triggering

period to expire before the NCP4305 can activate the driver                        techniques can be seen in Figures 66 and 67. Both provided

after a start−up or wake−up event. The minimum off−time                            methods       reduce  the   commutation      losses   and  the     SR

timer starts to run at time t1, because VCS is higher than                         MOSFET drain voltage spike, which results in improved

VTH_CS_RESET.    The    timer  is      then  reset,   before       its  set        efficiency.

                                                                   www.onsemi.com

                                                                               35
                                                                NCP4305

                     Vbulk             +

                                               R5               TR1                  R13                             +Vout

                                   C2                  C3             C8       R14

                                               D3                                                      +

                                                                          R12                                    C7

                              VCC

                                            +          D4                      M2

                 FLYBACK                                              D7

                 CONTROL                       C4

                 CIRCUITRY    DRV  D1                                                                                GND

                 FB       CS                   M1                                          C6

                                   R1

                                                                          R9                           D5

                                                       R6                 R10

                                                           OK1            R7               NCP4305

                                                           TR2                 C5

                                                                                     D6    R11

         Figure 66. Primary Triggering in Deep CCM Application Using Auxiliary Winding − NCP4305A, B, C or D

The application shown in Figure 66 is simplest and the                    This is possible thanks to the leakage between primary and

most cost effective solution for primary SR triggering. This              secondary windings that creates natural delay in energy

method uses auxiliary winding made of triple insulated wire               transfer.  This  technique   provides  approximately  0.5%

placed close to the primary winding section. This auxiliary               efficiency improvement when the application is operated in

winding provides information about primary turn−on event                  deep CCM and a transformer that has a leakage of 1% of

to the SR controller before the secondary winding reverses.               primary inductance is used.

Figure 67. Primary Triggering in Deep CCM Application Using Trigger Transformer − NCP4305A, B, C or D

Application from Figure 67 uses an ultra−small trigger                    sensitive, it is not necessary to transmit the entire primary

transformer to transfer primary turn−on information directly              driver pulse to the secondary. The coupling capacitor C5 is

from the primary controller driver pin to the SR controller               used to allow the trigger transformer’s core to reset and also

trigger  input.  Because      the  trigger  input  is  rising   edge      to prepare a needle pulse (a pulse with width shorter than

                                                           www.onsemi.com

                                                                      36
                                                                   NCP4305

100 ns) to be transmitted to the NCP4305 trigger input. The                  primary and secondary to transmit the trigger signal. We do

advantage of needle trigger pulse usage is that the required                 not recommend this technique as the parasitic capacitive

volt−second product of the pulse transformer is very low and                 currents between primary and secondary may affect the

that  allows    the  designer   to  use  very     small  and      cheap      trigger signal and thus overall system functionality.

magnetic. The trigger transformer can even be prepared on

a small toroidal ferrite core with outer diameter of 4 mm and                Minimum tON and tOFF Adjustment

four turns for primary and secondary windings to assure                      The NCP4305 offers an adjustable minimum on−time and

Lprimary = Lsecondary > 10 mH. Proper safety insulation                      off−time blanking periods that ease the implementation of a

between primary and secondary sides can be easily assured                    synchronous rectification system in any SMPS topology.

by    using  triple  insulated  wire    for  one    or,  better,  both       These timers avoid false triggering on the CS input after the

windings.                                                                    MOSFET is turned on or off.

This         primary        triggering       technique      provides         The adjustment of minimum tON and tOFF periods are

approximately        0.5%   efficiency   improvement     when      the       done based on an internal timing capacitance and external

application is operated in deep CCM and transformer with                     resistors connected to the GND pin − refer to Figure 68 for

leakage of 1% of primary inductance is used.                                 a better understanding.

It    is  also  possible    to  use     capacitive  coupling      (use

additional capacitor with safety insulation) between the

             Figure 68. Internal Connection of the MIN_TON               Generator (the MIN_TOFF Works in the Same Way)

Current through the MIN_TON adjust resistor can be                           The       internal  capacitor     size  would   be  too    large  if

calculated as:                                                               IR_MIN_TON was used. The internal current mirror uses a

                                         Vref                                proportional current, given by the internal current mirror

                      IR_MIN_TON    +   RTon_min              (eq. 5)        ratio.  One   can    then   calculate      the      MIN_TON    and

                                                                             MIN_TOFF blanking periods using below equations:

If the internal current mirror creates the same current                      tMIN_TON + 1.00 * 10−4 * RMIN_TON [ms]                     (eq. 7)

through RMIN_TON as used the internal timing capacitor (Ct)

charging,    then    the  minimum       on−time   duration    can  be        tMIN_TOFF + 1.00 * 10−4 * RMIN_TOFF [ms]                   (eq. 8)

calculated using this equation.                                              Note that the internal timing comparator delay affects the

                      Vref               Vref                 (eq. 6)        accuracy  of  Equations        7  and   8     when  MIN_TON/

tMIN_TON     +  Ct  IR_MIN_TON  +   Ct   Vref     + Ct @ RMIN_TON            MIN_TOFF      times  are    selected    near    to  their  minimum

                                        RMIN_TON                             possible  values.   Please  refer  to   Figures     69 and 70     for

                                                                             measured minimum on and off time charts.

                                                              www.onsemi.com

                                                                         37
                                                                    NCP4305

                10                                                           The absolute minimum tON duration is internally clamped

                9                                                            to 55 ns and minimum tOFF duration to 245 ns in order to

                8                                                            prevent any potential issues with the MIN_TON and/or

                7                                                            MIN_TOFF pins being shorted to GND.

tMIN_TON (ms)   6                                                            The NCP4305 features dedicated anti−ringing protection

                                                                             system   that  is  implemented    with   a   MIN_TOFF       blank

                5                                                            generator. The minimum off−time one−shot generator is

                4                                                            restarted in the case when the CS pin voltage crosses

                3                                                            VTH_CS_RESET threshold and MIN_TOFF period is active.

                2                                                            The total off-time blanking period is prolonged due to the

                1                                                            ringing in the application (refer to Figure 45).

                0                                                            Some applications may require adaptive minimum on and

                    0  10  20  30  40  50  60      70  80       90  100      off time blanking periods. With NCP4305 it is possible to

                                   RMIN_TON (kW)                             modulate  blanking     periods    by  using  an   external  NPN

                                                                             transistor − refer to Figure 71. The modulation signal can be

                    Figure 69. MIN_TON Adjust Characteristics                derived   based    on  the  load  current,   feedback  regulator

                                                                             voltage or other application parameter.

                10

                9

                8

tMIN_TOFF (ms)  7

                6

                5

                4

                3

                2

                1

                0

                    0  10  20  30  40  50  60      70  80       90  100

                                   RMIN_TOFF (kW)

                    Figure 70. MIN_TOFF Adjust Characteristics

                                   Figure 71. Possible Connection for MIN_TON and MIN_TOFF Modulation

                                                                www.onsemi.com

                                                                         38
                                                                NCP4305

Maximum tON adjustment                                              The Internal connection of the MAX_TON feature is

The NCP4305Q offers an adjustable maximum on−time                   shown in Figure 72. Figure 72 shows a method that allows

(like the min_tON and min_tOFF settings shown above) that           for a modification of the maximum on−time according to

can be very useful for QR controllers at high loads. Under          output voltage. At a lower VOUT, caused by hard overload

high load conditions the QR controller can operate in CCM           or at startup, the maximum on−time should be longer than at

thanks to this feature. The NCP4305Q version has the ability        nominal voltage. Resistor RA can be used to modulate

to turn−off the DRV signal to the SR MOSFET before the              maximum     on−time     according  to  VOUT  or  any  other

secondary side current reaches zero. The DRV signal from            parameter.

the NCP4305Q can be fed to the primary side through a               The operational waveforms at heavy load in QR type

pulse transformer (see Figure 4 for detail) to a transistor on      SMPS are shown in Figure 73. After tMAX_TON time is

the primary side to emulate a ZCD event before an actual            exceeded, the synchronous switch is turned off and the

ZCD event occurs. This feature helps to keep the minimum            secondary current is conducted by the diode. Information

switching frequency up so that there is better energy transfer      about turned off SR MOSFET is transferred by the DRV pin

through the transformer (a smaller transformer core can be          through a small pulse transformer to the primary side where

used). Also another advantage is that the IC controls the SR        it acts on the ZCD detection circuit to allow the primary

MOSFET and turns off from secondary side before the                 switch to be turned on. Secondary side current disappears

primary side is turned on in CCM to ensure no cross                 before the primary switch is turned on without a possibility

conduction. By controlling the SR MOSFET’s turn off                 of cross current condition.

before the primary side turn off, producing a zero cross

conduction operation, this will improve efficiency.

Figure                  72.  Internal  Connection of the MAX_TON                Generator,  NCP4305Q

                                                     www.onsemi.com

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                                                                          NCP4305

                           VDS = VCS

                                ISEC

        VTH_CS _RESET –    (RSHIFT _CS*ICS )

          VTH_CS_OFF –     (RSHIFT _CS*ICS )

             VTH_CS _ON –  (RSHIFT _CS*ICS )

                                                                                                                             Primary virtual ZCD

                                                                                                                             detection delay

                              VDRV

                                                                     Turn−on delay                      Turn −off delay

                    Min ON−time

                                                                     t MIN _TON

                    Min OFF−time

                                                                                                                                              tMIN _ TOFF

                    Max ON−time                                                          tMAX _TON

                                                                                                                                                               t

                           The  tMIN _TON     and  tMIN _ TOFF  are  adjustable  by  R MIN_TON  and  RMIN _TOFF  resistors,  t MAX _ TON  is  adjustable   by  R MAX_TON

                           Figure 73. Function of MAX_TON Generator in Heavy Load Condition

Adaptive Gate Driver Clamp and automatic Light Load                                      and drop at MOSFET’s RDS(on) only improves stability

Turn−off                                                                                 during load transients.

As    synchronous          rectification      system            significantly                   2nd  −  In  extremely        low          load  conditions        or      no  load

improves efficiency in most of SMPS applications during                                  conditions the NCP4305 fully disables driver output and

medium    or  full  load   conditions.        However,          as   the  load           reduces the internal power consumption when output load

reduces into light or no−load conditions the SR MOSFET                                   drops below the level where skip−mode takes place.

driving losses and SR controller consumption become more                                        Both features are controlled by voltage at LLD pin. The

critical. The NCP4305 offers two key features that help to                               LLD pin voltage characteristic is shown in Figure 74. Driver

optimize application efficiency under light load and no load                             voltage clamp is a linear function of the voltage difference

conditions:                                                                              between the VCC and LLD pins from VLLD_REC point up to

1st − The driver clamp voltage is modulated and follows                                  VLLD_MAX. A disable mode is available, where the IC

the output load condition. When the output load decreases                                current consumption is dramatically reduced, when the

the driver clamp voltage decreases as well. Under heavy                                  difference of VCC − VLLD voltage drops below VLLD_DIS.

load conditions the SR MOSFET’s gate needs to be driven                                  When the voltage difference between the VCC − VLLD pins

very  hard    to    optimize  the             performance       and  reduce              increase above VLLC_REC the disable mode ends and the IC

conduction losses. During light load conditions it is not as                             regains normal operation. It should be noted that there are

critical to drive the SR MOSFET’s channel into such a low                                also some time delays to enter and exit from the disable

RDSON state. This adaptive gate clamp technique helps to                                 mode. Time waveforms are shown at Figure 75. There is a

optimize efficiency during light load conditions especially                              time, tLLD_DISH, that the logic ignores changes from disable

in LLC applications where the SR MOSFETs with high                                       mode to normal or reversely. There is also some time

input capacitance are used.                                                              tLLD_DIS_R that is needed after an exit from the disable mode

Driver voltage modulation improves the system behavior                                   to assure proper internal block biasing before SR controller

when SR controller state is changed in and out of normal or                              starts work normally.

disable modes. Soft transient between drop at body diode

                                                                     www.onsemi.com

                                                                                     40
                                                                     NCP4305

                VDRVCLAMP                                                                                                       ICC

                                                     VDRVMAX

                                    VLLD_DIS   VLLD_REC                                VLLD_MAX             VCC −VLLD

           Figure 74. LLD Voltage to Driver Clamp and Current Consumption Characteristic (DRV Unloaded)

VCC−VLLD                            tLLD_DISH                        tLLD_DISH                   tLLD_DISH                           tLLD_DISH

        VLLD_REC

        VLLD_DIS

           ICC       NORMAL                                                                                                          NORMAL

                                    DISABLE MODE                           NORMAL                          DISABLE MODE

                                                                           tLLD_DIS_R                           tLLD_DIS_R                   t

                                          Figure 75. LLD Pin Disable Behavior in Time Domain

The  two        main         SMPS   applications         that  are  using      through R3 and capacitors C2 and C3, the load level can be

synchronous rectification systems today are flyback and                        sensed. Output voltage of this detector on the LLD pin is

LLC topologies. Different light load detection techniques                      referenced to controller VCC with an internal differential

are used in NCP4305 controller to reflect differences in                       amplifier  in     NCP4305.  The  output      of  the  differential

operation of both mentioned applications.                                      amplifier is then used in two places. First the output is used

Detail     of   the          light  load  detection      implementation        in the driver block for gate drive clamp voltage adjustment.

technique  used      in      NCP4305      in   flyback   topologies  is        Next, the output signal is evaluated by a no−load detection

displayed at Figure 76. Using a simple and cost effective                      comparator that activates IC disable mode in case the load

peak detector implemented with a diode D1, resistors R1                        is disconnected from the application output.

                                                                    www.onsemi.com

                                                                           41
                                                             NCP4305

                Figure 76. NCP4305 Light Load and No Load         Detection Principle in Flyback Topologies

Operational     waveforms  related   to   the  flyback  LLD       directly  reduces  DRV   clamp  voltage    down  from           its

circuitry are provided in Figure 77. The SR MOSFET drain          maximum level. The DRV is then fully disabled when IC

voltage drops to ~ 0 V when ISEC current is flowing. When         enters disable mode. The IC exits from disable mode when

the SR MOSFET is conducting the capacitor C2 charges−up,          difference between LLD voltage and VCC increases over

causing the difference between the LLD pin and VCC pin to         VLLD_REC. Resistors R2 and R3 are also used for voltage

increase,  and  drop  the  LLD  pin  voltage.  As  the  load      level adjustment and with capacitor C3 form low pass filter

decreases the secondary side currents flows for a shorter a       that filters relatively high speed ripple at C2. This low pass

shorter time. C2 has less time to accumulate charge and the       filter also reduces speed of state change of the SR controller

voltage on the C2 decreases, because it is discharged by R2       from normal to disable mode or reversely. Time constant

and R3. This smaller voltage on C2 will cause the LLD pin         should be higher than feedback loop time constant to keep

voltage to increase towards VCC and the difference between        whole system stable.

LLD and VCC will go to zero. The output voltage then

ISEC

VC2

VC3

                VLLD_REC        VLLDMAX

                                VLLD_DIS                      VDRVMAX

VDRV                                                                                                       IC enters

                                                                                                     disable mode

                                                                                                                   t

Figure 77.      NCP4305 Driver Clamp      Modulation    Waveforms in Flyback  Application  Entering  into Light/No Load

                                                             Condition

                                                        www.onsemi.com

                                                              42
                                                              NCP4305

         IOUT

         VCC−VLLD                    VLLDMAX

                     VLLD_REC        VLLD_DIS

                                                                                   VDRVMAX

                                                                                                                IC enters

         VDRV                                                                                                   disable mode

                                                                                                                                t

         Figure 78.  NCP4305 Driver  Clamp Modulation         Circuitry  Transfer  Characteristic  in  Flyback  Application

    The  technique used for LLD detection in LLC is similar       exception the D1 and D2 OR−ing diodes are used to measure

to  the  LLD detection method used in a flyback with the          the total duty cycle to see if it is operating in skip mode.

                     Figure 79. NCP4305 Light Load Detection in LLC Topology

    The driver clamp modulation waveforms of NCP4305 in           circuit consists of R1, R2, R3, C2, C3 and diodes D1, D2.

LLC are provided in Figure 80. The driver clamp voltage           The NCP4305 enters disable mode in low load condition,

clips to its maximum level when LLC operates in normal            when VCC−VLLD drops below VLLD_DIS (0.9 V). Disable

mode. When the LLC starts to operate in skip mode the             mode ends when this voltage increase above VLLD_REC

driver clamp voltage begins to decrease. The specific output      (1.0 V) Figure 81 shows how LLD voltage modulates the

current level is determined by skip duty cycle and detection      driver output voltage clamp.

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                                                              43
                                       NCP4305

           Normal operation                Skip operation

VCS 1

VCS 2

VC2

           VLLDMAX

VCC−VLLD

(VC3)      VLLD_REC          VLLD_DIS

           VDRVMAX

DRV clamp

                                                                            IC enters

                                                                            disable mode

                                                                                          t

           Figure 80. NCP4305 Driver   Clamp Modulation Waveforms  in  LLC  Application

                                       www.onsemi.com

                                       44
                                                                 NCP4305

VCC−VLLD                                                                                         IC enters

                    VLLDMAX                                               disable mode

                    VLLD_REC  VLLD_DIS

                    VDRVMAX

DRV clamp

       IOUT

                                                                                                                  t

              Figure 81. NCP4305 Driver Clamp Modulation             Circuitry Characteristic in LLC Application

There  exist  some  LLC  applications  where  behavior               behavior is shown in Figure 46. Operation waveforms for

described above is not the best choice. These applications           this option are provided in Figure 83. Capacitor C2 is

transfer significant portion of energy in a few first pulses in      charged to maximum voltage when LLC is switching. When

skip burst. It is good to keep SR fully working during skip          there is no switching in skip, capacitor C2 is discharged by

mode to improve efficiency. There can be still saved some            R2 and when LLD voltage referenced to VCC falls below

energy using LLD function by activation disable mode                 VLLD_DIS IC enters disable mode. Disable mode is ended

between skip bursts. Simplified schematic for this LLD               when LLC starts switching.

                    Figure 82. NCP4305 Light Load Detection in LLC Application − Other Option

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                                                                 45
                                                                NCP4305

                     Normal operation                                   Skip operation

        VCS1

        VCS2

        VC2

                                         VLLDMAX

        VCC−VLLD

                                VLLD_DIS           VLLD_REC

                                                                        IC enters

        DRV clamp               VDRVMAX                                 disable mode

                                                                                                                              t

                Figure 83. NCP4305 Light Load Detection             Behavior in LLC Application – Other Option

Power Dissipation Calculation                                           significantly.  Therefore,  the  MOSFET       switch  always

It is important to consider the power dissipation in the                operates under Zero Voltage Switching (ZVS) conditions

MOSFET driver of a SR system. If no external gate resistor              when in a synchronous rectification system.

is used and the internal gate resistance of the MOSFET is               The following steps show how to approximately calculate

very low, nearly all energy losses related to gate charge are           the power dissipation and DIE temperature of the NCP4305

dissipated in the driver. Thus it is necessary to check the SR          controller. Note that real results can vary due to the effects

driver power losses in the target application to avoid over             of the PCB layout on the thermal resistance.

temperature and to optimize efficiency.

In SR systems the body diode of the SR MOSFET starts                    Step 1 − MOSFET Gate−to Source Capacitance:

conducting before SR MOSFET is turned−on, because there                 During ZVS operation the gate to drain capacitance does

is some delay from VTH_CS_ON detect to turn−on the driver.              not have a Miller effect like in hard switching systems

On the other hand, the SR MOSFET turn off process always                because the drain to source voltage does not change (or its

starts  before  the  drain  to  source    voltage  rises        up      change is negligible).

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                                                                    46
                                                                 NCP4305

                                                                     it will need to be measured. Please note that the input

                                                                     capacitance is not linear (as shown Figure 84) and it needs

                                                                     to be characterized for a given gate voltage clamp level.

                                                                     Step 2 − Gate Drive Losses Calculation:

                                                                     Gate drive losses are affected by the gate driver clamp

                                                                     voltage. Gate driver clamp voltage selection depends on the

                                                                     type of MOSFET used (threshold voltage versus channel

                                                                     resistance).    The  total  power  losses    (driving  loses   and

                                                                     conduction losses) should be considered when selecting the

                                                                     gate driver clamp voltage. Most of today’s MOSFETs for SR

                                                                     systems feature low RDS(on) for 5 V VGS voltage. The

                                                                     NCP4305 offers both a 5 V gate clamp and a 10 V gate

                                                                     clamp for those MOSFET that require higher gate to source

                                                                     voltage.

                                                                     The total driving loss can be calculated using the selected

                                                                     gate driver clamp voltage and the input capacitance of the

                                                                     MOSFET:

                                                                               PDRV_total + VCC @ VCLAMP @ Cg_ZVS @ fSW (eq. 9)

                                                                     Where:

Ciss + Cgs ) Cgd                                                     VCC                  is the NCP4305 supply voltage

Crss + Cgd                                                           VCLAMP               is the driver clamp voltage

                                                                     Cg_ZVS               is the gate to source capacitance of the

Coss + Cds ) Cgd                                                                          MOSFET in ZVS mode

                                                                     fsw                  is the switching frequency of the target

Figure 84. Typical MOSFET Capacitances                                                    application

Dependency on VDS and VGS Voltages                                   The total driving power loss won’t only be dissipated in

Therefore, the input capacitance of a MOSFET operating               the IC, but also in external resistances like the external gate

in ZVS mode is given by the parallel combination of the gate         resistor (if used) and the MOSFET internal gate resistance

                                                                     (Figure 50). Because NCP4305 features a clamped driver,

to source and gate to drain capacitances (i.e. Ciss capacitance      it’s high side portion can be modeled as a regular driver

for given gate to source voltage). The total gate charge,            switch    with  equivalent  resistance  and  a    series  voltage

Qg_total, of most MOSFETs on the market is defined for hard          source. The low side driver switch resistance does not drop

switching conditions. In order to accurately calculate the           immediately at turn−off, thus it is necessary to use an

driving losses in a SR system, it is necessary to determine the      equivalent    value   (RDRV_SIN_EQ)     for  calculations.     This

gate charge of the MOSFET for operation specifically in a            method    simplifies  power  losses     calculations      and  still

ZVS system. Some manufacturers define this parameter as              provides    acceptable      accuracy.  Internal   driver    power

Qg_ZVS. Unfortunately, most datasheets do not provide this           dissipation can then be calculated using Equation 10:

data. If the Ciss (or Qg_ZVS) parameter is not available then

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                                                             NCP4305

                                    Figure 85. Equivalent Schematic of Gate Drive Circuitry

ǒ Ǔ ǒ Ǔ PDRV_IC
        +  1  @  Cg_ZVS  @  VCLAMP  2  @  fSW   @       RDRV_SINK_EQ               ) Cg_ZVS @ VCLAMP @ fSW @  VCC * VCLAMP

           2                                       RDRV_SINK_EQ ) RG_EXT ) Rg_int

                                                                                                                            (eq. 10)

              ǒ Ǔ )
                 1  @  Cg_ZVS  @  VCLAMP  2  @  fSW  @       RDRV_SOURCE_EQ

                 2                                      RDRV_SOURCE_EQ ) RG_EXT ) Rg_int

Where:                                                                Step 4 − IC Die Temperature Arise Calculation:

RDRV_SINK_EQ        is the NCP4305x driver low side switch            The die temperature can be calculated now that the total

                    equivalent resistance (0.5 W)                     internal power losses have been determined (driver losses

RDRV_SOURCE_EQ is the NCP4305x driver high side switch                plus internal IC consumption losses). The package thermal

                    equivalent resistance (1.2 W)                     resistance is specified in the maximum ratings table for a

RG_EXT              is the external gate resistor (if used)           35 mm thin copper layer with no extra copper plates on any

Rg_int              is the internal gate resistance of the            pin (i.e. just 0.5 mm trace to each pin with standard soldering

                    MOSFET                                            points are used).

                                                                      The DIE temperature is calculated as:

Step 3 − IC Consumption Calculation:                                               ǒ Ǔ TDIE +

In this step, power dissipation related to the internal IC                                PDRV_IC ) PCC  @ RqJ−A ) TA       (eq. 12)

consumption is calculated. This power loss is given by the            Where:

ICC current and the IC supply voltage. The ICC current                PDRV_IC             is the IC driver internal power dissipation

depends on switching frequency and also on the selected min           PCC                 is the IC control internal power

tON and tOFF periods because there is current flowing out                                 dissipation

from the min tON and tOFF pins. The most accurate method              RqJA                is the thermal resistance from junction to

for calculating these losses is to measure the ICC current                                ambient

when CDRV = 0 nF and the IC is switching at the target                TA                  is the ambient temperature

frequency with given MIN_TON and MIN_TOFF adjust

resistors. IC consumption losses can be calculated as:

                       PCC + VCC @ ICC                  (eq. 11)

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                                                 NCP4305

PRODUCT OPTIONS

OPN              Package             UVLO [V]    DRV clamp [V]  Pin 5 function                                       Usage

NCP4305ADR2G     SOIC8                      4.5  4.7              TRIG

NCP4305AMTTWG    WDFN8                      4.5  4.7              TRIG

NCP4305DDR2G     SOIC8                      4.5  9.5              TRIG                        LLC, CCM flyback, DCM flyback, forward,

                                                                                              QR, QR with primary side CCM control

NCP4305DMNTWG    DFN8                       4.5  9.5              TRIG

NCP4305DMTTWG    WDFN8                      4.5  9.5              TRIG

NCP4305QDR2G     SOIC8                      4.5  9.5            MAX_TON                       QR with forced CCM from secondary side

ORDERING INFORMATION

Device                  Package                  Package marking                              Packing                       Shipping†

NCP4305ADR2G                         SOIC8       NCP4305A                                     SOIC−8                 2500 /Tape & Reel

NCP4305DDR2G                                     NCP4305D                                     (Pb−Free)

NCP4305QDR2G                                     NCP4305Q

NCP4305AMTTWG             WDFN8                       5A                                      WDFN−8                 3000 /Tape & Reel

NCP4305DMTTWG                                         5D                                      (Pb−Free)

NCP4305DMNTWG                        DFN8             4305D                                   DFN−8                  4000 /Tape & Reel

                                                                                              (Pb−Free)

†For information on tape and reel specifications, including part orientation and tape sizes,  please refer  to  our  Tape and Reel Packaging

Specifications Brochure, BRD8011/D.

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                                                                      NCP4305

                                                       PACKAGE DIMENSIONS

                                                                      SOIC−8 NB

                                                                   CASE 751−07

                                                                      ISSUE AK

                                                                                              NOTES:

        −X−                                                                                           1.  DIMENSIONING AND TOLERANCING PER

                   A                                                                                      ANSI Y14.5M, 1982.

                                                                                                      2.  CONTROLLING DIMENSION: MILLIMETER.

                                                                                                      3.  DIMENSION A AND B DO NOT INCLUDE

                                                                                                          MOLD PROTRUSION.

             8        5                                                                               4.  MAXIMUM MOLD PROTRUSION 0.15 (0.006)

                                                                                                          PER SIDE.

                                                                                                      5.  DIMENSION D DOES NOT INCLUDE DAMBAR

     B                          S        0.25 (0.010)  M    Y   M                                         PROTRUSION. ALLOWABLE DAMBAR

                1                                                                                         PROTRUSION SHALL BE 0.127 (0.005) TOTAL

                      4                                                                                   IN EXCESS OF THE D DIMENSION AT

−Y−                                                                             K                         MAXIMUM MATERIAL CONDITION.

                                                                                                      6.  751−01 THRU 751−06 ARE OBSOLETE. NEW

                                                                                                          STANDARD IS 751−07.

                G                                                                                              MILLIMETERS        INCHES

                                                                                                          DIM  MIN       MAX      MIN    MAX

                                      C                         N                                         A    4.80      5.00     0.189  0.197

                                                                   X  45 _                                B    3.80      4.00     0.150  0.157

                                            SEATING                                                       C    1.35      1.75     0.053  0.069

                                            PLANE                                                         D    0.33      0.51     0.013  0.020

−Z−                                                                                                       G          1.27 BSC     0.050 BSC

                                               0.10    (0.004)                                            H    0.10      0.25     0.004  0.010

                                                                      M                                   J    0.19      0.25     0.007  0.010

     H             D                                                                    J                 K    0.40      1.27     0.016  0.050

                                                                                                          M          0_       8_  0_      8_

                                                                                                          N    0.25      0.50     0.010  0.020

                0.25 (0.010) M  Z  Y  S  X  S                                                             S    5.80      6.20     0.228  0.244

                                                       SOLDERING            FOOTPRINT*

                                                                                   1.52

                                                                                   0.060

                                                       7.0                         4.0

                                                       0.275                       0.155

                                               0.6                                 1.270

                                               0.024                               0.050

                                                                                   SCALE 6:1  ǒ mm Ǔ
                                                                                              inches

                                   *For additional information on our Pb−Free strategy and soldering

                                      details, please download the ON Semiconductor Soldering and

                                      Mounting Techniques Reference Manual, SOLDERRM/D.

                                                                www.onsemi.com

                                                                            50
                                                                NCP4305

                                                        PACKAGE DIMENSIONS

                                                                DFN8 4x4

                                                                CASE 488AF

                                                                ISSUE C

                       D                 A                                                  NOTES:

                                         B                          L             L         1.  DIMENSIONS AND TOLERANCING PER

                                                                                                ASME Y14.5M, 1994.

                                                                                            2.  CONTROLLING DIMENSION: MILLIMETERS.

                    ÉÉÉÉÉÉ                                  L1                              3.  DIMENSION b APPLIES TO PLATED

                                                                                                TERMINAL AND IS MEASURED BETWEEN

        PIN ONE                                                                                 0.15 AND 0.30MM FROM TERMINAL TIP.

    REFERENCE                            E                      DETAIL A                    4.  COPLANARITY APPLIES TO THE EXPOSED

                                                                OPTIONAL                        PAD AS WELL AS THE TERMINALS.

2X      0.15     C                                              CONSTRUCTIONS               5.  DETAILS A AND B SHOW OPTIONAL

                                                                                                CONSTRUCTIONS FOR TERMINALS.

                                                                                                     MILLIMETERS

    2X      0.15    C                                ÇÇÉÇÇÉ ÉÉÇÉÉÇÉÉÇ EXPOSEDCu                 DIM  MIN   MAX

                       TOP VIEW                                 MOLD CMPD               A3        A  0.80  1.00

                                                                                                A1   0.00  0.05

                                                                                                A3   0.20 REF

                       DETAIL B                                                                   b  0.25  0.35

        0.10     C  ÇÇÇ                                                                           D  4.00 BSC

                                            A                               A1                  D2   1.91  2.21

                                                                                                  E  4.00 BSC

8X      0.08     C          (A3)                                DETAIL B                        E2   2.09  2.39

                                                                ALTERNATE                         e  0.80 BSC

    NOTE 4                           A1           C  SEATING    CONSTRUCTIONS                     K  0.20      −−−

                       SIDE VIEW                     PLANE                                        L  0.30  0.50

                                                                                                L1   −−−   0.15

                       D2                                                         SOLDERING FOOTPRINT*
                       ÇÇ 1
        DETAIL A                            8X L

                                 4                                                          2.21                    8X

                                                                                                                    0.63

                                         E2

              K        ÇÇ 8       5  8X b                                   4.30  2.39

                 e                           0.10    C  A   B                                                           PACKAGE

                                             0.05    C  NOTE 3                                                          OUTLINE

                    BOTTOM VIEW                                                                            8X

                                                                                  0.80                     0.35

                                                                                  PITCH

                                                                                                     DIMENSIONS: MILLIMETERS

                                                                *For additional information on our Pb−Free strategy and soldering

                                                                details, please download the ON Semiconductor Soldering and

                                                                Mounting Techniques Reference Manual, SOLDERRM/D.

                                                               www.onsemi.com

                                                                51
                                                                                   NCP4305

                                                                     PACKAGE DIMENSIONS

                                                                           WDFN8 2x2, 0.5P

                                                                           CASE 511AT

                                                                                             ISSUE O

                            D                        A                                           L             L            NOTES:

                                                     B                                                                      1.  DIMENSIONING AND TOLERANCING PER

                                                                                                                                ASME Y14.5M, 1994.

                                                                       L1                                                   2.  CONTROLLING DIMENSION: MILLIMETERS.

    PIN ONE                                                                                                                 3.  DIMENSION b APPLIES TO PLATED

ÍÍÍ 2X                                                                                                                          TERMINAL AND IS MEASURED BETWEEN
    REFERENCE
                                                                                             DETAIL A                           0.15 AND 0.30 MM FROM TERMINAL TIP.

ÍÍÍÍÍÍ 2X                                            E                     ALTERNATE TERMINAL                                          MILLIMETERS

    0.10     C                                                                               CONSTRUCTIONS                      DIM    MIN   MAX

                                                                                                                                    A  0.70  0.80

                                                                                                                                A1     0.00  0.05

          0.10     C                                                      ÉÉÉÉ EXPOSED Cu                                       A3     0.20 REF

                         TOP VIEW                                                                   MOLD CMPD                       b  0.20  0.30

                                                                                                                                    D  2.00 BSC

                                                                                                                                    E  2.00 BSC

                            DETAIL B                                                                                                e  0.50 BSC

    0.05     C                                                                                                                      L  0.40  0.60

                                                                                             DETAIL B                           L1     ---   0.15

                                                        A                                                                       L2     0.50  0.70

                                                                                             ALTERNATE

                                                                                   CONSTRUCTIONS

8X  0.05        C              A1

                                      A3                   C  SEATING

                      SIDE VIEW                               PLANE

                                                                                                                         RECOMMENDED

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                                          DETAIL A                                                             7X                                   PACKAGE

                      e                              7X L                                                      0.78                                 OUTLINE

                         1     4

          L2

                                                                                                                                                           2.30

                         8     5                     b                                                         0.88

                                          8X

                                                        0.10  C  A     B                                                 1

                                                        0.05  C                                                    8X                               0.50

                   BOTTOM VIEW                                   NOTE 3                                            0.30                             PITCH

                                                                                                                                       DIMENSIONS: MILLIMETERS

                                                                                                    *For additional information on our Pb−Free strategy and soldering

                                                                                                    details, please download the ON Semiconductor Soldering and

                                                                                                    Mounting Techniques Reference Manual, SOLDERRM/D.

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ON Semiconductor owns the rights to a number of patents, trademarks, copyrights, trade secrets, and other intellectual property. A listing of ON Semiconductor’s product/patent

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