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NCN49597MNRG

器件型号:NCN49597MNRG
器件类别:热门应用    无线_射频_通信   
厂商名称:ON Semiconductor
厂商官网:http://www.onsemi.cn
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器件描述

Network Controller & Processor ICs 9.6 KBDS FLEX PLC MODEM

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
ON Semiconductor
产品种类:
Product Category:
Network Controller & Processor ICs
RoHS:YES
系列:
Series:
NCN49597
产品:
Product:
Power Line Communications
数据速率:
Data Rate:
4.8 kb/s
频率:
Frequency:
48 MHz
接口类型:
Interface Type:
SPI, UART
工作电源电压:
Operating Supply Voltage:
3.3 V
工作电源电流:
Operating Supply Current:
40 mA
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 115 C
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
QFN-52
封装:
Packaging:
Reel
商标:
Brand:
ON Semiconductor
Core:ARM Cortex M0
Moisture Sensitive:Yes
NumOfPackaging:1
工厂包装数量:
Factory Pack Quantity:
2500
电源电压-最大:
Supply Voltage - Max:
3.6 V
电源电压-最小:
Supply Voltage - Min:
3 V

NCN49597MNRG器件文档内容

NCN49597

Power Line Communication

Modem

   The   NCN49597       is  a  powerful            spread  frequency  shift     keying

(S−FSK)    communication           system−on−chip              (SoC)  designed   for

communication in hostile environments.

   It combines a low power ARM Cortex M0 processor with a high                                             www.onsemi.com

precision  analogue         front  end.            Based   on  4800   baud   S−FSK

dual−channel technology, it offers an ideal compromise between speed

and robustness.

   Pin−compatible with its predecessor, the AMIS−49587, this new

generation chip extends the communication frequency range to cover

all CENELEC bands for use in applications such as e−metering, home                                                1  52

automation and street lighting. The NCN49597 benefits for more than                                           QFN52 8x8, 0.5P

10 years of field experience in e−metering and delivers innovative                                            CASE 485M

features such as a smart synchronization and in−band statistics.

   Fully reprogrammable, the modem firmware can be updated in the

field.  Multiple  royalty−free     firmware        options     are    available  from                     MARKING DIAGRAM

ON Semiconductor; refer to the separate datasheets for details. The                                           52

configurable GPIOs allow connecting peripherals such as LCDs or                                            1

metering ICs.

                                                                                                                  XXXXYZZ

Features                                                                                                          NCN 49597

• Power Line Communication (PLC) Modem for 50 Hz, 60 Hz and DC                                                    C597−901

   Mains

• Embedded ARM Cortex M0 Processor

• 10 General Purpose IOs Controllable by Software                                                      XXXX       = Date Code

• Embedded 32 kB RAM                                                                                   Y          = Plant Identifier

                                                                                                       ZZ         = Traceability Code

• Embedded 2 kB ROM Containing Boot Loader

• Hardware Compliant with CENELEC EN 50065−1 and EN 50065−7

   Half Duplex S−FSK Channel, Data Rate Selectable:                                     ORDERING INFORMATION

        300 – 600 – 1200 – 2400 – 4800 baud (@ 50 Hz);                                  See detailed ordering and shipping information in the package

        360 – 720 – 1440 – 2880 – 5760 baud (@ 60 Hz)                                   dimensions section on page 29 of this data sheet.

• Programmable Carrier Frequencies in CENELEC A, B, C and D

   Band

• UART for Interfacing with an Application Microcontroller

• Power Supply 3.3 V

• Wide Junction Temperature Range: −40°C to +125°C

Available Firmware Options                                                       Typical Applications

• ON−PL110 − Mesh Networking with Collision                                      • AMR: Remote Automated Meter Reading

   Avoidance and Error Correction                                                • Building Automation

• Complete Handling of Protocol Layers (physical,                                • Solar Power Control and Monitoring

   MAC, LLC)                                                                     • Street Light Control and Monitoring

                                                                                 • Transmission of Alerts (fire, gas leak, water leak)

©  Semiconductor Components Industries, LLC, 2017                            1                                       Publication Order Number:

January, 2017 − Rev. 4                                                                                                                NCN49597/D
                                                                                    NCN49597

                                                                                APPLICATION

Application Example

                                              C8                                               R6                                   3V3_A                            3V3_D

                                                   R8                 R7                                                                       C16             C17

                                                                                            C6                                           VDDA

                                 C 9 12 V                                3V3_D                                                                                       VDD    U1

                          12  V                                 C7                                                                                                                  R12

                 D1                           VCC                                          U2                                                                               TXD

                                                            −B            Vuc   OutA                                C3                                                                   Application

MAINS                                     6   7             12            19    5                      R5      R4       TX_OUT                                              RXD

                 R10                                                                        4                                                                                                 &

                                 OutB  8                    NCS5651                            −A                                                                           BR 0         Metering

                      D2               9                                                    3                  C4                                                           BR 1              Micro

                                          10  11    1       13        2   20    14      15     +A

                                                    Enable  +B Vcom                                                                                                         RESB         Controller

                 C10                                                                       Rlim            3V3_D

                                          VEE                            GNDuC Vwarn R9

                                                                                                   C5          R14                             NCN49597

       C11                                                                                                             TX_ENB

            Tr                                                                                                     R2

                                                                                                                       RX_OUT

            1:2       D3                                                                           R3      C2      C1

                                                                                                                        RX_IN                                               VDD1V8

                      D4                                                              3V3_A                    R1                                                                        C15

                                                                                                                       REF_OUT                                              SEN

                                                                                                           C DREF

                                                                          R11       D5                                  ZC_IN                                               EXT_CLK_E

                                                                                                       C12                      XTAL_IN              XTAL_OUT  VSSA  VSS

                                                                                                                                               Y1

                                                                                                                                C13                  C14

                                       Figure 1. Typical Application for the NCN49597 S−FSK Modem

Figure 1 shows an S−FSK PLC modem built around the                                                 order low pass filter built around the NCS5651 power

NCN49597.        The  design     is    a      good          starting     point  for     a          operational amplifier suppresses the 2nd and 3rd harmonics

CENELEC. EN 50065−1−compliant system; for further                                                  to be in line with the CENELEC EN50065−1 specification.

information refer to the referenced design manual.                                                 The filter components are tuned for a space and mark

This design is not galvanically isolated; safety must be                                           frequency of 63.3 and 74 kHz respectively. The output of the

considered when interfacing to a microcontroller or a PC.                                          amplifier is coupled through DC blocking capacitor C10 to

For synchronization the mains is coupled in via a 1 MW                                             a 2:1 transformer Tr. The high voltage capacitor C11 couples

resistor; the Schottky diode pair D5 clamps the voltage                                            the      secondary           of             this  transformer                    to   the  mains.

within the input range of the zero crossing detector.                                              High−energetic transients from the mains are clamped by

In the receive path a 2nd order high pass filter blocks the                                        the protection diode combination D3, D4, together with D1,

mains frequency. The corner point − defined by C1, C2, R1                                          D2.

and R2 − is designed at 10 kHz. In the transmit path a 3th

                                                                                www.onsemi.com

                                                                                               2
                                                           NCN49597

Table 1. EXTERNAL  COMPONENTS LIST AND DESCRIPTION

Component                     Function and Remarks                    Value         Tolerance  Unit

C1, C2             High pass receive filter                           1.5           ±10%       nF

C5, CDREF          VCOM & VREF_OUT ceramic decoupling                 1             −20 +80%   mF

C7, C9, C16, C17   Supply decoupling                                  100           −20 +80%   nF

C3                 TX_OUT signal coupling                             470           ±20%       nF

C4                 Low pass transmit filter                           470           ±10%       pF

C6                 Low pass transmit filter                           68            ±10%       pF

C8                 Low pass transmit filter                           3             ±10%       pF

C10                Transmission signal coupling cap;                  10            ±20%       mF

                   1 ARMS ripple @ 70 kHz

C11                High voltage coupling; 630 VDC                     220           ±20%       nF

C12                Zero crossing noise suppression                    100           ±20%       pF

C13, C14           Crystal load capacitor                             22            ±20%       pF

C15                Internal 1.8 V supply decoupling; ceramic          1             −20 +80%   mF

R1                 High pass receive filter                           22            ±1%        kW

R2                 High pass receive filter                           11            ±1%        kW

R3                 High pass receive filter                           10            ±1%        kW

R9                 Line driver current limitation setting             10            ±1%        kW

R4                 Low pass transmit filter                           3.3           ±1%        kW

R5                 Low pass transmit filter                           10            ±1%        kW

R6                 Low pass transmit filter                           8.2           ±1%        kW

R7                 Low pass transmit filter                           500           ±1%        W

R8                 Low pass transmit filter                           3             ±1%        kW

R10                Line transients protection; 0.5 W                  0.47          ±10%       W

R11                Zero crossing coupling                             1             ±10%       MW

R12, R13           Pull up                                            10            ±10%       kW

D1, D2             High−current Schottky clamp diodes                 MBRA340

D3, D4             Unidirectional TVS                                 P6SMB6.8AT3G

D5                 Dual low−current Schottky clamp diode              BAS70−04

Y1                 Crystal                                            48 MHz        50 ppm

Tr                 2:1 signal transformer

U1                 PLC modem                                          NCN49597

U2                 Power operational amplifier                        NCS5651

                                                      www.onsemi.com

                                                              3
                                                                NCN49597

Table 2. ABSOLUTE MAXIMUM RATINGS

                                        Rating                                                Symbol         Min              Max                 Unit

POWER SUPPLY PINS VDD, VDDA, VSS, VSSA

    Absolute max. digital power supply                                                        VDD_ABSM       VSS − 0.3        3.9                    V

    Absolute max. analog power supply                                                      VDDA_ABSM         VSSA − 0.3       3.9                    V

    Absolute max. difference between digital and analog power supply                   VDD − VDDA_ABSM       −0.1             0.1                    V

    Absolute max. difference between digital and analog ground                         VSS − VSSA_ABSM       −0.1             0.1                    V

CLOCK PINS XIN, XOUT

    Absolute maximum input for the clock input pin (Note 1)                                VXIN_ABSM18       VSS − 0.2   VDD18 + 0.2                 V

    Absolute maximum voltage at the clock output pin (Note 1)                          VXOUT_ABSM18          VSS − 0.2   VDD18 + 0.2                 V

NON 5 V SAFE PINS: TX_OUT, ALC_IN, RX_IN, RX_OUT, REF_OUT, ZC_IN, TDO, SCK, SDO, SCB

    Absolute maximum input for normal digital inputs and analog inputs                 VN5VSIN_ABSM          VSS − 0.3   VDD + 0.3                   V

    Absolute maximum voltage at any output pin                                         VN5VSOUT_ABSM         VSS − 0.3   VDD + 0.3                   V

    Maximum peak input current at the zerocrossing input pin                                  ImpZC_IN       −20              20                  mA

    Maximum average input current at the zerocrossing input pin (1 ms)                     ImavgZC_IN        −2                2                  mA

5 V SAFE PINS: TX_ENB, TXD, RXD, BR0, BR1, IO0..IO9, RESB, TDI, TCK, TMS, TRSTB, TEST, SDI

    Absolute maximum input for digital 5 V safe pins configured as input (Note 2)          V5VSIN_ABSM       VSS − 0.3        5.5                    V

    Absolute maximum voltage at 5 V safe pin configured as output (Note 2)             V5VSOUT_ABSM          VSS − 0.3   VDD + 0.3                   V

Stresses exceeding those listed in the Maximum Ratings table may damage the device. If any of these limits are exceeded, device functionality

should not be assumed, damage may occur and reliability may be affected.

1.  The upper maximum voltage rating on the clock pins XIN and XOUT is specified with respect to the output voltage of the internal core voltage

    regulator. The tolerance of this voltage regulator must be taken into account. In case an external clock is used, care must be taken not to

    damage the XIN pin.

2.  The direction (input or output) of configurable pins (IO0…IO9) depends on the firmware.

Normal Operating Conditions

    Operating  ranges    define  the    limits  for          functional            Total cumulative dwell time outside the normal power

operation and parametric characteristics of the device as                   supply voltage range or the ambient temperature under bias,

described in the Electrical Characteristics section and for the             must be less than 0.1 percent of the useful life.

reliability specifications.

Table 3. OPERATING RANGES

                                Rating                                             Symbol               Min              Max          Unit

    Power supply voltage range (VDDA and VDD pins)                                 VDD, VDDA            3.0              3.6                      V

    Junction Temperature Range                                                     TJ                   −40              125          °C

    Ambient Temperature Range                                                      TA                   −40              115          °C

Functional operation above the stresses listed in the Recommended Operating Ranges is not implied. Extended exposure to stresses beyond

the Recommended Operating Ranges limits may affect device reliability.

                                                               www.onsemi.com

                                                                         4
                                                                                         NCN49597

                                                  PIN  DESCRIPTION − QFN                                                                 Package

                                                       NC   REF_OUT    NC         RX_IN  RX_OUT  VSSA    VDDA  NC   NC   ALC_IN  TX_OUT  NC   NC

                                                       52   51         50         49     48      47      46    45   44   43      42      41   40

                             ZC_IN                1                                                                                                39  NC

                                  NC              2                                                                                                38  NC

                                  IO3             3                                                                                                37  TX_EN

                                  IO4             4                                                                                                36  TEST

                                  IO5             5                                                                                                35  RES

                                  IO0             6                                                                                                34  NC

                             TDO                  7                    NCN49597                                                                    33  IO1

                                  TDI             8                                                                                                32  BR0

                             TCK                  9                                                                                                31  BR1

                             TMS                  10                                                                                               30  SEN

                             TRST                 11                                                                                               29  IO2

                                  IO6             12                                                                                               28  CSB

                                 IO8              13                                                                                               27  SDO

                                                       14   15         16         17     18      19      20    21   22   23      24      25   26

                                                       IO7  EXT_CLK_E  DATA/PRES  XIN    XOUT    VDD1V8  VSS   VDD  TXD  IO9     RXD     SCK  SDI

                             Figure 2. QFN Pin−out of NCN49597 (top view)

Table 4. NCN49597 QFN PIN FUNCTION DESCRIPTION

Pin Number        Pin Name   I/O                                Type                                                                                          Description

    1             ZC_IN      In                                        A                                            50/60 Hz input for mains zero crossing detection

3..5, 12..14      IO3..IO7   In/Out                    D, 5VS, ST                                                   General purpose I/O’s (Note 3)

    6, 33         IO0, IO1   In/Out                    D, 5VS, ST                                                   General purpose I/O’s (Notes 3 and 4)

    13, 23        IO8, IO9   In/Out                    D, 5VS, ST, PD                                               General purpose IO (Notes 3 and 9)

    7             TDO        Out                                       D                                            JTAG test data output

    8             TDI        In                        D, 5VS, PD, ST                                               JTAG test data input (Note 7)

    9             TCK        In                        D, 5VS, PD                                                   JTAG test clock (Note 7)

    10            TMS        In                        D, 5VS, PD                                                   JTAG test mode select (Note 7)

    11            TRSTB      In                        D, 5VS, PD, ST                                               JTAG test reset (active low) (Note 8)

    15            EXT_CLK_E  In                        D, 5VS, PD, ST                                               External clock enable input

    16            DATA/PRES  Out                       D, 5VS, OD                                                   Output of transmitted data (DATA) or PRE_SLOT signal (PRES)

    17            XIN        In                             A, 1.8 V                                                Crystal oscillator input

    18            XOUT       Out                            A, 1.8 V                                                Crystal oscillator output (output must be left floating when XIN is

                                                                                                                    driven by an external clock)

    19            VDD1V8                                               P                                            1.8 V regulator output. A decoupling capacitor of at least 1 mF is

                                                                                                                    required for stability

    20            VSS                                                  P                                            Digital ground

    21            VDD                                                  P                                            3.3 V digital supply

3.  The direction and function of the general−purpose I/O’s is controlled by the firmware. Depending on the firmware behavior, a general−pur-

    pose IO (GPIO) used as an output may appear as an open−drain, push−pull or open−source pin. Refer to the firmware documentation

    for details.

4.  During boot (i.e., before firmware has been uploaded) this pin is an output and indicates the status of the boot loader. Once firmware has

    been loaded, the pin is available as a GPIO.

5.  During normal operation, this pin must be tied to ground (recommended) or left open.

6.  If the modem is not loading the firmware from an external SPI memory, it is recommended that this pin is tied to ground or Vdd.

7.  During normal operation, it is recommended that this pin is tied to ground.

8.  During normal operation, this pin must be tied to Vdd.

9.  If a general purpose IO is configured as an output, the pull−down resistor is disconnected.

                                                                       www.onsemi.com

                                                                                                         5
                                                                  NCN49597

Table 4. NCN49597 QFN PIN FUNCTION DESCRIPTION

Pin Number        Pin Name   I/O                            Type                                      Description

     22               TXD    Out                  D, 5VS, OD                UART transmit output

     24               RXD    In                   D, 5VS, ST                UART receive input

     25               SCK    Out                            D, 5VS          SPI interface to external Flash: clock

     26               SDI    In                   D, 5VS, ST                SPI interface to external Flash: serial data input (Note 6)

     27               SDO    Out                            D, 5VS          SPI interface to external Flash: serial data output

     28               CSB    Out                            D, 5VS          SPI interface to external Flash: chip select

     29               IO2    In/Out               D, 5VS, ST                Must be kept low while firmware is loaded over the serial inter-

                                                                            face; available as a normal GPIO afterwards (Note 3)

     30               SEN    In                   D, 5VS, PD, ST            Boot mode selection (refer to Boot Loader section)

     31               BR1    In                             D, 5VS          UART baud rate selection

     32               BR0    In                             D, 5VS          UART baud rate selection

     35               RESB   In                   D, 5VS, ST                Reset (active low)

     36               TEST   In                   D, 5VS, PD, ST            Production hardware test enable (Note 5)

     37           TX_ENB     Out                  D, 5VS, OD                Transmit enable (active low)

     42           TX_OUT     Out                            A               Transmitter output

     43           ALC_IN     In                             A               Automatic level control input

     46               VDDA                                  P               3.3 V analog supply

     47               VSSA                                  P               Analog ground

     48           RX_OUT     Out                            A               Output of receiver operational amplifier

     49               RX_IN  In                             A               Non−inverting input of receiver operational amplifier

     51           REF_OUT    Out                            A               Internal voltage reference. A decoupling capacitor of at least

                                                                            1 mF is required for stability

2, 34, 38..41,        NC                                                    These pins are not connected and must be connected to ground

44, 45,50, 52                                                               (recommended) or left open

3.  The direction and function of the general−purpose I/O’s is controlled by the firmware. Depending on the firmware behavior, a general−pur-

    pose IO (GPIO) used as an output may appear as an open−drain, push−pull or open−source pin. Refer to the firmware documentation

    for details.

4.  During boot (i.e., before firmware has been uploaded) this pin is an output and indicates the status of the boot loader. Once firmware has

    been loaded, the pin is available as a GPIO.

5.  During normal operation, this pin must be tied to ground (recommended) or left open.

6.  If the modem is not loading the firmware from an external SPI memory, it is recommended that this pin is tied to ground or Vdd.

7.  During normal operation, it is recommended that this pin is tied to ground.

8.  During normal operation, this pin must be tied to Vdd.

9.  If a general purpose IO is configured as an output, the pull−down resistor is disconnected.

P:       Power pin                                                  5VS:         5 V safe; pin that supports the presence of 5 V if used as

                                                                                 input or as open−drain output

A:       Analog pin                                                 Out:         Output signal

D:       Digital pin                                                In:          Input signal

PD:      Internal Pull Down resistor (Note 9)                       ST:          Schmitt trigger input.

OD:      Open Drain Output                                          1.8V:        The maximal voltage on this pin is 1.8 V

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Table 5. ELECTRICAL CHARACTERISTICS

All parameters are valid for TJ = −40°C to 125°C, VDD = 3.3 V, fCLK = 48 MHz ± 50 ppm unless otherwise specified.

                Parameter                         Test Conditions                Symbol             Min            Typ   Max                           Unit

INTERNAL VOLTAGE REGULATOR: PIN VDD1V8 (power supply and voltage reference)

VDD and VDDA current consumption                                                 VDD18              1.62           1.80  1.98                          V

                                                 During reception (Note 10)      IRX                               40    60                            mA

                                                 During transmission (Note 10)   ITX                               40    60                            mA

                                                  RESB = 0                       IRESET                                  4                             mA

OSCILLATOR: PIN XIN, XOUT (Note 11)

Duty cycle with quartz connected                                                                    35                   65                            %

Start−up time                                                                    Tstartup                                15                            ms

Load capacitance external crystal                                                CL                                      18                            pF

Series resistance external crystal                                               RS                 1              6     60                            W

Maximum Capacitive load on XOUT                   XIN used as clock input        CLXOUT                                  15                            pF

Low input threshold voltage                       XIN used as clock input        VILXOUT            0.3                                                V

                                                                                                    VDD18

High input threshold voltage                      XIN used as clock input        VIHXOUT                                 0.7                           V

                                                                                                                         VDD18

Low output voltage                                XIN used as clock input,       VOLXOUT                                 0.3                           V

                                                  XOUT = 2 mA

High input voltage                                XIN used as clock input        VOHXOUT                                 VDD18 −                       V

                                                                                                                         0.3

Rise and fall time on XIN                         XIN used as clock input        trXIN_EXT                               1.5                           ns

ZERO CROSSING DETECTOR AND 50/60 HZ PLL: PIN ZC_IN

Mains voltage input range                     With protection resistor at ZC_IN  VMAINS             90                   550                           VPK

                                                  (Note 12)

Rising threshold level                                                           VIRZC_IN                                1.9                           V

Falling threshold level                                                          VIFZC_IN           0.85                                               V

Hysteresis                                                                       VHYZC_IN           0.4                                                V

Lock range (Note 13)                              R_CONF[0] = 0 (50 Hz)          Flock50Hz          45                   55                            Hz

                                                  R_CONF[0] = 1 (60 Hz)          Flock60Hz          54                   66                            Hz

Lock time (Note 13)                               R_CONF[0] = 0 (50 Hz)          Tlock50Hz                               15                            s

                                                  R_CONF[0] = 1 (60 Hz)          Tlock60Hz                               20                            s

Frequency variation without   going  out  of      R_CONF[0]  = 0 (50 Hz)         DF60Hz                                  0.1                           Hz/s

lock (Note 13)

Frequency variation without going out of          R_CONF[0] = 1 (60 Hz)          DF50Hz                                  0.1                           Hz/s

lock (Note 13)

Jitter of CHIP_CLK (Note 13)                                                     JitterCHIP_CLK                          25                            ms

10. With typical firmware. The exact value depends on the firmware variant loaded and the firmware configuration.

11. In production the actual oscillation of the oscillator and duty cycle will not be tested. The production test will be based on the static parame-

ters and the inversion from XIN to XOUT in order to guarantee the functionality of the oscillator.

12. This parameter is not tested in production.

13. These parameters will not be measured in production as the performance is determined by a digital circuit. Correct operation of this circuit

will be guaranteed by the digital test patterns.

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Table 5. ELECTRICAL CHARACTERISTICS

All parameters are valid for TJ = −40°C to 125°C, VDD = 3.3 V, fCLK = 48 MHz ± 50 ppm unless otherwise specified.

Parameter                                             Test Conditions         Symbol           Min                 Typ       Max               Unit

TRANSMITTER EXTERNAL PARAMETERS: PIN TX_OUT, ALC_IN, TX_ENB

AC output level                           fTX_OUT = 23 – 75 kHz (Note 14)     VTX_OUT          0.85                          1.15              VPK

                                          fTX_OUT = 148.5 kHz (Note 14)                        0.76                          1.22

DC output level                                                               VTX_OUT                              1.65                        V

Second order harmonic distortion          fTX_OUT = 148.5 kHz (Note 14)       HD2                                            −55               dB

Third order harmonic distortion           fTX_OUT = 148.5 kHz (Note 14)       HD3                                            −57               dB

Transmitted carrier frequency resolution                                      RfTX_OUT         11.44                         11.44             Hz

Transmitted carrier frequency accuracy                (Note 15)               DfTX_OUT                                       30                Hz

Capacitive output load at pin TX_OUT                  (Note 15)               CLTX_OUT                                       20                pF

Resistive output load at pin TX_OUT                                           RLTX_OUT         5                             5                 kW

Turn off delay of TX_ENB output                                               TdTX_ENB         0.25                          0.5               ms

Automatic level control attenuation step                                      ALCstep          2.9                           3.1               dB

Maximum attenuation                                                           ALCrange         20.3                          21.7              dB

Low threshold level on ALC_IN             With DC bias equal to VREF_OUT      VTLALC_IN        0.34                          0.46              VPK

High threshold level on ALC_IN            With DC bias equal to VREF_OUT      VTHALC_IN        0.54                          0.72              VPK

Input impedance of ALC_IN pin                                                 RALC_IN          111                           189               kW

Power supply rejection ratio of the                   f = 50 Hz (Note 16)     PSRRTX_OUT       32                                              dB

transmitter section                                   f = 10 kHz (Note 16)                     10

Transmit cascade gain (Note 17)                       f = 10 kHz              VTX_PF_10kHz     −0.5                          0.5               dB

                                                      f = 148.5 kHz           VTX_LPF_148kHz5  −1.3                          0.5

                                                      f = 195 kHz             VTX_LPF_195kHz   −4.5                          −1.5

                                                      f = 245 kHz             VTX_LPF_245kHz                                 −3

                                                      f = 500 kHz             VTX_LPF_500kHz                                 −18

                                                      f = 1 MHz               VTX_LPF_1000kHz                      −36

                                                      f = 2 MHz               VTX_LPF_2000kHz                      −50

14. With the level control register set for maximal output amplitude. Tested with low pass filter tuned for CENELEC D−band.

15. This parameter will not be tested in production.

16. A sinusoidal signal of 100 mVpp is injected between VDDA and VSSA while the digital AD converter generates an idle pattern. The signal

level at TX_OUT is measured to determine the parameter.

17. The cascade of the digital−to−analog converter (DAC), low−pass filter (LPF), and transmission amplifier is production tested and must

have a frequency characteristic between the limits listed. The level is specified relative to the level at DC; the absolute output level will

depend on the operating condition.

This test is done with the low−pass filter (LPF) tuned to include the CENELEC D−band. In production the measurement will be done for

relative to DC with a signal amplitude of 100 mV.

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Table 5. ELECTRICAL CHARACTERISTICS

All parameters are valid for TJ = −40°C to 125°C, VDD = 3.3 V, fCLK = 48 MHz ± 50 ppm unless otherwise specified.

                 Parameter                         Test Conditions          Symbol                     Min         Typ   Max                          Unit

RECEIVER EXTERNAL PARAMETERS: PIN RX_IN, RX_OUT, REF_OUT

Input offset voltage                               AGC gain = 42 dB         VOFFS_RX_IN                                  5                            mV

                                                   AGC gain = 0 dB          VOFFS_RX_IN                                  50                           mV

Max. peak input voltage (corresponding    AGC gain = 0 dB (Note 18)         VMAX_RX_IN                 0.85              1.15                         VPK

to 62.5% of the ADC full scale)

Input referred noise of the analog                 AGC gain = 42 dB         NFRX_IN                                      150      nV/√Hz

receiver path                                      (Notes 18 and 19)

Input leakage current of receiver input                                     ILE_RX_IN                  −1                1                            mA

Max. current delivered by REF_OUT                                           IMax_REF_OUT               −300              300                          mA

Power supply rejection ratio of the re-            f = 50 Hz (Note 20)      PSRRLPF_OUT                35                                             dB

ceiver input section                               f = 10 kHz (Note 20)                                10                                             dB

AGC gain step                                                               AGCstep                    5.3               6.7                          dB

AGC range                                                                   AGCrange                   39.9              44.1                         dB

Analog ground reference output voltage             Load current ±300 mA     VREF_OUT                   1.52        1.65  1.78                         V

Signal to noise ratio (Notes 18 and 20)   Signal amplitude of 62.5% of the  SNAD_OUT                   54                                             dB

                                                   full scale of the ADC

Clipping level at the output of the gain                                    VCLIP_AGC_IN               1.05              1.65                         VPK

stage (RX_OUT)

Receive cascade gain (Note 22)            f = 10 kHz, A = 250 mVpk          VRX_LPF_10kHz              −0.5        0     0.5                          dB

                                          f = 148.5 kHz, A = 250 mVpk       VRX_LPF_148.5kHz           −1.3              0.5

                                          f = 195 kHz, A = 250 mVpk         VRX_LPF_195kHz             −4.5              −1

                                          f = 245 kHz, A = 250 mVpk         VRX_LPF_245kHz                               −3

                                          f = 500 kHz, A = 250 mVpk         VRX_LPF_500kHz                               −18

                                                           f = 1 MHz        VRX_LPF_1000kHz                        −36

                                                           f = 2 MHz        VRX_LPF_2000kHz                        −50

POWER−ON−RESET (POR)

POR threshold (Note 23)                            VDD and VDDA rising      VPORH                                        2.7                          V

                                                   VDD and VDDA falling     VPORL                      2.1

Power supply rise time                    0 to 3 V on both VDD and VDDA     TRPOR                      1                                              ms

DIGITAL OUTPUTS: TDO, SCK, SDO, CSB, IO0..IO9

Low output voltage (Note 24)                       IXOUT = 4 mA             VOL                                          0.4                          V

High output voltage (Note 24)                      IXOUT = −4 mA            VOH                        0.85 VDD                                       V

DIGITAL OUTPUTS WITH OPEN DRAIN: TX_ENB, TXD, DATA/PRES

Low output voltage                                 IXOUT = 4 mA             VOL                                          0.4                          V

DIGITAL INPUTS: BR0, BR1

Low input level                                                             VIL                                          0.2 VDD                      V

High input level                                           0 to 3 V         VIH                        0.8 VDD                                        V

Input leakage current                                                       ILEAK                      −2                2                            mA

18. Input at RX_IN, no other external components.

19. Characterization data only. Not tested in production.

20. A sinusoidal signal of 100 mVpp is injected between VDDA and VSSA. The signal level at the differential LPF_OUT and REF_OUT output

is measured to determine the parameter. The AGC gain is fixed at 42 dB.

21. These parameters will be tested in production with an input signal of 95 kHz and 1 VPK by reading out the digital samples at the output

of the ADC. The AGC gain is switched to 0 dB.

22. The cascade of the receive low−pass filter (LPF), AGC and low noise amplifier is production tested and must have a frequency characteris-

tic between the limits listed. The level is specified relative to the level at DC; the absolute output level will depend on the operating condition.

This test is done with the low−pass filter (LPF) tuned to include the CENELEC D−band.

23. The nominal voltage on the pins VDD and VDDA (the digital and analog power supply) must be equal; both supply rail must be switched

together.

24. For IO0..IO9, this parameter only applies if the pin is configured as output pin by the firmware.

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                                                                        9
                                                            NCN49597

Table 5. ELECTRICAL CHARACTERISTICS

All parameters are valid for TJ = −40°C to 125°C, VDD = 3.3 V, fCLK = 48 MHz ± 50 ppm unless otherwise specified.

        Parameter                                     Test Conditions              Symbol                          Min  Typ   Max               Unit

DIGITAL INPUTS WITH PULL−DOWN: TDI, TMS, TCK, TRSTB, TEST, SEN, IO8, IO9

Low input level (Note 25)                                                               VIL                                   0.2 VDD           V

High input level (Note 25)                                                              VIH                 0.8 VDD                             V

Pull−down resistor (Note 25)                     Measured at VPin = VDD / 2        RPU                             35   100   170               kW

DIGITAL SCHMITT TRIGGER INPUTS: RXD, RESB, IO0..IO7, SDI

Rising threshold level (Note 26)                                                        VT+                                   0.80 VDD          V

Falling threshold level (Note 26)                                                       VT−                 0.2 VDD                             V

Input leakage current (Note 26)                                                    ILEAK                           −2                2          mA

BOOT LOADER TIMING (Parameters are valid for a baud rate of 115’200) (Note 27)

IO2 setup time to falling edge of RESB                (Note 28)                         t2s                        5                            ms

Boot loader startup time                              (Notes 28 and 29)                 tstx                            135   200               ms

Inter−byte timeout sent to modem                      (Note 28)                         tIB                                          20         ms

Boot loader acknowledgement after last                (Note 28)                    tACK                                 3.6          12         ms

byte correctly received

IO2 hold time after start of acknowl-                 (Note 28)                         t2h                        36                           ms

edgement byte transmission

25. For IO8 and IO9, this parameter only applies if the pin is configured as input pin by the firmware.

26. For IO0…IO7, this parameter only applies if the pin is configured as input pin by the firmware.

27. The timing constraints governing the boot loader when uploading firmware over the serial interface are illustrated in Figure 3.

28. These parameters will not be measured in production as the performance is determined by a digital circuit.

29. This parameter is specified with the oscillator stable. Refer to Tstartup for oscillator startup information.

Product parametric performance is indicated in the Electrical Characteristics for the listed test conditions, unless otherwise noted.           Product

performance may not be indicated by the Electrical Characteristics if operated under different conditions.

                                  t2s                                                                                   t2h

IO2

RESB

TXD                                    STX                                                                              ACK

RXD                                              AAH

            tstx                                 tds        tIB                                                         tACK

Figure  3.  Timing          Constraints     for  Uploading  the Firmware     over  the  Serial       Communication Interface             (SCI)

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                                                     NCN49597

                                   Typical Performance Characteristics

                                   1.68

                      Voltage [V]  1.66

                                   1.64

                                   1.62

                                   1.60  0   0.2     0.4  0.6        0.8      1.0  1.2

                                                          Time [ms]

Figure 4. Receiver Opamp — Small signal transient response for (top to center) no load,           10  kW load, 3.6 kW  load

                                   2.2

                                   2.0

                                   1.8

                      Voltage [V]  1.6

                                   1.4

                                   1.2

                                   1.0   0   0.2     0.4  0.6        0.8      1.0  1.2

                                                          Time [ms]

Figure 5. Receiver Opamp — Large signal transient response for (top to center) no load,           10  kW load, 3.6 kW  load

                                   3.5

                                                          No load

                                   3.0                    0 kW

                                   2.5                    0.6 kW

                      Voltage [V]  2.0

                                   1.5

                                   1.0

                                   0.5

                                   0

                                         0        5       10              15       20

                                                          Time [ms]

Figure  6.  Receiver  Opamp        — Output  overdrive    recovery behavior.  The  input  signal  is  shown in grey

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                                                                NCN49597

                                                                     RX_IN

                                                        49.9 W  RX_OUT

                                                                     RL

                                                                     1 mF

                                           Figure 7. Test Circuit for Figures       4–6

                                    25

Current sunk/sourced from pin [mA]  20     Output high                                   Output low

                                    15

                                    10

                                    5

                                    0   0  0.5          1.0     1.5      2.0        2.5  3.0

                                                                Voltage at pin [V]

                                        Figure 8. GPIO Current Sourcing and Sinking Capability

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                                                                                           NCN49597

                                                                                 General           Description

The NCN49597 is a single chip half duplex S−FSK                                                                   Because   the       lower    layers          are      handled      on−chip,     the

modem designed for hostile communication environments                                                          NCN49597 provides an innovative architectural split. The

with    very  low        signal−to−noise        ratio           (SNR)            and       high                user benefits from a higher level abstraction. Compared to

interference. It is particularly suited for power line carrier                                                 a     low−level       interface,     the        NCN49597              allows  faster

(PLC) data transmission on low−or medium−voltage power                                                         development of applications: the user just needs to send the

lines.                                                                                                         raw data to the NCN49597 and no longer has to take care of

Together with firmware, the device handles of the lower                                                        the details of the transmission over the specific medium. The

layers of communication protocols. Firmware solutions are                                                      latter part easily represents half of the software development

provided      by    ON    Semiconductor                 royalty−free                  for  the                 cost.

ON−PL110 protocol. It handles the physical, Media Access                                                          Figure 9 shows the building blocks of the NCN49597.

Control (MAC) and Logical Link Control (LLC) layers                                                            Refer to the sections below for a detailed description.

on−chip.   For      more      information,      refer           to      the      dedicated

software datasheet.

                                                                                                                           VDD 1V8

                                     Transmitter (S−FSK Modulator)                                                                         Communication Controller

                     TX_ENB

                                                                                                                                                                        TxD

TO Power Amplifier   TX_OUT                             LP                  D/A            Transmit Data                                            Serial              RxD               TO Application

                                                        Filter                             & Sine Synthesizer                                       Comm.               BR0          Micro Controller

                                                                                                                                                    Interface

                         ALC_IN                                                                                                                                         BR1

                                     Receiver (S−FSK Demodulator)                                                                                                       IO[9:0]

                     RX_OUT                                                                                                                      Local Port             DATA /PRES

FROM Line Coupler                                                                                                           ARM

                                                                    LP                           S−FSK                          Risc

                         RX_IN       AAF        AGC                 Filter       A/D           Demodulator                      Core                                 5  JTAG I /F

                                                                                                                                                    Test

                                                                                                                                                    Control             TEST

                    REF _OUT                                                     REF

                                                                                                                                                    POR                 RESB

                                                                                                                                                 Watchdog

                                     Clock and Control                                                                                           Timer 1 & 2

                                     Zero                           Clock Generator                                                                                  4  SPI I/F

                         ZC_IN       crossing           PLL                 & Timer                OSC                                           Flash SPI                           TO External Flash

                                                                                                                                                                        SEN

                                                                                                                       Program/Data   Program       Interrupt

                                     NCN49597                                                                          RAM            ROM           Control

                                     VDDA      VSSA     VDDD        VSSD              EXT_CLK_E    XIN         XOUT

                                           Figure 9. Block Diagram of                              the         NCN49597 S−FSK Modem

NCN49597 complies with the CENELEC EN 50065−1                                                                  frequencies are now less correlated, this results in making

and EN 50065−7 standards. It operates from a single 3.3 V                                                      their transmission quality independent from each other.

power supply and is interfaced to the power line by an                                                         Thus,   more           robust     communication                   is  possible             in

external line driver and transformer. An internal PLL is                                                       interference−prone          environments.                The      frequency     pairs

locked to the mains frequency and is used to synchronize the                                                   supported by the NCN49597 are in the range of 9–150 kHz

data transmission at data rates of 300, 600, 1200, 2400 and                                                    with a typical separation of 10 kHz.

4800 baud for a 50 Hz mains frequency, or 360, 720, 1440,                                                         The  conditioning            and  conversion               of      the  signal          is

2880 and 5760 baud for a 60 Hz mains frequency. In both                                                        performed at the analog front−end of the circuit. All further

cases this corresponds to 3, 6, 12 or 24 data bits per half cycle                                              processing of the signal and the handling of the protocol is

of the mains period.                                                                                           fully   digital.       The  digital  processing                of     the  signal          is

S−FSK is a modulation and demodulation technique that                                                          partitioned between hardwired blocks and a microprocessor

combines some of the advantages of a classical spread                                                          block. Where timing is most critical, the functions are

spectrum      system     (e.g.       immunity           against             narrow         band                implemented with dedicated hardware. For the functions

interferers) with the advantages of the classical FSK system                                                   where the timing is less critical − typically the higher level

(low    complexity).      The        transmitter             assigns             the  space                    functions − the circuit makes use of an integrated ARM

frequency     fS to      “data   0”  and   the          mark        frequency              fM  to              microprocessor core. An internal random−access memory

“data 1”.  In       contrast     to  classical          FSK,        the          modulation                    (RAM) stored the firmware and the working data.

carriers fS and fM used in S−FSK are placed well apart. As                                                        After the modem has been reset, the user must upload the

interference        and  signal      attenuation        seen        at           the  carrier                  firmware into the modem memory. This may be done over

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                                                         NCN49597

the  asynchronous    serial  interface      (discussed  below);        this must be taken into account. IO4–IO10 are usually

alternatively, the modem can autonomously retrieve the                 configured as inputs and can therefore be grounded safely.

firmware from an attached SPI memory. For details, refer to            However, it must be considered that some NC pins of

the Boot Loader section.                                               AMIS−49587 are outputs in the NCN49597. These include

The  modem           communicates       to  the    application         pins SDO, SCK and, CSB. IO0 and IO1 are used typically

microcontroller  over  a  Serial  Communication         Interface      used by the firmware as status indicators. IO3 is used by the

(SCI), a standard asynchronous serial link, which allows               ON PL110 firmware for controlling the amplifier enable

interfacing with any microcontroller with a free UART. The             signal.

SCI works on two wires: TXD and RXD. The baud rate is                  Secondly, the NCN49597 incorporates an internal 1.8 V

programmed by setting two pins (BR0, BR1).                             regulator to power the digital core. For stability, a 1 mF

The NCN49597, together with an NCS5651 line driver, is                 capacitor      to  ground  must    be  connected   on   pin    19

functionally equivalent to the NCN49599 modem. Thus, the               (VDD1V8).

same user software works equally well with the NCN49597                In  addition,      the     lowest  baud  rate  setting  of   the

as with the NCN49599.                                                  AMIS−49587 serial interface (BR0 & BR1 pulled low; 4800

Converting AMIS−49587−based Designs to NCN49597                        baud) has been replaced by 115200 baud. All other BR0 and

The NCN49597 is designed to allow easy adaptation of                   BR1 settings will result in the same baud rate.

printed circuit board designs using the AMIS−49587. All                Finally, a 48 MHz crystal is required for the NCN49597;

connected pins of the latter (QFN package) are present in the          the AMIS−49587 used a 24 MHz crystal.

same location in the NCN49597.                                         The firmware running on the modem has been updated

Four important hardware changes must be noted.                         substantially compared to the AMIS−49587. As a result, the

Most of the not−connected (NC) pins of the AMIS−49587                  interface protocol between the user microcontroller and the

are  functional  in  the  NCN49597.     If  these  pins  were          modem      is  completely  different.  Refer   to  the  firmware

previously connected to ground (a commendable practice)                datasheet for details.

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                                                            NCN49597

                                               Detailed Hardware Description

Clock and Control                                                              for correct data transmission and reception. It is composed

The clock and control block (Figure 10) provides the                           of the zero−crossing detector, phase locked loop (PLL),

modem with the clock and synchronization signals required                      oscillator and clock generator.

                                   Clock and Control                                                PRE_BYTE_CLK  PRE_FRAME_CLK

                                                                      BIT_CLK  BYTE_CLK  FRAME_CLK                               PRE _S LO T

                                      Zero            PLL   CHIP_CLK   Clock Generator                                                            OSC

                     ZC_IN         crossing                                              & Timer

                                                                                                                                 EXT_CLK_E             XIN   XOUT

                                               Figure 10. Clock    and Control Block

Oscillator                                                                     specified by the crystal manufacturer for correct operation

The NCN49597 may be clocked from a crystal with the                            at the desired frequency. CL is determined by the external

built−in oscillator or from an external clock. XIN is the input                capacitors CX and stray capacitance (CSTRAY):

to the oscillator inverter gain stage; XOUT the output.                                  CL = CX / 2 + CSTRAY

XOUT cannot be used directly as a clock output as no                                     Stray capacitance typically ranges from 2 to 5 pF. This

additional loading is allowed on the pin due to the limited                    results in a typical CX value of 33 pF.

voltage swing. This applies both to operation with a crystal                             The printed circuit board should be designed to minimize

and an external oscillator.                                                    stray capacitance and capacitive coupling to other parts by

If an external clock of 48 MHz is to be used, the pin                          keeping traces as short as possible. The quality of the ground

EXT_CLK_E must be pulled to VDD and the clock signal                           plane below the oscillator components is critical.

connected to XIN. Note that the high level on XIN must not                               To guarantee startup, the series loss resistance of the

exceed the voltage of the internal voltage regulator (VDD18,                   crystal must be smaller than 60 W.

or about 1.8 V). The output must be floating.                                            The oscillator output fCLK (48 MHz) is the base clock for

If a crystal is to be used, the pin EXT_CLK_E should be                        the entire modem. The microcontroller clock, fARM, is taken

strapped to VSSA and the circuit illustrated in Figure 11                      directly from fCLK. The clock for the transmitter, fTX_CLK,

should be employed.                                                            is equal to fCLK / 4 or 12 MHz; the master receiver clock,

                                                                               fRX_CLK, equals fCLK / 8 or 6 MHz. All the internal clock

                                                                               signals of the transmitter and the receiver will be derived

                                                                               from fTX_CLK resp. fRX_CLK..

XIN                  XOUT          EXT_CLK_E                                   Zero Crossing Detector

                                                                                         Depending                                            on  the       standard  and   the    application,

                     48 MHz                                                    synchronization                                                with     the  mains     zero  crossing    may  be

                                                                               required.

CX                           CX                                                          In order to recover this timing information, a zero cross

                     VSSA                                                      detection of the mains is performed.

                                                                                         Recommended circuits for the detection of the mains zero

Figure 11. Clocking the NCN49597 with a Crystal                                crossing                                          appear           in   the   Application    Note        “Mains

                                                                               synchronization for PLC modems”. In case of the modem is

Correct     operation    is  only  possible   with    a  parallel              not isolated from the mains a series resistor of 1 MW in

resonance   crystal  of  48  MHz.  A  crystal  with      a  load               combination with two external Schottky clamp diodes is

capacitance CL of 18 pF is recommended.                                        recommended                                                    (Figure  12).  This     will  limit  the  current

The load capacitance is the circuit capacitance appearing                      flowing through the internal protection diodes.

between the crystal terminals; it must be within the range

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                                                           NCN49597

                             3V3_A                                                              Clock & Control

         FROM                       BAS70−04

         MAINS  1 MW                          ZC_IN

                                                                           Debounce  ZeroCross            CHIP_CLK

                                                                           Filter                    PLL

                                          100 pF

                      Figure 12. Zero Crossing Detector with Falling−edge De−bounce Filter

    ZC_IN is the mains frequency sense pin. A comparator              Because the detector threshold is not 0 V but slightly

with Schmitt trigger ensures a signal with edges, even in the         positive, the rising edge of the output is delayed compared

presence of noise. In addition, the falling edges of the              to the actual rising mains zero crossing (Figure 13).

detector output are de−bounced with a delay of 0.5–1 ms.

Rising edges are not de−bounced.

                      Figure 13. Zero Crossing Detector Signals and Timing (example for 50 Hz)

Phase Locked Loop (PLL)                                               using the register R_CONF. The bit R_CONF[0] specifies

    A phase−locked loop (PLL) structure converts the signal           the mains frequency, with a cleared bit (0) corresponding to

at  the  ZC_IN  comparator        output  to   the   chip  clock      50 Hz; a set bit (1) to 60 Hz. The bits R_CONF[2:1] control

(CHIP_CLK).     This  clock   is    used  for  modulation  and        the number of data bits per mains period. The values 00b,

demodulation and runs 8 times faster than the bit rate; as a          01b, 10b and 11b correspond to 6, 12, 24 and 48 bits per

result, the chip clock frequency depends on the mains                 mains period of 20 ms (50 Hz) or 16.7 ms (60 Hz).

frequency and the baud rate.                                          Together this results in the baud rates and chip clock

    The filters of the PLL are dependent on the baud rate and         frequencies shown in Table 6.

the mains frequency. They must be correctly configured

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                                                     NCN49597

Table 6. CHIP_CLK IN FUNCTION OF SELECTED BAUD                 RATE  AND MAINS FREQUENCY

R_CONF[0]  Mains frequency                                           R_CONF[2:1]  Baudrate  CHIP_CLK

                                                                     00b          300 bps   2400 Hz

                                                                     01b          600 bps   4800 Hz

0          50 Hz                                                     10b          1200 bps  9600 Hz

                                                                     11b          2400 bps  19200 Hz

                                                                     00b          360 bps   2880 Hz

                                                                     01b          720 bps   5760 Hz

1          60 Hz                                                     10b          1440 bps  11520 Hz

                                                                     11b          2880 bps  23040 Hz

The PLL significantly reduces the clock jitter. This makes           The PLL input is only sensitive to rising edges.

the modem less sensitive to timing variations; as a result, a        If no zero crossings are detected, the PLL freezes its

cheaper zero crossing detector circuit may be used.                internal timers in order to maintain the CHIP_CLK timing.

Figure 14. Using the ZC_ADJUST Register to Compensate for Zero Crossing Delay (example for 50 Hz)

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                                                                  NCN49597

The PLL ensures the generated chip clock is in phase with                    Clock Generator and Timer

the rising edge of comparator output. However, these edges                   The timing generator (Figure 10, center) is responsible for

are not precisely in phase with the mains.                                   all synchronization signals and interrupts related to S−FSK

Inevitably, the external zero crossing detector circuit                      communication.

suffers from a delay tDETD (e.g. caused by an optocoupler).                  The timing is derived from the chip clock (CHIP_CLK,

In addition, the comparator threshold is not zero (VIRZC_IN                  generated by the PLL) and the main oscillator clock fCLK.

= 1.9 V); this results in a further delay, tCOMP0 between the                The timing has a fixed repetition rate, corresponding to the

rising edge of the signal on pin ZC_IN and the rising edge                   length of a physical subframe (see reference [1]).

on the comparator output (as noted before, the PLL takes                     When      the  NCN49597  switches  between       receive      and

only the rising edge into account).                                          transmit mode, the chip clock counter value is maintained.

The combination of these delays would cause the modem                        As a result, the same timing is maintained for reception and

to emit and receive data frames too late.                                    transmission. Seven timing signals are defined:

Therefore, the PLL allows tuning the phase difference                        • CHIP_CLK is the output of the PLL and the input of

between its input and the chip clock. The CHIP_CLK may                       the timing generator. It runs 8 times faster than the bit

be brought forward by setting the register R_ZC_ADJUST.                      rate on the physical interface.

The  adjustment    period  or  granularity     is  13     ms,  with  a       • BIT_CLK is only active at chip clock counter values

maximum  adjustment        of  255   x     13      ms   =  3.3    ms,        that are multiples of 8 (0, 8, .., 2872). It indicates the

corresponding with a sixth of the 50 Hz mains sine period.                   start of the transmission of a new bit.

This is illustrated in Figure 9. The “physical frame” (i.e.,                 • BYTE_CLK is only active at chip clock counter values

the modulated signal appearing on the mains) starts earlier                  that are multiples of 64 (0, 64, .., 2816). It indicates the

with R_ZC_ADJUST[7:0] x 13 ms to compensate for the                          start of the transmission of a new byte.

zero cross delay.                                                            • FRAME_CLK is only active at counter value 0; it

The  delay         corresponding     with      the         value     of      indicates the transmission or reception of a new frame.

R_ZC_ADJUST is also listed in Table 7.                                       • PRE_BYTE_CLK follows the same pattern as

Table 7. ZERO CROSSING         DELAY    COMPENSATION                         BYTE_CLK, but precedes it by 8 chip clocks. It can be

     R_ZC_ADJUST[7:0]                      Compensation                      used as an interrupt for the internal microcontroller and

         0000 0000                      0 ms (reset value)                   indicates that a new byte for transmission must be

                                                                             generated.

         0000 0001                                 13 ms                     • PRE_FRAME_CLK follows the same pattern at

         0000 0010                                 26 ms                     FRAME_CLK, but precedes it by 8 chip clocks. It can

         0000 0011                                 39 ms                     be used as an interrupt for the internal microcontroller

            ...                                    ...                       and indicates that a new frame will start at the next

         1111 1111                             3315 ms                       FRAME_CLK.

                                                                             • PRE_SLOT is active between the rising edge of

                                                                             PRE_FRAME_CLK and the rising edge of

                                                                             FRAME_CLK. This signal can be provided at the

                                                                             digital output pin DATA/PRES when R_CONF[7] = 0.

                                                                             Thus, the external host controller may synchronize its

                                                                             software with the internal FRAME_CLK of the

                                                                             NCN49597. Refer to the SCI section and Table 11 for

                                                                             details.

                                                               www.onsemi.com

                                                                         18
                                                     NCN49597

                 Start of the physical subframe

R_CHIP _CNT      2871 2872  2879             0    1      2  3    4           5          6       7    8       9    63       64      65

CHIP_CLK

BIT_CLK

BYTE _ CLK

FRAME _CLK

PRE_ BYTE _ CLK

PRE _FRAME _CLK

PRE_SLOT

                                                  Figure 15. Timing Signals

Transmitter Path Description (S−FSK Modulator)                   The transmitter block is controlled by the microcontroller

The NCN49597 transmitter block (Figure 16) generates             core, which provided the bit sequence to be transmitted.

the signal to be sent on the transmission channel. Most          Direct digital synthesis (DDS) is employed to synthesize the

commonly, the output is connected to a power amplifier           modulated signal; after a conditioning step, this signal is

which injects the output signal on the mains through a           converted to an analogue voltage. Finally, an amplifier with

line−coupler.                                                    variable    gain  buffers      the  signal  and  outputs  it  on  pin

As the NCN49597 is a half−duplex modem, this block is            TX_OUT.

not active when the modem is receiving.

                 Transmitter(S−FSK Modulato)r

TX_EN

ALC_IN                                   ALC                                                            ARM

                                         control                                                     Interface

                                                                                                        &

                                                                                                     Control

TX_OUT                                   LP          D/A             Transmit Data

                                         Filter                  & Sine Synthesizer

                                                                     fMI     f MQ  fSI     fSQ

                                                                          TO RECEIVER

                                         Figure 16. Transmitter  Block Diagram

                                                     www.onsemi.com

                                                            19
                                                                      NCN49597

Microcontroller Interface & Control                                            register is usually made available by the firmware to the

    The interface with the internal ARM microcontroller                        application microcontroller. The attenuations corresponding

consists of an 8−bit data register R_TX_DATA, 2 control                        to R_ALC_CTRL[2:0] values are given in Table 8.

registers     R_TX_CTRL          and  R_ALC_CTRL,               a    flag

TX_RXB        defining      the  operating    mode     (a  high     level      Table    8. FIXED TRANSMITTER     OUTPUT ATTENUATION

corresponding to transmit mode; low to receive) and the                                 ALC_CTRL[2:0]                       Attenuation

frequency control registers. All these registers are memory                                  000                                 0 dB

mapped; most can be accessed through the firmware: refer

to the specific firmware documentation for details.                                          001                                 −3 dB

                                                                                             010                                 −6 dB

Sine Wave Generator                                                                          011                                 −9 dB

    The    direct    digital     synthesizer  (DDS)        generates  a

sinusoidal signal alternating between the space frequency                                    100                            −12 dB

(fS, data 0) and the mark frequency (fM, data 1) as required                                 101                            −15 dB

to  modulate       the  desired  bit  pattern.  Two    16−bit       wide                     110                            −18 dB

frequency step registers, R_FM and R_FS, control the steps

used by the DDS and thus the frequencies.                                                    111                            −21 dB

    The space and mark frequency can be calculated using                       Alternatively, automatic level control (ALC) may be used

                        fS = R_FS[15:0]_dec • fDDS/218                         by clearing the bit R_ALC_CTRL[3].

                        fM = R_FM[15:0]_dec • fDDS/218                         In this mode, the signal on the analogue input pin ALC_IN

    Equivalently, values for R_FS[15:0] and R_FM[15:0]                         controls the transmitter output level. First, peak detection is

may be calculated from the desired carrier frequencies                         performed.    The  peak    value  is  then   compared     to     two

                        R_FS[15:0]_dec = [218 • fS/fDDS]                       thresholds levels VTLALC_IN and VTHALC_IN. Depending

                        R_FM[15:0]_dec = [218 • fM/fDDS]                       on the value of the measured peak level on ALC_IN the

    With fDDS = 3 MHz the direct digital synthesizer clock                     attenuation is updated using

frequency and [x] equal to x rounded to the nearest integer.                   VpALC_IN < VTLALC :increase the level with one 3 dB step

    At   the  start     of  the  transmission     the      DDS     phase       VTLALC ≤ VpALC_IN          ≤

accumulator starts at 0, resulting in a 0 V output level.                                                    VTHALC         :do  not    change  the

Switching between fM and fS is phase−continuous. Upon                          attenuation

switching to receive mode the DDS completes the active                         VpALC_IN > VTHALC :decrease the level with one 3 dB step

sine period. These precautions minimize spurious emissions.                    The gain changes in the next chip clock. Therefore, an

                                                                               evaluation phase and a level adjustment phase take two

DA Converter and Anti−aliasing Filter                                          CHIP_CLK periods. ALC operation is enabled only during

    A digital to analogue ΣΔ converter converts the sine wave                  the first 16 CHIP_CLK cycles after switching to transmit

digital word to a pulse density modulated (PDM) signal. The                    mode.

PDM stream is converted to an analogue signal with a first                     Following     reset,  the  level  is    set  at   minimum     level

order switched capacitor filter.                                               (maximum attenuation). When switching to reception mode

    A 3rd order continuous time low pass filter in the transmit                the last level is kept in memory. As a result the next transmit

path filters the quantization noise and noise generated by the                 frame starts with the old level.

ΣΔ DA converter.                                                               Note that the DC level on the ALC_IN pin is fixed

    The −3 dB frequency of this filter can be set to 130 kHz for               internally to 1.65 V. As a result, a coupling capacitor is

applications       using    the  CENELEC        A   band.       In   this      usually required.

configuration, the response of the filter is virtually flat up to              If the automatic level control feature is not used, the pin

95 kHz. Alternatively a −3 dB frequency of 195 kHz can be                      ALC_IN may be left floating (not recommended) or tied to

selected yielding a flat response for the entire CENELEC A                     ground.

to D band (i.e., up to 148.5 kHz). Refer to the documentation

of the firmware for more information.                                          Transmitter Output TX_OUT

    The low pass filter is tuned automatically to compensate                   The transmitter output is DC coupled to the TX_OUT pin.

for process variation.                                                         Because  the  entire  analogue    part  of   the  NCN49597       is

                                                                               referenced to the analogue reference voltage REF_OUT

Amplifier with Automatic Level Control (ALC)                                   (about 1.65 V), a decoupling capacitor (C1 in Figure 17) is

    The analogue output of the low−pass filter is buffered by                  usually required.

a variable gain amplifier; 8 attenuation steps from 0 to                       To suppress the second and third order harmonic of the

−21 dB (typical) with steps of 3 dB are provided.                              generated S−FSK signal it is recommended to use a low pass

    The    attenuation      can  be   fixed   by    setting     the   bit      filter. Figure 17 illustrates an MFB topology of a 2nd order

R_ALC_CTRL[3]. The embedded microcontroller can then                           filter.

set the attenuation using register ALC_CTRL[2:0]. This

                                                                 www.onsemi.com

                                                                           20
                                                               NCN49597

                                                                                  Transmitter  (S−FSK Modulator    )

FROM LINE                                        C4            ALC _IN                              ALC

          DRIVER               R3                                                                 control

                                   C3                                                                                        ARM

                                                                                                                             Interface

                                        R2           R1  C1    TX_OUT                               LP                            &

                                                                                                   Filter                    Control

TO TX POWER                                          C2        TX_EN

OUTPUT    STAGE

                                        VSSA

                    R4

                                                         Figure 17. TX_OUT Filter

The  modem          indicates  whether  it   is  transmitting  or           TX_ENB is a 5 V safe with open drain output; an external

receiving on the digital output pin TX_ENB. This is driven                  pull−up resistor must be added (Figure 17, R4).

low when the transmitter is activated. The signal can be used               When the modem switches from transmit to receive mode,

to turn on an external line driver.                                         TX_ENB      is  kept  active   (i.e.,  low)      for  a   short  period

                                                                            tdTX_ENB (Figure 13).

BIT_CLK

TX_DATA

TX_RXB

TX_ENB

TX _OUT

                                                         Figure 18. TX_ENB Timing                                  tdTX_ENB

Receiver Path Description                                                   The modem receiver block (Figures 19 and 22) filter,

The       receiver  demodulates         the      signal  on    the          digitalizes and partially demodulates the output signal of the

communication channel.                                                      coupling circuit. Subsequently, the embedded microcontroller

Typically, an external line coupling circuit is required to                 core  will  demodulate  the    resulting         digital  stream.  The

filter out the frequencies of interest on the communication                 demodulation is described in the fact sheets of the various

channel.                                                                    firmware solutions.

                                                         www.onsemi.com

                                                                        21
                                                                        NCN49597

                              RX_OUT                                                                   Receiver(Analog Path)

                                                       LOW NOISE                                                       FROM

                                   RX_IN                   OPAMP                                                       DIGITAL

                                                                                                            4th        TO

                                                                           Gain            LPF              order      DIGITAL

                                                                                                            SD AD

                              REF_OUT

                                                           1,65 V                                           REF

                                               Figure 19. Analog Path            of the Receiver Block

                                                                                   FROM    TRANSMITTER

                                          Receiver         (Digital Path)          fMI     f MQ  f SI  fSQ             Quadrature  Demodulator

               FROM                                                                                    2nd         IM  Sliding

               ANALOG                                                                                  Decimator       Filter               fM

                              Noise            1st         Compen−                 fMQ

                              Shaper      Decimator        sator                                       2nd         QM  Sliding

                                                                                                       Decimator       Filter

                                                                                   fSI

                                                                                                       2nd         IS  Sliding

               TO                                          Abs                                         Decimator       Filter               fS

               GAIN                            AGC         value                   f SQ

                                              Control      accu                                        2nd         QS

                                                                                                                       Sliding

                                                                                                       Decimator       Filter

                                               Figure 20. Digital Path of the Receiver Block

The receiver block is composed of an operation amplifier                           For the common case of communication over an AC power

provided  for  filtering,     a    variable    gain        amplifier,      an      line, a substantial 50 or 60 Hz residue is still present after the

anti−aliasing  low      pass  filter      and  analogue    to       digital        line coupler. This residue − typically much larger than the

convertor (ADC), and a digital quadrature downmixer.                               received signal − can easily overload the modem.

When the modem is transmitting, the receive blocks are                                     To improve communication performance, the NCN49597

disabled to save power. The only exception is the low−pass                         provides a low−noise operational amplifier in a unity−gain

filter, which is shared between receiver and transmitter and                       configuration            which      can    be   used     to  make  a   50/60 Hz

therefore remains active.                                                          suppression              filter     with    only    four     external  passive

                                                                                   components. Pin RX_IN is the non−inverting input and

50/60 Hz Suppression Filter                                                        RX_OUT is the output of the amplifier.

The  line      coupler  −     external    to   the     modem       and  not                The   internal          reference  voltage    (described      below)  of

described in this document − couples the communication                             1.65 V is provided on REF_OUT and can be used for this

channel to the low−voltage signal input of the modem.                              purpose. The current drawn from this pin should be limited

Ideally the signal produced by the line coupler would only                         to      300         mA;  in     addition,  adding     a  ceramic   decoupling

contain the frequency band used by the S−FSK modulation.                           capacitor of at least 1 mF is recommended.

                                                       R2  RX_OUT                                      Receiver (S−FSK Demodulator)

                                   VIN    C2           C1                      LOW NOISE

                        Received                           RX_IN                   OPAMP

                           Signal                                                                TO AGC

                                                       R1

                                                           REF_OUT

                                                                                   1,65 V  REF

                                                    CDREF

                                                    VSSA

                        Figure 21. External Component Connection for 50/60 Hz Suppression Filter

                                                                    www.onsemi.com

                                                                               22
                                                                            NCN49597

    The recommended topology is shown in Figure 20 and                                74.5 kHz; the resulting frequency response is shown in

realizes a second order filter. The filter characteristics are                        Figure 22. With a good layout, suppressing the residual

determined by external capacitors and resistors. Typical                              mains voltage (50 or 60 Hz) with 60 dB is feasible. To design

values are given in Table 9 for carrier frequencies of 63.3 and                       a filter for other frequencies, consult the design manual.

                             T                 20

                                               −20

                             Vin/Vrx_out (dB)  −60

                                               −100

                                               −140

                                                    10            100                 1k          10k         100k

                                                                                  Frequency (Hz)

                     Figure 22. Transfer Function of the 50 Hz Suppression Circuit shown in Figure 17

Table 9.                                                                              of the full scale. An AGC cycle takes two chip clocks: a

VALUE OF THE RESISTORS AND CAPACITORS                                                 measurement cycle at the rising edge of the CHIP_CLK and

    Component                                  Value              Unit                an update cycle starting at the next chip clock.

          C1                                   1.5                nF                  Low Noise Anti Aliasing Filter and ADC

          C2                                   1.5                nF                      The receiver has a 3rd order continuous time low pass filter

         CDREF                                 1                  mF                  in the signal path. This filter is in fact the same block as in

                                                                                      the transmit path which can be shared because NCN49597

          R1                                   22                 kW                  works in half duplex mode. The same choice of −3 dB

          R2                                   11                 kW                  frequency can be selected between 130 kHz (virtually flat up

                                                                                      to 95 kHz) or 195 kHz (flat up to 148.5 kHz).

    It is important to note that the analog part of NCN49597                              The output of the low pass filter is input for an analog 4th

is referenced to the internal analogue reference voltage                              order sigma−delta converter. The DAC reference levels are

REF_OUT, with a nominal value of 1.65 V. As a result, the                             supplied from the reference block. The digital output of the

DC voltage on pin RX_IN must be 1.65 V for optimal                                    converter is fed into a noise shaping circuit blocking the

dynamic range. If the external signal has a substantially                             quantization noise from the band of interest, followed by

different reference level capacitive coupling must be used.                           decimation and a compensation step.

Automatic Gain Control (AGC)                                                          Quadrature Demodulator

    In order to extend the range of the analogue−to−digital                               The quadrature demodulation block mixes the digital

convertor,  the  receiver    path                    contains  a  variable  gain      output of the ADC with the local oscillators. Mixing is done

amplifier. The gain can be changed in 8 steps from 0 to                               with the in−phase and quadrature phase of both the fS and fM

−42 dB.                                                                               carrier frequencies. Thus, four down−mixed (baseband)

    This amplifier can be used in an automatic gain control                           signals are obtained.

(AGC) loop. The loop is implemented in digital hardware.                                  After low−pass filtering, the in−phase and quadrature

It  measures    the  signal  level                   after  analogue−to−digital       components of each carrier are combined. The resulting two

conversion. The amplifier gain is changed until the average                           signals are a measure of the energy at each carrier frequency.

digital signal is contained in a window around a percentage                               These energy levels are further processed in the firmware.

                                                                        www.onsemi.com

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                                                                          NCN49597

Communication Controller

The Communication Controller           block includes the micro−processor and its peripherals (refer to Figure                     23  for  an  overview).

                                             Communication Controller

                                                 Data / Program                                               TxD

                                                        RAM                                                   RxD

                                                                                              Serial

                                                                                              Comm.           BR0

                                                   Program                                   Interface

                                                        ROM                                                   BR1

                                                                               ARM

                                                   Timer 1 & 2                 Risc                           IO[9:0]

                                                                               Core          Local Port

                                                                                                              DATA /PRES

                                             TO

                                             TRANSMIT

                                             FROM

                                             RECEIVER                                          POR            RESB

                                                   Interrupt

                                                   Control                                   Watchdog

                                                              Flash SPI                 Test                  TEST

                                                                                        Control

                                                   SEN  CSB     SDO  SDI  SCK

                  Figure 23. The Communication Controller                      is    Based on a Standard ARM Corex M0 Core

The processor is an ARM Cortex M0 32−bit core with a                                    The application microcontroller has also low−level access

reduced     instruction   set   computer     (RISC)     architecture,                to internal timing of the modem through the digital output

optimized for IO handling. Most instructions complete in a                           DATA/PRES pin. The function of this pin depends on the

single  clock     cycle,  including    byte  multiplication.             The         register bit R_CONF[7].

peripherals include a watchdog, test and debug control,                                 If the bit is cleared (0), the preslot synchronization signal

RAM, ROM containing the boot loader, UART, two timers,                               (PRE_SLOT) appears on the pin.

an SPI interface to optional external memory, I/O ports and                             If the bit is set (1), the modem outputs the baseband,

the  power−on       reset.  The    microcontroller           implements              unmodulated, data. Thus, DATA/PRES is driven high when

interrupts.                                                                          a  space    symbol   is     being  transmitted    (i.e.,    the  space

The 32 kB RAM contains the necessary space to store the                              frequency fS appears on pin TX_OUT); it is driven low when

firmware     and    the   working  data.  A      full−duplex         serial          a mask symbol is transmitted (fM on TX_OUT).

communication block allows interfacing to the application

microcontroller.                                                                     Testing

                                                                                        A JTAG debug interface is provided for development,

Local Port                                                                           debugging      and   production    test.  An  internal     pull−down

Ten bidirectional general purpose input/output (GPIO)                                resistor is provided on the input pins (TDI, TCK, TMS, and

pins (IO0..IO9) are provided. All general purpose IO pins                            TRSTB).

can be configured as an input or an output. In addition, the                            In practice, the end user of the modem will not need this

firmware can emulate open−drain or open−source pins. All                             interface;     this  input  pins   may    be      tied     to    ground

pins are 5 V tolerant.                                                               (recommended) or left floating; TDO should be left floating.

When the modem is booting, IO2 is configured as an input                                The pin TEST enables the internal hardware test mode

and must be pulled low to enable uploading firmware over                             when driven high. During normal operation, it should be tied

the serial interface. At the same time, IO0 and IO1 are                              to ground (recommended) or left floating.

configured as outputs and show the status of the boot loader.                        Serial Communication Interface (SCI)

A LED may be connected to IO0 to help with debugging.                                   The      Serial   Communication            Interface          allows

After the firmware has been loaded successfully, IO0..IO2                            asynchronous         communication        with         any       device

become available as normal IOs.                                                      incorporating a standard Universal Asynchronous Receiver

Typically, the firmware provides status indication on                                Transmitter (UART).

some    IO   pins;  other   IO   pins  remain      available         to   the

application microcontroller as IO extensions.

                                                                     www.onsemi.com

                                                                               24
                                                                   NCN49597

The serial interface is full−duplex and uses the standard NRZ format with a single start                   bit, eight data bits and one  stop   bit

(Figure 24). The baud rate is programmable from 9600 to 115200 baud through the BR0                        and BR1 pins.

IDLE (mark)                                   LSB                                                   MSB           IDLE (mark)

              Start                           D0   D1          D2  D3           D4       D5     D6  D7     Stop

              tBIT                                                 8 data bits                             tBIT

PC20080523.3                                                       1 character

                                        Figure 24. Data Format of               the  Serial     Interface

Serial data is sent from the NCN49597 to the application                                                          + 5V

microcontroller on pin TxD; data is received on pin RxD.

Both pins are 5 V tolerant, allowing communication with                                                                 R

both 3.3 V−and 5 V−powered devices.

On the open−drain output pin TxD an external pull−up                                                                           Output

resistor must be provided to define the logic high level

(Figure 25). A value of 10 kW is recommended. Depending

on the application, an external pull−up resistor on RxD may

be required to avoid a floating input.

                                                                                                    VSSD

                                                                                Figure 25. Interfacing to 5 V Logic using a 5 V Safe

                                                                                                Output and a Pull−up Resistor

                                                                                         3V3_D

                                                       NCN49597

                                                                                TxD

                                                       Serial                   RxD

                                                       Comm.                    BR0                 Application

                                        ARM            Interface                BR1                        Micro

                                        Risc                                                        Controller

                                        Core

                                                                                IO[9:0]

                                                   Local Port                   DATA /PRES

              Communication                        Controller

              Figure 26. Connection to the                             Application Microcontroller

The baud rate of the serial communication is controlled by                      Table 10. BR1, BR0 BAUD RATES

the pins BR0 and BR1. After reset, the logic level on these                          BR1            BR0                 SCI  Baud Rate

pins is read and latched; as a result, modification of the baud

rate during operation is not possible. The baud rate derived                         0              0                        115200

from BR0 and BR1 is shown in Table 10.                                               0              1                        9600

                                                                                     1              0                        19200

                                                                                     1              1                        38400

                                                                                BR0 and BR1 are 5 V safe, allowing           direct connection  to

                                                                                5 V−powered logic.

                                                               www.onsemi.com

                                                                   25
                                                                   NCN49597

Watchdog                                                                     Configuration Registers

    A watchdog supervises the ARM microcontroller. In case                         The behavior of the modem is controlled by configuration

the firmware does not periodically signal the watchdog it is                 registers. Some registers can be accessed by the user through

alive, it is assumed an error has occurred and a hard reset is               the    firmware.    Table     11  gives     an  overview     of        some

generated.                                                                   commonly exposed registers.

Table 11. NCN49597       CONFIGURATION REGISTERS

        Register         Reset Value                                                        Function

        R_CONF[7]             0               Pin DATA/PRES mode selection

    R_CONF[2:1]               00b             Baud rate selection

        R_CONF[0]             0               Mains frequency

        R_FS[15:0]            0000h           Step register for the space frequency fS

        R_FM[15:0]            0000h           Step register for the mark frequency fM

R_ZC_ADJUST[7:0]              02h             Fine tuning of phase difference between   CHIP_CLK      and  rising  edge  of  mains  zero  crossing

    R_ALC_CTRL[3]             0               Automatic level control (ALC) enable

    R_ALC_CTRL[2:0]           000b            Automatic level control attenuation

Reset and Low Power

    NCN49597 has two reset modes: hard reset and soft reset.                 When switching on the power supply the output of the

    The hard reset re−initializes the complete IC (hardware                  crystal oscillator is disabled until a few thousand clock

and ARM) excluding the data RAM for the ARM. This                            pulses have been detected; this allows sufficient time for

guarantees      correct  start−up    of  the  hardware  and        the       oscillator start−up.

microcontroller.                                                                   When the pin RESB is pulled low the power consumption

    The modem is kept in hard reset as long as pin RESB is                   drops significantly. Power is drawn only to maintain the bias

pulled low or the power supply VDD < VPOR (See Table 11).                    of some analogue functions and the oscillator cell.

                                                                   Boot  Loader

    During operation, the modem firmware is stored in the                          The  memory   must      be  connected     to     the   pins  of  the

internal random access memory (RAM). As this memory is                       dedicated serial peripheral interface (SPI), as shown in

volatile, the firmware must be uploaded after reset.                         Figure 27. Any non−volatile memory with the standard

    The NCN49597 provides two mechanisms to achieve                          command set and three bytes addressing is supported; is

this: the firmware may be stored in an external SPI memory                   recommended.

or  it  may     be  uploaded  over   the  serial  communication                    The user must program the firmware into the external

interface.                                                                   memory starting from address 0. Four bytes must be added

                                                                             at the end of the lowest 256−byte sector that can fit them, i.e.

Booting from External Memory                                                 either the sector containing the last byte of the firmware or

    During reset, the boot loader module in the modem can                    the next sector. These four bytes contain the checksum, the

retrieve the firmware from an attached memory.                               number of sectors used, and the magical numbers A5H and

    To enable this mode, the boot control pin SEN must be                    5AH. The checksum must be computed over the entire

driven high and IO2 must be driven low; subsequently the                     binary.

modem must be reset.                                                               Between  the  four   metadata      bytes  and    the   firmware,

                                                                             zero−padding must be written.

        NCN49597                         EEPROM                                    This is illustrated in Table 12.

                                         LE25U20AQGTXG

                    SDO                  SDI

                    SDI                  SD0

    Bootloader      SCK                  SCK

                    CSB                  CSB

    Figure 27. Connecting an External SPI Memory to

                         the Modem

                                                               www.onsemi.com

                                                                         26
                                                                 NCN49597

Table 12. REQUIRED CONTENTS OF AN EXTERNAL                                bytes), followed by four bytes: checksum, 03H, A5H and

BOOTABLE SPI MEMORY FOR A BINARY FIRMWARE                                 5AH.

FILE OF LENGTH N BYTES                                                    Once the boot loader has finished copying the firmware to

Address                                  Content                          the  internal     memory,    the       checksum       is  calculated   and

         0                                                                compared      to  the   stored  checksum.         If  both    match,   the

                                                                          processor is released from reset and the firmware starts

         ...            Firmware binary                                   executing. IO2 subsequently becomes available as a normal

         N                                                                GPIO.

         N+1                                                              Firmware Upload over the Serial Communication

         ...            Zero padding, if required                         Interface

100H V S + FBH                                                            During reset, the boot loader module in the modem can

                                                                          receive the firmware over the serial interface.

100H V S + FCH          Checksum                                          To enable this mode, the IO2 and the boot control pin SEN

100H V S + FDH          S, the number of sectors used                     must be driven low; subsequently the modem must be reset.

100H V S + FEH          Magical number: A5H                               IO2 must remain low during the entire boot process; if

100H V S + FFH          Magical number: 5AH                               driven  high      during     boot      the  boot      loader   terminates

                                                                          immediately. To restart the boot loader, reset the modem.

              Where S is the numbers of sectors used:                     As soon as the reset of the modem is released, the boot

                        Ȳ ȴ S +                                           loader  process     starts.  When      it   is  ready     to  receive  the
                                N)4
                                                                          firmware from the external microcontroller, the boot loader
                                100H
                                                                          will send a 02H (STX) byte.

The      tool      PlcEepromGenerator.exe,         provided      by       Upon receiving this byte the user must send the byte

ON Semiconductor,        may  be  used    to  convert    a   binary       sequence specified in Table 13. The sequence contains a

firmware file into a file that follows these requirements. The            checksum to verify correctness of the received binary image.

latter can be written directly in the external memory.                    The CRC must be calculated over the firmware binary only

As an example, if the firmware binary size is 618 bytes,                  (excluding the magical number and the size). The program

the first two 256−byte sector will be filled completely. The              crc.exe, provided by ON Semiconductor, can be used for this

last 106 bytes of the firmware binary will be written to the              calculation.

third sector, followed by zero padding (256 − 106 − 4 = 146

Table 13. BYTE      SEQUENCE to be transmitted by the application microcontroller during firmware upload

         Value                                                            Description

     [ CEH ]            Should only be sent to restart the boot loader process, in response to a NAK character received from the         modem

         AAH            Magical number

Size (LSB)              The size of the entire firmware binary, including the four bytes for the CRC at the end

Size (MSB)

Binary, first byte      Contents of the firmware binary

         ...

Binary, last byte

CRC (LSB)               CRC, as calculated on the binary only

CRC (MSB)

Data transmission must start only after receiving the STX                 constraints is not met, or if the checksum is incorrect, the

byte. In addition, the first byte must be sent within 350 ms.             boot loader will send a 15H (NAK) character. This error also

If these timing constraints are not satisfied the boot loader             occurs when the user attempts to upload a binary exceeding

will send a 15H (NAK) character and will reject any data                  the  maximal      size  of   7F00H     (32512)        bytes.   When    the

received until the application microprocessor stops sending               application microcontroller receives this NAK, it should

bytes for at least 100 ms. The pause will restart the boot                transmit a CEH (mnemonic for “clear error”) byte. This

loader,  and    a  new  STX   character   will     be  sent  to  the      informs the boot loader that the application microcontroller

application microcontroller to indicate this.                             understood     the  problem.       Following      the     CEH  byte,   the

Once     transmission    has    started,  the      maximal     delay      microcontroller may restart.

between     consecutive  bytes    is  20  ms.      If  this  timing       The timing constraints are illustrated in Figure 3.

                                                             www.onsemi.com

                                                                      27
                                                             NCN49597

                                                    Application      Information

For  a        system−level  overview        of  power        line            The analogue and digital blocks are powered through

communication, refer to [4]. For more information on how                  independent power supply pins (VDDA resp. VDD); the

to design with the NCN49597 modem, refer to the design                    nominal supply voltage is 3.3 V. On both pins, decoupling

manual available from your sales representative [1]. This                 must be provided with at least a ceramic capacitor of 100 nF

section gives a few hints.                                                between the pin and the corresponding ground (VSSA resp.

                                                                          VSS). The connection path of these capacitors on the printed

Supplies and Decoupling                                                   circuit board (PCB) should be kept as short as possible in

For  optimal  stability     and  noise  rejection,  all  power            order to minimize the parasitic inductance.

supplies must be decoupled as physically close to the device                 It is recommended to tie both analogue and digital ground

as possible.                                                              pins to a single, uninterrupted ground plane.

                                                                                      GROUND

                                                    C DREF                C DA

                                                                                                  3,3V SUPPLY

                                 REF_OUT                 VSSA            VDDA

                                            52  51  50   49  48  47  46  45  44   43  42  41  40

                                        1                                                         39

                                        2                                                         38

                                        3                                                         37

                                        4                                                         36

                                        5                                                         35

                                        6                                                         34

                                        7                                                         33

                                        8                                                         32

                                        9                                                         31

                                        10                                                        30

                                        11                                                        29

                                        12                                                        28

                                        13                                                        27

                                            14  15  16   17  18  19  20  21  22   23  24  25  26

                                                    VDD1V8                   VDD                      PC20111121.1

                                                                                                  3,3V SUPPLY

                                                    C DD1V8                  C DD

                                                                     VSS

                            Figure 28. Recommended Layout of the Placement of Decoupling

                                        Capacitors (bottom ground plane not shown)

Internal Voltage Reference                                                Internal Voltage Regulator

REF_OUT is the analog output pin which provides the                          An internal linear regulator provides the 1.8 V core

voltage reference used by the A/D converter. This pin must                voltage for the microcontroller. This voltage is connected to

be decoupled to the analog ground by a 1 mF ceramic                       pin VDD1V8. A ceramic decoupling capacitor of 1 mF to

capacitance CDREF. The connection path of this capacitor to               ground must be connected as close as possible to this pin

the VSSA on the PCB should be kept as short as possible in                (Figure 28).

order to minimize the serial inductance.                                     The internal regulator should not be used to power other

                                                                          components.

                                                         www.onsemi.com

                                                                     28
                                                             NCN49597

                                                             References

In this document references are made to:                                        3.  ON Semiconductor. Mains synchronization for

1. ON Semiconductor, Design Manual                                                  PLC modems (application note). 2015−08−19. The

NCN495979/9, 2016−08−23. The latest version is                                      latest version is available from your sales

available from your sales representative.                                           representative.

2. CENELEC. EN 50065−1: Signaling on low−                                       4.  ON Semiconductor. AND9165/D. Getting started

voltage electrical installations in the frequency                                   with power line communication (application note).

range 3 kHz to 148,5 kHz. 2011−04−22. Online at                                     2016−05−01. Online at

http://www.cenelec.eu/dyn/www/f?p=104:110:102                                       http://www.onsemi.com/pub_link/Collateral/AND

2556227334229::::FSP_ORG_ID,FSP_PROJECT,                                            9165−D.PDF

FSP_LANG_ID:821,22484,25

Table 14. ORDERING INFORMATION

Part Number                         Temperature Range                           Package Type                            Shipping†

NCN49597MNG                         −40°C – 125°C                                   QFN−52                              Tube

                                                                                    (Pb−Free)

NCN49597MNRG                        −40°C – 125°C                                   QFN−52                              Tape & Reel

                                                                                    (Pb−Free)

†For information on tape and reel specifications, including  part  orientation  and tape sizes, please  refer  to  our  Tape and Reel  Packaging

Specification Brochure, BRD8011/D.

                                                             www.onsemi.com

                                                                   29
                                                                            NCN49597

                                                                 PACKAGE DIMENSIONS

                                                                            QFN52 8x8, 0.5P

                                                                            CASE 485M

                                                                                             ISSUE C

                                                                                                               NOTES:

                                    D                                A                                              1.  DIMENSIONING AND TOLERANCING PER

                                                                                                                        ASME Y14.5M, 1994.

         ÉÉÉÉ PIN ONE                                                    B                                          2.  CONTROLLING DIMENSION: MILLIMETERS

                                                                                                                    3.  DIMENSION b APPLIES TO PLATED TERMINAL

         ÉÉÉÉÉÉÉÉÉÉÉÉ REFERENCE                                                                                         AND IS MEASURED BETWEEN 0.25 AND 0.30

                                                                                                                        MM FROM TERMINAL.

                                                                                                                    4.  COPLANARITY APPLIES TO THE EXPOSED

                                                                                                                        PAD AS  WELL AS THE TERMINALS.

                                                                                                                             MILLIMETERS

                                                                                                                        DIM     MIN   MAX

                                                                         E                                              A       0.80  1.00

                                                                                                                        A1      0.00  0.05

                                                                                                                        A2      0.60  0.80

                                                                                                                        A3      0.20 REF

   2X                                                                                                                   b       0.18  0.30

         0.15         C                                                                                                 D       8.00 BSC

                                                                                                                        D2      6.50  6.80

                                                                                                                        E       8.00 BSC

         2X                                                                                                             E2      6.50  6.80

               0.15         C                                                                                           e       0.50 BSC

                                                                                                                        K       0.20  ---

                                                                 A2                                                     L       0.30  0.50

   0.10  C

                                                                         A                                          RECOMMENDED

   0.08  C     A1                                    A3                                                        SOLDERING FOOTPRINT*

                                                         REF

SEATING PLANE                                                                  C                                             8.30

                                    D2                                                                                                                   52X

                                                                                                                             6.75                        0.62

                                14                       26

               L            13                                   27

         52 X

                                                                     E2                                                                            6.75  8.30

                            1                                    39

               K                52                           40                                       PKG                                   52X

         52 X                                                    52 X    b  NOTE 3                    OUTLINE  0.50                         0.30

                                    e                                                                          PITCH

                                                                     0.10   C                A  B                                         DIMENSIONS: MILLIMETERS

                                                                     0.05   C                         *For additional information on our Pb−Free strategy and soldering

                                                                                                      details, please download the ON Semiconductor Soldering and

                                                                                                      Mounting Techniques Reference Manual, SOLDERRM/D.

ON Semiconductor and        are trademarks of Semiconductor Components Industries, LLC dba ON Semiconductor or its subsidiaries in the United States and/or other countries.

ON Semiconductor owns the rights to a number of patents, trademarks, copyrights, trade secrets, and other intellectual property. A listing of ON Semiconductor’s product/patent

coverage may be accessed at www.onsemi.com/site/pdf/Patent−Marking.pdf. ON Semiconductor reserves the right to make changes without further notice to any products herein.

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Buyer is responsible for its products and applications using ON Semiconductor products, including compliance with all laws, regulations and safety requirements or standards,

regardless of any support or applications information provided by ON Semiconductor. “Typical” parameters which may be provided in ON Semiconductor data sheets and/or

specifications can and do vary in different applications and actual performance may vary over time. All operating parameters, including “Typicals” must be validated for each customer

application by customer’s technical experts. ON Semiconductor does not convey any license under its patent rights nor the rights of others. ON Semiconductor products are not

designed, intended, or authorized for use as a critical component in life support systems or any FDA Class 3 medical devices or medical devices with a same or similar classification

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application, Buyer shall indemnify and hold ON Semiconductor and its officers, employees, subsidiaries, affiliates, and distributors harmless against all claims, costs, damages, and

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claim alleges that ON Semiconductor was negligent regarding the design or manufacture of the part. ON Semiconductor is an Equal Opportunity/Affirmative Action Employer. This

literature is subject to all applicable copyright laws and is not for resale in any manner.

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19521 E. 32nd Pkwy, Aurora, Colorado 80011 USA                   Europe, Middle East and Africa Technical Support:           Order Literature: http://www.onsemi.com/orderlit

Phone: 303−675−2175 or 800−344−3860 Toll Free USA/Canada             Phone: 421 33 790 2910                                  For additional information, please contact your local

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Email: orderlit@onsemi.com                                           Phone: 81−3−5817−1050

◊                                                                           www.onsemi.com                                                               NCN49597/D

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