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MWS5101EL2

器件型号:MWS5101EL2
器件类别:存储   
厂商名称:Intersil ( Renesas )
厂商官网:http://www.intersil.com/cda/home/
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器件描述

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MWS5101EL2器件文档内容

March 1997                                                                                                      MWS5101,
                                                                                                               MWS5101A

                                                                                                                          256-Word x 4-Bit
                                                                                                                            LSI Static RAM

Features                                                              Description

Industry Standard Pinout                                            The MWS5101 and MWS5101A are 256 word by 4-bit static
Very Low Operating Current . . . . . . . . . . . . . . . . . . 8mA  random access memories designed for use in memory
                                                                      systems where high speed, very low operating current, and
   at VDD = 5V and Cycle Time = 1s                                   simplicity in use are desirable. They have separate data
Two Chip Select Inputs Simple Memory Expansion                      inputs and outputs and utilize a single power supply of 4V to
Memory Retention for Standby. . . . . . . . . . . . . 2V (Min)      6.5V. The MWS5101 and MWS5101A differ in input voltage
                                                                      characteristics (MWS5101A is TTL compatible).
   Battery Voltage
Output Disable for Common I/O Systems                               Two Chip Select inputs are provided to simplify system
Three-State Data Output for Bus Oriented Systems                    expansion. An Output Disable control provides Wire-OR
Separate Data Inputs and Outputs                                    capability and is also useful in common Input/Output
TTL Compatible (MWS5101A)                                           systems by forcing the output into a high impedance state
                                                                      during a write operation independent of the Chip Select input
Pinout                                                                condition. The output assumes a high impedance state
                                                                      when the Output Disable is at high level or when the chip is
                MWS5101, MWS5101A                                     deselected by CS1 and/or CS2.
                      (PDIP, SBDIP)
                        TOP VIEW                                      The high noise immunity of the CMOS technology is
                                                                      preserved in this design. For TTL interfacing at 5V operation,
                  A3 1   22 VDD                                       excellent system noise margin is preserved by using an
                  A2 2   21 A4                                        external pull-up resistor at each input.
                  A1 3   20 R/W
                  A0 4   19 CSI                                       For applications requiring wider temperature and operating
                  A5 5   18 O.D.                                      voltage ranges, the mechanically and functionally equivalent
                  A6 6   17 CS2                                       static RAM, CDP1822 may be used.
                  A7 7   16 DO4
                VSS 8    15 DI4                                       The MWS5101 and MWS5101A types are supplied in 22
                 DI1 9   14 DO3                                       lead hermetic dual-in-line, sidebrazed ceramic packages (D
                DO1 10   13 DI3                                       suffix), in 22 lead dual-in-line plastic packages (E suffix), and
                 DI2 11  12 DO2                                       in chip form (H suffix).

Ordering Information

                                            MWS5101                          MWS5101A
                                               250ns
       PACKAGE           TEMP. RANGE                                  350ns                             250ns  350ns  PKG. NO.
PDIP                      0oC to +70oC  MWS5101EL2
Burn-In                                              MWS5101ELS MWS5101AEL2 MWS5101AEL3 E22.4
                          0oC to +70oC            -
SBDIP                                                                                                          MWS5101AEL3X E22.4
Burn-In
                                                      MWS5101DL3X                                       -      MWS5101ADL3 D22.4A

                                                                                                                      D22.4A

CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.                File Number 1106.2

http://www.intersil.com or 407-727-9207 | Copyright Intersil Corporation 1999
                                                                                   6-56
                                                MWS5101, MWS5101A

                                                      OPERATIONAL MODES

                                                            INPUTS

          MODE                   CHIP SELECT 1  CHIP SELECT 2      OUTPUT                 READ/WRITE             OUTPUT
                                        (CS1)          (CS2)   DISABLE (OD)                    (R/W)  Read
Read                                                                                              1   Data In
                                           0              1             0                         0   High Impedance
                                                                        0                         0   High Impedance
Write                            0                    1                 1                         X   High Impedance
                                                                        X                         X   High Impedance
Write                            0                    1                 X                         X
                                                                        1
Standby                          1                    X

Standby                          X                    0

Output Disable                   X                    X

NOTE: Logic 1 = High, Logic 0 = Low, X = Don't Care.

Functional Block Diagram

A0  4           (5)                   (32)                                                                                22   
     3                               ROW                                                                                         VDD
             INPUT
A1                               DECODERS
     2    BUFFERS
              AND
A2
     1    ALL ROWS
          DESELECT
A3        FUNCTION
A4  21

DI1  9                                            (8 x 32)       (8 x 32)    (8 x 32)       (8 x 32)                 (4)  10  
      11                                        STORAGE        STORAGE     STORAGE        STORAGE                                D01
                                                                                                                 BUFFER   12
DI2                                               ARRAY          ARRAY       ARRAY          ARRAY                DRIVERS      D02
      13           (4)                                                                                     BITS
                GATES                             BIT (1)        BIT (2)     BIT (3)
DI3                                                                                                   (1-4)               14  D03
DI4  15
                                                                                                                          16  
                                                                                                                                 D04

                                                                                          BIT (4)

                                                      (8)         (8)            (8)            (8)

A5  5             (3)                           COLUMN         COLUMN       COLUMN         COLUMN
     6                                                                     DECODERS       DECODERS
                INPUT                           DECODERS DECODERS
A6
     7       BUFFERS
                 AND
A7
          ALL COLUMNS
            DESELECT
            FUNCTION

      20                         CONTROL
R/W                                    B

CSI 19    CONTROL                               CONTROL                                                                   8
      17        A                                     C                                                                        VSS

CS2                 VDD                         VDD
      18

OD

                                                                           VDD

                            VSS                      VSS                             VSS

        INPUT PROTECTION              OUTPUT                      OVER VOLTAGE
          NETWORK                        PROTECTION                    PROTECTION
                                         CIRCUIT                       CIRCUIT

                                                            6-57
                                       MWS5101, MWS5101A

Absolute Maximum Ratings                                                               Thermal Information

DC Supply Voltage Range, (VDD)                                                         Thermal Resistance (Typical)                           JA (oC/W) JC (oC/W)
   (All Voltages Referenced to VSS Terminal) . . . . . . . . -0.5V to +7V
                                                                                          PDIP Package . . . . . . . . . . . . . . . . . . .       75        N/A
Input Voltage Range, All Inputs . . . . . . . . . . . . . -0.5V to VDD +0.5V
DC Input Current, Any One Input. . . . . . . . . . . . . . . . . . . . . . . . .10mA     SBDIP Package . . . . . . . . . . . . . . . . . .        80        21

                                                                                       Operating Temperature Range (TA)
                                                                                          Package Type D. . . . . . . . . . . . . . . . . . . . . . . . . .-55oC to +125oC
                                                                                          Package Type E . . . . . . . . . . . . . . . . . . . . . . . . . . .-40oC to +85oC

                                                                                       Maximum Storage Temperature Range (TSTG) . . .-65oC to +150oC
                                                                                       Maximum Junction Temperature

                                                                                          Ceramic Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . +175oC
                                                                                          Plastic Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . +150oC

                                                                                       Maximum Lead Temperature (During Soldering)

                                                                                          At distance 1/16 1/32 In. (1.59 0.79mm)
                                                                                          from case for 10s max . . . . . . . . . . . . . . . . . . . . . . . . . . . . +265oC

Recommended Operating Conditions At TA = Full Package Temperature Range. For maximum reliability, operating conditions

                                                                      should be selected so that operation is always within the following ranges:

                                                                                                                        LIMITS

                                 PARAMETER                                                                 MIN                                MAX            UNITS

DC Operating Voltage Range                                                                                  4                                    6.5         V

Input Voltage Range                                                                                        VSS                                VDD            V

Static Electrical Specifications At TA = 0oC to +70oC, VDD = 5V 5%                                       LIMITS

                                                                   CONDITIONS

                                                                                            MWS5101                       MWS5101A

                                                    VO  VIN                                 (NOTE 1)                      (NOTE 1)
                                 SYMBOL (V)
PARAMETER                                               (V)                            MIN  TYP       MAX            MIN                      TYP      MAX UNITS

Quiescent Device       L2 Types IDD    -                0, 5                           -    25        50             -                        25       50       A
Current                L3 Types

                                       -                0, 10                          -    100       200            -                        100      200      A

Output Low (Sink) Current        IOL   0.4              0, 5                           2    4         -              2                        4        -        mA

Output High (Source) Current     IOH   4.6              0, 5                           -1   -2        -              -1                       -2       -        mA

Output Voltage Low-Level         VOL   -                0, 5                           -    0         0.1            -                        0        0.1      V

Output Voltage High-Level        VOH   -                0, 5                           4.9  5         -              4.9                      5        -        V

Input Low Voltage                VIL   -                -                              -    -         1.5            -                        -        0.65     V

Input High Voltage               VIH   -                -                              3.5  -         -              2.2                      -        -        V

Input Leakage Current            IIN   -                0, 5                           -    -         5             -                        -        5       A

Operating Current (Note 2)       IDD1  -                0, 5                           -    4         8              -                        4        8        mA

Three-State Output L2 Types IOUT       0, 5             0, 5                           -    -         5             -                        -        5       A

Leakage Current

                       L3 Types        0, 5             0, 5                           -    -         5             -                        -        5       A

Input Capacitance                CIN   -                -                              -    5         7.5            -                        5        7.5      pF

Output Capacitance               COUT  -                -                              -    10        15             -                        10       15       pF

NOTES:
1. Typical values are for TA = +25oC and nominal VDD.
2. Outputs open circuited; Cycle time = 1s.

                                                               6-58
                                          MWS5101, MWS5101A

Dynamic Electrical Specifications at TA = 0oC to +70oC, VDD = 5V 5%

                                                                              LIMITS (NOTE 1)

                                                    L2 TYPES                                   L3 TYPES

                                          (NOTE 2)  (NOTE 3)                       (NOTE 2) (NOTE 3)
                                                       TYP
        PARAMETER                 SYMBOL  MIN                                 MAX  MIN         TYP       MAX  UNITS

READ CYCLE TIMES (FIGURE 1)

Read Cycle                        tRC     250                            -    -    350         -         -    ns

Access from Address               tAA     -                              150  250  -           200       350  ns

Output Valid from Chip Select 1   tDOA1   -                              150  250  -           200       350  ns

Output Valid from Chip Select 2   tDOA2   -                              150  250  -           200       350  ns

Output Valid from Output Disable  tDOA3   -                              -    110  -           -         150  ns

Output Hold from Chip Select 1    tDOH1   20                             -    -    20          -         -    ns

Output Hold from Chip Select 2    tDOH2   20                             -    -    20          -         -    ns

Output Hold from Output Disable   tDOH3   20                             -    -    20          -         -    ns

WRITE CYCLE TIMES (FIGURE 2)

Write Cycle                       tWC     300                            -    -    400         -         -    ns

Address Setup                     tAS     110                            -    -    150         -         -    ns

Write Recovery                    tWR     40                             -    -    50          -         -    ns

Write Width                       tWRW    150                            -    -    200         -         -    ns

Input Data Setup Time             tDS     150                            -    -    200         -         -    ns

Data in Hold                      tDH     40                             -    -    50          -         -    ns

Chip Select 1 Setup               tCS1S   110                            -    -    150         -         -    ns

Chip Select 2 Setup               tCS2S   110                            -    -    150         -         -    ns

Chip Select 1 Hold                tCS1H   0                              -    -    0           -         -    ns

Chip Select 2 Hold                tCS2H   0                              -    -    0           -         -    ns

Output Disable Setup              tODS    110                            -    -    150         -         -    ns

NOTES:

1. MWS5101: tR, tF = 20ns, VIH = 0.7VDD, VIL = 0.3VDD; CL = 100pF and MWS5101A: tR, tF = 20ns, VIH = 2.2V, VIL = 0.65V; CL = 50pF
    and 1 TTL Load.

2. Time required by a limit device to allow for the indicated function.
3. Typical values are for TA = 25oC and nominal VDD.

                                                    6-59
                         MWS5101, MWS5101A

                                                        tRC

                A0 - A7                    tDOA1
    CHIP SELECT 1
    CHIP SELECT 2                   tDOA2                                                   tDOH1
OUTPUT DISABLE                                                                               tDOH2
                                                  tDOA3                                 tDOH3
       READ/WRITE
                                           tAA
           DATA OUT
                                                                                 DATA OUT
                              HIGH                                                  VALID                       HIGH
                         IMPEDANCE                                                                         IMPEDANCE

                         FIGURE 1. READ CYCLE TIMING WAVEFORMS

             A0-A7                  tCS1S                    tWC
CHIP SELECT 1                                                                                         tWR

                                                                               tCS1H

    CHIP SELECT 2                                 tCS2S                          tCS2H
OUTPUT DISABLE
                                    (NOTE)
                DI1-DI4
                                           tODS              tDS                                           tDH

                                                             DATA IN STABLE

READ/WRITE                                                                 tWRW
                                    tAS

                                                     DON'T CARE

NOTE: tODS is required for common I/O operation only; for separate I/O operations, output disable is "don't care".
                                                            FIGURE 2. WRITE CYCLE TIME WAVEFORMS

                                                  6-60
                                                 MWS5101, MWS5101A

Data Retention Specifications at TA = 0oC to +70oC; See Figure 3                                                LIMITS

                                                                                                    TEST
                                                                                               CONDITIONS

                                                                                                                ALL TYPES

                                                               VDR   VDD                                        (NOTE 1)
                                                               (V)   (V)
           PARAMETER                             SYMBOL                -                                   MIN  TYP        MAX  UNITS
                                                                       -                                                           V
Minimum Data Retention Voltage                         VDR     -                                           -         1.5   2      A
                                                                       -                                                          A
Data Retention Quiescent Current L2 Types              IDD     2       5                                   -         2     10     ns
                                                                       5                                                          ns
                                      L3 Types                 2       5                                   -         5     50     s

Chip Deselect to Data Retention Time                   tCDR    -                                           600       -     -

Recovery to Normal Operation Time                      tRC     -                                           600       -     -

VDD to VDR Rise and Fall Time                          tR, tF  2                                           1         -     -

NOTE:
1. Typical Values are for TA = 25oC and nominal VDD.

                                                                                                                VDD

           DATA RETENTION                                                                                                                  READ
                   MODE                                                                                                                 ADDRESS
                                                                                                                                        DECODER
VDD
                                                                                                                     VSS
  tCDR     0.95 VDD       VDR          0.95 VDD                      DATA IN
CS2                  tF              tR                                                                                                                      DATA OUT

   VIH                                                    tRC          WRITE
      VIL                                                            ADDRESS
                                                         VIH         DECODER
                                                       VIL

FIGURE 3. LOW VDD DATA RETENTION TIMING WAVEFORMS                                                     VDD
                                                                     FIGURE 4. MEMORY CELL CONFIGURATION

                                                               6-61
                                         MWS5101, MWS5101A

                                         CONTROL A

                                 CS1 19                          A
                                 CS2 17                          CHIP-SELECT
                                                                 CONTROL

       R/W 20                            CONTROL B               B
                                         CONTROL C               CHIP-SELECT AND
OUTPUT                                                           R/W CONTROL
              18
                                                                 C
DISABLE                                                          OUTPUT
                                                                 DISABLE
                                                                 CONTROL

FIGURE 5. LOGIC DIAGRAM OF CONTROLS FOR MWS5101, MWS5101A

All Intersil semiconductor products are manufactured, assembled and tested under ISO9000 quality systems certification.

Intersil products are sold by description only. Intersil Corporation reserves the right to make changes in circuit design and/or specifications at any time without
notice. Accordingly, the reader is cautioned to verify that data sheets are current before placing orders. Information furnished by Intersil is believed to be accurate
and reliable. However, no responsibility is assumed by Intersil or its subsidiaries for its use; nor for any infringements of patents or other rights of third parties which
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                                         6-62
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