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MT9173AP

器件型号:MT9173AP
厂商名称:Mitel
厂商官网:https://www.mitel.com
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器件描述

Digital Subscriber Interface Circuit with RxSB

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MT9173AP器件文档内容

                                             ISO2-CMOS ST-BUSTM FAMILY MT9173/74

                                       

                                              Digital Subscriber Interface Circuit with RxSB
                                                  Digital Network Interface Circuit with RxSB

Features                                                                                   ISSUE 2           March 1997

Receive sync output pulse                                                      Ordering Information
Full duplex transmission over a single twisted
                                                                  MT9173AE                 24 Pin Plastic DIP (300mil)
     pair                                                         MT9173AN                 24 Pin SSOP
Selectable 80 or 160 kbit/s line rate                           MT9173AP                 28 Pin PLCC
Adaptive echo cancellation                                      MT9174AE                 24 Pin Plastic DIP (300 mil)
Up to 3km (9173) and 4 km (9174) loop reach                     MT9174AN                 24 Pin SSOP
ISDN compatible (2B+D) data format                              MT9174AP                 28 Pin PLCC
Transparent modem capability
Frame synchronization and clock extraction                                     -40C to +85C
MITEL ST-BUS compatible
Low power (typically 50 mW), single 5V supply                 Description

Applications                                                    The MT9173 (DSIC) and MT9174 (DNIC) are
                                                                functionally identical to the MT9171/72 except for the
TDD Digital PCS (DECT, CT2, PHS) base                         addition of one feature. The MT9173/74 include a
     stations requiring cell synchronization                    digital output pin indicating the temporal position of
                                                                the received "SYNC" bit of the biphase transmission.
Digital subscriber lines                                      This feature is especially useful for systems such as
High speed data transmission over twisted                     PCS wireless base station applications requiring
                                                                close synchronization between microcells.
     wires
Digital PABX line cards and telephone sets                    The MT9173 and MT9174 are identical except for the
80 or 160 kbit/s single chip modem                            MT9173 having a shorter loop reach. The generic
                                                                "DNIC" will be used to reference both devices unless
                                                                otherwise noted. The MT9173/74 are fabricated in
                                                                Mitel's ISO2-CMOS process.

  DSTi/Di   Transmit   Prescrambler                  Scrambler       Differentially         Transmit          LOUT
            Interface                                             Encoded Biphase            Filter &         LOUT
  CDSTi/                                                                                   Line Driver        DIS
       CDi                                                            Transmitter                            Precan
                                                                                                              LIN
  F0/CLD    Control    Transmit                                                            VBias              OSC2
C4/TCK     Register    Timing                                                                                OSC1
F0o/RCK                                                        Address
                         Master Clock                     Echo Canceller                                MUX     9-137
      MS0                Phase Locked                Error
      MS1                              DPLL          Signal Echo Estimate        Receive            -1
      MS2   Transmit/                                                              Filter           +2
    RegC    Clock                                                            --
            Receive
DSTo/Do     Timing &                                                       +
CDSTo/     Control Sync Detect                                       
      CDo
     RxSB   Status     Receive

            Receive                          De-     Descrambler     Differentially
            Interface                  Prescrambler               Encoded Biphase

                                                                       Receiver

                                                      VDD VSS VBias VRef

                                       Figure 1 - Functional Block Diagram
MT9173/74                                                 Preliminary Information

               LOUT 1    24 VDD                           4 VRef
               VBias 2   23 LIN                              3 VBias
                 VRef 3  22 TEST                                 2 LOUT
                         21 LOUT DIS                                1 NC
                 MS2 4   20 Precan                                      28 VDD
                 MS1 5   19 OSC1                                           27 LIN
                         18 NC                                                 26 TEST
                 MS0 6                                    
                         17 OSC2            MS2 5                                       25 NC
                RegC 7
               RxSB 8    16 C4/TCK          NC 6                                        24 LOUT DIS
                         15 F0o/RCK
             F0/CLD 9    14 DSTi/Di         MS1 7                                       23 Precan
         CDSTi/CDi 10    13 DSTo/Do
       CDSTo/CDo 11                         MS0 8                                       22 OSC1

                 VSS 12                     RegC 9                                      21 OSC2

                                            RxSB 10                                     20 NC

                                            F0/CLD 11     CDSTi/CDi 12                  19 C4/TCK
                                                             CDSTo/CDo 13

                                                                VSS 14
                                                                    DSTo/Do 15

                                                                        DSTi/Di 16
                                                                           F0o/RCK 17

                                                                               NC 18

           24 PIN PDIP/ SSOP                              28 PIN PLCC

                              Figure 2 - Pin Connections

Pin Description

   Pin #   Name                             Description
24 28

1      2   LOUT Line Out. Transmit Signal output (Analog). Referenced to VBias.

2      3   VBias Internal Bias Voltage output. Connect via 0.33 F decoupling capacitor to VDD.

3      4   VRef Internal Reference Voltage output. Connect via 0.33 F decoupling capacitor to VDD.

4,5, 5,7, MS2-MS0 Mode Select inputs (Digital). The logic levels present on these pins select the various

6      8                 operating modes for a particular application. See Table 1 for the operating modes.

7      9   RegC Regulator Control output (Digital). A 512 kHz clock used for switch mode power

                         supplies. Unused in MAS/MOD mode and should be left open circuit.

8      10  RxSB Receive Sync Bit output (Digital). In DN mode, this output is held high until receive

                         synchronization occurs (i.e., until the sync bit in Status Register =1). Once low,

                         indicating synchronized transmission, a high going pulse (6.24 s wide pulse @ 160

                         kb/s and 12.5 s wide @ 80 kb/s) indicates the temporal position of the receive

                         "SYNC" bit in the biphase line transmission. Inactive and low in MOD mode.

9 11 F0/CLD Frame Pulse/C-Channel Load (Digital). In DN mode a 244 ns wide negative pulse
                                 input for the MASTER indicating the start of the active channel times of the device.
                                 Output for the SLAVE indicating the start of the active channel times of the device.
                                 Output in MOD mode providing a pulse indicating the start of the C-channel.

10 12 CDSTi/ Control/Data ST-BUS In/Control/Data In (Digital). A 2.048 Mbit/s serial control &
                      CDi signalling input in DN mode. In MOD mode this is a continuous bit stream at the bit
                                  rate selected.

11 13 CDSTo/ Control/Data ST-BUS Out/Control/Data Out (Digital). A 2.048 Mbit/s serial control &
                      CDo signalling output in DN mode. In MOD mode this is a continuous bit stream at the bit
                                  rate selected.

12 14      VSS Negative Power Supply (0V).

13 15 DSTo/Do Data ST-BUS Out/Data Out (Digital). A 2.048 Mbit/s serial PCM/data output in DN

                         mode. In MOD mode this is a continuous bit stream at the bit rate selected.

14 16 DSTi/Di Data ST-BUS In/Data In (Digital). A 2.048 Mbit/s serial PCM/data input in DN mode.
                                  In MOD mode this is a continuous bit stream at the bit rate selected.

9-138
Preliminary Information                                        MT9173/74

Pin Description (continued)

   Pin #      Name                                Description
24 28

15 17 F0o/RCK Frame Pulse Out/Receive Bit Rate Clock output (Digital). In DN mode a 244 ns
                                  wide negative pulse indicating the end of the active channel times of the device to
                                  allow daisy chaining. In MOD mode provides the receive bit rate clock to the system.

16 19 C4/TCK Data Clock/Transmit Baud Rate Clock (Digital). A 4.096 MHz TTL compatible clock
                                  input for the MASTER and output for the SLAVE in DN mode. For MOD mode this pin
                                  provides the transmit bit rate clock to the system.

17 21 OSC2 Oscillator Output. CMOS Output.

19 22         OSC1 Oscillator Input. CMOS Input. D.C. couple signals to this pin. Refer to D.C. Electrical
                           Characteristics for OSC1 input requirements.

20 23 Precan Precanceller Disable. When held to Logic '1', the internal path from LOUT to the
                                  precanceller is forced to VBias thus bypassing the precanceller section. When logic '0',
                                  the LOUT to the precanceller path is enabled and functions normally. An internal
                                  pulldown (50 k) is provided on this pin.

18 1,6,       NC No Connection. Leave open circuit
         18,
         20,
          25

21 24 LOUT DIS LOUT Disable. When held to logic "1", LOUT is disabled (i.e., output = VBias). When
                                  logic "0", LOUT functions normally. An internal pulldown (50 k) is provided on this pin.

22 26         TEST Test Pin. Connect to VSS.

23 27         LIN Receive Signal input (Analog).

24 28         VDD Positive Power Supply (+5V) input.

                                                               9-139
MT9173/74                                                                         Preliminary Information

F0

C4

DSTi   B17  B16  B15  B14                          B13             B12  B11  B10                         B17

DSTo   B17  B16  B15  B14                          B13             B12  B11  B10                         B17

F0o
                                                   Channel Time 0

                      Figure 3 - DV Port - 80 kbit/s (Modes 2, 3, 6)

F0

C4

DSTi   B17 B16 B15 B14 B13 B12 B11 B10                                  B27 B26 B25 B24 B23 B22 B21 B20  B17

DSTo   B17 B16 B15 B14 B13 B12 B11 B10                                  B27 B26 B25 B24 B23 B22 B21 B20  B17

F0o                                                                               Channel Time 16
                                   Channel Time 0

                      Figure 4 - DV Port - 160 kbit/s (Modes 2, 3, 6)

9-140
Preliminary Information                                 MT9173/74

Functional Description                                  and put it onto the line. At the same time, the data
                                                        received from the line must be split into the various
The MT9173 and MT9174 are multifunction devices         channels and directed to the proper ports. The
capable of providing high speed, full duplex digital    usable data rates are 72 and 144 kbit/s as required
transmission at up to 160 kbit/s over a twisted wire    for the basic rate interface in ISDN. Full duplex
pair. They use adaptive echo-cancelling techniques      transmission is made possible through on board
and transfer data in a format compatible to the ISDN    adaptive echo cancellation.
basic rate. Several modes of operation allow an easy
interface to digital telecommunication networks         The DNIC has various modes of operation which are
including PCS wireless base stations, smart             selected through the mode select pins MS0-2. The
telephone sets, workstations, data terminals and        two major modes of operation are the MODEM
computers. The device supports the 2B+D channel         (MOD) and DIGITAL NETWORK (DN) modes. MOD
format (two 64 kbit/s B-channels and one 16 kbit/s D-   mode is a transparent 80 or 160 kbit/s modem. In
channel) over two wires as recommended by the           DN mode the line carries the B and D channels
CCITT. The line data is converted to and from the       formatted for the ISDN at either 80 or 160 kbit/s. In
ST-BUS format on the system side of the network to      the DN mode the DV and CD ports are standard ST-
allow for easy interfacing with other components        BUS and in MOD mode they are transparent serial
such as the S-interface device in an NT1                data streams at 80 or 160 kbit/s. Other modes
arrangement, or to digital PABX components.             include: MASTER (MAS) or SLAVE (SLV) mode,
                                                        where the timebase and frame synchronization are
Smart telephone sets with data and voice capability     provided externally or are extracted from the line and
can be easily implemented using the MT9173/74 as        DUAL or SINGLE (SINGL) port modes, where both
a line interface. The device's high bandwidth and       the DV and CD ports are active or where the CD port
long loop length capability allows its use in a wide    is inactive and all information is passed through the
variety of sets. This can be extended to provide full   DV port. For a detailed description of the modes see
data and voice capability to the private subscriber by  "Operating Modes" section.
the installation of equipment in both the home and
central office or remote concentration equipment.       In DIGITAL NETWORK (DN) mode there are three
Within the subscriber equipment the MT9173/74           channels transferred by the DV and CD ports. They
would terminate the line and encode/ decode the         are the B, C and D channels. The B1 and B2
data and voice for transmission while additional        channels each have a bandwidth of 64 kbit/s and are
electronics could provide interfaces for a standard     used for carrying PCM encoded voice or data. These
telephone set and any number of data ports              channels are always transmitted and received
supporting standard data rates for such things as       through the DV port (Figures 3, 4, 5, 6). The C-
computer communications and telemetry for remote        channel, having a bandwidth of 64 kbit/s, provides a
meter reading. Digital workstations with a high         means for the system to control the DNIC and for the
degree of networking capability can be designed         DNIC to pass status information back to the system.
using the DNIC for the line interface, offering up to   The C-channel has a Housekeeping (HK) bit which is
160 kbit/s data transmission over existing telephone    the only bit of the C-channel transmitted and
lines. The MT9173/74 could also be valuable within      received on the line. The 2B+D channel bits and the
existing computer networks for connecting a large       HK bit are double-buffered. The D-channel can be
number of terminals to a computer or for                transmitted or received on the line with either an 8,
intercomputer links. With the DNIC, this can be         16 or 64 kbit/s bandwidth depending on the DNIC's
accomplished at up to 160 kbit/s at a very low cost     mode of operation. Both the HK bit and the D-
per line for terminal to computer links and in many     channel can be used for end-to-end signalling or low
cases this bandwidth would be sufficient for            speed data transfer. In DUAL port mode the C and D
computer to computer links.                             channels are accessed via the CD port (Figure 7)
                                                        while in SINGL port mode they are transferred
Figure 1 shows the block diagram of the MT9173/74.      through the DV port (Figures 5, 6) along with the B1
The DNIC provides a bidirectional interface between     and B2 channels.
the DV (data/voice) port and a full duplex line
operating at 80 or 160 kbit/s over a single pair of
twisted wires. The DNIC has three serial ports. The
DV port (DSTi/Di, DSTo/Do), the CD (control/data)
port (CDSTi/CDi, CDSTo/CDo) and a line port (LIN,
LOUT). The data on the line is made up of information
from the DV and CD ports. The DNIC must combine
information received from both the DV and CD ports

                                                        9-141
9-142                                                                                                                                          MT9173/74

       F0
       C4

       DSTo  D0 D1 D2 D3 D4 D5 D6 D7 C0 C1 C2 C3 C4 C5 C6 C7 B7 B6 B5 B4 B3 B2 B1 B0                                                       D0

       DSTi  D0 D1 D2 D3 D4 D5 D6 D7 C0 C1 C2 C3 C4 C5 C6 C7 B7 B6 B5 B4 B3 B2 B1 B0                                                       D0

       F0o
                                                                                                11.7 sec

             Channel Time 0  Channel Time 1                                                                Channel Time 2
                D-Channel       C-Channel                                                                    B1-Channel

                             Figure 5 - DV Port - 80 kbit/s (Modes 0,4)

       F0
       C4

       DSTo  D0 D1 D2 D3 D4 D5 D6 D7 C0 C1 C2 C3 C4 C5 C6 C7 B7 B6 B5 B4 B3 B2 B1 B0 B7 B6 B5 B4 B3 B2 B1 B0                               D0  Preliminary Information

       DSTi  D0 D1 D2 D3 D4 D5 D6 D7 C0 C1 C2 C3 C4 C5 C6 C7 B7 B6 B5 B4 B3 B2 B1 B0 B7 B6 B5 B4 B3 B2 B1 B0                               D0

       F0o
                                                                                                15.6 sec

             Channel Time 0  Channel Time 1                                                                Channel Time 2  Channel Time 3
                D-Channel       C-Channel                                                                    B1-Channel      B2-Channel

                             Figure 6 - DV Port - 160 kbit/s (Modes 0,4)
Preliminary Information                                                                                MT9173/74

In DIGITAL NETWORK (DN) mode, upon entering                  near and far end data streams such that the
the DNIC from the DV and CD ports, the B-channel             correlation between the two signals is very low.
data, D-channel D0 (and D1 for 160 kbit/s), the HK
bit of the C-channel (160kbit/s only) and a SYNC bit         For any two DNICs on a link, one must be in SLV
are combined in a serial format to be sent out on the        mode with the other in MAS mode. The scrambled
line by the Transmit Interface (Figures 11, 12). The         data is differentially encoded which serves to make
SYNC bit produces an alternating 1-0 pattern each            the data on the line polarity-independent. It is then
frame in order for the remote end to extract the frame       biphase encoded as shown in Figure 10. See "Line
alignment from the line. It is possible for the remote       Interface" section for more details on the encoding.
end to lock on to a data bit pattern which simulates         Before leaving the DNIC the differentially encoded
this alternating 1-0 pattern that is not the true SYNC.      biphase data is passed through a pulse-shaping
To decrease the probability of this happening the            bandpass transmit filter that filters out the high and
DNIC may be programmed to put the data through a             low frequency components and conditions the signal
prescrambler that scrambles the data according to a          for transmission on the line.
predetermined polynomial with respect to the SYNC
bit. This greatly decreases the probability that the         The composite transmit and receive signal is
SYNC pattern can be reproduced by any data on the            received at LIN. On entering the DNIC this signal
line. In order for the echo canceller to function            passes through a Precanceller which is a summing
correctly, a dedicated scrambler is used with a              amplifier and lowpass filter that partially cancels the
scrambling algorithm which is different for the SLV          near-end signal and provides first order antialiasing
and MAS modes. These algorithms are calculated in            for the received signal. Internal, partial cancellation
such a way as to provide orthogonality between the

F0

C4

CDSTo      C0 C1 C2 C3 C4 C5 C6 C7                           D0 D1 D2 D3 D4 D5 D6 D7                       C0

CDSTi      C0 C1 C2 C3 C4 C5 C6 C7                           D0 D1 D2 D3 D4 D5 D6 D7                       C0

F0o

               3.9 sec

                         62.5 sec

                                        125 sec

               Channel Time 0                                                 Channel Time 16

                                    Figure 7 - CD Port (Modes 2,6)

CLD

TCK

CDi    C6  C7  C0              C1   C2                   C3  C4  C5                            C6  C7  C0  C1

CDo    C6  C7  C0              C1   C2                   C3  C4  C5                            C6  C7  C0  C1

                                    Figure 8 - CD Port (Modes 1,5)

                                                                                                           9-143
MT9173/74                                                                     Preliminary Information

of the near end signal may be disabled by holding            DNIC in the chain receives the system F0 with
the Precan pin high. This mode simplifies the design         the following devices receiving its predecessor's F0o.
of external line transceivers used for loop extension
applications. The Precan pin features an internal            In MOD mode, all the ports have a different format.
pull-down which allows this pin to be left                   The line port again operates at 80 or 160 kbit/s,
unconnected in applications where this function is           however, there is no synchronization overhead, only
not required. The resultant signal passes through            transparent data. The DV and CD ports carry serial
a receive filter to bandlimit and equalize it. At this       data at 80 or 160 kbit/s with the DV port transferring
point, the echo estimate from the echo canceller is          all the data for the line and the CD port carrying the
subtracted from the precancelled received signal.            C-channel only. In this mode the transfer of data at
This difference signal is then input to the echo             both ports is synchronized to the TCK and RCK
canceller as an error signal and also squared up by a        clocks for transmit and receive data, respectively.
comparator and passed to the biphase receiver.
Within the echo canceller, the sign of this error signal     The CLD signal goes low to indicate the start of the
is determined. Depending on the sign, the echo               C-channel data on the CD port. It is used to load
estimate is either incremented or decremented and            and latch the input and output C-channel but has no
this new estimate is stored back in RAM.                     relationship to the data on the DV port.

The timebase in both SLV and MAS modes                       In DN MAS mode, the RxSB pin outputs a pulse
(generated internally in SLV mode and externally in          corresponding to the position of the synchronization
MAS mode) is phase-locked to the received data               bit within the received biphase data stream. Since
stream. This phase-locked clock operates the                 the delay in transmission between DNICs is
Biphase Decoder, Descrambler and Deprescrambler              dependent upon line length, the position of the RxSB
in MAS mode and the entire chip in SLV mode. The             pulse will vary as the line length is varied. This
Biphase Decoder decodes the received encoded bit             feature can be used to determine total loop delay
stream resulting in the original NRZ data which is           which is necessary in wireless base stations where
passed onto the Descrambler and Deprescrambler               all of the microcells need to be synchronized. In DN
where the data is restored to its original content by        SLV mode, The RxSB pin is also active although its
performing the reverse polynomials. The SYNC bits            timing is fixed and does not vary with line length. For
are extracted and the Receive Interface separates            both DN MAS and SLV modes, the RxSB pin can be
the channels and outputs them to the proper ports in         also used as a hardware SYNC indicator. In MODEM
the proper channel times. The destination of the             mode, for both MAS and SLV ends, the RxSB pin is
various channels is the same as that received on the         inactive and held low.
input DV and CD ports.

The Transmit/Receive Timing and Control block                Operating Modes (MS0-2)
generates all the clocks for the transmit and receive
functions and controls the entire chip according to          The logic levels present on the mode select pins
the control register. In order that more than one
DNIC may be connected to the same DV and                     MS0, MS1 and MS2 program the DNIC for different
CD ports an F0o signal is generated which signals
the next device in a daisy chain that its channel times      operating modes and configure the DV and CD ports
are now active. In this arrangement only the first
                                                             accordingly.     Table 1 shows the modes

                                                             corresponding to the state of MS0-2. These pins

Mode Select Pins  Mode                                       Operating Mode

MS2 MS1 MS0                    SLV  MAS DUAL SINGL MOD DN                             D-C C-D ODE

0      0  0                 0       E                        E                E       E     E

0      0  1                 1       E                     E                E          X  X  E

0      1  0                 2       E                     E                   E          E  E

0      1  1                 3       E                     E                   E       E     E

1      0  0                 4  E                             E                E       E     E

1      0  1                 5  E                          E                E          X  X  E

1      1  0                 6  E                          E                   E          E  E

1      1  1                 7       E                     E                   E       E

                                    Table 1. Mode Select Pins

E=Enabled X=Not Applicable
Blanks are disabled

9-144
Preliminary Information                                                      MT9173/74

select the DNIC to operate as a MASTER or SLAVE,      data is passed transparently through the device at 80
in DUAL or SINGLE port operation, in MODEM or         or 160 kbit/s by the DV port. The CD port transfers
DIGITAL NETWORK mode and the order of the C           the C-channel and D-Channel also at 80 or 160
and D channels on the CD port. Table 2 provides a     kbit/s.
description of each mode and Table 3 gives a pin
configuration according to the mode selected for all  In DN mode, both the DV and CD ports operate as
pins that have variable functions. These functions    ST-BUS streams at 2.048 Mbit/s. The DV port
vary depending on whether it is in MAS or SLV, and    transfers data over pins DSTi and DSTo while on the
whether DN or MOD mode is used.                       CD port, the CDSTi and CDSTo pins are used. The
                                                      SINGL port option only exists in DN mode.
The overall mode of operation of the DNIC can be
programmed to be either a baseband modem              In MOD mode, DUAL port operation must be used
(MOD mode) or a digital network transceiver (DN       and the D, B1 and B2 channel designations no
mode). As a baseband modem, transmit/receive          longer exist. The selection of SLV or MAS will

Mode                                                              Function
SLV
       SLAVE - The chip timebase is extracted from the received line data and the external 10.24 MHz
MAS
       crystal is phase locked to it to provide clocks for the entire device and are output for the external
DUAL   system to synchronize to.
SINGL
       MASTER - The timebase is derived from the externally supplied data clocks and 10.24 MHz clock
MOD
       which must be frequency locked. The transmit data is synchronized to the system timing with the
  DN   receive data recovered by a clock extracted from the receive data and resynchronized to the system
D-C   timing.
C-D
       DUAL PORT - Both the CD and DV ports are active with the CD port transferring the C&D channels
ODE
       and the DV port transferring the B1& B2 channels.
Mode
   #   SINGLE PORT - The B1& B2, C and D channels are all transferred through the DV port. The CD
   0   port is disabled and CDSTi should be pulled high.
   1
   2   MODEM - Baseband operation at 80 or 160 kbits/s. The line data is received and transmitted
   3
   4   through the DV port at the baud rate selected. The C-channel is transferred through the CD port
   5   also at the baud rate and is synchronized to the CLD output.
   6
   7   DIGITAL NETWORK - Intended for use in the digital network with the DV and CD ports operating at

       2.048 Mbits/s and the line at 80 or 160 kbits/s configured according to the applicable ISDN
       recommendation.

       D BEFORE C-CHANNEL - The D-channel is transferred before the C-channel following F0.

       C BEFORE D-CHANNEL - The C-channel is transferred before the D-channel following F0.

       OUTPUT DATA ENABLE - When mode 7 is selected, the DV and CD ports are put in high

       impedance state. This is intended for power-up reset to avoid bus contention and possible damage
       to the device during the initial random state in a daisy chain configuration of DNICs. In all the other
       modes of operation DV and CD ports are enabled during the appropriate channel times.

                                                Table 2. Mode Definitions

             F0/CLD                                   F0o/RCK                C4/TCK

       Name  Input/Output        Name                 Input/Output     Name  Input/Output

        F0                Input  F0o                           Output   C4            Input
       CLD               Output                                        TCK           Output
        F0                Input  RCK                           Output   C4            Input
        F0                Input                                         C4            Input
        F0               Output  F0o                           Output   C4           Output
       CLD               Output                                        TCK           Output
        F0               Output  F0o                           Output   C4           Output
        F0                Input                                         C4            Input
                                 F0o                           Output

                                 RCK                           Output

                                 F0o                           Output

                                 F0o                           Output

                                 Table 3. Pin Configurations

                                                                                             9-145
MT9173/74                                                                        Preliminary Information

determine which of the DNICs is using the externally     description for an explanation of the C and D
supplied clock and which is phase locking to the data    channels.
on the line. Due to jitter and end to end delay, one
end must be the master to generate all the timing for    The D-channel is always passed during channel time
the link and the other must extract the timing from      0 followed by the C and B1 channels in channel
the receive data and synchronize itself to this timing   times 1 and 2, respectively for 80 kbit/s. See Figure
in order to recover the synchronous data. DUAL port      5. For 160 kbit/s the B2 channel is added and
mode allows the user to use two separate serial          occupies channel time 3 of the DV port. See Figure
busses: the DV port for PCM/data (B channels) and        6. For all of the various configurations the bit orders
the CD port for control and signalling information (C    are shown by the respective diagram. In MOD mode
and D channels). In the SINGL port mode, all four        the DV and CD ports no longer operate at 2.048
channels are concatenated into one serial stream         Mbits/s but are continuous serial bit streams
and input to the DNIC via the DV port. The order of      operating at the bit rate selected of 80 or 160 kbit/s.
the C and D channels may be changed only in DN/          While in the MOD mode only DUAL port operation
DUAL mode. The DNIC may be configured to                 can be used.
transfer the D-channel in channel 0 and the C-
channel in channel 16 or vice versa. One other           In order for more than one DNIC to be connected to
feature exists; ODE, where both the DV and CD            any one DV and CD port, making more efficient use
ports are tristated in order that no devices are         of the busses, the DSTo and CDSTo outputs are put
damaged due to excessive loading while all DNICs         into high impedance during the inactive channel
are in a random state on power up in a daisy chain       times of the DNIC. This allows additional DNICs to
arrangement.                                             be cascaded onto the same DV and CD ports. When
                                                         used in this way a signal called F0o is used as an
DV Port (DSTi/Di, DSTo/Do)                               indication to the next DNIC in a daisy chain that its
                                                         channel time is now active. Only the first DNIC in the
The DV port transfers data or PCM encoded voice to       chain receives the system frame pulse and all
and from the line according to the particular mode       others receive the F0o from its predecessor in
selected by the mode select pins. The modes              the chain. This allows up to 16 DNICs to be
affecting the configuration of the DV port are MOD or    cascaded.
DN and DUAL or SINGL. In DN mode the DV port
operates as an ST-BUS at 2.048 Mbit/s with 32, 8 bit     CD Port (CDSTi/CDi, CDSTo/CDo)
channels per frame as shown in Figure 9. In this
mode the DV port channel configuration depends           The CD port is a serial bidirectional port used only in
upon whether DUAL or SINGL port is selected.             DUAL port mode. It is a means by which the DNIC
When DUAL port mode is used, the C and D                 receives its control information for things such as
channels are passed through the CD port and the B1       setting the bit rate, enabling internal loopback tests,
and B2 channels are passed through the DV port. At       sending status information back to the system and
80 kbit/s only one channel of the available 32 at the    transferring low speed signalling data to and from the
DV port is utilized, this being channel 0 which carries  line.
the B1-channel. This is shown in Figure 3. At 160
kbit/s, two channels are used, these being 0 and 16      The CD port is composed of the C and D-Channels.
carrying the B1 and B2 channels, respectively. This      The C-channel is used for transferring control and
is shown in Figure 4. When SINGL port mode is            status information between the DNIC and the
used, channels B1, B2, C and D are all passed via        system. The D-channel is used for sending and
the DV port and the CD port is disabled. See CD port

       F0  Channel Channel Channel Channel       125 sec  Channel Channel                     Channel Channel
ST-BUS
           31  0  1             2                  29                           30     31     0

                         Most      Bit 7 Bit 6 Bit 5 Bit 4 Bit 3                 Bit 2  Bit 1  Bit 0  Least
                  Significant                                          3.9 sec                       Significant
                                                                                                      Bit (Last)
                   Bit (First)

                                Figure 9 - ST-BUS Format

9-146
Preliminary Information                                                               MT9173/74

receiving signalling information and lower speed           If the bit rate is 80 kbit/s, only D0 is transmitted and
data between the line and the system. In DN/DUAL           received. At 160 kbit/s, D0 and D1 are transmitted
mode the DNIC receives a C-channel on CDSTi                and received. When the DINB bit is set in the Control
                                                           Register the entire D-channel is transmitted and
while transmitting a C-channel on CDSTo. Fifteen           received in the B1-channel timeslot.

channel times later (halfway through the frame) a D-       The C-channel is used for transferring control and
channel is received on CDSTi while a D-channel is          status information between the DNIC and the
transmitted on CDSTo. This is shown in Figure 7.           system. The Control and Diagnostics Registers are
The order of the C and D bytes in DUAL port mode           accessed through the C-channel. They contain
can be reversed by the mode select pins. See Table         information to control the DNIC and carry out the
1 for a listing of the byte orientations.                  diagnostics as well as the HK bit to be transmitted on
                                                           the line as described in Tables 4 and 5. Bits 0 and 1
The D-channel exists only in DN mode and may be            of the C-channel select between the Control and
used for transferring low speed data or signalling         Diagnostics Register. If these bits are 0, 0 then the
information over the line at 8, 16 or 64 kbit/s (by        C-channel information is written to the Control
using the DINB feature). The information passes
transparently through the DNIC and is transmitted to       Register (Table 4). If they are 0, 1 the C-channel is
or received from the line at the bit rate selected in the
Control Register.                                          written to the Diagnostics Register (Table 5).

     bit 0  bit 1         bit 2  bit 3                     bit 4  bit 5  bit 6                         bit 7
                          DRR    BRS
     Reg Sel-1 Reg Sel-2                                   DINB   PSEN   ATTACK                        TxHK

                                                           Default Mode Selection (Refer to Table 4a)

Bit  Name                                                  Description

0    Reg Sel-1 Register Select-1. Must be set to '0' to select the Control Register.

1    Reg Sel-2 Register Select-2. Must be set to '0' to select the Control Register.

2    DRR    Diagnostics Register Reset. Writing a "0" to this bit will cause a diagnostics register reset

            to occur coincident with the next frame pulse as in the MT8972A. When this bit is a logic

            "1", the Diagnostics Register will not be reset.

3    BRS    Bit Rate Select. When set to '0' selects 80 kbit/s. When set to '1', selects 160 kbit/s.

4    DINB D-Channel in B Timeslot. When '0', the D-channel bits (D0 or D0 and D1) corresponding

            to the selected bit rate (80 or 160 kbit/s) are transmitted during the normal D-channel bit

            times. When set to '1', the entire D-channel (D0-D7) is transmitted during the B1-channel

            timeslot on the line providing a 64 kbit/s D-channel link.

5    PSEN Prescrambler/Deprescrambler Enable. When set to '1', the data prescrambler and

            deprescrambler are enabled. When set to '0', the data prescrambler and deprescrambler

            are disabled.

6    ATTACK Convergence Speedup. When set to '1', the echo canceller will converge to the reflection
            coefficient much faster. Used on power-up for fast convergence. When '0', the echo

            canceller will require the normal amount of time to converge to a reflection coefficient.

7    TxHK Transmit Housekeeping. When set to '0', logic zero is transmitted over the line as

            Housekeeping Bit. When set to '1', logic one is transmitted over the line as

            Housekeeping Bit.

                                                            Table 4. Control Register

Notes:

Suggested use of ATTACK:

      -At 160 kbit/s full convergence requires 850 ms with ATTACK held high for the first 240 frames or 30 ms.
      -At 80 kbit/s full convergence requires 1.75 s with ATTACK held high for the first 480 frames or 60 ms.

When bits 4-7 of the Control Register are all set to one, the DNIC operates in one of the default modes as defined in Table 4a,

      depending upon the status of bit-3.

                                                                                                              9-147
MT9173/74                                                                                                Preliminary Information

C-Channel Internal Control Internal Diagnostic                                                           Description

(Bit 0-7)                           Register                       Register

XXX01111                            00000000                       01000000          Default Mode-1: Bit rate is 80 kbit/s. ATTACK,
                                                                   01000000          PSEN, DINB, DRR and all diagnostics are disabled.
XXX11111                            00010000                                         TxHK=0.
                                                                                     Default Mode-2 Bit rate is 160 kbit/s. ATTACK,
                                                                                     PSEN, DINB, DRR and all diagnostics are disabled.
                                                                                     TxHK=0.

                                                               Table 4a. Default Mode Selection

NoteDDs:eeffaauulltt  Mode  1  can  also  be  selected  by  tying  CDSTi/CDi    pin  low when DNIC is operating in dual mode.
                      Mode  2  can  also  be  selected  by  tying  CDSTi/CDi    pin  high when DNIC is operating in dual mode.

                      bit 0         bit 1               bit 2            bit 3       bit 4  bit 5        bit 6                  bit 7

                      Reg Sel-1 Reg Sel-2                      Loopback              FUN    PSWAP        DLO                    Not Used

                                                                                            Default Mode Selection
                                                                                              (Refer to Table 4a)

Bit                         Name                                                            Description

0                     Reg Sel-1 Register Select-1. Must be set to '0' to select the Diagnostic Register.

1                     Reg Sel-2 Register Select-2. Must be set to '1' to select the Diagnostic Register.

2,3                   Loopback                Bit 2 Bit 3

                                              0 0 All loopback testing functions disabled. Normal operation.

                                              0 1 DSTi internally looped back into DSTo for system diagnostics.
                                                                                                                system diagnostics.
                                              1             0      LOUT is internally looped back into LIN for  for end-to-end testing.
                                              1             1      DSTo is internally looped back into DSTi

4                           FUN               Force Unsync. When set to '1', the DNIC is forced out-of-sync to test the SYNC

                                              recovery circuitry. When set to '0', the operation continues in synchronization.

5                     PSWAP                   Polynomial Swap. When set to '1', the scrambling and descrambling polynomials

                                              are interchanged (use for MAS mode only). When set to '0', the polynomials retain

                                              their normal designations.

6                           DLO               Disable Line Out. When set to '1', the signal on LOUT is set set to VBias. When set to

                                              '0', LOUT pin functions normally.

7                     Not Used                Must be set to '0' for normal operation.

                                                          Table 5. Diagnostic Register

Notes:

When bits 4-7 of the Diagnostic Register are all set to one, the DNIC operates in one of the default modes as defined in Table 4a,

depending upon the status of bit-3.

Do not use LOUT to LIN loopback in DN/SLV mode.
Do not use DSTo to DSTi loopback in MOD/MAS mode.

The Diagnostics Register Reset bit (bit 2) of the                                    the system along with the received HK bit as shown
Control Register determines the reset state of the                                   in Table 6.
Diagnostics Register. If, on writing to the Control
Register, this bit is set to logic "0", the Diagnostics                              In MOD mode, the CD port is no longer an ST-BUS
Register will be reset coincident with the frame                                     but is a serial bit stream operating at the bit rate
pulse. When this bit is logic "1", the Diagnostics                                   selected. It continues to transfer the C-channel but
Register will not be reset. In order to use the                                      the D-channel and the HK bit no longer exist. DUAL
diagnostic features, the Diagnostics Register must                                   port operation must be used in MOD mode. The C-
be continuously written to. The output C-channel                                     channel is clocked in and out of the CD port by TCK
sends status information from the Status Register to                                 and CLD with TCK defining the bits and CLD the

9-148
Preliminary Information                                                              MT9173/74

          0     1          2  3                          4  5                     6  7

          SYNC     CHQual     Rx HK                         Future Functionality     ID

Status   Name                                              Function
Register
           SYNC Synchronization - When set this bit indicates that synchronization to the received
     0                  line data sync pattern has been acquired. For DN mode only.

   1-2    CHQual Channel Quality - These bits provide an estimate of the receiver's margin against
                        noise. The farther this 2 bit value is from 0 the better the SNR.
     3
   4-6    Rx HK Housekeeping - This bit is the received housekeeping (HK) bit from the far end.
     7
          Future Future Functionality. These bits return Logic 1 when read.

              ID This bit provides a hardware identifier for the DNIC revision. The MT9173/74 will
                        return a logic "0" for this bit.
                                                Table 6. Status Register

channel boundaries of the data stream as shown in        for the line by limiting the spectral content from
Figure 8.                                                0.2fBaud to 1.6fBaud and on to a line driver where it is
                                                         made available to be put onto the line biased at VBias.
Line Port (LIN, LOUT)                                    The resulting transmit signal will have a distributed
                                                         spectrum with a peak at 3/4fBaud. The transmit signal
The line interface is made up of LOUT and LIN with       (LOUT) may be disabled by holding the LOUT DIS pin
LOUT driving the transmit signal onto the line and LIN   high or by writing DLO (bit 6) of the Diagnostics
receiving the composite transmit and receive signal      Register to logic "1". When disabled, LOUT is forced
from the line. The line code used in the DNIC is         to the VBias level. LOUT DIS has an internal pull-down
Biphase and is shown in Figure 10. The scrambled         to allow this pin to be left not connected in
NRZ data is differentially encoded meaning the           applications where this function is not required. The
previous differential encoded output is XOR'd with       receive signal is the above transmit signal
the current data bit which produces the current          superimposed on the signal from the remote end and
output. This is then biphase encoded where               any reflections or delayed symbols of the near end
transitions occur midway through the bit cell with a     signal.
negative going transition indicating a logic "0" and a
positive going transition indicating a logic "1".        The frame format of the transmit data on the line is
                                                         shown in Figures 11 and 12 for the DN mode at 80
There are some major reasons for using a biphase         and 160 kbit/s. At 80 kbit/s a SYNC bit for frame
line code. The power density is concentrated in a        recovery, one bit of the D-channel and the B1-
spectral region that minimizes dispersion and            channel are transmitted. At 160 kbit/s a SYNC bit,
differential attenuation. This can shorten the line      the HK bit, two bits of the D-channel and both B1 and
response and reduce the intersymbol interference         B2 channels are transmitted.
which are critical for adaptive echo cancellation.
There are regular zero crossings halfway through         If the DINB bit of the Control Register is set, the
every bit cell or baud which allows simple clock         entire D-channel is transmitted during the B1-
extraction at the receiving end. There is no D.C.        channel timeslot. In MOD mode the SYNC, HK and
content in the code so that phantom power feed may       D-channel bits are not transmitted or received but
be applied to the line and simple transformer            rather a continuous data stream at 80 or 160 kbit/s is
coupling may be used with no effect on the data. It is   present. No frame recovery information is present on
bipolar, making data reception simple and providing      the line in MOD mode.
a high signal to noise ratio. The signal is then passed
through a bandpass filter which conditions the signal

                                                                                         9-149
MT9173/74                                                                       Preliminary Information

       Bits          Bit 7             Bit 6  Bit 5  Bit 4       Bit 3  Bit 2   Bit 1    Bit 0
       Data           1                 1      1       0           0      1       0         0

         NRZ Data

       Differential
          Encoded

       Differential
          Encoded
           Biphase

          Transmit                                                                                 VBias
       Line Signal

Note: Last bit sent was a logic 0

                                              Figure 10 - Data & Line Encoding

F0

LOUT   B17 SYNC                    D0  B10    B11    B12    B13  B14    B15     B16      B17 SYNC

                            Figure 11 - Frame Format - 80 kbit/s (Modes 0, 2, 3, 4, 6)

F0

LOUT   SYNC HK0 D1 D0 B10 B11 B12 B13 B14 B15 B16 B17 B20 B21 B22 B23 B24 B25 B26 B27 SYNC

                            Figure 12 - Frame Format - 160 kbit/s (Modes 0, 2, 3, 4, 6)

9-150
Preliminary Information                                                                  MT9173/74

Applications                                             If the scramblers power up with all zeros in them,
                                                         they are not capable of randomizing all-zeros data
Typical connection diagrams are shown in Figures 13      sequence. This increases the correlation between
and 14 for the DN mode as a MASTER and SLAVE,            the transmit and receive data which may cause loss
respectively. LOUT is connected to the coupling          of convergence in the echo canceller and high bit
transformer through a resistor R2 and capacitors C2      error rates.
and C2' to match the line characteristic impedance.
Suggested values of R2, C2 and C2' for 80 and 160        In DN mode the insertion of the SYNC pattern will
kbit/s operation are provided in Figures 13 and 14.      provide enough pseudo-random activity to maintain
Overvoltage protection is provided by R1, D1 and         convergence. In MOD mode the SYNC pattern is not
D2. C1 is present to properly bias the received line     inserted. For this reason, at least on "1" must be fed
signal for the LIN input. A 2:1 coupling transformer is  into the DNIC on power up to ensure that the
used to couple to the line with a secondary center       scramblers will randomize any subsequent all-zeros
tap for optional phantom power feed. Varistors have      sequence.
been shown for surge protection against such things
as lightning strikes.

                       MT9173/74                C2' = 1.5 nF          +5V                For 80 kbit/s: C2' = 3.3 nF
                                                         C2 = 22 nF   D1 = D2 = MUR405
DV Port ST-BUS {       DSTi
CD Port ST-BUS {       DSTo        LOUT    R2 = 390                             2:1           Line Feed
                       CDSTi               R1 = 47                    D2                      Voltage
  Master Clocks {      CDSTo          LIN
                       F0         OSC1                                                  1.0 F           68 Volts
                       C4         OSC2                                                                   (Typ)
     Mode Select       MS0                 D.C. coupled,                                                 2.5 Joules
         Lines         MS1           F0o                                                                 0.02 Watt
                       MS2
                                           Frequency locked
                       VRef
     0.33 F           VBias               10.24 MHz clock.

+5V                                        NC Refer to AC Electrical
                                           Characteristics

             0.33 F                       Clock Timing      C1 = 0.33 F
                                           DN Mode.
            To Time    RxSB
     Measurement
                                  To Next DNIC                        Note: Low leakage diodes (1 & 2) are required so
            Circuitry                                                 that the DC voltage at LIN  VBias

                       Figure 13 - Typical Connection Diagram - MAS/DN Mode, 160 kbit/s

                                                C2' = 1.5 nF                             For 80 kbit/s: C2' = 3.3 nF
                                                        C2 = 22 nF
                       MT9173/74                                      +5V
                                                                      D1 = D2 = MUR405
DV Port ST-BUS {       DSTi
CD Port ST-BUS {       DSTo    LOUT        R2 = 390                               2:1
                       CDSTi               R1 = 47                    D2
  Master Clocks {      CDSTo      LIN
                       F0     OSC1
                       C4                                                               1.0 F Supply    68 Volts
                       MS0                                                                               (Typ)
     Mode Select       MS1                                                                               2.5 Joules
         Lines         MS2                                                                               0.02 Watt

+5V  0.33 F                               10.24 MHz XTAL

                       VRef   OSC2
                       VBias
         0.33 F                           C3 = 33pF = C4                  C1 = 0.33 F
                       RxSB
     To hardware
             SYNC                                                     Note: Low leakage diodes (1 & 2) are required so
                                                                      that the DC voltage at LIN  VBias
          Indicator
         (optional)

                       Figure 14 - Typical Connection Diagram - SLV/DN Mode, 160 kbit/s

                                                                                                                        9-151
MT9173/74                                                                             Preliminary Information

Absolute Maximum Ratings** - Voltages are with respect to ground (VSS) unless otherwise stated.

                        Parameter                                        Symbol       Min                          Max     Units

1 Supply Voltage                                                         VDD          -0.3                         7               V

2 Voltage on any pin (other than supply)                                 VMax         -0.3                        VDD+0.3          V

3 Current on any pin (other than supply)                                 IMax                                      40      mA

4 Storage Temperature                                                    TST          -65                          +150            C

5 Package Power Dissipation (Derate 16mW/C above 75C)                  PDiss                                     750     mW

** Exceeding these values may cause permanent damage. Functional operation under these conditions is not implied.

Recommended Operating Conditions - Voltages are with respect to ground (VSS) unless otherwise stated.

          Characteristics                 Sym Min Typ* Max Units                                                  Test Conditions

1 Operating Supply Voltage                VDD 4.75 5.00 5.25                       V

2 Operating Temperature                   TOP -40                        +85 C

3 Input High Voltage (except OSC1)        VIH 2.4                        VDD       V for 400 mV noise margin

4 Input Low Voltage (except OSC1)         VIL      0                     0.4       V for 400 mV noise margin

* Typical figures are at 25C and are for design aid only: not guaranteed and not subject to production testing.

Parameters over recommended temperature & power supply voltage ranges.

DC Electrical Characteristics - Voltages are with respect to ground (VSS) unless otherwise stated.

          Characteristics              Sym Min Typ* Max Units                                                     Test Conditions

1         Operating Supply Current        IDD            10                        mA
                                                                                    V IOH=10mA
2         Output High Voltage (ex OSC2) VOH 2.4                                    mA Source current. VOH=2.4V

3         Output High Current             IOH 10                                   A Source current VOH=3.5V
                                          IOH 10                                    V IOL=5mA
          (except OSC2)                                                            mA Sink current. VOL=0.4V
     O
4 U Output High Current - OSC2                                                     A Sink current. VOL=1.5V
                                                                                   A VIN=VSS to VDD
5      T Output Low Voltage (ex OSC2)     VOL                        0.4            V
       P                                                 7.5                        V
6 U Output Low Current                    IOL   5

       T (except OSC2)

7 S Output Low Current - OSC2             IOL 10

8         High Imped. Output Leakage      IOZ                                  10

9         Output Voltage (VRef)           VO             VBias-1.8
                                                          VDD/2
10                      (VBias)

11        Input High Voltage (ex OSC1) VIH 2.0                                     V

12        Input Low Voltage (ex OSC1)     VIL                            0.8 V

13 I Input High Voltage (OSC1)            VIHo 4.0                                 V

14     N  Input Low Voltage (OSC1)        VILo                           1.0 V
       P

15 U Input Leakage Current                IIL                                  10  A VIN=VSS to VDD

       T                                  ZPD            50                        k
16 S Input Pulldown Impedance

           LOUT DIS and Precan

17        Input Leakage Current for    IIOSC             20                        A

          OSC1 Input

* Typical figures are at 25C and are for design aid only: not guaranteed and not subject to production testing.

Parameters over recommended temperature & power supply voltage ranges.

9-152
Preliminary Information                                                                                           MT9173/74

AC Electrical Characteristics - Voltages are with respect to ground (VSS) unless otherwise stated.

           Characteristics              Sym Min Typ* Max Units                                                    Test Conditions

1      Input Voltage          (LIN)           VIN              5.0  Vpp

2      Input Impedance        (LIN)     ZIN         20               k fBaud=160 kHz
                                         fC                 10.24   MHz
3   I  Crystal/Clock Frequency           TC
    N                                   DCC        -100 0 +100      ppm
                                        DCC         40 50 60
4 P Crystal/Clock Tolerance                         45 50 55         % Normal temp. & VDD
                                                                     % Recommended at max./
5a  U  Crystal/Clock Duty Cycle
    T                                                                        min. temp. & VDD
5b S Crystal/Clock Duty Cycle

6      Crystal/Clock Loading                  CL          33   50   pF From OSC1 & OSC2 to VSS.

7 O Output Capacitance (LOUT)                 Co          8         pF

8   U  Load Resistance        (LOUT)    RLout             500      
    T                                                     100       k
    P                   (VBias, VRef)
                                                                    pF Capacitance to VBias.
9 U Load Capacitance          (LOUT) CLout                     20   F

    T                   (VBias, VRef)              0.1

10 S Output Voltage             (LOUT)        Vo   3.2 4.3 4.6      Vpp RLout = 500, CLout = 20pF

Timing is over recommended temperature & power supply voltages.

* Typical figures are at 25C and are for design aid only: not guaranteed and not subject to production testing.

Duty cycle is measured at VDD/2 volts.
                                                                                                                                                                                                                                                                                                                                                                                            .

AC Electrical Characteristics - Clock Timing - DN Mode (Figures 16 & 17)

           Characteristics              Sym Min Typ* Max Units                                                    Test Conditions

1 C4 Clock Period                       tC4P              244       ns

2 C4 Clock Width High or Low            tC4W              122       ns In Master Mode - Note 1

3 Frame Pulse Setup Time                tF0S       50               ns

4 Frame Pulse Hold Time                 tF0H       50               ns

5 Frame Pulse Width                     tF0W              244       ns

6 10.24 MHz Clock Jitter (wrt C4) JC                      15       ns Note 2

Timing is over recommended temperature & power supply voltages.

* Typical figures are at 25C and are for design aid only: not guaranteed and not subject to production testing.

Notes: 1) When operating as a SLAVE the C4 clock has a 40% duty cycle.

    2) When operating in MAS/DN Mode, the C4 and Oscillator clocks must be externally frequency-locked (i.e.,

           FC=2.5xfC4). The relative phase between these two clocks ( in Fig. 17) is not critical and may vary from
           0 ns to tC4P . However, the relative jitter must be less than JC (see Figure 17).

F0                      Channel 31 Channel 0 Channel 0
C4
                            Bit 0       Bit 7      Bit 6
ST-BUS
BIT CELLS

           Figure 15 - C4 Clock & Frame Pulse Alignment for ST-BUS Streams

                                                                                                                                   9-153
MT9173/74                                                                            Preliminary Information

                                                                              tC4P                         tC4W

                   2.0V
         C4

                   0.8V

                                tF0S          tF0H                            tC4W
                                        tF0W

                  2.0V
         F0

                  0.8V

               Figure 16 - C4 Clock & Frame Pulse Alignment for ST-BUS Streams in DN Mode

         2.0V                                 
C4                                                                        JC

         0.8V

         3.0V
OSC1

         2.0V

                     Figure 17 - Frequency Locking for the C4 and OSC1 Clocks in MAS/DN Mode

AC Electrical Characteristics - Clock Timing - MOD Mode (Figure 18)

                                       80 kbit/s         160 kbit/s                                                       Test
                                                                                                                      Conditions
               Characteristics  Sym                                                                        Units

                                       Min Typ* Max Min Typ* Max

1 TCK/RCK Clock Period          tCP           12.5                            6.25                         s
                                                                                                           s
2 TCK/RCK Clock Width           tCW           6.25                            3.125                        ns CL=40pF
                                                                                                           s
3 TCK/RCK Clock Transition Time tCT                  20                       20                           s
                                                                                                           s
4 CLD to TCK Setup Time         tCLDS         3.125                           1.56                         s

5 CLD to TCK Hold Time          tCLDH         3.125                           1.56

6 CLD Width Low                 tCLDW         6.05                            2.925

7 CLD Period                    tCLDP         8xtCP                           8xtCP

Timing is over recommended temperature & power supply voltage ranges.

* Typical figures are at 25C, for design aid only: not guaranteed and not subject to production testing.

                                                         tCP                                                          tCT
                                                                                tCW

       RCK     2.4V
               0.4V

                                                         tCP

       TCK     2.4V
               0.4V

                                tCLDS         tCLDH                           tCW                                tCT

                                       tCLDW

       CLD     2.4V
               0.4V

Note 1:  TCK and CLD are generated on chip and provide the data clocks for the CD port and the transmit section of the
Note 2:  DV port. RCK, also generated on chip, is extracted from the receive data and only clocks out the data at the Do output
         and may be skewed with respect to TCK due to end-to-end delay.

         At the slave end TCK is phase locked to RCK.
         The rising edge of TCK will lead the rising edge of RCK by approximately 90o.

                                Figure 18 - RCK, TCK & CLD Timing For MOD Mode

9-154
Preliminary Information                                                                                                   MT9173/74

AC Electrical Characteristics - Data Timing - DN Mode (Figure 19)

             Characteristics                                         Sym Min Typ* Max Units                               Test Conditions

1 DSTi/CDSTi Data Setup Time                                         tRS        30  -10                  ns

2 DSTi/CDSTi Data Hold Time                                          tRH        50  10                   ns

3a DSTo/CDSTo Data Delay                                             tTD            60 120 ns                      CL=40pF
                                                                                                                   CL=40pF
3b DSTo/CDSTo High Z to Data Delay tZTD                                             60 140 ns

Timing is over recommended temperature & power supply voltage ranges.

* Typical figures are at 25C, for design aid only: not guaranteed and not subject to production testing.

   Bit                                                                              Bit Cell
Stream

       2.0V
C4

       0.8V

  DSTi 2.0V                                                                                       tRS        tRH            tTD
CDSTi

             0.8V
                                                                tTD

                                                               tZTD

  DSTo 2.4V
CDSTo 0.4V

                                                   Figure 19 - Data Timing For DN Mode

AC Electrical Characteristics - Data Timing - MOD Mode (Figure 20)

        Characteristics             Sym                              80 kbit/s           160 kbit/s                Units      Test
                                                                                                                          Conditions
                                                                     Min Typ* Max Min Typ* Max

1 Di/CDi Data Setup Time            tDS 150                                              150                       ns

2 Di/CDi Data Hold Time             tDH 4.5                                              2.5                       s

3 Do Data Delay Time                tRD                                   70                      70               ns CL=40pF

4 CDo Data Delay Time               tTD                                   70                      70               ns CL=40pF

Timing is over recommended temperature & power supply voltage ranges.

* Typical figures are at 25C, for design aid only: not guaranteed and not subject to production testing.

Performance Characteristics of the MT9173 DSIC

             Characteristics                                         Sym Min Typ* Max Units                               Test Conditions

1 Allowable Attenuation for Bit Error                                Afb        0   30        25         dB SNR16.5dB (300kHz
     Rate of 10-6 (Note 1)                                                                                         bandlimited noise)

2 Line Length at 80 kbit/s -24 AWG L80                                              3.0                  km attenuation - 6.9 dB/km
                                                                                                                   attenuation - 10.0 dB/km
                                    -26 AWG                                         2.2
                                                                                                         km attenuation - 8.0 dB/km
3 Line Length at 160 kbit/s -24 AWG L160                                            3.0                            attenuation - 11.5 dB/km

                                    -26 AWG                                         2.2

Performance Characteristics of the MT9174 DNIC

             Characteristics                                         Sym Min Typ* Max Units                               Test Conditions

1 Allowable Attenuation for Bit Error                                Afb        0   40 33                dB SNR16.5dB (300kHz
     Rate of 10-6 (Note 1)                                                                                        bandlimited noise)

2 Line Length at 80 kbit/s -24 AWG L80                                              5.0                  km        attenuation - 6.9 dB/km
                                                                                                                   attenuation - 10.0 dB/km
                                    -26 AWG                                         3.4
                                                                                                                   attenuation - 8.0 dB/km
3 Line Length at 160 kbit/s -24 AWG L160                                            4.0                  km        attenuation - 11.5 dB/km

                                    -26 AWG                                         3.0

Note 1: Attenuation measured        from Master LOUT to Slave LIN         at 3/4baud frequency.          testing.
                                    design aid only: not guaranteed       and not subject to production
* Typical figures are at 25C, for

                                                                                                                                           9-155
MT9173/74                                                                Preliminary Information

Tx Bit                      Bit Cell
Stream
                        tDS                                         tDH
             2.4V
    TCK            tTD                                                          tTD
                                                                         tRD
             0.4V                                         Bit Cell
                   tRD
       Di 2.0V
     CDI

             0.8V

             2.4V
    CDo

             0.4V

Rx Bit
Stream

   RCK

             2.4V
      Do 0.4V

                   Figure 20 - Data Timing for Master Modem Mode

9-156
Preliminary Information                                                                                    MT9173/74

          2.4V                                   tDS        tDH
TCK
                                      tCP
          0.4V
                                 tTD                                                                       tTD
    Di 2.0V
CDI 0.8V

          2.4V
CDo

          0.4V

RCK

          2.4V
   Do

          0.4V

                Figure 21 - Data Timing for Slave Modem Mode

F0                                         tRXD
RxSB

                                 Figure 22 - RxSB Timing for DN MAS Mode

AC Electrical Characteristics - RxSB Timing - DN MAS Mode (Figure 22)

                Characteristics            Sym Min Typ* Max Units                                          Test Conditions

1 RxSB Delay                               tRXD       81.4       us 0 km, 160kB
                                                                 us 0 km, 80kB
                                                      35.8

                                                      126        us 4 km, 24 AWG, 160kB

                                                      85         us                                        4 km, 26 AWG, 80kB

* Typical figures are at 25C, for design aid only: not guaranteed and not subject to production testing.

                                                                                                                               9-157
MT9173/74  Preliminary Information

Notes:

9-158
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