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MT8889CN-1

器件型号:MT8889CN-1
器件类别:热门应用    无线/射频/通信   
厂商名称:Mitel
厂商官网:https://www.mitel.com
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器件描述

TELECOM, DTMF SIGNALING CIRCUIT, PDSO20

电信, 双音多频信号电路, PDSO20

参数
MT8889CN-1功能数量 1
MT8889CN-1端子数量 20
MT8889CN-1最大工作温度 85 Cel
MT8889CN-1最小工作温度 -40 Cel
MT8889CN-1额定供电电压 5 V
MT8889CN-1加工封装描述 SOIC-20
MT8889CN-1无铅 Yes
MT8889CN-1欧盟RoHS规范 Yes
MT8889CN-1状态 TRANSFERRED
MT8889CN-1包装形状 矩形的
MT8889CN-1包装尺寸 SMALL OUTLINE
MT8889CN-1表面贴装 Yes
MT8889CN-1端子形式 GULL WING
MT8889CN-1端子间距 1.27 mm
MT8889CN-1端子涂层 MATTE 锡
MT8889CN-1端子位置
MT8889CN-1包装材料 塑料/环氧树脂
MT8889CN-1温度等级 INDUSTRIAL
MT8889CN-1通信类型 双音多频信号电路

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MT8889CN-1器件文档内容

                                                    MT8889C/MT8889C-1

                                                   Integrated DTMF Transceiver

                                                    with Adaptive Micro Interface

Features                                                                  ISSUE 2    May 1995

Central office quality DTMF transmitter/                       Ordering Information
     receiver
                                                    MT8889CE/CE-1 20 Pin Plastic DIP
Low power consumption                             MT8889CC/CC-1 20 Pin Ceramic DIP
High speed adaptive micro interface               MT8889CS/CS-1 20 Pin SOIC
Adjustable guard time                             MT8889CN/CN-1 24 Pin SSOP
Automatic tone burst mode
Call progress tone detection to -30dBm                           -40C to +85C

Applications                                        The receiver section is based upon the industry
                                                    standard MT8870 DTMF receiver while the
Credit card systems                               transmitter utilizes a switched capacitor D/A
Paging systems                                    converter for low distortion, high accuracy DTMF
Repeater systems/mobile radio                     signalling. Internal counters provide a burst mode
Interconnect dialers                              such that tone bursts can be transmitted with precise
Personal computers                                timing. A call progress filter can be selected allowing
                                                    a microprocessor to analyze call progress tones.
Description
                                                    The MT8889C utilizes an adaptive micro interface,
The MT8889C is a monolithic DTMF transceiver with   which allows the device to be connected to a number
call progress filter. It is fabricated in CMOS      of popular microcontrollers with minimal external
technology offering low power consumption and high  logic. The MT8889C-1 is functionally identical to the
reliability.                                        MT8889C except the receiver is enhanced to accept
                                                    lower level signals, and also has a specified low
                                                    signal rejection level.

TONE                         D/A      Row and       Transmit Data         Data       D0
                         Converters   Column           Register            Bus       D1
                                      Counters                            Buffer     D2
            Tone Burst      Control                         Status                   D3
            Gating Cct.      Logic       Digital          Register        Interrupt  IRQ/CP
                                       Algorithm                            Logic    DS/RD
   IN+   +    Dial       High Group    and Code             Control                  CS
    IN-                      Filter   Converter            Register          I/O     R/W/WR
   GS    -    Tone                                                        Control    RS0
OSC1                     Low Group       Steering               A
OSC2          Filter         Filter        Logic                                           4-107
                                                            Control
            Oscillator       Control                        Register
              Circuit          Logic
                                                                B
               Bias
              Circuit                                Receive Data
                                                         Register

         VDD VRef VSS                 ESt  St/GT

                                     Figure 1 - Functional Block Diagram
MT8889C/MT8889C-1

                                                                          IN+ 1  24           VDD
                                                                                              St/GT
                     IN+ 1  20 VDD                                        IN- 2  23           ESt
                     IN- 2  19 St/GT                                                          D3
                     GS 3   18 ESt                                        GS 3   22           D2
                   VRef 4   17 D3                                                             D1
                   VSS 5    16 D2                                VRef 4          21           D0
                            15 D1                                                             NC
                 OSC1 6     14 D0                                         VSS 5  20           NC
                 OSC2 7                                                                       IRQ/CP
                 TONE 8     13 IRQ/CP                            OSC1 6          19           DS/RD
              R/W/WR 9                                                                        RS0
                            12 DS/RD                             OSC2 7          18
                     CS 10  11 RS0
                                                                          NC 8   17

                                                                          NC 9   16

                                                                 TONE 10         15

                                                    R/W/WR 11                    14

                                                                          CS 12  13

              20 PIN CERDIP/PLASTIC DIP/SOIC                                     24 PIN SSOP

                                              Figure 2 - Pin Connections

Pin Description

Pin #                                              Description
20 24 Name

11            IN+ Non-inverting op-amp input.

22            IN- Inverting op-amp input.
33
              GS Gain Select. Gives access to output of front end differential amplifier for connection of
                       feedback resistor.

4 4 VRef Reference Voltage output (VDD/2).
5 5 VSS Ground (0V).
6 6 OSC1 Oscillator input. This pin can also be driven directly by an external clock.

7 7 OSC2 Oscillator output. A 3.579545 MHz crystal connected between OSC1 and OSC2 completes
                         the internal oscillator circuit. Leave open circuit when OSC1 is driven externally.

8 10 TONE Output from internal DTMF transmitter.

9 11 R/W (Motorola) Read/Write or (Intel) Write microprocessor input. TTL compatible.
              (WR)

10 12         CS Chip Select input. This signal must be qualified externally by either address strobe (AS),
                       valid memory address (VMA) or address latch enable (ALE) signal, see Figure 12.

11 13 RS0 Register Select input. Refer to Table 3 for bit interpretation. TTL compatible.

12 14 DS (RD) (Motorola) Data Strobe or (Intel) Read microprocessor input. Activity on this input is only
                          required when the device is being accessed. TTL compatible.

13 15 IRQ/CP Interrupt Request/Call Progress (open drain) output. In interrupt mode, this output goes
                          low when a valid DTMF tone burst has been transmitted or received. In call progress mode,
                          this pin will output a rectangular signal representative of the input signal applied at the input
                          op-amp. The input signal must be within the bandwidth limits of the call progress filter, see
                          Figure 8.

14- 18- D0-D3 Microprocessor data bus. High impedance when CS = 1 or DS =0 (Motorola) or RD = 1

17 21                (Intel). TTL compatible.

18 22         ESt Early Steering output. Presents a logic high once the digital algorithm has detected a valid
                        tone pair (signal condition). Any momentary loss of signal condition will cause ESt to return
                        to a logic low.

19 23         St/GT  Steering Input/Guard Time output (bidirectional). A voltage greater than VTSt detected at
                     St causes the device to register the detected tone pair and update the output latch. A

                     voltage less than VTSt frees the device to accept a new tone pair. The GT output acts to
                     reset the external steering time-constant; its state is a function of ESt and the voltage on St.

20 24         VDD Positive power supply (5V typ.).
              NC No Connection.
         8,9
         16,
          17

4-108
                                                               MT8889C/MT8889C-1

Functional Description                                   C1    R1                      IN+
                                                                                       IN-
The MT8889C/MT8889C-1 Integrated DTMF                    C2    R4         R5
Transceiver consists of a high performance DTMF                                        GS
receiver with an internal gain setting amplifier and a             R3     R2
DTMF generator, which employs a burst counter to                                       VRef
synthesize precise tone bursts and pauses. A call                                         MT8889C/
progress mode can be selected so that frequencies                                         MT8889C-1
within the specified passband can be detected. The
adaptive micro interface allows microcontrollers,        DIFFERENTIAL INPUT AMPLIFIER
such as the 68HC11, 80C51 and TMS370C50, to              C1 = C2 = 10 nF
access the MT8889C/MT8889C-1 internal registers.         R1 = R4 = R5 = 100 k
                                                         R2 = 60k, R3 = 37.5 k
Input Configuration                                      R3 = (R2R5)/(R2 + R5)

The input arrangement of the MT8889C/MT8889C-1           VOLTAGE GAIN
provides a differential-input operational amplifier as   (AV diff) - R5/R1
well as a bias source (VRef), which is used to bias the
inputs at VDD/2. Provision is made for connection of     INPUT IMPEDANCE
a feedback resistor to the op-amp output (GS) for
gain adjustment. In a single-ended configuration, the    (ZINdiff) = 2 R12 + (1/C)2
input pins are connected as shown in Figure 3.
                                                         Figure 4 - Differential Input Configuration
Figure 4 shows the necessary connections for a
differential input configuration.                        FLOW  FHIGH   DIGIT D3        D2  D1  D0

Receiver Section                                         697 1209      1      0001

Separation of the low and high group tones is            697 1336      2      0010
achieved by applying the DTMF signal to the inputs
of two sixth-order switched capacitor bandpass           697 1477      3      0011
filters, the bandwidths of which correspond to the low
and high group frequencies (see Table 1). The filters    770 1209      4      0100
also incorporate notches at 350 Hz and 440 Hz for
exceptional dial tone rejection. Each filter output is   770 1336      5      0101
followed by a single order switched capacitor filter
section, which smooths the signals prior to limiting.    770 1477      6      0110
Limiting is performed by high-gain comparators
which are provided with hysteresis to prevent            852 1209      7      0111
detection of unwanted low-level signals. The outputs
of the comparators provide full rail logic swings at     852 1336      8      1000
the frequencies of the incoming DTMF signals.

                     IN+                                 852 1477      9      1001

                                                         941 1336      0      1010

   RIN               IN-                                 941 1209      *      1011

C

                                                         941 1477      #      1100

                 RF  GS                                  697 1633      A      1101

                                                         770 1633      B      1110

                     VRef                                852 1633      C 1111
                             MT8889C/
VOLTAGE GAIN                 MT8889C-1                   941 1633      D 0000
(AV) = RF / RIN
                                                                    0= LOGIC LOW, 1= LOGIC HIGH
Figure 3 - Single-Ended Input Configuration
                                                         Table 1. Functional Encode/Decode Table

                                                                                               4-109
MT8889C/MT8889C-1

Following the filter section is a decoder employing        VDD
digital counting techniques to determine the
frequencies of the incoming tones and to verify that         MT8889C/
they correspond to standard DTMF frequencies. A              MT8889C-1
complex averaging algorithm protects against tone
simulation by extraneous signals such as voice while                                                       C1
providing tolerance to small frequency deviations                    VDD
and variations. This averaging algorithm has been
developed to ensure an optimum combination of                     St/GT                  Vc
immunity to talk-off and tolerance to the presence of
interfering frequencies (third tones) and noise. When             ESt
the detector recognizes the presence of two valid                                    R1
tones (this is referred to as the "signal condition" in
some industry specifications) the "Early Steering"                                           tGTA = (R1C1) In (VDD / VTSt)
(ESt) output will go to an active state. Any                                                 tGTP = (R1C1) In [VDD / (VDD-VTSt)]
subsequent loss of signal condition will cause ESt to
assume an inactive state.                                                 Figure 5 - Basic Steering Circuit

Steering Circuit                                           Guard Time Adjustment

Before registration of a decoded tone pair, the            The simple steering circuit shown in Figure 5 is
receiver checks for a valid signal duration (referred      adequate for most applications. Component values
to as character recognition condition). This check is      are chosen according to the following inequalities
performed by an external RC time constant driven by        (see Figure 7):
ESt. A logic high on ESt causes vc (see Figure 5) to
rise as the capacitor discharges. Provided that the               tREC  tDPmax + tGTPmax - tDAmin
signal condition is maintained (ESt remains high) for             tREC  tDPmin + t GTPmin - tDAmax
the validation period (tGTP), vc reaches the threshold             tID  tDAmax + tGTAmax - tDPmin
(VTSt) of the steering logic to register the tone pair,            tDO  tDAmin + tGTAmin - tDPmax
latching its corresponding 4-bit code (see Table 1)
into the Receive Data Register. At this point the GT       The value of tDP is a device parameter (see AC
output is activated and drives vc to VDD. GT               Electrical Characteristics) and tREC is the minimum
continues to drive high as long as ESt remains high.       signal duration to be recognized by the receiver. A
Finally, after a short delay to allow the output latch to
settle, the delayed steering output flag goes high,        value for C1 of 0.1 F is recommended for most
signalling that a received tone pair has been
registered. The status of the delayed steering flag        VDD                 tGTP = (RPC1) In [VDD / (VDD-VTSt)]
can be monitored by checking the appropriate bit in        St/GT                        tGTA = (R1C1) In (VDD/VTSt)
the status register. If Interrupt mode has been                                              RP = (R1R2) / (R1 + R2)
selected, the IRQ/CP pin will pull low when the
delayed steering flag is active.                                                  C1

The contents of the output latch are updated on an                         R1     R2
active delayed steering transition. This data is           ESt
presented to the four bit bidirectional data bus when                           a) decreasing tGTP; (tGTP < tGTA)
the Receive Data Register is read. The steering            VDD
circuit works in reverse to validate the interdigit        St/GT               tGTP = (R1C1) In [VDD / (VDD-VTSt)]
pause between signals. Thus, as well as rejecting                                        tGTA = (RpC1) In (VDD/VTSt)
signals too short to be considered valid, the receiver                                       RP = (R1R2) / (R1 + R2)
will tolerate signal interruptions (drop out) too short
to be considered a valid pause. This facility, together                          C1
with the capability of selecting the steering time
constants externally, allows the designer to tailor               R1           R2
performance to meet a wide variety of system
requirements.                                              ESt
                                                                                             b) decreasing tGTA; (tGTP > tGTA)
4-110
                                                                  Figure 6 - Guard Time Adjustment
                                                                                MT8889C/MT8889C-1

applications, leaving R1 to be selected by the               mode has been selected. DTMF signals cannot be
designer. Different steering arrangements may be             detected if CP mode has been selected (see Table
used to select independent tone present (tGTP) and           7). Figure 8 indicates the useful detect bandwidth of
tone absent (tGTA) guard times. This may be                  the call progress filter. Frequencies presented to the
necessary to meet system specifications which place          input, which are within the `accept' bandwidth limits
both accept and reject limits on tone duration and           of the filter, are hard-limited by a high gain
interdigital pause. Guard time adjustment also allows        comparator with the IRQ/CP pin serving as the
the designer to tailor system parameters such as talk        output. The squarewave output obtained from the
off and noise immunity.                                      schmitt trigger can be analyzed by a microprocessor
                                                             or counter arrangement to determine the nature of
Increasing tREC improves talk-off performance since          the call progress tone being detected. Frequencies
it reduces the probability that tones simulated by           which are in the `reject' area will not be detected and
speech will maintain a valid signal condition long           consequently the IRQ/CP pin will remain low.
enough to be registered. Alternatively, a relatively
short tREC with a long tDO would be appropriate for          LEVEL
extremely noisy environments where fast acquisition          (dBm)
time and immunity to tone drop-outs are required.
Design information for guard time adjustment is                   -25                                           AAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAA
shown in Figure 6. The receiver timing is shown in
Figure 7 with a description of the events in Figure 9.                    0            250                                 500                                                750

Call Progress Filter                                                         = Reject                           FREQUENCY (Hz)

A call progress mode, using the MT8889C/                                    = May Accept
MT8889C-1, can be selected allowing the detection            AAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAA = Accept
of various tones, which identify the progress of a
telephone call on the network. The call progress                          Figure 8 - Call Progress Response
tone input and DTMF input are common, however,
call progress tones can only be detected when CP

   EVENTS                   A                      B              C             D            E                                                                                F
           tREC                           tREC                                                                                                                                         VTSt
Vin                                                          tID                       tDO
ESt                                            TONE #n
St/GT                          tDP                                        TONE                     TONE
RX0-RX3                                                                   #n + 1                   #n + 1
b3                                                     tGTP
                                                                  tDA

                                                                          tGTA

           DECODED TONE # (n-1)                              tPStRX                                             # (n + 1)
                                                                      #n

                                                               tPStb3

b2

Read
Status
Register
IRQ/CP

                                 Figure 7 - Receiver Timing Diagram

                                                                                                                                                                              4-111
MT8889C/MT8889C-1

EXPLANATION OF EVENTS

A)     TONE BURSTS DETECTED, TONE DURATION INVALID, RX DATA REGISTER NOT UPDATED.

B)     TONE #n DETECTED, TONE DURATION VALID, TONE DECODED AND LATCHED IN RX DATA REGISTER.

C)     END OF TONE #n DETECTED, TONE ABSENT DURATION VALID, INFORMATION IN RX DATA REGISTER

       RETAINED UNTIL NEXT VALID TONE PAIR.

D)     TONE #n+1 DETECTED, TONE DURATION VALID, TONE DECODED AND LATCHED IN RX DATA REGISTER.

E)     ACCEPTABLE DROPOUT OF TONE #n+1, TONE ABSENT DURATION INVALID, DATA REMAINS UNCHANGED.

F)     END OF TONE #n+1 DETECTED, TONE ABSENT DURATION VALID, INFORMATION IN RX DATA REGISTER

       RETAINED UNTIL NEXT VALID TONE PAIR.

EXPLANATION OF SYMBOLS

Vin    DTMF COMPOSITE INPUT SIGNAL.

ESt    EARLY STEERING OUTPUT. INDICATES DETECTION OF VALID TONE FREQUENCIES.

St/GT  STEERING INPUT/GUARD TIME OUTPUT. DRIVES EXTERNAL RC TIMING CIRCUIT.

RX0-RX3 4-BIT DECODED DATA IN RECEIVE DATA REGISTER

b3     DELAYED STEERING. INDICATES THAT VALID FREQUENCIES HAVE BEEN PRESENT/ABSENT FOR THE

       REQUIRED GUARD TIME THUS CONSTITUTING A VALID SIGNAL. ACTIVE LOW FOR THE DURATION OF A

       VALID DTMF SIGNAL.

b2     INDICATES THAT VALID DATA IS IN THE RECEIVE DATA REGISTER. THE BIT IS CLEARED AFTER THE STATUS

       REGISTER IS READ.

IRQ/CP INTERRUPT IS ACTIVE INDICATING THAT NEW DATA IS IN THE RX DATA REGISTER. THE INTERRUPT IS

       CLEARED AFTER THE STATUS REGISTER IS READ.

tREC   MAXIMUM DTMF SIGNAL DURATION NOT DETECTED AS VALID.
tREC   MINIMUM DTMF SIGNAL DURATION REQUIRED FOR VALID RECOGNITION.
tID    MINIMUM TIME BETWEEN VALID SEQUENTIAL DTMF SIGNALS.
tDO    MAXIMUM ALLOWABLE DROPOUT DURING VALID DTMF SIGNAL.
tDP    TIME TO DETECT VALID FREQUENCIES PRESENT.
tDA    TIME TO DETECT VALID FREQUENCIES ABSENT.
tGTP   GUARD TIME, TONE PRESENT.
tGTA   GUARD TIME, TONE ABSENT.

                           Figure 9 - Description of Timing Events

DTMF Generator                                         write operations to the Transmit Data Register the 4
                                                       bit data on the bus is latched and converted to 2 of 8
The DTMF transmitter employed in the MT8889C/          coding for use by the programmable divider circuitry.
MT8889C-1 is capable of generating all sixteen         This code is used to specify a time segment length,
standard DTMF tone pairs with low distortion and       which will ultimately determine the frequency of the
high accuracy. All frequencies are derived from an     tone. When the divider reaches the appropriate
external 3.579545 MHz crystal. The sinusoidal          count, as determined by the input code, a reset pulse
waveforms for the individual tones are digitally       is issued and the counter starts again. The number
synthesized using row and column programmable          of time segments is fixed at 32, however, by varying
dividers and switched capacitor D/A converters. The    the segment length as described above the
row and column tones are mixed and filtered            frequency can also be varied. The divider output
providing a DTMF signal with low total harmonic        clocks another counter, which addresses the
distortion and high accuracy. To specify a DTMF        sinewave lookup ROM.
signal, data conforming to the encoding format
shown in Table 1 must be written to the transmit Data  The lookup table contains codes which are used by
Register. Note that this is the same as the receiver   the switched capacitor D/A converter to obtain
output code. The individual tones which are            discrete and highly accurate DC voltage levels. Two
generated (fLOW and fHIGH) are referred to as Low      identical circuits are employed to produce row and
Group and High Group tones. As seen from the           column tones, which are then mixed using a low
table, the low group frequencies are 697, 770, 852     noise summing amplifier. The oscillator described
and 941 Hz. The high group frequencies are 1209,       needs no "start-up" time as in other DTMF
1336, 1477 and 1633 Hz. Typically, the high group to   generators since the crystal oscillator is running
low group amplitude ratio (twist) is 2 dB to com-      continuously thus providing a high degree of tone
pensate for high group attenuation on long loops.      burst accuracy. A bandwidth limiting filter is
                                                       incorporated and serves to attenuate distortion
The period of each tone consists of 32 equal time      products above 8 kHz. It can be seen from Figure 6
segments. The period of a tone is controlled by        that the distortion products are very low in amplitude.
varying the length of these time segments. During

4-112
                                                                  MT8889C/MT8889C-1

                                                         Scaling Information
                                                         10 dB/Div
                                                         Start Frequency = 0 Hz
                                                         Stop Frequency = 3400 Hz
                                                         Marker Frequency = 697 Hz and
                                                         1209 Hz

Figure 10 - Spectrum Plot

Burst Mode                                               ACTIVE         OUTPUT FREQUENCY (Hz)    %ERROR
                                                          INPUT
In certain telephony applications it is required that                   SPECIFIED  ACTUAL
DTMF signals being generated are of a specific
duration determined either by the particular             L1             697        699.1         +0.30
application or by any one of the exchange transmitter
specifications currently existing. Standard DTMF         L2             770        766.2         -0.49
signal timing can be accomplished by making use of
the Burst Mode. The transmitter is capable of issuing    L3             852        847.4         -0.54
symmetric bursts/pauses of predetermined duration.
This burst/pause duration is 51 ms1 ms which is a       L4             941        948.0         +0.74
standard interval for autodialer and central office
applications. After the burst/pause has been issued,     H1             1209       1215.9        +0.57
the appropriate bit is set in the Status Register
indicating that the transmitter is ready for more data.  H2             1336       1331.7        -0.32
The timing described above is available when DTMF
mode has been selected. However, when CP mode            H3             1477       1471.9        -0.35
(Call Progress mode) is selected, the burst/pause
duration is doubled to 102 ms 2 ms. Note that when      H4             1633       1645.0        +0.73
CP mode and Burst mode have been selected,
DTMF tones may be transmitted only and not               Table 2. Actual Frequencies Versus Standard
received. In applications where a non-standard                                  Requirements
burst/pause time is desirable, a software timing loop
or external timer can be used to provide the timing      Distortion Calculations
pulses when the burst mode is disabled by enabling
and disabling the transmitter.                           The MT8889C/MT8889C-1 is capable of producing
                                                         precise tone bursts with minimal error in frequency
Single Tone Generation                                   (see Table 2). The internal summing amplifier is
                                                         followed by a first-order lowpass switched capacitor
                                                         filter to minimize harmonic components and
                                                         intermodulation products. The total harmonic
                                                         distortion for a single tone can be calculated using
                                                         Equation 1, which is the ratio of the total power of all
                                                         the extraneous frequencies to the power of the
                                                         fundamental frequency expressed as a percentage.

A single tone mode is available whereby individual                                 V22f + V23f + V24f + .... V2nf
tones from the low group or high group can be
generated. This mode can be used for DTMF test           THD (%) = 100
equipment applications, acknowledgment tone
generation and distortion measurements. Refer to                                   Vfundamental
Control Register B description for details.

                                                             Equation 1. THD (%) For a Single Tone

                                                                                                                   4-113
MT8889C/MT8889C-1

The Fourier components of the tone output               various kinds of microprocessors. Key functions of
                                                        this interface include the following:
correspond to V2f.... Vnf as measured on the output
waveform. The total harmonic distortion for a dual       Continuous activity on DS/RD is not necessary
                                                             to update the internal status registers.
tone can be calculated using Equation 2. VL and VH
correspond to the low group amplitude and high          senses whether input timing is that of an Intel or
group amplitude, respectively and V2IMD is the sum           Motorola controller by monitoring the DS (RD),
of all the intermodulation components. The internal          R/W (WR) and CS inputs.

switched-capacitor filter following the D/A converter    generates equivalent CS signal for internal
                                                             operation for all processors.
keeps distortion products down to a very low level as
                                                         differentiates between multiplexed and non-
shown in Figure 10.                                          multiplexed microprocessor buses. Address
                                                             and data are latched in accordingly.
                   V22L + V23L + .... V2nL + V22H +
                        V23H + .. V2nH + V2IMD          compatible with Motorola and Intel processors.

THD (%) = 100                                           Figure 17 shows the timing diagram for Motorola
                                                        microprocessors with separate address and data
                      V2L + V2H                         buses. Members of this microprocessor family
                                                        include 2 MHz versions of the MC6800, MC6802 and
Equation 2. THD (%) For a Dual Tone                     MC6809. For the MC6809, the chip select (CS) input
                                                        signal is formed by NANDing the (E+Q) clocks and
DTMF Clock Circuit                                      address decode output. For the MC6800 and
                                                        MC6802, CS is formed by NANDing VMA and
The internal clock circuit is completed with the        address decode output. On the falling edge of CS,
addition of a standard television colour burst          the internal logic senses the state of data strobe
crystal. The crystal specification is as follows:       (DS). When DS is low, Motorola processor operation
                                                        is selected.
Frequency:            3.579545 MHz
                                                        Figure 18 shows the timing diagram for the Motorola
Frequency Tolerance:  0.1%                             MC68HC11 (1 MHz) microcontroller. The chip select
                                                        (CS) input is formed by NANDing address strobe
Resonance Mode:       Parallel                          (AS) and address decode output. Again, the
                                                        MT8889C/MT8889C-1 examines the state of DS on
Load Capacitance:     18pF                              the falling edge of CS to determine if the micro has a
                                                        Motorola bus (when DS is low). Additionally, the
Maximum Series Resistance:150 ohms                      Texas Instruments TMS370CX5X is qualified to have
                                                        a Motorola interface. Figure 12(a) summarizes
Maximum Drive Level:  2mW                               connection of these Motorola processors to the
                                                        MT8889C/MT8889C-1 DTMF transceiver.
e.g. CTS Knights MP036S
        Toyocom TQC-203-A-9S                            Figures 19 and 20 are the timing diagrams for the
                                                        Intel 8031/8051 (12 MHz) and 8085 (5 MHz) micro-
A number of MT8889C/MT8889C-1 devices can be            controllers with multiplexed address and data buses.
connected as shown in Figure 11 such that only one      The MT8889C/MT8889C-1 latches in the state of RD
crystal is required. Alternatively, the OSC1 inputs on  on the falling edge of CS. When RD is high, Intel
all devices can be driven from a TTL buffer with the    processor operation is selected. By NANDing the
OSC2 outputs left unconnected.                          address latch enable (ALE) output with the high-byte
                                                        address (P2) decode output, CS can be generated.
  MT8889C/           MT8889C/       MT8889C/            Figure 12(b) summarizes the connection of these
MT8889C-1          MT8889C-1      MT8889C-1            Intel processors to the MT8889C/MT8889C-1
                                                        transceiver.
OSC1 OSC2          OSC1 OSC2     OSC1 OSC2
                                                        NOTE: The adaptive micro interface relies on high-
      3.579545 MHz                                      to-low transition on CS to recognize the
                                                        microcontroller interface and this pin must not be tied
         Figure 11 - Common Crystal Connection          permanently low.

Microprocessor Interface

The MT8889C/MT8889C-1 design incorporates an
adaptive interface, which allows it to be connected to

4-114
                                                                         MT8889C/MT8889C-1

The adaptive micro interface provides access to five               Motorola      Intel
internal registers. The read-only Receive Data
Register contains the decoded output of the last          RS0      R/W       WR RD            FUNCTION
valid DTMF digit received. Data entered into the
write-only Transmit Data Register will determine          0          0       0          1 Write to Transmit
which tone pair is to be generated (see Table 1 for
coding details). Transceiver control is accomplished                                    Data Register
with two control registers (see Tables 6 and 7), CRA
and CRB, which have the same address. A write             0          1       1          0 Read from Receive
operation to CRB is executed by first setting the
most significant bit (b3) in CRA. The following write                                   Data Register
operation to the same address will then be directed
to CRB, and subsequent write cycles will be directed      1          0       0          1 Write to Control Register
back to CRA. The read-only status register indicates
the current transceiver state (see Table 8).              1          1       1          0 Read from Status Register

A software reset must be included at the beginning                 Table 3. Internal Register Functions
of all programs to initialize the control registers upon
power-up or power reset (see Figure 15). Refer to          b3                b2         b1                     b0
Tables 4-7 for bit descriptions of the two control        RSEL
registers.                                                                   IRQ        CP/DTMF                TOUT

The multiplexed IRQ/CP pin can be programmed to                          Table 4. CRA Bit Positions
generate an interrupt upon validation of DTMF
signals or when the transmitter is ready for more              b3            b2         b1                     b0
data (burst mode only). Alternatively, this pin can be
configured to provide a square-wave output of the            C/R             S/D        TEST                   BURST
call progress signal. The IRQ/CP pin is an open drain
output and requires an external pull-up resistor (see                                                  ENABLE
Figure 13).
                                                                         Table 5. CRB Bit Positions

MC6800/6802                          MT8889/MT8889C-1     MC68HC11                      MT8889C/MT8889C-1

      A0-A15                            CS                     A8-A15                         CS
                                        RS0                          AS
          VMA                           D0-D3                                                 D0-D3
       D0-D3                            R/W/WR              AD0-AD3                           RS0
                                        DS/RD                        DS                       DS/RD
           RW                                                       RW                        R/W/WR
            2

                                (a)

MC6809                               MT8889/MT8889C-1     8031/8051                     MT8889C/MT8889C-1
                                                          8080/8085

A0-A15                               CS                        A8-A15                                  CS
                                     RS0
       Q                                                           ALE                                 D0-D3
        E                            D0-D3                           P0                                RS0
D0-D3                               R/W/WR                         RD                                 DS/RD
    R/W                              DS/RD                          WR                                 R/W/WR
                                                                                  (b)

Figure 12 a) & b) - MT8889 Interface Connections for Various Intel and Motorola Micros

                                                                                                                   4-115
MT8889C/MT8889C-1

BIT NAME                      DESCRIPTION

b0     TOUT Tone Output Control. A logic high enables the tone output; a logic low turns the tone output

            off. This bit controls all transmit tone functions.

b1 CP/DTMF Call Progress or DTMF Mode Select. A logic high enables the receive call progress mode;
                          a logic low enables DTMF mode. In DTMF mode the device is capable of receiving and
                          transmitting DTMF signals. In CP mode a retangular wave representation of the received
                          tone signal will be present on the IRQ/CP output pin if IRQ has been enabled (control
                          register A, b2=1). In order to be detected, CP signals must be within the bandwidth
                          specified in the AC Electrical Characteristics for Call Progress.
                          Note: DTMF signals cannot be detected when CP mode is selected.

b2     IRQ  Interrupt Enable. A logic high enables the interrupt function; a logic low de-activates the

            interrupt function. When IRQ is enabled and DTMF mode is selected (control register A,

            b1=0), the IRQ/CP output pin will go low when either 1) a valid DTMF signal has been

            received for a valid guard time duration, or 2) the transmitter is ready for more data (burst

            mode only).

b3     RSEL Register Select. A logic high selects control register B for the next write cycle to the

            control register address. After writing to control register B, the following control register

            write cycle will be directed to control register A.

                              Table 6. Control Register A Description

BIT NAME                      DESCRIPTION

b0 BURST Burst Mode Select. A logic high de-activates burst mode; a logic low enables burst mode.
                          When activated, the digital code representing a DTMF signal (see Table 1) can be written
                          to the transmit register, which will result in a transmit DTMF tone burst and pause of equal
                          durations (typically 51 msec). Following the pause, the status register will be updated (b1 -
                          Transmit Data Register Empty), and an interrupt will occur if the interrupt mode has been
                          enabled.

            When CP mode (control register A, b1) is enabled the normal tone burst and pause
            durations are extended from a typical duration of 51 msec to 102 msec.

            When BURST is high (de-activated) the transmit tone burst duration is determined by the
            TOUT bit (control register A, b0).

b1     TEST Test Mode Control. A logic high enables the test mode; a logic low de-activates the test

            mode. When TEST is enabled and DTMF mode is selected (control register A, b1=0), the

            signal present on the IRQ/CP pin will be analogous to the state of the DELAYED

            STEERING bit of the status register (see Figure 7, signal b3).

b2     S/D  Single or Dual Tone Generation. A logic high selects the single tone output; a logic low

            selects the dual tone (DTMF) output. The single tone generation function requires further

            selection of either the row or column tones (low or high group) through the C/R bit (control

            register B, b3).

b3     C/R  Column or Row Tone Select. A logic high selects a column tone output; a logic low selects

            a row tone output. This function is used in conjunction with the S/D bit (control register B,

            b2).

                         Table 7. Control Register B Description

4-116
                                                                      MT8889C/MT8889C-1

BIT                   NAME          STATUS FLAG SET                       STATUS FLAG CLEARED

b0                    IRQ           Interrupt has occurred. Bit one   Interrupt is inactive. Cleared after

                                    (b1) or bit two (b2) is set.      Status Register is read.

b1 TRANSMIT DATA                    Pause duration has terminated     Cleared after Status Register is
        REGISTER EMPTY              and transmitter is ready for new  read or when in non-burst mode.
        (BURST MODE ONLY)           data.

b2 RECEIVE DATA REGISTER Valid data is in the Receive Data Cleared after Status Register is

     FULL                           Register.                         read.

b3 DELAYED STEERING                 Set upon the valid detection of   Cleared upon the detection of a
                                    the absence of a DTMF signal.     valid DTMF signal.

                                    Table 8. Status Register Description

                                    MT8889C/MT8889C-1                                     VDD
                                                                                           C3
           C1 R1                    IN+        VDD                           C2
                                                                                           R4
DTMF/CP                             IN-        St/GT
INPUT                                                                                                       To P
                                               ESt                                                          or C
                            R2      GS                        R3
                             X-tal  VRef
                                                D3
                             RL
                                    VSS        D2

                                    OSC1       D1

                                    OSC2       D0

DTMF                                TONE       IRQ/CP
OUTPUT
                                    R/W/WR DS/RD
Notes:
R1, R2 = 100 k 1%                   CS         RS0
R3 = 374  1%
R4 = 3.3 k 10%                      * Microprocessor based systems can inject undesirable noise into the supply rails.
RL = 10 k  (min.)                   The performance of the MT8889C/MT8889C-1 can be optimized by keeping
C1 = 100 nF 5%                      noise on the supply rails to a minimum. The decoupling capacitor (C3) should be
C2 = 100 nF 5%                      connected close to the device and ground loops should be avoided.
C3 = 100 nF 10%*
X-tal = 3.579545 MHz

                            Figure 13 - Application Circuit (Single-Ended Input)

                                                                                                                   4-117
MT8889C/MT8889C-1

                            MMD6150 (or  5.0 VDC           TEST POINT                                    5.0 VDC
                            equivalent)  2.4 k                                                           3 k
       TEST POINT
                                                                                                         100 pF
       130 pF            24 k

                                         MMD7000 (or
                                         equivalent)

              Test load for D0-D3 pins                                         Test load for IRQ/CP pin

                                                  Figure 14 - Test Circuits

                                         INITIALIZATION PROCEDURE

A software reset must be included at the beginning of all programs to initialize the control registers after

power up. The initialization procedure should be implemented 100ms after power up.

Description:                                          Motorola                 Intel     Data

                                                      RS0 R/W WR RD                   b3 b2 b1 b0

1) Read Status Register                               1    1    10                    XXX X

2) Write to Control Register                          1    0    01                    0  0               0        0

3) Write to Control Register                          1    0    01                    0  0               0        0

4) Write to Control Register                          1    0    01                    1  0               0        0

5) Write to Control Register                          1    0    01                    0  0               0        0

6) Read Status Register                               1    1    10                    XXX X

                        TYPICAL CONTROL SEQUENCE FOR BURST MODE APPLICATIONS
Transmit DTMF tones of 50 ms burst/50 ms pause and Receive DTMF Tones.

Sequence:

                                                      RS0  R/W  WR RD                 b3 b2 b1 b0
                                                            0    01
1) Write to Control Register A                        1     0    01                   1  1               0        1
                                                            0    01
       (tone out, DTMF, IRQ, Select Control Register B)
                                                            1    10
2) Write to Control Register B                        1                               0  0               0        0

       (burst mode)

3) Write to Transmit Data Register                    0                               0  1               1        1

       (send a digit 7)

4) Wait for an Interrupt or Poll Status Register

5) Read the Status Register                           1                               XXX X

       -if bit 1 is set, the Tx is ready for the next tone, in which case ...

       Write to Transmit Register                     0    0    01                    0  1               0        1

       (send a digit 5)

       -if bit 2 is set, a DTMF tone has been received, in which case ....

       Read the Receive Data Register                 0    1    10                    XXX X

       -if both bits are set ...                      0    1    10                    XXX X
       Read the Receive Data Register
       Write to Transmit Data Register                0    0    01                    0  1               0        1

NOTE: IN THE TX BURST MODE, STATUS REGISTER BIT 1 WILL NOT BE SET UNTIL 100 ms ( 2 ms) AFTER THE DATA IS
WRITTEN TO THE TX DATA REGISTER. IN EXTENDED BURST MODE THIS TIME WILL BE DOUBLED TO 200 ms ( 4 ms)

                                         Figure 15 - Application Notes

4-118
                                                                    MT8889C/MT8889C-1

Absolute Maximum Ratings*

                       Parameter                            Symbol     Min                                             Max   Units

1 Power supply voltage VDD-VSS                              VDD                                                        6      V
                                                                                                                              V
2 Voltage on any pin                                        VI         VSS-0.3                                VDD+0.3        mA
                                                                                                                              C
3 Current at any pin (Except VDD and VSS)                                                                              10    mW

4 Storage temperature                                       TST        -65                                             +150

5 Package power dissipation                                 PD                                                         1000

* Exceeding these values may cause permanent damage. Functional operation under these conditions is not implied.

Recommended Operating Conditions - Voltages are with respect to ground (VSS) unless otherwise stated.

       Parameter                Sym        Min        Typ        Max Units Test Conditions

1 Positive power supply         VDD        4.75       5.00       5.25     V

2 Operating temperature          TO        -40                   +85      C

3 Crystal clock frequency       fCLK 3.575965 3.579545 3.583124 MHz

Typical figures are at 25 C and for design aid only: not guaranteed and not subject to production testing.

DC Electrical Characteristics - VSS=0 V.

             Characteristics         Sym Min Typ Max Units                                                    Test Conditions

1   S  Operating supply voltage            VDD 4.75 5.0 5.25           V

2 U Operating supply current               IDD        7.0 11 mA

3   P Power consumption                    PC                   57.8 mW

4   I High level input voltage             VIHO 3.5                    V Note 9*

    N (OSC1)

5   P  Low level input voltage             VILO                  1.5   V Note 9*
    U
    T (OSC1)

6 S Steering threshold voltage             VTSt 2.2 2.3 2.5            V VDD=5V

7      Low level output voltage                                                No load
                                                                       V Note 9*
       (OSC2)                        VOLO                        0.1
                                                                               No load
          O                                                            V Note 9*

8 U High level output voltage                                          A VOH=2.4 V
                                                                       V No load, VDD=5V
    T (OSC2)                         VOHO 4.9                          k
                                                                       V
9   P  Output leakage current                                          V
    U                                                                  A VIN=VSS to VDD
    T (IRQ)                                IOZ        1          10

10 S VRef output voltage                   VRef 2.4 2.5 2.6

11     VRef output resistance              ROR        1.3

12 D Low level input voltage               VIL                   0.8

            i                              VIH   2.0

13 g High level input voltage              IIZ                   10
14 i Input leakage current

            t
           a
            l

15 Data Source current                     IOH -1.4 -6.6               mA VOH=2.4V
16 Bus Sink current                        IOL 2.0 4.0                 mA VOL=0.4V

17 ESt Source current                      IOH -0.5 -3.0               mA VOH=4.6V
                                                                       mA VOL=0.4V
          and                              IOL   2    4

18 St/GT Sink current

19 IRQ/ Sink current                       IOL   4    16               mA VOL=0.4V

          CP

Characteristics are over recommended operating conditions unless otherwise stated.
Typical figures are at 25 C, VDD =5V and for design aid only: not guaranteed and not subject to production testing.
* See "Notes" following AC Electrical Characteristics Tables.

                                                                                                                               4-119
MT8889C/MT8889C-1

Electrical Characteristics
Gain Setting Amplifier - Voltages are with respect to ground (VSS) unless otherwise stated, VSS= 0V, VDD=5V, TO=25C.

          Characteristics            Sym Min Typ Max Units                                                   Test Conditions

1 Input leakage current                IIN        100                   nA                                  VSS  VIN  VDD
2 Input resistance                     RIN         10
3 Input offset voltage                VOS          25                    M
4 Power supply rejection             PSRR          60
                                                                         mV

                                                                         dB                                             1 kHz

5 Common mode rejection              CMRR         60                     dB                                  0.75  VIN  4.25V

6 DC open loop voltage gain          AVOL         65                     dB

7 Unity gain bandwidth               BW           1.5                    MHz

8 Output voltage swing               VO           4.5                    Vpp                                 RL  100 k to VSS
                                                                                                                    No Load
9 Allowable capacitive load (GS)     CL           100                    pF

10 Allowable resistive load (GS)     RL           50                     k

11 Common mode range                 VCM          3.0                    Vpp

Typical figures are at 25C and for design aid only: not guaranteed and not subject to production testing.

MT8889C-1 AC Electrical Characteristics - Voltages are with respect to ground (VSS) unless otherwise stated.

          Characteristics            Sym    Min   Typ Max Units                                                         Notes*

1         Valid input signal levels         -31                      +1       dBm 1,2,3,5,6
                                            21.8
          (each tone of composite           -37                      869 mVRMS 1,2,3,5,6

       R signal)

2 X Input Signal Level Reject                                                 dBm 1,2,3,5,6

                                            10.9                         mVRMS 1,2,3,5,6

Characteristics are over recommended temperature and at VDD=5V, using the test circuit shown in Figure 13.

MT8889C AC Electrical Characteristics - Voltages are with respect to ground (VSS) unless otherwise stated.

          Characteristics            Sym    Min   Typ Max Units                                                         Notes*

       R  Valid input signal levels         -29                      +1       dBm 1,2,3,5,6
       X  (each tone of composite           27.5
1         signal)                                                    869 mVRMS 1,2,3,5,6

Characteristics are over recommended operating conditions (unless otherwise stated) using the test circuit shown in Figure 13.

AC Electrical Characteristics - Voltages are with respect to ground (VSS) unless otherwise stated. fC=3.579545 MHz

          Characteristics            Sym    Min   Typ Max Units                                                         Notes*

1         Positive twist accept                                      8        dB                             2,3,6,9

2         Negative twist accept                                      8        dB                             2,3,6,9

3         Freq. deviation accept          1.5% 2Hz                                                         2,3,5
                                              3.5%
4      R  Freq. deviation reject                                -16                                          2,3,5
       X

5         Third tone tolerance                                                dB                             2,3,4,5,9,10

6         Noise tolerance                             -12                     dB                             2,3,4,5,7,9,10

7         Dial tone tolerance                          22                     dB                             2,3,4,5,8,9

Characteristics are over recommended operating conditions unless otherwise stated.
Typical figures are at 25C, VDD = 5V, and for design aid only: not guaranteed and not subject to production testing.
* *See "Notes" following AC Electrical Characteristics Tables.

4-120
                                                                     MT8889C/MT8889C-1

AC Electrical Characteristics- Call Progress - Voltages are with respect to ground (VSS), unless otherwise stated.

            Characteristics                   Sym Min Typ Max Units                                                  Conditions

1 Accept Bandwidth                              fA      310          500 Hz @ -25 dBm,
                                                                                           Note 9

2 Lower freq. (REJECT)                         fLR            290                                            Hz @ -25 dBm

3 Upper freq. (REJECT)                         fHR            540                                            Hz @ -25 dBm

4 Call progress tone detect level (total                 -30               dBm

    power)

Characteristics are over recommended operating conditions unless otherwise stated
Typical figures are at 25C, VDD=5V, and for design aid only: not guaranteed and not subject to production testing

AC Electrical Characteristics- DTMF Reception - Typical DTMF tone accept and reject requirements. Actual

values are user selectable as per Figures 5, 6 and 7.

            Characteristics                   Sym Min Typ Max Units                                                  Conditions

1 Minimum tone accept duration                tREC               40                                          ms

2 Maximum tone reject duration                tREC               20                                          ms

3 Minimum interdigit pause duration             tID              40                                          ms

4 Maximum tone drop-out duration               tOD               20                                          ms

Characteristics are over recommended operating conditions unless otherwise stated
Typical figures are at 25C, VDD=5V, and for design aid only: not guaranteed and not subject to production testing

AC Electrical Characteristics - Voltages are with respect to ground (VSS), unless otherwise stated.

            Characteristics               Sym Min Typ Max Units                                                      Conditions

1 T Tone present detect time              tDP        3        11     14    ms                                    Note 11
                                                                                                                 Note 11
        O                                 tDA        0.5      4      8.5   ms                                    See Figure 7
                                                                                                                 See Figure 7
2 N Tone absent detect time               tPStb3              13           s
                                                                                                                 DTMF mode
3 E Delay St to b3                                                                                               DTMF mode
                                                                                                                 Call Progress mode
4   I  Delay St to RX0-RX3                tPStRX              8            s                                    Call Progress mode
    N                                                                                                            RL=10k
                                                                                                                 RL=10k
5      Tone burst duration                tBST       50              52    ms                                    RL=10k
                                                                                                                 25 kHz Bandwidth
6      Tone pause duration                tPS        50              52    ms                                    RL=10k
                                                                                                                 fC=3.579545 MHz
7      Tone burst duration (extended)     tBSTE      100             104 ms
                                                                                                                 Ext. clock
8 T Tone pause duration (extended) tPSE 100                          104 ms                                      Ext. clock
    O                                                                -2.1 dBm
9 N High group output level               VHOUT -6.1                 -4.1 dBm

10 E Low group output level               VLOUT -8.1

11 O Pre-emphasis                         dBP        0        2      3     dB

         U

12 T Output distortion (Single Tone)      THD                 -35          dB

13

14     Frequency deviation                fD                  0.7 1.5    %

15     Output load resistance             RLT        10              50    k

16     Crystal/clock frequency              fC       3.5759 3.5795 3.5831  MHz
                                          tCLRF                             ns
17  X  Clock input rise and fall time     DCCL                       110    %
    T                                      CLO                              pF

18 A Clock input duty cycle                          40       50     60

         L

19     Capacitive load (OSC2)                                        30

Timing is over recommended temperature & power supply voltages.
Typical figures are at 25C and for design aid only: not guaranteed and not subject to production testing.

                                                                                                                                 4-121
MT8889C/MT8889C-1

AC Electrical Characteristics- MPU Interface - Voltages are with respect to ground (VSS), unless otherwise stated.

Characteristics                          Sym Min Typ Max Units                                                       Conditions

1 DS/RD/WR clock frequency               fCYC                  4.0                             MHz Figure 16

2 DS/RD/WR cycle period                  tCYC                  250                             ns Figure 16

3 DS/RD/WR low pulse width               tCL    150                                            ns Figure 16

4 DS/RD/WR high pulse width              tCH                   100                             ns Figure 16

5 DS/RD/WR rise and fall time            tR,tF                        20                       ns Figure 16

6 R/W setup time                         tRWS        23                                        ns Figures 17 & 18

7 R/W hold time                          tRWH        20                                        ns Figures 17 & 18

8 Address setup time (RS0)               tAS         0                                         ns Figures 17 - 20

9 Address hold time (RS0)                tAH         40        20                              ns Figures 17 - 20

10 Data hold time (read)                 tDHR        22                                        ns Figures 17 - 20

11 DS/RD to valid data delay (read)      tDDR                         100 ns Figures 17 - 20

12 Data setup time (write)               tDSW        45                                        ns Figures 17 - 20

13 Data hold time (write)                tDHW        10                                        ns Figures 17 - 20

14 Chip select setup time                tCSS        45        35                              ns Figures 17 - 20

15 Chip select hold time                 tCSH        40                                        ns Figures 17 - 20

16 Input Capacitance (data bus)          CIN                       5                           pF

17 Output Capacitance (IRQ/CP)       COUT                          5                           pF

Characteristics are over recommended operating conditions unless otherwise stated
Typical figures are at 25C, VDD=5V, and for design aid only: not guaranteed and not subject to production testing

NOTES: 1) dBm=decibels above or below a reference power of 1 mW into a 600 ohm load.
             2) Digit sequence consists of all 16 DTMF tones.
             3) Tone duration=40 ms. Tone pause=40 ms.
             4) Nominal DTMF frequencies are used.
             5) Both tones in the composite signal have an equal amplitude.
             6) The tone pair is deviated by 1.5 %2 Hz.
             7) Bandwidth limited (3 kHz) Gaussian noise.
             8) The precise dial tone frequencies are 350 and 440 Hz (2 %).
             9) Guaranteed by design and characterization. Not subject to production testing.
             10) Referenced to the lowest amplitude tone in the DTMF signal.
             11) For guard time calculation purposes.

                                                         tCYC

                                     tR                        tF

                   DS/RD/WR                     tCH                   tCL
4-122
                                     Figure 16 - DS/RD/WR Clock Pulse
                                                                         MT8889C/MT8889C-1

                                                           tRWS                                                tRWH

DS
Q clk*

A0-A15                                                             16 bytes of Addr                      tDHR
(RS0)                                                                               tDDR

R/W(read)

Read Data
(D3-D0)

R/W (write)

                                                                               tDSW                      tDHW

Write data                         tAS                       tCSS               tCSH
(D3-D0)                         tAS                        tCSS    tAH

CS = (E + Q).Addr [MC6809]                                                    tAH
CS = VMA.Addr [MC6800, MC6802]
*microprocessor pin                                                                     tCSH

                                        Figure 17 - MC6800/MC6802/MC6809 Timing Diagram

tDSW is from data to DS falling edge; tCSH is from DS rising edge to CS rising edge

                                tRWS

DS                              tAS                                tDDR                            tRWH
                                               Addr
R/W                                                                                           tDHR
                                      Addr                                     tDSW           Data
Read                            tAH
AD3-AD0                                                                                       Data
(RS0, D0-D3)                                    High Byte of Addr                              tDHW
Write
AD3-AD0                                                                  tCSH
(RS0-D0-D3)

Addr *
non-mux

AS *

CS = AS.Addr

                                                     tCSS

* microprocessor pins

              Figure 18 - MC68HC11 Bus Timing (with multiplexed address and data buses)

                                                                                                                     4-123
MT8889C/MT8889C-1

                                   tCSS

ALE*                  tAS  tAH          tDDR                       tDHR

RD                         A0-A7                             Data

P0*                                     A8-A15 Address
(RS0,                                                  tCSH
D0-D3)
P2 *
(Addr)

CS = ALE.Addr

* microprocessor pins

                       Figure 19 - 8031/8051/8085 Read Timing Diagram

ALE*                              tCSS
WR
                       tAS         tAH             tDSW             tDHW
P0*                                              Data
(RS0,                      A0-A7
D0-D3)                                  A8-A15 Address
P2 *                                                   tCSH
(Addr)

CS = ALE.Addr

* microprocessor pins

                       Figure 20 - 8031/8051/8085 Write Timing Diagram

4-124
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