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MT8880CS

器件型号:MT8880CS
器件类别:通信   
厂商名称:Mitel
厂商官网:https://www.mitel.com
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器件描述

TELECOM, DTMF SIGNALING CIRCUIT, PDSO20

电信, 双音多频信号电路, PDSO20

参数

MT8880CS功能数量 1
MT8880CS端子数量 20
MT8880CS最大工作温度 85 Cel
MT8880CS最小工作温度 -40 Cel
MT8880CS额定供电电压 5 V
MT8880CS加工封装描述 SOIC-20
MT8880CS无铅 Yes
MT8880CS欧盟RoHS规范 Yes
MT8880CS状态 ACTIVE
MT8880CS包装形状 RECTANGULAR
MT8880CS包装尺寸 SMALL OUTLINE
MT8880CS表面贴装 Yes
MT8880CS端子形式 GULL WING
MT8880CS端子间距 1.27 mm
MT8880CS端子涂层 MATTE TIN
MT8880CS端子位置 DUAL
MT8880CS包装材料 PLASTIC/EPOXY
MT8880CS温度等级 INDUSTRIAL
MT8880CS通信类型 DTMF SIGNALING CIRCUIT

文档预览

MT8880CS器件文档内容

                                    ISO2-CMOS MT8880C/MT8880C-1

                        

                                                       Integrated DTMF Transceiver

Features                                                                  ISSUE 2               May 1995

Complete DTMF transmitter/receiver                                      Ordering Information
Central office quality
Low power consumption                                 MT8880CE/CE-1     20 Pin Plastic DIP
Microprocessor port                                   MT8880CC/CC-1     20 Pin Ceramic DIP
Adjustable guard time
Automatic tone burst mode                             MT8880CS/CS-1     20 Pin SOIC
Call progress mode                                    MT8880CN/CN-1     24 Pin SSOP
                                                        MT8880CP/CP-1     28 Pin Plastic LCC
Applications
                                                                          -40C to +85C
Credit card systems
Paging systems                                        based upon the industry standard MT8870
Repeater systems/mobile radio                         monolithic DTMF receiver; the transmitter utilizes a
Interconnect dialers                                  switched capacitor D/A converter for low distortion,
Personal computers                                    high accuracy DTMF signalling. Internal counters
                                                        provide a burst mode such that tone bursts can be
Description                                             transmitted with precise timing. A call progress filter
                                                        can be selected allowing a microprocessor to
The MT8880C/C-1 is a monolithic DTMF transceiver        analyze call progress tones. A standard
with call progress filter. It is fabricated in Mitel's  microprocessor bus is provided and is directly
ISO2-CMOS technology, which provides low power          compatible with 6800 series microprocessors. The
dissipation and high reliability. The DTMF receiver is  MT8880C-1 is functionally identical to the MT8880C
                                                        except for the performance of the receiver section,
                                                        which is enhanced to accept and reject lower signal
                                                        levels.

TONE                         D/A      Row and           Transmit Data     Data                  D0
                         Converters   Column               Register        Bus                  D1
                                      Counters                            Buffer                D2
            Tone Burst      Control                             Status                          D3
            Gating Cct.      Logic       Digital              Register    Interrupt             IRQ/CP
                                       Algorithm                            Logic
   IN+   +    Dial       High Group   and Code                  Control                         2
    IN-                      Filter   Converter                Register      I/O                CS
   GS    -    Tone                                                        Control               R/W
OSC1                     Low Group       Steering                   A                           RS0
OSC2          Filter         Filter        Logic
                                                                Control                                 4-33
            Oscillator       Control                            Register
              Circuit          Logic
                                                                    B
               Bias
              Circuit                                    Receive Data
                                                             Register

         VDD VRef VSS                 ESt  St/GT

                                     Figure 1 - Functional Block Diagram
MT8880C/MT8880C-1 ISO2-CMOS

         IN+ 1          20 VDD           IN+ 1   24 VDD                      4 GS
          IN- 2         19 St/GT          IN- 2                                 3 NC
                        18 ESt           GS 3    23 St/GT                          2 IN-
          GS 3          17 D3          VRef 4    22 ESt                                1 IN+
                        16 D2           VSS 5    21 D3                                    28 VDD
       VRef 4           15 D1         OSC1 6     20 D2                                        27 St/GT
        VSS 5           14 D0         OSC2 7     19 D1                                           26 EST
                        13 IRQ/CP        NC 8                                   
      OSC1 6                             NC 9                          NC 5                                  25 NC
      OSC2 7            12 2          TONE 10                        VRef 6                                  24 NC
      TONE 8            11 RS0          R/W 11                        VSS 7                                  23 NC
                                                                    OSC1 8                                   22 D3
        R/W 9                             CS 12
          CS 10                                                     OSC2 9                                   21 D2

                                                 18 D0              NC 10                                    20 D1

                                                 17 NC              NC 11    TONE 12                         19 D0
                                                                                R/W 13
                                                 16 NC                             CS 14
                                                                                       RS0 15
                                                 15 IRQ/CP                                NC 16
                                                                                              2 17
                                                 14 2
                                                                                                  IRQ/CP 18
                                                 13 RS0

      20 PIN CERDIP/PLASTIC DIP/SOIC  24 PIN SSOP                               28 PIN PLCC

                                      Figure 2 - Pin Connections

Pin Description

   Pin #                                           Description
20 24 28 Name

1 1 1 IN+ Non-inverting op-amp input.

2 2 2 IN- Inverting op-amp input.

3 3 4 GS Gain Select. Gives access to output of front end differential amplifier for connection of
                         feedback resistor.

4 4 6 VRef Reference Voltage output, nominally VDD/2 is used to bias inputs at mid-rail (see Fig. 13).
5 5 7 VSS Ground input (0V).
6 6 8 OSC1 DTMF clock/oscillator input.

7 7 9 OSC2 Clock output. A 3.579545 MHz crystal connected between OSC1 and OSC2 completes the
                         internal oscillator circuit. Leave open circuit when OSC1 is clock input.

8 10 12 TONE Tone output (DTMF or single tone).

9 11 13 R/W Read/Write input. Controls the direction of data transfer to and from the MPU and the
                         transceiver registers. TTL compatible.

10 12 14 CS Chip Select, TTL input (CS=0 to select the chip).

11 13 15 RS0 Register Select input. See register decode table. TTL compatible.

12 14 17 2 System Clock input. TTL compatible. N.B. 2 clock input need not be active when the
                          device is not being accessed.

13 15 18 IRQ/ Interrupt Request to MPU (open drain output). Also, when call progress (CP) mode has
                  CP been selected and interrupt enabled the IRQ/CP pin will output a rectangular wave signal
                          representative of the input signal applied at the input op-amp. The input signal must be within
                          the bandwidth limits of the call progress filter. See Figure 8.

14- 18- 19- D0-D3 Microprocessor Data Bus (TTL compatible). High impedance when CS = 1 or 2 is low.
17 21 22

18 22 26 ESt Early Steering output. Presents a logic high once the digital algorithm has detected a valid
                          tone pair (signal condition). Any momentary loss of signal condition will cause ESt to return to
                          a logic low.

19 23 27 St/GT Steering Input/Guard Time output (bidirectional). A voltage greater than VTSt detected at St
                          causes the device to register the detected tone pair and update the output latch. A voltage
                          less than VTSt frees the device to accept a new tone pair. The GT output acts to reset the
                          external steering time-constant; its state is a function of ESt and the voltage on St.

20 24 28           VDD  Positive power supply input (+5V typical).
                   NC   No Connection.
       8,9 3,5,
       16, 10,
       17 11,

              16,
              23-
              25

4-34
                                     ISO2-CMOS MT8880C/MT8880C-1

Functional Description

The MT8880C/C-1 Integrated DTMF Transceiver              C1  R1                        IN+
architecture consists of a high performance DTMF
receiver with internal gain setting amplifier and a      C2  R4    R5                  IN-
DTMF generator which employs a burst counter such                R2                    GS
that precise tone bursts and pauses can be                   R3                        VRef
synthesized. A call progress mode can be selected                                      MT8880C/C-1
such that frequencies within the specified passband
can be detected. A standard microprocessor               DIFFERENTIAL INPUT AMPLIFIER
interface allows access to an internal status register,  C1 = C2 = 10 nF
two control registers and two data registers.            R1 = R4 = R5 = 100 k
                                                         R2 = 60k, R3 = 37.5 k
Input Configuration                                      R3 = (R2R5)/(R2 + R5)

The input arrangement of the MT8880C/C-1 provides        VOLTAGE GAIN
a differential-input operational amplifier as well as a  (AV diff) = R5/R1
bias source (VRef) which is used to bias the inputs at
VDD/2. Provision is made for connection of a             INPUT IMPEDANCE
feedback resistor to the op-amp output (GS) for          (ZINdiff) = 2 R12 + (1/C)2
adjustment of gain. In a single-ended configuration,
the input pins are connected as shown in Figure 3.

Figure 4 shows the necessary connections for a
differential input configuration.

   RIN                  IN+                                  Figure 4 - Differential Input Configuration
                        IN-
                                                         which are provided with hysteresis to prevent
C                                                        detection of unwanted low-level signals. The outputs
                                                         of the comparators provide full rail logic swings at
                 RF     GS                               the frequencies of the incoming DTMF signals.

VOLTAGE GAIN            VRef                             Following the filter section is a decoder employing
(AV) = RF / RIN         MT8880C/C-1                      digital counting techniques to determine the
                                                         frequencies of the incoming tones and to verify that
   Figure 3 - Single-Ended Input Configuration           they correspond to standard DTMF frequencies. A
                                                         complex averaging algorithm protects against tone
Receiver Section                                         simulation by extraneous signals such as voice while
                                                         providing tolerance to small frequency deviations
Separation of the low and high group tones is            and variations. This averaging algorithm has been
achieved by applying the DTMF signal to the inputs       developed to ensure an optimum combination of
of two sixth-order switched capacitor bandpass           immunity to talk-off and tolerance to the presence of
filters, the bandwidths of which correspond to the low   interfering frequencies (third tones) and noise. When
and high group frequencies (see Fig. 7). These filters   the detector recognizes the presence of two valid
also incorporate notches at 350 Hz and 440 Hz for        tones (this is referred to as the "signal condition" in
exceptional dial tone rejection. Each filter output is   some industry specifications) the "Early Steering"
followed by a single order switched capacitor filter     (ESt) output will go to an active state. Any
section which smooths the signals prior to limiting.     subsequent loss of signal condition will cause ESt to
Limiting is performed by high-gain comparators           assume an inactive state.

                                                                                                    4-35
MT8880C/MT8880C-1 ISO2-CMOS

Steering Circuit                                           Guard Time Adjustment

Before registration of a decoded tone pair, the            The simple steering circuit shown in Figure 5 is
receiver checks for a valid signal duration (referred      adequate for most applications. Component values
to as character recognition condition). This check is      are chosen according to the formula:
performed by an external RC time constant driven by
ESt. A logic high on ESt causes vc (see Figure 5) to                                tREC = tDP+tGTP
rise as the capacitor discharges. Provided that the                                   tID=tDA+tGTA

signal condition is maintained (ESt remains high) for      The value of tDP is a device parameter (see AC
the validation period (tGTP), vc reaches the threshold     Electrical Characteristics) and tREC is the minimum
(VTSt) of the steering logic to register the tone pair,    signal duration to be recognized by the receiver. A
latching its corresponding 4-bit code (see Figure 7)       value for C1 of 0.1 F is recommended for most
into the Receive Data Register. At this point the GT       applications, leaving R1 to be selected by the
output is activated and drives vc to VDD. GT               designer. Different steering arrangements may be
continues to drive high as long as ESt remains high.       used to select independently the guard times for tone
Finally, after a short delay to allow the output latch to  present (tGTP) and tone absent (tGTA). This may be
settle, the delayed steering output flag goes high,        necessary to meet system specifications which place
signalling that a received tone pair has been              both accept and reject limits on both tone duration
registered. The status of the delayed steering flag        and interdigital pause. Guard time adjustment also
                                                           allows the designer to tailor system parameters such
can be monitored by checking the appropriate bit in        as talk off and noise immunity.
the status register. If Interrupt mode has been
selected, the IRQ/CP pin will pull low when the
delayed steering flag is active.

The contents of the output latch are updated on an         VDD                 tGTP = (RPC1) In [VDD / (VDD-VTSt)]
active delayed steering transition. This data is           St/GT                         tGTA = (R1C1) In (VDD/VTSt)
presented to the four bit bidirectional data bus when                                       RP = (R1R2) / (R1 + R2)
the Receive Data Register is read. The steering                            R1
circuit works in reverse to validate the interdigit        ESt                   C1
pause between signals. Thus, as well as rejecting
signals too short to be considered valid, the receiver                          R2
will tolerate signal interruptions (drop out) too short
to be considered a valid pause. This facility, together
with the capability of selecting the steering time
constants externally, allows the designer to tailor
performance to meet a wide variety of system
requirements.

                                                                               a) decreasing tGTP; (tGTP < tGTA)

           VDD                         C1                  VDD                 tGTP = (R1C1) In [VDD / (VDD-VTSt)
              VDD                    Vc                    St/GT                       tGTA = (RpC1) In (VDD/VTSt)
                     R1                                                                    RP = (R1R2) / (R1 + R2)
            St/GT
               ESt  tGTA = (R1C1) In (VDD / VTSt)                              C1
                    tGTP = (R1C1) In [VDD / (VDD-VTSt)]
MT8880C/C-1                                                       R1           R2

                                                           ESt

               Figure 5 - Basic Steering Circuit                                       b) decreasing tGTA; (tGTP > tGTA)

4-36                                                              Figure 6 - Guard Time Adjustment
ISO2-CMOS MT8880C/MT8880C-1

Increasing tREC improves talk-off performance since      FLOW      FHIGH     DIGIT  D3  D2                                                           D1  D0
it reduces the probability that tones simulated by
speech will maintain a valid signal condition long       697 1209            1      0001
enough to be registered. Alternatively, a relatively
short tREC with a long tDO would be appropriate for      697 1336            2      0010
extremely noisy environments where fast acquisition
time and immunity to tone drop-outs are required.        697 1477            3      0011
Design information for guard time adjustment is
shown in Figure 6. The receiver timing is shown in       770 1209            4      0100
Figure 9 with a description of the events in Figure 11.
                                                         770 1336            5      0101
Call Progress Filter
                                                         770 1477            6      0110
A call progress mode, using the MT8880C/C-1, can
be selected allowing the detection of various tones      852 1209            7      0111
which identify the progress of a telephone call on the
network. The call progress tone input and DTMF           852 1336            8      1000
input are common, however, call progress tones can
only be detected when CP mode has been selected.         852 1477            9      1001
DTMF signals cannot be detected if CP mode has
been selected (see Table 5). Figure 8 indicates the      941 1336            0      1010
useful detect bandwidth of the call progress filter.
Frequencies presented to the input, which are within     941 1209            *      1011
the `accept' bandwidth limits of the filter, are hard-
limited by a high gain comparator with the IRQ/CP        941 1477            #      1100
pin serving as the output. The squarewave output
obtained from the schmitt trigger can be analyzed by     697 1633            A      1101
a microprocessor or counter arrangement to
determine the nature of the call progress tone being     770 1633            B      1110
detected. Frequencies which are in the `reject' area
will not be detected and consequently the IRQ/CP         852 1633            C      1111
pin will remain low.
                                                         941 1633            D      0000
DTMF Generator
                                                                          0= LOGIC LOW, 1= LOGIC HIGH
The DTMF transmitter employed in the MT8880C/C-
1 is capable of generating all sixteen standard DTMF     Figure 7 - Functional Encode/Decode Table
tone pairs with low distortion and high accuracy. All
frequencies are derived from an external 3.579545        LEVEL
MHz crystal. The sinusoidal waveforms for the            (dBm)
individual tones are digitally synthesized using row
and column programmable dividers and switched            -25                      AAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAA
capacitor D/A converters. The row and column tones
are mixed and filtered providing a DTMF signal with             0            250        500                                                              750
low total harmonic distortion and high accuracy. To
specify a DTMF signal, data conforming to the                                FREQUENCY (Hz)
encoding format shown in Figure 7 must be written to
the transmit Data Register. Note that this is the same             = Reject
as the receiver output code. The individual tones
which are generated (fLOW and fHIGH) are referred to                    = May Accept
as Low Group and High Group tones. As seen from          AAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAA = Accept
the table, the low group frequencies are 697, 770,
852 and 941 Hz. The high group frequencies are                     Figure 8 - Call Progress Response
1209, 1336, 1477 and 1633 Hz. Typically, the high
group to low group amplitude ratio (pre-emphasis) is     The period of each tone consists of 32 equal time
2dB to compensate for high group attenuation on          segments. The period of a tone is controlled by
long loops.                                              varying the length of these time segments. During
                                                         write operations to the Transmit Data Register the 4
                                                         bit data on the bus is latched and converted to 2 of 8
                                                         coding for use by the programmable divider circuitry.
                                                         This code is used to specify a time segment length
                                                         which will ultimately determine the frequency of the
                                                         tone. When the divider reaches the appropriate
                                                         count, as determined by the input code, a reset pulse
                                                         is issued and the counter starts again. The number

                                                                                                                                                              4-37
MT8880C/MT8880C-1 ISO2-CMOS

   EVENTS                   A                      B              C                     D       E             F
           tREC                           tREC                                                                         VTSt
Vin                                                          tID                           tDO
ESt                                            TONE #n
St/GT                          tDP                                        TONE                     TONE
RX0-RX3                                                                   #n + 1                   #n + 1
b3                                                     tGTP
                                                                  tDA

                                                                          tGTA

           DECODED TONE # (n-1)                              tPStRX                                # (n + 1)
                                                                      #n

                                                               tPStb3

b2

Read
Status
Register

IRQ/CP

                               Figure 9 - Receiver Timing Diagram

of time segments is fixed at 32, however, by varying         column tones which are then mixed using a low
the segment length as described above the tone               noise summing amplifier. The oscillator described
output signal frequency will be varied. The divider          needs no "start-up" time as in other DTMF
output clocks another counter which addresses the            generators since the crystal oscillator is running
sinewave lookup ROM.                                         continuously thus providing a high degree of tone
                                                             burst accuracy. A bandwidth limiting filter is
The lookup table contains codes which are used by            incorporated and serves to attenuate distortion
the switched capacitor D/A converter to obtain               products above 8 kHz. It can be seen from Figure 10
discrete and highly accurate DC voltage levels. Two          that the distortion products are very low in amplitude.
identical circuits are employed to produce row and

                                                             Scaling Information

                                                             10 dB/Div
                                                             Start Frequency = 0 Hz
                                                             Stop Frequency = 3400 Hz
                                                             Marker Frequency = 697 Hz and
                                                             1209 Hz

                                                             Figure 10 - Spectrum Plot

4-38
                                            ISO2-CMOS MT8880C/MT8880C-1

Burst Mode                                               and the transmitter gated on and off by an external
                                                         hardware or software timer.
In certain telephony applications it is required that
DTMF signals being generated are of a specific           Single Tone Generation
duration determined either by the particular
application or by any one of the exchange transmitter    A single tone mode is available whereby individual
specifications currently existing. Standard DTMF         tones from the low group or high group can be
signal timing can be accomplished by making use of       generated. This mode can be used for DTMF test
the Burst Mode. The transmitter is capable of issuing    equipment applications, acknowledgment tone
symmetric bursts/pauses of predetermined duration.       generation and distortion measurements. Refer to
This burst/pause duration is 51 ms1 ms which is a       Control Register B description for details.
standard interval for autodialer and central office
applications. After the burst/pause has been issued,     Distortion Calculations
the appropriate bit is set in the Status Register
indicating that the transmitter is ready for more data.  The MT8880C/C-1 is capable of producing precise
The timing described above is available when DTMF        tone bursts with minimal error in frequency (see
mode has been selected. However, when CP mode            Table 1). The internal summing amplifier is followed
(Call Progress mode) is selected, a second burst/        by a first-order lowpass switched capacitor filter to
pause time of 102 ms 2 ms is available. This            minimize harmonic components and intermodulation
extended interval is useful when precise tone bursts     products. The total harmonic distortion for a single
of longer than 51 ms duration and 51 ms pause are        tone can be calculated using Equation 1, which is the
desired. Note that when CP mode and Burst mode           ratio of the total power of all the extraneous
have been selected, DTMF tones may be transmitted        frequencies to the power of the fundamental
only and not received.                                   frequency expressed as a percentage. The Fourier
                                                         components of the tone output correspond to V2f....
In applications where a non-standard burst/pause         Vnf as measured on the output waveform. The total
duration is required, burst mode must be disabled        harmonic distortion for a dual tone can be calculated

EXPLANATION OF EVENTS

A)    TONE BURSTS DETECTED, TONE DURATION INVALID, RX DATA REGISTER NOT UPDATED.

B)    TONE #n DETECTED, TONE DURATION VALID, TONE DECODED AND LATCHED IN RX DATA REGISTER.

C)    END OF TONE #n DETECTED, TONE ABSENT DURATION VALID, INFORMATION IN RX DATA REGISTER

      RETAINED UNTIL NEXT VALID TONE PAIR.

D)    TONE #n+1 DETECTED, TONE DURATION VALID, TONE DECODED AND LATCHED IN RX DATA REGISTER.

E)    ACCEPTABLE DROPOUT OF TONE #n+1, TONE ABSENT DURATION INVALID, DATA REMAINS UNCHANGED.

F)    END OF TONE #n+1 DETECTED, TONE ABSENT DURATION VALID, INFORMATION IN RX DATA REGISTER

      RETAINED UNTIL NEXT VALID TONE PAIR.

EXPLANATION OF SYMBOLS

Vin   DTMF COMPOSITE INPUT SIGNAL.

ESt   EARLY STEERING OUTPUT. INDICATES DETECTION OF VALID TONE FREQUENCIES.

St/GT STEERING INPUT/GUARD TIME OUTPUT. DRIVES EXTERNAL RC TIMING CIRCUIT.

RX0-RX3 4-BIT DECODED DATA IN RECEIVE DATA REGISTER

b3    DELAYED STEERING. INDICATES THAT VALID FREQUENCIES HAVE BEEN PRESENT/ABSENT FOR THE

      REQUIRED GUARD TIME THUS CONSTITUTING A VALID SIGNAL. ACTIVE LOW FOR THE DURATION OF A

      VALID DTMF SIGNAL.

b2    INDICATES THAT VALID DATA IS IN THE RECEIVE DATA REGISTER. THE BIT IS CLEARED AFTER THE STATUS

      REGISTER IS READ.

IRQ/CP INTERRUPT IS ACTIVE INDICATING THAT NEW DATA IS IN THE RX DATA REGISTER. THE INTERRUPT IS

      CLEARED AFTER THE STATUS REGISTER IS READ.

tREC  MAXIMUM DTMF SIGNAL DURATION NOT DETECTED AS VALID.
tREC  MINIMUM DTMF SIGNAL DURATION REQUIRED FOR VALID RECOGNITION.
tID   MINIMUM TIME BETWEEN VALID SEQUENTIAL DTMF SIGNALS.
tDO   MAXIMUM ALLOWABLE DROPOUT DURING VALID DTMF SIGNAL.
tDP   TIME TO DETECT VALID FREQUENCIES PRESENT.
tDA   TIME TO DETECT VALID FREQUENCIES ABSENT.
tGTP  GUARD TIME, TONE PRESENT.
tGTA  GUARD TIME, TONE ABSENT.

                          Figure 11 - Description of Timing Events

                                                                                                      4-39
MT8880C/MT8880C-1 ISO2-CMOS

                                                          Maximum Series Resistance:150 ohms

                                                          Maximum Drive Level:  2mW

                          V22f + V23f + V24f + .... V2nf

THD(%) = 100                                              e.g. CTS Knights MP036S
                                                                  Toyocom TQC-203-A-9S

                          Vfundamental

          Equation 1. THD (%) For a Single Tone           A number of MT8880C/C-1 devices can be
                                                          connected as shown in Figure 12 such that only one
                    V22L + V23L + .... V2nL + V22H +      crystal is required. Alternatively, the OSC1 inputs on
                         V23H + .. V2nH + V2IMD           all devices can be driven from a TTL buffer with the
                                                          OSC2 outputs left unconnected.

THD (%) = 100                                             MT8880C/C-1  MT8880C/C-1      MT8880C/C-1
                                                          OSC1 OSC2    OSC1 OSC2        OSC1 OSC2
                          V2L + V2H

          Equation 2. THD (%) For a Dual Tone

ACTIVE         OUTPUT FREQUENCY         %ERROR                     3.579545 MHz
INPUT                      (Hz)
                                                                   Figure 12 - Common Crystal Connection
               SPECIFIED  ACTUAL
                                                          Microprocessor Interface
      L1       697        699.1         +0.30
                                                          The MT8880C/C-1 employs a microprocessor
      L2       770        766.2         -0.49             interface which allows precise control of transmitter
                                                          and receiver functions. There are five internal
      L3       852        847.4         -0.54             registers associated with the microprocessor
                                                          interface which can be subdivided into three
      L4       941        948.0         +0.74             categories, i.e., data transfer, transceiver control and
                                                          transceiver status. There are two registers
      H1       1209       1215.9        +0.57             associated with data transfer operations.

      H2       1336       1331.7        -0.32             The Receive Data Register contains the output code
                                                          of the last valid DTMF tone pair to be decoded and is
      H3       1477       1471.9        -0.35             a read only register. The data entered in the Transmit
                                                          Data Register will determine which tone pair is to be
      H4       1633       1645.0        +0.73             generated (see Figure 7 for coding details). Data can
                                                          only be written to the transmit register. Transceiver
Table 1. Actual Frequencies Versus Standard               control is accomplished with two Control Registers
                       Requirements                       (CRA and CRB) which occupy the same address
                                                          space. A write operation to CRB can be executed by
using Equation 2. VL and VH correspond to the low         setting the appropriate bit in CRA. The following
group amplitude and high group amplitude,                 write operation to the same address will then be
respectively, and V2IMD is the sum of all the             directed to CRB and subsequent write cycles will
intermodulation components. The internal switched-        then be directed back to CRA. A software reset must
                                                          be included at the beginning of all programs to
capacitor filter following the D/A converter keeps        initialize the control and status registers after power
                                                          up or power reset (see Figure 16). Refer to Tables 3,
distortion products down to a very low level as           4, 5 and 6 for details concerning the Control
                                                          Registers. The IRQ/CP pin can be programmed such
shown in Figure 10.                                       that it will provide an interrupt request signal upon
                                                          validation of DTMF signals or when the transmitter is
DTMF Clock Circuit                                        ready for more data (Burst mode only). The IRQ/CP
                                                          pin is configured as an open drain output device and
The internal clock circuit is completed with the          as such requires a pull-up resistor (see Figure 13).
addition of a standard television colour burst crystal.
The crystal specification is as follows:

Frequency:                3.579545 MHz
Frequency Tolerance:      0.1%
Resonance Mode:           Parallel
Load Capacitance:         18pF

4-40
                                             ISO2-CMOS MT8880C/MT8880C-1

RS0          R/W  FUNCTION                     b3        b2           b1             b0
                                             RSEL
    0        0    Write to Transmit                      IRQ  CP/DTMF     TOUT

                  Data Register

    0        1    Read from Receive                      Table 3. CRA Bit Positions

                  Data Register

    1        0    Write to Control

                  Register                   b3          b2           b1             b0

    1        1    Read from Status

                  Register                   C/R         S/D  TEST        BURST

       Table 2. Internal Register Functions              Table 4. CRB Bit Positions

BIT NAME          FUNCTION                               DESCRIPTION

b0     TOUT       TONE OUTPUT        A logic `1' enables the tone output. This function can be

                                     implemented in either the burst mode or non-burst mode.

b1 CP/DTMF        MODE CONTROL       In DTMF mode (logic `0') the device is capable of generating
                                     and receiving Dual Tone Multi-Frequency signals. When the
                                     CP (Call Progress) mode is selected (logic `1') a 6th order
                                     bandpass filter is enabled to allow call progress tones to be
                                     detected. Call progress tones which are within the specified
                                     bandwidth will be presented at the IRQ/CP pin in
                                     rectangular wave format if the IRQ bit has been enabled
                                     (b2=1). Also, when the CP mode and BURST mode have both
                                     been selected, the transmitter will issue DTMF signals with a
                                     burst and pause of 102 ms (typ) duration. This signal duration
                                     is twice that obtained from the DTMF transmitter if DTMF
                                     mode had been selected. Note that DTMF signals cannot be
                                     decoded when the CP mode of operation has been selected.

b2     IRQ        INTERRUPT ENABLE A logic `1' enables the INTERRUPT mode. When this mode is

                                     active and the DTMF mode has been selected (b1=0) the IRQ/

                                     CP pin will pull to a logic `0' condition when either 1) a valid

                                     DTMF signal has been received and has been present for the

                                     guard time duration or 2) the transmitter is ready for more data

                                     (BURST mode only).

b3     RSEL       REGISTER SELECT A logic `1' selects Control Register B on the next Write cycle to

                                     the Control Register address. Subsequent Write cycles to the

                                     Control Register are directed back to Control Register A.

                  Table 5. Control Register A Description

                                                                                                4-41
MT8880C/MT8880C-1 ISO2-CMOS

BIT NAME          FUNCTION     DESCRIPTION

b0 BURST          BURST MODE   A logic `0' enables the burst mode. When this mode is
                               selected, data corresponding to the desired DTMF tone pair
                               can be written to the Transmit Register resulting in a tone
                               burst of a specific duration (see AC Characteristics).
                               Subsequently, a pause of the same duration is induced.
                               Immediately following the pause, the Status Register is
                               updated indicating that the Transmit Register is ready for
                               further instructions and an interrupt will be generated if the
                               interrupt mode has been enabled. Additionally, if call
                               progress (CP) mode has been enabled, the burst and pause
                               duration is increased by a factor of two. When the burst
                               mode is not selected (logic `1') tone bursts of any desired
                               duration may be generated.

b1    TEST        TEST MODE    By enabling the test mode (logic'1'), the IRQ/CP pin will
                               present the delayed steering (inverted) signal from the DTMF
                               receiver. Refer to Figure 9 (b3 waveform) for details
                               concerning the output waveform. DTMF mode must be
                               selected (CRA b1=0) before test mode can be implemented.

b2    S/D   SINGLE /DUAL TONE  A logic `0' will allow Dual Tone Multi-Frequency signals to be
                GENERATION     produced. If single tone generation is enabled (logic `1'),
                               either row or column tones (low group or high group) can be
                               generated depending on the state of b3 in Control Register
                               B.

b3    C/R   COLUMN/ROW TONES When used in conjunction with b2 (above) the transmitter

                               can be made to generate single row or single column
                               frequencies. A logic `0' will select row frequencies and a logic

                               `1' will select column frequencies.

                            Table 6. Control Register B Description

BIT         NAME              STATUS FLAG SET                     STATUS FLAG CLEARED

b0          IRQ             Interrupt has occurred. Bit one (b1) Interrupt is inactive. Cleared after

                            or bit two (b2) is set.            Status Register is read.

b1 TRANSMIT DATA            Pause duration has terminated      Cleared after Status Register is
         REGISTER EMPTY     and transmitter is ready for new   read or when in non-burst mode.
         (BURST MODE ONLY)  data.

b2 RECEIVE DATA             Valid data is in the Receive Data  Cleared after Status Register is
         REGISTER FULL      Register.                          read.

b3 DELAYED STEERING         Set upon the valid detection of the Cleared upon the detection of a

                            absence of a DTMF signal.          valid DTMF signal.

                            Table 7. Status Register Description

4-42
                                                             ISO2-CMOS MT8880C/MT8880C-1

                                                             MT8880C/C-1               VDD
                                                                                              C3
         C1      R1                                  IN+     VDD
                                                                                C2
DTMF/CP                                              IN-     St/GT                            R4
INPUT
                                                             ESt                                               To P
                              R2                     GS                     R3                                 or C
                            X-tal                    VRef
                                                              D3

                                                     VSS     D2

                                                     OSC1    D1

                                                     OSC2    D0

DTMF                                                 TONE    IRQ/CP
OUTPUT
                      C4                                     2
                                        RL           R/W

                                                     CS      RS0

Notes:                                               * Microprocessor based systems can inject undesirable noise into
R1, R2 = 100 k 1%                                    the supply rails. The performance of the MT8880 can be optimized
R3 = 374  1%                                         by keeping noise on the supply rails to a minimum. The decoupling
R4 = 3.3 k 10%                                       capacitor (C3) should be connected close to the device and ground
RL = 10 k  (min.)                                    loops should be avoided.
C1 = 100 nF 5%
C2 = 100 nF 5%
C3 = 100 nF 10%*
C4 = 10 nF 10%
X-tal = 3.579545 MHz

                      Figure 13 - Application Circuit (Single-Ended Input)

                     MMD6150                5.0 VDC          TEST POINT                                   5.0 VDC
                     (or equivalent)        2.4 k                                                         3 k
TEST POINT
                                                                                                          70 pF
         130 pF       24 k

                                            MMD7000
                                            (or equivalent)

         Test load for D0-D3 pins                                               Test load for IRQ/CP pin

                                                     Figure 14 - Test Circuit

                                                                                                                        4-43
MT8880C/MT8880C-1 ISO2-CMOS

                        6802                            +5V                   MT8880C/C-1
                                IRQ                                3.3k      IRQ
                                                                             RS0
                        Address
                                                                             CS
                                     Peripheral decode

                        VMA                                                  R/W
                        R/W                                                  2
                                                                             Data
                            E
                        Data

                                     Figure 15 - MT8880C/C-1 to 6802 Interface

EXAMPLE 1: A software reset must be included at the beginning of all programs to initialize the control

registers after power up. The initialization procedure should be implemented 100ms after power up.

Description                                                Control                 Data

                                                        CS RS0 R/W              b3 b2 b1 b0

1) Read Status Register                                 0  1             1      XX         X        X
2) Write to Control Register
3) Write to Control Register                            0  1             0      0  0       0        0

                                                        0  1             0      0  0       0        0

4) Write to Control Register                            0  1             0      1  0       0        0
5) Write to Control Register
                                                        0  1             0      0  0       0        0

6) Read Status Register                                 0  1             1      XX         X        X

EXAMPLE 2: Transmit DTMF tones of 50 ms burst/50 ms pause and Receive DTMF Tones

Description

                                                        CS RS0 R/W              b3 b2 b1 b0

1) Write to Control Register A                          0  1             0      1  1       0        1

      (tone out, DTMF, IRQ, Select Control Register B)

2) Write to Control Register B                          0  1             0      0  0       0        0

      (burst mode)                                      0  0             0      0  1       1        1
3) Write to Transmit Data Register

      (send a digit 7)

--------------------------------------wait for an interrupt or poll Status Register ----------------------------------------------

4) Read the Status Register                             0  1             1      XX         X        X

      -if bit 1 is set, the Tx is ready for the next tone, in which case...

      Write to Transmit Register                        0  0             0      0  1       0        1

      (send a digit 5)

      -if bit 2 is set, a DTMF tone has been received, in which case....

      Read the Receive Data Register                    0  0             1      XX         X        X

      -if both bits are set...                          0  0             1      XX         X        X
      Read the Receive Data Register
      Write to Transmit Data Register                   0  0             0      0  1       0        1

NOTE: IN THE TX BURST MODE, STATUS REGISTER BIT 1 WILL NOT BE SET UNTIL 100 ms (2 ms) AFTER THE DATA IS

WRITTEN TO THE TX DATA REGISTER. IN EXTENDED BURST MODE THIS TIME WILL BE DOUBLED TO 200 ms ( 4 ms).

                                       Figure 16 - Application Hints

4-44
                                                ISO2-CMOS MT8880C/MT8880C-1

Absolute Maximum Ratings*

                       Parameter                       Symbol        Min                                               Max   Units

1 Power supply voltage VDD-VSS                         VDD                                                             6     V

2 Voltage on any pin                                   VI            VSS-0.3                                     VDD+0.3     V

3 Current at any pin (Except VDD and VSS)                                                                              10    mA

4 Storage temperature                                  TST           -65                                               +150  C

5 Package power dissipation                            PD                                                              1000  mW

* Exceeding these values may cause permanent damage. Functional operation under these conditions is not implied.

Recommended Operating Conditions - Voltages are with respect to ground (VSS) unless otherwise stated.

       Parameter               Sym         Min   Typ           Max   Units Test Conditions

1 Positive power supply         VDD        4.75  5.00          5.25                                           V

2 Operating temperature         TO         -40                 +85        C

3 Crystal clock frequency       fCLK 3.575965 3.579545 3.583124 MHz

Typical figures are at 25 C and for design aid only: not guaranteed and not subject to production testing.

DC Electrical Characteristics - VSS=0 V.

             Characteristics               Sym Min Typ Max Units                                                 Test Conditions

1   S  Operating supply voltage            VDD 4.75 5.0 5.25         V

2 U Operating supply current               IDD         7.0     11    mA

3   P Power consumption                    PC                  57.8 mW

4   I High level input voltage             VIHO 3.5                  V

    N (OSC1)

5   P  Low level input voltage             VILO                1.5   V
    U
    T (OSC1)

6 S Steering threshold voltage             VTSt 2.2 2.3 2.5          V VDD=5V
                                                                             No load
7      Low level output voltage
                                                                     V
       (OSC2)                              VOLO                0.1
                                                                             No load
          O                                                          V VDD=5 V

8 U High level output voltage

    T (OSC2)                               VOHO 4.9

9   P  Output leakage current
    U
    T (IRQ)                                IOZ         1       10    A VOH=2.4 V
                                                                     V No load, VDD=5V
10 S VRef output voltage                   VRef 2.4 2.5 2.6          k
                                                                     V
11     VRef output resistance              ROR         1.3           V
                                                                     A VIN=VSS to VDD
12 D Low level input voltage               VIL                 0.8

            i                              VIH   2.0

13 g High level input voltage              IIZ                 10

14 i Input leakage current

            t
            a

            l

15 Data Source current                     IOH -1.4 -6.6             mA VOH=2.4V
16 Bus Sink current                                                  mA VOL=0.4V
                                           IOL   2.0   4.0           mA VOH=4.6V
17 ESt Source current                                                mA VOL=0.4V
                                           IOH -0.5 -3.0
          and
                                           IOL   2     4
18 St/Gt Sink current

19 IRQ/ Sink current                       IOL   4     16            mA VOL=0.4V

          CP

Characteristics are over recommended operating conditions unless otherwise stated.
Typical figures are at 25 C, VDD =5V and for design aid only: not guaranteed and not subject to production testing.

                                                                                                                                  4-45
MT8880C/MT8880C-1 ISO2-CMOS

Electrical Characteristics
Gain Setting Amplifier - Voltages are with respect to ground (VSS) unless otherwise stated, VSS= 0 V, VDD=5V, TO=25C.

         Characteristics            Sym Min Typ Max Units                                                    Test Conditions

1 Input leakage current             IIN         100                    nA                                     VSS  VIN  VDD

2 Input resistance                  RIN         10                      M                                             1 kHz
                                                                                                             0.75V  VIN  4.25V
3 Input offset voltage              VOS         25                      mV
                                                                                                             RL  100 k  to VSS
4 Power supply rejection            PSRR        60                      dB
                                                                                                                    No Load
5 Common mode rejection             CMRR        60                      dB

6 DC open loop voltage gain         AVOL        65                      dB
7 Unity gain bandwidth              BW
                                                1.5                     MHz

8 Output voltage swing              VO          4.5                     Vpp

9 Allowable capacitive load (GS)    CL          100                     pF

10 Allowable resistive load (GS)    RL          50                      k

11 Common mode range                VCM         3.0                     Vpp

Typical figures are at 25C and for design aid only: not guaranteed and not subject to production testing.

MT8880C-1 AC Electrical Characteristics - Voltages are with respect to ground (VSS) unless otherwise stated.

         Characteristics            Sym   Min        Typ Max Units                                                      Notes*

         Valid input signal levels        -31                                dBm 1,2,3,5,6,9
                                          21.8
         (each tone of composite                                             mVRMS 1,2,3,5,6,9
                                          -37
1        signal)                                                    +1       dBm 1,2,3,5,6,9

      R

      X                                                             869 mVRMS 1,2,3,5,6,9
                                                                                 dBm 1,2,3,5,6,9
2        Input Signal Level Reject

                                          10.9                               mVRMS 1,2,3,5,6,9

Characteristics are over recommended temperature and at VDD=5V, using the test circuit shown in Figure 13.

MT8880C AC Electrical Characteristics- Voltages are with respect to ground (VSS) unless otherwise stated.

         Characteristics            Sym   Min        Typ Max Units                                                      Notes*

                                          -29                                dBm 1,2,3,5,6,9

1     R  Valid Input signal levels        27.5                               mVRMS 1,2,3,5,6,9
      X  (each tone of composite
         signal)                                                    +1       dBm 1,2,3,5,6,9

                                                                    869 mVRMS 1,2,3,5,6,9

Characteristics are over recommended operating conditions (unless otherwise stated) using the test circuit shown in Figure 13.

AC Electrical Characteristics - Voltages are with respect to ground (VSS) unless otherwise stated. fC=3.579545 MHz.

         Characteristics            Sym   Min        Typ Max Units                                                      Notes*

1        Positive twist accept                                      8        dB                              2,3,6,9

2        Negative twist accept                                      8        dB                              2,3,6,9

3        Freq. deviation accept           1.5%2Hz                                                          2,3,5,9
                                             3.5%
4     R  Freq. deviation reject                                -16                                           2,3,5
      X

5        Third tone tolerance                                                dB                              2,3,4,5,9,10

6        Noise tolerance                              -12                    dB                              2,3,4,5,7,9,10

7        Dial tone tolerance                          22                     dB                              2,3,4,5,8,9,11

Characteristics are over recommended operating conditions unless otherwise stated.
Typical figures are at 25C, VDD = 5V, and for design aid only: not guaranteed and not subject to production testing.
* See "Notes" following AC Electrical Characteristics Tables.

4-46
                                             ISO2-CMOS MT8880C/MT8880C-1

AC Electrical Characteristics - Call Progress - Voltages are with respect to ground (VSS) unless otherwise stated.

       Characteristics              Sym Min Typ Max             Units                                                  Notes*

1 Lower freq. (ACCEPT)                  fLA          320        Hz         @ -25 dBm

2 Upper freq. (ACCEPT)                  fHA          510        Hz         @ -25 dBm

3 Lower freq. (REJECT)                  fLR          290        Hz         @ -25 dBm

4 Upper freq. (REJECT)                  fHR          540        Hz         @ -25 dBm

5 Call progress tone detect level            -30                dBm

    (total power)

Characteristics are over recommended operating conditions unless otherwise stated
Typical figures are at 25C, VDD = 5V, and for design aid only: not guaranteed and not subject to production testing
* See "Notes" AC Electrical Characteristics Tables

AC Electrical Characteristics - Voltages are with respect to ground (VSS) unless otherwise stated.

                   Characteristics           Sym Min Typ Max Units                                                     Conditions

1      Tone present detect time              tDP     3     11    14    ms Note 12
                                                            4   8.5
2      Tone absent detect time               tDA     0.5         40    ms Note 12
                                                           13    40    ms User adjustable#
3      Tone duration accept                  tREC           8          ms User adjustable#
                                                                 52    ms User adjustable#
4 R Tone duration reject                     tREC    20     2    52    ms User adjustable#
5 X Interdigit pause accept                               -35   104
                                             tID          0.7  104
                                                          250   -2.1
6      Interdigit pause reject               tDO     20   115   -4.1
                                                          110     3
7      Delay St to b3                        tPStb3                    s
                                                                1.5
8      Delay St to RX0-RX3                   tPStRX              50    s

9      Tone burst duration                   tBST    50          25    ms DTMF mode

10 T Tone pause duration                     tPS     50         100    ms DTMF mode
11 X Tone burst duration (extended)
                                             tBSTE   100               ms Call Progress mode

12     Tone pause duration (extended)        tPSE    100               ms Call Progress mode

13     High group output level               VHOUT -6.1               dBm  RL=10k
                                             VLOUT -8.1               dBm  RL=10k
14 T Low group output level                                            dB  RL=10k
                                              dBP                      dB  25 kHz Bandwidth
         O                                    THD                          RL=10k
                                                                       %   fC=3.579545 MHz
15 N Pre-emphasis                                                      k

16  E  Output distortion (Single Tone)

    O

    U
17 T Frequency deviation                     fD

18     Output load resistance                RLT     10

19     2 cycle period                        tCYC                      ns
                                             tCH
         M                                    tCL                      ns

20 P 2 high pulse width

21 U 2 low pulse width                                                 ns

22 I 2 rise and fall time                    tR, tF                    ns

         N

23 T Address, R/W hold time                  tAH,tRWH 26               ns

    E
24 R Address, R/W setup time (before 2) tAS,tRWS 23                    ns

25  F  Data hold time (read)                 tDHR    22                ns *
    A

26 C 2 to valid data delay (read)            tDDR                      ns 200 pF load

         E

27     Data setup time (write)               tDSW    45                ns

                                                                                                                                   4-47
MT8880C/MT8880C-1 ISO2-CMOS

AC Electrical Characteristics (Cont`d) - Voltages are with respect to ground (VSS) unless otherwise stated.

       Characteristics               Sym                          Min              Typ     Max Units              Notes*

   28  Data hold time (write)        tDHW                         10                                          ns
                                                                                                              pF
   29  Input Capacitance (data bus)  CIN                                           5                          pF
                                                                                                             MHz
   30  Output Capacitance (IRQ/CP)   COUT                                          5                          ns
                                                                                                              ns
   31 D Crystal/clock frequency        fC                         3.5759           3.5795  3.5831             %
                                     tLHCL                                                   110              pF
            T                        tHLCL                                                   110                  Ext. clock
                                                                                                                  Ext. clock
   32 M Clock input rise time                                                                                     Ext. clock
   33 F Clock input duty cycle

   34 C Clock input duty cycle       DCCL                         40               50      60

            L                        CLO                                                   30

   35 K Capacitive load (OSC2)

Timing is over recommended temperature & power supply voltages.

Typical figures are at 25C and for design aid only: not guaranteed and not subject to production testing.

*  The data bus output buffers are no longer sourcing or sinking current by tDHR.
   See Figure 6 regarding guard time adjustment.
#

NOTES: 1) dBm=decibels above or below a reference power of 1 mW into a 600 ohm load.
             2) Digit sequence consists of all 16 DTMF tones.
             3) Tone duration=40 ms. Tone pause=40 ms.
             4) Nominal DTMF frequencies are used.
             5) Both tones in the composite signal have an equal amplitude.
             6) The tone pair is deviated by 1.5%2 Hz.
             7) Bandwidth limited (3 kHz) Gaussian noise.
             8) The precise dial tone frequencies are 350 and 440 Hz (2%).
             9) For an error rate of less than 1 in 10,000.
             10) Referenced to the lowest amplitude tone in the DTMF signal.
             11) Referenced to the minimum valid accept level.
             12) For guard time calculation purposes.

4-48
                               ISO2-CMOS MT8880C/MT8880C-1

                         tCYC

          tR                   tF

2                   tCH            tCL

2                        Figure 17 - 2 Pulse
CS
RS0           tAS        tDDR                                              tAH
R/W
DATA BUS      tRWS                                  tRWH

2                                                                    tDHR
CS
RS0                                               Valid
R/W                                               Data
DATA BUS
                         Figure 18 - MPU Read Cycle

              tAS                                                          tAH

              tRWS                                  tRWH

                               tDSW                                        tDHW

                                             Valid
                                             Data

                         Figure 19 - MPU Write Cycle

                                                                                                                                          4-49
MT8880C/MT8880C-1 ISO2-CMOS

NOTES:

4-50
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