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MT41K128M16JT-107 AAT:K TR

器件型号:MT41K128M16JT-107 AAT:K TR
器件类别:半导体    存储器 IC    动态随机存取存储器   
厂商名称:Micron
厂商官网:http://www.micron.com/
标准:
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器件描述

动态随机存取存储器 DDR3 2G 128MX16 FBGA

参数
产品属性属性值
制造商:Micron Technology
产品种类:动态随机存取存储器
RoHS:详细信息
类型:SDRAM - DDR3L
数据总线宽度:16 bit
组织:128 M x 16
封装 / 箱体:FBGA-96
存储容量:2 Gbit
最大时钟频率:933 MHz
电源电压-最大:1.45 V
电源电压-最小:1.283 V
最小工作温度:- 40 C
最大工作温度:+ 105 C
系列:MT41K
封装:Reel
商标:Micron
安装风格:SMD/SMT
产品类型:DRAM
工厂包装数量:2000
子类别:Memory & Data Storage

MT41K128M16JT-107 AAT:K TR器件文档内容

                                                            2Gb: x8, x16 Automotive DDR3L SDRAM

                                                                                                                 Description

1.35V Automotive DDR3L SDRAM

MT41K256M8 – 32 Meg x 8 x 8 banks

MT41K128M16 – 16 Meg x 16 x 8 banks

Description                                                        •  Output driver calibration

                                                                   •  AEC-Q1002

The 1.35V DDR3L SDRAM device is a low-voltage ver-                 •  PPAP submission

sion of the 1.5V DDR3 SDRAM device. Refer to the                   •  8D response time

DDR3 (1.5V) SDRAM data sheet specifications when

running in 1.5V compatible mode.                                   Options                                       Marking

Features                                                           • Configuration

•  VDD = VDDQ = 1.35V (1.283–1.45V )                                  –    256 Meg x 8                           256M8

•  Backward-compatible to VDD = VDDQ = 1.5V ±0.075V                   –    128 Meg x 16                          128M16

•  Differential bidirectional data strobe                          • FBGA package (Pb-free)

• 8n-bit prefetch architecture                                        –    78-ball FBGA (8mm x 10.5mm)           DA

• Differential clock inputs (CK, CK#)                                      – x8

• 8 internal banks                                                    –    96-ball FBGA (8mm x 14mm)             JT

• Nominal and dynamic on-die termination (ODT)                             – x16

   for data, strobe, and mask signals                              • Timing – cycle time

• Programmable CAS (READ) latency (CL)                                –    1.07ns @ CL = 13 (DDR3-1866)          -107

• Programmable posted CAS additive latency (AL)                       –    1.25ns @ CL = 11 (DDR3-1600)          -125

• Programmable CAS (WRITE) latency (CWL)                              –    1.5ns @ CL = 9 (DDR3-1333)            -15E

• Fixed burst length (BL) of 8 and burst chop (BC) of 4               –    1.875ns @ CL = 7 (DDR3-1066)          -187E

   (via the mode register set [MRS])                               • Product certification

• Selectable BC4 or BL8 on-the-fly (OTF)                              –    Automotive                            A

• Self refresh mode                                                •  Operating temperature

• Refresh maximum interval time at TC temperature                     –    Industrial (–40°C ” TC ” +95°C)       IT

   range                                                              –    Automotive (–40°C ” TC ” +105°C)      AT

   –  64ms at –40°C to +85°C                                          –    Ultra-high (–40°C ” TC ” +125°C)3     UT

   –  32ms at +85°C to +105°C                                      •  Revision                                   :K

   –  16ms at +105°C to +115°C                                        Notes:      1.  Not all options listed can be combined to

   –  8ms at +115°C to +125°C                                                         define an offered product. Use the part cat-

• Self refresh temperature (SRT)                                                      alog search on

• Automatic self refresh (ASR)                                                        http://www.micron.com for available offer-

• Write leveling                                                                      ings.

• Multipurpose register                                                           2.  Contact Micron sales for AEC-Q100 gap re-

                                                                                      port.

                                                                                  3.  The UT option use based on automotive us-

                                                                                      age model. Please contact Micron sales rep-

                                                                                      resentative if you have questions. The UT

                                                                                      option is not available for -107 speed grade.

Table 1: Key Timing Parameters

      Speed Grade                    Data Rate (MT/s)  Target tRCD-tRP-CL         tRCD (ns)           tRP (ns)   CL (ns)

      -1071, 2, 3                    1866                13-13-13                     13.91           13.91      13.91

      -1251, 2                       1600                11-11-11                     13.75           13.75      13.75

09005aef85741711                                         1                 Micron Technology, Inc. reserves the right to change products or specifications without notice.

2Gb_auto_DDR3L.pdf - Rev. C 3/18 EN                                                                   © 2014 Micron Technology, Inc. All rights reserved.

                   Products and specifications discussed herein are subject to change by Micron without notice.
                                                                                   2Gb:       x8,    x16 Automotive DDR3L SDRAM

                                                                                                                                                   Description

Table 1: Key Timing                  Parameters (Continued)

Speed Grade                          Data Rate (MT/s)              Target tRCD-tRP-CL                tRCD (ns)                        tRP (ns)           CL (ns)

        -15E1                                 1333                        9-9-9                           13.5                        13.5               13.5

        -187E                                 1066                        7-7-7                           13.1                        13.1               13.1

Notes:            1.  Backward       compatible to 1066, CL = 7 (-187E).

                  2.  Backward       compatible to 1333, CL = 9 (-15E).

                  3.  Backward       compatible to 1600, CL = 11 (-125).

Table 2: Addressing

Parameter                                                       256 Meg x 8                                                  128 Meg x 16

Configuration                                          32 Meg x 8 x 8 banks                                                  16 Meg x 16 x 8 banks

Refresh count                                                      8K                                                                 8K

Row address                                                        32K A[14:0]                                                        16K A[13:0]

Bank address                                                       8 BA[2:0]                                                          8 BA[2:0]

Column address                                                     1K A[9:0]                                                          1K A[9:0]

Figure 1:         DDR3L Part Numbers

                                                    ([DPSOH3DUW1XPEHU 07.0'$$,7.

                                                                                                                

                                     07.          &RQILJXUDWLRQ  3DFNDJH             6SHHG                 5HYLVLRQ

                                                                                                     ^

                                                                                                                    .      5HYLVLRQ

                                     &RQILJXUDWLRQ                                                  2SHUDWLQJ7HPSHUDWXUH

                                     0HJ[    0                                            ,QGXVWULDO                       ,7

                                     0HJ[   0                                           $XWRPRWLYH                       $7

                                     3DFNDJH                                                        8OWUDKLJK                       87

                                     EDOOPP[PP)%*$           '$                   &HUWLILFDWLRQ

                                     EDOOPP[PP)%*$             -7                   $XWRPRWLYH                     $

                                                                                             6SHHG*UDGH

                                                                                          W&.   QV&/       

                                                                                          W &.  QV&/       

                                                                                       (   W &.  QV&/        

                                                                                       (  W &.  QV&/       

Note:             1.  Not all options listed can be combined to define             an  offered product. Use the part                  catalog    search  on

                      http://www.micron.com for available offerings.

09005aef85741711                                                                2             Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                        2Gb: x8, x16 Automotive DDR3L SDRAM

                                        Description

FBGA Part Marking Decoder

Due to space limitations, FBGA-packaged components have an abbreviated part marking that is different from the

part number. For a quick conversion of an FBGA code, see the FBGA Part Marking Decoder on Micron’s Web site:

http://www.micron.com.

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                                        2Gb: x8, x16 Automotive DDR3L SDRAM

                                                                  Description

Contents

Important Notes and Warnings ....................................................................................................................... 12

State Diagram     ................................................................................................................................................      13

Functional Description ................................................................................................................................... 14

Industrial Temperature ............................................................................................................................... 14

Automotive Temperature ............................................................................................................................ 14

Ultra-high Temperature .............................................................................................................................. 15

General Notes ............................................................................................................................................ 15

Functional Block Diagrams ............................................................................................................................. 16

Ball Assignments and Descriptions    .................................................................................................................                  18

Package Dimensions ....................................................................................................................................... 24

Electrical Specifications .................................................................................................................................. 26

Absolute Ratings ......................................................................................................................................... 26

Input/Output Capacitance .......................................................................................................................... 27

Thermal Characteristics .................................................................................................................................. 28

Electrical Specifications – IDD Specifications and Conditions ............................................................................ 30

Electrical Characteristics – IDD Specifications .................................................................................................. 41

Electrical Specifications – DC and AC .............................................................................................................. 43

DC Operating Conditions              ...........................................................................................................................        43

Input Operating Conditions ........................................................................................................................ 44

DDR3L 1.35V AC Overshoot/Undershoot Specification ................................................................................ 48

DDR3L 1.35V Slew Rate Definitions for Single-Ended Input Signals .............................................................. 52

DDR3L 1.35V Slew Rate Definitions for Differential Input Signals  .................................................................                                     54

ODT Characteristics ....................................................................................................................................... 55

1.35V ODT Resistors ................................................................................................................................... 56

ODT Sensitivity .......................................................................................................................................... 57

ODT Timing Definitions               .............................................................................................................................      57

Output Driver Impedance ............................................................................................................................... 61

34 Ohm Output Driver Impedance .............................................................................................................. 62

DDR3L 34 Ohm Driver ................................................................................................................................ 63

DDR3L 34 Ohm Output Driver Sensitivity .................................................................................................... 64

DDR3L Alternative 40 Ohm Driver ............................................................................................................... 65

DDR3L 40 Ohm Output Driver Sensitivity .................................................................................................... 65

Output Characteristics and Operating Conditions ............................................................................................ 67

Reference Output Load ............................................................................................................................... 70

Slew Rate Definitions for Single-Ended Output Signals ................................................................................. 70

Slew Rate Definitions for Differential Output Signals .................................................................................... 72

Speed Bin Tables  ............................................................................................................................................          73

Electrical Characteristics and AC Operating Conditions ................................................................................... 77

Command and Address Setup, Hold, and Derating ........................................................................................... 96

Data Setup, Hold, and Derating ...................................................................................................................... 103

Commands – Truth Tables              ............................................................................................................................. 112

Commands ................................................................................................................................................... 115

DESELECT ................................................................................................................................................ 115

NO OPERATION ........................................................................................................................................ 115

ZQ CALIBRATION LONG ........................................................................................................................... 115

ZQ CALIBRATION SHORT .......................................................................................................................... 115

ACTIVATE ................................................................................................................................................. 115

READ ........................................................................................................................................................ 115

WRITE ...................................................................................................................................................... 116

PRECHARGE ............................................................................................................................................. 117

09005aef85741711                     4                            Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                        2Gb: x8, x16 Automotive DDR3L SDRAM

                                        Description

REFRESH .................................................................................................................................................. 117

SELF REFRESH .......................................................................................................................................... 118

DLL Disable Mode ..................................................................................................................................... 119

Input Clock Frequency Change ...................................................................................................................... 123

Write Leveling ............................................................................................................................................... 125

Write Leveling Procedure ........................................................................................................................... 127

Write Leveling Mode Exit Procedure ........................................................................................................... 129

Initialization ................................................................................................................................................. 130

Voltage Initialization/Change        ........................................................................................................................ 132

VDD Voltage Switching ............................................................................................................................... 133

Mode Registers .............................................................................................................................................. 134

Mode Register 0 (MR0) ................................................................................................................................... 135

Burst Length ............................................................................................................................................. 135

Burst Type ................................................................................................................................................. 136

DLL RESET ................................................................................................................................................ 137

Write Recovery .......................................................................................................................................... 138

Precharge Power-Down (Precharge PD) ...................................................................................................... 138

CAS Latency (CL) ....................................................................................................................................... 138

Mode Register 1 (MR1) ................................................................................................................................... 140

DLL Enable/DLL Disable ........................................................................................................................... 140

Output Drive Strength ............................................................................................................................... 141

OUTPUT ENABLE/DISABLE ...................................................................................................................... 141

TDQS Enable ............................................................................................................................................. 141

On-Die Termination .................................................................................................................................. 142

WRITE LEVELING ..................................................................................................................................... 142

POSTED CAS ADDITIVE Latency ................................................................................................................ 142

Mode Register 2 (MR2) ................................................................................................................................... 143

CAS Write Latency (CWL) ........................................................................................................................... 144

AUTO SELF REFRESH (ASR) ....................................................................................................................... 144

SELF REFRESH TEMPERATURE (SRT) ........................................................................................................ 145

SRT vs. ASR ............................................................................................................................................... 145

DYNAMIC ODT ......................................................................................................................................... 145

Mode Register 3 (MR3) ................................................................................................................................... 146

MULTIPURPOSE REGISTER (MPR) ............................................................................................................ 146

MPR Functional Description ...................................................................................................................... 147

MPR Register Address Definitions and Bursting Order ................................................................................. 148

MPR Read Predefined Pattern .................................................................................................................... 153

MODE REGISTER SET (MRS) Command ........................................................................................................ 153

ZQ CALIBRATION Operation ......................................................................................................................... 154

ACTIVATE Operation ..................................................................................................................................... 155

READ Operation ............................................................................................................................................ 157

WRITE Operation .......................................................................................................................................... 168

DQ Input Timing ....................................................................................................................................... 176

PRECHARGE Operation ................................................................................................................................. 178

SELF REFRESH Operation .............................................................................................................................. 178

Extended Temperature Usage           ........................................................................................................................ 180

Power-Down Mode ........................................................................................................................................ 181

RESET Operation ........................................................................................................................................... 189

On-Die Termination (ODT) ............................................................................................................................ 191

Functional Representation of ODT ............................................................................................................. 191

Nominal ODT ............................................................................................................................................ 191

Dynamic ODT ............................................................................................................................................... 193

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                                        Description

Dynamic ODT Special Use Case ................................................................................................................. 193

Functional Description .............................................................................................................................. 193

Synchronous ODT Mode ................................................................................................................................ 199

ODT Latency and Posted ODT .................................................................................................................... 199

Timing Parameters .................................................................................................................................... 199

ODT Off During READs .............................................................................................................................. 202

Asynchronous ODT Mode .............................................................................................................................. 204

Synchronous to Asynchronous ODT Mode Transition (Power-Down Entry) .................................................. 206

Asynchronous to Synchronous ODT Mode Transition (Power-Down Exit) ........................................................ 208

Asynchronous to Synchronous ODT Mode Transition (Short CKE Pulse) ...................................................... 210

Revision History ............................................................................................................................................ 212

Rev. C – 3/18 .............................................................................................................................................. 212

Rev. B – 6/16 .............................................................................................................................................. 212

Rev. A – 3/14 .............................................................................................................................................. 212

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                                                                    Description

List of Figures

Figure 1:         DDR3L Part Numbers ........................................................................................................................ 2

Figure 2:         Simplified State Diagram ................................................................................................................. 13

Figure 3:         256 Meg x 8 Functional Block Diagram ............................................................................................. 16

Figure 4:         128 Meg x 16 Functional Block Diagram ........................................................................................... 17

Figure 5:         78-Ball FBGA – x8 Ball Assignments (Top View)     ................................................................................ 18

Figure 6:         96-Ball FBGA – x16 Ball Assignments (Top View) ............................................................................... 19

Figure 7:         78-Ball FBGA – x8 (DA) .................................................................................................................... 24

Figure 8:         96-Ball FBGA – x16 (JT)  ................................................................................................................... 25

Figure 9:         Thermal Measurement Point      ........................................................................................................... 29

Figure 10:        DDR3L 1.35V Input Signal .............................................................................................................. 47

Figure 11:        Overshoot ..................................................................................................................................... 48

Figure 12:        Undershoot ................................................................................................................................... 49

Figure 13:        VIX for Differential Signals ..............................................................................................................         50

Figure 14:        Single-Ended Requirements for Differential Signals ........................................................................                         50

Figure 15:        Definition of Differential AC-Swing and tDVAC ...............................................................................                       51

Figure 16:        Nominal Slew Rate Definition for Single-Ended Input Signals .......................................................... 53

Figure 17:        DDR3L 1.35V Nominal Differential Input Slew Rate Definition for DQS, DQS# and CK, CK# .............. 54

Figure 18:        ODT Levels and I-V Characteristics ................................................................................................ 55

Figure 19:        ODT Timing Reference Load ..........................................................................................................                58

Figure 20:        tAON and tAOF Definitions ............................................................................................................              59

Figure 21:        tAONPD and tAOFPD Definitions ...................................................................................................                   59

Figure 22:        tADC Definition .............................................................................................................................       60

Figure 23:        Output Driver ................................................................................................................................ 61

Figure 24:        DQ Output Signal .......................................................................................................................... 68

Figure 25:        Differential Output Signal .............................................................................................................. 69

Figure 26:        Reference Output Load for AC Timing and Output Slew Rate ........................................................... 70

Figure 27:        Nominal Slew Rate Definition for Single-Ended Output Signals ....................................................... 71

Figure 28:        Nominal Differential Output Slew Rate Definition for DQS, DQS# .................................................... 72

Figure 29:        Nominal Slew Rate and tVAC for tIS (Command and Address – Clock) .............................................. 99

Figure 30:        Nominal Slew Rate for tIH (Command and Address – Clock) ........................................................... 100

Figure 31:        Tangent Line for tIS (Command and Address – Clock) .................................................................... 101

Figure 32:        Tangent Line for tIH (Command and Address – Clock) .................................................................... 102

Figure 33:        Nominal Slew Rate and tVAC for tDS (DQ – Strobe) ......................................................................... 108

Figure 34:        Nominal Slew Rate for tDH (DQ – Strobe) ...................................................................................... 109

Figure 35:        Tangent Line for tDS (DQ – Strobe) ................................................................................................ 110

Figure 36:        Tangent Line for tDH (DQ – Strobe) ............................................................................................... 111

Figure 37:        Refresh Mode ............................................................................................................................... 118

Figure 38:        DLL Enable Mode to DLL Disable Mode ........................................................................................ 120

Figure 39:        DLL Disable Mode to DLL Enable Mode ........................................................................................ 121

Figure 40:        DLL Disable tDQSCK .................................................................................................................... 122

Figure 41:        Change Frequency During Precharge Power-Down ........................................................................ 124

Figure 42:        Write Leveling Concept ................................................................................................................. 125

Figure 43:        Write Leveling Sequence ............................................................................................................... 128

Figure 44:        Write Leveling Exit Procedure  ....................................................................................................... 129

Figure 45:        Initialization Sequence ................................................................................................................. 131

Figure 46:        VDD Voltage Switching .................................................................................................................. 133

Figure 47:        MRS to MRS Command Timing (tMRD) ......................................................................................... 134

Figure 48:        MRS to nonMRS Command Timing (tMOD) .................................................................................. 135

Figure 49:        Mode Register 0 (MR0) Definitions ................................................................................................ 136

Figure 50:        READ Latency .............................................................................................................................. 139

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                                                                                          Description

Figure 51:        Mode Register 1 (MR1) Definition  ................................................................................................. 140

Figure 52:        READ Latency (AL = 5, CL = 6) ....................................................................................................... 143

Figure 53:        Mode Register 2 (MR2) Definition  ................................................................................................. 144

Figure 54:        CAS Write Latency ........................................................................................................................ 144

Figure 55:        Mode Register 3 (MR3) Definition  ................................................................................................. 146

Figure 56:        Multipurpose Register (MPR) Block Diagram ................................................................................. 147

Figure 57:        MPR System Read Calibration with BL8: Fixed Burst Order Single Readout  ..................................... 149

Figure 58:        MPR System Read Calibration with BL8: Fixed Burst Order, Back-to-Back Readout .......................... 150

Figure 59:        MPR System Read Calibration with BC4: Lower Nibble, Then Upper Nibble .................................... 151

Figure 60:        MPR System Read Calibration with BC4: Upper Nibble, Then Lower Nibble .................................... 152

Figure 61:        ZQ CALIBRATION Timing (ZQCL and ZQCS)      ................................................................................. 154

Figure 62:        Example: Meeting tRRD (MIN) and tRCD (MIN) ............................................................................. 155

Figure 63:        Example: tFAW      ............................................................................................................................. 156

Figure 64:        READ Latency .............................................................................................................................. 157

Figure 65:        Consecutive READ Bursts (BL8)     .................................................................................................... 159

Figure 66:        Consecutive READ Bursts (BC4) .................................................................................................... 159

Figure 67:        Nonconsecutive READ Bursts      ....................................................................................................... 160

Figure 68:        READ (BL8) to WRITE (BL8) .......................................................................................................... 160

Figure 69:        READ (BC4) to WRITE (BC4) OTF .................................................................................................. 161

Figure 70:        READ to PRECHARGE (BL8) .......................................................................................................... 161

Figure 71:        READ to PRECHARGE (BC4)         ......................................................................................................... 162

Figure 72:        READ to PRECHARGE (AL = 5, CL = 6)  ........................................................................................... 162

Figure 73:        READ with Auto Precharge (AL = 4, CL = 6) ..................................................................................... 162

Figure 74:        Data Output Timing – tDQSQ and Data Valid Window .................................................................... 164

Figure 75:        Data Strobe Timing – READs ......................................................................................................... 165

Figure 76:        Method for Calculating tLZ and tHZ ............................................................................................... 166

Figure 77:        tRPRE Timing ............................................................................................................................... 166

Figure 78:        tRPST Timing       ............................................................................................................................... 167

Figure 79:        tWPRE Timing .............................................................................................................................. 169

Figure 80:        tWPST Timing       .............................................................................................................................. 169

Figure 81:        WRITE Burst        ................................................................................................................................ 170

Figure 82:        Consecutive WRITE (BL8) to WRITE (BL8)     ..................................................................................... 171

Figure 83:        Consecutive WRITE (BC4) to WRITE (BC4) via OTF  ........................................................................ 171

Figure 84:        Nonconsecutive WRITE to WRITE     ................................................................................................. 172

Figure 85:        WRITE (BL8) to READ (BL8)       .......................................................................................................... 172

Figure 86:        WRITE to READ (BC4 Mode Register Setting)  ................................................................................. 173

Figure 87:        WRITE (BC4 OTF) to READ (BC4 OTF) ........................................................................................... 174

Figure 88:        WRITE (BL8) to PRECHARGE        ........................................................................................................ 175

Figure 89:        WRITE (BC4 Mode Register Setting) to PRECHARGE  ...................................................................... 175

Figure 90:        WRITE (BC4 OTF) to PRECHARGE      ................................................................................................ 176

Figure 91:        Data Input Timing ........................................................................................................................ 177

Figure 92:        Self Refresh Entry/Exit Timing  ...................................................................................................... 179

Figure 93:        Active Power-Down Entry and Exit ................................................................................................ 183

Figure 94:        Precharge Power-Down (Fast-Exit Mode) Entry and Exit ................................................................. 183

Figure 95:        Precharge Power-Down (Slow-Exit Mode) Entry and Exit ................................................................ 184

Figure 96:        Power-Down Entry After READ or READ with Auto Precharge (RDAP) ............................................. 184

Figure 97:        Power-Down Entry After WRITE .................................................................................................... 185

Figure 98:        Power-Down Entry After WRITE with Auto Precharge (WRAP) ........................................................ 185

Figure 99:        REFRESH to Power-Down Entry .................................................................................................... 186

Figure 100:       ACTIVATE to Power-Down Entry      ................................................................................................. 186

Figure 101:       PRECHARGE to Power-Down Entry ............................................................................................. 187

Figure 102:       MRS Command to Power-Down Entry ......................................................................................... 187

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                                                                    Description

Figure 103:       Power-Down Exit to Refresh to Power-Down Entry ....................................................................... 188

Figure 104:       RESET Sequence ......................................................................................................................... 190

Figure 105:       On-Die Termination  ................................................................................................................... 191

Figure 106:       Dynamic ODT: ODT Asserted Before and After the WRITE, BC4 .................................................... 196

Figure 107:       Dynamic ODT: Without WRITE Command  .................................................................................. 196

Figure 108:       Dynamic ODT: ODT Pin Asserted Together with WRITE Command for 6 Clock Cycles, BL8 ............ 197

Figure 109:       Dynamic ODT: ODT Pin Asserted with WRITE Command for 6 Clock Cycles, BC4 .......................... 198

Figure 110:       Dynamic ODT: ODT Pin Asserted with WRITE Command for 4 Clock Cycles, BC4 .......................... 198

Figure 111:       Synchronous ODT ...................................................................................................................... 200

Figure 112:       Synchronous ODT (BC4) ............................................................................................................. 201

Figure 113:       ODT During READs .................................................................................................................... 203

Figure 114:       Asynchronous ODT Timing with Fast ODT Transition  .................................................................. 205

Figure 115:       Synchronous to Asynchronous Transition During Precharge Power-Down (DLL Off ) Entry ............ 207

Figure 116:       Asynchronous to Synchronous Transition During Precharge Power-Down (DLL Off ) Exit ............... 209

Figure 117:       Transition Period for Short CKE LOW Cycles with Entry and Exit Period Overlapping ..................... 211

Figure 118:       Transition Period for Short CKE HIGH Cycles with Entry and Exit Period Overlapping ................... 211

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                                                                               Description

List of Tables

Table 1:   Key Timing Parameters ....................................................................................................................... 1

Table 2:   Addressing ......................................................................................................................................... 2

Table 3:   78-Ball FBGA – x8 Ball Descriptions ................................................................................................... 20

Table 4:   96-Ball FBGA – x16 Ball Descriptions ................................................................................................. 22

Table 5:   Absolute Maximum Ratings .............................................................................................................. 26

Table 6:   DDR3L Input/Output Capacitance .................................................................................................... 27

Table 7:   Thermal Characteristics ....................................................................................................................            28

Table 8:   DDR3L Timing Parameters Used for IDD Measurements – Clock Units .................................................                                       30

Table 9:   DDR3L IDD0 Measurement Loop ........................................................................................................                    31

Table 10:         DDR3L IDD1 Measurement Loop ......................................................................................................               32

Table 11:         DDR3L IDD Measurement Conditions for Power-Down Currents .......................................................                                 33

Table 12:         DDR3L IDD2N and IDD3N Measurement Loop  ....................................................................................                     34

Table 13:         DDR3L IDD2NT Measurement Loop  ..................................................................................................                34

Table 14:         DDR3L IDD4R Measurement Loop   ....................................................................................................              35

Table 15:         DDR3L IDD4W Measurement Loop ....................................................................................................                36

Table 16:         DDR3L IDD5B Measurement Loop ....................................................................................................                37

Table 17:         DDR3L IDD Measurement Conditions for IDD6, IDD6ET, and IDD8  ........................................................                            38

Table 18:         DDR3L IDD7 Measurement Loop ......................................................................................................               39

Table 19:         IDD Maximum Limits – Die Rev. K ....................................................................................................             41

Table 20:         DDR3L 1.35V DC Electrical Characteristics and Operating Conditions ..............................................                                43

Table 21:         DDR3L 1.35V DC Electrical Characteristics and Input Conditions ..................................................... 44

Table 22:         DDR3L 1.35V Input Switching Conditions - Command and Address .................................................. 45

Table 23:         DDR3L 1.35V Differential Input Operating Conditions (CK, CK# and DQS, DQS#) .............................. 46

Table 24:         DDR3L Control and Address Pins ..................................................................................................... 48

Table 25:         DDR3L 1.35V Clock, Data, Strobe, and Mask Pins ............................................................................. 48

Table 26:         DDR3L 1.35V - Minimum Required Time tDVAC for CK/CK#, DQS/DQS# Differential for AC Ringback .5..1

Table 27:         Single-Ended Input Slew Rate Definition .......................................................................................... 52

Table 28:         DDR3L 1.35V Differential Input Slew Rate Definition ........................................................................ 54

Table 29:         On-Die Termination DC Electrical Characteristics ............................................................................ 55

Table 30:         1.35V RTT Effective Impedance ........................................................................................................ 56

Table 31:         ODT Sensitivity Definition .............................................................................................................. 57

Table 32:         ODT Temperature and Voltage Sensitivity ........................................................................................ 57

Table 33:         ODT Timing Definitions .................................................................................................................. 58

Table 34:         DDR3L(1.35V) Reference Settings for ODT Timing Measurements .................................................... 58

Table 35:         DDR3L 34 Ohm Driver Impedance Characteristics ........................................................................... 62

Table 36:         DDR3L 34 Ohm Driver Pull-Up and Pull-Down Impedance Calculations ........................................... 63

Table 37:         DDR3L 34 Ohm Driver IOH/IOL Characteristics: VDD = VDDQ = DDR3L@1.35V .....................................                                      63

Table 38:         DDR3L 34 Ohm Driver IOH/IOL Characteristics: VDD = VDDQ = DDR3L@1.45V .....................................                                      63

Table 39:         DDR3L 34 Ohm Driver IOH/IOL Characteristics: VDD = VDDQ = DDR3L@1.283 .....................................                                      64

Table 40:         DDR3L 34 Ohm Output Driver Sensitivity Definition ........................................................................                       64

Table 41:         DDR3L 34 Ohm Output Driver Voltage and Temperature Sensitivity .................................................. 64

Table 42:         DDR3L 40 Ohm Driver Impedance Characteristics ........................................................................... 65

Table 43:         DDR3L 40 Ohm Output Driver Sensitivity Definition ........................................................................ 65

Table 44:         40 Ohm Output Driver Voltage and Temperature Sensitivity .............................................................. 66

Table 45:         DDR3L Single-Ended Output Driver Characteristics ......................................................................... 67

Table 46:         DDR3L Differential Output Driver Characteristics ............................................................................ 68

Table 47:         DDR3L Differential Output Driver Characteristics VOX(AC) ................................................................. 69

Table 48:         Single-Ended Output Slew Rate Definition ....................................................................................... 70

Table 49:         Differential Output Slew Rate Definition .......................................................................................... 72

Table 50:         DDR3L-1066 Speed Bins .................................................................................................................. 73

09005aef85741711                                          10  Micron Technology, Inc. reserves the right to change products or specifications without notice.

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Table 51:         DDR3L-1333 Speed Bins .................................................................................................................. 74

Table 52:         DDR3L-1600 Speed Bins .................................................................................................................. 75

Table 53:         DDR3L-1866 Speed Bins .................................................................................................................. 76

Table 54:         Electrical Characteristics and AC Operating Conditions .................................................................... 77

Table 55:         Electrical Characteristics and AC Operating Conditions for Speed Extensions .................................... 87

Table 56:         DDR3L Command and Address Setup and Hold Values 1 V/ns Referenced – AC/DC-Based  ................                                                         97

Table 57:         DDR3L-800/1066/1333/1600 Derating Values for tIS/tIH – AC160/DC90-Based  .................................                                                97

Table 58:         DDR3L-800/1066/1333/1600 Derating Values for tIS/tIH – AC135/DC90-Based  .................................                                                97

Table 59:         DDR3L-1866 Derating Values for tIS/tIH – AC125/DC90-Based   .........................................................                                     98

Table 60:         DDR3L Minimum Required Time tVAC Above VIH(AC) (Below VIL[AC]) for Valid ADD/CMD Transition                                                           ..  98

Table 61:         DDR3L Data Setup and Hold Values at 1 V/ns (DQS, DQS# at 2 V/ns) – AC/DC-Based   ....................... 104

Table 62:         DDR3L Derating Values for tDS/tDH – AC160/DC90-Based .............................................................. 104

Table 63:         DDR3L Derating Values for tDS/tDH – AC135/DC100-Based ............................................................ 104

Table 64:         DDR3L Derating Values for tDS/tDH – AC130/DC100-Based at 2V/ns ............................................... 106

Table 65:         DDR3L Minimum Required Time tVAC Above VIH(AC) (Below VIL(AC)) for Valid DQ Transition ............. 107

Table 66:         Truth Table – Command ................................................................................................................. 112

Table 67:         Truth Table – CKE  .......................................................................................................................... 114

Table 68:         READ Command Summary ............................................................................................................ 116

Table 69:         WRITE Command Summary        .......................................................................................................... 116

Table 70:         READ Electrical Characteristics, DLL Disable Mode ......................................................................... 122

Table 71:         Write Leveling Matrix ..................................................................................................................... 126

Table 72:         Burst Order .................................................................................................................................... 137

Table 73:         MPR Functional Description of MR3 Bits ........................................................................................ 147

Table 74:         MPR Readouts and Burst Order Bit Mapping ................................................................................... 148

Table 75:         Self Refresh Temperature and Auto Self Refresh Description  ............................................................ 180

Table 76:         Self Refresh Mode Summary ........................................................................................................... 180

Table 77:         Command to Power-Down Entry Parameters .................................................................................. 181

Table 78:         Power-Down Modes ....................................................................................................................... 182

Table 79:         Truth Table – ODT (Nominal)  ......................................................................................................... 192

Table 80:         ODT Parameters ............................................................................................................................ 192

Table 81:         Write Leveling with Dynamic ODT Special Case      .............................................................................. 193

Table 82:         Dynamic ODT Specific Parameters ................................................................................................. 194

Table 83:         Mode Registers for RTT,nom   ............................................................................................................. 194

Table 84:         Mode Registers for RTT(WR) ............................................................................................................. 195

Table 85:         Timing Diagrams for Dynamic ODT ................................................................................................ 195

Table 86:         Synchronous ODT Parameters ........................................................................................................ 200

Table 87:         Asynchronous ODT Timing Parameters for All Speed Bins ............................................................... 205

Table 88:         ODT Parameters for Power-Down (DLL Off ) Entry and Exit Transition Period ................................... 207

09005aef85741711                                                11  Micron Technology, Inc. reserves the right to change products or specifications without notice.

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Important Notes and Warnings

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including without limitation specifications and product descriptions. This document supersedes and replaces all

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cally designated by Micron as automotive-grade by their respective data sheets. Distributor and customer/distrib-

utor shall assume the sole risk and liability for and shall indemnify and hold Micron harmless against all claims,

costs, damages, and expenses and reasonable attorneys' fees arising out of, directly or indirectly, any claim of

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automotive-grade products in automotive applications. Customer/distributor shall ensure that the terms and con-

ditions of sale between customer/distributor and any customer of distributor/customer (1) state that Micron

products are not designed or intended for use in automotive applications unless specifically designated by Micron

as automotive-grade by their respective data sheets and (2) require such customer of distributor/customer to in-

demnify and hold Micron harmless against all claims, costs, damages, and expenses and reasonable attorneys'

fees arising out of, directly or indirectly, any claim of product liability, personal injury, death, or property damage

resulting from any use of non-automotive-grade products in automotive applications.

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nent could result, directly or indirectly in death, personal injury, or severe property or environmental damage

("Critical Applications"). Customer must protect against death, personal injury, and severe property and environ-

mental damage by incorporating safety design measures into customer's applications to ensure that failure of the

Micron component will not result in such harms. Should customer or distributor purchase, use, or sell any Micron

component for any critical application, customer and distributor shall indemnify and hold harmless Micron and

its subsidiaries, subcontractors, and affiliates and the directors, officers, and employees of each against all claims,

costs, damages, and expenses and reasonable attorneys' fees arising out of, directly or indirectly, any claim of

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cron or its subsidiaries, subcontractors, or affiliates were negligent in the design, manufacture, or warning of the

Micron product.

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applications, and products using Micron products. ALL SEMICONDUCTOR PRODUCTS HAVE INHERENT FAIL-

URE RATES AND LIMITED USEFUL LIVES. IT IS THE CUSTOMER'S SOLE RESPONSIBILITY TO DETERMINE

WHETHER THE MICRON PRODUCT IS SUITABLE AND FIT FOR THE CUSTOMER'S SYSTEM, APPLICATION, OR

PRODUCT. Customers must ensure that adequate design, manufacturing, and operating safeguards are included

in customer's applications and products to eliminate the risk that personal injury, death, or severe property or en-

vironmental damages will result from failure of any semiconductor component.

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or replacement of any products or rework charges) whether or not such damages are based on tort, warranty,

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State Diagram

Figure 2: Simplified State Diagram

                                                                                                                                              CKE  L

Power

applied           Power              Reset             Initial-                  MRS, MPR,                                          Self

                  on                 procedure         ization                    write                                           refresh

                                                                                  leveling

                                                                                                                SRE

                                                       ZQCL                      MRS

                                                                                                           SRX

From any                 RESET

state                                                  ZQ           ZQCL/ZQCS                              REF

                                                       calibration                   Idle                                         Refreshing

                                                                                     ACT             PDE

                                                                                                     PDX

                                                       Active                                                   Precharge

                                                       power-                    Activating                     power-

                                                       down                                                     down

                                                                    PDX

                                                CKE L               PDE                                                    CKE L

                                                                                  Bank

                                                                                  active

                                                WRITE               WRITE                            READ                  READ

                                                                           WRITE AP        READ  AP

                                                       Writing                        READ                      Reading

                                                                               WRITE

                                                       WRITE AP                                                 READ AP

                                                                           WRITE AP        READ AP

                                                                                  PRE, PREA

                                                       Writing        PRE,  PREA             PRE,   PREA        Reading

                                                                                 Precharging

                                                                                                                                    Automatic

                                                                                                                                    sequence

                                                                                                                                    Command

                                                                                                                                    sequence

ACT = ACTIVATE                                         PREA = PRECHARGE ALL                                SRX = Self refresh exit

MPR = Multipurpose register                            READ = RD, RDS4, RDS8                               WRITE = WR, WRS4, WRS8

MRS = Mode register set                                READ AP = RDAP, RDAPS4, RDAPS8                      WRITE AP = WRAP, WRAPS4, WRAPS8

PDE = Power-down entry                                 REF = REFRESH                                       ZQCL = ZQ LONG CALIBRATION

PDX = Power-down exit                                  RESET = START RESET PROCEDURE                       ZQCS = ZQ SHORT CALIBRATION

PRE = PRECHARGE                                        SRE = Self refresh entry

09005aef85741711                                                            13             Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                       Functional Description

Functional        Description

                                     DDR3 SDRAM uses a double data rate architecture to achieve high-speed operation.

                                     The double data rate architecture is an 8n-prefetch architecture with an interface de-

                                     signed to transfer two data words per clock cycle at the I/O pins. A single read or write

                                     operation for the DDR3 SDRAM effectively consists of a single 8n-bit-wide, four-clock

                                     cycle data transfer at the internal DRAM core and eight corresponding n-bit-wide, one-

                                     half-clock-cycle data transfers at the I/O pins.

                                     The differential data strobe (DQS, DQS#) is transmitted externally, along with data, for

                                     use in data capture at the DDR3 SDRAM input receiver. DQS is center-aligned with data

                                     for WRITEs. The read data is transmitted by the DDR3 SDRAM and edge-aligned to the

                                     data strobes.

                                     The DDR3 SDRAM operates from a differential clock (CK and CK#). The crossing of CK

                                     going HIGH and CK# going LOW is referred to as the positive edge of CK. Control, com-

                                     mand, and address signals are registered at every positive edge of CK. Input data is reg-

                                     istered on the first rising edge of DQS after the WRITE preamble, and output data is ref-

                                     erenced on the first rising edge of DQS after the READ preamble.

                                     Read and write accesses to the DDR3 SDRAM are burst-oriented. Accesses start at a se-

                                     lected location and continue for a programmed number of locations in a programmed

                                     sequence. Accesses begin with the registration of an ACTIVATE command, which is then

                                     followed by a READ or WRITE command. The address bits registered coincident with

                                     the ACTIVATE command are used to select the bank and row to be accessed. The ad-

                                     dress bits registered coincident with the READ or WRITE commands are used to select

                                     the bank and the starting column location for the burst access.

                                     The device uses a READ and WRITE BL8 and BC4. An auto precharge function may be

                                     enabled to provide a self-timed row precharge that is initiated at the end of the burst

                                     access.

                                     As with standard DDR SDRAM, the pipelined, multibank architecture of DDR3 SDRAM

                                     allows for concurrent operation, thereby providing high bandwidth by hiding row pre-

                                     charge and activation time.

                                     A self refresh mode is provided, along with a power-saving, power-down mode.

Industrial Temperature

                                     The industrial temperature (IT) device requires that the case temperature not exceed

                                     –40°C or +95°C. JEDEC specifications require the refresh rate to double when TC exceeds

                                     85°C; this also requires use of the high-temperature self refresh option. Additionally,

                                     ODT resistance and the input/output impedance must be derated when TC is < 0°C or

                                     >85°C.

Automotive Temperature

                                     The automotive temperature (AT) device requires that the case temperature not exceed

                                     –40°C or +105°C. The specifications require the refresh rate to double when TC exceeds

                                     +85°C. Additionally, ODT resistance and the input/output impedance must be derated

                                     when TC is <0°C or > +85°C.

09005aef85741711                                                  14  Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                          Functional Description

Ultra-high Temperature

                                     The Ultra-high temperature (UT) device requires that the case temperature not exceed

                                     –40°C or 125°C. When Tc > +85C, the refresh rate must be increased to 2X, when Tc >

                                     +105C, the refresh rate must be increased to 4X and when Tc > +115C, the refresh rate

                                     must be increased to 8X. Self refresh mode is not available for Tc >+105°C. Additionally,

                                     ODT resistance and the input/ output impedance must be derated when TC is < 0°C or

                                     >85°C.

General Notes

                                     •  The functionality and the timing specifications discussed in this data sheet are for the

                                        DLL enable mode of operation (normal operation).

                                     •  Throughout this data sheet, various figures and text refer to DQs as “DQ.” DQ is to be

                                        interpreted as any and all DQ collectively, unless specifically stated otherwise.

                                     •  The terms “DQS” and “CK” found throughout this data sheet are to be interpreted as

                                        DQS, DQS# and CK, CK# respectively, unless specifically stated otherwise.

                                     •  Complete functionality may be described throughout the document; any page or dia-

                                        gram may have been simplified to convey a topic and may not be inclusive of all re-

                                        quirements.

                                     •  Any specific requirement takes precedence over a general statement.

                                     •  Any functionality not specifically stated is considered undefined, illegal, and not sup-

                                        ported, and can result in unknown operation.

                                     •  Row addressing is denoted as A[n:0]. For example, 1Gb: n = 12 (x16); 1Gb: n = 13 (x8);

                                        2Gb: n = 13 (x16) and 2Gb: n = 14 (x8); 4Gb: n = 14 (x16); and 4Gb: n = 15 (x8).

                                     •  Dynamic ODT has a special use case: when DDR3 devices are architected for use in a

                                        single rank memory array, the ODT ball can be wired HIGH rather than routed. Refer

                                        to the Dynamic ODT Special Use Case section.

                                     •  A x16 device's DQ bus is comprised of two bytes. If only one of the bytes needs to be

                                        used, use the lower byte for data transfers and terminate the upper byte as noted:

                                        – Connect UDQS to ground via 1kȍ* resistor.

                                        – Connect UDQS# to VDD via 1kȍ* resistor.

                                        – Connect UDM to VDD via 1kȍ* resistor.

                                        – Connect DQ[15:8] individually to either VSS, VDD, or VREF via 1k ȍ resistors,* or

                                        float DQ[15:8].

                                        *If ODT is used, 1kȍ resistor should be changed to 4x that of the selected ODT.

09005aef85741711                                         15  Micron Technology, Inc. reserves the right to change products or specifications without notice.

2Gb_auto_DDR3L.pdf - Rev. C 3/18 EN                                                       © 2014 Micron Technology, Inc. All rights reserved.
                                                                                                                                                         2Gb: x8, x16 Automotive DDR3L SDRAM

                                                                                                                                                                                               Functional Block Diagrams

Functional                                   Block Diagrams

                                                           DDR3 SDRAM is a high-speed, CMOS dynamic random access memory. It is internally

                                                           configured as an 8-bank DRAM.

Figure         3:  256 Meg                   x  8 Functional Block Diagram

         ODT                                                                                                                                                                                   ODT

                                                                                                                                                                                               control

     ZQ                                                                                   ZQ CAL                      To ODT/output drivers

RZQ  RESET#

         CKE                        Control     ZQCL, ZQCS

VSSQ                                logic

         A12

     CK, CK#                                                                                                                                                                                                          VDDQ/2

                                                           BC4 (burst  chop)

         CS#                                                                                                                                                                                                          RTT,nom  RTT(WR)

                   Command  decode                                                                                                            Bank    7           Columns 0, 1,  and  2

         RAS#                                              OTF                                               Bank    7                        Bank 6                                                  CK, CK#

                                                                                                             Bank 6                       Bank 5                                                                 SW1           SW2

         CAS#                                                                                             Bank 5                        Bank 4

         WE#                                                                                         Bank 4                           Bank 3

                                                                                                     Bank 3                 Bank 2                                                                      DLL

                                                                                                  Bank 2                    Bank 1                                                                                                       (1   ..  .  8)

                                                Refresh                                   Bank 1                                                                                                                               DQ8

                            Mode registers      counter    15                                                                                                     READ

                                                                          Row-  15        Bank 0                            Bank 0                            64  FIFO                   8                                                               TDQS#

                                                                       address            row-                              Memory                                and                                            DQ[7:0]

                                    18                                    MUX             address    32,768                 array                                 data                                  Read                                             DQ[7:0]

                                                                                          latch                       (32,768 x 128 x 64)                         MUX                                   drivers  DQS, DQS#

                                                15                                        and

                                                                                          decoder

                                                                                                                                                                                                                      VDDQ/2

                                                                                                                        Sense amplifiers                 64

                                                                                                                                                                                                        BC4           RTT,nom  RTT(WR)

                                                                                                                            8,192                        BC4

                                                                                                                                                         OTF                                                     SW1                SW2

                                                                       3                                                    I/O gating

                                                                                                                        DM mask logic                                                                                                    (1,  2)         DQS/DQS#

                                                                                Bank

     A[14:0]   18  Address                                                      control

     BA[2:0]       register                                                     logic

                                                        3                                                                                                                                                             VDDQ/2

                                                                                                                            (128                                                               Write

                                                                                                                            x64)                              64                         8     drivers

                                                                                                                                                                  Data                         and                    RTT,nom  RTT(WR)

                                                                                                                                                                  interface              Data  input

                                                                                                                            Column                                                             logic             SW1                SW2

                                                                                                                            decoder

                                                                                Column-           7                                                                                                                                                      DM/TDQS

                                                    10                          address                                                                                                                                                                  (shared pin)

                                                                                counter/          3

                                                                                latch                        Columns    0,  1, and 2

                                                                                                                                                                  CK, CK#                      Column 2

                                                                                                                                                                                               (select upper or

                                                                                                                                                                                         lower nibble for BC4)

09005aef85741711                                                                                                                                16                Micron Technology, Inc. reserves the right to change products or specifications without notice.

2Gb_auto_DDR3L.pdf - Rev. C 3/18 EN                                                                                                                                                                              © 2014 Micron Technology, Inc. All rights reserved.
                                                                                                                                                     2Gb:      x8, x16 Automotive DDR3L SDRAM

                                                                                                                                                                                         Functional Block Diagrams

Figure        4:  128 Meg                   x  16 Functional Block Diagram

         ODT                                                                                                                                                                             ODT

                                                                                                                                                                                         control

     ZQ                                                                               ZQ CAL                      To ODT/output drivers

RZQ  RESET#

         CKE                       Control     ZQCL, ZQCS

                                   logic

VSSQ     A12

     CK, CK#                                                                                                                                                                                                          VDDQ/2

                                                       BC4 (burst  chop)

         CS#                                                                                                                                                                                                          RTT,nom  RTT(WR)

                  Command  decode                                                                                                         Bank    7            Column 0, 1,  and  2

      RAS#                                             OTF                                               Bank    7                        Bank 6                                                CK, CK#

                                                                                                         Bank 6                       Bank 5                                                                SW1                SW2

      CAS#                                                                                            Bank 5                        Bank 4

         WE#                                                                                     Bank 4                           Bank 3

                                                                                                 Bank 3                 Bank 2                                                                     DLL

                                                                                              Bank 2                    Bank 1                                                                                                          (1      .  ..  16)

                                               Refresh                                Bank 1

                           Mode registers      counter      13                                                                                                 READ

                                                                      Row-  14        Bank 0                            Bank 0                            128  FIFO                  16

                                                                   address            row-                              memory                                 and                                          DQ[15:0]

                                   17                                 MUX             address    16,384                 array                                  data                               READ                                                      DQ[15:0]

                                                                                      latch                      (16,384 x 128 x 128)                          MUX                                drivers   LDQS, LDQS#, UDQS, UDQS#

                                               14                                     and

                                                                                      decoder

                                                                                                                                                                                                                      VDDQ/2

                                                                                                                    Sense amplifiers

                                                                                                                                                     128                                           BC4                RTT,nom  RTT(WR)

                                                                                                                        16,384

                                                                                                                                                     BC4                                                    SW1                SW2

                                                                                                                                                     OTF                                                                                                    LDQS, LDQS#

                                                                   3                                                    I/O gating

                                                                                                                    DM mask logic                                                                                                                           UDQS, UDQS#

     A[13:0]                                                                Bank                                                                                                                                                        (1 . . .   4)

              17  Address                                                   control

     BA[2:0]      register                                                  logic

                                                       3                                                                                                                                                              VDDQ/2

                                                                                                                        (128

                                                                                                                        x128)                             128                            WRITE

                                                                                                                                                               Data                  16  drivers                      RTT,nom  RTT(WR)

                                                                                                                                                               interface                 and

                                                                                                                        Column                                                    Data   input              SW1                SW2

                                                                                                                        decoder                                                          logic

                                                                            Column-           7                                                                                                                                                             LDM/UDM

                                                   10                       address                                                                                                                                                     (1, 2)

                                                                            counter/          3

                                                                            latch                        Columns    0,  1, and 2

                                                                                                                                                               CK, CK#                   Column 2

                                                                                                                                                                                         (select upper or

                                                                                                                                                                                     lower nibble for BC4)

09005aef85741711                                                                                                                            17                 Micron Technology, Inc. reserves the right to change products or specifications without notice.

2Gb_auto_DDR3L.pdf - Rev. C 3/18 EN                                                                                                                                                                         © 2014 Micron Technology, Inc. All rights reserved.
                                                                                   2Gb: x8, x16 Automotive DDR3L SDRAM

                                                                                      Ball Assignments and Descriptions

Ball Assignments and Descriptions

Figure  5:        78-Ball            FBGA –  x8 Ball Assignments (Top View)

                                                 1   2       3             4       5  6  7         8        9

                                     A

                                             VSS     VDD     NC                          NF/TDQS#  VSS      VDD

                                     B

                                             VSS     VSSQ    DQ0                         DM/TDQS   VSSQ     VDDQ

                                     C

                                             VDDQ    DQ2     DQS                         DQ1       DQ3      VSSQ

                                     D

                                             VSSQ    DQ6     DQS#                        VDD       VSS      VSSQ

                                     E

                                             VREFDQ  VDDQ    DQ4                         DQ7       DQ5      VDDQ

                                     F

                                             NC      VSS     RAS#                        CK        VSS      NC

                                     G

                                             ODT     VDD     CAS#                        CK#       VDD      CKE

                                     H

                                             NC      CS#     WE#                         A10/AP    ZQ       NC

                                     J

                                             VSS     BA0     BA2                         A15       VREFCA   VSS

                                     K

                                             VDD     A3      A0                          A12/BC#   BA1      VDD

                                     L

                                             VSS     A5      A2                          A1        A4       VSS

                                     M

                                             VDD     A7      A9                          A11       A6       VDD

                                     N

                                             VSS     RESET#  A13                         A14       A8       VSS

                                     Note:   1.  A slash defines a selectable  function—selectable between  NF or  TDQS#  via  MRS  (symbols

                                                 are defined in Table 3).

09005aef85741711                                                               18     Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                             2Gb: x8, x16 Automotive DDR3L SDRAM

                                                                                            Ball Assignments and Descriptions

Figure  6:        96-Ball            FBGA –  x16 Ball Assignments (Top View)

                                                 1     2       3      4      5              6  7        8         9

                                     A                                                                  VDDQ

                                                 VDDQ  DQ13    DQ15                            DQ12               VSS

                                     B           VSSQ

                                                       VDD     VSS                             UDQS#    DQ14      VSSQ

                                     C

                                                 VDDQ  DQ11    DQ9                             UDQS     DQ10      VDDQ

                                     D

                                                 VSSQ  VDDQ    UDM                             DQ8      VSSQ      VDD

                                     E

                                                 VSS   VSSQ    DQ0                             LDM      VSSQ      VDDQ

                                     F

                                                 VDDQ  DQ2     LDQS                            DQ1      DQ3       VSSQ

                                     G

                                                 VSSQ  DQ6     LDQS#                           VDD      VSS       VSSQ

                                     H

                                             VREFDQ    VDDQ    DQ4                             DQ7      DQ5       VDDQ

                                     J

                                                 NC    VSS     RAS#                            CK       VSS       NC

                                     K

                                                 ODT   VDD     CAS#                            CK#      VDD       CKE

                                     L

                                                 NC    CS#     WE#                             A10/AP   ZQ        NC

                                     M

                                                 VSS   BA0     BA2                             NC       VREFCA    VSS

                                     N

                                                 VDD   A3      A0                              A12/BC#  BA1       VDD

                                     P

                                                 VSS   A5      A2                              A1       A4        VSS

                                     R

                                                 VDD   A7      A9                              A11      A6        VDD

                                     T

                                                 VSS   RESET#  A13                             NC       A8        VSS

                                     Notes:  1.  Ball descriptions listed in Table 4 (page     22) are listed as  “x16.”

                                             2.  A slash defines a selectable function.

09005aef85741711                                                         19              Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                   2Gb: x8, x16 Automotive DDR3L SDRAM

                                                                                   Ball Assignments and Descriptions

Table 3: 78-Ball  FBGA – x8                 Ball Descriptions

Symbol                               Type   Description

A[14:13],                            Input  Address inputs: Provide the row address for ACTIVATE commands, and the column ad-

A12/BC#, A11,                               dress and auto precharge bit (A10) for READ/WRITE commands, to select one location out

A10/AP,                                     of the memory array in the respective bank. A10 sampled during a PRECHARGE com-

A[9:0]                                      mand determines whether the PRECHARGE applies to one bank (A10 LOW, bank selected

                                            by BA[2:0]) or all banks (A10 HIGH). The address inputs also provide the op-code during a

                                            LOAD MODE command. Address inputs are referenced to VREFCA. A12/BC#: When enabled

                                            in the mode register (MR), A12 is sampled during READ and WRITE commands to deter-

                                            mine whether burst chop (on-the-fly) will be performed (HIGH = BL8 or no burst chop,

                                            LOW = BC4 burst chop). See Truth Table - Command.

BA[2:0]                              Input  Bank address inputs: BA[2:0] define the bank to which an ACTIVATE, READ, WRITE, or

                                            PRECHARGE command is being applied. BA[2:0] define which mode register (MR0, MR1,

                                            MR2, or MR3) is loaded during the LOAD MODE command. BA[2:0] are referenced to

                                            VREFCA.

CK, CK#                              Input  Clock: CK and CK# are differential clock inputs. All address and control input signals are

                                            sampled on the crossing of the positive edge of CK and the negative edge of CK#. Out-

                                            put data strobe (DQS, DQS#) is referenced to the crossings of CK and CK#.

CKE                                  Input  Clock enable: CKE enables (registered HIGH) and disables (registered LOW) internal cir-

                                            cuitry and clocks on the DRAM. The specific circuitry that is enabled/disabled is depend-

                                            ent upon the DDR3 SDRAM configuration and operating mode. Taking CKE LOW pro-

                                            vides PRECHARGE power-down and SELF REFRESH operations (all banks idle) or active

                                            power-down (row active in any bank). CKE is synchronous for power-down entry and exit

                                            and for self refresh entry. CKE is asynchronous for self refresh exit. Input buffers (exclud-

                                            ing CK, CK#, CKE, RESET#, and ODT) are disabled during power-down. Input buffers (ex-

                                            cluding CKE and RESET#) are disabled during SELF REFRESH. CKE is referenced to

                                            VREFCA.

CS#                                  Input  Chip select: CS# enables (registered LOW) and disables (registered HIGH) the command

                                            decoder. All commands are masked when CS# is registered HIGH. CS# provides for exter-

                                            nal rank selection on systems with multiple ranks. CS# is considered part of the command

                                            code. CS# is referenced to VREFCA.

DM                                   Input  Input data mask: DM is an input mask signal for write data. Input data is masked when

                                            DM is sampled HIGH along with the input data during a write access. Although the DM

                                            ball is input-only, the DM loading is designed to match that of the DQ and DQS balls. DM

                                            is referenced to VREFDQ. DM has an optional use as TDQS on the x8 device.

ODT                                  Input  On-die termination: ODT enables (registered HIGH) and disables (registered LOW) ter-

                                            mination resistance internal to the DDR3 SDRAM. When enabled in normal operation,

                                            ODT is only applied to each of the following balls: DQ[7:0], DQS, DQS#, and DM for the

                                            x8. The ODT input is ignored if disabled via the LOAD MODE command. ODT is refer-

                                            enced to VREFCA.

RAS#, CAS#, WE#                      Input  Command inputs: RAS#, CAS#, and WE# (along with CS#) define the command being

                                            entered and are referenced to VREFCA.

RESET#                               Input  Reset: RESET# is an active LOW CMOS input referenced to VSS. The RESET# input receiver

                                            is a CMOS input defined as a rail-to-rail signal with DC HIGH ≥ 0.8 × VDDQ and DC LOW ≤

                                            0.2 × VDDQ. RESET# assertion and deassertion are asynchronous.

DQ[7:0]                              I/O    Data input/output: Bidirectional data bus for the x8 configuration. DQ[7:0] are refer-

                                            enced to VREFDQ.

09005aef85741711                                               20                  Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                   2Gb: x8, x16 Automotive DDR3L SDRAM

                                                                                             Ball Assignments and Descriptions

Table 3: 78-Ball  FBGA – x8                     Ball Descriptions (Continued)

Symbol                               Type       Description

DQS, DQS#                            I/O        Data strobe: Output with read data. Edge-aligned with read data. Input with write da-

                                                ta. Center-aligned to write data.

TDQS, TDQS#                          I/O        Termination data strobe: Applies to the x8 configuration only. When TDQS is enabled,

                                                DM is disabled, and the TDQS and TDQS# balls provide termination resistance.

VDD                                  Supply     Power supply: 1.35V, 1.283–1.45V operational; compatible to 1.5V operation.

VDDQ                                 Supply     DQ power supply: 1.35V, 1.283–1.45V operational; compatible with 1.5V operation.

VREFCA                               Supply     Reference voltage for control, command, and address: VREFCA must be maintained

                                                at all times (including self refresh) for proper device operation.

VREFDQ                               Supply     Reference voltage for data: VREFDQ must be maintained at all times (including self re-

                                                fresh) for proper device operation.

VSS                                  Supply     Ground.

VSSQ                                 Supply     DQ ground: Isolated on the device for improved noise immunity.

ZQ                                   Reference  External reference ball for output drive calibration: This ball is tied to an external

                                                240Ω resistor (RZQ), which is tied to VSSQ.

NC                                   –          No connect: These balls should be left unconnected (the ball has no connection to the

                                                DRAM or to other balls).

NF                                   –          No function: When configured as a x8 device, these balls are defined as TDQS#, DQ[7:4].

09005aef85741711                                                          21         Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                   Ball Assignments and Descriptions

Table 4: 96-Ball  FBGA – x16 Ball Descriptions

Symbol                               Type   Description

A13, A12/BC#,                        Input  Address inputs: Provide the row address for ACTIVATE commands, and the column ad-

A11, A10/AP,                                dress and auto precharge bit (A10) for READ/WRITE commands, to select one location out

A[9:0]                                      of the memory array in the respective bank. A10 sampled during a PRECHARGE com-

                                            mand determines whether the PRECHARGE applies to one bank (A10 LOW, bank selected

                                            by BA[2:0]) or all banks (A10 HIGH). The address inputs also provide the op-code during a

                                            LOAD MODE command. Address inputs are referenced to VREFCA. A12/BC#: When enabled

                                            in the mode register (MR), A12 is sampled during READ and WRITE commands to deter-

                                            mine whether burst chop (on-the-fly) will be performed (HIGH = BL8 or no burst chop,

                                            LOW = BC4 burst chop). See Truth Table - Command.

BA[2:0]                              Input  Bank address inputs: BA[2:0] define the bank to which an ACTIVATE, READ, WRITE, or

                                            PRECHARGE command is being applied. BA[2:0] define which mode register (MR0, MR1,

                                            MR2, or MR3) is loaded during the LOAD MODE command. BA[2:0] are referenced to

                                            VREFCA.

CK, CK#                              Input  Clock: CK and CK# are differential clock inputs. All address and control input signals are

                                            sampled on the crossing of the positive edge of CK and the negative edge of CK#. Out-

                                            put data strobe (LDQS, LDQS#, UDQS, UDQS#) is referenced to the crossings of CK and

                                            CK#.

CKE                                  Input  Clock enable: CKE enables (registered HIGH) and disables (registered LOW) internal cir-

                                            cuitry and clocks on the DRAM. The specific circuitry that is enabled/disabled is depend-

                                            ent upon the DDR3 SDRAM configuration and operating mode. Taking CKE LOW pro-

                                            vides PRECHARGE power-down and SELF REFRESH operations (all banks idle) or active

                                            power-down (row active in any bank). CKE is synchronous for power-down entry and exit

                                            and for self refresh entry. CKE is asynchronous for self refresh exit. Input buffers (exclud-

                                            ing CK, CK#, CKE, RESET#, and ODT) are disabled during power-down. Input buffers (ex-

                                            cluding CKE and RESET#) are disabled during SELF REFRESH. CKE is referenced to

                                            VREFCA.

CS#                                  Input  Chip select: CS# enables (registered LOW) and disables (registered HIGH) the command

                                            decoder. All commands are masked when CS# is registered HIGH. CS# provides for exter-

                                            nal rank selection on systems with multiple ranks. CS# is considered part of the command

                                            code. CS# is referenced to VREFCA.

LDM                                  Input  Input data mask: LDM is a lower-byte, input mask signal for write data. Lower-byte in-

                                            put data is masked when LDM is sampled HIGH along with the input data during a write

                                            access. Although the LDM ball is input-only, the LDM loading is designed to match that

                                            of the DQ and LDQS balls. LDM is referenced to VREFDQ.

ODT                                  Input  On-die termination: ODT enables (registered HIGH) and disables (registered LOW) ter-

                                            mination resistance internal to the DDR3 SDRAM. When enabled in normal operation,

                                            ODT is only applied to each of the following balls: DQ[15:0], LDQS, LDQS#, UDQS,

                                            UDQS#, LDM, and UDM for the x16; DQ0[7:0], DQS, DQS#, DM/TDQS, and NF/TDQS#

                                            (when TDQS is enabled) for the x8. The ODT input is ignored if disabled via the LOAD

                                            MODE command. ODT is referenced to VREFCA.

RAS#, CAS#, WE#                      Input  Command inputs: RAS#, CAS#, and WE# (along with CS#) define the command being

                                            entered and are referenced to VREFCA.

RESET#                               Input  Reset: RESET# is an active LOW CMOS input referenced to VSS. The RESET# input receiver

                                            is a CMOS input defined as a rail-to-rail signal with DC HIGH ≥ 0.8 × VDDQ and DC LOW ≤

                                            0.2 × VDDQ. RESET# assertion and deassertion are asynchronous.

09005aef85741711                                         22                        Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                              2Gb: x8, x16 Automotive DDR3L SDRAM

                                                                                             Ball Assignments and Descriptions

Table 4: 96-Ball  FBGA – x16 Ball Descriptions (Continued)

Symbol                               Type       Description

UDM                                  Input      Input data mask: UDM is an upper-byte, input mask signal for write data. Upper-byte

                                                input data is masked when UDM is sampled HIGH along with the input data during a

                                                write access. Although the UDM ball is input-only, the UDM loading is designed to match

                                                that of the DQ and UDQS balls. UDM is referenced to VREFDQ.

DQ[7:0]                              I/O        Data input/output: Lower byte of bidirectional data bus for the x16 configuration.

                                                DQ[7:0] are referenced to VREFDQ.

DQ[15:8]                             I/O        Data input/output: Upper byte of bidirectional data bus for the x16 configuration.

                                                DQ[15:8] are referenced to VREFDQ.

LDQS, LDQS#                          I/O        Lower byte data strobe: Output with read data. Edge-aligned with read data. Input

                                                with write data. LDQS is center-aligned to write data.

UDQS, UDQS#                          I/O        Upper byte data strobe: Output with read data. Edge-aligned with read data. Input

                                                with write data. UDQS is center-aligned to write data.

VDD                                  Supply     Power supply: 1.35V, 1.283–1.45V operational; compatible to 1.5V operation.

VDDQ                                 Supply     DQ power supply: 1.35V, 1.283–1.45V operational; compatible with 1.5V operation.

VREFCA                               Supply     Reference voltage for control, command, and address: VREFCA must be maintained

                                                at all times (including self refresh) for proper device operation.

VREFDQ                               Supply     Reference voltage for data: VREFDQ must be maintained at all times (including self re-

                                                fresh) for proper device operation.

VSS                                  Supply     Ground.

VSSQ                                 Supply     DQ ground: Isolated on the device for improved noise immunity.

ZQ                                   Reference  External reference ball for output drive calibration: This ball is tied to an external

                                                240Ω resistor (RZQ), which is tied to VSSQ.

NC                                   –          No connect: These balls should be left unconnected (the ball has no connection to the

                                                DRAM or to other balls).

09005aef85741711                                                          23         Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                 2Gb: x8, x16 Automotive DDR3L SDRAM

                                                                                                                   Package Dimensions

Package Dimensions

Figure 7: 78-Ball FBGA – x8 (DA)

                  0.155

                                                                                                Seating plane

                                                       1.8 CTR               A                  0.12  A

78X Ø0.45                                       Nonconductive

Dimensions apply                                       overmold

to solder balls post-

reflow on Ø0.35 SMD                                                          Ball A1 ID                            Ball A1 ID

ball pads.                           9       8      7            3  2  1

                                                                          A

                                                                          B

                                                                          C

                                                                          D

                                                                          E

10.5 ±0.1                                                                 F

9.6 CTR                                                                   G

                                                                          H

                                                                          J

                                                                          K

                                                                          L

                  0.8 TYP                                                 M

                                                                          N

                                                       0.8 TYP                                        1.1 ±0.1

                                                       6.4 CTR                                        0.25 MIN

                                                       8 ±0.1

                                     Notes:     1.     All dimensions are in millimeters.

                                                2.     Solder ball material: SAC305 (96.5% Sn,  3%  Ag, 0.5% Cu).

09005aef85741711                                                             24            Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                               2Gb: x8, x16 Automotive DDR3L SDRAM

                                                                                                                Package Dimensions

Figure 8: 96-Ball                    FBGA  –  x16 (JT)

                  0.155

                                                                                          Seating plane

                                                     1.8 CTR               A              0.12  A

                                                 Nonconductive

                                                     overmold

96X Ø0.45

Dimensions apply

to solder balls post-                                                         Ball A1 ID                        Ball A1 ID

reflow on Ø0.35

SMD ball pads.                       9  8     7                3  2  1

                                                                        A

                                                                        B

                                                                        C

                                                                        D

                                                                        E

                                                                        F

14 ±0.1

                                                                        G

12 CTR                                                                  H

                                                                        J

                                                                        K

                                                                        L

                                                                        M

                                                                        N

                                                                        P

                                                                        R

                  0.8 TYP

                                                                        T

                                                 0.8 TYP                                        1.1 ±0.1

                                                     6.4 CTR                              0.25 MIN

                                                     8 ±0.1

                                     Notes:      1.  All dimensions are in millimeters.

                                                 2.  Solder ball material: SAC305 (96.5% Sn, 3% Ag, 0.5%  Cu).

09005aef85741711                                                           25             Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                              Electrical Specifications

Electrical Specifications

Absolute Ratings

                                             Stresses greater than those listed may cause permanent damage to the device. This is a

                                             stress rating only, and functional operation of the device at these or any other condi-

                                             tions outside those indicated in the operational sections of this specification is not im-

                                             plied. Exposure to absolute maximum rating conditions for extended periods may ad-

                                             versely affect reliability.

Table 5: Absolute Maximum Ratings

Symbol                                           Parameter                    Min   Max    Unit                                       Notes

VDD               VDD supply voltage relative to VSS                          –0.4  1.975  V                                             1

VDDQ              VDD supply voltage relative to VSSQ                         –0.4  1.975  V

VIN, VOUT         Voltage on any pin relative to VSS                          –0.4  1.975  V

TC                Operating case temperature – Industrial                     –40   95     °C                                         2, 3

                  Operating case temperature – Automotive                     –40   105    °C                                         2, 3

                  Operating case temperature – Ultra-Hlgh                     –40   125    °C                                         2, 3

TSTG              Storage temperature                                         –55   150    °C

                                     Notes:  1.  VDD and VDDQ must be within 300mV of each other at all times, and VREF must not be

                                                 greater than 0.6 × VDDQ. When VDD and VDDQ are <500mV, VREF can be ≤300mV.

                                             2.  MAX operating case temperature. TC is measured in the center of the package.

                                             3.  Device functionality is not guaranteed if the DRAM device exceeds the maximum TC dur-

                                                 ing operation.

09005aef85741711                                                          26  Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                                                   Electrical Specifications

Input/Output Capacitance

Table 6: DDR3L Input/Output Capacitance

Note 1 applies to the entire table;              gray-shaded  cells are DDR3L unique values; all other values are the same         for both

DDR3L and DDR3

                                                              DDR3L-106           DDR3L-133          DDR3L-160      DDR3L-186

Capacitance                          Sym-        DDR3L-800               6                  3              0              6

Parameters                           bol         Min   Max         Min      Max       Min      Max   Min      Max   Min      Max   Unit      Notes

CK and CK#                           CCK         0.8   1.6         0.8      1.6       0.8      1.4   0.8      1.4   0.8      1.3   pF

ΔC: CK to CK#                        CDCK        0.0   0.15        0.0      0.15      0.0      0.15  0.0      0.15  0.0      0.15  pF

Single-end I/O: DQ,                  CIO         1.4   2.5         1.4      2.5       1.4      2.3   1.4      2.2   1.4      2.1   pF        2

DM

Differential I/O: DQS,               CIO         1.4   2.5         1.4      2.5       1.4      2.3   1.4      2.2   1.4      2.1   pF        3

DQS#, TDQS, TDQS#

ΔC: DQS to DQS#,                     CDDQS       0.0   0.2         0.0      0.2       0.0      0.15  0.0      0.15  0.0      0.15  pF        3

TDQS, TDQS#

ΔC: DQ to DQS                        CDIO        –0.5  0.3         –0.5     0.3       –0.5     0.3   –0.5     0.3   -0.5     0.3   pF        4

Inputs (CTRL, CMD,                   CI          0.75  1.3         0.75     1.3       0.75     1.3   0.75     1.2   0.75     1.2   pF        5

ADDR)

ΔC: CTRL to CK                       CDI_CTRL    –0.5  0.3         –0.5     0.3       –0.4     0.2   –0.4     0.2   -0.4     0.2   pF        6

ΔC: CMD_ADDR to CK                   CDI_CMD     –0.5  0.5         –0.5     0.5       –0.4     0.4   –0.4     0.4   -0.4     0.4   pF        7

                                     _ADDR

ZQ pin capacitance                   CZQ         –     3.0         –        3.0       –        3.0   –        3.0   -        3.0   pF

Reset pin capacitance                CRE         –     3.0         –        3.0       –        3.0   –        3.0   -        3.0   pF

                                     Notes:  1.  VDD = 1.35V (1.283–1.45V), VDDQ = VDD, VREF = VSS, f = 100 MHz, TC = 25°C. VOUT(DC) = 0.5

                                                 × VDDQ, VOUT = 0.1V (peak-to-peak).

                                             2.  DM input is grouped with I/O pins, reflecting the fact that they are matched in loading.

                                             3.  Includes TDQS, TDQS#. CDDQS is for DQS vs. DQS# and TDQS vs. TDQS# separately.

                                             4.  CDIO = CIO(DQ) - 0.5 × (CIO(DQS) + CIO(DQS#)).

                                             5.  Excludes CK, CK#; CTRL = ODT, CS#, and CKE; CMD = RAS#, CAS#, and WE#; ADDR =

                                                 A[n:0], BA[2:0].

                                             6.  CDI_CTRL = CI(CTRL) - 0.5 × (CCK(CK) + CCK(CK#)).

                                             7.  CDI_CMD_ADDR = CI(CMD_ADDR) - 0.5 × (CCK(CK) + CCK(CK#)).

09005aef85741711                                                                  27           Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                 2Gb: x8, x16 Automotive DDR3L SDRAM

                                                                                                      Thermal Characteristics

Thermal           Characteristics

                                             Table 7: Thermal Characteristics

                                             Parameter/Condition                         Value                 Unit  Symbol        Notes

                                             Operating case temperature –                –40 to +95            °C    TC      1, 2, 3, 4

                                             Industrial

                                             Operating case temperature –                –40 to +105           °C    TC      1, 2, 3, 4

                                             Automotive

                                             Operating case temperature –                –40 to +125           °C    TC      1, 2, 3, 4,

                                             Ultra-high                                                                                6

                                             Junction-to-case (TOP)        96-ball (JT)  6.5                   °C/W  ΘJC               5

                                                                           78-ball (DA)  6.5

                                     Notes:  1.  Maximum operating case temperature. TC is measured in the center of the package.

                                             2.  A thermal solution must be designed to ensure the DRAM device does not exceed TC

                                                 MAX during operation.

                                             3.  Device functionality is not guaranteed if the DRAM device exceeds TC MAX during oper-

                                                 ation.

                                             4.  When TC > +85C, the refresh rate must be increased to 2X, when TC > +105C, the refresh

                                                 rate must be increased to 4X and when TC > +115C, the refresh rate must be increased

                                                 to 8X. The use of SRT or ASR (if available) must be enabled.

                                             5.  Thermal resistance data is based on a number of samples from multiple lots and should

                                                 be viewed as a typical number.

                                             6.  Ultra-high temperature use based on automotive usage model. Contact Micron sales

                                                 representative if you have questions.

09005aef85741711                                                           28            Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                         Thermal  Characteristics

Figure 9: Thermal                    Measurement Point

                                        (L/2)                             Tc test point

                                     L

                                                           (W/2)

                                                        W

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                                                         Electrical Specifications – IDD Specifications and Conditions

Electrical         Specifications – IDD Specifications and Conditions

                                                 Within the following IDD measurement tables, the following definitions and conditions

                                                 are used, unless stated otherwise:

                                                 •  LOW: VIN ” VIL(AC)max; HIGH: VIN • VIH(AC)min.

                                                 •  Midlevel: Inputs are VREF = VDD/2.

                                                 •  RON set to RZQ/7 (34ȍ).

                                                 •  RTT,nom set to RZQ/6 (40ȍ).

                                                 •  RTT(WR) set to RZQ/2 (120ȍ).

                                                 •  QOFF is enabled in MR1.

                                                 •  ODT is enabled in MR1 (RTT,nom) and MR2 (RTT(WR)).

                                                 •  TDQS is disabled in MR1.

                                                 •  External DQ/DQS/DM load resistor is 25ȍ to VDDQ/2.

                                                 •  Burst lengths are BL8 fixed.

                                                 •  AL equals 0 (except in IDD7).

                                                 •  IDD specifications are tested after the device is properly initialized.

                                                 •  Input slew rate is specified by AC parametric test conditions.

                                                 •  ASR is disabled.

                                                 •  Read burst type uses nibble sequential (MR0[3] = 0).

                                                 •  Loop patterns must be executed at least once before current measurements begin.

Table 8: DDR3L     Timing Parameters Used for                                IDD Measurements       – Clock Units

                                     DDR3L-800           DDR3L-1066                DDR3L-1333       DDR3L-1600               DDR3L-1866

IDD                                  -25E           -25  -187E        -187    -15E          -15     -125E        -125        -107

Parameter                            5-5-5       6-6-6   7-7-7        8-8-8   9-9-9     10-10-10    10-10-10  11-11-11       13-13-13    Unit

tCK (MIN) IDD                               2.5               1.875                    1.5                 1.25              1.07        ns

CL IDD                               5              6    7            8            9        10      10              11       13          CK

tRCD (MIN) IDD                       5              6    7            8            9        10      10              11       13          CK

tRC (MIN) IDD                        20             21   27           28          33        34      38              39       45          CK

tRAS (MIN) IDD                       15             15   20           20          24        24      28              28       32          CK

tRP (MIN)                            5              6    7            8            9        10      10              11       13          CK

tFAW       x4, x8                    16             16   20           20          20        20      24              24       26          CK

           x16                       20             20   27           27          30        30      32              32       33          CK

tRRD       x4, x8                    4              4    4            4            4        4       5               5        5           CK

IDD        x16                       4              4    6            6            5        5       6               6        6           CK

tRFC       1Gb                       44             44   59           59          74        74      88              88       103         CK

           2Gb                       64             64   86           86      107           107     128             128      150         CK

           4Gb                       104            104  139          139     174           174     208             208      243         CK

           8Gb                       140            140  187          187     234           234     280             280      328         CK

09005aef85741711                                                                   30       Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                        Electrical Specifications – IDD Specifications and Conditions

Table     9:           DDR3L       IDD0 Measurement Loop

CK, CK#   CKE          Sub-  Loop    Cycle  Number      Command     CS#  RAS#  CAS#  WE#     ODT  BA[2:0]  A[15:11]  A[10]  A[9:7]  A[6:3]  A[2:0]  Data

                                     0                  ACT         0    0     1     1       0    0        0         0      0       0       0       –

                                     1                  D           1    0     0     0       0    0        0         0      0       0       0       –

                                     2                  D           1    0     0     0       0    0        0         0      0       0       0       –

                                     3                  D#          1    1     1     1       0    0        0         0      0       0       0       –

                                     4                  D#          1    1     1     1       0    0        0         0      0       0       0       –

                                                                    Repeat cycles 1 through 4 until nRAS - 1; truncate if needed

                                     nRAS               PRE         0    0     1     0       0    0        0         0      0       0       0       –

                       0                                            Repeat cycles 1 through 4 until nRC - 1; truncate if needed

                                     nRC                ACT         0    0     1     1       0    0        0         0      0       F       0       –

                                     nRC + 1            D           1    0     0     0       0    0        0         0      0       F       0       –

Toggling  Static HIGH                nRC + 2            D           1    0     0     0       0    0        0         0      0       F       0       –

                                     nRC + 3            D#          1    1     1     1       0    0        0         0      0       F       0       –

                                     nRC + 4            D#          1    1     1     1       0    0        0         0      0       F       0       –

                                                        Repeat cycles nRC + 1 through nRC + 4 until nRC - 1 + nRAS -1; truncate if needed

                                   nRC + nRAS           PRE         0    0     1     0       0    0        0         0      0       F       0       –

                                                                 Repeat cycles nRC + 1 through nRC + 4 until 2 × RC - 1; truncate if needed

                       1             2 × nRC                                   Repeat sub-loop 0, use BA[2:0] = 1

                       2             4 × nRC                                   Repeat sub-loop 0, use BA[2:0] = 2

                       3             6 × nRC                                   Repeat sub-loop 0, use BA[2:0] = 3

                       4             8 × nRC                                   Repeat sub-loop 0, use BA[2:0] = 4

                       5             10 × nRC                                  Repeat sub-loop 0, use BA[2:0] = 5

                       6             12 × nRC                                  Repeat sub-loop 0, use BA[2:0] = 6

                       7             14 × nRC                                  Repeat sub-loop 0, use BA[2:0] = 7

                                     Notes:         1.  DQ, DQS, DQS# are midlevel.

                                                    2.  DM is LOW.

                                                    3.  Only selected bank (single) active.

09005aef85741711                                                               31            Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                     2Gb: x8, x16 Automotive DDR3L SDRAM

                                                        Electrical Specifications – IDD Specifications and Conditions

Table     10:          DDR3L IDD1 Measurement Loop

CK, CK#   CKE          Sub-Loop      Cycle  Number      Command     CS#  RAS#  CAS#  WE#     ODT  BA[2:0]  A[15:11]  A[10]  A[9:7]  A[6:3]  A[2:0]  Data2

                                     0                  ACT         0    0     1     1       0    0        0         0      0       0       0       –

                                     1                  D           1    0     0     0       0    0        0         0      0       0       0       –

                                     2                  D           1    0     0     0       0    0        0         0      0       0       0       –

                                     3                  D#          1    1     1     1       0    0        0         0      0       0       0       –

                                     4                  D#          1    1     1     1       0    0        0         0      0       0       0       –

                                                                    Repeat cycles 1 through 4 until nRCD - 1; truncate if needed

                                     nRCD               RD          0    1     0     1       0    0        0         0      0       0       0       00000000

                                                                    Repeat cycles 1 through 4 until nRAS - 1; truncate if needed

                                     nRAS               PRE         0    0     1     0       0    0        0         0      0       0       0       –

                       0                                            Repeat cycles 1 through 4 until nRC - 1; truncate if needed

                                     nRC                ACT         0    0     1     1       0    0        0         0      0       F       0       –

                                     nRC + 1            D           1    0     0     0       0    0        0         0      0       F       0       –

Toggling  Static HIGH                nRC + 2            D           1    0     0     0       0    0        0         0      0       F       0       –

                                     nRC + 3            D#          1    1     1     1       0    0        0         0      0       F       0       –

                                     nRC + 4            D#          1    1     1     1       0    0        0         0      0       F       0       –

                                                        Repeat cycles nRC + 1 through nRC + 4 until nRC + nRCD - 1; truncate if needed

                                 nRC + nRCD             RD          0    1     0     1       0    0        0         0      0       F       0       00110011

                                                        Repeat cycles nRC + 1 through nRC + 4 until nRC + nRAS - 1; truncate if needed

                                 nRC + nRAS             PRE         0    0     1     0       0    0        0         0      0       F       0       –

                                                                 Repeat cycle nRC + 1 through nRC + 4 until 2 × nRC - 1; truncate if needed

                       1             2 × nRC                                   Repeat sub-loop 0, use BA[2:0] = 1

                       2             4 × nRC                                   Repeat sub-loop 0, use BA[2:0] = 2

                       3             6 × nRC                                   Repeat sub-loop 0, use BA[2:0] = 3

                       4             8 × nRC                                   Repeat sub-loop 0, use BA[2:0] = 4

                       5             10 × nRC                                  Repeat sub-loop 0, use BA[2:0] = 5

                       6             12 × nRC                                  Repeat sub-loop 0, use BA[2:0] = 6

                       7             14 × nRC                                  Repeat sub-loop 0, use BA[2:0] = 7

                                     Notes:         1.  DQ, DQS, DQS# are midlevel unless driven as required by the RD command.

                                                    2.  DM is LOW.

                                                    3.  Burst sequence is driven on each DQ signal by the RD command.

                                                    4.  Only selected bank (single) active.

09005aef85741711                                                               32            Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                   2Gb: x8, x16 Automotive DDR3L SDRAM

                                                 Electrical Specifications – IDD Specifications and Conditions

Table 11: DDR3L IDD                  Measurement Conditions for Power-Down           Currents

                                             IDD2P0 Precharge  IDD2P1 Precharge      IDD2Q Precharge                   IDD3P Active

                                             Power-Down        Power-Down            Quiet                             Power-Down

Name                                 Current (Slow Exit)1      Current (Fast Exit)1  Standby Current                   Current

Timing pattern                                   N/A           N/A                   N/A                               N/A

CKE                                              LOW           LOW                   HIGH                              LOW

External clock                                   Toggling      Toggling              Toggling                          Toggling

tCK                                          tCK (MIN) IDD     tCK (MIN) IDD         tCK (MIN) IDD                     tCK (MIN) IDD

tRC                                              N/A           N/A                   N/A                               N/A

tRAS                                             N/A           N/A                   N/A                               N/A

tRCD                                             N/A           N/A                   N/A                               N/A

tRRD                                             N/A           N/A                   N/A                               N/A

tRC                                              N/A           N/A                   N/A                               N/A

CL                                               N/A           N/A                   N/A                               N/A

AL                                               N/A           N/A                   N/A                               N/A

CS#                                              HIGH          HIGH                  HIGH                              HIGH

Command inputs                                   LOW           LOW                   LOW                               LOW

Row/column addr                                  LOW           LOW                   LOW                               LOW

Bank addresses                                   LOW           LOW                   LOW                               LOW

DM                                               LOW           LOW                   LOW                               LOW

Data I/O                                         Midlevel      Midlevel              Midlevel                          Midlevel

Output buffer DQ,  DQS                           Enabled       Enabled               Enabled                           Enabled

ODT2                                             Enabled, off  Enabled, off          Enabled, off                      Enabled, off

Burst length                                     8                 8                                       8           8

Active banks                                     None          None                  None                              All

Idle banks                                       All           All                   All                               None

Special notes                                    N/A           N/A                   N/A                               N/A

                                     Notes:  1.  MR0[12] defines DLL on/off behavior during precharge power-down only; DLL on (fast

                                                 exit, MR0[12] = 1) and DLL off (slow exit, MR0[12] = 0).

                                             2.  “Enabled, off” means the MR bits are enabled, but the signal is LOW.

09005aef85741711                                               33             Micron Technology, Inc. reserves the right to change products or specifications without notice.

2Gb_auto_DDR3L.pdf - Rev. C 3/18 EN                                                                           © 2014 Micron Technology, Inc. All rights reserved.
                                                                                                     2Gb: x8, x16 Automotive DDR3L SDRAM

                                                                    Electrical Specifications – IDD Specifications and Conditions

Table 12: DDR3L IDD2N and IDD3N Measurement Loop

CK, CK#   CKE             Sub-Loop               Cycle  Number      Command     CS#    RAS#  CAS#    WE#  ODT       BA[2:0]  A[15:11]  A[10]     A[9:7]        A[6:3]  A[2:0]  Data

                                                 0                  D           1      0     0       0    0         0        0         0         0             0       0       –

                          0                      1                  D           1      0     0       0    0         0        0         0         0             0       0       –

                                                 2                  D#          1      1     1       1    0         0        0         0         0             F       0       –

                                                 3                  D#          1      1     1       1    0         0        0         0         0             F       0       –

Toggling  Static HIGH     1                      4–7                                         Repeat       sub-loop  0,       use BA[2:0]      =  1

                          2                      8–11                                        Repeat       sub-loop  0,       use BA[2:0]      =  2

                          3                      12–15                                       Repeat       sub-loop  0,       use BA[2:0]      =  3

                          4                      16–19                                       Repeat       sub-loop  0,       use BA[2:0]      =  4

                          5                      20–23                                       Repeat       sub-loop  0,       use BA[2:0]      =  5

                          6                      24–27                                       Repeat       sub-loop  0,       use BA[2:0]      =  6

                          7                      28–31                                       Repeat       sub-loop  0,       use BA[2:0]      =  7

                                                 Notes:         1.  DQ, DQS, DQS# are midlevel.

                                                                2.  DM is LOW.

                                                                3.  All banks closed during IDD2N; all banks open            during IDD3N.

Table     13:          DDR3L                 IDD2NT Measurement Loop

CK, CK#   CKE             Sub-Loop               Cycle  Number      Command     CS#    RAS#  CAS#    WE#  ODT       BA[2:0]  A[15:11]  A[10]     A[9:7]        A[6:3]  A[2:0]  Data

                                                 0                  D           1      0     0       0    0         0        0         0         0             0       0       –

                          0                      1                  D           1      0     0       0    0         0        0         0         0             0       0       –

                                                 2                  D#          1      1     1       1    0         0        0         0         0             F       0       –

                                                 3                  D#          1      1     1       1    0         0        0         0         0             F       0       –

Toggling  Static HIGH     1                      4–7                                         Repeat  sub-loop  0,  use       BA[2:0]   = 1;   ODT        =  0

                          2                      8–11                                        Repeat  sub-loop  0,  use       BA[2:0]   = 2;   ODT        =  1

                          3                      12–15                                       Repeat  sub-loop  0,  use       BA[2:0]   = 3;   ODT        =  1

                          4                      16–19                                       Repeat  sub-loop  0,  use       BA[2:0]   = 4;   ODT        =  0

                          5                      20–23                                       Repeat  sub-loop  0,  use       BA[2:0]   = 5;   ODT        =  0

                          6                      24–27                                       Repeat  sub-loop  0,  use       BA[2:0]   = 6;   ODT        =  1

                          7                      28–31                                       Repeat  sub-loop  0,  use       BA[2:0]   = 7;   ODT        =  1

                                                 Notes:         1.  DQ, DQS, DQS# are  midlevel.

                                                                2.  DM is LOW.

                                                                3.  All banks closed.

09005aef85741711                                                                             34           Micron Technology, Inc. reserves the right to change products or specifications without notice.

2Gb_auto_DDR3L.pdf     -  Rev.      C  3/18  EN                                                                                                     © 2014 Micron Technology, Inc. All rights reserved.
                                                                                     2Gb: x8, x16 Automotive DDR3L SDRAM

                                                        Electrical Specifications – IDD Specifications and Conditions

Table     14:          DDR3L         IDD4R Measurement Loop

CK, CK#   CKE          Sub-Loop      Cycle  Number      Command     CS#  RAS#  CAS#  WE#  ODT       BA[2:0]  A[15:11]  A[10]     A[9:7]  A[6:3]  A[2:0]  Data3

                                     0                  RD          0    1     0     1    0         0        0         0         0       0       0       00000000

                                     1                  D           1    0     0     0    0         0        0         0         0       0       0       –

                                     2                  D#          1    1     1     1    0         0        0         0         0       0       0       –

                       0             3                  D#          1    1     1     1    0         0        0         0         0       0       0       –

                                     4                  RD          0    1     0     1    0         0        0         0         0       F       0       00110011

                                     5                  D           1    0     0     0    0         0        0         0         0       F       0       –

Toggling  Static HIGH                6                  D#          1    1     1     1    0         0        0         0         0       F       0       –

                                     7                  D#          1    1     1     1    0         0        0         0         0       F       0       –

                       1             8–15                                      Repeat     sub-loop  0,       use BA[2:0]      =  1

                       2             16–23                                     Repeat     sub-loop  0,       use BA[2:0]      =  2

                       3             24–31                                     Repeat     sub-loop  0,       use BA[2:0]      =  3

                       4             32–39                                     Repeat     sub-loop  0,       use BA[2:0]      =  4

                       5             40–47                                     Repeat     sub-loop  0,       use BA[2:0]      =  5

                       6             48–55                                     Repeat     sub-loop  0,       use BA[2:0]      =  6

                       7             56–63                                     Repeat     sub-loop  0,       use BA[2:0]      =  7

                                     Notes:         1.  DQ, DQS, DQS# are midlevel when not driving in burst sequence.

                                                    2.  DM is LOW.

                                                    3.  Burst sequence is driven on each DQ signal by the RD command.

                                                    4.  All banks open.

09005aef85741711                                                               35         Micron Technology, Inc. reserves the right to change products or specifications without notice.

2Gb_auto_DDR3L.pdf - Rev. C 3/18 EN                                                                                                 © 2014 Micron Technology, Inc. All rights reserved.
                                                                                     2Gb: x8, x16 Automotive DDR3L SDRAM

                                                        Electrical Specifications – IDD Specifications and Conditions

Table     15:          DDR3L         IDD4W Measurement Loop

CK, CK#   CKE          Sub-Loop      Cycle  Number      Command     CS#  RAS#  CAS#  WE#  ODT       BA[2:0]  A[15:11]  A[10]     A[9:7]  A[6:3]  A[2:0]  Data3

                                     0                  WR          0    1     0     0    1         0        0         0         0       0       0       00000000

                                     1                  D           1    0     0     0    1         0        0         0         0       0       0       –

                                     2                  D#          1    1     1     1    1         0        0         0         0       0       0       –

                       0             3                  D#          1    1     1     1    1         0        0         0         0       0       0       –

                                     4                  WR          0    1     0     0    1         0        0         0         0       F       0       00110011

                                     5                  D           1    0     0     0    1         0        0         0         0       F       0       –

Toggling  Static HIGH                6                  D#          1    1     1     1    1         0        0         0         0       F       0       –

                                     7                  D#          1    1     1     1    1         0        0         0         0       F       0       –

                       1             8–15                                      Repeat     sub-loop  0,       use BA[2:0]      =  1

                       2             16–23                                     Repeat     sub-loop  0,       use BA[2:0]      =  2

                       3             24–31                                     Repeat     sub-loop  0,       use BA[2:0]      =  3

                       4             32–39                                     Repeat     sub-loop  0,       use BA[2:0]      =  4

                       5             40–47                                     Repeat     sub-loop  0,       use BA[2:0]      =  5

                       6             48–55                                     Repeat     sub-loop  0,       use BA[2:0]      =  6

                       7             56–63                                     Repeat     sub-loop  0,       use BA[2:0]      =  7

                                     Notes:         1.  DQ, DQS, DQS# are midlevel when not driving in burst sequence.

                                                    2.  DM is LOW.

                                                    3.  Burst sequence is driven on each DQ signal by the WR command.

                                                    4.  All banks open.

09005aef85741711                                                               36         Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                           2Gb: x8, x16 Automotive DDR3L SDRAM

                                                              Electrical Specifications – IDD Specifications and Conditions

Table     16:          DDR3L IDD5B Measurement Loop

CK, CK#   CKE          Sub-Loop      Cycle  Number            Command     CS#  RAS#  CAS#  WE#  ODT    BA[2:0]  A[15:11]  A[10]  A[9:7]  A[6:3]  A[2:0]  Data

                       0             0                        REF         0    0     0     1    0      0        0         0      0       0       0       –

                                     1                        D           1    0     0     0    0      0        0         0      0       0       0       –

                       1a            2                        D           1    0     0     0    0      0        0         0      0       0       0       –

                                     3                        D#          1    1     1     1    0      0        0         0      0       F       0       –

                                     4                        D#          1    1     1     1    0      0        0         0      0       F       0       –

Toggling  Static HIGH  1b            5–8                                             Repeat sub-loop   1a, use BA[2:0] = 1

                       1c            9–12                                            Repeat sub-loop   1a, use BA[2:0] = 2

                       1d            13–16                                           Repeat sub-loop   1a, use BA[2:0] = 3

                       1e            17–20                                           Repeat sub-loop   1a, use BA[2:0] = 4

                       1f            21–24                                           Repeat sub-loop   1a, use BA[2:0] = 5

                       1g            25–28                                           Repeat sub-loop   1a, use BA[2:0] = 6

                       1h            29–32                                           Repeat sub-loop   1a, use BA[2:0] = 7

                       2         33–nRFC            -  1               Repeat  sub-loop 1a through 1h  until nRFC - 1; truncate if               needed

                                     Notes:               1.  DQ, DQS, DQS# are midlevel.

                                                          2.  DM is LOW.

09005aef85741711                                                                     37         Micron Technology, Inc. reserves the right to change products or specifications without notice.

2Gb_auto_DDR3L.pdf - Rev. C 3/18 EN                                                                                                 © 2014 Micron Technology, Inc. All rights reserved.
                                                                             2Gb: x8, x16 Automotive DDR3L SDRAM

                                                 Electrical Specifications – IDD Specifications and Conditions

Table 17: DDR3L IDD                  Measurement Conditions for          IDD6, IDD6ET, and IDD8

                                             IDD6: Self Refresh Current      IDD6ET: Self Refresh Current

                                             Normal Temperature Range    Extended Temperature Range

IDD Test                                         TC = 0°C to +85°C           TC = 0°C to +95°C                IDD8: Reset2

CKE                                              LOW                         LOW                              Midlevel

External clock                               Off, CK and CK# = LOW           Off, CK and CK# = LOW            Midlevel

tCK                                              N/A                         N/A                              N/A

tRC                                              N/A                         N/A                              N/A

tRAS                                             N/A                         N/A                              N/A

tRCD                                             N/A                         N/A                              N/A

tRRD                                             N/A                         N/A                              N/A

tRC                                              N/A                         N/A                              N/A

CL                                               N/A                         N/A                              N/A

AL                                               N/A                         N/A                              N/A

CS#                                              Midlevel                    Midlevel                         Midlevel

Command inputs                                   Midlevel                    Midlevel                         Midlevel

Row/column addresses                             Midlevel                    Midlevel                         Midlevel

Bank addresses                                   Midlevel                    Midlevel                         Midlevel

Data I/O                                         Midlevel                    Midlevel                         Midlevel

Output buffer DQ, DQS                            Enabled                     Enabled                          Midlevel

ODT1                                             Enabled, midlevel           Enabled, midlevel                Midlevel

Burst length                                     N/A                         N/A                              N/A

Active banks                                     N/A                         N/A                              None

Idle banks                                       N/A                         N/A                              All

SRT                                              Disabled (normal)           Enabled (extended)               N/A

ASR                                              Disabled                    Disabled                         N/A

                                     Notes:  1.  “Enabled, midlevel” means the MR command is enabled, but the signal is midlevel.

                                             2.  During a cold boot RESET (initialization), current reading is valid after power is stable

                                                 and RESET has been LOW for 1ms; During a warm boot RESET (while operating), current

                                                 reading is valid after RESET has been LOW for 200ns + tRFC.

09005aef85741711                                                         38  Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                    2Gb: x8, x16 Automotive DDR3L SDRAM

                                                    Electrical       Specifications – IDD Specifications and Conditions

Table     18:          DDR3L IDD7 Measurement Loop

CK, CK#   CKE          Sub-Loop      Cycle  Number          Command  CS#  RAS#  CAS#  WE#  ODT  BA[2:0]  A[15:11]  A[10]  A[9:7]  A[6:3]  A[2:0]  Data3

                                     0                      ACT      0    0     1     1    0    0        0         0      0       0       0       –

                       0             1                      RDA      0    1     0     1    0    0        0         1      0       0       0       00000000

                                     2                      D        1    0     0     0    0    0        0         0      0       0       0       –

                                     3                                                Repeat cycle 2 until nRRD - 1

                                     nRRD                   ACT      0    0     1     1    0    1        0         0      0       F       0       –

                       1             nRRD + 1               RDA      0    1     0     1    0    1        0         1      0       F       0       00110011

                                     nRRD + 2               D        1    0     0     0    0    1        0         0      0       F       0       –

                                     nRRD + 3                                       Repeat cycle nRRD + 2 until 2 × nRRD - 1

                       2             2 × nRRD                                         Repeat sub-loop 0, use BA[2:0] = 2

                       3             3 × nRRD                                         Repeat sub-loop 1, use BA[2:0] = 3

                       4             4 × nRRD               D        1    0     0     0    0    3        0         0      0       F       0       –

                                     4 × nRRD + 1                               Repeat cycle 4 × nRRD until nFAW - 1, if needed

                       5             nFAW                                             Repeat sub-loop 0, use BA[2:0] = 4

                       6             nFAW + nRRD                                      Repeat sub-loop 1, use BA[2:0] = 5

Toggling  Static HIGH  7             nFAW + 2 × nRRD                                  Repeat sub-loop 0, use BA[2:0] = 6

                       8             nFAW + 3 × nRRD                                  Repeat sub-loop 1, use BA[2:0] = 7

                       9             nFAW + 4 × nRRD        D        1    0     0     0    0    7        0         0      0       F       0       –

                                    nFAW + 4 × nRRD + 1                   Repeat cycle nFAW + 4 × nRRD until 2 × nFAW - 1, if needed

                                     2 × nFAW               ACT      0    0     1     1    0    0        0         0      0       F       0       –

                       10            2 × nFAW + 1           RDA      0    1     0     1    0    0        0         1      0       F       0       00110011

                                     2 × nFAW + 2           D        1    0     0     0    0    0        0         0      0       F       0       –

                                     2 × nFAW + 3                         Repeat cycle 2 × nFAW + 2 until 2 × nFAW + nRRD - 1

                                     2 × nFAW + nRRD        ACT      0    0     1     1    0    1        0         0      0       0       0       –

                       11           2 × nFAW + nRRD + 1     RDA      0    1     0     1    0    1        0         1      0       0       0       00000000

                                    2 × nFAW + nRRD + 2     D        1    0     0     0    0    1        0         0      0       0       0       –

                                    2 × nFAW + nRRD + 3              Repeat cycle 2 × nFAW + nRRD + 2 until 2 × nFAW + 2 × nRRD - 1

                       12           2 × nFAW + 2 × nRRD                               Repeat sub-loop 10, use BA[2:0] = 2

                       13           2 × nFAW + 3 × nRRD                               Repeat sub-loop 11, use BA[2:0] = 3

                       14           2 × nFAW + 4 × nRRD     D        1    0     0     0    0    3        0         0      0       0       0       –

                                 2  × nFAW + 4 × nRRD +  1           Repeat cycle 2 × nFAW + 4 × nRRD until 3 × nFAW - 1, if needed

                       15            3 × nFAW                                         Repeat sub-loop 10, use BA[2:0] = 4

09005aef85741711                                                                39         Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                             2Gb: x8, x16 Automotive DDR3L SDRAM

                                                         Electrical Specifications – IDD Specifications and Conditions

Table     18:          DDR3L IDD7 Measurement Loop (Continued)

CK, CK#   CKE          Sub-Loop        Cycle     Number              Command  CS#  RAS#  CAS#  WE#  ODT  BA[2:0]  A[15:11]  A[10]  A[9:7]  A[6:3]  A[2:0]  Data3

                       16              3 × nFAW  + nRRD                                        Repeat sub-loop 11, use BA[2:0] = 5

Toggling  Static HIGH  17           3  × nFAW +  2 × nRRD                                      Repeat sub-loop 10, use BA[2:0] = 6

                       18           3  × nFAW +  3 × nRRD                                      Repeat sub-loop 11, use BA[2:0] = 7

                       19           3  × nFAW +  4 × nRRD            D        1    0     0     0    0    7        0         0      0       0       0       –

                                 3  ×  nFAW + 4  × nRRD + 1                   Repeat cycle 3 × nFAW + 4 × nRRD until 4 × nFAW - 1, if needed

                                       Notes:    1.      DQ, DQS, DQS#        are midlevel unless driven as required by the RD command.

                                                 2.      DM is LOW.

                                                 3.      Burst sequence       is driven on each DQ signal by the RD command.

                                                 4.      AL = CL-1.

09005aef85741711                                                                         40         Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                 2Gb: x8, x16 Automotive DDR3L SDRAM

                                                                       Electrical Characteristics – IDD Specifications

Electrical Characteristics – IDD Specifications

Table 19: IDD     Maximum                    Limits – Die Rev. K

Speed             Bin

IDD               Width                      DDR3L-1066    DDR3L-1333            DDR3L-1600    DDR3L-1866      Units     Notes

IDD0              x4, x8                         36               38             39                    40            mA  1, 2

                  x16                            43               45             46                    48            mA  1, 2

IDD1                   x4                        43               47             49                    52            mA  1, 2

                       x8                        46               50             52                    54            mA  1, 2

                  x16                            58               63             65                    68            mA  1, 2

IDD2P0 (Slow)          All                       12               12             12                    12            mA  1, 2

IDD2P1 (Fast)          All                       14               14             14                    14            mA  1, 2

IDD2Q                  All                       20               20             20                    20            mA  1, 2

IDD2N                  All                       21               21             21                    21            mA  1, 2

IDD2NT            x4, x8                         26               29             31                    33            mA  1, 2

                  x16                            30               33             34                    36            mA  1, 2

IDD3P                  All                       21               21             21                    21            mA  1, 2

IDD3N             x4,x8                          28               30             32                    34            mA  1, 2

                  x16                            30               33             34                    36            mA  1, 2

IDD4R                  x4                        64               78             90                    100           mA  1, 2

                       x8                        68               82             94                    104           mA  1, 2

                  x16                            88               108            128                   148           mA  1, 2

IDD4W                  x4                        69               81             93                    105           mA  1, 2

                       x8                        73               85             97                    108           mA  1, 2

                  x16                            99               119            138                   156           mA  1, 2

IDD5B                  All                       177              179            180                   182           mA  1, 2

IDD6                   All                       12               12             12                    12            mA  1, 2, 3

IDD6ET                 All                       15               15             15                    15            mA  2, 4

IDD7              x4, 8                          121              150            156                   164           mA  1, 2

                  x16                            152              172            195                   219           mA  1, 2

IDD8                   All                   IDD2P0 + 2mA  IDD2P0 + 2mA          IDD2P0 + 2mA  IDD2P0 + 2mA          mA  1, 2

                                     Notes:  1.  TC = 85°C; SRT and ASR are disabled.

                                             2.  Enabling ASR could increase IDDx by up to an additional 2mA.

                                             3.  Restricted to TC (MAX) = 85°C.

                                             4.  TC = 85°C; ASR and ODT are disabled; SRT is enabled.

                                             5.  The IDD values must be derated (increased) on IT-option devices when operated outside

                                                 of the range 0°C ≤ TC ≤ +85°C:

                                                 5a. When TC < 0°C: IDD2P0, IDD2P1 and IDD3P must be derated by 4%; IDD4R and IDD4W must

                                                 be derated by 2%; and IDD6, IDD6ET and IDD7 must be derated by 7%.

                                                 5b. When TC > 85°C: IDD0, IDD1, IDD2N, IDD2NT, IDD2Q, IDD3N, IDD3P, IDD4R, IDD4W, and IDD5B

                                                 must be derated by 2%; IDD2Px must be derated by 30%.

09005aef85741711                                                         41            Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                               Electrical Characteristics – IDD Specifications

                                     5c. When TC >    +105°C,  all IDD values must be derated (increased) by 50% from the 85°C

                                     specifications.

09005aef85741711                                               42  Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                Electrical Specifications – DC and AC

Electrical Specifications – DC and AC

DC Operating Conditions

Table 20: DDR3L 1.35V DC Electrical                      Characteristics and    Operating  Conditions

All voltages are referenced to VSS

Parameter/Condition                                                    Symbol   Min        Nom         Max                Unit         Notes

Supply voltage                                                           VDD    1.283      1.35        1.45               V            1–7

I/O supply voltage                                                       VDDQ   1.283      1.35        1.45               V            1–7

Input leakage current                                                    II     –2         –                       2      μA

Any input 0V ≤ VIN ≤ VDD, VREF pin 0V            ≤  VIN  ≤ 1.1V

(All other pins not under test = 0V)

VREF supply leakage current                                              IVREF  –1         –                       1      μA           8, 9

VREFDQ = VDD/2 or VREFCA = VDD/2

(All other pins not under test = 0V)

                                     Notes:  1.  VDD and VDDQ must track one another. VDDQ must be ≤ VDD. VSS = VSSQ.

                                             2.  VDD and VDDQ may include AC noise of ±50mV (250 kHz to 20 MHz) in addition to the

                                                 DC (0 Hz to 250 kHz) specifications. VDD and VDDQ must be at same level for valid AC

                                                 timing parameters.

                                             3.  Maximum DC value may not be greater than 1.425V. The DC value is the linear average

                                                 of VDD/VDDQ(t) over a very long period of time (for example, 1 second).

                                             4.  Under these supply voltages, the device operates to this DDR3L specification.

                                             5.  If the maximum limit is exceeded, input levels shall be governed by DDR3 specifications.

                                             6.  Under 1.5V operation, this DDR3L device operates in accordance with the DDR3 specifi-

                                                 cations under the same speed timings as defined for this device.

                                             7.  Once initialized for DDR3L operation, DDR3 operation may only be used if the device is

                                                 in reset while VDD and VDDQ are changed for DDR3 operation (see VDD Voltage Switch-

                                                 ing (page 133)).

                                             8.  The minimum limit requirement is for testing purposes. The leakage current on the VREF

                                                 pin should be minimal.

                                             9.  VREF (see Table 21).

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                                                                              Electrical Specifications – DC and AC

Input Operating Conditions

Table 21: DDR3L 1.35V DC Electrical Characteristics                           and Input Conditions

All voltages are referenced to VSS

Parameter/Condition                              Symbol                       Min           Nom             Max           Unit           Notes

VIN low; DC/commands/address busses              VIL                          VSS           N/A             See Table 22  V

VIN high; DC/commands/address busses             VIH                          See Table 22  N/A             VDD           V

Input reference voltage command/address bus      VREFCA(DC)                   0.49 × VDD    0.5 × VDD       0.51 × VDD    V              1, 2

I/O reference voltage DQ bus                     VREFDQ(DC)                   0.49 × VDD    0.5 × VDD       0.51 × VDD    V              2, 3

I/O reference voltage DQ bus in SELF REFRESH     VREFDQ(SR)                   VSS           0.5 × VDD       VDD           V                    4

Command/address termination voltage              VTT                          –             0.5 × VDDQ      –             V                    5

(system level, not direct DRAM input)

                                     Notes:  1.  VREFCA(DC) is expected to be approximately 0.5 × VDD and to track variations in the DC

                                                 level. Externally generated peak noise (non-common mode) on VREFCA may not exceed

                                                 ±1% × VDD around the VREFCA(DC) value. Peak-to-peak AC noise on VREFCA should not ex-

                                                 ceed ±2% of VREFCA(DC).

                                             2.  DC values are determined to be less than 20 MHz in frequency. DRAM must meet specifi-

                                                 cations if the DRAM induces additional AC noise greater than 20 MHz in frequency.

                                             3.  VREFDQ(DC) is expected to be approximately 0.5 × VDD and to track variations in the DC

                                                 level. Externally generated peak noise (non-common mode) on VREFDQ may not exceed

                                                 ±1% × VDD around the VREFDQ(DC) value. Peak-to-peak AC noise on VREFDQ should not ex-

                                                 ceed ±2% of VREFDQ(DC).

                                             4.  VREFDQ(DC) may transition to VREFDQ(SR) and back to VREFDQ(DC) when in SELF REFRESH,

                                                 within restrictions outlined in the SELF REFRESH section.

                                             5.  VTT is not applied directly to the device. VTT is a system supply for signal termination re-

                                                 sistors. Minimum and maximum values are system-dependent.

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                                                                                  Electrical Specifications – DC and AC

Table 22: DDR3L 1.35V Input Switching Conditions - Command and Address

Parameter/Condition                              Symbol           DDR3L-800/1066       DDR3L-1333/1600  DDR3L-1866                      Units

                                                                  Command and Address

Input high AC voltage: Logic 1                   VIH(AC160),min5           160         160                            –                    mV

                                                 VIH(AC135),min5           135         135                            135                  mV

                                                 VIH(AC125,)min5           –           –                              125                  mV

Input high DC voltage: Logic 1                   VIH(DC90),min             90          90                             90                   mV

Input low DC voltage: Logic 0                    VIL(DC90),min             –90         –90                            –90                  mV

Input low AC voltage: Logic 0                    VIL(AC125),min5           –           –                              –125                 mV

                                                 VIL(AC135),min5           –135        –135                           –135                 mV

                                                 VIL(AC160),min5           –160        –160                           –                    mV

                                                                  DQ and DM

Input high AC voltage: Logic 1                   VIH(AC160),min5           160         160                            –                    mV

                                                 VIH(AC135),min5           135         135                            135                  mV

                                                 VIH(AC125),min5           –           –                              130                  mV

Input high DC voltage: Logic 1                   VIH(DC90),min             90          90                             90                   mV

Input low DC voltage: Logic 0                    VIL(DC90),min             –90         –90                            –90                  mV

Input low AC voltage: Logic 0                    VIL(AC125),min5           –           –                              –130                 mV

                                                 VIL(AC135),min5           –135        –135                           –135                 mV

                                                 VIL(AC160),min5           –160        –160                           –                    mV

                                     Notes:  1.  All voltages are referenced to VREF. VREF is VREFCA for control, command, and address. All

                                                 slew rates and setup/hold times are specified at the DRAM ball. VREF is VREFDQ for DQ

                                                 and DM inputs.

                                             2.  Input setup timing parameters (tIS and tDS) are referenced at VIL(AC)/VIH(AC), not VREF(DC).

                                             3.  Input hold timing parameters (tIH and tDH) are referenced at VIL(DC)/VIH(DC), not VREF(DC).

                                             4.  Single-ended input slew rate = 1 V/ns; maximum input voltage swing under test is

                                                 900mV (peak-to-peak).

                                             5.  When two VIH(AC) values (and two corresponding VIL(AC) values) are listed for a specific

                                                 speed bin, the user may choose either value for the input AC level. Whichever value is

                                                 used, the associated setup time for that AC level must also be used. Additionally, one

                                                 VIH(AC) value may be used for address/command inputs and the other VIH(AC) value may

                                                 be used for data inputs.

                                                 For example, for DDR3-800, two input AC levels are defined: VIH(AC160),min and

                                                 VIH(AC135),min (corresponding VIL(AC160),min and VIL(AC135),min). For DDR3-800, the address/

                                                 command inputs must use either VIH(AC160),min with tIS(AC160) of 210ps or VIH(AC150),min

                                                 with tIS(AC135) of 365ps; independently, the data inputs must use either VIH(AC160),min

                                                 with tDS(AC160) of 75ps or VIH(AC150),min with tDS(AC150) of 125ps.

09005aef85741711                                                           45     Micron Technology, Inc. reserves the right to change products or specifications without notice.

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Table 23: DDR3L 1.35V Differential Input Operating Conditions (CK, CK# and DQS, DQS#)

Parameter/Condition                                         Symbol             Min                   Max                   Units  Notes

Differential input logic high – slew                     VIH,diff(AC)slew      180                   N/A                   mV                4

Differential input logic low – slew                      VIL,diff(AC)slew      N/A                   –180                  mV                4

Differential input logic high                               VIH,diff(AC)   2  × (VIH(AC) - VREF)     VDD/VDDQ              mV                5

Differential input logic low                                VIL,diff(AC)       VSS/VSSQ           2  × (VIL(AC) - VREF)    mV                6

Differential input crossing voltage

relative to VDD/2 for DQS, DQS#;                            VIX               VREF(DC) - 150         VREF(DC) + 150        mV     5, 7, 9

CK, CK#

Differential input crossing voltage                         VIX (175)         VREF(DC) - 175         VREF(DC) + 175        mV     5, 7–9

relative to VDD/2 for CK, CK#

Single-ended high level for strobes                                           VDDQ/2 + 160           VDDQ                  mV                5

Single-ended high level for CK,                             VSEH               VDD/2 + 160           VDD                   mV                5

CK#

Single-ended low level for strobes                          VSEL               VSSQ                  VDDQ/2 - 160          mV                6

Single-ended low level for CK, CK#                                             VSS                   VDD/2 - 160           mV                6

                                     Notes:  1.  Clock is referenced to VDD and VSS. Data strobe is referenced to VDDQ and VSSQ.

                                             2.  Reference is VREFCA(DC) for clock and VREFDQ(DC) for strobe.

                                             3.  Differential input slew rate = 2 V/ns.

                                             4.  Defines slew rate reference points, relative to input crossing voltages.

                                             5.  Minimum DC limit is relative to single-ended signals; overshoot specifications are appli-

                                                 cable.

                                             6.  Maximum DC limit is relative to single-ended signals; undershoot specifications are ap-

                                                 plicable.

                                             7.  The typical value of VIX(AC) is expected to be about 0.5 × VDD of the transmitting device,

                                                 and VIX(AC) is expected to track variations in VDD. VIX(AC) indicates the voltage at which

                                                 differential input signals must cross.

                                             8.  The VIX extended range (±175mV) is allowed only for the clock; this VIX extended range

                                                 is only allowed when the following conditions are met: The single-ended input signals

                                                 are monotonic, have the single-ended swing VSEL, VSEH of at least VDD/2 ±250mV, and

                                                 the differential slew rate of CK, CK# is greater than 3 V/ns.

                                             9.  VIX must provide 25mV (single-ended) of the voltages separation.

09005aef85741711                                                           46            Micron Technology, Inc. reserves the right to change products or specifications without notice.

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Figure 10:        DDR3L 1.35V Input Signal

                                                                                       VIL and VIH levels with ringback

                                                             VDD + 0.4V                                                  VDDQ + 0.4V

                                                             Narrow pulse width                                          Overshoot

                  Minimum VIL and VIH levels                 VDD                                                         VDDQ

VIH MIN(AC)       VIH(AC)                                    VREF + 125/135/160mV                                        VIH(AC)

VIH MIN(DC)       VIH(DC)                                    VREF + 90mV                                                 VIH(DC)

MAX 2% Total                                                 VREF DC MAX + 1%                                            VREFDQ   + AC noise

VREF DC MAX                                                  .51 x VDD                                                   VREFDQ   + DC error

VREF                                                         VREF = VDD/2                                                VREFDQ   - DC error

DC MIN                                                       .49 x VDD                                                   VREFDQ   - AC noise

MAX 2% Total                                                 VREF DC MIN - 1% VDD

VIL MIN(DC)       VIL(DC)                                    VREF - 90mV                                                 VIL(DC)

VIL MIN(AC)                                                  VREF - 125/135/160mV                                        VIL(AC)

                  VIL(AC)

                                                                           0.0V                                          VSS

                                                             VSS - 0.40V                                                 VSS - 0.40V

                                                             Narrow pulse width                                          Undershoot

                                     Note:  1.  Numbers  in  diagrams reflect nominal  values.

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DDR3L 1.35V AC Overshoot/Undershoot Specification

Table 24: DDR3L Control and Address Pins

Parameter                                       DDR3L-800  DRR3L-1066  DDR3L-1333       DDR3L-1600  DDR3L-1866

Maximum peak amplitude allowed

for overshoot area                              0.4V       0.4V               0.4V      0.4V        0.4V

(see Figure 11)

Maximum peak amplitude allowed

for undershoot area                             0.4V       0.4V               0.4V      0.4V        0.4V

(see Figure 12)

Maximum overshoot area above VDD                0.67 Vns   0.5 Vns            0.4 Vns   0.33 Vns    0.28 Vns

(see Figure 11)

Maximum undershoot area below VSS               0.67 Vns   0.5 Vns            0.4 Vns   0.33 Vns    0.28 Vns

(see Figure 12)

Table 25: DDR3L 1.35V Clock, Data, Strobe, and Mask Pins

Parameter                                       DDR3L-800  DDR3L-1066  DDR3L-1333       DDR3L-1600  DDR3L-1866

Maximum peak amplitude allowed

for overshoot area                              0.4V       0.4V               0.4V      0.4V        0.4V

(see Figure 11)

Maximum peak amplitude allowed

for undershoot area                             0.4V       0.4V               0.4V      0.4V        0.4V

(see Figure 12)

Maximum overshoot area above                    0.25 Vns   0.19 Vns           0.15 Vns  0.13 Vns    0.11 Vns

VDD/VDDQ (see Figure 11)

Maximum undershoot area below                   0.25 Vns   0.19 Vns           0.15 Vns  0.13 Vns    0.11 Vns

VSS/VSSQ (see Figure 12)

Figure 11: Overshoot

                                                           Maximum amplitude

                                     Volts (V)                                Overshoot area

                                     VDD/VDDQ

                                                               Time (ns)

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Figure 12: Undershoot

                                     VSS/VSSQ

                                     Volts (V)

                                                                   Undershoot area

                                                Maximum amplitude

                                                    Time (ns)

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Figure  13:       VIX for Differential  Signals

                  VDD, VDDQ                                                                 VDD, VDDQ

                  CK#, DQS#                                                                 CK#, DQS#

                                                      X                                     VIX

                                        VIX

                  VDD/2, VDDQ/2      X                         X                            VDD/2, VDDQ/2

                                                                  VIX

                                                                                 X          VIX

                  CK, DQS                                                                   CK, DQS

                  VSS, VSSQ                                                                 VSS, VSSQ

Figure  14:       Single-Ended       Requirements     for  Differential Signals

                                     VDD or VDDQ

                                        VSEH,min

                                     VDD/2 or VDDQ/2

                                                           VSEH                  CK or DQS

                                        VSEL,max

                                        VSS or VSSQ                                 VSEL

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Figure  15:       Definition         of Differential         AC-Swing  and  tDVAC

                                                             tDVAC

                                            VIH,diff(AC)min

                                            VIH,diff,min

                                                                                   CK - CK#

                                                                                   DQS - DQS#

                                                0.0

                                            VIL,diff,max

                                            VIL,diff(AC)max

                                                             Half cycle                   tDVAC

Table 26: DDR3L 1.35V -                     Minimum Required Time tDVAC for CK/CK#, DQS/DQS# Differential for AC

Ringback

                                            DDR3L-800/1066/1333/1600                                      DDR3L-1866

                                                tDVAC at     tDVAC at              tDVAC at               tDVAC at       tDVAC at

Slew              Rate  (V/ns)              320mV (ps)       270mV (ps)      270mV (ps)                   250mV (ps)     260mV (ps)

                  >4.0                          189                 201            163                    168            176

                  4.0                           189                 201            163                    168            176

                  3.0                           162                 179            140                    147            154

                  2.0                           109                 134            95                     105            111

                  1.8                           91                  119            80                     91             97

                  1.6                           69                  100            62                     74             78

                  1.4                           40                  76             37                     52             55

                  1.2                           Note1               44             5                      22             24

                  1.0                                                              Note1

                  <1.0                                                             Note1

                                     Note:  1.  Rising input signal shall become equal to or greater than VIH(AC) level  and Falling input

                                                signal shall become equal to or less than VIL(AC) level.

09005aef85741711                                                         51        Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                 2Gb: x8, x16 Automotive DDR3L SDRAM

                                                                          Electrical Specifications – DC and AC

DDR3L 1.35V Slew                     Rate Definitions for Single-Ended Input Signals

                                     Setup (tIS and tDS) nominal slew rate for a rising signal is defined as the slew rate be-

                                     tween the last crossing of VREF and the first crossing of VIH(AC)min. Setup (tIS and tDS)

                                     nominal slew rate for a falling signal is defined as the slew rate between the last crossing

                                     of VREF and the first crossing of VIL(AC)max.

                                     Hold (tIH and tDH) nominal slew rate for a rising signal is defined as the slew rate be-

                                     tween the last crossing of VIL(DC)max and the first crossing of VREF. Hold (tIH and tDH)

                                     nominal slew rate for a falling signal is defined as the slew rate between the last crossing

                                     of VIH(DC)min and the first crossing of VREF (see Figure 16 (page 53)).

                                     Table 27: Single-Ended  Input Slew Rate Definition

                                     Input Slew Rates

                                     (Linear Signals)              Measured

                                     Input  Edge             From                   To                        Calculation

                                            Rising           VREF                   VIH(AC),min               VIH(AC),min - VREF

                                                                                                              ǻTRSse

                                     Setup

                                            Falling          VREF                   VIL(AC),max               VREF - VIL(AC),max

                                                                                                              ǻTFSse

                                            Rising           VIL(DC),max            VREF                      VREF - VIL(DC),max

                                                                                                              ǻTFHse

                                     Hold

                                            Falling          VIH(DC),min            VREF                      VIH(DC),min - VREF

                                                                                                              ǻTRSHse

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                                                                                                     2Gb: x8, x16 Automotive DDR3L SDRAM

                                                                                                     Electrical Specifications – DC and AC

Figure 16: Nominal                   Slew                                  Rate  Definition for  Single-Ended Input Signals

                                                                                                     ǻTRSse

                  Setup                                                                                                      VIH(AC)min

                                     ADDR)                                                                                   VIH(DC)min

                                     CMD,

                                     Single-ended input voltage (DQ,                                                         VREFDQ or

                                                                                                                             VREFCA

                                                                                                                             VIL(DC)max

                                                                                                                             VIL(AC)max

                                                                                 ǻTFSse

                                                                                                     ǻTRHse

                  Hold                                                                                                       VIH(AC)min

                                     ADDR)                                                                                   VIH(DC)min

                                     Single-ended input voltage (DQ, CMD,                                                    VREFDQ or

                                                                                                                             VREFCA

                                                                                                                             VIL(DC)max

                                                                                                                             VIL(AC)max

                                                                                 ǻTFHse

09005aef85741711                                                                                 53  Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                                               2Gb: x8, x16 Automotive DDR3L SDRAM

                                                                                                                         Electrical Specifications – DC and AC

DDR3L             1.35V  Slew        Rate Definitions for Differential Input Signals

                                     Input slew rate for differential signals (CK, CK# and DQS, DQS#) are defined and meas-

                                     ured, as shown in Table 28 and Figure 17. The nominal slew rate for a rising signal is

                                     defined as the slew rate between VIL,diff,max and VIH,diff,min. The nominal slew rate for a

                                     falling signal is defined as the slew rate between VIH,diff,min and VIL,diff,max.

                                     Table 28: DDR3L 1.35V                                                 Differential Input Slew     Rate  Definition

                                                                                      Differential Input

                                                                                      Slew Rates

                                                                                      (Linear Signals)           Measured

                                                                                      Input  Edge          From            To                Calculation

                                                                                             Rising        VIL,diff,max  VIH,diff,min        VIH,diff,min - VIL,diff,max

                                     CK and                                                                                                  ǻTRdiff

                                     DQS

                                     reference                                               Falling       VIH,diff,min  VIL,diff,max        VIH,diff,min - VIL,diff,max

                                                                                                                                             ǻTFdiff

Figure 17: DDR3L 1.35V Nominal Differential Input Slew Rate Definition for DQS, DQS# and CK, CK#

                                                                                                                               ǻTRdiff

                                     Differential input voltage (DQS, DQS#; CK, CK#)                                                                     VIH,diff,min

                                                                                                                                                         0

                                                                                                                                                         VIL,diff,max

                                                                                                  ǻTFdiff

09005aef85741711                                                                                           54            Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                                                    ODT Characteristics

ODT Characteristics

                                             The ODT effective resistance RTT is defined by MR1[9, 6, and 2]. ODT is applied to the

                                             DQ, DM, DQS, DQS#, and TDQS, TDQS# balls (x8 devices only). The ODT target values

                                             and a functional representation are listed in Table 29 and Table 30 (page 56). The indi-

                                             vidual pull-up and pull-down resistors (RTT(PU) and RTT(PD)) are defined as follows:

                                             •  RTT(PU) = (VDDQ - VOUT)/|IOUT|, under the condition that RTT(PD) is turned off

                                             •  RTT(PD) = (VOUT)/|IOUT|, under the condition that RTT(PU) is turned off

Figure 18: ODT Levels and I-V Characteristics

                                                       Chip  in  termination        mode

                                                                      ODT

                                                                                                    VDDQ

                                                                      IPU

                                                                                           IOUT  =  IPD - IPU

                                                To               RTT(PU)

                                                other

                                                circuitry                                           DQ

                                                such as                                    IOUT

                                                RCV, . . .       RTT(PD)                            VOUT

                                                                      IPD

                                                                                                    VSSQ

Table 29: On-Die Termination DC Electrical Characteristics

Parameter/Condition                                         Symbol                  Min    Nom                 Max       Unit            Notes

RTT effective impedance                                     RTT(EFF)                       See Table 30 (page 56)                        1, 2

Deviation of VM with respect to                              ΔVM                       –5                      5         %               1, 2, 3

VDDQ/2

                                     Notes:     1.  Tolerance limits are applicable after proper ZQ calibration has been performed at a

                                                    stable temperature and voltage (VDDQ = VDD, VSSQ = VSS). Refer to ODT Sensitivity (page

                                                    57) if either the temperature or voltage changes after calibration.

                                                2.  Measurement definition for RTT: Apply VIH(AC) to pin under test and measure current

                                                    I[VIH(AC)], then apply VIL(AC) to pin under test and measure current I[VIL(AC)]:

                                                             VIH(AC)    -  VIL(AC)

                                                    RTT  =  I(VIH(AC))  -  I(VIL(AC))

                                                3.  Measure voltage (VM) at the tested pin with no load:

                                                    ǻVM =    2 × VM        –1  × 100

                                                                 VDDQ

                                                4.  For IT and AT devices, the minimum values are derated by 6% when the device operates

                                                    between –40°C and 0°C (TC).

09005aef85741711                                                                       55  Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                      2Gb: x8, x16 Automotive DDR3L SDRAM

                                                                                                     ODT Characteristics

1.35V  ODT        Resistors

                                     Table 30 provides an overview of the ODT DC electrical characteristics.  The values pro-

                                     vided are not specification requirements; however, they can be used as   design guide-

                                     lines to indicate what RTT is targeted to provide:

                                     •  RTT 120ȍ is made up of RTT120(PD240) and RTT120(PU240)

                                     •  RTT 60ȍ is made up of RTT60(PD120) and RTT60(PU120)

                                     •  RTT 40ȍ is made up of RTT40(PD80) and RTT40(PU80)

                                     •  RTT 30ȍ is made up of RTT30(PD60) and RTT30(PU60)

                                     •  RTT 20ȍ is made up of RTT20(PD40) and RTT20(PU40)

Table 30:         1.35V RTT          Effective Impedance

MR1

[9, 6, 2]         RTT                      Resistor       VOUT                Min               Nom  Max      Units

0, 1, 0           Ω                  RTT,120PD240      0.2 × VDDQ          0.6               1.0  1.15     RZQ/1

                                                          0.5 × VDDQ          0.9               1.0  1.15     RZQ/1

                                                          0.8 × VDDQ          0.9               1.0  1.45     RZQ/1

                                        RTT,120PU240      0.2 × VDDQ          0.9               1.0  1.45     RZQ/1

                                                          0.5 × VDDQ          0.9               1.0  1.15     RZQ/1

                                                          0.8 × VDDQ          0.6               1.0  1.15     RZQ/1

                                     Ω                 VIL(AC) to VIH(AC)  0.9               1.0  1.65     RZQ/2

0, 0, 1           Ω                     RTT,60PD120     0.2 × VDDQ          0.6               1.0  1.15     RZQ/2

                                                          0.5 × VDDQ          0.9               1.0  1.15     RZQ/2

                                                          0.8 × VDDQ          0.9               1.0  1.45     RZQ/2

                                          RTT,60PU120     0.2 × VDDQ          0.9               1.0  1.45     RZQ/2

                                                          0.5 × VDDQ          0.9               1.0  1.15     RZQ/2

                                                          0.8 × VDDQ          0.6               1.0  1.15     RZQ/2

                                     Ω                  VIL(AC) to VIH(AC)  0.9               1.0  1.65     RZQ/4

0, 1, 1           Ω                      RTT,40PD80     0.2 × VDDQ          0.6               1.0  1.15     RZQ/3

                                                          0.5 × VDDQ          0.9               1.0  1.15     RZQ/3

                                                          0.8 × VDDQ          0.9               1.0  1.45     RZQ/3

                                           RTT,40PU80     0.2 × VDDQ          0.9               1.0  1.45     RZQ/3

                                                          0.5 × VDDQ          0.9               1.0  1.15     RZQ/3

                                                          0.8 × VDDQ          0.6               1.0  1.15     RZQ/3

                                     Ω                  VIL(AC) to VIH(AC)  0.9               1.0  1.65     RZQ/6

1, 0, 1           Ω                      RTT,30PD60     0.2 × VDDQ          0.6               1.0  1.15     RZQ/4

                                                          0.5 × VDDQ          0.9               1.0  1.15     RZQ/4

                                                          0.8 × VDDQ          0.9               1.0  1.45     RZQ/4

                                           RTT,30PU60     0.2 × VDDQ          0.9               1.0  1.45     RZQ/4

                                                          0.5 × VDDQ          0.9               1.0  1.15     RZQ/4

                                                          0.8 × VDDQ          0.6               1.0  1.15     RZQ/4

                                     Ω                  VIL(AC) to VIH(AC)  0.9               1.0  1.65     RZQ/8

09005aef85741711                                          56                  Micron Technology, Inc. reserves the right to change products or specifications without notice.

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Table 30: 1.35V RTT                  Effective Impedance         (Continued)

MR1

[9, 6, 2]         RTT                            Resistor        VOUT                     Min       Nom     Max              Units

1, 0, 0           Ω                            RTT,20PD40      0.2 × VDDQ               0.6       1.0     1.15             RZQ/6

                                                                 0.5 × VDDQ               0.9       1.0     1.15             RZQ/6

                                                                 0.8 × VDDQ               0.9       1.0     1.45             RZQ/6

                                                 RTT,20PU40      0.2 × VDDQ               0.9       1.0     1.45             RZQ/6

                                                                 0.5 × VDDQ               0.9       1.0     1.15             RZQ/6

                                                                 0.8 × VDDQ               0.6       1.0     1.15             RZQ/6

                                            Ω                  VIL(AC) to VIH(AC)       0.9       1.0     1.65             RZQ/12

ODT Sensitivity

                                            If either the temperature or voltage changes after I/O  calibration, then the tolerance

                                            limits listed in Table 29 and Table 30 can be expected  to widen according to Table 31

                                            and Table 32.

Table 31: ODT Sensitivity Definition

Symbol                                      Min                                           Max                                Unit

RTT               0.9 - dRTTdT × |DT| - dRTTdV × |DV|                  1.6 + dRTTdT × |DT| + dRTTdV × |DV|  RZQ/(2, 4, 6, 8, 12)

                                     Note:  1.   ΔT = T - T(@ calibration), ΔV = VDDQ - VDDQ(@ calibration) and VDD = VDDQ.

                                            Table 32: ODT Temperature and Voltage Sensitivity

                                                 Change                              Min            Max                      Unit

                                                 dRTTdT                              0              1.5                      %/°C

                                                 dRTTdV                              0              0.15                     %/mV

                                     Note:  1.   ΔT = T - T(@ calibration), ΔV = VDDQ - VDDQ(@ calibration) and VDD = VDDQ.

ODT  Timing       Definitions

                                            ODT loading differs from that used in AC timing measurements. The reference load for

                                            ODT timings is shown in Figure 19. Two parameters define when ODT turns on or off

                                            synchronously, two define when ODT turns on or off asynchronously, and another de-

                                            fines when ODT turns on or off dynamically. Table 33 and Table 34 (page 58) outline

                                            and provide definition and measurement references settings for each parameter.

                                            ODT turn-on time begins when the output leaves High-Z and ODT resistance begins to

                                            turn on. ODT turn-off time begins when the output leaves Low-Z and ODT resistance

                                            begins to turn off.

09005aef85741711                                                 57                       Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                                        ODT  Characteristics

Figure  19:       ODT  Timing        Reference  Load

                                                             VREF  VDDQ/2

                                                DUT

                                                      DQ, DM       RTT = 25ȍ

                                     CK, CK#       DQS, DQS#                        VTT = VSSQ

                                                TDQS, TDQS#

                                                      ZQ           Timing reference point

                                                                   RZQ = 240ȍ

                                                                                    VSSQ

Table 33:         ODT Timing Definitions

Symbol                               Begin Point Definition                     End Point Definition         Figure

tAON              Rising edge of CK – CK# defined by the end       Extrapolated point at VSSQ                Figure 20 (page  59)

                  point of ODTLon

tAOF              Rising edge of CK – CK# defined by the end       Extrapolated point at VRTT,nom            Figure 20 (page  59)

                  point of ODTLoff

tAONPD            Rising edge of CK – CK# with ODT first being     Extrapolated point at VSSQ                Figure 21 (page  59)

                  registered HIGH

tAOFPD            Rising edge of CK – CK# with ODT first being     Extrapolated point at VRTT,nom            Figure 21 (page  59)

                  registered LOW

tADC              Rising edge of CK – CK# defined by the end       Extrapolated points at VRTT(WR) and       Figure 22 (page  60)

                  point of ODTLcnw, ODTLcwn4, or ODTLcwn8          VRTT,nom

Table 34: DDR3L(1.35V)               Reference Settings            for ODT Timing   Measurements

Measured

Parameter                            RTT,nom Setting               RTT(WR) Setting              VSW1         VSW2

        tAON                         RZQ/4 (60Ω                           N/A                  50mV         100mV

                                     RZQ/12 (20Ω                          N/A                  100mV        200mV

        tAOF                         RZQ/4 (60Ω                           N/A                  50mV         100mV

                                     RZQ/12 (20Ω                          N/A                  100mV        200mV

        tAONPD                       RZQ/4 (60Ω                           N/A                  50mV         100mV

                                     RZQ/12 (20Ω                          N/A                  100mV        200mV

        tAOFPD                       RZQ/4 (60Ω                           N/A                  50mV         100mV

                                     RZQ/12 (20Ω                          N/A                  100mV        200mV

        tADC                         RZQ/12 (20Ω                  RZQ/2 (20Ω                  200mV        250mV

09005aef85741711                                                           58       Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                                                      ODT Characteristics

Figure  20:       tAON and tAOF Definitions

                  tAON                                              tAOF

                  Begin point: Rising edge of CK - CK#              Begin point: Rising edge of CK - CK#

                  defined by the end point of ODTLon                defined by the end point of ODTLoff

        CK                                                    CK

                                                                                                                      VDDQ/2

        CK#                                                   CK#

                                           tAON                                                          tAOF

                                                                                                          End point:  Extrapolated point at  VRTT,nom

                                                        TSW2                                                          VRTT,nom

                                                                                                          TSW1

        DQ, DM                             TSW1                                                                TSW1

        DQS, DQS#                                                   VSW2                 VSW2

        TDQS, TDQS#                  VSSQ                     VSW1                                 VSW1

                                                                                                                      VSSQ

                                                        End point: Extrapolated   point  at VSSQ

Figure 21: tAONPD and tAOFPD               Definitions

tAONPD                                                              tAOFPD

Begin point: Rising edge of CK - CK#                                Begin point: Rising edge of CK - CK#

with ODT first registered high                                      with ODT first registered low

CK                                                            CK

                                                                                                                      VDDQ/2

CK#                                                           CK#

                                           tAONPD                                                         tAOFPD

                                                                                                          End point:  Extrapolated point at VRTT,nom

                                                        TSW2                                                          VRTT,nom

                                           TSW1                                                           TSW2

DQ, DM                                                                                                         TSW1

DQS, DQS#                                                           VSW2                 VSW2

TDQS, TDQS#

                                     VSSQ               VSW1                                       VSW1

                                                                                                                                VSSQ

                                                        End point:  Extrapolated  point  at VSSQ

09005aef85741711                                                          59             Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                               2Gb: x8, x16 Automotive DDR3L SDRAM

                                                                                                                      ODT Characteristics

Figure  22: tADC Definition

                  Begin point: Rising edge of CK - CK#               Begin point: Rising edge of CK - CK# defined by

                  defined by the end point of ODTLcnw                the end point of ODTLcwn4 or ODTLcwn8

        CK

                                                                                                                      VDDQ/2

        CK#

                                                        tADC                             tADC

                                     VRTT,nom           TSW21                                                         VRTT,nom

        DQ, DM                       End point:               TSW11                            TSW22

        DQS, DQS#                    Extrapolated                          VSW2

        TDQS, TDQS#                  point at VRTT,nom

                                                                     VSW1                TSW12

                                                                               VRTT(WR)  End point: Extrapolated      point at VRTT(WR)

                                                                                                                                         VSSQ

09005aef85741711                                                           60            Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                             Output Driver Impedance

Output            Driver Impedance

                                     The output driver impedance is selected by MR1[5,1] during initialization. The selected

                                     value is able to maintain the tight tolerances specified if proper ZQ calibration is per-

                                     formed. Output specifications refer to the default output driver unless specifically sta-

                                     ted otherwise. A functional representation of the output buffer is shown below. The out-

                                     put driver impedance RON is defined by the value of the external reference resistor RZQ

                                     as follows:

                                     •  RON,x = RZQ/y (with RZQ = 240ȍ ±1%; x = 34ȍ or 40ȍ with y = 7 or 6, respectively)

                                     The individual pull-up and pull-down resistors RON(PU) and RON(PD) are defined as fol-

                                     lows:

                                     •  RON(PU) = (VDDQ - VOUT)/|IOUT|, when RON(PD) is turned off

                                     •  RON(PD) = (VOUT)/|IOUT|, when RON(PU) is turned off

Figure 23:        Output Driver

                                                    Chip in drive mode

                                                    Output driver

                                                                                  VDDQ

                                                    IPU

                                        To          RON(PU)

                                        other

                                        circuitry                                 DQ

                                        such as                             IOUT

                                        RCV, . . .  RON(PD)

                                                    IPD                           VOUT

                                                                                  VSSQ

09005aef85741711                                                        61  Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                                 Output Driver Impedance

34 Ohm Output Driver Impedance

                                             The 34ȍ driver (MR1[5, 1] = 01) is the default driver. Unless otherwise stated, all timings

                                             and specifications listed herein apply to the 34ȍ driver only. Its impedance RON is de-

                                             fined by the value of the external reference resistor RZQ as follows: RON34 = RZQ/7 (with
                                             nominal RZQ = 240ȍ ±1%) and is actually 34.3ȍ ±1%.

Table 35: DDR3L 34 Ohm Driver Impedance Characteristics

MR1

[5, 1]            RON                        Resistor      VOUT                       Min     Nom     Max                Units

0, 1              Ω                      RON,34PD      0.2 × VDDQ                 0.6        1.0  1.15               RZQ/7

                                                           0.5 × VDDQ                 0.9        1.0  1.15               RZQ/7

                                                           0.8 × VDDQ                 0.9        1.0  1.45               RZQ/7

                                             RON,34PU      0.2 × VDDQ                 0.9        1.0  1.45               RZQ/7

                                                           0.5 × VDDQ                 0.9        1.0  1.15               RZQ/7

                                                           0.8 × VDDQ                 0.6        1.0  1.15               RZQ/7

Pull-up/pull-down mismatch (MMPUPD)                        VIL(AC) to VIH(AC)         –10        N/A  10                              %

                                     Notes:  1.  Tolerance limits assume RZQ of 240Ω ±1% and are applicable after proper ZQ calibra-

                                                 tion has been performed at a stable temperature and voltage: VDDQ = VDD; VSSQ = VSS).

                                                 Refer to DDR3L 34 Ohm Output Driver Sensitivity (page 64) if either the temperature

                                                 or the voltage changes after calibration.

                                             2.  Measurement definition for mismatch between pull-up and pull-down (MMPUPD). Meas-

                                                 ure both RON(PU) and RON(PD) at 0.5 × VDDQ:

                                                 MMPUPD =  RON(PU) - RON(PD)   × 100

                                                           RON,nom

                                             3.  For IT and AT devices, the minimum values are derated by 6% when the device operates

                                                 between –40°C and 0°C (TC).

                                                 A larger maximum limit will result in slightly lower minimum currents.

09005aef85741711                                                       62             Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                                      Output Driver Impedance

DDR3L             34  Ohm            Driver

                                            Using Table 36, the 34ȍ driver’s current range has been calculated and summarized in

                                            Table 37 (page 63) VDD = 1.35V, Table 38 for VDD = 1.45V, and Table 39 (page 64) for

                                            VDD = 1.283V. The individual pull-up and pull-down resistors RON34(PD) and RON34(PU)

                                            are defined as follows:

                                            •  RON34(PD) = (VOUT)/|IOUT|; RON34(PU) is turned off

                                            •  RON34(PU) = (VDDQ - VOUT)/|IOUT|; RON34(PD) is turned off

Table 36: DDR3L                      34 Ohm Driver Pull-Up     and Pull-Down     Impedance         Calculations

                                               RON                                    Min                 Nom      Max            Unit

                                     RZQ = 240Ω                                    237.6               240      242.4          Ω

                                     RZQ/7 = (240Ω                              33.9                34.3     34.6           Ω

MR1[5,1]                             RON            Resistor         VOUT             Min                 Nom      Max            Unit

0, 1                                 Ω          RON34(PD)        0.2 × VDDQ       20.4                34.3     38.1           Ω

                                                                     0.5 × VDDQ       30.5                34.3     38.1           Ω

                                                                     0.8 × VDDQ       30.5                34.3     48.5           Ω

                                                    RON34(PU)        0.2 × VDDQ       30.5                34.3     48.5           Ω

                                                                     0.5 × VDDQ       30.5                34.3     38.1           Ω

                                                                     0.8 × VDDQ       20.4                34.3     38.1           Ω

Table 37: DDR3L 34 Ohm Driver                          IOH/IOL Characteristics:  VDD  = VDDQ       =  DDR3L@1.35V

MR1[5,1]              RON                   Resistor           VOUT                   Max                 Nom      Min            Unit

0, 1                  Ω                 RON34(PD)          IOL @ 0.2 × VDDQ       13.3                7.9      7.1            mA

                                                               IOL @ 0.5 × VDDQ       22.1                19.7     17.7           mA

                                                               IOL @ 0.8 × VDDQ       35.4                31.5     22.3           mA

                                            RON34(PU)          IOH @ 0.2 × VDDQ       35.4                31.5     22.3           mA

                                                               IOH @ 0.5 × VDDQ       22.1                19.7     17.7           mA

                                                               IOH @ 0.8 × VDDQ       13.3                7.9      7.1            mA

Table 38: DDR3L 34 Ohm Driver                          IOH/IOL Characteristics:  VDD  = VDDQ       =  DDR3L@1.45V

MR1[5,1]              RON                   Resistor           VOUT                   Max                 Nom      Min            Unit

0, 1                  Ω                 RON34(PD)          IOL @ 0.2 × VDDQ       14.2                8.5      7.6            mA

                                                               IOL @ 0.5 × VDDQ       23.7                21.1     19.0           mA

                                                               IOL @ 0.8 × VDDQ       38.0                33.8     23.9           mA

                                            RON34(PU)          IOH @ 0.2 × VDDQ       38.0                33.8     23.9           mA

                                                               IOH @ 0.5 × VDDQ       23.7                21.1     19.0           mA

                                                               IOH @ 0.8 × VDDQ       14.2                8.5      7.6            mA

09005aef85741711                                                     63          Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                    2Gb: x8, x16 Automotive DDR3L SDRAM

                                                                                                       Output Driver Impedance

Table 39: DDR3L 34 Ohm Driver                          IOH/IOL Characteristics:        VDD  = VDDQ  =  DDR3L@1.283

MR1[5,1]                  RON               Resistor          VOUT                          Max        Nom                    Min         Unit

0, 1                      Ω             RON34(PD)       IOL @ 0.2 × VDDQ                12.6       7.5                    6.7         mA

                                                            IOL @ 0.5 × VDDQ                21.0       18.7                   16.8        mA

                                                            IOL @ 0.8 × VDDQ                33.6       29.9                   21.2        mA

                                            RON34(PU)       IOH @ 0.2 × VDDQ                33.6       29.9                   21.2        mA

                                                            IOH @ 0.5 × VDDQ                21.0       18.7                   16.8        mA

                                                            IOH @ 0.8 × VDDQ                12.6       7.5                    6.7         mA

DDR3L 34 Ohm Output Driver Sensitivity

                                            If either the temperature or the voltage changes after ZQ calibration, then the tolerance

                                            limits listed in Table 35 (page 62) can be expected to widen according to Table 40 and

                                            Table 41.

Table 40: DDR3L 34 Ohm Output Driver Sensitivity Definition

Symbol                                                 Min                                             Max                                Unit

RON(PD)  @        0.2  ×  VDDQ       0.6    -  dRONdTL × |ΔT| - dRONdVL × |ΔV|         1.1  +  dRONdTL × |ΔT| + dRONdVL × |ΔV|            RZQ/7

RON(PD)  @        0.5  ×  VDDQ       0.9    -  dRONdTM × |ΔT| - dRONdVM × |ΔV|         1.1  +  dRONdTM × |ΔT| + dRONdVM × |ΔV|            RZQ/7

RON(PD)  @        0.8  ×  VDDQ       0.9    -  dRONdTH × |ΔT| - dRONdVH × |ΔV|         1.4  +  dRONdTH × |ΔT| + dRONdVH × |ΔV|            RZQ/7

RON(PU)  @        0.2  ×  VDDQ       0.9    -  dRONdTL × |ΔT| - dRONdVL × |ΔV|         1.4  +  dRONdTL × |ΔT| + dRONdVL × |ΔV|            RZQ/7

RON(PU)  @        0.5  ×  VDDQ       0.9    -  dRONdTM × |ΔT| - dRONdVM × |ΔV|         1.1  +  dRONdTM × |ΔT| + dRONdVM × |ΔV|            RZQ/7

RON(PU)  @        0.8  ×  VDDQ       0.6    -  dRONdTH × |ΔT| - dRONdVH × |ΔV|         1.1  +  dRONdTH × |ΔT| + dRONdVH × |ΔV|            RZQ/7

                                     Note:     1.  ΔT = T - T(@CALIBRATION)ΔV = VDDQ - VDDQ(@CALIBRATION); and VDD = VDDQ.

                                            Table  41: DDR3L  34  Ohm  Output          Driver     Voltage and  Temperature Sensitivity

                                                   Change                       Min                    Max                          Unit

                                                   dRONdTM                          0                  1.5                          %/°C

                                                   dRONdVM                          0                  0.13                         %/mV

                                                   dRONdTL                          0                  1.5                          %/°C

                                                   dRONdVL                          0                  0.13                         %/mV

                                                   dRONdTH                          0                  1.5                          %/°C

                                                   dRONdVH                          0                  0.13                         %/mV

09005aef85741711                                                                64     Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                              Output Driver Impedance

DDR3L Alternative 40 Ohm Driver

Table 42: DDR3L 40 Ohm Driver Impedance Characteristics

MR1

[5, 1]            RON                        Resistor         VOUT                       Min  Nom  Max                         Units

0, 0              Ω                        RON,40PD         0.2 × VDDQ                 0.6  1.0  1.15                        RZQ/6

                                                              0.5 × VDDQ                 0.9  1.0  1.15                        RZQ/6

                                                              0.8 × VDDQ                 0.9  1.0  1.45                        RZQ/6

                                             RON,40PU         0.2 × VDDQ                 0.9  1.0  1.45                        RZQ/6

                                                              0.5 × VDDQ                 0.9  1.0  1.15                        RZQ/6

                                                              0.8 × VDDQ                 0.6  1.0  1.15                        RZQ/6

Pull-up/pull-down mismatch (MMPUPD)                        VIL(AC) to VIH(AC)            –10  N/A  10                               %

                                     Notes:  1.  Tolerance limits assume RZQ of 240Ω ±1% and are applicable after proper ZQ calibra-

                                                 tion has been performed at a stable temperature and voltage (VDDQ = VDD; VSSQ = VSS).

                                                 Refer to DDR3L 40 Ohm Output Driver Sensitivity (page 65) if either the temperature

                                                 or the voltage changes after calibration.

                                             2.  Measurement definition for mismatch between pull-up and pull-down (MMPUPD). Meas-

                                                 ure both RON(PU) and RON(PD) at 0.5 × VDDQ:

                                                 MMPUPD =  RON(PU) - RON(PD)      × 100

                                                              RON,nom

                                             3.  For IT and AT devices, the minimum values are derated by 6% when the device operates

                                                 between –40°C and 0°C (TC).

                                                 A larger maximum limit will result in slightly lower minimum currents.

DDR3L 40 Ohm Output Driver Sensitivity

                                             If either the temperature or the voltage changes after I/O calibration, then the tolerance

                                             limits listed in Table 42 can be expected to widen according to Table 43 and Table 44

                                             (page 66).

Table 43: DDR3L 40 Ohm Output Driver Sensitivity Definition

Symbol                                                   Min                                  Max                                   Unit

RON(PD) @ 0.2 ×   VDDQ               0.6  -  dRONdTL × |ΔT| - dRONdVL × |ΔV|      1.1    +    dRONdTL × |ΔT| + dRONdVL × |ΔV|  RZQ/6

RON(PD) @ 0.5 ×   VDDQ               0.9  -  dRONdTM × |ΔT| - dRONdVM × |ΔV|      1.1    +    dRONdTM × |ΔT| + dRONdVM × |ΔV|  RZQ/6

RON(PD) @ 0.8 ×   VDDQ               0.9  -  dRONdTH × |ΔT| - dRONdVH × |ΔV|      1.4    +    dRONdTH × |ΔT| + dRONdVH × |ΔV|  RZQ/6

RON(PU) @ 0.2 ×   VDDQ               0.9  -  dRONdTL × |ΔT| - dRONdVL × |ΔV|      1.4    +    dRONdTL × |ΔT| + dRONdVL × |ΔV|  RZQ/6

RON(PU) @ 0.5 ×   VDDQ               0.9  -  dRONdTM × |ΔT| - dRONdVM × |ΔV|      1.1    +    dRONdTM × |ΔT| + dRONdVM × |ΔV|  RZQ/6

RON(PU) @ 0.8 ×   VDDQ               0.6  -  dRONdTH × |ΔT| - dRONdVH × |ΔV|      1.1    +    dRONdTH × |ΔT| + dRONdVH × |ΔV|  RZQ/6

                                     Note:   1.  ΔT = T - T(@CALIBRATION)ΔV = VDDQ - VDDQ(@CALIBRATION); and VDD = VDDQ.

09005aef85741711                                                              65         Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                      Output Driver Impedance

                                     Table  44: 40 Ohm  Output  Driver  Voltage  and  Temperature  Sensitivity

                                            Change              Min                   Max          Unit

                                            dRONdTM                 0                 1.5          %/°C

                                            dRONdVM                 0                 0.15         %/mV

                                            dRONdTL                 0                 1.5          %/°C

                                            dRONdVL                 0                 0.15         %/mV

                                            dRONdTH                 0                 1.5          %/°C

                                            dRONdVH                 0                 0.15         %/mV

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                                                                Output Characteristics and Operating Conditions

Output Characteristics and Operating Conditions

Table 45: DDR3L Single-Ended Output Driver Characteristics

All voltages are referenced to VSS

Parameter/Condition                                                 Symbol                         Min               Max          Unit  Notes

Output leakage current: DQ are disabled;                            IOZ                            –5                5            μA            1

0V ≤ VOUT ≤ VDDQ; ODT is disabled; ODT is HIGH

Output slew rate: Single-ended; For rising and falling edges,       SRQse                          1.75              6            V/ns  1, 2, 3, 4

measure between VOL(AC) = VREF - 0.09 × VDDQ and VOH(AC) =

VREF + 0.09 × VDDQ

Single-ended DC high-level output voltage                           VOH(DC)                              0.8 × VDDQ               V     1, 2, 5

Single-ended DC mid-point level output voltage                      VOM(DC)                              0.5 × VDDQ               V     1, 2, 5

Single-ended DC low-level output voltage                            VOL(DC)                              0.2 × VDDQ               V     1, 2, 5

Single-ended AC high-level output voltage                           VOH(AC)                        VTT + 0.1 × VDDQ               V     1, 2, 3, 6

Single-ended AC low-level output voltage                            VOL(AC)                        VTT - 0.1 × VDDQ               V     1, 2, 3, 6

Delta RON between pull-up and pull-down for DQ/DQS                  MMPUPD                         –10               10           %     1, 7

Test load for AC timing and output slew rates                       Output                     to  VTT (VDDQ/2) via 25Ω resistor                3

                                     Notes:  1.  RZQ of 240Ω ±1% with RZQ/7 enabled (default 34Ω driver) and is applicable after prop-

                                                 er ZQ calibration has been performed at a stable temperature and voltage (VDDQ = VDD;

                                                 VSSQ = VSS).

                                             2.  VTT = VDDQ/2.

                                             3.  See Figure 26 (page 70) for the test load configuration.

                                             4.  The 6 V/ns maximum is applicable for a single DQ signal when it is switching either from

                                                 HIGH to LOW or LOW to HIGH while the remaining DQ signals in the same byte lane are

                                                 either all static or all switching in the opposite direction. For all other DQ signal switch-

                                                 ing combinations, the maximum limit of 6 V/ns is reduced to 5 V/ns.

                                             5.  See Figure 23 (page 61) for IV curve linearity. Do not use AC test load.

                                             6.  See Table 48 (page 70) for output slew rate.

                                             7.  See Figure 23 (page 61) for additional information.

                                             8.  See Figure 24 (page 68) for an example of a single-ended output signal.

09005aef85741711                                                67       Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                       2Gb: x8, x16 Automotive DDR3L SDRAM

                                                               Output  Characteristics and Operating Conditions

Figure 24: DQ Output Signal

                                                                                                   MAX output

                                                                                                   VOH(AC)

                                                                                                   VOL(AC)

                                                                                                   MIN output

Table 46: DDR3L Differential Output Driver Characteristics

All voltages are referenced to VSS

Parameter/Condition                                                    Symbol                      Min         Max            Unit  Notes

Output leakage current: DQ are disabled;                               IOZ                         –5                  5      μA    1

0V ≤ VOUT ≤ VDDQ; ODT is disabled; ODT is HIGH

DDR3L Output slew rate: Differential; For rising and fall-             SRQdiff                     3.5                 12     V/ns  1

ing edges, measure between VOL,diff(AC) = –0.18 × VDDQ

and VOH,diff(AC) = 0.18 × VDDQ

Differential high-level output voltage                                 VOH,diff(AC)                     +0.2 × VDDQ           V     1, 4

Differential low-level output voltage                                  VOL,diff(AC)                     –0.2 × VDDQ           V     1, 4

Delta Ron between pull-up and pull-down for DQ/DQS                     MMPUPD                      –10                 10     %     1, 5

Test load for AC timing and output slew rates                          Output        to  VTT       (VDDQ/2) via 25Ω resistor        3

                                     Notes:  1.  RZQ of 240Ω ±1% with RZQ/7 enabled (default 34Ω driver) and is applicable after prop-

                                                 er ZQ calibration has been performed at a stable temperature and voltage (VDDQ = VDD;

                                                 VSSQ = VSS).

                                             2.  VREF = VDDQ/2; slew rate @ 5 V/ns, interpolate for faster slew rate.

                                             3.  See Figure 26 (page 70) for the test load configuration.

                                             4.  See Table 49 (page 72) for the output slew rate.

                                             5.  See Table 35 (page 62) for additional information.

                                             6.  See Figure 25 (page 69) for an example of a differential output signal.

09005aef85741711                                               68               Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                         Output Characteristics and Operating Conditions

Table 47: DDR3L Differential Output Driver Characteristics VOX(AC)

All voltages are referenced to VSS

Parameter/Condi-                                                        DDR3L- 800/1066/1333 DQS/DQS# Differential Slew Rate

tion                                             Symbol       3.5V/n     4V/ns  5V/ns    6V/ns   7V/ns              8V/ns          9V/ns  10V/ns  12V/ns    Unit

                                                                   s

Output differential                      VOX(AC)         Max  +115       +130      +135  +195    +205               +205           +205   +205       +205   mV

crosspoint voltage                                       Min       -115  -130      -135  -195    -205               -205           -205   -205       -205   mV

Parameter/Condi-                                                         DDR3L-1600/1866 DQS/DQS# Differential Slew Rate

tion                                             Symbol       3.5V/n     4V/ns  5v/ns    6V/ns   7V/ns              8V/ns          9V/ns  10V/ns  12V/ns    Unit

                                                                   s

Output differential                      VOX(AC)         Max       +90   +105      +135  +155    +180               +205           +205   +205       +205   mV

crosspoint voltage                                       Min       -90   -105      -135  -155    -180               -205           -205   -205       -205   mV

                                         Notes:  1.  RZQ of 240Ω ±1% with RZQ/7 enabled (default 34Ω driver) and is applicable after prop-

                                                     er ZQ calibration has been performed at a stable temperature and voltage (VDDQ = VDD;

                                                     VSSQ = VSS).

                                                 2.  See Figure 26 (page 70) for the test load configuration.

                                                 3.  See Figure 25 (page 69) for an example of a differential output signal.

                                                 4.  For a differential slew rate between the list values, the VOX(AC) value may be obtained

                                                     by linear interpolation.

Figure 25: Differential Output Signal

                                                                                                                                                MAX output

                                                                                                                                                VOH

                                                     X                                                        X                                 VOX(AC)max

                                                                                X

                    X                                                                                                                           VOX(AC)min

                                                                                                                                                VOL

                                                                                                                                                MIN output

09005aef85741711                                                                69       Micron  Technology,  Inc.  reserves  the  right  to change products or specifications without notice.

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                                                        Output Characteristics and Operating Conditions

Reference         Output             Load

                                     Figure 26 represents the effective reference load of 25ȍ used in defining the relevant de-

                                     vice AC timing parameters (except ODT reference timing) as well as the output slew rate

                                     measurements. It is not intended to be a precise representation of a particular system

                                     environment or a depiction of the actual load presented by a production tester. System

                                     designers should use IBIS or other simulation tools to correlate the timing reference

                                     load to a system environment.

Figure  26:       Reference          Output  Load  for AC Timing and Output Slew Rate

                                                              VDDQ/2

                                                   DUT  VREF

                                                        DQ       RTT = 25ȍ  VTT = VDDQ/2

                                                        DQS

                                                        DQS#

                                                                 Timing reference point

                                                   ZQ           RZQ = 240ȍ

                                                                            VSS

Slew    Rate      Definitions for Single-Ended Output Signals

                                     The single-ended output driver is summarized in Table 45 (page 67). With the reference

                                     load for timing measurements, the output slew rate for falling and rising edges is de-

                                     fined and measured between VOL(AC) and VOH(AC) for single-ended signals.

                                     Table 48: Single-Ended Output Slew Rate Definition

                                     Single-Ended Output Slew

                                     Rates (Linear Signals)                 Measured

                                     Output             Edge                From          To       Calculation

                                             DQ         Rising              VOL(AC)       VOH(AC)  VOH(AC) - VOL(AC)

                                                                                                               ǻTRse

                                                        Falling             VOH(AC)       VOL(AC)  VOH(AC) - VOL(AC)

                                                                                                               ǻTFse

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                                                             Output Characteristics and Operating Conditions

Figure 27: Nominal                   Slew  Rate  Definition  for Single-Ended Output Signals

                                                                 ǻTRse

                                                                                              V  OH(AC)

                                                                                              VTT

                                                                                              VOL(AC)

                                                 ǻTFse

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                                                         Output Characteristics and Operating Conditions

Slew Rate Definitions for Differential Output Signals

                                     The differential output driver is summarized in Table 46 (page 68). With the reference

                                     load for timing measurements, the output slew rate for falling and rising edges is de-

                                     fined and measured between VOL(AC) and VOH(AC) for differential signals.

                                     Table 49: Differential Output Slew Rate Definition

                                     Differential Output Slew

                                     Rates (Linear Signals)              Measured

                                     Output     Edge               From               To      Calculation

                                     DQS, DQS#  Rising         VOL,diff(AC)  VOH,diff(AC)  VOH,diff(AC) - VOL,diff(AC)

                                                                                                               ǻTRdiff

                                                Falling        VOH,diff(AC)  VOL,diff(AC)  VOH,diff(AC) - VOL,diff(AC)

                                                                                                               ǻTFdiff

Figure 28: Nominal Differential Output Slew Rate Definition for DQS, DQS#

                                                                             ǻTRdiff

                                                                                           VOH,diff(AC)

                                                                                           0

                                                                                           VOL,diff(AC)

                                                ǻTFdiff

09005aef85741711                                               72        Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                              2Gb: x8, x16 Automotive DDR3L SDRAM

                                                                                                                      Speed Bin Tables

Speed Bin Tables

Table 50: DDR3L-1066 Speed Bins

DDR3L-1066 Speed Bin                                                                 -187E                   -187

CL-tRCD-tRP                                                                           7-7-7                  8-8-8

Parameter                                        Symbol                       Min            Max      Min             Max   Unit  Notes

Internal READ command to first data              tAA                          13.125             –    15               –    ns

ACTIVATE to internal READ or WRITE delay         tRCD                         13.125             –    15               –    ns

time

PRECHARGE command period                         tRP                          13.125             –    15               –    ns

ACTIVATE-to-ACTIVATE or REFRESH command          tRC                          50.625             –    52.5             –    ns

period

ACTIVATE-to-PRECHARGE command period             tRAS                         37.5    9 x tREFI       37.5   9 x tREFI      ns    1

CL = 5                               CWL = 5     tCK (AVG)                    3.0                3.3  3.0              3.3  ns    2

                                     CWL = 6     tCK (AVG)                           Reserved                Reserved       ns    3

CL = 6                               CWL = 5     tCK (AVG)                    2.5                3.3  2.5              3.3  ns    2

                                     CWL = 6     tCK (AVG)                           Reserved                Reserved       ns    3

CL = 7                               CWL = 5     tCK (AVG)                           Reserved                Reserved       ns    3

                                     CWL = 6     tCK (AVG)                    1.875          <2.5            Reserved       ns    2, 3

CL = 8                               CWL = 5     tCK (AVG)                           Reserved                Reserved       ns    3

                                     CWL = 6     tCK (AVG)                    1.875          <2.5     1.875           <2.5  ns    2

Supported CL settings                                                                5, 6, 7, 8              5, 6, 8        CK

Supported CWL settings                                                                5, 6                   5, 6           CK

                                     Notes:  1.  tREFI depends on TOPER.

                                             2.  The CL and CWL settings result in tCK requirements. When making a selection of   tCK,

                                                 both CL and CWL requirement settings need to be fulfilled.

                                             3.  Reserved settings are not allowed.

09005aef85741711                                                          73          Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                              2Gb: x8, x16 Automotive DDR3L SDRAM

                                                                                                                      Speed Bin Tables

Table 51: DDR3L-1333 Speed Bins

DDR3L-1333 Speed Bin                                                                 -15E1                   -152

CL-tRCD-tRP                                                                          9-9-9                   10-10-10

Parameter                                        Symbol                       Min             Max   Min               Max    Unit  Notes

Internal READ command to first data              tAA                          13.5             –    15                    –  ns

ACTIVATE to internal READ or WRITE delay         tRCD                         13.5             –    15                    –  ns

time

PRECHARGE command period                         tRP                          13.5             –    15                    –  ns

ACTIVATE-to-ACTIVATE or REFRESH command          tRC                          49.5             –    51                    –  ns

period

ACTIVATE-to-PRECHARGE command period             tRAS                         36     9 x tREFI      36       9 x tREFI       ns    3

CL = 5                               CWL = 5     tCK (AVG)                    3.0              3.3  3.0                3.3   ns    4

                                     CWL = 6, 7  tCK (AVG)                           Reserved                Reserved        ns    5

CL = 6                               CWL = 5     tCK (AVG)                    2.5              3.3  2.5                3.3   ns    4

                                     CWL = 6     tCK (AVG)                           Reserved                Reserved        ns    5

                                     CWL = 7     tCK (AVG)                           Reserved                Reserved        ns    5

CL = 7                               CWL = 5     tCK (AVG)                           Reserved                Reserved        ns    5

                                     CWL = 6     tCK (AVG)                    1.875           <2.5           Reserved        ns    4, 5

                                     CWL = 7     tCK (AVG)                           Reserved                Reserved        ns    5

CL = 8                               CWL = 5     tCK (AVG)                           Reserved                Reserved        ns    5

                                     CWL = 6     tCK (AVG)                    1.875           <2.5  1.875             <2.5   ns    4

                                     CWL = 7     tCK (AVG)                           Reserved                Reserved        ns    5

CL = 9                               CWL = 5, 6  tCK (AVG)                           Reserved                Reserved        ns    5

                                     CWL = 7     tCK (AVG)                    1.5    <1.875                  Reserved        ns    4, 5

CL = 10                              CWL = 5, 6  tCK (AVG)                           Reserved                Reserved        ns    5

                                     CWL = 7     tCK (AVG)                    1.5    <1.875         1.5            <1.875    ns    4

Supported CL settings                                                         5, 6, 7, 8, 9, 10              5, 6, 8, 10     CK

Supported CWL settings                                                               5, 6, 7                 5, 6, 7         CK

                                     Notes:  1.  The -15E speed grade is backward compatible with 1066, CL = 7 (-187E).

                                             2.  The -15 speed grade is backward compatible with 1066, CL = 8 (-187).

                                             3.  tREFI depends on TOPER.

                                             4.  The CL and CWL settings result in tCK requirements. When making a selection of    tCK,

                                                 both CL and CWL requirement settings need to be fulfilled.

                                             5.  Reserved settings are not allowed.

09005aef85741711                                                          74         Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                              2Gb: x8, x16 Automotive DDR3L SDRAM

                                                                                                                     Speed Bin Tables

Table 52: DDR3L-1600 Speed Bins

DDR3L-1600 Speed Bin                                                                        -1251

CL-tRCD-tRP                                                                                 11-11-11

Parameter                                                                 Symbol     Min                     Max     Unit  Notes

Internal READ command to first data                                       tAA        13.75                   –       ns

ACTIVATE to internal READ or WRITE delay time                             tRCD       13.75                   –       ns

PRECHARGE command period                                                  tRP        13.75                   –       ns

ACTIVATE-to-ACTIVATE or REFRESH command period                            tRC        48.75                   –       ns

ACTIVATE-to-PRECHARGE command period                                      tRAS       35            9 x tREFI         ns                 2

CL = 5                                       CWL = 5                      tCK (AVG)  3.0                     3.3     ns                 3

                                             CWL = 6, 7, 8                tCK (AVG)         Reserved                 ns                 4

CL = 6                                       CWL = 5                      tCK (AVG)  2.5                     3.3     ns                 3

                                             CWL = 6                      tCK (AVG)         Reserved                 ns                 4

                                             CWL = 7, 8                   tCK (AVG)         Reserved                 ns                 4

CL = 7                                       CWL = 5                      tCK (AVG)         Reserved                 ns                 4

                                             CWL = 6                      tCK (AVG)  1.875                   <2.5    ns                 3

                                             CWL = 7                      tCK (AVG)         Reserved                 ns                 4

                                             CWL = 8                      tCK (AVG)         Reserved                 ns                 4

CL = 8                                       CWL = 5                      tCK (AVG)         Reserved                 ns                 4

                                             CWL = 6                      tCK (AVG)  1.875                   <2.5    ns                 3

                                             CWL = 7                      tCK (AVG)         Reserved                 ns                 4

                                             CWL = 8                      tCK (AVG)         Reserved                 ns                 4

CL = 9                                       CWL = 5, 6                   tCK (AVG)         Reserved                 ns                 4

                                             CWL = 7                      tCK (AVG)  1.5                     <1.875  ns                 3

                                             CWL = 8                      tCK (AVG)         Reserved                 ns                 4

CL = 10                                      CWL = 5, 6                   tCK (AVG)         Reserved                 ns                 4

                                             CWL = 7                      tCK (AVG)  1.5                     <1.875  ns                 3

                                             CWL = 8                      tCK (AVG)         Reserved                 ns                 4

CL = 11                                      CWL = 5, 6, 7                tCK (AVG)         Reserved                 ns                 4

                                             CWL = 8                      tCK (AVG)  1.25                    <1.5    ns                 3

Supported CL settings                                                                5, 6, 7, 8, 9, 10, 11           CK

Supported CWL settings                                                                      5, 6, 7, 8               CK

                                     Notes:  1.  The -125 speed grade is backward compatible with 1333, CL = 9 (-15E) and 1066, CL = 7

                                                 (-187E).

                                             2.  tREFI depends on TOPER.

                                             3.  The CL and CWL settings result in tCK requirements. When making a selection of tCK,

                                                 both CL and CWL requirement settings need to be fulfilled.

                                             4.  Reserved settings are not allowed.

09005aef85741711                                                          75         Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                   2Gb: x8, x16 Automotive DDR3L SDRAM

                                                                                                                    Speed Bin Tables

Table 53: DDR3L-1866 Speed Bins

DDR3L-1866 Speed Bin                                                                              -1071

CL-tRCD-tRP                                                                                      13-13-13

Parameter                                                                          Symbol  Min               Max        Unit  Notes

Internal READ command to first data                                                tAA     13.91               20

ACTIVATE to internal READ or WRITE delay time                                      tRCD    13.91               –        ns

PRECHARGE command period                                                           tRP     13.91               –        ns

ACTIVATE-to-ACTIVATE or REFRESH command period                                     tRC     47.91               –        ns

ACTIVATE-to-PRECHARGE command period                                               tRAS    34                9 x tREFI  ns             2

CL = 5                                           CWL = 5                      tCK (AVG)    3.0                 3.3      ns             3

                                                 CWL = 6, 7, 8, 9             tCK (AVG)           Reserved              ns             4

CL = 6                                           CWL = 5                      tCK (AVG)    2.5                 3.3      ns             3

                                                 CWL = 6, 7, 8, 9             tCK (AVG)           Reserved              ns             4

CL = 7                                           CWL = 5, 7, 8, 9             tCK (AVG)           Reserved              ns             4

                                                 CWL = 6                      tCK (AVG)    1.875             <2.5       ns             3

CL = 8                                           CWL = 5, 8, 9                tCK (AVG)           Reserved              ns             4

                                                 CWL = 6                      tCK (AVG)    1.875             <2.5       ns             3

                                                 CWL = 7                      tCK (AVG)           Reserved              ns             4

CL = 9                                           CWL = 5, 6, 8, 9             tCK (AVG)           Reserved              ns             4

                                                 CWL = 7                      tCK (AVG)    1.5               <1.875     ns             3

CL = 10                                          CWL = 5, 6, 9                tCK (AVG)           Reserved              ns             4

                                                 CWL = 7                      tCK (AVG)    1.5               <1.875     ns             3

                                                 CWL = 8                      tCK (AVG)           Reserved              ns             4

CL = 11                                          CWL = 5, 6, 7                tCK (AVG)           Reserved              ns             4

                                                 CWL = 8                      tCK (AVG)    1.25              <1.5       ns             3

                                                 CWL = 9                      tCK (AVG)           Reserved              ns             4

CL = 12                                          CWL = 5, 6, 7, 8             tCK (AVG)           Reserved              ns             4

                                                 CWL = 9                      tCK (AVG)           Reserved              ns             4

CL = 13                                          CWL = 5, 6, 7, 8             tCK (AVG)           Reserved              ns             4

                                                 CWL = 9                      tCK (AVG)    1.07              <1.25      ns             3

Supported CL settings                                                                      5, 6, 7, 8, 9, 10, 11, 13    CK

Supported CWL settings                                                                          5, 6, 7, 8, 9           CK

                                     Notes:  1.  The -107 speed grade is backward compatible with 1600, CL = 11 (-125) , 1333, CL = 9

                                                 (-15E) and 1066, CL = 7 (-187E).

                                             2.  tREFI depends on TOPER.

                                             3.  The CL and CWL settings result in tCK requirements. When making a selection of tCK,

                                                 both CL and CWL requirement settings need to be fulfilled.

                                             4.  Reserved settings are not allowed.

09005aef85741711                                                          76             Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                       2Gb: x8, x16 Automotive DDR3L SDRAM

                                       Electrical Characteristics and AC Operating Conditions

Electrical Characteristics and AC Operating Conditions

Table 54: Electrical Characteristics and            AC Operating Conditions

Notes 1–8 apply to the entire table

                                                    DDR3L              DDR3L          DDR3L          DDR3L

                                                       -800            -1066          -1333          -1600

Parameter                              Symbol       Min   Max          Min   Max      Min   Max      Min   Max      Unit   Notes

Clock Timing

Clock period         TC ≤ 85°C         tCK          8     7800         8     7800     8     7800     8     7800     ns     9, 42

average: DLL dis-    TC >85°C to       (DLL_DIS)    8     3900         8     3900     8     3900     8     3900     ns     42

able mode            95°C

                     TC >105°C to                   8     3900         8     3900     8     3900     8     3900     ns     42

                     115°C

                     TC >115°C to                   8     3900         8     3900     8     3900     8     3900     ns     42

                     125°C

Clock period average: DLL enable       tCK (AVG)          See Speed Bin Tables for tCK range allowed                ns     10, 11

mode

High pulse width average               tCH (AVG)    0.47  0.53         0.47  0.53     0.47  0.53     0.47  0.53     CK     12

Low pulse width average                tCL (AVG)    0.47  0.53         0.47  0.53     0.47  0.53     0.47  0.53     CK     12

Clock period jit-    DLL locked        tJITper      –100      100      –90       90   –80       80   –70       70   ps     13

ter                  DLL locking       tJITper,lck  –90       90       –80       80   –70       70   –60       60   ps     13

Clock absolute period                  tCK (ABS)              MIN = tCK (AVG) MIN + tJITper MIN;                    ps

                                                              MAX = tCK (AVG) MAX + tJITper MAX

Clock absolute high pulse width        tCH (ABS)    0.43      –        0.43      –    0.43      –    0.43      –    tCK    14

                                                                                                                    (AVG)

Clock absolute low pulse width         tCL (ABS)    0.43      –        0.43      –    0.43      –    0.43      –    tCK    15

                                                                                                                    (AVG)

Cycle-to-cycle jit-  DLL locked        tJITcc            200                180            160            140       ps     16

ter                  DLL locking       tJITcc,lck        180                160            140            120       ps     16

Cumulative error     2 cycles          tERR2per     –147      147  –132          132  –118      118  –103      103  ps     17

across               3 cycles          tERR3per     –175      175  –157          157  –140      140  –122      122  ps     17

                     4 cycles          tERR4per     –194      194  –175          175  –155      155  –136      136  ps     17

                     5 cycles          tERR5per     –209      209  –188          188  –168      168  –147      147  ps     17

                     6 cycles          tERR6per     –222      222  –200          200  –177      177  –155      155  ps     17

                     7 cycles          tERR7per     –232      232  –209          209  –186      186  –163      163  ps     17

                     8 cycles          tERR8per     –241      241  –217          217  –193      193  –169      169  ps     17

                     9 cycles          tERR9per     –249      249  –224          224  –200      200  –175      175  ps     17

                     10 cycles         tERR10per    –257      257  –231          231  –205      205  –180      180  ps     17

                     11 cycles         tERR11per    –263      263  –237          237  –210      210  –184      184  ps     17

                     12 cycles         tERR12per    –269      269  –242          242  –215      215  –188      188  ps     17

                     n = 13, 14 . . .  tERRnper           tERRnper MIN = (1 + 0.68ln[n]) × tJITper MIN              ps     17

                     49, 50 cycles                     tERRnper MAX = (1 + 0.68ln[n]) × tJITper MAX

09005aef85741711                                                   77            Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                     Electrical Characteristics and AC Operating Conditions

Table 54: Electrical Characteristics and        AC Operating Conditions (Continued)

Notes 1–8 apply to the entire table

                                                DDR3L             DDR3L       DDR3L        DDR3L

                                                    -800          -1066       -1333        -1600

Parameter                            Symbol     Min    Max        Min   Max   Min    Max   Min    Max   Unit   Notes

DQ Input Timing

Data setup time   Base (specifica-   tDS        90        –       40     –    –      –     –      –     ps     18, 19,

to DQS, DQS#      tion)              (AC160)                                                                   44

                  VREF @ 1 V/ns                 250       –       200    –    –      –     –      –     ps     19, 20

Data setup time   Base (specifica-   tDS        140       –       90     –    45     –     25     –     ps     18, 19,

to DQS, DQS#      tion)              (AC135)                                                                   44

                  VREF @ 1 V/ns                 275       –       250    –    180    –     160    –     ps     19, 20

Data hold time    Base (specifica-   tDH        160       –       110    –    75     –     55     –     ps     18, 19

from DQS, DQS#    tion)              (DC90)

                  VREF @ 1 V/ns                 250       –       200    –    165    –     145    –     ps     19, 20

Minimum data pulse width             tDIPW      600       –       490    –    400    –     360    –     ps     41

DQ Output Timing

DQS, DQS# to DQ skew, per ac-        tDQSQ      –      200        –     150   –      125   –      100   ps

cess

DQ output hold time from DQS,        tQH        0.38      –       0.38   –    0.38   –     0.38   –     tCK    21

DQS#                                                                                                    (AVG)

DQ Low-Z time from CK, CK#           tLZDQ      –800   400    –600      300   –500   250   –450   225   ps     22, 23

DQ High-Z time from CK, CK#          tHZDQ      –      400        –     300   –      250   –      225   ps     22, 23

DQ Strobe Input Timing

DQS, DQS# rising to CK, CK# ris-     tDQSS      –0.25  0.25   –0.25     0.25  –0.25  0.25  –0.27  0.27  CK     25

ing

DQS, DQS# differential input low     tDQSL      0.45   0.55       0.45  0.55  0.45   0.55  0.45   0.55  CK

pulse width

DQS, DQS# differential input high    tDQSH      0.45   0.55       0.45  0.55  0.45   0.55  0.45   0.55  CK

pulse width

DQS, DQS# falling setup to CK,       tDSS       0.2       –       0.2    –    0.2    –     0.18   –     CK     25

CK# rising

DQS, DQS# falling hold from CK,      tDSH       0.2       –       0.2    –    0.2    –     0.18   –     CK     25

CK# rising

DQS, DQS# differential WRITE         tWPRE      0.9       –       0.9    –    0.9    –     0.9    –     CK

preamble

DQS, DQS# differential WRITE         tWPST      0.3       –       0.3    –    0.3    –     0.3    –     CK

postamble

DQ Strobe Output Timing

DQS, DQS# rising to/from rising      tDQSCK     –400   400    –300      300   –255   255   –225   225   ps     23

CK, CK#

DQS, DQS# rising to/from rising      tDQSCK     1         10      1     10    1      10    1      10    ns     26

CK, CK# when DLL is disabled         (DLL_DIS)

09005aef85741711                                              78        Micron Technology, Inc. reserves the right to change products or specifications without notice.

2Gb_auto_DDR3L.pdf - Rev. C 3/18 EN                                                               © 2014 Micron Technology, Inc. All rights reserved.
                                                                 2Gb: x8, x16 Automotive DDR3L SDRAM

                                          Electrical Characteristics and AC Operating Conditions

Table 54: Electrical Characteristics and      AC Operating Conditions (Continued)

Notes 1–8 apply to the entire table

                                              DDR3L              DDR3L        DDR3L               DDR3L

                                                 -800            -1066        -1333               -1600

Parameter                            Symbol   Min   Max         Min   Max     Min   Max      Min     Max       Unit  Notes

DQS, DQS# differential output        tQSH     0.38     –        0.38       –  0.40      –    0.40         –    CK    21

high time

DQS, DQS# differential output        tQSL     0.38     –        0.38       –  0.40      –    0.40         –    CK    21

low time

DQS, DQS# Low-Z time (RL - 1)        tLZDQS   –800  400     –600      300     –500      250  –450         225  ps    22, 23

DQS, DQS# High-Z time (RL +          tHZDQS   –     400          –    300     –         250       –       225  ps    22, 23

BL/2)

DQS, DQS# differential READ pre-     tRPRE    0.9   Note        0.9   Note    0.9   Note     0.9     Note      CK    23, 24

amble                                                  24             24                24                24

DQS, DQS# differential READ          tRPST    0.3   Note        0.3   Note    0.3   Note     0.3     Note      CK    23, 27

postamble                                              27             27                27                27

Command and Address Timing

DLL locking time                     tDLLK    512      –        512        –  512       –    512          –    CK    28

CTRL, CMD,        Base (specifica-   tIS      215      –        140        –  80        –    60           –    ps    29, 30,

ADDR              tion)              (AC160)                                                                         44

setup to CK,CK#   VREF @ 1 V/ns               375      –        300        –  240       –    220          –    ps    20, 30

CTRL, CMD,        Base (specifica-   tIS      365      –        290        –  205       –    185          –    ps    29, 30,

ADDR              tion)              (AC135)                                                                         44

setup to CK,CK#   VREF @ 1 V/ns               500      –        425        –  340       –    320          –    ps    20, 30

CTRL, CMD,        Base (specifica-   tIH      285      –        210        –  150       –    130          –    ps    29, 30

ADDR hold from    tion)              (DC90)

CK,CK#            VREF @ 1 V/ns               375      –        300        –  240       –    220          –    ps    20, 30

Minimum CTRL, CMD, ADDR              tIPW     900      –        780        –  620       –    560          –    ps    41

pulse width

ACTIVATE to internal READ or         tRCD                   See Speed Bin Tables for tRCD                      ns    31

WRITE delay

PRECHARGE command period             tRP                    See Speed Bin Tables for tRP                       ns    31

ACTIVATE-to-PRECHARGE com-           tRAS                   See Speed Bin Tables for tRAS                      ns    31, 32

mand period

ACTIVATE-to-ACTIVATE command         tRC                    See Speed Bin Tables for tRC                       ns    31, 43

period

ACTIVATE-to-AC-   x4/x8 (1KB         tRRD     MIN = great-  MIN = great-      MIN = great-   MIN = great-      CK    31

TIVATE minimum    page size)                  er of 4CK or  er of 4CK or      er of 4CK or   er of 4CK or

command                                          10ns               7.5ns          6ns               6ns

period            x16 (2KB page               MIN = greater of 4CK or         MIN = greater of 4CK or          CK    31

                  size)                                    10ns                            7.5ns

09005aef85741711                                            79             Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                               2Gb: x8, x16 Automotive DDR3L SDRAM

                                     Electrical Characteristics and AC Operating Conditions

Table 54: Electrical Characteristics and      AC Operating Conditions (Continued)

Notes 1–8 apply to the entire table

                                              DDR3L            DDR3L      DDR3L         DDR3L

                                                  -800         -1066      -1333         -1600

Parameter                            Symbol   Min  Max         Min   Max  Min  Max      Min    Max  Unit  Notes

Four ACTIVATE        x4/x8 (1KB      tFAW     40        –      37.5   –   30        –   30     –    ns    31

windows              page size)

                     x16 (2KB page            50        –      50     –   45        –   40     –    ns    31

                     size)

Write recovery time                  tWR                       MIN = 15ns; MAX = N/A                ns    31, 32,

                                                                                                          33,34

Delay from start of internal         tWTR          MIN = greater of 4CK or 7.5ns; MAX = N/A         CK    31, 34

WRITE

transaction to internal READ

command

READ-to-PRECHARGE time               tRTP          MIN = greater of 4CK or 7.5ns; MAX = N/A         CK    31, 32

CAS#-to-CAS# command delay           tCCD                      MIN = 4CK; MAX = N/A                 CK

Auto precharge write recovery +      tDAL          MIN = WR + tRP/tCK (AVG); MAX = N/A              CK

precharge time

MODE REGISTER SET command            tMRD                      MIN = 4CK; MAX = N/A                 CK

cycle time

MODE REGISTER SET command            tMOD          MIN = greater of 12CK or 15ns; MAX = N/A         CK

update delay

MULTIPURPOSE REGISTER READ           tMPRR                     MIN = 1CK; MAX = N/A                 CK

burst end to mode register set for

multipurpose register exit

Calibration Timing

ZQCL command:        POWER-UP        tZQinit  512       –      512    –   512       –   512    –    CK

Long calibration     and RESET op-

time                 eration

                     Normal opera-   tZQoper  256       –      256    –   256       –   256    –    CK

                     tion

ZQCS command: Short calibration      tZQCS    64        –      64     –   64        –   64     –    CK

time

Initialization and Reset Timing

Exit reset from CKE HIGH to a val-   tXPR     MIN  =    greater of 5CK or tRFC + 10ns;  MAX =  N/A  CK

id command

Begin power supply ramp to           tVDDPR                    MIN = N/A; MAX = 200                 ms

power supplies

stable

RESET# LOW to power supplies         tRPS                      MIN = 0; MAX = 200                   ms

stable

RESET# LOW to I/O and RTT High-      tIOZ                      MIN = N/A; MAX = 20                  ns    35

Z

Refresh Timing

09005aef85741711                                           80        Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                        2Gb: x8, x16 Automotive DDR3L SDRAM

                                               Electrical Characteristics and AC Operating Conditions

Table 54: Electrical Characteristics and                AC Operating Conditions (Continued)

Notes 1–8 apply to the entire table

                                                        DDR3L           DDR3L             DDR3L     DDR3L

                                                        -800            -1066             -1333     -1600

Parameter                                   Symbol      Min  Max        Min  Max    Min        Max  Min  Max    Unit  Notes

REFRESH-to-ACTIVATE or RE-                  tRFC – 1Gb                MIN = 110; MAX = 70,200                   ns

FRESH                                       tRFC – 2Gb                MIN = 160; MAX = 70,200                   ns

command period                              tRFC – 4Gb                MIN = 260; MAX = 70,200                   ns

                                            tRFC – 8Gb                MIN = 350; MAX = 70,200                   ns

Maximum refresh    TC ≤              85°C   –                                    64 (1X)                        ms    36

period             TC >              85°C   –                                    32 (2X)                        ms    36

                   TC >              105°C  –                                    16 (4X)                        ms    36

                   TC >              115°C  –                                    8 (8X)                         ms    36

Maximum aver-      TC ≤              85°C   tREFI                            7.8 (64ms/8192)                    μs    36

age                TC >              85°C                                    3.9 (32ms/8192)                    μs    36

periodic refresh   TC >              105°C                                   1.95 (16ms/8192)                   ms    36

                   TC >              115°C                                   0.975 (8ms/8192)                   ms    36

Self Refresh Timing

Exit self refresh to commands not           tXS         MIN = greater of 5CK or tRFC + 10ns; MAX = N/A          CK

requiring a

locked DLL

Exit self refresh to commands re-           tXSDLL                  MIN = tDLLK (MIN); MAX = N/A                CK    28

quiring a locked DLL

Minimum CKE low pulse width                 tCKESR            MIN = tCKE (MIN) + CK; MAX = N/A                  CK

for self refresh entry to self re-

fresh exit timing

Valid clocks after self refresh en-         tCKSRE           MIN = greater of 5CK or 10ns; MAX = N/A            CK

try or power-down entry

Valid clocks before self refresh ex-        tCKSRX           MIN = greater of 5CK or 10ns; MAX = N/A            CK

it,

power-down exit, or reset exit

Power-Down Timing

CKE MIN pulse width                         tCKE (MIN)  Greater of      Greater of  Greater of      Greater of  CK

                                                        3CK or 7.5ns    3CK or            3CK or    3CK or 5ns

                                                                        5.625ns          5.625ns

Command pass disable delay                  tCPDED                      MIN = 1; MAX = N/A                      CK

Power-down entry to power-                  tPD                MIN = tCKE (MIN); MAX = 9 × tREFI                CK

down exit timing

Begin power-down period prior               tANPD                            WL - 1CK                           CK

to CKE

registered HIGH

Power-down entry period: ODT                PDE         Greater of tANPD or tRFC - REFRESH command to CKE       CK

either                                                                       LOW time

synchronous or asynchronous

09005aef85741711                                                    81       Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                              2Gb: x8, x16 Automotive DDR3L SDRAM

                                     Electrical Characteristics and AC Operating Conditions

Table 54: Electrical Characteristics and       AC Operating Conditions (Continued)

Notes 1–8 apply to the entire table

                                               DDR3L          DDR3L       DDR3L                 DDR3L

                                               -800           -1066           -1333             -1600

Parameter                            Symbol    Min   Max      Min  Max    Min        Max  Min        Max   Unit  Notes

Power-down exit period: ODT ei-      PDX                           tANPD + tXPDLL                          CK

ther

synchronous or asynchronous

Power-Down Entry Minimum Timing

ACTIVATE command to power-           tACTPDEN                        MIN = 1                               CK

down entry

PRECHARGE/PRECHARGE ALL              tPRPDEN                         MIN = 1                               CK

command to

power-down entry

REFRESH command to power-            tREFPDEN                        MIN = 1                               CK    37

down entry

MRS command to power-down            tMRSPDEN                 MIN = tMOD (MIN)                             CK

entry

READ/READ with auto precharge        tRDPDEN                       MIN = RL + 4 + 1                        CK

command to power-down entry

WRITE command     BL8 (OTF, MRS)     tWRPDEN              MIN = WL + 4 + tWR/tCK (AVG)                     CK

to power-down     BC4OTF

entry             BC4MRS             tWRPDEN              MIN = WL + 2 + tWR/tCK (AVG)                     CK

WRITE with auto   BL8 (OTF, MRS)     tWRAPDEN                 MIN = WL + 4 + WR + 1                        CK

precharge com-    BC4OTF

mand to power-    BC4MRS             tWRAPDEN                 MIN = WL + 2 + WR + 1                        CK

down entry

Power-Down Exit Timing

DLL on, any valid command, or        tXP       MIN   = greater of 3CK or  MIN = greater of 3CK         or  CK

DLL off to                                            7.5ns;                              6ns;

commands not requiring locked                        MAX = N/A                       MAX = N/A

DLL

Precharge power-down with DLL        tXPDLL          MIN = greater of 10CK or 24ns; MAX = N/A              CK    28

off to

commands requiring a locked DLL

ODT Timing

RTT synchronous turn-on delay        ODTLon                        CWL + AL - 2CK                          CK    38

RTT synchronous turn-off delay       ODTLoff                       CWL + AL - 2CK                          CK    40

RTT turn-on from ODTL on refer-      tAON      –400  400  –300     300    –250       250  –225       225   ps    23, 38

ence

RTT turn-off from ODTL off refer-    tAOF      0.3   0.7      0.3  0.7    0.3        0.7        0.3  0.7   CK    39, 40

ence

Asynchronous RTT turn-on delay       tAONPD                   MIN = 2; MAX = 8.5                           ns    38

(power-down with DLL off)

09005aef85741711                                          82       Micron Technology, Inc. reserves the right to change products or specifications without notice.

2Gb_auto_DDR3L.pdf - Rev. C 3/18 EN                                                                  © 2014 Micron Technology, Inc. All rights reserved.
                                                                            2Gb: x8, x16 Automotive DDR3L SDRAM

                                                         Electrical Characteristics and AC Operating Conditions

Table 54: Electrical Characteristics and                   AC Operating Conditions (Continued)

Notes 1–8 apply to the entire table

                                                           DDR3L            DDR3L          DDR3L          DDR3L

                                                               -800         -1066          -1333          -1600

Parameter                                        Symbol    Min  Max         Min       Max  Min       Max  Min      Max         Unit         Notes

Asynchronous RTT turn-off delay                  tAOFPD                        MIN = 2; MAX = 8.5                              ns           40

(power-down with DLL off)

ODT HIGH time with WRITE com-                    ODTH8                      MIN = 6; MAX = N/A                                 CK

mand and BL8

ODT HIGH time without WRITE                      ODTH4                      MIN = 4; MAX = N/A                                 CK

command or with WRITE com-

mand and BC4

Dynamic ODT Timing

RTT,nom-to-RTT(WR) change skew                   ODTLcnw                              WL - 2CK                                 CK

RTT(WR)-to-RTT,nom change skew -                 ODTLcwn4                             4CK + ODTLoff                            CK

BC4

RTT(WR)-to-RTT,nom change skew -                 ODTLcwn8                             6CK + ODTLoff                            CK

BL8

RTT dynamic change skew                          tADC      0.3  0.7         0.3       0.7  0.3       0.7  0.3      0.7         CK           39

Write Leveling Timing

First DQS, DQS# rising edge                      tWLMRD    40        –      40        –    40        –    40       –           CK

DQS, DQS# delay                                  tWLDQSEN  25        –      25        –    25        –    25       –           CK

Write leveling setup from rising                 tWLS      325       –      245       –    195       –    165      –           ps

CK, CK#

crossing to rising DQS, DQS#

crossing

Write leveling hold from rising                  tWLH      325       –      245       –    195       –    165      –           ps

DQS, DQS#

crossing to rising CK, CK# crossing

Write leveling output delay                      tWLO      0         9      0         9    0         9    0        7.5         ns

Write leveling output error                      tWLOE     0         2      0         2    0         2    0        2           ns

                                     Notes:  1.  AC timing parameters are valid from specified TC MIN to TC MAX values.

                                             2.  All voltages are referenced to VSS.

                                             3.  Output timings are only valid for RON34 output buffer selection.

                                             4.  The unit tCK (AVG) represents the actual tCK (AVG) of the input clock under operation.

                                                 The unit CK represents one clock cycle of the input clock, counting the actual clock

                                                 edges.

                                             5.  AC timing and IDD tests may use a VIL-to-VIH swing of up to 900mV in the test environ-

                                                 ment, but input timing is still referenced to VREF (except tIS, tIH, tDS, and tDH use the

                                                 AC/DC trip points and CK, CK# and DQS, DQS# use their crossing points). The minimum

                                                 slew rate for the input signals used to test the device is 1 V/ns for single-ended inputs

                                                 and 2 V/ns for differential inputs in the range between VIL(AC) and VIH(AC).

                                             6.  All timings that use time-based values (ns, μs, ms) should use tCK (AVG) to determine the

                                                 correct number of clocks (Table 54 (page 77) uses CK or tCK [AVG] interchangeably). In

                                                 the case of noninteger results, all minimum limits are to be rounded up to the nearest

09005aef85741711                                                        83            Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                             2Gb: x8, x16 Automotive DDR3L SDRAM

                                                    Electrical Characteristics and AC Operating Conditions

                                          whole integer, and all maximum limits are to be rounded down to the nearest whole

                                          integer.

                                     7.   Strobe or DQSdiff refers to the DQS and DQS# differential crossing point when DQS is

                                          the rising edge. Clock or CK refers to the CK and CK# differential crossing point when

                                          CK is the rising edge.

                                     8.   This output load is used for all AC timing (except ODT reference timing) and slew rates.

                                          The actual test load may be different. The output signal voltage reference point is

                                          VDDQ/2 for single-ended signals and the crossing point for differential signals (see Figure

                                          25 (page 69)).

                                     9.   When operating in DLL disable mode, Micron does not warrant compliance with normal

                                          mode timings or functionality.

                                     10.  The clock’s tCK (AVG) is the average clock over any 200 consecutive clocks and tCK (AVG)

                                          MIN is the smallest clock rate allowed, with the exception of a deviation due to clock

                                          jitter. Input clock jitter is allowed provided it does not exceed values specified and must

                                          be of a random Gaussian distribution in nature.

                                     11.  Spread spectrum is not included in the jitter specification values. However, the input

                                          clock can accommodate spread-spectrum at a sweep rate in the range of 20–60 kHz with

                                          an additional 1% of tCK (AVG) as a long-term jitter component; however, the spread

                                          spectrum may not use a clock rate below tCK (AVG) MIN.

                                     12.  The clock’s tCH (AVG) and tCL (AVG) are the average half clock period over any 200 con-

                                          secutive clocks and is the smallest clock half period allowed, with the exception of a de-

                                          viation due to clock jitter. Input clock jitter is allowed provided it does not exceed values

                                          specified and must be of a random Gaussian distribution in nature.

                                     13.  The period jitter (tJITper) is the maximum deviation in the clock period from the average

                                          or nominal clock. It is allowed in either the positive or negative direction.

                                     14.  tCH (ABS) is the absolute instantaneous clock high pulse width as measured from one

                                          rising edge to the following falling edge.

                                     15.  tCL (ABS) is the absolute instantaneous clock low pulse width as measured from one fall-

                                          ing edge to the following rising edge.

                                     16.  The cycle-to-cycle jitter tJITcc is the amount the clock period can deviate from one cycle

                                          to the next. It is important to keep cycle-to-cycle jitter at a minimum during the DLL

                                          locking time.

                                     17.  The cumulative jitter error tERRnper, where n is the number of clocks between 2 and 50,

                                          is the amount of clock time allowed to accumulate consecutively away from the average

                                          clock over n number of clock cycles.

                                     18.  tDS (base) and tDH (base) values are for a single-ended 1 V/ns slew rate DQs and 2 V/ns

                                          slew rate differential DQS, DQS#; when DQ single-ended slew rate is 2V/ns, the DQS dif-

                                          ferential slew rate is 4V/ns.

                                     19.  These parameters are measured from a data signal (DM, DQ0, DQ1, and so forth) transi-

                                          tion edge to its respective data strobe signal (DQS, DQS#) crossing.

                                     20.  The setup and hold times are listed converting the base specification values (to which

                                          derating tables apply) to VREF when the slew rate is 1 V/ns. These values, with a slew rate

                                          of 1 V/ns, are for reference only.

                                     21.  When the device is operated with input clock jitter, this parameter needs to be derated

                                          by the actual tJITper (larger of tJITper (MIN) or tJITper (MAX) of the input clock (output

                                          deratings are relative to the SDRAM input clock).

                                     22.  Single-ended signal parameter.

                                     23.  The DRAM output timing is aligned to the nominal or average clock. Most output pa-

                                          rameters must be derated by the actual jitter error when input clock jitter is present,

                                          even when within specification. This results in each parameter becoming larger. The fol-

                                          lowing parameters are required to be derated by subtracting tERR10per (MAX): tDQSCK

                                          (MIN), tLZDQS (MIN), tLZDQ (MIN), and tAON (MIN). The following parameters are re-

                                          quired to be derated by subtracting tERR10per (MIN): tDQSCK (MAX), tHZ (MAX), tLZDQS

09005aef85741711                                                         84       Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                Electrical Characteristics and AC Operating Conditions

                                          (MAX), tLZDQ MAX, and tAON (MAX). The parameter tRPRE (MIN) is derated by subtract-

                                          ing tJITper (MAX), while tRPRE (MAX) is derated by subtracting tJITper (MIN).

                                     24.  The maximum preamble is bound by tLZDQS (MAX).

                                     25.  These parameters are measured from a data strobe signal (DQS, DQS#) crossing to its re-

                                          spective clock signal (CK, CK#) crossing. The specification values are not affected by the

                                          amount of clock jitter applied, as these are relative to the clock signal crossing. These

                                          parameters should be met whether clock jitter is present.

                                     26.  The tDQSCK (DLL_DIS) parameter begins CL + AL - 1 cycles after the READ command.

                                     27.  The maximum postamble is bound by tHZDQS (MAX).

                                     28.  Commands requiring a locked DLL are: READ (and RDAP) and synchronous ODT com-

                                          mands. In addition, after any change of latency tXPDLL, timing must be met.

                                     29.  tIS (base) and tIH (base) values are for a single-ended 1 V/ns control/command/address

                                          slew rate and 2 V/ns CK, CK# differential slew rate.

                                     30.  These parameters are measured from a command/address signal transition edge to its

                                          respective clock (CK, CK#) signal crossing. The specification values are not affected by

                                          the amount of clock jitter applied as the setup and hold times are relative to the clock

                                          signal crossing that latches the command/address. These parameters should be met

                                          whether clock jitter is present.

                                     31.  For these parameters, the DDR3 SDRAM device supports tnPARAM (nCK) = RU(tPARAM

                                          [ns]/tCK[AVG] [ns]), assuming all input clock jitter specifications are satisfied. For exam-

                                          ple, the device will support tnRP (nCK) = RU(tRP/tCK[AVG]) if all input clock jitter specifi-

                                          cations are met. This means that for DDR3-800 6-6-6, of which tRP = 5ns, the device will

                                          support tnRP = RU(tRP/tCK[AVG]) = 6 as long as the input clock jitter specifications are

                                          met. That is, the PRECHARGE command at T0 and the ACTIVATE command at T0 + 6 are

                                          valid even if six clocks are less than 15ns due to input clock jitter.

                                     32.  During READs and WRITEs with auto precharge, the DDR3 SDRAM will hold off the in-

                                          ternal PRECHARGE command until tRAS (MIN) has been satisfied.

                                     33.  When operating in DLL disable mode, the greater of 4CK or 15ns is satisfied for tWR.

                                     34.  The start of the write recovery time is defined as follows:

                                          • For BL8 (fixed by MRS or OTF): Rising clock edge four clock cycles after WL

                                          • For BC4 (OTF): Rising clock edge four clock cycles after WL

                                          • For BC4 (fixed by MRS): Rising clock edge two clock cycles after WL

                                     35.  RESET# should be LOW as soon as power starts to ramp to ensure the outputs are in

                                          High-Z. Until RESET# is LOW, the outputs are at risk of driving and could result in exces-

                                          sive current, depending on bus activity.

                                     36.  The refresh period is 64ms when TC is less than or equal to 85°C. This equates to an aver-

                                          age refresh rate of 7.8125μs. However, nine REFRESH commands should be asserted at

                                          least once every 70.3μs. When TC is greater than 85°C, the refresh period is 32ms.

                                     37.  Although CKE is allowed to be registered LOW after a REFRESH command when

                                          tREFPDEN (MIN) is satisfied, there are cases where additional time such as tXPDLL (MIN)

                                          is required.

                                     38.  ODT turn-on time MIN is when the device leaves High-Z and ODT resistance begins to

                                          turn on. ODT turn-on time maximum is when the ODT resistance is fully on. The ODT

                                          reference load is shown in Figure 19 (page 58). Designs that were created prior to JEDEC

                                          tightening the maximum limit from 9ns to 8.5ns will be allowed to have a 9ns maxi-

                                          mum.

                                     39.  Half-clock output parameters must be derated by the actual tERR10per and tJITdty when

                                          input clock jitter is present. This results in each parameter becoming larger. The parame-

                                          ters tADC (MIN) and tAOF (MIN) are each required to be derated by subtracting both

                                          tERR10per (MAX) and tJITdty (MAX). The parameters tADC (MAX) and tAOF (MAX) are

                                          required to be derated by subtracting both tERR10per (MAX) and tJITdty (MAX).

09005aef85741711                                        85                  Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                          Electrical Characteristics and AC Operating Conditions

                                     40.  ODT turn-off time minimum is when the device starts to turn off ODT resistance. ODT

                                          turn-off time maximum is when the DRAM buffer is in High-Z. The ODT reference load is

                                          shown in Figure 19 (page 58). This output load is used for ODT timings (see Figure 26

                                          (page 70)).

                                     41.  Pulse width of a input signal is defined as the width between the first crossing of

                                          VREF(DC) and the consecutive crossing of VREF(DC).

                                     42.  Should the clock rate be larger than tRFC (MIN), an AUTO REFRESH command should

                                          have at least one NOP command between it and another AUTO REFRESH command. Ad-

                                          ditionally, if the clock rate is slower than 40ns (25 MHz), all REFRESH commands should

                                          be followed by a PRECHARGE ALL command.

                                     43.  DRAM devices should be evenly addressed when being accessed. Disproportionate ac-

                                          cesses to a particular row address may result in a reduction of REFRESH characteristics or

                                          product lifetime.

                                     44.  When two VIH(AC) values (and two corresponding VIL(AC) values) are listed for a specific

                                          speed bin, the user may choose either value for the input AC level. Whichever value is

                                          used, the associated setup time for that AC level must also be used. Additionally, one

                                          VIH(AC) value may be used for address/command inputs and the other VIH(AC) value may

                                          be used for data inputs.

                                          For example, for DDR3-800, two input AC levels are defined: VIH(AC175),min and

                                          VIH(AC150),min (corresponding VIL(AC175),min and VIL(AC150),min). For DDR3-800, the address/

                                          command inputs must use either VIH(AC175),min with tIS(AC175) of 200ps or VIH(AC150),min

                                          with tIS(AC150) of 350ps; independently, the data inputs must use either VIH(AC175),min

                                          with tDS(AC175) of 75ps or VIH(AC150),min with tDS(AC150) of 125ps.

                                          Note: Self refresh is not available when TC > 105°C.

09005aef85741711                                                    86  Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                             Electrical Characteristics and AC Operating Conditions

Table 55: Electrical Characteristics and AC                           Operating Conditions for Speed Extensions

Notes 1–8 apply to the entire table

                                                                                     DDR3L-1866

Parameter                                                             Symbol         Min        Max            Unit       Notes

Clock Timing

Clock period average:                DLL  TC ≤ 85°C                   tCK (DLL_DIS)  8          7800           ns         9, 42

disable mode

                                          TC >85°C to 105°C                          8          3900           ns         42

                                          TC >105°C to 115°C                         8          3900           ns         42

                                          TC >115°C to 125°C                         8          3900           ns         42

Clock period average:                DLL  enable mode                 tCK (AVG)      See Speed Bin Tables for  ns         10, 11

                                                                                     tCK range allowed

High pulse width average                                              tCH (AVG)      0.47       0.53           CK         12

Low pulse width average                                               tCL (AVG)      0.47       0.53           CK         12

Clock period jitter                       DLL locked                  tJITper        –60             60        ps         13

                                          DLL locking                 tJITper,lck    –50             50        ps         13

Clock absolute period                                                 tCK (ABS)      MIN = tCK (AVG) MIN       ps

                                                                                     +tJITper MIN;

                                                                                     MAX = tCK (AVG) MAX +

                                                                                        tJITper MAX

Clock absolute high pulse width                                       tCH (ABS)      0.43            –         tCK (AVG)  14

Clock absolute low pulse width                                        tCL (ABS)      0.43            –         tCK (AVG)  15

Cycle-to-cycle jitter                     DLL locked                  tJITcc               120                 ps         16

                                          DLL locking                 tJITcc,lck           100                 ps         16

Cumulative error across                   2 cycles                    tERR2per       –88             88        ps         17

                                          3 cycles                    tERR3per       –105       105            ps         17

                                          4 cycles                    tERR4per       –117       117            ps         17

                                          5 cycles                    tERR5per       –126       126            ps         17

                                          6 cycles                    tERR6per       –133       133            ps         17

                                          7 cycles                    tERR7per       –139       139            ps         17

                                          8 cycles                    tERR8per       –145       145            ps         17

                                          9 cycles                    tERR9per       –150       150            ps         17

                                          10 cycles                   tERR10per      –154       154            ps         17

                                          11 cycles                   tERR11per      –158       158            ps         17

                                          12 cycles                   tERR12per      –161       161            ps         17

                                          n = 13, 14 . .  .  49,  50  tERRnper       tERRnper MIN = (1 +       ps         17

                                          cycles                                     0.68ln[n]) × tJITper MIN

                                                                                     tERRnper MAX = (1 +

                                                                                     0.68ln[n]) × tJITper MAX

DQ Input Timing

09005aef85741711                                                      87             Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                    Electrical Characteristics and AC Operating Conditions

Table 55: Electrical Characteristics and AC                   Operating  Conditions for Speed  Extensions (Continued)

Notes 1–8 apply to the entire table

                                                                         DDR3L-1866

Parameter                                                     Symbol     Min    Max            Unit       Notes

Data setup time to DQS,              Base (specification)  @  tDS        70          –         ps         18, 19

DQS#                                 2 V/ns                   (AC130)

                                     VREF @ 2 V/ns                       135         –         ps         19, 20

Data hold time from DQS,             Base (specification)  @  tDH        75          –         ps         18, 19

DQS#                                 2 V/ns                   (DC90)

                                     VREF @ 2 V/ns                       110         –         ps         19, 20

Minimum data pulse width                                      tDIPW      320         –         ps         41

DQ Output Timing

DQS, DQS# to DQ skew, per access                              tDQSQ      –      85             ps

DQ output hold time from DQS, DQS#                            tQH        0.38        –         tCK (AVG)  21

DQ Low-Z time from CK, CK#                                    tLZDQ      –390   195            ps         22, 23

DQ High-Z time from CK, CK#                                   tHZDQ      –      195            ps         22, 23

DQ Strobe Input Timing

DQS, DQS# rising to CK, CK# rising                            tDQSS      –0.27  0.27           CK         25

DQS, DQS# differential input low pulse width                  tDQSL      0.45   0.55           CK

DQS, DQS# differential input high pulse width                 tDQSH      0.45   0.55           CK

DQS, DQS# falling setup to CK, CK# rising                     tDSS       0.18        –         CK         25

DQS, DQS# falling hold from CK, CK# rising                    tDSH       0.18        –         CK         25

DQS, DQS# differential WRITE preamble                         tWPRE      0.9         –         CK

DQS, DQS# differential WRITE postamble                        tWPST      0.3         –         CK

DQ Strobe Output Timing

DQS, DQS# rising to/from rising CK, CK#                       tDQSCK     –195   195            ps         23

DQS, DQS# rising to/from rising CK, CK# when                  tDQSCK     1      10             ns         26

DLL is disabled                                               (DLL_DIS)

DQS, DQS# differential output high time                       tQSH       0.40        –         CK         21

DQS, DQS# differential output low time                        tQSL       0.40        –         CK         21

DQS, DQS# Low-Z time (RL - 1)                                 tLZDQS     –390   195            ps         22, 23

DQS, DQS# High-Z time (RL + BL/2)                             tHZDQS     –      195            ps         22, 23

DQS, DQS# differential READ preamble                          tRPRE      0.9    Note 24        CK         23, 24

DQS, DQS# differential READ postamble                         tRPST      0.3    Note 27        CK         23, 27

Command and Address Timing

DLL locking time                                              tDLLK      512         –         CK         28

CTRL, CMD, ADDR                      Base (specification)     tIS        65          –         ps         29, 30, 44

setup to CK,CK#                      VREF @ 1 V/ns            (AC135)    200         –         ps         20, 30

CTRL, CMD, ADDR                      Base (specification)     tIS        150         –         ps         29, 30, 44

setup to CK,CK#                      VREF @ 1 V/ns            (AC125)    275         –         ps         20, 30

09005aef85741711                                                   88    Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                      2Gb: x8, x16 Automotive DDR3L SDRAM

                                                    Electrical Characteristics and AC Operating Conditions

Table 55: Electrical Characteristics and AC                Operating  Conditions for Speed Extensions  (Continued)

Notes 1–8 apply to the entire table

                                                                      DDR3L-1866

Parameter                                                  Symbol     Min              Max       Unit  Notes

CTRL, CMD, ADDR hold                 Base (specification)  tIH        110              –         ps    29, 30

from CK,CK#                          VREF @ 1 V/ns         (DC90)     200              –         ps    20, 30

Minimum CTRL, CMD, ADDR pulse width                        tIPW       535              –         ps    41

ACTIVATE to internal READ or WRITE delay                   tRCD       See Speed Bin Tables for   ns    31

                                                                                 tRCD

PRECHARGE command period                                   tRP        See Speed Bin Tables for   ns    31

                                                                                 tRP

ACTIVATE-to-PRECHARGE command period                       tRAS       See Speed Bin Tables for   ns    31, 32

                                                                                 tRAS

ACTIVATE-to-ACTIVATE command period                        tRC        See Speed Bin Tables for   ns    31, 43

                                                                                 tRC

ACTIVATE-to-ACTIVATE                 1KB page size         tRRD       MIN = greater of 4CK or    CK    31

minimum command period                                                           5ns

                                     2KB page size                    MIN = greater of 4CK or    CK    31

                                                                                 6ns

Four ACTIVATE                        1KB page size         tFAW       27               –         ns    31

windows                              2KB page size                    35               –         ns    31

Write recovery time                                        tWR        MIN = 15ns; MAX = N/A      ns    31, 32, 33

Delay from start of internal WRITE transaction to          tWTR       MIN = greater of 4CK or    CK    31, 34

internal READ command                                                 7.5ns; MAX = N/A

READ-to-PRECHARGE time                                     tRTP       MIN = greater of 4CK or    CK    31, 32

                                                                      7.5ns; MAX = N/A

CAS#-to-CAS# command delay                                 tCCD       MIN = 4CK; MAX = N/A       CK

Auto precharge write recovery + precharge time             tDAL       MIN = WR + tRP/tCK (AVG);  CK

                                                                          MAX = N/A

MODE REGISTER SET command cycle time                       tMRD       MIN = 4CK; MAX = N/A       CK

MODE REGISTER SET command update delay                     tMOD       MIN = greater of 12CK or   CK

                                                                      15ns; MAX = N/A

MULTIPURPOSE REGISTER READ burst end to                    tMPRR      MIN = 1CK; MAX = N/A       CK

mode register set for multipurpose register exit

Calibration Timing

ZQCL command: Long cali-             POWER-UP and RE-      tZQinit         MIN = N/A             CK

bration time                         SET operation                    MAX = MAX(512nCK,

                                                                           640ns)

                                     Normal operation      tZQoper         MIN = N/A             CK

                                                                      MAX = MAX(256nCK,

                                                                           320ns)

ZQCS command: Short calibration time                                  MIN = N/A                  CK

                                                           MAX = MAX(64nCK, 80ns) tZQCS

Initialization and Reset Timing

09005aef85741711                                                89    Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                 Electrical Characteristics and AC Operating Conditions

Table 55: Electrical Characteristics and AC      Operating   Conditions for Speed Extensions  (Continued)

Notes 1–8 apply to the entire table

                                                             DDR3L-1866

Parameter                                        Symbol      Min            Max       Unit    Notes

Exit reset from CKE HIGH to a valid command      tXPR        MIN = greater of 5CK or  CK

                                                             tRFC + 10ns; MAX = N/A

Begin power supply ramp to power supplies sta-   tVDDPR      MIN = N/A; MAX = 200     ms

ble

RESET# LOW to power supplies stable              tRPS        MIN = 0; MAX = 200       ms

RESET# LOW to I/O and RTT High-Z                 tIOZ        MIN = N/A; MAX = 20      ns      35

Refresh Timing

REFRESH-to-ACTIVATE or REFRESH                   tRFC – 1Gb  MIN = 110; MAX = 70,200  ns

command period                                   tRFC – 2Gb  MIN = 160; MAX = 70,200  ns

                                                 tRFC – 4Gb  MIN = 260; MAX = 70,200  ns

                                                 tRFC – 8Gb  MIN = 350; MAX = 70,200  ns

Maximum refresh                      TC ≤ 85°C   –                64 (1X)             ms      36

period                               TC > 85°C   –                32 (2X)             ms      36

                                     TC > 105°C  –                16 (4X)             ms      36

                                     TC > 115°C  –                8 (8X)              ms      36

Maximum average                      TC ≤ 85°C   tREFI       7.8 (64ms/8192)          μs      36

periodic refresh                     TC > 85°C               3.9 (32ms/8192)          μs      36

                                     TC > 105°C              1.95 (16ms/8192)         ms      36

                                 &nb