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MT41K128M16JT-107:K TR

器件型号:MT41K128M16JT-107:K TR
器件类别:半导体    存储器 IC    动态随机存取存储器   
厂商名称:Micron
厂商官网:http://www.micron.com/
标准:
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器件描述

动态随机存取存储器 DDR3 2G 128MX16 FBGA

参数
产品属性属性值
制造商:Micron Technology
产品种类:动态随机存取存储器
RoHS:详细信息
类型:SDRAM - DDR3L
数据总线宽度:16 bit
组织:128 M x 16
封装 / 箱体:FBGA-96
存储容量:2 Gbit
最大时钟频率:933 MHz
电源电压-最大:1.45 V
电源电压-最小:1.283 V
电源电流—最大值:219 mA
最小工作温度:0 C
最大工作温度:+ 95 C
系列:MT41K
封装:Cut Tape
封装:MouseReel
封装:Reel
商标:Micron
安装风格:SMD/SMT
产品类型:DRAM
工厂包装数量:2000
子类别:Memory & Data Storage

MT41K128M16JT-107:K TR器件文档内容

                                                                                             2Gb: x4, x8, x16 DDR3L SDRAM
                                                                                                                      Description

DDR3L SDRAM

MT41K512M4 – 64 Meg x 4 x 8 banks

MT41K256M8 – 32 Meg x 8 x 8 banks

MT41K128M16 – 16 Meg x 16 x 8 banks

Description                                                                    • Automatic self refresh (ASR)

The 1.35V DDR3L SDRAM device is a low-voltage ver-                             • Write leveling

sion of the 1.5V DDR3 SDRAM device. Refer to the                               • Multipurpose register

DDR3 (1.5V) SDRAM data sheet specifications when                               • Output driver calibration

running in 1.5V compatible mode.                                               Options                                Marking

Features                                                                       • Configuration

•  VDD = VDDQ = 1.35V (1.283–1.45V )                                              –  512 Meg x 4                      512M4

•  Backward-compatible to VDD = VDDQ = 1.5V ±0.075V                               –  256 Meg x 8                      256M8

•  Differential bidirectional data strobe                                         –  128 Meg x 16                     128M16

• 8n-bit prefetch architecture                                                 • FBGA package (Pb-free) – x4, x8

• Differential clock inputs (CK, CK#)                                             –  78-ball (8mm x 10.5mm x 1.2mm)   DA

• 8 internal banks                                                                   Rev. K

• Nominal and dynamic on-die termination (ODT)                                 • FBGA package (Pb-free) – x16

   for data, strobe, and mask signals                                             –  96-ball (8mm x 14mm x 1.2mm)     JT

• Programmable CAS (READ) latency (CL)                                               Rev. K

• Programmable posted CAS additive latency (AL)                                • Timing – cycle time

• Programmable CAS (WRITE) latency (CWL)                                          –  1.07ns @ CL = 13 (DDR3-1866)     -107

• Fixed burst length (BL) of 8 and burst chop (BC) of 4                           –  1.25ns @ CL = 11 (DDR3-1600)     -125

   (via the mode register set [MRS])                                              –  1.5ns @ CL = 9 (DDR3-1333)       -15E

• Selectable BC4 or BL8 on-the-fly (OTF)                                          –  1.875ns @ CL = 7 (DDR3-1066)     -187E

• Self refresh mode                                                            • Operating temperature

• TC of 95°C                                                                      –  Commercial (0°C ≤ TC ≤ +95°C)    None

   –  64ms, 8192-cycle refresh up to 85°C                                         –  Industrial (–40°C ≤ TC ≤ +95°C)  IT

   –  32ms, 8192-cycle refresh at >85°C to 95°C                                •  Revision                            :K

• Self refresh temperature (SRT)

Table 1: Key Timing              Parameters

      Speed Grade                Data Rate (MT/s)            Target tRCD-tRP-CL              tRCD (ns)      tRP (ns)  CL (ns)

      -1071, 2, 3                1866                        13-13-13                        13.91             13.91  13.91

      -1251, 2                   1600                        11-11-11                        13.75             13.75  13.75

           -15E1                 1333                                   9-9-9                13.5              13.5   13.5

           -187E                 1066                                   7-7-7                13.1              13.1   13.1

   Notes:  1.          Backward  compatible to 1066,  CL  =  7 (-187E).

           2.          Backward  compatible to 1333,  CL  =  9 (-15E).

           3.          Backward  compatible to 1600,  CL  =  11 (-125).

CCMTD-1725822587-7895                                                    1           Micron Technology, Inc. reserves the right to change products or specifications without notice.

2Gb_DDR3L.pdf - Rev. O 09/18 EN                                                                             © 2015 Micron Technology, Inc. All rights reserved.
                       Products and specifications discussed herein are subject to change by Micron without notice.
                                                                                        2Gb: x4,         x8,    x16 DDR3L SDRAM
                                                                                                                       Description

Table 2: Addressing

Parameter                                       512 Meg x 4                      256 Meg x 8                           128 Meg x 16

Configuration                             64 Meg x 4 x 8 banks               32  Meg x 8 x 8 banks                 16 Meg x 16 x 8 banks

Refresh count                                   8K                                      8K                             8K

Row address                                     32K A[14:0]                      32K A[14:0]                           16K A[13:0]

Bank address                                    8 BA[2:0]                        8 BA[2:0]                             8 BA[2:0]

Column address                                  2K A[11, 9:0]                    1K A[9:0]                             1K A[9:0]

Figure 1: DDR3L Part Numbers

                                          Example Part Number:  MT41K256M8DA-107:K

                                                                          -                          :

                                 MT41K          Configuration   Package          Speed         Revision

                                                                                            {

                                                                                                     :K  Revision

                                 Configuration

                                 512 Meg x 4    512M4                                   Temperature

                                 256 Meg x 8    256M8                                   Commercial              None

                                 128 Meg x 16   128M16                                  Industrial temperature     IT

                                 Package                                                Speed Grade

                                 78-ball 8mm x 10.5mm FBGA      DA               -107   tCK = 1.071ns, CL = 13

                                 96-ball 8mm x 14mm FBGA        JT               -125   tCK = 1.25ns, CL = 11

                                                                                 -15E   tCK = 1.5ns, CL = 9

                                                                                 -187E  tCK = 1.87ns, CL = 7

Note:  1.              Not all options listed can be combined to define an offered product. Use the part catalog search on

                       http://www.micron.com for available offerings.

FBGA Part Marking Decoder

Due to space limitations, FBGA-packaged components have an abbreviated part marking that is different from the

part number. For a quick conversion of an FBGA code, see the FBGA Part Marking Decoder on Micron’s Web site:

http://www.micron.com.

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                                                                  2Gb: x4, x8, x16 DDR3L SDRAM
                                                                  Description

Contents

Important Notes and Warnings ....................................................................................................................... 12

State Diagram          ................................................................................................................................................        13

Functional Description ................................................................................................................................... 14

Industrial Temperature ............................................................................................................................... 14

General Notes ............................................................................................................................................ 14

Functional Block Diagrams ............................................................................................................................. 16

Ball Assignments and Descriptions  .................................................................................................................                           18

Package Dimensions ....................................................................................................................................... 24

Electrical Specifications .................................................................................................................................. 26

Thermal Characteristics .................................................................................................................................. 38

Electrical Specifications – IDD Specifications and Conditions ............................................................................ 40
Electrical Characteristics – IDD Specifications .................................................................................................. 51
Electrical Specifications – DC and AC .............................................................................................................. 52

DC Operating Conditions          ...........................................................................................................................                   52

Input Operating Conditions ........................................................................................................................ 53

DDR3L 1.35V AC Overshoot/Undershoot Specification ................................................................................ 57

DDR3L 1.35V Slew Rate Definitions for Single-Ended Input Signals .............................................................. 61

DDR3L 1.35V Slew Rate Definitions for Differential Input Signals  .................................................................                                            63

ODT Characteristics ....................................................................................................................................... 64

1.35V ODT Resistors ................................................................................................................................... 65

ODT Sensitivity .......................................................................................................................................... 66

ODT Timing Definitions           .............................................................................................................................                 66

Output Driver Impedance ............................................................................................................................... 70

34 Ohm Output Driver Impedance .............................................................................................................. 71

DDR3L 34 Ohm Driver ................................................................................................................................ 72

DDR3L 34 Ohm Output Driver Sensitivity .................................................................................................... 73

DDR3L Alternative 40 Ohm Driver ............................................................................................................... 74

DDR3L 40 Ohm Output Driver Sensitivity .................................................................................................... 74

Output Characteristics and Operating Conditions ............................................................................................ 76

Reference Output Load ............................................................................................................................... 79

Slew Rate Definitions for Single-Ended Output Signals ................................................................................. 79

Slew Rate Definitions for Differential Output Signals .................................................................................... 81

Speed Bin Tables                 ............................................................................................................................................  82

Electrical Characteristics and AC Operating Conditions ................................................................................... 86

Command and Address Setup, Hold, and Derating .......................................................................................... 104

Data Setup, Hold, and Derating ...................................................................................................................... 111

Commands – Truth Tables          ............................................................................................................................. 120

Commands ................................................................................................................................................... 123

DESELECT ................................................................................................................................................ 123

NO OPERATION ........................................................................................................................................ 123

ZQ CALIBRATION LONG ........................................................................................................................... 123

ZQ CALIBRATION SHORT .......................................................................................................................... 123

ACTIVATE ................................................................................................................................................. 123

READ ........................................................................................................................................................ 123

WRITE ...................................................................................................................................................... 124

PRECHARGE ............................................................................................................................................. 125

REFRESH .................................................................................................................................................. 125

SELF REFRESH .......................................................................................................................................... 126

DLL Disable Mode ..................................................................................................................................... 127

Input Clock Frequency Change ...................................................................................................................... 131

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                                    Description

Write Leveling ............................................................................................................................................... 133

Write Leveling Procedure ........................................................................................................................... 135

Write Leveling Mode Exit Procedure ........................................................................................................... 137

Initialization ................................................................................................................................................. 138

Voltage Initialization/Change    ........................................................................................................................ 140

VDD Voltage Switching ............................................................................................................................... 141
Mode Registers .............................................................................................................................................. 142

Mode Register 0 (MR0) ................................................................................................................................... 143

Burst Length ............................................................................................................................................. 143

Burst Type ................................................................................................................................................. 144

DLL RESET ................................................................................................................................................ 145

Write Recovery .......................................................................................................................................... 146

Precharge Power-Down (Precharge PD) ...................................................................................................... 146

CAS Latency (CL) ....................................................................................................................................... 146

Mode Register 1 (MR1) ................................................................................................................................... 148

DLL ENABLE/DISABLE .............................................................................................................................. 148

Output Drive Strength ............................................................................................................................... 149

OUTPUT ENABLE/DISABLE ...................................................................................................................... 149

TDQS ENABLE .......................................................................................................................................... 149

On-Die Termination (ODT) ........................................................................................................................ 150

WRITE LEVELING ..................................................................................................................................... 150

Posted CAS Additive Latency (AL) ............................................................................................................... 150

Mode Register 2 (MR2) ................................................................................................................................... 152

CAS WRITE Latency (CWL) ........................................................................................................................ 152

AUTO SELF REFRESH (ASR) ....................................................................................................................... 153

SELF REFRESH TEMPERATURE (SRT) ........................................................................................................ 153

SRT versus ASR .......................................................................................................................................... 154

Dynamic On-Die Termination (ODT) ......................................................................................................... 154

Mode Register 3 (MR3) ................................................................................................................................... 155

MULTIPURPOSE REGISTER (MPR) ............................................................................................................ 155

MPR Functional Description ...................................................................................................................... 156

MPR Address Definitions and Bursting Order .............................................................................................. 157

MPR Read Predefined Pattern .................................................................................................................... 162

MODE REGISTER SET (MRS) Command ........................................................................................................ 162

ZQ CALIBRATION Operation ......................................................................................................................... 163

ACTIVATE Operation ..................................................................................................................................... 164

READ Operation ............................................................................................................................................ 166

WRITE Operation .......................................................................................................................................... 177

DQ Input Timing ....................................................................................................................................... 185

PRECHARGE Operation ................................................................................................................................. 187

SELF REFRESH Operation .............................................................................................................................. 187

Extended Temperature Usage       ........................................................................................................................ 189

Power-Down Mode ........................................................................................................................................ 190

RESET Operation ........................................................................................................................................... 198

On-Die Termination (ODT) ............................................................................................................................ 200

Functional Representation of ODT ............................................................................................................. 200

Nominal ODT ............................................................................................................................................ 200

Dynamic ODT ............................................................................................................................................... 202

Dynamic ODT Special Use Case ................................................................................................................. 202

Functional Description .............................................................................................................................. 202

Synchronous ODT Mode ................................................................................................................................ 208

ODT Latency and Posted ODT .................................................................................................................... 208

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                                    Description

Timing Parameters .................................................................................................................................... 208

ODT Off During READs .............................................................................................................................. 211

Asynchronous ODT Mode .............................................................................................................................. 213

Synchronous to Asynchronous ODT Mode Transition (Power-Down Entry) .................................................. 215

Asynchronous to Synchronous ODT Mode Transition (Power-Down Exit) ........................................................ 217

Asynchronous to Synchronous ODT Mode Transition (Short CKE Pulse) ...................................................... 219

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                                                               Description

List of Figures

Figure 1:   DDR3L Part Numbers ........................................................................................................................ 2

Figure 2:   Simplified State Diagram ................................................................................................................. 13

Figure 3:   512 Meg x 4 Functional Block Diagram ............................................................................................. 16

Figure 4:   256 Meg x 8 Functional Block Diagram ............................................................................................. 17

Figure 5:   128 Meg x 16 Functional Block Diagram ........................................................................................... 17

Figure 6:   78-Ball FBGA – x4, x8 Ball Assignments (Top View)  ........................................................................... 18

Figure 7:   96-Ball FBGA – x16 Ball Assignments (Top View) ............................................................................... 19

Figure 8:   78-Ball FBGA – x4, x8 (DA) ............................................................................................................... 24

Figure 9:   96-Ball FBGA – x16 (JT)  ................................................................................................................... 25

Figure 10:  Thermal Measurement Point      ......................................................................................................... 39

Figure 11:  DDR3L 1.35V Input Signal .............................................................................................................. 56

Figure 12:  Overshoot ..................................................................................................................................... 57

Figure 13:  Undershoot ................................................................................................................................... 58

Figure 14:  VIX for Differential Signals ..............................................................................................................         59

Figure 15:  Single-Ended Requirements for Differential Signals ........................................................................                         59

Figure 16:  Definition of Differential AC-Swing and tDVAC ...............................................................................                       60

Figure 17:  Nominal Slew Rate Definition for Single-Ended Input Signals .......................................................... 62

Figure 18:  DDR3L 1.35V Nominal Differential Input Slew Rate Definition for DQS, DQS# and CK, CK# .............. 63

Figure 19:  ODT Levels and I-V Characteristics ................................................................................................ 64

Figure 20:  ODT Timing Reference Load ..........................................................................................................                67

Figure 21:  tAON and tAOF Definitions ............................................................................................................              68

Figure 22:  tAONPD and tAOFPD Definitions ...................................................................................................                   68

Figure 23:  tADC Definition .............................................................................................................................       69

Figure 24:  Output Driver ................................................................................................................................ 70

Figure 25:  DQ Output Signal .......................................................................................................................... 77

Figure 26:  Differential Output Signal .............................................................................................................. 78

Figure 27:  Reference Output Load for AC Timing and Output Slew Rate ........................................................... 79

Figure 28:  Nominal Slew Rate Definition for Single-Ended Output Signals ....................................................... 80

Figure 29:  Nominal Differential Output Slew Rate Definition for DQS, DQS# .................................................... 81

Figure 30:  Nominal Slew Rate and tVAC for tIS (Command and Address – Clock) ............................................. 107

Figure 31:  Nominal Slew Rate for tIH (Command and Address – Clock) ........................................................... 108

Figure 32:  Tangent Line for tIS (Command and Address – Clock) .................................................................... 109

Figure 33:  Tangent Line for tIH (Command and Address – Clock) .................................................................... 110

Figure 34:  Nominal Slew Rate and tVAC for tDS (DQ – Strobe) ......................................................................... 116

Figure 35:  Nominal Slew Rate for tDH (DQ – Strobe) ...................................................................................... 117

Figure 36:  Tangent Line for tDS (DQ – Strobe) ................................................................................................ 118

Figure 37:  Tangent Line for tDH (DQ – Strobe) ............................................................................................... 119

Figure 38:  Refresh Mode ............................................................................................................................... 126

Figure 39:  DLL Enable Mode to DLL Disable Mode ........................................................................................ 128

Figure 40:  DLL Disable Mode to DLL Enable Mode ........................................................................................ 129

Figure 41:  DLL Disable tDQSCK .................................................................................................................... 130

Figure 42:  Change Frequency During Precharge Power-Down ........................................................................ 132

Figure 43:  Write Leveling Concept ................................................................................................................. 133

Figure 44:  Write Leveling Sequence ............................................................................................................... 136

Figure 45:  Write Leveling Exit Procedure  ....................................................................................................... 137

Figure 46:  Initialization Sequence ................................................................................................................. 139

Figure 47:  VDD Voltage Switching .................................................................................................................. 141

Figure 48:  MRS to MRS Command Timing (tMRD) ......................................................................................... 142

Figure 49:  MRS to nonMRS Command Timing (tMOD) .................................................................................. 143

Figure 50:  Mode Register 0 (MR0) Definitions ................................................................................................ 144

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                                                                                     Description

Figure 51:   READ Latency .............................................................................................................................. 147

Figure 52:   Mode Register 1 (MR1) Definition  ................................................................................................. 148

Figure 53:   READ Latency (AL = 5, CL = 6) ....................................................................................................... 151

Figure 54:   Mode Register 2 (MR2) Definition ................................................................................................. 152

Figure 55:   CAS WRITE Latency ...................................................................................................................... 153

Figure 56:   Mode Register 3 (MR3) Definition ................................................................................................. 155

Figure 57:   MPR Block Diagram ...................................................................................................................... 156

Figure 58:   MPR System Read Calibration with BL8: Fixed Burst Order Single Readout  ..................................... 158

Figure 59:   MPR System Read Calibration with BL8: Fixed Burst Order, Back-to-Back Readout .......................... 159

Figure 60:   MPR System Read Calibration with BC4: Lower Nibble, Then Upper Nibble .................................... 160

Figure 61:   MPR System Read Calibration with BC4: Upper Nibble, Then Lower Nibble .................................... 161

Figure 62:   ZQ CALIBRATION Timing (ZQCL and ZQCS)      ................................................................................. 163

Figure 63:   Example: Meeting tRRD (MIN) and tRCD (MIN) ............................................................................. 164

Figure 64:   Example: tFAW ............................................................................................................................. 165

Figure 65:   READ Latency .............................................................................................................................. 166

Figure 66:   Consecutive READ Bursts (BL8)     .................................................................................................... 168

Figure 67:   Consecutive READ Bursts (BC4) .................................................................................................... 168

Figure 68:   Nonconsecutive READ Bursts      ....................................................................................................... 169

Figure 69:   READ (BL8) to WRITE (BL8) .......................................................................................................... 169

Figure 70:   READ (BC4) to WRITE (BC4) OTF .................................................................................................. 170

Figure 71:   READ to PRECHARGE (BL8) .......................................................................................................... 170

Figure 72:   READ to PRECHARGE (BC4)         ......................................................................................................... 171

Figure 73:   READ to PRECHARGE (AL = 5, CL = 6) ........................................................................................... 171

Figure 74:   READ with Auto Precharge (AL = 4, CL = 6) ..................................................................................... 171

Figure 75:   Data Output Timing – tDQSQ and Data Valid Window .................................................................... 173

Figure 76:   Data Strobe Timing – READs ......................................................................................................... 174

Figure 77:   Method for Calculating tLZ and tHZ ............................................................................................... 175

Figure 78:   tRPRE Timing ............................................................................................................................... 175

Figure 79:   tRPST Timing        ............................................................................................................................... 176

Figure 80:   tWPRE Timing .............................................................................................................................. 178

Figure 81:   tWPST Timing        .............................................................................................................................. 178

Figure 82:   WRITE Burst         ................................................................................................................................ 179

Figure 83:   Consecutive WRITE (BL8) to WRITE (BL8)     ..................................................................................... 180

Figure 84:   Consecutive WRITE (BC4) to WRITE (BC4) via OTF  ........................................................................ 180

Figure 85:   Nonconsecutive WRITE to WRITE     ................................................................................................. 181

Figure 86:   WRITE (BL8) to READ (BL8)       .......................................................................................................... 181

Figure 87:   WRITE to READ (BC4 Mode Register Setting)  ................................................................................. 182

Figure 88:   WRITE (BC4 OTF) to READ (BC4 OTF) ........................................................................................... 183

Figure 89:   WRITE (BL8) to PRECHARGE        ........................................................................................................ 184

Figure 90:   WRITE (BC4 Mode Register Setting) to PRECHARGE  ...................................................................... 184

Figure 91:   WRITE (BC4 OTF) to PRECHARGE      ................................................................................................ 185

Figure 92:   Data Input Timing ........................................................................................................................ 186

Figure 93:   Self Refresh Entry/Exit Timing  ...................................................................................................... 188

Figure 94:   Active Power-Down Entry and Exit ................................................................................................ 192

Figure 95:   Precharge Power-Down (Fast-Exit Mode) Entry and Exit ................................................................. 192

Figure 96:   Precharge Power-Down (Slow-Exit Mode) Entry and Exit ................................................................ 193

Figure 97:   Power-Down Entry After READ or READ with Auto Precharge (RDAP) ............................................. 193

Figure 98:   Power-Down Entry After WRITE .................................................................................................... 194

Figure 99:   Power-Down Entry After WRITE with Auto Precharge (WRAP) ........................................................ 194

Figure 100:  REFRESH to Power-Down Entry .................................................................................................. 195

Figure 101:  ACTIVATE to Power-Down Entry      ................................................................................................. 195

Figure 102:  PRECHARGE to Power-Down Entry ............................................................................................. 196

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                                                               Description

Figure 103:  MRS Command to Power-Down Entry ......................................................................................... 196

Figure 104:  Power-Down Exit to Refresh to Power-Down Entry ....................................................................... 197

Figure 105:  RESET Sequence ......................................................................................................................... 199

Figure 106:  On-Die Termination ................................................................................................................... 200

Figure 107:  Dynamic ODT: ODT Asserted Before and After the WRITE, BC4 .................................................... 205

Figure 108:  Dynamic ODT: Without WRITE Command  .................................................................................. 205

Figure 109:  Dynamic ODT: ODT Pin Asserted Together with WRITE Command for 6 Clock Cycles, BL8 ............ 206

Figure 110:  Dynamic ODT: ODT Pin Asserted with WRITE Command for 6 Clock Cycles, BC4 .......................... 207

Figure 111:  Dynamic ODT: ODT Pin Asserted with WRITE Command for 4 Clock Cycles, BC4 .......................... 207

Figure 112:  Synchronous ODT ...................................................................................................................... 209

Figure 113:  Synchronous ODT (BC4) ............................................................................................................. 210

Figure 114:  ODT During READs .................................................................................................................... 212

Figure 115:  Asynchronous ODT Timing with Fast ODT Transition  .................................................................. 214

Figure 116:  Synchronous to Asynchronous Transition During Precharge Power-Down (DLL Off ) Entry ............ 216

Figure 117:  Asynchronous to Synchronous Transition During Precharge Power-Down (DLL Off ) Exit ............... 218

Figure 118:  Transition Period for Short CKE LOW Cycles with Entry and Exit Period Overlapping ..................... 220

Figure 119:  Transition Period for Short CKE HIGH Cycles with Entry and Exit Period Overlapping ................... 220

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List of Tables

Table 1:   Key Timing Parameters ....................................................................................................................... 1

Table 2:   Addressing ......................................................................................................................................... 2

Table 3:   78-Ball FBGA – x4, x8 Ball Descriptions .............................................................................................. 20

Table 4:   96-Ball FBGA – x16 Ball Descriptions ................................................................................................. 22

Table 5:   Input/Output Capacitance ................................................................................................................ 26

Table 6:   DC Electrical Characteristics and Operating Conditions – 1.35V Operation ......................................... 26

Table 7:   DC Electrical Characteristics and Operating Conditions – 1.5V Operation ........................................... 26

Table 8:   Input Switching Conditions – Command and Address ........................................................................ 27

Table 9:   Input Switching Conditions – DQ and DM ......................................................................................... 27

Table 10:  Differential Input Operating Conditions (CK, CK# and DQS, DQS#) .................................................. 28

Table 11:  Minimum Required Time tDVAC for CK/CK#, DQS/DQS# Differential for AC Ringback ...................... 28

Table 12:  RTT Effective Impedance ................................................................................................................. 29

Table 13:  Reference Settings for ODT Timing Measurements ........................................................................... 30

Table 14:  34Ω Driver Impedance Characteristics ............................................................................................. 30

Table 15:  40Ω Driver Impedance Characteristics ............................................................................................. 30

Table 16:  Single-Ended Output Driver Characteristics ..................................................................................... 31

Table 17:  Differential Output Driver Characteristics ........................................................................................ 31

Table 18:  Electrical Characteristics and AC Operating Conditions ....................................................................                             31

Table 19:  Derating Values for tIS/tIH – AC160/DC90-Based ..............................................................................                           32

Table 20:  Derating Values for tIS/tIH – AC135/DC90-Based ..............................................................................                           33

Table 21:  Derating Values for tIS/tIH – AC125/DC90-Based ..............................................................................                           33

Table 22:  Minimum Required Time tVAC Above VIH(AC) (Below VIL[AC]) for Valid ADD/CMD Transition  ..............                                                   34

Table 23:  Derating Values for tDS/tDH – AC160/DC90-Based ...........................................................................                              34

Table 24:  Derating Values for tDS/tDH – AC135/DC90-Based ...........................................................................                              35

Table 25:  Derating Values for tDS/tDH – AC130/DC100-Based at 2V/ns ............................................................                                   36

Table 26:  Minimum Required Time tVAC Above VIH(AC) (Below VIL(AC)) for Valid DQ Transition ..........................                                             37

Table 27:  Thermal Characteristics ..................................................................................................................              38

Table 28:  Thermal Impedance ........................................................................................................................ 39

Table 29:  DDR3L Timing Parameters Used for IDD Measurements – Clock Units ...............................................                                         40

Table 30:  DDR3L IDD0 Measurement Loop ......................................................................................................                      41

Table 31:  DDR3L IDD1 Measurement Loop ......................................................................................................                      42

Table 32:  DDR3L IDD Measurement Conditions for Power-Down Currents .......................................................                                        43

Table 33:  DDR3L IDD2N and IDD3N Measurement Loop ....................................................................................                             44

Table 34:  DDR3L IDD2NT Measurement Loop ..................................................................................................                        44

Table 35:  DDR3L IDD4R Measurement Loop ....................................................................................................                       45

Table 36:  DDR3L IDD4W Measurement Loop ....................................................................................................                       46

Table 37:  DDR3L IDD5B Measurement Loop ....................................................................................................                       47

Table 38:  DDR3L IDD Measurement Conditions for IDD6, IDD6ET, and IDD8 ........................................................                                    48

Table 39:  DDR3L IDD7 Measurement Loop ......................................................................................................                      49

Table 40:  IDD Maximum Limits – Die Rev. K ....................................................................................................                    51

Table 41:  DDR3L 1.35V DC Electrical Characteristics and Operating Conditions ..............................................                                       52

Table 42:  DDR3L 1.35V DC Electrical Characteristics and Input Conditions ..................................................... 53

Table 43:  DDR3L 1.35V Input Switching Conditions - Command and Address .................................................. 54

Table 44:  DDR3L 1.35V Differential Input Operating Conditions (CK, CK# and DQS, DQS#) .............................. 55

Table 45:  DDR3L Control and Address Pins ..................................................................................................... 57

Table 46:  DDR3L 1.35V Clock, Data, Strobe, and Mask Pins ............................................................................. 57

Table 47:  DDR3L 1.35V - Minimum Required Time tDVAC for CK/CK#, DQS/DQS# Differential for AC Ringback .6..0

Table 48:  Single-Ended Input Slew Rate Definition .......................................................................................... 61

Table 49:  DDR3L 1.35V Differential Input Slew Rate Definition ........................................................................ 63

Table 50:  On-Die Termination DC Electrical Characteristics ............................................................................ 64

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                                                                                            Description

Table 51:   1.35V RTT Effective Impedance ........................................................................................................ 65

Table 52:   ODT Sensitivity Definition .............................................................................................................. 66

Table 53:   ODT Temperature and Voltage Sensitivity ........................................................................................ 66

Table 54:   ODT Timing Definitions .................................................................................................................. 67

Table 55:   DDR3L(1.35V) Reference Settings for ODT Timing Measurements .................................................... 67

Table 56:   DDR3L 34 Ohm Driver Impedance Characteristics ........................................................................... 71

Table 57:   DDR3L 34 Ohm Driver Pull-Up and Pull-Down Impedance Calculations ........................................... 72

Table 58:   DDR3L 34 Ohm Driver IOH/IOL Characteristics: VDD = VDDQ = DDR3L@1.35V .....................................                                           72

Table 59:   DDR3L 34 Ohm Driver IOH/IOL Characteristics: VDD = VDDQ = DDR3L@1.45V .....................................                                           72

Table 60:   DDR3L 34 Ohm Driver IOH/IOL Characteristics: VDD = VDDQ = DDR3L@1.283 .....................................                                           73

Table 61:   DDR3L 34 Ohm Output Driver Sensitivity Definition ........................................................................                            73

Table 62:   DDR3L 34 Ohm Output Driver Voltage and Temperature Sensitivity .................................................. 73

Table 63:   DDR3L 40 Ohm Driver Impedance Characteristics ........................................................................... 74

Table 64:   DDR3L 40 Ohm Output Driver Sensitivity Definition ........................................................................ 74

Table 65:   40 Ohm Output Driver Voltage and Temperature Sensitivity .............................................................. 75

Table 66:   DDR3L Single-Ended Output Driver Characteristics ......................................................................... 76

Table 67:   DDR3L Differential Output Driver Characteristics ............................................................................ 77

Table 68:   DDR3L Differential Output Driver Characteristics VOX(AC) ................................................................. 78

Table 69:   Single-Ended Output Slew Rate Definition ....................................................................................... 79

Table 70:   Differential Output Slew Rate Definition .......................................................................................... 81

Table 71:   DDR3L-1066 Speed Bins .................................................................................................................. 82

Table 72:   DDR3L-1333 Speed Bins .................................................................................................................. 83

Table 73:   DDR3L-1600 Speed Bins .................................................................................................................. 84

Table 74:   DDR3L-1866 Speed Bins .................................................................................................................. 85

Table 75:   Electrical Characteristics and AC Operating Conditions .................................................................... 86

Table 76:   Electrical Characteristics and AC Operating Conditions for Speed Extensions .................................... 96

Table 77:   DDR3L Command and Address Setup and Hold Values 1 V/ns Referenced – AC/DC-Based ............... 105

Table 78:   DDR3L-800/1066/1333/1600 Derating Values for tIS/tIH – AC160/DC90-Based  ................................ 105

Table 79:   DDR3L-800/1066/1333/1600 Derating Values for tIS/tIH – AC135/DC90-Based  ................................ 105

Table 80:   DDR3L-1866 Derating Values for tIS/tIH – AC125/DC90-Based   ........................................................ 106

Table 81:   DDR3L Minimum Required Time tVAC Above VIH(AC) (Below VIL[AC]) for Valid ADD/CMD Transition                                                           . 106

Table 82:   DDR3L Data Setup and Hold Values at 1 V/ns (DQS, DQS# at 2 V/ns) – AC/DC-Based  ....................... 112

Table 83:   DDR3L Derating Values for tDS/tDH – AC160/DC90-Based .............................................................. 112

Table 84:   DDR3L Derating Values for tDS/tDH – AC135/DC100-Based ............................................................ 112

Table 85:   DDR3L Derating Values for tDS/tDH – AC130/DC100-Based at 2V/ns ............................................... 114

Table 86:   DDR3L Minimum Required Time tVAC Above VIH(AC) (Below VIL(AC)) for Valid DQ Transition ............. 115

Table 87:   Truth Table – Command ................................................................................................................. 120

Table 88:   Truth Table – CKE    .......................................................................................................................... 122

Table 89:   READ Command Summary ............................................................................................................ 124

Table 90:   WRITE Command Summary  .......................................................................................................... 124

Table 91:   READ Electrical Characteristics, DLL Disable Mode ......................................................................... 130

Table 92:   Write Leveling Matrix ..................................................................................................................... 134

Table 93:   Burst Order .................................................................................................................................... 145

Table 94:   MPR Functional Description of MR3 Bits ........................................................................................ 156

Table 95:   MPR Readouts and Burst Order Bit Mapping ................................................................................... 157

Table 96:   Self Refresh Temperature and Auto Self Refresh Description  ............................................................ 189

Table 97:   Self Refresh Mode Summary ........................................................................................................... 189

Table 98:   Command to Power-Down Entry Parameters .................................................................................. 190

Table 99:   Power-Down Modes ....................................................................................................................... 191

Table 100:  Truth Table – ODT (Nominal) ........................................................................................................ 201

Table 101:  ODT Parameters       .......................................................................................................................... 201

Table 102:  Write Leveling with Dynamic ODT Special Case ............................................................................. 202

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                                     Description

Table 103:  Dynamic ODT Specific Parameters ............................................................................................... 203

Table 104:  Mode Registers for RTT,nom ............................................................................................................ 203

Table 105:  Mode Registers for RTT(WR) ............................................................................................................ 204

Table 106:  Timing Diagrams for Dynamic ODT .............................................................................................. 204

Table 107:  Synchronous ODT Parameters ...................................................................................................... 209

Table 108:  Asynchronous ODT Timing Parameters for All Speed Bins .............................................................. 214

Table 109:  ODT Parameters for Power-Down (DLL Off ) Entry and Exit Transition Period ................................. 216

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Important Notes and Warnings

Micron Technology, Inc. ("Micron") reserves the right to make changes to information published in this document,

including without limitation specifications and product descriptions. This document supersedes and replaces all

information supplied prior to the publication hereof. You may not rely on any information set forth in this docu-

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by Micron.

Automotive Applications. Products are not designed or intended for use in automotive applications unless specifi-

cally designated by Micron as automotive-grade by their respective data sheets. Distributor and customer/distrib-

utor shall assume the sole risk and liability for and shall indemnify and hold Micron harmless against all claims,

costs, damages, and expenses and reasonable attorneys' fees arising out of, directly or indirectly, any claim of

product liability, personal injury, death, or property damage resulting directly or indirectly from any use of non-

automotive-grade products in automotive applications. Customer/distributor shall ensure that the terms and con-

ditions of sale between customer/distributor and any customer of distributor/customer (1) state that Micron

products are not designed or intended for use in automotive applications unless specifically designated by Micron

as automotive-grade by their respective data sheets and (2) require such customer of distributor/customer to in-

demnify and hold Micron harmless against all claims, costs, damages, and expenses and reasonable attorneys'

fees arising out of, directly or indirectly, any claim of product liability, personal injury, death, or property damage

resulting from any use of non-automotive-grade products in automotive applications.

Critical Applications. Products are not authorized for use in applications in which failure of the Micron compo-

nent could result, directly or indirectly in death, personal injury, or severe property or environmental damage

("Critical Applications"). Customer must protect against death, personal injury, and severe property and environ-

mental damage by incorporating safety design measures into customer's applications to ensure that failure of the

Micron component will not result in such harms. Should customer or distributor purchase, use, or sell any Micron

component for any critical application, customer and distributor shall indemnify and hold harmless Micron and

its subsidiaries, subcontractors, and affiliates and the directors, officers, and employees of each against all claims,

costs, damages, and expenses and reasonable attorneys' fees arising out of, directly or indirectly, any claim of

product liability, personal injury, or death arising in any way out of such critical application, whether or not Mi-

cron or its subsidiaries, subcontractors, or affiliates were negligent in the design, manufacture, or warning of the

Micron product.

Customer Responsibility. Customers are responsible for the design, manufacture, and operation of their systems,

applications, and products using Micron products. ALL SEMICONDUCTOR PRODUCTS HAVE INHERENT FAIL-

URE RATES AND LIMITED USEFUL LIVES. IT IS THE CUSTOMER'S SOLE RESPONSIBILITY TO DETERMINE

WHETHER THE MICRON PRODUCT IS SUITABLE AND FIT FOR THE CUSTOMER'S SYSTEM, APPLICATION, OR

PRODUCT. Customers must ensure that adequate design, manufacturing, and operating safeguards are included

in customer's applications and products to eliminate the risk that personal injury, death, or severe property or en-

vironmental damages will result from failure of any semiconductor component.

Limited Warranty. In no event shall Micron be liable for any indirect, incidental, punitive, special or consequential

damages (including without limitation lost profits, lost savings, business interruption, costs related to the removal

or replacement of any products or rework charges) whether or not such damages are based on tort, warranty,

breach of contract or other legal theory, unless explicitly stated in a written agreement executed by Micron's duly

authorized representative.

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State Diagram

Figure 2: Simplified State Diagram

                                                                                                                                             CKE  L

Power

applied  Power                          Reset         Initial-                  MRS, MPR,                                          Self

         on                      procedure            ization                    write                                           refresh
                                                                                 leveling

                                                                                                               SRE

                                                      ZQCL                      MRS

From any                                                                                                  SRX

state                            RESET                             ZQCL/ZQCS                              REF

                                                      ZQ                            Idle                                         Refreshing
                                                      calibration

                                                                                    ACT             PDE

                                                                                                    PDX

                                                      Active                    Activating                     Precharge
                                                      power-
                                                      down                                                     power-
                                                                                                               down

                                                                   PDX

                                               CKE L               PDE                                                    CKE L

                                                                                 Bank
                                                                                 active

                                               WRITE               WRITE                            READ                  READ

                                                                          WRITE AP        READ  AP

                                                      Writing                        READ                      Reading

                                                                              WRITE

                                                      WRITE AP                                                 READ AP

                                                                          WRITE AP        READ AP

                                                                                 PRE, PREA

                                                      Writing        PRE,  PREA             PRE,   PREA        Reading

                                                                                Precharging                                        Automatic

                                                                                                                                   sequence

                                                                                                                                   Command

                                                                                                                                   sequence

ACT = ACTIVATE                                        PREA = PRECHARGE ALL                                SRX = Self refresh exit

MPR = Multipurpose register                           READ = RD, RDS4, RDS8                               WRITE = WR, WRS4, WRS8

MRS = Mode register set                               READ AP = RDAP, RDAPS4, RDAPS8                      WRITE AP = WRAP, WRAPS4, WRAPS8

PDE = Power-down entry                                REF = REFRESH                                       ZQCL = ZQ LONG CALIBRATION

PDX = Power-down exit                                 RESET = START RESET PROCEDURE                       ZQCS = ZQ SHORT CALIBRATION

PRE = PRECHARGE                                       SRE = Self refresh entry

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                                                                                      Functional Description

Functional                       Description

                                 DDR3 SDRAM uses a double data rate architecture to achieve high-speed operation.

                                 The double data rate architecture is an 8n-prefetch architecture with an interface de-

                                 signed to transfer two data words per clock cycle at the I/O pins. A single read or write

                                 operation for the DDR3 SDRAM effectively consists of a single 8n-bit-wide, four-clock-

                                 cycle data transfer at the internal DRAM core and eight corresponding n-bit-wide, one-

                                 half-clock-cycle data transfers at the I/O pins.

                                 The differential data strobe (DQS, DQS#) is transmitted externally, along with data, for

                                 use in data capture at the DDR3 SDRAM input receiver. DQS is center-aligned with data

                                 for WRITEs. The read data is transmitted by the DDR3 SDRAM and edge-aligned to the

                                 data strobes.

                                 The DDR3 SDRAM operates from a differential clock (CK and CK#). The crossing of CK

                                 going HIGH and CK# going LOW is referred to as the positive edge of CK. Control, com-

                                 mand, and address signals are registered at every positive edge of CK. Input data is reg-

                                 istered on the first rising edge of DQS after the WRITE preamble, and output data is ref-

                                 erenced on the first rising edge of DQS after the READ preamble.

                                 Read and write accesses to the DDR3 SDRAM are burst-oriented. Accesses start at a se-

                                 lected location and continue for a programmed number of locations in a programmed

                                 sequence. Accesses begin with the registration of an ACTIVATE command, which is then

                                 followed by a READ or WRITE command. The address bits registered coincident with

                                 the ACTIVATE command are used to select the bank and row to be accessed. The ad-

                                 dress bits registered coincident with the READ or WRITE commands are used to select

                                 the bank and the starting column location for the burst access.

                                 The device uses a READ and WRITE BL8 and BC4. An auto precharge function may be

                                 enabled to provide a self-timed row precharge that is initiated at the end of the burst

                                 access.

                                 As with standard DDR SDRAM, the pipelined, multibank architecture of DDR3 SDRAM

                                 allows for concurrent operation, thereby providing high bandwidth by hiding row pre-

                                 charge and activation time.

                                 A self refresh mode is provided, along with a power-saving, power-down mode.

Industrial Temperature

                                 The industrial temperature (IT) device requires that the case temperature not exceed

                                 –40°C or 95°C. JEDEC specifications require the refresh rate to double when TC exceeds
                                 85°C; this also requires use of the high-temperature self refresh option. Additionally,

                                 ODT resistance and the input/output impedance must be derated when TC is < 0°C or
                                 >95°C.

General Notes

                                 •  The functionality and the timing specifications discussed in this data sheet are for the

                                    DLL enable mode of operation (normal operation).

                                 •  Throughout this data sheet, various figures and text refer to DQs as “DQ.” DQ is to be

                                    interpreted as any and all DQ collectively, unless specifically stated otherwise.

                                 •  The terms “DQS” and “CK” found throughout this data sheet are to be interpreted as

                                    DQS, DQS# and CK, CK# respectively, unless specifically stated otherwise.

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                                                                                  2Gb: x4, x8, x16 DDR3L SDRAM
                                                                                  Functional Description

                                 •  Complete functionality may be described throughout the document; any page or dia-

                                    gram may have been simplified to convey a topic and may not be inclusive of all re-

                                    quirements.

                                 •  Any specific requirement takes precedence over a general statement.

                                 •  Any functionality not specifically stated is considered undefined, illegal, and not sup-

                                    ported, and can result in unknown operation.

                                 •  Row addressing is denoted as A[n:0]. For example, 1Gb: n = 12 (x16); 1Gb: n = 13 (x4,

                                    x8); 2Gb: n = 13 (x16) and 2Gb: n = 14 (x4, x8); 4Gb: n = 14 (x16); and 4Gb: n = 15 (x4,

                                    x8).

                                 •  Dynamic ODT has a special use case: when DDR3 devices are architected for use in a

                                    single rank memory array, the ODT ball can be wired HIGH rather than routed. Refer

                                    to the Dynamic ODT Special Use Case section.

                                 •  A x16 device's DQ bus is comprised of two bytes. If only one of the bytes needs to be

                                    used, use the lower byte for data transfers and terminate the upper byte as noted:

                                    – Connect UDQS to ground via 1kΩ* resistor.

                                    – Connect UDQS# to VDD via 1kΩ* resistor.

                                    – Connect UDM to VDD via 1kΩ* resistor.

                                    – Connect DQ[15:8] individually to either VSS, VDD, or VREF via 1kΩ resistors,* or float
                                    DQ[15:8].

                                    *If ODT is used, 1kΩ resistor should be changed to 4x that of the selected ODT.

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Functional Block Diagrams

                                                          DDR3 SDRAM is a high-speed, CMOS                                                                   dynamic random access memory. It is internally

                                                          configured as an 8-bank DRAM.

Figure 3: 512 Meg x 4 Functional Block Diagram

         ODT                                                                                                                                                                                 ODT

                                                                                                                                                                                             control

     ZQ                                                                                  ZQ CAL                      To pullup/pulldown

RZQ  RESET#                                                                                                                networks

         CKE                                   ZQCL, ZQCS

VSSQ                                Control

         A12                        logic

     CK, CK#                                              BC4 (burst  chop)                                                                                                                                           VDDQ/2

         CS#                                                                                                                                                                                                          RTT,nom  RTT(WR)

         RAS#      Command  decode                                                                          Bank    7                        Bank    7           Columns 0, 1, and  2                 CK,CK#

                                                          OTF                                               Bank 6                           Bank 6                                                                            SW2
                                                                                                                                         Bank 5
         CAS#                                                                                            Bank 5                        Bank 4                                                                    SW1

         WE#                                                                                        Bank 4                           Bank 3
                                                                                                    Bank 3
                                                                                                 Bank 2                    Bank 2                                                                     DLL

                                               Refresh                                   Bank 1                            Bank 1                                                                                                       (1 . . . 4)

                            Mode    registers  counter    15                                                                                                     READ

                                                                         Row-  15        Bank 0                            Bank 0                            32  FIFO                  4                         DQ[3:0]

                                                                      address            row-                              memory                                and

                                    18                                   MUX             address    32,768                 array                                 data                                 READ                                           DQ[3:0]

                                                                                         latch                       (32,768 x 256 x 32)                         MUX                                  drivers    DQS, DQS#

                                               15                                        and

                                                                                         decoder

                                                                                                                       Sense amplifiers                                                                               VDDQ/2

                                                                                                                           8,192                        32                                            BC4             RTT,nom  RTT(WR)

                                                                                                                                                        BC4                                                      SW1           SW2

                                                                                                                                                        OTF

                                                                      3                                                    I/O gating                   DM

                                                                               Bank                                    DM mask logic                                                                                                    (1, 2)       DQS, DQS#

     A[14:0]   18  Address                                                     control

     BA[2:0]       register                            3                       logic

                                                                                                                           256                                                               WRITE                    VDDQ/2

                                                                                                                           (x32)                             32                        4     drivers                  RTT,nom  RTT(WR)

                                                                                                                                                                 Data                        and

                                                                                                                                                                 interface             Data  input

                                                                                                                           Column                                                            logic               SW1           SW2

                                                                                                                           decoder

                                                   11                          Column-           8                                                                                                                                                   DM

                                                                               address

                                                                               counter/          3

                                                                               latch                        Columns    0,  1, and 2

                                                                                                                                                                 CK,CK#                      Column 2

                                                                                                                                                                                             (select upper or

                                                                                                                                                                                          lower nibble for BC4)

CCMTD-1725822587-7895                                                                                                                        16              Micron Technology, Inc. reserves the right to change products or specifications without notice.

2Gb_DDR3L.pdf - Rev. O 09/18 EN                                                                                                                                                                                  © 2015 Micron Technology, Inc. All rights reserved.
                                                                                                                                                                                          2Gb: x4, x8, x16 DDR3L SDRAM
                                                                                                                                                                                                            Functional Block Diagrams

Figure           4:  256 Meg                     x  8 Functional Block Diagram

           ODT                                                                                                                                                                                                     ODT

                                                                                                                                                                                                            control

     ZQ                                                                                    ZQ CAL                           To ODT/output drivers

RZQ   RESET#

           CKE                        Control           ZQCL, ZQCS

     VSSQ                             logic

           A12

     CK, CK#                                                   BC4 (burst chop)                                                                                                                                                           VDDQ/2

           CS#                                                                                                                                                             Columns 0, 1,  and     2                                       RTT,nom  RTT(WR)

           RAS#      Command  decode                           OTF                                               Bank       7                          Bank   7                                                       CK, CK#
                                                                                                                                                     Bank 6
                                                                                                                 Bank 6                            Bank 5
           CAS#                                                                                            Bank 5                                                                                                               SW1                SW2
                                                                                                                                               Bank 4
                                                                                                         Bank 4                              Bank 3
           WE#                                                                                           Bank 3
                                                                                                                                           Bank 2                                                                     DLL
                                                                                                   Bank 2
                                                                                           Bank 1                                  Bank 1                                                                                                                    (1         ..  .  8)
                                                    Refresh
                                                                 15                                                                                                        READ                                                                    DQ8
                              Mode registers        counter
                                                                        Row-               Bank 0                                  Bank 0                                  FIFO                          8                                                                         TDQS#
                                                                                 15                                                                                   64                                                        DQ[7:0]
                                                                        address            row-                                    Memory                                  and

                                             18                         MUX                address         32,768                  array                                   data                                       Read                                                         DQ[7:0]

                                                                                           latch                            (32,768 x 128 x 64)                            MUX                                        drivers   DQS, DQS#

                                                    15                                     and

                                                                                           decoder

                                                                                                                               Sense amplifiers                                                                                           VDDQ/2

                                                                                                                                                                 64                                                   BC4

                                                                                                                                   8,192                         BC4                                                                      RTT,nom  RTT(WR)

                                                                                                                                                                 OTF                                                            SW1                     SW2

                                                                     3                                                             I/O gating

                                                                                 Bank                                          DM mask logic                                                                                                                 (1,        2)         DQS/DQS#

     A[14:0]     18  Address                                                     control

     BA[2:0]         register                               3                    logic

                                                                                                                                   (128                                                                     Write                         VDDQ/2

                                                                                                                                   x64)                               64   Data                      8      drivers                       RTT,nom  RTT(WR)

                                                                                                                                                                           interface                        and

                                                                                                                                   Column                                                            Data   input

                                                                                                                                   decoder                                                                  logic               SW1                     SW2

                                                        10                       Column-              7                                                                                                                                                                            DM/TDQS

                                                                                 address                                                                                                                                                                                           (shared pin)

                                                                                 counter/             3

                                                                                 latch                           Columns       0,  1, and 2

                                                                                                                                                                           CK, CK#                          Column 2

                                                                                                                                                                                                            (select upper or

                                                                                                                                                                                                         lower nibble for BC4)

Figure           5:  128 Meg                     x  16 Functional Block Diagram

           ODT                                                                                                                                                                                              ODT

                                                                                                                                                                                                            control

     ZQ                                                                                    ZQ CAL                        To ODT/output drivers

RZQ  RESET#

           CKE                        Control       ZQCL, ZQCS

VSSQ                                  logic

           A12

     CK, CK#                                                BC4 (burst chop)                                                                                                                                                              VDDQ/2

           CS#                                                                                                                                                             Column 0, 1,   and  2                                          RTT,nom  RTT(WR)

           RAS#      Command  decode                        OTF                                                  Bank    7                           Bank  7                                                       CK, CK#
                                                                                                                                                   Bank 6
                                                                                                              Bank 6                           Bank 5                                                                           SW1                SW2
           CAS#                                                                                            Bank 5
                                                                                                                                               Bank 4
                                                                                                         Bank 4                            Bank 3
           WE#                                                                                        Bank 3
                                                                                                                                   Bank 2                                                                             DLL
                                                                                                   Bank 2
                                                                                           Bank 1                                  Bank 1                                                                                                                    (1      .  ..  16)
                                                    Refresh
                                                                 13                                                                                                        READ
                              Mode registers        counter
                                                                        Row-     14        Bank 0                                  Bank 0                                  FIFO                      16
                                                                                                                                                                      128                                                       DQ[15:0]
                                                                     address               row-                                    memory                                  and

                                      17                                MUX                address       16,384                    array                                   data                                      READ                                                          DQ[15:0]

                                                                                           latch                         (16,384 x 128 x 128)                              MUX                                       drivers    LDQS, LDQS#, UDQS, UDQS#

                                                    14                                     and

                                                                                           decoder

                                                                                                                            Sense amplifiers                                                                                              VDDQ/2

                                                                                                                                   16,384                        128                                                  BC4                 RTT,nom  RTT(WR)

                                                                                                                                                                 BC4                                                            SW1                SW2

                                                                                                                                   I/O gating                    OTF                                                                                                               LDQS, LDQS#

                                                                     3                                                      DM mask logic

                                                                                 Bank                                                                                                                                                                        (1 . . .   4)         UDQS, UDQS#

     A[13:0]     17  Address                                                     control

     BA[2:0]         register                               3                    logic

                                                                                                                                   (128                                                                                                   VDDQ/2

                                                                                                                                   x128)                              128                            16     WRITE                         RTT,nom

                                                                                                                                                                           Data                             drivers                                RTT(WR)

                                                                                                                                                                           interface           Data         and

                                                                                                                                   Column                                                                   input               SW1                SW2

                                                                                                                                   decoder                                                                  logic

                                                        10                       Column-           7                                                                                                                                                                               LDM/UDM

                                                                                 address                                                                                                                                                                     (1, 2)

                                                                                 counter/          3

                                                                                 latch                        Columns       0,  1, and 2

                                                                                                                                                                           CK, CK#                          Column 2

                                                                                                                                                                                                         (select upper or

                                                                                                                                                                                                     lower nibble for BC4)

CCMTD-1725822587-7895                                                                                                                                  17                  Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                2Gb: x4, x8, x16 DDR3L SDRAM
                                                                             Ball Assignments and Descriptions

Ball Assignments and Descriptions

Figure  6:  78-Ball              FBGA –  x4, x8 Ball Assignments (Top View)

                                             1   2        3        4      5  6  7             8       9

                                 A

                                         VSS     VDD      NC                    NF, NF/TDQS#  VSS     VDD

                                 B

                                         VSS     VSSQ     DQ0                   DM, DM/TDQS   VSSQ    VDDQ

                                 C

                                         VDDQ    DQ2      DQS                   DQ1           DQ3     VSSQ

                                 D

                                         VSSQ    NF, DQ6  DQS#                  VDD           VSS     VSSQ

                                 E

                                         VREFDQ  VDDQ     NF, DQ4               NF, DQ7  NF, DQ5      VDDQ

                                 F

                                         NC      VSS      RAS#                  CK            VSS     NC

                                 G

                                         ODT     VDD      CAS#                  CK#           VDD     CKE

                                 H

                                         NC      CS#      WE#                   A10/AP        ZQ      NC

                                 J

                                         VSS     BA0      BA2                   NC            VREFCA  VSS

                                 K

                                         VDD     A3       A0                    A12/BC#       BA1     VDD

                                 L

                                         VSS     A5       A2                    A1            A4      VSS

                                 M

                                         VDD     A7       A9                    A11           A6      VDD

                                 N

                                         VSS     RESET#   A13                   A14           A8      VSS

                                 Notes:  1.  Ball descriptions listed in Table 3 (page 20) are listed as “x4, x8” if unique; otherwise,

                                             x4 and x8 are the same.

                                         2.  A comma separates the configuration; a slash defines a selectable function.

                                             Example: D7 = NF, NF/TDQS#. NF applies to the x4 configuration only. NF/TDQS# applies

                                             to the x8 configuration only—selectable between NF or TDQS# via MRS (symbols are de-

                                             fined in Table 3).

CCMTD-1725822587-7895                                                 18     Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                            Ball Assignments and Descriptions

Figure 7: 96-Ball                FBGA –  x16 Ball Assignments (Top View)

                                             1     2       3      4      5  6  7        8                 9

                                 A           VDDQ                                       VDDQ              VSS

                                                   DQ13    DQ15                DQ12

                                 B           VSSQ  VDD     VSS                                            VSSQ

                                                                               UDQS#    DQ14

                                 C

                                             VDDQ  DQ11    DQ9                 UDQS     DQ10              VDDQ

                                 D

                                             VSSQ  VDDQ    UDM                 DQ8      VSSQ              VDD

                                 E

                                             VSS   VSSQ    DQ0                 LDM      VSSQ              VDDQ

                                 F

                                             VDDQ  DQ2     LDQS                DQ1      DQ3               VSSQ

                                 G

                                             VSSQ  DQ6     LDQS#               VDD      VSS               VSSQ

                                 H

                                         VREFDQ    VDDQ    DQ4                 DQ7      DQ5               VDDQ

                                 J

                                             NC    VSS     RAS#                CK       VSS               NC

                                 K

                                             ODT   VDD     CAS#                CK#      VDD               CKE

                                 L

                                             NC    CS#     WE#                 A10/AP   ZQ                NC

                                 M

                                             VSS   BA0     BA2                 NC       VREFCA            VSS

                                 N

                                             VDD   A3      A0                  A12/BC#  BA1               VDD

                                 P

                                             VSS   A5      A2                  A1       A4                VSS

                                 R

                                             VDD   A7      A9                  A11      A6                VDD

                                 T

                                             VSS   RESET#  A13                 NC       A8                VSS

                                 Notes:  1.  Ball descriptions listed in Table 4 (page 22) are listed as  “x16.”

                                         2.  A comma separates the configuration; a slash defines a       selectable  function.

CCMTD-1725822587-7895                                                19     Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                    Ball Assignments and Descriptions

Table 3: 78-Ball                 FBGA – x4,  x8 Ball Descriptions

Symbol                           Type        Description

A[14:13],                        Input       Address inputs: Provide the row address for ACTIVATE commands, and the column ad-

A12/BC#, A11,                                dress and auto precharge bit (A10) for READ/WRITE commands, to select one location out

A10/AP,                                      of the memory array in the respective bank. A10 sampled during a PRECHARGE com-

A[9:0]                                       mand determines whether the PRECHARGE applies to one bank (A10 LOW, bank selected

                                             by BA[2:0]) or all banks (A10 HIGH). The address inputs also provide the op-code during a

                                             LOAD MODE command. Address inputs are referenced to VREFCA. A12/BC#: When enabled

                                             in the mode register (MR), A12 is sampled during READ and WRITE commands to deter-

                                             mine whether burst chop (on-the-fly) will be performed (HIGH = BL8 or no burst chop,

                                             LOW = BC4 burst chop). See Truth Table - Command.

BA[2:0]                          Input       Bank address inputs: BA[2:0] define the bank to which an ACTIVATE, READ, WRITE, or

                                             PRECHARGE command is being applied. BA[2:0] define which mode register (MR0, MR1,

                                             MR2, or MR3) is loaded during the LOAD MODE command. BA[2:0] are referenced to

                                             VREFCA.

CK, CK#                          Input       Clock: CK and CK# are differential clock inputs. All address and control input signals are

                                             sampled on the crossing of the positive edge of CK and the negative edge of CK#. Out-

                                             put data strobe (DQS, DQS#) is referenced to the crossings of CK and CK#.

CKE                              Input       Clock enable: CKE enables (registered HIGH) and disables (registered LOW) internal cir-

                                             cuitry and clocks on the DRAM. The specific circuitry that is enabled/disabled is depend-

                                             ent upon the DDR3 SDRAM configuration and operating mode. Taking CKE LOW pro-

                                             vides PRECHARGE power-down and SELF REFRESH operations (all banks idle) or active

                                             power-down (row active in any bank). CKE is synchronous for power-down entry and exit

                                             and for self refresh entry. CKE is asynchronous for self refresh exit. Input buffers (exclud-

                                             ing CK, CK#, CKE, RESET#, and ODT) are disabled during power-down. Input buffers (ex-

                                             cluding CKE and RESET#) are disabled during SELF REFRESH. CKE is referenced to

                                             VREFCA.

CS#                              Input       Chip select: CS# enables (registered LOW) and disables (registered HIGH) the command

                                             decoder. All commands are masked when CS# is registered HIGH. CS# provides for exter-

                                             nal rank selection on systems with multiple ranks. CS# is considered part of the command

                                             code. CS# is referenced to VREFCA.

DM                               Input       Input data mask: DM is an input mask signal for write data. Input data is masked when

                                             DM is sampled HIGH along with the input data during a write access. Although the DM

                                             ball is input-only, the DM loading is designed to match that of the DQ and DQS balls. DM

                                             is referenced to VREFDQ. DM has an optional use as TDQS on the x8 device.

ODT                              Input       On-die termination: ODT enables (registered HIGH) and disables (registered LOW) ter-

                                             mination resistance internal to the DDR3 SDRAM. When enabled in normal operation,

                                             ODT is only applied to each of the following balls: DQ[7:0], DQS, DQS#, and DM for the

                                             x8; DQ[3:0], DQS, DQS#, and DM for the x4. The ODT input is ignored if disabled via the

                                             LOAD MODE command. ODT is referenced to VREFCA.

RAS#, CAS#, WE#                  Input       Command inputs: RAS#, CAS#, and WE# (along with CS#) define the command being

                                             entered and are referenced to VREFCA.

RESET#                           Input       Reset: RESET# is an active LOW CMOS input referenced to VSS. The RESET# input receiver

                                             is a CMOS input defined as a rail-to-rail signal with DC HIGH ≥ 0.8 × VDDQ and DC LOW ≤

                                             0.2 × VDDQ. RESET# assertion and deassertion are asynchronous.

DQ[3:0]                          I/O         Data input/output: Bidirectional data bus for the x4 configuration. DQ[3:0] are refer-

                                             enced to VREFDQ.

CCMTD-1725822587-7895                                              20               Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                          2Gb: x4, x8, x16 DDR3L SDRAM
                                                                                          Ball Assignments and Descriptions

Table 3: 78-Ball                 FBGA – x4,  x8 Ball Descriptions (Continued)

Symbol                           Type        Description

DQ[7:0]                          I/O         Data input/output: Bidirectional data bus for the x8 configuration. DQ[7:0] are refer-

                                             enced to VREFDQ.

DQS, DQS#                        I/O         Data strobe: Output with read data. Edge-aligned with read data. Input with write da-

                                             ta. Center-aligned to write data.

TDQS, TDQS#                      I/O         Termination data strobe: Applies to the x8 configuration only. When TDQS is enabled,

                                             DM is disabled, and the TDQS and TDQS# balls provide termination resistance.

VDD                              Supply      Power supply: 1.35V, 1.283–1.45V operational; compatible to 1.5V operation.

VDDQ                             Supply      DQ power supply: 1.35V, 1.283–1.45V operational; compatible with 1.5V operation.

VREFCA                           Supply      Reference voltage for control, command, and address: VREFCA must be maintained

                                             at all times (including self refresh) for proper device operation.

VREFDQ                           Supply      Reference voltage for data: VREFDQ must be maintained at all times (including self re-

                                             fresh) for proper device operation.

VSS                              Supply      Ground.

VSSQ                             Supply      DQ ground: Isolated on the device for improved noise immunity.

ZQ                               Reference   External reference ball for output drive calibration: This ball is tied to an external

                                             240Ω resistor (RZQ), which is tied to VSSQ.

NC                               –           No connect: These balls should be left unconnected (the ball has no connection to the

                                             DRAM or to other balls).

NF                               –           No function: When configured as a x4 device, these balls are NF. When configured as a

                                             x8 device, these balls are defined as TDQS#, DQ[7:4].

CCMTD-1725822587-7895                                                  21         Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                         2Gb: x4, x8, x16 DDR3L SDRAM
                                                                                    Ball Assignments and Descriptions

Table 4: 96-Ball                 FBGA – x16  Ball Descriptions

Symbol                           Type        Description

A13, A12/BC#,                    Input       Address inputs: Provide the row address for ACTIVATE commands, and the column ad-

A11, A10/AP,                                 dress and auto precharge bit (A10) for READ/WRITE commands, to select one location out

A[9:0]                                       of the memory array in the respective bank. A10 sampled during a PRECHARGE com-

                                             mand determines whether the PRECHARGE applies to one bank (A10 LOW, bank selected

                                             by BA[2:0]) or all banks (A10 HIGH). The address inputs also provide the op-code during a

                                             LOAD MODE command. Address inputs are referenced to VREFCA. A12/BC#: When enabled

                                             in the mode register (MR), A12 is sampled during READ and WRITE commands to deter-

                                             mine whether burst chop (on-the-fly) will be performed (HIGH = BL8 or no burst chop,

                                             LOW = BC4 burst chop). See Truth Table - Command.

BA[2:0]                          Input       Bank address inputs: BA[2:0] define the bank to which an ACTIVATE, READ, WRITE, or

                                             PRECHARGE command is being applied. BA[2:0] define which mode register (MR0, MR1,

                                             MR2, or MR3) is loaded during the LOAD MODE command. BA[2:0] are referenced to

                                             VREFCA.

CK, CK#                          Input       Clock: CK and CK# are differential clock inputs. All address and control input signals are

                                             sampled on the crossing of the positive edge of CK and the negative edge of CK#. Out-

                                             put data strobe (LDQS, LDQS#, UDQS, UDQS#) is referenced to the crossings of CK and

                                             CK#.

CKE                              Input       Clock enable: CKE enables (registered HIGH) and disables (registered LOW) internal cir-

                                             cuitry and clocks on the DRAM. The specific circuitry that is enabled/disabled is depend-

                                             ent upon the DDR3 SDRAM configuration and operating mode. Taking CKE LOW pro-

                                             vides PRECHARGE power-down and SELF REFRESH operations (all banks idle) or active

                                             power-down (row active in any bank). CKE is synchronous for power-down entry and exit

                                             and for self refresh entry. CKE is asynchronous for self refresh exit. Input buffers (exclud-

                                             ing CK, CK#, CKE, RESET#, and ODT) are disabled during power-down. Input buffers (ex-

                                             cluding CKE and RESET#) are disabled during SELF REFRESH. CKE is referenced to

                                             VREFCA.

CS#                              Input       Chip select: CS# enables (registered LOW) and disables (registered HIGH) the command

                                             decoder. All commands are masked when CS# is registered HIGH. CS# provides for exter-

                                             nal rank selection on systems with multiple ranks. CS# is considered part of the command

                                             code. CS# is referenced to VREFCA.

LDM                              Input       Input data mask: LDM is a lower-byte, input mask signal for write data. Lower-byte in-

                                             put data is masked when LDM is sampled HIGH along with the input data during a write

                                             access. Although the LDM ball is input-only, the LDM loading is designed to match that

                                             of the DQ and LDQS balls. LDM is referenced to VREFDQ.

ODT                              Input       On-die termination: ODT enables (registered HIGH) and disables (registered LOW) ter-

                                             mination resistance internal to the DDR3 SDRAM. When enabled in normal operation,

                                             ODT is only applied to each of the following balls: DQ[15:0], LDQS, LDQS#, UDQS,

                                             UDQS#, LDM, and UDM for the x16. The ODT input is ignored if disabled via the LOAD

                                             MODE command. ODT is referenced to VREFCA.

RAS#, CAS#, WE#                  Input       Command inputs: RAS#, CAS#, and WE# (along with CS#) define the command being

                                             entered and are referenced to VREFCA.

RESET#                           Input       Reset: RESET# is an active LOW CMOS input referenced to VSS. The RESET# input receiver

                                             is a CMOS input defined as a rail-to-rail signal with DC HIGH ≥ 0.8 × VDDQ and DC LOW ≤

                                             0.2 × VDDQ. RESET# assertion and deassertion are asynchronous.

CCMTD-1725822587-7895                                           22                  Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                         2Gb: x4, x8, x16 DDR3L SDRAM
                                                                                         Ball Assignments and Descriptions

Table 4: 96-Ball                 FBGA – x16 Ball Descriptions (Continued)

Symbol                           Type       Description

UDM                              Input      Input data mask: UDM is an upper-byte, input mask signal for write data. Upper-byte

                                            input data is masked when UDM is sampled HIGH along with the input data during a

                                            write access. Although the UDM ball is input-only, the UDM loading is designed to match

                                            that of the DQ and UDQS balls. UDM is referenced to VREFDQ.

DQ[7:0]                          I/O        Data input/output: Lower byte of bidirectional data bus for the x16 configuration.

                                            DQ[7:0] are referenced to VREFDQ.

DQ[15:8]                         I/O        Data input/output: Upper byte of bidirectional data bus for the x16 configuration.

                                            DQ[15:8] are referenced to VREFDQ.

LDQS, LDQS#                      I/O        Lower byte data strobe: Output with read data. Edge-aligned with read data. Input

                                            with write data. LDQS is center-aligned to write data.

UDQS, UDQS#                      I/O        Upper byte data strobe: Output with read data. Edge-aligned with read data. Input

                                            with write data. UDQS is center-aligned to write data.

VDD                              Supply     Power supply: 1.35V, 1.283–1.45V operational; compatible to 1.5V operation.

VDDQ                             Supply     DQ power supply: 1.35V, 1.283–1.45V operational; compatible with 1.5V operation.

VREFCA                           Supply     Reference voltage for control, command, and address: VREFCA must be maintained

                                            at all times (including self refresh) for proper device operation.

VREFDQ                           Supply     Reference voltage for data: VREFDQ must be maintained at all times (including self re-

                                            fresh) for proper device operation.

VSS                              Supply     Ground.

VSSQ                             Supply     DQ ground: Isolated on the device for improved noise immunity.

ZQ                               Reference  External reference ball for output drive calibration: This ball is tied to an external

                                            240Ω resistor (RZQ), which is tied to VSSQ.

NC                               –          No connect: These balls should be left unconnected (the ball has no connection to the

                                            DRAM or to other balls).

CCMTD-1725822587-7895                                                 23         Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                              2Gb: x4, x8, x16 DDR3L SDRAM
                                                                                                                 Package Dimensions

Package Dimensions

Figure 8: 78-Ball FBGA – x4, x8 (DA)

                                 0.155

                                                                                              Seating plane

                                                     1.8 CTR               A                  0.12  A

78X Ø0.45                                     Nonconductive

Dimensions apply                                     overmold

to solder balls post-

reflow on Ø0.35 SMD                                                        Ball A1 ID                            Ball A1 ID

ball pads.                              9  8      7            3  2  1

                                                                        A

                                                                        B

                                                                        C

                                                                        D

                                                                        E

10.5 ±0.1                                                               F

9.6 CTR                                                                 G

                                                                        H

                                                                        J

                                                                        K

                                                                        L

                       0.8 TYP                                          M

                                                                        N

                                                     0.8 TYP                                        1.1 ±0.1

                                                     6.4 CTR                                        0.25 MIN

                                                     8 ±0.1

                                 Notes:       1.     All dimensions are in millimeters.

                                              2.     Solder ball material: SAC305 (96.5% Sn,  3%  Ag, 0.5% Cu).

CCMTD-1725822587-7895                                                      24            Micron Technology, Inc. reserves the right to change products or specifications without notice.

2Gb_DDR3L.pdf - Rev. O 09/18 EN                                                                                  © 2015 Micron Technology, Inc. All rights reserved.
                                                                                            2Gb: x4, x8, x16 DDR3L SDRAM
                                                                                                            Package Dimensions

Figure 9: 96-Ball                FBGA  –  x16 (JT)

           0.155

                                                                                      Seating plane

                                                 1.8 CTR               A              0.12  A

                                             Nonconductive

                                                 overmold

96X Ø0.45

Dimensions apply

to solder balls post-                                                     Ball A1 ID                        Ball A1 ID

reflow on Ø0.35

SMD ball pads.                   9  8     7                3  2  1

                                                                    A

                                                                    B

                                                                    C

                                                                    D

                                                                    E

14 ±0.1                                                             F

                                                                    G

12 CTR                                                              H

                                                                    J

                                                                    K

                                                                    L

                                                                    M

                                                                    N

                                                                    P

           0.8 TYP                                                  R

                                                                    T

                                             0.8 TYP                                        1.1 ±0.1

                                                 6.4 CTR                              0.25 MIN

                                                 8 ±0.1

                                 Notes:      1.  All dimensions are in millimeters.

                                             2.  Solder ball material: SAC305 (96.5% Sn, 3% Ag, 0.5%  Cu).

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                                                                                          Electrical Specifications

Electrical Specifications

Table 5: Input/Output Capacitance

Capacitance                                   DDR3L-800    DDR3L-1066  DDR3L-1333  DDR3L-1600                       DDR3L-1866

Parameters                       Symbol       Min     Max  Min    Max  Min   Max   Min    Max                          Min   Max  Units

Single-end I/O: DQ, DM                   CIO  1.5     2.5  1.5    2.5  1.5   2.3   1.5    2.2                          1.5   2.1        pF

Differential I/O: DQS,                   CIO  1.5     2.5  1.5    2.5  1.5   2.3   1.5    2.2                          1.5   2.1        pF

DQS#, TDQS, TDQS#

Inputs (CTRL,                            CI   0.75    1.3  0.75   1.3  0.75  1.3   0.75   1.2                          0.75  1.2        pF

CMD,ADDR)

Table 6: DC Electrical Characteristics and Operating Conditions – 1.35V Operation

All voltages are referenced      to      VSS

Parameter/Condition                           Symbol       Min         Nom         Max                          Units        Notes

Supply voltage                                VDD          1.283       1.35        1.45                             V        1, 2, 3, 4

I/O supply voltage                            VDDQ         1.283       1.35        1.45                             V        1, 2, 3, 4

                                 Notes:  1.   Maximum DC value may not be greater than 1.425V. The DC value is the linear average

                                              of VDD/VDDQ(t) over a very long period of time (for example, 1 sec).

                                         2.   If the maximum limit is exceeded, input levels shall be governed by DDR3 specifications.

                                         3.   Under these supply voltages, the device operates to this DDR3L specification.

                                         4.   Once initialized for DDR3L operation, DDR3 operation may only be used if the device is

                                              in reset while VDD and VDDQ are changed for DDR3 operation (see Figure 47 (page 141)).

Table 7: DC Electrical Characteristics and Operating Conditions – 1.5V Operation

All voltages are referenced      to      VSS

Parameter/Condition                           Symbol       Min         Nom         Max                          Units        Notes

Supply voltage                                VDD          1.425       1.5         1.575                            V        1, 2, 3

I/O supply voltage                            VDDQ         1.425       1.5         1.575                            V        1, 2, 3

                                 Notes:  1.   If the minimum limit is exceeded, input levels shall be governed by DDR3L specifications.

                                         2.   Under 1.5V operation, this DDR3L device operates in accordance with the DDR3 specifi-

                                              cations under the same speed timings as defined for this device.

                                         3.   Once initialized for DDR3 operation, DDR3L operation may only be used if the device is

                                              in reset while VDD and VDDQ are changed for DDR3L operation (see Figure 47 (page
                                              141)).

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                                                                                   Electrical Specifications

Table 8: Input Switching Conditions – Command and Address

Parameter/Condition                         Symbol           DDR3L-800/1066  DDR3L-1333/1600  DDR3L-1866                     Units

Input high AC voltage: Logic 1              VIH(AC160)min1            160    160              –                                           mV

Input high AC voltage: Logic 1              VIH(AC135)min1            135    135              135                                         mV

Input high AC voltage: Logic 1              VIH(AC125)min1            –      –                125                                         mV

Input high DC voltage: Logic 1              VIH(DC90)min              90     90               90                                          mV

Input low DC voltage: Logic 0               VIL(DC90)min              –90    –90              –90                                         mV

Input low AC voltage: Logic 0               VIL(AC125)min1            –      –                –125                                        mV

Input low AC voltage: Logic 0               VIL(AC135)min1            –135   –135             –135                                        mV

Input low AC voltage: Logic 0               VIL(AC160)min1            –160   –160             –                                           mV

                                 Note:  1.  When two VIH(AC) values (and two corresponding VIL(AC) values) are listed for a specific

                                            speed bin, the user may choose either value for the input AC level. Whichever value is

                                            used, the associated setup time for that AC level must also be used. Additionally, one

                                            VIH(AC) value may be used for address/command inputs and the other VIH(AC) value may
                                            be used for data inputs.

                                            For example, for DDR3L-800, two input AC levels are defined: VIH(AC160),min and
                                            VIH(AC135),min (corresponding VIL(AC160),min and VIL(AC135),min). For DDRL-800, the address/
                                            command inputs must use either VIH(AC160),min with tIS(AC160) of 215ps or VIH(AC135),min
                                            with tIS(AC135) of 365ps; independently, the data inputs may use either VIH(AC160),min or
                                            VIH(AC135),min.

Table 9: Input Switching Conditions – DQ and DM

Parameter/Condition                         Symbol           DDR3L-800/1066  DDR3L-1333/1600  DDR3L-1866                     Units

Input high AC voltage: Logic 1              VIH(AC160)min1            160    160              –                                           mV

Input high AC voltage: Logic 1              VIH(AC135)min1            135    135              135                                         mV

Input high AC voltage: Logic 1              VIH(AC130)min1            –      –                130                                         mV

Input high DC voltage: Logic 1              VIH(DC90)min              90     90               90                                          mV

Input low DC voltage: Logic 0               VIL(DC90)min              –90    –90              –90                                         mV

Input low AC voltage: Logic 0               VIL(AC130)min1            –      –                –130                                        mV

Input low AC voltage: Logic 0               VIL(AC135)min1            –135   –135             –135                                        mV

Input low AC voltage: Logic 0               VIL(AC160)min1            –160   –160             –                                           mV

                                 Note:  1.  When two VIH(AC) values (and two corresponding VIL(AC) values) are listed for a specific

                                            speed bin, the user may choose either value for the input AC level. Whichever value is

                                            used, the associated setup time for that AC level must also be used. Additionally, one

                                            VIH(AC) value may be used for address/command inputs and the other VIH(AC) value may
                                            be used for data inputs.

                                            For example, for DDR3L-800, two input AC levels are defined: VIH(AC160),min and
                                            VIH(AC135),min (corresponding VIL(AC160),min and VIL(AC135),min). For DDRL-800, the data in-
                                            puts must use either VIH(AC160),min with tIS(AC160) of 90ps or VIH(AC135),min with tIS(AC135)
                                            of 140ps; independently, the address/command inputs may use either VIH(AC160),min or
                                            VIH(AC135),min.

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                                                                                                      Electrical Specifications

Table 10: Differential Input Operating Conditions                       (CK,  CK# and DQS, DQS#)

Parameter/Condition                                   Symbol                     Min                     Max                 Units

Differential input logic high – slew                  VIH,diff(AC)slew           180                         N/A                mV

Differential input logic low – slew                   VIL,diff(AC)slew           N/A                     –180                   mV

Differential input logic high                         VIH,diff(AC)            2  × (VIH(AC) - VREF)      VDD/VDDQ               mV

Differential input logic low                          VIL,diff(AC)               VSS/VSSQ             2  × (VIL(AC) - VREF)     mV

Single-ended high level for strobes                   VSEH                       VDDQ/2 + 160            VDDQ                   mV

Single-ended high level for CK, CK#                                              VDD/2 + 160             VDD                    mV

Single-ended low level for strobes                    VSEL                       VSSQ                    VDDQ/2 - 160           mV

Single-ended low level for CK, CK#                                               VSS                     VDD/2 - 160            mV

Table 11:  Minimum               Required Time tDVAC for CK/CK#,            DQS/DQS# Differential for AC              Ringback

                                        DDR3L-800/1066/1333/1600                                      DDR3L-1866

                                            tDVAC at  tDVAC at                   tDVAC at             tDVAC at               tDVAC at

Slew       Rate (V/ns)                  320mV (ps)    270mV (ps)                 270mV (ps)           250mV (ps)             260mV (ps)

           >4.0                             189             201                  163                     168                 176

           4.0                              189             201                  163                     168                 176

           3.0                              162             179                  140                     147                 154

           2.0                              109             134                  95                      105                 111

           1.8                              91              119                  80                      91                  97

           1.6                              69              100                  62                      74                  78

           1.4                              40              76                   37                      52                  55

           1.2                              Note1           44                   5                       22                  24

           1.0                              Note1     Note1                      Note1                   Note1               Note1

           <1.0                             Note1     Note1                      Note1                   Note1               Note1

                                 Note:  1.  Rising input signal shall become equal to or greater than VIH(ac) level and Falling input

                                            signal shall become equal to or less than VIL(ac) level.

CCMTD-1725822587-7895                                                   28       Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                              2Gb: x4, x8, x16 DDR3L SDRAM
                                                                                              Electrical Specifications

Table 12: RTT Effective                Impedance

Gray-shaded cells have the             same values as those  in the 1.5V DDR3    data  sheet

MR1

[9, 6, 2]                        RTT         Resistor        VOUT                      Min    Nom  Max   Units

0, 1, 0                          120Ω  RTT,120PD240          0.2 × VDDQ                0.6    1.0  1.15  RZQ/1

                                                             0.5 × VDDQ                0.9    1.0  1.15  RZQ/1

                                                             0.8 × VDDQ                0.9    1.0  1.45  RZQ/1

                                       RTT,120PU240          0.2 × VDDQ                0.9    1.0  1.45  RZQ/1

                                                             0.5 × VDDQ                0.9    1.0  1.15  RZQ/1

                                                             0.8 × VDDQ                0.6    1.0  1.15  RZQ/1

                                       120Ω                  VIL(AC) to VIH(AC)        0.9    1.0  1.65  RZQ/2

0, 0, 1                          60Ω        RTT,60PD120      0.2 × VDDQ                0.6    1.0  1.15  RZQ/2

                                                             0.5 × VDDQ                0.9    1.0  1.15  RZQ/2

                                                             0.8 × VDDQ                0.9    1.0  1.45  RZQ/2

                                            RTT,60PU120      0.2 × VDDQ                0.9    1.0  1.45  RZQ/2

                                                             0.5 × VDDQ                0.9    1.0  1.15  RZQ/2

                                                             0.8 × VDDQ                0.6    1.0  1.15  RZQ/2

                                       60Ω                   VIL(AC) to VIH(AC)        0.9    1.0  1.65  RZQ/4

0, 1, 1                          40Ω         RTT,40PD80      0.2 × VDDQ                0.6    1.0  1.15  RZQ/3

                                                             0.5 × VDDQ                0.9    1.0  1.15  RZQ/3

                                                             0.8 × VDDQ                0.9    1.0  1.45  RZQ/3

                                             RTT,40PU80      0.2 × VDDQ                0.9    1.0  1.45  RZQ/3

                                                             0.5 × VDDQ                0.9    1.0  1.15  RZQ/3

                                                             0.8 × VDDQ                0.6    1.0  1.15  RZQ/3

                                       40Ω                   VIL(AC) to VIH(AC)        0.9    1.0  1.65  RZQ/6

1, 0, 1                          30Ω         RTT,30PD60      0.2 × VDDQ                0.6    1.0  1.15  RZQ/4

                                                             0.5 × VDDQ                0.9    1.0  1.15  RZQ/4

                                                             0.8 × VDDQ                0.9    1.0  1.45  RZQ/4

                                             RTT,30PU60      0.2 × VDDQ                0.9    1.0  1.45  RZQ/4

                                                             0.5 × VDDQ                0.9    1.0  1.15  RZQ/4

                                                             0.8 × VDDQ                0.6    1.0  1.15  RZQ/4

                                       30Ω                   VIL(AC) to VIH(AC)        0.9    1.0  1.65  RZQ/8

1, 0, 0                          20Ω         RTT,20PD40      0.2 × VDDQ                0.6    1.0  1.15  RZQ/6

                                                             0.5 × VDDQ                0.9    1.0  1.15  RZQ/6

                                                             0.8 × VDDQ                0.9    1.0  1.45  RZQ/6

                                             RTT,20PU40      0.2 × VDDQ                0.9    1.0  1.45  RZQ/6

                                                             0.5 × VDDQ                0.9    1.0  1.15  RZQ/6

                                                             0.8 × VDDQ                0.6    1.0  1.15  RZQ/6

                                       20Ω                   VIL(AC) to VIH(AC)        0.9    1.0  1.65  RZQ/12

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                                                                                                2Gb: x4, x8, x16 DDR3L SDRAM
                                                                                                          Electrical Specifications

Table 13: Reference Settings for ODT Timing Measurements

Gray-shaded cells have                the  same values as those  in  the 1.5V DDR3 data  sheet

Measured

Parameter                                    RTT,nom Setting         RTT(WR) Setting               VSW1                       VSW2

        tAON                                 RZQ/4 (60Ω)                     N/A                   50mV                       100mv

                                             RZQ/12 (20Ω)                    N/A                   100mV                      200mV

        tAOF                                 RZQ/4 (60Ω)                     N/A                   50mV                       100mv

                                             RZQ/12 (20Ω)                    N/A                   100mV                      200mV

tAONPD                                       RZQ/4 (60Ω)                     N/A                   50mV                       100mv

                                             RZQ/12 (20Ω)                    N/A                   100mV                      200mV

tAOFPD                                       RZQ/4 (60Ω)                     N/A                   50mV                       100mv

                                             RZQ/12 (20Ω)                    N/A                   100mV                      200mV

        tADC                                 RZQ/12 (20Ω)            RZQ/2 (20Ω)                   200mV                      250mV

Table 14: 34Ω Driver Impedance Characteristics

Gray-shaded cells have the same values as                 those in the 1.5V DDR3  data   sheet

MR1

[5, 1]                           RON         Resistor                VOUT                Min              Nom      Max1             Units

0, 1                             34.3Ω       RON,34PD            0.2 × VDDQ              0.6              1.0      1.15       RZQ/7

                                                                 0.5 × VDDQ              0.9              1.0      1.15       RZQ/7

                                                                 0.8 × VDDQ              0.9              1.0      1.45       RZQ/7

                                             RON,34PU            0.2 × VDDQ              0.9              1.0      1.45       RZQ/7

                                                                 0.5 × VDDQ              0.9              1.0      1.15       RZQ/7

                                                                 0.8 × VDDQ              0.6              1.0      1.15       RZQ/7

Pull-up/pull-down mismatch (MMPUPD)                           VIL(AC) to VIH(AC)         –10              N/A      10                %

                                      Note:  1.  A larger maximum limit will result in   slightly  lower  minimum  currents.

Table 15: 40Ω Driver Impedance Characteristics

Gray-shaded cells have the same values as                 those in the 1.5V DDR3  data   sheet

MR1

[5, 1]                           RON         Resistor                VOUT                Min              Nom      Max1             Units

0, 0                             40Ω         RON,40PD            0.2 × VDDQ              0.6              1.0      1.15       RZQ/6

                                                                 0.5 × VDDQ              0.9              1.0      1.15       RZQ/6

                                                                 0.8 × VDDQ              0.9              1.0      1.45       RZQ/6

                                             RON,40PU            0.2 × VDDQ              0.9              1.0      1.45       RZQ/6

                                                                 0.5 × VDDQ              0.9              1.0      1.15       RZQ/6

                                                                 0.8 × VDDQ              0.6              1.0      1.15       RZQ/6

Pull-up/pull-down mismatch (MMPUPD)                           VIL(AC) to VIH(AC)         –10              N/A      10                %

                                      Note:  1.  A larger maximum limit will result in   slightly  lower  minimum  currents.

CCMTD-1725822587-7895                                                        30          Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                      2Gb: x4, x8, x16 DDR3L SDRAM
                                                                                                  Electrical Specifications

Table 16: Single-Ended Output Driver Characteristics

Gray-shaded cells have the same values as those in the 1.5V DDR3 data          sheet

Parameter/Condition                                              Symbol               Min                 Max          Units

Output slew rate: Single-ended; For rising and falling                SRQse           1.75                  6          V/ns

edges, measure between VOL(AC) = VREF - 0.09 × VDDQ

and VOH(AC) = VREF + 0.09 × VDDQ

Table 17: Differential Output Driver Characteristics

Gray-shaded cells have the same values as those in the 1.5V DDR3 data sheet

Parameter/Condition                                              Symbol               Min                 Max          Units

Output slew rate: Differential; For rising and falling                SRQdiff         3.5                 12           V/ns

edges, measure between VOL,diff(AC) = –0.18 × VDDQ and

VOH,diff(AC) = 0.18 × VDDQ

Output differential crosspoint voltage                               VOX(AC)          VREF - 135       VREF + 135          mV

Table 18: Electrical Characteristics and AC Operating Conditions

Note 1 applies         to base timing specifications

                                                      DDR3L-800  DDR3L-1066    DDR3L-1333   DDR3L-1600         DDR3L-1866

Parameter                               Symbol        Min  Max   Min  Max      Min    Max         Min  Max     Min  Max    Units

                                                           DQ    Input Timing

Data setup             Base             tDS           90   –     40    –       N/A    –           N/A  –       N/A  –          ps

time to DQS,           (specification)  (AC160)

DQS#                   VREF @ 1 V/ns                  250  –     200   –       N/A    –           N/A  –       N/A  –          ps

Data setup             Base             tDS           140  –     90    –       45     –           25   –       N/A  –          ps

time to DQS,           (specification)  (AC135)

DQS#                   VREF @ 1 V/ns                  275  –     225   –       180    –           160  –       N/A  –          ps

Data hold              Base             tDH           160  –     110   –       75     –           55   –       N/A  –          ps

time from              (specification)  (DC90)

DQS, DQS#              VREF @ 1 V/ns                  250  –     200   –       165    –           145  –       N/A  –          ps

Data setup             Base             tDS           N/A  –     N/A   –       N/A    –           N/A  –       70   –          ps

time to DQS,           (specification)  (AC130)

DQS#                   VREF @ 2 V/ns                  N/A  –     N/A   –       N/A    –           N/A  –       135  –          ps

Data hold              Base             tDH           N/A  –     N/A   –       N/A    –           N/A  –       75   –          ps

time from              (specification)  (DC90)

DQS, DQS#              VREF @ 2 V/ns                  N/A  –     N/A   –       N/A    –           N/A  –       110  –          ps

                                                      Command    and Address Timing

CTRL, CMD,             Base             tIS           215  –     140   –       80     –           60   –       N/A  –          ps

ADDR setup             (specification)  (AC160)

to CK, CK#             VREF @ 1 V/ns                  375  –     300   –       240    –           220  –       N/A  –          ps

CCMTD-1725822587-7895                                            31            Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                                    2Gb: x4, x8, x16 DDR3L SDRAM
                                                                                                                 Electrical Specifications

Table 18: Electrical Characteristics and AC Operating Conditions (Continued)

Note 1 applies         to base timing specifications

                                                        DDR3L-800        DDR3L-1066          DDR3L-1333         DDR3L-1600     DDR3L-1866

Parameter                                      Symbol   Min   Max           Min     Max       Min       Max      Min   Max     Min   Max     Units

CTRL, CMD,             Base                    tIS      365        –        290        –       205      –        185   –       65    –       ps

ADDR setup             (specification)         (AC135)

to CK, CK#             VREF @ 1 V/ns                    500        –        425        –       340      –        320   –       200   –       ps

CTRL, CMD,             Base                    tIS      N/A        –        N/A        –       N/A      –        N/A   –       150   –       ps

ADDR setup             (specification)         (AC125)

to CK, CK#             VREF @ 1 V/ns                    N/A        –        N/A        –       N/A      –        N/A   –       275   –       ps

CTRL, CMD,             Base                    tIH      285        –        210        –       150      –        130   –       110   –       ps

ADDR hold              (specification)         (DC90)

from CK, CK#           VREF @ 1 V/ns                    375        –        300        –       240      –        220   –       200   –       ps

                                 Notes:  1.    When two VIH(AC) values (and two corresponding VIL(AC) values) are listed for a specific

                                               speed bin, the user may choose either value for the input AC level. Whichever value is

                                               used, the associated setup time for that AC level must also be used. Additionally, one

                                               VIH(AC) value may be used for address/command inputs and the other VIH(AC) value may
                                               be used for data inputs.

                                               For example, for DDR3-800, two input AC levels are defined: VIH(AC160),min and
                                               VIH(AC135),min (corresponding VIL(AC160),min and VIL(AC135),min). For DDR3-800, the address/
                                               command inputs must use either VIH(AC160),min with tIS(AC160) of 215ps or VIH(AC135),min
                                               with tIS(AC135) of 365ps; independently, the data inputs must use either VIH(AC160),min
                                               with tDS(AC160) of 90ps or VIH(AC135),min with tDS(AC135) of 140ps.

                                         2.    When DQ single-ended slew rate is 1V/ns, the DQS differential slew rate is 2V/ns; when

                                               DQ single-ended slew rate is 2V/ns, the DQS differential slew rate is 4V/ns;

Table 19: Derating Values for tIS/tIH – AC160/DC90-Based

                                                        ΔtIS, ΔtIH Derating (ps) – AC/DC-Based

CMD/ADDR                                                      CK, CK# Differential Slew Rate

Slew Rate              4.0       V/ns    3.0   V/ns     2.0 V/ns         1.8 V/ns         1.6 V/ns         1.4   V/ns     1.2  V/ns  1.0   V/ns

V/ns                   ΔtIS      ΔtIH    ΔtIS  ΔtIH     ΔtIS  ΔtIH    ΔtIS       ΔtIH     ΔtIS  ΔtIH       ΔtIS  ΔtIH  ΔtIS    ΔtIH  ΔtIS    ΔtIH

2.0                    80        45      80    45       80    45      88         53       96        61     104   69    112     79    120     95

1.5                    53        30      53    30       53    30      61         38       69        46     77    54       85   64    93      80

1.0                    0         0       0     0        0     0          8       8        16        16     24    24       32   34    40      50

0.9                    –1        –3      –1    –3       –1    –3         7       5        15        13     23    21       31   31    39      47

0.8                    –3        –8      –3    –8       –3    –8         5       1        13        9      21    17       29   27    37      43

0.7                    –5        –13     –5    –13      –5    –13        3       –5       11        3      19    11       27   21    35      37

0.6                    –8        –20     –8    –20      –8    –20        0       –12      8         –4     16    4        24   14    32      30

0.5                    –20       –30     –20   –30      –20   –30     –12        –22      –4    –14        4     –6       12   4     20      20

0.4                    –40       –45     –40   –45      –40   –45     –32        –37      –24   –29        –16   –21      –8   –11   0       5

CCMTD-1725822587-7895                                                       32            Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                     2Gb: x4, x8, x16 DDR3L SDRAM
                                                                                                 Electrical Specifications

Table 20: Derating Values for tIS/tIH – AC135/DC90-Based

                                                   ΔtIS, ΔtIH Derating (ps) – AC/DC-Based

CMD/ADDR                                                 CK, CK# Differential Slew Rate

Slew Rate              4.0       V/ns  3.0   V/ns  2.0 V/ns    1.8 V/ns        1.6 V/ns    1.4   V/ns  1.2   V/ns  1.0   V/ns

V/ns                   ΔtIS      ΔtIH  ΔtIS  ΔtIH  ΔtIS  ΔtIH  ΔtIS      ΔtIH  ΔtIS  ΔtIH  ΔtIS  ΔtIH  ΔtIS  ΔtIH  ΔtIS  ΔtIH

2.0                    68        45    68    45    68    45    76        53    84    61    92    69    100   79    108   95

1.5                    45        30    45    30    45    30    53        38    61    46    69    54    77    64    85    80

1.0                    0         0     0     0     0     0     8         8     16    16    24    24    32    34    40    50

0.9                    2         –3    2     –3    2     –3    10        5     18    13    26    21    34    31    42    47

0.8                    3         –8    3     –8    3     –8    11        1     19    9     27    17    35    27    43    43

0.7                    6         –13   6     –13   6     –13   14        –5    22    3     30    11    38    21    46    37

0.6                    9         –20   9     –20   9     –20   17        –12   25    –4    33    4     41    14    49    30

0.5                    5         –30   5     –30   5     –30   13        –22   21    –14   29    –6    37    4     45    20

0.4                    –3        –45   –3    –45   –3    –45   6         –37   14    –29   22    –21   30    –11   38    5

Table 21: Derating Values for tIS/tIH – AC125/DC90-Based

                                                   ΔtIS, ΔtIH Derating (ps) – AC/DC-Based

CMD/ADDR                                                 CK, CK# Differential Slew Rate

Slew Rate              4.0       V/ns  3.0   V/ns  2.0 V/ns    1.8 V/ns        1.6 V/ns    1.4   V/ns  1.2   V/ns  1.0   V/ns

V/ns                   ΔtIS      ΔtIH  ΔtIS  ΔtIH  ΔtIS  ΔtIH  ΔtIS      ΔtIH  ΔtIS  ΔtIH  ΔtIS  ΔtIH  ΔtIS  ΔtIH  ΔtIS  ΔtIH

2.0                    63        45    63    45    63    45    71        53    79    61    87    69    95    79    103   95

1.5                    42        30    42    30    42    30    50        38    58    46    66    54    74    64    82    80

1.0                    0         0     0     0     0     0     8         8     16    16    24    24    32    34    40    50

0.9                    3         –3    3     –3    3     –3    11        5     19    13    27    21    35    31    43    47

0.8                    6         –8    6     –8    6     –8    14        1     22    9     30    17    38    27    46    43

0.7                    10        –13   10    –13   10    –13   18        –5    26    3     34    11    42    21    50    37

0.6                    16        –20   16    –20   16    –20   24        –12   32    –4    40    4     48    14    56    30

0.5                    15        –30   15    –30   15    –30   23        –22   31    –14   39    –6    47    4     55    20

0.4                    13        –45   13    –45   13    –45   21        –37   29    –29   37    –21   45    –11   53    5

CCMTD-1725822587-7895                                                33        Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                        2Gb: x4, x8, x16 DDR3L SDRAM
                                                                                                            Electrical Specifications

Table  22: Minimum Required Time tVAC Above VIH(AC) (Below VIL[AC])                                      for Valid ADD/CMD Transition

                                                     DDR3L-800/1066/1333/1600                                       DDR3L-1866

       Slew            Rate      (V/ns)        tVAC  at 160mV (ps) tVAC at 135mV      (ps)  tVAC         at 135mV (ps) tVAC at  125mV     (ps)

                       >2.0                          200                   213                              200                 205

                       2.0                           200                   213                              200                 205

                       1.5                           173                   190                              178                 184

                       1.0                           120                   145                              133                 143

                       0.9                           102                   130                              118                 129

                       0.8                           80                    111                              99                  111

                       0.7                           51                       87                            75                  89

                       0.6                           13                       55                            43                  59

                       0.5                           Note 1                   10                            Note 1              18

                       <0.5                          Note 1                   10                            Note 1              18

                                 Note:   1.    Rising input signal shall become equal to or greater than VIH(AC) level and falling input

                                               signal shall become equal to or less than VIL(AC) level.

Table 23: Derating Values for tDS/tDH – AC160/DC90-Based

                                                     ΔtDS, ΔtDH Derating (ps) – AC/DC-Based

                                                             DQS, DQS# Differential Slew Rate

DQ Slew                4.0 V/ns          3.0 V/ns    2.0 V/ns      1.8 V/ns       1.6 V/ns               1.4 V/ns   1.2 V/ns    1.0 V/ns

Rate V/ns              ΔtDS      ΔtDH    ΔtDS  ΔtDH  ΔtDS    ΔtDH  ΔtDS  ΔtDH     ΔtDS  ΔtDH   ΔtDS         ΔtDH    ΔtDS  ΔtDH  ΔtDS      ΔtDH

2.0                    80        45      80    45    80      45

1.5                    53        30      53    30    53      30    61      38

1.0                    0         0       0     0     0       0     8       8      16    16

0.9                                      –1    –3    –1      –3    7       5      15    13        23            21

0.8                                                  –3      –8    5       1      13        9     21            17  29    27

0.7                                                                –3      –5     11        3     19            11  27    21    35        37

0.6                                                                               8     –4        16             4  24    14    32        30

0.5                                                                                                      4       6  12    4     20        20

0.4                                                                                                                 –8    –11   0         5

CCMTD-1725822587-7895                                                  34         Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                 2Gb: x4, x8, x16 DDR3L SDRAM
                                                                                               Electrical Specifications

Table 24: Derating Values for tDS/tDH – AC135/DC90-Based

                                                 ΔtDS, ΔtDH Derating (ps) – AC/DC-Based

                                                         DQS, DQS# Differential Slew Rate

DQ Slew                4.0 V/ns        3.0 V/ns    2.0 V/ns    1.8 V/ns    1.6 V/ns      1.4 V/ns    1.2 V/ns    1.0 V/ns

Rate V/ns              ΔtDS      ΔtDH  ΔtDS  ΔtDH  ΔtDS  ΔtDH  ΔtDS  ΔtDH  ΔtDS  ΔtDH    ΔtDS  ΔtDH  ΔtDS  ΔtDH  ΔtDS  ΔtDH

2.0                    68        45    68    45    68    45

1.5                    45        30    45    30    45    30    53      38

1.0                    0         0     0     0     0     0     8       8   16    16

0.9                                    2     –3    2     –3    10      5   18    13      26    21

0.8                                                3     –8    11      1   19    9       27    17    35    27

0.7                                                            14      –5  22    3       30    11    38    21    46    37

0.6                                                                        25    –4      33    4     41    14    49    30

0.5                                                                                      39    –6    37    4     45    20

0.4                                                                                                  30    –11   38    5

CCMTD-1725822587-7895                                              35      Micron Technology, Inc. reserves the right to change products or specifications without notice.

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2Gb_DDR3L.pdf - Rev. O 09/18 EN                      CCMTD-1725822587-7895                                                                            Table 25: Derating Values for tDS/tDH – AC130/DC100-Based at 2V/ns

                                                                                                                                                      Shaded cells indicate slew rate combinations not supported

                                                                                                                                                                                                                 ΔtDS, ΔtDH Derating (ps) – AC/DC-Based

                                                                                                                                                      DQ Slew Rate V/ns                                               DQS, DQS# Differential Slew Rate

                                                                                                                                                                         8.0 V/ns  7.0 V/ns  6.0 V/ns  5.0 V/ns  4.0 V/ns  3.0 V/ns  2.0 V/ns  1.8 V/ns       1.6  V/ns  1.4  V/ns  1.2  V/ns  1.0  V/ns

                                                                                                                                                                         Δ    Δ    Δ    Δ    Δ    Δ    Δ    Δ    Δ    Δ    Δ    Δ    Δ    Δ    Δ         Δ    Δ    Δ     Δ    Δ     Δ    Δ     Δ    Δ

                                                                                                                                                                         tDS  tDH  tDS  tDH  tDS  tDH  tDS  tDH  tDS  tDH  tDS  tDH  tDS  tDH  tDS       tDH  tDS  tDH   tDS  tDH   tDS  tDH   tDS  tDH

                                                                                                                                                      4.0                33   23   33   23   33   23

                                                                                                                                                      3.5                28   19   28   19   28   19   28   19

                                                                                                                                                      3.0                22   15   22   15   22   15   22   15   22   15

                                                                                                                                                      2.5                          13   9    13   9    13   9    13   9    13   9

                                                                                                                                                      2.0                                    0    0    0    0    0    0    0    0    0    0

                                                                                                                                                      1.5                                              –22  –15  –22  –15  –22  –15  –22  –15  –14       –7

                                                                                                                                                      1.0                                                        –65  –45  –65  –45  –65  –45  –57       –37  –49  –29

36                                                                                                                                                    0.9                                                                  –62  –48  –62  –48  –54       –40  –46  –32   –38  –24

                                                                                                                                                      0.8                                                                            –61  –53  –53       –45  –45  –37   –37  –29   –29  –19

                                                                                                                                                      0.7                                                                                      –49       –50  –41  -42   –33  –34   –25  –24   –17  –8

                                                     Micron Technology, Inc. reserves the right to change products or specifications without notice.  0.6                                                                                                     –37  -49   –29  –41   –21  –31   –13  –15

                                                                                                                                                      0.5                                                                                                                –31  –51   –23  –41   –15  –25

                                                                                                                                                      0.4                                                                                                                           –28  –56   –20  –40                            2Gb: x4, x8, x16 DDR3L SDRAM

© 2015 Micron Technology, Inc. All rights reserved.                                                                                                                                                                                                                                                       Electrical Specifications
                                                                                     2Gb: x4, x8, x16 DDR3L SDRAM
                                                                                                             Electrical Specifications

Table  26:  Minimum Required                       Time  tVAC Above VIH(AC)    (Below VIL(AC)) for Valid           DQ Transition

            Slew       Rate            (V/ns)            tVAC  at 160mV  (ps)  tVAC  at 135mV                (ps)  tVAC  at 130mV  (ps)

                                 >2.0                          165                   113                                 95

                                 2.0                           165                   113                                 95

                                 1.5                           138                   90                                  73

                                 1.0                           85                    45                                  30

                                 0.9                           67                    30                                  16

                                 0.8                           45                    11                                  Note1

                                 0.7                           16                    Note1                               –

                                 0.6                           Note1                 Note1                               –

                                 0.5                           Note1                 Note1                               –

                                 <0.5                          Note1                 Note1                               –

                                       Note:   1.  Rising input signal shall become equal to or greater than VIH(AC) level and falling input

                                                   signal shall become equal to or less than VIL(AC) level.

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                                                                                         Thermal Characteristics

Thermal                Characteristics

                                         Table 27: Thermal Characteristics

                                         Parameter/Condition                 Value                          Unit  Symbol       Notes

                                         Operating case temperature –        0 to +85                       °C    TC           1, 2, 3

                                         Commercial                          0 to +95                       °C    TC      1, 2, 3, 4

                                         Operating case temperature –        –40 to +85                     °C    TC           1, 2, 3

                                         Industrial                          –40 to +95                     °C    TC      1, 2, 3, 4

                                 Notes:  1.  Maximum operating case temperature. TC is measured in the center of the package.

                                         2.  A thermal solution must be designed to ensure the DRAM device does not exceed TC

                                             MAX during operation.

                                         3.  Device functionality is not guaranteed if the DRAM device exceeds TC MAX during oper-

                                             ation.

                                         4.  If TC exceeds 85°C, the DRAM must be refreshed manually at 2x refresh, which is a 3.9µs

                                             interval refresh rate. The use of SRT or ASR must be enabled.

                                         5.  Thermal resistance data is based on a number of samples from multiple lots and should

                                             be viewed as a typical number.

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Table 28: Thermal Impedance

                                                      Θ JA (°C/W)     Θ JA (°C/W)     Θ JA (°C/W)

                                                      Airflow =       Airflow =       Airflow =

Die Rev.               Package   Substrate            0m/s            1m/s            2m/s               Θ  JB (°C/W)   Θ  JC (°C/W)

                                 Low conduc-          70.4            56.5            50.8                  N/A            6.5

                       78-ball             tivity

                                        High con-     49.2            42.4            39.3                  36.1           N/A

K                                       ductivity

                                 Low conduc-          65.3            52.4            47.1                  N/A            6.5

                       96-ball             tivity

                                        High con-     46.4            40.0            37.2                  34.8           N/A

                                        ductivity

                                 Note:     1.  Thermal resistance data is based on a  number of samples  from multiple  lots and should

                                               be viewed as a typical number.

Figure 10: Thermal Measurement Point

                                               (L/2)                                  Tc test point

                                        L

                                                                      (W/2)

                                                                   W

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                                                     Electrical Specifications – IDD Specifications and Conditions

Electrical             Specifications – IDD Specifications and Conditions

                                             Within the following IDD measurement tables, the following definitions and conditions
                                             are used, unless stated otherwise:

                                             •  LOW: VIN ≤ VIL(AC)max; HIGH: VIN ≥ VIH(AC)min.

                                             •  Midlevel: Inputs are VREF = VDD/2.

                                             •  RON set to RZQ/7 (34Ω).

                                             •  RTT,nom set to RZQ/6 (40Ω).

                                             •  RTT(WR) set to RZQ/2 (120Ω).

                                             •  QOFF is enabled in MR1.

                                             •  ODT is enabled in MR1 (RTT,nom) and MR2 (RTT(WR)).

                                             •  TDQS is disabled in MR1.

                                             •  External DQ/DQS/DM load resistor is 25Ω to VDDQ/2.

                                             •  Burst lengths are BL8 fixed.

                                             •  AL equals 0 (except in IDD7).

                                             •  IDD specifications are tested after the device is properly initialized.

                                             •  Input slew rate is specified by AC parametric test conditions.

                                             •  ASR is disabled.

                                             •  Read burst type uses nibble sequential (MR0[3] = 0).

                                             •  Loop patterns must be executed at least once before current measurements begin.

Table 29: DDR3L Timing Parameters Used for                               IDD Measurements – Clock Units

                                 DDR3L-800           DDR3L-1066                DDR3L-1333       DDR3L-1600               DDR3L-1866

IDD                              -25E           -25  -187E        -187    -15E          -15     -125E        -125        -107

Parameter                        5-5-5       6-6-6   7-7-7        8-8-8   9-9-9     10-10-10    10-10-10  11-11-11       13-13-13    Unit

tCK (MIN) IDD                           2.5               1.875                    1.5                 1.25              1.07        ns

CL IDD                           5              6    7            8            9        10      10              11       13          CK

tRCD (MIN) IDD                   5              6    7            8            9        10      10              11       13          CK

tRC (MIN) IDD                    20             21   27           28          33        34      38              39       45          CK

tRAS (MIN) IDD                   15             15   20           20          24        24      28              28       32          CK

tRP (MIN)                        5              6    7            8            9        10      10              11       13          CK

tFAW       x4, x8                16             16   20           20          20        20      24              24       26          CK

           x16                   20             20   27           27          30        30      32              32       33          CK

tRRD       x4, x8                4              4    4            4            4        4       5               5        5           CK

IDD        x16                   4              4    6            6            5        5       6               6        6           CK

tRFC       1Gb                   44             44   59           59          74        74      88              88       103         CK

           2Gb                   64             64   86           86      107           107     128             128      150         CK

           4Gb                   104            104  139          139     174           174     208             208      243         CK

           8Gb                   140            140  187          187     234           234     280             280      328         CK

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                                                      Electrical Specifications – IDD Specifications and Conditions

Table     30:          DDR3L IDD0 Measurement Loop

CK, CK#   CKE          Sub-  Loop  Cycle  Number      Command     CS#  RAS#  CAS#  WE#     ODT  BA[2:0]  A[15:11]  A[10]  A[9:7]  A[6:3]  A[2:0]  Data

                                   0                  ACT         0    0     1     1       0    0        0         0      0       0       0       –

                                   1                  D           1    0     0     0       0    0        0         0      0       0       0       –

                                   2                  D           1    0     0     0       0    0        0         0      0       0       0       –

                                   3                  D#          1    1     1     1       0    0        0         0      0       0       0       –

                                   4                  D#          1    1     1     1       0    0        0         0      0       0       0       –

                                                                  Repeat cycles 1 through 4 until nRAS - 1; truncate if needed

                                   nRAS               PRE         0    0     1     0       0    0        0         0      0       0       0       –

                       0                                          Repeat cycles 1 through 4 until nRC - 1; truncate if needed

                                   nRC                ACT         0    0     1     1       0    0        0         0      0       F       0       –

                                   nRC + 1            D           1    0     0     0       0    0        0         0      0       F       0       –

Toggling  Static HIGH              nRC + 2            D           1    0     0     0       0    0        0         0      0       F       0       –

                                   nRC + 3            D#          1    1     1     1       0    0        0         0      0       F       0       –

                                   nRC + 4            D#          1    1     1     1       0    0        0         0      0       F       0       –

                                                      Repeat cycles nRC + 1 through nRC + 4 until nRC - 1 + nRAS -1; truncate if needed

                                   nRC + nRAS         PRE         0    0     1     0       0    0        0         0      0       F       0       –

                                                               Repeat cycles nRC + 1 through nRC + 4 until 2 × RC - 1; truncate if needed

                       1           2 × nRC                                   Repeat sub-loop 0, use BA[2:0] = 1

                       2           4 × nRC                                   Repeat sub-loop 0, use BA[2:0] = 2

                       3           6 × nRC                                   Repeat sub-loop 0, use BA[2:0] = 3

                       4           8 × nRC                                   Repeat sub-loop 0, use BA[2:0] = 4

                       5           10 × nRC                                  Repeat sub-loop 0, use BA[2:0] = 5

                       6           12 × nRC                                  Repeat sub-loop 0, use BA[2:0] = 6

                       7           14 × nRC                                  Repeat sub-loop 0, use BA[2:0] = 7

                                   Notes:         1.  DQ, DQS, DQS# are midlevel.

                                                  2.  DM is LOW.

                                                  3.  Only selected bank (single) active.

CCMTD-1725822587-7895                                                        41            Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                              2Gb: x4, x8, x16 DDR3L SDRAM
                                                    Electrical Specifications – IDD Specifications and Conditions

Table     31:          DDR3L IDD1 Measurement Loop

CK, CK#   CKE          Sub-Loop  Cycle  Number      Command     CS#  RAS#  CAS#  WE#     ODT  BA[2:0]  A[15:11]  A[10]  A[9:7]  A[6:3]  A[2:0]  Data2

                                 0                  ACT         0    0     1     1       0    0        0         0      0       0       0       –

                                 1                  D           1    0     0     0       0    0        0         0      0       0       0       –

                                 2                  D           1    0     0     0       0    0        0         0      0       0       0       –

                                 3                  D#          1    1     1     1       0    0        0         0      0       0       0       –

                                 4                  D#          1    1     1     1       0    0        0         0      0       0       0       –

                                                                Repeat cycles 1 through 4 until nRCD - 1; truncate if needed

                                 nRCD               RD          0    1     0     1       0    0        0         0      0       0       0       00000000

                                                                Repeat cycles 1 through 4 until nRAS - 1; truncate if needed

                                 nRAS               PRE         0    0     1     0       0    0        0         0      0       0       0       –

                       0                                        Repeat cycles 1 through 4 until nRC - 1; truncate if needed

                                 nRC                ACT         0    0     1     1       0    0        0         0      0       F       0       –

                                 nRC + 1            D           1    0     0     0       0    0        0         0      0       F       0       –

Toggling  Static HIGH            nRC + 2            D           1    0     0     0       0    0        0         0      0       F       0       –

                                 nRC + 3            D#          1    1     1     1       0    0        0         0      0       F       0       –

                                 nRC + 4            D#          1    1     1     1       0    0        0         0      0       F       0       –

                                                    Repeat cycles nRC + 1 through nRC + 4 until nRC + nRCD - 1; truncate if needed

                                 nRC + nRCD         RD          0    1     0     1       0    0        0         0      0       F       0       00110011

                                                    Repeat cycles nRC + 1 through nRC + 4 until nRC + nRAS - 1; truncate if needed

                                 nRC + nRAS         PRE         0    0     1     0       0    0        0         0      0       F       0       –

                                                             Repeat cycle nRC + 1 through nRC + 4 until 2 × nRC - 1; truncate if needed

                       1         2 × nRC                                   Repeat sub-loop 0, use BA[2:0] = 1

                       2         4 × nRC                                   Repeat sub-loop 0, use BA[2:0] = 2

                       3         6 × nRC                                   Repeat sub-loop 0, use BA[2:0] = 3

                       4         8 × nRC                                   Repeat sub-loop 0, use BA[2:0] = 4

                       5         10 × nRC                                  Repeat sub-loop 0, use BA[2:0] = 5

                       6         12 × nRC                                  Repeat sub-loop 0, use BA[2:0] = 6

                       7         14 × nRC                                  Repeat sub-loop 0, use BA[2:0] = 7

                                 Notes:         1.  DQ, DQS, DQS# are midlevel unless driven as required by the RD command.

                                                2.  DM is LOW.

                                                3.  Burst sequence is driven on each DQ signal by the RD command.

                                                4.  Only selected bank (single) active.

CCMTD-1725822587-7895                                                      42            Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                  2Gb: x4, x8, x16 DDR3L SDRAM
                                             Electrical Specifications – IDD Specifications and Conditions

Table 32: DDR3L IDD                   Measurement Conditions for Power-Down       Currents

                                         IDD2P0 Precharge   IDD2P1 Precharge      IDD2Q Precharge                  IDD3P Active

                                         Power-Down         Power-Down            Quiet                            Power-Down

Name                                  Current (Slow Exit)1  Current (Fast Exit)1  Standby Current                  Current

Timing pattern                               N/A            N/A                   N/A                              N/A

CKE                                          LOW            LOW                   HIGH                             LOW

External clock                               Toggling       Toggling              Toggling                         Toggling

tCK                                      tCK (MIN) IDD      tCK (MIN) IDD         tCK (MIN) IDD                    tCK (MIN) IDD

tRC                                          N/A            N/A                   N/A                              N/A

tRAS                                         N/A            N/A                   N/A                              N/A

tRCD                                         N/A            N/A                   N/A                              N/A

tRRD                                         N/A            N/A                   N/A                              N/A

tRC                                          N/A            N/A                   N/A                              N/A

CL                                           N/A            N/A                   N/A                              N/A

AL                                           N/A            N/A                   N/A                              N/A

CS#                                          HIGH           HIGH                  HIGH                             HIGH

Command inputs                               LOW            LOW                   LOW                              LOW

Row/column addr                              LOW            LOW                   LOW                              LOW

Bank addresses                               LOW            LOW                   LOW                              LOW

DM                                           LOW            LOW                   LOW                              LOW

Data I/O                                     Midlevel       Midlevel              Midlevel                         Midlevel

Output buffer DQ,                DQS         Enabled        Enabled               Enabled                          Enabled

ODT2                                         Enabled, off   Enabled, off          Enabled, off                     Enabled, off

Burst length                                 8                  8                                      8           8

Active banks                                 None           None                  None                             All

Idle banks                                   All            All                   All                              None

Special notes                                N/A            N/A                   N/A                              N/A

                                 Notes:  1.  MR0[12] defines DLL on/off behavior during precharge power-down only; DLL on (fast

                                             exit, MR0[12] = 1) and DLL off (slow exit, MR0[12] = 0).

                                         2.  “Enabled, off” means the MR bits are enabled, but the signal is LOW.

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                                                                                                    2Gb: x4, x8, x16 DDR3L SDRAM
                                                    Electrical Specifications – IDD Specifications and Conditions

Table     33:          DDR3L     IDD2N and IDD3N Measurement Loop

CK, CK#   CKE          Sub-Loop  Cycle  Number      Command     CS#    RAS#  CAS#    WE#  ODT      BA[2:0]  A[15:11]  A[10]     A[9:7]     A[6:3]  A[2:0]  Data

                                 0                  D           1      0     0       0    0         0       0         0         0             0    0       –

                       0         1                  D           1      0     0       0    0         0       0         0         0             0    0       –

                                 2                  D#          1      1     1       1    0         0       0         0         0             F    0       –

                                 3                  D#          1      1     1       1    0         0       0         0         0             F    0       –

Toggling  Static HIGH  1         4–7                                         Repeat       sub-loop  0,      use BA[2:0]      =  1

                       2         8–11                                        Repeat       sub-loop  0,      use BA[2:0]      =  2

                       3         12–15                                       Repeat       sub-loop  0,      use BA[2:0]      =  3

                       4         16–19                                       Repeat       sub-loop  0,      use BA[2:0]      =  4

                       5         20–23                                       Repeat       sub-loop  0,      use BA[2:0]      =  5

                       6         24–27                                       Repeat       sub-loop  0,      use BA[2:0]      =  6

                       7         28–31                                       Repeat       sub-loop  0,      use BA[2:0]      =  7

                                 Notes:         1.  DQ, DQS, DQS# are midlevel.

                                                2.  DM is LOW.

                                                3.  All banks closed during IDD2N; all banks open           during IDD3N.

Table     34:          DDR3L     IDD2NT Measurement Loop

CK, CK#   CKE          Sub-Loop  Cycle  Number      Command     CS#    RAS#  CAS#    WE#  ODT      BA[2:0]  A[15:11]  A[10]     A[9:7]     A[6:3]  A[2:0]  Data

                                 0                  D           1      0     0       0    0         0       0         0         0             0    0       –

                       0         1                  D           1      0     0       0    0         0       0         0         0             0    0       –

                                 2                  D#          1      1     1       1    0         0       0         0         0             F    0       –

                                 3                  D#          1      1     1       1    0         0       0         0         0             F    0       –

Toggling  Static HIGH  1         4–7                                         Repeat  sub-loop  0,  use      BA[2:0]   = 1;   ODT        =  0

                       2         8–11                                        Repeat  sub-loop  0,  use      BA[2:0]   = 2;   ODT        =  1

                       3         12–15                                       Repeat  sub-loop  0,  use      BA[2:0]   = 3;   ODT        =  1

                       4         16–19                                       Repeat  sub-loop  0,  use      BA[2:0]   = 4;   ODT        =  0

                       5         20–23                                       Repeat  sub-loop  0,  use      BA[2:0]   = 5;   ODT        =  0

                       6         24–27                                       Repeat  sub-loop  0,  use      BA[2:0]   = 6;   ODT        =  1

                       7         28–31                                       Repeat  sub-loop  0,  use      BA[2:0]   = 7;   ODT        =  1

                                 Notes:         1.  DQ, DQS, DQS# are  midlevel.

                                                2.  DM is LOW.

                                                3.  All banks closed.

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                                                                                                2Gb: x4, x8, x16 DDR3L SDRAM
                                                    Electrical Specifications – IDD Specifications and Conditions

Table     35:          DDR3L     IDD4R Measurement Loop

CK, CK#   CKE          Sub-Loop  Cycle  Number      Command     CS#  RAS#  CAS#  WE#  ODT  BA[2:0]  A[15:11]  A[10]     A[9:7]  A[6:3]  A[2:0]  Data3

                                 0                  RD          0    1     0     1    0         0   0         0         0       0       0       00000000

                                 1                  D           1    0     0     0    0         0   0         0         0       0       0       –

                                 2                  D#          1    1     1     1    0         0   0         0         0       0       0       –

                       0         3                  D#          1    1     1     1    0         0   0         0         0       0       0       –

                                 4                  RD          0    1     0     1    0         0   0         0         0       F       0       00110011

                                 5                  D           1    0     0     0    0         0   0         0         0       F       0       –

Toggling  Static HIGH            6                  D#          1    1     1     1    0         0   0         0         0       F       0       –

                                 7                  D#          1    1     1     1    0         0   0         0         0       F       0       –

                       1         8–15                                      Repeat     sub-loop  0,  use BA[2:0]      =  1

                       2         16–23                                     Repeat     sub-loop  0,  use BA[2:0]      =  2

                       3         24–31                                     Repeat     sub-loop  0,  use BA[2:0]      =  3

                       4         32–39                                     Repeat     sub-loop  0,  use BA[2:0]      =  4

                       5         40–47                                     Repeat     sub-loop  0,  use BA[2:0]      =  5

                       6         48–55                                     Repeat     sub-loop  0,  use BA[2:0]      =  6

                       7         56–63                                     Repeat     sub-loop  0,  use BA[2:0]      =  7

                                 Notes:         1.  DQ, DQS, DQS# are midlevel when not driving in burst sequence.

                                                2.  DM is LOW.

                                                3.  Burst sequence is driven on each DQ signal by the RD command.

                                                4.  All banks open.

CCMTD-1725822587-7895                                                      45         Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                                2Gb: x4, x8, x16 DDR3L SDRAM
                                                    Electrical Specifications – IDD Specifications and Conditions

Table     36:          DDR3L     IDD4W Measurement Loop

CK, CK#   CKE          Sub-Loop  Cycle  Number      Command     CS#  RAS#  CAS#  WE#  ODT  BA[2:0]  A[15:11]  A[10]     A[9:7]  A[6:3]  A[2:0]  Data3

                                 0                  WR          0    1     0     0    1         0   0         0         0       0       0       00000000

                                 1                  D           1    0     0     0    1         0   0         0         0       0       0       –

                                 2                  D#          1    1     1     1    1         0   0         0         0       0       0       –

                       0         3                  D#          1    1     1     1    1         0   0         0         0       0       0       –

                                 4                  WR          0    1     0     0    1         0   0         0         0       F       0       00110011

                                 5                  D           1    0     0     0    1         0   0         0         0       F       0       –

Toggling  Static HIGH            6                  D#          1    1     1     1    1         0   0         0         0       F       0       –

                                 7                  D#          1    1     1     1    1         0   0         0         0       F       0       –

                       1         8–15                                      Repeat     sub-loop  0,  use BA[2:0]      =  1

                       2         16–23                                     Repeat     sub-loop  0,  use BA[2:0]      =  2

                       3         24–31                                     Repeat     sub-loop  0,  use BA[2:0]      =  3

                       4         32–39                                     Repeat     sub-loop  0,  use BA[2:0]      =  4

                       5         40–47                                     Repeat     sub-loop  0,  use BA[2:0]      =  5

                       6         48–55                                     Repeat     sub-loop  0,  use BA[2:0]      =  6

                       7         56–63                                     Repeat     sub-loop  0,  use BA[2:0]      =  7

                                 Notes:         1.  DQ, DQS, DQS# are midlevel when not driving in burst sequence.

                                                2.  DM is LOW.

                                                3.  Burst sequence is driven on each DQ signal by the WR command.

                                                4.  All banks open.

CCMTD-1725822587-7895                                                      46         Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                                   2Gb: x4, x8, x16 DDR3L SDRAM
                                                          Electrical Specifications – IDD Specifications and Conditions

Table     37:          DDR3L IDD5B Measurement Loop

CK, CK#   CKE          Sub-Loop  Cycle  Number            Command     CS#  RAS#  CAS#  WE#  ODT    BA[2:0]  A[15:11]  A[10]  A[9:7]  A[6:3]  A[2:0]  Data

                       0         0                        REF         0    0     0     1    0      0        0         0      0       0       0       –

                                 1                        D           1    0     0     0    0      0        0         0      0       0       0       –

                       1a        2                        D           1    0     0     0    0      0        0         0      0       0       0       –

                                 3                        D#          1    1     1     1    0      0        0         0      0       F       0       –

                                 4                        D#          1    1     1     1    0      0        0         0      0       F       0       –

Toggling  Static HIGH  1b        5–8                                             Repeat sub-loop   1a, use BA[2:0] = 1

                       1c        9–12                                            Repeat sub-loop   1a, use BA[2:0] = 2

                       1d        13–16                                           Repeat sub-loop   1a, use BA[2:0] = 3

                       1e        17–20                                           Repeat sub-loop   1a, use BA[2:0] = 4

                       1f        21–24                                           Repeat sub-loop   1a, use BA[2:0] = 5

                       1g        25–28                                           Repeat sub-loop   1a, use BA[2:0] = 6

                       1h        29–32                                           Repeat sub-loop   1a, use BA[2:0] = 7

                       2         33–nRFC        -  1               Repeat  sub-loop 1a through 1h  until nRFC - 1; truncate if               needed

                                 Notes:               1.  DQ, DQS, DQS# are midlevel.

                                                      2.  DM is LOW.

CCMTD-1725822587-7895                                                            47         Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                         2Gb: x4, x8, x16 DDR3L SDRAM
                                             Electrical Specifications – IDD Specifications and Conditions

Table 38: DDR3L IDD              Measurement Conditions for          IDD6, IDD6ET, and IDD8

                                         IDD6: Self Refresh Current      IDD6ET: Self Refresh Current

                                         Normal Temperature Range    Extended Temperature Range

IDD Test                                     TC = 0°C to +85°C           TC = 0°C to +95°C                IDD8: Reset2

CKE                                          LOW                         LOW                              Midlevel

External clock                           Off, CK and CK# = LOW           Off, CK and CK# = LOW            Midlevel

tCK                                          N/A                         N/A                              N/A

tRC                                          N/A                         N/A                              N/A

tRAS                                         N/A                         N/A                              N/A

tRCD                                         N/A                         N/A                              N/A

tRRD                                         N/A                         N/A                              N/A

tRC                                          N/A                         N/A                              N/A

CL                                           N/A                         N/A                              N/A

AL                                           N/A                         N/A                              N/A

CS#                                          Midlevel                    Midlevel                         Midlevel

Command inputs                               Midlevel                    Midlevel                         Midlevel

Row/column addresses                         Midlevel                    Midlevel                         Midlevel

Bank addresses                               Midlevel                    Midlevel                         Midlevel

Data I/O                                     Midlevel                    Midlevel                         Midlevel

Output buffer DQ, DQS                        Enabled                     Enabled                          Midlevel

ODT1                                         Enabled, midlevel           Enabled, midlevel                Midlevel

Burst length                                 N/A                         N/A                              N/A

Active banks                                 N/A                         N/A                              None

Idle banks                                   N/A                         N/A                              All

SRT                                          Disabled (normal)           Enabled (extended)               N/A

ASR                                          Disabled                    Disabled                         N/A

                                 Notes:  1.  “Enabled, midlevel” means the MR command is enabled, but the signal is midlevel.

                                         2.  During a cold boot RESET (initialization), current reading is valid after power is stable

                                             and RESET has been LOW for 1ms; During a warm boot RESET (while operating), current
                                             reading is valid after RESET has been LOW for 200ns + tRFC.

CCMTD-1725822587-7895                                                48  Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                   Electrical                                   2Gb: x4, x8, x16 DDR3L SDRAM
                                                                     Specifications – IDD Specifications and Conditions

Table     39:          DDR3L IDD7 Measurement Loop

CK, CK#   CKE          Sub-Loop     Cycle  Number           Command  CS#  RAS#  CAS#  WE#  ODT  BA[2:0]  A[15:11]  A[10]  A[9:7]  A[6:3]  A[2:0]  Data3

                                    0                       ACT      0    0     1     1    0    0        0         0      0       0       0       –

                       0            1                       RDA      0    1     0     1    0    0        0         1      0       0       0       00000000

                                    2                       D        1    0     0     0    0    0        0         0      0       0       0       –

                                    3                                                 Repeat cycle 2 until nRRD - 1

                                    nRRD                    ACT      0    0     1     1    0    1        0         0      0       F       0       –

                       1            nRRD + 1                RDA      0    1     0     1    0    1        0         1      0       F       0       00110011

                                    nRRD + 2                D        1    0     0     0    0    1        0         0      0       F       0       –

                                    nRRD + 3                                        Repeat cycle nRRD + 2 until 2 × nRRD - 1

                       2            2 × nRRD                                          Repeat sub-loop 0, use BA[2:0] = 2

                       3            3 × nRRD                                          Repeat sub-loop 1, use BA[2:0] = 3

                       4            4 × nRRD                D        1    0     0     0    0    3        0         0      0       F       0       –

                                    4 × nRRD + 1                                Repeat cycle 4 × nRRD until nFAW - 1, if needed

                       5            nFAW                                              Repeat sub-loop 0, use BA[2:0] = 4

                       6            nFAW + nRRD                                       Repeat sub-loop 1, use BA[2:0] = 5

Toggling  Static HIGH  7            nFAW + 2 × nRRD                                   Repeat sub-loop 0, use BA[2:0] = 6

                       8            nFAW + 3 × nRRD                                   Repeat sub-loop 1, use BA[2:0] = 7

                       9            nFAW + 4 × nRRD         D        1    0     0     0    0    7        0         0      0       F       0       –

                                    nFAW + 4 × nRRD + 1                 Repeat cycle nFAW + 4 × nRRD until 2 × nFAW - 1, if needed

                                    2 × nFAW                ACT      0    0     1     1    0    0        0         0      0       F       0       –

                       10           2 × nFAW + 1            RDA      0    1     0     1    0    0        0         1      0       F       0       00110011

                                    2 × nFAW + 2            D        1    0     0     0    0    0        0         0      0       F       0       –

                                    2 × nFAW + 3                          Repeat cycle 2 × nFAW + 2 until 2 × nFAW + nRRD - 1

                                    2 × nFAW + nRRD         ACT      0    0     1     1    0    1        0         0      0       0       0       –

                       11           2 × nFAW + nRRD + 1     RDA      0    1     0     1    0    1        0         1      0       0       0       00000000

                                    2 × nFAW + nRRD + 2     D        1    0     0     0    0    1        0         0      0       0       0       –

                                    2 × nFAW + nRRD + 3              Repeat cycle 2 × nFAW + nRRD + 2 until 2 × nFAW + 2 × nRRD - 1

                       12           2 × nFAW + 2 × nRRD                               Repeat sub-loop 10, use BA[2:0] = 2

                       13           2 × nFAW + 3 × nRRD                               Repeat sub-loop 11, use BA[2:0] = 3

                       14           2 × nFAW + 4 × nRRD     D        1    0     0     0    0    3        0         0      0       0       0       –

                                 2  × nFAW + 4 × nRRD +  1           Repeat cycle 2 × nFAW + 4 × nRRD until 3 × nFAW - 1, if needed

                       15           3 × nFAW                                          Repeat sub-loop 10, use BA[2:0] = 4

CCMTD-1725822587-7895                                                           49         Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                                       2Gb: x4, x8, x16 DDR3L SDRAM
                                                       Electrical Specifications – IDD Specifications and Conditions

Table     39:          DDR3L IDD7 Measurement Loop (Continued)

CK, CK#   CKE          Sub-Loop        Cycle   Number              Command  CS#  RAS#  CAS#  WE#  ODT  BA[2:0]  A[15:11]  A[10]  A[9:7]  A[6:3]  A[2:0]  Data3

                       16              3 × nFAW  + nRRD                                      Repeat sub-loop 11, use BA[2:0] = 5

Toggling  Static HIGH  17           3  × nFAW +  2 × nRRD                                    Repeat sub-loop 10, use BA[2:0] = 6

                       18           3  × nFAW +  3 × nRRD                                    Repeat sub-loop 11, use BA[2:0] = 7

                       19           3  × nFAW +  4 × nRRD          D        1    0     0     0    0    7        0         0      0       0       0       –

                                 3  ×  nFAW + 4  × nRRD + 1                 Repeat cycle 3 × nFAW + 4 × nRRD until 4 × nFAW - 1, if needed

                                       Notes:    1.    DQ, DQS, DQS#        are midlevel unless driven as required by the RD command.

                                                 2.    DM is LOW.

                                                 3.    Burst sequence       is driven on each DQ signal by the RD command.

                                                 4.    AL = CL-1.

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                                                                                                2Gb: x4, x8, x16 DDR3L SDRAM
                                                                        Electrical Characteristics – IDD Specifications

Electrical Characteristics – IDD Specifications

Table 40: IDD          Maximum                Limits – Die Rev. K

Speed                  Bin

IDD                    Width                  DDR3L-1066    DDR3L-1333            DDR3L-1600    DDR3L-1866      Units     Notes

IDD0                             x4, x8           36               38             39                    40            mA  1, 2

                                 x16              43               45             46                    48            mA  1, 2

IDD1                             x4               43               47             49                    52            mA  1, 2

                                 x8               46               50             52                    54            mA  1, 2

                                 x16              58               63             65                    68            mA  1, 2

IDD2P0 (Slow)                    All              12               12             12                    12            mA  1, 2

IDD2P1 (Fast)                    All              14               14             14                    14            mA  1, 2

IDD2Q                            All              20               20             20                    20            mA  1, 2

IDD2N                            All              21               21             21                    21            mA  1, 2

IDD2NT                           x4, x8           26               29             31                    33            mA  1, 2

                                 x16              30               33             34                    36            mA  1, 2

IDD3P                            All              21               21             21                    21            mA  1, 2

IDD3N                            x4,x8            28               30             32                    34            mA  1, 2

                                 x16              30               33             34                    36            mA  1, 2

IDD4R                            x4               64               78             90                    100           mA  1, 2

                                 x8               68               82             94                    104           mA  1, 2

                                 x16              88               108            128                   148           mA  1, 2

IDD4W                            x4               69               81             93                    105           mA  1, 2

                                 x8               73               85             97                    108           mA  1, 2

                                 x16              99               119            138                   156           mA  1, 2

IDD5B                            All              177              179            180                   182           mA  1, 2

IDD6                             All              12               12             12                    12            mA  1, 2 , 3

IDD6ET                           All              15               15             15                    15            mA  2, 4

IDD7                             x4, 8            121              150            156                   164           mA  1, 2

                                 x16              152              172            195                   219           mA  1, 2

IDD8                             All          IDD2P0 + 2mA  IDD2P0 + 2mA          IDD2P0 + 2mA  IDD2P0 + 2mA          mA  1, 2

                                      Notes:  1.  TC = 85°C; SRT and ASR are disabled.

                                              2.  Enabling ASR could increase IDDx by up to an additional 2mA.

                                              3.  Restricted to TC (MAX) = 85°C.

                                              4.  TC = 85°C; ASR and ODT are disabled; SRT is enabled.

                                              5.  The IDD values must be derated (increased) on IT-option devices when operated outside

                                                  of the range 0°C ≤ TC ≤ +85°C:

                                                  5a. When TC < 0°C: IDD2P0, IDD2P1 and IDD3P must be derated by 4%; IDD4R and IDD4W must
                                                  be derated by 2%; and IDD6, IDD6ET and IDD7 must be derated by 7%.

                                                  5b. When TC > 85°C: IDD0, IDD1, IDD2N, IDD2NT, IDD2Q, IDD3N, IDD3P, IDD4R, IDD4W, and IDD5B
                                                  must be derated by 2%; IDD2Px must be derated by 30%.

CCMTD-1725822587-7895                                                     51            Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                            Electrical Specifications – DC and AC

Electrical Specifications – DC and AC

DC Operating Conditions

Table 41: DDR3L 1.35V DC Electrical                  Characteristics and    Operating  Conditions

All voltages are referenced to VSS

Parameter/Condition                                                Symbol   Min        Nom         Max                Unit         Notes

Supply voltage                                                       VDD    1.283      1.35        1.45               V            1–7

I/O supply voltage                                                   VDDQ   1.283      1.35        1.45               V            1–7

Input leakage current                                                II     –2         –                       2      µA

Any input 0V ≤ VIN ≤ VDD, VREF pin 0V        ≤  VIN  ≤ 1.1V

(All other pins not under test = 0V)

VREF supply leakage current                                          IVREF  –1         –                       1      µA           8, 9

VREFDQ = VDD/2 or VREFCA = VDD/2

(All other pins not under test = 0V)

                                 Notes:  1.  VDD and VDDQ must track one another. VDDQ must be ≤ VDD. VSS = VSSQ.

                                         2.  VDD and VDDQ may include AC noise of ±50mV (250 kHz to 20 MHz) in addition to the

                                             DC (0 Hz to 250 kHz) specifications. VDD and VDDQ must be at same level for valid AC
                                             timing parameters.

                                         3.  Maximum DC value may not be greater than 1.425V. The DC value is the linear average

                                             of VDD/VDDQ(t) over a very long period of time (for example, 1 second).

                                         4.  Under these supply voltages, the device operates to this DDR3L specification.

                                         5.  If the maximum limit is exceeded, input levels shall be governed by DDR3 specifications.

                                         6.  Under 1.5V operation, this DDR3L device operates in accordance with the DDR3 specifi-

                                             cations under the same speed timings as defined for this device.

                                         7.  Once initialized for DDR3L operation, DDR3 operation may only be used if the device is

                                             in reset while VDD and VDDQ are changed for DDR3 operation (see VDD Voltage Switch-
                                             ing (page 141)).

                                         8.  The minimum limit requirement is for testing purposes. The leakage current on the VREF

                                             pin should be minimal.

                                         9.  VREF (see Table 42).

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                                                                          Electrical Specifications – DC and AC

Input Operating Conditions

Table 42: DDR3L 1.35V DC Electrical Characteristics                       and Input Conditions

All voltages are referenced to VSS

Parameter/Condition                           Symbol                      Min           Nom             Max           Unit           Notes

VIN low; DC/commands/address busses           VIL                         VSS           N/A             See Table 43  V

VIN high; DC/commands/address busses          VIH                         See Table 43  N/A             VDD           V

Input reference voltage command/address bus   VREFCA(DC)                  0.49 × VDD    0.5 × VDD       0.51 × VDD    V              1, 2

I/O reference voltage DQ bus                  VREFDQ(DC)                  0.49 × VDD    0.5 × VDD       0.51 × VDD    V              2, 3

I/O reference voltage DQ bus in SELF REFRESH  VREFDQ(SR)                  VSS           0.5 × VDD       VDD           V                    4

Command/address termination voltage           VTT                         –             0.5 × VDDQ      –             V                    5

(system level, not direct DRAM input)

                                 Notes:  1.  VREFCA(DC) is expected to be approximately 0.5 × VDD and to track variations in the DC

                                             level. Externally generated peak noise (non-common mode) on VREFCA may not exceed
                                             ±1% × VDD around the VREFCA(DC) value. Peak-to-peak AC noise on VREFCA should not ex-
                                             ceed ±2% of VREFCA(DC).

                                         2.  DC values are determined to be less than 20 MHz in frequency. DRAM must meet specifi-

                                             cations if the DRAM induces additional AC noise greater than 20 MHz in frequency.

                                         3.  VREFDQ(DC) is expected to be approximately 0.5 × VDD and to track variations in the DC

                                             level. Externally generated peak noise (non-common mode) on VREFDQ may not exceed
                                             ±1% × VDD around the VREFDQ(DC) value. Peak-to-peak AC noise on VREFDQ should not ex-
                                             ceed ±2% of VREFDQ(DC).

                                         4.  VREFDQ(DC) may transition to VREFDQ(SR) and back to VREFDQ(DC) when in SELF REFRESH,

                                             within restrictions outlined in the SELF REFRESH section.

                                         5.  VTT is not applied directly to the device. VTT is a system supply for signal termination re-

                                             sistors. Minimum and maximum values are system-dependent.

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                                                                              Electrical Specifications – DC and AC

Table 43: DDR3L 1.35V Input Switching Conditions - Command and Address

Parameter/Condition                          Symbol           DDR3L-800/1066       DDR3L-1333/1600  DDR3L-1866                      Units

                                                              Command and Address

Input high AC voltage: Logic 1               VIH(AC160),min5           160         160                            –                    mV

                                             VIH(AC135),min5           135         135                            135                  mV

                                             VIH(AC125,)min5           –           –                              125                  mV

Input high DC voltage: Logic 1               VIH(DC90),min             90          90                             90                   mV

Input low DC voltage: Logic 0                VIL(DC90),min             –90         –90                            –90                  mV

Input low AC voltage: Logic 0                VIL(AC125),min5           –           –                              –125                 mV

                                             VIL(AC135),min5           –135        –135                           –135                 mV

                                             VIL(AC160),min5           –160        –160                           –                    mV

                                                              DQ and DM

Input high AC voltage: Logic 1               VIH(AC160),min5           160         160                            –                    mV

                                             VIH(AC135),min5           135         135                            135                  mV

                                             VIH(AC125),min5           –           –                              130                  mV

Input high DC voltage: Logic 1               VIH(DC90),min             90          90                             90                   mV

Input low DC voltage: Logic 0                VIL(DC90),min             –90         –90                            –90                  mV

Input low AC voltage: Logic 0                VIL(AC125),min5           –           –                              –130                 mV

                                             VIL(AC135),min5           –135        –135                           –135                 mV

                                             VIL(AC160),min5           –160        –160                           –                    mV

                                 Notes:  1.  All voltages are referenced to VREF. VREF is VREFCA for control, command, and address. All

                                             slew rates and setup/hold times are specified at the DRAM ball. VREF is VREFDQ for DQ
                                             and DM inputs.

                                         2.  Input setup timing parameters (tIS and tDS) are referenced at VIL(AC)/VIH(AC), not VREF(DC).

                                         3.  Input hold timing parameters (tIH and tDH) are referenced at VIL(DC)/VIH(DC), not VREF(DC).

                                         4.  Single-ended input slew rate = 1 V/ns; maximum input voltage swing under test is

                                             900mV (peak-to-peak).

                                         5.  When two VIH(AC) values (and two corresponding VIL(AC) values) are listed for a specific

                                             speed bin, the user may choose either value for the input AC level. Whichever value is

                                             used, the associated setup time for that AC level must also be used. Additionally, one

                                             VIH(AC) value may be used for address/command inputs and the other VIH(AC) value may
                                             be used for data inputs.

                                             For example, for DDR3-800, two input AC levels are defined: VIH(AC160),min and
                                             VIH(AC135),min (corresponding VIL(AC160),min and VIL(AC135),min). For DDR3-800, the address/
                                             command inputs must use either VIH(AC160),min with tIS(AC160) of 210ps or VIH(AC150),min
                                             with tIS(AC135) of 365ps; independently, the data inputs must use either VIH(AC160),min
                                             with tDS(AC160) of 75ps or VIH(AC150),min with tDS(AC150) of 125ps.

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                                                                                              2Gb: x4, x8, x16 DDR3L SDRAM
                                                                                     Electrical Specifications – DC and AC

Table 44: DDR3L 1.35V Differential Input Operating Conditions (CK, CK# and DQS, DQS#)

Parameter/Condition                                     Symbol             Min                   Max                   Units  Notes

Differential input logic high – slew                 VIH,diff(AC)slew      180                   N/A                   mV                4

Differential input logic low – slew                  VIL,diff(AC)slew      N/A                   –180                  mV                4

Differential input logic high                           VIH,diff(AC)   2  × (VIH(AC) - VREF)     VDD/VDDQ              mV                5

Differential input logic low                            VIL,diff(AC)       VSS/VSSQ           2  × (VIL(AC) - VREF)    mV                6

Differential input crossing voltage

relative to VDD/2 for DQS, DQS#;                        VIX               VREF(DC) - 150         VREF(DC) + 150        mV     5, 7, 9

CK, CK#

Differential input crossing voltage                     VIX (175)         VREF(DC) - 175         VREF(DC) + 175        mV     5, 7–9

relative to VDD/2 for CK, CK#

Single-ended high level for strobes                                       VDDQ/2 + 160           VDDQ                  mV                5

Single-ended high level for CK,                         VSEH               VDD/2 + 160           VDD                   mV                5

CK#

Single-ended low level for strobes                      VSEL               VSSQ                  VDDQ/2 - 160          mV                6

Single-ended low level for CK, CK#                                         VSS                   VDD/2 - 160           mV                6

                                 Notes:  1.  Clock is referenced to VDD and VSS. Data strobe is referenced to VDDQ and VSSQ.

                                         2.  Reference is VREFCA(DC) for clock and VREFDQ(DC) for strobe.

                                         3.  Differential input slew rate = 2 V/ns.

                                         4.  Defines slew rate reference points, relative to input crossing voltages.

                                         5.  Minimum DC limit is relative to single-ended signals; overshoot specifications are appli-

                                             cable.

                                         6.  Maximum DC limit is relative to single-ended signals; undershoot specifications are ap-

                                             plicable.

                                         7.  The typical value of VIX(AC) is expected to be about 0.5 × VDD of the transmitting device,

                                             and VIX(AC) is expected to track variations in VDD. VIX(AC) indicates the voltage at which
                                             differential input signals must cross.

                                         8.  The VIX extended range (±175mV) is allowed only for the clock; this VIX extended range

                                             is only allowed when the following conditions are met: The single-ended input signals

                                             are monotonic, have the single-ended swing VSEL, VSEH of at least VDD/2 ±250mV, and
                                             the differential slew rate of CK, CK# is greater than 3 V/ns.

                                         9.  VIX must provide 25mV (single-ended) of the voltages separation.

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Figure 11:    DDR3L 1.35V Input Signal

                                                                                      VIL and VIH levels with ringback  VDDQ + 0.4V

                                                           Narrow pVuDlDse+w0i.d4tVh                                    Overshoot

                       Minimum VIL and VIH levels          VDD                                                          VDDQ

VIH MIN(AC)                      VIH(AC)                   VREF + 125/135/160mV                                         VIH(AC)

VIH MIN(DC)                      VIH(DC)                   VREF + 90mV                                                  VIH(DC)

MAX 2% Total                                               VREF DC MAX + 1%                                             VVRREEFFDDQQ  + AC noise
                                                           .51 x VDD
VREF DC MAX                                                VREF = VDD/2                                                               + DC error
VREF
DC MIN                                                     VREF D.4C9MxINVD-D1% VDD                                     VVRREEFFDDQQ  - DC error
                                                                                                                                      - AC noise
MAX 2% Total

VIL MIN(DC)                      VIL(DC)                   VREF - 90mV                                                  VIL(DC)

VIL MIN(AC)                      VIL(AC)                   VREF - 125/135/160mV                                         VIL(AC)

                                                                         0.0V                                           VSS

                                                           VSS - 0.40V                                                  VSS - 0.40V
                                                           Narrow pulse width                                           Undershoot

                                 Note:    1.  Numbers  in  diagrams reflect nominal   values.

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DDR3L 1.35V AC Overshoot/Undershoot Specification

Table 45: DDR3L Control and Address Pins

Parameter                                   DDR3L-800  DRR3L-1066  DDR3L-1333       DDR3L-1600  DDR3L-1866

Maximum peak amplitude allowed

for overshoot area                          0.4V       0.4V               0.4V      0.4V        0.4V

(see Figure 12)

Maximum peak amplitude allowed

for undershoot area                         0.4V       0.4V               0.4V      0.4V        0.4V

(see Figure 13)

Maximum overshoot area above VDD            0.67 Vns   0.5 Vns            0.4 Vns   0.33 Vns    0.28 Vns

(see Figure 12)

Maximum undershoot area below VSS           0.67 Vns   0.5 Vns            0.4 Vns   0.33 Vns    0.28 Vns

(see Figure 13)

Table 46: DDR3L 1.35V Clock, Data, Strobe, and Mask Pins

Parameter                                   DDR3L-800  DDR3L-1066  DDR3L-1333       DDR3L-1600  DDR3L-1866

Maximum peak amplitude allowed

for overshoot area                          0.4V       0.4V               0.4V      0.4V        0.4V

(see Figure 12)

Maximum peak amplitude allowed

for undershoot area                         0.4V       0.4V               0.4V      0.4V        0.4V

(see Figure 13)

Maximum overshoot area above                0.25 Vns   0.19 Vns           0.15 Vns  0.13 Vns    0.11 Vns

VDD/VDDQ (see Figure 12)

Maximum undershoot area below               0.25 Vns   0.19 Vns           0.15 Vns  0.13 Vns    0.11 Vns

VSS/VSSQ (see Figure 13)

Figure 12: Overshoot

                                                       Maximum amplitude

                                 Volts (V)                                Overshoot area

                                 VDD/VDDQ

                                                           Time (ns)

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Figure 13: Undershoot

                                 VSS/VSSQ

                                 Volts (V)                      Undershoot area

                                            Maximum  amplitude

                                                     Time (ns)

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Figure  14:  VIX for Differential              Signals

                       VDD, VDDQ                                                                   VDD, VDDQ

                       CK#, DQS#                                                                   CK#, DQS#

                                                             X                                     VIX

                                               VIX

                       VDD/2, VDDQ/2        X                         X                            VDD/2, VDDQ/2

                                                                         VIX

                                                                                        X          VIX

                                 CK, DQS                                                           CK, DQS

                                 VSS, VSSQ                                                         VSS, VSSQ

Figure  15:  Single-Ended                   Requirements     for  Differential Signals

                                            VDD or VDDQ

                                               VSEH,min

                                            VDD/2 or VDDQ/2       VSEH

                                                                                        CK or DQS

                                               VSEL,max

                                               VSS or VSSQ                                 VSEL

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Figure  16:  Definition          of Differential         AC-Swing  and  tDVAC

                                                         tDVAC

                                        VIH,diff(AC)min

                                        VIH,diff,min

                                                                               CK - CK#

                                                                               DQS - DQS#

                                            0.0

                                        VIL,diff,max

                                        VIL,diff(AC)max

                                                         Half cycle                   tDVAC

Table 47: DDR3L 1.35V -                 Minimum Required Time tDVAC for CK/CK#, DQS/DQS# Differential for AC

Ringback

                                        DDR3L-800/1066/1333/1600                                      DDR3L-1866

                                            tDVAC at     tDVAC at              tDVAC at               tDVAC at       tDVAC at

Slew      Rate         (V/ns)           320mV (ps)       270mV (ps)      270mV (ps)                   250mV (ps)     260mV (ps)

             >4.0                           189                 201            163                    168            176

             4.0                            189                 201            163                    168            176

             3.0                            162                 179            140                    147            154

             2.0                            109                 134            95                     105            111

             1.8                            91                  119            80                     91             97

             1.6                            69                  100            62                     74             78

             1.4                            40                  76             37                     52             55

             1.2                            Note1               44             5                      22             24

             1.0                                                               Note1

             <1.0                                                              Note1

                                 Note:  1.  Rising input signal shall become equal to or greater than VIH(AC) level  and Falling input

                                            signal shall become equal to or less than VIL(AC) level.

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DDR3L 1.35V                      Slew  Rate Definitions for Single-Ended Input Signals

                                       Setup (tIS and tDS) nominal slew rate for a rising signal is defined as the slew rate be-

                                       tween the last crossing of VREF and the first crossing of VIH(AC)min. Setup (tIS and tDS)
                                       nominal slew rate for a falling signal is defined as the slew rate between the last crossing

                                       of VREF and the first crossing of VIL(AC)max.

                                       Hold (tIH and tDH) nominal slew rate for a rising signal is defined as the slew rate be-

                                       tween the last crossing of VIL(DC)max and the first crossing of VREF. Hold (tIH and tDH)
                                       nominal slew rate for a falling signal is defined as the slew rate between the last crossing

                                       of VIH(DC)min and the first crossing of VREF (see Figure 17 (page 62)).

                                       Table 48: Single-Ended  Input Slew Rate Definition

                                       Input Slew Rates

                                       (Linear Signals)              Measured

                                       Input  Edge             From                   To                        Calculation

                                              Rising           VREF                   VIH(AC),min               VIH(AC),min - VREF

                                                                                                                ΔTRSse

                                       Setup                                                                    VREF - VIL(AC),max

                                              Falling          VREF                   VIL(AC),max               ΔTFSse

                                              Rising           VIL(DC),max            VREF                      VREF - VIL(DC),max

                                                                                                                ΔTFHse

                                       Hold                                                                     VIH(DC),min - VREF

                                              Falling          VIH(DC),min            VREF                      ΔTRSHse

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                                                                                                 2Gb: x4, x8, x16 DDR3L SDRAM
                                                                                                 Electrical Specifications – DC and AC

Figure 17: Nominal               Slew                                  Rate  Definition for  Single-Ended Input Signals

                                                                                                 ΔTRSse

Setup                                                                                                                    VIH(AC)min

                                 ADDR)                                                                                   VIH(DC)min

                                 CMD,

                                 Single-ended input voltage (DQ,                                                         VVRREEFFDCAQ or

                                                                                                                         VIL(DC)max

                                                                                                                         VIL(AC)max

                                                                             ΔTFSse

                                                                                                 ΔTRHse

                       Hold                                                                                              VIH(AC)min

                                 ADDR)                                                                                   VIH(DC)min

                                 Single-ended input voltage (DQ, CMD,                                                    VVRREEFFDCAQ or

                                                                                                                         VIL(DC)max

                                                                                                                         VIL(AC)max

                                                                             ΔTFHse

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                                                                                                                             2Gb: x4, x8, x16 DDR3L SDRAM
                                                                                                                           Electrical Specifications – DC and AC

DDR3L  1.35V                     Slew  Rate Definitions for Differential Input Signals

                                       Input slew rate for differential signals (CK, CK# and DQS, DQS#) are defined and meas-

                                       ured, as shown in Table 49 and Figure 18. The nominal slew rate for a rising signal is

                                       defined as the slew rate between VIL,diff,max and VIH,diff,min. The nominal slew rate for a
                                       falling signal is defined as the slew rate between VIH,diff,min and VIL,diff,max.

                                       Table 49: DDR3L 1.35V                                                 Differential Input Slew     Rate  Definition

                                                                                        Differential Input

                                                                                        Slew Rates

                                                                                        (Linear Signals)           Measured

                                                                                        Input  Edge          From            To                Calculation

                                                                                               Rising        VIL,diff,max  VIH,diff,min        VIH,diff,min - VIL,diff,max

                                       CK and                                                                                                  ΔTRdiff

                                       DQS                                                                                                     VIH,diff,min - VIL,diff,max

                                       reference                                               Falling       VIH,diff,min  VIL,diff,max

                                                                                                                                               ΔTFdiff

Figure 18: DDR3L 1.35V Nominal Differential Input Slew Rate Definition for DQS, DQS# and CK, CK#

                                                                                                                                 ΔTRdiff

                                       Differential input voltage (DQS, DQS#; CK, CK#)                                                                     VIH,diff,min

                                                                                                                                                           0

                                                                                                                                                           VIL,diff,max

                                                                                                    ΔTFdiff

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ODT Characteristics

                                         The ODT effective resistance RTT is defined by MR1[9, 6, and 2]. ODT is applied to the
                                         DQ, DM, DQS, DQS#, and TDQS, TDQS# balls (x8 devices only). The ODT target values

                                         and a functional representation are listed in Table 50 and Table 51 (page 65). The indi-

                                         vidual pull-up and pull-down resistors (RTT(PU) and RTT(PD)) are defined as follows:

                                         •  RTT(PU) = (VDDQ - VOUT)/|IOUT|, under the condition that RTT(PD) is turned off

                                         •  RTT(PD) = (VOUT)/|IOUT|, under the condition that RTT(PU) is turned off

Figure 19: ODT Levels and I-V Characteristics

                                                   Chip  in  termination        mode

                                                                  ODT

                                                                                                VDDQ

                                                                  IPU                  IOUT  =  IPD - IPU

                                            To               RTT(PU)

                                            other

                                            circuitry                                  IOUT     DQ

                                            such as

                                            RCV, . . .       RTT(PD)                            VOUT

                                                                  IPD

                                                                                                VSSQ

Table 50: On-Die Termination DC Electrical Characteristics

Parameter/Condition                                     Symbol                  Min    Nom                 Max       Unit            Notes

RTT effective impedance                                 RTT(EFF)                       See Table 51 (page 65)                        1, 2

Deviation of VM with respect to                          ΔVM                       –5                      5         %               1, 2, 3

VDDQ/2

                                 Notes:     1.  Tolerance limits are applicable after proper ZQ calibration has been performed at a

                                                stable temperature and voltage (VDDQ = VDD, VSSQ = VSS). Refer to ODT Sensitivity (page
                                                66) if either the temperature or voltage changes after calibration.

                                            2.  Measurement definition for RTT: Apply VIH(AC) to pin under test and measure current

                                                I[VIH(AC)], then apply VIL(AC) to pin under test and measure current I[VIL(AC)]:

                                                RTT  =   VIH(AC)    -  VIL(AC)

                                                        I(VIH(AC))  -  I(VIL(AC))

                                            3.  Measure voltage (VM) at the tested pin with no load:

                                                ΔVM =    2 × VM        –1  × 100

                                                             VDDQ

                                            4.  For IT and AT devices, the minimum values are derated by 6% when the device operates

                                                between –40°C and 0°C (TC).

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1.35V  ODT             Resistors

                                       Table 51 provides an overview of the ODT DC electrical characteristics.  The values pro-

                                       vided are not specification requirements; however, they can be used as   design guide-

                                       lines to indicate what RTT is targeted to provide:

                                       •  RTT 120Ω is made up of RTT120(PD240) and RTT120(PU240)

                                       •  RTT 60Ω is made up of RTT60(PD120) and RTT60(PU120)

                                       •  RTT 40Ω is made up of RTT40(PD80) and RTT40(PU80)

                                       •  RTT 30Ω is made up of RTT30(PD60) and RTT30(PU60)

                                       •  RTT 20Ω is made up of RTT20(PD40) and RTT20(PU40)

Table 51:  1.35V RTT                   Effective Impedance

MR1

[9, 6, 2]                        RTT         Resistor       VOUT                Min               Nom  Max      Units

0, 1, 0                          120Ω     RTT,120PD240      0.2 × VDDQ          0.6               1.0  1.15     RZQ/1

                                                            0.5 × VDDQ          0.9               1.0  1.15     RZQ/1

                                                            0.8 × VDDQ          0.9               1.0  1.45     RZQ/1

                                          RTT,120PU240      0.2 × VDDQ          0.9               1.0  1.45     RZQ/1

                                                            0.5 × VDDQ          0.9               1.0  1.15     RZQ/1

                                                            0.8 × VDDQ          0.6               1.0  1.15     RZQ/1

                                       120Ω                 VIL(AC) to VIH(AC)  0.9               1.0  1.65     RZQ/2

0, 0, 1                          60Ω        RTT,60PD120     0.2 × VDDQ          0.6               1.0  1.15     RZQ/2

                                                            0.5 × VDDQ          0.9               1.0  1.15     RZQ/2

                                                            0.8 × VDDQ          0.9               1.0  1.45     RZQ/2

                                            RTT,60PU120     0.2 × VDDQ          0.9               1.0  1.45     RZQ/2

                                                            0.5 × VDDQ          0.9               1.0  1.15     RZQ/2

                                                            0.8 × VDDQ          0.6               1.0  1.15     RZQ/2

                                       60Ω                  VIL(AC) to VIH(AC)  0.9               1.0  1.65     RZQ/4

0, 1, 1                          40Ω         RTT,40PD80     0.2 × VDDQ          0.6               1.0  1.15     RZQ/3

                                                            0.5 × VDDQ          0.9               1.0  1.15     RZQ/3

                                                            0.8 × VDDQ          0.9               1.0  1.45     RZQ/3

                                             RTT,40PU80     0.2 × VDDQ          0.9               1.0  1.45     RZQ/3

                                                            0.5 × VDDQ          0.9               1.0  1.15     RZQ/3

                                                            0.8 × VDDQ          0.6               1.0  1.15     RZQ/3

                                       40Ω                  VIL(AC) to VIH(AC)  0.9               1.0  1.65     RZQ/6

1, 0, 1                          30Ω         RTT,30PD60     0.2 × VDDQ          0.6               1.0  1.15     RZQ/4

                                                            0.5 × VDDQ          0.9               1.0  1.15     RZQ/4

                                                            0.8 × VDDQ          0.9               1.0  1.45     RZQ/4

                                             RTT,30PU60     0.2 × VDDQ          0.9               1.0  1.45     RZQ/4

                                                            0.5 × VDDQ          0.9               1.0  1.15     RZQ/4

                                                            0.8 × VDDQ          0.6               1.0  1.15     RZQ/4

                                       30Ω                  VIL(AC) to VIH(AC)  0.9               1.0  1.65     RZQ/8

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                                                                                                    2Gb: x4, x8, x16 DDR3L SDRAM
                                                                                                                 ODT Characteristics

Table 51: 1.35V RTT                   Effective Impedance         (Continued)

MR1

[9, 6, 2]                        RTT              Resistor            VOUT                     Min   Nom         Max          Units

1, 0, 0                          20Ω              RTT,20PD40          0.2 × VDDQ               0.6   1.0         1.15         RZQ/6

                                                                      0.5 × VDDQ               0.9   1.0         1.15         RZQ/6

                                                                      0.8 × VDDQ               0.9   1.0         1.45         RZQ/6

                                                  RTT,20PU40          0.2 × VDDQ               0.9   1.0         1.45         RZQ/6

                                                                      0.5 × VDDQ               0.9   1.0         1.15         RZQ/6

                                                                      0.8 × VDDQ               0.6   1.0         1.15         RZQ/6

                                             20Ω                      VIL(AC) to VIH(AC)       0.9   1.0         1.65         RZQ/12

ODT Sensitivity

                                             If either the temperature or voltage changes after I/O  calibration, then the tolerance

                                             limits listed in Table 50 and Table 51 can be expected  to widen according to Table 52

                                             and Table 53.

Table 52: ODT Sensitivity Definition

Symbol                                       Min                                               Max                            Unit

RTT                              0.9 - dRTTdT × |DT| - dRTTdV × |DV|        1.6 + dRTTdT × |DT| + dRTTdV × |DV|  RZQ/(2, 4, 6, 8, 12)

                                      Note:  1.   ΔT = T - T(@ calibration), ΔV = VDDQ - VDDQ(@ calibration) and VDD = VDDQ.

                                             Table 53: ODT Temperature and Voltage Sensitivity

                                                  Change                                  Min        Max                      Unit

                                                  dRTTdT                                  0          1.5                      %/°C

                                                  dRTTdV                                  0          0.15                     %/mV

                                      Note:  1.   ΔT = T - T(@ calibration), ΔV = VDDQ - VDDQ(@ calibration) and VDD = VDDQ.

ODT  Timing                      Definitions

                                             ODT loading differs from that used in AC timing measurements. The reference load for

                                             ODT timings is shown in Figure 20. Two parameters define when ODT turns on or off

                                             synchronously, two define when ODT turns on or off asynchronously, and another de-

                                             fines when ODT turns on or off dynamically. Table 54 and Table 55 (page 67) outline

                                             and provide definition and measurement references settings for each parameter.

                                             ODT turn-on time begins when the output leaves High-Z and ODT resistance begins to

                                             turn on. ODT turn-off time begins when the output leaves Low-Z and ODT resistance

                                             begins to turn off.

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                                                                                            2Gb:  x4,   x8, x16  DDR3L SDRAM
                                                                                                         ODT     Characteristics

Figure  20:  ODT                 Timing  Reference  Load

                                                    DUT       VREF  VDDQ/2

                                         CK, CK#          DQ, DM    RTT = 25Ω

                                                       DQS, DQS#                     VTT = VSSQ

                                                    TDQS, TDQS#

                                                          ZQ        Timing reference point

                                                                    RZQ = 240Ω

                                                                                     VSSQ

Table 54:  ODT Timing Definitions

Symbol                           Begin Point Definition                          End Point Definition            Figure

tAON         Rising edge of CK – CK# defined by the end             Extrapolated point at VSSQ                   Figure 21 (page  68)

             point of ODTLon

tAOF         Rising edge of CK – CK# defined by the end             Extrapolated point at VRTT,nom               Figure 21 (page  68)

             point of ODTLoff

tAONPD       Rising edge of CK – CK# with ODT first being           Extrapolated point at VSSQ                   Figure 22 (page  68)

             registered HIGH

tAOFPD       Rising edge of CK – CK# with ODT first being           Extrapolated point at VRTT,nom               Figure 22 (page  68)

             registered LOW

tADC         Rising edge of CK – CK# defined by the end             Extrapolated points at VRTT(WR) and          Figure 23 (page  69)

             point of ODTLcnw, ODTLcwn4, or ODTLcwn8                VRTT,nom

Table 55: DDR3L(1.35V)                   Reference Settings         for ODT Timing   Measurements

Measured

Parameter                                RTT,nom Setting            RTT(WR) Setting              VSW1            VSW2

        tAON                             RZQ/4 (60Ω)                        N/A                  50mV            100mV

                                         RZQ/12 (20Ω)                       N/A                  100mV           200mV

        tAOF                             RZQ/4 (60Ω)                        N/A                  50mV            100mV

                                         RZQ/12 (20Ω)                       N/A                  100mV           200mV

        tAONPD                           RZQ/4 (60Ω)                        N/A                  50mV            100mV

                                         RZQ/12 (20Ω)                       N/A                  100mV           200mV

        tAOFPD                           RZQ/4 (60Ω)                        N/A                  50mV            100mV

                                         RZQ/12 (20Ω)                       N/A                  100mV           200mV

        tADC                             RZQ/12 (20Ω)               RZQ/2 (20Ω)                  200mV           250mV

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                                                                                                                           ODT Characteristics

Figure  21:  tAON and tAOF Definitions

             tAON                                                        tAOF

                       Begin point: Rising edge of CK - CK#              Begin point: Rising edge of CK - CK#

                       defined by the end point of ODTLon                defined by the end point of ODTLoff

        CK                                                         CK

                                                                                                                           VDDQ/2

        CK#                                                        CK#

                                       tAON                                                                   tAOF

                                                                                                               End point:  Extrapolated point at  VRTT,nom

                                                             TSW2                                              TSW1        VRTT,nom

        DQ, DM                         TSW1                                                                         TSW1

        DQS, DQS#                                                        VSW2                 VSW2

        TDQS, TDQS#              VSSQ                              VSW1                                 VSW1

                                                                                                                           VSSQ

                                                             End point: Extrapolated   point  at VSSQ

Figure 22: tAONPD and tAOFPD           Definitions

tAONPD                                                                   tAOFPD

Begin point: Rising edge of CK - CK#                                     Begin point: Rising edge of CK - CK#

with ODT first registered high                                           with ODT first registered low

CK                                                                 CK

                                                                                                                           VDDQ/2

CK#                                                                CK#

                                       tAONPD                                                                  tAOFPD

                                                                                                               End point:  Extrapolated point at VRTT,nom

                                                             TSW2                                              TSW2        VRTT,nom

DQ, DM                                 TSW1                                                                         TSW1

DQS, DQS#                                                                VSW2                 VSW2

TDQS, TDQS#                                                  VSW1                                       VSW1

                                 VSSQ                                                                                                VSSQ

                                                             End point:  Extrapolated  point  at VSSQ

CCMTD-1725822587-7895                                                          68             Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                                                  ODT Characteristics

Figure  23: tADC Definition

             Begin point: Rising edge of CK - CK#                Begin point: Rising edge of CK - CK# defined by

             defined by the end point of ODTLcnw                 the end point of ODTLcwn4 or ODTLcwn8

        CK

                                                                                                                  VDDQ/2

        CK#

                                                    tADC                             tADC

                                 VRTT,nom           TSW21                                                         VRTT,nom

        DQ, DM                   End point:               TSW11                            TSW22

        DQS, DQS#                Extrapolated                          VSW2

        TDQS, TDQS#              point at VRTT,nom

                                                                 VSW1                TSW12

                                                                           VRTT(WR)  End point: Extrapolated      point at VRTT(WR)

                                                                                                                                     VSSQ

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                                                                                         Output Driver Impedance

Output      Driver Impedance

                                 The output driver impedance is selected by MR1[5,1] during initialization. The selected

                                 value is able to maintain the tight tolerances specified if proper ZQ calibration is per-

                                 formed. Output specifications refer to the default output driver unless specifically sta-

                                 ted otherwise. A functional representation of the output buffer is shown below. The out-

                                 put driver impedance RON is defined by the value of the external reference resistor RZQ
                                 as follows:

                                 •  RON,x = RZQ/y (with RZQ = 240Ω ±1%; x = 34Ω or 40Ω with y = 7 or 6, respectively)

                                 The individual pull-up and pull-down resistors RON(PU) and RON(PD) are defined as fol-
                                 lows:

                                 •  RON(PU) = (VDDQ - VOUT)/|IOUT|, when RON(PD) is turned off

                                 •  RON(PD) = (VOUT)/|IOUT|, when RON(PU) is turned off

Figure 24:  Output Driver

                                                Chip in drive mode

                                                Output driver

                                                                              VDDQ

                                                IPU

                                    To          RON(PU)

                                    other

                                    circuitry                                 DQ

                                    such as                             IOUT

                                    RCV, . . .  RON(PD)

                                                IPD                           VOUT

                                                                              VSSQ

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                                                                                                  Output Driver Impedance

34 Ohm Output Driver Impedance

                                              The 34Ω driver (MR1[5, 1] = 01) is the default driver. Unless otherwise stated, all timings

                                              and specifications listed herein apply to the 34Ω driver only. Its impedance RON is de-
                                              fined by the value of the external reference resistor RZQ as follows: RON34 = RZQ/7 (with
                                              nominal RZQ = 240Ω ±1%) and is actually 34.3Ω ±1%.

Table 56: DDR3L 34 Ohm Driver Impedance Characteristics

MR1

[5, 1]                           RON          Resistor      VOUT                       Min     Nom     Max                Units

0, 1                             34.3Ω        RON,34PD      0.2 × VDDQ                 0.6        1.0  1.15               RZQ/7

                                                            0.5 × VDDQ                 0.9        1.0  1.15               RZQ/7

                                                            0.8 × VDDQ                 0.9        1.0  1.45               RZQ/7

                                              RON,34PU      0.2 × VDDQ                 0.9        1.0  1.45               RZQ/7

                                                            0.5 × VDDQ                 0.9        1.0  1.15               RZQ/7

                                                            0.8 × VDDQ                 0.6        1.0  1.15               RZQ/7

Pull-up/pull-down mismatch (MMPUPD)                         VIL(AC) to VIH(AC)         –10        N/A  10                              %

                                      Notes:  1.  Tolerance limits assume RZQ of 240Ω ±1% and are applicable after proper ZQ calibra-

                                                  tion has been performed at a stable temperature and voltage: VDDQ = VDD; VSSQ = VSS).
                                                  Refer to DDR3L 34 Ohm Output Driver Sensitivity (page 73) if either the temperature

                                                  or the voltage changes after calibration.

                                              2.  Measurement definition for mismatch between pull-up and pull-down (MMPUPD). Meas-

                                                  ure both RON(PU) and RON(PD) at 0.5 × VDDQ:

                                                  MMPUPD =  RON(PU) - RON(PD)   × 100

                                                            RON,nom

                                              3.  For IT and AT devices, the minimum values are derated by 6% when the device operates

                                                  between –40°C and 0°C (TC).
                                                  A larger maximum limit will result in slightly lower minimum currents.

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DDR3L  34              Ohm            Driver

                                        Using Table 57, the 34Ω driver’s current range has been calculated and summarized in

                                        Table 58 (page 72) VDD = 1.35V, Table 59 for VDD = 1.45V, and Table 60 (page 73) for
                                        VDD = 1.283V. The individual pull-up and pull-down resistors RON34(PD) and RON34(PU)
                                        are defined as follows:

                                        •  RON34(PD) = (VOUT)/|IOUT|; RON34(PU) is turned off

                                        •  RON34(PU) = (VDDQ - VOUT)/|IOUT|; RON34(PD) is turned off

Table 57: DDR3L                  34 Ohm Driver Pull-Up     and Pull-Down     Impedance         Calculations

                                           RON                                    Min                 Nom      Max            Unit

                                        RZQ = 240Ω ±1%                            237.6               240      242.4          Ω

                                 RZQ/7 = (240Ω ±1%)/7                             33.9                34.3     34.6           Ω

MR1[5,1]                         RON            Resistor         VOUT             Min                 Nom      Max            Unit

0, 1                             34.3Ω          RON34(PD)        0.2 × VDDQ       20.4                34.3     38.1           Ω

                                                                 0.5 × VDDQ       30.5                34.3     38.1           Ω

                                                                 0.8 × VDDQ       30.5                34.3     48.5           Ω

                                                RON34(PU)        0.2 × VDDQ       30.5                34.3     48.5           Ω

                                                                 0.5 × VDDQ       30.5                34.3     38.1           Ω

                                                                 0.8 × VDDQ       20.4                34.3     38.1           Ω

Table 58: DDR3L 34 Ohm Driver                      IOH/IOL Characteristics:  VDD  = VDDQ       =  DDR3L@1.35V

MR1[5,1]                         RON    Resistor           VOUT                   Max                 Nom      Min            Unit

0, 1                             34.3Ω  RON34(PD)          IOL @ 0.2 × VDDQ       13.3                7.9      7.1            mA

                                                           IOL @ 0.5 × VDDQ       22.1                19.7     17.7           mA

                                                           IOL @ 0.8 × VDDQ       35.4                31.5     22.3           mA

                                        RON34(PU)          IOH @ 0.2 × VDDQ       35.4                31.5     22.3           mA

                                                           IOH @ 0.5 × VDDQ       22.1                19.7     17.7           mA

                                                           IOH @ 0.8 × VDDQ       13.3                7.9      7.1            mA

Table 59: DDR3L 34 Ohm Driver                      IOH/IOL Characteristics:  VDD  = VDDQ       =  DDR3L@1.45V

MR1[5,1]                         RON    Resistor           VOUT                   Max                 Nom      Min            Unit

0, 1                             34.3Ω  RON34(PD)          IOL @ 0.2 × VDDQ       14.2                8.5      7.6            mA

                                                           IOL @ 0.5 × VDDQ       23.7                21.1     19.0           mA

                                                           IOL @ 0.8 × VDDQ       38.0                33.8     23.9           mA

                                        RON34(PU)          IOH @ 0.2 × VDDQ       38.0                33.8     23.9           mA

                                                           IOH @ 0.5 × VDDQ       23.7                21.1     19.0           mA

                                                           IOH @ 0.8 × VDDQ       14.2                8.5      7.6            mA

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                                                                                                        Output Driver Impedance

Table 60: DDR3L 34 Ohm Driver                           IOH/IOL Characteristics:        VDD  = VDDQ  =  DDR3L@1.283

MR1[5,1]                         RON         Resistor          VOUT                          Max        Nom                    Min         Unit

0, 1                             34.3Ω       RON34(PD)       IOL @ 0.2 × VDDQ                12.6       7.5                    6.7         mA

                                                             IOL @ 0.5 × VDDQ                21.0       18.7                   16.8        mA

                                                             IOL @ 0.8 × VDDQ                33.6       29.9                   21.2        mA

                                             RON34(PU)       IOH @ 0.2 × VDDQ                33.6       29.9                   21.2        mA

                                                             IOH @ 0.5 × VDDQ                21.0       18.7                   16.8        mA

                                                             IOH @ 0.8 × VDDQ                12.6       7.5                    6.7         mA

DDR3L 34 Ohm Output Driver Sensitivity

                                             If either the temperature or the voltage changes after ZQ calibration, then the tolerance

                                             limits listed in Table 56 (page 71) can be expected to widen according to Table 61 and

                                             Table 62.

Table 61: DDR3L 34 Ohm Output Driver Sensitivity Definition

Symbol                                                  Min                                             Max                                Unit

RON(PD)  @  0.2        ×  VDDQ          0.6  -  dRONdTL × |ΔT| - dRONdVL × |ΔV|         1.1  +  dRONdTL × |ΔT| + dRONdVL × |ΔV|            RZQ/7

RON(PD)  @  0.5        ×  VDDQ          0.9  -  dRONdTM × |ΔT| - dRONdVM × |ΔV|         1.1  +  dRONdTM × |ΔT| + dRONdVM × |ΔV|            RZQ/7

RON(PD)  @  0.8        ×  VDDQ          0.9  -  dRONdTH × |ΔT| - dRONdVH × |ΔV|         1.4  +  dRONdTH × |ΔT| + dRONdVH × |ΔV|            RZQ/7

RON(PU)  @  0.2        ×  VDDQ          0.9  -  dRONdTL × |ΔT| - dRONdVL × |ΔV|         1.4  +  dRONdTL × |ΔT| + dRONdVL × |ΔV|            RZQ/7

RON(PU)  @  0.5        ×  VDDQ          0.9  -  dRONdTM × |ΔT| - dRONdVM × |ΔV|         1.1  +  dRONdTM × |ΔT| + dRONdVM × |ΔV|            RZQ/7

RON(PU)  @  0.8        ×  VDDQ          0.6  -  dRONdTH × |ΔT| - dRONdVH × |ΔV|         1.1  +  dRONdTH × |ΔT| + dRONdVH × |ΔV|            RZQ/7

                                      Note:     1.  ΔT = T - T(@CALIBRATION); ΔV = VDDQ - VDDQ(@CALIBRATION); and VDD = VDDQ.

                                             Table  62: DDR3L  34  Ohm  Output          Driver     Voltage and  Temperature Sensitivity

                                                    Change                       Min                    Max                          Unit

                                                    dRONdTM                          0                  1.5                          %/°C

                                                    dRONdVM                          0                  0.13                         %/mV

                                                    dRONdTL                          0                  1.5                          %/°C

                                                    dRONdVL                          0                  0.13                         %/mV

                                                    dRONdTH                          0                  1.5                          %/°C

                                                    dRONdVH                          0                  0.13                         %/mV

CCMTD-1725822587-7895                                                            73     Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                               2Gb: x4, x8, x16 DDR3L SDRAM
                                                                                               Output Driver Impedance

DDR3L Alternative 40 Ohm Driver

Table 63: DDR3L 40 Ohm Driver Impedance Characteristics

MR1

[5, 1]                           RON          Resistor        VOUT                        Min  Nom  Max                         Units

0, 0                             40Ω          RON,40PD        0.2 × VDDQ                  0.6  1.0  1.15                        RZQ/6

                                                              0.5 × VDDQ                  0.9  1.0  1.15                        RZQ/6

                                                              0.8 × VDDQ                  0.9  1.0  1.45                        RZQ/6

                                              RON,40PU        0.2 × VDDQ                  0.9  1.0  1.45                        RZQ/6

                                                              0.5 × VDDQ                  0.9  1.0  1.15                        RZQ/6

                                                              0.8 × VDDQ                  0.6  1.0  1.15                        RZQ/6

Pull-up/pull-down mismatch (MMPUPD)                         VIL(AC) to VIH(AC)            –10  N/A  10                              %

                                 Notes:       1.  Tolerance limits assume RZQ of 240Ω ±1% and are applicable after proper ZQ calibra-

                                                  tion has been performed at a stable temperature and voltage (VDDQ = VDD; VSSQ = VSS).
                                                  Refer to DDR3L 40 Ohm Output Driver Sensitivity (page 74) if either the temperature

                                                  or the voltage changes after calibration.

                                              2.  Measurement definition for mismatch between pull-up and pull-down (MMPUPD). Meas-

                                                  ure both RON(PU) and RON(PD) at 0.5 × VDDQ:

                                                  MMPUPD =  RON(PU) - RON(PD)      × 100

                                                              RON,nom

                                              3.  For IT and AT devices, the minimum values are derated by 6% when the device operates

                                                  between –40°C and 0°C (TC).
                                                  A larger maximum limit will result in slightly lower minimum currents.

DDR3L 40 Ohm Output Driver Sensitivity

                                             If either the temperature or the voltage changes after I/O calibration, then the tolerance

                                             limits listed in Table 63 can be expected to widen according to Table 64 and Table 65

                                             (page 75).

Table 64: DDR3L 40 Ohm Output Driver Sensitivity Definition

Symbol                                                   Min                                   Max                                  Unit

RON(PD) @ 0.2 ×        VDDQ           0.6  -  dRONdTL × |ΔT| - dRONdVL × |ΔV|      1.1    +    dRONdTL × |ΔT| + dRONdVL × |ΔV|  RZQ/6

RON(PD) @ 0.5 ×        VDDQ           0.9  -  dRONdTM × |ΔT| - dRONdVM × |ΔV|      1.1    +    dRONdTM × |ΔT| + dRONdVM × |ΔV|  RZQ/6

RON(PD) @ 0.8 ×        VDDQ           0.9  -  dRONdTH × |ΔT| - dRONdVH × |ΔV|      1.4    +    dRONdTH × |ΔT| + dRONdVH × |ΔV|  RZQ/6

RON(PU) @ 0.2 ×        VDDQ           0.9  -  dRONdTL × |ΔT| - dRONdVL × |ΔV|      1.4    +    dRONdTL × |ΔT| + dRONdVL × |ΔV|  RZQ/6

RON(PU) @ 0.5 ×        VDDQ           0.9  -  dRONdTM × |ΔT| - dRONdVM × |ΔV|      1.1    +    dRONdTM × |ΔT| + dRONdVM × |ΔV|  RZQ/6

RON(PU) @ 0.8 ×        VDDQ           0.6  -  dRONdTH × |ΔT| - dRONdVH × |ΔV|      1.1    +    dRONdTH × |ΔT| + dRONdVH × |ΔV|  RZQ/6

                                      Note:   1.  ΔT = T - T(@CALIBRATION), ΔV = VDDQ - VDDQ(@CALIBRATION); and VDD = VDDQ.

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                                                                                  Output Driver Impedance

                                 Table  65: 40 Ohm  Output  Driver  Voltage  and  Temperature  Sensitivity

                                        Change              Min                   Max          Unit

                                        dRONdTM                 0                 1.5          %/°C

                                        dRONdVM                 0                 0.15         %/mV

                                        dRONdTL                 0                 1.5          %/°C

                                        dRONdVL                 0                 0.15         %/mV

                                        dRONdTH                 0                 1.5          %/°C

                                        dRONdVH                 0                 0.15         %/mV

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                                                            Output Characteristics and Operating Conditions

Output Characteristics and Operating Conditions

Table 66: DDR3L Single-Ended Output Driver Characteristics

All voltages are referenced to VSS

Parameter/Condition                                                Symbol                      Min               Max          Unit  Notes

Output leakage current: DQ are disabled;                           IOZ                         –5                5            µA            1

0V ≤ VOUT ≤ VDDQ; ODT is disabled; ODT is HIGH

Output slew rate: Single-ended; For rising and falling edges,      SRQse                       1.75              6            V/ns  1, 2, 3, 4

measure between VOL(AC) = VREF - 0.09 × VDDQ and VOH(AC) =

VREF + 0.09 × VDDQ

Single-ended DC high-level output voltage                          VOH(DC)                           0.8 × VDDQ               V     1, 2, 5

Single-ended DC mid-point level output voltage                     VOM(DC)                           0.5 × VDDQ               V     1, 2, 5

Single-ended DC low-level output voltage                           VOL(DC)                           0.2 × VDDQ               V     1, 2, 5

Single-ended AC high-level output voltage                          VOH(AC)                     VTT + 0.1 × VDDQ               V     1, 2, 3, 6

Single-ended AC low-level output voltage                           VOL(AC)                     VTT - 0.1 × VDDQ               V     1, 2, 3, 6

Delta RON between pull-up and pull-down for DQ/DQS                 MMPUPD                      –10               10           %     1, 7

Test load for AC timing and output slew rates                      Output                  to  VTT (VDDQ/2) via 25Ω resistor                3

                                 Notes:  1.  RZQ of 240Ω ±1% with RZQ/7 enabled (default 34Ω driver) and is applicable after prop-

                                             er ZQ calibration has been performed at a stable temperature and voltage (VDDQ = VDD;
                                             VSSQ = VSS).

                                         2.  VTT = VDDQ/2.

                                         3.  See Figure 27 (page 79) for the test load configuration.

                                         4.  The 6 V/ns maximum is applicable for a single DQ signal when it is switching either from

                                             HIGH to LOW or LOW to HIGH while the remaining DQ signals in the same byte lane are

                                             either all static or all switching in the opposite direction. For all other DQ signal switch-

                                             ing combinations, the maximum limit of 6 V/ns is reduced to 5 V/ns.

                                         5.  See Figure 24 (page 70) for IV curve linearity. Do not use AC test load.

                                         6.  See Table 69 (page 79) for output slew rate.

                                         7.  See Figure 24 (page 70) for additional information.

                                         8.  See Figure 25 (page 77) for an example of a single-ended output signal.

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                                                           Output                    2Gb: x4, x8, x16 DDR3L SDRAM
                                                                   Characteristics and Operating Conditions

Figure 25: DQ Output Signal

                                                                                               MAX output

                                                                                               VOH(AC)

                                                                                               VOL(AC)

                                                                                               MIN output

Table 67: DDR3L Differential Output Driver Characteristics

All voltages are referenced to VSS

Parameter/Condition                                                Symbol                      Min         Max            Unit  Notes

Output leakage current: DQ are disabled;                           IOZ                         –5                  5      µA    1

0V ≤ VOUT ≤ VDDQ; ODT is disabled; ODT is HIGH

DDR3L Output slew rate: Differential; For rising and fall-         SRQdiff                     3.5                 12     V/ns  1

ing edges, measure between VOL,diff(AC) = –0.18 × VDDQ

and VOH,diff(AC) = 0.18 × VDDQ

Differential high-level output voltage                             VOH,diff(AC)                     +0.2 × VDDQ           V     1, 4

Differential low-level output voltage                              VOL,diff(AC)                     –0.2 × VDDQ           V     1, 4

Delta Ron between pull-up and pull-down for DQ/DQS                 MMPUPD                      –10                 10     %     1, 5

Test load for AC timing and output slew rates                      Output        to  VTT       (VDDQ/2) via 25Ω resistor        3

                                 Notes:  1.  RZQ of 240Ω ±1% with RZQ/7 enabled (default 34Ω driver) and is applicable after prop-

                                             er ZQ calibration has been performed at a stable temperature and voltage (VDDQ = VDD;
                                             VSSQ = VSS).

                                         2.  VREF = VDDQ/2; slew rate @ 5 V/ns, interpolate for faster slew rate.

                                         3.  See Figure 27 (page 79) for the test load configuration.

                                         4.  See Table 70 (page 81) for the output slew rate.

                                         5.  See Table 56 (page 71) for additional information.

                                         6.  See Figure 26 (page 78) for an example of a differential output signal.

CCMTD-1725822587-7895                                       77              Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                          2Gb: x4, x8, x16 DDR3L SDRAM
                                                                  Output Characteristics and Operating Conditions

Table 68: DDR3L Differential Output Driver Characteristics VOX(AC)

All voltages are referenced to VSS

Parameter/Condi-                                                 DDR3L- 800/1066/1333 DQS/DQS# Differential Slew Rate

tion                                      Symbol       3.5V/n     4V/ns  5V/ns    6V/ns   7V/ns              8V/ns          9V/ns  10V/ns  12V/ns    Unit

                                                            s

Output differential               VOX(AC)         Max  +115       +130      +135  +195    +205               +205           +205   +205       +205   mV

crosspoint voltage                                Min       -115  -130      -135  -195    -205               -205           -205   -205       -205   mV

Parameter/Condi-                                                  DDR3L-1600/1866 DQS/DQS# Differential Slew Rate

tion                                      Symbol       3.5V/n     4V/ns  5v/ns    6V/ns   7V/ns              8V/ns          9V/ns  10V/ns  12V/ns    Unit

                                                            s

Output differential               VOX(AC)         Max       +90   +105      +135  +155    +180               +205           +205   +205       +205   mV

crosspoint voltage                                Min       -90   -105      -135  -155    -180               -205           -205   -205       -205   mV

                                  Notes:  1.  RZQ of 240Ω ±1% with RZQ/7 enabled (default 34Ω driver) and is applicable after prop-

                                              er ZQ calibration has been performed at a stable temperature and voltage (VDDQ = VDD;
                                              VSSQ = VSS).

                                          2.  See Figure 27 (page 79) for the test load configuration.

                                          3.  See Figure 26 (page 78) for an example of a differential output signal.

                                          4.  For a differential slew rate between the list values, the VOX(AC) value may be obtained

                                              by linear interpolation.

Figure 26: Differential Output Signal

                                                                                                                                         MAX output

                                                                                                                                         VOH

                                              X                                                        X                                 VOX(AC)max

                                                                         X

X                                                                                                                                        VOX(AC)min

                                                                                                                                         VOL

                                                                                                                                         MIN output

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                                                                                     2Gb: x4, x8, x16 DDR3L SDRAM
                                                    Output Characteristics and Operating Conditions

Reference              Output    Load

                                 Figure 27 represents the effective reference load of 25Ω used in defining the relevant de-

                                 vice AC timing parameters (except ODT reference timing) as well as the output slew rate

                                 measurements. It is not intended to be a precise representation of a particular system

                                 environment or a depiction of the actual load presented by a production tester. System

                                 designers should use IBIS or other simulation tools to correlate the timing reference

                                 load to a system environment.

Figure  27:  Reference           Output  Load  for AC Timing and Output Slew Rate

                                                          VDDQ/2

                                               DUT  VREF

                                                    DQ       RTT = 25Ω  VTT = VDDQ/2

                                                    DQS

                                                    DQS#     Timing reference point

                                               ZQ           RZQ = 240Ω

                                                                        VSS

Slew Rate Definitions for Single-Ended Output Signals

                                 The single-ended output driver is summarized in Table 66 (page 76). With the reference

                                 load for timing measurements, the output slew rate for falling and rising edges is de-

                                 fined and measured between VOL(AC) and VOH(AC) for single-ended signals.

                                 Table 69: Single-Ended Output Slew Rate Definition

                                 Single-Ended Output Slew

                                 Rates (Linear Signals)                 Measured

                                 Output             Edge                From          To       Calculation

                                         DQ         Rising              VOL(AC)       VOH(AC)  VOH(AC) - VOL(AC)

                                                                                                           ΔTRse

                                                    Falling             VOH(AC)       VOL(AC)  VOH(AC) - VOL(AC)

                                                                                                           ΔTFse

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                                                         Output Characteristics and Operating Conditions

Figure 28: Nominal               Slew  Rate  Definition  for Single-Ended Output Signals

                                                             ΔTRse

                                                                                          VOH(AC)

                                                                                          VTT

                                                                                          VOL(AC)

                                             ΔTFse

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                                                     Output Characteristics and Operating Conditions

Slew Rate Definitions for Differential Output Signals

                                 The differential output driver is summarized in Table 67 (page 77). With the reference

                                 load for timing measurements, the output slew rate for falling and rising edges is de-

                                 fined and measured between VOL(AC) and VOH(AC) for differential signals.

                                 Table 70: Differential Output Slew Rate Definition

                                 Differential Output Slew

                                 Rates (Linear Signals)              Measured

                                 Output     Edge               From               To      Calculation

                                 DQS, DQS#  Rising         VOL,diff(AC)  VOH,diff(AC)  VOH,diff(AC) - VOL,diff(AC)

                                                                                                           ΔTRdiff

                                            Falling        VOH,diff(AC)  VOL,diff(AC)  VOH,diff(AC) - VOL,diff(AC)

                                                                                                           ΔTFdiff

Figure 29: Nominal Differential Output Slew Rate Definition for DQS, DQS#

                                                                         ΔTRdiff

                                                                                       VOH,diff(AC)

                                                                                       0

                                                                                       VOL,diff(AC)

                                            ΔTFdiff

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Speed Bin Tables

Table 71: DDR3L-1066 Speed Bins

DDR3L-1066 Speed Bin                                                             -187E                   -187

CL-tRCD-tRP                                                                       7-7-7                  8-8-8

Parameter                                    Symbol                       Min            Max      Min             Max   Unit  Notes

Internal READ command to first data          tAA                          13.125             –    15               –    ns

ACTIVATE to internal READ or WRITE delay     tRCD                         13.125             –    15               –    ns

time

PRECHARGE command period                     tRP                          13.125             –    15               –    ns

ACTIVATE-to-ACTIVATE or REFRESH command      tRC                          50.625             –    52.5             –    ns

period

ACTIVATE-to-PRECHARGE command period         tRAS                         37.5    9 x tREFI       37.5   9 x tREFI      ns    1

CL = 5                           CWL = 5     tCK (AVG)                    3.0                3.3  3.0              3.3  ns    2

                                 CWL = 6     tCK (AVG)                           Reserved                Reserved       ns    3

CL = 6                           CWL = 5     tCK (AVG)                    2.5                3.3  2.5              3.3  ns    2

                                 CWL = 6     tCK (AVG)                           Reserved                Reserved       ns    3

CL = 7                           CWL = 5     tCK (AVG)                           Reserved                Reserved       ns    3

                                 CWL = 6     tCK (AVG)                    1.875          <2.5            Reserved       ns    2, 3

CL = 8                           CWL = 5     tCK (AVG)                           Reserved                Reserved       ns    3

                                 CWL = 6     tCK (AVG)                    1.875          <2.5     1.875           <2.5  ns    2

Supported CL settings                                                            5, 6, 7, 8              5, 6, 8        CK

Supported CWL settings                                                            5, 6                   5, 6           CK

                                 Notes:  1.  tREFI depends on TOPER.

                                         2.  The CL and CWL settings result in tCK requirements. When making a selection of   tCK,

                                             both CL and CWL requirement settings need to be fulfilled.

                                         3.  Reserved settings are not allowed.

CCMTD-1725822587-7895                                                 82          Micron Technology, Inc. reserves the right to change products or specifications without notice.

2Gb_DDR3L.pdf - Rev. O 09/18 EN                                                                          © 2015 Micron Technology, Inc. All rights reserved.
                                                                                           2Gb: x4, x8, x16 DDR3L SDRAM
                                                                                                                  Speed Bin Tables

Table 72: DDR3L-1333 Speed Bins

DDR3L-1333 Speed Bin                                                             -15E1                   -152

CL-tRCD-tRP                                                                      9-9-9                   10-10-10

Parameter                                    Symbol                       Min             Max   Min               Max    Unit  Notes

Internal READ command to first data          tAA                          13.5             –    15                    –  ns

ACTIVATE to internal READ or WRITE delay     tRCD                         13.5             –    15                    –  ns

time

PRECHARGE command period                     tRP                          13.5             –    15                    –  ns

ACTIVATE-to-ACTIVATE or REFRESH command      tRC                          49.5             –    51                    –  ns

period

ACTIVATE-to-PRECHARGE command period         tRAS                         36     9 x tREFI      36       9 x tREFI       ns    3

CL = 5                           CWL = 5     tCK (AVG)                    3.0              3.3  3.0                3.3   ns    4

                                 CWL = 6, 7  tCK (AVG)                           Reserved                Reserved        ns    5

CL = 6                           CWL = 5     tCK (AVG)                    2.5              3.3  2.5                3.3   ns    4

                                 CWL = 6     tCK (AVG)                           Reserved                Reserved        ns    5

                                 CWL = 7     tCK (AVG)                           Reserved                Reserved        ns    5

CL = 7                           CWL = 5     tCK (AVG)                           Reserved                Reserved        ns    5

                                 CWL = 6     tCK (AVG)                    1.875           <2.5           Reserved        ns    4, 5

                                 CWL = 7     tCK (AVG)                           Reserved                Reserved        ns    5

CL = 8                           CWL = 5     tCK (AVG)                           Reserved                Reserved        ns    5

                                 CWL = 6     tCK (AVG)                    1.875           <2.5  1.875             <2.5   ns    4

                                 CWL = 7     tCK (AVG)                           Reserved                Reserved        ns    5

CL = 9                           CWL = 5, 6  tCK (AVG)                           Reserved                Reserved        ns    5

                                 CWL = 7     tCK (AVG)                    1.5    <1.875                  Reserved        ns    4, 5

CL = 10                          CWL = 5, 6  tCK (AVG)                           Reserved                Reserved        ns    5

                                 CWL = 7     tCK (AVG)                    1.5    <1.875         1.5            <1.875    ns    4

Supported CL settings                                                     5, 6, 7, 8, 9, 10              5, 6, 8, 10     CK

Supported CWL settings                                                           5, 6, 7                 5, 6, 7         CK

                                 Notes:  1.  The -15E speed grade is backward compatible with 1066, CL = 7 (-187E).

                                         2.  The -15 speed grade is backward compatible with 1066, CL = 8 (-187).

                                         3.  tREFI depends on TOPER.

                                         4.  The CL and CWL settings result in tCK requirements. When making a selection of    tCK,

                                             both CL and CWL requirement settings need to be fulfilled.

                                         5.  Reserved settings are not allowed.

CCMTD-1725822587-7895                                                 83         Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                                                 2Gb: x4, x8, x16 DDR3L SDRAM
                                                                                                                 Speed Bin Tables

Table 73: DDR3L-1600 Speed Bins

DDR3L-1600 Speed Bin                                                                    -1251

CL-tRCD-tRP                                                                             11-11-11

Parameter                                                             Symbol     Min                     Max     Unit  Notes

Internal READ command to first data                                   tAA        13.75                   –       ns

ACTIVATE to internal READ or WRITE delay time                         tRCD       13.75                   –       ns

PRECHARGE command period                                              tRP        13.75                   –       ns

ACTIVATE-to-ACTIVATE or REFRESH command period                        tRC        48.75                   –       ns

ACTIVATE-to-PRECHARGE command period                                  tRAS       35            9 x tREFI         ns                 2

CL = 5                                   CWL = 5                      tCK (AVG)  3.0                     3.3     ns                 3

                                         CWL = 6, 7, 8                tCK (AVG)         Reserved                 ns                 4

CL = 6                                   CWL = 5                      tCK (AVG)  2.5                     3.3     ns                 3

                                         CWL = 6                      tCK (AVG)         Reserved                 ns                 4

                                         CWL = 7, 8                   tCK (AVG)         Reserved                 ns                 4

CL = 7                                   CWL = 5                      tCK (AVG)         Reserved                 ns                 4

                                         CWL = 6                      tCK (AVG)  1.875                   <2.5    ns                 3

                                         CWL = 7                      tCK (AVG)         Reserved                 ns                 4

                                         CWL = 8                      tCK (AVG)         Reserved                 ns                 4

CL = 8                                   CWL = 5                      tCK (AVG)         Reserved                 ns                 4

                                         CWL = 6                      tCK (AVG)  1.875                   <2.5    ns                 3

                                         CWL = 7                      tCK (AVG)         Reserved                 ns                 4

                                         CWL = 8                      tCK (AVG)         Reserved                 ns                 4

CL = 9                                   CWL = 5, 6                   tCK (AVG)         Reserved                 ns                 4

                                         CWL = 7                      tCK (AVG)  1.5                     <1.875  ns                 3

                                         CWL = 8                      tCK (AVG)         Reserved                 ns                 4

CL = 10                                  CWL = 5, 6                   tCK (AVG)         Reserved                 ns                 4

                                         CWL = 7                      tCK (AVG)  1.5                     <1.875  ns                 3

                                         CWL = 8                      tCK (AVG)         Reserved                 ns                 4

CL = 11                                  CWL = 5, 6, 7                tCK (AVG)         Reserved                 ns                 4

                                         CWL = 8                      tCK (AVG)  1.25                    <1.5    ns                 3

Supported CL settings                                                            5, 6, 7, 8, 9, 10, 11           CK

Supported CWL settings                                                                  5, 6, 7, 8               CK

                                 Notes:  1.  The -125 speed grade is backward compatible with 1333, CL = 9 (-15E) and 1066, CL = 7

                                             (-187E).

                                         2.  tREFI depends on TOPER.

                                         3.  The CL and CWL settings result in tCK requirements. When making a selection of tCK,

                                             both CL and CWL requirement settings need to be fulfilled.

                                         4.  Reserved settings are not allowed.

CCMTD-1725822587-7895                                                 84         Micron Technology, Inc. reserves the right to change products or specifications without notice.

2Gb_DDR3L.pdf - Rev. O 09/18 EN                                                                          © 2015 Micron Technology, Inc. All rights reserved.
                                                                                       2Gb: x4, x8, x16 DDR3L SDRAM
                                                                                                                Speed Bin Tables

Table 74: DDR3L-1866 Speed Bins

DDR3L-1866 Speed Bin                                                                          -1071

CL-tRCD-tRP                                                                                  13-13-13

Parameter                                                                      Symbol  Min               Max        Unit  Notes

Internal READ command to first data                                            tAA     13.91               20

ACTIVATE to internal READ or WRITE delay time                                  tRCD    13.91               –        ns

PRECHARGE command period                                                       tRP     13.91               –        ns

ACTIVATE-to-ACTIVATE or REFRESH command period                                 tRC     47.91               –        ns

ACTIVATE-to-PRECHARGE command period                                           tRAS    34                9 x tREFI  ns             2

CL = 5                                       CWL = 5                      tCK (AVG)    3.0                 3.3      ns             3

                                             CWL = 6, 7, 8, 9             tCK (AVG)           Reserved              ns             4

CL = 6                                       CWL = 5                      tCK (AVG)    2.5                 3.3      ns             3

                                             CWL = 6, 7, 8, 9             tCK (AVG)           Reserved              ns             4

CL = 7                                       CWL = 5, 7, 8, 9             tCK (AVG)           Reserved              ns             4

                                             CWL = 6                      tCK (AVG)    1.875             <2.5       ns             3

CL = 8                                       CWL = 5, 8, 9                tCK (AVG)           Reserved              ns             4

                                             CWL = 6                      tCK (AVG)    1.875             <2.5       ns             3

                                             CWL = 7                      tCK (AVG)           Reserved              ns             4

CL = 9                                       CWL = 5, 6, 8, 9             tCK (AVG)           Reserved              ns             4

                                             CWL = 7                      tCK (AVG)    1.5               <1.875     ns             3

CL = 10                                      CWL = 5, 6, 9                tCK (AVG)           Reserved              ns             4

                                             CWL = 7                      tCK (AVG)    1.5               <1.875     ns             3

                                             CWL = 8                      tCK (AVG)           Reserved              ns             4

CL = 11                                      CWL = 5, 6, 7                tCK (AVG)           Reserved              ns             4

                                             CWL = 8                      tCK (AVG)    1.25              <1.5       ns             3

                                             CWL = 9                      tCK (AVG)           Reserved              ns             4

CL = 12                                      CWL = 5, 6, 7, 8             tCK (AVG)           Reserved              ns             4

                                             CWL = 9                      tCK (AVG)           Reserved              ns             4

CL = 13                                      CWL = 5, 6, 7, 8             tCK (AVG)           Reserved              ns             4

                                             CWL = 9                      tCK (AVG)    1.07              <1.25      ns             3

Supported CL settings                                                                  5, 6, 7, 8, 9, 10, 11, 13    CK

Supported CWL settings                                                                      5, 6, 7, 8, 9           CK

                                 Notes:  1.  The -107 speed grade is backward compatible with 1600, CL = 11 (-125) , 1333, CL = 9

                                             (-15E) and 1066, CL = 7 (-187E).

                                         2.  tREFI depends on TOPER.

                                         3.  The CL and CWL settings result in tCK requirements. When making a selection of tCK,

                                             both CL and CWL requirement settings need to be fulfilled.

                                         4.  Reserved settings are not allowed.

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                                                                                                  2Gb: x4, x8, x16 DDR3L SDRAM
                                                   Electrical Characteristics and AC Operating Conditions

Electrical Characteristics and AC Operating Conditions

Table 75: Electrical Characteristics and                        AC Operating Conditions

Notes 1–8 apply to the entire table

                                                                DDR3L              DDR3L          DDR3L          DDR3L

                                                                    -800           -1066          -1333          -1600

Parameter                                          Symbol       Min   Max          Min   Max      Min   Max      Min   Max      Unit   Notes

Clock Timing

Clock period                     TC ≤ 85°C         tCK          8     7800         8     7800     8     7800     8     7800     ns     9, 42

average: DLL dis-                TC = >85°C to     (DLL_DIS)    8     3900         8     3900     8     3900     8     3900     ns     42

able mode                        95°C

Clock period average: DLL enable                   tCK (AVG)          See Speed Bin Tables for tCK range allowed                ns     10, 11

mode

High pulse width average                           tCH (AVG)    0.47  0.53         0.47  0.53     0.47  0.53     0.47  0.53     CK     12

Low pulse width average                            tCL (AVG)    0.47  0.53         0.47  0.53     0.47  0.53     0.47  0.53     CK     12

Clock period jit-                DLL locked        tJITper      –100      100      –90       90   –80       80   –70       70   ps     13

ter                              DLL locking       tJITper,lck  –90       90       –80       80   –70       70   –60       60   ps     13

Clock absolute period                              tCK (ABS)              MIN = tCK (AVG) MIN + tJITper MIN;                    ps

                                                                          MAX = tCK (AVG) MAX + tJITper MAX

Clock absolute high pulse width                    tCH (ABS)    0.43      –        0.43      –    0.43      –    0.43      –    tCK    14

                                                                                                                                (AVG)

Clock absolute low pulse width                     tCL (ABS)    0.43      –        0.43      –    0.43      –    0.43      –    tCK    15

                                                                                                                                (AVG)

Cycle-to-cycle jit-              DLL locked        tJITcc            200                180            160            140       ps     16

ter                              DLL locking       tJITcc,lck        180                160            140            120       ps     16

Cumulative error                 2 cycles          tERR2per     –147      147  –132          132  –118      118  –103      103  ps     17

across                           3 cycles          tERR3per     –175      175  –157          157  –140      140  –122      122  ps     17

                                 4 cycles          tERR4per     –194      194  –175          175  –155      155  –136      136  ps     17

                                 5 cycles          tERR5per     –209      209  –188          188  –168      168  –147      147  ps     17

                                 6 cycles          tERR6per     –222      222  –200          200  –177      177  –155      155  ps     17

                                 7 cycles          tERR7per     –232      232  –209          209  –186      186  –163      163  ps     17

                                 8 cycles          tERR8per     –241      241  –217          217  –193      193  –169      169  ps     17

                                 9 cycles          tERR9per     –249      249  –224          224  –200      200  –175      175  ps     17

                                 10 cycles         tERR10per    –257      257  –231          231  –205      205  –180      180  ps     17

                                 11 cycles         tERR11per    –263      263  –237          237  –210      210  –184      184  ps     17

                                 12 cycles         tERR12per    –269      269  –242          242  –215      215  –188      188  ps     17

                                 n = 13, 14 . . .  tERRnper           tERRnper MIN = (1 + 0.68ln[n]) × tJITper MIN              ps     17

                                 49, 50 cycles                      tERRnper MAX = (1 + 0.68ln[n]) × tJITper MAX

DQ Input Timing

Data setup time                  Base (specifica-  tDS          90        –        40        –    –         –    –         –    ps     18, 19,

to DQS, DQS#                     tion)             (AC160)                                                                             44

                                 VREF @ 1 V/ns                  250       –        200       –    –         –    –         –    ps     19, 20

CCMTD-1725822587-7895                                                          86            Micron Technology, Inc. reserves the right to change products or specifications without notice.

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                                                   Electrical Characteristics and AC Operating Conditions

Table 75: Electrical Characteristics and                      AC Operating Conditions (Continued)

Notes 1–8 apply to the entire table

                                                              DDR3L            DDR3L       DDR3L        DDR3L

                                                                 -800          -1066       -1333        -1600

Parameter                                          Symbol     Min    Max       Min   Max   Min    Max   Min    Max   Unit   Notes

Data setup time                  Base (specifica-  tDS        140      –       90     –    45     –     25     –     ps     18, 19,

to DQS, DQS#                     tion)             (AC135)                                                                  44

                                 VREF @ 1 V/ns                275      –       250    –    180    –     160    –     ps     19, 20

Data hold time                   Base (specifica-  tDH        160      –       110    –    75     –     55     –     ps     18, 19

from DQS, DQS#                   tion)             (DC90)

                                 VREF @ 1 V/ns                250      –       200    –    165    –     145    –     ps     19, 20

Minimum data pulse width                           tDIPW      600      –       490    –    400&nbs