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MT41J256M16HA-125:E

器件型号:MT41J256M16HA-125:E
器件类别:存储   
厂商名称:Micron
厂商官网:http://www.micron.com/
标准:  
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器件描述

IC ddr3 sdram 4gbit 800mhz fbga

参数

Datasheets:
MT41J1G4,MT41JzzzMzz:
Standard Package : 1,000
Category: Integrated Circuits (ICs)
Family: Memory
Series: -
Packaging : Tray
Format - Memory: RAM
Memory Type: DDR3 SDRAM
Memory Size: 4G (256M x 16)
Speed: 800MHz
Interface: Parallel
Voltage - Supply: 1.425 V ~ 1.575 V
Operating Temperature: 0°C ~ 95°C
Package / Case: 96-TFBGA
Supplier Device Package: 96-FBGA (9x14)

MT41J256M16HA-125:E器件文档内容

                                                                           4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                            Features

DDR3 SDRAM

MT41J1G4 128 Meg x 4 x 8 banks
MT41J512M8 64 Meg x 8 x 8 banks
MT41J256M16 32 Meg x 16 x 8 banks

Features                                                    Options1                                  Marking

VDD = VDDQ = 1.5V 0.075V                                  Configuration                                1G4
1.5V center-terminated push/pull I/O                         1 Gig x 4                                512M8
Differential bidirectional data strobe                      512 Meg x 8                             256M16
8n-bit prefetch architecture                                 256 Meg x 16
Differential clock inputs (CK, CK#)                                                                      RA
8 internal banks                                           FBGA package (Pb-free) x4, x8              RH
Nominal and dynamic on-die termination (ODT)                78-ball (10.5mm x 12mm) Rev. D
                                                               78-ball (9mm x 10.5mm) Rev. E, J           RE
   for data, strobe, and mask signals                                                                      HA
Programmable CAS READ latency (CL)                         FBGA package (Pb-free) x16
Posted CAS additive latency (AL)                            96-ball (10mm x 14mm) Rev. D              -093
Programmable CAS WRITE latency (CWL) based on                96-ball (9mm x 14mm) Rev. E               -107
                                                                                                          -125
   tCK                                                       Timing cycle time                         -15E
Fixed burst length (BL) of 8 and burst chop (BC) of 4       938ps @ CL = 14 (DDR3-2133)              -187E
                                                               1.071ns @ CL = 13 (DDR3-1866)
   (via the mode register set [MRS])                           1.25ns @ CL = 11 (DDR3-1600)              None
Selectable BC4 or BL8 on-the-fly (OTF)                      1.5ns @ CL = 9 (DDR3-1333)                  IT
Self refresh mode                                           1.87ns @ CL = 7 (DDR3-1066)
TC of 0C to 95C                                                                                     :D/:E/:J
                                                             Operating temperature
    64ms, 8192 cycle refresh at 0C to 85C                   Commercial (0C  TC  +95C)
    32ms, 8192 cycle refresh at 85C to 95C                  Industrial (40C  TC  +95C)
Self refresh temperature (SRT)
Write leveling                                             Revision
Multipurpose register
Output driver calibration                                 Note:          1. Not all options listed can be combined to
                                                                               define an offered product. Use the part
                                                                               catalog search on http://www.micron.com
                                                                               for available offerings.

Table 1: Key Timing Parameters

Speed Grade                          Data Rate (MT/s)  Target tRCD-tRP-CL  tRCD (ns)  tRP (ns)        CL (ns)
  -0931, 2, 3, 4                              2133             14-14-14       13.09     13.09          13.09
   -1071, 2, 3                                1866             13-13-13       13.91     13.91          13.91
    -1251, 2,                                 1600             11-11-11       13.75     13.75          13.75
     -15E1,                                   1333               9-9-9         13.5     13.5            13.5
      -187E                                   1066               7-7-7         13.1     13.1            13.1

Notes:  1. Backward compatible to 1066, CL = 7 (-187E).
        2. Backward compatible to 1333, CL = 9 (-15E).
        3. Backward compatible to 1600, CL = 11 (-125).
        4. Backward compatible to 1866, CL = 13 (-107).

PDF: 09005aef8417277b                                    1                 Micron Technology, Inc. reserves the right to change products or specifications without notice.
4Gb_DDR3_SDRAM.pdf - Rev. M 4/13 EN                                                                                                      2009 Micron Technology, Inc. All rights reserved.

        Products and specifications discussed herein are subject to change by Micron without notice.
                                                                                         4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                          Features

Table 2: Addressing                                 1 Gig x 4               512 Meg x 8                    256 Meg x 16
                                            128 Meg x 4 x 8 banks      64 Meg x 8 x 8 banks           32 Meg x 16 x 8 banks
Parameter
Configuration                                            8K                        8K                              8K
Refresh count                                     64K (A[15:0])             64K (A[15:0])                   32K (A[14:0])
Row addressing
Bank addressing                                     8 (BA[2:0])               8 (BA[2:0])                     8 (BA[2:0])
Column addressing                                2K (A[11, 9:0])              1K (A[9:0])                     1K (A[9:0])
Page size
                                                        1KB                       1KB                             2KB

Figure 1: DDR3 Part Numbers

                                            Example Part Number: MT41J512M8RH-125:E

                                     MT41J  Configuration                      -  Speed        :
                                                                   Package                  Revision

                                                                                         ^

                                                                                             :D/:E/:J Revision

                                     Configuration    1G4                                Temperatu re            None
                                     1 Gig x 4      512M8                                Commercial                IT
                                     512 Meg x 8    256M16                               Industrial temperature
                                     256 Meg x 16

Package                                                     Rev. Mark             -093   Speed Grade
78-ball 10.5mm x 12mm FBGA                                   D RA                 -107   tCK = 0.938ns, CL = 14
78-ball 9mm x 10.5mm FBGA                                   E, J RH               -125   tCK = 1.071ns, CL = 13
96-ball 10.0mm x 14mm FBGA                                   D RE                 -15E   tCK = 1.25ns, CL = 11
96-ball 9mm x 14mm FBGA                                      E HA                 -187E  tCK = 1.5ns, CL = 9
                                                                                         tCK = 1.87ns, CL = E

Note: 1. Not all options listed can be combined to define an offered product. Use the part catalog search on
               http://www.micron.com for available offerings.

FBGA Part Marking Decoder

Due to space limitations, FBGA-packaged components have an abbreviated part marking that is different from the
part number. For a quick conversion of an FBGA code, see the FBGA Part Marking Decoder on Micron's Web site:
http://www.micron.com.

PDF: 09005aef8417277b                                              2              Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                                                   4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                    Features

Contents

State Diagram ................................................................................................................................................ 11
Functional Description ................................................................................................................................... 12

   Industrial Temperature ............................................................................................................................... 12
   General Notes ............................................................................................................................................ 12
Functional Block Diagrams ............................................................................................................................. 14
Ball Assignments and Descriptions ................................................................................................................. 17
Package Dimensions ....................................................................................................................................... 23
Electrical Specifications .................................................................................................................................. 27
   Absolute Ratings ......................................................................................................................................... 27
   Input/Output Capacitance .......................................................................................................................... 28
Thermal Characteristics .................................................................................................................................. 29
Electrical Specifications IDD Specifications and Conditions ............................................................................ 31
Electrical Characteristics IDD Specifications .................................................................................................. 42
Electrical Specifications DC and AC .............................................................................................................. 46
   DC Operating Conditions ........................................................................................................................... 46
   Input Operating Conditions ........................................................................................................................ 46
   AC Overshoot/Undershoot Specification ..................................................................................................... 49
   Slew Rate Definitions for Single-Ended Input Signals ................................................................................... 53
   Slew Rate Definitions for Differential Input Signals ...................................................................................... 55
ODT Characteristics ....................................................................................................................................... 56
   ODT Resistors ............................................................................................................................................ 57
   ODT Sensitivity .......................................................................................................................................... 58
   ODT Timing Definitions ............................................................................................................................. 58
Output Driver Impedance ............................................................................................................................... 62
   34 Ohm Output Driver Impedance .............................................................................................................. 63
   34 Ohm Driver ............................................................................................................................................ 64
   34 Ohm Output Driver Sensitivity ................................................................................................................ 65
   Alternative 40 Ohm Driver .......................................................................................................................... 66
   40 Ohm Output Driver Sensitivity ................................................................................................................ 66
Output Characteristics and Operating Conditions ............................................................................................ 68
   Reference Output Load ............................................................................................................................... 70
   Slew Rate Definitions for Single-Ended Output Signals ................................................................................. 71
   Slew Rate Definitions for Differential Output Signals .................................................................................... 72
Speed Bin Tables ............................................................................................................................................ 73
Electrical Characteristics and AC Operating Conditions ................................................................................... 78
Command and Address Setup, Hold, and Derating ........................................................................................... 98
Data Setup, Hold, and Derating ...................................................................................................................... 106
Commands Truth Tables ............................................................................................................................. 115
Commands ................................................................................................................................................... 118
   DESELECT ................................................................................................................................................ 118
   NO OPERATION ........................................................................................................................................ 118
   ZQ CALIBRATION LONG ........................................................................................................................... 118
   ZQ CALIBRATION SHORT .......................................................................................................................... 118
   ACTIVATE ................................................................................................................................................. 118
   READ ........................................................................................................................................................ 118
   WRITE ...................................................................................................................................................... 119
   PRECHARGE ............................................................................................................................................. 120
   REFRESH .................................................................................................................................................. 120
   SELF REFRESH .......................................................................................................................................... 121
   DLL Disable Mode ..................................................................................................................................... 122

PDF: 09005aef8417277b                3  Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                                                   4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                    Features

Input Clock Frequency Change ...................................................................................................................... 126
Write Leveling ............................................................................................................................................... 128

   Write Leveling Procedure ........................................................................................................................... 130
   Write Leveling Mode Exit Procedure ........................................................................................................... 132
Initialization ................................................................................................................................................. 133
Mode Registers .............................................................................................................................................. 135
Mode Register 0 (MR0) ................................................................................................................................... 136
   Burst Length ............................................................................................................................................. 136
   Burst Type ................................................................................................................................................. 137
   DLL RESET ................................................................................................................................................ 138
   Write Recovery .......................................................................................................................................... 138
   Precharge Power-Down (Precharge PD) ...................................................................................................... 139
   CAS Latency (CL) ....................................................................................................................................... 139
Mode Register 1 (MR1) ................................................................................................................................... 140
   DLL Enable/DLL Disable ........................................................................................................................... 140
   Output Drive Strength ............................................................................................................................... 141
   OUTPUT ENABLE/DISABLE ...................................................................................................................... 141
   TDQS Enable ............................................................................................................................................. 141
   On-Die Termination .................................................................................................................................. 142
   WRITE LEVELING ..................................................................................................................................... 142
   POSTED CAS ADDITIVE Latency ................................................................................................................ 142
Mode Register 2 (MR2) ................................................................................................................................... 143
   CAS Write Latency (CWL) ........................................................................................................................... 144
   AUTO SELF REFRESH (ASR) ....................................................................................................................... 144
   SELF REFRESH TEMPERATURE (SRT) ........................................................................................................ 145
   SRT vs. ASR ............................................................................................................................................... 145
   DYNAMIC ODT ......................................................................................................................................... 145
Mode Register 3 (MR3) ................................................................................................................................... 146
   MULTIPURPOSE REGISTER (MPR) ............................................................................................................ 146
   MPR Functional Description ...................................................................................................................... 147
   MPR Register Address Definitions and Bursting Order ................................................................................. 148
   MPR Read Predefined Pattern .................................................................................................................... 154
MODE REGISTER SET (MRS) Command ........................................................................................................ 154
ZQ CALIBRATION Operation ......................................................................................................................... 155
ACTIVATE Operation ..................................................................................................................................... 156
READ Operation ............................................................................................................................................ 158
WRITE Operation .......................................................................................................................................... 169
   DQ Input Timing ....................................................................................................................................... 177
PRECHARGE Operation ................................................................................................................................. 179
SELF REFRESH Operation .............................................................................................................................. 179
Extended Temperature Usage ........................................................................................................................ 181
Power-Down Mode ........................................................................................................................................ 182
RESET Operation ........................................................................................................................................... 190
On-Die Termination (ODT) ............................................................................................................................ 192
   Functional Representation of ODT ............................................................................................................. 192
   Nominal ODT ............................................................................................................................................ 192
Dynamic ODT ............................................................................................................................................... 194
   Dynamic ODT Special Use Case ................................................................................................................. 194
   Functional Description .............................................................................................................................. 194
Synchronous ODT Mode ................................................................................................................................ 200
   ODT Latency and Posted ODT .................................................................................................................... 200
   Timing Parameters .................................................................................................................................... 200

PDF: 09005aef8417277b                4  Micron Technology, Inc. reserves the right to change products or specifications without notice.
4Gb_DDR3_SDRAM.pdf - Rev. M 4/13 EN                                                                   2009 Micron Technology, Inc. All rights reserved.
                                                                                   4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                    Features

   ODT Off During READs .............................................................................................................................. 203
Asynchronous ODT Mode .............................................................................................................................. 205

   Synchronous to Asynchronous ODT Mode Transition (Power-Down Entry) .................................................. 207
Asynchronous to Synchronous ODT Mode Transition (Power-Down Exit) ........................................................ 209

   Asynchronous to Synchronous ODT Mode Transition (Short CKE Pulse) ...................................................... 211

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List of Figures

Figure 1: DDR3 Part Numbers .......................................................................................................................... 2
Figure 2: Simplified State Diagram ................................................................................................................. 11
Figure 3: 1 Gig x 4 Functional Block Diagram .................................................................................................. 14
Figure 4: 512 Meg x 8 Functional Block Diagram ............................................................................................. 15
Figure 5: 256 Meg x 16 Functional Block Diagram ........................................................................................... 16
Figure 6: 78-Ball FBGA x4, x8 (Top View) ...................................................................................................... 17
Figure 7: 96-Ball FBGA x16 (Top View) ......................................................................................................... 18
Figure 8: 78-Ball FBGA x4, x8 (RA) ................................................................................................................ 23
Figure 9: 78-Ball FBGA x4, x8 (RH) ............................................................................................................... 24
Figure 10: 96-Ball FBGA x16 (RE) ................................................................................................................. 25
Figure 11: 96-Ball FBGA x16 (HA) ................................................................................................................. 26
Figure 12: Thermal Measurement Point ......................................................................................................... 30
Figure 13: Input Signal .................................................................................................................................. 48
Figure 14: Overshoot ..................................................................................................................................... 49
Figure 15: Undershoot ................................................................................................................................... 49
Figure 16: VIX for Differential Signals .............................................................................................................. 51
Figure 17: Single-Ended Requirements for Differential Signals ........................................................................ 51
Figure 18: Definition of Differential AC-Swing and tDVAC ............................................................................... 52
Figure 19: Nominal Slew Rate Definition for Single-Ended Input Signals .......................................................... 54
Figure 20: Nominal Differential Input Slew Rate Definition for DQS, DQS# and CK, CK# .................................. 55
Figure 21: ODT Levels and I-V Characteristics ................................................................................................ 56
Figure 22: ODT Timing Reference Load .......................................................................................................... 59
Figure 23: tAON and tAOF Definitions ............................................................................................................ 60
Figure 24: tAONPD and tAOFPD Definitions ................................................................................................... 60
Figure 25: tADC Definition ............................................................................................................................. 61
Figure 26: Output Driver ................................................................................................................................ 62
Figure 27: DQ Output Signal .......................................................................................................................... 69
Figure 28: Differential Output Signal .............................................................................................................. 70
Figure 29: Reference Output Load for AC Timing and Output Slew Rate ........................................................... 70
Figure 30: Nominal Slew Rate Definition for Single-Ended Output Signals ....................................................... 71
Figure 31: Nominal Differential Output Slew Rate Definition for DQS, DQS# .................................................... 72
Figure 32: Nominal Slew Rate and tVAC for tIS (Command and Address Clock) ............................................. 102
Figure 33: Nominal Slew Rate for tIH (Command and Address Clock) ........................................................... 103
Figure 34: Tangent Line for tIS (Command and Address Clock) .................................................................... 104
Figure 35: Tangent Line for tIH (Command and Address Clock) .................................................................... 105
Figure 36: Nominal Slew Rate and tVAC for tDS (DQ Strobe) ......................................................................... 111
Figure 37: Nominal Slew Rate for tDH (DQ Strobe) ...................................................................................... 112
Figure 38: Tangent Line for tDS (DQ Strobe) ................................................................................................ 113
Figure 39: Tangent Line for tDH (DQ Strobe) ............................................................................................... 114
Figure 40: Refresh Mode ............................................................................................................................... 121
Figure 41: DLL Enable Mode to DLL Disable Mode ........................................................................................ 123
Figure 42: DLL Disable Mode to DLL Enable Mode ........................................................................................ 124
Figure 43: DLL Disable tDQSCK .................................................................................................................... 125
Figure 44: Change Frequency During Precharge Power-Down ........................................................................ 127
Figure 45: Write Leveling Concept ................................................................................................................. 128
Figure 46: Write Leveling Sequence ............................................................................................................... 131
Figure 47: Write Leveling Exit Procedure ....................................................................................................... 132
Figure 48: Initialization Sequence ................................................................................................................. 134
Figure 49: MRS to MRS Command Timing (tMRD) ......................................................................................... 135
Figure 50: MRS to nonMRS Command Timing (tMOD) .................................................................................. 136

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Figure 51: Mode Register 0 (MR0) Definitions ................................................................................................ 137
Figure 52: READ Latency .............................................................................................................................. 139
Figure 53: Mode Register 1 (MR1) Definition ................................................................................................. 140
Figure 54: READ Latency (AL = 5, CL = 6) ....................................................................................................... 143
Figure 55: Mode Register 2 (MR2) Definition ................................................................................................. 144
Figure 56: CAS Write Latency ........................................................................................................................ 144
Figure 57: Mode Register 3 (MR3) Definition ................................................................................................. 146
Figure 58: Multipurpose Register (MPR) Block Diagram ................................................................................. 147
Figure 59: MPR System Read Calibration with BL8: Fixed Burst Order Single Readout ..................................... 150
Figure 60: MPR System Read Calibration with BL8: Fixed Burst Order, Back-to-Back Readout .......................... 151
Figure 61: MPR System Read Calibration with BC4: Lower Nibble, Then Upper Nibble .................................... 152
Figure 62: MPR System Read Calibration with BC4: Upper Nibble, Then Lower Nibble .................................... 153
Figure 63: ZQ CALIBRATION Timing (ZQCL and ZQCS) ................................................................................. 155
Figure 64: Example: Meeting tRRD (MIN) and tRCD (MIN) ............................................................................. 156
Figure 65: Example: tFAW ............................................................................................................................. 157
Figure 66: READ Latency .............................................................................................................................. 158
Figure 67: Consecutive READ Bursts (BL8) .................................................................................................... 160
Figure 68: Consecutive READ Bursts (BC4) .................................................................................................... 160
Figure 69: Nonconsecutive READ Bursts ....................................................................................................... 161
Figure 70: READ (BL8) to WRITE (BL8) .......................................................................................................... 161
Figure 71: READ (BC4) to WRITE (BC4) OTF .................................................................................................. 162
Figure 72: READ to PRECHARGE (BL8) .......................................................................................................... 162
Figure 73: READ to PRECHARGE (BC4) ......................................................................................................... 163
Figure 74: READ to PRECHARGE (AL = 5, CL = 6) ........................................................................................... 163
Figure 75: READ with Auto Precharge (AL = 4, CL = 6) ..................................................................................... 163
Figure 76: Data Output Timing tDQSQ and Data Valid Window .................................................................... 165
Figure 77: Data Strobe Timing READs ......................................................................................................... 166
Figure 78: Method for Calculating tLZ and tHZ ............................................................................................... 167
Figure 79: tRPRE Timing ............................................................................................................................... 167
Figure 80: tRPST Timing ............................................................................................................................... 168
Figure 81: tWPRE Timing .............................................................................................................................. 170
Figure 82: tWPST Timing .............................................................................................................................. 170
Figure 83: WRITE Burst ................................................................................................................................ 171
Figure 84: Consecutive WRITE (BL8) to WRITE (BL8) ..................................................................................... 172
Figure 85: Consecutive WRITE (BC4) to WRITE (BC4) via OTF ........................................................................ 172
Figure 86: Nonconsecutive WRITE to WRITE ................................................................................................. 173
Figure 87: WRITE (BL8) to READ (BL8) .......................................................................................................... 173
Figure 88: WRITE to READ (BC4 Mode Register Setting) ................................................................................. 174
Figure 89: WRITE (BC4 OTF) to READ (BC4 OTF) ........................................................................................... 175
Figure 90: WRITE (BL8) to PRECHARGE ........................................................................................................ 176
Figure 91: WRITE (BC4 Mode Register Setting) to PRECHARGE ...................................................................... 176
Figure 92: WRITE (BC4 OTF) to PRECHARGE ................................................................................................ 177
Figure 93: Data Input Timing ........................................................................................................................ 178
Figure 94: Self Refresh Entry/Exit Timing ...................................................................................................... 180
Figure 95: Active Power-Down Entry and Exit ................................................................................................ 184
Figure 96: Precharge Power-Down (Fast-Exit Mode) Entry and Exit ................................................................. 185
Figure 97: Precharge Power-Down (Slow-Exit Mode) Entry and Exit ................................................................ 185
Figure 98: Power-Down Entry After READ or READ with Auto Precharge (RDAP) ............................................. 186
Figure 99: Power-Down Entry After WRITE .................................................................................................... 186
Figure 100: Power-Down Entry After WRITE with Auto Precharge (WRAP) ...................................................... 187
Figure 101: REFRESH to Power-Down Entry .................................................................................................. 187
Figure 102: ACTIVATE to Power-Down Entry ................................................................................................. 188

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Figure 103: PRECHARGE to Power-Down Entry ............................................................................................. 188
Figure 104: MRS Command to Power-Down Entry ......................................................................................... 189
Figure 105: Power-Down Exit to Refresh to Power-Down Entry ....................................................................... 189
Figure 106: RESET Sequence ......................................................................................................................... 191
Figure 107: On-Die Termination ................................................................................................................... 192
Figure 108: Dynamic ODT: ODT Asserted Before and After the WRITE, BC4 .................................................... 197
Figure 109: Dynamic ODT: Without WRITE Command .................................................................................. 197
Figure 110: Dynamic ODT: ODT Pin Asserted Together with WRITE Command for 6 Clock Cycles, BL8 ............ 198
Figure 111: Dynamic ODT: ODT Pin Asserted with WRITE Command for 6 Clock Cycles, BC4 .......................... 199
Figure 112: Dynamic ODT: ODT Pin Asserted with WRITE Command for 4 Clock Cycles, BC4 .......................... 199
Figure 113: Synchronous ODT ...................................................................................................................... 201
Figure 114: Synchronous ODT (BC4) ............................................................................................................. 202
Figure 115: ODT During READs .................................................................................................................... 204
Figure 116: Asynchronous ODT Timing with Fast ODT Transition .................................................................. 206
Figure 117: Synchronous to Asynchronous Transition During Precharge Power-Down (DLL Off ) Entry ............ 208
Figure 118: Asynchronous to Synchronous Transition During Precharge Power-Down (DLL Off ) Exit ............... 210
Figure 119: Transition Period for Short CKE LOW Cycles with Entry and Exit Period Overlapping ..................... 212
Figure 120: Transition Period for Short CKE HIGH Cycles with Entry and Exit Period Overlapping ................... 212

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List of Tables

Table 1: Key Timing Parameters ....................................................................................................................... 1
Table 2: Addressing ......................................................................................................................................... 2
Table 3: 78-Ball FBGA x4, x8 Ball Descriptions .............................................................................................. 19
Table 4: 96-Ball FBGA x16 Ball Descriptions ................................................................................................. 21
Table 5: Absolute Maximum Ratings .............................................................................................................. 27
Table 6: DDR3 Input/Output Capacitance ...................................................................................................... 28
Table 7: Thermal Characteristics .................................................................................................................... 29
Table 8: Timing Parameters Used for IDD Measurements Clock Units ............................................................ 31
Table 9: IDD0 Measurement Loop ................................................................................................................... 32
Table 10: IDD1 Measurement Loop .................................................................................................................. 33
Table 11: IDD Measurement Conditions for Power-Down Currents ................................................................... 34
Table 12: IDD2N and IDD3N Measurement Loop ................................................................................................ 35
Table 13: IDD2NT Measurement Loop .............................................................................................................. 35
Table 14: IDD4R Measurement Loop ................................................................................................................ 36
Table 15: IDD4W Measurement Loop ............................................................................................................... 37
Table 16: IDD5B Measurement Loop ................................................................................................................ 38
Table 17: IDD Measurement Conditions for IDD6, IDD6ET, and IDD8 .................................................................... 39
Table 18: IDD7 Measurement Loop .................................................................................................................. 40
Table 19: IDD Maximum Limits - Die Rev D ..................................................................................................... 42
Table 20: IDD Maximum Limits Die Rev E, J ..................................................................................................... 44
Table 21: DC Electrical Characteristics and Operating Conditions ................................................................... 46
Table 22: DC Electrical Characteristics and Input Conditions .......................................................................... 46
Table 23: Input Switching Conditions ............................................................................................................. 47
Table 24: Control and Address Pins ................................................................................................................ 49
Table 25: Clock, Data, Strobe, and Mask Pins .................................................................................................. 49
Table 26: Differential Input Operating Conditions (CK, CK# and DQS, DQS#) .................................................. 50
Table 27: Allowed Time Before Ringback (tDVAC) for CK - CK# and DQS - DQS# ............................................... 52
Table 28: Single-Ended Input Slew Rate Definition .......................................................................................... 53
Table 29: Differential Input Slew Rate Definition ............................................................................................. 55
Table 30: On-Die Termination DC Electrical Characteristics ............................................................................ 56
Table 31: RTT Effective Impedances ................................................................................................................ 57
Table 32: ODT Sensitivity Definition .............................................................................................................. 58
Table 33: ODT Temperature and Voltage Sensitivity ........................................................................................ 58
Table 34: ODT Timing Definitions .................................................................................................................. 59
Table 35: Reference Settings for ODT Timing Measurements ........................................................................... 59
Table 36: 34 Ohm Driver Impedance Characteristics ....................................................................................... 63
Table 37: 34 Ohm Driver Pull-Up and Pull-Down Impedance Calculations ....................................................... 64
Table 38: 34 Ohm Driver IOH/IOL Characteristics: VDD = VDDQ = 1.5V ................................................................ 64
Table 39: 34 Ohm Driver IOH/IOL Characteristics: VDD = VDDQ = 1.575V ............................................................. 64
Table 40: 34 Ohm Driver IOH/IOL Characteristics: VDD = VDDQ = 1.425V ............................................................. 65
Table 41: 34 Ohm Output Driver Sensitivity Definition .................................................................................... 65
Table 42: 34 Ohm Output Driver Voltage and Temperature Sensitivity .............................................................. 65
Table 43: 40 Ohm Driver Impedance Characteristics ....................................................................................... 66
Table 44: 40 Ohm Output Driver Sensitivity Definition .................................................................................... 66
Table 45: 40 Ohm Output Driver Voltage and Temperature Sensitivity .............................................................. 67
Table 46: Single-Ended Output Driver Characteristics ..................................................................................... 68
Table 47: Differential Output Driver Characteristics ........................................................................................ 69
Table 48: Single-Ended Output Slew Rate Definition ....................................................................................... 71
Table 49: Differential Output Slew Rate Definition .......................................................................................... 72
Table 50: DDR3-1066 Speed Bins ................................................................................................................... 73

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Table 51: DDR3-1333 Speed Bins ................................................................................................................... 74
Table 52: DDR3-1600 Speed Bins ................................................................................................................... 75
Table 53: DDR3-1866 Speed Bins ................................................................................................................... 76
Table 54: DDR3-2133 Speed Bins ................................................................................................................... 77
Table 55: Electrical Characteristics and AC Operating Conditions .................................................................... 78
Table 56: Electrical Characteristics and AC Operating Conditions for Speed Extensions .................................... 88
Table 57: Command and Address Setup and Hold Values Referenced AC/DC-Based ...................................... 98
Table 58: Derating Values for tIS/tIH AC175/DC100-Based ............................................................................ 99
Table 59: Derating Values for tIS/tIH AC150/DC100-Based ............................................................................ 99
Table 60: Derating Values for tIS/tIH AC135/DC100-Based ........................................................................... 100
Table 61: Derating Values for tIS/tIH AC125/DC100-Based ........................................................................... 100
Table 62: Minimum Required Time tVAC Above VIH(AC) or Below VIL(AC)for Valid Transition .............................. 101
Table 63: DDR3 Data Setup and Hold Values at 1 V/ns (DQS, DQS# at 2 V/ns) AC/DC-Based ......................... 106
Table 64: Derating Values for tDS/tDH AC175/DC100-Based ........................................................................ 107
Table 65: Derating Values for tDS/tDH AC150/DC100-Based ........................................................................ 107
Table 66: Derating Values for tDS/tDH AC135/DC100-Based at 1V/ns ........................................................... 108
Table 67: Derating Values for tDS/tDH AC135/DC100-Based at 2V/ns ........................................................... 109
Table 68: Required Minimum Time tVAC Above VIH(AC) (Below VIL(AC)) for Valid DQ Transition ......................... 110
Table 69: Truth Table Command ................................................................................................................. 115
Table 70: Truth Table CKE .......................................................................................................................... 117
Table 71: READ Command Summary ............................................................................................................ 119
Table 72: WRITE Command Summary .......................................................................................................... 119
Table 73: READ Electrical Characteristics, DLL Disable Mode ......................................................................... 125
Table 74: Write Leveling Matrix ..................................................................................................................... 129
Table 75: Burst Order .................................................................................................................................... 138
Table 76: MPR Functional Description of MR3 Bits ........................................................................................ 147
Table 77: MPR Readouts and Burst Order Bit Mapping ................................................................................... 148
Table 78: Self Refresh Temperature and Auto Self Refresh Description ............................................................ 181
Table 79: Self Refresh Mode Summary ........................................................................................................... 181
Table 80: Command to Power-Down Entry Parameters .................................................................................. 182
Table 81: Power-Down Modes ....................................................................................................................... 183
Table 82: Truth Table ODT (Nominal) ......................................................................................................... 193
Table 83: ODT Parameters ............................................................................................................................ 193
Table 84: Write Leveling with Dynamic ODT Special Case .............................................................................. 194
Table 85: Dynamic ODT Specific Parameters ................................................................................................. 195
Table 86: Mode Registers for RTT,nom ............................................................................................................. 195
Table 87: Mode Registers for RTT(WR) ............................................................................................................. 196
Table 88: Timing Diagrams for Dynamic ODT ................................................................................................ 196
Table 89: Synchronous ODT Parameters ........................................................................................................ 201
Table 90: Asynchronous ODT Timing Parameters for All Speed Bins ............................................................... 206
Table 91: ODT Parameters for Power-Down (DLL Off ) Entry and Exit Transition Period ................................... 208

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State Diagram

Figure 2: Simplified State Diagram

Power    Power     Reset                    Initial-               MRS, MPR,                                                                  CKE L
applied   on    procedure                   ization                   write
                                                                                                                               Self
                                              ZQCL                   leveling                               SRE              refresh
                                                                                                   SRX
                                                                    MRS                                                    Refreshing
                                                                                                       REF
From any        RESET                                   ZQCL/ZQCS
state
                                            ZQ
                                                                   Idle
                                     calibration

                                            Active                                           PDE   Precharge
                                            power-                      ACT                          power-
                                            down                                                      down
                                                                                              PDX
                                                                                                                    CKE L
                                                                   Activating

                                                        PDX

                                     CKE L              PDE

                                                                   Bank
                                                                   active

                                     WRITE              WRITE                              READ                     READ

                                               Writing         WRITE AP      READ AP               Reading
                                                                    WRITE  READ

                                            WRITE AP           WRITE AP READ AP                    READ AP

                                            Writing                PRE, PREA                       Reading

                                                        PRE, PREA             PRE, PREA

    ACT = ACTIVATE                                                            Precharging                                          Automatic
    MPR = Multipurpose register                                                                                                    sequence
    MRS = Mode register set                 PREA = PRECHARGE ALL
    PDE = Power-down entry                  READ = RD, RDS4, RDS8                                                                  Command
    PDX = Power-down exit                   READ AP = RDAP, RDAPS4, RDAPS8                                                         sequence
    PRE = PRECHARGE                         REF = REFRESH
                                            RESET = START RESET PROCEDURE                          SRX = Self refresh exit
PDF: 09005aef8417277b                       SRE = Self refresh entry                               WRITE = WR, WRS4, WRS8
4Gb_DDR3_SDRAM.pdf - Rev. M 4/13 EN                                                                WRITE AP = WRAP, WRAPS4, WRAPS8
                                                                                                   ZQCL = ZQ LONG CALIBRATION
                                                                                                   ZQCS = ZQ SHORT CALIBRATION

                                                               11          Micron Technology, Inc. reserves the right to change products or specifications without notice.
                                                                                                                                         2009 Micron Technology, Inc. All rights reserved.
                                         4Gb: x4, x8, x16 DDR3 SDRAM
                                                    Functional Description

Functional Description

                                    DDR3 SDRAM uses a double data rate architecture to achieve high-speed operation.
                                    The double data rate architecture is an 8n-prefetch architecture with an interface de-
                                    signed to transfer two data words per clock cycle at the I/O pins. A single read or write
                                    operation for the DDR3 SDRAM effectively consists of a single 8n-bit-wide, four-clock-
                                    cycle data transfer at the internal DRAM core and eight corresponding n-bit-wide, one-
                                    half-clock-cycle data transfers at the I/O pins.

                                    The differential data strobe (DQS, DQS#) is transmitted externally, along with data, for
                                    use in data capture at the DDR3 SDRAM input receiver. DQS is center-aligned with data
                                    for WRITEs. The read data is transmitted by the DDR3 SDRAM and edge-aligned to the
                                    data strobes.

                                    The DDR3 SDRAM operates from a differential clock (CK and CK#). The crossing of CK
                                    going HIGH and CK# going LOW is referred to as the positive edge of CK. Control, com-
                                    mand, and address signals are registered at every positive edge of CK. Input data is reg-
                                    istered on the first rising edge of DQS after the WRITE preamble, and output data is ref-
                                    erenced on the first rising edge of DQS after the READ preamble.

                                    Read and write accesses to the DDR3 SDRAM are burst-oriented. Accesses start at a se-
                                    lected location and continue for a programmed number of locations in a programmed
                                    sequence. Accesses begin with the registration of an ACTIVATE command, which is then
                                    followed by a READ or WRITE command. The address bits registered coincident with
                                    the ACTIVATE command are used to select the bank and row to be accessed. The ad-
                                    dress bits registered coincident with the READ or WRITE commands are used to select
                                    the bank and the starting column location for the burst access.

                                    The device uses a READ and WRITE BL8 and BC4. An auto precharge function may be
                                    enabled to provide a self-timed row precharge that is initiated at the end of the burst
                                    access.

                                    As with standard DDR SDRAM, the pipelined, multibank architecture of DDR3 SDRAM
                                    allows for concurrent operation, thereby providing high bandwidth by hiding row pre-
                                    charge and activation time.

                                    A self refresh mode is provided, along with a power-saving, power-down mode.

Industrial Temperature

                                    The industrial temperature (IT) device requires that the case temperature not exceed
                                    40C or 95C. JEDEC specifications require the refresh rate to double when TC exceeds
                                    85C; this also requires use of the high-temperature self refresh option. Additionally,
                                    ODT resistance and the input/output impedance must be derated when TC is < 0C or
                                    >95C.

General Notes

                                     The functionality and the timing specifications discussed in this data sheet are for the
                                       DLL enable mode of operation (normal operation).

                                     Throughout this data sheet, various figures and text refer to DQs as "DQ." DQ is to be
                                       interpreted as any and all DQ collectively, unless specifically stated otherwise.

                                     The terms "DQS" and "CK" found throughout this data sheet are to be interpreted as
                                       DQS, DQS# and CK, CK# respectively, unless specifically stated otherwise.

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                                                                                          4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                     Functional Description

                                     Complete functionality may be described throughout the document; any page or dia-
                                       gram may have been simplified to convey a topic and may not be inclusive of all re-
                                       quirements.

                                     Any specific requirement takes precedence over a general statement.
                                     Any functionality not specifically stated is considered undefined, illegal, and not sup-

                                       ported, and can result in unknown operation.
                                     Row addressing is denoted as A[n:0]. For example, 1Gb: n = 12 (x16); 1Gb: n = 13 (x4,

                                       x8); 2Gb: n = 13 (x16) and 2Gb: n = 14 (x4, x8); 4Gb: n = 14 (x16); and 4Gb: n = 15 (x4,
                                       x8).
                                     Dynamic ODT has a special use case: when DDR3 devices are architected for use in a
                                       single rank memory array, the ODT ball can be wired HIGH rather than routed. Refer
                                       to the Dynamic ODT Special Use Case section.
                                     A x16 device's DQ bus is comprised of two bytes. If only one of the bytes needs to be
                                       used, use the lower byte for data transfers and terminate the upper byte as noted:

                                        Connect UDQS to ground via 1k* resistor.
                                        Connect UDQS# to VDD via 1k* resistor.
                                        Connect UDM to VDD via 1k* resistor.
                                        Connect DQ[15:8] individually to either VSS, VDD, or VREF via 1k resistors,* or float

                                          DQ[15:8].

                                          *If ODT is used, 1k resistor should be changed to 4x that of the selected ODT.

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                                                                                        Functional Block Diagrams

Functional Block Diagrams

                                    DDR3 SDRAM is a high-speed, CMOS dynamic random access memory. It is internally
                                    configured as an 8-bank DRAM.

Figure 3: 1 Gig x 4 Functional Block Diagram

             ODT                                                                                                                                                                               ODT
                                                                                                                                                                                              control
         ZQ
RZQ RESET#                                                                                            ZQ CAL                    To pull-up/pull-down
                                                                                                                                        networks
              CKE
    VSSQ A12                                      ZQCL, ZQCS

        CK, CK#                        Control            BC4 (burst chop)                                                                                                                                             VDDQ/2
               CS#                       logic            OTF
                        Command                                                                                                                   Bank 7           Columns 0, 1, and 2                                 RTT,nom RTT(WR)
            RAS#           decodeMode registers                                                                                                Bank 6
            CAS#                              19                                                                        Bank 7              Bank 5                                                   CK, CK#      sw1            sw2
             WE#                                                                                                                         Bank 4                                                        DLL
                                                                                                                     Bank 6          Bank 3
                                                  Refresh                                                         Bank 5          Bank 2                                                              READ                                (1 . . . 4)
                                                  counter 16                                                   Bank 4           Bank 1                                                               drivers                                               DQ[3:0]
                                                                                                           Bank 3
                                                                                                        Bank 2
                                                                                                      Bank 1

                                                                                                                                                                   READ

                                                              Row-          16                        Bank 0                     Bank 0                        32  FIFO                 4                           DQ[3:0]
                                                                                                        row-                    memory                                                                            DQS, DQS#
                                                              address                                                                                              and
                                                                                                      address                     array
                                                              MUX                                       latch    65,536  (65,536 x 256 x 32)                       data
                                                                                                         and
                                                                                                                                                                   MUX
                                                                                                      decoder
                                                  16

                                                                                                                                Sense amplifiers                                                                       VDDQ/2
                                                                                                                                        8,192
                                                                                                                                                          32                                           BC4             RTT,nom RTT(WR)

                                                                                                                                                          BC4                                                     sw1            sw2
                                                                                                                                                          OTF

                                                                           3                                                       I/O gating             DM
                                                                                                                                DM mask logic
                                                                                              Bank                                                                                                                                        (1, 2)  DQS, DQS#
                                                                                             control                                   256                                                                                                          DM
A[15:0]             19  Address                                                                                                       (x32)
BA[2:0]                 register                                                              logic
                                                          3
                                                                                                                                                                                                                       VDDQ/2

                                                                                                                                                                                              WRITE

                                                                                                                                                               32  Data                 4     drivers                   RTT,nom  RTT(WR)
                                                                                                                                                                                                                  sw1             sw2
                                                                                                                                                                   interface            Data  and
                                                                                                                                                                                              input
                                                                                                                                Column
                                                                                                                                decoder                                                       logic

                                                                            Column-                           8

                                                      11                    address

                                                                            counter/                          3
                                                                              latch                                      Columns 0, 1, and 2

                                                                                                                                                                   CK, CK#                         Column 2
                                                                                                                                                                                               (select upper or
                                                                                                                                                                                           lower nibble for BC4)

PDF: 09005aef8417277b                                                                                                                         14              Micron Technology, Inc. reserves the right to change products or specifications without notice.
4Gb_DDR3_SDRAM.pdf - Rev. M 4/13 EN                                                                                                                                                                                         2009 Micron Technology, Inc. All rights reserved.
                                                                                                                                                 4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                                                      Functional Block Diagrams

Figure 4: 512 Meg x 8 Functional Block Diagram

              ODT                                                                                                                                                            ODT
                                                                                                                                                                            control
        ZQ
RZQ RESET#                                                                              ZQ CAL             To ODT/output drivers

               CKE                   Control      ZQCL, ZQCS
    VSSQ A12                           logic
                        Command                              BC4 (burst chop)                              Bank 7                    Bank 7      Columns 0, 1, and 2                                                             VDDQ/2
         CK, CK#           decodeMode registers              OTF                                                                  Bank 6                                                                                         RTT,nom RTT(WR)
               CS#                            19                                                        Bank 6                 Bank 5
                                                                                                     Bank 5                 Bank 4                                                 CK, CK#                                  sw1          sw2
             RAS#                                                                                 Bank 4                Bank 3                                                        DLL
             CAS#                                                                             Bank 3                 Bank 2
              WE#                                                                          Bank 2                  Bank 1                                                           Read
                                                                                         Bank 1                                                                                    drivers
                                                  Refresh                                                                                                                                                                                DQ8       (1 . . . 8)
                                                  counter    16                                                                                  READ                                                                                                              TDQS#
                                                                                                                                                                                                                                                                    DQ[7:0]
                                                                    Row-       16        Bank 0                    Bank 0                    64  FIFO                 8                                                     DQ[7:0]
                                                                                           row-                   Memory
                                                                 address                                                                         and
                                                                                         address                    array
                                                                    MUX                    latch   65,536  (65,536 x 128 x 64)                   data
                                                                                            and
                                                                                                                                                 MUX                                                                        DQS, DQS#
                                                                                         decoder
                                                  16

                                                                                                                   Sense amplifiers                                                                                              VDDQ/2
                                                                                                                           8,192
                                                                                                                                             64                                                                                  RTT,nom RTT(WR)
                                                                                                                                                                                                                       BC4
                                                                                                                                                                                                                            sw1               sw2
                                                                                                                                              BC4

                                                                                                                                              OTF

                                                                 3                                                    I/O gating
                                                                                                                   DM mask logic
                                                                               Bank                                                                                                                                                                (1, 2)  DQS/DQS#
                                                                                                                          (128
A[15:0]             19  Address                                                control                                    x64)                                                                                                                             DM/TDQS
BA[2:0]                                                                                                                                                                                                                                                    (shared pin)
                        register                                               logic

                                                          3                                                                                                                                                                      VDDQ/2
                                                                                                                                                                                                                                 RTT,nom RTT(WR)
                                                                                                                                                                            Write

                                                                                                                                             64  Data                 8     drivers

                                                                                                                                                 interface                  and

                                                                                                                   Column                                             Data  input
                                                                                                                   decoder
                                                                                                                                                                            logic                                           sw1               sw2

                                                                               Column-          7

                                                      10                       address

                                                                               counter/         3
                                                                                 latch                     Columns 0, 1, and 2

                                                                                                                                                 CK, CK#                      Column 2
                                                                                                                                                                          (select upper or
                                                                                                                                                                      lower nibble for BC4)

PDF: 09005aef8417277b                                                                                                           15           Micron Technology, Inc. reserves the right to change products or specifications without notice.
4Gb_DDR3_SDRAM.pdf - Rev. M 4/13 EN                                                                                                                                                                        2009 Micron Technology, Inc. All rights reserved.
                                                                                                                                                                    4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                                                                         Functional Block Diagrams

Figure 5: 256 Meg x 16 Functional Block Diagram

              ODT                                                                                                                                                                            ODT
                                                                                                                                                                                            control
         ZQ
RZQ RESET#                                                                                            ZQ CAL             To ODT/output drivers

               CKE                    Control     ZQCL, ZQCS
    VSSQ A12                            logic
                                                                                                                                                                                                                    VDDQ/2
         CK, CK#                 Mode registers
               CS#      Command               18          BC4 (burst chop)                                                                        Bank 7            Column 0, 1, and 2                              RTT,nom RTT(WR)
                           decode                         OTF                                                                                  Bank 6
             RAS#                                                                                                       Bank 7              Bank 5                                                 CK, CK#     sw1          sw2
             CAS#                                                                                                                        Bank 4                                                      DLL
              WE#                                                                                                    Bank 6          Bank 3
                                                                                                                  Bank 5          Bank 2                                                            READ
                                                                                                               Bank 4           Bank 1                                                             drivers                                 (1 . . . 16)
                                                                                                           Bank 3
                                                  Refresh                                               Bank 2
                                                  counter                                             Bank 1

                                                           13                                                                                                       READ

                                                               Row-         15                        Bank 0                      Bank 0                       128  FIFO                16                     DQ[15:0]
                                                                                                        row-                     memory                                                                          LDQS, LDQS#, UDQS, UDQS#
                                                               address                                                                                              and
                                                                                                      address                      array
                                                               MUX                                      latch    32,768  (32,768 x 128 x 128)                       data                                                                                 DQ[15:0]
                                                                                                         and
                                                                                                                                                                    MUX
                                                                                                      decoder
                                                  15

                                                                                                                                Sense amplifiers                                                                    VDDQ/2
                                                                                                                                       16,384
                                                                                                                                                          128                                        BC4            RTT,nom RTT(WR)

                                                                                                                                                          BC4                                                  sw1          sw2
                                                                                                                                                          OTF
                                                                                                                                                                                                                                                         LDQS, LDQS#
                                                                           3                                                       I/O gating                                                                                        (1 . . . 4)         UDQS, UDQS#
                                                                                                                                DM mask logic
A[14:0]             18  Address                                                               Bank
BA[2:0]                 register                                                             control                                   (128
                                                                                                                                      x128)
                                                                                              logic                                                                                                                 VDDQ/2
                                                          3

                                                                                                                                                               128                          WRITE

                                                                                                                                                                    Data                16  drivers                 RTT,nom RTT(WR)

                                                                                                                                                                    interface                and
                                                                                                                                                                                            input
                                                                                                                                Column                                         Data                            sw1          sw2
                                                                                                                                decoder
                                                                                                                                                                                            logic

                                                                            Column-                           7                                                                                                                                          LDM/UDM

                                                      10                    address                                                                                                                                                  (1, 2)

                                                                            counter/                          3
                                                                              latch                                      Columns 0, 1, and 2

                                                                                                                                                                    CK, CK#                     Column 2
                                                                                                                                                                                            (select upper or
                                                                                                                                                                                        lower nibble for BC4)

PDF: 09005aef8417277b                                                                                                                         16               Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                                      Ball Assignments and Descriptions

Ball Assignments and Descriptions

Figure 6: 78-Ball FBGA x4, x8 (Top View)

                                             123456789

                                     A

                                             VSS  VDD  NC             NF, NF/TDQS# VSS  VDD

                                     B

                                             VSS  VSSQ DQ0            DM, DM/TDQS VSSQ VDDQ

                                     C

                                             VDDQ DQ2 DQS             DQ1 DQ3 VSSQ

                                     D

                                             VSSQ NF, DQ6 DQS#        VDD  VSS          VSSQ

                                     E

                                             VREFDQ VDDQ NF, DQ4      NF, DQ7 NF, DQ5 VDDQ

                                     F

                                             NC   VSS RAS#            CK   VSS          NC

                                     G

                                             ODT VDD CAS#             CK#  VDD CKE

                                     H

                                             NC   CS# WE#             A10/AP ZQ         NC

                                     J

                                             VSS  BA0  BA2            A15 VREFCA VSS

                                     K

                                             VDD  A3   A0             A12/BC# BA1 VDD

                                     L

                                             VSS  A5   A2             A1   A4           VSS

                                     M

                                             VDD  A7   A9             A11  A6           VDD

                                     N

                                             VSS RESET# A13           A14  A8           VSS

                                     Notes:  1. Ball descriptions listed in Table 3 (page 19) are listed as "x4, x8" if unique; otherwise,
                                                 x4 and x8 are the same.

                                             2. A comma separates the configuration; a slash defines a selectable function.
                                                 Example D7 = NF, NF/TDQS#. NF applies to the x4 configuration only. NF/TDQS# applies
                                                 to the x8 configuration only--selectable between NF or TDQS# via MRS (symbols are de-
                                                 fined in Table 3).

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                                                                           Ball Assignments and Descriptions

Figure 7: 96-Ball FBGA x16 (Top View)

                                    123456789

                                     A                                  DQ12 VDDQ  VSS

                                                   VDDQ DQ13 DQ15

                                     B

                                        VSSQ  VDD   VSS                 UDQS# DQ14 VSSQ

                                     C                                  UDQS DQ10 VDDQ

                                                   VDDQ DQ11 DQ9

                                     D                                  DQ8 VSSQ   VDD

                                                    VSSQ VDDQ UDM

                                     E

                                        VSS   VSSQ  DQ0                 LDM VSSQ VDDQ

                                     F                                  DQ1 DQ3 VSSQ

                                                   VDDQ DQ2 LDQS

                                     G                                  VDD  VSS   VSSQ

                                                    VSSQ DQ6 LDQS#

                                     H                                  DQ7 DQ5 VDDQ

                                                  VREFDQ VDDQ DQ4

                                     J

                                        NC    VSS RAS#                  CK   VSS   NC

                                     K                                  CK# VDD CKE

                                                    ODT VDD CAS#

                                     L                                  A10/AP ZQ  NC

                                                     NC CS# WE#

                                     M

                                        VSS   BA0 BA2                   NC VREFCA VSS

                                     N

                                        VDD   A3    A0                  A12/BC# BA1 VDD

                                     P

                                        VSS   A5    A2                  A1   A4    VSS

                                     R

                                        VDD   A7    A9                  A11  A6    VDD

                                     T

                                        VSS RESET# A13                  A14  A8    VSS

                                     Notes: 1. Ball descriptions listed in Table 4 (page 21) are listed as "x4, x8" if unique; otherwise,
                                                      x4 and x8 are the same.

                                                 2. A comma separates the configuration; a slash defines a selectable function.

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                                                      Ball Assignments and Descriptions

                                            Example D7 = NF, NF/TDQS#. NF applies to the x4 configuration only. NF/TDQS# applies
                                            to the x8 configuration only--selectable between NF or TDQS# via MRS (symbols are de-
                                            fined in Table 3).

Table 3: 78-Ball FBGA x4, x8 Ball Descriptions

       Symbol                        Type                                                      Description
A[15:13], A12/BC#,                   Input
A11, A10/AP, A[9:0]                         Address inputs: Provide the row address for ACTIVATE commands, and the column
                                     Input  address and auto precharge bit (A10) for READ/WRITE commands, to select one
        BA[2:0]                      Input  location out of the memory array in the respective bank. A10 sampled during a
        CK, CK#                      Input  PRECHARGE command determines whether the PRECHARGE applies to one bank
                                            (A10 LOW, bank selected by BA[2:0]) or all banks (A10 HIGH). The address inputs also
          CKE                        Input  provide the op-code during a LOAD MODE command. Address inputs are referenced
                                     Input  to VREFCA. A12/BC#: When enabled in the mode register (MR), A12 is sampled during
           CS#                       Input  READ and WRITE commands to determine whether burst chop (on-the-fly) will be
           DM                        Input  performed (HIGH = BL8 or no burst chop, LOW = BC4). See Table 69 (page 115).
          ODT
RAS#, CAS#, WE#                            Bank address inputs: BA[2:0] define the bank to which an ACTIVATE, READ,
                                            WRITE, or PRECHARGE command is being applied. BA[2:0] define which mode
                                            register (MR0, MR1, MR2, or MR3) is loaded during the LOAD MODE command.
                                            BA[2:0] are referenced to VREFCA.

                                            Clock: CK and CK# are differential clock inputs. All control and address input signals
                                            are sampled on the crossing of the positive edge of CK and the negative edge of
                                            CK#. Output data strobe (DQS, DQS#) is referenced to the crossings of CK and CK#.

                                            Clock enable: CKE enables (registered HIGH) and disables (registered LOW)
                                            internal circuitry and clocks on the DRAM. The specific circuitry that is enabled/
                                            disabled is dependent upon the DDR3 SDRAM configuration and operating mode.
                                            Taking CKE LOW provides PRECHARGE POWER-DOWN and SELF REFRESH operations
                                            (all banks idle), or active power-down (row active in any bank). CKE is synchronous
                                            for power-down entry and exit and for self refresh entry. CKE is asynchronous for
                                            self refresh exit. Input buffers (excluding CK, CK#, CKE, RESET#, and ODT) are
                                            disabled during POWER-DOWN. Input buffers (excluding CKE and RESET#) are disa-
                                            bled during SELF REFRESH. CKE is referenced to VREFCA.

                                            Chip select: CS# enables (registered LOW) and disables (registered HIGH) the
                                            command decoder. All commands are masked when CS# is registered HIGH. CS#
                                            provides for external rank selection on systems with multiple ranks. CS# is considered
                                            part of the command code. CS# is referenced to VREFCA.

                                            Input data mask: DM is an input mask signal for write data. Input data is masked
                                            when DM is sampled HIGH along with the input data during a write access.
                                            Although the DM ball is input-only, the DM loading is designed to match that of the
                                            DQ and DQS balls. DM is referenced to VREFDQ. DM has an optional use as TDQS on
                                            the x8.

                                            On-die termination: ODT enables (registered HIGH) and disables (registered LOW)
                                            termination resistance internal to the DDR3 SDRAM. When enabled in normal
                                            operation, ODT is only applied to each of the following balls: DQ[7:0], DQS, DQS#,
                                            and DM for the x8; DQ[3:0], DQS, DQS#, and DM for the x4. The ODT input is
                                            ignored if disabled via the LOAD MODE command. ODT is referenced to VREFCA.

                                            Command inputs: RAS#, CAS#, and WE# (along with CS#) define the command
                                            being entered and are referenced to VREFCA.

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                                                    Ball Assignments and Descriptions

Table 3: 78-Ball FBGA x4, x8 Ball Descriptions (Continued)

   Symbol                               Type                                                       Description
    RESET#                              Input
                                                Reset: RESET# is an active LOW CMOS input referenced to VSS. The RESET# input re-
    DQ[3:0]                               I/O   ceiver is a CMOS input defined as a rail-to-rail signal with DC HIGH  0.8 VDD and
    DQ[7:0]                               I/O   DC LOW  0.2 VDDQ. RESET# assertion and desertion are asynchronous.
DQS, DQS#                                I/O   Data input/output: Bidirectional data bus for the x4 configuration. DQ[3:0] are
TDQS, TDQS#                           Output    referenced to VREFDQ.
                                                Data input/output: Bidirectional data bus for the x8 configuration. DQ[7:0] are
      VDD                              Supply   referenced to VREFDQ.
     VDDQ                              Supply   Data strobe: Output with read data. Edge-aligned with read data. Input with write
     VREFCA                            Supply   data. Center-aligned to write data.
    VREFDQ                             Supply
       VSS                             Supply   Termination data strobe: Applies to the x8 configuration only. When TDQS is
      VSSQ                             Supply   enabled, DM is disabled, and the TDQS and TDQS# balls provide termination
                                     Reference  resistance.
       ZQ
       NC                                      Power supply: 1.5V 0.075V.
       NF                                 
                                                DQ power supply: 1.5V 0.075V. Isolated on the device for improved noise immuni-
                                                ty.

                                                Reference voltage for control, command, and address: VREFCA must be
                                                maintained at all times (including self refresh) for proper device operation.

                                                Reference voltage for data: VREFDQ must be maintained at all times (excluding self
                                                refresh) for proper device operation.

                                                Ground.

                                                DQ ground: Isolated on the device for improved noise immunity.

                                                External reference ball for output drive calibration: This ball is tied to an
                                                external 240 resistor (RZQ), which is tied to VSSQ.
                                                No connect: These balls should be left unconnected (the ball has no connection to
                                                the DRAM or to other balls).

                                                No function: When configured as a x4 device, these balls are NF. When configured
                                                as a x8 device, these balls are defined as TDQS#, DQ[7:4].

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                                                          4Gb: x4, x8, x16 DDR3 SDRAM
                                                   Ball Assignments and Descriptions

Table 4: 96-Ball FBGA x16 Ball Descriptions

       Symbol                        Type                                                      Description
A[14:13], A12/BC#,                   Input
A11, A10/AP, A[9:0]                         Address inputs: Provide the row address for ACTIVATE commands, and the column
                                     Input  address and auto precharge bit (A10) for READ/WRITE commands, to select one
        BA[2:0]                      Input  location out of the memory array in the respective bank. A10 sampled during a
        CK, CK#                      Input  PRECHARGE command determines whether the PRECHARGE applies to one bank
                                            (A10 LOW, bank selected by BA[2:0]) or all banks (A10 HIGH). The address inputs also
          CKE                        Input  provide the op-code during a LOAD MODE command. Address inputs are referenced
                                     Input  to VREFCA. A12/BC#: When enabled in the mode register (MR), A12 is sampled during
           CS#                       Input  READ and WRITE commands to determine whether burst chop (on-the-fly) will be
          LDM                               performed (HIGH = BL8 or no burst chop, LOW = BC4). See Table 69 (page 115).
          ODT                        Input
                                     Input  Bank address inputs: BA[2:0] define the bank to which an ACTIVATE, READ,
RAS#, CAS#, WE#                            WRITE, or PRECHARGE command is being applied. BA[2:0] define which mode
        RESET#                              register (MR0, MR1, MR2, or MR3) is loaded during the LOAD MODE command.
                                            BA[2:0] are referenced to VREFCA.

                                            Clock: CK and CK# are differential clock inputs. All control and address input signals
                                            are sampled on the crossing of the positive edge of CK and the negative edge of
                                            CK#. Output data strobe (DQS, DQS#) is referenced to the crossings of CK and CK#.

                                            Clock enable: CKE enables (registered HIGH) and disables (registered LOW) internal
                                            circuitry and clocks on the DRAM. The specific circuitry that is enabled/disabled is de-
                                            pendent upon the DDR3 SDRAM configuration and operating mode. Taking CKE
                                            LOW provides PRECHARGE POWER-DOWN and SELF REFRESH operations (all banks
                                            idle),or active power-down (row active in any bank). CKE is synchronous for power-
                                            down entry and exit and for self refresh entry. CKE is asynchronous for self refresh
                                            exit. Input buffers (excluding CK, CK#, CKE, RESET#, and ODT) are disabled during
                                            POWER-DOWN. Input buffers (excluding CKE and RESET#) are disabled during SELF
                                            REFRESH. CKE is referenced to VREFCA.

                                            Chip select: CS# enables (registered LOW) and disables (registered HIGH) the
                                            command decoder. All commands are masked when CS# is registered HIGH. CS# pro-
                                            vides for external rank selection on systems with multiple ranks. CS# is considered
                                            part of the command code. CS# is referenced to VREFCA.

                                            Input data mask: LDM is a lower-byte, input mask signal for write data. Lower-byte
                                            input data is masked when LDM is sampled HIGH along with the input data during a
                                            write access. Although the LDM ball is input-only, the LDM loading is
                                            designed to match that of the DQ and DQS balls. LDM is referenced to VREFDQ.

                                            On-die termination: ODT enables (registered HIGH) and disables (registered LOW)
                                            termination resistance internal to the DDR3 SDRAM. When enabled in normal
                                            operation, ODT is only applied to each of the following balls: DQ[15:0], LDQS,
                                            LDQS#, UDQS, UDQS#, LDM, and UDM for the x16; DQ0[7:0], DQS, DQS#, DM/TDQS,
                                            and NF/TDQS# (when TDQS is enabled) for the x8; DQ[3:0], DQS, DQS#, and DM for
                                            the x4. The ODT input is ignored if disabled via the LOAD MODE command. ODT is
                                            referenced to VREFCA.

                                            Command inputs: RAS#, CAS#, and WE# (along with CS#) define the command
                                            being entered and are referenced to VREFCA.

                                            Reset: RESET# is an active LOW CMOS input referenced to VSS. The RESET# input re-
                                            ceiver is a CMOS input defined as a rail-to-rail signal with DC HIGH  0.8 VDD and
                                            DC LOW  0.2 VDDQ. RESET# assertion and desertion are asynchronous.

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                                                           Ball Assignments and Descriptions

Table 4: 96-Ball FBGA x16 Ball Descriptions (Continued)

    Symbol                              Type                                                       Description
      UDM                               Input
                                                Input data mask: UDM is an upper-byte, input mask signal for write data. Upper-
    DQ[7:0]                               I/O   byte input data is masked when UDM is sampled HIGH along with that input data
   DQ[15:8]                               I/O   during a WRITE access. Although the UDM ball is input-only, the UDM loading is
LDQS, LDQS#                               I/O   designed to match that of the DQ and DQS balls. UDM is referenced to VREFDQ.
UDQS, UDQS#                               I/O   Data input/output: Lower byte of bidirectional data bus for the x16 configuration.
                                       Supply   DQ[7:0] are referenced to VREFDQ.
       VDD                             Supply   Data input/output: Upper byte of bidirectional data bus for the x16 configuration.
      VDDQ                             Supply   DQ[15:8] are referenced to VREFDQ.
     VREFCA                            Supply   Lower byte data strobe: Output with read data. Edge-aligned with read data.
     VREFDQ                            Supply   Input with write data. Center-aligned to write data.
       VSS                             Supply
      VSSQ                           Reference  Upper byte data strobe: Output with read data. Edge-aligned with read data.
                                               Input with write data. DQS is center-aligned to write data.
       ZQ
       NC                                       Power supply: 1.5V 0.075V.

                                                DQ power supply: 1.5V 0.075V. Isolated on the device for improved noise immuni-
                                                ty.

                                                Reference voltage for control, command, and address: VREFCA must be
                                                maintained at all times (including self refresh) for proper device operation.

                                                Reference voltage for data: VREFDQ must be maintained at all times (excluding self
                                                refresh) for proper device operation.

                                                Ground.

                                                DQ ground: Isolated on the device for improved noise immunity.

                                                External reference ball for output drive calibration: This ball is tied to an
                                                external 240 resistor (RZQ), which is tied to VSSQ.
                                                No connect: These balls should be left unconnected (the ball has no connection to
                                                the DRAM or to other balls).

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                                                                                             Package Dimensions

Package Dimensions

Figure 8: 78-Ball FBGA x4, x8 (RA)

0.155

                                                               Seating plane

                                                            A                  0.12 A

                                          1.8 CTR
                                     Nonconductive

                                        overmold

               78X 0.45                                           Ball A1 ID                                Ball A1 ID
       Dimensions apply
       to solder balls post-         987           321  A
       reflow on 0.35 SMD                              B
       ball pads.                                       C
                                                        D
12 0.1                                                 E
           9.6 CTR                                      F
                                                        G
                      0.8 TYP                           H
                                                        J
                                                        K
                                                        L
                                                        M
                                                        N

                                          0.8 TYP                              1.1 0.1

                                          6.4 CTR                              0.25 MIN

                                                            10.5 0.1

                                     Notes: 1. All dimensions are in millimeters.
                                                 2. Solder ball material: SAC305 (96.5% Sn, 3% Ag, 0.5% Cu)

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                                                                                      4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                    Package Dimensions

Figure 9: 78-Ball FBGA x4, x8 (RH)

0.155

                                                                Seating plane

                                                         A      0.12 A

78X 0.45                                 1.8 CTR
Dimensions apply                     Nonconductive
to solder balls post-
reflow on 0.35 SMD                     overmold
ball pads.
                                                                     Ball A1 ID                              Ball A1 ID
                                                                     (covered by SR)
                                     987           32 1
                                                         A
10.5 0.1                                                B
              9.6 CTR                                    C
                                                         D
                                                         E
                                                         F
                                                         G
                                                         H
                                                         J
                                                         K
                                                         L
                                                         M
                                                         N

0.8 TYP

                                          0.8 TYP                       1.1 0.1
                                          6.4 CTR               0.25 MIN
                                           9 0.1

                                     Notes: 1. All dimensions are in millimeters.
                                                 2. Solder ball material: SAC305 (96.5% Sn, 3% Ag, 0.5% Cu)

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                                                                               4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                             Package Dimensions

Figure 10: 96-Ball FBGA x16 (RE)

                          0.155

                                                                               Seating plane

                                                            A                  0.12 A

                                          1.8 CTR
                                     Nonconductive

                                        overmold

       96X 0.45                                                   Ball A1 ID                                Ball A1 ID
       Dimensions apply
       to solder balls               987           321  A
       post-reflow on                                   B
       0.35 SMD ball pads                              C
                                                        D
14 0.1                                                 E
           12 CTR                                       F
                                                        G
                     0.8 TYP                            H
                                                        J
                                                        K
                                                        L
                                                        M
                                                        N
                                                        P
                                                        R
                                                        T

                                          0.8 TYP                              1.1 0.1

                                          6.4 CTR                              0.25 MIN

                                                           10 0.1

                                     Notes: 1. All dimensions are in millimeters.
                                                 2. Solder ball material: SAC305 (96.5% Sn, 3% Ag, 0.5% Cu)

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                                                                                4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                              Package Dimensions

Figure 11: 96-Ball FBGA x16 (HA)

0.155

                                                               Seating plane

                                         1.8 CTR        A      0.12 A
                                     Nonconductive

                                        overmold

   96X 0.45                                                   Ball A1 Index                                 Ball A1 Index
Dimensions                                                     (covered by SR)
apply to solder                      987           321
balls post-reflow                                       A
on 0.35 SMD                                            B
ball pads.                                              C
                                                        D
12 CTR                                                  E
       0.8 TYP                                          F
                                                        G
                                                        H

                                                                 14 0.1
                                                        J
                                                        K
                                                        L
                                                        M
                                                        N
                                                        P
                                                        R
                                                        T

                                          0.8 TYP                                   1.1 0.1
                                          6.4 CTR                               0.25 MIN
                                           9 0.1

                                     Notes: 1. All dimensions are in millimeters.
                                                 2. Solder ball material: SAC305 (96.5% Sn, 3% Ag, 0.5% Cu)

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                                                                            Electrical Specifications

Electrical Specifications

Absolute Ratings

                                             Stresses greater than those listed in Table 5 may cause permanent damage to the device.
                                             This is a stress rating only, and functional operation of the device at these or any other
                                             conditions outside those indicated in the operational sections of this specification is
                                             not implied. Exposure to absolute maximum rating conditions for extended periods
                                             may adversely affect reliability.

Table 5: Absolute Maximum Ratings

Symbol                                              Parameter      Min   Max    Unit  Notes
   VDD     VDD supply voltage relative to VSS                      0.4  1.975    V      1
  VDDQ     VDD supply voltage relative to VSSQ                     0.4  1.975    V
           Voltage on any pin relative to VSS                      0.4  1.975    V     2, 3
VIN, VOUT  Operating case temperature - Commercial                               C     2, 3
    TC     Operating case temperature - Industrial                   0     95    C     2, 3
           Operating case temperature - Automotive                 40     95    C
   TSTG    Storage temperature                                     40    105    C
                                                                   55    150

                                     Notes:  1. VDD and VDDQ must be within 300mV of each other at all times, and VREF must not be
                                                 greater than 0.6 VDDQ. When VDD and VDDQ are <500mV, VREF can be 300mV.

                                             2. MAX operating case temperature. TC is measured in the center of the package.

                                             3. Device functionality is not guaranteed if the DRAM device exceeds the maximum TC dur-
                                                 ing operation.

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                                                                             Electrical Specifications

Input/Output Capacitance

Table 6: DDR3 Input/Output Capacitance

Note 1 applies to the entire table

Capacitance                                  800  1066  1333  1600  1866  2133
Parameters
                   Symbol Min Max Min Max Min Max Min Max Min Max Min Max Unit Notes

CK and CK#         CCK                       0.8 1.6 0.8 1.6 0.8 1.4 0.8 1.4 0.8 1.3 0.8 1.3 pF
C: CK to CK#
Single-end I/O:    CDCK                      0 0.15 0 0.15 0 0.15 0 0.15 0 0.15 0 0.15 pF
DQ, DM
                   CIO                       1.5 3.0 1.5 2.7 1.5 2.5 1.5 2.3 1.5 2.2 1.5 2.1 pF         2

Differential I/O:  CIO                       1.5 3.0 1.5 2.7 1.5 2.5 1.5 2.3 1.5 2.2 1.5 2.1 pF 3

DQS, DQS#,

TDQS, TDQS#

C: DQS to          CDDQS                     0 0.2 0 0.2 0 0.15 0 0.15 0 0.15 0 0.15 pF                 3
DQS#, TDQS,
TDQS#

C: DQ to DQS       CDIO 0.5 0.3 0.5 0.3 0.5 0.3 0.5 0.3 0.5 0.3 0.5 0.3 pF                        4
Inputs (CTRL,
CMD, ADDR)                           CI      0.75 1.4 0.75 1.35 0.75 1.3 0.75 1.3 0.75 1.2 0.75 1.2 pF  5

C: CTRL to CK CDI_CTRL 0.5 0.3 0.5 0.3 0.4 0.2 0.4 0.2 0.4 0.2 0.4 0.2 pF                         6

C: CMD_ADDR CDI_CMD_ 0.5 0.5 0.5 0.5 0.4 0.4 0.4 0.4 0.4 0.4 0.4 0.4 pF                           7

to CK              ADDR

ZQ pin capaci-     CZQ                        3.0 3.0 3.0 3.0 3.0 3.0 pF
tance

Reset pin capaci- CRE                         3.0 3.0 3.0 3.0 3.0 3.0 pF
tance

                                     Notes:  1. VDD = 1.5V 0.075mV, VDDQ = VDD, VREF = VSS, f = 100 MHz, TC = 25C. VOUT(DC) = 0.5
                                                 VDDQ, VOUT = 0.1V (peak-to-peak).

                                             2. DM input is grouped with I/O pins, reflecting the fact that they are matched in loading.

                                             3. Includes TDQS, TDQS#. CDDQS is for DQS vs. DQS# and TDQS vs. TDQS# separately.
                                             4. CDIO = CIO(DQ) - 0.5 (CIO(DQS) + CIO(DQS#)).
                                             5. Excludes CK, CK#; CTRL = ODT, CS#, and CKE; CMD = RAS#, CAS#, and WE#; ADDR =

                                                 A[n:0], BA[2:0].

                                             6. CDI_CTRL = CI(CTRL) - 0.5 (CCK(CK) + CCK(CK#)).
                                             7. CDI_CMD_ADDR = CI(CMD_ADDR) - 0.5 (CCK(CK) + CCK(CK#)).

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                                                                     Thermal Characteristics

Thermal Characteristics

Table 7: Thermal Characteristics

Parameter/Condition                          78-ball "RA"     Value     Units  Symbol   Notes
Operating case temperature -                 96-ball "RE"    0 to +85     C       TC   1, 2, 3
Commercial                                   78-ball "RH"    0 to +95     C       TC  1, 2, 3, 4
Operating case temperature -                 96-ball "HA"  40 to +85     C       TC   1, 2, 3
Industrial                                   78-ball "RH"  40 to +95     C       TC  1, 2, 3, 4
Operating case temperature -                               40 to +85     C       TC   1, 2, 3
Automotive                                                 40 to +105    C       TC  1, 2, 3, 4

Junction-to-case (TOP) Die Rev D                                 2.4    C/W      JC        5
                                                                 2.4
Junction-to-case (TOP) Die Rev E                                 4.0    C/W      JC        5
                                                                 3.9
Junction-to-case (TOP) Die Rev J                                 4.3    C/W      JC        5

                                     Notes:  1. MAX operating case temperature. TC is measured in the center of the package.
                                             2. A thermal solution must be designed to ensure the DRAM device does not exceed the

                                                 maximum TC during operation.
                                             3. Device functionality is not guaranteed if the DRAM device exceeds the maximum TC dur-

                                                 ing operation.

                                             4. If TC exceeds 85C, the DRAM must be refreshed externally at 2x refresh, which is a 3.9s
                                                 interval refresh rate. The use of SRT or ASR (if available) must be enabled.

                                             5. The thermal resistance data is based off of a number of samples from multiple lots and
                                                 should be viewed as a typical number.

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Figure 12: Thermal Measurement Point                                       4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                     Thermal Characteristics
                                                        /
                                               /                         7FWHVWSRLQW

                                                                     :
                                                            :

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                                                                                   4Gb: x4, x8, x16 DDR3 SDRAM
                                     Electrical Specifications IDD Specifications and Conditions

Electrical Specifications IDD Specifications and Conditions

                                    Within the following IDD measurement tables, the following definitions and conditions
                                    are used, unless stated otherwise:

                                     LOW: VIN  VIL(AC)max; HIGH: VIN  VIH(AC)min.
                                     Midlevel: Inputs are VREF = VDD/2.
                                     RON set to RZQ/7 (34
                                     RTT,nom set to RZQ/6 (40
                                     RTT(WR) set to RZQ/2 (120
                                     QOFF is enabled in MR1.
                                     ODT is enabled in MR1 (RTT,nom) and MR2 (RTT(WR)).
                                     TDQS is disabled in MR1.
                                     External DQ/DQS/DM load resistor is 25 to VDDQ/2.
                                     Burst lengths are BL8 fixed.
                                     AL equals 0 (except in IDD7).
                                     IDD specifications are tested after the device is properly initialized.
                                     Input slew rate is specified by AC parametric test conditions.
                                     Optional ASR is disabled.
                                     Read burst type uses nibble sequential (MR0[3] = 0).
                                     Loop patterns must be executed at least once before current measurements begin.

Table 8: Timing Parameters Used for IDD Measurements Clock Units

                DDR3-800                      DDR3-1066      DDR3-1333      DDR3-1600 DDR3-1866 DDR3-2133

IDD             -25E -25                      -187E -187     -15E -15       -125E -125      -107   -093
Parameter
                5-5-5 6-6-6                   7-7-7 8-8-8    9-9-9 10-10-10 10-10-10 11-11-11 13-13-13 14-14-14 Unit

tCK (MIN) IDD                        2.5          1.875           1.5            1.25       1.071  0.938   ns

CL IDD          5                         6   7          8   9         10   10         11   13     14      CK
tRCD (MIN) IDD
tRC (MIN) IDD   5                         6   7          8   9         10   10         11   13     14      CK
tRAS (MIN) IDD
tRP (MIN)       20                        21  27         28  33        34   38         39   45     50      CK

                15                        15  20         20  24        24   28         28   32     36      CK

                5                         6   7          8   9         10   10         11   13     14      CK

tFAW x4, x8     16                        16  20         20  20        20   24         24   26     27      CK

      x16       20                        20  27         27  30        30   32         32   33     38      CK

tRRD  x4, x8    4                         4   4          4   4         4    5          5    5      6       CK
IDD   x16
                4                         4   6          6   5         5    6          6    6      7       CK

tRFC 1Gb        44                        44  59         59  74        74   88         88   103    118     CK

      2Gb       64                        64  86         86  107       107  128        128  150    172     CK

      4Gb       104 104                       139 139        174       174  208        208  243    279     CK

      8Gb       140 140                       187 187        234       234  280        280  328    375     CK

PDF: 09005aef8417277b                                             31        Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                     Electrical Specifications IDD Specifications and Conditions

Table 9: IDD0 Measurement Loop

CK, CK#
        CKE
              Sub-
                  Loop

                            Cycle
                                Number
                                                  Command

                                                                CS#
                                                                        RAS#
                                                                                CAS#
                                                                                        WE#
                                                                                                 ODT
                                                                                                         BA[2:0]
                                                                                                                 A[15:11]
                                                                                                                         A[10]
                                                                                                                                 A[9:7]
                                                                                                                                         A[6:3]
                                                                                                                                                 A[2:0]
                                                                                                                                                               Data

                                     0  ACT  00110000000                                                               
                                     1
                                     2  D    10000000000                                                               
                                     3
                                     4  D    10000000000                                                               

                                        D#   11110000000                                                               

                                        D#   11110000000                                                               

                                             Repeat cycles 1 through 4 until nRAS - 1; truncate if needed

                                nRAS    PRE  00100000000                                                               

                     0                       Repeat cycles 1 through 4 until nRC - 1; truncate if needed
                                 nRC
                                        ACT  001100000F0                                                               
                              nRC + 1
                              nRC + 2   D    100000000F0                                                               
                              nRC + 3
Toggling                      nRC + 4   D    100000000F0                                                               
        Static HIGH
                                        D#   111100000F0                                                               

                                        D#   111100000F0                                                               

                                        Repeat cycles nRC + 1 through nRC + 4 until nRC - 1 + nRAS -1; truncate if needed

                        nRC + nRAS      PRE  001000000F0                                                               

                                            Repeat cycles nRC + 1 through nRC + 4 until 2 RC - 1; truncate if needed

                     1  2 nRC              Repeat sub-loop 0, use BA[2:0] = 1

                     2  4 nRC              Repeat sub-loop 0, use BA[2:0] = 2

                     3  6 nRC              Repeat sub-loop 0, use BA[2:0] = 3

                     4  8 nRC              Repeat sub-loop 0, use BA[2:0] = 4

                     5 10 nRC              Repeat sub-loop 0, use BA[2:0] = 5

                     6 12 nRC              Repeat sub-loop 0, use BA[2:0] = 6

                     7 14 nRC              Repeat sub-loop 0, use BA[2:0] = 7

                                     Notes: 1. DQ, DQS, DQS# are midlevel.
                                                 2. DM is LOW.
                                                 3. Only selected bank (single) active.

PDF: 09005aef8417277b                        32                                          Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                     Electrical Specifications IDD Specifications and Conditions

Table 10: IDD1 Measurement Loop

CK, CK#
        CKE

                Sub-Loop
                            Cycle
                                Number
                                                  Command

                                                                CS#
                                                                        RAS#
                                                                                CAS#
                                                                                        WE#
                                                                                                 ODT
                                                                                                         BA[2:0]
                                                                                                                 A[15:11]
                                                                                                                         A[10]
                                                                                                                                 A[9:7]
                                                                                                                                         A[6:3]
                                                                                                                                                 A[2:0]
                                                                                                                                                               Data2

                                     0       ACT  00110000000                                                               
                                     1
                                     2       D    10000000000                                                               
                                     3
                                     4       D    10000000000                                                               

                                             D#   11110000000                                                               

                                             D#   11110000000                                                               

                                                  Repeat cycles 1 through 4 until nRCD - 1; truncate if needed

                        nRCD                 RD   0 1 0 1 0 0 0 0 0 0 0 00000000

                                                  Repeat cycles 1 through 4 until nRAS - 1; truncate if needed

                                nRAS         PRE  00100000000                                                               

                     0                            Repeat cycles 1 through 4 until nRC - 1; truncate if needed
                                 nRC
                                             ACT  001100000F0                                                               
                              nRC + 1
                              nRC + 2        D    100000000F0                                                               
                              nRC + 3
Toggling                      nRC + 4        D    100000000F0                                                               
        Static HIGH
                                             D#   111100000F0                                                               

                                             D#   111100000F0                                                               

                                             Repeat cycles nRC + 1 through nRC + 4 until nRC + nRCD - 1; truncate if needed

                        nRC + nRCD           RD   0 1 0 1 0 0 0 0 0 F 0 00110011

                                             Repeat cycles nRC + 1 through nRC + 4 until nRC + nRAS - 1; truncate if needed

                        nRC + nRAS           PRE  001000000F0                                                               

                                                 Repeat cycle nRC + 1 through nRC + 4 until 2 nRC - 1; truncate if needed

                     1  2 nRC                   Repeat sub-loop 0, use BA[2:0] = 1

                     2  4 nRC                   Repeat sub-loop 0, use BA[2:0] = 2

                     3  6 nRC                   Repeat sub-loop 0, use BA[2:0] = 3

                     4  8 nRC                   Repeat sub-loop 0, use BA[2:0] = 4

                     5 10 nRC                   Repeat sub-loop 0, use BA[2:0] = 5

                     6 12 nRC                   Repeat sub-loop 0, use BA[2:0] = 6

                     7 14 nRC                   Repeat sub-loop 0, use BA[2:0] = 7

                                     Notes:  1. DQ, DQS, DQS# are midlevel unless driven as required by the RD command.
                                             2. DM is LOW.
                                             3. Burst sequence is driven on each DQ signal by the RD command.
                                             4. Only selected bank (single) active.

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                                     Electrical Specifications IDD Specifications and Conditions

Table 11: IDD Measurement Conditions for Power-Down Currents

Name                                    IDD2P0 Precharge     IDD2P1 Precharge    IDD2Q Precharge   IDD3P Active
Timing pattern                            Power-Down           Power-Down                Quiet     Power-Down
CKE
External clock                       Current (Slow Exit)1  Current (Fast Exit)1  Standby Current       Current
tCK                                               N/A                  N/A                 N/A            N/A
tRC                                              LOW                  LOW                 HIGH           LOW
tRAS
tRCD                                          Toggling             Toggling            Toggling       Toggling
tRRD                                       tCK (MIN) IDD        tCK (MIN) IDD       tCK (MIN) IDD  tCK (MIN) IDD
tRC
CL                                                N/A                  N/A                 N/A            N/A
AL                                                N/A                  N/A                 N/A            N/A
CS#                                               N/A                  N/A                 N/A            N/A
Command inputs                                    N/A                  N/A                 N/A            N/A
Row/column addr                                   N/A                  N/A                 N/A            N/A
Bank addresses                                    N/A                  N/A                 N/A            N/A
DM                                                N/A                  N/A                 N/A            N/A
Data I/O                                        HIGH                  HIGH                HIGH           HIGH
Output buffer DQ, DQS                            LOW                  LOW                 LOW            LOW
ODT2                                             LOW                  LOW                 LOW            LOW
Burst length                                     LOW                  LOW                 LOW            LOW
Active banks                                     LOW                  LOW                 LOW            LOW
Idle banks                                    Midlevel             Midlevel            Midlevel       Midlevel
Special notes                                 Enabled               Enabled             Enabled        Enabled
                                            Enabled, off         Enabled, off        Enabled, off   Enabled, off

                                                   8                     8                   8              8
                                                None                  None                None             All
                                                                                                         None
                                                  All                   All                All            N/A
                                                  N/A                  N/A                 N/A

                                     Notes: 1. MR0[12] defines DLL on/off behavior during precharge power-down only; DLL on (fast
                                                      exit, MR0[12] = 1) and DLL off (slow exit, MR0[12] = 0).

                                                 2. "Enabled, off" means the MR bits are enabled, but the signal is LOW.

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                                     Electrical Specifications IDD Specifications and Conditions

Table 12: IDD2N and IDD3N Measurement Loop

CK, CK#
        CKE

                Sub-Loop
                            Cycle
                                Number
                                                  Command

                                                                CS#
                                                                        RAS#
                                                                                CAS#
                                                                                        WE#
                                                                                                 ODT
                                                                                                         BA[2:0]
                                                                                                                 A[15:11]
                                                                                                                         A[10]
                                                                                                                                 A[9:7]
                                                                                                                                         A[6:3]
                                                                                                                                                 A[2:0]
                                                                                                                                                               Data

                                     0       D   10000000000                                                

                                   1         D   10000000000                                                
                     0
                                             D#  111100000F0                                                
                                   2

                                     3       D#  111100000F0                                                

Toggling             1               47         Repeat sub-loop 0, use BA[2:0] = 1
        Static HIGH
                     2  811                     Repeat sub-loop 0, use BA[2:0] = 2

                     3  1215                    Repeat sub-loop 0, use BA[2:0] = 3

                     4  1619                    Repeat sub-loop 0, use BA[2:0] = 4

                     5  2023                    Repeat sub-loop 0, use BA[2:0] = 5

                     6  2427                    Repeat sub-loop 0, use BA[2:0] = 6

                     7  2831                    Repeat sub-loop 0, use BA[2:0] = 7

                                     Notes:  1. DQ, DQS, DQS# are midlevel.
                                             2. DM is LOW.
                                             3. All banks closed during IDD2N; all banks open during IDD3N.

Table 13: IDD2NT Measurement Loop

CK, CK#
        CKE

                Sub-Loop
                            Cycle
                                Number
                                                  Command

                                                                CS#
                                                                        RAS#
                                                                                CAS#
                                                                                        WE#
                                                                                                 ODT
                                                                                                         BA[2:0]
                                                                                                                 A[15:11]
                                                                                                                         A[10]
                                                                                                                                 A[9:7]
                                                                                                                                         A[6:3]
                                                                                                                                                 A[2:0]
                                                                                                                                                               Data

                                     0       D   10000000000                                                

                                   1         D   10000000000                                                
                     0
                                             D#  111100000F0                                                
                                   2

                                     3       D#  111100000F0                                                

Toggling             1               47         Repeat sub-loop 0, use BA[2:0] = 1; ODT = 0
        Static HIGH
                     2  811                     Repeat sub-loop 0, use BA[2:0] = 2; ODT = 1

                     3  1215                    Repeat sub-loop 0, use BA[2:0] = 3; ODT = 1

                     4  1619                    Repeat sub-loop 0, use BA[2:0] = 4; ODT = 0

                     5  2023                    Repeat sub-loop 0, use BA[2:0] = 5; ODT = 0

                     6  2427                    Repeat sub-loop 0, use BA[2:0] = 6; ODT = 1

                     7  2831                    Repeat sub-loop 0, use BA[2:0] = 7; ODT = 1

                                     Notes: 1. DQ, DQS, DQS# are midlevel.
                                                 2. DM is LOW.
                                                 3. All banks closed.

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                                     Electrical Specifications IDD Specifications and Conditions

Table 14: IDD4R Measurement Loop

CK, CK#
        CKE

                Sub-Loop
                            Cycle
                                Number
                                                  Command

                                                                CS#
                                                                        RAS#
                                                                                CAS#
                                                                                        WE#
                                                                                                 ODT
                                                                                                         BA[2:0]
                                                                                                                 A[15:11]
                                                                                                                         A[10]
                                                                                                                                 A[9:7]
                                                                                                                                         A[6:3]
                                                                                                                                                 A[2:0]
                                                                                                                                                               Data3

                                     0       RD  0 1 0 1 0 0 0 0 0 0 0 00000000

                                     1       D   10000000000                                                   

                                     2       D#  11110000000                                                   

                                   3         D#  11110000000                                                   
                     0
                                             RD  0 1 0 1 0 0 0 0 0 F 0 00110011
                                   4

                                     5       D   100000000F0                                                   

Toggling                             6       D#  111100000F0                                                   
        Static HIGH
                                     7       D#  111100000F0                                                   

                     1  815                     Repeat sub-loop 0, use BA[2:0] = 1

                     2  1623                    Repeat sub-loop 0, use BA[2:0] = 2

                     3  2431                    Repeat sub-loop 0, use BA[2:0] = 3

                     4  3239                    Repeat sub-loop 0, use BA[2:0] = 4

                     5  4047                    Repeat sub-loop 0, use BA[2:0] = 5

                     6  4855                    Repeat sub-loop 0, use BA[2:0] = 6

                     7  5663                    Repeat sub-loop 0, use BA[2:0] = 7

                                     Notes:  1. DQ, DQS, DQS# are midlevel when not driving in burst sequence.
                                             2. DM is LOW.
                                             3. Burst sequence is driven on each DQ signal by the RD command.
                                             4. All banks open.

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                                                                                   4Gb: x4, x8, x16 DDR3 SDRAM
                                     Electrical Specifications IDD Specifications and Conditions

Table 15: IDD4W Measurement Loop

CK, CK#
        CKE

                Sub-Loop
                            Cycle
                                Number
                                                  Command

                                                                CS#
                                                                        RAS#
                                                                                CAS#
                                                                                        WE#
                                                                                                 ODT
                                                                                                         BA[2:0]
                                                                                                                 A[15:11]
                                                                                                                         A[10]
                                                                                                                                 A[9:7]
                                                                                                                                         A[6:3]
                                                                                                                                                 A[2:0]
                                                                                                                                                               Data3

                                     0       WR  0 1 0 0 1 0 0 0 0 0 0 00000000

                                     1       D   10001000000                                                   

                                     2       D#  11111000000                                                   

                                   3         D#  11111000000                                                   
                     0
                                             WR  0 1 0 0 1 0 0 0 0 F 0 00110011
                                   4

                                     5       D   100010000F0                                                   

Toggling                             6       D#  111110000F0                                                   
        Static HIGH
                                     7       D#  111110000F0                                                   

                     1  815                     Repeat sub-loop 0, use BA[2:0] = 1

                     2  1623                    Repeat sub-loop 0, use BA[2:0] = 2

                     3  2431                    Repeat sub-loop 0, use BA[2:0] = 3

                     4  3239                    Repeat sub-loop 0, use BA[2:0] = 4

                     5  4047                    Repeat sub-loop 0, use BA[2:0] = 5

                     6  4855                    Repeat sub-loop 0, use BA[2:0] = 6

                     7  5663                    Repeat sub-loop 0, use BA[2:0] = 7

                                     Notes:  1. DQ, DQS, DQS# are midlevel when not driving in burst sequence.
                                             2. DM is LOW.
                                             3. Burst sequence is driven on each DQ signal by the WR command.
                                             4. All banks open.

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                                                                                   4Gb: x4, x8, x16 DDR3 SDRAM
                                     Electrical Specifications IDD Specifications and Conditions

Table 16: IDD5B Measurement Loop

CK, CK#
        CKE

                Sub-Loop
                            Cycle
                                Number
                                                  Command

                                                                CS#
                                                                        RAS#
                                                                                CAS#
                                                                                        WE#
                                                                                                 ODT
                                                                                                         BA[2:0]
                                                                                                                 A[15:11]
                                                                                                                         A[10]
                                                                                                                                 A[9:7]
                                                                                                                                         A[6:3]
                                                                                                                                                 A[2:0]
                                                                                                                                                               Data

                     0               0    REF  00010000000                                                      

                                     1    D    10000000000                                                      

                                    2     D    10000000000                                                      
                     1a
                                          D#   111100000F0                                                      
                                    3

                                     4    D#   111100000F0                                                      

Toggling             1b              58       Repeat sub-loop 1a, use BA[2:0] = 1
        Static HIGH
                     1c  912                  Repeat sub-loop 1a, use BA[2:0] = 2

                     1d  1316                 Repeat sub-loop 1a, use BA[2:0] = 3

                     1e  1720                 Repeat sub-loop 1a, use BA[2:0] = 4

                     1f  2124                 Repeat sub-loop 1a, use BA[2:0] = 5

                     1g  2528                 Repeat sub-loop 1a, use BA[2:0] = 6

                     1h  2932                 Repeat sub-loop 1a, use BA[2:0] = 7

                     2 33nRFC - 1             Repeat sub-loop 1a through 1h until nRFC - 1; truncate if needed

                                     Notes: 1. DQ, DQS, DQS# are midlevel.
                                                 2. DM is LOW.

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4Gb_DDR3_SDRAM.pdf - Rev. M 4/13 EN                                                                                                       2009 Micron Technology, Inc. All rights reserved.
                                                                                          4Gb: x4, x8, x16 DDR3 SDRAM
                                             Electrical Specifications IDD Specifications and Conditions

Table 17: IDD Measurement Conditions for IDD6, IDD6ET, and IDD8

IDD Test                                      IDD6: Self Refresh Current    IDD6ET: Self Refresh Current  IDD8: Reset2
CKE                                          Normal Temperature Range     Extended Temperature Range        Midlevel
External clock                                                                                              Midlevel
tCK                                                  TC = 0C to +85C              TC = 0C to +95C           N/A
tRC                                                            LOW                           LOW                N/A
tRAS                                                                                                            N/A
tRCD                                             Off, CK and CK# = LOW          Off, CK and CK# = LOW           N/A
tRRD                                                           N/A                            N/A               N/A
tRC                                                            N/A                            N/A               N/A
CL                                                             N/A                            N/A               N/A
AL                                                             N/A                            N/A               N/A
CS#                                                            N/A                            N/A           Midlevel
Command inputs                                                 N/A                            N/A           Midlevel
Row/column addresses                                           N/A                            N/A           Midlevel
Bank addresses                                                 N/A                            N/A           Midlevel
Data I/O                                                                                                    Midlevel
Output buffer DQ, DQS                                       Midlevel                       Midlevel         Midlevel
ODT1                                                        Midlevel                       Midlevel         Midlevel
Burst length                                                Midlevel                       Midlevel             N/A
Active banks                                                Midlevel                       Midlevel            None
Idle banks                                                  Midlevel                       Midlevel             All
SRT                                                         Enabled                        Enabled              N/A
ASR                                                  Enabled, midlevel              Enabled, midlevel           N/A

                                                               N/A                            N/A
                                                               N/A                            N/A
                                                               N/A                            N/A
                                                      Disabled (normal)            Enabled (extended)
                                                            Disabled                       Disabled

                                     Notes:  1. "Enabled, midlevel" means the MR command is enabled, but the signal is midlevel.

                                             2. During a cold boot RESET (initialization), current reading is valid after power is stable
                                                 and RESET has been LOW for 1ms; During a warm boot RESET (while operating), current
                                                 reading is valid after RESET has been LOW for 200ns + tRFC.

PDF: 09005aef8417277b                                                     39  Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                                                   4Gb: x4, x8, x16 DDR3 SDRAM
                                     Electrical Specifications IDD Specifications and Conditions

Table 18: IDD7 Measurement Loop

CK, CK#
       CKE

               Sub-Loop
                                    Cycle
                                        Number
                                                             Command

                                                                     CS#
                                                                             RAS#
                                                                                     CAS#
                                                                                            WE#
                                                                                                    ODT
                                                                                                            BA[2:0]
                                                                                                                    A[15:11]
                                                                                                                           A[10]
                                                                                                                                   A[9:7]
                                                                                                                                           A[6:3]
                                                                                                                                                   A[2:0]
                                                                                                                                                               Data3

                                     0             ACT 0 0 1 1 0 0 0 0 0 0 0                                       

                    0                1             RDA 0 1 0 1 0 0 0 1 0 0 0 00000000

                                     2             D 10000000000                                                   

                                     3                  Repeat cycle 2 until nRRD - 1

                                     nRRD          ACT 0 0 1 1 0 1 0 0 0 F 0                                       

                    1                nRRD + 1      RDA 0 1 0 1 0 1 0 1 0 F 0 00110011

                                     nRRD + 2      D 100001000F0                                                   

                                     nRRD + 3           Repeat cycle nRRD + 2 until 2 nRRD - 1

                    2                2 nRRD           Repeat sub-loop 0, use BA[2:0] = 2

                    3                3 nRRD           Repeat sub-loop 1, use BA[2:0] = 3

                    4                4 nRRD      D 100003000F0                                                   

                                     4 nRRD + 1   Repeat cycle 4 nRRD until nFAW - 1, if needed

                    5                nFAW               Repeat sub-loop 0, use BA[2:0] = 4

                    6                nFAW + nRRD        Repeat sub-loop 1, use BA[2:0] = 5

Toggling            7   nFAW + 2 nRRD                 Repeat sub-loop 0, use BA[2:0] = 6
       Static HIGH
                    8   nFAW + 3 nRRD                 Repeat sub-loop 1, use BA[2:0] = 7

                    9   nFAW + 4 nRRD            D 100007000F0                                                   

                        nFAW + 4 nRRD + 1         Repeat cycle nFAW + 4 nRRD until 2 nFAW - 1, if needed

                                     2 nFAW      ACT 0 0 1 1 0 0 0 0 0 F 0                                       

                    10               2 nFAW + 1  RDA 0 1 0 1 0 0 0 1 0 F 0 00110011

                                     2 nFAW + 2  D 100000000F0                                                   

                                     2 nFAW + 3   Repeat cycle 2 nFAW + 2 until 2 nFAW + nRRD - 1

                        2 nFAW + nRRD            ACT 0 0 1 1 0 1 0 0 0 0 0                                       

                    11  2 nFAW + nRRD + 1 RDA 0 1 0 1 0 1 0 1 0 0 0 00000000

                        2 nFAW + nRRD + 2 D 1 0 0 0 0 1 0 0 0 0 0                                                

                        2 nFAW + nRRD + 3         Repeat cycle 2 nFAW + nRRD + 2 until 2 nFAW + 2 nRRD - 1

                    12 2 nFAW + 2 nRRD              Repeat sub-loop 10, use BA[2:0] = 2

                    13 2 nFAW + 3 nRRD              Repeat sub-loop 11, use BA[2:0] = 3

                             2 nFAW + 4 nRRD D  10000300000                                                     
                    14
                                                    Repeat cycle 2 nFAW + 4 nRRD until 3 nFAW - 1, if needed
                          2 nFAW + 4 nRRD + 1

                    15               3 nFAW           Repeat sub-loop 10, use BA[2:0] = 4

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                                     Electrical Specifications IDD Specifications and Conditions

Table 18: IDD7 Measurement Loop (Continued)

CK, CK#   CKE          Sub-Loop      Cycle        Command
                                         Number           CS#
                                                                  RAS#
                                                                         CAS#
                                                                                 WE#
                                                                                         ODT

                                                                                                 BA[2:0]
                                                                                                        A[15:11]

                                                                                                                A[10]
                                                                                                                        A[9:7]
                                                                                                                                A[6:3]
                                                                                                                                       A[2:0]
                                                                                                                                                    Data3

                       16        3 nFAW + nRRD           Repeat sub-loop 11, use BA[2:0] = 5

Toggling  Static HIGH  17 3 nFAW + 2 nRRD              Repeat sub-loop 10, use BA[2:0] = 6

                       18 3 nFAW + 3 nRRD              Repeat sub-loop 11, use BA[2:0] = 7

                                3 nFAW + 4 nRRD D  10000700000                                                      
                       19
                                                       Repeat cycle 3 nFAW + 4 nRRD until 4 nFAW - 1, if needed
                             3 nFAW + 4 nRRD + 1

                                     Notes:  1. DQ, DQS, DQS# are midlevel unless driven as required by the RD command.
                                             2. DM is LOW.
                                             3. Burst sequence is driven on each DQ signal by the RD command.
                                             4. AL = CL-1.

PDF: 09005aef8417277b                                  41  Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                             Electrical Characteristics IDD Specifications

Electrical Characteristics IDD Specifications

                                    IDD values are for full operating range of voltage and temperature unless otherwise no-
                                    ted.

Table 19: IDD Maximum Limits - Die Rev D

                    Speed Bin

Parameter                            Symbol Width DDR3-1066 DDR3-1333 DDR3-1600 DDR3-1866                              Units  Notes
                                                                                                                        mA      1, 2
Operating current 0: One IDD0 x4, x8                60       65   75                                              85    mA      1, 2

bank ACTIVATE-to-PRE-                        x16    75       80   90                                              100   mA      1, 2
                                                                                                                        mA      1, 2
CHARGE                                                                                                                  mA      1, 2
                                                                                                                        mA      1, 2
Operating current 1: One             IDD1    x4     70       75   80                                              85
                                                                                                                        mA      1, 2
bank ACTIVATE-to-READ-                       x8     77       82   87                                              92
                                                                                                                        mA      1, 2
to-PRECHARGE                                 x16    105      110  115                                             120
                                                                                                                        mA      1, 2
Precharge power-down                 IDD2P0  All    20       20   20                                              20    mA      1, 2
                                                                                                                        mA      1, 2
current: Slow exit                                                                                                      mA      1, 2

Precharge power-down                 IDD2P1  All    30       32   37                                              42    mA      1, 2
                                                                                                                        mA      1, 2
current: Fast exit                                                                                                      mA      1, 2
                                                                                                                        mA      1, 2
Precharge quiet standby              IDD2Q   All    39       44   47                                              52    mA      1, 2
                                                                                                                        mA      1, 2
current                                                                                                                 mA      1, 2
                                                                                                                        mA      1, 2
Precharge standby current IDD2N              All    42       45   50                                              55    mA      1, 2
                                                                                                                        mA    1, 2, 3
Precharge standby ODT                IDD2NT x4, x8  40       45   50                                              55
                                                                                                                        mA      2, 4
current                                      x16    45       50   55                                              60
                                                                                                                        mA      1, 2
Active power-down cur-               IDD3P   All    53       58   63                                              68    mA      1, 2
                                                                                                                        mA      1, 2
rent

Active standby current               IDD3N x4, x8   52       57   62                                              67

                                             x16    68       73   77                                              82

Burst read operating cur-            IDD4R   x4     135      155  175                                             195

rent                                         x8     147      167  187                                             207

                                             x16    220      240  280                                             300

Burst write operating cur- IDD4W             x4     115      135  155                                             175

rent                                         x8     125      145  165                                             185

                                             x16    180      200  225                                             250

Burst refresh current                IDD5B   All    205      210  220                                             230

Room temperature self re- IDD6               All    22       22   22                                              22

fresh

Extended temperature self IDD6ET             All    28       28   28                                              28

refresh

All banks interleaved read IDD7 x4, x8              210      250  290                                             330

current                                      x16    260      285  320                                             360

Reset current                        IDD8    All IDD2P + 2mA IDD2P + 2mA IDD2P + 2mA IDD2P + 2mA

                                     Notes: 1. TC = 85C; SRT and ASR are disabled.
                                                 2. Enabling ASR could increase IDDx by up to an additional 2mA.

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                                                                                       4Gb: x4, x8, x16 DDR3 SDRAM
                                                                 Electrical Characteristics IDD Specifications

                                     3. Restricted to TC (MAX) = 85C.
                                     4. TC = 85C; ASR and ODT are disabled; SRT is enabled.
                                     5. The IDD values must be derated (increased) on IT-option devices when operated outside

                                         of the range 0C  TC  +85C:

                                         5a. When TC < 0C: IDD2P0, IDD2P1 and IDD3P must be derated by 4%; IDD4R and IDD4W must
                                         be derated by 2%; and IDD6, IDD6ET and IDD7 must be derated by 7%.

                                         5b. When TC > 85C: IDD4R, IDD4W, IDD5B, and IDD7 must be derated by 5%; IDD0, IDD1,
                                         IDD2P1, IDD3N, and IDD3P must be derated by 15%; IDD2P0, IDD2Q, IDD2N, and IDD2NT must be
                                         derated by 40%.

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                                                                                       4Gb: x4, x8, x16 DDR3 SDRAM
                                                                 Electrical Characteristics IDD Specifications

Table 20: IDD Maximum Limits Die Rev E, J

                 DDR3 Speed Bin

Parameter                                    Symbol Width        1066         1333     1600     1866     2133  Units Notes
                                                                   44           47       55       62       70   mA 1, 2
Operating current 0: One IDD0                        x4, x8        55           58       66       73       82   mA 1, 2
                                                      x16
bank     ACTIVATE-to-PRE-                                          53           57       61       65
                                                                   59           62       66       70
CHARGE                                                             80           84       87       91
                                                                   18           18       18       18
Operating current 1: One                     IDD1    x4                                                  70    mA 1, 2
                                                                   26           28       32       37
bank ACTIVATE-to-READ-to-                            x8                                                  75    mA 1, 2
                                                                   27           28       32       35
PRECHARGE                                                                                                96    mA 1, 2
                                                            x16    28           29       32       35
                                                                   32           35       39       42
Precharge power-down cur- IDD2P0                     All           35           39       42       45     18    mA 1, 2
                                                                   32           35       38       41
rent: Slow exit                                                    32           35       38       41
                                                                   41           45       47       49
Precharge power-down cur- IDD2P1                     All           113          130      147      164    43    mA 1, 2
                                                                   123          140      157      174
rent: Fast exit                                                    185          202      235      252
                                                                   87           103      118      133
Precharge quiet standby                      IDD2Q   All           95           110      125      141    37    mA 1, 2
current                                                            137          152      171      190
                                                                   224          228      235      242
Precharge standby current                    IDD2N     All         20           20       20       20     37    mA 1, 2
                                             IDD2NT  x4, x8
Precharge standby ODT cur-                                         25           25       25       25     45    mA 1, 2
rent                                                  x16
                                                                   160          190      220      251    49    mA 1, 2
                                                                   198          217      243      274
Active power-down current                    IDD3P     All       IDD2P +      IDD2P +  IDD2P +  IDD2P +  44    mA 1, 2
Active standby current                       IDD3N   x4, x8       2mA          2mA      2mA      2mA
                                                                                                         44    mA 1, 2
                                                      x16
                                                                                                         52    mA 1, 2

Burst read operating cur-                    IDD4R   x4                                                  181   mA 1, 2
rent
                                                     x8                                                  191   mA 1, 2

                                                     x16                                                 285   mA 1, 2

Burst write operating cur-                   IDD4W   x4                                                  148   mA 1, 2

rent                                                 x8                                                  157   mA 1, 2

                                                     x16                                                 200   mA 1, 2

Burst refresh current                        IDD5B   All                                                 250   mA 1, 2

Room temperature self re-                    IDD6    All                                                 20    mA 1, 2, 3

fresh

Extended temperature self IDD6ET                     All                                                 25    mA 2, 4

refresh

All banks interleaved read                   IDD7    x4, x8                                              282   mA 1, 2
current
                                                     x16                                                 305   mA 1, 2

Reset current                                IDD8    All                                                 IDD2P + mA 1, 2
                                                                                                          2mA

                                     Notes:  1. TC = 85C; SRT and ASR are disabled.
                                             2. Enabling ASR could increase IDDx by up to an additional 2mA.
                                             3. Restricted to TC (MAX) = 85C.
                                             4. TC = 85C; ASR and ODT are disabled; SRT is enabled.
                                             5. The IDD values must be derated (increased) on IT-option devices when operated outside

                                                 of the range 0C  TC  +85C:

PDF: 09005aef8417277b                                                     44           Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                             Electrical Characteristics IDD Specifications

                                     5a. When TC < 0C: IDD2P0, IDD2P1 and IDD3P must be derated by 4%; IDD4R and IDD4W must
                                     be derated by 2%; and IDD6, IDD6ET and IDD7 must be derated by 7%.

                                     5b. When TC > 85C: IDD0, IDD1, IDD2N, IDD2NT, IDD2Q, IDD3N, IDD3P, IDD4R, IDD4W, and IDD5B
                                     must be derated by 2%; IDD2Px must be derated by 30%.

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                                                            Electrical Specifications DC and AC

Electrical Specifications DC and AC

DC Operating Conditions

Table 21: DC Electrical Characteristics and Operating Conditions

All voltages are referenced to VSS              Symbol      Min           Nom         Max           Unit  Notes
Parameter/Condition                                VDD      1.425          1.5        1.575           V     1, 2
                                                  VDDQ      1.425          1.5        1.575           V     1, 2
Supply voltage                                       II                                             A
                                                              2                        2
I/O supply voltage                                IVREF                     
                                                              1                      1             A     4
Input leakage current
Any input 0V  VIN  VDD, VREF pin 0V  VIN  1.1V
(All other pins not under test = 0V)

VREF supply leakage current
VREFDQ = VDD/2 or VREFCA = VDD/2
(All other pins not under test = 0V)

                                     Notes:  1. VDD and VDDQ must track one another. VDDQ must be  VDD. VSS = VSSQ.
                                             2. VDD and VDDQ may include AC noise of 50mV (250 kHz to 20 MHz) in addition to the

                                                 DC (0 Hz to 250 kHz) specifications. VDD and VDDQ must be at same level for valid AC
                                                 timing parameters.

                                             3. VREF (see Table 22).
                                             4. The minimum limit requirement is for testing purposes. The leakage current on the VREF

                                                 pin should be minimal.

Input Operating Conditions

Table 22: DC Electrical Characteristics and Input Conditions

All voltages are referenced to VSS              Symbol           Min         Nom           Max      Unit  Notes
Parameter/Condition                                 VIL           VSS          n/a    See Table 23    V
VIN low; DC/commands/address busses                 VIH     See Table 23       n/a                    V     1, 2
VIN high; DC/commands/address busses                         0.49 VDD                     VDD       V     2, 3
Input reference voltage command/address bus     VREFCA(DC)   0.49 VDD   0.5 VDD    0.51 VDD     V
I/O reference voltage DQ bus                    VREFDQ(DC)        VSS     0.5 VDD    0.51 VDD     V      4
I/O reference voltage DQ bus in SELF REFRESH    VREFDQ(SR)               0.5 VDD                   V      5
Command/address termination voltage                                       0.5 VDDQ        VDD
(system level, not direct DRAM input)               VTT                                      

                                     Notes:  1. VREFCA(DC) is expected to be approximately 0.5 VDD and to track variations in the DC
                                                 level. Externally generated peak noise (noncommon mode) on VREFCA may not exceed
                                                 1% VDD around the VREFCA(DC) value. Peak-to-peak AC noise on VREFCA should not ex-
                                                 ceed 2% of VREFCA(DC).

                                             2. DC values are determined to be less than 20 MHz in frequency. DRAM must meet specifi-

                                                 cations if the DRAM induces additional AC noise greater than 20 MHz in frequency.

                                             3. VREFDQ(DC) is expected to be approximately 0.5 VDD and to track variations in the DC
                                                 level. Externally generated peak noise (noncommon mode) on VREFDQ may not exceed
                                                 1% VDD around the VREFDQ(DC) value. Peak-to-peak AC noise on VREFDQ should not ex-
                                                 ceed 2% of VREFDQ(DC).

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                                                            Electrical Specifications DC and AC

                                             4. VREFDQ(DC) may transition to VREFDQ(SR) and back to VREFDQ(DC) when in SELF REFRESH,
                                                 within restrictions outlined in the SELF REFRESH section.

                                             5. VTT is not applied directly to the device. VTT is a system supply for signal termination re-
                                                 sistors. Minimum and maximum values are system-dependent.

Table 23: Input Switching Conditions

Parameter/Condition                          Symbol         DDR3-800   DDR3-1333 DDR3-1866  Unit
                                                            DDR3-1066  DDR3-1600 DDR3-2133
Input high AC voltage: Logic 1 @ 175mV                                                      mV
Input high AC voltage: Logic 1 @ 150mV       Command and Address                            mV
Input high AC voltage: Logic 1 @ 135 mV                                                     mV
Input high AC voltage: Logic 1 @ 125 mV      VIH(AC175)min  175        175                 mV
Input high DC voltage: Logic 1 @ 100 mV                                150                 mV
Input low DC voltage: Logic 0 @ 100mV       VIH(AC150)min  150              135            mV
Input low AC voltage: Logic 0 @ 125mV                                      125            mV
Input low AC voltage: Logic 0 @ 135mV       VIH(AC135)min                 100            mV
Input low AC voltage: Logic 0 @ 150mV                                 100   100           mV
Input low AC voltage: Logic 0 @ 175mV       VIH(AC125)min            100  125           mV
                                                                            135
Input high AC voltage: Logic 1               VIH(DC100)min  100                           mV
Input high AC voltage: Logic 1                                         150                mV
Input high AC voltage: Logic 1               VIL(DC100)max  100       175                 mV
Input high DC voltage: Logic 1                                                              mV
Input low DC voltage: Logic 0                VIL(AC125)max                                 mV
Input low AC voltage: Logic 0                                                               mV
Input low AC voltage: Logic 0                VIL(AC135)max                                 mV
Input low AC voltage: Logic 0                                                               mV
                                             VIL(AC150)max  150

                                             VIL(AC175)max  175

                                             DQ and DM

                                             VIH(AC175)min  175               
                                             VIH(AC150)min  150        150     
                                             VIH(AC135)min                   135
                                             VIH(DC100)min                 100
                                             VIL(DC100)max  100        100   100
                                             VIL(AC135)max  100       100  135
                                             VIL(AC150)max                     
                                             VIL(AC175)max                   
                                                            150       150
                                                            175
                                                                        

                                     Notes:  1. All voltages are referenced to VREF. VREF is VREFCA for control, command, and address. All
                                                 slew rates and setup/hold times are specified at the DRAM ball. VREF is VREFDQ for DQ
                                                 and DM inputs.

                                             2. Input setup timing parameters (tIS and tDS) are referenced at VIL(AC)/VIH(AC), not VREF(DC).
                                             3. Input hold timing parameters (tIH and tDH) are referenced at VIL(DC)/VIH(DC), not VREF(DC).

                                             4. Single-ended input slew rate = 1 V/ns; maximum input voltage swing under test is
                                                 900mV (peak-to-peak).

                                             5. When two VIH(AC) values (and two corresponding VIL(AC) values) are listed for a specific
                                                 speed bin, the user may choose either value for the input AC level. Whichever value is
                                                 used, the associated setup time for that AC level must also be used. Additionally, one
                                                 VIH(AC) value may be used for address/command inputs and the other VIH(AC) value may
                                                 be used for data inputs.

                                             For example, for DDR3-800, two input AC levels are defined: VIH(AC175),min and

                                             VIH(AC150),min (corresponding VIL(AC175),min and VIL(AC150),min). For DDR3-800, the address/
                                             command inputs must use either VIH(AC175),min with tIS(AC175) of 200ps or VIH(AC150),min
                                             with tIS(AC150) of 350ps; independently, the data inputs must use either VIH(AC175),min
                                             with tDS(AC175) of 75ps or VIH(AC150),min with tDS(AC150) of 125ps.

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                                                 Electrical Specifications DC and AC

Figure 13: Input Signal

                                                 VIL and VIH levels with ringback

0.925V  Minimum VIL and VIH levels    1.90V                                                VDDQ + 0.4V narrow
            VIH(AC)                                                                        pulse width
                                      1.50V
                                                                                           VDDQ
                                     0.925V
                                                                                           VIH(AC)
                                     0.850V
0.850V  VIH(DC)                                                                            VIH(DC)
        VIL(DC)                      0.780V
0.780V                               0.765V                                                VVRREEFF  +  AC  noise
0.765V                               0.750V                                                          +  DC  error
0.750V                               0.735V
0.735V                               0.720V                                                VREF - DC error
0.720V                                                                                     VREF - AC noise
                                     0.650V
0.650V                                                                                     VIL(DC)

0.575V                               0.575V                                                VIL(AC)

        VIL(AC)                                                                            VSS
                                                                                           VSS - 0.4V narrow
                                                                                  0.0V     pulse width
                                                                              0.40V

                                     Note: 1. Numbers in diagrams reflect nominal values.

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                                                                    Electrical Specifications DC and AC

AC Overshoot/Undershoot Specification

Table 24: Control and Address Pins

Parameter                                       DDR3-800 DDR3-1066 DDR3-1333 DDR3-1600 DDR3-1866 DDR3-2133

Maximum peak amplitude al-                      0.4V      0.4V      0.4V              0.4V      0.4V      0.4V
lowed for overshoot area
(see Figure 14)                                 0.4V      0.4V      0.4V              0.4V      0.4V      0.4V

Maximum peak amplitude al-                      0.67 Vns  0.5 Vns   0.4 Vns           0.33 Vns  0.28 Vns  0.25 Vns
lowed for undershoot area                       0.67 Vns  0.5 Vns   0.4 Vns           0.33 Vns  0.28 Vns  0.25 Vns
(see Figure 15)

Maximum overshoot area above
VDD (see Figure 14)
Maximum undershoot area be-
low VSS (see Figure 15)

Table 25: Clock, Data, Strobe, and Mask Pins

Parameter                                       DDR3-800 DDR3-1066 DDR3-1333 DDR3-1600 DDR3-1866 DDR3-2133

Maximum peak amplitude al-                      0.4V      0.4V      0.4V              0.4V      0.4V      0.4V
lowed for overshoot area
(see Figure 14)                                 0.4V      0.4V      0.4V              0.4V      0.4V      0.4V

Maximum peak amplitude al-                      0.25 Vns  0.19 Vns  0.15 Vns          0.13 Vns  0.11 Vns  0.10 Vns
lowed for undershoot area                       0.25 Vns  0.19 Vns  0.15 Vns          0.13 Vns  0.11 Vns  0.10 Vns
(see Figure 15)

Maximum overshoot area above
VDD/VDDQ (see Figure 14)
Maximum undershoot area be-
low VSS/VSSQ (see Figure 15)

Figure 14: Overshoot

                                                          Maximum amplitude

                                     Volts (V)                                        Overshoot area

                                     VDD/VDDQ

                                                                    Time (ns)

Figure 15: Undershoot

                                     VSS/VSSQ

                                     Volts (V)

                                                                                      Undershoot area

                                                          Maximum amplitude
                                                                           Time (ns)

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Table 26: Differential Input Operating Conditions (CK, CK# and DQS, DQS#)

Parameter/Condition                           Symbol            Min                   Max                 Unit Notes

Differential input voltage logic high - slew    VIH,diff                 200                  n/a         mV  4
Differential input voltage logic low - slew     VIL,diff                  n/a                200
Differential input voltage logic high         VIH,diff(AC)      2 (VIH(AC) - VREF)      VDD/VDDQ        mV  4
Differential input voltage logic low          VIL,diff(AC)            VSS/VSSQ        2 (VIL(AC)-VREF)
Differential input crossing voltage relative                       VREF(DC) - 150      VREF(DC) + 150     mV  5
to VDD/2 for DQS, DQS#; CK, CK#                   VIX
Differential input crossing voltage relative                       VREF(DC) - 175      VREF(DC) + 175     mV  6
to VDD/2 for CK, CK#                          VIX (175)
Single-ended high level for strobes                                VDDQ/2 + 175              VDDQ         mV 4, 7
Single-ended high level for CK, CK#              VSEH               VDD/2 + 175               VDD
Single-ended low level for strobes                                                      VDDQ/2 - 175      mV 4, 7, 8
Single-ended low level for CK, CK#               VSEL                    VSSQ            VDD/2 - 175
                                                                          VSS                             mV  5

                                                                                                          mV  5

                                                                                                          mV  6

                                                                                                          mV  6

                                     Notes:  1. Clock is referenced to VDD and VSS. Data strobe is referenced to VDDQ and VSSQ.
                                             2. Reference is VREFCA(DC) for clock and VREFDQ(DC) for strobe.
                                             3. Differential input slew rate = 2 V/ns

                                             4. Defines slew rate reference points, relative to input crossing voltages.

                                             5. Minimum DC limit is relative to single-ended signals; overshoot specifications are appli-
                                                 cable.

                                             6. Maximum DC limit is relative to single-ended signals; undershoot specifications are ap-
                                                 plicable.

                                             7. The typical value of VIX(AC) is expected to be about 0.5 VDD of the transmitting device,
                                                 and VIX(AC) is expected to track variations in VDD. VIX(AC) indicates the voltage at which
                                                 differential input signals must cross.

                                             8. The VIX extended range (175mV) is allowed only for the clock; this VIX extended range
                                                 is only allowed when the following conditions are met: The single-ended input signals
                                                 are monotonic, have the single-ended swing VSEL, VSEH of at least VDD/2 250mV, and
                                                 the differential slew rate of CK, CK# is greater than 3 V/ns.

                                             9. VIX must provide 25mV (single-ended) of the voltages separation.

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Figure 16: VIX for Differential Signals

VDD, VDDQ                                                                               VDD, VDDQ
CK#, DQS#                                                                            CK#, DQS#

                                                  X                                     VIX

                                        VIX                                          VDD/2, VDDQ/2

VDD/2, VDDQ/2                        X                        X                         VIX
                                                                                     CK, DQS
                                                                                VIX
                                                                                        VSS, VSSQ
                                                                                 X

CK, DQS
VSS, VSSQ

Figure 17: Single-Ended Requirements for Differential Signals

                                     VDD or VDDQ
                                           VSEH,min

                                     VDD/2 or VDDQ/2      VSEH  CK or DQS
                                                VSEL,max                     VSEL

                                            VSS or VSSQ

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Figure 18: Definition of Differential AC-Swing and tDVAC

                                                                          tDVAC

                                            VIH,diff(AC)min

                                     VIH,diff,min                          CK - CK#
                                              0.0                        DQS - DQS#

                                     VIL,diff,max

                                     VIL,diff(AC)max

                                                             Half cycle      tDVAC

                                     Table 27: Allowed Time Before Ringback (tDVAC) for CK - CK# and DQS -
                                     DQS#

                                                                         tDVAC (ps) at |VIH,diff(AC) to VIL,diff(AC)|

                                     Slew Rate (V/ns)                    350mV       300mV
                                              >4.0
                                               4.0                       75          175
                                               3.0
                                               2.0                       57          170
                                               1.9
                                               1.6                       50          167
                                               1.4
                                               1.2                       38          163
                                               1.0
                                              <1.0                       34          162

                                                                         29          161

                                                                         22          159

                                                                         13          155

                                                                         0           150

                                                                         0           150

                                     Note: 1. Below VIL(AC)

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Slew Rate Definitions for Single-Ended Input Signals

                                    Setup (tIS and tDS) nominal slew rate for a rising signal is defined as the slew rate be-
                                    tween the last crossing of VREF and the first crossing of VIH(AC)min. Setup (tIS and tDS)
                                    nominal slew rate for a falling signal is defined as the slew rate between the last crossing
                                    of VREF and the first crossing of VIL(AC)max.

                                    Hold (tIH and tDH) nominal slew rate for a rising signal is defined as the slew rate be-
                                    tween the last crossing of VIL(DC)max and the first crossing of VREF. Hold (tIH and tDH)
                                    nominal slew rate for a falling signal is defined as the slew rate between the last crossing
                                    of VIH(DC)min and the first crossing of VREF (see Figure 19 (page 54)).

                                     Table 28: Single-Ended Input Slew Rate Definition

                                     Input Slew Rates         Measured
                                      (Linear Signals)

                                     Input  Edge        From            To                Calculation

                                     Setup  Rising      VREF        VIH(AC)min          VIH(AC)min - VREF
                                                                                              TRSse
                                            Falling     VREF        VIL(AC)max
                                                                                        VREF - VIL(AC)max
                                     Hold   Rising      VIL(DC)max      VREF                  TFSse

                                            Falling     VIH(DC)min      VREF            VREF - VIL(DC)max
                                                                                              TFHse

                                                                                        VIH(DC)min - VREF
                                                                                             TRSHse

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Figure 19: Nominal Slew Rate Definition for Single-Ended Input Signals

                                                                                            TRSse

Setup                                                                                              VIH(AC)min
                                                                                                   VIH(DC)min
                                     Single-ended input voltage (DQ, CMD, ADDR)
                                                                                                   VREFDQ or
                                                                                                   VREFCA

                                                                                 TFSse             VIL(DC)max
                                                                                                    VIL(AC)max
                                                                                            TRHse
                                                                                                   VIH(AC)min
Hold                                                                                               VIH(DC)min

                                     Single-ended input voltage (DQ, CMD, ADDR)                    VREFDQ or
                                                                                                   VREFCA

                                                                                                   VIL(DC)max
                                                                                                   VIL(AC)max

                                                                                 TFHse

PDF: 09005aef8417277b                                                                   54  Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                                                                                                  4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                        Electrical Specifications DC and AC

Slew Rate Definitions for Differential Input Signals

                                    Input slew rate for differential signals (CK, CK# and DQS, DQS#) are defined and meas-
                                    ured, as shown in Table 29 and Figure 20. The nominal slew rate for a rising signal is
                                    defined as the slew rate between VIL,diff,max and VIH,diff,min. The nominal slew rate for a
                                    falling signal is defined as the slew rate between VIH,diff,min and VIL,diff,max.

                                     Table 29: Differential Input Slew Rate Definition

                                                                                      Differential Input        Measured
                                                                                           Slew Rates

                                                                                       (Linear Signals)

                                                                                      Input  Edge         From            To                 Calculation

                                      CK and                                                 Rising       VIL,diff,max  VIH,diff,min  VIH,diff,min - VIL,diff,max
                                        DQS                                                  Falling                                            TRdiff

                                     reference                                                                                        VIH,diff,min - VIL,diff,max
                                                                                                                                                TFdiff
                                                                                                          VIH,diff,min  VIL,diff,max

Figure 20: Nominal Differential Input Slew Rate Definition for DQS, DQS# and CK, CK#

                                                                                                                                TRdiff

                                     Differential input voltage (DQS, DQS#; CK, CK#)                                                  VIH,diff,min
                                                                                                                                      0
                                                                                                                                      VIL,diff,max

                                                                                             TFdiff

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ODT Characteristics

                                     The ODT effective resistance RTT is defined by MR1[9, 6, and 2]. ODT is applied to the
                                     DQ, DM, DQS, DQS#, and TDQS, TDQS# balls (x8 devices only). The ODT target values
                                     and a functional representation are listed in Table 30 and Table 31 (page 57). The indi-
                                     vidual pull-up and pull-down resistors (RTT(PU) and RTT(PD)) are defined as follows:

                                     RTT(PU) = (VDDQ - VOUT)/|IOUT|, under the condition that RTT(PD) is turned off
                                     RTT(PD) = (VOUT)/|IOUT|, under the condition that RTT(PU) is turned off

Figure 21: ODT Levels and I-V Characteristics

                                             Chip in termination mode
                                                            ODT

                                                           IPU                                    VDDQ
                                                         RTT(PU)                        IOUT = IPD - IPU

                                             To          RTT(PD)                        IOUT  DQ
                                             other         IPD                                VOUT
                                             circuitry
                                             such as
                                             RCV, . . .

                                                                                              VSSQ

Table 30: On-Die Termination DC Electrical Characteristics

Parameter/Condition                                      Symbol         Min             Nom               Max   Unit  Notes

RTT effective impedance                                  RTT(EFF)                       See Table 31 (page 57)        1, 2
Deviation of VM with respect to                           VM
VDDQ/2                                                                              5                    5     %     1, 2, 3

                                     Notes:  1. Tolerance limits are applicable after proper ZQ calibration has been performed at a

                                             stable temperature and voltage (VDDQ = VDD, VSSQ = VSS). Refer to ODT Sensitivity
                                             (page 58) if either the temperature or voltage changes after calibration.

                                             2. Measurement definition for RTT: Apply VIH(AC) to pin under test and measure current
                                                 I[VIH(AC)], then apply VIL(AC) to pin under test and measure current I[VIL(AC)]:

                                             RTT  =        VIH(AC)   -  VIL(AC)
                                                         I(VIH(AC))  -  I(VIL(AC))

                                             3. Measure voltage (VM) at the tested pin with no load:

                                             VM = 2 VM 1 100
                                                          VDDQ

                                             4. For IT and AT devices, the minimum values are derated by 6% when the device operates
                                                 between 40C and 0C (TC).

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ODT Resistors

                                     Table 31 (page 57) provides an overview of the ODT DC electrical characteristics. The
                                     values provided are not specification requirements; however, they can be used as design
                                     guidelines to indicate what RTT is targeted to provide:

                                     RTT  is made up of RTT120(PD240) and RTT120(PU240)
                                     RTT  is made up of RTT60(PD120) and RTT60(PU120)
                                     RTT  is made up of RTT40(PD80) and RTT40(PU80)
                                     RTT  is made up of RTT30(PD60) and RTT30(PU60)
                                     RTT  is made up of RTT20(PD40) and RTT20(PU40)

Table 31: RTT Effective Impedances

  MR1       RTT                       Resistor                 VOUT         Min  Nom   Max   Unit
[9, 6, 2]                            RTT120(PD240)         0.2 VDDQ       0.6   1.0   1.1  RZQ/1
                                                           0.5 VDDQ       0.9   1.0   1.1  RZQ/1
0, 1, 0                                                   0.8 VDDQ       0.9   1.0   1.4  RZQ/1
                                                           0.2 VDDQ       0.9   1.0   1.4  RZQ/1
                                     RTT120(PU240)         0.5 VDDQ       0.9   1.0   1.1  RZQ/1
                                                           0.8 VDDQ       0.6   1.0   1.1  RZQ/1
0, 0, 1                                                 VIL(AC) to VIH(AC)  0.9   1.0   1.6  RZQ/2
                                          RTT60(PD120)     0.2 VDDQ       0.6   1.0   1.1  RZQ/2
                                                           0.5 VDDQ       0.9   1.0   1.1  RZQ/2
                                     RTT60(PU120)          0.8 VDDQ       0.9   1.0   1.4  RZQ/2
                                                           0.2 VDDQ       0.9   1.0   1.4  RZQ/2
0, 1, 1                                                    0.5 VDDQ       0.9   1.0   1.1  RZQ/2
                                          RTT40(PD80)      0.8 VDDQ       0.6   1.0   1.1  RZQ/2
                                                        VIL(AC) to VIH(AC)  0.9   1.0   1.6  RZQ/4
                                     RTT40(PU80)           0.2 VDDQ       0.6   1.0   1.1  RZQ/3
                                                           0.5 VDDQ       0.9   1.0   1.1  RZQ/3
1, 0, 1                                                    0.8 VDDQ       0.9   1.0   1.4  RZQ/3
                                          RTT30(PD60)      0.2 VDDQ       0.9   1.0   1.4  RZQ/3
                                                           0.5 VDDQ       0.9   1.0   1.1  RZQ/3
                                     RTT30(PU60)           0.8 VDDQ       0.6   1.0   1.1  RZQ/3
                                                        VIL(AC) to VIH(AC)  0.9   1.0   1.6  RZQ/6
                                                           0.2 VDDQ       0.6   1.0   1.1  RZQ/4
                                                           0.5 VDDQ       0.9   1.0   1.1  RZQ/4
                                                           0.8 VDDQ       0.9   1.0   1.4  RZQ/4
                                                           0.2 VDDQ       0.9   1.0   1.4  RZQ/4
                                                           0.5 VDDQ       0.9   1.0   1.1  RZQ/4
                                                           0.8 VDDQ       0.6   1.0   1.1  RZQ/4
                                                        VIL(AC) to VIH(AC)  0.9   1.0   1.6  RZQ/8

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Table 31: RTT Effective Impedances (Continued)

  MR1      RTT                       Resistor              VOUT            Min       Nom   Max                           Unit
[9, 6, 2]                            RTT20(PD40)       0.2 VDDQ          0.6        1.0   1.1                         RZQ/6
                                                       0.5 VDDQ          0.9        1.0   1.1                         RZQ/6
1, 0, 0                                               0.8 VDDQ          0.9        1.0   1.4                         RZQ/6
                                                       0.2 VDDQ          0.9        1.0   1.4                         RZQ/6
                                     RTT20(PU40)       0.5 VDDQ          0.9        1.0   1.1                         RZQ/6
                                                       0.8 VDDQ          0.6        1.0   1.1                         RZQ/6
                                                    VIL(AC) to VIH(AC)     0.9        1.0   1.6                         RZQ/12

                                     Note: 1. Values assume an RZQ of 240 r

ODT Sensitivity

                                     If either the temperature or voltage changes after I/O calibration, then the tolerance
                                     limits listed in Table 30 (page 56) and Table 31 can be expected to widen according to
                                     Table 32 and Table 33 (page 58).

Table 32: ODT Sensitivity Definition

Symbol                                 Min                                      Max                                     Unit
   RTT
           0.9 - dRTTdT |DT| - dRTTdV |DV|      1.6 + dRTTdT |DT| + dRTTdV |DV|    RZQ/(2, 4, 6, 8, 12)

                                     Note: 1. T = T - T(@ calibration), V = VDDQ - VDDQ(@ calibration) and VDD = VDDQ.

                                     Table 33: ODT Temperature and Voltage Sensitivity

                                            Change                      Min          Max                                Unit

                                            dRTTdT                      0            1.5                                %/C
                                            dRTTdV
                                                                        0            0.15                               %/mV

                                     Note: 1. T = T - T(@ calibration), V = VDDQ - VDDQ(@ calibration) and VDD = VDDQ.

ODT Timing Definitions

                                    ODT loading differs from that used in AC timing measurements. The reference load for
                                    ODT timings is shown in Figure 22. Two parameters define when ODT turns on or off
                                    synchronously, two define when ODT turns on or off asynchronously, and another de-
                                    fines when ODT turns on or off dynamically. Table 34 outlines and provides definition
                                    and measurement references settings for each parameter (see Table 35 (page 59)).

                                    ODT turn-on time begins when the output leaves High-Z and ODT resistance begins to
                                    turn on. ODT turn-off time begins when the output leaves Low-Z and ODT resistance
                                    begins to turn off.

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Figure 22: ODT Timing Reference Load

                                              DUT            VREF VDDQ/2

                                                     DQ, DM  RTT = 25
                                                 DQS, DQS#
                                     CK, CK#  TDQS, TDQS#                     VTT = VSSQ

                                                                   Timing reference point
                                              ZQ

                                                               RZQ = 240

                                                                              VSSQ

Table 34: ODT Timing Definitions

Symbol                               Begin Point Definition                   End Point Definition          Figure
  tAON                                                                                              Figure 23 (page 60)
  tAOF  Rising edge of CK - CK# defined by the end Extrapolated point at VSSQ                       Figure 23 (page 60)
        point of ODTLon                                                                             Figure 24 (page 60)
tAONPD                                                                                              Figure 24 (page 60)
tAOFPD  Rising edge of CK - CK# defined by the end Extrapolated point at VRTT,nom                   Figure 25 (page 61)
        point of ODTLoff
  tADC
        Rising edge of CK - CK# with ODT first being Extrapolated point at VSSQ
        registered HIGH

        Rising edge of CK - CK# with ODT first being Extrapolated point at VRTT,nom
        registered LOW

        Rising edge of CK - CK# defined by the end Extrapolated points at VRTT(WR) and
        point of ODTLcnw, ODTLcwn4, or ODTLcwn8 VRTT,nom

Table 35: Reference Settings for ODT Timing Measurements

Measured Parameter                   RTT,nom Setting                      RTT(WR) Setting   VSW1     VSW2
            tAON                       RZQ/4 (60                                   n/a     50mV     100mV
            tAOF                       RZQ/12 (20                                  n/a     100mV    200mV
                                       RZQ/4 (60                                   n/a     50mV     100mV
          tAONPD                       RZQ/12 (20                                  n/a     100mV    200mV
          tAOFPD                       RZQ/4 (60                                   n/a     50mV     100mV
                                       RZQ/12 (20                                  n/a     100mV    200mV
            tADC                       RZQ/4 (60                                   n/a     50mV     100mV
                                       RZQ/12 (20                                  n/a     100mV    200mV
                                       RZQ/12 (20                                          200mV    300mV
                                                                           RZQ/2 (120

                                     Note: 1. Assume an RZQ of 240 (1%) and that proper ZQ calibration has been performed at a
                                                    stable temperature and voltage (VDDQ = VDD, VSSQ = VSS).

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Figure 23: tAON and tAOF Definitions

         tAON                                               tAOF
            Begin point: Rising edge of CK - CK#              Begin point: Rising edge of CK - CK#
            defined by the end point of ODTLon                defined by the end point of ODTLoff

CK                                                CK

                                                                                                           VDDQ/2

CK#                                                        CK#
                                           tAON
                                                                                               tAOF

                                                                                               End point: Extrapolated point at VRTT,nom

                                                  TSW2                                             TSW1    VRTT,nom
                                           TSW1
DQ, DM                                                                                               TSW1
DQS, DQS#                                                VSW1
TDQS, TDQS#                                                     VSW2  VSW2

                                     VSSQ                                                VSW1

                                                                                                           VSSQ

                                                  End point: Extrapolated point at VSSQ

Figure 24: tAONPD and tAOFPD Definitions

tAONPD                                                       tAOFPD
Begin point: Rising edge of CK - CK#                         Begin point: Rising edge of CK - CK#
with ODT first registered high                               with ODT first registered low
CK
                                                  CK
CK#
                                                                                                           VDDQ/2

                                                       CK#                                     tAOFPD
                                           tAONPD

                                                                                                   End point: Extrapolated point at VRTT,nom

                                                 TSW2                                                      VRTT,nom
                                           TSW1
                                                                                                   TSW2
                                                       VSW1
DQ, DM                                                                                               TSW1
DQS, DQS#
TDQS, TDQS#                                                     VSW2  VSW2

                                     VSSQ                                                VSW1

                                                                                                           VSSQ

                                                  End point: Extrapolated point at VSSQ

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                                                                                           4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                           ODT Characteristics

Figure 25: tADC Definition

     Begin point: Rising edge of CK - CK#                        Begin point: Rising edge of CK - CK# defined by
     defined by the end point of ODTLcnw                         the end point of ODTLcwn4 or ODTLcwn8

CK

                                                                                                                  VDDQ/2

CK#

                                                           tADC                            tADC

                                     VRTT,nom              TSW21                                                  VRTT,nom
                                                               TSW11
DQ, DM                                  End point:                        VSW1  VSW2             TSW22
DQS, DQS#                               Extrapolated                             VRTT(WR)
TDQS, TDQS#                             point at VRTT,nom

                                                                                                TSW12
                                                                                           End point: Extrapolated point at VRTT(WR)

                                                                                                                                                       VSSQ

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                                                                                          Output Driver Impedance

Output Driver Impedance

                                    The output driver impedance is selected by MR1[5,1] during initialization. The selected
                                    value is able to maintain the tight tolerances specified if proper ZQ calibration is per-
                                    formed. Output specifications refer to the default output driver unless specifically sta-
                                    ted otherwise. A functional representation of the output buffer is shown below. The out-
                                    put driver impedance RON is defined by the value of the external reference resistor RZQ
                                    as follows:

                                     RON,x = RZQ/y (with RZQ = 240 rx  or 40 with y = 7 or 6, respectively)
                                    The individual pull-up and pull-down resistors RON(PU) and RON(PD) are defined as fol-
                                    lows:

                                     RON(PU) = (VDDQ - VOUT)/|IOUT|, when RON(PD) is turned off
                                     RON(PD) = (VOUT)/|IOUT|, when RON(PU) is turned off

Figure 26: Output Driver

                                                              Chip in drive mode

                                                                  Output driver

                                                                    VDDQ

                                     To             IPU       IOUT  DQ
                                     other       RON(PU)
                                     circuitry                      VOUT
                                     such as     RON(PD)            VSSQ
                                     RCV, . . .      IPD

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                                                                                                Output Driver Impedance

34 Ohm Output Driver Impedance

                                    The 34 driver (MR1[5, 1] = 01) is the default driver. Unless otherwise stated, all timings
                                    and specifications listed herein apply to the 34 driver only. Its impedance RON is de-
                                    fined by the value of the external reference resistor RZQ as follows: RON34 = RZQ/7 (with
                                    nominal RZQ = 240 1%) and is actually 34.3 r

Table 36: 34 Ohm Driver Impedance Characteristics

MR1[5,1]   RON                               Resistor     VOUT             Min            Nom   Max   Unit   Notes
    0,1                                      RON34(PD)  0.2/VDDQ            0.6            1.0   1.1  RZQ/7     2
                                                        0.5/VDDQ            0.9            1.0   1.1  RZQ/7
                                             RON34(PU)  0.8/VDDQ            0.9            1.0   1.4  RZQ/7
                                                        0.2/VDDQ            0.9            1.0   1.4  RZQ/7
Pull-up/pull-down mismatch (MMPUPD)                     0.5/VDDQ            0.9            1.0   1.1  RZQ/7
                                                        0.8/VDDQ            0.6            1.0   1.1  RZQ/7
                                                        0.5/VDDQ           10%            n/a   10
                                                                                                        %

                                     Notes:  1. Tolerance limits assume RZQ of 240 1% and are applicable after proper ZQ calibra-
                                                 tion has been performed at a stable temperature and voltage: VDDQ = VDD; VSSQ = VSS).
                                                 Refer to 34 Ohm Output Driver Sensitivity (page 65) if either the temperature or the

                                             voltage changes after calibration.

                                             2. Measurement definition for mismatch between pull-up and pull-down (MMPUPD). Meas-

                                             ure both RON(PU) and RON(PD) at 0.5 VDDQ:

                                             MMPUPD =   RON(PU) - RON(PD)   100
                                                              RON,nom

                                             3. For IT and AT (1Gb only) devices, the minimum values are derated by 6% when the de-
                                                 vice operates between 40C and 0C (TC).

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                                                                                     Output Driver Impedance

34 Ohm Driver

                                     The 34 driver's current range has been calculated and summarized in Table 38
                                     (page 64) VDD = 1.5V, Table 39 (page 64) for VDD = 1.57V, and Table 40 (page 65) for
                                     VDD = 1.42V. The individual pull-up and pull-down resistors RON34(PD) and RON34(PU) are
                                     defined as follows:

                                     RON34(PD) = (VOUT)/|IOUT|; RON34(PU) is turned off
                                     RON34(PU) = (VDDQ - VOUT)/|IOUT|; RON34(PD) is turned off

Table 37: 34 Ohm Driver Pull-Up and Pull-Down Impedance Calculations

                                             RON                        Min    Nom   Max    Unit
                                     RZQ = 240 r                        237.6   240  242.4   
                                                                        33.9   34.3  34.6     
          RZQ/7 = (240 r                                                Min    Nom   Max
                                                                        20.4   34.3  38.1   Unit
MR1[5,1]   RON                       Resistor        VOUT               30.5   34.3  38.1     
    0, 1                             RON34(PD)    0.2 VDDQ            30.5   34.3  48.5     
                                                  0.5 VDDQ            30.5   34.3  48.5     
                                     RON34(PU)    0.8 VDDQ            30.5   34.3  38.1     
                                                  0.2 VDDQ            20.4   34.3  38.1     
                                                  0.5 VDDQ                                 
                                                  0.8 VDDQ

Table 38: 34 Ohm Driver IOH/IOL Characteristics: VDD = VDDQ = 1.5V

MR1[5,1]   RON                       Resistor             VOUT          Max    Nom   Min    Unit
    0, 1                             RON34(PD)    IOL @ 0.2 VDDQ      14.7    8.8  7.9    mA
                                                  IOL @ 0.5 VDDQ      24.6   21.9  19.7   mA
                                     RON34(PU)    IOL @ 0.8 VDDQ      39.3   35.0  24.8   mA
                                                  IOH @ 0.2 VDDQ      39.3   35.0  24.8   mA
                                                  IOH @ 0.5 VDDQ      24.6   21.9  19.7   mA
                                                  IOH @ 0.8 VDDQ      14.7    8.8  7.9    mA

Table 39: 34 Ohm Driver IOH/IOL Characteristics: VDD = VDDQ = 1.575V

MR1[5,1]   RON                       Resistor             VOUT          Max    Nom   Min    Unit
    0, 1                             RON34(PD)    IOL @ 0.2 VDDQ      15.5    9.2  8.3    mA
                                                  IOL @ 0.5 VDDQ      25.8     23  20.7   mA
                                     RON34(PU)    IOL @ 0.8 VDDQ      41.2   36.8   26    mA
                                                  IOH @ 0.2 VDDQ      41.2   36.8   26    mA
                                                  IOH @ 0.5 VDDQ      25.8     23  20.7   mA
                                                  IOH @ 0.8 VDDQ      15.5    9.2  8.3    mA

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                                                                                      Output Driver Impedance

Table 40: 34 Ohm Driver IOH/IOL Characteristics: VDD = VDDQ = 1.425V

MR1[5,1]   RON                       Resistor           VOUT              Max   Nom   Min                            Unit
    0, 1                             RON34(PD)  IOL @ 0.2 VDDQ          14.0   8.3  7.5                            mA
                                                IOL @ 0.5 VDDQ          23.3  20.8  18.7                           mA
                                     RON34(PU)  IOL @ 0.8 VDDQ          37.3  33.3  23.5                           mA
                                                IOH @ 0.2 VDDQ          37.3  33.3  23.5                           mA
                                                IOH @ 0.5 VDDQ          23.3  20.8  18.7                           mA
                                                IOH @ 0.8 VDDQ          14.0   8.3  7.5                            mA

34 Ohm Output Driver Sensitivity

                                    If either the temperature or the voltage changes after ZQ calibration, then the tolerance
                                    limits listed in Table 36 (page 63) can be expected to widen according to Table 41 and
                                    Table 42 (page 65).

Table 41: 34 Ohm Output Driver Sensitivity Definition

Symbol                                          Min                                                  Max                    Unit
                                                                          1.1 + dRONdTL |T| + dRONdVL |V|               RZQ/7
RON(PD) @ 0.2 VDDQ                 0.6 - dRONdTL |T| - dRONdVL |V|  1.1 + dRONdTM |T| + dRONdVM |V|               RZQ/7
RON(PD) @ 0.5 VDDQ                 0.9 - dRONdTM |T| - dRONdVM |V|  1.4 + dRONdTH |T| + dRONdVH |V|               RZQ/7
RON(PD) @ 0.8 VDDQ                 0.9 - dRONdTH |T| - dRONdVH |V|  1.4 + dRONdTL |T| + dRONdVL |V|               RZQ/7
RON(PU) @ 0.2 VDDQ                 0.9 - dRONdTL |T| - dRONdVL |V|  1.1 + dRONdTM |T| + dRONdVM |V|               RZQ/7
RON(PU) @ 0.5 VDDQ                 0.9 - dRONdTM |T| - dRONdVM |V|  1.1 + dRONdTH |T| + dRONdVH |V|               RZQ/7
RON(PU) @ 0.8 VDDQ                 0.6 - dRONdTH |T| - dRONdVH |V|

                                     Note: 1. T = T - T(@CALIBRATION)V = VDDQ - VDDQ(@CALIBRATION); and VDD = VDDQ.

                                     Table 42: 34 Ohm Output Driver Voltage and Temperature Sensitivity

                                      Change                      Min           Max                                   Unit
                                     dRONdTM                        0            1.5                                 %/C
                                     dRONdVM                        0           0.13                                 %/mV
                                     dRONdTL                        0            1.5                                 %/C
                                     dRONdVL                        0           0.13                                 %/mV
                                     dRONdTH                        0            1.5                                 %/C
                                     dRONdVH                        0           0.13                                 %/mV

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                                                                                                Output Driver Impedance

Alternative 40 Ohm Driver

Table 43: 40 Ohm Driver Impedance Characteristics

MR1[5,1]  RON                                Resistor           VOUT              Min     Nom   Max                   Unit
                                             RON40(PD)       0.2 VDDQ            0.6     1.0   1.1                  RZQ/6
0,0                                                          0.5 VDDQ            0.9     1.0   1.1                  RZQ/6
                                                             0.8 VDDQ            0.9     1.0   1.4                  RZQ/6
                                             RON40(PU)       0.2 VDDQ            0.9     1.0   1.4                  RZQ/6
                                                             0.5 VDDQ            0.9     1.0   1.1                  RZQ/6
Pull-up/pull-down mismatch (MMPUPD)                          0.8 VDDQ            0.6     1.0   1.1                  RZQ/6
                                                             0.5 VDDQ           10%     n/a   10
                                                                                                                        %

                                     Notes:  1. Tolerance limits assume RZQ of 240 1% and are applicable after proper ZQ calibra-
                                                 tion has been performed at a stable temperature and voltage (VDDQ = VDD; VSSQ = VSS).
                                                 Refer to 40 Ohm Output Driver Sensitivity (page 66) if either the temperature or the

                                             voltage changes after calibration.

                                             2. Measurement definition for mismatch between pull-up and pull-down (MMPUPD). Meas-

                                             ure both RON(PU) and RON(PD) at 0.5 VDDQ:

                                             MMPUPD =   RON(PU) - RON(PD)   100
                                                              RON,nom

                                             3. For IT and AT (1Gb only) devices, the minimum values are derated by 6% when the de-
                                                 vice operates between 40C and 0C (TC).

40 Ohm Output Driver Sensitivity

                                    If either the temperature or the voltage changes after I/O calibration, then the tolerance
                                    limits listed in Table 43 can be expected to widen according to Table 44 and Table 45
                                    (page 67).

Table 44: 40 Ohm Output Driver Sensitivity Definition

Symbol                                                  Min                                                 Max       Unit
                                                                                 1.1 + dRONdTL |T| + dRONdVL |V|  RZQ/6
RON(PD) @ 0.2 VDDQ                 0.6 - dRONdTL |T| - dRONdVL |V|         1.1 + dRONdTM |T| + dRONdVM |V|  RZQ/6
RON(PD) @ 0.5 VDDQ                 0.9 - dRONdTM |T| - dRONdVM |V|         1.4 + dRONdTH |T| + dRONdVH |V|  RZQ/6
RON(PD) @ 0.8 VDDQ                 0.9 - dRONdTH |T| - dRONdVH |V|         1.4 + dRONdTL |T| + dRONdVL |V|  RZQ/6
RON(PU) @ 0.2 VDDQ                 0.9 - dRONdTL |T| - dRONdVL |V|         1.1 + dRONdTM |T| + dRONdVM |V|  RZQ/6
RON(PU) @ 0.5 VDDQ                 0.9 - dRONdTM |T| - dRONdVM |V|         1.1 + dRONdTH |T| + dRONdVH |V|  RZQ/6
RON(PU) @ 0.8 VDDQ                 0.6 - dRONdTH |T| - dRONdVH |V|

                                     Note: 1. T = T - T(@CALIBRATION)V = VDDQ - VDDQ(@CALIBRATION); and VDD = VDDQ.

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                                                             Output Driver Impedance

                                     Table 45: 40 Ohm Output Driver Voltage and Temperature Sensitivity

                                      Change      Min  Max    Unit
                                     dRONdTM        0   1.5  %/C
                                     dRONdVM        0  0.15  %/mV
                                     dRONdTL        0   1.5  %/C
                                     dRONdVL        0  0.15  %/mV
                                     dRONdTH        0   1.5  %/C
                                     dRONdVH        0  0.15  %/mV

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                                             Output Characteristics and Operating Conditions

Output Characteristics and Operating Conditions

                                    The DRAM uses both single-ended and differential output drivers. The single-ended
                                    output driver is summarized below, while the differential output driver is summarized
                                    in Table 47 (page 69).

Table 46: Single-Ended Output Driver Characteristics

All voltages are referenced to VSS                             Symbol   Min  Max             Unit Notes
Parameter/Condition

Output leakage current: DQ are disabled;                       IOZ      5               5             A  1
0V  VOUT  VDDQ; ODT is disabled; ODT is HIGH
Output slew rate: Single-ended; For rising and falling edges,  SRQse    2.5              6   V/ns 1, 2, 3, 4
measure between VOL(AC) = VREF - 0.1 VDDQ and VOH(AC) =
VREF + 0.1 VDDQ                                              VOH(DC)       0.8 VDDQ                V   1, 2, 5
Single-ended DC high-level output voltage                                                                  1, 2, 5
Single-ended DC mid-point level output voltage                 VOM(DC)       0.5 VDDQ                V   1, 2, 5
Single-ended DC low-level output voltage                                                                  1, 2, 3, 6
Single-ended AC high-level output voltage                      VOL(DC)       0.2 VDDQ                V  1, 2, 3, 6
Single-ended AC low-level output voltage
Delta RON between pull-up and pull-down for DQ/DQS             VOH(AC)  VTT + 0.1 VDDQ               V     1, 7
Test load for AC timing and output slew rates                                                                  3
                                                               VOL(AC)  VTT - 0.1 VDDQ               V

                                                               MMPUPD   10              10            %

                                                               Output to VTT (VDDQ/2) via 25 resistor

                                     Notes:  1. RZQ of 240 1% with RZQ/7 enabled (default 34 driver) and is applicable after prop-
                                                 er ZQ calibration has been performed at a stable temperature and voltage (VDDQ = VDD;
                                                 VSSQ = VSS).

                                             2. VTT = VDDQ/2.
                                             3. See Figure 29 (page 70) for the test load configuration.

                                             4. The 6 V/ns maximum is applicable for a single DQ signal when it is switching either from
                                                 HIGH to LOW or LOW to HIGH while the remaining DQ signals in the same byte lane are
                                                 either all static or all switching in the opposite direction. For all other DQ signal switch-
                                                 ing combinations, the maximum limit of 6 V/ns is reduced to 5 V/ns.

                                             5. See Table 36 (page 63) for IV curve linearity. Do not use AC test load.

                                             6. See Table 48 (page 71) for output slew rate.

                                             7. See Table 36 (page 63) for additional information.

                                             8. See Figure 27 (page 69) for an example of a single-ended output signal.

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                                             Output Characteristics and Operating Conditions

Table 47: Differential Output Driver Characteristics

All voltages are referenced to VSS                          Symbol    Min         Max               Unit Notes
Parameter/Condition

Output leakage current: DQ are disabled;                    IOZ       5               5            A     1
0V  VOUT  VDDQ; ODT is disabled; ODT is HIGH
Output slew rate: Differential; For rising and falling      SRQdiff   5                12           V/ns  1
edges, measure between VOL,diff(AC) = 0.2 VDDQ and
VOH,diff(AC) = +0.2 VDDQ                                  VOX(AC)   VREF - 150 VREF + 150 mV            1, 2, 3
Output differential cross-point voltage                                                                    1, 4
                                                        VOH,diff(AC)      +0.2 VDDQ               V      1, 4
Differential high-level output voltage                                                                     1, 5
                                                        VOL,diff(AC)      0.2 VDDQ               V        3
Differential low-level output voltage
                                                            MMPUPD    10              10           %
Delta Ron between pull-up and pull-down for DQ/DQS
                                                            Output to VTT (VDDQ/2) via 25 resistor
Test load for AC timing and output slew rates

                                     Notes:  1. RZQ of 240 1% with RZQ/7 enabled (default 34 driver) and is applicable after prop-
                                                 er ZQ calibration has been performed at a stable temperature and voltage (VDDQ = VDD;
                                                 VSSQ = VSS).

                                             2. VREF = VDDQ/2; slew rate @ 5 V/ns, interpolate for faster slew rate.
                                             3. See Figure 29 (page 70) for the test load configuration.

                                             4. See Table 49 (page 72) for the output slew rate.

                                             5. See Table 36 (page 63) for additional information.

                                             6. See Figure 28 (page 70) for an example of a differential output signal.

Figure 27: DQ Output Signal

                                                                      MAX output

                                                                      VOH(AC)

                                                                      VOL(AC)

                                                                      MIN output

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                                           Output Characteristics and Operating Conditions

Figure 28: Differential Output Signal

                                                                               MAX output

                                                                               VOH

                          X                                                 X  VOX(AC)max
X                                                 X                            VOX(AC)min

                                                                               VOL

                                                                                                                                                                                            MIN output

Reference Output Load

                                    Figure 29 represents the effective reference load of 25 used in defining the relevant de-
                                    vice AC timing parameters (except ODT reference timing) as well as the output slew rate
                                    measurements. It is not intended to be a precise representation of a particular system
                                    environment or a depiction of the actual load presented by a production tester. System
                                    designers should use IBIS or other simulation tools to correlate the timing reference
                                    load to a system environment.

Figure 29: Reference Output Load for AC Timing and Output Slew Rate

                                     DUT          VDDQ/2
                                           VREF

                                              DQ  RTT = 25   VTT = VDDQ/2
                                            DQS
                                           DQS#

                                                  Timing reference point

                                       ZQ         RZQ = 240

                                                             VSS

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                                                   Output Characteristics and Operating Conditions

Slew Rate Definitions for Single-Ended Output Signals

                                    The single-ended output driver is summarized in Table 46 (page 68). With the reference
                                    load for timing measurements, the output slew rate for falling and rising edges is de-
                                    fined and measured between VOL(AC) and VOH(AC) for single-ended signals.

                                     Table 48: Single-Ended Output Slew Rate Definition

                                     Single-Ended Output Slew       Measured
                                        Rates (Linear Signals)

                                     Output        Edge             From      To                                                 Calculation

                                     DQ            Rising           VOL(AC)  VOH(AC)                                            VOH(AC) - VOL(AC)
                                                                                                                                       TRse
                                                   Falling          VOH(AC)  VOL(AC)
                                                                                                                                VOH(AC) - VOL(AC)
                                                                                                                                       TFse

Figure 30: Nominal Slew Rate Definition for Single-Ended Output Signals

                                                                                                                          TRse

                                                                                                                                VOH(AC)
                                                                                                                                VTT
                                                                                                                                VOL(AC)

                                             TFse

PDF: 09005aef8417277b                                           71  Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                                                     4Gb: x4, x8, x16 DDR3 SDRAM
                                                        Output Characteristics and Operating Conditions

Slew Rate Definitions for Differential Output Signals

                                    The differential output driver is summarized in Table 47 (page 69). With the reference
                                    load for timing measurements, the output slew rate for falling and rising edges is de-
                                    fined and measured between VOL(AC) and VOH(AC) for differential signals.

                                     Table 49: Differential Output Slew Rate Definition

                                     Differential Output Slew            Measured
                                       Rates (Linear Signals)

                                     Output     Edge               From            To                                                   Calculation

                                     DQS, DQS#  Rising         VOL,diff(AC)  VOH,diff(AC)                                          VOH,diff(AC) - VOL,diff(AC)
                                                                                                                                              TRdiff
                                                Falling        VOH,diff(AC)  VOL,diff(AC)
                                                                                                                                   VOH,diff(AC) - VOL,diff(AC)
                                                                                                                                              TFdiff

Figure 31: Nominal Differential Output Slew Rate Definition for DQS, DQS#

                                                                                                                           TRdiff

                                                                                                                                   VOH,diff(AC)
                                                                                                                                   0
                                                                                                                                   VOL,diff(AC)

                                                TFdiff

PDF: 09005aef8417277b                                          72        Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                                              4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                  Speed Bin Tables

Speed Bin Tables

Table 50: DDR3-1066 Speed Bins

DDR3-1066 Speed Bin                                                 -187E                 -187

CL-tRCD-tRP                                                         7-7-7                 8-8-8

Parameter                                      Symbol        Min           Max     Min             Max   Unit  Notes
                                                  tAA                                                     ns
Internal READ command to first data              tRCD        13.125               15                    ns

ACTIVATE to internal READ or WRITE delay          tRP        13.125               15              
time                                              tRC

PRECHARGE command period                         tRAS        13.125               15                   ns
                                              tCK (AVG)
ACTIVATE-to-ACTIVATE or REFRESH command       tCK (AVG)      50.625               52.5                 ns
period                                        tCK (AVG)
                                              tCK (AVG)
ACTIVATE-to-PRECHARGE command period          tCK (AVG)      37.5    9 x tREFI     37.5 9 x tREFI ns           1
                                              tCK (AVG)
CL = 5                               CWL = 5  tCK (AVG)      3.0              3.3  3.0             3.3   ns    2
                                              tCK (AVG)
                                     CWL = 6                 Reserved                  Reserved          ns    3

CL = 6                               CWL = 5                 2.5              3.3  2.5             3.3   ns    2

                                     CWL = 6                 Reserved                  Reserved          ns    3

CL = 7                               CWL = 5                 Reserved                  Reserved          ns    3

                                     CWL = 6                 1.875         <2.5        Reserved          ns 2, 3

CL = 8                               CWL = 5                 Reserved                  Reserved          ns    3

                                     CWL = 6                 1.875         <2.5    1.875           <2.5  ns    2

Supported CL settings                                             5, 6, 7, 8              5, 6, 8        CK

Supported CWL settings                                               5, 6                 5, 6           CK

                                     Notes:  1. tREFI depends on TOPER.
                                             2. The CL and CWL settings result in tCK requirements. When making a selection of tCK,

                                                 both CL and CWL requirement settings need to be fulfilled.

                                             3. Reserved settings are not allowed.

PDF: 09005aef8417277b                                    73          Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                                                4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                    Speed Bin Tables

Table 51: DDR3-1333 Speed Bins

DDR3-1333 Speed Bin                                                    -15E1                 -152

CL-tRCD-tRP                                                            9-9-9          10-10-10

Parameter                                         Symbol        Min             Max   Min             Max   Unit  Notes
                                                     tAA                                                     ns
Internal READ command to first data                 tRCD        13.5                 15                    ns

ACTIVATE to internal READ or WRITE delay             tRP        13.5                 15              
time                                                 tRC

PRECHARGE command period                            tRAS        13.5                 15                   ns
                                                 tCK (AVG)
ACTIVATE-to-ACTIVATE or REFRESH command          tCK (AVG)      49.5                 51                   ns
period                                           tCK (AVG)
                                                 tCK (AVG)
ACTIVATE-to-PRECHARGE command period             tCK (AVG)      36     9 x tREFI      36     9 x tREFI ns         3
                                                 tCK (AVG)
CL = 5                               CWL = 5     tCK (AVG)      3.0             3.3   3.0             3.3   ns    4
                                                 tCK (AVG)
                                     CWL = 6, 7  tCK (AVG)          Reserved              Reserved          ns    5
                                                 tCK (AVG)
CL = 6                               CWL = 5     tCK (AVG)      2.5             3.3   2.5             3.3   ns    4
                                                 tCK (AVG)
                                     CWL = 6     tCK (AVG)          Reserved              Reserved          ns    5
                                                 tCK (AVG)
                                     CWL = 7     tCK (AVG)          Reserved              Reserved          ns    5

CL = 7                               CWL = 5                        Reserved              Reserved          ns    5

                                     CWL = 6                    1.875           <2.5      Reserved          ns 4, 5

                                     CWL = 7                        Reserved              Reserved          ns    5

CL = 8                               CWL = 5                        Reserved              Reserved          ns    5

                                     CWL = 6                    1.875           <2.5  1.875           <2.5  ns    4

                                     CWL = 7                        Reserved              Reserved          ns    5

CL = 9                               CWL = 5, 6                     Reserved              Reserved          ns    5

                                     CWL = 7                    1.5    <1.875             Reserved          ns 4, 5

CL = 10                              CWL = 5, 6                     Reserved              Reserved          ns    5

                                     CWL = 7                    1.5    <1.875         1.5          <1.875 ns      4

Supported CL settings                                           5, 6, 7, 8, 9, 10     5, 6, 8, 10           CK

Supported CWL settings                                                 5, 6, 7               5, 6, 7        CK

                                     Notes:  1. The -15E speed grade is backward compatible with 1066, CL = 7 (-187E).

                                             2. The -15 speed grade is backward compatible with 1066, CL = 8 (-187).
                                             3. tREFI depends on TOPER.
                                             4. The CL and CWL settings result in tCK requirements. When making a selection of tCK,

                                                 both CL and CWL requirement settings need to be fulfilled.

                                             5. Reserved settings are not allowed.

PDF: 09005aef8417277b                                       74         Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                                       4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                           Speed Bin Tables

Table 52: DDR3-1600 Speed Bins

DDR3-1600 Speed Bin                                                           -1251

CL-tRCD-tRP                                                                   11-11-11

Parameter                                                    Symbol    Min                Max   Unit  Notes
                                                                tAA                              ns
Internal READ command to first data                            tRCD    13.75                    ns      2
                                                                tRP                              ns      3
ACTIVATE to internal READ or WRITE delay time                   tRC    13.75                    ns      4
                                                               tRAS                              ns      3
PRECHARGE command period                                               13.75                    ns      4
                                                            tCK (AVG)                            ns      4
ACTIVATE-to-ACTIVATE or REFRESH command period              tCK (AVG)  48.75                    ns      4
                                                            tCK (AVG)                            ns      3
ACTIVATE-to-PRECHARGE command period                        tCK (AVG)  35            9 x tREFI   ns      4
                                                            tCK (AVG)                            ns      4
CL = 5                                       CWL = 5        tCK (AVG)  3.0                3.3    ns      4
                                                            tCK (AVG)                            ns      3
                                             CWL = 6, 7, 8  tCK (AVG)         Reserved           ns      4
                                                            tCK (AVG)                            ns      4
CL = 6                                       CWL = 5        tCK (AVG)  2.5                3.3    ns      4
                                                            tCK (AVG)                            ns      3
                                             CWL = 6        tCK (AVG)         Reserved           ns      4
                                                            tCK (AVG)                            ns      4
                                             CWL = 7, 8     tCK (AVG)         Reserved           ns      3
                                                            tCK (AVG)                            ns      4
CL = 7                                       CWL = 5        tCK (AVG)         Reserved           ns      4
                                                            tCK (AVG)                            ns      3
                                             CWL = 6        tCK (AVG)  1.875              <2.5   ns
                                                            tCK (AVG)                            ns
                                             CWL = 7        tCK (AVG)         Reserved           ns
                                                            tCK (AVG)                            CK
                                             CWL = 8                          Reserved           CK

CL = 8                                       CWL = 5                          Reserved

                                             CWL = 6                   1.875              <2.5

                                             CWL = 7                          Reserved

                                             CWL = 8                          Reserved

CL = 9                                       CWL = 5, 6                       Reserved

                                             CWL = 7                   1.5           <1.875

                                             CWL = 8                          Reserved

CL = 10                                      CWL = 5, 6                       Reserved

                                             CWL = 7                   1.5           <1.875

                                             CWL = 8                          Reserved

CL = 11                                      CWL = 5, 6, 7                    Reserved

                                             CWL = 8                   1.25               <1.5

Supported CL settings                                                  5, 6, 7, 8, 9, 10, 11

Supported CWL settings                                                        5, 6, 7, 8

                                     Notes:  1. The -125 speed grade is backward compatible with 1333, CL = 9 (-15E) and 1066, CL = 7
                                                 (-187E).

                                             2. tREFI depends on TOPER.
                                             3. The CL and CWL settings result in tCK requirements. When making a selection of tCK,

                                                 both CL and CWL requirement settings need to be fulfilled.

                                             4. Reserved settings are not allowed.

PDF: 09005aef8417277b                                       75         Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                                              4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                  Speed Bin Tables

Table 53: DDR3-1866 Speed Bins

DDR3-1866 Speed Bin                                                                  -1071

CL-tRCD-tRP                                                                         13-13-13

Parameter                                                           Symbol    Min             Max        Unit Notes
                                                                       tAA
Internal READ command to first data                                   tRCD    13.91               20
                                                                       tRP
ACTIVATE to internal READ or WRITE delay time                          tRC    13.91                     ns
                                                                      tRAS
PRECHARGE command period                                                      13.91                     ns
                                                                   tCK (AVG)
ACTIVATE-to-ACTIVATE or REFRESH command period                     tCK (AVG)  47.91                     ns
                                                                   tCK (AVG)
ACTIVATE-to-PRECHARGE command period                               tCK (AVG)  34     9 x tREFI           ns  2
                                                                   tCK (AVG)
CL = 5                                       CWL = 5               tCK (AVG)  3.0                 3.3    ns  3
                                                                   tCK (AVG)
                                             CWL = 6, 7, 8, 9      tCK (AVG)        Reserved             ns  4
                                                                   tCK (AVG)
CL = 6                                       CWL = 5               tCK (AVG)  2.5                 3.3    ns  3
                                                                   tCK (AVG)
                                             CWL = 6, 7, 8, 9      tCK (AVG)        Reserved             ns  4
                                                                   tCK (AVG)
CL = 7                                       CWL = 5, 7, 8, 9      tCK (AVG)        Reserved             ns  4
                                                                   tCK (AVG)
                                             CWL = 6               tCK (AVG)  1.875           <2.5       ns  3
                                                                   tCK (AVG)
CL = 8                                       CWL = 5, 8, 9         tCK (AVG)        Reserved             ns  4
                                                                   tCK (AVG)
                                             CWL = 6               tCK (AVG)  1.875           <2.5       ns  3
                                                                   tCK (AVG)
                                             CWL = 7                                Reserved             ns  4

CL = 9                                       CWL = 5, 6, 8, 9                       Reserved             ns  4

                                             CWL = 7                          1.5           <1.875       ns  3

CL = 10                                      CWL = 5, 6, 9                          Reserved             ns  4

                                             CWL = 7                          1.5           <1.875       ns  3

                                             CWL = 8                                Reserved             ns  4

CL = 11                                      CWL = 5, 6, 7                          Reserved             ns  4

                                             CWL = 8                          1.25            <1.5       ns  3

                                             CWL = 9                                Reserved             ns  4

CL = 12                                      CWL = 5, 6, 7, 8                       Reserved             ns  4

                                             CWL = 9                                Reserved             ns  4

CL = 13                                      CWL = 5, 6, 7, 8                       Reserved             ns  4

                                             CWL = 9                          1.071         <1.25        ns  3

Supported CL settings                                                         5, 6, 7, 8, 9, 10, 11, 13  CK

Supported CWL settings                                                             5, 6, 7, 8, 9         CK

                                     Notes:  1. The -107 speed grade is backward compatible with 1600, CL = 11 (-125) , 1333, CL = 9
                                                 (-15E) and 1066, CL = 7 (-187E).

                                             2. tREFI depends on TOPER.
                                             3. The CL and CWL settings result in tCK requirements. When making a selection of tCK,

                                                 both CL and CWL requirement settings need to be fulfilled.

                                             4. Reserved settings are not allowed.

PDF: 09005aef8417277b                                          76  Micron Technology, Inc. reserves the right to change products or specifications without notice.
4Gb_DDR3_SDRAM.pdf - Rev. M 4/13 EN                                                                                              2009 Micron Technology, Inc. All rights reserved.
                                                                                 4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                     Speed Bin Tables

Table 54: DDR3-2133 Speed Bins

DDR3-2133 Speed Bin                                                                     -0931

CL-tRCD-tRP                                                                            14-14-14

Parameter                                                              Symbol    Min             Max            Unit  Notes
                                                                          tAA
Internal READ command to first data                                      tRCD    13.09               20          ns      2
                                                                          tRP                                    ns      3
ACTIVATE to internal READ or WRITE delay time                             tRC    13.09                          ns      4
                                                                         tRAS                                    ns      3
PRECHARGE command period                                                         13.09                          ns      4
                                                                      tCK (AVG)                                  ns      4
ACTIVATE-to-ACTIVATE or REFRESH command period                        tCK (AVG)  46.13                          ns      3
                                                                      tCK (AVG)                                  ns      4
ACTIVATE-to-PRECHARGE command period                                  tCK (AVG)  33     9 x tREFI                ns      3
                                                                      tCK (AVG)                                  ns      4
CL = 5                                       CWL = 5                  tCK (AVG)  3.0                 3.3         ns      4
                                                                      tCK (AVG)                                  ns      3
                                             CWL = 6, 7, 8, 9         tCK (AVG)        Reserved                  ns      4
                                                                      tCK (AVG)                                  ns      3
CL = 6                                       CWL = 5                  tCK (AVG)  2.5                 3.3         ns      4
                                                                      tCK (AVG)                                  ns      4
                                             CWL = 6, 7, 8, 9         tCK (AVG)        Reserved                  ns      3
                                                                      tCK (AVG)                                  ns      4
CL = 7                                       CWL = 5, 7, 8, 9         tCK (AVG)        Reserved                  ns      4
                                                                      tCK (AVG)                                  ns      4
                                             CWL = 6                  tCK (AVG)  1.875           <2.5            ns      4
                                                                      tCK (AVG)                                  ns      3
CL = 8                                       CWL = 5, 8, 9            tCK (AVG)        Reserved                  ns      4
                                                                      tCK (AVG)                                  ns      3
                                             CWL = 6                  tCK (AVG)  1.875           <2.5            ns
                                                                      tCK (AVG)                                  ns
                                             CWL = 7                  tCK (AVG)        Reserved                  ns
                                                                      tCK (AVG)                                  CK
CL = 9                                       CWL = 5, 6, 8, 9                          Reserved                  CK

                                             CWL = 7                             1.5           <1.875

CL = 10                                      CWL = 5, 6, 9                             Reserved

                                             CWL = 7                             1.5           <1.875

                                             CWL = 8                                   Reserved

CL = 11                                      CWL = 5, 6, 7                             Reserved

                                             CWL = 8                             1.25            <1.5

                                             CWL = 9                                   Reserved

CL = 12                                      CWL = 5, 6, 7, 8                          Reserved

                                             CWL = 9                                   Reserved

CL = 13                                      CWL = 5, 6, 7, 8                          Reserved

                                             CWL = 9                             1.071         <1.25

CL = 14                                      CWL = 5, 6, 7, 8, 9                 Reserved Reserved

                                             CWL = 10                            0.938         <1.071

Supported CL settings                                                            5, 6, 7, 8, 9, 10, 11, 13, 14

Supported CWL settings                                                                5, 6, 7, 8, 9

                                     Notes:  1. The -093 speed grade is backward compatible with 1866, CL = 13 (-107) , 1600, CL = 11
                                                 (-125) , 1333, CL = 9 (-15E) and 1066, CL = 7 (-187E).

                                             2. tREFI depends on TOPER.
                                             3. The CL and CWL settings result in tCK requirements. When making a selection of tCK,

                                                 both CL and CWL requirement settings need to be fulfilled.

                                             4. Reserved settings are not allowed.

PDF: 09005aef8417277b                                             77  Micron Technology, Inc. reserves the right to change products or specifications without notice.
4Gb_DDR3_SDRAM.pdf - Rev. M 4/13 EN                                                                                                 2009 Micron Technology, Inc. All rights reserved.
   PDF: 09005aef8417277b                                                                            Electrical Characteristics and AC Operating Conditions
4Gb_DDR3_SDRAM.pdf - Rev. M 4/13 EN
                                                                                                    Table 55: Electrical Characteristics and AC Operating Conditions

                                                                                                    Notes 18 apply to the entire table

                                                                                                                                                                 DDR3-800         DDR3-1066        DDR3-1333        DDR3-1600

                                                                                                    Parameter                                        Symbol      Min Max Min Max Min Max Min Max                                           Unit Notes

                                                                                                                                                        tCK            Clock Timing
                                                                                                                                                    (DLL_DIS)
                                                                                                    Clock period average: TC  85C                  tCK (AVG)    8          7800  8          7800  8          7800           8       7800  ns 9, 42
                                                                                                                                                    tCH (AVG)
                                                                                                    DLL disable mode       TC = >85C to 95C       tCL (AVG)    8          3900  8          3900  8          3900           8       3900  ns     42

                                                                                                    Clock period average: DLL enable mode             tJITper          See Speed Bin Tables (page 73) for tCK range allowed                ns 10, 11
                                                                                                                                                    tJITper,lck
                                                                                                    High pulse width average                        tCK (ABS)    0.47 0.53 0.47 0.53 0.47 0.53 0.47 0.53                                   CK     12

                                                                                                    Low pulse width average                         tCH (ABS)    0.47 0.53 0.47 0.53 0.47 0.53 0.47 0.53                                   CK     12

                                                                                                    Clock period jitter    DLL locked                            100 100         90        90    80        80    70              70    ps     13      4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                                                                                                                                                       Electrical Characteristics and AC Operating Conditions
                                                                                                                           DLL locking                           90        90    80        80    70        70    60              60    ps     13

                                                                                                    Clock absolute period                                        MIN = tCK (AVG) MIN + tJITper MIN; MAX = tCK (AVG) MAX + tJITper          ps
                                                                                                                                                                                                             MAX

                                                                                                    Clock absolute high pulse width                              0.43            0.43            0.43            0.43                  tCK    14

78                                                                                                                                                                                                                                         (AVG)

                                                                                                    Clock absolute low pulse width                  tCL (ABS) 0.43               0.43            0.43            0.43                  tCK    15

                                                                                                                                                                                                                                           (AVG)

   Micron Technology, Inc. reserves the right to change products or specifications without notice.  Cycle-to-cycle jitter  DLL locked                  tJITcc          200              180              160                    140        ps     16
2009 Micron Technology, Inc. All rights reserved.                                                                                                   tJITcc,lck
                                                                                                                           DLL locking              tERR2per           180              160              140                    120        ps     16
                                                                                                                                                    tERR3per
                                                                                                    Cumulative error across 2 cycles                tERR4per     147 147 132 132 118 118 103 103                                       ps     17
                                                                                                                                                    tERR5per
                                                                                                                           3 cycles                 tERR6per     175 175 157 157 140 140 122 122                                       ps     17
                                                                                                                                                    tERR7per
                                                                                                                           4 cycles                 tERR8per     194 194 175 175 155 155 136 136                                       ps     17
                                                                                                                                                    tERR9per
                                                                                                                           5 cycles                 tERR10per    209 209 188 188 168 168 147 147                                       ps     17
                                                                                                                                                    tERR11per
                                                                                                                           6 cycles                 tERR12per    222 222 200 200 177 177 155 155                                       ps     17
                                                                                                                                                    tERRnper
                                                                                                                           7 cycles                              232 232 209 209 186 186 163 163                                       ps     17

                                                                                                                           8 cycles                              241 241 217 217 193 193 169 169                                       ps     17

                                                                                                                           9 cycles                              249 249 224 224 200 200 175 175                                       ps     17

                                                                                                                           10 cycles                             257 257 231 231 205 205 180 180                                       ps     17

                                                                                                                           11 cycles                             263 263 237 237 210 210 184 184                                       ps     17

                                                                                                                           12 cycles                             269 269 242 242 215 215 188 188                                       ps     17

                                                                                                                           n = 13, 14 . . . 49, 50                             tERRnper MIN = (1 + 0.68ln[n]) tJITper MIN                ps     17
                                                                                                                           cycles
                                                                                                                                                                            tERRnper MAX = (1 + 0.68ln[n]) tJITper MAX
   PDF: 09005aef8417277b                                                                            Table 55: Electrical Characteristics and AC Operating Conditions (Continued)
4Gb_DDR3_SDRAM.pdf - Rev. M 4/13 EN
                                                                                                    Notes 18 apply to the entire table

                                                                                                                                                           DDR3-800    DDR3-1066          DDR3-1333   DDR3-1600
                                                                                                                                                                                          Min Max     Min Max
                                                                                                    Parameter                                   Symbol     Min Max Min Max                                       Unit Notes

                                                                                                                                                   tDS          DQ Input Timing
                                                                                                                                                (AC175)
                                                                                                    Data setup time to    Base (specification)             75         25                                   ps 18, 19,
                                                                                                    DQS, DQS#                                      tDS
                                                                                                                                                (AC150)                                                                 44

                                                                                                                          VREF @ 1 V/ns            tDS     250        200                                  ps 19, 20
                                                                                                                          Base (specification)  (AC135)
                                                                                                    Data setup time to                                     125        75                30         10        ps 18, 19,
                                                                                                    DQS, DQS#                                      tDH
                                                                                                                                                (DC100)                                                                 44
                                                                                                                                                 tDIPW
                                                                                                                          VREF @ 1 V/ns                    275        250               180        160       ps 19, 20
                                                                                                                                                 tDQSQ
                                                                                                    Data setup time to    Base (specification)     tQH                                                   ps 18, 19

                                                                                                    DQS, DQS#             VREF @ 1 V/ns                                                                  ps 19, 20      4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                                                                                                                             Electrical Characteristics and AC Operating Conditions
                                                                                                    Data hold time from Base (specification)               150        100               65         45        ps 18, 19

                                                                                                    DQS, DQS#             VREF @ 1 V/ns                    250        200               165        145       ps 19, 20

                                                                                                    Minimum data pulse width                               600        490               400        360       ps     41

                                                                                                                                                              DQ Output Timing

79                                                                                                  DQS, DQS# to DQ skew, per access                            200               150        125        100  ps
                                                                                                    DQ output hold time from DQS, DQS#                                                                0.38
                                                                                                                                                           0.38       0.38              0.38                 tCK    21
                                                                                                                                                                                                      450
                                                                                                                                                                                                                (AVG)

   Micron Technology, Inc. reserves the right to change products or specifications without notice.  DQ Low-Z time from CK, CK#                  tLZDQ 800 400 600 300 500 250                            225  ps 22, 23
2009 Micron Technology, Inc. All rights reserved.
                                                                                                    DQ High-Z time from CK, CK#                 tHZDQ           400               300        250         225  ps 22, 23

                                                                                                                                                           DQ Strobe Input Timing

                                                                                                    DQS, DQS# rising to CK, CK# rising          tDQSS 0.25 0.25 0.25 0.25 0.25 0.25                0.27 0.27 CK     25

                                                                                                    DQS, DQS# differential input low pulse width tDQSL     0.45 0.55 0.45 0.55 0.45 0.55              0.45 0.55 CK

                                                                                                    DQS, DQS# differential input high pulse     tDQSH      0.45  0.55  0.45         0.55  0.45  0.55  0.45 0.55 CK
                                                                                                    width

                                                                                                    DQS, DQS# falling setup to CK, CK# rising   tDSS       0.2        0.2               0.2        0.18      CK     25

                                                                                                    DQS, DQS# falling hold from CK, CK# rising  tDSH       0.2        0.2               0.2        0.18      CK     25

                                                                                                    DQS, DQS# differential WRITE preamble       tWPRE      0.9        0.9               0.9        0.9       CK

                                                                                                    DQS, DQS# differential WRITE postamble      tWPST      0.3        0.3               0.3        0.3       CK

                                                                                                                                                           DQ Strobe Output Timing

                                                                                                    DQS, DQS# rising to/from rising CK, CK#     tDQSCK 400 400 300 300 255 255                     225 225   ps     23

                                                                                                    DQS, DQS# rising to/from rising CK, CK#     tDQSCK     1     10    1            10    1     10    1     10   ns     26

                                                                                                    when DLL is disabled                        (DLL_DIS)
   PDF: 09005aef8417277b                                                                            Table 55: Electrical Characteristics and AC Operating Conditions (Continued)
4Gb_DDR3_SDRAM.pdf - Rev. M 4/13 EN
                                                                                                    Notes 18 apply to the entire table

                                                                                                                                                        DDR3-800         DDR3-1066     DDR3-1333                   DDR3-1600

                                                                                                    Parameter                                  Symbol Min Max Min Max Min Max Min Max                                          Unit  Notes
                                                                                                    DQS, DQS# differential output high time                                                                                     CK     21
                                                                                                    DQS, DQS# differential output low time     tQSH     0.38            0.38         0.40                       0.40        CK     21
                                                                                                    DQS, DQS# Low-Z time (RL - 1)                                                                                               ps
                                                                                                    DQS, DQS# High-Z time (RL + BL/2)          tQSL     0.38            0.38         0.40                       0.40        ps   22, 23
                                                                                                    DQS, DQS# differential READ preamble                                                                                        CK   22, 23
                                                                                                    DQS, DQS# differential READ postamble      tLZDQS 800 400 600 300 500 250 450 225                                       CK   23, 24
                                                                                                                                                                                                                                     23, 27
                                                                                                                                               tHZDQS              400       300                   250               225    CK
                                                                                                                                                                                                                                ps     28
                                                                                                                                               tRPRE    0.9 Note 24 0.9 Note 24 0.9 Note 24 0.9 Note 24                              29, 30,
                                                                                                                                                                                                                                ps
                                                                                                                                               tRPST    0.3 Note 27 0.3 Note 27 0.3 Note 27 0.3 Note 27                         ps     44
                                                                                                                                                                                                                                     20, 30
                                                                                                                                                        Command and Address Timing                                              ps   29, 30,
                                                                                                                                                                                                                                ps
                                                                                                    DLL locking time                           tDLLK    512             512          512                        512         ps     44         4Gb: x4, x8, x16 DDR3 SDRAM
                                                                                                                                                                                                                                ps   20, 30    Electrical Characteristics and AC Operating Conditions
                                                                                                    CTRL, CMD, ADDR      Base (specification)  tIS      200             125          65                         45          ns   29, 30
                                                                                                    setup to CK,CK#                                                                                                             ns   20, 30
                                                                                                                                               (AC175)                                                                          ns
                                                                                                                                                                                                                                ns     41
                                                                                                                         VREF @ 1 V/ns                  375             300          240                        220         CK     31
                                                                                                                         Base (specification)                                                                                          31
                                                                                                    CTRL, CMD, ADDR                            tIS      350             275          190                        170         CK   31, 32
                                                                                                    setup to CK,CK#                                                                                                             ns   31, 43
                                                                                                                                               (AC150)                                                                           &