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MT29F4G08ABBDAHC

器件型号:MT29F4G08ABBDAHC
厂商名称:Micron
厂商官网:http://www.micron.com/
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器件描述

4Gb, 8Gb, 16Gb: x8, x16 NAND Flash Memory Features

MT29F4G08ABBDAHC器件文档内容

                                                  Micron Confidential and Proprietary

                                                           4Gb, 8Gb, 16Gb: x8, x16 NAND Flash Memory
                                                                                                                    Features

NAND Flash Memory

MT29F4G08ABADAH4, MT29F4G08ABADAWP, MT29F4G08ABBDAH4,
MT29F4G08ABBDAHC, MT29F4G16ABADAH4, MT29F4G16ABADAWP,
MT29F4G16ABBDAH4, MT29F4G16ABBDAHC, MT29F8G08ADADAH4,
MT29F8G08ADBDAH4, MT29F8G16ADADAH4, MT29F8G16ADBDAH4,
MT29F16G08AJADAWP

Features                                                 First block (block address 00h) is valid when ship-
                                                           ped from factory with ECC. For minimum required
Open NAND Flash Interface (ONFI) 1.0-compliant1          ECC, see Error Management.
Single-level cell (SLC) technology
Organization                                           Block 0 requires 1-bit ECC if PROGRAM/ERASE cy-
                                                           cles are less than 1000
    Page size x8: 2112 bytes (2048 + 64 bytes)
    Page size x16: 1056 words (1024 + 32 words)          RESET (FFh) required as first command after pow-
    Block size: 64 pages (128K + 4K bytes)                er-on
    Plane size: 2 planes x 2048 blocks per plane
    Device size: 4Gb: 4096 blocks; 8Gb: 8192 blocks      Alternate method of device initialization (Nand_In-
                                                           it) after power up (contact factory)
      16Gb: 16,384 blocks
Asynchronous I/O performance                            Internal data move operations supported within the
                                                           plane from which data is read
    tRC/tWC: 20ns (3.3V), 25ns (1.8V)
Array performance                                       Quality and reliability
                                                            Data retention: 10 years
    Read page: 25s 3                                     Endurance: 100,000 PROGRAM/ERASE cycles
    Program page: 200s (TYP: 1.8V, 3.3V)3
    Erase block: 700s (TYP)                            Operating voltage range
Command set: ONFI NAND Flash Protocol                     VCC: 2.73.6V
Advanced command set                                     VCC: 1.71.95V
    Program page cache mode4
    Read page cache mode 4                               Operating temperature:
    One-time programmable (OTP) mode                      Commercial: 0C to +70C
    Two-plane commands 4                                  Industrial (IT): 40C to +85C
    Interleaved die (LUN) operations
    Read unique ID                                       Package
    Block lock (1.8V only)                                 48-pin TSOP type 1, CPL2
    Internal data move                                     63-ball VFBGA
Operation status byte provides software method for
   detecting                                             Notes:  1. The ONFI 1.0 specification is available at
    Operation completion                                            www.onfi.org.
    Pass/fail condition
    Write-protect status                                        2. CPL = Center parting line.
Ready/Busy# (R/B#) signal provides a hardware
   method of detecting operation completion                      3. See Program and Erase Characteristics for
WP# signal: Write protect entire device                            tR_ECC and tPROG_ECC specifications.

                                                                 4. These commands supported only with ECC
                                                                     disabled.

PDF: 09005aef83b25735                                 1  Micron Technology, Inc. reserves the right to change products or specifications without notice.
m60a_4gb_8gb_16gb_ecc_nand.pdf - Rev. N 10/12 EN                                                                      2009 Micron Technology, Inc. All rights reserved.
Products and specifications discussed herein are subject to change by Micron without notice.
                                                  Micron Confidential and Proprietary

                                                                 4Gb, 8Gb, 16Gb: x8, x16 NAND Flash Memory
                                                                                                                           Features

Part Numbering Information

Micron NAND Flash devices are available in different configurations and densities. Verify valid part numbers by
using Micron's part catalog search at www.micron.com. To compare features and specifications by device type,
visit www.micron.com/products. Contact the factory for devices not found.

Figure 1: Marketing Part Number Chart

                         MT 29F 4G 08 A B A D A WP   IT  ES :D

Micron Technology                                               Design Revision (shrink)

Product Family                                                  Production Status

29F = NAND Flash memory                                         Blank = Production
                                                                ES = Engineering sample
Density                                                         MS = Mechanical sample
                                                                QS = Qualification sample
4G = 4Gb
                                                                Special Options
8G = 8Gb
16G = 16Gb                                                      Blank
                                                                X = Product longevity program (PLP)
Device Width
                                                                Operating Temperature Range
08 = 8-bit
16 = 16-bit                                                     Blank = Commercial (0C to +70C)
                                                                IT = Industrial (40C to +85C)
Level
                                                                Speed Grade
A = SLC
                                                                Blank
Classification
                                                                Package Code
Mark Die nCE RnB I/O Channels
                                                                WP = 48-pin TSOP 1
B1          1      1     1                                      HC = 63-ball VFBGA (10.5 x 13 x 1.0mm)
                                                                H4 = 63-ball VFBGA (9 x 11 x 1.0mm)
D2          1      1     1
                                                                Interface
J4              2  2     1
                                                                A = Async only
Operating Voltage Range

A = 3.3V (2.73.6V)
B = 1.8V (1.71.95V)

Feature Set

D = Feature set D

PDF: 09005aef83b25735                             2  Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                    Micron Confidential and Proprietary

                                                           4Gb, 8Gb, 16Gb: x8, x16 NAND Flash Memory
                                                                                                                    Features

Contents

General Description ......................................................................................................................................... 8
Signal Descriptions ........................................................................................................................................... 8
Signal Assignments ........................................................................................................................................... 9
Package Dimensions ....................................................................................................................................... 12
Architecture ................................................................................................................................................... 15
Device and Array Organization ........................................................................................................................ 16
Asynchronous Interface Bus Operation ........................................................................................................... 20

   Asynchronous Enable/Standby ................................................................................................................... 20
   Asynchronous Commands .......................................................................................................................... 20
   Asynchronous Addresses ............................................................................................................................ 22
   Asynchronous Data Input ........................................................................................................................... 23
   Asynchronous Data Output ......................................................................................................................... 24
   Write Protect# ............................................................................................................................................ 25
   Ready/Busy# .............................................................................................................................................. 25
Device Initialization ....................................................................................................................................... 30
Command Definitions .................................................................................................................................... 31
Reset Operations ............................................................................................................................................ 34
   RESET (FFh) ............................................................................................................................................... 34
Identification Operations ................................................................................................................................ 35
   READ ID (90h) ............................................................................................................................................ 35
READ ID Parameter Tables .............................................................................................................................. 36
READ PARAMETER PAGE (ECh) ...................................................................................................................... 39
Parameter Page Data Structure Tables ............................................................................................................. 40
Bare Die Parameter Page Data Structure Tables ................................................................................................ 45
READ UNIQUE ID (EDh) ................................................................................................................................ 48
Feature Operations ......................................................................................................................................... 49
   SET FEATURES (EFh) .................................................................................................................................. 50
   GET FEATURES (EEh) ................................................................................................................................. 51
Status Operations ........................................................................................................................................... 54
   READ STATUS (70h) ................................................................................................................................... 55
   READ STATUS ENHANCED (78h) ................................................................................................................ 55
Column Address Operations ........................................................................................................................... 57
   RANDOM DATA READ (05h-E0h) ................................................................................................................ 57
   RANDOM DATA READ TWO-PLANE (06h-E0h) ............................................................................................ 58
   RANDOM DATA INPUT (85h) ...................................................................................................................... 59
   PROGRAM FOR INTERNAL DATA INPUT (85h) ........................................................................................... 60
Read Operations ............................................................................................................................................. 62
   READ MODE (00h) ..................................................................................................................................... 64
   READ PAGE (00h-30h) ................................................................................................................................ 64
   READ PAGE CACHE SEQUENTIAL (31h) ...................................................................................................... 65
   READ PAGE CACHE RANDOM (00h-31h) .................................................................................................... 66
   READ PAGE CACHE LAST (3Fh) .................................................................................................................. 68
   READ PAGE TWO-PLANE 00h-00h-30h ....................................................................................................... 69
Program Operations ....................................................................................................................................... 71
   PROGRAM PAGE (80h-10h) ......................................................................................................................... 72
   PROGRAM PAGE CACHE (80h-15h) ............................................................................................................. 72
   PROGRAM PAGE TWO-PLANE (80h-11h) .................................................................................................... 75
Erase Operations ............................................................................................................................................ 77
   ERASE BLOCK (60h-D0h) ............................................................................................................................ 77
   ERASE BLOCK TWO-PLANE (60h-D1h) ....................................................................................................... 78

PDF: 09005aef83b25735                             3  Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                    Micron Confidential and Proprietary

                                                           4Gb, 8Gb, 16Gb: x8, x16 NAND Flash Memory
                                                                                                                    Features

Internal Data Move Operations ....................................................................................................................... 79
   READ FOR INTERNAL DATA MOVE (00h-35h) ............................................................................................. 80
   PROGRAM FOR INTERNAL DATA MOVE (85h10h) ..................................................................................... 81
   PROGRAM FOR INTERNAL DATA MOVE TWO-PLANE (85h-11h) ................................................................. 82

Block Lock Feature ......................................................................................................................................... 83
   WP# and Block Lock ................................................................................................................................... 83
   UNLOCK (23h-24h) .................................................................................................................................... 83
   LOCK (2Ah) ................................................................................................................................................ 86
   LOCK TIGHT (2Ch) ..................................................................................................................................... 87
   BLOCK LOCK READ STATUS (7Ah) .............................................................................................................. 88

One-Time Programmable (OTP) Operations .................................................................................................... 90
   Legacy OTP Commands .............................................................................................................................. 90
   OTP DATA PROGRAM (80h-10h) ................................................................................................................. 91
   RANDOM DATA INPUT (85h) ...................................................................................................................... 92
   OTP DATA PROTECT (80h-10) ..................................................................................................................... 93
   OTP DATA READ (00h-30h) ......................................................................................................................... 95

Two-Plane Operations .................................................................................................................................... 97
   Two-Plane Addressing ................................................................................................................................ 97

Interleaved Die (Multi-LUN) Operations ......................................................................................................... 106
Error Management ........................................................................................................................................ 107
Internal ECC and Spare Area Mapping for ECC ............................................................................................... 109
Electrical Specifications ................................................................................................................................. 111
Electrical Specifications DC Characteristics and Operating Conditions .......................................................... 113
Electrical Specifications AC Characteristics and Operating Conditions .......................................................... 115
Electrical Specifications Program/Erase Characteristics ................................................................................ 118
Asynchronous Interface Timing Diagrams ...................................................................................................... 119
Revision History ............................................................................................................................................ 131

   Rev. N 10/12 ............................................................................................................................................ 131
   Rev. M 02/12 ........................................................................................................................................... 131
   Rev. L 1/12 .............................................................................................................................................. 131
   Rev. K 11/11 ............................................................................................................................................ 131
   Rev. J 09/11 ............................................................................................................................................. 131
   Rev. I 07/11 ............................................................................................................................................. 131
   Rev. H 12/10 ............................................................................................................................................ 131
   Rev. G 10/10 ............................................................................................................................................ 131
   Rev. F 06/10 ............................................................................................................................................ 131
   Rev. E 05/10 ............................................................................................................................................ 131
   Rev. D 03/10 ............................................................................................................................................ 132
   Rev. C 01/10 ............................................................................................................................................ 132
   Rev. B 10/09 ............................................................................................................................................ 132
   Rev. A 07/09 ............................................................................................................................................ 132

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                                                    Micron Confidential and Proprietary

                                                           4Gb, 8Gb, 16Gb: x8, x16 NAND Flash Memory
                                                                                                                    Features

List of Tables

Table 1: Signal Definitions ............................................................................................................................... 8
Table 2: Array Addressing MT29F4G08 (x8) .................................................................................................. 16
Table 3: Array Addressing MT29F4G16 (x16) ................................................................................................. 17
Table 4: Array Addressing MT29F8G08 and MT29F16G08 (x8) ....................................................................... 18
Table 5: Array Addressing MT29F8G16 ( x16) ................................................................................................ 19
Table 6: Asynchronous Interface Mode Selection ............................................................................................ 20
Table 7: Command Set .................................................................................................................................. 31
Table 8: Two-Plane Command Set .................................................................................................................. 33
Table 9: READ ID Parameters for Address 00h ................................................................................................. 36
Table 10: READ ID Parameters for Address 20h ............................................................................................... 38
Table 11: Parameter Page Data Structure ........................................................................................................ 40
Table 12: Parameter Page Data Structure ........................................................................................................ 45
Table 13: Feature Address Definitions ............................................................................................................. 49
Table 14: Feature Address 90h Array Operation Mode ................................................................................... 50
Table 15: Feature Addresses 01h: Timing Mode ............................................................................................... 52
Table 16: Feature Addresses 80h: Programmable I/O Drive Strength ................................................................ 53
Table 17: Feature Addresses 81h: Programmable R/B# Pull-Down Strength ...................................................... 53
Table 18: Status Register Definition ................................................................................................................ 54
Table 19: Block Lock Address Cycle Assignments ............................................................................................ 85
Table 20: Block Lock Status Register Bit Definitions ........................................................................................ 88
Table 21: Error Management Details ............................................................................................................. 107
Table 22: Absolute Maximum Ratings ............................................................................................................ 111
Table 23: Recommended Operating Conditions ............................................................................................. 111
Table 24: Valid Blocks ................................................................................................................................... 111
Table 25: Capacitance ................................................................................................................................... 112
Table 26: Test Conditions .............................................................................................................................. 112
Table 27: DC Characteristics and Operating Conditions (3.3V) ....................................................................... 113
Table 28: DC Characteristics and Operating Conditions (1.8V) ....................................................................... 114
Table 29: AC Characteristics: Command, Data, and Address Input (3.3V) ........................................................ 115
Table 30: AC Characteristics: Command, Data, and Address Input (1.8V) ........................................................ 115
Table 31: AC Characteristics: Normal Operation (3.3V) .................................................................................. 116
Table 32: AC Characteristics: Normal Operation (1.8V) .................................................................................. 116
Table 33: Program/Erase Characteristics ....................................................................................................... 118

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                                                           4Gb, 8Gb, 16Gb: x8, x16 NAND Flash Memory
                                                                                                                    Features

List of Figures

Figure 1: Marketing Part Number Chart ............................................................................................................ 2
Figure 2: 48-Pin TSOP Type 1 (Top View) ........................................................................................................ 9
Figure 3: 63-Ball VFBGA, x8 (Balls Down, Top View) ........................................................................................ 10
Figure 4: 63-Ball VFBGA, x16 (Balls Down, Top View) ...................................................................................... 11
Figure 5: 48-Pin TSOP Type 1, CPL ............................................................................................................... 12
Figure 6: 63-Ball VFBGA (10.5mm x 13mm) .................................................................................................... 13
Figure 7: 63-Ball VFBGA (9mm x 11mm) ......................................................................................................... 14
Figure 8: NAND Flash Die (LUN) Functional Block Diagram ............................................................................ 15
Figure 9: Array Organization MT29F4G08 (x8) .............................................................................................. 16
Figure 10: Array Organization MT29F4G16 (x16) .......................................................................................... 17
Figure 11: Array Organization MT29F8G08 and MT29F16G08 (x8) ................................................................. 18
Figure 12: Array Organization MT29F8G16 (x16) .......................................................................................... 19
Figure 13: Asynchronous Command Latch Cycle ............................................................................................ 21
Figure 14: Asynchronous Address Latch Cycle ................................................................................................ 22
Figure 15: Asynchronous Data Input Cycles .................................................................................................... 23
Figure 16: Asynchronous Data Output Cycles ................................................................................................. 24
Figure 17: Asynchronous Data Output Cycles (EDO Mode) ............................................................................. 25
Figure 18: READ/BUSY# Open Drain .............................................................................................................. 26
Figure 19: tFall and tRise (3.3V VCC) ................................................................................................................ 27
Figure 20: tFall and tRise (1.8V VCC) ................................................................................................................ 27
Figure 21: IOL vs. Rp (VCC = 3.3V VCC) .............................................................................................................. 28
Figure 22: IOL vs. Rp (1.8V VCC) ....................................................................................................................... 28
Figure 23: TC vs. Rp ....................................................................................................................................... 29
Figure 24: R/B# Power-On Behavior ............................................................................................................... 30
Figure 25: RESET (FFh) Operation .................................................................................................................. 34
Figure 26: READ ID (90h) with 00h Address Operation .................................................................................... 35
Figure 27: READ ID (90h) with 20h Address Operation .................................................................................... 35
Figure 28: READ PARAMETER (ECh) Operation .............................................................................................. 39
Figure 29: READ UNIQUE ID (EDh) Operation ............................................................................................... 48
Figure 30: SET FEATURES (EFh) Operation .................................................................................................... 50
Figure 31: GET FEATURES (EEh) Operation .................................................................................................... 51
Figure 32: READ STATUS (70h) Operation ...................................................................................................... 55
Figure 33: READ STATUS ENHANCED (78h) Operation ................................................................................... 56
Figure 34: RANDOM DATA READ (05h-E0h) Operation ................................................................................... 57
Figure 35: RANDOM DATA READ TWO-PLANE (06h-E0h) Operation .............................................................. 58
Figure 36: RANDOM DATA INPUT (85h) Operation ........................................................................................ 59
Figure 37: PROGRAM FOR INTERNAL DATA INPUT (85h) Operation .............................................................. 61
Figure 38: READ PAGE (00h-30h) Operation ................................................................................................... 65
Figure 39: READ PAGE (00h-30h) Operation with Internal ECC Enabled .......................................................... 65
Figure 40: READ PAGE CACHE SEQUENTIAL (31h) Operation ......................................................................... 66
Figure 41: READ PAGE CACHE RANDOM (00h-31h) Operation ....................................................................... 67
Figure 42: READ PAGE CACHE LAST (3Fh) Operation ..................................................................................... 68
Figure 43: READ PAGE TWO-PLANE (00h-00h-30h) Operation ........................................................................ 70
Figure 44: PROGRAM PAGE (80h-10h) Operation ............................................................................................ 72
Figure 45: PROGRAM PAGE CACHE (80h15h) Operation (Start) ..................................................................... 74
Figure 46: PROGRAM PAGE CACHE (80h15h) Operation (End) ...................................................................... 74
Figure 47: PROGRAM PAGE TWO-PLANE (80h11h) Operation ....................................................................... 76
Figure 48: ERASE BLOCK (60h-D0h) Operation .............................................................................................. 77
Figure 49: ERASE BLOCK TWO-PLANE (60hD1h) Operation .......................................................................... 78
Figure 50: READ FOR INTERNAL DATA MOVE (00h-35h) Operation ................................................................ 80

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                                                           4Gb, 8Gb, 16Gb: x8, x16 NAND Flash Memory
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Figure 51: READ FOR INTERNAL DATA MOVE (00h35h) with RANDOM DATA READ (05hE0h) ..................... 80
Figure 52: INTERNAL DATA MOVE (85h-10h) with Internal ECC Enabled ........................................................ 81
Figure 53: INTERNAL DATA MOVE (85h-10h) with RANDOM DATA INPUT with Internal ECC Enabled ............ 81
Figure 54: PROGRAM FOR INTERNAL DATA MOVE (85h10h) Operation ........................................................ 81
Figure 55: PROGRAM FOR INTERNAL DATA MOVE (85h-10h) with RANDOM DATA INPUT (85h) .................... 82
Figure 56: PROGRAM FOR INTERNAL DATA MOVE TWO-PLANE (85h-11h) Operation .................................... 82
Figure 57: Flash Array Protected: Invert Area Bit = 0 ........................................................................................ 84
Figure 58: Flash Array Protected: Invert Area Bit = 1 ........................................................................................ 84
Figure 59: UNLOCK Operation ....................................................................................................................... 85
Figure 60: LOCK Operation ............................................................................................................................ 86
Figure 61: LOCK TIGHT Operation ................................................................................................................. 87
Figure 62: PROGRAM/ERASE Issued to Locked Block ...................................................................................... 88
Figure 63: BLOCK LOCK READ STATUS .......................................................................................................... 88
Figure 64: BLOCK LOCK Flowchart ................................................................................................................ 89
Figure 65: OTP DATA PROGRAM (After Entering OTP Operation Mode) ........................................................... 92
Figure 66: OTP DATA PROGRAM Operation with RANDOM DATA INPUT (After Entering OTP Operation Mode) .9..3
Figure 67: OTP DATA PROTECT Operation (After Entering OTP Protect Mode) ................................................. 94
Figure 68: OTP DATA READ ........................................................................................................................... 95
Figure 69: OTP DATA READ with RANDOM DATA READ Operation ................................................................. 96
Figure 70: TWO-PLANE PAGE READ .............................................................................................................. 98
Figure 71: TWO-PLANE PAGE READ with RANDOM DATA READ .................................................................... 99
Figure 72: TWO-PLANE PROGRAM PAGE ....................................................................................................... 99
Figure 73: TWO-PLANE PROGRAM PAGE with RANDOM DATA INPUT .......................................................... 100
Figure 74: TWO-PLANE PROGRAM PAGE CACHE MODE ............................................................................... 101
Figure 75: TWO-PLANE INTERNAL DATA MOVE ........................................................................................... 102
Figure 76: TWO-PLANE INTERNAL DATA MOVE with TWO-PLANE RANDOM DATA READ ............................ 103
Figure 77: TWO-PLANE INTERNAL DATA MOVE with RANDOM DATA INPUT ............................................... 104
Figure 78: TWO-PLANE BLOCK ERASE ......................................................................................................... 105
Figure 79: TWO-PLANE/MULTIPLE-DIE READ STATUS Cycle ........................................................................ 105
Figure 80: Spare Area Mapping (x8) ............................................................................................................... 109
Figure 81: Spare Area Mapping (x16) ............................................................................................................. 110
Figure 82: RESET Operation .......................................................................................................................... 119
Figure 83: READ STATUS Cycle ..................................................................................................................... 119
Figure 84: READ STATUS ENHANCED Cycle .................................................................................................. 120
Figure 85: READ PARAMETER PAGE ............................................................................................................. 120
Figure 86: READ PAGE .................................................................................................................................. 121
Figure 87: READ PAGE Operation with CE# "Don't Care" ............................................................................... 122
Figure 88: RANDOM DATA READ .................................................................................................................. 123
Figure 89: READ PAGE CACHE SEQUENTIAL ................................................................................................ 124
Figure 90: READ PAGE CACHE RANDOM ...................................................................................................... 125
Figure 91: READ ID Operation ...................................................................................................................... 126
Figure 92: PROGRAM PAGE Operation .......................................................................................................... 126
Figure 93: PROGRAM PAGE Operation with CE# "Don't Care" ........................................................................ 127
Figure 94: PROGRAM PAGE Operation with RANDOM DATA INPUT .............................................................. 127
Figure 95: PROGRAM PAGE CACHE .............................................................................................................. 128
Figure 96: PROGRAM PAGE CACHE Ending on 15h ........................................................................................ 128
Figure 97: INTERNAL DATA MOVE ............................................................................................................... 129
Figure 98: INTERNAL DATA MOVE (85h-10h) with Internal ECC Enabled ....................................................... 129
Figure 99: INTERNAL DATA MOVE (85h-10h) with Random Data Input with Internal ECC Enabled ................. 130
Figure 100: ERASE BLOCK Operation ............................................................................................................ 130

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                                                           4Gb, 8Gb, 16Gb: x8, x16 NAND Flash Memory
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General Description

                                    Micron NAND Flash devices include an asynchronous data interface for high-perform-
                                    ance I/O operations. These devices use a highly multiplexed 8-bit bus (I/Ox) to transfer
                                    commands, address, and data. There are five control signals used to implement the
                                    asynchronous data interface: CE#, CLE, ALE, WE#, and RE#. Additional signals control
                                    hardware write protection and monitor device status (R/B#).

                                    This hardware interface creates a low pin-count device with a standard pinout that re-
                                    mains the same from one density to another, enabling future upgrades to higher densi-
                                    ties with no board redesign.

                                    A target is the unit of memory accessed by a chip enable signal. A target contains one or
                                    more NAND Flash die. A NAND Flash die is the minimum unit that can independently
                                    execute commands and report status. A NAND Flash die, in the ONFI specification, is
                                    referred to as a logical unit (LUN). There is at least one NAND Flash die per chip enable
                                    signal. For further details, see Device and Array Organization.

                                    This device has an internal 4-bit ECC that can be enabled using the GET/SET features.
                                    See Internal ECC and Spare Area Mapping for ECC for more information.

Signal Descriptions

Table 1: Signal Definitions

    Signal1       Type                            Description2
       ALE        Input
       CE#        Input                           Address latch enable: Loads an address from I/O[7:0] into the address register.
      CE#2
                  Input                           Chip enable: Enables or disables one or more die (LUNs) in a target.
       CLE        Input                           For the 16Gb device, CE# controls the first 8Gb of memory; CE2# controls the second 8Gb
     LOCK                                         of memory.
                  Input
       RE#        Input                           Command latch enable: Loads a command from I/O[7:0] into the command register.
      WE#
                  Input                           When LOCK is HIGH during power-up, the BLOCK LOCK function is enabled. To disable the
      WP#           I/O                           BLOCK LOCK, connect LOCK to VSS during power-up, or leave it disconnected (internal
I/O[7:0] (x8)                                    pull-down).
I/O[15:0] (x16)  Output
                                                  Read enable: Transfers serial data from the NAND Flash to the host system.
      R/B#       Supply
     R/B#2       Supply                           Write enable: Transfers commands, addresses, and serial data from the host system to the
                                                  NAND Flash.
       VCC           
       VSS                                       Write protect: Enables or disables array PROGRAM and ERASE operations.
       NC
      DNU                                         Data inputs/outputs: The bidirectional I/Os transfer address, data, and command infor-
                                                  mation.

                                                  Ready/busy: An open-drain, active-low output that requires an external pull-up resistor.
                                                  This signal indicates target array activity.
                                                  For the 16Gb device, R/B# indicates the status of the first 8Gb of memory; R/B# indicates
                                                  the status of the second 8Gb of memory.

                                                  VCC: Core power supply
                                                  VSS: Core ground connection
                                                  No connect: NCs are not internally connected. They can be driven or left unconnected.

                                                  Do not use: DNUs must be left unconnected.

                 Notes: 1. See Device and Array Organization for detailed signal connections.

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                                           2. See Asynchronous Interface Bus Operation for detailed asynchronous interface signal
                                                descriptions.

Signal Assignments

Figure 2: 48-Pin TSOP Type 1 (Top View)

x16 x8                                                       x8 x16

NC NC                                             1      48  VSS1  VSS
                                                         47
NC NC                                             2          DNU I/O15

NC NC                                             3      46  NC I/O14

NC NC                                             4      45  NC I/O13

NC NC                                             5      44  I/O7 I/O7

R/B#23 R/B2#3                                     6      43  I/O6 I/O6

R/B# R/B#                                         7      42  I/O5 I/O5

RE# RE#                                           8      41  I/O4 I/O4

CE# CE#                                           9      40  NC I/O12

CE2#3 CE2#3                                       10     39  VDCNCU1 2 VDCNCU2
                                                         38
NC NC                                             11

VCC  VCC                                          12     37  VCC   VCC
                                                         36
VSS  VSS                                          13     35  VSS   VSS

NC NC                                             14         NC NC

NC NC                                             15     34  VCC1  VCC
                                                         33  NC    I/O11
CLE CLE                                           16

ALE ALE                                           17     32  I/O3 I/O3

WE# WE#                                           18     31  I/O2 I/O2

WP# WP#                                           19     30  I/O1 I/O1

NC NC                                             20     29  I/O0 I/O0

NC NC                                             21     28  NC I/O10

NC NC                                             22     27  NC I/O9

NC NC                                             23     26  DNU I/O8

NC NC                                             24     25  VSS1  VSS

     Notes:                                       1. These pins might not be bonded in the package; however, Micron recommends that the
                                                      customer connect these pins to the designated external sources for ONFI compatibility.

                                                  2. For the 3V device, pin 38 is DNU. For the 1.8V device, pin 38 is LOCK.

                                                  3. R/B2# and CE2# are available on 16Gb devices only. They are NC for other configura-
                                                      tions.

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Figure 3: 63-Ball VFBGA, x8 (Balls Down, Top View)

                                                  1   2   3     4     5        6   7     8    9   10

A                                                 NC  NC                                      NC  NC

        B                                         NC                                          NC  NC

        C                                                 WP# ALE     Vss      CE# WE# R/B#

D                                                         Vcc2  RE#   CLE      NC  NC    NC

        E                                                 NC    NC    NC       NC  NC    NC

        F                                                 NC    NC    NC       NC  Vss2  NC

G                                                         DNU Vcc2 LOCK1 NC        NC DNU

H                                                         NC    I/O0  NC       NC  NC    Vcc

        J                                                 NC    I/O1  NC       Vcc I/O5 I/O7

K                                                         Vss   I/O2 I/O3 I/O4 I/O6      Vss

        L                                         NC  NC                                      NC  NC

M                                                 NC  NC                                      NC  NC

Notes:                                            1. For the 3V device, G5 changes to DNU. NO LOCK function is available on the 3.3V de-
                                                      vice.

                                                  2. These pins might not be bonded in the package; however, Micron recommends that the
                                                      customer connect these pins to the designated external sources for ONFI compatibility.

PDF: 09005aef83b25735                                                      10         Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                           4Gb, 8Gb, 16Gb: x8, x16 NAND Flash Memory
                                                                                                   Signal Assignments

Figure 4: 63-Ball VFBGA, x16 (Balls Down, Top View)

                                                  1   2   3    4    5         6   7      8    9   10

A                                                 NC  NC                                      NC  NC

B                                                 NC                                          NC  NC

C                                                         WP# ALE   Vss       CE# WE# R/B#

D                                                         Vcc  RE#  CLE       NC  NC     NC

E                                                         NC   NC   NC        NC  NC     NC

F                                                         NC   NC   NC        NC  Vss    NC

G                                                         DNU Vcc LOCK1 I/O13 I/O15 DNU

H                                                         I/O8 I/O0 I/O10 I/O12 I/O14 Vcc

J                                                         I/O9 I/O1 I/O11 Vcc I/O5 I/O7

K                                                         Vss  I/O2 I/O3      I/O4 I/O6  Vss

L                                                 NC  NC                                      NC  NC

M                                                 NC  NC                                      NC  NC

Note: 1. For the 3V device, G5 changes to DNU. NO LOCK function is available on the 3.3V de-
               vice.

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Package Dimensions

Figure 5: 48-Pin TSOP Type 1, CPL

                                                  20.00 0.25                              0.25                     Mold compound:
                                                  18.40 0.08                              for reference only          Epoxy novolac

                                                                                           0.50 TYP                 Plated lead finish:
                                                                                                                       100% Sn
                                                                                           for reference

                                                                                 48        only

1
                                                                                                                                                                            Package width and length
                                                                                                                                                                            do not include mold
                                                                                                                                                                            protrusion. Allowable
                                                                                                                                                                            protrusion is 0.25 per side.

12.00 0.08

                                                                                                                    0.27 MAX
                                                                                                                    0.17 MIN

24                                                                               25

                                                                                                 0.10                                  0.25
                                                                                                                                                     Gage
0.15         +0.03                                             See detail A                                                                          plane
             -0.02
                                                                                 1.20 MAX                    +0.10            0.50 0.1
                                                                                                       0.10  -0.05              0.80

                                                                                                                    Detail A

                    Note: 1. All dimensions are in millimeters.

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Figure 6: 63-Ball VFBGA (10.5mm x 13mm)

Seating                                                      0.65 0.05
  plane
                                                                  Ball A1 ID
0.12 A   A
                                                             A
       63X 0.45       10 9 8 7 6 5 4 3 2 1                  B                Ball A1 ID
Solder ball material:                                        C
SAC305 (96.5% Sn,                                            D
3% Ag, 0.5% Cu).                                             E
Dimensions apply to                                          F
solder balls post-
reflow on 0.4 SMD                                               13 0.1
ball pads.
                                                             G
8.8 CTR                                                      H
       0.8 TYP                                               J
                                                             K
                                                             L
                                                             M

                                                    0.8 TYP                          1.0 MAX
                                                  7.2 CTR                        0.25 MIN
                                                  10.5 0.1
                                                                 Bottom side saw fiducials may or
                                                                 may not be covered with soldermask.

         Note: 1. All dimensions are in millimeters.

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Figure 7: 63-Ball VFBGA (9mm x 11mm)

Seating
  plane
                       A
     0.1 A

        63X 0.45         10 9 8 7 6 5 4 3 2 1           Ball A1 ID                   Ball A1 ID
Dimensions apply                                         (covered by SR)
to solder balls post-
reflow on 0.4 SMD                                A
ball pads.                                        B
Solder ball material:                             C
SAC305 (96.5% Sn,                                 D
3% Ag, 0.5% Cu).                                  E
                                                  F
8.8 CTR                                           G 11 0.1
        0.8 TYP                                   H
                                                  J
                                                  K
                                                  L
                                                  M

                                          0.8 TYP                            1.0 MAX
                                       7.2 CTR                            0.25 MIN
                                        9 0.1

                 Note: 1. All dimensions are in millimeters.

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Architecture                  Micron Confidential and Proprietary

                                           4Gb, 8Gb, 16Gb: x8, x16 NAND Flash Memory
                                                                                              Architecture

              These devices use NAND Flash electrical and command interfaces. Data, commands,
              and addresses are multiplexed onto the same pins and received by I/O control circuits.
              The commands received at the I/O control circuits are latched by a command register
              and are transferred to control logic circuits for generating internal signals to control de-
              vice operations. The addresses are latched by an address register and sent to a row de-
              coder to select a row address, or to a column decoder to select a column address.

              Data is transferred to or from the NAND Flash memory array, byte by byte (x8) or word
              by word (x16), through a data register and a cache register.

              The NAND Flash memory array is programmed and read using page-based operations
              and is erased using block-based operations. During normal page operations, the data
              and cache registers act as a single register. During cache operations, the data and cache
              registers operate independently to increase data throughput. The status register reports
              the status of die operations.

Figure 8: NAND Flash Die (LUN) Functional Block Diagram

                                                                                    VCC VSS

I/Ox             I/O                              Address register
              control

                                                  Status register

   CE#                                  Command register                Row decode  Column decode
   CLE
   ALE        Control                                                                NAND Flash
  WE#          logic                                                                     array
   RE#
  WP#                                                                                 (2 planes)
LOCK1
                                                                                     Data register
  R/B#                                                                               Cache register

                                                                                            ECC

              Note: 1. The LOCK pin is used on the 1.8V device.

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                                                                                  Device and Array Organization

Device and Array Organization

Figure 9: Array Organization MT29F4G08 (x8)

                                                        2112 bytes  2112 bytes

Cache Register                                    2048     64       2048        64                      DQ7
Data Register                                                                                      DQ0

    2048 blocks                                   2048     64       2048        64
       per plane
                                                                                              1 page   = (2K + 64 bytes)
    4096 blocks                                                                               1 block
      per device                                                                                       = (2K + 64) bytes x 64 pages
                                                  1 block           1 block                            = (128K + 4K) bytes

                                                                                              1 plane = (128K + 4K) bytes x 2048 blocks
                                                                                                            = 2112Mb

                                                                                              1 device = 2112Mb x 2 planes
                                                                                                            = 4224Mb

                             Plane of                                     Plane of
                   even-numbered blocks                          odd-numbered blocks
                  (0, 2, 4, 6, ..., 4092, 4094)                (1, 3, 5, 7, ..., 4093, 4095)

Table 2: Array Addressing MT29F4G08 (x8)

Cycle    I/07                                     I/06     I/05           I/04                I/03           I/02  I/01              I/00
  First  CA7                                      CA6      CA5            CA4                 CA3            CA2   CA1               CA0
Second   LOW                                      LOW      LOW            LOW                 CA11           CA10  CA9               CA8
Third   BA7                                      BA6      PA5            PA4                 PA3            PA2   PA1               PA0
Fourth   BA15                                     BA14     BA13           BA12                BA11           BA10  BA9               BA8
Fifth   LOW                                      LOW      LOW            LOW                 LOW            LOW   BA17              BA16

                  Notes:                          1. Block address concatenated with page address = actual page address. CAx = column ad-
                                                      dress; PAx = page address; BAx = block address.

                                                  2. If CA11 is 1, then CA[10:6] must be 0.

                                                  3. BA6 controls plane selection.

PDF: 09005aef83b25735                                                     16                  Micron Technology, Inc. reserves the right to change products or specifications without notice.
m60a_4gb_8gb_16gb_ecc_nand.pdf - Rev. N 10/12 EN                                                                                                            2009 Micron Technology, Inc. All rights reserved.
                                                           Micron Confidential and Proprietary

                                                                          4Gb, 8Gb, 16Gb: x8, x16 NAND Flash Memory
                                                                                                 Device and Array Organization

Figure 10: Array Organization MT29F4G16 (x16)

                                                        1056 words  1056 words

Cache Register                                    1024     32       1024      32                       DQ15
Data Register                                                                                     DQ0

                                                  1024     32       1024      32

         2048 blocks                                                                               1 page    = (1K + 32 words)
           per plane                                                                               1 block
                                                                                                             = (1K + 32) words x 64 pages
         4096 blocks                              1 block           1 block                                  = (64K + 2K) words
          per device
                                                                                                   1 plane   = (64K + 2K) words x 2048 blocks
                                                                                                   1 device  = 2112Mb

                                                                                                             = 2112Mb x 2 planes
                                                                                                             = 4224Mb

                                 Plane of                                      Plane of
                       even-numbered blocks                           odd-numbered blocks
                      (0, 2, 4, 6, ..., 4092, 4094)                 (1, 3, 5, 7, ..., 4093, 4095)

Table 3: Array Addressing MT29F4G16 (x16)

Cycle    I/O[15:8]    I/07                                 I/06     I/05      I/04                 I/03      I/02  I/01                    I/00
  First     LOW       CA7                                  CA6      CA5       CA4                  CA3       CA2   CA1                     CA0
Second      LOW       LOW                                  LOW      LOW       LOW                  LOW       CA10  CA9                     CA8
Third      LOW       BA7                                  BA6      PA5       PA4                  PA3       PA2   PA1                     PA0
Fourth      LOW       BA15                                 BA14     BA13      BA12                 BA11      BA10  BA9                     BA8
Fifth      LOW       LOW                                  LOW      LOW       LOW                  LOW       LOW   BA17                    BA16

                      Notes:                      1. Block address concatenated with page address = actual page address. CAx = column ad-
                                                      dress; PAx = page address; BAx = block address.

                                                  2. If CA10 = 1, then CA[9:5] must be 0.

                                                  3. BA6 controls plane selection.

PDF: 09005aef83b25735                                                     17                       Micron Technology, Inc. reserves the right to change products or specifications without notice.
m60a_4gb_8gb_16gb_ecc_nand.pdf - Rev. N 10/12 EN                                                                                                                2009 Micron Technology, Inc. All rights reserved.
                                                             Micron Confidential and Proprietary

                                                                            4Gb, 8Gb, 16Gb: x8, x16 NAND Flash Memory
                                                                                                   Device and Array Organization

Figure 11: Array Organization MT29F8G08 and MT29F16G08 (x8)

                                                      Die 0                                    Die 1

                      2112 bytes                        2112 bytes         2112 bytes                 2112 bytes

Cache Register  2048                              64    2048     64        2048      64        2048     64                    I/O7
                                                                                                                          I/O0

Data Register   2048                              64    2048     64        2048      64        2048     64

                                                                                                                   1 page = (2K + 64 bytes)

2048 blocks     1 block                                 1 block            1 block             1 block             1 block = (2K + 64) bytes x 64 pages
  per plane                                                                                                                    = (128K + 4K) bytes

4096 blocks                                                                                                        1 plane = (128K + 4K) bytes x 2048 blocks
      per die                                                                                                                  = 2112Mb

                                                                                                                   1 die = 2112Mb x 2 planes
                                                                                                                               = 4224Mb

                  Plane 0: even-                        Plane 1: odd-        Plane 0: even-      Plane 1: odd-     1 device = 4224Mb x 2 die
                numbered blocks                       numbered blocks      numbered blocks     numbered blocks                 = 8448Mb
                                                                            (4096, 4098, ...,   (4097, 4099, ...,
                  (0, 2, 4, 6, ...,                     (1, 3, 5, 7, ...,
                   4092, 4094)1                           4093, 4095)          8188, 8190)         8189, 8191)

                Note: 1. Die 0, Plane 0: BA18 = 0; BA6 = 0. Die 0, Plane 1: BA18 = 0; BA6 = 1.
                               Die 1, Plane 0: BA18 = 1; BA6 = 0. Die 1, Plane 1: BA18 = 1; BA6 = 1.

Table 4: Array Addressing MT29F8G08 and MT29F16G08 (x8)

Cycle           I/07                              I/06           I/05      I/04                I/03                 I/02            I/01      I/00
  First         CA7                               CA6            CA5       CA4                 CA3                  CA2             CA1       CA0
Second          LOW                               LOW            LOW       LOW                 CA11                CA10             CA9       CA8
Third          BA7                               BA6            PA5       PA4                 PA3                  PA2             PA1       PA0
Fourth          BA15                              BA14           BA13      BA12                BA11                BA10             BA9       BA8
Fifth          LOW                               LOW            LOW       LOW                 LOW                 BA183            BA17      BA16

                Notes:                            1. CAx = column address; PAx = page address; BAx = block address.
                                                  2. If CA11 is 1, then CA[10:6] must be 0.
                                                  3. Die address boundary: 0 = 04Gb; 1 = 4Gb8Gb.

PDF: 09005aef83b25735                                                            18            Micron Technology, Inc. reserves the right to change products or specifications without notice.
m60a_4gb_8gb_16gb_ecc_nand.pdf - Rev. N 10/12 EN                                                                                                             2009 Micron Technology, Inc. All rights reserved.
                                                             Micron Confidential and Proprietary

                                                                            4Gb, 8Gb, 16Gb: x8, x16 NAND Flash Memory
                                                                                                   Device and Array Organization

Figure 12: Array Organization MT29F8G16 (x16)

                                                      Die 0                                    Die 1

                          1056 words                  1056 words           1056 words                 1056 words

Cache Register  1024                              32  1024     32          1024      32        1024     32             I/O7
                                                                                                                   I/O0

Data Register   1024                              32  1024     32          1024      32        1024     32

                                                                                                                   1 page = (1K + 32 words)

2048 blocks     1 block                               1 block              1 block             1 block             1 block = (1K + 32) words x 64 pages
  per plane                                                                                                                    = (64K + 2K) words

4096 blocks                                                                                                        1 plane = (128K + 4K) bytes x 2048 blocks
      per die                                                                                                                  = 2112Mb

                                                                                                                   1 die = 2112Mb x 2 planes
                                                                                                                               = 4224Mb

                  Plane 0: even-                        Plane 1: odd-        Plane 0: even-      Plane 1: odd-     1 device = 4224Mb x 2 die
                numbered blocks                       numbered blocks      numbered blocks     numbered blocks                 = 8448Mb
                                                                            (4096, 4098, ...,   (4097, 4099, ...,
                  (0, 2, 4, 6, ...,                     (1, 3, 5, 7, ...,
                   4092, 4094)1                           4093, 4095)          8188, 8190)         8189, 8191)

                          Note: 1. Die 0, Plane 0: BA18 = 0; BA6 = 0. Die 0, Plane 1: BA18 = 0; BA6 = 1.
                                         Die 1, Plane 0: BA18 = 1; BA6 = 0. Die 1, Plane 1: BA18 = 1; BA6 = 1.

Table 5: Array Addressing MT29F8G16 ( x16)

Cycle          I/O[15:8]  I/07                        I/06                 I/05      I/04             I/03          I/02     I/01             I/O0
  First           LOW     CA7                         CA6                  CA5       CA4              CA3           CA2      CA1              CA0
Second            LOW     LOW                         LOW                  LOW       LOW              LOW          CA10      CA9              CA8
Third            LOW     BA7                         BA6                  PA5       PA4              PA3           PA2      PA1              PA0
Fourth            LOW     BA15                        BA14                 BA13      BA12             BA11         BA10      BA9              PA8
Fifth            LOW     LOW                         LOW                  LOW       LOW              LOW          BA183     BA17             BA16

                Notes:                            1. Block address concatenated with page address = actual page address. CAx = column ad-
                                                      dress; PAx = page address; BAx = block address.

                                                  2. If CA10 = 1, then CA[9:5] must be 0.

                                                  3. Die address boundary: 0 = 04Gb; 1 = 4Gb8Gb.

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Asynchronous Interface Bus Operation

                                    The bus on the device is multiplexed. Data I/O, addresses, and commands all share the
                                    same pins. I/O[15:8] are used only for data in the x16 configuration. Addresses and
                                    commands are always supplied on I/O[7:0].

                                    The command sequence typically consists of a COMMAND LATCH cycle, address input
                                    cycles, and one or more data cycles, either READ or WRITE.

Table 6: Asynchronous Interface Mode Selection

Mode1                                             CE#  CLE  ALE  WE#                        RE#  I/Ox  WP#
Standby2
Command input                                     H    X    X    X                          X    X     0V/VCC

                                                  L    H    L                               H    X     H

Address input                                     L    L    H                               H    X     H

Data input                                        L    L    L                               H    X     H

Data output                                       L    L    L    H                               X     X

Write protect                                     X    X    X    X                          X    X     L

               Notes:                             1. Mode selection settings for this table: H = Logic level HIGH; L = Logic level LOW; X = VIH
                                                      or VIL.

                                                  2. WP# should be biased to CMOS LOW or HIGH for standby.

Asynchronous Enable/Standby

                                    When the device is not performing an operation, the CE# pin is typically driven HIGH
                                    and the device enters standby mode. The memory will enter standby if CE# goes HIGH
                                    while data is being transferred and the device is not busy. This helps reduce power con-
                                    sumption.

                                    The CE# "Don't Care" operation enables the NAND Flash to reside on the same asyn-
                                    chronous memory bus as other Flash or SRAM devices. Other devices on the memory
                                    bus can then be accessed while the NAND Flash is busy with internal operations. This
                                    capability is important for designs that require multiple NAND Flash devices on the
                                    same bus.

                                    A HIGH CLE signal indicates that a command cycle is taking place. A HIGH ALE signal
                                    signifies that an ADDRESS INPUT cycle is occurring.

Asynchronous Commands

                                    An asynchronous command is written from I/O[7:0] to the command register on the ris-
                                    ing edge of WE# when CE# is LOW, ALE is LOW, CLE is HIGH, and RE# is HIGH.

                                    Commands are typically ignored by die (LUNs) that are busy (RDY = 0); however, some
                                    commands, including READ STATUS (70h) and READ STATUS ENHANCED (78h), are
                                    accepted by die (LUNs) even when they are busy.

                                    For devices with a x16 interface, I/O[15:8] must be written with zeros when a command
                                    is issued.

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Figure 13: Asynchronous Command Latch Cycle

CLE                                              tCLS tCLH
CE#
WE#                                               tCS      tCH
ALE
I/Ox                                              tWP
                                                           tALS tALH

                                                    tDS tDH
                                                  COMMAND

                                                                      Don't Care

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Asynchronous Addresses

                                    An asynchronous address is written from I/O[7:0] to the address register on the rising
                                    edge of WE# when CE# is LOW, ALE is HIGH, CLE is LOW, and RE# is HIGH.
                                    Bits that are not part of the address space must be LOW (see Device and Array Organiza-
                                    tion). The number of cycles required for each command varies. Refer to the command
                                    descriptions to determine addressing requirements.
                                    Addresses are typically ignored by die (LUNs) that are busy (RDY = 0); however, some
                                    addresses are accepted by die (LUNs) even when they are busy; for example, like ad-
                                    dress cycles that follow the READ STATUS ENHANCED (78h) command.

Figure 14: Asynchronous Address Latch Cycle

CLE

                                tCLS
                              tCS

CE#

                                                  tWP  tWC  tWH

WE#

                                      tALS
                                              tALH

ALE

                                      tDS tDH

I/Ox                                               Col            Col       Row    Row         Row
                                                  add 1          add 2      add 1  add 2       add 3

                                                                                   Don't Care  Undefined

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Asynchronous Data Input

                                    Data is written from I/O[7:0] to the cache register of the selected die (LUN) on the rising
                                    edge of WE# when CE# is LOW, ALE is LOW, CLE is LOW, and RE# is HIGH.
                                    Data input is ignored by die (LUNs) that are not selected or are busy (RDY = 0). Data is
                                    written to the data register on the rising edge of WE# when CE#, CLE, and ALE are LOW,
                                    and the device is not busy.
                                    Data is input on I/O[7:0] on x8 devices and on I/O[15:0] on x16 devices.

Figure 15: Asynchronous Data Input Cycles

CLE                                                                       tCLH
CE#
ALE  tALS                                                                             tCH
WE#                                                                        tWP
I/Ox                                                      tWC     tWP
                                                  tWP                         tDS tDH
                                                                                 DIN N
                                                             tWH  tDS tDH
                                                  tDS tDH         DIN M+1

                                                   DIN M

                                                                                            Don't Care

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Asynchronous Data Output

                                    Data can be output from a die (LUN) if it is in a READY state. Data output is supported
                                    following a READ operation from the NAND Flash array. Data is output from the cache
                                    register of the selected die (LUN) to I/O[7:0] on the falling edge of RE# when CE# is
                                    LOW, ALE is LOW, CLE is LOW, and WE# is HIGH.

                                    If the host controller is using a tRC of 30ns or greater, the host can latch the data on the
                                    rising edge of RE# (see the figure below for proper timing). If the host controller is using
                                    a tRC of less than 30ns, the host can latch the data on the next falling edge of RE#.

                                    Using the READ STATUS ENHANCED (78h) command prevents data contention follow-
                                    ing an interleaved die (multi-LUN) operation. After issuing the READ STATUS EN-
                                    HANCED (78h) command, to enable data output, issue the READ MODE (00h) com-
                                    mand.

                                    Data output requests are typically ignored by a die (LUN) that is busy (RDY = 0); howev-
                                    er, it is possible to output data from the status register even when a die (LUN) is busy by
                                    first issuing the READ STATUS or READ STATUS ENHANCED (78h) command.

Figure 16: Asynchronous Data Output Cycles

      tCEA

CE#                                               tREA                    tREA               tREA            tCHZ
RE#                                                       tRP                                      tCOH
I/Ox                                                                tREH
RDY
                                                  DOUT                                 tRHZ              tRHZ
                                                                                                      tRHOH
                                                                                DOUT
                                                                                                   DOUT

      tRR                                                      tRC

                                                                                                                   Don't Care

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                                                                     Asynchronous Interface Bus Operation

Figure 17: Asynchronous Data Output Cycles (EDO Mode)

            CE#                                             tRC                      tCHZ
            RE#                                        tRP tREH                      tCOH
            I/Ox
           RDY                                           tREA        tREA             tRHZ
                                                       tCEA       tRLOH              tRHOH
Write Protect#
                                                               DOUT            DOUT     DOUT
Ready/Busy#
                                                  tRR                                      Don't Care

                  The write protect# (WP#) signal enables or disables PROGRAM and ERASE operations
                  to a target. When WP# is LOW, PROGRAM and ERASE operations are disabled. When
                  WP# is HIGH, PROGRAM and ERASE operations are enabled.

                  It is recommended that the host drive WP# LOW during power-on until V CC is stable to
                  prevent inadvertent PROGRAM and ERASE operations (see Device Initialization for ad-
                  ditional details).

                  WP# must be transitioned only when the target is not busy and prior to beginning a
                  command sequence. After a command sequence is complete and the target is ready,
                  WP# can be transitioned. After WP# is transitioned, the host must wait tWW before issu-
                  ing a new command.

                  The WP# signal is always an active input, even when CE# is HIGH. This signal should
                  not be multiplexed with other signals.

                  The ready/busy# (R/B#) signal provides a hardware method of indicating whether a tar-
                  get is ready or busy. A target is busy when one or more of its die (LUNs) are busy
                  (RDY = 0). A target is ready when all of its die (LUNs) are ready (RDY = 1). Because each
                  die (LUN) contains a status register, it is possible to determine the independent status
                  of each die (LUN) by polling its status register instead of using the R/B# signal (see Sta-
                  tus Operations for details regarding die (LUN) status).

                  This signal requires a pull-up resistor, Rp, for proper operation. R/B# is HIGH when the
                  target is ready, and transitions LOW when the target is busy. The signal's open-drain

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                                                                             Asynchronous Interface Bus Operation

driver enables multiple R/B# outputs to be OR-tied. Typically, R/B# is connected to an
interrupt pin on the system controller.

The combination of Rp and capacitive loading of the R/B# circuit determines the rise
time of the R/B# signal. The actual value used for Rp depends on the system timing re-
quirements. Large values of Rp cause R/B# to be delayed significantly. Between the 10%
and 90% points on the R/B# waveform, the rise time is approximately two time con-
stants (TC).

                                       TC = R C
Where R = Rp (resistance of pull-up resistor), and C = total capacitive load.

The fall time of the R/B# signal is determined mainly by the output impedance of the
R/B# signal and the total load capacitance. Approximate Rp values using a circuit load
of 100pF are provided in Figure 23 (page 29).

The minimum value for Rp is determined by the output drive capability of the R/B# sig-
nal, the output voltage swing, and VCC.

                                                       Rp  =  VCC  (MAX)    - VOL  (MAX)
                                                                       IOL  + IL
Where IL is the sum of the input currents of all devices tied to the R/B# pin.

Figure 18: READ/BUSY# Open Drain

                                                  VCC                              Rp

                                                                                           R/B#
                                                                                           Open drain output

                                                                  IOL
                                                  VSS

                                                                            Device

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Figure 19: tFall and tRise (3.3V VCC)
                                          3.50

                                                  3.00

           2.50                                                            tFall tRise
           2.00
        V
           1.50

                                                  1.00

                                                  0.50

                                                  0.00        0  2             4     0             2  4  6
                                                         1

                                                                                     TC                  VCC 3.3V

Notes:                                            1. tFall and tRise calculated at 10% and 90% points.
                                                  2. tRise dependent on external capacitance and resistive loading and output transistor im-

                                                      pedance.
                                                  3. tRise primarily dependent on external pull-up resistor and external capacitive loading.
                                                  4. tFall = 10ns at 3.3V.

                                                  5. See TC values in Figure 23 (page 29) for approximate Rp value and TC.

Figure 20: tFall and tRise (1.8V VCC)

                                                     3.50        tFall                      tRise
                                                     3.00
                                                     2.50
                                                     2.00
                                                  V
                                                     1.50

                                                  1.00
                                                  0.50

                                                  0.00        0         2         4      0         2  4  6
                                                          -1

                                                                                     TC                  VCC1.8V

Notes:                                            1. tFall and tRise are calculated at 10% and 90% points.
                                                  2. tRise is primarily dependent on external pull-up resistor and external capacitive loading.
                                                  3. tFall  7ns at 1.8V.

                                                  4. See TC values in Figure 23 (page 29) for TC and approximate Rp value.

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                                                                              Asynchronous Interface Bus Operation

Figure 21: IOL vs. Rp (VCC = 3.3V VCC)                        2000  400 0     6000 8000  10,000 12,000
                                                 3.50                             Rp ()  IOL at VCC (MAX)
                                                 3.00
                                                 2.50         2000      4000  6000       8000  10,000 12,000
                                                 2.00

                                       I (mA)
                                                 1.50
                                                 1.00
                                                 0.50
                                                 0.00
                                                          0

Figure 22: IOL vs. Rp (1.8V VCC)
                                                  3.50
                                                  3.00
                                                  2.50
                                                  2.00

                                  I (mA)

                                                  1.50
                                                  1.00
                                                  0.50
                                                  0.00

                                                           0

                                                                              Rp ()

                                                                                               IOL at VCC (MAX)

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                                                                           Asynchronous Interface Bus Operation

Figure 23: TC vs. Rp

                                1200              2000  4000  6000 8000  10,000 12,000

                                1000                             Rp ()      IOL at VCC (MAX)
                                                                            RC = TC
                                  800                                       C = 100pF

                      T(ns)

                                  600

                                  400

                                  200

                                     0
                                         0

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Device Initialization

                                    Micron NAND Flash devices are designed to prevent data corruption during power
                                    transitions. VCC is internally monitored. (The WP# signal supports additional hardware
                                    protection during power transitions.) When ramping V CC, use the following procedure
                                    to initialize the device:

                                       1. Ramp VCC.
                                       2. The host must wait for R/B# to be valid and HIGH before issuing RESET (FFh) to

                                           any target. The R/B# signal becomes valid when 50s has elapsed since the begin-
                                           ning the VCC ramp, and 10s has elapsed since VCC reaches VCC (MIN).
                                       3. If not monitoring R/B#, the host must wait at least 100s after VCC reaches VCC
                                           (MIN). If monitoring R/B#, the host must wait until R/B# is HIGH.
                                       4. The asynchronous interface is active by default for each target. Each LUN draws
                                           less than an average of 10mA (IST) measured over intervals of 1ms until the RESET
                                           (FFh) command is issued.
                                       5. The RESET (FFh) command must be the first command issued to all targets (CE#s)
                                           after the NAND Flash device is powered on. Each target will be busy for 1ms after a
                                           RESET command is issued. The RESET busy time can be monitored by polling
                                           R/B# or issuing the READ STATUS (70h) command to poll the status register.
                                       6. The device is now initialized and ready for normal operation.

Figure 24: R/B# Power-On Behavior

                                                  50s (MIN)

VCC   VCC = VCC (MIN)
R/B#
                                                   10s
                                                  (MAX)

      VCsCtarratms p                                              100s (MAX)  Reset (FFh)
                                                                                is issued

                                                                                Invalid

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                                                                                                      Command Definitions

Command Definitions

Table 7: Command Set

                                                       Number of   Data                     Valid While  Valid While
                                                           Valid  Input
                      Command                                     Cycles    Command Selected LUN         Other LUNs
                       Cycle #1                          Address                                          are Busy2
Command                                                   Cycles            Cycle #2        is Busy1                  Notes

Reset Operations                                              0

RESET                                             FFh         1                           Yes          Yes
                                                              1
Identification Operation                                      1

READ ID                                           90h         1                           No           No
                                                              1
READ PARAMETER PAGE                               ECh                                     No           No
                                                              0
READ UNIQUE ID                                    EDh         3                           No           No

Feature Operations                                            2
                                                              2
GET FEATURES                                      EEh         5                           No           No

SET FEATURES                                      EFh         0   4                        No           No
                                                              5
Status Operations                                             0

READ STATUS                                       70h         5                           Yes

READ STATUS EN-                                   78h         0                           Yes          Yes

HANCED                                                        5
                                                              5
Column Address Operations
                                                              3
RANDOM DATA READ                                  05h                      E0h             No           Yes
                                                              5
RANDOM DATA INPUT                                 85h             Optional                 No           Yes

PROGRAM FOR                                       85h             Optional                 No           Yes          3

INTERNAL DATA MOVE

READ OPERATIONS

READ MODE                                         00h                                     No           Yes

READ PAGE                                         00h                      30h             No           Yes

READ PAGE CACHE SE-                               31h                                     No           Yes          4, 5

QUENTIAL

READ PAGE CACHE                                   00h                      31h             No           Yes          4, 5

RANDOM

READ PAGE CACHE LAST                              3Fh                                     No           Yes          4, 5

Program Operations

PROGRAM PAGE                                      80h             Yes       10h             No           Yes

PROGRAM PAGE CACHE                                80h             Yes       15h             No           Yes          4, 6

Erase Operations

ERASE BLOCK                                       60h                      D0h             No           Yes

Internal Data Move Operations

READ FOR INTERNAL                                 00h                      35h             No           Yes          3

DATA MOVE

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Table 7: Command Set (Continued)

                                                       Number of    Data              Valid While  Valid While
                                                           Valid    Input                          Other LUNs
                       Command                                     Cycles   Command Selected LUN    are Busy2
                        Cycle #1                         Address
Command                                                   Cycles  Optional  Cycle #2  is Busy1           Yes    Notes

PROGRAM FOR INTER-                                85h  5                    10h       No

NAL DATA MOVE

Block Lock Operations

BLOCK UNLOCK LOW                                  23h  3                            No           Yes

BLOCK UNLOCK HIGH                                 24h  3                            No           Yes

BLOCK LOCK                                        2Ah                              No           Yes

BLOCK LOCK-TIGHT                                  2Ch                              No           Yes

BLOCK LOCK READ                                   7Ah  3                            No           Yes

STATUS

One-Time Programmable (OTP) Operations

OTP DATA LOCK BY                                  80h  5          No        10h       No           No           7

PAGE (ONFI)

OTP DATA PROGRAM                                  80h  5          Yes       10h       No           No           7

(ONFI)

OTP DATA READ (ONFI)                              00h  5          No        30h       No           No           7

                  Notes:                          1. Busy means RDY = 0.

                                                  2. These commands can be used for interleaved die (multi-LUN) operations (see Interleaved
                                                      Die (Multi-LUN) Operations (page 106)).

                                                  3. Do not cross plane address boundaries when using READ for INTERNAL DATA MOVE and
                                                      PROGRAM for INTERNAL DATA MOVE.

                                                  4. These commands supported only with ECC disabled.

                                                  5. Issuing a READ PAGE CACHE series (31h, 00h-31h, 3Fh) command when the array is busy
                                                      (RDY = 1, ARDY = 0) is supported if the previous command was a READ PAGE (00h-30h)
                                                      or READ PAGE CACHE series command; otherwise, it is prohibited.

                                                  6. Issuing a PROGRAM PAGE CACHE (80h-15h) command when the array is busy (RDY = 1,
                                                      ARDY = 0) is supported if the previous command was a PROGRAM PAGE CACHE
                                                      (80h-15h) command; otherwise, it is prohibited.

                                                  7. OTP commands can be entered only after issuing the SET FEATURES command with the
                                                      feature address.

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                                                                                                      Command Definitions

Table 8: Two-Plane Command Set

Note 4 applies to all parameters and conditions

                                                  Number of            Number of
                                                                           Valid
                  Com-                            Valid        Com-                 Com-    Valid While Valid While
                                                              mand       Address   mand       Selected Other LUNs
                  mand                            Address    Cycle #2     Cycles  Cycle #3
                                                                                            LUN is Busy are Busy Notes
Command           Cycle #1 Cycles                               00h           5      30h
                                                                00h           5
READ PAGE TWO-    00h                             5                                         No  Yes
                                                                E0h           
PLANE                                                        11h-80h          5
                                                             11h-80h          5
READ FOR TWO-     00h                             5                               35h       No  Yes  1
                                                             11h-85h          5
PLANE INTERNAL
                                                             D1h-60h          3
DATA MOVE

RANDOM DATA       06h                             5                                        No  Yes  2

READ TWO-PLANE

PROGRAM PAGE      80h                             5                               10h       No  Yes

TWO-PLANE

PROGRAM PAGE      80h                             5                               15h       No  Yes

CACHE MODE TWO-

PLANE

PROGRAM FOR       85h                             5                               10h       No  Yes  1

TWO-PLANE INTER-

NAL DATA MOVE

BLOCK ERASE TWO-  60h                             3                               D0h       No  Yes  3

PLANE

                  Notes:                          1. Do not cross plane boundaries when using READ FOR INTERNAL DATA MOVE TWO-
                                                      PLANE or PROGRAM FOR TWO-PLANE INTERNAL DATA MOVE.

                                                  2. The RANDOM DATA READ TWO-PLANE command is limited to use with the PAGE READ
                                                      TWO-PLANE command.

                                                  3. D1h command can be omitted.

                                                  4. These commands supported only with ECC disabled.

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Reset Operations

RESET (FFh)

             The RESET command is used to put the memory device into a known condition and to
             abort the command sequence in progress.

             READ, PROGRAM, and ERASE commands can be aborted while the device is in the busy
             state. The contents of the memory location being programmed or the block being
             erased are no longer valid. The data may be partially erased or programmed, and is in-
             valid. The command register is cleared and is ready for the next command. The data
             register and cache register contents are marked invalid.

             The status register contains the value E0h when WP# is HIGH; otherwise it is written
             with a 60h value. R/B# goes LOW for tRST after the RESET command is written to the
             command register.

             The RESET command must be issued to all CE#s as the first command after power-on.
             The device will be busy for a maximum of 1ms.

Figure 25: RESET (FFh) Operation

             Cycle type                                     Command

                                                  I/O[7:0]  FF                                   tRST
                                                      R/B#            tWB

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                                                                                      Identification Operations

Identification Operations

READ ID (90h)

               The READ ID (90h) command is used to read identifier codes programmed into the tar-
               get. This command is accepted by the target only when all die (LUNs) on the target are
               idle.

               Writing 90h to the command register puts the target in read ID mode. The target stays in
               this mode until another valid command is issued.

               When the 90h command is followed by an 00h address cycle, the target returns a 5-byte
               identifier code that includes the manufacturer ID, device configuration, and part-spe-
               cific information.

               When the 90h command is followed by a 20h address cycle, the target returns the 4-byte
               ONFI identifier code.

Figure 26: READ ID (90h) with 00h Address Operation

               Cycle type                         Command Address                    DOUT  DOUT  DOUT  DOUT  DOUT
                   I/O[7:0]                                                    tWHR

                                                  90h  00h                           Byte 0 Byte 1 Byte 2 Byte 3 Byte 4

                                Note: 1. See the READ ID Parameter tables for byte definitions.
Figure 27: READ ID (90h) with 20h Address Operation

               Cycle type                         Command Address                    DOUT  DOUT  DOUT  DOUT
                   I/O[7:0]                                                    tWHR

                                                  90h  20h                           4Fh   4Eh   46h   49h

               Note: 1. See READ ID Parameter tables for byte definitions.

PDF: 09005aef83b25735                                       35                       Micron Technology, Inc. reserves the right to change products or specifications without notice.
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READ ID Parameter Tables

Table 9: READ ID Parameters for Address 00h

b = binary; h = hexadecimal                       Options          I/07 I/06 I/05 I/04 I/03 I/02 I/01 I/00 Value

Byte 0 Manufacturer ID                          Micron           0      0  1  0      1  1  0  0  2Ch
Manufacturer
Byte 1 Device ID                                4Gb, x8, 3.3V    1      1  0  1      1  1  0  0  DCh
MT29F4G08ABADA                                    4Gb, x16, 3.3V
MT29F4G16ABADA                                    4Gb, x8, 1.8V    1      1  0  0      1  1  0  0  CCh
MT29F4G08ABBDA                                    4Gb, x16, 1.8V
MT29F4G16ABBDA                                    8Gb, x8, 1.8V    1      0  1  0      1  1  0  0  ACh
MT29F8G08ADBDA                                    8Gb, x16, 1.8V
MT29F8G16ADBDA                                    8Gb, x8, 3.3V    1      0  1  1      1  1  0  0  BCh
MT29F8G08ADADA                                    8Gb, x16, 3.3V
MT29F8G16ADADA                                    16Gb, x8, 3.3V   1      0  1  0      0  0  1  1  A3h
MT29F16G08AJADA
Byte 2                                            1                1      0  1  1      0  0  1  1  B3h
Number of die per CE                              2
                                                  SLC              1      1  0  1      0  0  1  1  D3h
Cell type                                         2
Number of simultaneously                                           1      1  0  0      0  0  1  1  C3h
programmed pages                                  Not supported
Interleaved operations be-                                         1      1  0  1      0  0  1  1  D3h
tween multiple die                                Supported
Cache programming                                 MT29F4G08ABADA                             0  0  00b
Byte value                                        MT29F4G16ABADA
                                                  MT29F4G08ABBDA                             0  1  01b
Byte 3                                            MT29F4G16ABBDA
Page size                                         MT29F8G08ADBDA                       0  0        00b
Spare area size (bytes)                           MT29F8G16ADBDA
Block size (without spare)                        MT29F8G08ADADA             0  1                  01b
Organization                                      MT29F8G16ADADA
                                                  MT29F16G08AJADA         0                        0b

                                                  2KB              1                               1b
                                                  64B
                                                  128KB            1      0  0  1      0  0  0  0  90h
                                                  x8
                                                  x16              1      0  0  1      0  0  0  0  90h

                                                                   1      0  0  1      0  0  0  0  90h

                                                                   1      0  0  1      0  0  0  0  90h

                                                                   1      1  0  1      0  0  0  1  D1h

                                                                   1      1  0  1      0  0  0  1  D1h

                                                                   1      1  0  1      0  0  0  1  D1h

                                                                   1      1  0  1      0  0  0  1  D1h

                                                                   1      1  0  1      0  0  0  1  D1h

                                                                                             0  1  01b

                                                                                          1        1b

                                                                             0  1                  01b

                                                                          0                        0b

                                                                          1                        1b

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                                                                                                        READ ID Parameter Tables

Table 9: READ ID Parameters for Address 00h (Continued)

b = binary; h = hexadecimal

                                                  Options                 I/07 I/06 I/05 I/04 I/03 I/02 I/01 I/00 Value

Serial access       1.8V                          25ns                    0               0           0xxx0b

(MIN)               3.3V                          20ns                    1               0           1xxx0b

Byte value                                        MT29F4G08ABADA          1      0  0  1  0  1  0  1  95h

                                                  MT29F4G16ABADA          1      1  0  1  0  1  0  1  D5h

                                                  MT29F4G08ABBDA          0      0  0  1  0  1  0  1  15h

                                                  MT29F4G16ABBDA          0      1  0  1  0  1  0  1  55h

                                                  MT29F8G08ADBDA          0      0  0  1  0  1  0  1  15h

                                                  MT29F8G16ADBDA          0      1  0  1  0  1  0  1  55h

                                                  MT29F8G08ADADA          1      0  0  1  0  1  0  1  95h

                                                  MT29F8G16ADADA          1      1  0  1  0  1  0  1  D5h

                                                  MT29F16G08AJADA         1      0  0  1  0  1  0  1  95h

Byte 4

Internal ECC level                                4-bit ECC/512 (main) +                        1  0  10b
                                                  4 (spare) + 8 (parity)
                                                  bytes

Planes per CE#                                    2                                       0  1        01b

                                                  4                                       1  0        10b

Plane size                                        2Gb                            1  0  1              101b

Internal ECC                                      ECC disabled            0                           0b

                                                  ECC enabled             1                           1b

Byte value                                        MT29F4G08ABADA          0      1  0  1  0  1  1  0  56h

                                                  MT29F4G16ABADA          0      1  0  1  0  1  1  0  56h

                                                  MT29F4G08ABBDA          0      1  0  1  0  1  1  0  56h

                                                  MT29F4G16ABBDA          0      1  0  1  0  1  1  0  56h

                                                  MT29F8G08ADBDA          0      1  0  1  1  0  1  0  5Ah

                                                  MT29F8G16ADBDA          0      1  0  1  1  0  1  0  5Ah

                                                  MT29F8G08ADADA          0      1  0  1  1  0  1  0  5Ah

                                                  MT29F8G16ADADA          0      1  0  1  1  0  1  0  5Ah

                                                  MT29F16G08AJADA         0      1  0  1  1  0  1  0  5Ah

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Table 10: READ ID Parameters for Address 20h

h = hexadecimal

Byte  Options                                     I/07  I/06  I/05  I/04   I/03  I/02  I/01  I/00  Value

0                "O"                              0     1     0         0  1     1     1     1     4Fh

1                "N"                              0     1     0         0  1     1     1     0     4Eh

2                "F"                              0     1     0         0  0     1     1     0     46h

3                "I"                              0     1     0         0  1     0     0     1     49h

4     Undefined                                   X     X     X         X  X     X     X     X     XXh

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                                                                                   READ PARAMETER PAGE (ECh)

READ PARAMETER PAGE (ECh)

                                    The READ PARAMETER PAGE (ECh) command is used to read the ONFI parameter page
                                    programmed into the target. This command is accepted by the target only when all die
                                    (LUNs) on the target are idle.

                                    Writing ECh to the command register puts the target in read parameter page mode. The
                                    target stays in this mode until another valid command is issued.
                                    When the ECh command is followed by an 00h address cycle, the target goes busy for tR.
                                    If the READ STATUS (70h) command is used to monitor for command completion, the
                                    READ MODE (00h) command must be used to re-enable data output mode. Use of the
                                    READ STATUS ENHANCED (78h) command is prohibited while the target is busy and
                                    during data output.

                                    A minimum of three copies of the parameter page are stored in the device. Each param-
                                    eter page is 256 bytes. If desired, the RANDOM DATA READ (05h-E0h) command can be
                                    used to change the location of data output.

Figure 28: READ PARAMETER (ECh) Operation

Cycle type Command Address                                           DOUT  DOUT  DOUT  DOUT  DOUT  DOUT

I/O[7:0]  ECh                                     00h                P00   P10   ...   P01   P11   ...

                                                       tWB  tR  tRR

R/B#

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                                                                       Parameter Page Data Structure Tables

Parameter Page Data Structure Tables

Table 11: Parameter Page Data Structure

Byte   Description                                                      Value
03                                                                    4Fh, 4Eh, 46h, 49h
45   Parameter page signature                                         02h, 00h
67                                                                    18h, 00h
       Revision number                                                  18h, 00h
89                                                                    19h, 00h
1031  Features supported                         MT29F4G08ABBDAH4      19h, 00h
                                                                        1Ah, 00h
                                                  MT29F4G08ABBDAHC      1Bh, 00h
                                                                        18h, 00h
                                                  MT29F4G16ABBDAHC      18h, 00h
                                                                        19h, 00h
                                                  MT29F4G16ABBDAH4      19h, 00h
                                                                        1Ah, 00h
                                                  MT29F8G08ADBDAH4      1Bh, 00h
                                                                        1Ah, 00h
                                                  MT29F8G16ADBDAH4      3Fh, 00h
                                                                        00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h,
                                                  MT29F4G08ABADAWP      00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h
                                                                        4Dh, 49h, 43h, 52h, 4Fh, 4Eh, 20h, 20h, 20h, 20h, 20h,
                                                  MT29F4G08ABADAH4      20h

                                                  MT29F4G16ABADAWP

                                                  MT29F4G16ABADAH4

                                                  MT29F8G08ADADAH4

                                                  MT29F8G16ADADAH4

                                                  MT29F16G08AJADAWP

       Optional commands supported

       Reserved

3243 Device manufacturer

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Table 11: Parameter Page Data Structure (Continued)

Byte Description                                  MT29F4G08ABBDAH4      Value
4463 Device model
                                                                        4Dh, 54h, 32h, 39h, 46h, 34h, 47h, 30h, 38h, 41h, 42h,
                                                  MT29F4G08ABBDAHC      42h, 44h, 41h, 48h, 34h, 20h, 20h, 20h, 20h

                                                  MT29F4G16ABBDAHC      4Dh, 54h, 32h, 39h, 46h, 34h, 47h, 30h, 38h, 41h, 42h,
                                                                        42h, 44h, 41h, 48h, 43h, 20h, 20h, 20h, 20h
                                                  MT29F4G16ABBDAH4
                                                                        4Dh, 54h, 32h, 39h, 46h, 34h, 47h, 31h, 36h, 41h, 42h,
                                                  MT29F8G08ADBDAH4      42h, 44h, 41h, 48h, 43h, 20h, 20h, 20h, 20h

                                                  MT29F8G16ADBDAH4      4Dh, 54h, 32h, 39h, 46h, 34h, 47h, 31h, 36h, 41h, 42h,
                                                                        42h, 44h, 41h, 48h, 34h, 20h, 20h, 20h, 20h
                                                  MT29F4G08ABADAWP
                                                                        4Dh, 54h, 32h, 39h, 46h, 38h, 47h, 30h, 38h, 41h, 44h,
                                                  MT29F4G08ABADAH4      42h, 44h, 41h, 48h, 34h, 20h, 20h, 20h, 20h

                                                  MT29F4G16ABADAWP      4Dh, 54h, 32h, 39h, 46h, 38h, 47h, 31h, 36h, 41h, 44h,
                                                                        42h, 44h, 41h, 48h, 34h, 20h, 20h, 20h, 20h
                                                  MT29F4G16ABADAH4
                                                                        4Dh, 54h, 32h, 39h, 46h, 34h, 47h, 30h, 38h, 41h, 42h,
                                                  MT29F8G08ADADAH4      41h, 44h, 41h, 57h, 50h, 20h, 20h, 20h, 20

                                                  MT29F8G16ADADAH4      4Dh, 54h, 32h, 39h, 46h, 34h, 47h, 30h, 38h, 41h, 42h,
                                                                        41h, 44h, 41h, 48h, 34h, 20h, 20h, 20h, 20h
                                                  MT29F16G08AJADAWP
                                                                        4Dh, 54h, 32h, 39h, 46h, 34h, 47h, 31h, 36h, 41h, 42h,
  64   Manufacturer ID                                                  41h, 44h, 41h, 57h, 50h, 20h, 20h, 20h, 20h
6566  Date code
6779  Reserved                                                         4Dh, 54h, 32h, 39h, 46h, 34h, 47h, 31h, 36h, 41h, 42h,
                                                                        41h, 44h, 41h, 48h, 34h, 20h, 20h, 20h, 20h
8083  Number of data bytes per page
8485  Number of spare bytes per page                                   4Dh, 54h, 32h, 39h, 46h, 38h, 47h, 30h, 38h, 41h, 44h,
8689  Number of data bytes per partial page                            41h, 44h, 41h, 48h, 34h, 20h, 20h, 20h, 20h
9091  Number of spare bytes per partial page
9295  Number of pages per block                                        4Dh, 54h, 32h, 39h, 46h, 38h, 47h, 31h, 36h, 41h, 44h,
9699  Number of blocks per unit                                        41h, 44h, 41h, 48h, 34h, 20h, 20h, 20h, 20h

                                                                        4Dh, 54h, 32h, 39h, 46h, 31h, 36h, 47h, 30h, 38h, 41h,
                                                                        4Ah, 41h, 44h, 41h, 57h, 50h, 20h, 20h, 20h

                                                                        2Ch

                                                                        00h, 00h

                                                                        00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h,
                                                                        00h, 00h

                                                                        00h, 08h, 00h, 00h

                                                                        40h, 00h

                                                                        00h, 02h, 00h, 00h

                                                                        10h, 00h

                                                                        40h, 00h, 00h, 00h

                                                                        00h, 10h, 00h, 00h

PDF: 09005aef83b25735                                               41  Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                                             Parameter Page Data Structure Tables

Table 11: Parameter Page Data Structure (Continued)

  Byte Description                                                     Value
   100 Number of logical units MT29F4G08ABBDAH4                        01h
                                                                       01h
                                                    MT29F4G08ABBDAHC   01h
                                                    MT29F4G16ABBDAHC   01h
                                                    MT29F4G16ABBDAH4   02h
                                                    MT29F8G08ADBDAH4   02h
                                                    MT29F8G16ADBDAH4   01h
                                                    MT29F4G08ABADAWP   01h
                                                    MT29F4G08ABADAH4   01h
                                                    MT29F4G16ABADAWP   01h
                                                    MT29F4G16ABADAH4   02h
                                                    MT29F8G08ADADAH4   02h
                                                    MT29F8G16ADADAH4   04h
                                                    MT29F16G08AJADAWP  23h
   101 Number of address cycles                                        01h
   102 Number of bits per cell                                         50h, 00h
103104 Bad blocks maximum per unit                                    
105106                                                               01h
   107 Guaranteed valid blocks at beginning of target                  00h, 00h
108109 Block endurance for guaranteed valid blocks                    04h
   110 Number of programs per page                                     00h
   111 Partial programming attributes                                  04h
   112 Number of bits ECC bits                                         01h
   113 Number of interleaved address bits                              0Eh
   114 Interleaved operation attributes                                00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h,
115127 Reserved                                                       00h, 00h

PDF: 09005aef83b25735                             42                   Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                                 4Gb, 8Gb, 16Gb: x8, x16 NAND Flash Memory
                                                                             Parameter Page Data Structure Tables

Table 11: Parameter Page Data Structure (Continued)

  Byte Description                                MT29F4G08ABBDAH4   Value
   128 I/O pin capacitance                        MT29F4G08ABBDAHC   0Ah
                                                  MT29F4G16ABBDAHC   0Ah
129130 Timing mode support                       MT29F4G16ABBDAH4   0Ah
                                                  MT29F8G08ADBDAH4   0Ah
                                                  MT29F8G16ADBDAH4   14h
                                                  MT29F4G08ABADAWP   14h
                                                  MT29F4G08ABADAH4   0Ah
                                                  MT29F4G16ABADAWP   0Ah
                                                  MT29F4G16ABADAH4   0Ah
                                                  MT29F8G08ADADAH4   0Ah
                                                  MT29F8G16ADADAH4   14h
                                                  MT29F16G08AJADAWP  14h
                                                  MT29F4G08ABBDAH4   28h
                                                  MT29F4G08ABBDAHC   1Fh, 00h
                                                  MT29F4G16ABBDAHC   1Fh, 00h
                                                  MT29F4G16ABBDAH4   1Fh, 00h
                                                  MT29F8G08ADBDAH4   1Fh, 00h
                                                  MT29F8G16ADBDAH4   1Fh, 00h
                                                  MT29F4G08ABADAWP   1Fh, 00h
                                                  MT29F4G08ABADAH4   3Fh, 00h
                                                  MT29F4G16ABADAWP   3Fh, 00h
                                                  MT29F4G16ABADAH4   3Fh, 00h
                                                  MT29F8G08ADADAH4   3Fh, 00h
                                                  MT29F8G16ADADAH4   3Fh, 00h
                                                  MT29F16G08AJADAWP  3Fh, 00h
                                                                     3Fh, 00h

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                                                                             Parameter Page Data Structure Tables

Table 11: Parameter Page Data Structure (Continued)

Byte Description                                                        Value

131132 Program cache timing                      MT29F4G08ABBDAH4      1Fh, 00h
              mode support                        MT29F4G08ABBDAHC
                                                                        1Fh, 00h
                                                  MT29F4G16ABBDAHC
                                                                        1Fh, 00h
                                                  MT29F4G16ABBDAH4
                                                                        1Fh, 00h
                                                  MT29F8G08ADBDAH4
                                                                        1Fh, 00h
                                                  MT29F8G16ADBDAH4
                                                                        1Fh, 00h
                                                  MT29F4G08ABADAWP
                                                                        3Fh, 00h
                                                  MT29F4G08ABADAH4
                                                                        3Fh, 00h
                                                  MT29F4G16ABADAWP
                                                                        3Fh, 00h
                                                  MT29F4G16ABADAH4
                                                                        3Fh, 00h
                                                  MT29F8G08ADADAH4
                                                                        3Fh, 00h
                                                  MT29F8G16ADADAH4
                                                                        3Fh, 00h
                                                  MT29F16G08AJADAWP
                                                                        3Fh, 00h
133134 tPROG (MAX) page program time
                                                                        58h, 02h
135136 tBERS (MAX) block erase time
                                                                        B8h, 0Bh
137138 tR (MAX) page read time
                                                                        19h, 00h
139140 tCCs (MIN)
                                                                        64h, 00h
141163 Reserved
                                                                        00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h,
164165 Vendor-specific revision number                                 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h,
166253 Vendor-specific                                                 00h

254255 Integrity CRC                                                   01h, 00h
256511 Value of bytes 0255
512767 Value of bytes 0255                                            01h, 00h, 00h, 02h, 04h, 80h, 01h, 81h, 04h, 01h, 02h,
                                                                        01h,0Ah, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h,
  768+ Additional redundant parameter pages                             00h, 00h,00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h,
                                                                        00h, 00h, 00h,00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h,
                                                                        00h, 00h, 00h, 00h,00h, 00h, 00h, 00h, 00h, 00h, 00h,
                                                                        00h, 00h, 00h, 00h, 00h,00h, 00h, 00h, 00h, 00h, 00h,
                                                                        00h, 00h, 00h, 00h, 00h, 00h,00h, 00h, 00h, 00h, 00h,
                                                                        00h, 00h, 00h, 00h, 00h, 00h, 00h,00h, 00h, 00h, 00h

                                                                        Set at test

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                                                        Bare Die Parameter Page Data Structure Tables

Bare Die Parameter Page Data Structure Tables

Table 12: Parameter Page Data Structure

Byte   Description                                                  Value
03                                                                4Fh, 4Eh, 46h, 49h
45   Parameter page signature                                     02h, 00h
67                                                                18h, 00h
       Revision number                                              19h, 00h
89                                                                1Ah, 00h
1031  Features supported                         MT29F4G08ABBDA3W  1Bh, 00h
                                                                    18h, 00h
                                                  MT29F4G16ABBDA3W  19h, 00h
                                                                    1Ah, 00h
                                                  MT29F8G08ADBDA3W  1Bh, 00h
                                                                    3Fh, 00h
                                                  MT29F8G16ADBDA3W  00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h,
                                                                    00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h
                                                  MT29F4G08ABADA3W  4Dh, 49h, 43h, 52h, 4Fh, 4Eh, 20h, 20h, 20h, 20h, 20h,
                                                                    20h
                                                  MT29F4G16ABADA3W  4Dh, 54h, 32h, 39h, 46h, 34h, 47h, 30h, 38h, 41h, 42h,
                                                                    42h, 44h, 41h, 33h, 57h, 20h, 20h, 20h, 20h
                                                  MT29F8G08ADADA3W  4Dh, 54h, 32h, 39h, 46h, 34h, 47h, 31h, 36h, 41h, 42h,
                                                                    42h, 44h, 41h, 33h, 57h, 20h, 20h, 20h, 20h
                                                  MT29F8G16ADADA3W  4Dh, 54h, 32h, 39h, 46h, 38h, 47h, 30h, 38h, 41h, 44h,
                                                                    42h, 44h, 41h, 33h, 57h, 20h, 20h, 20h, 20h
       Optional commands supported                                  4Dh, 54h, 32h, 39h, 46h, 38h, 47h, 31h, 36h, 41h, 44h,
                                                                    42h, 44h, 41h, 33h, 57h, 20h, 20h, 20h, 20h
       Reserved                                                     4Dh, 54h, 32h, 39h, 46h, 34h, 47h, 30h, 38h, 41h, 42h,
                                                                    41h, 44h, 41h, 33h, 57h, 20h, 20h, 20h, 20h
3243 Device manufacturer                                           4Dh, 54h, 32h, 39h, 46h, 34h, 47h, 31h, 36h, 41h, 42h,
                                                                    41h, 44h, 41h, 33h, 57h, 20h, 20h, 20h, 20h
4463 Device model                                MT29F4G08ABBDA3W  4Dh, 54h, 32h, 39h, 46h, 38h, 47h, 30h, 38h, 41h, 44h,
                                                                    41h, 44h, 41h, 33h, 57h, 20h, 20h, 20h, 20h
                                                  MT29F4G16ABBDA3W  4Dh, 54h, 32h, 39h, 46h, 38h, 47h, 31h, 36h, 41h, 44h,
                                                                    41h, 44h, 41h, 33h, 57h, 20h, 20h, 20h, 20h
                                                  MT29F8G08ADBDA3W  2Ch
                                                                    00h, 00h
                                                  MT29F8G16ADBDA3W  00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h,
                                                                    00h, 00h
                                                  MT29F4G08ABADA3W  00h, 08h, 00h, 00h
                                                                    40h, 00h
                                                  MT29F4G16ABADA3W  00h, 02h, 00h, 00h
                                                                    10h, 00h
                                                  MT29F8G08ADADA3W

                                                  MT29F8G16ADADA3W

  64   Manufacturer ID
6566  Date code
6779  Reserved

8083  Number of data bytes per page
8485  Number of spare bytes per page
8689  Number of data bytes per partial page
9091  Number of spare bytes per partial page

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                                                               Bare Die Parameter Page Data Structure Tables

Table 12: Parameter Page Data Structure (Continued)

  Byte Description                                                    Value
9295 Number of pages per block                                      40h, 00h, 00h, 00h
9699 Number of blocks per unit                                      00h, 10h, 00h, 00h
                                                                      01h
   100 Number of logical units MT29F4G08ABBDA3W                       01h
                                                    MT29F4G16ABBDA3W  02h
                                                    MT29F8G08ADBDA3W  02h
                                                    MT29F8G16ADBDA3W  01h
                                                    MT29F4G08ABADA3W  01h
                                                    MT29F4G16ABADA3W  02h
                                                    MT29F8G08ADADA3W  02h
                                                    MT29F8G16ADADA3W  23h
                                                                      01h
   101 Number of address cycles                                       50h, 00h
   102 Number of bits per cell                                        01h, 05h
103104 Bad blocks maximum per unit                                   01h
105106 Block endurance                                               00h, 00h
   107 Guaranteed valid blocks at beginning of target                 04h
108109 Block endurance for guaranteed valid blocks                   00h
   110 Number of programs per page                                    04h
   111 Partial programming attributes                                 01h
   112 Number of bits ECC bits                                        0Eh
   113 Number of interleaved address bits                             00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h,
   114 Interleaved operation attributes                               00h, 00h
115127 Reserved                                                      0Ah
                                                                      0Ah
128 I/O pin capacitance                           MT29F4G08ABBDA3W    14h
                                                  MT29F4G16ABBDA3W    14h
                                                  MT29F8G08ADBDA3W    0Ah
                                                  MT29F8G16ADBDA3W    0Ah
                                                  MT29F4G08ABADA3W    14h
                                                  MT29F4G16ABADA3W    14h
                                                  MT29F8G08ADADA3W
                                                  MT29F8G16ADADA3W

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Table 12: Parameter Page Data Structure (Continued)

Byte Description                                                    Value
                                                                    1Fh, 00h
129130 Timing mode support                       MT29F4G08ABBDA3W  1Fh, 00h
                                                                    1Fh, 00h
                                                  MT29F4G16ABBDA3W  1Fh, 00h
                                                                    3Fh, 00h
                                                  MT29F8G08ADBDA3W  3Fh, 00h
                                                                    3Fh, 00h
                                                  MT29F8G16ADBDA3W  3Fh, 00h
                                                                    1Fh, 00h
                                                  MT29F4G08ABADA3W  1Fh, 00h
                                                                    1Fh, 00h
                                                  MT29F4G16ABADA3W  1Fh, 00h
                                                                    3Fh, 00h
                                                  MT29F8G08ADADA3W  3Fh, 00h
                                                                    3Fh, 00h
                                                  MT29F8G16ADADA3W  3Fh, 00h
                                                                    58h, 02h
131132 Program cache timing                      MT29F4G08ABBDA3W  B8h, 0Bh
              mode support                        MT29F4G16ABBDA3W  19h, 00h
                                                                    64h, 00h
                                                  MT29F8G08ADBDA3W  00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h,
                                                                    00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h,
                                                  MT29F8G16ADBDA3W  00h
                                                                    01h, 00h
                                                  MT29F4G08ABADA3W  01h, 00h, 00h, 02h, 04h, 80h, 01h, 81h, 04h, 01h, 02h,
                                                                    01h,0Ah, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h,
                                                  MT29F4G16ABADA3W  00h, 00h,00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h,
                                                                    00h, 00h, 00h,00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h,
                                                  MT29F8G08ADADA3W  00h, 00h, 00h, 00h,00h, 00h, 00h, 00h, 00h, 00h, 00h,
                                                                    00h, 00h, 00h, 00h, 00h,00h, 00h, 00h, 00h, 00h, 00h,
                                                  MT29F8G16ADADA3W  00h, 00h, 00h, 00h, 00h, 00h,00h, 00h, 00h, 00h, 00h,
                                                                    00h, 00h, 00h, 00h, 00h, 00h, 00h,00h, 00h, 00h, 00h
133134 tPROG (MAX) page program time                               Set at test

135136 tBERS (MAX) block erase time

137138 tR (MAX) page read time

139140 tCCs (MIN)

141163 Reserved

164165 Vendor-specific revision number
166253 Vendor-specific

254255 Integrity CRC
256511 Value of bytes 0255
512767 Value of bytes 0255

  768+ Additional redundant parameter pages

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READ UNIQUE ID (EDh)

                                    The READ UNIQUE ID (EDh) command is used to read a unique identifier programmed
                                    into the target. This command is accepted by the target only when all die (LUNs) on the
                                    target are idle.

                                    Writing EDh to the command register puts the target in read unique ID mode. The tar-
                                    get stays in this mode until another valid command is issued.

                                    When the EDh command is followed by an 00h address cycle, the target goes busy for
                                    tR. If the READ STATUS (70h) command is used to monitor for command completion,
                                    the READ MODE (00h) command must be used to re-enable data output mode.
                                    After tR completes, the host enables data output mode to read the unique ID. When the
                                    asynchronous interface is active, one data byte is output per RE# toggle.

                                    Sixteen copies of the unique ID data are stored in the device. Each copy is 32 bytes. The
                                    first 16 bytes of a 32-byte copy are unique data, and the second 16 bytes are the comple-
                                    ment of the first 16 bytes. The host should XOR the first 16 bytes with the second 16
                                    bytes. If the result is 16 bytes of FFh, then that copy of the unique ID data is correct. In
                                    the event that a non-FFh result is returned, the host can repeat the XOR operation on a
                                    subsequent copy of the unique ID data. If desired, the RANDOM DATA READ (05h-E0h)
                                    command can be used to change the data output location.

                                    The upper eight I/Os on a x16 device are not used and are a "Don't Care" for x16 devi-
                                    ces.

Figure 29: READ UNIQUE ID (EDh) Operation

Cycle type Command Address                                             DOUT  DOUT  DOUT  DOUT  DOUT  DOUT

I/O[7:0]  EDh                                     00h                  U00   U10   ...   U01   U11   ...
                                                         tWB
                                                              tR  tRR

R/B#

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Feature Operations

                                    The SET FEATURES (EFh) and GET FEATURES (EEh) commands are used to modify the
                                    target's default power-on behavior. These commands use a one-byte feature address to
                                    determine which subfeature parameters will be read or modified. Each feature address
                                    (in the 00h to FFh range) is defined in below. The SET FEATURES (EFh) command
                                    writes subfeature parameters (P1P4) to the specified feature address. The GET FEA-
                                    TURES command reads the subfeature parameters (P1P4) at the specified feature ad-
                                    dress.

                                    When a feature is set, by default it remains active until the device is power cycled. It is
                                    volatile. Unless otherwise specified in the features table, once a device is set it remains
                                    set, even if a RESET (FFh) command is issued. GET/SET FEATURES commands can be
                                    used after required RESET to enable features before system BOOT ROM process.

                                    Internal ECC can be enabled/disabled using SET FEATURES (EFh). The SET FEATURES
                                    command (EFh), followed by address 90h, followed by four data bytes (only the first da-
                                    ta byte is used) will enable/disable internal ECC.

                                    The sequence to enable internal ECC with SET FEATURES is EFh(cmd)-90h(addr)-
                                    08h(data)-00h(data)-00h(data)-00h(data)-wait(tFEAT).

                                    The sequence to disable internal ECC with SET FEATURES is EFh(cmd)-90h(addr)-
                                    00h(data)-00h(data)-00h(data)-00h(data)-wait(tFEAT). The GET FEATURES command
                                    is EEh.

Table 13: Feature Address Definitions

                                                  Feature Address  Definition
                                                            00h    Reserved
                                                            01h    Timing mode
                                                                   Reserved
                                                        02h7Fh    Programmable output drive strength
                                                            80h    Programmable RB# pull-down strength
                                                            81h    Reserved
                                                                   Array operation mode
                                                        82hFFh
                                                            90h

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                                                                                                                Feature Operations

Table 14: Feature Address 90h Array Operation Mode

  Subfeature    Options                           1/O7        I/O6 I/O5 I/O4 I/O3              I/O2  I/O1       I/O0 Value Notes
  Parameter
P1            Normal                                                        Reserved (0)         0     1        0    00h    1
Operation     OTP                                                           Reserved (0)         0     0
mode option   operation                                                                                0        1    01h
              OTP
P2            protection                                           Reserved (0)                                 1    03h
Reserved      Disable ECC
P3            Enable ECC                                      Reserved (0)                0                     0    00h    1
Reserved
P4                                                            Reserved (0)                1                     0    08h    1
Reserved
                                                                                Reserved (0)                         00h

                                                                                Reserved (0)                         00h

                                                                                Reserved (0)                         00h

              Note: 1. These bits are reset to 00h on power cycle.

SET FEATURES (EFh)

                                    The SET FEATURES (EFh) command writes the subfeature parameters (P1P4) to the
                                    specified feature address to enable or disable target-specific features. This command is
                                    accepted by the target only when all die (LUNs) on the target are idle.

                                    Writing EFh to the command register puts the target in the set features mode. The target
                                    stays in this mode until another command is issued.

                                    The EFh command is followed by a valid feature address. The host waits for tADL before
                                    the subfeature parameters are input. When the asynchronous interface is active, one
                                    subfeature parameter is latched per rising edge of WE#.

                                    After all four subfeature parameters are input, the target goes busy for tFEAT. The READ
                                    STATUS (70h) command can be used to monitor for command completion.

                                    Feature address 01h (timing mode) operation is unique. If SET FEATURES is used to
                                    modify the interface type, the target will be busy for tITC.

Figure 30: SET FEATURES (EFh) Operation

                                                  Cycle type Command Address              DIN  DIN   DIN   DIN

                                                                                tADL

                                                  I/O[7:0]    EFh           FA            P1   P2    P3    P4

                                                                                                                tWB  tFEAT

                                                        R/B#

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                                                                                                         Feature Operations

GET FEATURES (EEh)

                                    The GET FEATURES (EEh) command reads the subfeature parameters (P1P4) from the
                                    specified feature address. This command is accepted by the target only when all die
                                    (LUNs) on the target are idle.

                                    Writing EEh to the command register puts the target in get features mode. The target
                                    stays in this mode until another valid command is issued.

                                    When the EEh command is followed by a feature address, the target goes busy for tFEAT.
                                    If the READ STATUS (70h) command is used to monitor for command completion, the
                                    READ MODE (00h) command must be used to re-enable data output mode.

                                    After tFEAT completes, the host enables data output mode to read the subfeature pa-
                                    rameters.

Figure 31: GET FEATURES (EEh) Operation

Cycle type Command Address                                                       DOUT            DOUT  DOUT  DOUT

                                                  I/Ox  EEh  FA                              P1  P2    P3    P4

                                                                 tWB  tFEAT tRR

                                                  R/B#

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                                                                                                          Feature Operations

Table 15: Feature Addresses 01h: Timing Mode

Subfeature   Options                              I/O7 I/O6 I/O5 I/O4 I/O3 I/O2 I/O1 I/O0 Value Notes
Parameter
P1           Mode 0                               Reserved (0)  0  0  0  00h 1, 2
Timing mode  (default)
             Mode 1                               Reserved (0)  0  0  1  01h  2
P2           Mode 2                               Reserved (0)
P3           Mode 3                               Reserved (0)  0  1  0  02h  2
P4           Mode 4                               Reserved (0)
             Mode 5                               Reserved (0)  0  1  1  03h  2

                                                                1  0  0  04h  2

                                                                1  0  1  05h  3

                                                  Reserved (0)           00h

                                                  Reserved (0)           00h

                                                  Reserved (0)           00h

             Notes:                               1. The timing mode feature address is used to change the default timing mode. The timing
                                                      mode should be selected to indicate the maximum speed at which the device will re-
                                                      ceive commands, addresses, and data cycles. The five supported settings for the timing
                                                      mode are shown. The default timing mode is mode 0. The device returns to mode 0
                                                      when the device is power cycled. Supported timing modes are reported in the parame-
                                                      ter page.

                                                  2. Supported for both 1.8V and 3.3V.

                                                  3. Supported for 3.3V only.

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                                                                                                          Feature Operations

Table 16: Feature Addresses 80h: Programmable I/O Drive Strength

Subfeature          Options                       I/O7  I/O6 I/O5 I/O4            I/O3  I/O2  I/O1  I/O0 Value Notes
Parameter
P1                  Full (default)                                  Reserved (0)                0   0  00h  1
I/O drive strength  Three-quarters                                  Reserved (0)                0
                    One-half                                        Reserved (0)                1   1  01h
P2                  One-quarter                                     Reserved (0)                1
                                                                                                    0  02h
                                                              Reserved (0)
                                                                                                    1  03h
                                                              Reserved (0)
                                                                                                       00h
                                                              Reserved (0)
P3

                                                                                                       00h

P4

                                                                                                       00h

                    Note:                         1. The programmable drive strength feature address is used to change the default I/O
                                                      drive strength. Drive strength should be selected based on expected loading of the
                                                      memory bus. This table shows the four supported output drive strength settings. The
                                                      default drive strength is full strength. The device returns to the default drive strength
                                                      mode when the device is power cycled. AC timing parameters may need to be relaxed if
                                                      I/O drive strength is not set to full.

Table 17: Feature Addresses 81h: Programmable R/B# Pull-Down Strength

Subfeature          Options                       I/O7 I/O6 I/O5 I/O4 I/O3 I/O2 I/O1 I/O0 Value Notes
Parameter
P1                  Full (default)                                                            0     0  00h  1
R/B# pull-down      Three-quarters
strength            One-half                                                                  0     1  01h
                    One-quarter
P2                                                                                            1     0  02h

P3                                                                                            1     1  03h

P4                                                          Reserved (0)                               00h

                                                            Reserved (0)                               00h

                                                            Reserved (0)                               00h

                    Note: 1. This feature address is used to change the default R/B# pull-down strength. Its strength
                                   should be selected based on the expected loading of R/B#. Full strength is the default,
                                   power-on value.

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Status Operations

                                    Each die (LUN) provides its status independently of other die (LUNs) on the same target
                                    through its 8-bit status register.

                                    After the READ STATUS (70h) or READ STATUS ENHANCED (78h) command is issued,
                                    status register output is enabled. The contents of the status register are returned on I/
                                    O[7:0] for each data output request.

                                    When the asynchronous interface is active and status register output is enabled,
                                    changes in the status register are seen on I/O[7:0] as long as CE# and RE# are LOW; it is
                                    not necessary to toggle RE# to see the status register update.

                                    While monitoring the status register to determine when a data transfer from the Flash
                                    array to the data register (tR) is complete, the host must issue the READ MODE (00h)
                                    command to disable the status register and enable data output (see Read Operations).

                                    The READ STATUS (70h) command returns the status of the most recently selected die
                                    (LUN). To prevent data contention during or following an interleaved die (multi-LUN)
                                    operation, the host must enable only one die (LUN) for status output by using the READ
                                    STATUS ENHANCED (78h) command (see Interleaved Die (Multi-LUN) Operations).

                                    With internal ECC enabled, a READ STATUS command is required after completion of
                                    the data transfer (tR_ECC) to determine whether an uncorrectable read error occurred.

Table 18: Status Register Definition

SR   Program Program Page                                              Page Read

Bit  Page  Cache Mode Page Read Cache Mode Block Erase                                                     Description

7 Write protect Write protect Write protect Write protect Write protect 0 = Protected
                                                                                                                           1 = Not protected

6    RDY   RDY1 cache                                    RDY           RDY1 cache  RDY           0 = Busy

                                                                                                 1 = Ready

5    ARDY                                         ARDY2  ARDY              ARDY2   ARDY Don't Care

4                                                                                           Don't Care

3                                                      Rewrite                               0 = Normal or uncorrectable

                                                         recommended3                            1 = Rewrite recommended

2                                                                                           Don't Care

1    FAILC (N - 1) FAILC (N - 1)                         Reserved                              Don't Care

0    FAIL          FAIL (N)                              FAIL4                    FAIL          0 = Successful PROGRAM/

                                                                                                 ERASE/READ

                                                                                                 1 = Error in PROGRAM/

                                                                                                 ERASE/READ

           Notes:                                 1. Status register bit 6 is 1 when the cache is ready to accept new data. R/B# follows bit 6.

                                                  2. Status register bit 5 is 0 during the actual programming operation. If cache mode is
                                                      used, this bit will be 1 when all internal operations are complete.

                                                  3. A status register bit defined as Rewrite Recommended signifies that the page includes
                                                      acertain number of READ errors per sector (512B (main) + 4B (spare) + 8B (parity). A re-
                                                      writeof this page is recommended. (Up to a 4-bit error has been corrected if internal
                                                      ECC was enabled.)

                                                  4. A status register bit defined as FAIL signifies that an uncorrectable READ error has oc-
                                                      curred.

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                                                                                                      Status Operations

READ STATUS (70h)

                                    The READ STATUS (70h) command returns the status of the last-selected die (LUN) on
                                    a target. This command is accepted by the last-selected die (LUN) even when it is busy
                                    (RDY = 0).

                                    If there is only one die (LUN) per target, the READ STATUS (70h) command can be used
                                    to return status following any NAND command.

                                    In devices that have more than one die (LUN) per target, during and following inter-
                                    leaved die (multi-LUN) operations, the READ STATUS ENHANCED (78h) command
                                    must be used to select the die (LUN) that should report status. In this situation, using
                                    the READ STATUS (70h) command will result in bus contention, as two or more die
                                    (LUNs) could respond until the next operation is issued. The READ STATUS (70h) com-
                                    mand can be used following all single-die (LUN) operations.

Figure 32: READ STATUS (70h) Operation

Cycle type                                        Command                 DOUT
   I/O[7:0]                                                     tWHR       SR

                                                      70h

READ STATUS ENHANCED (78h)

                                    The READ STATUS ENHANCED (78h) command returns the status of the addressed die
                                    (LUN) on a target even when it is busy (RDY = 0). This command is accepted by all die
                                    (LUNs), even when they are BUSY (RDY = 0).

                                    Writing 78h to the command register, followed by three row address cycles containing
                                    the page, block, and LUN addresses, puts the selected die (LUN) into read status mode.
                                    The selected die (LUN) stays in this mode until another valid command is issued. Die
                                    (LUNs) that are not addressed are deselected to avoid bus contention.

                                    The selected LUN's status is returned when the host requests data output. The RDY and
                                    ARDY bits of the status register are shared for all planes on the selected die (LUN). The
                                    FAILC and FAIL bits are specific to the plane specified in the row address.

                                    The READ STATUS ENHANCED (78h) command also enables the selected die (LUN) for
                                    data output. To begin data output following a READ-series operation after the selected
                                    die (LUN) is ready (RDY = 1), issue the READ MODE (00h) command, then begin data
                                    output. If the host needs to change the cache register that will output data, use the
                                    RANDOM DATA READ TWO-PLANE (06h-E0h) command after the die (LUN) is ready.

                                    Use of the READ STATUS ENHANCED (78h) command is prohibited during the power-
                                    on RESET (FFh) command and when OTP mode is enabled. It is also prohibited follow-
                                    ing some of the other reset, identification, and configuration operations. See individual
                                    operations for specific details.

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Figure 33: READ STATUS ENHANCED (78h) Operation

Cycle type                                        Command Address  Address  Address         DOUT
        I/Ox                                                                          tWHR   SR

                                                  78h  R1          R2       R3

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Column Address Operations

                                    The column address operations affect how data is input to and output from the cache
                                    registers within the selected die (LUNs). These features provide host flexibility for man-
                                    aging data, especially when the host internal buffer is smaller than the number of data
                                    bytes or words in the cache register.

                                    When the asynchronous interface is active, column address operations can address any
                                    byte in the selected cache register.

RANDOM DATA READ (05h-E0h)

                                    The RANDOM DATA READ (05h-E0h) command changes the column address of the se-
                                    lected cache register and enables data output from the last selected die (LUN). This
                                    command is accepted by the selected die (LUN) when it is ready (RDY = 1; ARDY = 1). It
                                    is also accepted by the selected die (LUN) during CACHE READ operations
                                    (RDY = 1; ARDY = 0).

                                    Writing 05h to the command register, followed by two column address cycles containing
                                    the column address, followed by the E0h command, puts the selected die (LUN) into
                                    data output mode. After the E0h command cycle is issued, the host must wait at least
                                    tWHR before requesting data output. The selected die (LUN) stays in data output mode
                                    until another valid command is issued.

                                    In devices with more than one die (LUN) per target, during and following interleaved
                                    die (multi-LUN) operations, the READ STATUS ENHANCED (78h) command must be
                                    issued prior to issuing the RANDOM DATA READ (05h-E0h). In this situation, using the
                                    RANDOM DATA READ (05h-E0h) command without the READ STATUS ENHANCED
                                    (78h) command will result in bus contention because two or more die (LUNs) could
                                    output data.

Figure 34: RANDOM DATA READ (05h-E0h) Operation

Cycle type   DOUT  DOUT                                Command Address  Address Command                      DOUT  DOUT  DOUT
   I/O[7:0]                                       tRHW                                                 tWHR

             Dn Dn + 1                            05h  C1                   C2  E0h                          Dk Dk + 1 Dk + 2

SR[6]

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RANDOM DATA READ TWO-PLANE (06h-E0h)

                                    The RANDOM DATA READ TWO-PLANE (06h-E0h) command enables data output on
                                    the addressed die's (LUN's) cache register at the specified column address. This com-
                                    mand is accepted by a die (LUN) when it is ready (RDY = 1; ARDY = 1).

                                    Writing 06h to the command register, followed by two column address cycles and three
                                    row address cycles, followed by E0h, enables data output mode on the address LUN's
                                    cache register at the specified column address. After the E0h command cycle is issued,
                                    the host must wait at least tWHR before requesting data output. The selected die (LUN)
                                    stays in data output mode until another valid command is issued.

                                    Following a two-plane read page operation, the RANDOM DATA READ TWO-PLANE
                                    (06h-E0h) command is used to select the cache register to be enabled for data output.
                                    After data output is complete on the selected plane, the command can be issued again
                                    to begin data output on another plane.

                                    In devices with more than one die (LUN) per target, after all of the die (LUNs) on the
                                    target are ready (RDY = 1), the RANDOM DATA READ TWO-PLANE (06h-E0h) command
                                    can be used following an interleaved die (multi-LUN) read operation. Die (LUNs) that
                                    are not addressed are deselected to avoid bus contention.

                                    In devices with more than one die (LUN) per target, during interleaved die (multi-LUN)
                                    operations where more than one or more die (LUNs) are busy (RDY = 1; ARDY = 0 or
                                    RDY = 0; ARDY = 0), the READ STATUS ENHANCED (78h) command must be issued to
                                    the die (LUN) to be selected prior to issuing the RANDOM DATA READ TWO-PLANE
                                    (06h-E0h). In this situation, using the RANDOM DATA READ TWO-PLANE (06h-E0h)
                                    command without the READ STATUS ENHANCED (78h) command will result in bus
                                    contention, as two or more die (LUNs) could output data.

                                    If there is a need to update the column address without selecting a new cache register
                                    or LUN, the RANDOM DATA READ (05h-E0h) command can be used instead.

Figure 35: RANDOM DATA READ TWO-PLANE (06h-E0h) Operation

Cycle     DOUT  DOUT       Command Address                 Address  Address  Address  Address Command        DOUT  DOUT  DOUT
type                  tRHW
                                                                                                       tWHR
I/O[7:0]
          Dn Dn + 1                               06h  C1  C2       R1       R2       R3  E0h                Dk Dk + 1 Dk + 2

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RANDOM DATA INPUT (85h)

                                    The RANDOM DATA INPUT (85h) command changes the column address of the selec-
                                    ted cache register and enables data input on the last-selected die (LUN). This command
                                    is accepted by the selected die (LUN) when it is ready (RDY = 1; ARDY = 1). It is also ac-
                                    cepted by the selected die (LUN) during cache program operations
                                    (RDY = 1; ARDY = 0).

                                    Writing 85h to the command register, followed by two column address cycles containing
                                    the column address, puts the selected die (LUN) into data input mode. After the second
                                    address cycle is issued, the host must wait at least tADL before inputting data. The se-
                                    lected die (LUN) stays in data input mode until another valid command is issued.
                                    Though data input mode is enabled, data input from the host is optional. Data input
                                    begins at the column address specified.

                                    The RANDOM DATA INPUT (85h) command is allowed after the required address cycles
                                    are specified, but prior to the final command cycle (10h, 11h, 15h) of the following com-
                                    mands while data input is permitted: PROGRAM PAGE (80h-10h), PROGRAM PAGE
                                    CACHE (80h-15h), PROGRAM FOR INTERNAL DATA MOVE (85h-10h), and PROGRAM
                                    FOR TWO-PLANE INTERNAL DATA MOVE (85h-11h).

                                    In devices that have more than one die (LUN) per target, the RANDOM DATA INPUT
                                    (85h) command can be used with other commands that support interleaved die (multi-
                                    LUN) operations.

Figure 36: RANDOM DATA INPUT (85h) Operation

              As defined for PAGE                                                          As defined for PAGE
              (CACHE) PROGRAM                                                              (CACHE) PROGRAM

Cycle type    DIN                                 DIN  Command Address Address        DIN  DIN  DIN
    I/O[7:0]
                                                                                tADL

              Dn Dn + 1                                85h  C1      C2                Dk Dk + 1 Dk + 2

RDY

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                                                                                      Column Address Operations

PROGRAM FOR INTERNAL DATA INPUT (85h)

                                    The PROGRAM FOR INTERNAL DATA INPUT (85h) command changes the row address
                                    (block and page) where the cache register contents will be programmed in the NAND
                                    Flash array. It also changes the column address of the selected cache register and ena-
                                    bles data input on the specified die (LUN). This command is accepted by the selected
                                    die (LUN) when it is ready (RDY = 1; ARDY = 1). It is also accepted by the selected die
                                    (LUN) during cache programming operations (RDY = 1; ARDY = 0).

                                    Write 85h to the command register. Then write two column address cycles and three
                                    row address cycles. This updates the page and block destination of the selected device
                                    for the addressed LUN and puts the cache register into data input mode. After the fifth
                                    address cycle is issued the host must wait at least tADL before inputting data. The selec-
                                    ted LUN stays in data input mode until another valid command is issued. Though data
                                    input mode is enabled, data input from the host is optional. Data input begins at the
                                    column address specified.

                                    The PROGRAM FOR INTERNAL DATA INPUT (85h) command is allowed after the re-
                                    quired address cycles are specified, but prior to the final command cycle (10h, 11h, 15h)
                                    of the following commands while data input is permitted: PROGRAM PAGE (80h-10h),
                                    PROGRAM PAGE TWO-PLANE (80h-11h), PROGRAM PAGE CACHE (80h-15h), PRO-
                                    GRAM FOR INTERNAL DATA MOVE (85h-10h), and PROGRAM FOR TWO-PLANE IN-
                                    TERNAL DATA MOVE (85h-11h). When used with these commands, the LUN address
                                    and plane select bits are required to be identical to the LUN address and plane select
                                    bits originally specified.

                                    The PROGRAM FOR INTERNAL DATA INPUT (85h) command enables the host to mod-
                                    ify the original page and block address for the data in the cache register to a new page
                                    and block address.

                                    In devices that have more than one die (LUN) per target, the PROGRAM FOR INTERNAL
                                    DATA INPUT (85h) command can be used with other commands that support inter-
                                    leaved die (multi-LUN) operations.

                                    The PROGRAM FOR INTERNAL DATA INPUT (85h) command can be used with the
                                    RANDOM DATA READ (05h-E0h) or RANDOM DATA READ TWO-PLANE (06h-E0h)
                                    commands to read and modify cache register contents in small sections prior to pro-
                                    gramming cache register contents to the NAND Flash array. This capability can reduce
                                    the amount of buffer memory used in the host controller.

                                    The RANDOM DATA INPUT (85h) command can be used during the PROGRAM FOR
                                    INTERNAL DATA MOVE command sequence to modify one or more bytes of the origi-
                                    nal data. First, data is copied into the cache register using the 00h-35h command se-
                                    quence, then the RANDOM DATA INPUT (85h) command is written along with the ad-
                                    dress of the data to be modified next. New data is input on the external data pins. This
                                    copies the new data into the cache register.

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Figure 37: PROGRAM FOR INTERNAL DATA INPUT (85h) Operation

Cycle type    DIN                                 DIN  Command Address Address Address Address Address Command        DIN  DIN  DIN
    I/O[7:0]
                                                                                                                tADL

              Dn Dn + 1                                85h  C1  C2  R1  R2  R3  10h                                   Dk Dk + 1 Dk + 2

RDY

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Read Operations

                                    The READ PAGE (00h-30h) command, when issued by itself, reads one page from the
                                    NAND Flash array to its cache register and enables data output for that cache register.

                                    During data output the following commands can be used to read and modify the data in
                                    the cache registers: RANDOM DATA READ (05h-E0h) and RANDOM DATA INPUT (85h).

                                    Read Cache Operations

                                    To increase data throughput, the READ PAGE CACHE series (31h, 00h-31h) commands
                                    can be used to output data from the cache register while concurrently copying a page
                                    from the NAND Flash array to the data register.

                                    To begin a read page cache sequence, begin by reading a page from the NAND Flash ar-
                                    ray to its corresponding cache register using the READ PAGE (00h-30h) command.
                                    R/B# goes LOW during tR and the selected die (LUN) is busy (RDY = 0, ARDY = 0). After
                                    tR (R/B# is HIGH and RDY = 1, ARDY = 1), issue either of these commands:

                                     READ PAGE CACHE SEQUENTIAL (31h) copies the next sequential page from the
                                       NAND Flash array to the data register

                                     READ PAGE CACHE RANDOM (00h-31h) copies the page specified in this command
                                       from the NAND Flash array to its corresponding data register

                                    After the READ PAGE CACHE series (31h, 00h-31h) command has been issued, R/B#
                                    goes LOW on the target, and RDY = 0 and ARDY = 0 on the die (LUN) for tRCBSY while
                                    the next page begins copying data from the array to the data register. After tRCBSY,
                                    R/B# goes HIGH and the die's (LUN's) status register bits indicate the device is busy
                                    with a cache operation (RDY = 1, ARDY = 0). The cache register becomes available and
                                    the page requested in the READ PAGE CACHE operation is transferred to the data regis-
                                    ter. At this point, data can be output from the cache register, beginning at column ad-
                                    dress 0. The RANDOM DATA READ (05h-E0h) command can be used to change the col-
                                    umn address of the data output by the die (LUN).

                                    After outputting the desired number of bytes from the cache register, either an addi-
                                    tional READ PAGE CACHE series (31h, 00h-31h) operation can be started or the READ
                                    PAGE CACHE LAST (3Fh) command can be issued.

                                    If the READ PAGE CACHE LAST (3Fh) command is issued, R/B# goes LOW on the target,
                                    and RDY = 0 and ARDY = 0 on the die (LUN) for tRCBSY while the data register is copied
                                    into the cache register. After tRCBSY, R/B# goes HIGH and RDY = 1 and
                                    ARDY = 1, indicating that the cache register is available and that the die (LUN) is ready.
                                    Data can then be output from the cache register, beginning at column address 0. The
                                    RANDOM DATA READ (05h-E0h) command can be used to change the column address
                                    of the data being output.

                                    For READ PAGE CACHE series (31h, 00h-31h, 3Fh), during the die (LUN) busy time,
                                    tRCBSY, when RDY = 0 and ARDY = 0, the only valid commands are status operations
                                    (70h, 78h) and RESET (FFh). When RDY = 1 and ARDY = 0, the only valid commands
                                    during READ PAGE CACHE series (31h, 00h-31h) operations are status operations (70h,
                                    78h), READ MODE (00h), READ PAGE CACHE series (31h, 00h-31h), RANDOM DATA
                                    READ (05h-E0h), and RESET (FFh).

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Two-Plane Read Operations

Two-plane read page operations improve data throughput by copying data from more
than one plane simultaneously to the specified cache registers. This is done by pre-
pending one or more READ PAGE TWO-PLANE (00h-00h-30h) commands in front of
the READ PAGE (00h-30h) command.

When the die (LUN) is ready, the RANDOM DATA READ TWO-PLANE (06h-E0h) com-
mand determines which plane outputs data. During data output, the following com-
mands can be used to read and modify the data in the cache registers: RANDOM DATA
READ (05h-E0h) and RANDOM DATA INPUT (85h).

Two-Plane Read Cache Operations

Two-plane read cache operations can be used to output data from more than one cache
register while concurrently copying one or more pages from the NAND Flash array to
the data register. This is done by prepending READ PAGE TWO-PLANE (00h-00h-30h)
commands in front of the PAGE READ CACHE RANDOM (00h-31h) command.

To begin a two-plane read page cache sequence, begin by issuing a READ PAGE TWO-
PLANE operation using the READ PAGE TWO-PLANE (00h-00h-30h) and READ PAGE
(00h-30h) commands. R/B# goes LOW during tR and the selected die (LUN) is busy
(RDY = 0, ARDY = 0). After tR (R/B# is HIGH and RDY = 1, ARDY = 1), issue either of these
commands:

READ PAGE CACHE SEQUENTIAL (31h) copies the next sequential pages from the
  previously addressed planes from the NAND Flash array to the data registers.

READ PAGE TWO-PLANE (00h-00h-30h) [in some cases, followed by READ PAGE
  CACHE RANDOM (00h-31h)] copies the pages specified from the NAND Flash array
  to the corresponding data registers.

After the READ PAGE CACHE series (31h, 00h-31h) command has been issued, R/B#
goes LOW on the target, and RDY = 0 and ARDY = 0 on the die (LUN) for tRCBSY while
the next pages begin copying data from the array to the data registers. After tRCBSY,
R/B# goes HIGH and the LUN's status register bits indicate the device is busy with a
cache operation (RDY = 1, ARDY = 0). The cache registers become available and the pa-
ges requested in the READ PAGE CACHE operation are transferred to the data registers.
Issue the RANDOM DATA READ TWO-PLANE (06h-E0h) command to determine which
cache register will output data. After data is output, the RANDOM DATA READ TWO-
PLANE (06h-E0h) command can be used to output data from other cache registers. Af-
ter a cache register has been selected, the RANDOM DATA READ (05h-E0h) command
can be used to change the column address of the data output.

After outputting data from the cache registers, either an additional TWO-PLANE READ
CACHE series (31h, 00h-31h) operation can be started or the READ PAGE CACHE LAST
(3Fh) command can be issued.

If the READ PAGE CACHE LAST (3Fh) command is issued, R/B# goes LOW on the target,
and RDY = 0 and ARDY = 0 on the die (LUN) for tRCBSY while the data registers are cop-
ied into the cache registers. After tRCBSY, R/B# goes HIGH and RDY = 1 and ARDY = 1,
indicating that the cache registers are available and that the die (LUN) is ready. Issue the
RANDOM DATA READ TWO-PLANE (06h-E0h) command to determine which cache
register will output data. After data is output, the RANDOM DATA READ TWO-PLANE
(06h-E0h) command can be used to output data from other cache registers. After a
cache register has been selected, the RANDOM DATA READ (05h-E0h) command can
be used to change the column address of the data output.

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                                    For READ PAGE CACHE series (31h, 00h-31h, 3Fh), during the die (LUN) busy time,
                                    tRCBSY, when RDY = 0 and ARDY = 0, the only valid commands are status operations
                                    (70h, 78h) and RESET (FFh). When RDY = 1 and ARDY = 0, the only valid commands
                                    during READ PAGE CACHE series (31h, 00h-31h) operations are status operations (70h,
                                    78h), READ MODE (00h), two-plane read cache series (31h, 00h-00h-30h, 00h-31h),
                                    RANDOM DATA READ (06h-E0h, 05h-E0h), and RESET (FFh).

READ MODE (00h)

                                    The READ MODE (00h) command disables status output and enables data output for
                                    the last-selected die (LUN) and cache register after a READ operation (00h-30h,
                                    00h-3Ah, 00h-35h) has been monitored with a status operation (70h, 78h). This com-
                                    mand is accepted by the die (LUN) when it is ready (RDY = 1, ARDY = 1). It is also accep-
                                    ted by the die (LUN) during READ PAGE CACHE (31h, 00h-31h) operations
                                    (RDY = 1 and ARDY = 0).

                                    In devices that have more than one die (LUN) per target, during and following inter-
                                    leaved die (multi-LUN) operations, the READ STATUS ENHANCED (78h) command
                                    must be used to select only one die (LUN) prior to issuing the READ MODE (00h) com-
                                    mand. This prevents bus contention.

READ PAGE (00h-30h)

                                    The READ PAGE (00h30h) command copies a page from the NAND Flash array to its
                                    respective cache register and enables data output. This command is accepted by the die
                                    (LUN) when it is ready (RDY = 1, ARDY = 1).

                                    To read a page from the NAND Flash array, write the 00h command to the command
                                    register, then write n address cycles to the address registers, and conclude with the 30h
                                    command. The selected die (LUN) will go busy (RDY = 0, ARDY = 0) for tR as data is
                                    transferred.

                                    To determine the progress of the data transfer, the host can monitor the target's R/B#
                                    signal or, alternatively, the status operations (70h, 78h) can be used. If the status opera-
                                    tions are used to monitor the LUN's status, when the die (LUN) is ready
                                    (RDY = 1, ARDY = 1), the host disables status output and enables data output by issuing
                                    the READ MODE (00h) command. When the host requests data output, output begins
                                    at the column address specified.

                                    During data output the RANDOM DATA READ (05h-E0h) command can be issued.

                                    When internal ECC is enabled, the READ STATUS (70h) command is required after the
                                    completion of the data transfer (tR_ECC) to determine whether an uncorrectable read
                                    error occured. (tR_ECC is the data transferred with internal ECC enabled.)

                                    In devices that have more than one die (LUN) per target, during and following inter-
                                    leaved die (multi-LUN) operations the READ STATUS ENHANCED (78h) command
                                    must be used to select only one die (LUN) prior to the issue of the READ MODE (00h)
                                    command. This prevents bus contention.

                                    The READ PAGE (00h-30h) command is used as the final command of a two-plane read
                                    operation. It is preceded by one or more READ PAGE TWO-PLANE (00h-00h-30h) com-
                                    mands. Data is transferred from the NAND Flash array for all of the addressed planes to
                                    their respective cache registers. When the die (LUN) is ready
                                    (RDY = 1, ARDY = 1), data output is enabled for the cache register linked to the plane
                                    addressed in the READ PAGE (00h-30h) command. When the host requests data output,

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                                    output begins at the column address last specified in the READ PAGE (00h-30h) com-
                                    mand. The RANDOM DATA READ TWO-PLANE (06h-E0h) command is used to enable
                                    data output in the other cache registers.

Figure 38: READ PAGE (00h-30h) Operation

Cycle type Command Address Address Address Address Address Command                         DOUT DOUT DOUT

I/O[7:0]  00h  C1                                 C2  R1  R2      R3  30h                  Dn Dn+1 Dn+2

                                                                           tWB  tR tRR

RDY

Figure 39: READ PAGE (00h-30h) Operation with Internal ECC Enabled

                                                                                tR_ECC

RDY

I/O[7:0] 00h Address Address Address Address Address 30h                   70h Status 00h  DOUT (serial access)

                                                                                SR bit 0 = 0 READ successful
                                                                                SR bit 1 = 0 READ error

READ PAGE CACHE SEQUENTIAL (31h)

                                    The READ PAGE CACHE SEQUENTIAL (31h) command reads the next sequential page
                                    within a block into the data register while the previous page is output from the cache
                                    register. This command is accepted by the die (LUN) when it is ready
                                    (RDY = 1, ARDY = 1). It is also accepted by the die (LUN) during READ PAGE CACHE
                                    (31h, 00h-31h) operations (RDY = 1 and ARDY = 0).

                                    To issue this command, write 31h to the command register. After this command is is-
                                    sued, R/B# goes LOW and the die (LUN) is busy (RDY = 0, ARDY = 0) for tRCBSY. After
                                    tRCBSY, R/B# goes HIGH and the die (LUN) is busy with a cache operation
                                    (RDY = 1, ARDY = 0), indicating that the cache register is available and that the specified
                                    page is copying from the NAND Flash array to the data register. At this point, data can
                                    be output from the cache register beginning at column address 0. The RANDOM DATA
                                    READ (05h-E0h) command can be used to change the column address of the data being
                                    output from the cache register.

                                    The READ PAGE CACHE SEQUENTIAL (31h) command can be used to cross block
                                    boundaries. If the READ PAGE CACHE SEQUENTIAL (31h) command is issued after the
                                    last page of a block is read into the data register, the next page read will be the next logi-
                                    cal block in which the 31h command was issued. Do not issue the READ PAGE CACHE
                                    SEQUENTIAL (31h) to cross die (LUN) boundaries. Instead, issue the READ PAGE
                                    CACHE LAST (3Fh) command.

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Figure 40: READ PAGE CACHE SEQUENTIAL (31h) Operation

Cycle type Command Address x5 Command                        Command         DOUT  DOUT    DOUT Command        DOUT

I/O[7:0]  00h Page Address M 30h                             31h             D0    ...     Dn  31h             D0
   RDY
                                                  tWB tR RR  tWB tRCBSY tRR                    tWB tRCBSY tRR

                                                                                   Page M                      Page M+1

READ PAGE CACHE RANDOM (00h-31h)

                                    The READ PAGE CACHE RANDOM (00h-31h) command reads the specified block and
                                    page into the data register while the previous page is output from the cache register.
                                    This command is accepted by the die (LUN) when it is ready (RDY = 1, ARDY = 1). It is
                                    also accepted by the die (LUN) during READ PAGE CACHE (31h, 00h-31h) operations
                                    (RDY = 1 and ARDY = 0).

                                    To issue this command, write 00h to the command register, then write n address cycles
                                    to the address register, and conclude by writing 31h to the command register. The col-
                                    umn address in the address specified is ignored. The die (LUN) address must match the
                                    same die (LUN) address as the previous READ PAGE (00h-30h) command or, if applica-
                                    ble, the previous READ PAGE CACHE RANDOM (00h-31h) command.

                                    After this command is issued, R/B# goes LOW and the die (LUN) is busy
                                    (RDY = 0, ARDY = 0) for tRCBSY. After tRCBSY, R/B# goes HIGH and the die (LUN) is busy
                                    with a cache operation (RDY = 1, ARDY = 0), indicating that the cache register is availa-
                                    ble and that the specified page is copying from the NAND Flash array to the data regis-
                                    ter. At this point, data can be output from the cache register beginning at column ad-
                                    dress 0. The RANDOM DATA READ (05h-E0h) command can be used to change the col-
                                    umn address of the data being output from the cache register.

                                    In devices that have more than one die (LUN) per target, during and following inter-
                                    leaved die (multi-LUN) operations the READ STATUS ENHANCED (78h) command fol-
                                    lowed by the READ MODE (00h) command must be used to select only one die (LUN)
                                    and prevent bus contention.

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Figure 41: READ PAGE CACHE RANDOM (00h-31h) Operation

Cycle type Command Address x5 Command                                 Command Address x5 Command   DOUT  DOUT  DOUT                   Command

I/O[7:0]    00h Page Address M 30h                                    00h  Page Address N 31h      D0    ...   Dn                     00h
    RDY
                                                  tWB tR RR                        tWB tRCBSY tRR

                                                                                                         Page M
                                                                                                                                   1

Cycle type  DOUT     Command Address x5 Command                            DOUT

I/O[7:0]    Dn       00h                          Page Address P 31h           D0
   RDY
                                                  tWB tRCBSY tRR

                                                                           Page N

                  1

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READ PAGE CACHE LAST (3Fh)

                                    The READ PAGE CACHE LAST (3Fh) command ends the read page cache sequence and
                                    copies a page from the data register to the cache register. This command is accepted by
                                    the die (LUN) when it is ready (RDY = 1, ARDY = 1). It is also accepted by the die (LUN)
                                    during READ PAGE CACHE (31h, 00h-31h) operations (RDY = 1 and ARDY = 0).

                                    To issue the READ PAGE CACHE LAST (3Fh) command, write 3Fh to the command reg-
                                    ister. After this command is issued, R/B# goes LOW and the die (LUN) is busy
                                    (RDY = 0, ARDY = 0) for tRCBSY. After tRCBSY, R/B# goes HIGH and the die (LUN) is
                                    ready (RDY = 1, ARDY = 1). At this point, data can be output from the cache register, be-
                                    ginning at column address 0. The RANDOM DATA READ (05h-E0h) command can be
                                    used to change the column address of the data being output from the cache register.

                                    In devices that have more than one LUN per target, during and following interleaved die
                                    (multi-LUN) operations the READ STATUS ENHANCED (78h) command followed by
                                    the READ MODE (00h) command must be used to select only one die (LUN) and pre-
                                    vent bus contention.

Figure 42: READ PAGE CACHE LAST (3Fh) Operation

                   As defined for                 DOUT  DOUT  DOUT Command              DOUT  DOUT    DOUT
               READ PAGE CACHE
         (SEQUENTIAL OR RANDOM)

Cycle type Command

I/O[7:0]  31h                                     D0    ...   Dn  3Fh                   D0    ...     Dn

               tWB        tRCBSY tRR                                   tWB  tRCBSY tRR

RDY

          Page Address N                                                                      Page N

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READ PAGE TWO-PLANE 00h-00h-30h

                                    The READ PAGE TWO-PLANE (00h-00h-30h) operation is similar to the PAGE READ
                                    (00h-30h) operation. It transfers two pages of data from the NAND Flash array to the da-
                                    ta registers. Each page must be from a different plane on the same die.

                                    To enter the READ PAGE TWO-PLANE mode, write the 00h command to the command
                                    register, and then write five address cycles for plane 0 (BA6 = 0). Next, write the 00h
                                    command to the command register, and five address cycles for plane 1 (BA6 = 1). Final-
                                    ly, issue the 30h command. The first-plane and second-plane addresses must meet the
                                    two-plane addressing requirements, and, in addition, they must have identical column
                                    addresses.

                                    After the 30h command is written, page data is transferred from both planes to their re-
                                    spective data registers in tR. During these transfers, R/B# goes LOW. When the transfers
                                    are complete, R/B# goes HIGH. To read out the data from the plane 0 data register,
                                    pulse RE# repeatedly. After the data cycle from the plane 0 address completes, issue a
                                    RANDOM DATA READ TWO-PLANE (06h-E0h) command to select the plane 1 address,
                                    then repeatedly pulse RE# to read out the data from the plane 1 data register.

                                    Alternatively, the READ STATUS (70h) command can monitor data transfers. When the
                                    transfers are complete, status register bit 6 is set to 1. To read data from the first of the
                                    two planes, the user must first issue the RANDOM DATA READ TWO-PLANE (06h-E0h)
                                    command and pulse RE# repeatedly.

                                    When the data cycle is complete, issue a RANDOM DATA READ TWO-PLANE (06h-E0h)
                                    command to select the other plane. To output the data beginning at the specified col-
                                    umn address, pulse RE# repeatedly.

                                    Use of the READ STATUS ENHANCED (78h) command is prohibited during and follow-
                                    ing a PAGE READ TWO-PLANE operation.

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Figure 43: READ PAGE TWO-PLANE (00h-00h-30h) Operation

CLE

WE#

ALE

RE#                                                                                                 Page address M
                                                            Page address M

I/Ox        00h  Col                              Col Row Row Row                     00h      Col  Col Row Row Row              30h
                 add 1 add 2 add 1 add 2 add 3                                                 add 1 add 2 add 1 add 2 add 3

                 Column address J Plane 0 address                                              Column address J Plane 1 address                 tR
                                                                                                                                                           1
R/B#

CLE

WE#

ALE

RE#

I/Ox        DOUT 0 DOUT 1                         DOUT                      06h  Col  Col Row Row Row           E0h              DOUT 0 DOUT 1  DOUT
                                                                                 add 1 add 2 add 1 add 2 add 3

                           Plane 0 data                                                        Plane 1 address                                  Plane 1 data

R/B#
         1

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Program Operations

                                    Program operations are used to move data from the cache or data registers to the NAND
                                    array. During a program operation the contents of the cache and/or data registers are
                                    modified by the internal control logic.

                                    Within a block, pages must be programmed sequentially from the least significant page
                                    address to the most significant page address (0, 1, 2, ....., 63). During a program opera-
                                    tion, the contents of the cache and/or data registers are modified by the internal control
                                    logic.

                                    Program Operations

                                    The PROGRAM PAGE (80h-10h) command, when not preceded by the PROGRAM PAGE
                                    TWO-PLANE (80h-11h) command, programs one page from the cache register to the
                                    NAND Flash array. When the die (LUN) is ready (RDY = 1, ARDY = 1), the host should
                                    check the FAIL bit to verify that the operation has completed successfully.

                                    Program Cache Operations

                                    The PROGRAM PAGE CACHE (80h-15h) command can be used to improve program op-
                                    eration system performance. When this command is issued, the die (LUN) goes busy
                                    (RDY = 0, ARDY = 0) while the cache register contents are copied to the data register,
                                    and the die (LUN) is busy with a program cache operation (RDY = 1, ARDY = 0. While
                                    the contents of the data register are moved to the NAND Flash array, the cache register
                                    is available for an additional PROGRAM PAGE CACHE (80h-15h) or PROGRAM PAGE
                                    (80h-10h) command.

                                    For PROGRAM PAGE CACHE series (80h-15h) operations, during the die (LUN) busy
                                    times, tCBSY and tLPROG, when RDY = 0 and ARDY = 0, the only valid commands are
                                    status operations (70h, 78h) and reset (FFh). When RDY = 1 and ARDY = 0, the only valid
                                    commands during PROGRAM PAGE CACHE series (80h-15h) operations are status op-
                                    erations (70h, 78h), PROGRAM PAGE CACHE (80h-15h), PROGRAM PAGE (80h-10h),
                                    RANDOM DATA INPUT (85h), PROGRAM FOR INTERNAL DATA INPUT (85h), and RE-
                                    SET (FFh).

                                    Two-Plane Program Operations

                                    The PROGRAM PAGE TWO-PLANE (80h-11h) command can be used to improve pro-
                                    gram operation system performance by enabling multiple pages to be moved from the
                                    cache registers to different planes of the NAND Flash array. This is done by prepending
                                    one or more PROGRAM PAGE TWO-PLANE (80h-11h) commands in front of the PRO-
                                    GRAM PAGE (80h-10h) command.

                                    Two-Plane Program Cache Operations

                                    The PROGRAM PAGE TWO-PLANE (80h-11h) command can be used to improve pro-
                                    gram cache operation system performance by enabling multiple pages to be moved
                                    from the cache registers to the data registers and, while the pages are being transferred
                                    from the data registers to different planes of the NAND Flash array, free the cache regis-
                                    ters to receive data input from the host. This is done by prepending one or more PRO-
                                    GRAM PAGE TWO-PLANE (80h-11h) commands in front of the PROGRAM PAGE
                                    CACHE (80h-15h) command.

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PROGRAM PAGE (80h-10h)

                                    The PROGRAM PAGE (80h-10h) command enables the host to input data to a cache reg-
                                    ister, and moves the data from the cache register to the specified block and page ad-
                                    dress in the array of the selected die (LUN). This command is accepted by the die (LUN)
                                    when it is ready (RDY = 1, ARDY = 1). It is also accepted by the die (LUN) when it is busy
                                    with a PROGRAM PAGE CACHE (80h-15h) operation (RDY = 1, ARDY = 0).

                                    To input a page to the cache register and move it to the NAND array at the block and
                                    page address specified, write 80h to the command register. Unless this command has
                                    been preceded by a PROGRAM PAGE TWO-PLANE (80h-11h) command, issuing the 80h
                                    to the command register clears all of the cache registers' contents on the selected target.
                                    Then write n address cycles containing the column address and row address. Data input
                                    cycles follow. Serial data is input beginning at the column address specified. At any time
                                    during the data input cycle the RANDOM DATA INPUT (85h) and PROGRAM FOR IN-
                                    TERNAL DATA INPUT (85h) commands may be issued. When data input is complete,
                                    write 10h to the command register. The selected LUN will go busy
                                    (RDY = 0, ARDY = 0) for tPROG as data is transferred.

                                    To determine the progress of the data transfer, the host can monitor the target's R/B#
                                    signal or, alternatively, the status operations (70h, 78h) may be used. When the die
                                    (LUN) is ready (RDY = 1, ARDY = 1), the host should check the status of the FAIL bit.

                                    In devices that have more than one die (LUN) per target, during and following inter-
                                    leaved die (multi-LUN) operations, the READ STATUS ENHANCED (78h) command
                                    must be used to select only one die (LUN) for status output. Use of the READ STATUS
                                    (70h) command could cause more than one die (LUN) to respond, resulting in bus con-
                                    tention.

                                    The PROGRAM PAGE (80h-10h) command is used as the final command of a two-plane
                                    program operation. It is preceded by one or more PROGRAM PAGE TWO-PLANE
                                    (80h-11h) commands. Data is transferred from the cache registers for all of the ad-
                                    dressed planes to the NAND array. The host should check the status of the operation by
                                    using the status operations (70h, 78h).

                                    When internal ECC is enabled, the duration of array programming time is tPROG_ECC.
                                    During tPROG_ECC, the internal ECC generates parity bits when error detection is com-
                                    plete.

Figure 44: PROGRAM PAGE (80h-10h) Operation

Cycle type Command Address Address Address Address Address              DIN  DIN  DIN  DIN  Command             Command  DOUT

                                                                  tADL

I/O[7:0]  80h  C1                                 C2  R1  R2  R3        D0   D1   ...  Dn   10h      tPROG or   70h      Status

                                                                                                 tWB tPROG_ECC

RDY

PROGRAM PAGE CACHE (80h-15h)

                                    The PROGRAM PAGE CACHE (80h-15h) command enables the host to input data to a
                                    cache register; copies the data from the cache register to the data register; then moves
                                    the data register contents to the specified block and page address in the array of the se-
                                    lected die (LUN). After the data is copied to the data register, the cache register is availa-

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ble for additional PROGRAM PAGE CACHE (80h-15h) or PROGRAM PAGE (80h-10h)
commands. The PROGRAM PAGE CACHE (80h-15h) command is accepted by the die
(LUN) when it is ready (RDY =1, ARDY = 1). It is also accepted by the die (LUN) when
busy with a PROGRAM PAGE CACHE (80h-15h) operation (RDY = 1, ARDY = 0).

To input a page to the cache register to move it to the NAND array at the block and page
address specified, write 80h to the command register. Unless this command has been
preceded by a PROGRAM PAGE TWO-PLANE (80h-11h) command, issuing the 80h to
the command register clears all of the cache registers' contents on the selected target.
Then write n address cycles containing the column address and row address. Data input
cycles follow. Serial data is input beginning at the column address specified. At any time
during the data input cycle the RANDOM DATA INPUT (85h) and PROGRAM FOR IN-
TERNAL DATA INPUT (85h) commands may be issued. When data input is complete,
write 15h to the command register. The selected LUN will go busy
(RDY = 0, ARDY = 0) for tCBSY to allow the data register to become available from a pre-
vious program cache operation, to copy data from the cache register to the data register,
and then to begin moving the data register contents to the specified page and block ad-
dress.

To determine the progress of tCBSY, the host can monitor the target's R/B# signal or, al-
ternatively, the status operations (70h, 78h) can be used. When the LUN's status shows
that it is busy with a PROGRAM CACHE operation (RDY = 1, ARDY = 0), the host should
check the status of the FAILC bit to see if a previous cache operation was successful.

If, after tCBSY, the host wants to wait for the program cache operation to complete,
without issuing the PROGRAM PAGE (80h-10h) command, the host should monitor AR-
DY until it is 1. The host should then check the status of the FAIL and FAILC bits.

In devices with more than one die (LUN) per target, during and following interleaved
die (multi-LUN) operations, the READ STATUS ENHANCED (78h) command must be
used to select only one die (LUN) for status output. Use of the READ STATUS (70h) com-
mand could cause more than one die (LUN) to respond, resulting in bus contention.

The PROGRAM PAGE CACHE (80h-15h) command is used as the final command of a
two-plane program cache operation. It is preceded by one or more PROGRAM PAGE
TWO-PLANE (80h-11h) commands. Data for all of the addressed planes is transferred
from the cache registers to the corresponding data registers, then moved to the NAND
Flash array. The host should check the status of the operation by using the status opera-
tions (70h, 78h).

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Figure 45: PROGRAM PAGE CACHE (80h15h) Operation (Start)

Cycle type Command Address Address Address Address Address              DIN  DIN  DIN  DIN  Command

                                                                  tADL

I/O[7:0]        80h  C1                           C2  R1  R2  R3        D0   D1   ...  Dn   15h

                                                                                                 tWB      tCBSY

RDY

                                                                                                                     1

Cycle type Command Address Address Address Address Address              DIN  DIN  DIN  DIN  Command

                                                                  tADL

I/O[7:0]        80h  C1                           C2  R1  R2  R3        D0   D1   ...  Dn   15h

                                                                                                     tWB  tCBSY

RDY

          1

Figure 46: PROGRAM PAGE CACHE (80h15h) Operation (End)

     As defined for
PAGE CACHE PROGRAM

Cycle type Command Address Address Address Address Address              DIN  DIN  DIN  DIN  Command

                                                                  tADL

I/O[7:0]        80h  C1                           C2  R1  R2  R3        D0   D1   ...  Dn   15h

                                                                                                 tWB      tCBSY

RDY

                                                                                                                  1

Cycle type Command Address Address Address Address Address              DIN  DIN  DIN  DIN  Command

                                                                  tADL

I/O[7:0]        80h  C1                           C2  R1  R2  R3        D0   D1   ...  Dn   10h

                                                                                                 tWB      tLPROG

RDY

             1

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PROGRAM PAGE TWO-PLANE (80h-11h)

                                    The PROGRAM PAGE TWO-PLANE (80h-11h) command enables the host to input data
                                    to the addressed plane's cache register and queue the cache register to ultimately be
                                    moved to the NAND Flash array. This command can be issued one or more times. Each
                                    time a new plane address is specified that plane is also queued for data transfer. To in-
                                    put data for the final plane and to begin the program operation for all previously
                                    queued planes, issue either the PROGRAM PAGE (80h-10h) command or the PROGRAM
                                    PAGE CACHE (80h-15h) command. All of the queued planes will move the data to the
                                    NAND Flash array. This command is accepted by the die (LUN) when it is ready
                                    (RDY = 1).

                                    To input a page to the cache register and queue it to be moved to the NAND Flash array
                                    at the block and page address specified, write 80h to the command register. Unless this
                                    command has been preceded by a PROGRAM PAGE TWO-PLANE (80h-11h) command,
                                    issuing the 80h to the command register clears all of the cache registers' contents on the
                                    selected target. Write five address cycles containing the column address and row ad-
                                    dress; data input cycles follow. Serial data is input beginning at the column address
                                    specified. At any time during the data input cycle, the RANDOM DATA INPUT (85h) and
                                    PROGRAM FOR INTERNAL DATA INPUT (85h) commands can be issued. When data
                                    input is complete, write 11h to the command register. The selected die (LUN) will go
                                    busy (RDY = 0, ARDY = 0) for tDBSY.

                                    To determine the progress of tDBSY, the host can monitor the target's R/B# signal or,
                                    alternatively, the status operations (70h, 78h) can be used. When the LUN's status
                                    shows that it is ready (RDY = 1), additional PROGRAM PAGE TWO-PLANE (80h-11h)
                                    commands can be issued to queue additional planes for data transfer. Alternatively, the
                                    PROGRAM PAGE (80h-10h) or PROGRAM PAGE CACHE (80h-15h) commands can be is-
                                    sued.

                                    When the PROGRAM PAGE (80h-10h) command is used as the final command of a two-
                                    plane program operation, data is transferred from the cache registers to the NAND
                                    Flash array for all of the addressed planes during tPROG. When the die (LUN) is ready
                                    (RDY = 1, ARDY = 1), the host should check the status of the FAIL bit for each of the
                                    planes to verify that programming completed successfully.

                                    When the PROGRAM PAGE CACHE (80h-15h) command is used as the final command
                                    of a program cache two-plane operation, data is transferred from the cache registers to
                                    the data registers after the previous array operations finish. The data is then moved
                                    from the data registers to the NAND Flash array for all of the addressed planes. This oc-
                                    curs during tCBSY. After tCBSY, the host should check the status of the FAILC bit for
                                    each of the planes from the previous program cache operation, if any, to verify that pro-
                                    gramming completed successfully.

                                    For the PROGRAM PAGE TWO-PLANE (80h-11h), PROGRAM PAGE (80h-10h), and PRO-
                                    GRAM PAGE CACHE (80h-15h) commands, see Two-Plane Operations for two-plane ad-
                                    dressing requirements.

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Figure 47: PROGRAM PAGE TWO-PLANE (80h11h) Operation

Cycle type Command Address Address Address Address Address              DIN  DIN  DIN  Command    Command Address

                                                                  tADL

I/O[7:0]  80h  C1                                 C2  R1  R2  R3        D0   ...  Dn   11h        80h  ...

                                                                                       tWB tDBSY

RDY

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Erase Operations

                                    Erase operations are used to clear the contents of a block in the NAND Flash array to
                                    prepare its pages for program operations.

                                    Erase Operations

                                    The ERASE BLOCK (60h-D0h) command, when not preceded by the ERASE BLOCK
                                    TWO-PLANE (60h-D1h) command, erases one block in the NAND Flash array. When the
                                    die (LUN) is ready (RDY = 1, ARDY = 1), the host should check the FAIL bit to verify that
                                    this operation completed successfully.

                                    TWO-PLANE ERASE Operations

                                    The ERASE BLOCK TWO-PLANE (60h-D1h) command can be used to further system
                                    performance of erase operations by allowing more than one block to be erased in the
                                    NAND array. This is done by prepending one or more ERASE BLOCK TWO-PLANE (60h-
                                    D1h) commands in front of the ERASE BLOCK (60h-D0h) command. See Two-Plane
                                    Operations for details.

ERASE BLOCK (60h-D0h)

                                    The ERASE BLOCK (60h-D0h) command erases the specified block in the NAND Flash
                                    array. This command is accepted by the die (LUN) when it is ready (RDY = 1, ARDY = 1).

                                    To erase a block, write 60h to the command register. Then write three address cycles
                                    containing the row address; the page address is ignored. Conclude by writing D0h to the
                                    command register. The selected die (LUN) will go busy (RDY = 0, ARDY = 0) for tBERS
                                    while the block is erased.

                                    To determine the progress of an ERASE operation, the host can monitor the target's
                                    R/B# signal, or alternatively, the status operations (70h, 78h) can be used. When the die
                                    (LUN) is ready (RDY = 1, ARDY = 1) the host should check the status of the FAIL bit.

                                    In devices that have more than one die (LUN) per target, during and following inter-
                                    leaved die (multi-LUN) operations, the READ STATUS ENHANCED (78h) command
                                    must be used to select only one die (LUN) for status output. Use of the READ STATUS
                                    (70h) command could cause more than one die (LUN) to respond, resulting in bus con-
                                    tention.

                                    The ERASE BLOCK (60h-D0h) command is used as the final command of an erase two-
                                    plane operation. It is preceded by one or more ERASE BLOCK TWO-PLANE (60h-D1h)
                                    commands. All blocks in the addressed planes are erased. The host should check the
                                    status of the operation by using the status operations (70h, 78h). See Two-Plane Opera-
                                    tions for two-plane addressing requirements.

Figure 48: ERASE BLOCK (60h-D0h) Operation

                                          Cycle type Command Address Address Address Command

                                                  I/O[7:0]  60h  R1      R2  R3  D0h

                                                                                      tWB  tBERS

                                                  RDY

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ERASE BLOCK TWO-PLANE (60h-D1h)

                                    The ERASE BLOCK TWO-PLANE (60h-D1h) command queues a block in the specified
                                    plane to be erased in the NAND Flash array. This command can be issued one or more
                                    times. Each time a new plane address is specified, that plane is also queued for a block
                                    to be erased. To specify the final block to be erased and to begin the ERASE operation
                                    for all previously queued planes, issue the ERASE BLOCK (60h-D0h) command. This
                                    command is accepted by the die (LUN) when it is ready (RDY = 1, ARDY = 1).

                                    To queue a block to be erased, write 60h to the command register, then write three ad-
                                    dress cycles containing the row address; the page address is ignored. Conclude by writ-
                                    ing D1h to the command register. The selected die (LUN) will go busy (RDY = 0, ARDY =
                                    0) for tDBSY.

                                    To determine the progress of tDBSY, the host can monitor the target's R/B# signal, or
                                    alternatively, the status operations (70h, 78h) can be used. When the LUN's status
                                    shows that it is ready (RDY = 1, ARDY = 1), additional ERASE BLOCK TWO-PLANE (60h-
                                    D1h) commands can be issued to queue additional planes for erase. Alternatively, the
                                    ERASE BLOCK (60h-D0h) command can be issued to erase all of the queued blocks.

                                    For two-plane addressing requirements for the ERASE BLOCK TWO-PLANE (60h-D1h)
                                    and ERASE BLOCK (60h-D0h) commands, see Two-Plane Operations.

Figure 49: ERASE BLOCK TWO-PLANE (60hD1h) Operation

Cycle type Command Address Address Address Command                                                          Command Address

                                                  I/O[7:0]  60h  R1      R2  R3                  D1h        60h  ...

                                                                                                 tWB tDBSY

                                                  RDY

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Internal Data Move Operations

                                    Internal data move operations make it possible to transfer data within a device from
                                    one page to another using the cache register. This is particularly useful for block man-
                                    agement and wear leveling.

                                    The INTERNAL DATA MOVE operation is a two-step process consisting of a READ FOR
                                    INTERNAL DATA MOVE (00h-35h) and a PROGRAM FOR INTERNAL DATA MOVE
                                    (85h-10h) command. To move data from one page to another on the same plane, first
                                    issue the READ FOR INTERNAL DATA MOVE (00h-35h) command. When the die (LUN)
                                    is ready (RDY = 1, ARDY = 1), the host can transfer the data to a new page by issuing the
                                    PROGRAM FOR INTERNAL DATA MOVE (85h-10h) command. When the die (LUN) is
                                    again ready (RDY = 1, ARDY = 1), the host should check the FAIL bit to verify that this
                                    operation completed successfully.

                                    To prevent bit errors from accumulating over multiple INTERNAL DATA MOVE opera-
                                    tions, it is recommended that the host read the data out of the cache register after the
                                    READ FOR INTERNAL DATA MOVE (00h-35h) completes and prior to issuing the PRO-
                                    GRAM FOR INTERNAL DATA MOVE (85h-10h) command. The RANDOM DATA READ
                                    (05h-E0h) command can be used to change the column address. The host should check
                                    the data for ECC errors and correct them. When the PROGRAM FOR INTERNAL DATA
                                    MOVE (85h-10h) command is issued, any corrected data can be input. The PROGRAM
                                    FOR INTERNAL DATA INPUT (85h) command can be used to change the column ad-
                                    dress.

                                    It is not possible to use the READ FOR INTERNAL DATA MOVE operation to move data
                                    from one plane to another or from one die (LUN) to another. Instead, use a READ PAGE
                                    (00h-30h) or READ FOR INTERNAL DATA MOVE (00h-35h) command to read the data
                                    out of the NAND, and then use a PROGRAM PAGE (80h-10h) command with data input
                                    to program the data to a new plane or die (LUN).

                                    Between the READ FOR INTERNAL DATA MOVE (00h-35h) and PROGRAM FOR INTER-
                                    NAL DATA MOVE (85h-10h) commands, the following commands are supported: status
                                    operations (70h, 78h) and column address operations (05h-E0h, 06h-E0h, 85h). The RE-
                                    SET operation (FFh) can be issued after READ FOR INTERNAL DATA MOVE (00h-35h),
                                    but the contents of the cache registers on the target are not valid.

                                    In devices that have more than one die (LUN) per target, once the READ FOR INTER-
                                    NAL DATA MOVE (00h-35h) is issued, interleaved die (multi-LUN) operations are pro-
                                    hibited until after the PROGRAM FOR INTERNAL DATA MOVE (85h-10h) command is
                                    issued.

                                    Two-Plane Read for Internal Data Move Operations

                                    Two-plane internal data move read operations improve read data throughput by copy-
                                    ing data simultaneously from more than one plane to the specified cache registers. This
                                    is done by issuing the READ PAGE TWO-PLANE (00h-00h-30h) command or the READ
                                    FOR INTERNAL DATA MOVE (00h-00h-35h) command.

                                    The INTERNAL DATA MOVE PROGRAM TWO-PLANE (85h-11h) command can be used
                                    to further system performance of PROGRAM FOR INTERNAL DATA MOVE operations
                                    by enabling movement of multiple pages from the cache registers to different planes of
                                    the NAND Flash array. This is done by prepending one or more PROGRAM FOR INTER-
                                    NAL DATA MOVE (85h-11h) commands in front of the PROGRAM FOR INTERNAL DA-
                                    TA MOVE (85h-10h) command. See Two-Plane Operations for details.

PDF: 09005aef83b25735                             79  Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                    Micron Confidential and Proprietary

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                                                                                 Internal Data Move Operations

READ FOR INTERNAL DATA MOVE (00h-35h)

                                    The READ FOR INTERNAL DATA MOVE (00h-35h) command is functionally identical to
                                    the READ PAGE (00h-30h) command, except that 35h is written to the command regis-
                                    ter instead of 30h.
                                    Though it is not required, it is recommended that the host read the data out of the de-
                                    vice to verify the data prior to issuing the PROGRAM FOR INTERNAL DATA MOVE
                                    (85h-10h) command to prevent the propagation of data errors.
                                    If internal ECC is enabled, the data does not need to be toggled out by the host to be
                                    corrected and moving data can then be written to a new page without data reloading,
                                    which improves system performance.

Figure 50: READ FOR INTERNAL DATA MOVE (00h-35h) Operation

Cycle type Command Address Address Address Address Address Command                                                    DOUT DOUT DOUT

I/O[7:0]        00h  C1                               C2       R1   R2                 R3    35h                      Dn Dn+1 Dn+2

                                                                                                   tWB        tR tRR

RDY

Figure 51: READ FOR INTERNAL DATA MOVE (00h35h) with RANDOM DATA READ (05hE0h)

Cycle type Command Address Address Address Address Address Command                                                    DOUT DOUT DOUT

I/O[7:0]        00h  C1                               C2       R1   R2                 R3    35h                      D0  ... Dj + n

                                                                                                   tWB        tR tRR

RDY

                                                                                                                                      1

Cycle type      Command Address                       Address  Command                 DOUT  DOUT       DOUT
   I/O[7:0]                                                                  tWHR

                05h                               C1  C2       E0h                     Dk Dk + 1 Dk + 2

RDY

             1

PDF: 09005aef83b25735                                                              80        Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                                                                   Internal Data Move Operations

Figure 52: INTERNAL DATA MOVE (85h-10h) with Internal ECC Enabled

                                                  tR_ECC                                                                        tPROG_ECC

R/B#

I/O[7:0]  00h  Address     35h                                 70h Status 00h                 DOUT        85h  Address     10h               70h Status 00h
               (5 cycles)                                                                                      (5 cycles)
                                                          SR bit 0 = 0 READ successful                                                     SR bit 0 = 0 READ successful
          Source address                                  SR bit 1 = 0 READ error       DOUT is optional Destination address               SR bit 1 = 0 READ error

Figure 53: INTERNAL DATA MOVE (85h-10h) with RANDOM DATA INPUT with Internal ECC Enabled

                                                  tR_ECC                                                                                                               tPROG_ECC

R/B#

I/O[7:0] 00h (A5dcdycrelesss) 35h                         70h Status 00h                DOUT        85h (A5dcdycrelesss) Data 85h (A2dcdycrelesss) Data 10h                       70h

          Source address                                  SR bit 0 = 0 READ successful  DOUT is optional  Destination address
                                                          SR bit 1 = 0 READ error
                                                                                                                                           Column address 1, 2
                                                                                                                                (Unlimitted repetitions are possible)

PROGRAM FOR INTERNAL DATA MOVE (85h10h)

                                    The PROGRAM FOR INTERNAL DATA MOVE (85h-10h) command is functionally iden-
                                    tical to the PROGRAM PAGE (80h-10h) command, except that when 85h is written to the
                                    command register, cache register contents are not cleared.

Figure 54: PROGRAM FOR INTERNAL DATA MOVE (85h10h) Operation

          Cycle type Command Address Address Address Address Address Command

          I/O[7:0]         85h                            C1  C2          R1                  R2          R3   10h

                                                                                                                    tWB         tPROG

               RDY

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                                                                                 Internal Data Move Operations

Figure 55: PROGRAM FOR INTERNAL DATA MOVE (85h-10h) with RANDOM DATA INPUT (85h)

          Cycle type   Command Address                        Address  Address    Address        Address                  DIN       DIN
             I/O[7:0]                                            C2       R1         R2                        tWHR
                           85h                        C1                                                                  Di        Di + 1
                                                                                                    R3

          RDY

                                                                                                                                            1

          Cycle type   Command Address                        Address                 DIN        DIN       DIN Command
             I/O[7:0]                                                       tWHR

                           85h                        C1      C2                        Dj       Dj + 1 Dj + 2            10h
                                                                                                                               tWB
                                                                                                                                    tPROG

          RDY

                                     1

PROGRAM FOR INTERNAL DATA MOVE TWO-PLANE (85h-11h)

                                    The PROGRAM FOR INTERNAL DATA MOVE TWO-PLANE (85h-11h) command is func-
                                    tionally identical to the PROGRAM PAGE TWO-PLANE (85h-11h) command, except that
                                    when 85h is written to the command register, cache register contents are not cleared.
                                    See Program Operations for further details.

Figure 56: PROGRAM FOR INTERNAL DATA MOVE TWO-PLANE (85h-11h) Operation

Cycle type Command Address Address Address Address Address                                  DIN       DIN            DIN  Command           Command Address

                                                                                  tADL

I/O[7:0]  85h          C1                         C2      R1  R2       R3                   D0        ...            Dn   11h                  85h  ...

                                                                                                                               tWB tDBSY

RDY

PDF: 09005aef83b25735                                                             82             Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                                                                     Block Lock Feature

Block Lock Feature

                                    The block lock feature protects either the entire device or ranges of blocks from being
                                    programmed and erased. Using the block lock feature is preferable to using WP# to pre-
                                    vent PROGRAM and ERASE operations.

                                    Block lock is enabled and disabled at power-on through the LOCK pin. At power-on, if
                                    LOCK is LOW, all BLOCK LOCK commands are disabled. However if LOCK is HIGH at
                                    power-on, the BLOCK LOCK commands are enabled and, by default, all the blocks on
                                    the device are protected, or locked, from PROGRAM and ERASE operations, even if WP#
                                    is HIGH.

                                    Before the contents of the device can be modified, the device must first be unlocked.
                                    Either a range of blocks or the entire device may be unlocked. PROGRAM and ERASE
                                    operations complete successfully only in the block ranges that have been unlocked.
                                    Blocks, once unlocked, can be locked again to protect them from further PROGRAM
                                    and ERASE operations.

                                    Blocks that are locked can be protected further, or locked tight. When locked tight, the
                                    device's blocks can no longer be locked or unlocked until the device is power cycled.

WP# and Block Lock

                                    The following is true when the block lock feature is enabled:

                                     Holding WP# LOW locks all blocks, provided the blocks are not locked tight.
                                     If WP# is held LOW to lock blocks, then returned to HIGH, a new UNLOCK command

                                       must be issued to unlock blocks.

UNLOCK (23h-24h)

                                    By default at power-on, if LOCK is HIGH, all the blocks are locked and protected from
                                    PROGRAM and ERASE operations. The UNLOCK (23h) command is used to unlock a
                                    range of blocks. Unlocked blocks have no protection and can be programmed or erased.

                                    The UNLOCK command uses two registers, a lower boundary block address register and
                                    an upper boundary block address register, and the invert area bit to determine what
                                    range of blocks are unlocked. When the invert area bit = 0, the range of blocks within
                                    the lower and upper boundary address registers are unlocked. When the invert area bit
                                    = 1, the range of blocks outside the boundaries of the lower and upper boundary ad-
                                    dress registers are unlocked. The lower boundary block address must be less than the
                                    upper boundary block address. The figures below show examples of how the lower and
                                    upper boundary address registers work with the invert area bit.

                                    To unlock a range of blocks, issue the UNLOCK (23h) command followed by the appro-
                                    priate address cycles that indicate the lower boundary block address. Then issue the
                                    24h command followed by the appropriate address cycles that indicate the upper boun-
                                    dary block address. The least significant page address bit, PA0, should be set to 1 if set-
                                    ting the invert area bit; otherwise, it should be 0. The other page address bits should be
                                    0.

                                    Only one range of blocks can be specified in the lower and upper boundary block ad-
                                    dress registers. If after unlocking a range of blocks the UNLOCK command is again is-
                                    sued, the new block address range determines which blocks are unlocked. The previous
                                    unlocked block address range is not retained.

PDF: 09005aef83b25735                             83  Micron Technology, Inc. reserves the right to change products or specifications without notice.
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Figure 57: Flash Array Protected: Invert Area Bit = 0

Block 4095                                        FFCh Upper block boundary  Protected
Block 4094                                        FF8h Lower block boundary     area
Block 4093
Block 4092                                                                   Unprotected
Block 4091                                                                        area
Block 4090
Block 4089                                                                   Protected
Block 4088                                                                      area
Block.............. 4087
Block 0002
Block 0001
Block 0000

Figure 58: Flash Array Protected: Invert Area Bit = 1

Block 4095                                        FFCh Upper block boundary  Unprotected
Block 4094                                        FF8h Lower block boundary       Area
Block 4093
Block 4092                                                                   Protected
Block 4091                                                                       area
Block 4090
Block 4089                                                                   Unprotected
Block 4088                                                                         area
Block.............. 4087
Block 0002
Block 0001
Block 0000

PDF: 09005aef83b25735                             84                         Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                                                                           Block Lock Feature

Table 19: Block Lock Address Cycle Assignments

ALE Cycle  I/O[15:8]1  I/O7                       I/O6    I/O5      I/O4     I/O3  I/O2  I/O1                   I/O0
First         LOW      BA7                        BA6     LOW       LOW      LOW   LOW   LOW             Invert area bit2
Second        LOW      BA15                       BA14    BA13      BA12     BA11  BA10  BA9
Third         LOW      LOW                        LOW     LOW       LOW      LOW   LOW   BA17                   BA8
                                                                                                               BA16

           Notes: 1. I/O[15:8] is applicable only for x16 devices.

                       2. Invert area bit is applicable for 24h command; it may be LOW or HIGH for 23h com-
                            mand.

Figure 59: UNLOCK Operation

                       WP#

                       CLE

                       CE#

                       WE#

                       ALE

                       RE#

                       I/Ox                       23h     Block Block Block  24h   Block Block Block
                                                          add 1 add 2 add 3        add 1 add 2 add 3

                                                  Unlock  Lower boundary                 Upper boundary

                       R/B#

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                                                                                                         Block Lock Feature

LOCK (2Ah)

            By default at power-on, if LOCK is HIGH, all the blocks are locked and protected from
            PROGRAM and ERASE operations. If portions of the device are unlocked using the UN-
            LOCK (23h) command, they can be locked again using the LOCK (2Ah) command. The
            LOCK command locks all of the blocks in the device. Locked blocks are write-protected
            from PROGRAM and ERASE operations.

            To lock all of the blocks in the device, issue the LOCK (2Ah) command.

            When a PROGRAM or ERASE operation is issued to a locked block, R/B# goes LOW for
            tLBSY. The PROGRAM or ERASE operation does not complete. Any READ STATUS com-
            mand reports bit 7 as 0, indicating that the block is protected.

            The LOCK (2Ah) command is disabled if LOCK is LOW at power-on or if the device is
            locked tight.

Figure 60: LOCK Operation

            CLE

            CE#

            WE#

            I/Ox                                  2Ah

                                                  LOCK command

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LOCK TIGHT (2Ch)

                                    The LOCK TIGHT (2Ch) command prevents locked blocks from being unlocked and al-
                                    so prevents unlocked blocks from being locked. When this command is issued, the UN-
                                    LOCK (23h) and LOCK (2Ah) commands are disabled. This provides an additional level
                                    of protection against inadvertent PROGRAM and ERASE operations to locked blocks.

                                    To implement LOCK TIGHT in all of the locked blocks in the device, verify that WP# is
                                    HIGH and then issue the LOCK TIGHT (2Ch) command.

                                    When a PROGRAM or ERASE operation is issued to a locked block that has also been
                                    locked tight, R/B# goes LOW for tLBSY. The PROGRAM or ERASE operation does not
                                    complete. The READ STATUS (70h) command reports bit 7 as 0, indicating that the
                                    block is protected. PROGRAM and ERASE operations complete successfully to blocks
                                    that were not locked at the time the LOCK TIGHT command was issued.

                                    After the LOCK TIGHT command is issued, the command cannot be disabled via a soft-
                                    ware command. The only ways to disable the lock tight status is to power cycle the de-
                                    vice. When the lock tight status is disabled, all of the blocks become locked, the same as
                                    if the LOCK (2Ah) command had been issued.

                                    The LOCK TIGHT (2Ch) command is disabled if LOCK is LOW at power-on.

Figure 61: LOCK TIGHT Operation

                                                  LOCK

                                                  WP#

                                                  CLE

                                                  CE#

                                                  WE#

                                                  I/Ox       2Ch
                                                  R/B#  LOCK TIGHT

                                                         command

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Figure 62: PROGRAM/ERASE Issued to Locked Block                                                     tLBSY

  R/B#

I/Ox  PROGRAM or ERASE                            Add ress/data input      CONFIRM                                 70h  60h
                                                      Locked block
                                                                                                           READ STATUS

BLOCK LOCK READ STATUS (7Ah)

                                    The BLOCK LOCK READ STATUS (7Ah) command is used to determine the protection
                                    status of individual blocks. The address cycles have the same format, as shown below,
                                    and the invert area bit should be set LOW. On the falling edge of RE# the I/O pins output
                                    the block lock status register, which contains the information on the protection status
                                    of the block.

Table 20: Block Lock Status Register Bit Definitions

Block Lock Status Register Definitions                                 I/O[7:3]       I/O2 (Lock#)  I/O1 (LT#)          I/O0 (LT)
Block is locked tight                                                      X                  0           0                  1
Block is locked                                                            X                  0           1                  0
Block is unlocked, and device is locked tight                              X                  1           0                  1
Block is unlocked, and device is not locked tight                          X                  1           1                  0

Figure 63: BLOCK LOCK READ STATUS

                                                  CLE

                                                  CE#

                                                  WE#                                     tWHR
                                                   ALE

                                                  RE#

                                                  I/Ox  7Ah            Add 1 Add 2 Add 3                   Status

                                                        BLOCK LOCK     Block address
                                                        READ STATUS

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Figure 64: BLOCK LOCK Flowchart

                                                                      Power-up

                                      Power-up with                                                  Power-up with
                                         LOCK HIGH                                                     LOCK LOW
                                                                                                         (default)
                            Entire NAND Flash
                                 array locked                                                                BLOCK LOCK function
                                                                                                                       disabled
                          LOCK TIGHT Cmd
                          with WP# and
                          LOCK HIGH

           Entire NAND Flash
           array locked tight

                                                                  UNLOCK Cmd with
                                                                   invert area bit = 1

                                                                                                     UNLOCK Cmd with
                                                                                                     invert area bit = 0

WP# LOW    Unlocked range                                                                WP# LOW      Locked range       UNLOCK Cmd with
>100ns or   Locked range                                                                  >100ns or  Unlocked range       invert area bit = 0
LOCK Cmd                                                                                LOCK Cmd

           Unlocked range                         UNLOCK Cmd with invert area bit = 1                Locked range

                                                  UNLOCK Cmd with invert area bit = 0

UNLOCK Cmd                                       LOCK TIGHT Cmd                                     LOCK TIGHT Cmd
with invert area                                  with WP# and                                       with WP# and
                                                  LOCK HIGH                                          LOCK HIGH
      bit = 1

           Unlocked range                                                                            Locked tight range

           Locked tight range                                                                        Unlocked range

           Unlocked range                                                                            Locked-tight range

PDF: 09005aef83b25735                                             89  Micron Technology, Inc. reserves the right to change products or specifications without notice.
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                                                               One-Time Programmable (OTP) Operations

One-Time Programmable (OTP) Operations

                                    This Micron NAND Flash device offers a protected, one-time programmable NAND
                                    Flash memory area. Thirty full pages (2112 bytes per page) of OTP data are available on
                                    the device, and the entire range is guaranteed to be good. The OTP area is accessible
                                    only through the OTP commands. Customers can use the OTP area any way they
                                    choose; typical uses include programming serial numbers or other data for permanent
                                    storage.

                                    The OTP area leaves the factory in an unwritten state (all bits are 1s). Programming or
                                    partial-page programming enables the user to program only 0 bits in the OTP area. The
                                    OTP area cannot be erased, whether it is protected or not. Protecting the OTP area pre-
                                    vents further programming of that area.

                                    Micron provides a unique way to program and verify data before permanently protect-
                                    ing it and preventing future changes. The OTP area is only accessible while in OTP oper-
                                    ation mode. To set the device to OTP operation mode, issue the SET FEATURE (EFh)
                                    command to feature address 90h and write 01h to P1, followed by three cycles of 00h to
                                    P2-P4. For parameters to enter OTP mode, see Features Operations.

                                    When the device is in OTP operation mode, all subsequent PAGE READ (00h-30h) and
                                    PROGRAM PAGE (80h-10h) commands are applied to the OTP area. The OTP area is as-
                                    signed to page addresses 02h-1Fh. To program an OTP page, issue the PROGRAM PAGE
                                    (80h-10h) command. The pages must be programmed in the ascending order. Similarly,
                                    to read an OTP page, issue the PAGE READ (00h-30h) command.

                                    Protecting the OTP is done by entering OTP protect mode. To set the device to OTP pro-
                                    tect mode, issue the SET FEATURE (EFh) command to feature address 90h and write
                                    03h to P1, followed by three cycles of 00h to P2-P4.

                                    To determine whether the device is busy during an OTP operation, either monitor R/B#
                                    or use the READ STATUS (70h) command.

                                    To exit OTP operation or protect mode, write 00h to P1 at feature address 90h.

Legacy OTP Commands

                                    For legacy OTP commands, OTP DATA PROGRAM (A0h-10h), OTP DATA PROTECT
                                    (A5h-10h), and OTP DATA READ (AFh-30h), refer to the MT29F4GxxAxC data sheet.

PDF: 09005aef83b25735                             90  Micron Technology, Inc. reserves the right to change products or specifications without notice.
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OTP DATA PROGRAM (80h-10h)

                                    The OTP DATA PROGRAM (80h-10h) command is used to write data to the pages within
                                    the OTP area. An entire page can be programmed at one time, or a page can be partially
                                    programmed up to eight times. Only the OTP area allows up to eight partial-page pro-
                                    grams. The rest of the blocks support only four partial-page programs. There is no
                                    ERASE operation for OTP pages.

                                    PROGRAM PAGE enables programming into an offset of an OTP page using two bytes of
                                    the column address (CA[12:0]). The command is compatible with the RANDOM DATA
                                    INPUT (85h) command. The PROGRAM PAGE command will not execute if the OTP
                                    area has been protected.

                                    To use the PROGRAM PAGE command, issue the 80h command. Issue n address cycles.
                                    The first two address cycles are the column address. For the remaining cycles, select a
                                    page in the range of 02h-00h through 1Fh-00h. Next, write from 12112 bytes of data.
                                    After data input is complete, issue the 10h command. The internal control logic auto-
                                    matically executes the proper programming algorithm and controls the necessary tim-
                                    ing for programming and verification.

                                    R/B# goes LOW for the duration of the array programming time (tPROG). The READ
                                    STATUS (70h) command is the only valid command for reading status in OTP operation
                                    mode. Bit 5 of the status register reflects the state of R/B#. When the device is ready,
                                    read bit 0 of the status register to determine whether the operation passed or failed (see
                                    Status Operations). Each OTP page can be programmed to 8 partial-page programming.

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RANDOM DATA INPUT (85h)

                                    After the initial OTP data set is input, additional data can be written to a new column
                                    address with the RANDOM DATA INPUT (85h) command. The RANDOM DATA INPUT
                                    command can be used any number of times in the same page prior to the OTP PAGE
                                    WRITE (10h) command being issued.

Figure 65: OTP DATA PROGRAM (After Entering OTP Operation Mode)

CLE                                                                                                   tWB tPROG

CE#
                        tWC

WE#

ALE

RE#

I/Ox           80h            Col                 Col  OTP           00h  00h  DnIN  DmIN              10h              70h    Status
      OTP DATA INPUT         add 1                add 2 page1                                                     READ STATUS

          command                                      OTP address1            1 up to m bytes PROGRAM              command
                                                                                  serial input command

R/B#

                                                                            x8 device: m = 2112 bytes                    OTP data written
                                                                          x16 device: m = 1056 words        (following good status confirmation)

                                                                                                                                                  Don't Care

                             Note: 1. The OTP page must be within the 02h1Fh range.

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Figure 66: OTP DATA PROGRAM Operation with RANDOM DATA INPUT (After Entering OTP Opera-
tion Mode)

CLE

CE#                                                        tADL               tADL
                          tWC
                                                                                                                         tWB tPROG
WE#

ALE

RE#

I/Ox  80h   Col                 Col  pOagTeP1     00h  00h  DnIN  nD+IN1  85h   Col Col                    DnIN  nD+IN1  10h              70h    Status
           add1                add2                                            add1 add2                                            READ STATUS

        SERIAL DATA                                               Serial input RANDOM DATA Column address  Serial input  PROGRAM      command
      INPUT command                                                                  INPUT command                       command

R/B#

                                                                                                                                    Don`t Care

OTP DATA PROTECT (80h-10)

                                    The OTP DATA PROTECT (80h-10h) command is used to prevent further programming
                                    of the pages in the OTP area. To protect the OTP area, the target must be in OTP opera-
                                    tion mode.

                                    To protect all data in the OTP area, issue the 80h command. Issue n address cycles in-
                                    cluding the column address, OTP protect page address and block address; the column
                                    and block addresses are fixed to 0. Next, write 00h data for the first byte location and
                                    issue the 10h command. R/B# goes LOW for the duration of the array programming
                                    time, tPROG.

                                    After the data is protected, it cannot be programmed further. When the OTP area is pro-
                                    tected, the pages within the area are no longer programmable and cannot be unprotec-
                                    ted.

                                    The READ STATUS (70h) command is the only valid command for reading status in OTP
                                    operation mode. The RDY bit of the status register will reflect the state of R/B#. Use of
                                    the READ STATUS ENHANCED (78h) command is prohibited.

                                    When the target is ready, read the FAIL bit of the status register to determine if the oper-
                                    ation passed or failed.

                                    If the OTP DATA PROTECT (80h-10h) command is issued after the OTP area has already
                                    been protected, R/B# goes LOW for tOBSY. After tOBSY, the status register is set to 60h.

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Figure 67: OTP DATA PROTECT Operation (After Entering OTP Protect Mode)

CLE

CE#                                                                                   tWB         tPROG
                          tWC

WE#

ALE

RE#

I/Ox  80h                                         Col  Col  OTP          00h  00h      DIN 10h                   70h   Status
                                                  00h  00h  page                          PROGRAM         READ STATUS
                                                                                          command
            OTP DATA                                        OTP address                                     command
      PROTECT command

R/B#                                                                                                      OTP data protected1
                                                                                                                                Don't Care

           Note: 1. OTP data is protected following a good status confirmation.

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OTP DATA READ (00h-30h)

                                    To read data from the OTP area, set the device to OTP operation mode, then issue the
                                    PAGE READ (00h-30h) command. Data can be read from OTP pages within the OTP area
                                    whether the area is protected or not.

                                    To use the PAGE READ command for reading data from the OTP area, issue the 00h
                                    command, and then issue five address cycles: for the first two cycles, the column ad-
                                    dress; and for the remaining address cycles, select a page in the range of 02h-00h-00h
                                    through 1Fh-00h-00h. Lastly, issue the 30h command. The PAGE READ CACHE MODE
                                    command is not supported on OTP pages.
                                    R/B# goes LOW (tR) while the data is moved from the OTP page to the data register. The
                                    READ STATUS (70h) command is the only valid command for reading status in OTP op-
                                    eration mode. Bit 5 of the status register reflects the state of R/B# (see Status Opera-
                                    tions).

                                    Normal READ operation timings apply to OTP read accesses. Additional pages within
                                    the OTP area can be selected by repeating the OTP DATA READ command.

                                    The PAGE READ command is compatible with the RANDOM DATA OUTPUT (05h-E0h)
                                    command.

                                    Only data on the current page can be read. Pulsing RE# outputs data sequentially.

Figure 68: OTP DATA READ

CLE

CE#

WE#

ALE                                                                             tR
RE#
I/Ox  00h   Col                                    Col   pOagTeP1     00h  00h  30h         DOnUT  DnO+U1T      DOmUT
           add 1                                  add 2                               Busy                  Don't Care
R/B#
                                                         OTP address

           Note: 1. The OTP page must be within the 02h1Fh range.

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Figure 69: OTP DATA READ with RANDOM DATA READ Operation

CLE
                                                                                                                                                                                            tCLR

CE#

WE#                                                                   tWB                                                     tWHR
ALE                                                                            tAR
RE#
I/Ox                                                                                 tRC                                      tREA
R/B#
                                                                           tRR

      00h  aCdodl1   Col                          pOagTeP1  00h  00h  30h            DOnUT DnO+U1T  05h aCdodl1 aCdodl2 E0h                                                                       DOmUT mDO+UT1
                    add 2                                                                                    Column addresms                                                                            Don't Care

           Column addresns                                                  tR
                                                                           Busy

           Note: 1. The OTP page must be within the range 02h1Fh.

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                                                                                                Two-Plane Operations

Two-Plane Operations

                                    Each NAND Flash logical unit (LUN) is divided into multiple physical planes. Each
                                    plane contains a cache register and a data register independent of the other planes. The
                                    planes are addressed via the low-order block address bits. Specific details are provided
                                    in Device and Array Organization.

                                    Two-plane operations make better use of the NAND Flash arrays on these physical
                                    planes by performing concurrent READ, PROGRAM, or ERASE operations on multiple
                                    planes, significantly improving system performance. Two-plane operations must be of
                                    the same type across the planes; for example, it is not possible to perform a PROGRAM
                                    operation on one plane with an ERASE operation on another.

                                    When issuing two-plane program or erase operations, use the READ STATUS (70h)
                                    command and check whether the previous operation(s) failed. If the READ STATUS
                                    (70h) command indicates that an error occurred (FAIL = 1 and/or FAILC = 1), use the
                                    READ STATUS ENHANCED (78h) command to determine which plane operation failed.

Two-Plane Addressing

                                    Two-plane commands require multiple, five-cycle addresses, one address per opera-
                                    tional plane. For a given two-plane operation, these addresses are subject to the follow-
                                    ing requirements:

                                     The LUN address bit(s) must be identical for all of the issued addresses.
                                     The plane select bit, BA[6], must be different for each issued address.
                                     The page address bits, PA[5:0], must be identical for each issued address.

                                    The READ STATUS (70h) command should be used following two-plane program page
                                    and erase block operations on a single die (LUN).

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Figure 70: TWO-PLANE PAGE READ

CLE

WE#

ALE

RE#                                                                                                 Page address M
                                                            Page address M

I/Ox        00h     Col                           Col Row Row Row                     00h      Col  Col Row Row Row              30h
                    add 1 add 2 add 1 add 2 add 3                                              add 1 add 2 add 1 add 2 add 3

                    Column address J Plane 0 address                                           Column address J Plane 1 address                 tR
                                                                                                                                                           1
R/B#

CLE

WE#

ALE

RE#

I/Ox        DOUT 0  DOUT 1                        DOUT                      06h  Col  Col Row Row Row           E0h              DOUT 0 DOUT 1  DOUT
                                                                                 add 1 add 2 add 1 add 2 add 3

                            Plane 0 data                                                       Plane 1 address                                  Plane 1 data

R/B#
         1

                    Notes: 1. Column and page addresses must be the same.

                                2. The least significant block address bit, BA6, must be different for the first- and second-
                                     plane addresses.

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Figure 71: TWO-PLANE PAGE READ with RANDOM DATA READ

                                                                                                tR
R/B#

RE#

I/Ox 00h Address (5 cycles) 00h Address (5 cycles) 30h                                                   Data output      05h  Address     E0h              Data output
                                                                                                    Plane 0 data               (2 cycles)              Plane 0 data

         Plane 0 address                          Plane 1 address

                                                                                                                                                                         1

R/B#

RE#

I/Ox     06h Address (5 cycles) E0h                                     Data output                 05h  Address     E0h            Data output
                                                                   Plane 1 data                          (2 cycles)            Plane 1 data

         Plane 1 address

      1

Figure 72: TWO-PLANE PROGRAM PAGE

                                                                   tDBSY                                                                        tPROG

R/B#

I/Ox     80h Address (5 cycles) Data              input 11h               80h Address (5 cycles) Data input 10h                                        70h  Status
                  1st-plane address                                                  2nd-plane address

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Figure 73: TWO-PLANE PROGRAM PAGE with RANDOM DATA INPUT

                                                                                   tDBSY

R/B#

I/Ox 80h Address (5 cycles) Data input 85h Address (2 cycles) Data input 11h              80h Address (5 cycles) Data input
                                                                                                    2nd-plane address
         1st-plane address                           Different column
                                                  address than previous                                                                         1
                                                   5 address cycles, for

                                                       1st plane only

                                                  Unlimited number of repetitions

                                                  tPROG

R/B#

I/Ox     85h Address (2 cycles) Data input 10h

         Different column

      1  address than previous

         5 address cycles, for

         2nd plane only

         Unlimited number of repetitions

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Figure 74: TWO-PLANE PROGRAM PAGE CACHE MODE

                                                                  tDBSY                                tCBSY
                                                                                                                          1
R/B#

I/Ox  80h  Address/data input                                11h         80h  Address/data input  15h

                                                  1st plane                   2nd plane

                                                                  tDBSY                                 tCBSY

R/B#                                                                                                                       2
                                                                                                       tLPROG
I/Ox  80h  Address/data input                                11h         80h  Address/data input  15h

                                  1st plane                                   2nd plane
      1

                                                                  tDBSY

R/B#

I/Ox  80h  Address/data input                                11h         80h  Address/data input  10h

                                  1st plane                                   2nd plane
      2

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Figure 75: TWO-PLANE INTERNAL DATA MOVE

                                                                         tR                                tDBSY

R/B#

I/Ox     00h Address (5 cycles) 00h Address (5 cycles) 35h                   85h Address (5 cycles) 11h
                                                                                    1st-plane destination
         1st-plane source                         2nd-plane source

                                                                                                                  1

                                                  tPROG

R/B#

I/Ox     85h Address (5 cycles) 10h                      70h        Status

         2nd-plane destination

      1

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Figure 76: TWO-PLANE INTERNAL DATA MOVE with TWO-PLANE RANDOM DATA READ

                                                                                                      tR
             R/B#

RE#

I/Ox 00h Address (5 cycles)00h Address (5 cycles) 35h                             Data output        06h Address (5 cycles) E0h
                                                                         Data from 1st-plane source      2nd-plane source address 1
         1st-plane source                         2nd-plane source

R/B#

RE#

I/Ox     Data output                              05h Address (2 cycles) E0h                Data output

      1      Data from                                          2nd-plane                   Data from 2nd-plane source          2
         2nd-plane source                                source column address               from new column address

                                                                                Optional

                                                  tDBSY                                     tPROG

R/B#

RE#

I/Ox                                                     85h        Address (5 cycles) 10h               70h            Status
           85h Address (5 cycles) 11h
                                                                    2nd-plane destination
        2 1st-plane destination

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                                                                                                      Two-Plane Operations

Figure 77: TWO-PLANE INTERNAL DATA MOVE with RANDOM DATA INPUT

                                                                                     tR
R/B#

I/Ox      00h Address (5 cycles) 00h Address (5 cycles) 35h                              85h Address (5 cycles) Data 85h Address (2 cycles) Data 11h

                 1st-plane source                 2nd-plane source                            1st-plane destinationOptional       Unlimited number
                                                                                                                                     of repetitions

                                                                                                                                                      1

          tDBSY                                                                               tPROG
R/B#

I/Ox             85h Address (5 cycles) Data 85h Address (2 cycles) Data 10h                                                 70h  Status
       1
                 2nd-plane destinationOptional                      Unlimited number
                                                                       of repetitions

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Figure 78: TWO-PLANE BLOCK ERASE

CLE                                                   tDBSY                                                     tBERS
CE#
WE#   60h Address input (3 cycles)                     D1h                     60h Address input (3 cycles) D0h          70h    Status
ALE                        1st plane                                Optional                      2nd plane            or 78h      Don`t Care
R/B#
RE#
I/Ox

Figure 79: TWO-PLANE/MULTIPLE-DIE READ STATUS Cycle

CE#

CLE

WE#
                                                                                                      tAR

ALE

RE#

                                                                                                   tWHR          tREA

I/Ox                                              78h                          Address (3 cycles)                       Status output

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Interleaved Die (Multi-LUN) Operations

                                    In devices that have more than one die (LUN) per target, it is possible to improve per-
                                    formance by interleaving operations between the die (LUNs). An interleaved die (multi-
                                    LUN) operation is one that is issued to an idle die (LUN) (RDY = 1) while another die
                                    (LUN) is busy (RDY = 0).

                                    Interleaved die (multi-LUN) operations are prohibited following RESET (FFh), identifi-
                                    cation (90h, ECh, EDh), and configuration (EEh, EFh) operations until ARDY =1 for all of
                                    the die (LUNs) on the target.

                                    During an interleaved die (multi-LUN) operation, there are two methods to determine
                                    operation completion. The R/B# signal indicates when all of the die (LUNs) have finish-
                                    ed their operations. R/B# remains LOW while any die (LUN) is busy. When R/B# goes
                                    HIGH, all of the die (LUNs) are idle and the operations are complete. Alternatively, the
                                    READ STATUS ENHANCED (78h) command can report the status of each die (LUN) in-
                                    dividually.

                                    If a die (LUN) is performing a cache operation, like PROGRAM PAGE CACHE (80h-15h),
                                    then the die (LUN) is able to accept the data for another cache operation when status
                                    register bit 6 is 1. All operations, including cache operations, are complete on a die
                                    when status register bit 5 is 1.

                                    During and following interleaved die (multi-LUN) operations, the READ STATUS (70h)
                                    command is prohibited. Instead, use the READ STATUS ENHANCED (78h) command to
                                    monitor status. This command selects which die (LUN) will report status. When two-
                                    plane commands are used with interleaved die (multi-LUN) operations, the two-plane
                                    commands must also meet the requirements in Two-Plane Operations.

                                    See Command Definitions for the list of commands that can be issued while other die
                                    (LUNs) are busy.

                                    During an interleaved die (multi-LUN) operation that involves a PROGRAM series
                                    (80h-10h, 80h-15h) operation and a READ operation, the PROGRAM series operation
                                    must be issued before the READ series operation. The data from the READ series opera-
                                    tion must be output to the host before the next PROGRAM series operation is issued.
                                    This is because the 80h command clears the cache register contents of all cache regis-
                                    ters on all planes.

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Error Management

                                    Each NAND Flash die (LUN) is specified to have a minimum number of valid blocks
                                    (NVB) of the total available blocks. This means the die (LUNs) could have blocks that
                                    are invalid when shipped from the factory. An invalid block is one that contains at least
                                    one page that has more bad bits than can be corrected by the minimum required ECC.
                                    Additional blocks can develop with use. However, the total number of available blocks
                                    per die (LUN) will not fall below NVB during the endurance life of the product.

                                    Although NAND Flash memory devices could contain bad blocks, they can be used
                                    quite reliably in systems that provide bad block management and error-correction algo-
                                    rithms. This type of software environment ensures data integrity.

                                    Internal circuitry isolates each block from other blocks, so the presence of a bad block
                                    does not affect the operation of the rest of the NAND Flash array.

                                    NAND Flash devices are shipped from the factory erased. The factory identifies invalid
                                    blocks before shipping by attempting to program the bad block mark into every loca-
                                    tion in the first page of each invalid block. It may not be possible to program every loca-
                                    tion with the bad block mark. However, the first spare area location in each bad block is
                                    guaranteed to contain the bad block mark. This method is compliant with ONFI Factory
                                    Defect Mapping requirements. See the following table for the first spare area location
                                    and the bad block mark.

                                    System software should check the first spare area location on the first page of each
                                    block prior to performing any PROGRAM or ERASE operations on the NAND Flash de-
                                    vice. A bad block table can then be created, enabling system software to map around
                                    these areas. Factory testing is performed under worst-case conditions. Because invalid
                                    blocks could be marginal, it may not be possible to recover this information if the block
                                    is erased.

                                    Over time, some memory locations may fail to program or erase properly. In order to
                                    ensure that data is stored properly over the life of the NAND Flash device, the following
                                    precautions are required:

                                     Always check status after a PROGRAM or ERASE operation
                                     Under typical conditions, use the minimum required ECC (see table below)
                                     Use bad block management and wear-leveling algorithms

                                       The first block (physical block address 00h) for each CE# is guaranteed to be valid
                                       with ECC when shipped from the factory.

Table 21: Error Management Details

Description                                            Requirement
Minimum number of valid blocks (NVB) per LUN           4016
Total available blocks per LUN                         4096
First spare area location                              x8: byte 2048
                                                       x16: word 1024
Bad-block mark                                         x8: 00h
                                                       x16: 0000h
Minimum required ECC                                   4-bit ECC per 528 bytes

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Table 21: Error Management Details (Continued)

Description                                            Requirement
Minimum ECC with internal ECC enabled
                                                       4-bit ECC per 516 bytes (user data) + 8
Minimum required ECC for block 0 if PROGRAM/           bytes (parity data)
ERASE cycles are less than 1000
                                                       1-bit ECC per 528 bytes

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                                                          Internal ECC and Spare Area Mapping for ECC

Internal ECC and Spare Area Mapping for ECC

                                    Internal ECC enables 5-bit detection and 4-bit error correction in 512 bytes (x8) or 256
                                    words (x16) of the main area and 4 bytes (x8) or 2 words (x16) of metadata I in the spare
                                    area. The metadata II area, which consists of two bytes (x8) and one word (x16), is not
                                    ECC protected. During the busy time for PROGRAM operations, internal ECC generates
                                    parity bits when error detection is complete.

                                    During READ operations the device executes the internal ECC engine (5-bit detection
                                    and 4-bit error correction). When the READ operaton is complete, read status bit 0 must
                                    be checked to determine whether errors larger than four bits have occurred.

                                    Following the READ STATUS command, the device must be returned to read mode by
                                    issuing the 00h command.

                                    Limitations of internal ECC include the spare area, defined in the figures below, and
                                    ECC parity areas that cannot be written to. Each ECC user area (referred to as main and
                                    spare) must be written within one partial-page program so that the NAND device can
                                    calculate the proper ECC parity. The number of partial-page programs within a page
                                    cannot exceed four.

Figure 80: Spare Area Mapping (x8)

Max Byte  Min Byte  ECC Protected                  Area    Description            Bad Block    ECC      User Data
Address  Address          Yes                    Main 0   User data             Information  Parity   (Metadata)
   1FFh                    Yes                    Main 1   User data                          8 bytes
   3FFh     000h           Yes                    Main 2   User data                2 bytes              6 bytes
   5FFh     200h           Yes                    Main 3   User data
   7FFh     400h           No                              Reserved
   801h     600h           No                     Spare 0  User metadata II
   803h     800h           Yes                    Spare 0  User metadata I
   807h     802h           Yes                             ECC for main/spare 0
   80Fh     804h           No                     Spare 1  Reserved
   811h     808h           No                     Spare 1  User metadata II
   813h     810h           Yes                             User metadata I
   817h     812h           Yes                    Spare 2  ECC for main/spare 1
   81Fh     814h           No                     Spare 2  Reserved
   821h     818h           No                              User metadata II
   823h     820h           Yes                    Spare 3  User metadata I
   827h     822h           Yes                    Spare 3  ECC for main/spare 2
   82Fh     824h           No                              User data
   831h     828h           No                              User metadata II
   833h     830h           Yes                             User metadata I
   837h     832h           Yes                             ECC for main/spare 3
   83Fh     834h
            838h

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                                                                     Internal ECC and Spare Area Mapping for ECC

Figure 81: Spare Area Mapping (x16)

Max word Min word
Address Address ECC Protected Area Description

0FFh  000h                                        Yes  Main 0 User data

1FFh  100h                                        Yes  Main 1 User data

2FFh  200h                                        Yes  Main 2 User data

3FFh  300h                                        Yes  Main 3 User data

400h  400h                                        No   Reserved

401h  401h                                        No   User metadata II

403h  402h                                        Yes  Spare 0 User metadata I

407h  404h                                        Yes  Spare 0 ECC for main/spare 0

408h  408h                                        No   Reserved

409h  409h                                        No   User metadata II

40Bh  40Ah                                        Yes  Spare 1 User metadata I        Bad Block     ECC     User Data
                                                                                     Information   Parity  (Metadata)
40Fh  40Ch                                        Yes  Spare 1 ECC for main/spare 1               4 words
                                                                                        1 word               3 words
410h  410h                                        No   Reserved

411h  411h                                        No   User metadata II

413h  412h                                        Yes  Spare 2 User metadata I

417h  414h                                        Yes  Spare 2 ECC for main/spare 2

418h  418h                                        No   User data

419h  419h                                        No   User metadata II

41Bh  41Ah                                        Yes  Spare 3 User metadata I

41Fh  41Ch                                        Yes  Spare 3 ECC for main/spare 3

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                                                                                             Electrical Specifications

Electrical Specifications

                                    Stresses greater than those listed can cause permanent damage to the device. This is
                                    stress rating only, and functional operation of the device at these or any other condi-
                                    tions above those indicated in the operational sections of this specification is not guar-
                                    anteed. Exposure to absolute maximum rating conditions for extended periods can af-
                                    fect reliability.

        Table 22: Absolute Maximum Ratings

        Voltage on any pin relative to Vss                     Symbol                  Min         Max      Unit
        Parameter/Condition                                       VIN                  0.6         2.4       V
                                                                                       0.6         4.6       V
        Voltage input                             1.8V            VCC                  0.6         2.4       V
                                                                                       0.6         4.6       V
                                                  3.3V            TSTG                 65         150       C
                                                                                                    5      mA
        VCC supply voltage                        1.8V                                   
                                                  3.3V

        Storage temperature

        Short circuit output current, I/Os

        Table 23: Recommended Operating Conditions

        Parameter/Condition                                    Symbol Min                    Typ   Max      Unit

        Operating temperature Commercial                           TA                  0          70       C

                                                  Industrial                           40        85       C

        VCC supply voltage                        1.8V             VCC                 1.7   1.8   1.95     V
                                                  3.3V
                                                                                       2.7   3.3   3.6      V

        Ground supply voltage                                      VSS                 0     0           0  V

        Table 24: Valid Blocks

        Parameter                                 Symbol   Device       Min                  Max    Unit    Notes
                                                    NVB   MT29F4G       4016                 4096  Blocks     1, 2
        Valid block                                       MT29F8G       8032                 8192  Blocks
        number                                                                                              1, 2, 3

Notes:                                            1. Invalid blocks are blocks that contain one or more bad bits. The device may contain bad
                                                      blocks upon shipment. Additional bad blocks may develop over time; however, the total
                                                      number of available blocks will not drop below NVB during the endurance life of the
                                                      device. Do not erase or program blocks marked invalid by the factory.

                                                  2. Block 00h (the first block) is guaranteed to be valid with ECC when shipped from the
                                                      factory.

                                                  3. Each 4Gb section has a maximum of 80 invalid blocks.

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                                                                                                   Electrical Specifications

        Table 25: Capacitance

        Notes 13 apply to all parameters and conditions

        Description                                     Symbol  Max                      Unit

        Input capacitance                                 CIN   10                       pF
        Input/output capacitance (I/O)
                                                          CIO   10                       pF

Notes:                                            1. These parameters are verified in device characterization and are not 100% tested.

                                                  2. Test conditions: TC = 25C; f = 1 MHz; VIN = 0V.
                                                  3. Capacitance (CIN = CIO = 20pF) for MT29F8G and (CIN = CIO = 40pF) for MT29F16G.

        Table 26: Test Conditions

        Parameter                                 1.8V                    Value          Notes
        Input pulse levels                        3.3V                0.0V to VCC
        Input rise and fall times                                                           1
                                                                           2.5ns            1
        Input and output timing levels                                     5.0ns
        Output load                                                        VCC/2
                                                        1 TTL GATE and CL = 30pF (1.8V)
        Output load                                     1 TTL GATE and CL = 50pF (3.3V)
                                                        1 TTL GATE and CL = 30pF (1.8V)
                                                        1 TTL GATE and CL = 50pF (3.3V)

Note: 1. Verified in device characterization, not 100% tested.

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                                     Electrical Specifications DC Characteristics and Operating

                                                                                                                 Conditions

Electrical Specifications DC Characteristics and Operating Conditions

Table 27: DC Characteristics and Operating Conditions (3.3V)

Parameter                            Conditions                         Symbol      Min         Typ  Max        Unit  Notes
Sequential READ current                                                    ICC1                                         1
                            tRC = tRC (MIN); CE# = VIL;                                         25   35         mA
PROGRAM current                       IOUT = 0mA                           ICC2      
ERASE current                                                              ICC3                25   35         mA
Standby current (TTL)                                                     ISB1      
                                                                                                25   35         mA
Standby current (CMOS)                                                    ISB2      
                                                                                                    1          mA
Staggered power-up cur-                CE# = VIH;                           IST      
rent                                WP# = 0V/VCC                                                20   100        A

                                  CE# = VCC - 0.2V;                                                 10 per die mA
                                    WP# = 0V/VCC

                                   Rise time = 1ms
                             Line capacitance = 0.1F

Input leakage current                             VIN = 0V to VCC       ILI                        10        A

Output leakage current                            VOUT = 0V to VCC      ILO                        10        A

Input high voltage                                I/O[7:0], I/O[15:0],  VIH         0.8 x VCC       VCC + 0.3  V

                            CE#, CLE, ALE, WE#, RE#,

                                                  WP#

Input low voltage, all in-                                             VIL         0.3            0.2 x VCC  V

puts

Output high voltage                               IOH = 400A          VOH         0.67 x VCC                V                     3

Output low voltage                                IOL = 2.1mA           VOL                        0.4        V                     3
Output low current                                VOL = 0.4V
                                                                        IOL (R/B#)  8           10             mA                    2

                       Notes:                     1. Measurement is taken with 1ms averaging intervals and begins after VCC reaches
                                                      VCC(MIN).

                                                  2. IOL (R/B#) may need to be relaxed if R/B pull-down strength is not set to full.
                                                  3. VOH and VOL may need to be relaxed if I/O drive strength is not set to full.

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                                                  Electrical Specifications DC Characteristics and Operating

                                                                                                                             Conditions

Table 28: DC Characteristics and Operating Conditions (1.8V)

Parameter                            Conditions                         Symbol      Min        Typ  Max        Unit  Notes
Sequential READ current                                                    ICC1                                       1, 2
                            tRC = tRC (MIN); CE# = VIL;                                        13   20         mA      1, 2
PROGRAM current                       IOUT = 0mA                           ICC2                                       1, 2
ERASE current                                                              ICC3               10   20         mA
Standby current (TTL)                                                     ISB1                                        3
                                                                                               10   20         mA
Standby current (CMOS)                                                    ISB2      
                                                                                                   1          mA
Staggered power-up cur-                CE# = VIH;                           IST      
rent                                WP# = 0V/VCC                                               10   50         A

                                  CE# = VCC - 0.2V;                                                10 per die mA
                                    WP# = 0V/VCC

                                   Rise time = 1ms
                             Line capacitance = 0.1F

Input leakage current                             VIN = 0V to VCC       ILI                       10        A

Output leakage current                            VOUT = 0V to VCC      ILO                       10        A

Input high voltage                                I/O[7:0], I/O[15:0],  VIH         0.8 x VCC      VCC + 0.3  V

                            CE#, CLE, ALE, WE#, RE#,

                                                  WP#

Input low voltage, all in-                                             VIL         0.3           0.2 x VCC  V

puts

Output high voltage                               IOH = 100A          VOH         VCC - 0.1                V     4

Output low voltage                                IOL = +100A          VOL                       0.1        V     4

Output low current (R/B#)                         VOL = 0.2V            IOL (R/B#)  3          4              mA    5

                       Notes:                     1. Typical and maximum values are for single-plane operation only. If device supports dual-
                                                      plane operation, values are 20mA (TYP) and 40mA (MAX).

                                                  2. Values are for single-die operations. Values could be higher for interleaved-die opera-
                                                      tions.

                                                  3. Measurement is taken with 1ms averaging intervals and begins after VCC reaches
                                                      VCC(MIN).

                                                  4. Test conditions for VOH and VOL.
                                                  5. DC characteristics may need to be relaxed if R/B# pull-down strength is not set to full.

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                                                                                                                 Conditions

Electrical Specifications AC Characteristics and Operating Conditions

Table 29: AC Characteristics: Command, Data, and Address Input (3.3V)

Note 1 applies to all                             Symbol        Min  Max  Unit  Notes
Parameter                                           tADL         70       ns      2
ALE to data start                                   tALH          5       ns
ALE hold time                                       tALS         10       ns      2
ALE setup time                                       tCH          5       ns      2
CE# hold time                                       tCLH          5       ns      2
CLE hold time                                        tCLS        10       ns
CLE setup time                                       tCS         15       ns
CE# setup time                                       tDH          5       ns
Data hold time                                       tDS          7       ns
Data setup time                                      tWC         20       ns
WRITE cycle time                                    tWH           7       ns
WE# pulse width HIGH                                 tWP         10       ns
WE# pulse width                                     tWW         100       ns
WP# transition to WE# LOW

Notes:                                            1. Operating mode timings meet ONFI timing mode 5 parameters.

                                                  2. Timing for tADL begins in the address cycle, on the final rising edge of WE#, and ends
                                                      with the first rising edge of WE# for data input.

Table 30: AC Characteristics: Command, Data, and Address Input (1.8V)

Note 1 applies to all                             Symbol        Min  Max  Unit  Notes
Parameter                                           tADL         70       ns      2
ALE to data start                                   tALH          5       ns
ALE hold time                                       tALS         10       ns      2
ALE setup time                                       tCH          5       ns      2
CE# hold time                                       tCLH          5       ns      2
CLE hold time                                        tCLS        10       ns
CLE setup time                                       tCS         20       ns
CE# setup time                                       tDH          5       ns
Data hold time                                       tDS         10       ns
Data setup time                                      tWC         25       ns
WRITE cycle time                                    tWH          10       ns
WE# pulse width HIGH                                 tWP         12       ns
WE# pulse width                                     tWW         100       ns
WP# transition to WE# LOW

Notes:                                            1. Operating mode timings meet ONFI timing mode 4 parameters.

                                                  2. Timing for tADL begins in the address cycle on the final rising edge of WE#, and ends
                                                      with the first rising edge of WE# for data input.

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Table 31: AC Characteristics: Normal Operation (3.3V)

Note 1 applies to all                             Symbol   Min    Max     Unit  Notes
Parameter                                            tAR    10            ns      2
ALE to RE# delay                                    tCEA           25     ns
CE# access time                                     tCHZ           50     ns      2
CE# HIGH to output High-Z                           tCLR    10            ns      3
CLE to RE# delay                                    tCOH    15            ns
CE# HIGH to output hold                               tIR    0            ns
Output High-Z to RE# LOW                             tRC    20            ns
READ cycle time                                     tREA           16     ns
RE# access time                                     tREH     7            ns
RE# HIGH hold time                                          15            ns
RE# HIGH to output hold                            tRHOH   100            ns
RE# HIGH to WE# LOW                                tRHW                   ns
RE# HIGH to output High-Z                           tRHZ     5     100     ns
RE# LOW to output hold                             tRLOH    10            ns
RE# pulse width                                             20            ns
Ready to RE# LOW                                     tRP                 s
Reset time (READ/PROGRAM/ERASE)                      tRR                  ns
WE# HIGH to busy                                    tRST    60  5/10/500   ns
WE# HIGH to RE# LOW                                  tWB           100
                                                   tWHR              

Notes:                                            1. AC characteristics may need to be relaxed if I/O drive strength is not set to full.

                                                  2. Transition is measured 200mV from steady-state voltage with load. This parameter is
                                                      sampled and not 100% tested.

                                                  3. The first time the RESET (FFh) command is issued while the device is idle, the device will
                                                      go busy for a maximum of 1ms. Thereafter, the device goes busy for a maximum of 5s.

Table 32: AC Characteristics: Normal Operation (1.8V)

Note 1 applies to all                             Symbol   Min  Max       Unit  Notes
Parameter                                            tAR    10            ns      2
ALE to RE# delay                                    tCEA        25        ns
CE# access time                                     tCHZ        50        ns
CE# HIGH to output High-Z                           tCLR    10            ns
CLE to RE# delay                                    tCOH    15            ns
CE# HIGH to output hold                               tIR    0            ns
Output High-Z to RE# LOW                             tRC    25            ns
READ cycle time                                     tREA        22        ns
RE# access time                                     tREH    10            ns
RE# HIGH hold time                                          15            ns
RE# HIGH to output hold                            tRHOH   100            ns
RE# HIGH to WE# LOW                                tRHW

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Table 32: AC Characteristics: Normal Operation (1.8V) (Continued)

Note 1 applies to all                             Symbol  Min        Max     Unit  Notes
Parameter                                           tRHZ              65     ns      2
RE# HIGH to output High-Z                          tRLOH    3                ns
RE# LOW to output hold                               tRP   12                ns      3
RE# pulse width                                      tRR   20                ns
Ready to RE# LOW                                    tRST                     s
Reset time (READ/PROGRAM/ERASE)                      tWB          5/10/500   ns
WE# HIGH to busy                                   tWHR    80         100     ns
WE# HIGH to RE# LOW                                                     

Notes:                                            1. AC characteristics may need to be relaxed if I/O drive strength is not set to full.

                                                  2. Transition is measured 200mV from steady-state voltage with load. This parameter is
                                                      sampled and not 100% tested.

                                                  3. The first time the RESET (FFh) command is issued while the device is idle, the device will
                                                      be busy for a maximum of 1ms. Thereafter, the device is busy for a maximum of 5s.

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                                           Electrical Specifications Program/Erase Characteristics

Electrical Specifications Program/Erase Characteristics

Table 33: Program/Erase Characteristics

Parameter                                                      Symbol                  Typ  Max  Unit    Notes
                                                                                              4  cycles     1
Number of partial-page programs                                NOP                           3
                                                                                                   ms       2
BLOCK ERASE operation time                                     tBERS                   0.7  600    s
                                                                                             25    s
Busy time for PROGRAM CACHE operation   &n