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MT29F2G16AADWP-ET:D TR

器件型号:MT29F2G16AADWP-ET:D TR
器件类别:存储   
文件大小:8219.38KB,共36页
厂商名称:Micron
厂商官网:http://www.micron.com/
标准:  
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器件描述

IC flash 2gbit 48tsop

参数
Datasheets:
MT29F2G(08,16)AAD,ABD:
Product Photos:
MT29F4G-48TSOP:
Standard Package : 1
Category: Integrated Circuits (ICs)
Family: Memory
Series: -
Packaging : Digi-Reel®
Format - Memory: FLASH
Memory Type: FLASH - NAND
Memory Size: 2G (128M x 16)
Speed: -
Interface: Parallel
Voltage - Supply: 2.7 V ~ 3.6 V
Operating Temperature: -40°C ~ 85°C
Package / Case: 48-TFSOP (0.724", 18.40mm Width)
Supplier Device Package: 48-TSOP I
Other Names: 557-1359-6

MT29F2G16AADWP-ET:D TR器件文档内容

                                                       Micron Confidential and Proprietary

                                                                               2Gb x8, x16: NAND Flash Memory
                                                                                                                     Features

NAND Flash Memory

MT29F2G08AAD, MT29F2G16AAD,
MT29F2G08ABD, MT29F2G16ABD

Features                                                  Figure 1: 63-Ball VFBGA

Open NAND Flash Interface (ONFI) 1.0-compliant          Options
Single-level cell (SLC) technology
Organization                                             Density2: 2Gb (single die)

   Page size:                                             Device width: x8, x16
    x8: 2,112 bytes (2,048 + 64 bytes)
    x16: 1,056 words (1,024 + 32 words)                   Configuration:
   Block size: 64 pages (128K + 4K bytes)
   Device size: 2Gb: 2,048 blocks                        # of die # of CE# # of R/B# I/O
READ performance
   Random READ: 25s                                              1               1    1         Common
   Sequential READ: 25ns (3.3V)
   Sequential READ: 35ns (1.8V)                           VCC: 2.73.6V
WRITE performance
   PROGRAM PAGE: 220s (TYP, 3.3V)                        VCC: 1.651.95V
   PROGRAM PAGE: 300s (TYP, 1.8V)
   BLOCK ERASE: 500s (TYP)                               Package
Data retention: 10 years                                  48-pin TSOP type I CPL3 (lead-free plating, 3.3V
Endurance: 100,000 PROGRAM/ERASE cycles
First block (block address 00h) guaranteed to be        only)
   valid with ECC when shipped from factory1
Industry-standard basic NAND Flash command set          63-ball VFBGA (lead-free, 1.8V only)
Advanced command set:
   PROGRAM PAGE CACHE MODE                               Operating temperature:
   PAGE READ CACHE MODE
   One-time programmable (OTP) commands                   Commercial (0C to +70C)
   BLOCK LOCK (1.8V only)
   PROGRAMMABLE DRIVE STRENGTH                            Extended (40C to +85C)
   READ UNIQUE ID
Operation status byte provides a software method of     1. See "Error Management" on page 61.
   detecting:                                             2. For part numbering and markings, see
   Operation completion
   Pass/fail condition                                      Figure 2 on page 2 and Figure 3 on page 3.
   Write-protect status                                  3. CPL = center parting line
Ready/busy# (R/B#) signal provides a hardware           4. Available only in 1.8V VFBGA package.
   method of detecting operation completion
WP# signal: write protect entire device
RESET required as first command after power-up
INTERNAL DATA MOVE operations supported
Alternate method of device initialization
   (Nand_Init) after power up4 (Contact Factory)

PDF: 09005aef82784784 / Source: 09005aef82784840       1  Micron Technology, Inc., reserves the right to change products or specifications without notice.
NDA_2gb_nand_m59a__1.fm - Rev. A 8/08 EN                                                                                 2007 Micron Technology, Inc. All rights reserved.

Products and specifications discussed herein are subject to change by Micron without notice.
                                                       Micron Confidential and Proprietary

                                                                                2Gb x8, x16: NAND Flash Memory
                                                                                       Part Numbering Information

Part Numbering Information

                                    Micron NAND Flash devices are available in several different configurations and
                                    densities (see Figure 2).

Figure 2: Part Number Chart (3.3V)

                                                  MT 29F 2G 08 A A D WP  ES D

Micron Technology                                                              Design Revision
                                                                               D = Fourth revision
Product Family
29F = Single-supply NAND Flash memory                                          Production Status
                                                                               Blank = Production
Density                                                                        ES = Engineering sample
2G = 2Gb                                                                       MS = Mechanical sample
                                                                               QS = Qualification sample
Device Width
08 = 8 bits                                                                    Operating Temperature Range
16 = 16 bits                                                                   Blank = Commercial (0C to +70C)
                                                                               ET = Extended (40C to +85C)
Classification
                                                                               Reserved for Future Use
# of die # of CE# # of R/B# I/O                                                Blank

A1        1        1 Common                                                    Flash Performance
                                                                               Blank = Standard
Operating Voltage Range
A = 3.3V (2.73.6V)                                                            Package Code
                                                                               WP = 48-pin TSOP CPL
Feature Set
D = Feature set D

PDF: 09005aef82784784 / Source: 09005aef82784840  2                      Micron Technology, Inc., reserves the right to change products or specifications without notice.
NDA_2gb_nand_m59a__1.fm - Rev. A 8/08 EN                                                                                                2007 Micron Technology, Inc. All rights reserved.
                                                       Micron Confidential and Proprietary

                                                                                2Gb x8, x16: NAND Flash Memory
                                                                                       Part Numbering Information

Figure 3: Part Number Chart (1.8V)

                                                  MT 29F 2G 08 A B D HC  ES :D

Micron Technology                                                               Design Revision
                                                                                D = Fourth revision
Product Family
29F = Single-supply NAND Flash memory                                           Production Status
                                                                                Blank = Production
Density                                                                         ES = Engineering sample
2G = 2Gb                                                                        MS = Mechanical sample
                                                                                QS = Qualification sample
Device Width
08 = 8 bits                                                                     Operating Temperature Range
16 = 16 bits                                                                    Blank = Commercial (0C to +70C)
                                                                                ET = Extended (40C to +85C)
Classification
                                                                                Reserved for Future Use
# of die # of CE# # of R/B# I/O                                                 Blank

A1        1        1 Common                                                     Flash Performance
                                                                                Blank = Standard
Operating Voltage Range
B = 1.8V (1.651.95V)                                                           Package Code
                                                                                HC = 63-ball VFBGA (lead-free)
Feature Set
D = Feature set D

Valid Part Number Combinations

                                    After building the part number from the part numbering chart, verify that the part
                                    number is offered and valid by using the Micron Parametric Part Search Web site at
                                    www.micron.com/products/parametric. If the device required is not on this list, contact
                                    the factory.

PDF: 09005aef82784784 / Source: 09005aef82784840  3                      Micron Technology, Inc., reserves the right to change products or specifications without notice.
NDA_2gb_nand_m59a__1.fm - Rev. A 8/08 EN                                                                                                2007 Micron Technology, Inc. All rights reserved.
                                                       Micron Confidential and Proprietary

                                                                                2Gb x8, x16: NAND Flash Memory
                                                                                                        Table of Contents

Table of Contents

Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
   Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

Part Numbering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
   Valid Part Number Combinations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3

General Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
Memory Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
Array Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
Bus Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

   Control Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
   Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
   Address Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
   Data Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
   READs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
   Ready/Busy# . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
Command Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
   READ Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

       PAGE READ 00h-30h. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
       RANDOM DATA READ 05h-E0h. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
       PAGE READ CACHE MODE Operations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
       READ ID 90h . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
       READ UNIQUE ID EDh . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
       READ PARAMETER PAGE ECh . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
       READ STATUS 70h . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
   PROGRAM Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
       PROGRAM PAGE 80h-10h . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
       SERIAL DATA INPUT 80h . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
       RANDOM DATA INPUT 85h . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
       PROGRAM PAGE CACHE MODE 80h-15h . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
   Internal Data Move . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
       READ FOR INTERNAL DATA MOVE 00h-35h . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
       PROGRAM for INTERNAL DATA MOVE 85h-10h. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
   BLOCK ERASE Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
       BLOCK ERASE 60h-D0h . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
   Block Lock Feature. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
       WP# and Block Lock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
       UNLOCK 23h-24h . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
       LOCK 2Ah . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
       LOCK-TIGHT 2Ch . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
       BLOCK LOCK READ STATUS 7Ah . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
   One-Time Programmable (OTP) Area . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
       OTP DATA PROGRAM A0h-10h . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
       RANDOM DATA INPUT 85h . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
       OTP DATA PROTECT A5h-10h . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
       OTP DATA READ AFh-30h. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
   Features Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
       GET FEATURES EEh . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
       SET FEATURES EFh . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
   RESET Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
       RESET FFh. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

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   WRITE PROTECT Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
Error Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

   VCC Power Cycling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
Timing Diagrams. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
Package Dimensions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
Revision History. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

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List of Figures

Figure 1:   63-Ball VFBGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
Figure 2:   Part Number Chart (3.3V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
Figure 3:   Part Number Chart (1.8V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
Figure 4:   Pin Assignment 48-Pin TSOP Type 1 CPL (Top View) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
Figure 5:   Ball Assignment: 63-Ball VFBGA (x8) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
Figure 6:   Ball Assignment: 63-Ball VFBGA (x16) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
Figure 7:   NAND Flash Functional Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Figure 8:   Memory Map (x8) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
Figure 9:   Memory Map x16 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
Figure 10:  Array Organization for MT29F2G08AxD (x8) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
Figure 11:  Array Organization for MT29F2G16AxD (x16) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Figure 12:  READY/BUSY# Open Drain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
Figure 13:  tFall and tRise (3.3V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
Figure 14:  tFall and tRise (1.8V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Figure 15:  IOL vs. Rp (3.3V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Figure 16:  IOL vs. Rp (1.8V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Figure 17:  TC vs. Rp . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Figure 18:  PAGE READ Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
Figure 19:  RANDOM DATA READ Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Figure 20:  PAGE READ CACHE MODE Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Figure 21:  READ ID Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Figure 22:  READ UNIQUE ID Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
Figure 23:  READ PARAMETER PAGE ECh . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
Figure 24:  Status Register Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Figure 25:  PROGRAM and READ STATUS Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Figure 26:  RANDOM DATA INPUT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Figure 27:  PROGRAM PAGE CACHE MODE Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
Figure 28:  INTERNAL DATA MOVE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
Figure 29:  INTERNAL DATA MOVE with Optional RANDOM DATA Output and RANDOM DATA Input . 39
Figure 30:  BLOCK ERASE Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
Figure 31:  Flash Array Protected: Inverted Area Bit = 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
Figure 32:  Flash Array Protected: Invert Area Bit = 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
Figure 33:  UNLOCK Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Figure 34:  LOCK Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Figure 35:  LOCK-TIGHT Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Figure 36:  PROGRAM/ERASE Issued to Locked Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
Figure 37:  BLOCK LOCK READ STATUS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
Figure 38:  BLOCK LOCK Flow Chart . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
Figure 39:  OTP DATA PROGRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
Figure 40:  OTP PROGRAM with RANDOM DATA INPUT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Figure 41:  OTP DATA PROTECT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
Figure 42:  OTP DATA READ Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
Figure 43:  OTP DATA READ with RANDOM DATA READ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
Figure 44:  GET FEATURES (EEh) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Figure 45:  SET FEATURES (EFh) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
Figure 46:  RESET Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
Figure 47:  ERASE Enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
Figure 48:  ERASE Disable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
Figure 49:  PROGRAM Enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
Figure 50:  PROGRAM Disable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
Figure 51:  PROGRAM for INTERNAL DATA MOVE Enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
Figure 52:  PROGRAM for INTERNAL DATA MOVE Disable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
Figure 53:  AC Waveforms During Power Transitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
Figure 54:  COMMAND LATCH Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
Figure 55:  ADDRESS LATCH Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
Figure 56:  INPUT DATA LATCH Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

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Figure 57:  SERIAL ACCESS Cycle After READ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Figure 58:  Serial Access Cycle After READ (EDO Mode) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
Figure 59:  READ STATUS Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
Figure 60:  PAGE READ Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
Figure 61:  READ Operation with CE# "Don't Care" . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
Figure 62:  RANDOM DATA READ Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
Figure 63:  PAGE READ CACHE MODE Operation, Part 1 of 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
Figure 64:  PAGE READ CACHE MODE Operation, Part 2 of 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
Figure 65:  PAGE READ CACHE MODE Operation Without R/B#, Part 1 of 2 . . . . . . . . . . . . . . . . . . . . . . . . . . 79
Figure 66:  PAGE READ CACHE MODE Operation Without R/B#, Part 2 of 2 . . . . . . . . . . . . . . . . . . . . . . . . . . 80
Figure 67:  READ ID Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
Figure 68:  PROGRAM PAGE Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
Figure 69:  Program Operation with CE# "Don't Care" . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
Figure 70:  PROGRAM PAGE Operation with RANDOM DATA INPUT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
Figure 71:  INTERNAL DATA MOVE Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
Figure 72:  PROGRAM PAGE CACHE MODE Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
Figure 73:  PROGRAM PAGE CACHE MODE Operation Ending on 15h . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Figure 74:  BLOCK ERASE Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Figure 75:  RESET Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
Figure 76:  48-Pin TSOP Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
Figure 77:  63-Ball VFBGA Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

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                                                                                    2Gb x8, x16: NAND Flash Memory
                                                                                                                  List of Tables

List of Tables

Table 1:   Signal Descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
Table 2:   Operational Example (x8) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
Table 3:   Operational Example (x16) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
Table 4:   Array Addressing: MT29F2G08AxD. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
Table 5:   Array Addressing: MT29F2G16AxD. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Table 6:   Mode Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
Table 7:   Command Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Table 8:   Block-Lock Command Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Table 9:   Device ID and Configuration Codes for Address 00h . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
Table 10:  Device ID and Configuration Codes for Address 20h . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
Table 11:  ONFI Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
Table 12:  Status Register Bit Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
Table 13:  Block Lock Address Cycle Assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
Table 14:  Block Lock Status Register Bit Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
Table 15:  Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
Table 16:  Feature Address 01h: Timing Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
Table 17:  Feature Address 80h: Programmable I/O Drive Strength . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
Table 18:  Feature Address 81h: Programmable R/B# Pull-down Strength . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
Table 19:  Status Register Contents After RESET Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
Table 20:  Error Management Details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
Table 21:  Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
Table 22:  Recommended Operating Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
Table 23:  DC and Operating Characteristics (3.3V). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
Table 24:  DC and Operating Characteristics (1.8V). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
Table 25:  Valid Blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
Table 26:  Capacitance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
Table 27:  Test Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
Table 28:  AC Characteristics: Command, Data, and Address Input (3.3V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
Table 29:  AC Characteristics: Command, Data, and Address Input (1.8 V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
Table 30:  AC Characteristics: Normal Operation (3.3V). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
Table 31:  AC Characteristics: Normal Operation (1.8V). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
Table 32:  PROGRAM/ERASE Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

PDF: 09005aef82784784 / Source: 09005aef82784840  8  Micron Technology, Inc., reserves the right to change products or specifications without notice.
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                                                                                               2Gb x8, x16: NAND Flash Memory
                                                                                                                   General Description

General Description

                                    NAND Flash technology provides a cost-effective solution for applications requiring
                                    high-density, solid-state storage. The MT29F2GxxAxD is a 2Gb NAND Flash memory
                                    device. Micron NAND Flash devices include standard NAND Flash features as well as
                                    new features designed to enhance system-level performance.

                                    Micron NAND Flash devices use a highly multiplexed 8-bit bus (I/O[7:0]) to transfer
                                    data, addresses, and instructions. The five command pins (CLE, ALE, CE#, RE#, WE#)
                                    implement the NAND Flash command bus interface protocol. Additional pins control
                                    hardware write protection (WP#), monitor the device ready/busy (R/B#) state, and
                                    enable block lock functionality (LOCK).

                                    This hardware interface creates a low-pin-count device with a standard pinout that is
                                    the same from one density to another, allowing future upgrades to higher densities with-
                                    out board redesign.

                                    The MT29F2G device contains 2,048 blocks. Each block is subdivided into 64 program-
                                    mable pages. Each page consists of 2,112 bytes. The pages are further divided into a
                                    2,048-byte data storage region with a separate 64-byte area. The 64-byte area is typically
                                    used for error management functions.

                                    The contents of each page can be programmed in tPROG (TYP), and an entire block can
                                    be erased in tBERS (TYP). On-chip control logic automates PROGRAM and ERASE oper-
                                    ations to maximize cycle endurance. PROGRAM/ERASE endurance is specified at
                                    100,000 cycles using appropriate error correction code (ECC) and error management.

Figure 4: Pin Assignment 48-Pin TSOP Type 1 CPL (Top View)

                                                  x16 x8                x8 x16

                                                  NC NC      1      48  Vss2 Vss

                                                  NC NC      2      47  NC I/O15

                                                  NC NC      3      46  NC I/O14

                                                  NC NC      4      45  NC I/O13

                                                  NC NC      5      44  I/O7 I/O7

                                                  NC NC      6      43  I/O6 I/O6

                                                  R/B# R/B#  7      42  I/O5 I/O5

                                                  RE# RE#    8      41  I/O4 I/O4

                                                  CE# CE#    9      40  NC I/O12

                                                  NC NC      10     39  Vcc2 Vcc

                                                  NC NC      11     38  DNU DNU

                                                  Vcc Vcc    12     37  Vcc Vcc

                                                  Vss Vss    13     36  Vss Vss

                                                  NC NC      14     35  NC NC

                                                  NC NC      15     34  Vcc2 Vcc

                                                  CLE CLE    16     33  NC I/O11

                                                  ALE ALE    17     32  I/O3 I/O3

                                                  WE# WE#    18     31  I/O2 I/O2

                                                  WP# WP#    19     30  I/O1 I/O1

                                                  NC NC      20     29  I/O0 I/O0

                                                  DNU DNU    21     28  NC I/O10

                                                  DNU DNU    22     27  NC I/O9

                                                  NC NC      23     26  NC I/O8

                                                  NC NC      24     25  Vss2 Vss

Notes: 1. For package dimensions, see Figure 91 on page 99.
          2. These pins might not be bonded in the package. However, Micron recommends that the
              customer connect these pins to the designated external sources for ONFI compatibility.

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                                                                                                    General Description

Figure 5: Ball Assignment: 63-Ball VFBGA (x8)

                                                     1   2   3       4   5    6   7     8    9   10

                                                  A  NC  NC                                  NC  NC

                                                  B  NC                                      NC  NC

                                                  C          WP# ALE     Vss  CE# WE# R/B#

                                                  D          Vcc2 RE# CLE     NC  NC    NC

                                                  E          NC      NC  NC   NC  NC    NC

                                                  F          NC      NC  NC   NC  Vss2  NC

                                                  G          DNU Vcc2 LOCK NC     NC    NC

                                                  H          NC I/O0 NC       NC  NC    Vcc

                                                  J          NC I/O1 NC       Vcc I/O5 I/O7

                                                  K          Vss I/O2 I/O3 I/O4 I/O6 Vss

                                                  L  NC  NC                                  NC  NC

                                                  M  NC  NC                                  NC  NC

                                                                          Top View, Ball Down

Notes: 1. For package dimensions, see Figure 77 on page 87
          2. These pins might not be bonded in the package. However, Micron recommends that the
              customer connect these pins to the designated external sources for ONFI compatibility.

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                                                                                                    General Description

Figure 6: Ball Assignment: 63-Ball VFBGA (x16)

                                                     1   2   3       4   5    6                7    8   9   10

                                                  A  NC  NC                                             NC  NC

                                                  B  NC                                                 NC  NC

                                                  C          WP# ALE     Vss  CE# WE# R/B#

                                                  D          Vcc RE# CLE      NC               NC   NC

                                                  E          NC      NC  NC   NC               NC   NC

                                                  F          NC      NC  NC   NC               Vss  NC

                                                  G          DNU Vcc LOCK I/O13 I/O15 NC

                                                  H          I/O8 I/O0 I/O10 I/O12 I/O14 Vcc

                                                  J          I/O9 I/O1 I/O11 Vcc I/O5 I/O7

                                                  K          Vss I/O2 I/O3 I/O4 I/O6 Vss

                                                  L  NC  NC                                             NC  NC

                                                  M  NC  NC                                             NC  NC

                                                                          Top View, Ball Down

Notes: 1. For package dimensions, see Figure 77 on page 87.

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Table 1: Signal Descriptions

Symbol      Type                                                                                  Description
   ALE      Input
                                                  Address latch enable: During the time ALE is HIGH, address information is
   CE#      Input                                 transferred from I/O[7:0] into the on-chip address register on the rising edge of

   CLE      Input                                 WE#. When address information is not being loaded, ALE should be driven LOW.

  LOCK      Input                                 Chip enable: This gates transfers between the host system and the NAND Flash
                                                  device. After the device starts a PROGRAM or ERASE operation, CE# can be de-
   RE#      Input                                 asserted. See "Bus Operation" on page 18 for additional operational details.
  WE#       Input                                 Command latch enable: When CLE is HIGH, information is transferred from
  WP#       Input                                 I/O[7:0] to the on-chip command register on the rising edge of WE#. When
I/O[7:0]                                          command information is not being loaded, CLE should be driven LOW.
   (x8)       I/O                                 When LOCK is HIGH during power-up, the BLOCK LOCK function is enabled. To
I/O[15:0]                                         disable the BLOCK LOCK, connect LOCK to VSS during power-up, or leave it
  (x16)    Output                                 disconnected (internal pull-down).
  R/B#                                            Read enable: This gates transfers from the NAND Flash device to the host system.
           Supply                                 Write enable: This gates transfers from the host system to the NAND Flash device.
   VCC     Supply                                 Write protect: This protects against inadvertent PROGRAM and ERASE operations.
   VSS                                            All PROGRAM and ERASE operations are disabled when WP# is LOW.
   NC                                            Data inputs/outputs: The bidirectional I/Os transfer address, data, and instruction
  DNU                                            information. Data is output only during READ operations; at other times the I/Os
                                                  are inputs.

                                                  Ready/busy: This is an open-drain, active-LOW output that uses an external pull-
                                                  up resistor. R/B# is used to indicate when the chip is processing a PROGRAM or
                                                  ERASE operation. It is also used during READ operations to indicate when data is
                                                  being transferred from the array into the serial data register. When these
                                                  operations have completed, R/B# returns to the high-impedance state.
                                                  VCC: This is the power supply.
                                                  VSS: This is the ground connection.
                                                  No connect: NCs are not internally connected. They can be driven or left
                                                  unconnected.
                                                  Do not use: DNUs must be left unconnected.

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Architecture

              These devices use NAND Flash electrical and command interfaces. Data, commands,
              and addresses are multiplexed onto the same pins and received by I/O control circuits.
              This provides a memory device with a low pin count. The commands received at the I/O
              control circuits are latched by a command register and are transferred to control logic
              circuits for generating internal signals to control device operations. The addresses are
              latched by an address register and sent to a row decoder or a column decoder to select a
              row address or a column address, respectively.

              The data are transferred to or from the NAND Flash memory array, byte by byte (x8) or
              word by word (x16), through a data register and a cache register. The cache register is
              closest to I/O control circuits and acts as a data buffer for the I/O data, whereas the data
              register is closest to the memory array and acts as a data buffer for the NAND Flash
              memory array operation.

              The NAND Flash memory array is programmed and read in page-based operations and
              is erased in block-based operations. During normal page operations, the data and cache
              registers are tied together and act as a single register. During cache operations the data
              and cache registers operate independently to increase data throughput.

              These devices also have a status register that reports the status of device operation.

Figure 7: NAND Flash Functional Block Diagram

                                                                                    VCC VSS

I/Ox             I/O                              Address Register
              Control

                                                  Status Register

   CE#                                  Command Register                Row Decode  Column Decode
   CLE
   ALE        Control                                                                NAND Flash
  WE#          Logic                                                                     Array
   RE#
  WP#                                                                                Data Register
LOCK1                                                                               Cache Register

  R/B#

              Notes: 1. LOCK pin is used for 1.8V device.

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Addressing

                    NAND Flash devices do not contain dedicated address pins. Addresses are loaded using
                    a 5-cycle sequence as shown in Tables 4 and 5, on pages 16 and 17. See Figure 8 for addi-
                    tional memory mapping and addressing details.

Memory Mapping

Figure 8: Memory Map (x8)

           Blocks

2Gb: BA[16:6] 0                                   1  2 2,047

           Pages 0                                1  2 63

           PA[5:0]

               Bytes 0 1 2 2,047 2,111

           CA[11:0]

                                                                                                                                                            Spare area

Table 2:   Operational Example (x8)

   Block   Page     Min Address in Page                          Max Address in Page  Out of Bounds Addresses in Page
       0                                                                                   0x00000008400x0000000FFF
       0     0           0x0000000000                                  0x000000083F        0x00000108400x0000010FFF
       0     1           0x0000010000                                  0x000001083F        0x00000208400x0000020FFF
      ...    2           0x0000020000                                  0x000002083F
             ...                                                                           0x01FFFE08400x01FFFE0FFF
    2,046    62                   ...                                          ...          0x01FFFF08400x01FFFF0FFF
    2,047    63           0x01FFFE0000                                 0x01FFFE083F
                          0x01FFFF0000                                 0x01FFFF083F

                    Notes: 1. As shown in Table 4 on page 16, the high nibble of ADDRESS cycle 2 has no assigned
                                  address bits; however, these 4 bits must be held LOW during the ADDRESS cycle to ensure
                                  that the address is interpreted correctly by the NAND Flash device. These extra bits are
                                  accounted for in ADDRESS cycle 2 even though they do not have address bits assigned to
                                  them.

                              2. The 12-bit column address is capable of addressing from 0 to 2,047 bytes on a x8 device;
                                  however, only bytes 0 through 2,111 are valid. Bytes 2,112 through 4,095 of each page are
                                  "out of bounds," do not exist in the device, and cannot be addressed.

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Figure 9: Memory Map x16

           Blocks    0  1                         2 2,047
           BA[16:6]

           Pages     0 1 2 63
           PA[5:0]

           Words     0  1                         2 1,023 1,055
           CA[10:0]

                                                                                   Spare area

Table 3:   Operational Example (x16)

   Block   Page         Min Address in Page       Max Address in Page              Out of Bounds Addresses in Page
       0                                                                                0x00000004200x0000000FFF
       0     0               0x0000000000               0x000000041F                    0x00000104200x0000010FFF
       0     1               0x0000010000               0x000001041F                    0x00000204200x0000020FFF
      ...    2               0x0000020000               0x000002041F
             ...                                                                        0x01FFFE04200x01FFFE0FFF
    2,046    62                       ...                       ...                      0x01FFFF04200x01FFFF0FFF
    2,047    63               0x01FFFE0000              0x01FFFE041F
                              0x01FFFF0000              0x01FFFF041F

                     Notes: 1. As shown in Table 5 on page 17, the upper 5 bits of ADDRESS cycle 2 have no assigned
                                   address bits; however, these 5 bits must be held LOW during the ADDRESS cycle to ensure
                                   that the address is interpreted correctly by the NAND Flash device. These extra bits are
                                   accounted for in ADDRESS cycle 2 even though they do not have address bits assigned to
                                   them.

                               2. The 11-bit column address is capable of addressing from 0 to 2,047 words on x16 devices;
                                   however, only words 0 through 1,055 are valid. Words 1,056 through 2,048 of each page
                                   are "out of bounds," do not exist in the device, and cannot be addressed.

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Array Organization

Figure 10: Array Organization for MT29F2G08AxD (x8)

                                                        2,112 bytes

Cache Register                                          2,048          64             I/O 0
Data Register                                                                    I/O 7

                                                        2,048          64

          2,048 blocks                                  1 block            64 pages = 1 block
            per device                                                                       (128K + 4K) bytes

                                                                           1 page = (2K + 64) bytes

                                                                           1 block = (2K + 64) bytes x 64 pages
                                                                                         = (128K + 4K) bytes

                                                                           1 device = (2K + 64) bytes x 64 pages
                                                                                             x 2,048 blocks

                                                                                         = 2,112Mb

Table 4:  Array Addressing: MT29F2G08AxD

Cycle    I/O7                                    I/O6  I/O5     I/O4       I/O3  I/O2       I/O1  I/O0
First
Second   CA7                                     CA6   CA5      CA4        CA3   CA2        CA1   CA0
Third    LOW                                     LOW   LOW      LOW       CA111  CA10       CA9   CA8
Fourth   BA7                                     BA6    PA5     PA4               PA2       PA1   PA0
Fifth    BA15                                    BA14  BA13     BA12       PA3   BA10       BA9   BA8
          LOW                                     LOW   LOW      LOW       BA11   LOW        LOW   BA16
                                                                           LOW

                        Notes: 1. If CA11 is "1," then CA[10:6] must be "0."
                                  2. Block address concatenated with page address = actual page address; CAx = column
                                      address; PAx = page address; BAx = block address.

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Figure 11: Array Organization for MT29F2G16AxD (x16)

                                                        1,056 words

Cache Register                                    1,024              32        I/O 0
Data Register                                                             I/O 15

                                                  1,024              32

          2,048 blocks                            1 block                  64 pages = 1 block
            per device                                                                       (64K + 2K) words

                                                                           1 page = (1K + 32) words

                                                                           1 block = (1K + 32) words x 64 pages
                                                                                         = (64K + 2K) words

                                                                           1 device = (1K + 32) words x 64 pages
                                                                                             x 2,048 blocks

                                                                                         = 2,112Mb

Table 5:  Array Addressing: MT29F2G16AxD

Cycle    I/O[15:8]     I/O7                      I/O6     I/O5      I/O4  I/O3        I/O2  I/O1  I/O0
First
Second      LOW        CA7                       CA6      CA5       CA4   CA3         CA2   CA1   CA0
Third       LOW        LOW                       LOW      LOW       LOW   LOW        CA101  CA9   CA8
Fourth      LOW        BA7                       BA6      PA5       PA4   PA3               PA1   PA0
Fifth       LOW        BA15                      BA14     BA13      BA12  BA11        PA2   BA9   BA8
             LOW        LOW                       LOW      LOW       LOW   LOW        BA10   LOW   BA16
                                                                                      LOW

                        Notes: 1. If CA10 is "1," then CA[9:5] must be "0."
                                  2. Block address concatenated with page address = actual page address. CAx = column
                                      address; PAx = page address; BAx = block address.
                                  3. I/O[15:8] are not used during the addressing sequence and should be driven LOW.

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                                                                                                                Bus Operation

Bus Operation    The bus on the MT29Fxxx devices is multiplexed. Data I/O, addresses, and commands
                 all share the same pins. I/O[15:8] are used only for data in the x16 configuration.
Control Signals  Addresses and commands are always supplied on I/O[7:0].
                 The command sequence normally consists of a COMMAND LATCH cycle, ADDRESS
Commands         INPUT cycles, and one or more DATA cycles--either READ or WRITE.
Address Input
                 CE#, WE#, RE#, CLE, ALE and WP# control NAND Flash device READ and WRITE opera-
                 tions.
                 CE# is used to enable the device. When CE# is LOW and the device is not in the busy
                 state, the NAND Flash memory will accept command, address, and data information.
                 When the device is not performing an operation, the CE# pin is typically driven HIGH
                 and the device enters standby mode. The memory will enter standby if CE# goes HIGH
                 while data is being transferred and the device is not busy. This helps reduce power con-
                 sumption. See Figure 61 on page 75 and Figure 69 on page 81 for examples of CE# "Don't
                 Care" operations.
                 The CE# "Don't Care" operation enables the NAND Flash to reside on the same asyn-
                 chronous memory bus as other Flash or SRAM devices. Other devices on the memory
                 bus can then be accessed while the NAND Flash is busy with internal operations. This
                 capability is important for designs that require multiple NAND Flash devices on the
                 same bus.
                 A HIGH CLE signal indicates that a command cycle is taking place. A HIGH ALE signal
                 signifies that an ADDRESS INPUT cycle is occurring.

                 Commands are written to the command register on the rising edge of WE# when:
                  CE# and ALE are LOW, and
                  CLE is HIGH, and
                  The device is not busy
                 As exceptions, the device accepts the READ STATUS and RESET commands when busy.
                 Commands are transferred to the command register on the rising edge of WE# (see
                 Figure 54 on page 71).
                 Commands are input on I/O[7:0] only. For devices with a x16 interface, I/O[15:8] must be
                 written with zeros when a command is issued.

                 Addresses are written to the address register on the rising edge of WE# when:
                  CE# and CLE are LOW, and
                  ALE is HIGH
                 Addresses are input on I/O[7:0]. Bits not part of the address space must be LOW.
                 For devices with a x16 interface, I/O[15:8] must be written with zeros when an address is
                 issued (see Figure 55 on page 71).
                 The number of ADDRESS cycles required for each command varies. Refer to the com-
                 mand descriptions to determine addressing requirements (see Table 7 on page 24).

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Data Input                      Micron Confidential and Proprietary
READs
Ready/Busy#                                                    2Gb x8, x16: NAND Flash Memory
                                                                                           Bus Operation

             Data is written to the data register on the rising edge of WE# when:
             CE#, CLE, and ALE are LOW, and
             the device is not busy
             Data is input on I/O[7:0] on x8 devices and on I/O[15:0] on x16 devices. See Figure 56 on
             page 72 for additional data input details.

             After a READ command is issued, data is transferred from the memory array to the data
             register on the rising edge of WE#. R/B# goes LOW for tR and transitions HIGH after the
             transfer is complete. When data is available in the data register, it is clocked out of the
             part by RE# going LOW. See Figure 60 on page 74 for detailed timing information.
             The READ STATUS (70h) command or the R/B# signal can be used to determine when
             the device is ready.
             If a controller is using a timing of 30ns or longer for tRC, use Figure 57 on page 72 for
             proper timing.

             The R/B# output provides a hardware method of indicating the completion of PRO-
             GRAM, ERASE, and READ operations. The signal requires a pull-up resistor for proper
             operation. The signal is typically HIGH, and transitions to LOW after the appropriate
             command is written to the device. The signal pin's open-drain driver enables multiple
             R/B# outputs to be OR-tied. The READ STATUS command can be used in place of R/B#.
             Typically, R/B# is connected to an interrupt pin on the system controller (see Figure 12
             on page 20).
             The combination of Rp and capacitive loading of the R/B# circuit determines the rise
             time of the R/B# pin. The actual value used for Rp depends on the system timing
             requirements. Large values of Rp cause R/B# to be delayed significantly. At the 10- to
             90-percent points on the R/B# waveform, rise time is approximately two time constants
             (TC).

                                                   TC = R C
             Where R = Rp (resistance of pull-up resistor), and C = total capacitive load.

             The fall time of the R/B# signal is determined mainly by the output impedance of the
             R/B# pin and the total load capacitance and may be changed if R/B pull-down strength
             is not set to "full."
             Figure 15 on page 21 and Figures 16 and 17 on page 22 depict approximate Rp values
             using a circuit load of 100pF.

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                                                                                                                                  Bus Operation

The minimum value for Rp is determined by the output drive capability of the R/B# sig-
nal, the output voltage swing, and VCC.

                                                  Rp (MIN, 1.8V part) = V-----C---C----(---M-----AI---O-X--L--)---+-----V---I-O--L--L----(--M-----A-----X---)=  -------1---.-8---5----V--------
                                                                                                                                                                 3mA + IL

Where IL is the sum of the input currents of all devices tied to the R/B# pin.

Figure 12: READY/BUSY# Open Drain

                                                                                        Rp
                                                  VCC

                                                                               R/B#
                                                                               Open drain output

                                                               IOL

                                                  GND

                                                                    Device

Figure 13: tFall and tRise (3.3V)

                                                  3.50

                                                  3.00

                                                     2.50                      tFall tRise

                                                     2.00
                                                  V

                                                     1.50

                                                  1.00

                                                  0.50

                                                  0.00

                                                           -1       0       2  4                0  2  4                                                          6

                                                                                            TC

                                                                                                                                              Vcc 3.3

Notes: 1. tFall and tRise calculated at 10 percent and 90 percent points.
          2. tRise is primarily dependent on external pull-up resistor and external capacitive loading.
          3. tFall  7ns at 1.8V.

          4. See TC values in Figure 17 on page 22 for approximate Rp value and TC.

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Figure 14: tFall and tRise (1.8V)

                                                     3.50                    tFall                  tRise  6
                                                     3.00                                                          VCC 1.8
                                                     2.50               024                024
                                                     2.00                                    TC
                                                  V
                                                     1.50
                                                     1.00
                                                     0.50
                                                     0.00

                                                             -1

Notes: 1. tFall and tRise calculated at 10 percent and 90 percent points.
          2. tRise is primarily dependent on external pull-up resistor and external capacitive loading.
          3. tFall  7ns at 1.8V.

          4. See TC values in Figure 17 on page 22 for approximate Rp value and TC.

Figure 15: IOL vs. Rp (3.3V)

                                                            3.50        2,000       4,000  6,000           8,000  10,000    12,000
                                                            3.00                           Rp (:)
                                                            2.50
                                                            2.00
                                                  T (s)
                                                            1.50
                                                            1.00
                                                            0.50
                                                            0.00

                                                                     0

                                                                                                                  IOL at 3.6V (mA)

PDF: 09005aef82784784 / Source: 09005aef82784840                                    21     Micron Technology, Inc., reserves the right to change products or specifications without notice.
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                                                                                                      2Gb x8, x16: NAND Flash Memory
                                                                                                                                  Bus Operation

Figure 16: IOL vs. Rp (1.8V)                                        2,000  4,000      6,000 8,000 10,000 12,000

                                                  3.50mA

                                                  3.00mA

                                                  2.50mA

                                                  2.00mA

                                      I

                                                  1.50mA

                                                  1.00mA

                                                  0.50mA

                                                  0.00mA
                                                              0

                                                                                      Rp (:)

                                                                                              IOL at 1.95V (MAX)

Figure 17: TC vs. Rp

                                                      1.20s         2,000 4,000       6,000 8,000  10,000 12,000

                                                      1.00s                              Rp (:)    IOL at VCC (MAX)
                                                                                                   RC = TC
                                                       800ns                                       C = 100pF

                                                  T

                                                       600ns

                                                       400ns

                                                       200ns

                                                          0ns
                                                                 0

PDF: 09005aef82784784 / Source: 09005aef82784840                                  22  Micron Technology, Inc., reserves the right to change products or specifications without notice.
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                                                                                                                     Bus Operation

Table 6:  Mode Selection
     CLE
      H   ALE  CE#                                WE#  RE#  WP# LOCK3 Mode

       L  L    L                                       H    X        X Read mode              Command input

      H   H    L                                       H    X        X                        Address input

       L  L    L                                       H    H        X Write mode             Command input

       L  H    L                                       H    H        X                        Address input

       L  L    L                                       H    H        X Data input

      X   L    L                                  H         X        X Sequential read and data output
      X
      X   X    X                                  H    H    X        X During read (busy)
      X
      X   X    X                                  X    X    H        X During program (busy)

          X    X                                  X    X    H        X During erase (busy)

          X    X                                  X    X    L        X Write protect

          X    H                                  X    X    0V/VCC1  X Standby

               Notes: 1. WP# should be biased to CMOS HIGH or LOW for standby.
                         2. Mode selection settings for this table: H = Logic level HIGH; L = Logic level LOW;
                             X = VIH or VIL.

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Command Definitions

Table 7: Command Set                                         Command    Number       Data            Valid  Notes
                                                               Cycle 1      of     Cycles Command   During     2
Command                                                                         Required1 Cycle 2             3
PAGE READ                                                        00h   Address                      Busy
PAGE READ CACHE MODE RANDOM                                      00h    Cycles  No         30h
PAGE READ CACHE MODE SEQUENTIAL                                  31h                                  No
PAGE READ CACHE MODE LAST                                        3Fh        5   No         31h        No
READ for INTERNAL DATA MOVE                                      00h        5                         No
RANDOM DATA READ                                                 05h           No                   No
READ ID                                                          90h                                 No
READ UNIQUE ID                                                   EDh        5   No                   No
READ PARAMETER PAGE                                              ECh        2                         No
READ STATUS                                                      70h        1   No         35h        No
PROGRAM PAGE                                                     80h        1                         No
PROGRAM PAGE CACHE MODE                                          80h        1   No         E0h        Yes
PROGRAM for INTERNAL DATA MOVE                                   85h                                 No
RANDOM DATA INPUT                                                85h        5   No                   No
BLOCK ERASE                                                      60h        5                         No
RESET                                                            FFh        5   No                   No
OTP DATA PROGRAM                                                 A0h        2                         No
OTP DATA PROTECT                                                 A5h        3   No                   Yes
OTP DATA READ                                                    AFh                                 No
GET FEATURES                                                     EEh        5   No                   No
SET FEATURES                                                     EFh        5                         No
                                                                             5   Yes        10h        No
                                                                             1                         No
                                                                             1   Yes        15h

                                                                                 Optional   10h

                                                                                 Yes        

                                                                                 No         D0h

                                                                                 No         

                                                                                 Yes        10h

                                                                                 No         10h

                                                                                 No         30h

                                                                                 No         

                                                                                 4         

Notes: 1. Indicates required data cycles between command cycle 1 and command cycle 2.
          2. RANDOM DATA READ command limited to use within a single page.
          3. RANDOM DATA INPUT command limited to use within a single page.

Table 8: Block-Lock Command Set

Command                                           Command       Number of        Command       Number of    Valid During
                                                    Cycle 1  Address Cycles        Cycle 2  Address Cycles        Busy
UNLOCK
BLOCK LOCK                                             23h             3              24h             3            No
BLOCK LOCK-TIGHT                                       2Ah                                                      No
BLOCK LOCK READ STATUS                                 2Ch                                                      No
                                                       7Ah             3                                         No

PDF: 09005aef82784784 / Source: 09005aef82784840                        24       Micron Technology, Inc., reserves the right to change products or specifications without notice.
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READ Operations

PAGE READ 00h-30h

                   At power-on, the device defaults to READ mode. To enter READ mode while in opera-
                   tion, write the 00h command to the command register, then write 5 ADDRESS cycles,
                   and conclude with the 30h command.

                   To determine the progress of the data transfer from the NAND Flash array to the data
                   register (tR), monitor the R/B# signal; or alternatively, issue a READ STATUS (70h) com-
                   mand. If the READ STATUS command is used to monitor the data transfer, the user must
                   reissue the READ (00h) command to receive data output from the data register. See
                   Figure 65 on page 79 and Figure 66 on page 80 for examples. After the READ command
                   has been reissued, pulsing the RE# line will result in outputting data, starting from the
                   initial column address.

                   A serial page read sequence outputs a complete page of data. After 30h is written, the
                   page data is transferred to the data register, and R/B# goes LOW during the transfer.
                   When the transfer to the data register is complete, R/B# returns HIGH. At this point, data
                   can be read from the device. Starting from the initial column address to the end of the
                   page, read the data by repeatedly pulsing RE# at the maximum tRC rate (see Figure 18).

Figure 18: PAGE READ Operation

CLE

CE#

WE#

ALE
                                                                                                                          tR

R/B#

RE#

I/Ox  00h                                         Address (5 cycles)      30h                                                 Data output (Serial access)
                                                                                                                                                          Don't Care

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                                                                                                 Command Definitions

RANDOM DATA READ 05h-E0h
                                    The RANDOM DATA READ command enables the user to specify a new column address
                                    so the data at single or multiple addresses can be read. The random read mode is
                                    enabled after a normal PAGE READ (00h-30h) sequence.
                                    Random data can be output after the initial page read by writing an 05h-E0h command
                                    sequence along with the new column address (2 cycles).
                                    The RANDOM DATA READ command can be issued without limit within the page.
                                    Only data on the current page can be read. Pulsing the RE# pin outputs data sequentially
                                    (see Figure 19).

Figure 19: RANDOM DATA READ Operation

                                                               tR

R/B#

RE#

I/Ox  00h  Address     30h                        Data output  05h  Address     E0h  Data output
           (5 cycles)                                               (2 cycles)

PAGE READ CACHE MODE Operations
                                    Micron NAND Flash devices have a cache register that can be used to increase the READ
                                    operation speed. Data can be output from the device's cache register while a page is
                                    concurrently moved from the NAND Flash array to the data register.

                                    To begin a PAGE READ CACHE MODE command sequence, issue the PAGE READ (00h-
                                    30h) command to read a page from the NAND Flash array to the cache register. R/B#
                                    goes LOW during tR (status register bits 6 and 5 = 00). After tR (R/B# is HIGH and status
                                    register bits 6 and 5 = 11), issue either:

                                     the PAGE READ CACHE MODE SEQUENTIAL (31h) command to begin copying the
                                        next sequential page from the NAND Flash array to the data register, or

                                     the PAGE READ CACHE MODE RANDOM (00h-31h) command to begin copying the
                                        page specified in this command from the NAND Flash array to the data register.

                                    After the PAGE READ CACHE MODE SEQUENTIAL or PAGE READ CACHE MODE RAN-
                                    DOM command has been issued, R/B# goes LOW (status register bits 6 and 5 = 00) for
                                    tDCBSYR1 while the device begins to copy the next page into the data register. After
                                    tDCBSYR1, R/B# goes HIGH and status register bits 6 and 5 = 10, indicating that the
                                    cache register is available. At this point, data can be output from the cache register by
                                    toggling RE# beginning at column address 0. The RANDOM DATA READ (05h-E0h) com-
                                    mand can be used to change the column address of the data being output by the device.

                                    After the desired number of bytes are output from the cache register, it is possible to
                                    either begin an additional PAGE READ CACHE MODE (31h or 00h-31h) operation or
                                    issue the PAGE READ CACHE MODE LAST (3Fh) command.

                                    If an additional PAGE READ CACHE MODE (31h or 00h-31h) operation is issued, R/B#
                                    goes LOW (status register bits 6 and 5 = 00) for tDCBSYR2 while the data register is cop-
                                    ied to the cache register and the device begins to copy the next page into the data regis-
                                    ter. After tDCBSYR2, R/B# goes HIGH and status register bits 6 and 5 = 10, indicating that

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                                    the cache register is available. At this point, data can be output from the cache register
                                    by toggling RE# beginning at column address 0. The RANDOM DATA READ (05h-E0h)
                                    command can be used to change the column address of the data being output by the
                                    device.

                                    If the PAGE READ CACHE MODE LAST (3Fh) command is issued, R/B# goes LOW (status
                                    register bits 6 and 5 = 00) for tDCBSYR2 while the data register is copied into the cache
                                    register. After tDCBSYR2, R/B# goes HIGH and status register bits 6 and 5 = 11, indicating
                                    that the cache register is available and that the NAND Flash array is ready for another
                                    command. At this point, data can be output from the cache register by toggling RE#
                                    beginning at column address 0. The RANDOM DATA READ (05h-E0h) command can be
                                    used to change the column address of the data being output by the device.
                                    During busy times (tDCBSYR1 and tDCBSYR2), the only valid commands are READ STA-
                                    TUS (70h) and RESET (FFh). Until status register bit 5 = 1, the only valid commands dur-
                                    ing PAGE READ CACHE MODE operations are READ STATUS (70h), PAGE READ CACHE
                                    MODE (31h and 00h-31h), RANDOM DATA READ (05h-E0h), and RESET (FFh).

PAGE READ CACHE MODE SEQUENTIAL 31h
                                    The PAGE READ CACHE MODE SEQUENTIAL (31h) command reads the next sequential
                                    page within a block into the data register while the previous page is output from the
                                    cache register.

                                    To issue this command, write 31h to the command register.

                                    When this command is issued, R/B# goes LOW (status register bits 6 and 5 = 00) for
                                    either tDCBSYR1 or tDCBSYR2. After tDCBSYR1 or tDCBSYR2, R/B# goes HIGH and sta-
                                    tus register bits 6 and 5 = 10, indicating that the cache register is available. At this point,
                                    data can be output from the cache register by toggling RE# beginning at column address
                                    0. The RANDOM DATA READ (05h-E0h) command can be used to change the column
                                    address of the data being output by the device.

PAGE READ CACHE MODE RANDOM 00h-31h
                                    The PAGE READ CACHE MODE RANDOM (00h-31h) command reads the specified page
                                    into the data register while the previous page is output from the cache register.

                                    To issue this command, write 00h to the command register. Then write 5 address cycles
                                    to the address register. Conclude the sequence by writing 31h to the command register.
                                    The column address in the address specified is ignored.

                                    When this command is issued, R/B# goes LOW (status register bits 6 and 5 = 00) for
                                    either tDCBSYR1 or tDCBSYR2. After tDCBSYR1 or tDCBSYR2, R/B# goes HIGH and sta-
                                    tus register bits 6 and 5 = 10, indicating that the cache register is available. At this point,
                                    data can be output from the cache register by toggling RE# beginning at column address
                                    0. The RANDOM DATA READ (05h-E0h) command can be used to change the column
                                    address of the data being output by the device.

PAGE READ CACHE MODE LAST 3Fh
                                    The PAGE READ CACHE MODE LAST (3Fh) command copies a page from the data regis-
                                    ter to the cache register without beginning a new cache read.

                                    To issue this command, write 3Fh to the command register.

                                    When this command is issued, R/B# goes LOW (status register bits 6 and 5 = 00) for
                                    tDCBSYR2. After tDCBSYR2, R/B# goes HIGH and status register bits 6 and 5 = 11, indi-
                                    cating that the cache register is available and that the NAND Flash array is ready for
                                    another command. At this point, data can be output from the cache register by toggling
                                    RE# beginning at column address 0. The RANDOM DATA READ (05h-E0h) command
                                    can be used to change the column address of the data being output by the device.

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Figure 20: PAGE READ CACHE MODE Operations

CLE
CE#
WE#

ALE                                                         tR                       tDCBSYR1
R/B#
RE#       00h Address (5 cycles) 30h                                                31h                   Data output
I/Ox

                                                                                     PAGE READ CACHE MODE

                                                                                     SEQUENTIAL operation               1

                                                                                     Repeat as many times as necessary

CLE

CE#

WE#

ALE                                               tDCBSYR2                                tDCBSYR2
R/B#

RE#

I/Ox       00h Address (5 cycles) 31h                           Data output               3Fh              Data output
        1
           PAGE READ CACHE MODE
               RANDOM operation

                                                  Repeat as many times as necessary

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READ ID 90h

                  The READ ID command is used to read the 5 bytes of identifier code programmed into
                  the NAND Flash devices. The READ ID command reads a 5-byte table that includes
                  manufacturer ID, device configuration, and part-specific information (see Table 9 on
                  page 30).

                  Writing 90h to the command register puts the device into the read ID mode. The com-
                  mand register stays in this mode until the next command cycle is issued (see Figure 21).

Figure 21: READ ID Operation

CLE

CE#

WE#                                                         tAR
ALE
RE#                                                        tWHR tREA
I/Ox
             90h                                  00h            Byte 0      Byte 1  Byte 2  Byte 3  Byte 4

                                                  (or 20h)

                  Address, 1 cycle

                  Note: See Table 9 on page 30 for byte definitions.

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Table 9: Device ID and Configuration Codes for Address 00h

Address = 00h                                     Options         I/O7     I/O6      I/O5  I/O4  I/O3  I/O2  I/O1 I/O0 Value1
                                                                             0         1     0     1     1
           Byte 0        Manufacturer ID                                     1         0     1     1     0
                                                                             1         0     0     1     0
                                                  Micron                0    0         1     0     1     0   0     0      2Ch
                                                                             0         1     1     1     0
           Byte 1                                 Device ID
                                                                             0         0     0     0     0
MT29FG08AAD                                       2Gb, x8, 3V           1                                    1     0      DAh
                                                                             0         0     0     0     0
MT29F2G16AAD                                      2Gb, x16, 3V          1                                    1     0      CAh
                                                                             0         0     1     0     1
MT29F2G08ABD                                      2Gb, x8, 1.8V         1    1                     0         1     0      AAh
                                                                                       0     1     0     1
MT29F2G16ABD                                      2Gb, x16, 1.8V        1    0         0     1     0     1   1     0      BAh
                                                                             1         0     1     0     1
           Byte 2                                                            0         0     1     0     1
                                                                             1
Number of die per CE                              1                                    0     1     0     0   0     0      00b
                                                                             1         0     1
Cell type                                         SLC                        1                     0     0                00b

Number of                                         1                                                    I/O1               01b
                                                                                                         1
simultaneously                                                                                           1
                                                                                                         1
programmed pages                                                                                         0
                                                                                                         X
Interleaved operations                            Not supported                                                           0b
between multiple die

Cache programming                                 Supported             1                                                 1b

Byte value                                        MT29F2Gxxxxx          1                                    0     0      80h

           Byte 3

Page size                                         2KB                                                        0     1      01b

Spare area size (bytes)                           64B                                                                     1b

Block size (w/o spare)                            128KB                                                                   01b

Organization                                      x8                                                                      0b

                                                  x16                                                                     1b

Serial access (MIN)                               25ns                  1                                                 1xxxb

Serial access (MIN)                               35ns                  0                                                 0xxx0b

Byte value               MT29F2G08AAD                                   1                                    0     1      95h

                         MT29F2G16AAD                                   1                                    0     1      D5h

Byte value               MT29F2G08ABD                                   0                                    0     1      15h

                         MT29F2G16ABD                                   0                                    0     1      55h

           Byte 4

Reserved                                                                                                     0     0      00b

Planes per CE#                                    1                                                                       00b

Plane size                                        2Gb                                                                     101b

Reserved                                                                0                                                 0b

Byte value                                        MT29F2Gxx             0                                    0     0      50h

                        Notes: 1. b = binary; h = hex.

Table 10: Device ID and Configuration Codes for Address 20h

Address = 20h         Options                     I/O7            I/O6     I/O5      I/O4  I/O3  I/O2        I/O0  Value  Notes

Byte 0                   "O"                        0               1        0         0     1     1           1    4Fh
Byte 1                   "N"                        0               1        0         0     1     1           0    4Eh
Byte 2                    "F"                       0               1        0         0     0     1           0    46h
Byte 3                    "I"                       0               1        0         0     1     0           1    49h
Byte 4               Undefined                      X               X        X         X     X     X           X    XXh

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READ UNIQUE ID EDh

                    Micron offers the READ UNIQUE ID command to provide a method for uniquely identi-
                    fying a NAND Flash device.

                    The READ UNIQUE ID operation uses standard command and address timing. The for-
                    mat of the ID is arbitrary; however, this ID is guaranteed to be unique for every NAND
                    Flash device manufactured.

                    Many controllers use proprietary error correction code (ECC) schemes; thus, it is not
                    possible for Micron to protect unique ID data with factory-programmed ECC. However,
                    to ensure data integrity, Micron programs the noted NAND Flash devices with a 16-byte
                    unique ID, beginning at byte 0 of the page, then follows with 16 bytes of complement ID.
                    These 32 bytes of data are then repeated a total of 16 times, such that the last byte of the
                    last copy of complement unique ID resides at byte 511 in the page. The user can simply
                    XOR the first copy of the unique ID and its complement. If the result is "1," the unique ID
                    is good. In the unlikely event that the result is non-zero, the user can repeat the XOR
                    operation on a subsequent copy of the unique ID data. Figure 22 shows timing for the
                    device.

                    The upper eight I/Os on an x16 device are not used and are a "Don't Care" for x16
                    devices.

Figure 22: READ UNIQUE ID Operation

CLE

WE#

ALE

RE#

I/O[7:0]  EDh                                     00h          Byte 0  Byte 1 ...      Byte 14  Byte 15

                                                       tR              Unique ID data

R/B#

PDF: 09005aef82784784 / Source: 09005aef82784840           31  Micron Technology, Inc., reserves the right to change products or specifications without notice.
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READ PARAMETER PAGE ECh
                                    The READ PARAMETER PAGE function retrieves the data structure that describes the
                                    device's organization, features, timings, and other behavioral parameters. The data
                                    structure is repeated at least three times. Figure 23 defines the READ PARAMETER PAGE
                                    behavior.
                                    The RANDOM DATA READ (05h-E0h) command is permitted during data output.
                                    The upper eight I/Os on an x16 device are not used and are a "Don't Care" for x16
                                    devices.

Figure 23: READ PARAMETER PAGE ECh

        CLE

        WE#

        ALE

        RE#

        I/O[7:0]      ECh                         00h                          P0  P1  ...    P1022 P1023
                                                                       tR

        R/B#

Table 11: ONFI Parameters

  Byte                Description                                                      Value
03
45     Parameter page signature                                4Fh, 4Eh, 46h, 49h
6-7     Revision number                                         02h, 00h
        Features supported MT29F2G08AAD                         10h, 00h
8-9                                                             11h, 00h
1031                                   MT29F2G16AAD            10h, 00h
3243                                   MT29F2G08ABD            11h, 00h
4463                                   MT29F2G16ABD            3Fh, 00h
        Optional commands supported                             00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h,
64      Reserved                                                00h, 00h, 00h, 00h, 00h, 00h, 00h
6566                                                           4Dh, 49h, 43h, 52h, 4Fh, 4Eh, 20h, 20h, 20h, 20h, 20h, 20h
6779   Device manufacturer                                     4Dh, 54h, 32h, 39h, 46h, 32h, 47h, 30h, 38h, 41h, 41h, 44h, 20h, 20h,
8083                                                           20h, 20h, 20h, 20h, 20h, 20h
        Device model                              MT29F2G08AAD  4Dh, 54h, 32h, 39h, 46h, 32h, 47h, 31h, 36h, 41h, 41h, 44h, 20h, 20h,
                                                                20h, 20h, 20h, 20h, 20h, 20h
                                                  MT29F2G16AAD  4Dh, 54h, 32h, 39h, 46h, 32h, 47h, 30h, 38h, 41h, 42h, 44h, 20h, 20h,
                                                                20h, 20h, 20h, 20h, 20h, 20h
                                                  MT29F2G08ABD  4Dh, 54h, 32h, 39h, 46h, 32h, 47h, 31h, 36h, 41h, 42h, 44h, 20h, 20h,
                                                                20h, 20h, 20h, 20h, 20h, 20h
                                                  MT29F2G16ABD  2Ch
                                                                00h,00h
        Manufacturer ID                                         00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h
        Date code                                               00h, 08h, 00h, 00h
        Reserved
        Number of data bytes per page

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Table 11: ONFI Parameters (Continued)

Byte              Description                                       Value

8485 Number of spare bytes per page                            40h, 00h
                                                                00h, 02h, 00h, 00h
8689 Number of data bytes per partial page                     10h, 00h
                                                                40h, 00h, 00h, 00h
9091 Number of spare bytes per partial page                    00h, 08h, 00h, 00h
                                                                01h
9295 Number of pages per block                                 23h
                                                                01h
96-99 Number of blocks per unit                                 28h, 00h
                                                                01h, 05h
100   Number of logical units                                   01h

101   Number of address cycles                                  00h, 00h

102   Number of bits per cell                                   04h
                                                                00h
103104 Bad blocks maximum per unit                             01h
                                                                00h
105106 Block endurance                                         00h
                                                                00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h
107   Guaranteed valid blocks at beginning                      0Ah
                                                                1Fh, 00h
      of target                                                 1Fh, 00h
                                                                07h, 00h
108109 Block endurance for guaranteed                          07h, 00h
             valid blocks                                       1Fh, 00h
                                                                1Fh, 00h
110   Number of programs per page                               07h, 00h
                                                                07h, 00h
111   Partial programming attributes                            F4h, 01h
                                                                F4h, 01h
112   Number of ECC bits                                        BCh, 02h
                                                                BCh, 02h
113   Number of interleaved address bits                        B8h, 0Bh
                                                                19h, 00h
114   Interleaved operation attributes                          46h, 00h
                                                                46h, 00h
115127 Reserved                                                64h, 00h
                                                                64h, 00h
128   I/O pin capacitance                                       00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h,
                                                                00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h
129130 Timing mode support MT29F2G08AAD                        01h, 00h

                                                  MT29F2G16AAD

                                                  MT29F2G08ABD

                                                  MT29F2G16ABD

131132 Program cache                             MT29F2G08AAD
             timing                               MT29F2G16AAD

                                                  MT29F2G08ABD

133134 tPROG maximum                             MT29F2G16ABD
             page program time                    MT29F2G08AAD
                                                  MT29F2G16AAD

                                                  MT29F2G08ABD

                                                  MT29F2G16ABD

135136 tBERS maximum block erase time

137138 tR maximum page read time

139140 tCCS minimum                              MT29F2G08AAD

                                                  MT29F2G16AAD

                                                  MT29F2G08ABD

                                                  MT29F2G16ABD

141163 Reserved

164165 Vendor-specific revision number

PDF: 09005aef82784784 / Source: 09005aef82784840                33  Micron Technology, Inc., reserves the right to change products or specifications without notice.
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                                                                                       2Gb x8, x16: NAND Flash Memory
                                                                                                        Command Definitions

Table 11: ONFI Parameters (Continued)

Byte             Description                                                                         Value

166253 Vendor specific                                 00h, 00h, 00h, 02h, 04h, 80h, 01h, 81h, 04h, 01h, 02h, 01h, 0Ah, 00h,
                                                        00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h,
254255 Integrity CRC                                   00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h,
256511 Value of bytes 0255                            00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h,
512767 Value of bytes 0255                            00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h,
768+ Additional redundant parameter pages               00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h, 00h,
                                                        00h, 00h, 00h, 00h

                                                        Set at TEST.

READ STATUS 70h

                         These NAND Flash devices have an 8-bit status register the software can read during
                         device operation. On the x16 device, I/O[15:8] are "0" when the status register is being
                         read. Table 12 describes the status register.

                         After a READ STATUS command, all READ cycles will be from the status register until a
                         new command is issued. Changes in the status register will be seen on I/O[7:0] as long
                         as CE# and RE# are LOW; it is not necessary to start a new READ STATUS cycle to see
                         these changes.
                         While monitoring the status register to determine when the tR (transfer from NAND
                         Flash array to data register) is complete, the user must reissue the READ (00h) command
                         to make the change from status to read mode. After the READ command has been re-
                         issued, pulsing the RE# line will result in outputting data, starting from the initial col-
                         umn address.

Table 12: Status Register Bit Definition

SR Program Program Page                                 Page Read

Bit   Page       Cache Mode Page Read Cache Mode Block Erase                     Definition

0     Pass/fail  Pass/fail (N)                                   Pass/fail 0 = Successful PROGRAM/ERASE

                                                                      1 = Error in PROGRAM/ERASE

1               Pass/fail (N-1)                                   0 = Successful PROGRAM

                                                                      1 = Error in PROGRAM

2                                                                0

3                                                                0

4                                                                0

5 Ready/busy Ready/busy1 Ready/busy Ready/busy1 Ready/busy 0 = Busy

                                                                      1 = Ready

6 Ready/busy Ready/busy Ready/busy Ready/busy Ready/busy 0 = Busy

                         cache2                         cache2        1 = Ready

7 Write protect Write protect Write protect Write protect Write protect 0 = Protected
                                                                                                                        1 = Not protected

                 Notes: 1. Status register bit 5 is "0" during the actual programming operation. If cache mode is
                               used, this bit will be "1" when all internal operations are complete.

                           2. Status register bit 6 is "1" when the cache is ready to accept new data. R/B# follows bit 6.
                               See Figure 27 on page 37 and Figure 73 on page 84.

PDF: 09005aef82784784 / Source: 09005aef82784840        34         Micron Technology, Inc., reserves the right to change products or specifications without notice.
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                                                                                                     Command Definitions

Figure 24: Status Register Operation

CE#                                                   tCLR
CLE
WE#                                                          tREA
RE#
I/Ox                                              70h              Status output

PDF: 09005aef82784784 / Source: 09005aef82784840       35    Micron Technology, Inc., reserves the right to change products or specifications without notice.
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                                                                                                           Command Definitions

PROGRAM Operations

PROGRAM PAGE 80h-10h
                                    Micron NAND Flash devices are inherently page-programmed devices. Pages must be
                                    programmed consecutively within a block, from the least significant page address to
                                    most significant page address (i.e., 0, 1, 2, ..., 63). Random page address programming is
                                    prohibited.

                                    Micron NAND Flash devices also support partial-page programming operations. This
                                    means that any single bit can only be programmed one time before an erase is required;
                                    however, the page can be partitioned such that a maximum of four programming opera-
                                    tions are supported before an erase is required.

SERIAL DATA INPUT 80h
                                    PROGRAM PAGE operations require loading the SERIAL DATA INPUT (80h) command
                                    into the command register, followed by 5 ADDRESS cycles, then the data. Serial data is
                                    loaded on consecutive WE# cycles starting at the given address. The PROGRAM (10h)
                                    command is written after the data input is complete. The control logic automatically
                                    executes the proper algorithm and controls all the necessary timing to program and ver-
                                    ify the operation. Write verification only detects "1s" that are not successfully written
                                    to "0s."
                                    R/B# goes LOW for the duration of array programming time, tPROG. The READ STATUS
                                    (70h) command and the RESET (FFh) command are the only commands valid during the
                                    programming operation. Bit 6 of the status register will reflect the state of R/B#. When
                                    the device reaches ready, read bit 0 of the status register to determine if the program
                                    operation passed or failed (see Figure 25). The command register stays in read status
                                    register mode until another valid command is written to it.

RANDOM DATA INPUT 85h
                                    After the initial data set is input, additional data can be written to a new column address
                                    with the RANDOM DATA INPUT (85h) command. The RANDOM DATA INPUT com-
                                    mand can be used any number of times in the same page prior to issuing the PAGE
                                    WRITE (10h) command. See Figures 25 for the proper command sequence.

Figure 25: PROGRAM and READ STATUS Operation

                                                                                            tPROG

                                                  R/B#

                                                  I/Ox 80h Address (5 cycles)      DIN 10h                         70h         Status

                                                                                                                        I/O 0 = 0 PROGRAM successful
                                                                                                                        I/O 0 = 1 PROGRAM error

Figure 26: RANDOM DATA INPUT

                                                                                                                        tPROG

                                                  R/B#

                                                  I/Ox 80h Address (5 cycles) DIN  85h Address (2 cycles) DIN 10h              70h     Status

PDF: 09005aef82784784 / Source: 09005aef82784840                                   36       Micron Technology, Inc., reserves the right to change products or specifications without notice.
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                                                                                               2Gb x8, x16: NAND Flash Memory
                                                                                                                Command Definitions

PROGRAM PAGE CACHE MODE 80h-15h
                                    Cache programming is actually a buffered programming mode of the standard PRO-
                                    GRAM PAGE command. Programming is started by loading the SERIAL DATA INPUT
                                    (80h) command to the command register, followed by 5 cycles of address, and a full or
                                    partial page of data. The data is initially copied into the cache register, and the CACHE
                                    PROGRAM (15h) command is then latched to the command register. Data is transferred
                                    from the cache register to the data register on the rising edge of WE#. R/B# goes LOW
                                    during this transfer time. After the data has been copied into the data register and R/B#
                                    returns to HIGH, memory array programming begins.

                                    When R/B# returns to HIGH, new data can be written to the cache register by issuing
                                    another CACHE PROGRAM command sequence. The time that R/B# stays LOW will be
                                    controlled by the actual programming time. The first time through equals the time it
                                    takes to transfer the cache register contents to the data register. On the second and sub-
                                    sequent programming passes, transfer from the cache register to the data register is held
                                    off until current data register content has been programmed into the array.

                                    The PROGRAM PAGE CACHE MODE command can cross block address boundaries.
                                    RANDOM DATA INPUT (85h) commands are permitted with PROGRAM PAGE CACHE
                                    MODE operations.

                                    Bit 6 (Cache R/B#) of the status register can be read by issuing the READ STATUS (70h)
                                    command to determine when the cache register is ready to accept new data. The R/B#
                                    pin always follows bit 6.

                                    Bit 5 (R/B#) of the status register can be polled to determine when the actual program-
                                    ming of the array is complete for the current programming cycle.

                                    If just the R/B# pin is used to determine programming completion, the last page of the
                                    program sequence must use the PROGRAM PAGE (10h) command instead of the CACHE
                                    PROGRAM (15h) command. If the CACHE PROGRAM (15h) command is used every
                                    time, including the last page of the programming sequence, status register bit 5 must be
                                    used to determine when programming is complete (see Figure 27 on page 37).

                                    Bit 1 of the status register returns the pass/fail for the previous page when bit 6 of the
                                    status register is a "1" (ready state). The pass/fail status of the current PROGRAM opera-
                                    tion is returned with bit 0 of the status register when bit 5 of the status register is a "1"
                                    (ready state) as shown in Figure 27 on page 37.

Figure 27: PROGRAM PAGE CACHE MODE Example

                                                                              tCBSY                          tCBSY                          tCBSY                        tLPROG1

                                                  R/B#

                                                  I/Ox  80h  Address &   15h         80h  Address &     15h         80h  Address &     15h         80h  Address &   10h
                                                             data input                   data input                     data input                     data input

                                                                                                   A: Without status reads

                                                                              tCBSY                                           tLPROG1

                                                  R/B#

                                                  I/Ox  80h  Address &   15h         70h   Status  80h  Address &        10h  70h       Status
                                                             data input                   output2       data input                     output2

                                                                       B: With status reads

Notes: 1. See Note 3, Table 32 on page 70.
          2. Check I/O[6:5] for internal ready/busy. Check I/O[1:0] for pass/fail status. RE# can stay LOW
              or pulse multiple times after a 70h command.

PDF: 09005aef82784784 / Source: 09005aef82784840                                          37            Micron Technology, Inc., reserves the right to change products or specifications without notice.
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                                                                                                 Command Definitions

Internal Data Move

                                    An internal data move requires two command sequences. Issue a READ for INTERNAL
                                    DATA MOVE (00h-35h) command first, then the PROGRAM for INTERNAL DATA MOVE
                                    (85h-10h) command.

READ FOR INTERNAL DATA MOVE 00h-35h
                                    The READ for INTERNAL DATA MOVE (00h-35h) command is used in conjunction with
                                    the PROGRAM for INTERNAL DATA MOVE (85h-10h) command. First, 00h is written to
                                    the command register, then the internal source address is written (5 cycles). After the
                                    address is input, the READ for INTERNAL DATA MOVE (35h) command writes to the
                                    command register. This transfers a page from memory into the cache register.

                                    All 5 ADDRESS cycles are required when a READ for INTERNAL DATA MOVE command
                                    is issued.

                                    After a READ for INTERNAL DATA MOVE (00h-35h) command is issued and R/B#
                                    returns HIGH, signifying operation completion, the data transferred from the source
                                    page into the cache register may be read out by toggling RE#. Data is output sequentially
                                    from the column address originally specified with the READ FOR INTERNAL DATA
                                    MOVE (00h-35h) command. RANDOM DATA READ (05h-E0h) commands can be issued
                                    without limit after the READ FOR INTERNAL DATA MOVE command.

                                    The memory device is now ready to accept the PROGRAM for INTERNAL DATA MOVE
                                    command. Please refer to the description of this command in the following section.

PROGRAM for INTERNAL DATA MOVE 85h-10h
                                    After the READ for INTERNAL DATA MOVE (00h-35h) command has been issued and
                                    R/B# goes HIGH, the PROGRAM for INTERNAL DATA MOVE (85h-10h) command can
                                    be written to the command register. This command transfers the data from the cache register
                                    to the data register and programming of the new destination page begins. The sequence:
                                    85h, destination address (5 cycles), then 10h, is written to the device. After 10h is written,
                                    R/B# goes LOW while the control logic automatically programs the new page. The READ
                                    STATUS command can be used instead of the R/B# line to determine when the write is
                                    complete. When status register bit 6 = 1, bit 0 of the status register indicates if the opera-
                                    tion was successful.

                                    The RANDOM DATA INPUT (85h) command can be used during the PROGRAM for
                                    INTERNAL DATA MOVE command sequence to modify one or more bytes of the original
                                    data. First, data is copied into the cache register using the 00h-35h command sequence,
                                    then the RANDOM DATA INPUT (85h) command is written along with the address of the
                                    data to be modified next. New data is input on the external data pins. This copies the
                                    new data into the cache register.

                                    When 10h is written to the command register, the original data plus the modified data
                                    are transferred to the data register, and programming of the new page is started. The
                                    RANDOM DATA INPUT command can be issued as many times as necessary before
                                    starting the programming sequence with 10h (see Figures 28 and 29 on page 39).

                                    Because INTERNAL DATA MOVE operations do not use external memory, ECC cannot
                                    be used to check for errors before programming the data to a new page. This can lead to
                                    a data error if the source page contains a bit error due to charge loss or charge gain. In
                                    the case that multiple INTERNAL DATA MOVE operations are performed, these bit
                                    errors may accumulate without correction. For this reason, it is highly recommended
                                    that systems using INTERNAL DATA MOVE operations also use a robust ECC scheme
                                    that can correct 2 or more bits per sector.

PDF: 09005aef82784784 / Source: 09005aef82784840  38  Micron Technology, Inc., reserves the right to change products or specifications without notice.
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   PDF: 09005aef82784784 / Source: 09005aef82784840                                                  Figure 28: INTERNAL DATA MOVE                                                                                                                                         tPROG
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                                                                                                                                                                            tR
                                                                                                           R/B#

                                                                                                     RE#

                                                                                                     WE#                                                                         Data output  05h  Address          E0h   Data output      85h  Address (5 cycles)  10h           70h Status
                                                                                                     I/Ox 00h Address (5 cycles) 35h                                                               (2 cycles)

                                                                                                                                                                                                   Unlimited number of repetitions

                                                                                                                                                                                                   Optional                                                                                               Micron Confidential and Proprietary

39                                                                                                                                                                                                                                                                                               2Gb x8, x16: NAND Flash Memory
                                                                                                                                                                                                                                                                                              Command Definitions
                                                                                                     Figure 29: INTERNAL DATA MOVE with Optional RANDOM DATA Output and RANDOM DATA Input

   Micron Technology, Inc., reserves the right to change products or specifications without notice.                                                                          tR                                                                                     tPROG
2007 Micron Technology, Inc. All rights reserved.                                                   R/B#

                                                                                                     RE#

                                                                                                     WE#

                                                                                                     I/Ox 00h  Address (5 cycles)  35h                                           Data output       85h  Address     Data  85h  Address          Data       10h             70h    Status
                                                                                                                                                                                    Optional            (5 cycles)             (2 cycles)

                                                                                                                                                                                                                          Unlimited number of repetitions
                                                       Micron Confidential and Proprietary

                                                                                2Gb x8, x16: NAND Flash Memory
                                                                                                 Command Definitions

BLOCK ERASE Operation

BLOCK ERASE 60h-D0h
                                    Erasing occurs at the block level. For example, the MT29F2G08ABD device has 2,048
                                    erase blocks, organized into 64 pages per block, 2,112 bytes per page (2,048 + 64 bytes).
                                    Each block is 132K bytes (128K + 4K bytes). The BLOCK ERASE command operates on
                                    one block at a time (see Figure 30).
                                    Three cycles of addresses BA[18:6] and PA[5:0] are required. Although page addresses
                                    PA[5:0] are loaded, they are a "Don't Care" and are ignored for BLOCK ERASE operations.
                                    See Table 4 on page 16 for addressing details.
                                    The actual command sequence is a two-step process. The ERASE SETUP (60h) com-
                                    mand is first written to the command register. Then 3 cycles of addresses are written to
                                    the device. Next, the ERASE CONFIRM (D0h) command is written to the command reg-
                                    ister. At the rising edge of WE#, R/B# goes LOW and the control logic automatically con-
                                    trols the timing and erase-verify operations. R/B# stays LOW for the entire tBERS erase
                                    time.
                                    The READ STATUS (70h) command can be used to check the status of the BLOCK ERASE
                                    operation. When bit 6 = 1, the ERASE operation is complete. Bit 0 indicates a pass/fail
                                    condition where 0 = pass (see Figure 30, and Table 12 on page 34).

Figure 30: BLOCK ERASE Operation

  CLE

CE#

WE#                                                   tBERS
ALE
R/B#

RE#

I/Ox  60h  Address input (3 cycles) D0h                      70h  Status

                                                                  I/O 0 = 0 ERASE successful
                                                                  I/O 0 = 1 ERASE error

                                                                                              Don't Care

           Notes: 1. I/O[15:8] is applicable only for x16 devices.
                     2. Invert area bit is applicable for 24h command; it may be LOW or HIGH for 23h command.

PDF: 09005aef82784784 / Source: 09005aef82784840  40         Micron Technology, Inc., reserves the right to change products or specifications without notice.
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Block Lock Feature

                                    The block lock feature of this NAND Flash device provides the ability to protect the
                                    entire device or ranges of blocks from PROGRAM and ERASE operations. Using this
                                    block lock feature offers increased functionality and flexibility over using just the WP#
                                    pin to prevent PROGRAM and ERASE operations.

                                    Block lock features are enabled and disabled at power-on through the use of the LOCK
                                    pin. At power-on, if LOCK is LOW, all block lock commands are disabled. However, at
                                    power-on, if LOCK is HIGH, the block lock commands are enabled and, by default, all of
                                    the blocks on the device are protected, or locked, from PROGRAM and ERASE opera-
                                    tions, even if WP# is HIGH.

                                    Before the contents of the device can be modified, the device must first be unlocked.
                                    Either a range of blocks or the entire device may be unlocked. PROGRAM and ERASE
                                    operations complete successfully only in the block ranges that have been unlocked.
                                    Blocks, once unlocked, can be locked again to protect them from further PROGRAM and
                                    ERASE operations.

                                    Blocks that are locked can be protected further, or locked tight. When locked tight, the
                                    device's blocks can no longer be locked or unlocked until the device is power cycled.

WP# and Block Lock

                     Holding WP# LOW locks all blocks provided the blocks are not locked tight.
                     If WP# is held LOW to lock blocks, then returned to HIGH, a new UNLOCK command

                       must be issued to unlock blocks.

UNLOCK 23h-24h

                    By default at power-on if LOCK is HIGH, all of the blocks in the NAND Flash device are
                    locked, meaning that they are protected from PROGRAM and ERASE operations. The
                    UNLOCK (23h) command is used to unlock a range of blocks. Unlocked blocks have no
                    protection and can be programmed or erased.

                    The UNLOCK command uses two registers, a lower boundary block address register and
                    an upper boundary block address register, and the invert area bit to determine what
                    range of blocks are unlocked. When the invert area bit = 0, the range of blocks within the
                    lower and upper boundary address registers are unlocked. When the invert area bit = 1,
                    the range of blocks outside the boundaries of the lower and upper boundary address
                    registers are unlocked. The lower boundary block address must be less than the upper
                    boundary block address. Figures 31 and 32 on page 42 show examples of how the lower
                    and upper boundary address registers work with the invert area bit.

                    To unlock a range of blocks, issue the UNLOCK (23h) command followed by the appro-
                    priate ADDRESS cycles that indicate the lower boundary block address. Then issue the
                    24h command followed by the appropriate ADDRESS cycles that indicate the upper
                    boundary block address. The least significant page address bit, PA0, should be set to "1"
                    if setting the invert area bit; otherwise, it should be "0." The other page address bits
                    should be "0" (see Figure 33 on page 43).

                    Only one range of blocks can be specified in the lower and upper boundary block
                    address registers. If after unlocking a range of blocks the UNLOCK command is again
                    issued, the new block address range determines which blocks are unlocked. The previ-
                    ous unlocked block address range is not retained.

PDF: 09005aef82784784 / Source: 09005aef82784840  41  Micron Technology, Inc., reserves the right to change products or specifications without notice.
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Figure 31: Flash Array Protected: Inverted Area Bit = 0

                                                  Block 2047                FFCh Upper block boundary  Protected
                                                  Block 2046                FF8h Lower block boundary     area
                                                  Block 2045
                                                  Block 2044                                           Unprotected
                                                  Block 2043                                                area
                                                  Block 2042
                                                  Block 2041                                           Protected
                                                  Block 2040                                              area
                                                  Block.............. 2039
                                                  Block 0002
                                                  Block 0001
                                                  Block 0000

Figure 32: Flash Array Protected: Invert Area Bit = 1

                                                  Block 2047                FFCh Upper block boundary  Unprotected
                                                  Block 2046                FF8h Lower block boundary       Area
                                                  Block 2045
                                                  Block 2044                                           Protected
                                                  Block 2043                                               area
                                                  Block 2042
                                                  Block 2041                                           Unprotected
                                                  Block 2040                                                 area
                                                  Block.............. 2039
                                                  Block 0002
                                                  Block 0001
                                                  Block 0000

Table 13: Block Lock Address Cycle Assignments

ALE Cycle  I/O[15:8]1  I/O7                                                 I/O6  I/O5      I/O4       I/O3  I/O2   I/O1         I/O0
First         LOW      BA7                                                  BA6   LOW       LOW        LOW   LOW    LOW   Invert area bit2
Second        LOW      BA15                                                 BA14  BA13      BA12       BA11  BA10   BA9
Third         LOW      LOW                                                  LOW   LOW       LOW        LOW   LOW    BA17         BA8
                                                                                                                                 BA16

           Notes: 1. I/O[15:8] is applicable only for x16 devices.
                     2. Invert area bit is applicable for 24h command; it may be LOW or HIGH for 23h command.

PDF: 09005aef82784784 / Source: 09005aef82784840                                        42             Micron Technology, Inc., reserves the right to change products or specifications without notice.
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Figure 33: UNLOCK Operation

                                                        WP#
                                                        CLE

                                                        CE#

                                                  WE#

                                                        ALE

                                                        RE#

                                                        I/Ox       23h  Block Block Block  24h  Block Block Block
                                                                        add 1 add 2 add 3       add 1 add 2 add 3

                                                              Unlock    Lower boundary          Upper boundary

                                                  R/B#

LOCK 2Ah

          By default at power-on, if LOCK is HIGH, all of the blocks in the NAND Flash device are
          locked, meaning that they are protected from PROGRAM and ERASE operations. If por-
          tions of the device are unlocked using the UNLOCK (23h) command, they can be locked
          again using the LOCK (2Ah) command. The LOCK command locks all of the blocks in the
          device. Locked blocks are write-protected from PROGRAM and ERASE operations.

          To lock all of the blocks in the device, issue the LOCK (2Ah) command.

          When a PROGRAM or ERASE operation is issued to a locked block, R/B# goes LOW for
          tLBSY. The PROGRAM or ERASE operation does not complete. Any READ STATUS com-
          mand reports bit 7 as "0," indicating that the block is protected.

          The LOCK (2Ah) command is disabled if LOCK is LOW at power-on or if the device is
          locked tight (see "LOCK-TIGHT 2Ch" on page 44).

Figure 34: LOCK Operation

                                                  CLE

                                                  CE#

                                                  WE#

                                                  I/Ox        2Ah

                                                        LOCK command

PDF: 09005aef82784784 / Source: 09005aef82784840                        43              Micron Technology, Inc., reserves the right to change products or specifications without notice.
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LOCK-TIGHT 2Ch

                The LOCK-TIGHT (2Ch) command prevents locked blocks from being unlocked and
                also prevents unlocked blocks from being locked. When this command is issued, the
                UNLOCK (23h) and LOCK (2Ah) commands are disabled. This provides an additional
                level of protection against inadvertent PROGRAM and ERASE operations to locked
                blocks.

                To implement lock-tight in all of the locked blocks in the device, verify that WP# is HIGH
                and then issue the LOCK-TIGHT (2Ch) command.

                When a PROGRAM or ERASE operation is issued to a locked block that has also been
                locked tight, R/B# goes LOW for tLBSY. The PROGRAM or ERASE operation does not
                complete. The READ STATUS (70h) command reports bit 7 as "0," indicating that the
                block is protected. PROGRAM and ERASE operations complete successfully to blocks
                that were not locked at the time the LOCK-TIGHT command was issued.

                After the LOCK-TIGHT command is issued, the command cannot be disabled via a soft-
                ware command. The only ways to disable the lock-tight status is to power cycle the
                device. When the lock-tight status is disabled, all of the blocks become locked, the same
                as if the LOCK (2Ah) command had been issued.

                The LOCK-TIGHT (2Ch) command is disabled if LOCK is LOW at power-on.

Figure 35: LOCK-TIGHT Operation

                                                  LOCK

                                                  WP#

                                                  CLE

                                                  CE#

                                                  WE#

                                                  I/Ox       2Ch
                                                  R/B#  LOCK-TIGHT

                                                         command

                                                                        Don't Care

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Figure 36: PROGRAM/ERASE Issued to Locked Block                                    tLBSY

   R/B#

I/Ox  PROGRAM or ERASE                            Address/data input      CONFIRM         70h          60h
                                                      Locked block
                                                                                          READ STATUS

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BLOCK LOCK READ STATUS 7Ah
                                    The BLOCK LOCK READ STATUS (7Ah) command is used to determine the protection
                                    status of individual blocks. The ADDRESS cycles have the same format as shown in
                                    Table 14; the invert area bit should be set LOW. On the falling edge of RE# the I/O pins
                                    output the block lock status register which contains the information on the protection
                                    status of the block. Table 14 shows how to interpret the block lock status register bits.

Table 14: Block Lock Status Register Bit Definitions

     Block Lock Status Register Definitions                          I/O[7:3]           I/O2 (Lock#)  I/O1 (LT#)  I/O0 (LT)
                                                                         X                      0           0          1
Block is locked-tight                                                    X                      0           1          0
Block is locked                                                          X                      1           0          1
Block is unlocked, and device is locked-tight                            X                      1           1          0
Block is unlocked, and device is not locked-tight

Figure 37: BLOCK LOCK READ STATUS

                                                  CLE

                                                  CE#

                                                  WE#                                   tWHR
                                                   ALE

                                                  RE#

                                                  I/Ox  7Ah          Add 1 Add 2 Add 3                Status

                                                        BLOCK LOCK   Block address

                                                        READ STATUS

PDF: 09005aef82784784 / Source: 09005aef82784840                     46             Micron Technology, Inc., reserves the right to change products or specifications without notice.
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                                                                                                 Command Definitions

Figure 38: BLOCK LOCK Flow Chart

                                                               Power-up

                                            Power-up with                                           Power-up with
                                               LOCK HIGH                                              LOCK LOW
                                                                                                        (default)
                                   Entire NAND Flash
                                       array locked                                                         BLOCK LOCK function
                                                                                                                      disabled
                                  LOCK-TIGHT Cmd
                                  with
                                  LOCK HIGH

      Entire NAND Flash
      array locked tight

                                                           UNLOCK Cmd with
                                                            invert area bit = 1

                                                                                                    UNLOCK Cmd with
                                                                                                    invert area bit = 0

LOCK  Unlocked range                                                                      LOCK Cmd   Locked range       UNLOCK Cmd with
Cmd    Locked range                               UNLOCK Cmd with invert area bit = 1               Unlocked range       invert area bit = 0
                                                  UNLOCK Cmd with invert area bit = 0
      Unlocked range                                                                                 Locked range

UNLOCK Cmd       LOCK-TIGHT Cmd                                                                    LOCK-TIGHT Cmd
with invert area  with LOCK HIGH                                                                    with LOCK HIGH

      bit = 1

        Unlocked range                                                                              Locked-tight range
      Locked-tight range                                                                              Unlocked range

        Unlocked range                                                                              Locked-tight range

PDF: 09005aef82784784 / Source: 09005aef82784840           47  Micron Technology, Inc., reserves the right to change products or specifications without notice.
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One-Time Programmable (OTP) Area

                                    This Micron NAND Flash device offers a protected, one-time programmable NAND
                                    Flash memory area. Ten full pages (2,112 bytes per page) of OTP data is available on the
                                    device, and the entire range is guaranteed to be good. The OTP area is accessible only
                                    through the OTP commands. Customers can use the OTP area in any way they desire;
                                    typical uses include programming serial numbers or other data for permanent storage.

                                    In Micron NAND Flash devices, the OTP area leaves the factory in a non-written state (all
                                    bits are "1s"). Programming or partial-page programming enables the user to program
                                    only "0" bits in the OTP area. The OTP area cannot be erased, even if it is not protected.
                                    Protecting the OTP area simply prevents further programming of the OTP area.

                                    While the OTP area is referred to as "one-time programmable," Micron provides a
                                    unique way to program and verify data--before permanently protecting it and prevent-
                                    ing future changes.

                                    OTP programming and protection are accomplished in two discrete operations. First,
                                    using the OTP DATA PROGRAM (A0h-10h) command, an OTP page is programmed
                                    entirely in one operation, or in up to four partial-page programming sequences. Pro-
                                    gramming can occur on other pages within the OTP area in a similar manner. Second,
                                    the OTP area is permanently protected from further programming using the OTP DATA
                                    PROTECT (A5h-10h) command. The pages within the OTP area can always be read using
                                    the OTP DATA READ (AFh-30h) command, whether or not it is protected.

                                    To determine whether or not the device is busy during an OTP operation, either monitor
                                    R/B# or use the READ STATUS (70h) command.

OTP DATA PROGRAM A0h-10h
                                    The OTP DATA PROGRAM (A0h-10h) command is used to write data to the pages within
                                    the OTP area. An entire page can be programmed at one time, or a page can be partially
                                    programmed up to four times. There is no ERASE operation for the OTP pages.

                                    The OTP DATA PROGRAM command allows programming into an offset of an OTP page,
                                    using the 2 bytes of column address (CA[11:0] for x8 devices or CA[10:0] for x16 devices).
                                    The OTP DATA PROGRAM command will not execute if the OTP area has been pro-
                                    tected.

                                    To use the OTP DATA PROGRAM command, issue the A0h command. Issue 5 ADDRESS
                                    cycles: the first 2 ADDRESS cycles are the column address, and for the remaining 3 cycles
                                    select a page in the range of 02h-00h-00h through 0Bh-00h-00h. Next, write from 1 to
                                    2,112 bytes of data. After data input is complete, issue the 10h command. The internal
                                    control logic automatically executes the proper programming algorithm and controls
                                    the necessary timing for programming and verification. Program verification only
                                    detects "1s" that are not successfully written to "0s."
                                    R/B# goes LOW during the duration of the array programming time (tPROG). The READ
                                    STATUS (70h) command is the only command valid during the OTP DATA PROGRAM
                                    operation. Bit 5 of the status register will reflect the state of R/B#. If bit 7 is "0," then the
                                    OTP area has been protected; otherwise, it will be a "1."

                                    When the device is ready, read bit 0 of the status register to determine if the operation
                                    passed or failed (see Table 12 on page 34).

                                    It is possible to program each OTP page a maximum of four times.

PDF: 09005aef82784784 / Source: 09005aef82784840  48  Micron Technology, Inc., reserves the right to change products or specifications without notice.
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                                                                                                 Command Definitions

RANDOM DATA INPUT 85h
                                    After the initial OTP data set is input, additional data can be written to a new column
                                    address with the RANDOM DATA INPUT (85h) command. The RANDOM DATA INPUT
                                    command can be used any number of times in the same page prior to issuance of the
                                    OTP PAGE WRITE (10h) command. See Figure 40 for the proper command sequence.

Figure 39: OTP DATA PROGRAM

CLE                                                                                   tWB tPROG
CE#

                            tWC

WE#

ALE

RE#

I/Ox  A0h                        Col              Col  OTP  00h  00h  DIN  DIN             10h          70h    Status

                                 add 1 add 2 page1                    N    M           PROGRAM    READ STATUS
                                                                                       command      command
      OTP DATA INPUT                                                  1 up to m bytes
          command                                                        serial input

R/B#

                                                                                                               OTP data written
                                                                                                  (following "good" status confirmation)

                                                                                                                           Don't Care

                                 Notes: 1. The OTP page must be within the 02h0Bh range.

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NDA_2gb_nand_m59a__2.fmRev. A 8/08 EN
                                                                                                       CLE
                                                                                                       CE#

                                                                                                                             tWC
                                                                                                      WE#

                                                                                                       ALE

                                                                                                     RE#

                                                                                                     I/Ox  A0h              Col Col OTP       00h  00h  DIN  DIN      85h      Col  Col            DIN  DIN  10h             70h1         Status                        Micron Confidential and Proprietary
                                                                                                                           add 1 add 2 page1             N   M                                      P   Q
                                                                                                                                                                               add 1 add 2                                                                     2Gb x8, x16: NAND Flash Memory
                                                                                                                                                                                                                                                            Command Definitions
                                                                                                           OTP DATA INPUT                               1 up to m bytes RANDOM New column address            PROGRAM         READ STATUS
                                                                                                               command                                                                                       command           command
                                                                                                                                                        serial input  DATA in selected OTP page

                                                                                                                                                                      INPUT

                                                                                                                                                                      command

                                                                                                     R/B#                                                                                                                    OTP data written
                                                                                                                                                                                                                                  (following
50
                                                                                                                                                                                                                      "good" status confirmation)

                                                                                                                                                                                                                                                Don't Care

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OTP DATA PROTECT A5h-10h
                                    The OTP DATA PROTECT (A5h-10h) command is used to protect all the data in the OTP
                                    area. After the data is protected it cannot be programmed further. When the OTP area is
                                    protected, the pages within the area are no longer programmable and cannot be unpro-
                                    tected.
                                    To use the OTP DATA PROTECT command, issue the A5h command. Next, issue the fol-
                                    lowing 5 ADDRESS cycles: 00h-00h-01h-00h-00h. Finally, issue the 10h command.
                                    R/B# goes LOW while the OTP area is being protected. The protect command duration is
                                    similar to a normal page programming operation, tPROG. The READ STATUS (70h) com-
                                    mand is the only command valid during the OTP DATA PROTECT operation. Bit 5 of the
                                    status register will reflect the state of R/B#.
                                    When the device is ready, read bit 0 of the status register to determine if the operation
                                    passed or failed (see Table 12 on page 34).

Figure 41: OTP DATA PROTECT

CLE  tWC
CE#
WE#                                                                   tWB       tPROG
ALE

RE#

I/Ox  A5h               Col                       Col  01h  00h  00h       10h                70h   Status

                        00h 00h                                       PROGRAM          READ STATUS
                                                                      command            command
      OTP DATA PROTECT
             command

R/B#

                                                                                       OTP data protected1
                                                                                                        Don't Care

           Notes: 1. OTP data is protected following "good" status confirmation.

PDF: 09005aef82784784 / Source: 09005aef82784840                 51   Micron Technology, Inc., reserves the right to change products or specifications without notice.
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OTP DATA READ AFh-30h
                                    The OTP DATA READ (AFh-30h) command is used to read data from a page within the
                                    OTP area. An OTP page within the OTP area is available for reading data whether or not
                                    the area is protected.
                                    To use the OTP DATA READ command, issue the AFh command. Next, issue 5 ADDRESS
                                    cycles: the first 2 ADDRESS cycles are the column address, and for the remaining 3 cycles
                                    select a page in the range of 02h-00h-00h through 0Bh-00h-00h. Finally, issue the 30h
                                    command.
                                    R/B# goes LOW (tR) while the data is moved from the OTP page to the data register. The
                                    READ STATUS (70h) command and the RESET (FFh) command are the only commands
                                    valid during the OTP DATA READ operation. Bit 5 of the status register will reflect the
                                    state of R/B#. For details, refer to Table 12 on page 34.
                                    Normal READ operation timings apply to OTP read accesses (see Figure 42). Additional
                                    pages within the OTP area can be selected by repeating the OTP DATA READ command.
                                    The RANDOM DATA READ command enables the user to specify a new column address
                                    within the OTP page so the data at single or multiple column addresses can be read. The
                                    random read mode is enabled after a normal OTP DATA READ (AFh-30h) sequence.
                                    Random data can be output after the initial page read by writing an 05h-E0h command
                                    sequence along with the new column address (2 cycles).
                                    The RANDOM DATA READ command can be issued without limit within the OTP page.
                                    Only data on the current page can be read. Pulsing the RE# pin outputs data sequentially
                                    (see Figure 43 on page 53).

Figure 42: OTP DATA READ Operation

            CLE

            CE#

           WE#

ALE

RE#                                                                             tR

I/Ox  AFh  Col                                    Col   OTP   00h  00h  30h          DOUT  DOUT     DOUT
           add 1 add 2                                 page1                   Busy    N   N+1         M

R/B#                                                                                             Don't Care

           Notes: 1. The OTP page must be within the 02h0Bh range.

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                                                                    DOUT                    Don't Care
                                                                       H

                                                                    DOUT
                                                                       P

                                                                    E0h

                                                                    Col
                                                                       add 2

                                                                    Col
                                                                       add 1

                                                                    05h

                                                                    DOUT
                                                                       M

                                                                    DOUT DOUT                           Notes: 1. The OTP page must be within the range 02h0Bh.
                                                                       N N+1

                                                           tR       30h
                                                                                Busy
Figure 43: OTP DATA READ with RANDOM DATA READ
                                                                    00h
               CLE
                               CE#                                  00h
                                                 WE#
                                                                    OTP
                                                                      page1

                                                                    Col
                                                                       add 2

                                                                    Col
                                                                       add 1

                                                                    AFh

                                                      ALE      RE#  I/Ox              R/B#

PDF: 09005aef82784784 / Source: 09005aef82784840                               53           Micron Technology, Inc., reserves the right to change products or specifications without notice.
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Features Operations

                                    The GET FEATURES (EEh) and SET FEATURES (EFh) commands are used to alter the
                                    NAND Flash device behavior from the default power-on behavior. These commands use
                                    a 1-byte feature address to determine which feature is to be read or modified. Each fea-
                                    ture (in the range of 0 to 255) is defined in the features table (Table 15). The GET FEA-
                                    TURES (EEh) command (see "GET FEATURES EEh" on page 56) simply reads the
                                    parameter in the features table (4 bytes). The SET FEATURES (EFh) command (see "SET
                                    FEATURES EFh" on page 57) places parameters in the features table (4 bytes).

                                    When a feature is set, by default it remains active until the device is power-cycled. It is
                                    volatile. Unless otherwise specified in the features table, once a device is set it remains
                                    set, even if a RESET (FFh) command is issued.

Table 15: Features                                                                                    Description

           Feature Address                        N/A
                     00h                          Timing mode
                     01h                          Reserved
                                                  Vendor-specific parameter: Programmable I/O drive strength
                  02h7Fh                         Vendor-specific parameter: Programmable R/B# pull-down strength
                     80h                          Reserved
                     81h

                  82h-FFh

Table 16: Feature Address 01h: Timing Mode

  Subfeature      Options                         I/O7 I/O6 I/O5 I/O4             I/O3  I/O2  I/O1  I/O0 Value Notes
   Parameter
P1            Mode 0                                                Reserved (0)          0     0   0              00h  1,2
Timing mode   (default)                                             Reserved (0)
              Mode 1                                                Reserved (0)          0     0   1              01h  2
P2            Mode 2                                                Reserved (0)          0     1
              Mode 3                                                Reserved (0)          0     1   0              01h  3
              Mode 4                                                Reserved (0)          1     0
              Mode 5                                                                      1     0   1              01h  3
                                                                    Reserved (0)
                                                                                                    0              01h  3
                                                                    Reserved (0)
                                                                                                    1              01h  4
                                                                    Reserved (0)
                                                                                                                   00h

P3

                                                                                                                   00h

P4

                                                                                                                   00h

              Notes: 1. The timing-mode feature address is used to change the default timing mode. The timing
                            mode should be selected to indicate the maximum speed at which the device will receive
                            commands, addresses, and data cycles. The five supported settings for the timing mode are
                            shown. The default timing mode is mode 0. The device returns to mode 0 when the device
                            is power cycled. Supported timing modes are reported in the parameter page.

                        2. Supported for both 1.8V and 3.3V.
                        3. Supported for 3.3V only.
                        4. Not supported.

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Table 17: Feature Address 80h: Programmable I/O Drive Strength

  Subfeature    Options                           I/O7  I/O6  I/O5 I/O4 I/O3            I/O2  I/O1  I/O0 Value Notes
   Parameter
P1              Full (default)                                Reserved (0)                      0   0  00h  1
I/O drive       Three-quarters                                Reserved (0)                      0
strength        One-half                                      Reserved (0)                      1   1  01h
                One-quarter                                   Reserved (0)                      1
P2                                                                                                  0  02h
                                                                          Reserved (0)
                                                                                                    1  03h
                                                                          Reserved (0)
                                                                                                       00h
                                                                          Reserved (0)
P3

                                                                                                       00h

P4

                                                                                                       00h

                Notes: 1. The PROGRAMMABLE DRIVE STRENGTH feature address is used to change the default I/O
                              drive strength. Drive strength should be selected based on expected loading of the mem-
                              ory bus. This table shows the four supported output drive-strength settings. The default
                              drive strength is full strength. The device returns to the default drive strength mode when
                              the device is power cycled. AC timing parameters may need to be relaxed if I/O drive
                              strength is not set to full.

Table 18: Feature Address 81h: Programmable R/B# Pull-down Strength

  Subfeature        Options                       I/O7  I/O6  I/O5 I/O4 I/O3            I/O2  I/O1  I/O0 Value Notes
   Parameter
P1              Full (default)                                Reserved (0)                      0   0  00h  1
R/B# pull-down  Three-quarters                                Reserved (0)                      0
strength        One-half                                      Reserved (0)                      1   1  01h
                One-quarter                                   Reserved (0)                      1
P2                                                                                                  0  02h
                                                                          Reserved (0)
                                                                                                    1  03h
                                                                          Reserved (0)
                                                                                                       00h
                                                                          Reserved (0)
P3

                                                                                                       00h

P4

                                                                                                       00h

                Notes: 1. The programmable R/B# pull-down strength feature address is used to change the default
                              R/B# pull-down strength. R/B# pull-down strength should be selected based on expected
                              loading of R/B#. The four supported pull-down strength settings are shown. The default
                              pull-down strength is full strength. The device returns to the default pull-down strength
                              when the device is power cycled.

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GET FEATURES EEh

                  The GET FEATURES command is used to determine the current settings for the specified
                  feature address. This command returns the parameter settings, including modifications
                  made previously with the SET FEATURES function. Figure 44 defines GET FEATURES
                  behavior and timing.

Figure 44: GET FEATURES (EEh)

                                                  CLE

                                                  CE#

                                                  WE#

                                                  ALE
                                                  RE#

                                                  I/Ox  EEh  FA                       P11  P2  P3  P4

                                                             Feature address,

                                                             1 cycle           tFEAT

                                                  R/B#

Notes: 1. P1P4 are the parameters for the specified feature address (FA).

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                  The SET FEATURES command is used to set the parameters at a specified feature
                  address. These parameters are stored in the device until power is cycled. They are
                  applied to all die on the CE# to which this command is issued.

Figure 45: SET FEATURES (EFh)

                                                  CLE
                                                  CE#

                                                  WE#
                                                   ALE

                                                  RE#

                                                  I/Ox  EFh  FA                P11  P2  P3    P4
                                                                                                          tFEAT
                                                             Feature address,
                                                                   1 cycle

                                                  R/B#

                  Notes: 1. P1P4 are the parameters for the specified feature address (FA).

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RESET Operation

RESET FFh

                  The RESET command is used to put the memory device into a known condition and to
                  abort the command sequence in progress.

                  READ, PROGRAM, and ERASE commands can be aborted while the device is in the busy
                  state. The contents of the memory location being programmed or the block being erased
                  are no longer valid. The data may be partially erased or programmed, and is invalid. The
                  command register is cleared and is ready for the next command. The data register and
                  cache register contents are marked invalid.

                  The status register contains the value E0h when WP# is HIGH; otherwise it is written
                  with a 60h value. R/B# goes LOW for tRST after the RESET command is written to the
                  command register (see Figure 46 and Table 19).

                  The RESET command must be issued to all CE#s as the first command after power-on.
                  The device will be busy for a maximum of 1ms.

Figure 46: RESET Operation

CLE

CE#                                              tWB
WE#
R/B#                                                      tRST

I/Ox              FFh

                    RESET
                  command

Table 19: Status Register Contents After RESET Operation

Condition Status                                       Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 Hex

WP# HIGH Ready                                         1        1      1  0  0  0  0  0  E0h

WP# LOW Ready and write protected 0                             1      1  0  0  0  0  0  60h

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WRITE PROTECT Operation

                                    It is possible to enable and disable PROGRAM and ERASE commands using the WP# pin.
                                    Figures 47 through 50 illustrate the setup time (tWW) required from WP# toggling until a
                                    PROGRAM or ERASE command is latched into the command register. After command
                                    cycle 1 is latched, the WP# pin must not be toggled until the command is complete and
                                    the device is ready (status register bit 5 is "1").

Figure 47: ERASE Enable

                                                  WE#

                                                        tWW

                                                  I/Ox  60h            D0h

                                                  WP#

                                                  R/B#

Figure 48: ERASE Disable

                                                  WE#

                                                        tWW

                                                  I/Ox  60h            D0h

                                                  WP#

                                                  R/B#

Figure 49: PROGRAM Enable

                                                  WE#   tWW              10h
                                                  I/Ox        80h      (or 15h)

                                                  WP#

                                                  R/B#

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Figure 50: PROGRAM Disable

                                                  WE#   tWW              10h
                                                  I/Ox        80h      (or 15h)
                                                  WP#

                                                  R/B#

Figure 51: PROGRAM for INTERNAL DATA MOVE Enable

                                                  WE#

                                                        tWW

                                                  I/Ox  85h            10h

                                                  WP#

                                                  R/B#

Figure 52: PROGRAM for INTERNAL DATA MOVE Disable

                                                  WE#

                                                        tWW

                                                  I/Ox  85h            10h

                                                  WP#

                                                  R/B#

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Error Management

                                    This NAND Flash device is specified to have the minimum number of valid blocks (NVB)
                                    of the total available blocks per die shown in Table 20. This means the devices may have
                                    blocks that are invalid when shipped from the factory. An invalid block is one that con-
                                    tains at least one page that has more bad bits than can be corrected by the minimum
                                    required ECC. Additional bad blocks may develop with use. However, the total number
                                    of available blocks will not fall below NVB during the endurance life of the product.
                                    Although NAND Flash memory devices may contain bad blocks, they can be used reli-
                                    ably in systems that provide bad-block management and error-correction algorithms.
                                    This ensures data integrity.
                                    Internal circuitry isolates each block from other blocks, so the presence of a bad block
                                    does not affect the operation of the rest of the NAND Flash array.
                                    NAND Flash devices are shipped from the factory erased. The factory identifies invalid
                                    blocks before shipping by attempting to program the bad-block mark into every location
                                    in the first page of each invalid block. It may not be possible to program every location in
                                    an invalid block with the bad-block mark. However, the first spare area location in each
                                    bad block is guaranteed to contain the bad-block mark. This method is compliant with
                                    ONFI Factory Defect Mapping requirements. See Table 20 for the bad-block mark.
                                    System software should initially check the first spare area location for non-FFh data on
                                    the first page of each block prior to performing any program or erase operations on the
                                    NAND Flash device. A bad-block table can then be created, enabling system software to
                                    map around these areas. Factory testing is performed under worst-case conditions.
                                    Because invalid blocks may be marginal, it may not be possible to recover the bad-block
                                    marking if the block is erased.
                                    Over time, some memory locations may fail to program or erase properly. In order to
                                    ensure that data is stored properly over the life of the NAND Flash device, the following
                                    precautions are required:

                                     Check status after each PROGRAM and ERASE operation.

                                     Under typical conditions, use the minimum required ECC shown in Table 20.

                                     Use bad-block management and wear-leveling algorithms.

The first block (physical block address 00h) for each CE# is guaranteed to be valid with
ECC when shipped from the factory.

Table 20: Error Management Details                                                                   Requirement

                                         Description                           2,008
                                         Minimum number of valid blocks (NVB)  2,048
                                         Total available blocks per die        1-bit ECC per 528 bytes of data
                                         Minimum required ECC                  x8: byte 2,048
                                         First spare area location             x16: word 1,024
                                                                               x8: 00h
                                         Bad-block mark                        x16: 0000h

PDF: 09005aef82784784 / Source: 09005aef82784840  61                           Micron Technology, Inc., reserves the right to change products or specifications without notice.
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                                                                                                                Electrical Characteristics

Electrical Characteristics

                                    Stresses greater than those listed under "Absolute Maximum Ratings" may cause perma-
                                    nent damage to the device. This is a stress rating only, and functional operation of the
                                    device at these or any other conditions above those indicated in the operational sections
                                    of this specification is not guaranteed. Exposure to absolute maximum rating conditions
                                    for extended periods may affect reliability.

Table 21:  Absolute Maximum Ratings
           Voltage on any pin relative to VSS

                                                  Parameter/Condition                 Symbol        Min        Max        Unit

                                                  Voltage Input        3.3V              VIN        0.6       +4.6         V
                                                                                         VIN        0.6       +2.4         V
                                                  Voltage input        1.8V              VCC        0.6       +4.6         V
                                                                                         VCC        0.6       +2.4         V
                                                  VCC supply voltage   3.3V             TSTG        65        +150        C
                                                                                                                          mA
                                                  VCC supply voltage   1.8V                                     5

                                                  Storage temperature

                                                  Short circuit output current, I/Os

Table 22: Recommended Operating Conditions

                                                          Parameter/Condition         Symbol Min          Typ  Max        Unit

                                                  Operating temperature               TA      0                     +70  C
                                                  Extended temperature
                                                  VCC supply voltage                          40                   +85  C
                                                  VCC supply voltage
                                                  Ground supply voltage               VCC     2.7         3.3        3.6  V

                                                                                      VCC     1.65        1.8  1.95       V

                                                                                      VSS     0           0          0    V

PDF: 09005aef82784784 / Source: 09005aef82784840                               62     Micron Technology, Inc., reserves the right to change products or specifications without notice.
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                                                                                                       Electrical Characteristics

VCC Power Cycling

                                    Micron NAND Flash devices are designed to prevent data corruption during power tran-
                                    sitions. VCC is internally monitored. (The WP# signal permits additional hardware pro-
                                    tection during power transitions.) When VCC reaches 2.5V for a 3.3V device or 1.5V for a
                                    1.8V device, a minimum of 100s should be allowed for the Flash device to initialize
                                    before any commands are executed (see Figures 53 for the states of signals during VCC
                                    power cycling).
                                    Both of the following conditions must be satisfied before R/B# will be valid:
                                     50s have elapsed since Vcc started its ramp.
                                     10s have elapsed since Vcc reached  2.5V for 3.3V or  1.5V for 1.8V
                                    The RESET command must be issued to all CE#s as the first command after the NAND
                                    Flash device is powered on. Each CE# will be busy for a maximum of 1ms after a RESET
                                    command is issued.
                                    Each NAND die will draw no more than IST prior to execution of the first RESET com-
                                    mand after the device is powered on.

Figure 53: AC Waveforms During Power Transitions

                                                          3V device:  2.5V                                        3V device:  2.5V
                                                       1.8V device:  1.5V                                         1.8V device:  1.5V

                                                  VCC

                                                  CLE
                                                                                                             tCS

                                                  CE#

                                                  WP#

                                                  WE#                       100s
                                                  ALE                       (MIN)

                                                  RE#

                                                  I/Ox                                  FFh
                                                  R/B#
                                                                                                     1ms
                                                                                                     (MAX)

                                                                              10s                                 Don't Care  Undefined
                                                                             (MAX)

                                                                             50s
                                                                            (MAX)

PDF: 09005aef82784784 / Source: 09005aef82784840                                    63                            Micron Technology, Inc., reserves the right to change products or specifications without notice.
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                                                                                                 Electrical Characteristics

Table 23: DC and Operating Characteristics (3.3V)

         Parameter                Conditions                    Symbol         Min     Typ  Max        Unit  Notes
Sequential READ current  tRC = tRC (MIN); CE# = VIL;               ICC1         
                                                                                       25   35         mA       3
PROGRAM current                    IOUT = 0mA                      ICC2         
ERASE current                                                     ICC3               25   35         mA       1
Standby current (TTL)                                             ISB1                                        1
                                                                                       25   35         mA       2
Standby current (CMOS)              CE# = VIH;                     ISB2         
                                 WP# = 0V/VCC                                              1          mA
Staggered power-up             CE# = VCC - 0.2V;                    IST         
current3                         WP# = 0V/VCC                                          10   50         A
Input leakage current           Rise time = 1ms                     ILI         
Output leakage current    Line capacitance = 0.1F                 ILO                    10 per die mA
Input high voltage              VIN = 0V to VCC                    VIH      0.8 x VCC
                               VOUT = 0V to VCC                                            10        A
Input low voltage,            I/O[7:0], I/O[15:0],                 VIL         0.3
all inputs               CE#, CLE, ALE, WE#, RE#,                                          10        A
Output high voltage                                                             2.4
Output low voltage                  WP#, R/B#                                             VCC + 0.3  V
Output low current                                                              8
                                                                                           0.2 x VCC  V

                                                  IOH = 400A     VOH                               V
                                                   IOL = 2.1mA      VOL
                                                   VOL = 0.4V   IOL (R/B#)                 0.4        V

                                                                                       10             mA

Notes: 1. VOH and VOL may need to be relaxed if I/O drive strength is not set to "full."
          2. IOL (RB#) may need to be relaxed if R/B pull-down strength is not set to "full."
          3. Measurement is taken with 1ms averaging intervals and begins after Vcc reaches Vcc
              (MIN).

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                                                                                                 Electrical Characteristics

Table 24: DC and Operating Characteristics (1.8V)

Parameter                         Conditions                    Symbol         Min     Typ  Max        Unit  Notes
Sequential READ current  tRC = tRC (MIN); CE# = VIL;               ICC1         
                                                                                       10   20         mA       3
PROGRAM current                    IOUT = 0mA                      ICC2         
ERASE current                                                     ICC3               10   20         mA       1
Standby current (TTL)                                             ISB1                                        1
                                                                                       10   20         mA       2
Standby current (CMOS)              CE# = VIH;                     ISB2         
                           LOCK = WP# = 0V/VCC                                             1          mA
Staggered power-up                                                  IST         
current3                       CE# = VCC - 0.2V;                                       10   50         A
Input leakage current      LOCK = WP# = 0V/VCC                      ILI         
Output leakage current                                             ILO                    10 per die mA
Input high voltage              Rise time = 1ms                    VIH      0.8 x VCC
                          Line capacitance = 0.1F                                         10        A
Input low voltage,                                                 VIL         0.3
all inputs                      VIN = 0V to VCC                                            10        A
Output high voltage            VOUT = 0V to VCC                             VCC - 0.1
Output low voltage            I/O[7:0], I/O[15:0],                                        VCC + 0.3  V
Output low current       CE#, CLE, ALE, WE#, RE#,                                3
                               WP#, R/B#, LOCK                                             0.2 x VCC  V

                                          

                                                  IOH = 100A     VOH                               V
                                                   IOL = 100A      VOL
                                                   VOL = 0.2V   IOL (R/B#)                 0.1        V

                                                                                       4              mA

Notes: 1. VOH and VOL may need to be relaxed if I/O drive strength is not set to "full."
          2. IOL (RB#) may need to be relaxed if R/B pull-down strength is not set to "full."
          3. Measurement is taken with 1ms averaging intervals and begins after Vcc reaches Vcc
              (MIN).

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                                                                                                      Electrical Characteristics

Table 25: Valid Blocks

Parameter                                         Symbol  Device              Min    Max                Unit    Notes

Valid block number                                NVB     MT29F2GxxAxD        2,008  2,048              blocks  1, 2

                    Notes: 1. Invalid blocks are blocks that contain one or more bad bits. The device may contain bad
                                  blocks upon shipment. Additional bad blocks may develop over time; however, the total
                                  number of available blocks will not drop below NVB during the endurance life of the
                                  device. Do not erase or program blocks marked invalid by the factory.

                              2. Block 00h (the first block) is guaranteed to be valid with ECC when shipped from the fac-
                                  tory.

Table 26: Capacitance

              Description                         Symbol                      Max           Unit                Notes
Input capacitance                                    CIN                       10            pF                   1,2
Input/output capacitance (I/O)                       CIO                       10            pF                   1.2

                    Notes: 1. These parameters are verified in device characterization and are not 100 percent tested.
                              2. Test conditions: Tc = 25C; f = 1 MHz; VIN = 0V.

Table 27: Test Conditions                                         Device                   Value                Notes
                                                          MT29F2GxxAxD
Parameter                                                                              0.0V to VCC                1
Input pulse levels                               3.3V                                       5ns                   1
Input rise and fall times                        1.8V                                      VCC/2
Input and output timing levels
Output load                                                                  1 TTL GATE and CL = 50pF
                                                                              1 TTL GATE and CL = 30pF

                    Notes: 1. Verified in device characterization, not 100 percent tested.

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                                                                                                         Electrical Characteristics

Table 28: AC Characteristics: Command, Data, and Address Input (3.3V)

Parameter                                                Symbol      Min  Max  Unit  Notes
                                                                                        1
ALE to data start                                 tADL                70       ns
ALE hold time                                     tALH                 5       ns
ALE to setup time                                 tALS                10       ns
CE# hold time                                     tCH                  5       ns
CLE hold time                                     tCLH                 5       ns
CLE setup time                                    tCLS                10       ns
CE# setup time                                    tCS                 15       ns
DATA hold time                                    tDH                  5       ns
DATA setup time                                   tDS                 10       ns
WRITE cycle time                                  tWC                 25       ns
WE# pulse width HIGH                              tWH                 10       ns
WE# pulse width                                   tWP                 12       ns
WP# setup time                                    tWW                100       ns

Notes: 1. Timing for begins tADL begins in the ADDRESS cycle on the final rising edge of WE# and
              ends with the first rising edge of WE# for data input.

Table 29: AC Characteristics: Command, Data, and Address Input (1.8 V)

Parameter                                         Symbol             Min  Max  Unit  Notes
                                                                                        1
ALE to data start                                 tADL               100       ns
ALE hold time                                     tALH                 4       ns
ALE setup time                                    tALS                15       ns
CE# hold time                                     tCH                  4       ns
CLE hold time                                     tCLH                 5       ns
CLE setup time                                    tCLS                15       ns
CE# setup time                                    tCS                 24       ns
Data hold time                                    tDH                  4       ns
Data setup time                                   tDS                 15       ns
WRITE cycle time                                  tWC                 35       ns
WE# pulse width HIGH                              tWH                 15       ns
WE# pulse width                                   tWP                 17       ns
WP# setup time                                    tWW                          ns
                                                                     100

Notes: 1. Timing for begins tADL begins in the ADDRESS cycle on the final rising edge of WE# and
              ends with the first rising edge of WE# for data input.

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                                                                                                 Electrical Characteristics

Table 30: AC Characteristics: Normal Operation (3.3V)

Parameter                                                Symbol     Min      Max     Unit  Notes

ALE to RE# delay                                       tAR            10             ns      1
CE# access time                                        tCEA                   25     ns      1
CE# HIGH to output High-Z                              tCHZ                   30     ns     1, 2
CLE to RE# delay                                       tCLR           10             ns      1
CE# HIGH to output hold                                tCOH           15             ns      1
Cache busy in page read cache mode (first 31h)         tDCBSYR1                3     s      1
Cache busy in page read cache mode (next 31h and 3Fh)  tDCBSYR2  tDCBSYR1      25     s      1
Output High-Z to RE# LOW                               tIR             0             ns      1
Data transfer from Flash array to data register        tR                     25     s      1
READ cycle time                                        tRC            25             ns      1
RE# access time                                        tREA                   20     ns      1
RE# HIGH hold time                                     tREH           10             ns      1
RE# HIGH to output hold                                tRHOH          15             ns      1
RE# HIGH to WE# LOW                                    tRHW          100             ns      1
RE# HIGH to output High-Z                              tRHZ                  100     ns     1, 2
RE# LOW to output hold                                 tRLOH           5             ns      1
RE# pulse width                                        tRP            12             ns      1
Ready to RE# LOW                                       tRR            20             ns      1
Reset time (READ/PROGRAM/ERASE)                        tRST               5/10/500   s     1, 3
WE# HIGH to busy                                       tWB                   100     ns     1, 4
WE# HIGH to RE# LOW                                    tWHR           60             ns      1

Notes: 1. AC characteristics may need to be relaxed if I/O drive strength is not set to "full."
          2. Transition is measured 200mV from steady-state voltage with load. This parameter is sam-
              pled and not 100 percent tested.
          3. The first time the RESET (FFh) command is issued while the device is idle, the device will go
              busy for a maximum of 1ms. Thereafter, the device goes busy for maximum 5s.
          4. Do not issue a new command during tWB, even if R/B# is ready.

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                                                                                                 Electrical Characteristics

Table 31: AC Characteristics: Normal Operation (1.8V)

Parameter                                                Symbol     Min      Max     Unit  Notes

ALE to RE# delay                                       tAR            10             ns      1
CE# access time                                        tCEA                   30     ns      1
CE# HIGH to output High-Z                              tCHZ                   45     ns     1, 2
CLE to RE# delay                                       tCLR           10             ns      1
CE# HIGH to output hold                                tCOH           15             ns      1
Cache busy in page read cache mode (first 31h)         tDCBSYR1                3     s      1
Cache busy in page read cache mode (next 31h and 3Fh)  tDCBSYR2  tDCBSYR1      25     s      1
Output High-Z to RE# LOW                               tIR             0             ns      1
Data transfer from Flash array to data register        tR                     25     s      1
READ cycle time                                        tRC            35             ns      1
RE# access time                                        tREA                   24     ns      1
RE# HIGH hold time                                     tREH           15             ns      1
RE# HIGH to output hold                                tRHOH          15             ns      1
RE# HIGH to WE# LOW                                    tRHW          100             ns      1
RE# HIGH to output High-Z                              tRHZ                  100     ns     1, 2
RE# LOW to output hold                                 tRLOH           0             ns      1
RE# pulse width                                        tRP            17             ns      1
Ready to RE# LOW                                       tRR            20             ns      1
Reset time (READ/PROGRAM/ERASE)                        tRST               5/10/500   s     1, 3
WE# HIGH to busy                                       tWB                   100     ns     1, 4
WE# HIGH to RE# LOW                                    tWHR           80             ns      1

Notes: 1. AC characteristics may need to be relaxed if I/O drive strength is not set to "full."
          2. Transition is measured 200mV from steady-state voltage with load. This parameter is sam-
              pled and not 100 percent tested.
          3. The first time the RESET (FFh) command is issued while the device is idle, the device will go
              busy for a maximum of 1ms. Thereafter, the device goes busy for maximum 5s.
          4. Do not issue a new command during tWB, even if R/B# is ready.

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                                                                                                 Electrical Characteristics

Table 32: PROGRAM/ERASE Characteristics

Symbol  Parameter                                                      Typ  Max  Unit Notes

NOP     Number of partial page programs                                    4    cycles  1
tBERS
tCBSY   BLOCK ERASE operation time                                     0.5  3    ms
tCBSY
tFEAT   Busy time for PROGRAM CACHE operation (3.3V)                   3    500  s      2
tFEAT
tLBSY   Busy time for PROGRAM CACHE operation (1.8V)                   3    600  s      2
tLPROG
tOBSY   Busy time for SET FEATURES and GET FEATURES operations (3.3V)      1    s
tPROG
tPROG   Busy time for SET FEATURES and GET FEATURES operations (1.8V)      3    s

        Busy time for PROGRAM/ERASE on locked block                        3    s

        LAST PAGE PROGRAM operation time                                              3

        Busy time for OTP DATA PROGRAM operation if OTP is protected       30   s

        PAGE PROGRAM operation time (1.8V)                             300  600  s

        PAGE PROGRAM operation time (3.3V)                             220  500  s

        Notes: 1. Four total partial-page programs to the same page.
                  2. tCBSY MAX time depends on timing between internal program completion and data-in.
                  3. tLPROG = tPROG (last page) + tPROG (last - 1 page) - command load time (last page) -

                      address load time (last page) - data load time (last page).

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Timing Diagrams

Figure 54: COMMAND LATCH Cycle

                                                   CLE                    tCLS tCLH
                                                   CE#
                                                  WE#                     tCS    tCH
                                                   ALE
                                                  I/Ox                   tWP
                                                                                  tALS tALH

                                                                           tDS tDH
                                                                          COMMAND

                                                                                                    Don't Care

Note: x16: I/O[15:8] must be set to "0."

Figure 55: ADDRESS LATCH Cycle

                                                   CLE   tCLS
                                                   CE#  tCS
                                                  WE#
                                                   ALE         tWC
                                                  I/Ox
                                                        tWP         tWH

                                                        tALS

                                                                    tALH

                                                        tDS tDH            Col               Row    Row           Row
                                                           Col            add 2              add 1  add 2         add 3

                                                         add 1                                        Don't Care    Undefined

Note: x16: I/O[15:8] must be set to "0."

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Figure 56: INPUT DATA LATCH Cycle

CLE                                                                                    tCLH
CE#
ALE                               tALS                                                       tCH
WE#
I/Ox                                                      tWC         tWP         tWP
                                                  tWP
                                                                         tDS tDH     tDS tDH
                                                                 tWH
                                                     tDS tDH              DIN 1     DIN Final1

                                                      DIN 0

                                                                                                        Don't Care

      Notes: 1. DIN Final = 2,111 (x8).

Figure 57: SERIAL ACCESS Cycle After READ

                             tCEA
CE#

                                   tREA                               tREA        tREA            tCHZ
                                          tRP                                           tCOH
                                                        tREH

RE#

                                                                            tRHZ             tRHZ
                                                                                          tRHOH
I/Ox                                              DOUT                      DOUT
R/B#                                                                                    DOUT

      tRR                                         tRC

                                                                                                        Don't Care

      Note: Use this timing diagram for tRC  30ns.

PDF: 09005aef82784784 / Source: 09005aef82784840                            72    Micron Technology, Inc., reserves the right to change products or specifications without notice.
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Figure 58: Serial Access Cycle After READ (EDO Mode)

      CE#                                                                                                                 tCHZ
                                                     tRC                                                                  tCOH

                                               tRP tREH                                                                   tRHZ
                                                                                                                         tRHOH
      RE#
                                                                                                                           DOUT
                                                    tREA     tREA
                                                  tCEA    tRLOH

      I/Ox                                                DOUT         DOUT

                                      tRR
      R/B#

                                                                                                                                        Don't Care

Figure 59: READ STATUS Operation

                                                                                                    tCLR
        CLE

                                                                       tCLS tCLH

CE#                                                      tCS                                                  tCEA               tCHZ
WE#                                                       tWP tCH                                                   tRP        tCOH
RE#
I/Ox                                                                                tWHR                                     tRHZ
                                                                                                                          tRHOH
                                                          tDS tDH                                         tIR  tREA
                                                            70h                                                          Status
                                                                                                                         output

                                                                                                                                        Don't Care

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Figure 60: PAGE READ Operation

CLE                                                                                          tCLR
CE#
WE#   tWC
ALE
RE#                                                                          tWB
I/Ox                                                                                                                tAR
R/B#
                                                                                   tR                                    tRC         tRHZ

                                                                                         tRR                             tRP        DOUT
                                                                                                                                      M
      00h   Col                                    Col   Row    Row    Row    30h             DOUT                       DOUT
           add 1                                  add 2  add 1  add 2  add 3                    N                        N+1   Don't Care

                                                                                   Busy

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                                                                                                                                       Don't Care

                                                                                                   Data output

                                                                                                                             tCHZ                  Out
                                                                                                                                     tCOH

                                                                                                                       tCEA  tREA

                                                                                    tR

Figure 61: READ Operation with CE# "Don't Care"                                                    30h
                                                                                                                      CE#
                                                                                                                                     RE#
                                                                                                                                               I/Ox

                                                                                                   Address (5 cycles)

                                                                                                   00h

                                                 CLE                                    R/B#  WE#  I/Ox
                                                           CE#
                                                                     RE#
                                                                               ALE

PDF: 09005aef82784784 / Source: 09005aef82784840                                                                                   75                   Micron Technology, Inc., reserves the right to change products or specifications without notice.
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                                                        Micron Confidential and Proprietary

                                                                                         2Gb x8, x16: NAND Flash Memory
                                                                                                                  Timing Diagrams

                                                  tREA  DOUT DOUT
                                                          M M+1
                                                                                Don't Care

Figure 62: RANDOM DATA READ Operation  tWHR             E0h

          CLE                                           Col                              Column address M
                 tCLR                                     add 2

                      CE#                               Col
                                                          add 1

                                                        05h

                                       tRHW             DOUT
                                                          N+1

                                                  tRC   tRR
                                                             DOUT
                                                                N

                                       tWB tAR    tR                                                       Busy

                                                        30h

                                                        Col Col Row Row Row              Column address N
                                                          add 1 add 2 add 1 add 2 add 3

                                                        00h

                                       WE#
                                                   ALE
                                                                 RE#
                                                                            I/Ox
                                                                                             R/B#

PDF: 09005aef82784784 / Source: 09005aef82784840                                                                 76  Micron Technology, Inc., reserves the right to change products or specifications without notice.
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NDA_2gb_nand_m59a__2.fmRev. A 8/08 EN
                                                                                                      CLE
                                                                                                                                                                                                  tCEA                          tRHW
                                                                                                                       tCLS tCLH

                                                                                                                       tCS tCH

                                                                                                      CE#

                                                                                                                                                  tWC

                                                                                                     WE#

                                                                                                      ALE

                                                                                                                                                                                                        tRC

                                                                                                     RE#                                                                  tWB  tR                                                                                                        Micron Confidential and Proprietary
                                                                                                     I/Ox
                                                                                                     R/B#  tDS tDH                                                                                          tREA                                                                2Gb x8, x16: NAND Flash Memory
                                                                                                             00h                                                                                  tRR                                                                        Timing Diagrams

                                                                                                                    Col                                Col  Row Row Row   30h      31h                  DOUT DOUT               DOUT  31h                   DOUT
                                                                                                                                                                                                                                                  tDCBSYR2    0
                                                                                                                    add 1 add 2 add 1 add 2 add 3                                                       0         1
                                                                                                                                                                                                                                                               Page address
                                                                                                                    Column address                          Page address                tDCBSYR1                  Page address                                      M+1
                                                                                                                            00h                                    M                                                     M

77

                                                                                                                                                                                                  Column address 0                    Column Address 0

   Micron Technology, Inc., reserves the right to change products or specifications without notice.                                                                                                                            1                  Don't Care
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                                                                                                                                                                                                                     Continued to 1
                                                                                                                                                                                                                       of next page
   PDF: 09005aef82784784 / Source: 09005aef82784840                                                  Figure 64: PAGE READ CACHE MODE Operation, Part 2 of 2
NDA_2gb_nand_m59a__2.fmRev. A 8/08 EN
                                                                                                     CLE

                                                                                                                                   tCLS tCLH

                                                                                                                                  tCS tCH

                                                                                                     CE#

                                                                                                     WE#                                      tCEA                    tRHW                                     tRHW
                                                                                                      ALE

                                                                                                                                                        tRC

                                                                                                      RE#                tWB                  tRR                                                                                                                                    Micron Confidential and Proprietary
                                                                                                     I/Ox        tDS tDH                              tREA
                                                                                                     R/B#                                                                                                                                                                   2Gb x8, x16: NAND Flash Memory
                                                                                                           DOUT  31h                                    DOUT  DOUT    DOUT  31h                  DOUT  DOUT    DOUT  3Fh                  DOUT  DOUT               DOUT  Timing Diagrams
                                                                                                                                                          0     1                      tDCBSYR2    0     1                      tDCBSYR2    0     1
                                                                                                                                                                                                                                                        Don't Care
                                                                                                                                              tDCBSYR2  Page address                             Page address                             Page address
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78                                                                                                                                            Column address 0              Column address 0                         Column address 0

   Micron Technology, Inc., reserves the right to change products or specifications without notice.                    1
2007 Micron Technology, Inc. All rights reserved.
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Figure 65: PAGE READ CACHE MODE Operation Without R/B#, Part 1 of 2

CLH
CH

     tWC

                                                                                 tCEA                           tRHW
                                                                                            tRC

DH                                                                                         tREA
h
     Col  Col Row Row Row                         30h 70h Status 31h 70h Status  00h        DOUT DOUT           DOUT  31h       70h  Status  00

     add 1 add 2 add 1 add 2 add 3                                                          0     1

     Column address  Page address                 I/O 5 = 0, Busy   I/O 6 = 0, Cache busy         Page address                  I/O 6 = 0, Cache busy
             00h            M                           = 1, Ready        = 1, Cache ready               M                            = 1, Cache read

                                                                                 Column address 0                                                    Colu

                                                                                                                          1

                                                                                                                Continued to 1
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Figure 66: PAGE READ CACHE MODE Operation Without R/B#, Part 2 of 2

CLS tCLH
CS tCH

                  tCEA                                                                                                 tRHW
                             tRC

tDS tDH                       tREA
  31h 70h Status
                  00h         DOUT                DOUT          DOUT  31h  70h     Status  00h     DOUT  DOUT          DOUT    3Fh  70h     Status  00h     DOUT  DO
                                0                   1                                                0     1                                                  0     1

      I/O 6 = 0, Cache busy                       Page address             I/O 6 = 0, Cache busy         Page address               I/O 6 = 0, Cache busy         Page
            = 1, Cache ready                           M+1                       = 1, Cache ready             M+2                         = 1, Cache ready             M

                  Column address 0                                                         Column address 0                                         Column address 0

om 1
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Figure 67: READ ID Operation

         CLE
         CE#

      WE#                                                       tAR
       ALE
       RE#                                                      tWHR tREA
      I/Ox
            90h                                   00h                      Byte 0          Byte 1        Byte 2        Byte 3       Byte 4

                                                  (or 20h)

                                  Address, 1 cycle

                              Note: See Table 9 on page 30 for actual values.

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Figure 68: PROGRAM PAGE Operation

CLE

CE#      tWC                                                                tADL
WE#
ALE                                                                                            tWB tPROG  tWHR

RE#

I/Ox      80h         Col                          Col   Row    Row Row            DIN     DIN      10h          70h    Status
                     add 1                        add 2  add 1  add 2 add 3        N       M
                                                                                                PROGRAM    READ STATUS
        SERIAL DATA                                                          1 up to m Byte     command      command
      INPUT command                                                            serial input

R/B#

                                                                                                                        Don't Care

Figure 69: Program Operation with CE# "Don't Care"

CLE                 Address (5 cycles)                                      Data input                    Data input   10h
CE#                                                                              tCS tCH
WE#                                                                                 tWP
ALE
I/Ox 80h

                                                                 CE#                                                    Don't Care
                                                                WE#

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                                                                                                     CLE

                                                                                                      CE#  tWC                                           tADL            tADL
                                                                                                     WE#

                                                                                                                                                                                                                                 tWB tPROG  tWHR

                                                                                                     ALE

                                                                                                     RE#

                                                                                                     I/Ox  80h             Col Col Row Row Row           DIN   DIN  85h   Col Col                             DIN  DIN           10h              70h    Status              Micron Confidential and Proprietary
                                                                                                                          add 1 add 2 add 1 add 2 add 3   N    N+1       add 1 add 2                           N   N+1
                                                                                                                                                                                                                                            READ STATUS             2Gb x8, x16: NAND Flash Memory
                                                                                                             SERIAL DATA                                                          RANDOM DATA Column address       Serial input  PROGRAM      command            Timing Diagrams
                                                                                                           INPUT command                                       Serial input INPUT command                                        command

                                                                                                     R/B#

                                                                                                                                                                                                                                            Don't Care

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Figure 71: INTERNAL DATA MOVE Operation

CLE                                                                                                               tADL

CE#                                                                                                                                                               tWB tPROG        tWHR

                tWC

WE#

                                                                                         tWB

ALE

RE#                                                                                          tR
I/Ox 00h
                    Col Col Row Row Row                35h                                          85h       Col Col Row Row Row Data                  Data       10h          70h       Status
R/B#               add 1 add 2 add 1 add 2 add 3                                                                                                          N
                                                                                                              add 1 add 2 add 1 add 2 add 3  1                                 READ
                                                                                                                                                                              STATUS
                                                                                              Busy                                                                      Busy

                                                                                                    INTERNAL
                                                                                                   DATA MOVE

                                                                                                                                                                                    Don't Care

Figure 72: PROGRAM PAGE CACHE MODE Operation

CLE                                                                                                                                         tADL

CE#                                                                                          tWBtCBSY                                                                  tWB tLPROG       tWHR
              tWC

WE#

ALE

RE#

I/Ox 80h            Col Col Row Row Row           DIN  DIN                                    15h             80h  Col Col Row Row Row             DIN        DIN  10h              70h   Status
                   add 1 add 2 add 1 add 2 add 3  N    M                                                           add 1 add 2 add 1 add 2 add 3   N          M

SERIAL DATA                                       Serial input PROGRAM                                                                                        PROGRAM
    INPUT

R/B#

                   Last page - 1                                                                                   Last page

                                                                                                                                                                                    Don't Care

PDF: 09005aef82784784 / Source: 09005aef82784840                                                              83   Micron Technology, Inc., reserves the right to change products or specifications without notice.
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                                                                                2Gb x8, x16: NAND Flash Memory
                                                                                                        Timing Diagrams

Figure 73: PROGRAM PAGE CACHE MODE Operation Ending on 15h

           tADL                                                                               tADL

                                                                                                                                                 tWHR             tW

Col Col Row Row Row           DIN                 DIN  15h 70h Status  80h              Col Col Row Row Row DIN         DIN  15h                 70h Status  70h
                                                  M                                    add 1 add 2 add 1 add 2 add 3 N  M
dd 1 add 2 add 1 add 2 add 3  N

                              Serial input PROGRAM                                                                           PROGRAM

      Last page 1                                                                           Last page

                                                                                                                             Poll status until:  To verify successful completio
                                                                                                                             I/O6 = 1, Ready     I/O5 = 1, Ready
                                                                                                                                                 I/O0 = 0, Last page PRO
                                                                                                                                                 I/O1 = 0, Last page 1 P

Figure 74: BLOCK ERASE Operation

CLE

CE#                                                                                          tWHR
                     tWC

WE#
                                                                                  tWB

ALE

RE#

I/Ox  60h                     Row Row Row                 D0h                          tBERS        70h                      Status
                              add 1 add 2 add 3                                        Busy
                                                         ERASE                                READ STATUS
                                   Row address         command                                  command

R/B#                                                                                                                    I/O0 = 0, Pass           Don't Care
           AUTO BLOCK ERASE                                                                                             I/O0 = 1, Fail
             SETUP command

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Figure 75: RESET Operation

       CLE

CE#                                              tWB
WE#
R/B#                                                   tRST

I/Ox  FFh

        RESET
      command

                                                                                                                                                                                                                                                                                                      

                                               8000 S. Federal Way, P.O. Box 6, Boise, ID 83707-0006, Tel: 208-368-3900
                                        prodmktg@micron.com www.micron.com Customer Comment Line: 800-932-4992
                                      Micron, the M logo, and the Micron logo are trademarks of Micron Technology, Inc.
This data sheet contains minimum and maximum limits specified over the power supply and temperature range set forth herein. Although
considered final, these specifications are subject to change, as further product development and data characterization sometimes occur.

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                                                                                                       Package Dimensions

Package Dimensions                                                                                   0.25 for            Mold compound:
                                                                                                     reference only         Epoxy novolac
Figure 76: 48-Pin TSOP Package
                                                                                                         0.50 for        Plated lead finish:
                                                                   20.00 0.25                           reference only     100% Sn
                                                                   18.40 0.08                48
               1                                                                                                         Package width and length do
                                                                                                                         not include mold protrusion.
                                                                                                                         Allowable protrusion is
                                                                                                                         0.25 per side.

12.00 0.08                                                                                                                                          0.27 MAX
            24                                                                                                                                       0.17 MIN

                                                                                              25

                                                                                                              0.10

0.15            +0.03                                                           See detail A  1.20 MAX                                                         0.25
                -0.02
                                                                                                                                                                Gage
                                                                                                                                                                plane

                                                                                                        0.10  +0.10
                                                                                                              -0.05

                                                                                                                                                               0.50 0.1

                                                                                                                                         0.80

                                                                                                                         Detail A

                       Note: All dimensions are in millimeters.

PDF: 09005aef82784784 / Source: 09005aef82784840                                86            Micron Technology, Inc., reserves the right to change products or specifications without notice.
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                                                                                                   Package Dimensions

Figure 77: 63-Ball VFBGA Package

                                                                                                 0.65 0.05

Seating                                                                                                  Solder ball material:
plane                                                                                                      96.5% Sn, 3%Ag, 0.5% Cu

0.10 A   A                                                                                               Substrate material: Plastic laminate
                                                                                                         Mold compound: Epoxy novolac
63X 0.45                                                7.20
Dimensions                                              0.80 TYP                                                        Ball A1 ID
apply to solder
balls post reflow.                                                                 Ball A1 ID
Pre-reflow ball                                                                 Ball A1
is 0.42 on a 0.4                                                            0.80 TYP
SMD ball pad.                                                                 CL 13.00 0.10

               Ball A10                                                       6.50 0.05

8.80
        4.40

                                                        CL

                                                  3.60            5.25 0.05                   1.00 MAX

                                                  10.50 0.10

                         Note: All dimensions are in millimeters.

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Revision History

Rev. A, Production. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8/08
                                     Initial release.

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