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MSP430P337A

器件型号:MSP430P337A
器件类别:模拟器件
文件大小:6034.2KB,共0页
厂商名称:TI [Texas Instruments]
厂商官网:http://www.ti.com/
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MSP430P337A相关参考设计

Reference Designs for: Part MSP430P337A

MSP430P337A器件文档内容

                                                                MSP430C33x, MSP430P337A
                                                     MIXED SIGNAL MICROCONTROLLERS

D Low Supply Voltage Range 2.5 V 5.5 V                                        SLAS227A OCTOBER 1999 REVISED JUNE 2000
D Low Operation Current, 400 mA at 1 MHz,
                                                     D Slope A/D Converter Using External
     3V
                                                          Components
D Ultralow-Power Consumption:
                                                     D 16-Bit Timer With Five Capture/Compare
      Standby Mode: 2 A
      RAM Retention Off Mode: 0.1 A                     Registers

D Five Power-Saving Modes                            D Serial Onboard Programming
D Wake-Up From Standby Mode in 6 s                  D Programmable Code Protection by Security
D 16-Bit RISC Architecture, 300 ns Instruction
                                                          Fuse
     Cycle Time
                                                     D Family Members Include:
D Single Common 32 kHz Crystal, Internal
                                                          MSP430C336 24 KB ROM, 1 KB RAM
     System Clock up to 3.8 MHz
                                                          MSP430C337 32 KB ROM, 1 KB RAM
D Integrated LCD Driver for up to 120
                                                          MSP430P337A 32 KB OTP, 1 KB RAM
     Segments
                                                     D EPROM Version Available for Prototyping:
D Integrated Hardware Multiplier Performs
                                                          PMS430E337A
     Signed, Unsigned on Multiply, and MAC
                                                     D Available in the Following Packages:
     Operations for Operands up to 16 16 Bits
                                                          100 Pin Quad Flat-Pack (QFP)
D Serial Communication Interface (USART),
                                                          100 Pin Ceramic Quad Flat-Pack (CFP)
     Select Asynchronous UART or
                                                              (EPROM Version)
     Synchronous SPI by Software

description

The Texas Instruments MSP430 is an ultralow-power mixed signal microcontroller family consisting of several
devices featuring different sets of modules targeted to various applications. The controller is designed to be
battery-operated for an extended application lifetime. With the 16-bit RISC architecture, 16 integrated registers
on the CPU, and a constant generator, the MSP430 achieves maximum code efficiency. The digital-controlled
oscillator, together with the frequency lock loop (FLL), provides a wake-up from a low-power mode to an active
mode in less than 6 ms. The MSP430x33x series microcontrollers have built-in hardware multiplication and
communication capability using asynchronous (UART) and synchronous protocols.

Typical applications of the MSP430 family include electronic gas, water, and electric meters and other sensor
systems that capture analog signals, convert them to digital values, process, displays, or transmits data to a
host system.

                             AVAILABLE OPTIONS

                                                 PACKAGED DEVICES

                    TA       PLASTIC QFP             CERAMIC QFP
             40C to 85C       (PJM)                    (HFD)

                   25C      MSP430C336IPJM

                             MSP430C337IPJM                                                       --

                             MSP430P337AIPJM

                                                 --  PMS430E337AHFD

Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of
Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.

PRODUCTION DATA information is current as of publication date.                                        Copyright 2000, Texas Instruments Incorporated
Products conform to specifications per the terms of Texas Instruments                                                                                          1
standard warranty. Production processing does not necessarily include
testing of all parameters.

                                                    POST OFFICE BOX 655303 DALLAS, TEXAS 75265
MSP430C33x, MSP430P337A
MIXED SIGNAL MICROCONTROLLERS

SLAS227A OCTOBER 1999 REVISED JUNE 2000

                                             PJM or HFD PACKAGE
                                                     (TOP VIEW)

                                             100 VSS1
                                                99 Xin
                                                    98 Xout/TCLK
                                                       97 XBUF
                                                           96 RST/NMI
                                                              95 TCK
                                                                 94 TMS
                                                                     93 TDI/VPP
                                                                        92 TDO/TDI
                                                                           91 R33
                                                                               90 R23
                                                                                   89 R13
                                                                                      88 R03
                                                                                         87 S29/O29/CMPI
                                                                                            86 S28/O28
                                                                                                85 S27/O27
                                                                                                   84 S26/O26
                                                                                                       83 S25/O25
                                                                                                          82 S24/O24
                                                                                                             81 S23/O23
       VCC1 1                                                                                                              80 NC
           CIN 2                                                                                                           79 S22/O22
                                                                                                                           78 S21/O21
        TP0.0 3                                                                                                            77 S20/O20
        TP0.1 4                                                                                                            76 S19/O19
        TP0.2 5                                                                                                            75 S18/O18
        TP0.3 6
        TP0.4 7                                                                                                            74 S17/O17
        TP0.5 8                                                                                                            73 S16/O16
                                                                                                                           72 S15/O15
          P0.0 9                                                                                                           71 S14/O14
   P0.1/RXD 10                                                                                                             70 S13/O13
   P0.2/TXD 11                                                                                                             69 S12/O12
                                                                                                                           68 S11/O11
          P0.3 12                                                                                                          67 S10/O10
          P0.4 13                                                                                                          66 S9/O9
          P0.5 14                                                                                                          65 S8/O8
          P0.6 15
          P0.7 16                                                                                                          64 S7/07
          P1.0 17                                                                                                          63 S6/O6
          P1.1 18                                                                                                          62 S5/O5
          P1.2 19
          P1.3 20                                                                                                          61 S4/O4
          P1.4 21                                                                                                          60 S3/O3
          P1.5 22                                                                                                          59 S2/O2
          P1.6 23                                                                                                          58 S1
          P1.7 24                                                                                                          57 S0
          P2.0 25                                                                                                          56 COM0
          P2.1 26                                                                                                          55 COM1
          P2.2 27                                                                                                          54 COM2
       VSS2 28                                                                                                             53 COM3
       VCC2 29                                                                                                             52 VSS3
                                                                                                                           51 P4.7/URXD
            NC 30
                                             P2.3 31
      NC No internal connection               P2.4 32
                                                   P2.5 33
                                                       P2.6 34
                                                          P2.7 35
                                                             P3.0 36
                                                                 P3.1 37
                                                                    P3.2/TACLK 38
                                                                        P3.3/TA0 39
                                                                           P3.4/TA1 40
                                                                              P3.5/TA2 41
                                                                                  P3.6/TA3 42
                                                                                      P3.7/TA4 43
                                                                                         P4.0 44
                                                                                            P4.1 45
                                                                                                P4.2/STE 46
                                                                                                   P4.3/SIMO 47
                                                                                                      P4.4/SOMI 48
                                                                                                          P4.5/UCLK 49
                                                                                                             P4.6/UTXD 50

2                                             POST OFFICE BOX 655303 DALLAS, TEXAS 75265
                                                                      XIN Xout/TCLK XBUF        VCC1 VCC2 VSS1 VSS2 VSS3 RST/NMI                     P4.0 P4.7      P2.x P1.x                       P3.0 P3.7          P0.0 P0.7                        functional block diagram

                                                                                                                                                                    8  8

                                                                        Oscillator  ACLK        24/32 kB ROM  1024B                 Power-on-           I/O Port       I/O Port                      I/O Port               I/O Port
                                                                                    MCLK        32 kB OPT or   RAM                    Reset            1x8 Digital  2x8 I/O's All                   1x8 Digital        8 I/O's, All With
                                                                            FLL                               SRAM                                                   Interr. Cap.
                                                                      System Clock                  EPROM                                                  I/O's    2 Int. Vectors                      I/O's            Interr. Cap.
                                                                                                                                                                                                                        3 Int. Vectors
POST OFFICE BOX 655303 DALLAS, TEXAS 75265  TDI/VPP                                              C: ROM
                                              TDO/TDI                                              P: OTP
                                                                                                   E: EPROM

                                                                                                                                                USART                                       TimerA               RXD,
                                                                                                                                                                                                                 TXD

                                                                            MAB, 16 Bit                                             MAB, 4 Bit

                                                            CPU       Test                                                          MCB
                                                       Incl. 16 Reg.  JTAG

                                                                            MDB, 16 Bit                                             MDB, 8 Bit

                                                                                                                              Bus
                                                                                                                              Conv

                                              TMS                                   Multiplier  Watchdog      TimerA                    USART             8 Bit      Timer/Port                       Basic                  LCD                                                         MSP430C33x, MSP430P337A
                                              TCK                                      MPY        Timer                                              Timer/Counter  Applications                     Timer1            120 Segments                                                   MIXED SIGNAL MICROCONTROLLERS
                                                                                      MPYS                                            UART or                                                                          1, 2, 3, 4 MUX
                                                                                     MACS       15/16 Bit     16 Bit          UTXD  SPI Function                     A/D Conv.                           f LCD                            Com03                                  SLAS227A OCTOBER 1999 REVISED JUNE 2000
                                                                                                              PWM             URXD                                   Timer, O/P                                                           S028/O228
                                                                                    16x16 Bit                                 UCLK                                                                  CMPI                                  S29/O29/CMPI
                                                                                     8x8 Bit

                                                                                                              TACLK                 STE                TXD RXD
                                                                                                                       TA04            SIMO                                   6
                                                                                                                                               SOMI
                                                                                                                                                                          TP0.00.5
                                                                                                                                                                                       CIN                             R03 R23
                                                                                                                                                                                                                           R13 R33

3
MSP430C33x, MSP430P337A
MIXED SIGNAL MICROCONTROLLERS

SLAS227A OCTOBER 1999 REVISED JUNE 2000

                                             Terminal Functions

                  TERMINAL      NO.    I/O                       DESCRIPTION
            NAME                 2
CIN                                     I Input port. CIN is used as an enable for counter TPCNT1 (Timer/Port).
COM03                        5653    O Common outputs. COM0-3 are used for LCD backplanes LCD
P0.0                             9     I/O General-purpose digital I/O
P0.1/RXD                         10    I/O General-purpose digital I/O, receive digital Input port 8-Bit Timer/Counter
P0.2/TXD                         11    I/O General-purpose digital I/O, transmit data output port 8-Bit Timer/Counter
P0.3P0.7                              I/O Five general-purpose digital I/Os, bit 3-7
P1.0P1.7                     1216    I/O Eight general-purpose digital I/Os, bit 0-7
P2.0P2.7                     1724    I/O Eight general-purpose digital I/Os, bit 0-7
                              2527,
P3.0, P3.1                    3135    I/O Two general-purpose digital I/Os, bit 0 and bit 1
P3.2/TACLK                    36,37    I/O General-purpose digital I/O, clock input Timer_A
P3.3/TA0                               I/O General-purpose digital I/O, capture I/O, or PWM output port Timer_A CCR0
P3.4/TA1                         38    I/O General-purpose digital I/O, capture I/O, or PWM output port Timer_A CCR1
P3.5/TA2                         39    I/O General-purpose digital I/O, capture I/O, or PWM output port Timer_A CCR2
P3.6/TA3                         40    I/O General-purpose digital I/O, capture I/O, or PWM output port Timer_A CCR3
P3.7/TA4                         41    I/O General-purpose digital I/O, capture I/O, or PWM output port Timer_A CCR4
P4.0                             42    I/O General-purpose digital I/O, bit 0
P4.1                             43    I/O General-purpose digital I/O, bit 1
P4.2/STE                         44    I/O General-purpose digital I/O, slave transmit enable USART/SPI mode
P4.3/SIMO                        45    I/O General-purpose digital I/O, slave in/master out USART/SPI mode
P4.4/SOMI                        46    I/O General-purpose digital I/O, master in/slave out USART/SPI mode
P4.5/UCLK                        47    I/O General-purpose digital I/O, external clock input USART
P4.6/UTXD                        48    I/O General-purpose digital I/O, transmit data out USART/UART mode
P4.7/URXD                        49    I/O General-purpose digital I/O, receive data in USART/UART mode
R03                              50
R13                              51     I Input port of fourth positive (lowest) analog LCD level (V5) LCD
R23                              88     I Input port of third most positive analog LCD level (V3 of V4) LCD
R33                              89     I Input port of second most positive analog LCD level (V2) LCD
RST/NMI                          90    O Output of most positive analog LCD level (V1) LCD
S0                               91     I Reset input or non-maskable interrupt input port
S1                               96    O Segment line S0 LCD
S2/O2S5/O5                      57    O Segment line S1 LCD
S6/O6S9/O9                      58    O Segment lines S2 to S5 or digital output ports, O2-O5, group 1 LCD
S10/O10S13/O13               5962    O Segment lines S6 to S9 or digital output ports O6-O9, group 2 LCD
S14/O14S17/O17               6366    O Segment lines S10 to S13 or digital output ports O10-O13, group 3 LCD
S18/O18S21/O21               6770    O Segment lines S14 to S17 or digital output ports O14-O17, group 4 LCD
S22/O22S25/O25               7174    O Segment lines S18 to S21 or digital output ports O18-O21, group 5 LCD
S26/O26S29/O29/CMPI          7578    O Segment line S22 to S25 or digital output ports O22-O25, group 6 LCD
                            79, 8183  O Segment line S26 to S29 or digital output ports O26-O29, group 7 LCD. Segment line S29
                              8487
                                                can be used as comparator input port CMPI Timer/Port
TCK                         95
                                        I Test clock. TCK is the clock input port for device programming and test.
TDI/VPP                     93          I Test data input. TDI/VPP is used as a data input port or input for programming voltage.

4                                             POST OFFICE BOX 655303 DALLAS, TEXAS 75265
                                                                      MSP430C33x, MSP430P337A
                                                          MIXED SIGNAL MICROCONTROLLERS

                                                                                                      SLAS227A OCTOBER 1999 REVISED JUNE 2000

                                Terminal Functions (Continued)

           TERMINAL        I/O                                     DESCRIPTION

       NAME           NO.

TMS                   94   I    Test mode select. TMS is used as an input port for device programming and test.

TDO/TDI               92   I/O Test data output port. TDO/TDI data output or programming data input terminal

TP0.0                 3    O General-purpose 3-state digital output port, bit 0 Timer/Port

TP0.1                 4    O General-purpose 3-state digital output port, bit 1 Timer/Port

TP0.2                 5    O General-purpose 3-state digital output port, bit 2 Timer/Port

TP0.3                 6    O General-purpose 3-state digital output port, bit 3 Timer/Port
                           O General-purpose 3-state digital output port, bit 4 Timer/Port
TP0.4                 7

TP0.5                 8    I/O General-purpose 3-state digital input/output port, bit 5 Timer/Port

VCC1                  1         Positive supply voltage

VCC2                  29        Positive supply voltage

VSS1                  100       Ground reference

VSS2                  28        Ground reference

VSS3                  52        Ground reference

XBUF                  97   O System clock (MCLK) or crystal clock (ACLK) output

Xin                   99   I    Input port for crystal oscillator

Xout/TCLK             98   I/O Output terminal of crystal oscillator or test clock input

detailed description

processing unit

     The processing unit is based on a consistent and orthogonal designed CPU and instruction set. This design
     structure results in a RISC-like architecture, highly transparent to the application development, which is
     distinguished by ease of programming. All operations other than program-flow instructions consequently are
     performed as register operations in conjunction with seven addressing modes for source and four modes for
     destination operand.

CPU registers                                                                 Program Counter         PC/R0

     The CPU has sixteen registers that provide                                Stack Pointer          SP/R1
     reduced instruction execution time. This reduces                         Status Register         SR/CG1/R2
     the register-to-register operation execution time
     to one cycle of the processor frequency.

     Four of the registers are reserved for special use                       Constant Generator      CG2/R3
     as a program counter, a stack pointer, a status
     register, and a constant generator. The remaining                        General-Purpose Register R4
     registers are available as general-purpose regis-
     ters.                                                                    General-Purpose Register R5

     Peripherals are connected to the CPU using a                  General-Purpose Register R14
     data address and control bus and can be handled
     easily with all instructions for memory manipula-
     tion.

                                                                              General-Purpose Register R15

                                 POST OFFICE BOX 655303 DALLAS, TEXAS 75265                                     5
MSP430C33x, MSP430P337A
MIXED SIGNAL MICROCONTROLLERS

SLAS227A OCTOBER 1999 REVISED JUNE 2000

detailed description (continued)

instruction set

       The instruction set for this register-register architecture provides a powerful and easy-to-use assembly
       language. The instruction set consists of 51 instructions with three formats and seven addressing modes.
       Table 1 provides a summation and example of the three types of instruction formats; the address modes are
       listed in Table 2.

                                         Table 1. Instruction Word Formats

           Dual operands, source-destination      e.g. ADD R4,R5                           R4 + R5  R5
           Single operands, destination only      e.g. CALL R8                             PC  (TOS), R8 PC
           Relative jump, un-/conditional         e.g. JNE                                 Jump-on equal bit = 0

   Instructions that can operate on both word and byte data are differentiated by the suffix .B when a byte operation
   is required.

   Examples:            Instructions for word operation:          Instructions for byte operation:

                        MOV EDE,TONI                              MOV.B                    EDE,TONI

                        ADD           #235h,&MEM                  ADD.B                    #35h,&MEM

                        PUSH R5                                   PUSH.B R5

                        SWPB R5                                   

                                         Table 2. Address Mode Descriptions

   ADDRESS MODE         S             D           SYNTAX              EXAMPLE                         OPERATION
                                                            MOV R10,R11
Register                               MOV Rs,Rd            MOV 2(R5),6(R6)                R10  R11
                                                                                           M(2+R5)  M(6+R6)
Indexed                                MOV X(Rn),Y(Rm)      MOV @R10,Tab(R6)               M(EDE)  M(TONI)
                                                            MOV @R10+,R11                  M(MEM)  M(TCDAT)
Symbolic (PC relative)                 MOV EDE,TONI         MOV #45,TONI                   M(R10)  M(Tab+R6)
                                                                                           M(R10)  R11
Absolute                               MOV &MEM,&TCDAT                                     R10 + 2 R10
                                                                                           #45  M(TONI)
Indirect                                     MOV @Rn,Y(Rm)

Indirect autoincrement                       MOV @Rn+,Rm

Immediate                                    MOV #X,TONI

NOTE 1: S = source, D = destination.

   Computed branches (BR) and subroutine calls (CALL) instructions use the same address modes as the other
   instructions. These addressing modes provide indirect addressing, ideally suited for computed branches and
   calls. The full use of this programming capability permits a program structure different from conventional 8- and
   16-bit controllers. For example, numerous routines can easily be designed to deal with pointers and stacks
   instead of using flag type programs for flow control.

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operation modes and interrupts

The MSP430 operating modes support various advanced requirements for ultralow-power and ultralow-energy
consumption. This is achieved by the intelligent management of the operations during the different module
operation modes and CPU states. The requirements are fully supported during interrupt event handling. An
interrupt event awakens the system from each of the various operating modes and returns with the RETI
instruction to the mode that was selected before the interrupt event. The clocks used are ACLK and MCLK.
ACLK is the crystal frequency and MCLK, a multiple of ACLK, is used as the system clock.

The following five operating modes are supported:

D Active mode (AM). The CPU is enabled with different combinations of active peripheral modules.
D Low-power mode 0 (LPM0). The CPU is disabled, peripheral operation continues, ACLK and MCLK signals

     are active, and loop control for MCLK is active.

D Low-power mode 1 (LPM1). The CPU is disabled, peripheral operation continues, ACLK and MCLK signals

     are active, and loop control for MCLK is inactive.

D Low-power mode 2 (LPM2). The CPU is disabled, peripheral operation continues, ACLK signal is active,

     and MCLK and loop control for MCLK are inactive.

D Low-power mode 3 (LPM3). The CPU is disabled, peripheral operation continues, ACLK signal is active,

  MCLK and loop control for MCLK are inactive, and the dc generator for the digital controlled oscillator (DCO)

     ( MCLK generator) is switched off.

D Low-power mode 4 (LPM4). The CPU is disabled, peripheral operation continues, ACLK signal is inactive

     (crystal oscillator stopped), MCLK and loop control for MCLK are inactive, and the dc generator for the DCO
     is switched off.

The special function registers (SFR) include module-enable bits that stop or enable the operation of the specific
peripheral module. All registers of the peripherals may be accessed if the operational function is stopped or
enabled, however, some peripheral current-saving functions are accessed through the state of local register
bits. An example is the enable/disable of the analog voltage generator in the LCD peripheral, which is turned
on or off using one register bit.

The most general bits that influence current consumption and support fast turnon from low power operating
modes are located in the status register (SR). Four of these bits control the CPU and the system clock generator:
SCG1, SCG0, OscOff, and CPUOff.

15                   9  8       7                                                        0

Reserved For Future     V  SCG1    SCG0 OscOff CPUOff                         GIE  N  Z  C

    Enhancements

                                                                                            rw-0

interrupts

       Software determines the activation of interrupts through the monitoring of hardware set interrupt flag status bits,
       the control of specific interrupt enable bits in SRs, the establishment of interrupt vectors, and the programming
       of interrupt handlers. The interrupt vectors and the power-up starting address are located in ROM address
       locations 0FFFFh through 0FFE0h. Each vector contains the 16-bit address of the appropriate interrupt handler
       instruction sequence. Table 3 provides a summation of interrupt functions and addresses.

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operation modes and interrupts (continued)

                                       Table 3. Interrupt Functions and Addresses

         INTERRUPT SOURCE              INTERRUPT FLAG              SYSTEM INTERRUPT WORD ADDRESS PRIORITY

Power up, external reset, watchdog     WDTIFG                               Reset                   0FFFEh        15, highest

NMI,                                   NMIIFG (see Notes 2 and 4)         Non-maskable              0FFFCh            14
Oscillator fault                       OFIFG (see Notes 2 and 5)         (Non)-maskable

Dedicated I/O P0.0                     P0IFG.0                              Maskable                0FFFAh            13

Dedicated I/O P0.1 or 8-Bit Timer/Counter P0IFG.1                           Maskable                0FFF8h            12

                                                                            Maskable                0FFF6h            11

Watchdog Timer                         WDTIFG                               Maskable                0FFF4h            10

Timer_A                                CCIFG0 (see Note 3)                  Maskable                0FFF2h            9

Timer_A                                TAIFG (see Note 3)                   Maskable                0FFF0h            8

UART receive                           URXIFG                               Maskable                0FFEEh            7

UART transmit                          UTXIFG                               Maskable                0FFECh            6

                                                                                                    0FFEAh            5

Timer/Port                             RC1FG, RC2FG, EN1FG                  Maskable                0FFE8h            4
                                       (see Note 3)

I/O port P2                            P2IFG.07 (see Note 2)                Maskable                0FFE6h            3

I/O port P1                            P1IFG.07 (see Note 2)                Maskable                0FFE4h            2

Basic Timer1                           BTIFG                                Maskable                0FFE2h            1

I/O port P0.2 P0.7                   P0IFG.27 (see Note 2)                Maskable                0FFE0h        0, lowest

NOTES: 2. Multiple source flags
              3. Interrupt flags are located in the individual module registers.
              4. Non-maskable : neither the individual or the general interrupt enable bit will disable an interrupt event.
              5. (Non)-maskable: the individual interrupt enable bit can disable an interrupt event, but the general interrupt enable bit cannot.

special function registers

   Most interrupt and module enable bits are collected into the lowest address space. Special function register bits
   that are not allocated to a functional purpose are not physically present in the device. Simple software access
   is provided with this arrangement.

interrupt enable 1 and 2

   Address              7           6         5               4          3                 2        1             0

   0h                                                              P0IE.1            P0IE.0   OFIE          WDTIE

                                                                   rw-0              rw-0     rw-0          rw-0

   WDTIE:               Watchdog Timer interrupt enable signal
   OFIE:                Oscillator fault interrupt enable signal
   P0IE.0:              Dedicated I/O P0.0 interrupt enable signal
   P0IE.1:              P0.1 or 8-Bit Timer/Counter, RXD interrupt enable signal

   Address              7           6         5               4          3                 2      1                0
   01h                                                                                        UTXIE         URXIE
                      BTIE                                         TPIE

                  rw-0                                             rw-0                       rw-0          rw-0

   URXIE:               USART receive interrupt enable signal
   UTXIE:               USART transmit interrupt enable signal
   TPIE:                Timer/Port interrupt enable signal
   BTIE:                Basic Timer1 interrupt enable signal

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operation modes and interrupts (continued)

interrupt flag registers 1 and 2

Address      7       6            5         4                          3              2        1        0

02h                                         NMIIFG  P0IFG.1                     P0IFG.0  OFIFG    WDTIFG

                                     rw-0           rw-0                        rw-0     rw-1     rw-0

WDTIFG:      Set on overflow or security key violation
             or
OFIFG:       Reset on VCC1 power-on or reset condition at RST/NMI-pin
P0IFG.0:     Flag set on oscillator fault
P0IFG.1:     Dedicated I/O P0.0
NMIIFG:      P0.1 or 8-Bit Timer/Counter, RXD
             Signal at RST/NMI-pin

Address      7       6            5         4                          3              2      1           0
                                                                                         UTXIFG   URXIFG
03h          BTIFG

         rw                                                                              rw-1     rw-0

URXIFG:      USART receive flag
UTXIFG:      USART transmit flag
BTIFG:       Basic Timer1 flag

module enable registers 1 and 2

Address      7       6            5         4                          3              2        1        0

04h

Address      7       6            5         4                          3              2        1        0

05h                                                                                      UTXE URXE/USPIE

                                                                                         rw-0     rw-0

Bit 0: USART mode: USART receive enable, URXE
      SPI mode: SPI enable, USPIE

Bit 1: USART mode: USART transmit enable, UTXE
      SPI mode: not applicable

Legend rw:           Bit can be read and written
              rw-0:  Bit can be read and written. It is reset by PUC.
                     SFR bit not present in device

                                  POST OFFICE BOX 655303 DALLAS, TEXAS 75265                              9
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ROM memory organization

           MSP430C336                               MSP430C337                                         MSP430P337A
                                                                                                       PMS430E337A
    FFFFh  Int. Vector                       FFFFh  Int. Vector                            FFFFh
    FFE0h                                    FFE0h
    FFDFh                                    FFDFh                                                        Int. Vector
                                                                                           FFE0h
           24 kB ROM                                32 kB ROM                              FFDFh

    A000h                                                                                                32 kB OTP
                                                                                                               or
                                             8000h
                                                                                                           EPROM

                                                                                            8000h

    05FFh  1024B RAM                         05FFh  1024B RAM                              05FFh  1024B RAM
    0200h    16b Per.                        0200h    16b Per.                             0200h    16b Per.
              8b Per.                                  8b Per.                                       8b Per.
    01FFh       SFR                          01FFh       SFR                               01FFh       SFR
    0100h                                    0100h                                         0100h
    00FFh                                    00FFh                                         00FFh
    0010h                                    0010h                                         0010h
    000Fh                                    000Fh                                         000Fh
    0000h                                    0000h                                         0000h

peripherals

       Peripherals that are connected to the CPU through a data, address, and controls bus can be handled easily with
       instructions for memory manipulation.

oscillator and system clock

       Two clocks are used in the system: the system (master) clock (MCLK) and the auxiliary clock (ACLK). The MCLK
       is a multiple of the ACLK. The ACLK runs with the crystal oscillator frequency. The special design of the oscillator
       supports the feature of low current consumption and the use of a 32 768 Hz crystal. The crystal is connected
       across two terminals without any other external components required.

       The oscillator starts after applying VCC, due to a reset of the control bit (OscOff) in the status register (SR). It
       can be stopped by setting the OscOff bit to a 1. The enabled clock signals ACLK, ACLK/2, ACLK/4, or MCLK
       are accessible for use by external devices at output terminal XBUF.

       The controller system clocks have to deal with different requirements according to the application and system
       condition. Requirements include:

    D High frequency in order to react quickly to system hardware requests or events
    D Low frequency in order to minimize current consumption, EMI, etc.
    D Stable frequency for timer applications e.g., real-time clock (RTC)
    D Enable start-stop operation with minimum delay to operation function

       These requirements cannot all be met with fast frequency high-Q crystals or with RC-type low-Q oscillators. This
       compromise and selected for the MSP430, uses a low-crystal frequency, which is multiplied to achieve the
       desired nominal operating range:

         + ) f(system) (N 1) f(crystal)

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oscillator and system clock (continued)

The crystal frequency multiplication is achieved with a frequency locked loop (FLL) technique. The factor N is
set to 31 after a power-up clear condition. The FLL technique, in combination with a digital controlled oscillator
(DCO), provides immediate start-up capability together with long term crystal stability. The frequency variation
of the DCO with the FLL inactive is typically 330 ppm, which means that with a cycle time of 1 s the maximum
possible variation is 0.33 ns. For more precise timing, the FLL can be used, which forces longer cycle times if
the previous cycle time was shorter than the selected one. This switching of cycle times makes it possible to
meet the chosen system frequency over a long period of time.

The start-up operation of the system clock depends on the previous machine state. During a PUC, the DCO
is reset to its lowest possible frequency. The control logic starts operation immediately after recognition of PUC.

multiplication

The multiplication operation is supported by a dedicated peripheral module. The module performs 16x16, 16x8,
8x16, and 8x8 bit operations. The module is capable of supporting signed and unsigned multiplication as well
as signed and unsigned multiply and accumulate operations. The result of an operation can be accessed
immediately after the operands have been loaded into the peripheral registers. No additional clock cycles are
required.

digital I/O

Five eight-bit I/O ports (P0 thru P4) are implemented. Port P0 has six control registers, P1 and P2 have seven
control registers, and P3 and P4 modules have four control registers to give maximum flexibility of digital
input/output to the application:

D Individual I/O bits are independently programmable.
D Any combination of input, output, and interrupt conditions is possible.
D Interrupt processing of external events is fully implemented for all eight bits of the P0, P1, and P2 ports.
D Read/write access is available to all registers by all instructions.

The seven registers are:  contains information at the pins
                          contains output information
D Input register          controls direction
D Output register         contains input signal change necessary for interrupt
D Direction register      indicates if interrupt(s) are pending
D Interrupt edge select   contains interrupt enable pins
D Interrupt flags         determines if pin(s) used by module or port
D Interrupt enable
D Function select

These registers contain eight bits each with the exception of the interrupt flag register and the interrupt enable
register which are 6 bits each. The two least significant bit (LSBs) of the interrupt flag and enable registers are
located in the special function register (SFR). Five interrupt vectors are implemented, one for Port P0.0, one
for Port P0.1, one commonly used for any interrupt event on Port P0.2 to Port P0.7, one commonly used for any
interrupt event on Port P1.0 to Port P1.7, and one commonly used for any interrupt event on Port P2.0 to Port
P2.7.

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LCD drive

       The liquid crystal displays (LCDs) for static, 2-, 3-, and 4-MUX operation can be driven directly. The operation
       of the controller LCD logic is defined by software through memory-bit manipulation. The LCD memory is part
       of the LCD module, not part of data memory. Eight mode and control bits define the operation and current
       consumption of the LCD drive. The information for the individual digits can be easily obtained using table
       programming techniques combined with the proper addressing mode. The segment information is stored into
       LCD memory using instructions for memory manipulation.

       The drive capability is defined by the external resistor divider that supports analog levels for 2-, 3-, and 4-MUX
       operation. Groups of the LCD segment lines can be selected for digital output signals. The MSP430x33x
       configuration has four common lines, 30 segment lines, and four terminals for adjusting the analog levels.

Basic Timer1

       The Basic Timer1 (BT1) divides the frequency of MCLK or ACLK, as selected with the SSEL bit, to provide
       low-frequency control signals. This is done within the system by one central divider, the Basic Timer1, to support
       low current applications. The BTCTL control register contains the flags which control or select the different
       operational functions. When the supply voltage is applied or when a reset of the device (RST/NMI pin), a
       watchdog overflow, or a watchdog security key violation occurs, all bits in the register hold undefined or
       unchanged status. The user software usually configures the operational conditions on the BT during
       initialization.

       The Basic Timer1 has two eight bit timers which can be cascaded to a sixteen bit timer. Both timers can be read
       and written by software. Two bits in the SFR address range handle the system control interaction according to
       the function implemented in the Basic Timer1. These two bits are the Basic Timer1 interrupt flag (BTIFG) and
       the Basic Timer1 interrupt enable (BTIE) bit.

Watchdog Timer

       The primary function of the Watchdog Timer (WDT) module is to perform a controlled system restart after a
       software upset has occurred. If the selected time interval expires, a system reset is generated. If this watchdog
       function is not needed in an application, the module can work as an interval timer, which generates an interrupt
       after the selected time interval.

       The Watchdog Timer counter (WDTCNT) is a 15/16-bit upcounter which is not directly accessible by software.
       The WDTCNT is controlled using the Watchdog Timer control register (WDTCTL), which is an 8-bit read/write
       register. Writing to WDTCTL, in both operating modes (watchdog or timer) is only possible by using the correct
       password in the high-byte. The low-byte stores data written to the WDTCTL. The high-byte password is 05Ah.
       If any value other than 05Ah is written to the high-byte of the WDTCTL, a system reset PUC is generated. When
       the password is read its value is 069h. This minimizes accidental write operations to the WDTCTL register. In
       addition to the Watchdog Timer control bits, there are two bits included in the WDTCTL that configure the NMI
       pin.

USART

       The universal synchronous/asynchronous interface is a dedicated peripheral module which provides serial
       communications. The USART supports synchronous SPI (3 or 4 pin) and asynchronous UART communications
       protocols, using double buffered transmit and receive channels. Data streams of 7 or 8 bits in length can be
       transferred at a rate determined by the program, or by a rate defined by an external clock. Low-power
       applications are optimized by UART mode options which allow for the receipt of only the first byte of a complete
       frame. The applications software then decides if the succeeding data is to be processed. This option reduces
       power consumption.

       Two dedicated interrupt vectors are assigned to the USART module, one for the receive and one for the transmit
       channel.

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Timer/Port

       The Timer/Port module has two 8-Bit Timer/Counters, an input that triggers one counter, and six digital outputs
       with 3-state capability. Both counters have an independent clock selector for selecting an external signal or one
       of the internal clocks (ACLK or MCLK). One of the counters has an extended control capability to halt, count
       continuously, or gate the counter by selecting one of two external signals. This gate signal sets the interrupt flag
       if an external signal is selected and the gate stops the counter.

       Both timers can be read to and written from by software. The two 8-Bit Timer/Counters can be cascaded to form
       a 16-bit counter. A common interrupt vector is implemented. The interrupt flag can be set by three events in the
       8-Bit Timer/Counter mode (gate signal or overflow from the counters) or by two events in the 16-bit counter mode
       (gate signal or overflow from the MSB of the cascaded counter).

slope A/D conversion

       Slope A/D conversion is accomplished with the Timer/Port module using external resistor(s) for reference (Rref),
       using external resistor(s) to the measured (Rmeas), and an external capacitor. The external components are
       driven by software in such a way that the internal counter measures the time that is needed to charge or
       discharge the capacitor. The reference resistor's (Rref) charge or discharge time is represented by Nref counts.
       The unknown resistors (Rmeas) charge or discharge time is represented by Nmeas counts. The unknown
       resistor's value Rmeas is the value of Rref multiplied by the relative number of counts (Nmeas/Nref). This value
       determines resistive sensor values that correspond to the physical data, for example temperature, when an NTC
       or PTC resistor is used.

Timer_A

       The Timer_A module (see Figure1) offers one sixteen bit counter and five capture/compare registers. The timer
       clock source can be selected to come from an external source TACLK (SSEL=0), the ACLK (SSEL=1), or
       MCLK (SSEL=2 or SSEL=3). The clock source can be divided by one, two, four, or eight. The timer can be fully
       controlled (in word mode) since it can be halted, read, and written. It can be stopped or run continuously. It can
       count up or count up/down using one compare block to determine the period. The five capture/compare blocks
       are configured by the application software to run in either capture or compare mode.

       The capture mode is primarily used to measure external or internal events with any combination of positive,
       negative, or both edges of the clock. The clock can also be stopped in capture mode by software. One external
       event (CCISx=0) per capture block can be selected. If CCISx=1, the ACLK is the capture signal; and if CCISx=2
       or CCISx=3, software capture is chosen.

       The compare mode is primarily used to generate timing for the software or application hardware or to generate
       pulse-width modulated output signals for various purposes like D/A conversion functions or motor control. An
       individual output module, which can run independently of the compare function or is triggered in several ways,
       is assigned to each of the five capture/compare registers.

       Two interrupt vectors are used by the Timer_A module. One individual vector is assigned to capture/compare
       block CCR0 and one common interrupt vector is assigned to the timer and the other four capture/compare
       blocks. The five interrupt events using the common vector are identified by an individual interrupt vector word.
       The interrupt vector word is used to add an offset to the program counter to continue the interrupt handler
       software at the correct location. This simplifies the interrupt handler and gives each interrupt event the same
       interrupt handler overhead of 5 cycles.

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Timer_A (continued)

                                     32 kHz to 8 MHz Data                                                   16-Bit Timer
                                       Timer Clock
                  SSEL1  SSEL0
  P3.2                       0                         15    0
MCLK    TACLK                1
         ACLK                2        Input              16-Bit Timer              Mode               Equ0
  P3.3   MCLK                3       Divider           CLK                        Control
ACLK    INCLK
                                                                          RC
  P3.4
ACLK                                 ID1 ID0                 Carry/Zero           MC1 MC0                   Set_TAIFG

  P3.5                                        POR/CLR
ACLK
        CCIS01 CCIS00                            Timer Bus                    15                   0    Capture/Compare Register CCR0
  P3.6                                              Capture                                                 OM02 OM01 OM00
ACLK    CCI0A            0                                                        Capture/Compare                                          Out 0
                                     Capture                                        Register CCR0
  P3.7                            1   Mode                                                                       Output Unit 0
ACLK    CCI0B                                                                 15                   0                                              P3.3
                                                                                                      EQU0                                        P3.4
                                  2                                                                                                               P3.5
        GND                                                                                                                                       P3.6
                               3                                                  Comparator 0                                                    P3.7

        VCC

                                     CCI0 CCM01 CCM00

                CCIS11 CCIS10                                                 15                   0    Capture/Compare Register CCR1
                                  0                                                                        OM12 OM11 OM10
                                                    Capture                       Capture/Compare                                          Out 1
        CCI1A                                                                       Register CCR1
                                  1  Capture                                                                      Output Unit 1
                                      Mode                                    15                   0
        CCI1B                                                                                         EQU1
                                  2                                               Comparator 1

          GND
                                  3

          VCC

                                     CCI1 CCM11 CCM10

                CCIS21 CCIS20                                                 15                   0    Capture/Compare Register CCR2
                                  0                                                                        OM22 OM21 OM20
                                                    Capture                       Capture/Compare                                          Out 2
        CCI2A                                                                       Register CCR2
                                  1  Capture                                                                     Output Unit 2
                                      Mode                                    15                   0
        CCI2B                                                                                         EQU2
                                  2                                               Comparator 2          Capture/Compare Register CCR3
                                                                                                           OM32 OM31 OM30
          GND                                                                                                                              Out 3
                                  3
                                                                                                                  Output Unit 3
          VCC
                                                                                                      EQU3
                                     CCI2 CCM21 CCM20

                CCIS31 CCIS30                                                 15                   0
                                  0
                                                    Capture                       Capture/Compare
        CCI3A                                                                       Register CCR3
                                  1  Capture
                                      Mode                                    15                   0
        CCI3B
                                  2                                               Comparator 3

          GND
                                  3

          VCC

                                     CCI3 CCM31 CCM30

                CCIS41 CCIS40                                                 15                   0    Capture/Compare Register CCR4
                                  0                                                                        OM42 OM41 OM40
                                                    Capture                       Capture/Compare                                          Out 4
        CCI4A                                                                       Register CCR4
                                  1  Capture                                                                     Output Unit 4
                                      Mode                                    15                   0
        CCI4B                                                                                         EQU4
                                  2                                               Comparator 4

          GND
                                  3

          VCC

                                     CCI4 CCM41 CCM40

                                     Figure 1. Timer_A, MSP430x337 Configuration

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                                                                          MSP430C33x, MSP430P337A
                                                              MIXED SIGNAL MICROCONTROLLERS

                                                                                                                                              SLAS227A OCTOBER 1999 REVISED JUNE 2000

8-Bit Timer/Counter

       The 8-bit interval timer supports three major functions for applications:

    D Serial communication or data exchange
    D Plus counting or plus accumulation
    D Timer

       The 8-Bit Timer/Counter peripheral includes the following major blocks: an 8-bit up-counter with preload
       register, an 8-bit control register, an input clock selector, an edge detection (e.g. start bit detection for
       asynchronous protocols), and an input and output data latch, triggered by the carry-out-signal from the 8-Bit
       Timer/Counter.

       The 8-Bit Timer/Counter counts up with an input clock, which is selected by two control bits from the control
       register. The four possible clock sources are MCLK, ACLK, the external signal from terminal P0.1, and the signal
       from the logical AND of MCLK and terminal P0.1.

       Two counter inputs (load, enable) control the counter operation. The load input controls load operations. A
       write-access to the counter results in loading the content of the preload register into the counter. The software
       writes or reads the preload register with all instructions. The preload register acts as a buffer and can be written
       immediately after the load of the counter is completed. The enable input enables the count operation. When
       the enable signal is set to high, the counter will count-up each time a positive clock edge is applied to the clock
       input of the counter.

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peripheral file map

    PERIPHERALS WITH BYTE ACCESS

    UART        Transmit buffer, UTXBUF               077h  Port P3   Port P3 selection, P3SEL              01Bh
                                                      076h                                                  01Ah
                Receive buffer, URXBUF                075h            Port P3 direction, P3DIR              019h
                                                      074h                                                  018h
                Baud rate, UBR1                       073h            Port P3 output, P3OUT                 015h
                                                      072h                                                  014h
                Baud rate, UBR0                       071h            Port P3 input, P3IN                   013h
                                                      070h                                                  012h
                Modulation control, UMCTL             054h  Port P0   Port P0 interrupt enable, P0IE        011h
                                                      053h                                                  010h
                Receive control, URCTL                052h            Port P0 interrupt edge select, P0IES  003h
                                                      051h                                                  002h
                Transmit control, UTCTL               050h            Port P0 interrupt flag, P0IFG         001h
                                                      04Fh                                                  000h
                UART control, UCTL                    04Eh            Port P0 direction, P0DIR
                                                      04Dh                                                  013Eh
    EPROM       EPROM control, EPCTL                  04Ch            Port P0 output, P0OUT                 013Ch
                                                      04Bh                                                  013Ah
    Crystal Buffer Crystal buffer control, CBCTL      047h            Port P0 input, P0IN                   0138h
                                                      046h                                                  0136h
    System clock SCG frequency control, SCFQCTL       040h  Special   SFR interrupt flag2, IFG2             0134h
                                                      044h                                                  0132h
                SCG frequency integrator, SCFI1       043h  Function  SFR interrupt flag1, IFG1             0130h
                                                      042h                                                  0120h
                SCG frequency integrator, SCFI0       03Fh            SFR interrupt enable2, IE2            012Eh
                                                                                                            0160h
    Timer/Port  Timer/Port enable, TPE                031h            SFR interrupt enable1, IE1            0162h
                                                      030h                                                  0164h
                Timer/Port data, TPD                  02Eh  PERIPHERALS WITH WORD ACCESS                    0166h
                                                      02Dh                                                  0168h
                Timer/Port counter2, TPCNT2           02Ch  Multiply  Sum extend, SumExt                    016Ah
                                                      02Bh                                                  016Ch
                Timer/Port counter1, TPCNT1           02Ah            Result high word, ResHi               016Eh
                                                      029h                                                  0170h
                Timer/Port control, TPCTL             028h            Result low word, ResLo                0172h
                                                      026h                                                  0174h
    Basic Timer1 Basic timer counter2, BTCNT2         025h            Second operand, OP2                   0176h
                                                      024h                                                  0178h
                Basic timer counter1, BTCNT1          023h            Multiply+accumulate/operand1, MACS    017Ah
                                                      022h                                                  017Ch
                Basic timer control, BTCTL            021h            Multiply+accumulate/operand1, MAC     017Eh
                                                      020h
    8-bit T/C   8-Bit Timer/Counter data, TCDAT       01Fh            Multiply signed/operand1, MPYS
                                                      01Eh
                8-Bit Timer/Counter preload, TCPLD    01D             Multiply unsigned/operand1, MPY
                                                      01Ch
                8-Bit Timer/Counter control, TCCTL          Watchdog  Watchdog Timer control, WDTCTL

    LCD         LCD memory 15, LCDM15                       Timer_A   Timer_A interrupt vector, TAIV

                :                                                     Timer_A control, TACTL

                LCD memory 1, LCDM1                                   Cap/Com control, CCTL0

                LCD control & mode, LCDCTL                            Cap/Com control, CCTL1

    Port P2     Port P2 selection, P2SEL                              Cap/Com control, CCTL2

                Port P2 interrupt enable, P2IE                        Cap/Com control, CCTL3

                Port P2 interrupt edge select, P2IES                  Cap/Com control, CCTL4

                Port P2 interrupt flag, P2IFG                         Reserved

                Port P2 direction, P2DIR                              Reserved

                Port P2 output, P2OUT                                 Timer_A register, TAR

                Port P2 input, P2IN                                   Cap/Com register, CCR0

    Port P1     Port P1 selection, P1SEL                              Cap/Com register, CCR1

                Port P1 interrupt enable, P1IE                        Cap/Com register, CCR2

                Port P1 interrupt edge select, P1IES                  Cap/Com register, CCR3

                Port P1 interrupt flag, P1IFG                         Cap/Com register, CCR4

                Port P1 direction, P1DIR                              Reserved

                Port P1 output, P1OUT                                 Reserved

                Port P1 input, P1IN

    Port P4     Port P4 selection, P4SEL

                Port P4 direction, P4DIR

                Port P4 output, P4OUT

                Port P4 input, P4IN

16                                           POST OFFICE BOX 655303 DALLAS, TEXAS 75265
                                                   MSP430C33x, MSP430P337A
                                        MIXED SIGNAL MICROCONTROLLERS

                                                                              SLAS227A OCTOBER 1999 REVISED JUNE 2000

absolute maximum ratings

       Supply voltage range, between: VCC terminals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 0.3 V to 0.3 V
                                                  VSS terminals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 0.3 V to 0.3 V

       Input voltage range to any VSS terminal: VCC1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 0.3 V to 6 V
                                                               VCC2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 0.3 V to 6 V

       Input voltage range to any terminal (referenced to VSS) . . . . . . . . . . . . . . . . . . . . . . . . . . 0.3 V to VCC + 0.3 V
       Diode current at any device terminal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2 mA
       Storage temperature range, Tstg: Unprogrammed device . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55C to 150C

                                                    Programmed device . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40C to 85C

Stresses beyond those listed under "absolute maximum ratings" may cause permanent damage to the device. These are stress ratings only, and

  functional operation of the device at these or any other conditions beyond those indicated under "recommended operating conditions" is not

  implied. Exposure to absolute-maximum-rated conditions for extended periods may affect device reliability.

NOTE: All voltages referenced to VSS.

VCC1    Common Lines COM0 to COM3, Segment Lines S0 to S29                    Output Drivers O2 to O29       VCC2
VSS1                                                                                                              VSS2

VCC1                                      Core Logic With
VSS1                            Core CPU, System, JTAG/Test,

   J/X                               All Peripheral Modules
  T/B
  A/U
  G/F

VCC1    Terminal of Timer/Port                  Input Buffers and Output Drivers of Port P0P4
VSS1                                    Substrate and Ground Potential For Input Inverters/Buffers

VSS3

VSS2    (see Note A)
VSS1
                          (see Note B)

NOTES: A. Ground potential for all port output drivers and input terminals, excluding first inverter/buffer
             B. Ground potential for entire device core logic and peripheral modules

                          Figure 2. Supply Voltage Interconnection

                                 POST OFFICE BOX 655303 DALLAS, TEXAS 75265                                            17
MSP430C33x, MSP430P337A
MIXED SIGNAL MICROCONTROLLERS

SLAS227A OCTOBER 1999 REVISED JUNE 2000

recommended operating conditions

Supply voltage, VCC, (MSP430C33x)                                                                                         MIN NOM      MAX                    UNIT
Supply voltage, VCC, (MSP430E/P33xA)                                                                                       2.5           5.5                    V
Supply voltage, during programming,                                                                                        2.5           5.5                    V
VCC(VCC1 = VCC2) OTP/EPROM                                                                                                                                      V
                                                                            MSP430P337A, PMS430E337A                      4.5       5  5.5                      V
                                                                                                                                                               C
Supply voltage, VSS                                                                                                                        0                   HZ
                                                                                                                                                          85
Operating free-air temperature range TA                                     MSP430C33x, MSP430P33xA                            40                            MHz
                                                                            PMS430E33xA                                                  25                   MHz
                                                                                                                                DC  32 768
XTAL frequency f(XTAL) (signal ACLK)                                                                                            DC                              V
                                                                                                                              VSS                       1.65
Processor frequency (signal MCLK), fsystem                                  VCC = 3 V                                   0.7VCC                          3.8    V
                                                                            VCC = 5 V                                         VSS
                                                                                                                       0.8VCC1                  VSS+0.8
Low-level input voltage, VIL (excluding Xin, Xout)                          VCC = 3 V/5 V                                                              VCC
High-level input voltage, VIH (excluding Xin, Xout)
                                                                                                                                                0.2VCC1
Low-level input voltage, VIL(Xin, Xout)                                                                                                              VCC1

High-level input voltage, VIH(Xin, Xout)
A serial resistor of 1 k to the RST/NMI pin is recommended to enhance latch-up immunity.

                     f(system) Maximum Processor Frequency MHz  5

                                                                   4

                                                                   3

                                                                   2

                                                                   1     1.1 MHz at

                                                                            2.5 V

                                                                   0

                                                                      0  1  2        3     4  5                     6  7

                                                                            VCC Supply Voltage V

                     Figure 3. Processor Frequency vs Supply Voltage

18                                                                     POST OFFICE BOX 655303 DALLAS, TEXAS 75265
                                                                             MSP430C33x, MSP430P337A
                                                                  MIXED SIGNAL MICROCONTROLLERS

                                                                                           SLAS227A OCTOBER 1999 REVISED JUNE 2000

electrical characteristics over recommended operating free-air temperature range (unless
otherwise noted)

supply current (into VCC) excluding external current (f(system) = 1 MHz) (see Note 6)

       PARAMETER                                     TEST CONDITIONS                       MIN NOM MAX UNIT

I(AM)  Active mode                           C336/7  TA= 40C +85C,  VCC = 3 V                 400 500
                                             P337A   TA= 40C +85C,  VCC = 5 V                 800 900
                                                     TA= 40C +85C,  VCC = 3 V
                                                     TA= 40C +85C,  VCC = 5 V                                        A
                                                                                                 570 700
                                                                                                1170 1250

                                             C336/7  TA= 40C +85C,  VCC = 3 V                50   70
                                             P337A   TA= 40C +85C,  VCC = 5 V
I(CPUOff) Low power mode, (LPM0,1)                   TA= 40C +85C,  VCC = 3 V                100 130   A
                                                     TA= 40C +85C,  VCC = 5 V
                                                                                                50   70

                                                                                                100 130

I(LPM2) Low power mode, (LPM2)                       TA= 40C +85C,  VCC = 3 V                7    12   A
                                                     TA= 40C +85C,  VCC = 5 V
                                                                                                18   25

                                                     TA= 40C                                  2.0 3.5

                                                     TA= 25C          VCC = 3 V                2.0 3.5

I(LPM3) Low power mode, (LPM3)                       TA= 85C                                   1.6 3.5   A
                                                     TA= 40C
                                                                                                5.2  10

                                                     TA= 25C          VCC = 5 V                4.2  10

                                                     TA= 85C                                   4.0  10

                                                     TA= 40C                                  0.1 0.8

I(LPM4) Low power mode, (LPM4)                       TA= 25C          VCC = 3 V/5 V            0.1 0.8 A

                                                     TA= 85C                                   0.4 1.5

NOTE 6: All inputs are tied to 0 V or VCC2. Outputs do not source or sink any current. The current consumption in LPM2 and LPM3 are measured

              with active Basic Timer1 module (ACLK selected), LCD Module (fLCD=1024 Hz, 4MUX) and USART module (UART, ACLK, 2400 Baud
              selected)

       Current consumption of active mode versus system frequency,

            IAM = IAM[1MHz] fsystem[MHz]
       Current consumption of active mode versus supply voltage,

       IAM = IAM[3V] + 200A/V (VCC3)

schmitt-trigger inputs Port 0 to P4: P0.x to P4.x, Timer/Port: CIN, TP0.5

                    PARAMETER                                     TEST CONDITIONS          MIN NOM MAX UNIT

VIT+ Positive-going input threshold voltage                       VCC = 3 V                1.2       2.1  V
VIT Negative-going input threshold voltage                       VCC = 5 V
Vhys Input hysteresis (VIT+VIT)                                 VCC = 3 V                2.3       3.4
                                                                  VCC = 5 V
                                                                  VCC = 3 V                0.7       1.5  V
                                                                  VCC = 5 V
                                                                                           1.4       2.3

                                                                                           0.3       1    V

                                                                                           0.6       1.4

                                              POST OFFICE BOX 655303 DALLAS, TEXAS 75265                                   19
MSP430C33x, MSP430P337A
MIXED SIGNAL MICROCONTROLLERS

SLAS227A OCTOBER 1999 REVISED JUNE 2000

electrical characteristics over recommended operating free-air temperature range (unless
otherwise noted) (continued)

outputs Port 0 to P4: P0.x to P4.x, Timer/Port: TP0.0 to TP0.5, LCD: S2/O2 to S29/O29, XBUF: XBUF, JTAG:TDO

           PARAMETER                                   TEST CONDITIONS                          MIN NOM               MAX UNIT

                                             IOH = 1.2 mA, See Note 7        VCC = 3 V      VCC0.4                 VCC
                                             IOH = 3.5 mA, See Note 8        VCC = 5 V      VCC1.0
VOH High-level output voltage                IOH = 1.5 mA, See Note 7                       VCC0.4                 VCC    V
                                             IOH = 4.5 mA, See Note 8                       VCC1.0
                                                                                                                      VCC

                                                                                                                      VCC

                                             IOL = 1.2 mA, See Note 7          VCC = 3 V        VSS         VSS+0.4
                                             IOL = 3.5 mA, See Note 8          VCC = 5 V        VSS
VOL Low-level output voltage                 IOL = 1.5 mA, See Note 7                           VSS                   VSS+1  V
                                             IOL = 4.5 mA, See Note 8                           VSS
                                                                                                            VSS+0.4

                                                                                                                      VSS+1

NOTES: 7. The maximum total current for all outputs combined should not exceed 9.6 mA to hold the maximum voltage drop specified.
              8. The maximum total current for all outputs combined should not exceed 28 mA to hold the maximum voltage drop specified.

leakage current (see Note 9)

                       PARAMETER                       TEST CONDITIONS                          MIN NOM MAX UNIT
           High-impedance leakage current, Timer/Port
Ilkg(TP)   High-impedance leakage current, S27         Timer/Port:VTP0.x,      CIN = VSS, VCC,                   50 nA
Ilkg(S27)  Leakage current, port 0                     VCC = 3 V/5 V,          (see Note 10)                      50 nA
Ilkg(P0x)                                                                                                         50 nA
                                                       VS27 = VSS to VCC,      VCC = 3 V/5 V

                                                       Port P0: P0.x, 0    7, VCC = 3 V/5 V,
                                                       (see Note 11)

NOTES: 9. The leakage current is measured with VSS or VCC applied to the corresponding pins(s) unless otherwise noted.
            10. All Timer/Port pins (TP0.0 to TP0.5) are Hi-Z. Pins CIN and TP0.0 to TP0.5 are connected together during leakage current

                  measurement. In the leakage measurement mode, the input CIN is included. The input voltage is VSS or VCC.
            11. The leakages of the digital port terminals are measured individually. The port terminal must be selected for input and there must

                  be no optional pullup or pulldown resistor.

optional resistors (see Note 12)

                              PARAMETER                                        TEST CONDITIONS MIN NOM                MAX    UNIT
                                                                                                                        6.8   k
R(opt1)                                                                        VCC = 3 V/5 V           1.4 4.1           11   k
                                                                                                                         20   k
R(opt2)                                                                        VCC = 3 V/5 V           2.1 6.2           32   k
                                                                                                                         62   k
R(opt3)                                                                        VCC = 3 V/5 V           4.2  12         124    k
                                                                                                                       185    k
R(opt4)                                                                        VCC = 3 V/5 V           6.6  19         309    k
                                                                                                                       431    k
R(opt5)    Resistors, individually programmable with ROM code, all port pins,  VCC = 3 V/5 V           12   37         557    k
R(opt6)    values applicable for pulldown and pullup                           VCC = 3 V/5 V
                                                                                                       26   75

R(opt7)                                                                        VCC = 3 V/5 V           39 112

R(opt8)                                                                        VCC = 3 V/5 V           65 187

R(opt9)                                                                        VCC = 3 V/5 V           91 261

R(opt10)                                                                       VCC = 3 V/5 V    117 337

NOTE 12: Optional resistors R(optx) for pulldown or pullup are not programmed in standard OTP/EPROM devices P/E 337.

20                                           POST OFFICE BOX 655303 DALLAS, TEXAS 75265
                                                                                     MSP430C33x, MSP430P337A
                                                                          MIXED SIGNAL MICROCONTROLLERS

                                                                                            SLAS227A OCTOBER 1999 REVISED JUNE 2000

electrical characteristics over recommended operating free-air temperature range (unless
otherwise noted) (continued)

inputs and outputs

                        PARAMETER                    TEST CONDITIONS                        VCC   MIN NOM               MAX UNIT

                                              Port P0, P1 to P2:

t(int)        External interrupt timing       External trigger signal for the interrupt 3 V/5 V        1.5                          cycle

                                              flag (see Notes 13 and 14)

t(cap)        Timer_A, capture timing         TA0-TA4                                    3 V/5 V  250                               ns
                                              External capture signal (see Note 15)

f(IN)         Input frequency                 P0.1, CIN, TP 0.5, UCLK, SIMO, SOMI,       3 V/5 V   DC                f(system)      MHz
t(H) or t(L)  Output frequency                TACLK, TA0-TA4                               3V      300               f(system)       ns
t(H) or t(L)  Duty cycle of output                                                         5V      300               f(system)
f(XBUF)       USART: Deglitch time            XBUF, CL = 20 pF                                                       f(system)      MHz
f(TAx)                                                                                   3 V/5 V   DC              f(system)/2
f(UCLK)                                       TA0-4, CL = 20 pF                          3 V/5 V   DC                f(system)
                                                                                         3 V/5 V  40%
t(Xdc)                                        UCLK, CL = 20 pF                                    35%
                                                                                         3 V/5 V
t(TA)                                         XBUF,  CL = 20 pF                          3 V/5 V   0.6
                                                     f(MCLK)= 1.1 MHz                    3 V/5 V   0.3
t(UC)                                                f(XBUF) = f(ACLK)                                                         60%
                                                     f(XBUF) = f(ACLK/n)                 3 V/5 V                               65%
t()                                                                                                             50
                                                                                         3 V/5 V
                                              TA0..4, CL = 20 pF                           3V                   0       100 ns
                                                         t(TAH)= t(TAL)                    5V

                                              UCLK, C(L) = 15pF                                                 0       100 ns
                                                         t(UCH)= t(UCL)

                                              See Note16                                                                    2.6     s
                                                                                                                            1.4

NOTES: 13. The external signal sets the interrupt flag every time t(int) is met. It may be set even with trigger signals shorter than t(int). The
                  conditions to set the flag must be met independently from this timing constraint. T(int) is defined in MCLK cycles.

            14. The external interrupt signal cannot exceed the maximum input frequency (f(in))
            15. The external capture signal triggers the capture event every time t(cap) is met. It may be triggered even with capture signals shorter

                  than t(cap). The conditions to set the flag must be met independently from this timing constraint.
            16. The signal applied to the USART receive signal/terminal (URXD) should meet the timing requirements of t() to ensure that the URXS

                  flip-flop is set. The URXS flip-flop is set with negative pulses meeting the minimum timing condition of t(). The operating conditions
                  to set the flag must be met independently from this timing constraint. The deglitch circuitry is active only on negative transitions on

                  the URXD line.

LCD

        PARAMETER                   TEST CONDITIONS                       MIN                     NOM              MAX              UNIT
                                                                                                                                      V
V(33)                         Voltage at R33                              2.5                                      VCC+0.2            V
V(23)                                                                                                                                nA
V(13)         Analog voltage  Voltage at R23    VCC = 3 V/5 V                            (V33V03) 2/3 + V03
V(03)                         Voltage at R13                                                                                          V
                                                                                     (V(33)V(03)) 1/3 + V(03)

                              Voltage at R03                              V(33) 2.5                              VCC+0.2

VO(HLCD)      Output 1        I(HLCD)<= 10 nA   VCC = 3 V/5 V            V(R33) 0.125                            VCC
VO(LLCD)      Output 0        I(LLCD) <= 10 nA
I(R03)                        R03 = VSS         No load at all            VSS                                     VSS + 0.125
                              R13 = VCC/3       segment and
                              R23 = 2 VCC/3   common lines,                                                      20
                                                VCC = 3 V/5 V
I(R13)        Input leakage                                                                                        20

I(R23)                                                                                                             20
V(Sxx0)
V(Sxx1)       Segment line    I(Sxx)= 3 A, VCC = 3 V/5 V               V(03)                                    V(03) 0.1
V(Sxx2)       voltage                                                     V(13)                                    V(13) 0.1
V(Sxx3)                                                                   V(23)                                    V(23) 0.1
                                                                          V(33)                                    V(33) + 0.1

                                              POST OFFICE BOX 655303 DALLAS, TEXAS 75265                                                 21
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MIXED SIGNAL MICROCONTROLLERS

SLAS227A OCTOBER 1999 REVISED JUNE 2000

electrical characteristics over recommended operating free-air temperature range (unless
otherwise noted) (continued)

PUC/POR                 PARAMETER                                      TEST CONDITIONS                                   MIN NOM MAX UNIT
                     POR
t(POR) delay                                                                                                                 150 250 s
V(POR)
                                                           TA = 40C                                                    1.5      2.4 V
                                                           TA = 25C
                                                           TA = 85C                     VCC = 3 V/5 V                   1.2      2.1 V

                                                                                                                         0.9      1.8 V

V(min)                                                                                                                   0        0.4 V
t(reset)
                     PUC/POR                               Reset is accepted internally                                  2                                           s

          V
                                                                                                           VCC

          V                             POR                            No POR                                            POR
           (POR)
           V
            (min)

                                                                                                                                                                  t

                                   Figure 4. Power-On Reset (POR) vs Supply Voltage

                       3                                                   2.1
                              2.4
                                                                                                                max               1.8
                     2.5
          V POR [V]
                       2

                     1.5                                                                             min
                              1.5                                               1.2

                       1

                     0.5                                                                                                               0.9
                                                                                                                              80
                                                                                25C

                     0

                          40      20                  0              20                40                          60

                                                           Temperature [C]

                                                        Figure 5. V(POR) vs Temperature

crystal oscillator: Xin, Xout                                                         TEST CONDITIONS                    MIN NOM MAX UNIT
                                                                                      VCC = 3V/5V
                                             PARAMETER                                                                        12                                     pF
C(Xin) Integrated capacitance at input
C(Xout) Integrated capacitance at output                                                                                     12                                     pF

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                                                               MSP430C33x, MSP430P337A
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                                                                         SLAS227A OCTOBER 1999 REVISED JUNE 2000

electrical characteristics over recommended operating free-air temperature range (unless
otherwise noted) (continued)

DCO             PARAMETER            TEST CONDITIONS                               MIN NOM MAX UNIT
          DCO
f(NOM)                    N(DCO) = 1 A0h                VCC = 3 V/5 V                   1              MHz
                           FN_4=FN_3=FN_2 = 0

          f(DCO3)          N(DCO) = 00 0110 0000         VCC = 3 V                 0.15           0.6   MHz
          f(DCO26)         FN_4=FN_3=FN_2 = 0            VCC = 5 V
f(NOM)                                                   VCC = 3 V                 0.18           0.62
                           N(DCO) = 11 0100 0000         VCC = 5 V
                           FN_4=FN_3=FN_2 = 0            VCC = 3 V                 1.25           4.7   MHz
                                                         VCC = 5 V
                           N(DCO) = 00 0110 0000         VCC = 3 V                 1.45           5.5
                           FN_4=FN_3=0, FN_2 = 1         VCC = 5 V
          f(DCO3)                                        VCC = 3 V                 0.36           1.05  MHz
          f(DCO26)         N(DCO) = 11 0100 0000         VCC = 5 V
2xf(NOM)                   FN_4=FN_3=0, FN_2 = 1         VCC = 3 V                 0.39           1.2
                                                         VCC = 5 V
                           N(DCO) = 00 0110 0000         VCC = 3 V                 2.5            8.1   MHz
                           FN_4=0, FN_3=1, FN_2=X        VCC = 5 V
                                                         VCC = 3 V                 3              9.9
                           N(DCO) = 11 0100 0000         VCC = 5 V
          f(DCO3)          FN_4=0,FN_3 =1, FN_2=X                                  0.5            1.5   MHz
          f(DCO26)                                       VCC = 3 V/5 V
3xf(NOM)                   N(DCO) = 00 0110 0000                                   0.6            1.8
                           FN_4=1, FN_3 = FN_2=X
                                                                                   3.7            11    MHz
                           N(DCO) = 11 0100 0000
                           FN_4=1, FN_3 = FN_2=X                                   4.5            13.8

          f(DCO3)          f(MCLK) = f(NOM)                                        0.7            1.85  MHz
          f(DCO26)         FN_4=FN_3=FN_2 = 0
4xf(NOM)                                                                           0.8            2.4

                                                                                   4.8            13.3  MHz

                                                                                   6              17.7

N(DCO)                                                                             A0h 1A0h 340h

S                          f(NDCO)+1 = S x f(NDCO)       VCC = 3 V/5 V             1.07           1.13

                                                                         f(DCO26)

          4xfNOM                                    f(DCO26)
          3xfNOM
          2xfNOM                                                         f(DCO3)

             fNOM                    f(DCO26)

                                                    f(DCO3)              Legend
                                                                             Tolerance at Tap 26
                           f(DCO26)
                                                                                DCO Frequency
                                     f(DCO3)                                    Adjusted by Bits
                                                                                2925 in SCFI1
                           f(DCO3)
                                                                             Tolerance at Tap 3

                           FN_2 = 0  FN_2 = 1  FN_2 = X                  FN_2 = X
                           FN_3 = 0  FN_3 = 0  FN_3 = 1                  FN_3 = X
                           FN_4 = 0  FN_4 = 0  FN_4 = 0                  FN_4 = 1

                            POST OFFICE BOX 655303 DALLAS, TEXAS 75265                                      23
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otherwise noted) (continued)

RAM

                         PARAMETER                                         TEST CONDITIONS               MIN NOM MAX UNIT

V(RAMh)                                                                   CPU halted (see Note 17)       1.8                   V

NOTE 17: This parameter defines the minimum supply voltage when the data in the program memory RAM remains unchanged. No program
              execution should happen during this supply voltage condition.

Timer/Port comparator                                 TEST CONDITIONS                            MIN     NOM            MAX    UNIT
                                                                                           0.230 VCC1    175           350
                             PARAMETER                                                                                   600    A
                                                                                                              5  0.260 VCC1
I(com)    Comparator (Timer/Port)                     CPON = 1   VCC = 3 V                                  10                   V
                                                      CPON = 1   VCC = 5 V                                                 37   mV
Vref(COM) Internal reference voltage at () terminal  CPON = 1   VCC = 3 V/5 V                                             42   mV
                                                                 VCC = 3 V
Vhys(COM) Input hysteresis (comparator)                          VCC = 5 V

JTAG, program memory

          PARAMETER                                   TEST CONDITIONS                                    MIN NOM MAX UNIT

f(TCK) JTAG/test                        TCK frequency                                VCC = 3 V           DC           5        MHz
R(test)                                                                              VCC = 5 V
                                        Pullup resistors on TMS, TCK, TDI                                DC           10
                                        (see Note 18)                                VCC = 3 V/5 V
                                                                                                         25      60   90 k

V(FB)                                   Fuse blow voltage, C versions (see Note 20) VCC = 3 V/5 V        5.5             6
I(FB)                                                                                                                  12
          JTAG/fuse                     Fuse blow voltage, E/P versions (see Note 20) VCC = 3 V/5 V      11           100 mA
          (see Note 19)
                                        Supply current on TDI/VPP to blow fuse

t(FB)                                   Time to blow the fuse                                                                      1 ms
V(PP)                                   Programming voltage, applied to TDI/VPP                          12.0 12.5 13.0 V

I(PP)                                   Current from programming voltage source                                       70 mA

t(pps)    EPROM(E) and                  Programming time, single pulse                                   5                     ms
t(ppf)    OTP(P) versions only          Programming time, fast algorithm
                                                                                                                 100           s

Pn                                      Number of pulses for successful programming                      4            100 Pulse

                                        Data retention TJ <55C                                          10                    Year

t(erase)  EPROM(E) version only         Erase time wave length 2537 at                                 30                    min
                                        15 Ws/cm2 (UV lamp of 12 mW/ cm2)
                                                                                                         1000
                                        Write/erase cycles

NOTES: 18. The TMS and TCK pullup resistors are implemented in all ROM(C), OTP(P) and EPROM(E) versions. The pullup resistor on TDI
                  is implemented in C versions only.

            19. Once the fuse is blown no further access to the MSP430 JTAG/test feature is possible.
            20. The voltage supply to blow the fuse is applied to TDI/VPP pin during the fuse blowing procedure.

24                                           POST OFFICE BOX 655303 DALLAS, TEXAS 75265
                                            MSP430C33x, MSP430P337A
                                 MIXED SIGNAL MICROCONTROLLERS

                                                 SLAS227A OCTOBER 1999 REVISED JUNE 2000

typical input/output schematics

VCC                                               VCC
                                                        (see Note A)
              (see Note A)
                                 (see Note B)
(see Note B)

(see Note B)                     (see Note B)

              (see Note A)                                                     (see Note A)

                   GND                              GND
CMOS INPUT                       CMOS SCHMITT-TRIGGER INPUT

                                                                               VCC
                                                                                     60 k TYP

CMOS 3-STATE OUTPUT              MSP430C336/337: TMS, TCK, TDI
                                 MSP430P/E337A: TMS, TCK

NOTES: A. Optional selection of pullup or pulldown resistors available on ROM (masked) versions.
             B. Fuses for the optional pullup and pulldown resistors can only be programmed at the factory.

                                  POST OFFICE BOX 655303 DALLAS, TEXAS 75265                                25
MSP430C33x, MSP430P337A                                                  COM 03
MIXED SIGNAL MICROCONTROLLERS                                            S0, S1

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typical input/output schematics (continued)

                                                                     VC
                                                                     VD
                                                  Control COM03

                                                                     VA
                                                                     VB
                                                  Segment control

                              VA                                                   S2/O2Sn/On
                                                                         Noninverting
                              VB
          Segment control
    LCDCTL (LCDM5,6,7)

           Data (LCD RAM bits 03
                              or bits 47)

       LCD OUTPUT (COM04, Sn, Sn/On)
    NOTE A: The signals VA, VB, VC, and VD come from the LCD module analog voltage generator.

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JTAG         TDO                                MSP430C33x, MSP430P337A
            Controlled by JTAG      MIXED SIGNAL MICROCONTROLLERS

           Controlled                                    SLAS227A OCTOBER 1999 REVISED JUNE 2000
           by JTAG
            TDI                    Controlled by JTAG
                                                          TDO/TDI

                                                DVCC
                                (see Note D)

    Test   TMS                          Burn & Test
      &    TCK                               Fuse
                                                            TDI
Emulation                                    DVCC
  Module
                                see Note 1

                                                            TMS

                                             DVCC

                                                         TCK

                                                               During Programming Activity and
                                                               During Blowing of the Fuse, Pin
                                                               TDO/TDI Is Used to Apply the Test
                                                               Input Data for JTAG Circuitry

NOTES: A. During programming activity and when blowing the JTAG enable fuse, the TDI/VPP terminal is used to apply the correct voltage
                  source. The TDO/TDI terminal is used to apply the test input data for JTAG circuitry.

             B. The TDI/VPP terminal of the 'P337A and 'E337A does not have an internal pullup resistor. An external pulldown resistor is
                  recommended to avoid a floating node, which could increase the current consumption of the device. Remove the external pulldown
                  resistors when switching from P/E337A to C337 devices. Otherwise system power consumption will increase.

             C. The TDO/TDI terminal is in a high-impedance state after POR. The 'P337A and 'E337A need a pullup or a pulldown resistor to
                  avoid floating a node, which could increase the current consumption of the device.

             D. The pullup resister is only implemented in C-version

                                           Figure 6. MSP430P/E337A: TDI/VPP, TDO/TDI

            POST OFFICE BOX 655303 DALLAS, TEXAS 75265                                           27
MSP430C33x, MSP430P337A
MIXED SIGNAL MICROCONTROLLERS

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typical input/output schematics (continued)

                                                                              VCC2

                                                        0: Input                                             (see Note A)
                                                        1: Output
    P0DIR.0                                                                                                  (see Note B)
    P0OUT.0                                                 Pad Logic

                                                                                                             P0.0

                       P0IN.0           Interrupt                                                                     (see Note B)
                                        Flag
    Request P0IRQ.0                                                                                                  (see Note A)
    Interrupt P0.0                                                                                           VSS3

                                P0IE.0                  Interrupt
                                                          Edge
                                               Q Set     Select
                                P0IFG.0

                                                 Reset

                                        IRQA            P0IES.0

NOTES: A. Optional selection of pullup or pulldown resistors available on ROM (masked) versions.
             B. Fuses for the optional pullup and pulldown resistors can only be programmed at the factory.

                                Figure 7. Port P0, P0.0, Input/Output With Schmitt-Trigger

                                                                              VCC2

                                                        0: Input                                             (see Note A)
                                                        1: Output
                     P0DIR.1                                                                                 (see Note B)
                     P0OUT.1                                Pad Logic

                        P0IN.1                                                                               P0.1/RXD

    Request P0IRQ.1                                                                                          (see Note B)
    Interrupt P0.1
                                        P0IES.1         Interrupt                                           (see Note A)
                                                          Edge                                     VSS3
                                                         Select
                                                                            P0.1D
                                        Interrupt       1  1                Carry
                                        Flag
                                                                            ISCTL
                                P0IE.1                  Interrupt      From 8-Bit T/C
                                                         Source
                                               Q Set     Select
                                P0IFG.1

                                                 Reset

                                                                          IRQA
NOTES: A. Optional selection of pullup or pulldown resistors available on ROM (masked) versions.

             B. Fuses for the optional pullup and pulldown resistors can only be programmed at the factory.

                                  Figure 8. Port P0, P0.1, Input/Output With Schmitt-Trigger

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                                                                                MSP430C33x, MSP430P337A
                                                                     MIXED SIGNAL MICROCONTROLLERS

                                                                               SLAS227A OCTOBER 1999 REVISED JUNE 2000

typical input/output schematics (continued)

                                                          0: Input                                           VCC2
                                                          1: Output
                                                                                                                   (see Note A)
                                                              Pad Logic
           TXE

           P0DIR.2                                                                                                 (see Note B)

           P0OUT.2            0

           TXD                1                                                                                                  P0.2/TXD
                                                                                                                   (see Note B)

           P0IN.2                                                                                                    (see Note A)
                                                                                                             VSS3

Request    P0IRQ.2            P0IE.2                      Interrupt
Interrupt                                    Q Set          Edge
                    P0IRQ.3                                Select
P0.27               P0IRQ.7   P0IFG.2
                                                          P0IES.2
                                             Interrupt
                                             Flag

NOTES: A. Optional selection of pullup or pulldown resistors available on ROM (masked) versions.
             B. Fuses for the optional pullup and pulldown resistors can only be programmed at the factory.

                    Figure 9. Port P0, P0.2, Input/Output With Schmitt-Trigger

                                                                                                             VCC2

                                                          0: Input                                                 (see Note A)
                                                          1: Output
           P0DIR.37                                                                                               (see Note B)
           P0OUT.37                                          Pad Logic

                                                                                                                   P0.3P0.7

                                                                                                                   (see Note B)

                    P0IN.37                                                                                          (see Note A)
                                                                                                             VSS3

Request     P0IRQ.37           P0IE.37                  Interrupt
Interrupt  P0IRQ.2                             Q Set         Edge
                                                            Select
P0.27                         P0IFG.37
                                                          P0IES.37
                                               Interrupt
                                               Flag

NOTES: A. Optional selection of pullup or pulldown resistors available on ROM (masked) versions.
             B. Fuses for the optional pullup and pulldown resistors can only be programmed at the factory.

           Figure 10. Port P0, P0.3 to P0.7, Input/Output With Schmitt-Trigger

                                  POST OFFICE BOX 655303 DALLAS, TEXAS 75265                                                              29
MSP430C33x, MSP430P337A
MIXED SIGNAL MICROCONTROLLERS

SLAS227A OCTOBER 1999 REVISED JUNE 2000

typical input/output schematics (continued)

                P1SEL.x                      0                     0: Input                    VCC2
                 P1DIR.x
    Direction Control                                              1: Output                                     (see Note A)
         From Module
                P1OUT.x                      1                                                                   (see Note B)

        Module X OUT                         0                     Pad Logic

                                             1                                                                                 P1.0P1.7
                                                                                                                 (see Note B)

             P1IN.x                                                                                            (see Note A)
                                         EN                                                            VSS3

             Module X IN                 D

             P1IRQ.x                     P1IE.x                    Interrupt
                                                               EN    Edge
                                                                    Select
                          P1IFG.x            Q

                                                      Set

                                             Interrupt             P1IES.x
                                             Flag                           P1SEL.x

    NOTES: A. Optional selection of pullup or pulldown resistors available on ROM (masked) versions.
                 B. Fuses for the optional pullup and pulldown resistors can only be programmed at the factory.

    PnSel.x  PnDIR.x       Dir. Control      PnOUT.x  Module X     PnIN.x            Module X  PnIE.x            PnIFG.x  PnIES.x
                          From Module                    OUT                              IN
    P1Sel.0  P1DIR.0                         P1OUT.0    VSS1       P1IN.0                      P1IE.0            P1IFG.0  P1IES.0
    P1Sel.1  P1DIR.1           VSS1          P1OUT.1    VSS1       P1IN.1             Unused   P1IE.1            P1IFG.1  P1IES.1
    P1Sel.2  P1DIR.2           VSS1          P1OUT.2    VSS1       P1IN.2             Unused   P1IE.2            P1IFG.2  P1IES.2
    P1Sel.3  P1DIR.3           VSS1          P1OUT.3    VSS1       P1IN.3             Unused   P1IE.3            P1IFG.3  P1IES.3
    P1Sel.4  P1DIR.4           VSS1          P1OUT.4    VSS1       P1IN.4             Unused   P1IE.4            P1IFG.4  P1IES.4
    P1Sel.5  P1DIR.5           VSS1          P1OUT.5    VSS1       P1IN.5             Unused   P1IE.5            P1IFG.5  P1IES.5
    P1Sel.6  P1DIR.6           VSS1          P1OUT.6    VSS1       P1IN.6             Unused   P1IE.6            P1IFG.6  P1IES.6
    P1Sel.7  P1DIR.7           VSS1          P1OUT.7    VSS1       P1IN.7             Unused   P1IE.7            P1IFG.7  P1IES.7
                               VSS1                                                   Unused

                      Figure 11. Port P1, P1.0 to P1.7, Input/Output With Schmitt-Trigger

30                                           POST OFFICE BOX 655303 DALLAS, TEXAS 75265
                                                                                  MSP430C33x, MSP430P337A
                                                                       MIXED SIGNAL MICROCONTROLLERS

                                                                                       SLAS227A OCTOBER 1999 REVISED JUNE 2000

typical input/output schematics (continued)

            P2SEL.x                      0                  0: Input                   VCC2
             P2DIR.x
Direction Control                                           1: Output                          (see Note A)
     From Module
            P2OUT.x                      1                                                     (see Note B)

    Module X OUT                         0                  Pad Logic

                                         1                                                                   P2.0P2.7
                                                                                               (see Note B)

         P2IN.x                                                                                (see Note A)
                                     EN                                                VSS3

         Module X IN  D

         P2IRQ.x      P2IE.x                                  Interrupt
                                            EN                  Edge
                                                               Select
                      P2IFG.x            Q
                                                       P2IES.x
                                                  Set           P2SEL.x

                                         Interrupt
                                         Flag

         NOTES: A. Optional selection of pullup or pulldown resistors available on ROM (masked) versions.
                      B. Fuses for the optional pullup and pulldown resistors can only be programmed at the factory.

PnSel.x  PnDIR.x       Dir. Control      PnOUT.x  Module X  PnIN.x       Module X      PnIE.x                         PnIFG.x  PnIES.x
                      From Module                    OUT                      IN
P2Sel.0  P2DIR.0                         P2OUT.0    VSS1    P2IN.0                     P2IE.0                         P2IFG.0  P2IES.0
P2Sel.1  P2DIR.1           VSS1          P2OUT.1    VSS1    P2IN.1        Unused       P2IE.1                         P2IFG.1  P2IES.1
P2Sel.2  P2DIR.2           VSS1          P2OUT.2    VSS1    P2IN.2        Unused       P2IE.2                         P2IFG.2  P2IES.2
P2Sel.3  P2DIR.3           VSS1          P2OUT.3    VSS1    P2IN.3        Unused       P2IE.3                         P2IFG.3  P2IES.3
P2Sel.4  P2DIR.4           VSS1          P2OUT.4    VSS1    P2IN.4        Unused       P2IE.4                         P2IFG.4  P2IES.4
P2Sel.5  P2DIR.5           VSS1          P2OUT.5    VSS1    P2IN.5        Unused       P2IE.5                         P2IFG.5  P2IES.5
P2Sel.6  P2DIR.6           VSS1          P2OUT.6    VSS1    P2IN.6        Unused       P2IE.6                         P2IFG.6  P2IES.6
P2Sel.7  P2DIR.7           VSS1          P2OUT.7    VSS1    P2IN.7        Unused       P2IE.7                         P2IFG.7  P2IES.7
                           VSS1                                           Unused

                      Figure 12. Port P2, P2.0 to P2.7, Input/Output With Schmitt-Trigger

                                          POST OFFICE BOX 655303 DALLAS, TEXAS 75265                                                   31
MSP430C33x, MSP430P337A
MIXED SIGNAL MICROCONTROLLERS

SLAS227A OCTOBER 1999 REVISED JUNE 2000

typical input/output schematics (continued)

                P3SEL.x                     0                 0: Input                    VCC2
                 P3DIR.x
    Direction Control                                         1: Output                                      (see Note A)
         From Module
                P3OUT.x                     1                                                                (see Note B)  P3.0
                                                                                                                           P3.1
        Module X OUT                        0                 Pad Logic

                                            1                                                                          P3.2/TACLK ..
                                                                                                   (see Note B) P3.3/TA0 ..
    P3IN.x
                                EN                                                                                         P3.7/TA4

                                                                                                  (see Note A)

                                                                                          VSS3

    Module X IN                    D

NOTES: A. Optional selection of pullup or pulldown resistors available on ROM (masked) versions.
             B. Fuses for the optional pullup and pulldown resistors can only be programmed at the factory.

                          PnSel.x  PnDIR.x      Dir. Control  PnOUT.x    Module X         PnIN.x             Module X
                                               From Module                  OUT                                   IN
                                                                                          P3IN.0
                          P3Sel.0  P3DIR.0     P3DIR.0        P3OUT.0    VSS1             P3IN.1              Unused
                                                                                          P3IN.2
                          P3Sel.1  P3DIR.1     P3DIR.1        P3OUT.1    VSS1             P3IN.3              Unused
                                                                                          P3IN.4              TACLK
                          P3Sel.2  P3DIR.2     P3DIR.2        P3OUT.2      VSS1           P3IN.5              CCI0A
                          P3Sel.3  P3DIR.3     P3DIR.3        P3OUT.3    Out0sig          P3IN.6              CCI1A
                          P3Sel.4  P3DIR.4     P3DIR.4        P3OUT.4    Out1sig          P3IN.7              CCI2A
                          P3Sel.5  P3DIR.5     P3DIR.5        P3OUT.5    Out2sig                              CCI3A
                          P3Sel.6  P3DIR.6     P3DIR.6        P3OUT.6    Out3sig                              CCI4A
                          P3Sel.7  P3DIR.7     P3DIR.7        P3OUT.7    Out4sig

    NOTE: All CCIB-signals in Timer_A are connected to ACLK
     Signal from Timer_A
     Signal to Timer_A

                          Figure 13. Port P3, P3.0 to P3.7, Input/Output With Schmitt-Trigger

32                                           POST OFFICE BOX 655303 DALLAS, TEXAS 75265
                                                                                                MSP430C33x, MSP430P337A
                                                                                     MIXED SIGNAL MICROCONTROLLERS

                                                                                                     SLAS227A OCTOBER 1999 REVISED JUNE 2000

typical input/output schematics (continued)

            P4SEL.x                             0                     0: Input                       VCC2
             P4DIR.x                            1                     1: Output
Direction Control                               0                                                             (see Note A)
     From Module                                1                         Pad Logic
            P4OUT.x                                                                                           (see Note B)  P4.0
    Module X OUT                EN                                                                                          P4.1
                                 D
               P4IN.x                                                                                         (see Note B)   P4.2/STE
                                                                                                                            P4.6/UTXD
       Module X IN                                                                                           (see Note A)   P4.7/URXD
                                                                                                     VSS3

x: Bit Identifier, 0, 1, 2, 6 and 7 For Port P4

NOTES: A. Optional selection of pullup or pulldown resistors available on ROM (masked) versions.
              B. Fuses for the optional pullup and pulldown resistors can only be programmed at the factory.

                       PnSel.x  PnDIR.x                 Dir. Control  PnOUT.x  Module X              PnIN.x   Module X
                                                       From Module                OUT                              IN
                                                                      P4OUT.0                        P4IN.0
                       P4Sel.0 P4DIR.0                 VSS1           P4OUT.1    VSS1                P4IN.1    Unused
                                                                      P4OUT.2    VSS1                P4IN.2    Unused
                       P4Sel.1 P4DIR.1                 VSS1           P4OUT.6    VSS1                P4IN.6
                                                                      P4OUT.7   UTXD                 P4IN.7      STE
                       P4Sel.2 P4DIR.2                 VSS1                      VSS1                          Unused
                                                                                                               URXD
                       P4Sel.6 P4DIR.6                 VCC1

          P4Sel.7 P4DIR.7                              VSS1

        Output from USART module
        Input to USART module

       Figure 14. Port P4, P4.0, P4.1, P4.2, P4.6 and P4.7, Input/Output With Schmitt-Trigger

                                P4SEL.3                               0: Input                               VCC2
                                                                      1: Output
                                P4DIR.3                0
                                                                          Pad Logic
SYNC                                                                                                               (see Note A)
   MM
                                DCM_SIMO 1                                                                         (see Note B)
  STC                                                                                                                         P4.3/SIMO
                                P4OUT.3                0
STE

       (SI) MO From USART                              1

                                                                                                                   (see Note B)

                       P4IN.3                                                                                         (see Note A)
                                                   EN                                                         VSS3

SI (MO) To USART                         D

NOTES: A. Optional selection of pullup or pulldown resistors available on ROM (masked) versions.
             B. Fuses for the optional pullup and pulldown resistors can only be programmed at the factory.

                        Figure 15. Port P4, P4.3, Input/Output With Schmitt-Trigger

                                                       POST OFFICE BOX 655303 DALLAS, TEXAS 75265                                      33
MSP430C33x, MSP430P337A
MIXED SIGNAL MICROCONTROLLERS

SLAS227A OCTOBER 1999 REVISED JUNE 2000

typical input/output schematics (continued)

                      P4SEL.4                 0: Input                                              VCC2
                                              1: Output
                      P4DIR.4              0
                                                  Pad Logic
                                                                                                          (see Note A)

    SYNC              DCM_SIMO 1                                                                          (see Note B)
       MM                                                                                                             P4.4/SOMI
                      P4OUT.4              0
      STC

     STE

           (SO) MI From USART              1

                                                                                                          (see Note A)

           P4IN.4                                                                                           (see Note B)
                                       EN                                                           VSS3

    (SO) MI To USART           D

    A. Optional selection of pullup or pulldown resistors available on ROM (masked) versions.
    B. Fuses for the optional pullup and pulldown resistors can only be programmed at the factory.

                      Figure 16. Port P4, P4.4, Input/Output With Schmitt-Trigger

                      P4SEL.5                 0: Input                                              DVCC
                                              1: Output
                      P4DIR.5              0
                                                  Pad Logic
    SYNC                                                                                                  (see Note D)
       MM
                      DCM_UCLK 1                                                                          (see Note E)
      STC                                                                                                             P4.5/UCLK
                      P4OUT.5              0
     STE

           UCLK From USART                 1

                                                                                                          (see Note E)

           P4IN.5                                                                                            (see Note D)
                                       EN                                                           DVSS

    UCLK To USART              D

                                 Figure 17. Port P4, P4.5, Input/Output With Schmitt-Trigger

NOTES: A. UART mode: The clock can only be input if UART mode and UART function is selected, the direction of P4.5/UCLK is always input.
             B. SPI, slave mode: The clock to UCLK is used to shift data in and out.
             C. SPI, master mode: The clock shift data in and out is supplied on pin P4.5/UCLK for connected devices (in slave mode)
             D. Optional selection of pullup or pulldown resistors available on ROM (masked) versions.
             E. Fuses for the optional pullup and pulldown resistors can only be programmed at the factory.

34                                          POST OFFICE BOX 655303 DALLAS, TEXAS 75265
                                                                 MSP430C33x, MSP430P337A
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typical input/output schematics (continued)

                       TPx.0                            TPD.0
                       TPx.1                            TPE.0
                       TPx.2                            TPD.1
                       TPx.3                            TPE.1
                       TPx.4                            TPD.2
                                                        TPE.2
                       TPx.5                            TPD.3
                                                        TPE.3
                                                        TPD.4
                                                        TPE.4
                                             TPIN.5

                                                                   TPD.5
                                                                   TPE.5

                       Figure 18. Timer/Port TP0.0 to TP0.5

                       CPON

                                   ENB ENA

      CIN           0         CMP

S20/O29/CMPI +                               Enable                                 Set_EN1FG
           VCC/4 _
                    1                        Control              EN1
                                                      8-Bit Counter TPCNT1
                       TPIN.5

                                   TPSSEL0

                    Figure 19. S29/O29/CMPI Pin Schematic

                        POST OFFICE BOX 655303 DALLAS, TEXAS 75265                            35
MSP430C33x, MSP430P337A
MIXED SIGNAL MICROCONTROLLERS

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typical input/output schematics (continued)

JTAG fuse check mode

       MSP430 devices that have the fuse on the TDI/VPP terminal have a fuse check mode that tests the continuity
       of the fuse the first time the JTAG port is accessed after a power-on reset (POR). When activated, a fuse check
       current, ITF , of 1 mA at 3 V, 2.5 mA at 5 V can flow from the TDI/VPP pin to ground if the fuse is not burned.
       Care must be taken to avoid accidentally activating the fuse check mode and increasing overall system power
       consumption.
       Activation of the fuse check mode occurs with the first negative edge on the TMS pin after power up or if the
       TMS is being held low during power up. The second positive edge on the TMS pin deactivates the fuse check
       mode. After deactivation, the fuse check mode remains inactive until another POR occurs. After each POR the
       fuse check mode has the potential to be activated.
       Fuse check current may or may not flow continuously while the fuse check mode is active, depending on which
       type of device is in use and the state of the TMS pin.
       For the mask ROM or C versions, the fuse check current will only flow when the fuse check mode is active and
       the TMS pin is in a low state (see Figure 20). Therefore, the additional current flow can be prevented by holding
       the TMS pin high (default condition).

                                                          Time TMS Goes Low After POR

         TMS

                                                   ITF
                                            ITDI

                                    Figure 20. Fuse Check Mode Current, MSP430C33x

    For the OTP or P versions, the fuse check current will flow continuously when fuse check mode is active,
    regardless of the state of the TMS pin, until the fuse check mode is deactivated with the second positive edge
    at the TMS pin (see Figure 21).

                                                      Time TMS Goes Low After POR

               TMS

                      ITF
               ITDI

         Figure 21. Fuse Check Mode Current, MSP430P337A

    Care must be taken to avoid accidentally activating the fuse check mode, including guarding against EMI/ESD
    spikes that could cause signal edges on the TMS pin.

    Configuration of TMS, TCK, TDI/VPP and TDO/TDI pins in applications.

    TDI  C3xx                  P/E3xx
    TDO  Open              68k, pulldown
    TMS  Open              68k, pulldown
    TCK  Open
         Open                   Open
                                Open

36                         POST OFFICE BOX 655303 DALLAS, TEXAS 75265
                                                                                        MSP430C33x, MSP430P337A
                                                                             MIXED SIGNAL MICROCONTROLLERS

                                          MECHANICAL DATA                                SLAS227A OCTOBER 1999 REVISED JUNE 2000

PJM (R-PQFP-G100)                                                                                    PLASTIC QUAD FLATPACK

                         0,65                                      0,38  0,13 M
                      80
        81                                                         0,22

                                                                         51

                                                                             50

                                                                                                 14,20 17,45
                                                                                 12,35 TYP 13,80 16,95

100                                                                                  31
               1                                                         30

       2,90                    18,85 TYP                                                                                  0,16 NOM
       2,50
                                  20,20                                                                                     Gage Plane
                                  19,80                                                                                                  0 7
                                  23,45
                                  22,95                                                                                   4040022 / B 03/95

         3,40 MAX                                                                                                   0,25
                                                                                         0,25 MIN
NOTES: A. All linear dimensions are in millimeters.
             B. This drawing is subject to change without notice.                                                   1,03
             C. Falls within JEDEC MS-022                                                                           0,73
                                                                                               Seating Plane

                                                                                                       0,10

                               POST OFFICE BOX 655303 DALLAS, TEXAS 75265                                                                      37
MSP430C33x, MSP430P337A
MIXED SIGNAL MICROCONTROLLERS

SLAS227A OCTOBER 1999 REVISED JUNE 2000  MECHANICAL DATA

HFD (S-GQFP-G100)                                                                                CERAMIC QUAD FLATPACK

                0,65                                               0,30 TYP
        80                                                                        51

    81                                                                                50

                                                                                                            14,20 17,45
                                                                                          12,35 TYP 13,80 16,95

    100                                                                        31
                  1                                                30

                      18,85 TYP                                                        3,70 TYP                              0,15 TYP
                         20,20
                         19,20
                         23,45
                         22,95

                                                                                           0,10 MIN                          0 8
                                                                                                                       1,00
          4,25 MAX                                                                                                     0,60

NOTES: A. All linear dimensions are in millimeters.                                        Seating Plane
             B. This drawing is subject to change without notice.
                                                                                                  0,10

                                                                                                                             4081530/A 09/95

38                                           POST OFFICE BOX 655303 DALLAS, TEXAS 75265
www.ti.com                                                PACKAGE OPTION ADDENDUM

                                                                                                                           9-Oct-2008

PACKAGING INFORMATION

  Orderable Device  Status (1)  Package  Package  Pins Package Eco Plan (2) Lead/Ball Finish MSL Peak Temp (3)
MSP430P337AIPJM    ACTIVE        Type   Drawing             Qty
MSP430P337AIPJMR
PMS430E337AHFD                    QFP      PJM   100 66 Green (RoHS & CU NIPDAU Level-3-260C-168 HR
  PMS430E337HFD                                                          no Sb/Br)

                    ACTIVE      QFP      PJM      100 400 Green (RoHS & CU NIPDAU Level-3-260C-168 HR
                                                                         no Sb/Br)

                      ACTIVE    CFP      HFD      100 1   TBD  Call TI  Level-1-220C-UNLIM
                    OBSOLETE    CFP      HFD
                                                  100     TBD  Call TI  Call TI

(1) The marketing status values are defined as follows:
ACTIVE: Product device recommended for new designs.
LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.
NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in
a new design.
PREVIEW: Device has been announced but is not in production. Samples may or may not be available.
OBSOLETE: TI has discontinued the production of the device.

(2) Eco Plan - The planned eco-friendly classification: Pb-Free (RoHS), Pb-Free (RoHS Exempt), or Green (RoHS & no Sb/Br) - please check
http://www.ti.com/productcontent for the latest availability information and additional product content details.
TBD: The Pb-Free/Green conversion plan has not been defined.
Pb-Free (RoHS): TI's terms "Lead-Free" or "Pb-Free" mean semiconductor products that are compatible with the current RoHS requirements
for all 6 substances, including the requirement that lead not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered
at high temperatures, TI Pb-Free products are suitable for use in specified lead-free processes.
Pb-Free (RoHS Exempt): This component has a RoHS exemption for either 1) lead-based flip-chip solder bumps used between the die and
package, or 2) lead-based die adhesive used between the die and leadframe. The component is otherwise considered Pb-Free (RoHS
compatible) as defined above.
Green (RoHS & no Sb/Br): TI defines "Green" to mean Pb-Free (RoHS compatible), and free of Bromine (Br) and Antimony (Sb) based flame
retardants (Br or Sb do not exceed 0.1% by weight in homogeneous material)

(3) MSL, Peak Temp. -- The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder
temperature.

Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is
provided. TI bases its knowledge and belief on information provided by third parties, and makes no representation or warranty as to the
accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and continues to take
reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on
incoming materials and chemicals. TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited
information may not be available for release.

In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI
to Customer on an annual basis.

                                         Addendum-Page 1
PJM (R-PQFP-G100)                                                                            MECHANICAL DATA

                         0,65                                                                            MQFP013 OCTOBER 1994
                      80
        81                                                                               PLASTIC QUAD FLATPACK

                                                                   0,38  0,13 M

                                                                   0,22

                                                                         51

                                                                             50

                                                                                                 14,20 17,45
                                                                                 12,35 TYP 13,80 16,95

100                                                                                  31
               1                                                         30

       2,90                    18,85 TYP                                                                                  0,16 NOM
       2,50
                                  20,20                                                                                     Gage Plane
                                  19,80                                                                                                  0 7
                                  23,45
                                  22,95                                                                                   4040022 / B 03/95

         3,40 MAX                                                                                                   0,25
                                                                                         0,25 MIN
NOTES: A. All linear dimensions are in millimeters.
             B. This drawing is subject to change without notice.                                                   1,03
             C. Falls within JEDEC MS-022                                                                           0,73
                                                                                               Seating Plane

                                                                                                       0,10

                               POST OFFICE BOX 655303 DALLAS, TEXAS 75265                                                                      1
                                                     IMPORTANT NOTICE

Texas Instruments Incorporated and its subsidiaries (TI) reserve the right to make corrections, modifications, enhancements, improvements,
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Following are URLs where you can obtain information on other Texas Instruments products and application solutions:

Products                     amplifier.ti.com        Applications        www.ti.com/audio
Amplifiers                   dataconverter.ti.com    Audio               www.ti.com/automotive
Data Converters              dsp.ti.com              Automotive          www.ti.com/broadband
DSP                          www.ti.com/clocks       Broadband           www.ti.com/digitalcontrol
Clocks and Timers            interface.ti.com        Digital Control     www.ti.com/medical
Interface                    logic.ti.com            Medical             www.ti.com/military
Logic                        power.ti.com            Military            www.ti.com/opticalnetwork
Power Mgmt                   microcontroller.ti.com  Optical Networking  www.ti.com/security
Microcontrollers             www.ti-rfid.com         Security            www.ti.com/telephony
RFID                         www.ti.com/lprf         Telephony           www.ti.com/video
RF/IF and ZigBee Solutions                          Video & Imaging     www.ti.com/wireless
                                                     Wireless

Mailing Address: Texas Instruments, Post Office Box 655303, Dallas, Texas 75265
                     Copyright 2008, Texas Instruments Incorporated

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