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MSP430FR5970IRGCR

器件型号:MSP430FR5970IRGCR
器件类别:半导体    嵌入式处理器和控制器    微控制器-MCU    16位微控制器-MCU   
厂商名称:Texas Instruments
厂商官网:http://www.ti.com/
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MSP430FR5970IRGCR在线购买

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MSP430FR5970IRGCR ¥14.65 2000 点击查看 点击购买

器件描述

MSP430FR5970 16 MHz Ultra-Low-Power Microcontroller featuring 32KB FRAM, 2KB SRAM, 51 IO, ADC12, AES 64-VQFN -40 to 85

参数

产品属性属性值
I2C2
Timers - 16-bit5
FeaturesReal-Time Clock
Operating Temperature Range(C)-40 to 85
ADC12-bit SAR
RAM(KB)2
Bootloader (BSL)UART
Package GroupLQFP,VQFN
Approx. Price (US$)1.91 | 1ku
GPIO Pins(#)51
Comparator Channels (#)8
Special I/ON/A
Featuredfr5
Non-volatile Memory (KB)32
SPI4
USBNo
UART2

文档预览

MSP430FR5970IRGCR器件文档内容

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MSP430FR597x(1),MSP430FR592x(1) MSP430FR587x(1) MixedSignal Microcontrollers

1 Device Overview

1.1 Features                                                 True Random Number Seed for Random
                                                                Number Generation Algorithm
1
                                                             Lockable Memory Segments for IP
Embedded Microcontroller                                      Encapsulation and Secure Storage
    16-Bit RISC Architecture up to 16-MHz Clock
    Wide Supply Voltage Range (1.8 V to 3.6 V) (1)       Multifunction Input/Output Ports
                                                             All I/O Pins Support Capacitive Touch Capability
Optimized Ultra-Low-Power Modes                               Without Need for External Components
    Active Mode: Approximately 100 A/MHz                   Accessible Bit-, Byte- and Word-Wise (in Pairs)
    Standby (LPM3 With VLO): 0.4 A (Typical)               Edge-Selectable Wakeup From LPM on Ports
    Real-Time Clock (RTC) (LPM3.5):                            P1, P2, P3, and P4
       0.35 A (Typical) (2)                                 Programmable Pullup and Pulldown on All Ports
    Shutdown (LPM4.5): 0.04 A (Typical)
                                                          Enhanced Serial Communication
Ultra-Low-Power Ferroelectric RAM (FRAM)                   eUSCI_A0 and eUSCI_A1 Support:
    Up to 64KB of Nonvolatile Memory                            UART With Automatic Baud-Rate Detection
    Ultra-Low-Power Writes                                     IrDA Encode and Decode
    Fast Write at 125 ns per Word (64KB in 4 ms)                SPI at Rates up to 10 Mbps
    Unified Memory = Program + Data + Storage in            eUSCI_B0 and eUSCI_B1 Support:
       One Single Space                                          I2C With Multiple-Slave Addressing
    1015 Write Cycle Endurance                                  SPI at Rates up to 10 Mbps
    Radiation Resistant and Nonmagnetic
                                                          Flexible Clock System
Intelligent Digital Peripherals                            Fixed-Frequency DCO With 10 Selectable
    32-Bit Hardware Multiplier (MPY)                           Factory-Trimmed Frequencies
    Three-Channel Internal Direct Memory Access             Low-Power Low-Frequency Internal Clock
       (DMA)                                                    Source (VLO)
    RTC With Calendar and Alarm Functions                   32-kHz Crystals (LFXT)
    Five 16-Bit Timers With up to Seven                     High-Frequency Crystals (HFXT)
       Capture/Compare Registers
    16-Bit and 32-Bit Cyclic Redundancy Checker          Development Tools and Software
       (CRC16, CRC32)                                        Free Professional Development Environments
                                                                With EnergyTrace++TM Technology for Power
High-Performance Analog                                       Profiling and Debugging
    Up to 8-Channel Analog Comparator                      Microcontroller Development Boards Available
    12-Bit Analog-to-Digital Converter (ADC) With
       Internal Reference and Sample-and-Hold and         Family Members
       up to 8 External Input Channels                      Section 3 Summarizes the Available Variants
                                                                and Packages
Code Security and Encryption
    128-Bit or 256-Bit AES Security Encryption and       For Complete Module Descriptions, See the
       Decryption Coprocessor (MSP430FR59xx(1)              MSP430FR58xx, MSP430FR59xx,
       Only)                                                MSP430FR68xx, and MSP430FR69xx Family
                                                            User's Guide (SLAU367)
(1) Minimum supply voltage is restricted by SVS levels.
(2) The RTC is clocked by a 3.7-pF crystal.

1

           An IMPORTANT NOTICE at the end of this data sheet addresses availability, warranty, changes, use in safety-critical applications,
           intellectual property matters and other important disclaimers. PRODUCTION DATA.
MSP430FR5972, MSP430FR59721, MSP430FR5970, MSP430FR5922, MSP430FR59221                                          www.ti.com
MSP430FR5872, MSP430FR58721, MSP430FR5870

SLASE66A APRIL 2015 REVISED MAY 2015

1.2 Applications                  Sensor Management
Metering                        Data Logging
Energy Harvested Sensor Nodes
Wearable Electronics

1.3 Description

         This ultra-low-power MSP430FRxx FRAM microcontroller family consists of several devices featuring
         embedded nonvolatile FRAM, a 16-bit CPU, and different sets of peripherals targeted for various
         applications. The architecture, FRAM, and peripherals, combined with seven low-power modes, are
         optimized to achieve extended battery life in portable and wireless sensing applications. FRAM is a new
         nonvolatile memory that combines the speed, flexibility, and endurance of SRAM with the stability and
         reliability of flash, all at lower total power consumption.

                    PART NUMBER  Device Information(1)                    BODY SIZE(2)

                                            PACKAGE

   MSP430FR5972IPMR              LQFP (64)                                10 mm 10 mm

   MSP430FR5972IRGC              VQFN (64)                                9 mm 9 mm

   MSP430FR5922IG56              TSSOP (56)                               6.1 mm 14 mm

   (1) For the most current part, package, and ordering information for all available devices, see the Package
         Option Addendum in Section 9, or see the TI website at www.ti.com.

   (2) The sizes shown here are approximations. For the package dimensions with tolerances, see the
         Mechanical Data in Section 9.

2  Device Overview                                              Copyright 2015, Texas Instruments Incorporated

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1.4 Functional Block Diagram                                                                         P1.x,P2.x P3.x,P4.x P5.x,P6.x P7.x              P9.x       PJ.x
         Figure 1-1 shows the functional block diagram.
                                                                                                          up to       up to       up to       up to      up to  up to
                                                             LFXIN/ LFXOUT/
                                                             HFXIN HFXOUT                                 2x8         2x8         2x8         1x8        1x8    1x8

                                                                                                                 Capacitive Touch IO 0, Capacitive Touch IO 1

                 MCLK        Clock                ACLK         Comp_E      ADC12_B        REF_A      I/O Ports I/O Ports     I/O Port    I/O Port    I/O Port   I/O Port
                            System                SMCLK                                               P1, P2 P3, P4           P5, P6        P7          P9         PJ
                                                                (up to 16    (up to 16     Voltage   2x8 I/Os 2x8 I/Os       2x8 I/Os
                                                                 inputs)   std. inputs,   Reference                                      1x8 I/Os    1x8 I/Os   1x8 I/Os

                                                                              up to 8                 PA         PB          PC          PD          PE
                                                                           diff. inputs)
   DMA                                                                                               1x16 I/Os 1x16 I/Os 1x16 I/Os 1x8 I/Os 1x8 I/Os
Controller
3 Channel     Bus      MAB
            Control    MDB
CPUXV2       Logic
incl. 16   MAB
Registers
            MDB               MPU                               Power        CRC16                                                       TA2         TA 3
   EEM                      IP Encap                            Mgmt
(S: 3+1)                                           RAM                      CRC-16-      MPY32      AES256               Watch-       Timer_A       Timer_A
                             FRAM                   2KB           LDO          CCITT                                        dog           2 CC          5 CC
  JTAG                                                            SVS                                 Security
Interface                     64KB                Tiny RAM     Brownout      CRC32                    En-/De-                          Registers     Registers
                              32KB                   26B                                              cryption                         (int. only)
                                                                             CRC-32-                 (128/256)
                                                                             ISO-3309

                       MDB
                       MAB

Spy-Bi-                                             TB0        TA0           TA1
Wire
                                                  Timer_B
                            RTC_C                    7 CC      Timer_A       Timer_A      eUSCI_A0        eUSCI_B0
                                                                  3 CC          3 CC      eUSCI_A1        eUSCI_B1
                            RCTalCen_dAar         Registers
                                and               (int./ext.)  Registers     Registers       (UART,            (I2C,
                                                               (int./ext.)   (int./ext.)       IrDA,           SPI)
                             Counter                                                           SPI)
                              Mode

                       LPM3.5 Domain

NOTE: AES256 is not implemented in the MSP430FR587x and MSP430FR587x1 devices.
NOTE: HFXIN and HFOUT are not implemented in the MSP430FR592x and MSP430FR592x1 devices.

                                             Figure 1-1. Functional Block Diagram

Copyright 2015, Texas Instruments Incorporated                                                                                              Device Overview             3

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SLASE66A APRIL 2015 REVISED MAY 2015

                      Table of Contents

1 Device Overview ......................................... 1        6 Detailed Description ................................... 57
    1.1 Features .............................................. 1        6.1 Overview ............................................ 57
    1.2 Applications........................................... 2        6.2 CPU ................................................. 57
    1.3 Description............................................ 2        6.3 Operating Modes .................................... 58
    1.4 Functional Block Diagram ............................ 3          6.4 Interrupt Vector Table and Signatures .............. 60
                                                                         6.5 Bootstrap Loader (BSL) ............................. 63
2 Revision History ......................................... 5           6.6 JTAG Operation ..................................... 63
3 Device Comparison ..................................... 6              6.7 FRAM................................................ 64
4 Terminal Configuration and Functions.............. 8                   6.8 RAM ................................................. 64
                                                                         6.9 Tiny RAM............................................ 64
    4.1 Pin Diagrams ......................................... 8
    4.2 Pin Attributes ........................................ 11         6.10 Memory Protection Unit (MPU) Including IP
    4.3 Signal Descriptions.................................. 16
    4.4 Pin Multiplexing ..................................... 21              Encapsulation ....................................... 64
    4.5 Connection of Unused Pins ......................... 21           6.11 Peripherals .......................................... 65
5 Specifications ........................................... 22          6.12 Device Descriptors (TLV) .......................... 100
    5.1 Absolute Maximum Ratings ......................... 22            6.13 Memory ............................................ 102
    5.2 ESD Ratings ........................................ 22          6.14 Identification........................................ 116
    5.3 Recommended Operating Conditions............... 22           7 Applications, Implementation, and Layout ...... 117
                                                                         7.1 Device Connection and Layout Fundamentals .... 117
      5.4 Active Mode Supply Current Into VCC Excluding
                                                                           7.2 Peripheral- and Interface-Specific Design
          External Current .................................... 23
                                                                               Information ......................................... 121
      5.5 Typical Characteristics - Active Mode Supply               8 Device and Documentation Support .............. 123

          Currents ............................................. 24      8.1 Device Support..................................... 123
                                                                         8.2 Documentation Support............................ 126
      5.6 Low-Power Mode (LPM0, LPM1) Supply Currents                    8.3 Related Links ...................................... 126
                                                                         8.4 Community Resources............................. 126
          Into VCC Excluding External Current ................ 24        8.5 Trademarks ........................................ 128
                                                                         8.6 Electrostatic Discharge Caution ................... 128
      5.7 Low-Power Mode LPM2, LPM3, LPM4 Supply                         8.7 Export Control Notice .............................. 128
                                                                         8.8 Glossary............................................ 128
          Currents (Into VCC) Excluding External Current .... 25
                                                                     9 Mechanical, Packaging, and Orderable
      5.8 Low-Power Mode LPMx.5 Supply Currents (Into
                                                                         Information ............................................. 128
          VCC) Excluding External Current .................... 27        9.1 Packaging Information ............................. 128

      5.9 Typical Characteristics, Low-Power Mode Supply

          Currents ............................................. 28

      5.10 Typical Characteristics, Current Consumption per

          Module .............................................. 29
    5.11 Thermal Characteristics ............................ 29
    5.12 Timing and Switching Characteristics ............... 30

4  Table of Contents                                                 Copyright 2015, Texas Instruments Incorporated

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2 Revision History

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Removed 48KB FRAM option from Figure 1-1, Functional Block Diagram ................................................... 3

Copyright 2015, Texas Instruments Incorporated                                 Revision History                  5

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SLASE66A APRIL 2015 REVISED MAY 2015

3 Device Comparison

   Table 3-1 and Table 3-2 summarize the available family members.

                             Table 3-1. Device Comparison Family Members With UART BSL

   DEVICE             FRAM   SRAM   CLOCK   Timer_A (1)             Timer_B (2)     eUSCI      AES  ADC12_B  I/O       PACKAGE
                       (KB)   (KB)  SYSTEM                                                                                TYPE
                                                                                 A (3)  B (4)

   MSP430FR5972       64     2      DCO      3, 3 (5)               7            2         2   yes  8 ext    51         64 PM
                                    HFXT    2, 5 (6) (7)                                                               64 RGC
                                    LFXT

   MSP430FR5872       64     2      DCO      3, 3(5)                7            2         2   no   8 ext    51         64 PM
                                    HFXT    2, 5 (6) (7)                                                               64 RGC
                                    LFXT

   MSP430FR5970       32     2      DCO      3, 3(5)                7            2         2   yes  8 ext    51         64 PM
                                    HFXT    2, 5 (6) (7)                                                               64 RGC
                                    LFXT

   MSP430FR5922       64     2      DCO      3, 3(5)                7            2         2   yes  8 ext        51     64 PM
                                    LFXT    2, 5 (6) (7)                                                     46 (DGG)  64 RGC
                                                                                                                       56 DGG

   MSP430FR5870       32     2      DCO      3, 3(5)                7            2         2   no   8 ext    51         64 PM
                                    HFXT    2, 5 (6) (7)                                                               64 RGC
                                    LFXT

(1) Each number in the sequence represents an instantiation of Timer_A with its associated number of capture compare registers and PWM output generators available. For example, a
      number sequence of 3, 5 would represent two instantiations of Timer_A, the first instantiation having 3 and the second instantiation having 5 capture compare registers and PWM output
      generators, respectively.

(2) Each number in the sequence represents an instantiation of Timer_B with its associated number of capture compare registers and PWM output generators available. For example, a
      number sequence of 3, 5 would represent two instantiations of Timer_B, the first instantiation having 3 and the second instantiation having 5 capture compare registers and PWM output
      generators, respectively.

(3) eUSCI_A supports UART with automatic baud-rate detection, IrDA encode and decode, and SPI.
(4) eUSCI_B supports I2C with multiple slave addresses and SPI.
(5) Timer_A TA0 and TA1 provide internal and external capture/compare inputs and internal and external PWM outputs.
(6) Timer_A TA2 provides only internal capture/compare inputs and only internal PWM outputs (if any).
(7) Timer_A TA3 provides only internal capture/compare inputs and only internal PWM outputs (if any) for FR592x(1) with RGC and PM packages. For FR592x(1) with DGG package and all

      other devices, Timer_A TA3 provides internal, external capture/compare inputs and internal, external PWM outputs (if any).

6  Device Comparison                                                                                                                                                                        Copyright 2015, Texas Instruments Incorporated
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                              Table 3-2. Device Comparison Family Members With I2C BSL

            DEVICE  FRAM   SRAM   CLOCK   Timer_A (1)   Timer_B (2)     eUSCI      AES    ADC12_B                                              I/O       PACKAGE
                     (KB)   (KB)  SYSTEM                                                                                                                    TYPE
                                                                     A (3)  B (4)

MSP430FR59721       64     2      DCO      3, 3 (5)     7            2         2   yes    8 ext                                                51         64 PM
                                  HFXT    2, 5 (6) (7)                                                                                                   64 RGC
                                  LFXT

MSP430FR59221       64     2      DCO      3, 3(5)      7            2         2   yes    8 ext                                                    51     64 PM
                                  LFXT    2, 5 (6) (7)                                                                                         46 (DGG)  64 RGC
                                                                                                                                                         56 DGG

MSP430FR58721       64     2      DCO      3, 3(5)      7            2         2   no     8 ext                                                51         64 PM
                                  HFXT    2, 5 (6) (7)                                                                                                   64 RGC
                                  LFXT

(1) Each number in the sequence represents an instantiation of Timer_A with its associated number of capture compare registers and PWM output generators available. For example, a
      number sequence of 3, 5 would represent two instantiations of Timer_A, the first instantiation having 3 and the second instantiation having 5 capture compare registers and PWM output
      generators, respectively.

(2) Each number in the sequence represents an instantiation of Timer_B with its associated number of capture compare registers and PWM output generators available. For example, a
      number sequence of 3, 5 would represent two instantiations of Timer_B, the first instantiation having 3 and the second instantiation having 5 capture compare registers and PWM output
      generators, respectively.

(3) eUSCI_A supports UART with automatic baud-rate detection, IrDA encode and decode, and SPI.
(4) eUSCI_B supports I2C with multiple slave addresses and SPI.
(5) Timer_A TA0 and TA1 provide internal and external capture/compare inputs and internal and external PWM outputs.
(6) Timer_A TA2 provides only internal capture/compare inputs and only internal PWM outputs (if any).
(7) Timer_A TA3 provides only internal capture/compare inputs and only internal PWM outputs (if any) for FR592x(1) with RGC and PM packages. For FR592x(1) with DGG package and all

      other devices, Timer_A TA3 provides internal, external capture/compare inputs and internal, external PWM outputs (if any).

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                                                                                                           Submit Documentation Feedback

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4 Terminal Configuration and Functions

4.1 Pin Diagrams
         Figure 4-1 shows the pin assignments for the 64-pin PM and RGC packages of the MSP430FR597x(1)
         and MSP430FR587x(1).

                                                       P4.2/UCA0SIMO/UCA0TXD/UCB1CLK
                                                           DVCC3
                                                                DVSS3
                                                                     P4.7/UCB1SOMI/UCB1SCL/TA1.2
                                                                          P4.6/UCB1SIMO/UCB1SDA/TA1.1
                                                                               P4.5/UCB1CLK/TA1.0
                                                                                    P4.4/UCB1STE/TA1CLK
                                                                                        P5.7/UCA1STE/TB0CLK
                                                                                              AVSS3
                                                                                                  PJ.6/HFXIN
                                                                                                       PJ.7/HFXOUT
                                                                                                            AVSS2
                                                                                                                 PJ.5/LFXOUT
                                                                                                                      PJ.4/LFXIN
                                                                                                                          AVSS1
                                                                                                                               AVCC1

                                                       64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49

P4.3/UCA0SOMI/UCA0RXD/UCB1STE                       1                                                                                                             48  P9.7/A15/C15
        P1.4/UCB0CLK/UCA0STE/TA1.0                                                                                                                                    P9.6/A14/C14
        P1.5/UCB0STE/UCA0CLK/TA0.0                  2                                                                                                             47  P9.5/A13/C13
                                                                                                                                                                      P9.4/A12/C12
      P1.6/UCB0SIMO/UCB0SDA/TA0.1                   3                                                                                                             46  P1.0/TA0.1/DMAE0/RTCCLK/A0/C0/VREF-/VeREF-
      P1.7/UCB0SOMI/UCB0SCL/TA0.2                                                                                                                                     P1.1/TA0.2/TA1CLK/COUT/A1/C1/VREF+/VeREF+
                                                    4                                                                                                             45  P1.2/TA1.1/TA0CLK/COUT/A2/C2
                                              DNC                                                                                                                     P1.3/TA1.2/A3/C3
                                              P6.0  5                                                                                                             44  DVCC2
                                              P6.1                                                                                                                    DVSS2
                                     P6.2/COUT      6                                                                                                             43  P7.4/SMCLK
                                              P6.3                                                                                                                    P7.3/TA0.2
                                     P6.4/TB0.0     7   MSP430FR597xPM/RGC                                                                                        42  P7.2/TA0.1
                                     P6.5/TB0.1                                                                                                                       P7.1/TA0.0
                                     P6.6/TB0.2     8   MSP430FR587xPM/RGC                                                                                        41  P7.0/TA0CLK
                       P3.0/UCB1CLK/TA3.2                                                                                                                             P2.0/UCA0SIMO/UCA0TXD/TB0.6/TB0CLK
      P3.1/UCB1SIMO/UCB1SDA/TA3.3                   9                                                                                                             40
      P3.2/UCB1SOMI/UCB1SCL/TA3.4
                                                    10                                                                                                            39

                                                    11                                                                                                            38

                                                    12                                                                                                            37

                                                    13                                                                                                            36

                                                    14                                                                                                            35

                                                    15                                                                                                            34

                                                    16                                                                                                            33

                                                       17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32

                                                       DVSS1
                                                           DVCC1
                                                                TEST/SBWTCK
                                                                     RST/NMI/SBWTDIO
                                                                          PJ.0/TDO/TB0OUTH/SMCLK/SRSCG1
                                                                               PJ.1/TDI/TCLK/MCLK/SRSCG0
                                                                                    PJ.2/TMS/ACLK/SROSCOFF
                                                                                        PJ.3/TCK/COUT/SRCPUOFF
                                                                                             P3.3/TA1.1/TB0CLK
                                                                                                  P3.4/UCA1SIMO/UCA1TXD/TB0.0
                                                                                                       P3.5/UCA1SOMI/UCA1RXD/TB0.1
                                                                                                            P3.6/UCA1CLK/TB0.2
                                                                                                                 P3.7/UCA1STE/TB0.3
                                                                                                                      P2.3/UCA0STE/TB0OUTH
                                                                                                                          P2.2/UCA0CLK/TB0.4/RTCCLK
                                                                                                                               P2.1/UCA0SOMI/UCA0RXD/TB0.5/DMAE0

      On devices with UART BSL: P2.0: BSL_TX; P2.1: BSL_RX
      On devices with I2C BSL: P1.6: BSL_DAT; P1.7: BSL_CLK

   Figure 4-1. 64-Pin PM and RGC Packages (Top View) MSP430FR597x(1), MSP430FR587x(1)

8  Terminal Configuration and Functions                                                                                                                               Copyright 2015, Texas Instruments Incorporated

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                                                        MSP430FR5872 MSP430FR58721 MSP430FR5870
www.ti.com  MSP430FR5972, MSP430FR59721, MSP430FR5970, MSP430FR5922, MSP430FR59221
                                                            MSP430FR5872, MSP430FR58721, MSP430FR5870

                                                                                                                       SLASE66A APRIL 2015 REVISED MAY 2015

Figure 4-2 shows the pin assignments for the 64-pin PM and RGC packages of the MSP430FR592x(1).

                                                       P4.2/UCA0SIMO/UCA0TXD/UCB1CLK
                                                           DVCC3
                                                                DVSS3
                                                                     P4.7/UCB1SOMI/UCB1SCL/TA1.2
                                                                          P4.6/UCB1SIMO/UCB1SDA/TA1.1
                                                                               P4.5/UCB1CLK/TA1.0
                                                                                    P4.4/UCB1STE/TA1CLK
                                                                                        P5.7/UCA1STE/TB0CLK
                                                                                             P5.6/UCA1CLK
                                                                                                  P5.5/UCA1SOMI/UCA1RXD
                                                                                                       P5.4/UCA1SIMO/UCA1TXD
                                                                                                            AVSS2
                                                                                                                 PJ.5/LFXOUT
                                                                                                                      PJ.4/LFXIN
                                                                                                                          AVSS1
                                                                                                                               AVCC1

                                                       64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49

P4.3/UCA0SOMI/UCA0RXD/UCB1STE                       1                                                                                                             48  P9.7/A15/C15
        P1.4/UCB0CLK/UCA0STE/TA1.0                                                                                                                                    P9.6/A14/C14
        P1.5/UCB0STE/UCA0CLK/TA0.0                  2                                                                                                             47  P9.5/A13/C13
                                                                                                                                                                      P9.4/A12/C12
      P1.6/UCB0SIMO/UCB0SDA/TA0.1                   3                                                                                                             46  P1.0/TA0.1/DMAE0/RTCCLK/A0/C0/VREF-/VeREF-
      P1.7/UCB0SOMI/UCB0SCL/TA0.2                                                                                                                                     P1.1/TA0.2/TA1CLK/COUT/A1/C1/VREF+/VeREF+
                                                    4                                                                                                             45  P1.2/TA1.1/TA0CLK/COUT/A2/C2
                                              DNC                                                                                                                     P1.3/TA1.2/A3/C3
                                              P6.0  5                                                                                                             44  DVCC2
                                              P6.1                                                                                                                    DVSS2
                                     P6.2/COUT      6                                                                                                             43  P7.4/SMCLK
                                              P6.3                                                                                                                    P7.3/TA0.2
                                     P6.4/TB0.0     7                                                                                                             42  P7.2/TA0.1
                                     P6.5/TB0.1                                                                                                                       P7.1/TA0.0
                                     P6.6/TB0.2     8   MSP430FR592xPM/RGC                                                                                        41  P7.0/TA0CLK
                       P3.0/UCB1CLK/TA3.2                                                                                                                             P2.0/UCA0SIMO/UCA0TXD/TB0.6/TB0CLK
      P3.1/UCB1SIMO/UCB1SDA/TA3.3                   9                                                                                                             40
      P3.2/UCB1SOMI/UCB1SCL/TA3.4
                                                    10                                                                                                            39

                                                    11                                                                                                            38

                                                    12                                                                                                            37

                                                    13                                                                                                            36

                                                    14                                                                                                            35

                                                    15                                                                                                            34

                                                    16                                                                                                            33

                                                       17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32

                                                       DVSS1
                                                           DVCC1
                                                                TEST/SBWTCK
                                                                     RST/NMI/SBWTDIO
                                                                          PJ.0/TDO/TB0OUTH/SMCLK/SRSCG1
                                                                               PJ.1/TDI/TCLK/MCLK/SRSCG0
                                                                                    PJ.2/TMS/ACLK/SROSCOFF
                                                                                        PJ.3/TCK/COUT/SRCPUOFF
                                                                                             P3.3/TA1.1/TB0CLK
                                                                                                  P3.4/UCA1SIMO/UCA1TXD/TB0.0
                                                                                                       P3.5/UCA1SOMI/UCA1RXD/TB0.1
                                                                                                            P3.6/UCA1CLK/TB0.2
                                                                                                                 P3.7/UCA1STE/TB0.3
                                                                                                                      P2.3/UCA0STE/TB0OUTH
                                                                                                                          P2.2/UCA0CLK/TB0.4/RTCCLK
                                                                                                                               P2.1/UCA0SOMI/UCA0RXD/TB0.5/DMAE0

A. On devices with UART BSL: P2.0: BSL_TX; P2.1: BSL_RX
      On devices with I2C BSL: P1.6: BSL_DAT; P1.7: BSL_CLK

                Figure 4-2. 64-Pin PM and RGC Packages (Top View) MSP430FR592x(1)

Copyright 2015, Texas Instruments Incorporated                                                                                                                      Terminal Configuration and Functions  9

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SLASE66A APRIL 2015 REVISED MAY 2015

    Figure 4-3 shows the pin assignments for the 56-pin DGG package of the MSP430FR592x(1).

    P4.4/UCB1STE/TA1CLK          1                                       56  AVSS2

    P4.5/UCB1CLK/TA1.0           2                                       55  PJ.5/LFXOUT

    P4.6/UCB1SIMO/UCB1SDA/TA1.1  3                                       54  PJ.4/LFXIN

    P4.7/UCB1SOMI/UCB1SCL/TA1.2  4                                       53  AVSS1

    DVSS3                        5                                       52  AVCC1

    DVCC3                        6                                       51  P9.7/A15/C15

    P1.4/UCB0CLK/UCA0STE/TA1.0   7                                       50  P9.6/A14/C14

    P1.5/UCB0STE/UCA0CLK/TA0.0   8                                       49  P9.5/A13/C13

    P1.6/UCB0SIMO/UCB0SDA/TA0.1  9                                       48  P9.4/A12/C12

    P1.7/UCB0SOMI/UCB0SCL/TA0.2  10                                      47  P1.0/TA0.1/RTCCLK/DMAE0/A0/C0/VREF-/VeREF-

    DNC                          11                                      46  P1.1/TA0.2/TA1CLK/COUT/A1/C1/VREF+/VeREF+

    P6.0                         12                                      45  P1.2/TA1.1/TA0CLK/COUT/A2/C2

    P6.1                         13                                      44  P1.3/TA1.2/A3/C3

    P6.2/COUT                    14       MSP430FR592xG56                43  DVCC2

    P6.3                         15                                      42  DVSS2

    P6.4/TB0.0                   16                                      41  P7.4/SMCLK

    P6.5/TB0.1                   17                                      40  P7.3/TA0.2

    P6.6/TB0.2                   18                                      39  P7.2/TA0.1

    P3.0/UCB1CLK/TA3.2           19                                      38  P7.1/TA0.0

    P3.1/UCB1SIMO/UCB1SDA/TA3.3  20                                      37  P7.0/TA0CLK

    P3.2/UCB1SOMI/UCB1SCL/TA3.4  21                                      36  P2.0/UCA0SIMO/UCA0TXD/TB0.6/TB0CLK

    TEST/SBWTCK                  22                                      35  P2.1/UCA0SOMI/UCA0RXD/TB0.5/DMAE0

    RST /NMI/SBWTDIO             23                                      34  P2.2/UCA0CLK/TB0.4/RTCCLK

PJ.0/TDO/TB0OUTH/SMCLK/SRSCG1    24                                      33  P2.3/UCA0STE/TB0OUTH

    PJ.1/TDI/TCLK/MCLK/SRSCG0    25                                      32  P3.7/UCA1STE/TB0.3

    PJ.2/TMS/ACLK/SROSCOFF       26                                      31  P3.6/UCA1CLK/TB0.2

    PJ.3/TCK/COUT/SRCPUOFF       27                                      30  P3.5/UCA1SOMI/UCA1RXD/TB0.1

    P3.3/TA1.1/TB0CLK            28                                      29  P3.4/UCA1SIMO/UCA1TXD/TB0.0

    A. On devices with UART BSL: P2.0: BSL_TX; P2.1: BSL_RX
          On devices with I2C BSL: P1.6: BSL_DAT; P1.7: BSL_CLK

                          Figure 4-3. 56-Pin DGG Package (Top View) MSP430FR592x(1)

10  Terminal Configuration and Functions                                     Copyright 2015, Texas Instruments Incorporated

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4.2 Pin Attributes
         Table 4-1 lists the attributes of each pin.

                                                  Table 4-1. Pin Attributes

FR597x(1),      FR592x(1)                                                                               RESET
FR587x(1)                                                                                               STATE
PM, RGC    PM, RGC    DGG                         SIGNAL NAME(1) (2)  SIGNAL    BUFFER         POWER   AFTER
            PIN NO.  PIN NO.                                           TYPE (3)  TYPE (4)       SOURCE  BOR (5)
PIN NO.                                          P4.3 (RD)
      1     1                                     UCA0SOMI                I/O    LVCMOS           DVCC    OFF
                                                  UCA0RXD                 I/O    LVCMOS           DVCC      -
      2     2              7                      UCB1STE                        LVCMOS           DVCC      -
                                                  P1.4 (RD)                 I    LVCMOS           DVCC      -
      3     3              8                      UCB0CLK                 I/O    LVCMOS           DVCC
                                                  UCA0STE                 I/O    LVCMOS           DVCC    OFF
      4     4              9                      TA1.0                   I/O    LVCMOS           DVCC      -
                                                  P1.5 (RD)               I/O    LVCMOS           DVCC      -
      5     5              10                     UCB0STE                 I/O    LVCMOS           DVCC      -
                                                  UCA0CLK                 I/O    LVCMOS           DVCC
      6     6              11                     TA0.0                   I/O    LVCMOS           DVCC    OFF
      7                                           P1.6 (RD)               I/O    LVCMOS           DVCC      -
      8     7              12                     UCB0SIMO                I/O    LVCMOS           DVCC      -
      9                                           UCB0SDA                 I/O    LVCMOS           DVCC      -
     10     8              13                     BSL_DAT                 I/O    LVCMOS           DVCC
     11                                           TA0.1                   I/O    LVCMOS           DVCC    OFF
     12     9              14                     P1.7 (RD)                      LVCMOS           DVCC      -
                                                  UCB0SOMI                  I    LVCMOS           DVCC      -
            10             15                     UCB0SCL                 I/O    LVCMOS           DVCC      -
                                                  BSL_CLK                 I/O    LVCMOS           DVCC      -
            11             16                     TA0.2                   I/O    LVCMOS           DVCC
                                                  DNC (6)                 I/O    LVCMOS           DVCC    OFF
            12             17                     P6.0 (RD)                                                 -
                                                  P6.1 (RD)                 I         -              -      -
                                                  P6.2 (RD)               I/O    LVCMOS           DVCC      -
                                                  COUT                      -    LVCMOS           DVCC      -
                                                  P6.3 (RD)               I/O    LVCMOS           DVCC      -
                                                  P6.4 (RD)               I/O    LVCMOS           DVCC
                                                  TB0.0                   I/O    LVCMOS           DVCC    OFF
                                                  P6.5 (RD)                O     LVCMOS           DVCC    OFF
                                                  TB0.1                   I/O    LVCMOS           DVCC    OFF
                                                                          I/O    LVCMOS           DVCC
                                                                          I/O    LVCMOS           DVCC      -
                                                                          I/O                             OFF
                                                                          I/O                             OFF

                                                                                                            -
                                                                                                          OFF

                                                                                                            -

(1) Signals names with (RD) denote the reset default pin name.
(2) To determine the pin mux encodings for each pin, refer to the Port I/O Schematics section.
(3) Signal Types: I = Input, O = Output, I/O = Input or Output.
(4) Buffer Types: LVCMOS, Analog, or Power (see Table 4-3 for details)
(5) Reset States:

      OFF = High-impedance input with pullup or pulldown disabled (if available)
      PD = High-impedance input with pulldown enabled
      PU = High-impedance input with pullup enabled
      DRIVE0 = Drive output low
      DRIVE1 = Drive output high
      N/A = Not applicable
(6) DNC = Do not connect

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SLASE66A APRIL 2015 REVISED MAY 2015

                                          Table 4-1. Pin Attributes (continued)

    FR597x(1),      FR592x(1)                                                                             RESET
    FR587x(1)                                                                                             STATE
     PM, RGC    PM, RGC    DGG             SIGNAL NAME(1) (2)  SIGNAL            BUFFER    POWER          AFTER
                PIN NO.  PIN NO.                               TYPE (3)          TYPE (4)  SOURCE         BOR (5)
     PIN NO.                              P6.6 (RD)
         13     13             18         TB0.2                   I/O            LVCMOS      DVCC           OFF
         14                               P3.0 (RD)               I/O            LVCMOS      DVCC             -
                14             19         UCB1CLK                 I/O            LVCMOS      DVCC
         15                               TA3.2                   I/O            LVCMOS      DVCC           OFF
                15             20         P3.1 (RD)               I/O            LVCMOS      DVCC             -
         16                               UCB1SIMO                I/O            LVCMOS      DVCC             -
         17     16             21         UCB1SDA                 I/O            LVCMOS      DVCC
         18                               TA3.3                   I/O            LVCMOS      DVCC           OFF
         19     17                        P3.2 (RD)               I/O            LVCMOS      DVCC             -
         20     18                        UCB1SOMI                I/O            LVCMOS      DVCC             -
                                          UCB1SCL                 I/O            LVCMOS      DVCC             -
         21     19             22         TA3.4                   I/O            LVCMOS      DVCC
                                          DVSS1                   I/O            LVCMOS      DVCC           OFF
         22     20             23         DVCC1                    P                                          -
                                          TEST                     P               Power        -             -
         23     21             24         SBWTCK                                   Power        -             -
                                          RST                       I            LVCMOS      DVCC
         24     22             25         NMI                       I            LVCMOS      DVCC           N/A
                                          SBWTDIO                   I            LVCMOS      DVCC           N/A
         25     23             26         PJ.0 (RD)                 I            LVCMOS      DVCC           OFF
                                          TDO                     I/O            LVCMOS      DVCC
         26     24             27         TB0OUTH                 I/O            LVCMOS      DVCC             -
                                          SMCLK                    O             LVCMOS      DVCC           OFF
                25             28         SRSCG1                    I            LVCMOS      DVCC
                                          PJ.1 (RD)                O             LVCMOS      DVCC             -
                26             29         TDI                      O             LVCMOS      DVCC             -
                                          TCLK                    I/O            LVCMOS      DVCC           OFF
                                          MCLK                      I            LVCMOS      DVCC             -
                                          SRSCG0                    I            LVCMOS      DVCC             -
                                          PJ.2 (RD)                O             LVCMOS      DVCC             -
                                          TMS                      O             LVCMOS      DVCC             -
                                          ACLK                    I/O            LVCMOS      DVCC           OFF
                                          SROSCOFF                  I            LVCMOS      DVCC             -
                                          PJ.3 (RD)                O             LVCMOS      DVCC             -
                                          TCK                      O             LVCMOS      DVCC             -
                                          COUT                    I/O            LVCMOS      DVCC             -
                                          SRCPUOFF                  I            LVCMOS      DVCC           OFF
                                          P3.3 (RD)                O             LVCMOS      DVCC             -
                                          TA1.1                    O             LVCMOS      DVCC             -
                                          TB0CLK                  I/O            LVCMOS      DVCC             -
                                          P3.4 (RD)               I/O            LVCMOS      DVCC           OFF
                                          UCA1SIMO                  I            LVCMOS      DVCC             -
                                          UCA1TXD                 I/O            LVCMOS      DVCC             -
                                          TB0.0                   I/O            LVCMOS      DVCC             -
                                                                   O             LVCMOS      DVCC           OFF
                                                                  I/O            LVCMOS      DVCC             -
                                                                                                              -
                                                                                                            OFF
                                                                                                              -
                                                                                                              -
                                                                                                              -

12  Terminal Configuration and Functions                                         Copyright 2015, Texas Instruments Incorporated

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                Product Folder Links: MSP430FR5972 MSP430FR59721 MSP430FR5970 MSP430FR5922 MSP430FR59221

                                   MSP430FR5872 MSP430FR58721 MSP430FR5870
www.ti.com      MSP430FR5972, MSP430FR59721, MSP430FR5970, MSP430FR5922, MSP430FR59221
                                                                MSP430FR5872, MSP430FR58721, MSP430FR5870

                                                                                                                           SLASE66A APRIL 2015 REVISED MAY 2015

                                                  Table 4-1. Pin Attributes (continued)

FR597x(1),      FR592x(1)                                                                                  RESET
FR587x(1)                                                                                                  STATE
PM, RGC    PM, RGC    DGG                         SIGNAL NAME(1) (2)  SIGNAL            BUFFER    POWER   AFTER
            PIN NO.  PIN NO.                                           TYPE (3)          TYPE (4)  SOURCE  BOR (5)
PIN NO.                                          P3.5 (RD)
     27     27             30                     UCA1SOMI                I/O            LVCMOS      DVCC    OFF
                                                  UCA1RXD                 I/O            LVCMOS      DVCC      -
     28     28             31                     TB0.1                                  LVCMOS      DVCC      -
     29                                           P3.6 (RD)                 I            LVCMOS      DVCC      -
     30     29             32                     UCA1CLK                 I/O            LVCMOS      DVCC
                                                  TB0.2                   I/O            LVCMOS      DVCC    OFF
     31     30             33                     P3.7 (RD)               I/O            LVCMOS      DVCC      -
                                                  UCA1STE                 I/O            LVCMOS      DVCC      -
     32     31             34                     TB0.3                   I/O            LVCMOS      DVCC
                                                  P2.3 (RD)               I/O            LVCMOS      DVCC    OFF
     33     32             35                     UCA0STE                 I/O            LVCMOS      DVCC      -
                                                  TB0OUTH                 I/O            LVCMOS      DVCC      -
     34     33             36                     P2.2 (RD)               I/O            LVCMOS      DVCC
     35                                           UCA0CLK                                LVCMOS      DVCC    OFF
     36     34             37                     TB0.4                     I            LVCMOS      DVCC      -
     37                                           RTCCLK                  I/O            LVCMOS      DVCC      -
     38     35             38                     P2.1 (RD)               I/O            LVCMOS      DVCC
     39                                           UCA0SOMI                I/O            LVCMOS      DVCC    OFF
     40     36             39                     UCA0RXD                  O             LVCMOS      DVCC      -
     41                                           BSL_RX                  I/O            LVCMOS      DVCC      -
            37             40                     TB0.5                   I/O            LVCMOS      DVCC      -
                                                  DMAE0                                  LVCMOS      DVCC
            38             41                     P2.0 (RD)                 I            LVCMOS      DVCC    OFF
                                                  UCA0SIMO                  I            LVCMOS      DVCC      -
            39             42                     UCA0TXD                 I/O            LVCMOS      DVCC      -
                                                  BSL_TX                    I            LVCMOS      DVCC      -
            40             43                     TB0.6                   I/O            LVCMOS      DVCC      -
                                                  TB0CLK                  I/O            LVCMOS      DVCC      -
            41             44                     P7.0 (RD)                O             LVCMOS      DVCC
                                                  TA0CLK                   O             LVCMOS      DVCC    OFF
                                                  P7.1 (RD)               I/O            LVCMOS      DVCC      -
                                                  TA0.0                     I            LVCMOS      DVCC      -
                                                  P7.2 (RD)               I/O            LVCMOS      DVCC      -
                                                  TA0.1                     I            LVCMOS      DVCC      -
                                                  P7.3 (RD)               I/O            LVCMOS      DVCC      -
                                                  TA0.2                   I/O            LVCMOS      DVCC
                                                  P7.4 (RD)               I/O            LVCMOS      DVCC    OFF
                                                  SMCLK                   I/O            LVCMOS      DVCC      -
                                                  DVSS2                   I/O            LVCMOS      DVCC
                                                  DVCC2                   I/O                                OFF
                                                  P1.3 (RD)               I/O              Power        -      -
                                                  TA1.2                    O               Power        -
                                                  A3                       P             LVCMOS      DVCC    OFF
                                                  C3                       P             LVCMOS      DVCC      -
                                                                          I/O             Analog     AVCC
                                                                          I/O             Analog     AVCC    OFF
                                                                            I                                  -
                                                                            I
                                                                                                             OFF
                                                                                                               -

                                                                                                             N/A
                                                                                                             N/A
                                                                                                             OFF

                                                                                                               -
                                                                                                               -
                                                                                                               -

Copyright 2015, Texas Instruments Incorporated                                         Terminal Configuration and Functions  13

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SLASE66A APRIL 2015 REVISED MAY 2015

                                          Table 4-1. Pin Attributes (continued)

    FR597x(1),      FR592x(1)                                                                             RESET
    FR587x(1)                                                                                             STATE
     PM, RGC    PM, RGC    DGG             SIGNAL NAME(1) (2)  SIGNAL            BUFFER    POWER          AFTER
                PIN NO.  PIN NO.                               TYPE (3)          TYPE (4)  SOURCE         BOR (5)
     PIN NO.                              P1.2 (RD)
                42             45         TA1.1                   I/O            LVCMOS      DVCC           OFF
         42                               TA0CLK                  I/O            LVCMOS      DVCC             -
                43             46         COUT                                   LVCMOS      DVCC             -
         43                               A2                        I            LVCMOS      DVCC             -
                44             47         C2                       O                         AVCC             -
         44                               P1.1 (RD)                 I             Analog     AVCC             -
                45             48         TA0.2                     I             Analog     DVCC
         45                               TA1CLK                  I/O            LVCMOS      DVCC           OFF
         46     46             49         COUT                    I/O            LVCMOS      DVCC             -
         47                               A1                        I            LVCMOS      DVCC             -
         48     47             50         C1                       O             LVCMOS      AVCC             -
         49                               VREF+                     I             Analog     AVCC             -
         50     48             51         VeREF+                    I             Analog     AVCC             -
         51                               P1.0 (RD)                O              Analog                      -
         52     49             52         TA0.1                     I             Analog        -             -
         53                               DMAE0                   I/O            LVCMOS      DVCC
         54     50             53         RTCCLK                  I/O            LVCMOS      DVCC           OFF
         55                               A0                        I            LVCMOS      DVCC             -
                51             54         C0                       O             LVCMOS      DVCC             -
                                          VREF-                     I             Analog     AVCC             -
                52             55         VeREF-                    I             Analog     AVCC             -
                                          P9.4 (RD)                O              Analog     AVCC             -
                53             56         A12                       I             Analog                      -
                                          C12                     I/O            LVCMOS         -             -
                                          P9.5 (RD)                 I             Analog     DVCC
                                          A13                       I             Analog     AVCC           OFF
                                          C13                     I/O            LVCMOS      AVCC             -
                                          P9.6 (RD)                 I             Analog     DVCC             -
                                          A14                       I             Analog     AVCC
                                          C14                     I/O            LVCMOS      AVCC           OFF
                                          P9.7 (RD)                 I             Analog     DVCC             -
                                          A15                       I             Analog     AVCC             -
                                          C15                     I/O            LVCMOS      AVCC
                                          AVCC1                     I             Analog     DVCC           OFF
                                          AVSS1                     I             Analog     AVCC             -
                                          PJ.4 (RD)                P               Power     AVCC             -
                                          LFXIN                    P               Power
                                          PJ.5 (RD)               I/O            LVCMOS         -           OFF
                                          LFXOUT                    I             Analog        -             -
                                          AVSS2                   I/O            LVCMOS      DVCC             -
                                          PJ.7 (RD)                O              Analog     AVCC
                                          HFXOUT                   P               Power     DVCC           N/A
                                          PJ.6 (RD)               I/O            LVCMOS      AVCC           N/A
                                          HFXIN                    O              Analog        -           OFF
                                                                  I/O            LVCMOS      DVCC
                                                                    I             Analog     AVCC             -
                                                                                             DVCC           OFF
                                                                                             AVCC
                                                                                                              -
                                                                                                            N/A
                                                                                                            OFF

                                                                                                              -
                                                                                                            OFF

                                                                                                              -

14  Terminal Configuration and Functions                                         Copyright 2015, Texas Instruments Incorporated

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                                                  Table 4-1. Pin Attributes (continued)

FR597x(1),      FR592x(1)                                                                                  RESET
FR587x(1)                                                                                                  STATE
PM, RGC    PM, RGC    DGG                         SIGNAL NAME(1) (2)  SIGNAL            BUFFER    POWER   AFTER
            PIN NO.  PIN NO.                                           TYPE (3)          TYPE (4)  SOURCE  BOR (5)
PIN NO.                                          AVSS3
     56     54                                    P5.4 (RD)                P               Power        -    N/A
                                                  UCA1SIMO                I/O            LVCMOS      DVCC    OFF
     57     55                                    UCA1TXD                 I/O            LVCMOS      DVCC
     58     56                                    P5.5 (RD)                O             LVCMOS      DVCC      -
     59     57                                    UCA1SOMI                I/O            LVCMOS      DVCC      -
                                                  UCA1RXD                 I/O            LVCMOS      DVCC    OFF
     60     58             1                      P5.6 (RD)                              LVCMOS      DVCC      -
                                                  UCA1CLK                   I            LVCMOS      DVCC      -
     61     59             2                      P5.7 (RD)               I/O            LVCMOS      DVCC    OFF
     62                                           UCA1STE                 I/O            LVCMOS      DVCC      -
     63     60             3                      TB0CLK                  I/O            LVCMOS      DVCC    OFF
     64                                           P4.4 (RD)               I/O            LVCMOS      DVCC      -
            61             4                      UCB1STE                                LVCMOS      DVCC      -
                                                  TA1CLK                    I            LVCMOS      DVCC    OFF
            62             5                      P4.5 (RD)               I/O            LVCMOS      DVCC      -
                                                  UCB1CLK                 I/O            LVCMOS      DVCC      -
            63             6                      TA1.0                                  LVCMOS      DVCC    OFF
                                                  P4.6 (RD)                 I            LVCMOS      DVCC      -
            64                                    UCB1SIMO                I/O            LVCMOS      DVCC      -
                                                  UCB1SDA                 I/O            LVCMOS      DVCC    OFF
                                                  TA1.1                   I/O            LVCMOS      DVCC      -
                                                  P4.7 (RD)               I/O            LVCMOS      DVCC      -
                                                  UCB1SOMI                I/O            LVCMOS      DVCC      -
                                                  UCB1SCL                 I/O            LVCMOS      DVCC    OFF
                                                  TA1.2                   I/O            LVCMOS      DVCC      -
                                                  DVSS3                   I/O            LVCMOS      DVCC      -
                                                  DVCC3                   I/O                                  -
                                                  P4.2 (RD)               I/O              Power        -    N/A
                                                  UCA0SIMO                I/O              Power        -    N/A
                                                  UCA0TXD                  P             LVCMOS      DVCC    OFF
                                                  UCB1CLK                  P             LVCMOS      DVCC      -
                                                                          I/O            LVCMOS      DVCC      -
                                                                          I/O            LVCMOS      DVCC      -
                                                                           O
                                                                          I/O

Copyright 2015, Texas Instruments Incorporated                                         Terminal Configuration and Functions  15

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SLASE66A APRIL 2015 REVISED MAY 2015

4.3 Signal Descriptions
         Table 4-2 describes the signals.

                                           Table 4-2. Signal Descriptions

                          FR597x(1),       FR592x(1)
                          FR587x(1)
    FUNCTION SIGNAL NAME                     PM,      DGG    SIGNAL                         DESCRIPTION
                           PM, RGC           RGC              TYPE
                                           PIN NO.  PIN NO.
            A0              PIN NO.                     47   I             Analog input A0
            A1                 44              44       46
            A2                 43              43       45   I             Analog input A1
            A3                 42              42       44
            A12                41              41       48   I             Analog input A2
            A13                45              45       49
            A14                46              46       50   I             Analog input A3
            A15                47              47       51
            VREF+              48              48       46   I             Analog input A12
            VREF-              43              43       47
                               44              44            I             Analog input A13
            VeREF+
ADC                            43                            I             Analog input A14

                               44                            I             Analog input A15

                                5                            O             Output of positive reference voltage
                                4
                               32                            O             Output of negative reference voltage
                               33
                               23          43       46       I             Input for an external positive reference voltage
                               55                                          to the ADC
                               54
            VeREF-             51          44       47       I             Input for an external negative reference
                               52                                          voltage to the ADC
            BSL_CLK            22
BSL (I2C)   BSL_DAT            31          5        10       I             BSL Clock (I2C BSL)
BSL (UART)  BSL_RX             44
            BSL_TX             21          4        9        I             BSL Data (I2C BSL)
Clock       ACLK               38
            HFXIN              44          32       35       I             BSL Receive (UART BSL)
            HFXOUT             43
            LFXIN              42          33       36       O             BSL Transmit (UART BSL)
            LFXOUT             41
            MCLK               45          23       26       O             ACLK output
                               46
            RTCCLK             47                            I             Input terminal of crystal oscillator XT2
                               48
                                9                            O             Output terminal for crystal oscillator XT2
                               24
                               42          51       54       I             Input terminal for crystal oscillator XT1
                               43
                               32          52       55       O             Output terminal of crystal oscillator XT1
                               44
                                           22       25       O             MCLK output
                                6
                                           31       34       O             RTC clock output for calibration

                                           44       47

            SMCLK                          21       24       O             SMCLK output

            C0                             38       41
            C1
            C2                             44       47       I             Comparator input C0
            C3
            C12                            43       46       I             Comparator input C1
            C13
            C14                            42       45       I             Comparator input C2
            C15
                                           41       44       I             Comparator input C3

                                           45       48       I             Comparator input C12

Comparator                                 46       49       I             Comparator input C13

                                           47       50       I             Comparator input C14

                                           48       51       I             Comparator input C15

                                           9        14

            COUT                           24       27       O             Comparator output

                                           42       45

                                           43       46

DMA         DMAE0                          32       32       I             DMA external trigger input
DNC         DNC
                                           44       44

                                           6        22       -             Do Not Connect (DNC). It is strongly
                                                                           recommended to leave this pin not connected.

16   Terminal Configuration and Functions                                  Copyright 2015, Texas Instruments Incorporated

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                      Table 4-2. Signal Descriptions (continued)

                      FR597x(1),                  FR592x(1)
                      FR587x(1)
FUNCTION SIGNAL NAME                                PM,      DGG    SIGNAL                         DESCRIPTION
                       PM, RGC                      RGC              TYPE
                                                  PIN NO.  PIN NO.
            SBWTCK      PIN NO.                                23   I            Spy-Bi-Wire input clock
            SBWTDIO        19                         19       27
                           20                         20            I/O Spy-Bi-Wire data input/output
            SRCPUOFF
                           24                     24       26       O            Low-power debug: CPU status register
            SROSCOFF                                                             CPUOFF
                           23
            SRSCG0                                23       25       O            Low-power debug: CPU status register
            SRSCG1         22                                                    OSCOFF
            TCK            21
            TCLK           24                     22       24       O            Low-power debug: CPU status register SCG0
            TDI            22
Debug       TDO            22                     21       27       O            Low-power debug: CPU status register SCG1
GPIO        TEST           21
            TMS            19                     24       25       I            Test clock
            P1.0           23
            P1.1           44                     22       25       I            Test clock input
            P1.2           43
            P1.3           42                     22       24       I            Test data input
            P1.4           41
            P1.5            2                     21       22       O            Test data output port
            P1.6            3
            P1.7            4                     19       26       I            Test mode pin - select digital I/O on JTAG pins
            P2.0            5
            P2.1           33                     23       23       I            Test mode select
            P2.2           32
            P2.3           31                     44       47       I/O General-purpose digital I/O
            P3.0           30
            P3.1           14                     43       46       I/O General-purpose digital I/O
            P3.2           15
            P3.3           16                     42       45       I/O General-purpose digital I/O
            P3.4           25
            P3.5           26                     41       44       I/O General-purpose digital I/O
            P3.6           27
            P3.7           28                     2        7        I/O General-purpose digital I/O
            P4.2           29
            P4.3           64                     3        8        I/O General-purpose digital I/O
            P4.4            1
            P4.5           58                     4        9        I/O General-purpose digital I/O
            P4.6           59
            P4.7           60                     5        10       I/O General-purpose digital I/O
            P5.4           61
            P5.5                                  33       36       I/O General-purpose digital I/O
            P5.6           57
            P5.7                                  32       35       I/O General-purpose digital I/O

                                                  31       34       I/O General-purpose digital I/O

                                                  30       33       I/O General-purpose digital I/O

                                                  14       19       I/O General-purpose digital I/O

                                                  15       20       I/O General-purpose digital I/O

                                                  16       21       I/O General-purpose digital I/O

                                                  25       28       I/O General-purpose digital I/O

                                                  26       29       I/O General-purpose digital I/O

                                                  27       30       I/O General-purpose digital I/O

                                                  28       31       I/O General-purpose digital I/O

                                                  29       32       I/O General-purpose digital I/O

                                                  64                I/O General-purpose digital I/O

                                                  1                 I/O General-purpose digital I/O

                                                  58       1        I/O General-purpose digital I/O

                                                  59       2        I/O General-purpose digital I/O

                                                  60       3        I/O General-purpose digital I/O

                                                  61       4        I/O General-purpose digital I/O

                                                  54                I/O General-purpose digital I/O

                                                  55                I/O General-purpose digital I/O

                                                  56                I/O General-purpose digital I/O

                                                  57                I/O General-purpose digital I/O

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SLASE66A APRIL 2015 REVISED MAY 2015

                          Table 4-2. Signal Descriptions (continued)

                          FR597x(1),         FR592x(1)
                          FR587x(1)
    FUNCTION SIGNAL NAME                       PM,      DGG    SIGNAL       DESCRIPTION
                           PM, RGC             RGC              TYPE
                                             PIN NO.  PIN NO.
       P6.0                 PIN NO.                       12   I/O General-purpose digital I/O
       P6.1                     7                7        13
       P6.2                     8                8        14   I/O General-purpose digital I/O
       P6.3                     9                9        15
       P6.4                    10                10       16   I/O General-purpose digital I/O
       P6.5                    11                11       17
       P6.6                    12                12       18   I/O General-purpose digital I/O
       P7.0                    13                13       37
       P7.1                    34                34       38   I/O General-purpose digital I/O
       P7.2                    35                35       39
       P7.3                    36                36       40   I/O General-purpose digital I/O
       P7.4                    37                37       41
       P9.4                    38                38       48   I/O General-purpose digital I/O
       P9.5                    45                45       49
       P9.6                    46                46       50   I/O General-purpose digital I/O
       P9.7                    47                47       51
       PJ.0                    48                48       24   I/O General-purpose digital I/O
       PJ.1                    21                21       25
       PJ.2                    22                22       26   I/O General-purpose digital I/O
       PJ.3                    23                23       27
       PJ.4                    24                24       54   I/O General-purpose digital I/O
       PJ.5                    51                51       55
GPIO   PJ.6                    52                52            I/O General-purpose digital I/O
       PJ.7                    55                55       10
I2C    UCB0SCL                 54                54       9    I/O General-purpose digital I/O
Power  UCB0SDA                  5                5        21
                                4                4        4    I/O General-purpose digital I/O
       UCB1SCL                 16                16       20
                               61                61       3    I/O General-purpose digital I/O
       UCB1SDA                 15                15       52
                               60                60       53   I/O General-purpose digital I/O
       AVCC1                   49                49       56
       AVSS1                   50                50            I/O General-purpose digital I/O
       AVSS2                   53                53
       AVSS3                   56                              I/O General-purpose digital I/O
       DVCC1                   18
       DVCC2                   40                              I/O General-purpose digital I/O
       DVCC3                   63
       DVSS1                   17                              I/O General-purpose digital I/O
       DVSS2                   39
       DVSS3                   62                              I/O General-purpose digital I/O

                                                               I/O General-purpose digital I/O

                                                               I/O General-purpose digital I/O

                                                               I/O General-purpose digital I/O

                                                               I/O          USCI_B0: I2C clock (I2C mode)

                                                               I/O          USCI_B0: I2C data (I2C mode)

                                                               I/O          USCI_B1: I2C clock (I2C mode)

                                                               I/O          USCI_B1: I2C data (I2C mode)

                                                               P            Analog power supply

                                                               P            Analog ground supply

                                                               P            Analog ground supply

                                                               P            Analog ground supply

                                             18                P            Digital power supply

                                             40       43       P            Digital power supply

                                             63       6        P            Digital power supply

                                             17                P            Digital ground supply

                                             39       42       P            Digital ground supply

                                             62       5        P            Digital ground supply

18     Terminal Configuration and Functions                                 Copyright 2015, Texas Instruments Incorporated

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                      Table 4-2. Signal Descriptions (continued)

                      FR597x(1),                  FR592x(1)
                      FR587x(1)
FUNCTION SIGNAL NAME                                PM,      DGG    SIGNAL       DESCRIPTION
                       PM, RGC                      RGC    PIN NO.   TYPE

            UCA0CLK     PIN NO.                   PIN NO.      8    I/O          USCI_A0: Clock signal input (SPI slave mode),
            UCA0SIMO        3                                  34                Clock signal output (SPI master mode)
            UCA0SOMI       31                         3        36
            UCA0STE        33                         31            I/O USCI_A0: Slave in, master out (SPI mode)
            UCA1CLK        64                                  35
            UCA1SIMO        1                         33       7    I/O USCI_A0: Slave out, master in (SPI mode)
            UCA1SOMI       32                         64       33
            UCA1STE         2                                  31   I/O USCI_A0: Slave transmit enable (SPI mode)
            UCB0CLK        30                         1
            UCB0SIMO                                  32       29   I/O          USCI_A1: Clock signal input (SPI slave mode),
            UCB0SOMI       28                                                    Clock signal output (SPI master mode)
            UCB0STE                                   2        30
            UCB1CLK        26                         30            I/O USCI_A1: Slave in, master out (SPI mode)
                                                               32
            UCB1SIMO       27                         28            I/O USCI_A1: Slave out, master in (SPI mode)
            UCB1SOMI                                  56
SPI         UCB1STE        29                                       I/O          USCI_A1: Slave transmit enable (SPI mode)
System      NMI            57                         26
            RST                                       54
                            2
                                                      27
                            4                         55
                            5
                            3                         29
                           14                         57
                           59
                           64                     2        7        I/O          USCI_B0: Clock signal input (SPI slave mode),
                           15                                                    Clock signal output (SPI master mode)
                           60
                           16                     4        9        I/O USCI_B0: Slave in, master out (SPI mode)
                           61
                            1                     5        10       I/O USCI_B0: Slave out, master in (SPI mode)
                           58
                           20                     3        8        I/O USCI_B0: Slave transmit enable (SPI mode)
                           20
                                                  14       19       I/O          USCI_B1: Clock signal input (SPI slave mode),
                                                  59       2                     Clock signal output (SPI master mode)
                                                  64

                                                  15       3        I/O USCI_B1: Slave in, master out (SPI mode)

                                                  60       20

                                                  16       21       I/O USCI_B1: Slave out, master in (SPI mode)

                                                  61       4

                                                  1        1        I/O USCI_B1: Slave transmit enable (SPI mode)
                                                  58

                                                  20       23       I            Nonmaskable interrupt input

                                                  20       23       I            Reset input active low

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SLASE66A APRIL 2015 REVISED MAY 2015

                          Table 4-2. Signal Descriptions (continued)

                          FR597x(1),      FR592x(1)
                          FR587x(1)
    FUNCTION SIGNAL NAME                    PM,      DGG    SIGNAL       DESCRIPTION
                           PM, RGC          RGC              TYPE
                                                   PIN NO.
         TA0.0              PIN NO.       PIN NO.           I/O          Timer_A TA0 CCR0 capture: CCI0A input,
         TA0.1                  3                      8                 compare: Out0 output
                               35             3        38
         TA0.2                  4             35            I/O          Timer_A TA0 CCR1 capture: CCI1A input,
         TA0CLK                36                      9                 compare: Out1 output
         TA1.0                 44             4        39
         TA1.1                  5             36       47   I/O          Timer_A TA0 CCR2 capture: CCI2A input,
         TA1.2                 37             44                         compare: Out2 output
         TA1CLK                43                      10
         TA3.2                 34             5        40   I            Timer_A TA0 clock signal TA0CLK input
         TA3.3                 42             37       46
         TA3.4                  2             43            I/O          Timer_A TA1 CCR0 capture: CCI0A input,
         TB0.0                 59                      37                compare: Out0 output
         TB0.1                 25             34       45
Timer_A  TB0.2                 42             42            I/O          Timer_A TA1 CCR1 capture: CCI1A input,
         TB0.3                 60                      7                 compare: Out1 output
Timer_B  TB0.4                 41             2        2
UART     TB0.5                 61             59            I/O          Timer_A TA1 CCR2 capture: CCI2A input,
         TB0.6                 43                      28                compare: Out2 output
         TB0CLK                58             25       45
         TB0OUTH                              42       3    I            Timer_A TA1 clock signal TA1CLK input
         UCA0RXD               14             60
         UCA0TXD                                       44
         UCA1RXD               15             41       4
         UCA1TXD                              61
                               16                      46
                                              43       1
                               11             58
                               26
                               12         14       19       I/O          Timer_A TA3 CCR2 capture: CCI2B input,
                               27                                        compare: Out2 output
                               13
                               28         15       20       I/O          Timer_A TA3 CCR3 capture: CCI3B input,
                                                                         compare: Out3 output
                               29
                                          16       21       I/O          Timer_A TA3 CCR4 capture: CCI4B input,
                               31                                        compare: Out4 output

                               32         11       16       I/O          Timer_B TB0 CCR0 capture: CCI0B input,
                                                                         compare: Out0 output
                               33         26       29

                               25         12       17       I/O          Timer_B TB0 CCR1 capture: CCI1A input,
                               33                                        compare: Out1 output
                               57         27       30
                               21
                               30         13       18       I/O          Timer_B TB0 CCR2 capture: CCI2A input,
                                1                                        compare: Out2 output
                               32         28       31
                               33
                               64         29       32       I/O          Timer_B TB0 CCR3 capture: CCI3B input,
                               27                                        compare: Out3 output
                               26
                                          31       34       I/O          Timer_B TB0 CCR4 capture: CCI4B input,
                                                                         compare: Out4 output

                                          32       35       I/O          Timer_B TB0 CCR5 capture: CCI5B input,
                                                                         compare: Out5 output

                                          33       36       I/O          Timer_B TB0 CCR6 capture: CCI6B input,
                                                                         compare: Out6 output

                                          25       28       I            Timer_B TB0 clock signal TB0CLK input
                                          33       36
                                          57

                                          21       24       I            Switch all PWM outputs high impedance input -
                                                                         Timer_B TB0
                                          30       33

                                          1        35       I            USCI_A0: Receive data (UART mode)
                                          32

                                          33       36       O            USCI_A0: Transmit data (UART mode)
                                          64

                                          27       30       I            USCI_A1: Receive data (UART mode)

                                          26       29       O            USCI_A1: Transmit data (UART mode)

20  Terminal Configuration and Functions                                 Copyright 2015, Texas Instruments Incorporated

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4.4 Pin Multiplexing

         Pin multiplexing for these devices is controlled by both register settings and operating modes (for
         example, if the device is in test mode). For details of the settings for each pin and schematics of the
         multiplexed ports, see Section 6.11.22.

                                                  Table 4-3. Buffer Type

BUFFER TYPE NOMINAL              HYSTERESIS         PU OR PD       NOMINAL            OUTPUT                   OTHER
(STANDARD) VOLTAGE                                                PU OR PD            DRIVE          CHARACTERISTICS
                                        Y (1)     Programmable    STRENGTH
                                         N               N/A                        STRENGTH
                                         N               N/A           (A)             (mA)
                                         N               N/A
LVCMOS                    3.0 V                                 See Table 5-11              See
                                                                                    Section 5.12.5.1
                                                                       N/A
Analog                    3.0 V                                                     N/A               See analog modules in
                                                                       N/A                            Section 5 for details

Power (DVCC)              3.0 V                                        N/A          N/A               SVS enables hysteresis on
                                                                                                      DVCC

Power (AVCC)              3.0 V                                                     N/A

(1) Only for Input pins.

4.5 Connection of Unused Pins
         Table 4-4 lists the correct termination of all unused pins.

                                 Table 4-4. Connection of Unused Pins(1)

        PIN   POTENTIAL                                               COMMENT

AVCC          DVCC               Switched to port function, output direction (PxDIR.n = 1)
              DVSS               47-k pullup or internal pullup selected with 10-nF (2.2 nF(2)) pulldown
AVSS          Open
              DVCC or VCC        The JTAG pins are shared with general-purpose I/O function (PJ.x). If these pins are not used, they
Px.0 to Px.7                     should be set to port function and output direction. When used as JTAG pins, these pins should
              Open               remain open.
RST/NMI

PJ.0/TDO
PJ.1/TDI
PJ.2/TMS
PJ.3/TCK

TEST          Open               This pin always has an internal pulldown enabled.

(1) Any unused pin with a secondary function that is shared with general-purpose I/O should follow the Px.0 to Px.7 unused pin connection
      guidelines.

(2) The pulldown capacitor should not exceed 2.2 nF when using devices with Spy-Bi-Wire interface in Spy-Bi-Wire mode or in 4-wire JTAG
      mode with TI tools like FET interfaces or GANG programmers.

Copyright 2015, Texas Instruments Incorporated                                    Terminal Configuration and Functions     21

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SLASE66A APRIL 2015 REVISED MAY 2015

5 Specifications

5.1 Absolute Maximum Ratings(1)

over operating free-air temperature range (unless otherwise noted)

                                                                                          MIN            MAX UNIT

Voltage applied at DVCC and AVCC pins to VSS                                              0.3           4.1                     V
Voltage difference between DVCC and AVCC pins(2)
                                                                                                         0.3                    V

Voltage applied to any pin (3)                                                            0.3               VCC + 0.3           V
                                                                                                      (4.1 Maximum)

Diode current at any device pin                                                                                  2              mA
Storage temperature, Tstg(4)
                                                                                          40            125                     C

(1) Stresses beyond those listed under Absolute Maximum Ratings may cause permanent damage to the device. These are stress ratings
      only, and functional operation of the device at these or any other conditions beyond those indicated under Recommended Operating
      Conditions is not implied. Exposure to absolute-maximum-rated conditions for extended periods may affect device reliability.

(2) Voltage differences between DVCC and AVCC exceeding the specified limits may cause malfunction of the device including erroneous
      writes to RAM and FRAM.

(3) All voltages referenced to VSS.
(4) Higher temperature may be applied during board soldering according to the current JEDEC J-STD-020 specification with peak reflow

      temperatures not higher than classified on the device label on the shipping boxes or reels.

5.2 ESD Ratings

V(ESD)   Electrostatic discharge  Human-body model (HBM), per ANSI/ESDA/JEDEC JS-001(1)                  VALUE          UNIT
                                  Charged-device model (CDM), per JEDEC specification JESD22-C101(2)     1000            V
                                                                                                          250

(1) JEDEC document JEP155 states that 500-V HBM allows safe manufacturing with a standard ESD control process. Pins listed as
      1000 V may actually have higher performance.

(2) JEDEC document JEP157 states that 250-V CDM allows safe manufacturing with a standard ESD control process. Pins listed as 250 V
      may actually have higher performance.

5.3 Recommended Operating Conditions

Typical data are based on VCC = 3.0 V, TA = 25C (unless otherwise noted)

VCC      Supply voltage applied at all DVCC and AVCC pins(1) (2) (3)                             MIN     NOM            MAX      UNIT
VSS                                                                                             1.8 (4)       0           3.6      V
TA       Supply voltage applied at all DVSS and AVSS pins                                                                          V
TJ                                                                                                40         1            85     C
CDVCC    Operating free-air temperature                                                           40                      85     C
                                                                                                                                  F
fSYSTEM  Operating junction temperature                                                              0                    8 (7)
         Recommended capacitor value at DVCC(5)                                                      0                  16 (9)   MHz

         Processor frequency (maximum MCLK        No FRAM wait states (NWAITSx = 0)
         frequency) (6)                           With FRAM wait states (NWAITSx = 1)(8)

fACLK    Maximum ACLK frequency                                                                                            50 kHz
fSMCLK   Maximum SMCLK frequency                                                                                        16(9) MHz

(1) TI recommends powering AVCC and DVCC pins from the same source. At a minimum, during power up, power down, and device
      operation, the voltage difference between AVCC and DVCC must not exceed the limits specified in Absolute Maximum Ratings.
      Exceeding the specified limits may cause malfunction of the device including erroneous writes to RAM and FRAM.

(2) Fast supply voltage changes can trigger a BOR reset even within the recommended supply voltage range. To avoid unwanted BOR
      resets, the supply voltage must change by less than 0.05 V per microsecond (0.05 V/s). Following the data sheet recommendation for
      capacitor CDVCC should limit the slopes accordingly.

(3) Modules may have a different supply voltage range specification. Refer to the specification of the respective module in this data sheet.
(4) The minimum supply voltage is defined by the supervisor SVS levels. Refer to the PMM SVS threshold parameters in Table 5-2 for the

      exact values.
(5) As decoupling capacitor for each supply pin pair (DVCC/DVSS, AVCC/AVSS, ...), a low-ESR ceramic capacitor of 100 nF (minimum)

      should be placed as close as possible (within a few millimeters) to the respective pin pairs.
(6) Modules may have a different maximum input clock specification. Refer to the specification of the respective module in this data sheet.
(7) DCO settings and HF cyrstals with a typical value less or equal the specified MAX value are permitted.
(8) Wait states only occur on actual FRAM accesses; that is, on FRAM cache misses. RAM and peripheral accesses are always excecuted

      without wait states.
(9) DCO settings and HF cyrstals with a typical value less or equal the specified MAX value are permitted. If a clock source with a higher

      typical value is used, the clock must be divided in the clock system.

22       Specifications                                                          Copyright 2015, Texas Instruments Incorporated

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5.4 Active Mode Supply Current Into VCC Excluding External Current

over recommended operating free-air temperature (unless otherwise noted)(1) (2)

                                                                 FREQUENCY (fMCLK = fSMCLK)

                                                  1 MHz   4 MHz                  8 MHz   12 MHz  16 MHz

PARAMETER              EXECUTION      VCC         0 WAIT  0 WAIT                 0 WAIT  1 WAIT  1 WAIT                  UNIT
                        MEMORY                    STATES  STATES                 STATES  STATES  STATES

                                                  (NWAITSx = 0) (NWAITSx = 0) (NWAITSx = 0) (NWAITSx = 1) (NWAITSx = 1)

                                                  TYP MAX TYP MAX TYP MAX TYP MAX TYP MAX

IAM, FRAM_UNI          FRAM           3.0 V       210     640     1220                   1475    1845                    A
(Unified memory)(3)

                       FRAM

IAM, FRAM(0%) (4) (5)  0% cache hit 3.0 V         370     1280    2510                   2080    2650                    A

                       ratio

                       FRAM

IAM, FRAM(50%)(4) (5)  50% cache hit 3.0 V        240     745     1440                   1575    1990                    A

                       ratio

                       FRAM

IAM, FRAM(66%)(4) (5)  66% cache hit 3.0 V        200     560     1070                   1300    1620                    A

                       ratio

IAM, FRAM(75%)(4) (5)       FRAM      3.0 V       170 255 480                    890 1085 1155 1310 1420 1620 A
                       75% cache hit

                             ratio

                       FRAM

IAM, FRAM(100%(4) (5)  100% cache hit 3.0 V       110     235                    420     640     730                     A

                       ratio

IAM, RAM (6) (5)       RAM            3.0 V       130     320                    585     890     1070                    A
IAM, RAM only (7) (5)
                       RAM            3.0 V       100 180 290                    555     860     1040 1300 A

(1) All inputs are tied to 0 V or to VCC. Outputs do not source or sink any current.
(2) Characterized with program executing typical data processing.

      fACLK = 32768 Hz, fMCLK = fSMCLK = fDCO at specified frequency, except for 12 MHz. For 12 MHz, fDCO= 24 MHz and
      fMCLK = fSMCLK = fDCO/2.
      At MCLK frequencies above 8 MHz, the FRAM requires wait states. When wait states are required, the effective MCLK frequency

      (fMCLK,eff) decreases. The effective MCLK frequency also depends on the cache hit ratio. SMCLK is not affected by the number of wait
      states or the cache hit ratio.

      The following equation can be used to compute fMCLK,eff:
      fMCLK,eff = fMCLK / [wait states (1 - cache hit ratio) + 1]
      For example, with 1 wait state and 75% cache hit ratio fMCKL,eff = fMCLK / [1 (1 - 0.75) + 1] = fMCLK / 1.25.
(3) Represents typical program execution. Program and data reside entirely in FRAM. All execution is from FRAM.

(4) Program resides in FRAM. Data resides in SRAM. Average current dissipation varies with cache hit-to-miss ratio as specified. Cache hit

      ratio represents number cache accesess divided by the total number of FRAM accesses. For example, a 75% ratio implies three of

      every four accesses is from cache, and the remaining are FRAM accesses.

(5) See Figure 5-1 for typical curves. Each characteristic equation shown in the graph is computed using the least squares method for best

      linear fit using the typical data shown in Section 5.4.

(6) Program and data reside entirely in RAM. All execution is from RAM.

(7) Program and data reside entirely in RAM. All execution is from RAM. FRAM is off.

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5.5 Typical Characteristics - Active Mode Supply Currents

    Active Mode Current [A]  3000            I(AM,0%)                      I(AM,75%)[uA] = 103*f[MHz] + 68
                              2500            I(AM,50%)
                              2000            I(AM,66%)
                              1500            I(AM,75%)
                                              I(AM,100%)
                                              I(AM,RAMonly)

                              1000

                              500

                              0

                                    0         1              2           3         4  5                      6          7       8                    9

                                                                                 MCLK Frequency [MHz]                                                       C001

                              I(AM, cache hit ratio): Program resides in FRAM. Data resides in SRAM. Average current dissipation varies with
                              cache hit-to-miss ratio as specified. Cache hit ratio represents number cache accesses divided by the total number of
                              FRAM accesses. For example, a 75% ratio implies three of every four accesses is from cache, and the remaining are
                              FRAM accesses.
                              I(AM, RAMonly): Program and data reside entirely in RAM. All execution is from RAM. FRAM is off.

                                              Figure 5-1. Typical Active Mode Supply Currents, No Wait States

5.6 Low-Power Mode (LPM0, LPM1) Supply Currents Into VCC Excluding External Current

over recommended operating free-air temperature (unless otherwise noted)(1) (2)

                                                                                      FREQUENCY (fSMCLK)

    PARAMETER                                 VCC            1 MHz          4 MHz     8 MHz                     12 MHz     16 MHz                    UNIT

                                                             TYP MAX TYP MAX TYP MAX TYP MAX TYP MAX

ILPM0                                         2.2 V          75             105       165                       250        230                       A

                                              3.0 V          80     120     115       175                       260        240     275

ILPM1                                         2.2 V          40             65        130                       215        195                       A

                                              3.0 V          40     65      65        130                       215        195     220

(1) All inputs are tied to 0 V or to VCC. Outputs do not source or sink any current.
(2) Current for watchdog timer clocked by SMCLK included.

      fACLK = 32768 Hz, fMCLK = 0 MHz, fSMCLK = fDCO at specified frequency - except for 12 MHz: here fDCO=24MHz and fSMCLK = fDCO/2.

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5.7 Low-Power Mode LPM2, LPM3, LPM4 Supply Currents (Into VCC) Excluding External
        Current

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted) (1)

             PARAMETER                            VCC         40C       25C                    60C            85C            UNIT
                                                                                                                                   A
                                                         TYP   MAX   TYP        MAX          TYP        MAX  TYP        MAX        A
                                                                                                                                   A
ILPM2,XT12   Low-power mode 2, 12-pF              2.2 V  0.8         1.2                     3.1             8.8                   A
             crystal (2) (3) (4)                  3.0 V  0.8                                                                       A
                                                                     1.2                2.2  3.1             8.8        17         A
                                                                                                                                   A
ILPM2,XT3.7  Low-power mode 2, 3.7-pF             2.2 V  0.7         1.1                     3.0             8.7
             crystal(2) (5) (4)                   3.0 V  0.7         1.1                     3.0             8.7

ILPM2,VLO    Low-power mode 2, VLO,               2.2 V  0.5         0.9                     2.8             8.5
             includes SVS(6)                      3.0 V  0.5
                                                                     0.9                2.0  2.8             8.5        16.7

ILPM3,XT12   Low-power mode 3, 12-pF              2.2 V  0.7         0.9                     1.2             2.5
             crystal, includes SVS(2) (3) (7)     3.0 V  0.7
                                                                     0.9                1.2  1.2             2.5        6.4

             Low-power mode 3, 3.7-pF             2.2 V  0.6         0.7                     1.1             2.4

ILPM3,XT3.7  crystal, excludes SVS(2) (5) (8)     3.0 V  0.6         0.7                     1.1             2.4
             (refer also to Figure 5-2)

ILPM3,VLO    Low-power mode 3,                    2.2 V  0.35        0.4                     0.9             1.8
             VLO, excludes SVS(9)
                                                  3.0 V  0.35        0.4                0.8  0.9             1.8        6.1

ILPM3,VLO,   Low-power mode 3,                    2.2 V  0.35        0.4                     0.8             1.7
                                                  3.0 V  0.35
RAMoff       VLO, excludes SVS, RAM                                  0.4                0.7  0.8             1.7        5.2
             powered down completely(10)

(1) All inputs are tied to 0 V or to VCC. Outputs do not source or sink any current.
(2) Not applicable for devices with HF crystal oscillator only.
(3) Characterized with a Micro Crystal MS1V-T1K crystal with a load capacitance of 12.5 pF. The internal and external load capacitance are

      chosen to closely match the required 12.5 pF load.
(4) Low-power mode 2, crystal oscillator test conditions:

      Current for watchdog timer clocked by ACLK and RTC clocked by XT1 included. Current for brownout and SVS included.
      CPUOFF = 1, SCG0 = 0 SCG1 = 1, OSCOFF = 0 (LPM2),
      fXT1 = 32768 Hz, fACLK = fXT1, fMCLK = fSMCLK = 0 MHz
(5) Characterized with a Seiko SSP-T7-FL (SMD) crystal with a load capacitance of 3.7 pF. The internal and external load capacitance are
      chosen to closely match the required 3.7-pF load.
(6) Low-power mode 2, VLO test conditions:
      Current for watchdog timer clocked by ACLK included. RTC disabled (RTCHOLD = 1). Current for brownout and SVS included.
      CPUOFF = 1, SCG0 = 0 SCG1 = 1, OSCOFF = 0 (LPM2),
      fXT1 = 0 Hz, fACLK = fVLO, fMCLK = fSMCLK = 0 MHz
(7) Low-power mode 3, 12-pF crystal, includes SVS test conditions:
      Current for watchdog timer clocked by ACLK and RTC clocked by XT1 included. Current for brownout and SVS included (SVSHE = 1).
      CPUOFF = 1, SCG0 = 1 SCG1 = 1, OSCOFF = 0 (LPM3),
      fXT1 = 32768 Hz, fACLK = fXT1, fMCLK = fSMCLK = 0 MHz
      Activating additional peripherals increases the current consumption due to active supply current contribution as well as due to additional
      idle current. Refer to the idle currents specified for the respective peripheral groups.
(8) Low-power mode 3, 3.7-pF crystal, excludes SVS test conditions:
      Current for watchdog timer clocked by ACLK and RTC clocked by XT1 included. Current for brownout included. SVS disabled (SVSHE =
      0).
      CPUOFF = 1, SCG0 = 1 SCG1 = 1, OSCOFF = 0 (LPM3),
      fXT1 = 32768 Hz, fACLK = fXT1, fMCLK = fSMCLK = 0 MHz
      Activating additional peripherals increases the current consumption due to active supply current contribution as well as due to additional
      idle current. Refer to the idle currents specified for the respective peripheral groups.
(9) Low-power mode 3, VLO, excludes SVS test conditions:
      Current for watchdog timer clocked by ACLK included. RTC disabled (RTCHOLD = 1). Current for brownout included. SVS disabled
      (SVSHE = 0).
      CPUOFF = 1, SCG0 = 1 SCG1 = 1, OSCOFF = 0 (LPM3),
      fXT1 = 0 Hz, fACLK = fVLO, fMCLK = fSMCLK = 0 MHz
      Activating additional peripherals increases the current consumption due to active supply current contribution as well as due to additional
      idle current. Refer to the idle currents specified for the respective peripheral groups.
(10) Low-power mode 3, VLO, excludes SVS, RAM powered down completely test conditions:
      Current for watchdog timer clocked by ACLK included. RTC disabled (RTCHOLD = 1). Current for brownout included. SVS disabled
      (SVSHE = 0). RAM disabled (RCCTL0 = 5A55h).
      CPUOFF = 1, SCG0 = 1 SCG1 = 1, OSCOFF = 0 (LPM3),
      fXT1 = 0 Hz, fACLK = fVLO, fMCLK = fSMCLK = 0 MHz
      Activating additional peripherals increases the current consumption due to active supply current contribution as well as due to additional
      idle current. Refer to the idle currents specified for the respective peripheral groups.

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MSP430FR5872, MSP430FR58721, MSP430FR5870

SLASE66A APRIL 2015 REVISED MAY 2015

Low-Power Mode LPM2, LPM3, LPM4 Supply Currents (Into VCC) Excluding External
Current (continued)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted) (1)

              PARAMETER                          VCC         40C       25C                     60C            85C       UNIT
                                                                                                                              A
                                                        TYP   MAX   TYP        MAX           TYP        MAX  TYP        MAX   A
                                                                                                                              A
ILPM4,SVS     Low-power mode 4, includes         2.2 V  0.45        0.55                     0.9             1.8              A
              SVS (11)                           3.0 V  0.45
                                                                    0.55               0.8   0.9             1.8        6.2   A

ILPM4         Low-power mode 4, excludes         2.2 V  0.25        0.4                      0.7             1.6              A
              SVS (12)                           3.0 V  0.25
                                                                    0.4                0.65  0.7             1.6        4.6

              Low-power mode 4, excludes         2.2 V  0.25        0.4                      0.7             1.4
                                                 3.0 V  0.25
ILPM4,RAMoff  SVS, RAM powered down                                 0.4                0.65  0.7             1.4        4.6
              completely (13)

IIDLE,GroupA  Additional idle current if one or  3.0V               0.02                                     0.4        1.0
              more modules from Group A
              (refer to ) are activated in
              LPM3 or LPM4

IIDLE,GroupB  Additional idle current if one or  3.0V               0.02                                     0.4        1.0
              more modules from Group B
              (refer to ) are activated in
              LPM3 or LPM4

IIDLE,GroupC  Additional idle current if one or  3.0V               0.02                                     0.3        0.8
              more modules from Group C
              (refer to ) are activated in
              LPM3 or LPM4

(11) Low-power mode 4, includes SVS test conditions:
      Current for brownout and SVS included (SVSHE = 1).
      CPUOFF = 1, SCG0 = 1 SCG1 = 1, OSCOFF = 1 (LPM4),
      fXT1 = 0 Hz, fACLK = 0 Hz, fMCLK = fSMCLK = 0 MHz
      Activating additional peripherals increases the current consumption due to active supply current contribution as well as due to additional
      idle current. Refer to the idle currents specified for the respective peripheral groups.

(12) Low-power mode 4, excludes SVS test conditions:
      Current for brownout included. SVS disabled (SVSHE = 0).
      CPUOFF = 1, SCG0 = 1 SCG1 = 1, OSCOFF = 1 (LPM4),
      fXT1 = 0 Hz, fACLK = 0 Hz, fMCLK = fSMCLK = 0 MHz
      Activating additional peripherals increases the current consumption due to active supply current contribution as well as due to additional
      idle current. Refer to the idle currents specified for the respective peripheral groups.

(13) Low-power mode 4, excludes SVS, RAM powered down completely test conditions:
      Current for brownout included. SVS disabled (SVSHE = 0). RAM disabled (RCCTL0 = 5A55h).
      CPUOFF = 1, SCG0 = 1 SCG1 = 1, OSCOFF = 1 (LPM4),
      fXT1 = 0 Hz, fACLK = 0 Hz, fMCLK = fSMCLK = 0 MHz
      Activating additional peripherals increases the current consumption due to active supply current contribution as well as due to additional
      idle current. Refer to the idle currents specified for the respective peripheral groups.

26         Specifications                                                                    Copyright 2015, Texas Instruments Incorporated

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5.8 Low-Power Mode LPMx.5 Supply Currents (Into VCC) Excluding External Current

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)(1)

               PARAMETER                          VCC         40C       25C                     60C            85C            UNIT

                                                         TYP   MAX   TYP        MAX           TYP        MAX  TYP        MAX

ILPM3.5,XT12   Low-power mode 3.5, 12-pF          2.2 V  0.45        0.5                      0.6             0.75                 A
               crystal including SVS(2) (3) (4)   3.0 V  0.45
                                                                     0.5                0.75  0.6             0.75       1.4

ILPM3.5,XT3.7  Low-power mode 3.5, 3.7-pF         2.2 V  0.3         0.35                     0.4             0.65                 A
               crystal excluding SVS(2) (5) (6)   3.0 V  0.3         0.35
                                                                                              0.4             0.65

ILPM4.5,SVS    Low-power mode 4.5, including      2.2 V  0.2         0.3                      0.35            0.4                  A
               SVS (7)                            3.0 V  0.2
                                                                     0.3                0.5   0.35            0.4        0.7

ILPM4.5        Low-power mode 4.5,                2.2 V  0.03        0.04                     0.06            0.14                 A
               excluding SVS(8)                                      0.04                     0.06
                                                  3.0 V  0.03                                                 0.14       0.5

(1) All inputs are tied to 0 V or to VCC. Outputs do not source or sink any current.
(2) Not applicable for devices with HF crystal oscillator only.
(3) Characterized with a Micro Crystal MS1V-T1K crystal with a load capacitance of 12.5 pF. The internal and external load capacitance are

      chosen to closely match the required 12.5 pF load.
(4) Low-power mode 3.5, 1-pF crystal including SVS test conditions:

      Current for RTC clocked by XT1 included. Current for brownout and SVS included (SVSHE = 1). Core regulator disabled.
      PMMREGOFF = 1, CPUOFF = 1, SCG0 = 1 SCG1 = 1, OSCOFF = 1 (LPMx.5),
      fXT1 = 32768 Hz, fACLK = fXT1, fMCLK = fSMCLK = 0 MHz
(5) Characterized with a Seiko SSP-T7-FL (SMD) crystal with a load capacitance of 3.7 pF. The internal and external load capacitance are
      chosen to closely match the required 3.7-pF load.
(6) Low-power mode 3.5, 3.7-pF crystal excluding SVS test conditions:
      Current for RTC clocked by XT1 included.Current for brownout included. SVS disabled (SVSHE = 0). Core regulator disabled.
      PMMREGOFF = 1, CPUOFF = 1, SCG0 = 1 SCG1 = 1, OSCOFF = 1 (LPMx.5),
      fXT1 = 32768 Hz, fACLK = fXT1, fMCLK = fSMCLK = 0 MHz
(7) Low-power mode 4.5 including SVS test conditions:
      Current for brownout and SVS included (SVSHE = 1). Core regulator disabled.
      PMMREGOFF = 1, CPUOFF = 1, SCG0 = 1 SCG1 = 1, OSCOFF = 1 (LPMx.5),
      fXT1 = 0 Hz, fACLK = 0 Hz, fMCLK = fSMCLK = 0 MHz
(8) Low-power mode 4.5 excluding SVS test conditions:
      Current for brownout included. SVS disabled (SVSHE = 0). Core regulator disabled.
      PMMREGOFF = 1, CPUOFF = 1, SCG0 = 1 SCG1 = 1, OSCOFF = 1 (LPMx.5),
      fXT1 = 0 Hz, fACLK = 0 Hz, fMCLK = fSMCLK = 0 MHz

Copyright 2015, Texas Instruments Incorporated                                                                   Specifications        27

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SLASE66A APRIL 2015 REVISED MAY 2015

5.9 Typical Characteristics, Low-Power Mode Supply Currents

                               3                                                                                                                                                                                                                              3
                                              @ 3.0V, SVS off                                                                                                                                                                                                                @ 3.0V, SVS off

                                         @ 2.2V, SVS off                                                                                                                                                                                                                @ 2.2V, SVS off

                               2.5       @ 3.0V, SVS on                                                                                                                                                                                                       2.5       @ 3.0V, SVS on

                                         @ 2.2V, SVS on                                                                                                                                                                                                                 @ 2.2V, SVS on

    LPM3 Supply Current [A]    2                                                                                                                                                                                                     LPM4 Supply Current [A]  2

                               1.5                                                                                                                                                                                                                            1.5

                               1                                                                                                                                                                                                                              1

                               0.5                                                                                                                                                                                                                            0.5

                               0                                                                                                                                                                                                                              0

                                    -50  -25     0                25                50  75  100                                                                                                                                                                    -50  -25  0                25                50  75  100

                                                                  Temperature [SC]                                                                                                                                                                                                 Temperature [SC]

                                                                                                                                                                                        C003                                                                                                                                                                                                    C001

Figure 5-2. LPM3 Supply Current vs Temperature (LPM3,XT3.7)                                                                                                                                               Figure 5-3. LPM4 Supply Current vs Temperature (LPM4,SVS)

                               0.7                                                                                                                                                                                                   7.00E-01                           @ 3.0V, SVS off
                                                 @ 3.0V, SVS off                                                                                                                                                                     6.00E-01                           @ 2.2V, SVS off
                                                                                                                                                                                                                                     5.00E-01                           @ 3.0V, SVS on
                                                 @ 2.2V, SVS off                                                                                                                                                                                                        @ 2.2V, SVS on

                               0.6

    LPM3.5 Supply Current [A]  0.5                                                                                                                                                                        LPM.54 Supply Current [A]  4.00E-01

                                                                                                                                               3.00E-01
                               0.4

                                                                                                                                               2.00E-01

                               0.3
                                                                                                                                               1.00E-01

                               0.2                                                                                                                                                                                                   0.00E+00
                                 -50.00
                                         -25.00  0.00             25.00 50.00           75.00 100.00                                                                                                                                                               -50  -25     0             25                50  75  100

                                                                  Temperature [SC]                                                                                                                                                                                                            Temperature [SC]

                                                                                                                                                                                                    C003                                                                                                                                                                                            C004

                               Figure 5-4. LPM3.5 Supply Current vs Temperature                                                                                                                           Figure 5-5. LPM4.5 Supply Current vs Temperature (LPM4.5)
                                                         (LPM3.5,XT3.7)

28                             Specifications                                                                                                                                                                                                                                Copyright 2015, Texas Instruments Incorporated

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5.10 Typical Characteristics, Current Consumption per Module

   MODULE                TEST CONDITIONS                      REFERENCE CLOCK     MIN TYP MAX UNIT
Timer_A                                           Module input clock
Timer_B     UART mode                             Module input clock              3                   A/MHz
eUSCI_A     SPI mode                              Module input clock
eUSCI_A     SPI mode                              Module input clock              5                   A/MHz
eUSCI_B     I2C mode, 100 kbaud                   Module input clock
eUSCI_B                                           Module input clock              5.5                 A/MHz
RTC_C       Only from start to end of operation   32 kHz
MPY         Only from start to end of operation   MCLK                            3.5                 A/MHz
AES         Only from start to end of operation   MCLK
CRC16       Only from start to end of operation   MCLK                            3.5                 A/MHz
CRC32                                             MCLK
                                                                                  3.5                 A/MHz

                                                                                  100                  nA

                                                                                  25                  A/MHz

                                                                                  21                  A/MHz

                                                                                  2.5                 A/MHz

                                                                                  2.5                 A/MHz

5.11 Thermal Characteristics(1)

JA                                 PARAMETER                             PACKAGE  VALUE (1)           UNIT
JC(TOP)     Junction-to-ambient thermal resistance, still air(2)  TSSOP-56 (DGG)     57.7             C/W
JB          Junction-to-case (top) thermal resistance(3)          QFP-64 (PN)        15.1             C/W
JB          Junction-to-board thermal resistance(4)               QFN-64 (RGC)       26.5             C/W
JT                                                                                   26.2             C/W
JC(BOTTOM)  Junction-to-board thermal characterization parameter                      0.5             C/W
JA                                                                                    N/A             C/W
JC(TOP)     Junction-to-top thermal characterization parameter                       59.3             C/W
JB          Junction-to-case (bottom) thermal resistance(5)                          19.5             C/W
JB          Junction-to-ambient thermal resistance, still air(2)                     30.8             C/W
JT          Junction-to-case (top) thermal resistance(3)                             30.5             C/W
JC(BOTTOM)  Junction-to-board thermal resistance(4)                                   1.0             C/W
JA                                                                                    N/A             C/W
JC(TOP)     Junction-to-board thermal characterization parameter                     29.6             C/W
JB                                                                                   15.8             C/W
JB          Junction-to-top thermal characterization parameter                        8.5             C/W
JT          Junction-to-case (bottom) thermal resistance(5)                           8.5             C/W
JC(BOTTOM)  Junction-to-ambient thermal resistance, still air(2)                      0.2             C/W
            Junction-to-case (top) thermal resistance(3)                              1.2             C/W
            Junction-to-board thermal resistance(4)

            Junction-to-board thermal characterization parameter

            Junction-to-top thermal characterization parameter
            Junction-to-case (bottom) thermal resistance(5)

(1) N/A = not applicable
(2) The junction-to-ambient thermal resistance under natural convection is obtained in a simulation on a JEDEC-standard, High-K board, as

      specified in JESD51-7, in an environment described in JESD51-2a.
(3) The junction-to-case (top) thermal resistance is obtained by simulating a cold plate test on the package top. No specific JEDEC-

      standard test exists, but a close description can be found in the ANSI SEMI standard G30-88.
(4) The junction-to-board thermal resistance is obtained by simulating in an environment with a ring cold plate fixture to control the PCB

      temperature, as described in JESD51-8.
(5) The junction-to-case (bottom) thermal resistance is obtained by simulating a cold plate test on the exposed (power) pad. No specific

      JEDEC standard test exists, but a close description can be found in the ANSI SEMI standard G30-88.

Copyright 2015, Texas Instruments Incorporated                                       Specifications       29

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SLASE66A APRIL 2015 REVISED MAY 2015

5.12 Timing and Switching Characteristics

5.12.1 Power Supply Sequencing

It is recommended to power AVCC and DVCC pins from the same source. At a minimum, during power up,
power down, and device operation, the voltage difference between AVCC and DVCC must not exceed the limits
specified in Absolute Maximum Ratings. Exceeding the specified limits may cause malfunction of the device
including erroneous writes to RAM and FRAM.

                    Table 5-1. Brownout and Device Reset Power Ramp Requirements

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                                  PARAMETER                          TEST CONDITIONS                        MIN        MAX UNIT
              Brownout power-down level(1)                   | dDVCC/dt | < 3 V/s(2)
VVCC_BOR     Brownout power-up level(1)                     | dDVCC/dt | < 3 V/s(2)                        0.73       1.66 V
VVCC_BOR+
                                                                                                            0.79       1.68 V

(1) Fast supply voltage changes can trigger a BOR reset even within the recommended supply voltage range. To avoid unwanted BOR

      resets, the supply voltage must change by less than 0.05 V per microsecond (0.05 V/s). Following the data sheet recommendation for

      capacitor CDVCC should limit the slopes accordingly.
(2) The brownout levels are measured with a slowly changing supply.

                                                             Table 5-2. SVS

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                    PARAMETER                                TEST CONDITIONS                          MIN        TYP   MAX    UNIT
                                                                                                                        300    nA
ISVSH,LPM     SVSH current consumption, low power modes                                                          170   1.85     V
VSVSH-        SVSH power-down level                                                                                    1.99     V
VSVSH+        SVSH power-up level                                                                     1.75       1.80   120    mV
VSVSH_hys     SVSH hysteresis                                                                                             10   s
tPD,SVSH, AM  SVSH propagation delay, active mode                                                     1.77       1.88

                                                                                                      40

                                                             dVVcc/dt = -10 mV/s

5.12.2 Reset Timing

                                                         Table 5-3. Reset Input

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                                              PARAMETER                                 VCC                 MIN        MAX    UNIT
t(RST) External reset pulse duration on RST(1)                                                                                 s
                                                                                        2.2 V, 3.0 V        2

(1) Not applicable if the RST/NMI pin is configured as NMI.

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5.12.3 Clock Specifications

                       Table 5-4. Low-Frequency Crystal Oscillator, LFXT(1)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

            PARAMETER                                          TEST CONDITIONS           VCC    MIN TYP           MAX UNIT
                                                                                         3.0 V               180
IVCC.LFXT   Current consumption                   fOSC = 32768 Hz,                       3.0 V               185             nA
                                                  LFXTBYPASS = 0, LFXTDRIVE = {0},       3.0 V               225
                                                  TA = 25C, CL,eff = 3.7 pF, ESR  44 k                      330             Hz
                                                                                         3.0 V                    70%
                                                  fOSC = 32768 Hz,
                                                  LFXTBYPASS = 0, LFXTDRIVE = {1},                                   50 kHz
                                                  TA = 25C, CL,eff = 6 pF, ESR  40 k                             70%

                                                  fOSC = 32768 Hz,                                                           k
                                                  LFXTBYPASS = 0, LFXTDRIVE = {2},                                           pF
                                                  TA = 25C, CL,eff = 9 pF, ESR  40 k                                        pF

                                                  fOSC = 32768 Hz,
                                                  LFXTBYPASS = 0, LFXTDRIVE = {3},
                                                  TA = 25C, CL,eff = 12.5 pF, ESR
                                                  40 k

fLFXT       LFXT oscillator crystal               LFXTBYPASS = 0                                     32768
            frequency

DCLFXT      LFXT oscillator duty cycle            Measured at ACLK,                             30%
fLFXT,SW                                          fLFXT = 32768 Hz                              10.5 32.768
            LFXT oscillator logic-level
            square-wave input frequency           LFXTBYPASS = 1(2) (3)

DCLFXT, SW  LFXT oscillator logic-level           LFXTBYPASS = 1                                30%
            square-wave input duty cycle

OALFXT      Oscillation allowance for             LFXTBYPASS = 0, LFXTDRIVE = {1},                     210
            LF crystals(4)                        fLFXT = 32768 Hz, CL,eff = 6 pF                      300

                                                  LFXTBYPASS = 0, LFXTDRIVE = {3},
                                                  fLFXT = 32768 Hz, CL,eff = 12.5 pF

CLFXIN      Integrated load capacitance at                                                             2
            LFXIN terminal(5) (6)

CLFXOUT     Integrated load capacitance at                                                             2
            LFXOUT terminal(5) (6)

(1) To improve EMI on the LFXT oscillator, the following guidelines should be observed.

       Keep the trace between the device and the crystal as short as possible.

       Design a good ground plane around the oscillator pins.

       Prevent crosstalk from other clock or data lines into oscillator pins LFXIN and LFXOUT.

       Avoid running PCB traces underneath or adjacent to the LFXIN and LFXOUT pins.

       Use assembly materials and processes that avoid any parasitic load on the oscillator LFXIN and LFXOUT pins.

       If conformal coating is used, make sure that it does not induce capacitive or resistive leakage between the oscillator pins.

(2) When LFXTBYPASS is set, LFXT circuits are automatically powered down. Input signal is a digital square wave with parametrics

      defined in the Schmitt-trigger Inputs section of this data sheet. Duty cycle requirements are defined by DCLFXT, SW.
(3) Maximum frequency of operation of the entire device cannot be exceeded.

(4) Oscillation allowance is based on a safety factor of 5 for recommended crystals. The oscillation allowance is a function of the

      LFXTDRIVE settings and the effective load. In general, comparable oscillator allowance can be achieved based on the following

      guidelines, but should be evaluated based on the actual crystal selected for the application:

       For LFXTDRIVE = {0}, CL,eff = 3.7 pF
       For LFXTDRIVE = {1}, CL,eff = 6 pF
       For LFXTDRIVE = {2}, 6 pF  CL,eff  9pF
       For LFXTDRIVE = {3}, 9 pF  CL,eff  12.5 pF
(5) This represents all the parasitic capacitance present at the LFXIN and LFXOUT terminals, respectively, including parasitic bond and

      package capacitance. The effective load capacitance, CL,eff can be computed as CIN x COUT / (CIN + COUT), where CIN and COUT is the
      total capacitance at the LFXIN and LFXOUT terminals, respectively.

(6) Requires external capacitors at both terminals. Values are specified by crystal manufacturers. Recommended values supported are 3.7

      pF, 6 pF, 9pF, and 12.5 pF. Maximum shunt capacitance of 1.6 pF. The PCB adds additional capacitance, so it must also be considered

      in the overall capacitance. It is recommended to verify that the recommended effective load capacitance of the selected crystal is met.

Copyright 2015, Texas Instruments Incorporated                                                       Specifications  31

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SLASE66A APRIL 2015 REVISED MAY 2015

Low-Frequency Crystal Oscillator, LFXT(1) (continued)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

             PARAMETER                           TEST CONDITIONS                      VCC    MIN TYP MAX UNIT
                                                                                      3.0 V
tSTART,LFXT  Start-up time(7)                    fOSC = 32768 Hz,                                       800
fFault,LFXT  Oscillator fault frequency(8) (9)   LFXTBYPASS = 0, LFXTDRIVE = {0},     3.0 V                                  ms
                                                 TA = 25C, CL,eff = 3.7 pF
                                                                                                       1000
                                                 fOSC = 32768 Hz
                                                 LFXTBYPASS = 0, LFXTDRIVE = {3},
                                                 TA = 25C, CL,eff = 12.5 pF

                                                                                             0                                  3500 Hz

(7) Includes start-up counter of 1024 clock cycles.
(8) Frequencies above the MAX specification do not set the fault flag. Frequencies in between the MIN and MAX specification may set the

      flag. A static condition or stuck at fault condition will set the flag.
(9) Measured with logic-level input frequency but also applies to operation with crystals.

                        Table 5-5. High-Frequency Crystal Oscillator, HFXT(1)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

             PARAMETER                           TEST CONDITIONS                      VCC      MIN TYP                          MAX UNIT
                                                                                      3.0 V                 75
                                                 fOSC = 4 MHz,                                                                             A
                                                 HFXTBYPASS = 0, HFXTDRIVE = 0,                            120
                                                 HFFREQ = 1(2),                                                                      8
                                                                                                           190                     16 MHz
                                                 TA = 25C,                                                                        24
                                                 CL,eff = 18 pF, typical ESR, Cshunt                       250                  60%
                                                                                                  4
IDVCC.HFXT   HFXT oscillator crystal current HF  fOSC = 8 MHz,                                8.01
fHFXT        mode at typical ESR                 HFXTBYPASS = 0, HFXTDRIVE = 1,              16.01
                                                 HFFREQ = 1
                                                 TA = 25C,
                                                 CL,eff = 18 pF, typical ESR, Cshunt

                                                 fOSC = 16 MHz,
                                                 HFXTBYPASS = 0, HFXTDRIVE = 2,
                                                 HFFREQ = 2,
                                                 TA = 25C,
                                                 CL,eff = 18 pF, typical ESR, Cshunt

             HFXT oscillator crystal frequency,  fOSC = 24 MHz
             crystal mode                        HFXTBYPASS = 0, HFXTDRIVE = 3,
                                                 HFFREQ = 3,
                                                 TA = 25C,
                                                 CL,eff = 18 pF, typical ESR, Cshunt
                                                 HFXTBYPASS = 0, HFFREQ = 1 (2)

                                                 (3)

                                                 HFXTBYPASS = 0, HFFREQ = 2 (3)

                                                 HFXTBYPASS = 0, HFFREQ = 3 (3)

DCHFXT HFXT oscillator duty cycle.               Measured at SMCLK,                          40% 50%
                                                 fHFXT = 16 MHz

(1) To improve EMI on the HFXT oscillator the following guidelines should be observed.
       Keep the traces between the device and the crystal as short as possible.
       Design a good ground plane around the oscillator pins.
       Prevent crosstalk from other clock or data lines into oscillator pins HFXIN and HFXOUT.
       Avoid running PCB traces underneath or adjacent to the HFXIN and HFXOUT pins.
       Use assembly materials and praxis to avoid any parasitic load on the oscillator HFXIN and HFXOUT pins.
       If conformal coating is used, ensure that it does not induce capacitive/resistive leakage between the oscillator pins.

(2) HFFREQ = {0} is not supported for HFXT crystal mode of operation.
(3) Maximum frequency of operation of the entire device cannot be exceeded.

32  Specifications                                                                    Copyright 2015, Texas Instruments Incorporated

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High-Frequency Crystal Oscillator, HFXT(1) (continued)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

             PARAMETER                            TEST CONDITIONS                 VCC    MIN TYP          MAX UNIT
                                                                                                               4
                                                  HFXTBYPASS = 1, HFFREQ = 0(4)          0.9
                                                                                                               8
                                                  (3)                                                               MHz

fHFXT,SW     HFXT oscillator logic-level          HFXTBYPASS = 1, HFFREQ = 1(4)          4.01                16
             square-wave input frequency,                                                8.01
             bypass mode                          (3)                                                        24

                                                  HFXTBYPASS = 1, HFFREQ = 2(4)

                                                  (3)

                                                  HFXTBYPASS = 1, HFFREQ = 3(4)          16.01

                                                  (3)

DCHFXT,      HFXT oscillator logic-level          HFXTBYPASS = 1                         40%              60%
             square-wave input duty cycle
SW                                                fOSC = 4 MHz,
                                                  HFXTBYPASS = 0, HFXTDRIVE = 0,
tSTART,HFXT Start-up time(5)                      HFFREQ = 1,                     3.0 V                1.6
                                                  TA = 25C, CL,eff = 16 pF       3.0 V                                    ms

                                                  fOSC = 24 MHz,                                       0.6
                                                  HFXTBYPASS = 0, HFXTDRIVE = 3,
                                                  HFFREQ = 3,
                                                  TA = 25C, CL,eff = 16 pF

CHFXIN       Integrated load capacitance at                                                            2               pF
             HFXIN terminaI(6) (7)

CHFXOUT      Integrated load capacitance at                                                            2               pF
fFault,HFXT  HFXOUT terminaI(6) (7)
             Oscillator fault frequency(8) (9)                                           0                800 kHz

(4) When HFXTBYPASS is set, HFXT circuits are automatically powered down. Input signal is a digital square wave with parametrics
      defined in the Schmitt-trigger Inputs section of this data sheet. Duty cycle requirements are defined by DCHFXT, SW.

(5) Includes start-up counter of 1024 clock cycles.
(6) This represents all the parasitic capacitance present at the HFXIN and HFXOUT terminals, respectively, including parasitic bond and

      package capacitance. The effective load capacitance, CL,eff can be computed as CIN x COUT / (CIN + COUT), where CIN and COUT is the
      total capacitance at the HFXIN and HFXOUT terminals, respectively.
(7) Requires external capacitors at both terminals. Values are specified by crystal manufacturers. Recommended values supported are 14
      pF, 16pF, and 18 pF. Maximum shunt capacitance of 7 pF. The PCB adds additional capacitance, so it must also be considered in the
      overall capacitance. It is recommended to verify that the recommended effective load capacitance of the selected crystal is met.
(8) Frequencies above the MAX specification do not set the fault flag. Frequencies in between the MIN and MAX might set the flag. A static
      condition or stuck at fault condition will set the flag.
(9) Measured with logic-level input frequency but also applies to operation with crystals.

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                                                Table 5-6. DCO

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                PARAMETER                            TEST CONDITIONS                VCC    MIN TYP                        MAX UNIT

fDCO1       DCO frequency range 1 MHz,    Measured at SMCLK, divide by 1,                   1                             3.5% MHz
            trimmed                       DCORSEL = 0, DCOFSEL = 0
                                          DCORSEL = 1, DCOFSEL = 0

fDCO2.7     DCO frequency range 2.7 MHz, Measured at SMCLK, divide by 1,                   2.667                          3.5% MHz

            trimmed                       DCORSEL = 0, DCOFSEL = 1

fDCO3.5     DCO frequency range 3.5 MHz, Measured at SMCLK, divide by 1,                   3.5                            3.5% MHz

            trimmed                       DCORSEL = 0, DCOFSEL = 2

fDCO4       DCO frequency range 4 MHz,    Measured at SMCLK, divide by 1,                   4                             3.5% MHz
            trimmed                       DCORSEL = 0, DCOFSEL = 3

fDCO5.3     DCO frequency range 5.3 MHz,  Measured at SMCLK, divide by 1,                  5.333                          3.5% MHz
            trimmed                       DCORSEL = 0, DCOFSEL = 4
                                          DCORSEL = 1, DCOFSEL = 1

fDCO7       DCO frequency range 7 MHz,    Measured at SMCLK, divide by 1,                   7                             3.5% MHz
            trimmed                       DCORSEL = 0, DCOFSEL = 5
                                          DCORSEL = 1, DCOFSEL = 2

fDCO8       DCO frequency range 8 MHz,    Measured at SMCLK, divide by 1,                   8                             3.5% MHz
            trimmed                       DCORSEL = 0, DCOFSEL = 6
                                          DCORSEL = 1, DCOFSEL = 3

fDCO16      DCO frequency range 16 MHz, Measured at SMCLK, divide by 1,                    16               3.5%(1) MHz

            trimmed                       DCORSEL = 1, DCOFSEL = 4

fDCO21      DCO frequency range 21 MHz, Measured at SMCLK, divide by 2,                    21               3.5%(1) MHz

            trimmed                       DCORSEL = 1, DCOFSEL = 5

fDCO24      DCO frequency range 24 MHz, Measured at SMCLK, divide by 2,                    24               3.5%(1) MHz

            trimmed                       DCORSEL = 1, DCOFSEL = 6

fDCO,DC     Duty cycle                    Measured at SMCLK, divide by 1,                  48% 50%                        52%
                                          No external divide, all DCORSEL and
                                          DCOFSEL settings except DCORSEL
                                          = 1, DCOFSEL = 5 and DCORSEL =
                                          1, DCOFSEL = 6

tDCO,       DCO jitter                    Based on fsignal = 10 kHz and DCO                 2                             3 ns
                                          used for 12-bit SAR ADC sampling
JITTER                                    source. This achieves > 74-dB SNR
                                          due to jitter; that is, it is limited by
                                          ADC performance.

dfDCO/dT DCO temperature drift(2)                                                   3.0 V  0.01                                %/C

(1) After a wakeup from LPM1, LPM2, LPM3 or LPM4 the DCO frequency fDCO might exceed the specified frequency range for a few clocks
      cycles by up to 5% before settling into the specified steady state frequency range.

(2) Calculated using the box method: (MAX(40C to 85C) MIN(40C to 85C)) / MIN(40C to 85C) / (85C (40C))

                         Table 5-7. Internal Very-Low-Power Low-Frequency Oscillator (VLO)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

               PARAMETER                                TEST CONDITIONS             VCC    MIN TYP MAX UNIT
            Current consumption
IVLO        VLO frequency                       Measured at ACLK                                       100                     nA
fVLO        VLO frequency temperature drift     Measured at ACLK(1)
dfVLO/dT    VLO frequency supply voltage drift  Measured at ACLK(2)                        6 9.4                          14 kHz
dfVLO/dVCC  Duty cycle                          Measured at ACLK
fVLO,DC                                                                                                0.2                     %/C

                                                                                                       0.7                     %/V

                                                                                           40% 50% 60%

(1) Calculated using the box method: (MAX(40C to 85C) MIN(40C to 85C)) / MIN(40C to 85C) / (85C (40C))
(2) Calculated using the box method: (MAX(1.8 V to 3.6 V) MIN(1.8 V to 3.6 V)) / MIN(1.8 V to 3.6 V) / (3.6 V 1.8 V)

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                          Table 5-8. Module Oscillator (MODOSC)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

              PARAMETER                                       TEST CONDITIONS        MIN TYP MAX                               UNIT
                                                                                                                                A
IMODOSC       Current consumption                    Enabled                                           25                      MHz
fMODOSC       MODOSC frequency                                                                                                 %/
fMODOSC/dT    MODOSC frequency temperature drift(1)                                  4.0  4.8                             5.4
              MODOSC frequency supply voltage                                                                                  %/V
fMODOSC/dVCC  drift (2)                                                                   0.08

                                                                                          1.4

DCMODOSC      Duty cycle                             Measured at SMCLK, divide by 1  40% 50% 60%

(1) Calculated using the box method: (MAX(40C to 85C) MIN(40C to 85C)) / MIN(40C to 85C) / (85C (40C))
(2) Calculated using the box method: (MAX(1.8 V to 3.6 V) MIN(1.8 V to 3.6 V)) / MIN(1.8 V to 3.6 V) / (3.6 V 1.8 V)

Copyright 2015, Texas Instruments Incorporated                                                       Specifications          35

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SLASE66A APRIL 2015 REVISED MAY 2015

5.12.4 Wake-up Characteristics

                    Table 5-9. Wake-up Times From Low-Power Modes and Reset

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                    PARAMETER                                         TEST      VCC           MIN TYP        MAX UNIT
                                                                 CONDITIONS

tWAKE-UP FRAM    Additional wake-up time to activate the FRAM                                          6     10 s
                 in AM if previously disabled by the FRAM
                 controller or from an LPM if immediate
                 activation is selected

tWAKE-UP LPM0 Wake-up time from LPM0 to active mode              MCLKREQEN = 1  2.2 V, 3.0 V                 400 ns +
                                                                                                             1.5/fDCO
                                                                 (1)            2.2 V, 3.0 V
                                                                                                             400 ns +
                                                                 MCLKREQEN = 0  2.2 V, 3.0 V                 2.5/fDCO
                                                                                2.2 V, 3.0 V
tWAKE-UP LPM1    Wake-up time from LPM1 to active mode(1)        (1) (2)        2.2 V, 3.0 V           6               s
tWAKE-UP LPM2    Wake-up time from LPM2 to active mode(1)                       2.2 V, 3.0 V
tWAKE-UP LPM3    Wake-up time from LPM3 to active mode(1)        SVSHE = 1      2.2 V, 3.0 V           6               s
tWAKE-UP LPM4    Wake-up time from LPM4 to active mode(1)        SVSHE = 0      2.2 V, 3.0 V
tWAKE-UP LPM3.5  Wake-up time from LPM3.5 to active mode(3)                     2.2 V, 3.0 V           7     10 s

                                                                                                       7     10 s

                                                                                              250            350 s

tWAKE-UP LPM4.5 Wake-up time from LPM4.5 to active mode(3)                                    250            350 s

                                                                                              0.4            0.8 ms

tWAKE-UP-RST     Wake-up time from a RST pin triggered reset to                 2.2 V, 3.0 V  250            350 s
tWAKE-UP-BOR     active mode(3)                                                 2.2 V, 3.0 V
                 Wake-up time from power-up to active mode (3)                                0.5            1.0 ms

(1) The wake-up time is measured from the edge of an external wake-up signal (for example, port interrupt or wake-up event) to the first
      externally observable MCLK clock edge with MCLKREQEN = 1. This time includes the activation of the FRAM during wakeup.

(2) With MCLKREQEN =0, the MCLK is gated one additoinal one clock cycle (wake up from LPM0, LPM1, LPM2, LPM3, and LPM4). The
      devcie wake-up time is not affected by the status of the MCLKREQEN bit.

(3) The wake-up time is measured from the edge of an external wake-up signal (for example, port interrupt or wake-up event) until the first
      instruction of the user program is executed.

                               Table 5-10. Typical Wake-up Charge(1)

                    PARAMETER                                                   TEST CONDITIONS MIN TYP MAX UNIT

QWAKE-UP FRAM    Charge used for activating the FRAM in AM or during wakeup                            15.1            nAs
                 from LPM0 if previously disabled by the FRAM controller.

QWAKE-UP LPM0    Charge used to wake up from LPM0 to active mode (with FRAM                            4.4             nAs
                 active)

QWAKE-UP LPM1    Charge used to wake up from LPM1 to active mode (with FRAM                            15.1            nAs
                 active)

QWAKE-UP LPM2    Charge used to wake up from LPM2 to active mode (with FRAM                            15.3            nAs
                 active)

QWAKE-UP LPM3    Charge used to wake up from LPM3 to active mode (with FRAM                            16.5            nAs
                 active)

QWAKE-UP LPM4    Charge used to wake up from LPM4 to active mode (with FRAM                            16.5            nAs
QWAKE-UP LPM3.5  active)
QWAKE-UP LPM4.5  Charge used to wake up from LPM3.5 to active mode(2)                                  76              nAs
QWAKE-UP-RESET
                 Charge used to wake up from LPM4.5 to active mode(2)           SVSHE = 1               77
                                                                                SVSHE = 0                                     nAs
                 Charge used for reset from RST or BOR event to active mode(2)
                                                                                                       77.5

                                                                                                       75              nAs

(1) Charge used during the wake-up time from a given low-power mode to active mode. This does not include the energy required in active
      mode (for example, for an interrupt service routine).

(2) Charge required until start of user code. This does not include the energy required to reconfigure the device.

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5.12.4.1 Typical Characteristics, Average LPM Currents vs Wake-up Frequency

Average Wake-up Current [A]  10000.00   LPM0
                              1000.00   LPM1
                                100.00  LPM2,XT12
                                        LPM3,XT12
                                        LPM3.5,XT12

                             10.00

                             1.00

                             0.10

                             0.001      0.01         0.1  1  10                          100  1000  10000                                          100000

                                                             Wake-Up Frequency [Hz]                                                                               C001

                             NOTE: The average wake-up current does not include the energy required in active mode; for example, for an interrupt
                                        service routine or to reconfigure the device.

                                                      Figure 5-6. Average LPM Currents vs Wake-up Frequency at 25C

Average Wake-up Current [A]  10000.00   LPM0
                              1000.00   LPM1
                                100.00  LPM2,XT12
                                        LPM3,XT12
                                        LPM3.5,XT12

                             10.00

                             1.00

                             0.10

                             0.001      0.01         0.1  1  10                          100  1000  10000                                          100000

                                                             Wake-Up Frequency [Hz]                                                                               C001

                             NOTE: The average wake-up current does not include the energy required in active mode; for example, for an interrupt
                                        service routine or to reconfigure the device.

                                                      Figure 5-7. Average LPM Currents vs Wake-up Frequency at 85C

Copyright 2015, Texas Instruments Incorporated                                                    Specifications                                 37

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SLASE66A APRIL 2015 REVISED MAY 2015

5.12.5 Digital I/Os

                                                       Table 5-11. Digital Inputs

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                            PARAMETER                        TEST CONDITIONS                  VCC     MIN TYP MAX UNIT
                                                                                              2.2 V
VIT+        Positive-going input threshold voltage                                            3.0 V   1.2       1.65  V

                                                                                                      1.65      2.25

VIT        Negative-going input threshold voltage                                            2.2 V   0.55      1.00
                                                                                                                           V
                                                                                              3.0 V   0.75
                                                                                                                1.35

Vhys        Input voltage hysteresis (VIT+ VIT)                                            2.2 V   0.44      0.98
                                                                                                                           V
                                                                                              3.0 V   0.60
                                                                                                                1.30

RPull       Pullup or pulldown resistor                      For pullup: VIN = VSS                    20    35  50 k
CI,dig                                                       For pulldown: VIN = VCC
CI,ana
            Input capacitance, digital only port pins        VIN = VSS or VCC                               3         pF

            Input capacitance, port pins with shared analog  VIN = VSS or VCC                               5         pF
            functions (1)

Ilkg(Px.y)  High-impedance input leakage current             Refer to notes (2) and (3)       2.2 V,  -20       +20 nA
                                                                                              3.0 V

                                                             Ports with interrupt capability

t(int)      External interrupt timing (external trigger pulse (see block diagram and          2.2 V,  20              ns
            duration to set interrupt flag)(4)                                                3.0 V
                                                             terminal function

                                                             descriptions).

t(RST)      External reset pulse duration on RST(5)                                           2.2 V,  2               s
                                                                                              3.0 V

(1) If the port pins PJ.4/LFXIN and PJ.5/LFXOUT are used as digital I/Os, they are connected by a 4-pF capacitor and a 35-M resistor in

      series. At frequencies of approximately 1 kHz and lower, the 4-pF capacitor can add to the pin capacitance of PJ.4/LFXIN and

      PJ.5/LFXOUT.

(2) The input leakage current is measured with VSS or VCC applied to the corresponding pins, unless otherwise noted.
(3) The input leakage of the digital port pins is measured individually. The port pin is selected for input and the pullup or pulldown resistor is

      disabled.

(4) An external signal sets the interrupt flag every time the minimum interrupt pulse duration t(int) is met. It may be set by trigger signals
      shorter than t(int).

(5) Not applicable if the RST/NMI pin is configured as NMI.

38          Specifications                                                                    Copyright 2015, Texas Instruments Incorporated

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                                                  Table 5-12. Digital Outputs

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

            PARAMETER                                            TEST CONDITIONS    VCC      MIN          TYP  MAX UNIT
                                                           I(OHmax) = 1 mA (1)     2.2 V                       VCC
                                                           I(OHmax) = 3 mA (2)            VCC
VOH         High-level output voltage                      I(OHmax) = 2 mA(1)      3.0 V   0.25               VCC
                                                           I(OHmax) = 6 mA(2)                                            V
                                                                                           VCC
                                                                                            0.60               VCC

                                                                                           VCC                VCC
                                                                                            0.25

                                                                                           VCC
                                                                                            0.60

VOL         Low-level output voltage                       I(OLmax) = 1 mA (1)                       VSS       VSS +
                                                           I(OLmax) = 3 mA (2)      2.2 V                       0.25
                                                           I(OLmax) = 2 mA (1)
                                                           I(OLmax) = 6 mA (2)                       VSS       VSS +
                                                                                                                0.60
                                                                                                     VSS                    V
                                                                                    3.0 V
                                                                                                               VSS +
                                                                                                     VSS        0.25

                                                                                                               VSS +
                                                                                                                0.60

fPx.y       Port output frequency (with load)(3)           CL = 20 pF, RL (4) (5)   2.2 V  16                             MHz

                                                                                    3.0 V  16

fPort_CLK   Clock output frequency(3)                      ACLK, MCLK, or SMCLK at  2.2 V  16
                                                           configured output port   3.0 V                                MHz
                                                           CL = 20 pF(5)            2.2 V
                                                                                    3.0 V  16
                                                           CL = 20 pF
trise,dig   Port output rise time, digital only port pins                                                 4    15         ns

                                                                                                          3    15

tfall,dig   Port output fall time, digital only port pins  CL = 20 pF               2.2 V                 4    15         ns
                                                                                    3.0 V
                                                                                                          3    15

trise,ana   Port output rise time, port pins with shared   CL = 20 pF               2.2 V                 6    15         ns
            analog functions                                                        3.0 V
                                                                                                          4    15

tfall,ana   Port output fall time, port pins with shared   CL = 20 pF               2.2 V                 6    15         ns
            analog functions                                                        3.0 V
                                                                                                          4    15

(1) The maximum total current, I(OHmax) and I(OLmax), for all outputs combined should not exceed 48 mA to hold the maximum voltage drop
      specified.

(2) The maximum total current, I(OHmax) and I(OLmax), for all outputs combined should not exceed 100 mA to hold the maximum voltage
      drop specified.

(3) The port can output frequencies at least up to the specified limit. It might support higher frequencies.

(4) A resistive divider with 2 R1 and R1 = 1.6 k between VCC and VSS is used as load. The output is connected to the center tap of the
      divider. CL = 20 pF is connected from the output to VSS.

(5) The output voltage reaches at least 10% and 90% VCC at the specified toggle frequency.

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5.12.5.1 Typical Characteristics, Digital Outputs at 3.0 V and 2.2 V

                                    15                                                                                                                                                                                                       30
                                                         @ 25C                                                                                                                                                                                                   @ 25C
                                                         @ 85C                                                                                                                                                                                                   @ 85C

    Low-Level Output Current [mA]   10                                                                                                                                                                       Low-Level Output Current [mA]   20

                                    5                                                                                                                                                                                                        10

                                                                                        P1.1                                                                                                                                                                                                   P1.1

                                    0                                                                                                                                                                                                        0

                                         0          0.5          1  1.5                 2                                                                                                                                                         0   0.5                 1  1.5  2       2.5        3

                                                         Low-Level Output Voltage [V]                                                                                                                                                                      Low-Level Output Voltage [V]

                                                                                                                                                                                                       C001                                                                                                                                                                                                     C001

                                         VCC = 2.2 V                                                                                                                                                                                              VCC = 3.0 V

    Figure 5-8. Typical Low-Level Output Current vs Low-Level                                                                                                                                                Figure 5-9. Typical Low-Level Output Current vs Low-Level
                                   Output Voltage                                                                                                                                                                                           Output Voltage

                                    0                                                                                                                                                                                                        0
                                                       @ 25C                                                                                                                                                                                                   @ 25C
                                                        @ 85C                                                                                                                                                                                                   @ 85C

    High-Level Output Current [mA]  -5                                                                                                                                                                       High-Level Output Current [mA]  -10

                                    -10                                                                                                                                                                                                      -20

                                                                                        P1.1                                                                                                                                                                                                   P1.1
                                                                                        2
                                    -15             0.5          1  1.5                                                                                                                                                                      -30      0.5                 1  1.5  2       2.5        3
                                          0                                                                                                                                                                                                        0

                                                         High-Level Output Voltage [V]                                                                                                                                                                     High-Level Output Voltage [V]

                                                                                                                                                                                                       C001                                                                                                                                                                                                     C001

                                         VCC = 2.2 V                                                                                                                                                                                              VCC = 3.0 V

    Figure 5-10. Typical High-Level Output Current vs High-Level                                                                                                                                             Figure 5-11. Typical High-Level Output Current vs High-Level
                                     Output Voltage                                                                                                                                                                                           Output Voltage

40                                  Specifications                                                                                                                                                                                                         Copyright 2015, Texas Instruments Incorporated

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                                            Table 5-13. Pin-Oscillator Frequency, Ports Px

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                               PARAMETER                        TEST CONDITIONS                                                                                     VCC    MIN TYP MAX UNIT
                  Pin-oscillator frequency                Px.y, CL = 10 pF(1)                                                                                       3.0 V
foPx.y                                                    Px.y, CL = 20 pF(1)                                                                                       3.0 V  1200            kHz

                                                                                                                                                                           650             kHz

(1) CL is the external load capacitance connected from the output to VSS and includes all parasitic effects such as PCB traces.

5.12.5.2 Typical Characteristics, Pin-Oscillator Frequency

1000                                              fitted                                                                                         1000                            fitted
                                                  25C                                                                                                                           25C
                                                  85C                                                                                                                           85C
Pin Oscillator Frequency [kHz]
                                                                                                                 Pin Oscillator Frequency [kHz]

        100                                                                           100                                                        100                                                                           100
              10  External Load Capacitance (incl. board etc.) [pF]                                                                                    10  External Load Capacitance (incl. board etc.) [pF]

        VCC = 2.2 V                                                                                                  C002                              VCC = 3.0 V                                                                                  C002

                                            One output active at a time.                                                                                                   One output active at a time.

Figure 5-12. Typical Oscillation Frequency vs Load Capacitance Figure 5-13. Typical Oscillation Frequency vs Load Capacitance

Copyright 2015, Texas Instruments Incorporated                                                                                                                           Specifications                                           41

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5.12.6 Timer_A and Timer_B

                                        Table 5-14. Timer_A

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

         PARAMETER                      TEST CONDITIONS                     VCC    MIN TYP             MAX UNIT
                                                                                                          16 MHz
                                        Internal: SMCLK, ACLK              2.2 V,                                  ns
                                                                           3.0 V
fTA      Timer_A input clock frequency  External: TACLK

                                        Duty cycle = 50% 10%

tTA,cap  Timer_A capture timing         All capture inputs, Minimum pulse  2.2 V,  20
                                        duration required for capture      3.0 V

                                        Table 5-15. Timer_B

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

         PARAMETER                      TEST CONDITIONS                     VCC    MIN TYP             MAX UNIT
                                                                                                          16 MHz
                                        Internal: SMCLK, ACLK              2.2 V,                                  ns
                                                                           3.0 V
fTB      Timer_B input clock frequency  External: TBCLK

                                        Duty cycle = 50% 10%

tTB,cap  Timer_B capture timing         All capture inputs, Minimum pulse  2.2 V,  20
                                        duration required for capture      3.0 V

42       Specifications                                                    Copyright 2015, Texas Instruments Incorporated

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5.12.7 eUSCI

              Table 5-16. eUSCI (UART Mode) Recommended Operating Conditions

                    PARAMETER                                      CONDITIONS             VCC          MIN  MAX UNIT
                                                                                                               16 MHz
feUSCI      eUSCI input clock frequency           Internal: SMCLK, ACLK                                          4 MHz
fBITCLK                                           External: UCLK
            BITCLK clock frequency                Duty cycle = 50% 10%
            (equals baud rate in MBaud)

                                                  Table 5-17. eUSCI (UART Mode)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

            PARAMETER                                         TEST CONDITIONS     VCC          MIN TYP MAX UNIT
                                                  UCGLITx = 0
                                                                                                   5        30

tt          UART receive deglitch time(1)         UCGLITx = 1                     2.2 V,           20        90
                                                  UCGLITx = 2                                                         ns
                                                                                  3.0 V            35
                                                                                                            160

                                                  UCGLITx = 3                                      50       220

(1) Pulses on the UART receive input (UCxRX) that are shorter than the UART receive deglitch time are suppressed. Thus the selected
      deglitch time can limit the maximum usable baud rate. To make sure that pulses are correctly recognized, their duration should exceed
      the maximum specification of the deglitch time.

              Table 5-18. eUSCI (SPI Master Mode) Recommended Operating Conditions

                    PARAMETER                                      CONDITIONS             VCC          MIN  MAX UNIT
            eUSCI input clock frequency                                                                        16 MHz
feUSCI                                            Internal: SMCLK, ACLK
                                                  Duty cycle = 50% 10%

                                                 Table 5-19. eUSCI (SPI Master Mode)
over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)(1)

            PARAMETER                             TEST CONDITIONS                 VCC     MIN TYP MAX UNIT

tSTE,LEAD STE lead time, STE active to clock UCSTEM = 1, UCMODEx = 01 or 10                    1            UCxCLK
                                                                                                             cycles
tSTE,LAG    STE lag time, Last clock to STE       UCSTEM = 1, UCMODEx = 01 or 10               1
            inactive

tSTE,ACC    STE access time, STE active to        UCSTEM = 0, UCMODEx = 01 or 10  2.2 V,                    60 ns
            SIMO data out                                                         3.0 V

tSTE,DIS    STE disable time, STE inactive to     UCSTEM = 0, UCMODEx = 01 or 10  2.2 V,                    80 ns
            SOMI high impedance                                                   3.0 V

tSU,MI      SOMI input data setup time                                            2.2 V        40                      ns

                                                                                  3.0 V        40

tHD,MI      SOMI input data hold time                                             2.2 V        0                       ns

                                                                                  3.0 V        0

tVALID,MO SIMO output data valid time(2)          UCLK edge to SIMO valid,        2.2 V                     10
                                                  CL = 20 pF                      3.0 V                               ns

                                                                                                            10

tHD,MO      SIMO output data hold time(3)         CL = 20 pF                      2.2 V                0
                                                                                  3.0 V                                      ns

                                                                                                       0

(1) fUCxCLK = 1/2tLO/HI with tLO/HI = max(tVALID,MO(eUSCI) + tSU,SI(Slave), tSU,MI(eUSCI) + tVALID,SO(Slave)).
      For the slave parameters tSU,SI(Slave) and tVALID,SO(Slave), refer to the SPI parameters of the attached slave.

(2) Specifies the time to drive the next valid data to the SIMO output after the output changing UCLK clock edge. Refer to the timing

      diagrams in Figure 5-14 and Figure 5-15.

(3) Specifies how long data on the SIMO output is valid after the output changing UCLK clock edge. Negative values indicate that the data

      on the SIMO output can become invalid before the output changing clock edge observed on UCLK. Refer to the timing diagrams in

      Figure 5-14 and Figure 5-15.

Copyright 2015, Texas Instruments Incorporated                                                       Specifications            43

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SLASE66A APRIL 2015 REVISED MAY 2015

          UCMODEx = 01                tSTE,LEAD                                            tSTE,LAG
    STE                                  1/fUCxCLK
                                                                                tSU,MI
          UCMODEx = 10                                                                 tHD,MI

    UCLK                  CKPL = 0
                          CKPL = 1

                                      tLOW/HIGH  tLOW/HIGH

    SOMI

                                      tSTE,ACC                    tHD,MO                             tSTE,DIS
                                                                     tVALID,MO

    SIMO

                                      Figure 5-14. SPI Master Mode, CKPH = 0

                        UCMODEx = 01  tSTE,LEAD                                 tSTE,LAG
                    STE                  1/fUCxCLK

                        UCMODEx = 10

                    UCLK  CKPL = 0
                          CKPL = 1

                                      tLOW/HIGH  tLOW/HIGH                                           tHD,MI

                                                                  tSU,MI

                    SOMI

                                      tSTE,ACC      tHD,MO                                           tSTE,DIS
                                                       tVALID,MO

                    SIMO

                                      Figure 5-15. SPI Master Mode, CKPH = 1

44  Specifications                                                              Copyright 2015, Texas Instruments Incorporated

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                                                  Table 5-20. eUSCI (SPI Slave Mode)
over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)(1)

                               PARAMETER                 TEST CONDITIONS            VCC    MIN TYP MAX UNIT
tSTE,LEAD STE lead time, STE active to clock                                        2.2 V    50
                                                                                    3.0 V                                    ns
                                                                                             40

tSTE,LAG STE lag time, Last clock to STE inactive                                   2.2 V  2                                           ns

                                                                                    3.0 V  3

tSTE,ACC STE access time, STE active to SOMI data out                               2.2 V                 50
                                                                                    3.0 V                         ns

                                                                                                          40

tSTE,DIS    STE disable time, STE inactive to SOMI high                             2.2 V                 50
            impedance                                                               3.0 V                         ns

                                                                                                          45

tSU,SI      SIMO input data setup time                                              2.2 V  4                                           ns

                                                                                    3.0 V  4

tHD,SI      SIMO input data hold time                                               2.2 V  7                                           ns

                                                                                    3.0 V  7

tVALID,SO SOMI output data valid time(2)                 UCLK edge to SOMI valid,   2.2 V                 35
                                                         CL = 20 pF                 3.0 V                         ns

                                                                                                          35

tHD,SO      SOMI output data hold time(3)                CL = 20 pF                 2.2 V  0                                           ns

                                                                                    3.0 V  0

(1) fUCxCLK = 1/2tLO/HI with tLO/HI  max(tVALID,MO(Master) + tSU,SI(eUSCI), tSU,MI(Master) + tVALID,SO(eUSCI)).
      For the master parameters tSU,MI(Master) and tVALID,MO(Master) refer to the SPI parameters of the attached slave.

(2) Specifies the time to drive the next valid data to the SOMI output after the output changing UCLK clock edge. Refer to the timing

      diagrams in Figure 5-16 and Figure 5-17.

(3) Specifies how long data on the SOMI output is valid after the output changing UCLK clock edge. Refer to the timing diagrams

      inFigure 5-16 and Figure 5-17.

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SLASE66A APRIL 2015 REVISED MAY 2015

          UCMODEx = 01              tSTE,LEAD                               tSTE,LAG
    STE                                1/fUCxCLK

          UCMODEx = 10

                    UCLK  CKPL = 0
                          CKPL = 1

                                    tLOW/HIGH  tLOW/HIGH                    tSU,SI
                                                                                  tHD,SI

                    SIMO

                                    tSTE,ACC                   tHD,SO                     tSTE,DIS
                                                                 tVALID,SO

                    SOMI

                                    Figure 5-16. SPI Slave Mode, CKPH = 0

          UCMODEx = 01              tSTE,LEAD                               tSTE,LAG
    STE                                1/fUCxCLK

          UCMODEx = 10              tLOW/HIGH  tLOW/HIGH

                  CKPL = 0                                                                tHD,SI
      UCLK
                                                               tSU,SI
                  CKPL = 1

       SIMO

                                    tSTE,ACC      tHD,SO                                  tSTE,DIS
                                                    tVALID,SO

                    SOMI

                                    Figure 5-17. SPI Slave Mode, CKPH = 1

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                                                  Table 5-21. eUSCI (I2C Mode)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted) (see Figure 5-18)

                        PARAMETER                           TEST CONDITIONS          VCC           MIN TYP MAX UNIT
              eUSCI input clock frequency
feUSCI                                                Internal: SMCLK, ACLK                                              16 MHz
                                                      External: UCLK
                                                      Duty cycle = 50% 10%

fSCL          SCL clock frequency                                                    2.2 V, 3.0 V  0                     400 kHz
tHD,STA       Hold time (repeated) START                                                                                           s
                                                      fSCL = 100 kHz                                          4.0
tSU,STA       Setup time for a repeated START         fSCL > 100 kHz                 2.2 V, 3.0 V                                  s
tHD,DAT       Data hold time                          fSCL = 100 kHz                                                               ns
tSU,DAT       Data setup time                         fSCL > 100 kHz                                          0.6                  ns
tSU,STO       Setup time for STOP                                                                                                  s
                                                      fSCL = 100 kHz                                          4.7
tBUF          Bus free time between a STOP and        fSCL > 100 kHz                 2.2 V, 3.0 V                                  us
              START condition                         fSCL = 100 kHz                                                     250
                                                      fSCL > 100 kHz                                          0.6
                                                      UCGLITx = 0
                                                                                     2.2 V, 3.0 V  0

                                                                                     2.2 V, 3.0 V  100

                                                                                                              4.0
                                                                                     2.2 V, 3.0 V

                                                                                                              0.6

                                                                                                   4.7

                                                                                                   1.3

                                                                                                   50

tSP           Pulse duration of spikes suppressed by  UCGLITx = 1                                              25        125
              input filter                            UCGLITx = 2                    2.2 V, 3.0 V                                   ns

                                                                                                             12.5        62.5

                                                      UCGLITx = 3                                  6.3                   31.5

                                                      UCCLTOx = 1                                                  27

tTIMEOUT Clock low time-out                           UCCLTOx = 2                    2.2 V, 3.0 V                  30              ms
                                                      UCCLTOx = 3
                                                                                                                   33

              tHD,STA                                 tSU,STA                        tHD,STA                       tBUF

         SDA

              tLOW           tHIGH                                                            tSP

         SCL

                                                           tSU,DAT                                 tSU,STO

                             tHD,DAT              Figure 5-18. I2C Mode Timing

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5.12.8 ADC12

                              Table 5-22. 12-Bit ADC, Power Supply and Input Range Conditions

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                  PARAMETER                               TEST CONDITIONS                VCC    MIN NOM MAX UNIT
              Analog input voltage(1)         All ADC12 analog input pins Ax
V(Ax)                                                                                                0          AVCC V

I(ADC12_B)    Operating supply current into   fADC12CLK = MODCLK, ADC12ON = 1,           3.0 V          145 199
single-       AVCC plus DVCC terminal(2) (3)  ADC12PWRMD = 0, ADC12DIF = 0               2.2 V                               A
ended mode
                                              REFON = 0, ADC12SHTx = 0,                                 140 190

                                              ADC12DIV = 0

I(ADC12_B)    Operating supply current into   fADC12CLK = MODCLK, ADC12ON = 1,           3.0 V          175 245
differential  AVCC and DVCC terminals(2) (3)  ADC12PWRMD = 0, ADC12DIF = 1               2.2 V                               A
mode
                                              REFON = 0, ADC12SHTx = 0,                                 170 230

                                              ADC12DIV = 0

CI            Input capacitance               Only one terminal Ax can be selected       2.2 V          10                       15 pF
                                              at one time

RI            Input MUX ON resistance         0 V  V(Ax)  AVCC                           >2V            0.5                           4  k

                                                                                         <2V            1                        10

(1) The analog input voltage range must be within the selected reference voltage range VR+ to VR- for valid conversion results.
(2) The internal reference supply current is not included in current consumption parameter I(ADC12_B).

(3) Typically about 60% of the total current into the AVCC and DVCC terminal is from AVCC.

                                         Table 5-23. 12-Bit ADC, Timing Parameters

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

         PARAMETER                                         TEST CONDITIONS               VCC    MIN TYP MAX UNIT

fADC12CLK     Specified         For specified performance of ADC12 linearity parameters         0.45                             5.4 MHz
              performance       with ADC12PWRMD = 0.
                                If ADC12PWRMD = 1, the maximum is 1/4 of the value
                                shown here.

fADC12CLK     Reduced           Linearity parameters have reduced performance                           32.768                           kHz
              performance

fADC12OSC     Internal          ADC12DIV = 0, fADC12CLK = fADC12OSC from MODCLK                      4 4.8 5.4 MHz
              oscillator (1)

                                REFON = 0, Internal oscillator                                  2.6                              3.5
                                fADC12CLK = fADC12OSC from MODCLK, ADC12WINC = 0
tCONVERT      Conversion time                                                                                              s
                                External fADC12CLK from ACLK, MCLK, or SMCLK,
                                ADC12SSEL  0                                                            (2)

tADC12ON      Turn on settling  See (3)                                                                         100 ns
              time of the ADC

              Time ADC must

tADC12OFF     be off before     tADC12OFF must be met to make sure tADC12ON time holds          100                                      ns
              can be turned

              on again

tSample       Sampling time RS = 400 , RI = 4 k, CI = 15 pF, Cpext= 8 pF(4)                          1                                   s

(1) The ADC12OSC is sourced directly from MODOSC inside the UCS.

(2) 14 ADC12DIV 1/fADC12CLK. If ADC12WINC = 1, then 15 ADC12DIV 1/fADC12CLK
(3) The condition is that the error in a conversion started after tADC12ON is less than 0.5 LSB. The reference and input signals are already

      settled.
(4) Approximately ten Tau () are needed to get an error of less than 0.5 LSB: tsample = ln(2n+2) (RS + RI) (CI + Cpext), where n = ADC

      resolution = 12, RS= external source resistance, Cpext = external parasitic capacitance.

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            Table 5-24. 12-Bit ADC, Linearity Parameters With External Reference(1)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

            PARAMETER                             TEST CONDITIONS                                             MIN TYP MAX UNIT

Resolution  Number of no missing code                                                                         12                           bits
            output-code bits

EI          Integral linearity error (INL)  1.2V  VR+ - VR- AVCC                                                           1.8 LSB
            for differential input

EI          Integral linearity error (INL)  1.2V  VR+ - VR- AVCC                                                           2.2 LSB
            for single ended inputs

ED          Differential linearity error                                                                      0.99        +1.0 LSB
            (DNL)

EO          Offset error(2) (3)             ADC12VRSEL = 0x2 or 0x4 without TLV calibration,                         0.5 1.5 mV
                                            TLV calibration data can be used to improve the parameter(4)

EG,ext      Gain error                      With external voltage reference without internal buffer                  0.8 2.5
                                            (ADC12VRSEL = 0x2 or 0x4) without TLV calibration,                                             LSB
                                            TLV calibration data can be used to improve the parameter(4),
                                            VR+ = 2.5 V, VR- = AVSS                                                    1 20

                                            With external voltage reference with internal buffer
                                            (ADC12VRSEL = 0x3),
                                            VR+ = 2.5 V, VR- = AVSS

ET,ext      Total unadjusted error          With external voltage reference without internal buffer                  1.4 3.5
                                            (ADC12VRSEL = 0x2 or 0x4) without TLV calibration,                                             LSB
                                            TLV calibration data can be used to improve the parameter(4),
                                            VR+ = 2.5 V, VR- = AVSS                                                  1.4 21.0

                                            With external voltage reference with internal buffer
                                            (ADC12VRSEL = 0x3),
                                            VR+ = 2.5 V, VR- = AVSS

(1) See Table 5-26 and Table 5-32 electrical sections for more information on internal reference performance and refer to the application
      report Designing With the MSP430FR59xx and MSP430FR58xx ADC (SLAA624) for details on optimizing ADC performance for your
      application with the choice of internal versus external reference.

(2) Offset is measured as the input voltage (at which ADC output transitions from 0 to 1) minus 0.5 LSB.
(3) Offset increases as IR drop increases when VR- is AVSS.
(4) For details, see the device descriptor table section in the MSP430FR58xx, MSP430FR59xx, MSP430FR68xx, and MSP430FR69xx

      Family User's Guide (SLAU367).

        Table 5-25. 12-Bit ADC, Dynamic Performance for Differential Inputs With External Reference(1)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

            PARAMETER                             TEST CONDITIONS                    MIN                             TYP   MAX UNIT

SNR         Signal-to-noise ratio                 VR+ = 2.5 V, VR- = AVSS                                 68         71                    dB
ENOB        Effective number of bits(2)           VR+ = 2.5 V, VR- = AVSS
                                                                                     10.7                            11.2                  bits

(1) See Table 5-26 and Table 5-32 electrical sections for more information on internal reference performance and refer to the application
      report Designing With the MSP430FR59xx and MSP430FR58xx ADC (SLAA624) for details on optimizing ADC performance for your
      application with the choice of internal versus external reference.

(2) ENOB = (SINAD 1.76) / 6.02

        Table 5-26. 12-Bit ADC, Dynamic Performance for Differential Inputs With Internal Reference(1)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                      PARAMETER                                 TEST CONDITIONS      MIN                             TYP   MAX UNIT
            Effective number of bits(2)           VR+ = 2.5V, VR- = AVSS
ENOB                                                                                 10.3                            10.7                  Bits

(1) See Table 5-32 electrical section for more information on internal reference performance and refer to the application report Designing
      With the MSP430FR59xx and MSP430FR58xx ADC (SLAA624) for details on optimizing ADC performance for your application with the
      choice of internal versus external reference.

(2) ENOB = (SINAD 1.76) / 6.02

Copyright 2015, Texas Instruments Incorporated                                                                           Specifications        49

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SLASE66A APRIL 2015 REVISED MAY 2015

    Table 5-27. 12-Bit ADC, Dynamic Performance for Single-Ended Inputs With External Reference(1)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

      PARAMETER                                                                          TEST CONDITIONS                    MIN       TYP       MAX UNIT

SNR   Signal-to-noise ratio                                                   VR+ = 2.5 V, VR- = AVSS                       64        68        dB
ENOB  Effective number of bits(2)                                             VR+ = 2.5 V, VR- = AVSS
                                                                                                                            10.2      10.7      bits

(1) See Table 5-28 and Table 5-32 electrical sections for more information on internal reference performance and refer to the application
      report Designing With the MSP430FR59xx and MSP430FR58xx ADC (SLAA624) for details on optimizing ADC performance for your
      application with the choice of internal versus external reference.

(2) ENOB = (SINAD 1.76) / 6.02

    Table 5-28. 12-Bit ADC, Dynamic Performance for Single-Ended Inputs With Internal Reference(1)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                PARAMETER                                                                   TEST CONDITIONS                 MIN       TYP       MAX UNIT
      Effective number of bits(2)                                             VR+ = 2.5 V, VR- = AVSS
ENOB                                                                                                                        9.4       10.4      bits

(1) See Table 5-32 electrical section for more information on internal reference performance and refer to the application report Designing
      With the MSP430FR59xx and MSP430FR58xx ADC (SLAA624) for details on optimizing ADC performance for your application with the
      choice of internal versus external reference.

(2) ENOB = (SINAD 1.76) / 6.02

                      Table 5-29. 12-Bit ADC, Dynamic Performance With 32.768-kHz Clock

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

      PARAMETER                                                                          TEST CONDITIONS                    MIN TYP             MAX UNIT
                                                                                                                                                            bits
ENOB Effective number of bits(1)                                         Reduced performance with fADC12CLK from ACLK LFXT

                                                                         32.768 KHz,                                                        10

                                                                         VR+ = 2.5 V, VR- = AVSS

(1) ENOB = (SINAD 1.76) / 6.02

                      Typical Temperature Sensor Voltage mV  950

                                                               900

                                                               850

                                                               800

                                                               750

                                                               700

                                                               650

                                                               600

                                                               550

                                                               500

                                                                    -40  -20          0           20      40      60              80

                                                                                      Ambient Temperature C

                                                                    Figure 5-19. Typical Temperature Sensor Voltage

50    Specifications                                                                                            Copyright 2015, Texas Instruments Incorporated

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                                Table 5-30. 12-Bit ADC, Temperature Sensor and Built-In V1/2
over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                 PARAMETER                                         TEST CONDITIONS                VCC  MIN TYP MAX UNIT

VSENSOR          See (1) (2)                                   ADC12ON = 1, ADC12TCMAP = 1,                 700             mV
TCSENSOR                                                       TA = 0C
tSENSOR(sample)  See (2)
                 Sample time required if                       ADC12ON = 1, ADC12TCMAP = 1                  2.5             mV/C
                 ADCTCMAP = 1 and channel
                 (MAX - 1) is selected(3)                      ADC12ON = 1, ADC12TCMAP = 1,            30                   s
                                                               Error of conversion result  1 LSB

                 AVCC voltage divider for

V1/2             ADC12BATMAP = 1 on MAX input ADC12ON = 1, ADC12BATMAP = 1                             47.5% 50% 52.5%

                 channel

IV 1/2           current for battery monitor during            ADC12ON = 1, ADC12BATMAP = 1                 38   72 A
                 sample time

                 Sample time required if

tV 1/2 (sample)  ADC12BATMAP = 1 and channel                   ADC12ON = 1, ADC12BATMAP = 1            1.7                  s
                 MAX is selected(4)

(1) The temperature sensor offset can be as much as 30C. A single-point calibration is recommended to minimize the offset error of the

      built-in temperature sensor.

(2) The device descriptor structure contains calibration values for 30C 3C and 85C 3C for each of the available reference voltage

      levels. The sensor voltage can be computed as VSENSE = TCSENSOR * (Temperature, C) + VSENSOR, where TCSENSOR and VSENSOR can
      be computed from the calibration values for higher accuracy.

(3) The typical equivalent impedance of the sensor is 250 k. The sample time required includes the sensor-on time tSENSOR(on).
(4) The on-time tV1/2(on) is included in the sampling time tV1/2(sample); no additional on time is needed.

                                     Table 5-31. 12-Bit ADC, External Reference(1)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                 PARAMETER                                                    TEST CONDITIONS               MIN MAX UNIT

VR+              Positive external reference voltage input VeREF+  VR+ > VR-                                1.2 AVCC V
                 or VeREF- based on ADC12VRSEL bit

VR-              Negative external reference voltage input         VR+ > VR-                                0    1.2 V
                 VeREF+ or VeREF- based on ADC12VRSEL bit

(VR+ - VR-) Differential external reference voltage input          VR+ > VR-                                1.2 AVCC V

IVeREF+          Static input current singled ended input mode     1.2 V  VeREF+ VAVCC, VeREF- = 0 V                    10
IVeREF-                                                            fADC12CLK = 5 MHz, ADC12SHTx = 1h,                              A
                                                                   ADC12DIF = 0, ADC12PWRMD = 0
                                                                                                                       2.5
                                                                   1.2 V  VeREF+ VAVCC , VeREF- = 0 V
                                                                   fADC12CLK = 5 MHz, ADC12SHTx = 8h,
                                                                   ADC12DIF = 0, ADC12PWRMD = 01

IVeREF+          Static input current differential input mode      1.2 V  VeREF+ VAVCC, VeREF- = 0 V             20
IVeREF-                                                            fADC12CLK = 5 MHz, ADC12SHTx = 1h,                      uA
                                                                   ADC12DIF = 1, , ADC12PWRMD = 0
                                                                                                                  5
                                                                   1.2 V  VeREF+ VAVCC , VeREF- = 0 V
                                                                   fADC12CLK = 5 MHz, ADC12SHTx = 8h,
                                                                   ADC12DIF = 1, , ADC12PWRMD = 1

IVeREF+          Peak input current with single ended input        0 V  VeREF+  VAVCC, ADC12DIF = 0              1.5 mA
IVeREF+          Peak input current with differential input        0 V  VeREF+  VAVCC, ADC12DIF = 1
CVeREF+/-        Capacitance at VeREF+ or VeREF- terminal          See (2)                                       3 mA

                                                                                                            10              F

(1) The external reference is used during ADC conversion to charge and discharge the capacitance array. The input capacitance, CI, is also
      the dynamic load for an external reference during conversion. The dynamic impedance of the reference supply should follow the
      recommendations on analog-source impedance to allow the charge to settle for 12-bit accuracy.

(2) Two decoupling capacitors, 10 F and 470 nF, should be connected to VeREF to decouple the dynamic current required for an external
      reference source if it is used for the ADC12_B. See also the MSP430FR58xx, MSP430FR59xx, MSP430FR68xx, and MSP430FR69xx
      Family User's Guide (SLAU367).

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5.12.9 REF Module

                                              Table 5-32. REF, Built-In Reference

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

VREF+          PARAMETER                                       TEST CONDITIONS            VCC    MIN TYP MAX UNIT
Noise                                         REFVSEL = {2} for 2.5 V, REFON = 1          2.7 V              2.5 1.5%
                 Positive built-in reference  REFVSEL = {1} for 2.0 V, REFON = 1          2.2 V              2.0 1.5% V
                 voltage output               REFVSEL = {0} for 1.2 V, REFON = 1          1.8 V              1.2 1.8%
                                              From 0.1 Hz to 10 Hz, REFVSEL = {0}                            110 600 V
                 RMS noise at VREF(1)

VOS_BUF_INT    VREF ADC BUF_INT buffer TA = 25C , ADC ON, REFVSEL = {0},                        12         +12 mV
               offset (2)
                                              REFON = 1, REFOUT = 0

VOS_BUF_EXT    VREF ADC BUF_EXT               TA = 25C, REFVSEL = {0} , REFOUT = 1,             12         +12 mV
               buffer offset(3)               REFON = 1 or ADC ON

               AVCC minimum voltage,          REFVSEL = {0} for 1.2 V                            1.8
               Positive built-in reference    REFVSEL = {1} for 2.0 V
AVCC(min)      active                         REFVSEL = {2} for 2.5 V                            2.2               V

                                                                                                 2.7

IREF+          Operating supply current       REFON = 1                                   3V            8    15 A
               into AVCC terminal(4)

                                              ADC ON, REFOUT = 0, REFVSEL = {0, 1, 2},    3V            225 355
                                              ADC12PWRMD = 0,

                                              ADC ON, REFOUT = 1, REFVSEL = {0, 1, 2},    3V            1030 1660
                                              ADC12PWRMD = 0

IREF+_ADC_BUF  Operating supply current       ADC ON, REFOUT = 0, REFVSEL = {0, 1, 2},    3V            120 185 A
               into AVCC terminal(4)          ADC12PWRMD = 1

                                              ADC ON, REFOUT = 1, REFVSEL = {0, 1, 2},    3V            545 895
                                              ADC12PWRMD = 1

                                              ADC OFF, REFON=1, REFOUT=1,                 3V            1085 1780
                                              REFVSEL = {0, 1, 2}

IO(VREF+)      VREF maximum load              REFVSEL = {0, 1, 2}, AVCC = AVCC(min) for          1000       +10 A
               current, VREF+ terminal        each reference level,
                                              REFON = REFOUT = 1

Vout/Io        Load-current regulation,       REFVSEL = {0, 1, 2},                                           2500 V/mA
(VREF+)        VREF+ terminal
                                              IO(VREF+) = +10 A or 1000 A,
                                              AVCC = AVCC(min) for each reference level,

                                              REFON = REFOUT = 1

CVREF+/-       Capacitance at VREF+ and       REFON = REFOUT = 1                                 0           100 pF
               VREF- terminals

TCREF+         Temperature coefficient of     REFVSEL = {0, 1, 2}, REFON = REFOUT = 1,                  18   50 ppm/K
PSRR_DC        built-in reference             TA = 40C to 85C(5)
                                                                                                        120 400 V/V
               Power supply rejection ratio   AVCC = AVCC (min) - AVCC(max), TA = 25C,
               (dc)                           REFVSEL = {0, 1, 2}, REFON = REFOUT = 1

PSRR_AC        Power supply rejection ratio   dAVCC= 0.1 V at 1 kHz                                     3.0        mV/V
               (ac)

tSETTLE        Settling time of reference     AVCC = AVCC (min) - AVCC(max),                            75   80 s
               voltage (6)                    REFVSEL = {0, 1, 2}, REFON = 0  1

(1) Internal reference noise affects ADC performance when ADC uses internal reference. Refer to the application report Designing With the
      MSP430FR59xx and MSP430FR58xx ADC (SLAA624) for details on optimizing ADC performance for your application with the choice of
      internal versus external reference.

(2) Buffer offset affects ADC gain error and thus total unadjusted error.
(3) Buffer offset affects ADC gain error and thus total unadjusted error.
(4) The internal reference current is supplied through terminal AVCC.
(5) Calculated using the box method: (MAX(40C to 85C) MIN(40C to 85C)) / MIN(40C to 85C)/(85C (40C)).
(6) The condition is that the error in a conversion started after tREFON is less than 0.5 LSB.

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5.12.10 Comparator

                                                  Table 5-33. Comparator_E

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

            PARAMETER                             TEST CONDITIONS                          VCC     MIN TYP          MAX UNIT
                                                                                                                       20
                                                  CEPWRMD = 00, CEON = 1, CERSx = 00                    11
                                                  (fast)                                                               17
                                                                                                                               A
            Comparator operating                  CEPWRMD = 01, CEON = 1, CERSx = 00                    9
                                                                                                                      0.5
IAVCC_COMP  supply current into AVCC, (medium)                                             2.2 V,
                                                                                           3.0 V                      1.3
            excludes reference                    CEPWRMD = 10, CEON = 1, CERSx = 00
                                                                                                                       15
            resistor ladder                       (slow), TA = 30C                                                            A

                                                  CEPWRMD = 10, CEON = 1, CERSx = 00                                     7
                                                  (slow), TA = 85C                                                  1.23
                                                                                                                     2.08
IAVCC_REF   Quiescent current of                  CEREFLx = 01, CERSx = 10, REFON = 0,     2.2 V,       12           2.60
            resistor ladder into AVCC,            CEON = 0, CEREFACC = 0                   3.0 V         5
            including REF module                                                                                                V
            current                               CEREFLx = 01, CERSx = 10, REFON = 0,                             1.245
                                                  CEON = 0, CEREFACC = 1
                                                                                                                     2.08
                                                  CERSx = 11, CEREFLx = 01, CEREFACC = 0 1.8 V     1.17 1.2          2.60
                                                                                                                   VCC-1 V
                                                  CERSx = 11, CEREFLx = 10, CEREFACC = 0 2.2 V     1.92 2.0
                                                                                                                       32
VREF        Reference voltage level               CERSx = 11, CEREFLx = 11, CEREFACC = 0 2.7 V     2.40 2.5            32 mV
                                                  CERSx = 11, CEREFLx = 01, CEREFACC = 1 1.8 V     1.10 1.2            30

                                                  CERSx = 11, CEREFLx = 10, CEREFACC = 1 2.2 V     1.90 2.0                     pF

                                                  CERSx = 11, CEREFLx = 11, CEREFACC = 1 2.7 V     2.35 2.5              3 k
                                                                                                                               M
VIC         Common mode input                                                                      0
            range                                                                                                    330
                                                                                                                                ns
                                                  CEPWRMD = 00                                     32
                                                                                                                     460
VOFFSET     Input offset voltage                  CEPWRMD = 01                                     32                 15 s

                                                  CEPWRMD = 10                                     30              1000 ns

CIN         Input capacitance                     CEPWRMD = 00 or CEPWRMD = 01                          9             1.8

                                                  CEPWRMD = 10                                          9             3.5 s

RSIN        Series input resistance               ON - switch closed                                            1     7.0
                                                  OFF - switch open                                50
                                                                                                                      1.5
                                                  CEPWRMD = 00, CEF = 0, Overdrive  20 mV               260
                                                                                                                      1.5 s
tPD         Propagation delay,                    CEPWRMD = 01, CEF = 0, Overdrive  20 mV               350
            response time                                                                                            100

                                                  CEPWRMD = 10, CEF = 0, Overdrive  20 mV

                                                  CEPWRMD = 00 or 01, CEF = 1,                          700
                                                  Overdrive  20 mV, CEFDLY = 00

tPD,filter  Propagation delay with                CEPWRMD = 00 or 01, CEF = 1,                          1.0
            filter active                         Overdrive  20 mV, CEFDLY = 01                         2.0

                                                  CEPWRMD = 00 or 01, CEF = 1,
                                                  Overdrive  20 mV, CEFDLY = 10

                                                  CEPWRMD = 00 or 01, CEF = 1,                          4.0
                                                  Overdrive  20 mV, CEFDLY = 11

                                                  CEON = 0  1, VIN+, VIN- from pins,                    0.9
                                                  Overdrive  20 mV, CEPWRMD = 00

tEN_CMP     Comparator enable time                CEON = 0  1, VIN+, VIN- from pins,                    0.9
                                                  Overdrive  20 mV, CEPWRMD = 01

                                                  CEON = 0  1, VIN+, VIN- from pins,                    15
                                                  Overdrive  20 mV, CEPWRMD = 10

Copyright 2015, Texas Instruments Incorporated                                                        Specifications  53

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SLASE66A APRIL 2015 REVISED MAY 2015

Comparator_E (continued)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

            PARAMETER                    TEST CONDITIONS                         VCC  MIN TYP                MAX UNIT
                                                                                                     1            2
                                         CEON = 0  1, CEREFLX = 10, CERSx = 11,
                                         REFON = 0, Overdrive  20 mV,                                             2
                                         CEPWRMD = 00
                                                                                                                 50
                                         CEON = 0  1, CEREFLX = 10, CERSx = 11,                                          s

                                         REFON = 0, Overdrive  20 mV,                                  1          5

                                         CEPWRMD = 01                                                             5

                                         CEON = 0  1, CEREFLX = 10, CERSx = 11,                                  50

                                         REFON = 0, Overdrive  20 mV,                                  10         2
            Comparator and reference CEPWRMD = 10
tEN_CMP_VREF ladder and reference                                                                                 2 s
                    voltage enable time  CEON = 0  1, CEREFLX = 10, CERSx = 10,
                                                                                                                 50
                                         REFON = 0, CEREF0 = CEREF1 = 0x0F,                            2    VIN
                                                                                                           (n+1.1) V
                                         Overdrive  20 mV, CEPWRMD = 00
                                                                                                                /32
                                         CEON = 0  1, CEREFLX = 10, CERSx = 10,

                                         REFON = 0, CEREF0 = CEREF1 = 0x0F,                            2

                                         Overdrive  20 mV, CEPWRMD = 01

                                         CEON = 0  1, CEREFLX = 10, CERSx = 10,

                                         REFON = 0, CEREF0 = CEREF1 = 0x0F,                            10

                                         Overdrive  20 mV, CEPWRMD = 10

                                         CEON = 0  1, CEREFLX = 10, CERSx = 10,

                                         REFON = 1, CEREF0 = CEREF1 = 0x0F,                            1

                                         Overdrive  20 mV, CEPWRMD = 00

tEN_CMP_RL  Comparator and reference     CEON = 0  1, CEREFLX = 10, CERSx = 10,                        1
            ladder enable time           REFON = 1, CEREF0 = CEREF1 = 0x0F,
                                         Overdrive  20 mV, CEPWRMD = 01

                                         CEON = 0  1, CEREFLX = 10, CERSx = 10,

                                         REFON = 1, CEREF0 = CEREF1 = 0x0F,                            10

                                         Overdrive  20 mV, CEPWRMD = 10

VCE_REF     Reference voltage for a      VIN = reference into resistor ladder,         VIN VIN
            given tap                    n = 0 to 31                                  (n+0.9) (n+1)

                                                                                           /32 /32

54  Specifications                                                               Copyright 2015, Texas Instruments Incorporated

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5.12.11 FRAM Controller

                                                       Table 5-34. FRAM Memory

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                                            PARAMETER                                      TEST   MIN   TYP MAX UNIT
            Read and write endurance                                                  CONDITIONS  1015                      cycles

tRetention Data retention duration                                                    TJ = 25C   100                        years
                                                                                      TJ = 70C
                                                                                      TJ = 85C    40                         nA
                                                                                                                              nA
IWRITE      Current to write into FRAM                                                             10                          ns
IERASE      Erase current                                                                               IREAD (1)              ns
tWRITE      Write time                                                                                    N/A (2)              ns
            Read time, NWAITSx=0                                                                        tREAD (3)
tREAD       Read time, NWAITSx=1
                                                                                                      1/fSYSTEM (4)
                                                                                                      2/fSYSTEM (4)

(1) Writing to FRAM does not require a setup sequence or additional power when compared to reading from FRAM. The FRAM read
      current IREAD is included in the active mode current consumption numbers IAM,FRAM.

(2) N/A = not applicable. FRAM does not require a special erase sequence.
(3) Writing into FRAM is as fast as reading.
(4) The maximum read (and write) speed is specified by fSYSTEM using the appropriate wait state settings (NWAITSx).

Copyright 2015, Texas Instruments Incorporated                                                        Specifications       55

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5.12.12 Emulation and Debug

                          Table 5-35. JTAG and Spy-Bi-Wire Interface

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                          PARAMETER                                                        TEST     MIN  TYP MAX UNIT
                                                                                      CONDITIONS

IJTAG                Supply current adder when JTAG active (but not clocked)          2.2 V, 3.0 V       40 100 A
fSBW                 Spy-Bi-Wire input frequency                                                                    10 MHz
tSBW,Low             Spy-Bi-Wire low clock pulse duration                             2.2 V, 3.0 V  0               15 s
                     Spy-Bi-Wire enable time (TEST high to acceptance of first clock
tSBW, En             edge) (1)                                                        2.2 V, 3.0 V 0.04           110 s

                                                                                      2.2 V, 3.0 V

tSBW,Rst             Spy-Bi-Wire return to normal operation time                                    15       100 s
fTCK                 TCK input frequency - 4-wire JTAG(2)                                                     16 MHz
                                                                                      2.2 V         0         16 MHz

                                                                                      3.0 V         0

Rinternal            Internal pulldown resistance on TEST                             2.2 V, 3.0 V  20   35  50 k
fTCLK
tTCLK,Low/High       TCLK/MCLK frequency during JTAG access, no FRAM access                                  16 MHz
fTCLK,FRAM           (limited by fSYSTEM)
tTCLK,FRAM,Low/High  TCLK low or high clock pulse duration, no FRAM access                                   25 ns

                     TCLK/MCLK frequency during JTAG access, including FRAM access                           4 MHz
                     (limited by fSYSTEM with no FRAM wait states)
                     TCLK low or high clock pulse duration, including FRAM accesses                          100 ns

(1) Tools accessing the Spy-Bi-Wire interface need to wait for the tSBW,En time after pulling the TEST/SBWTCK pin high before applying the
      first SBWTCK clock edge.

(2) fTCK may be restricted to meet the timing requirements of the module selected.

56        Specifications                                                              Copyright 2015, Texas Instruments Incorporated

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6 Detailed Description

6.1 Overview

         The Texas Instruments MSP430FR597x(1) and MSP430FR587x(1) family of ultra-low-power
         microcontrollers consists of several devices featuring different sets of peripherals. The architecture,
         combined with seven low-power modes is optimized to achieve extended battery life for example in
         portable measurement applications. The devices features a powerful 16-bit RISC CPU, 16-bit registers,
         and constant generators that contribute to maximum code efficiency. The devices are microcontroller
         configurations with up to five 16-bit timers, Comparator, universal serial communication interfaces (eUSCI)
         that supports UART, SPI, and I2C, a hardware multiplier, an AES accelerator, DMA, a real-time clock
         module with alarm capabilities, up to 52 I/O pins, and a high-performance 12-bit analog-to-digital converter
         (ADC).

6.2 CPU

         The MSP430 CPU has a 16-bit RISC architecture that is highly transparent to the application. All
         operations, other than program-flow instructions, are performed as register operations in conjunction with
         seven addressing modes for source operand and four addressing modes for destination operand.

         The CPU is integrated with 16 registers that provide reduced instruction execution time. The register-to-
         register operation execution time is one cycle of the CPU clock.

         Four of the registers, R0 to R3, are dedicated as program counter, stack pointer, status register, and
         constant generator, respectively. The remaining registers are general-purpose registers.

         Peripherals are connected to the CPU using data, address, and control buses, and can be handled with all
         instructions.

         The instruction set consists of the original 51 instructions with three formats and seven address modes
         and additional instructions for the expanded address range. Each instruction can operate on word and
         byte data. CPUxV2 can also operate on address-word data (20-bit).

Copyright 2015, Texas Instruments Incorporated                                 Detailed Description  57

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6.3 Operating Modes

         The device has one active mode and seven software selectable low-power modes of operation. An interrupt event can wake up the device from
         low-power modes LPM0 through LPM4, service the request, and restore back to the low-power mode on return from the interrupt program. Low-
         power modes LPM3.5 and LPM4.5 disable the core supply to minimize power consumption.

                                                                          Table 6-1. Operating Modes

                Mode                  AM                 LPM0             LPM1       LPM2             LPM3           LPM4           LPM3.5            LPM4.5

                              Active        Active,      CPU Off (2)      CPU Off    Standby          Standby        Off            RTC-only  Shutdown       Shutdown
                                          FRAM Off         16 MHz         16 MHz     50 kHz           50 kHz                                  with SVS        without
                                                                                                                                                                SVS
                                                 (1)

Maximum System Clock              16 MHz                                                                             0 (3)          50 kHz            0 (3)

Typical Current Consumption,    103   65 A/MHz          75 A at         40 A at   0.9 A           0.4 A         0.3 A         0.35 A   0.2 A         0.02 A
25C                          A/MHz                      1 MHz            1 MHz

Typical Wake-up time                  N/A                instant.         6 s       6 s             7 s           7 s           250 s    250 s         1000 s

Wake-up events                        N/A                all              all          LF               LF              _           RTC                  _
                                                                                     RTC              RTC              I/O           I/O                I/O
                                                                                       I/O              I/O          Comp
                                                                                     Comp             Comp

CPU                                   on                 off              off        off              off            off            reset             reset

FRAM                          on                off (1)  standby (or off  off        off              off            off            off                 off
                                                                (1))

High-frequency peripherals        available              available        available      off                off            off      reset             reset
Low-frequency peripherals         available              available        available  available        available (4)        off      RTC               reset
Unclocked peripherals(5)          available              available        available  available        available (4)  available (4)  reset             reset

MCLK                                  on                 off              off        off              off            off            off                 off
SMCLK
                                      opt. (6)           opt. (6)         opt. (6)   off              off            off            off                 off

ACLK                                    on                 on               on         on               on             off            off     on (9)    off
Full retention                          yes                yes              yes        yes            yes (7)        yes (7)          no                no
SVS                                   always             always           always     opt. (8)         opt. (8)       opt. (8)       opt. (8)
                                                                                                                                                              off (10)

Brownout                          always                 always           always     always           always         always         always            always

(1) FRAM disabled in FRAM controller
(2) Disabling the FRAM via the FRAM controller decreases the LPM current consumption, but the wake-up time can increase. If the wake-up is for FRAM access (for example, to fetch an

      interrupt vector), wake-up time is increased. If the wake-up is for a non-FRAM operation (for example, DMA transfer to RAM), wake-up time is not increased.
(3) All clocks disabled
(4) See Section 6.3.1, which describes the use of peripherals in LPM3 and LPM4.
(5) "Unclocked peripherals" are peripherals that do not require a clock source to operate; for example, the comparator and REF, or the eUSCI when operated as an SPI slave.
(6) Controlled by SMCLKOFF
(7) Using the RAM Controller, the RAM can be completely powered down to save leakage; however, all data is lost.
(8) Activated SVS (SVSHE = 1) results in higher current consumption. SVS not included in typical current consumption.
(9) SVSHE = 1
(10) SVSHE = 0

58    Detailed Description                                                                                                                                                                          Copyright 2015, Texas Instruments Incorporated
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6.3.1 Peripherals in LPM3 and LPM4

         Most peripherals can be activated to be operational in LPM3 if clocked by ACLK. Some modules are even
         operational in LPM4 because they do not require a clock to operate (for example, the comparator).
         Activating a peripheral in LPM3 or LPM4 increases the current consumption due to its active supply
         current contribution but also due to an additional idle current. To limit the idle current adder, certain
         peripherals are group together. To achieve optimal current consumption try to use modules within one
         group and to limit the number of groups with active modules. The grouping is shown in Table 6-2. Modules
         not listed there are either already included in the standard LPM3 current consumption specifications or
         cannot be used in LPM3 or LPM4.

         The idle current adder is very small at room temperature (25C) but increases at high temperatures
         (85C); refer to the IIDLE current parameters in the electrical characteristics section for details.

                                                  Table 6-2. Peripheral Groups

             Group A                               Group B                        Group C
            Timer TA0                             Timer TA2                      Timer TA3
            Timer TA1                             Timer B0                       eUSCI_A1
            Comparator                            eUSCI_A0
             ADC12_B                              eUSCI_B0
                                                  eUSCI_B1
               REF_A

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6.4 Interrupt Vector Table and Signatures

         The interrupt vectors, the power-up start address, and signatures are located in the address range
         0FFFFh to 0FF80h. Table 6-3 summarizes the content of this address range.

         The power-up start address or reset vector is located at 0FFFFh to 0FFFEh. It contains the 16-bit address
         pointing to the start address of the application program.

         The interrupt vectors start at 0FFFDh extending to lower addresses. Each vector contains the 16-bit
         address of the appropriate interrupt-handler instruction sequence.

         The vectors programmed into the address range from 0FFFFh to 0FFE0h are used as BSL password (if
         enabled by the corresponding signature)

         The signatures are located at 0FF80h extending to higher addresses. Signatures are evaluated during
         device start-up. Starting from address 0FF88h extending to higher addresses a JTAG password can
         programmed. The password can extend into the interrupt vector locations using the interrupt vector
         addresses as additional bits for the password.

         Refer to the chapter "System Resets, Interrupts, and Operating Modes, System Control Module (SYS)" in
         the MSP430FR58xx, MSP430FR59xx, MSP430FR68xx, and MSP430FR69xx Family User's Guide
         (SLAU367) for details.

                          Table 6-3. Interrupt Sources, Flags, Vectors, and Signatures

     INTERRUPT SOURCE                              INTERRUPT FLAG              SYSTEM       WORD    PRIORITY
                                                                            INTERRUPT     ADDRESS     highest
           System Reset                                   SVSHIFG
Power-Up, Brownout, Supply                            PMMRSTIFG                 Reset     0FFFEh

              Supervisor                                   WDTIFG          (Non)maskable   0FFFCh
       External Reset RST       WDTPW, FRCTLPW, MPUPW, CSPW, PMMPW
Watchdog Time-out (Watchdog                                                (Non)maskable   0FFFAh
                                                           UBDIFG             Maskable      0FFF8h
                 mode)                                   ACCTEIFG             Maskable      0FFF6h
WDT, FRCTL MPU, CS, PMM          MPUSEGIIFG, MPUSEG1IFG, MPUSEG2IFG,          Maskable      0FFF4h
                                                       MPUSEG3IFG             Maskable      0FFF2h
        Password Violation                   PMMPORIFG, PMMBORIFG             Maskable      0FFF0h
FRAM uncorrectable bit error                       (SYSRSTIV) (1) (2)

               detection                                   VMAIFG
    FRAM access time error                      JMBNIFG, JMBOUTIFG
     MPU segment violation
                                                    CBDIFG, UBDIFG
       Software POR, BOR         MPUSEGIIFG, MPUSEG1IFG, MPUSEG2IFG,

            System NMI                                 MPUSEG3IFG
     Vacant Memory Access                            (SYSSNIV) (1) (3)

           JTAG Mailbox                               NMIIFG, OFIFG
    FRAM bit error detection                         (SYSUNIV) (1) (3)
     MPU segment violation
                                             Comparator_E interrupt flags
              User NMI                                    (CEIV) (1)
            External NMI
           Oscillator Fault                          TB0CCR0.CCIFG
                                      TB0CCR1.CCIFG ... TB0CCR6.CCIFG,
           Comparator_E
                                                      TB0CTL.TBIFG
            Timer_B TB0                                   (TB0IV) (1)

            Timer_B TB0                                    WDTIFG

Watchdog Timer (Interval Timer                            Reserved
                 Mode)

              Reserved

(1) Multiple source flags
(2) A reset is generated if the CPU tries to fetch instructions from within peripheral space
(3) (Non)maskable: the individual interrupt-enable bit can disable an interrupt event, but the general-interrupt enable cannot disable it.

60  Detailed Description                                                   Copyright 2015, Texas Instruments Incorporated

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            Table 6-3. Interrupt Sources, Flags, Vectors, and Signatures (continued)

INTERRUPT SOURCE                                   INTERRUPT FLAG                   SYSTEM      WORD    PRIORITY
                                                                                  INTERRUPT   ADDRESS     lowest
eUSCI_A0 Receive or Transmit     UCA0IFG: UCRXIFG, UCTXIFG (SPI mode)
                              UCA0IFG:UCSTTIFG, UCTXCPTIFG, UCRXIFG,                Maskable   0FFEEh
eUSCI_B0 Receive or Transmit
                                               UCTXIFG (UART mode)                  Maskable   0FFECh
              ADC12_B                                  (UCA0IV) (1)
            Timer_A TA0                                                             Maskable   0FFEAh
            Timer_A TA0          UCB0IFG: UCRXIFG, UCTXIFG (SPI mode)               Maskable    0FFE8h
                              UCB0IFG: UCALIFG, UCNACKIFG, UCSTTIFG,                Maskable    0FFE6h
eUSCI_A1 Receive or Transmit  UCSTPIFG, UCRXIFG0, UCTXIFG0, UCRXIFG1,
                              UCTXIFG1, UCRXIFG2, UCTXIFG2, UCRXIFG3,               Maskable    0FFE4h
eUSCI_B1 Receive or Transmit  UCTXIFG3, UCCNTIFG, UCBIT9IFG (I2C mode)
(Reserved on MSP430FR592x)                                                          Maskable    0FFE2h
                                                       (UCB0IV) (1)
                 DMA                                                                Maskable    0FFE0h
            Timer_A TA1                    ADC12IFG0 ... ADC12IFG31                 Maskable   0FFDEh
            Timer_A TA1           ADC12LOIFG, ADC12INIFG, ADC12HIIFG,               Maskable   0FFDCh
             I/O Port P1       ADC12RDYIFG, ADC12OVIFG, ADC12TOVIFG                 Maskable   0FFDAh
            Timer_A TA2                                                             Maskable   0FFD8h
            Timer_A TA2                             (ADC12IV) (1) (4)               Maskable   0FFD6h
             I/O Port P2                                                            Maskable   0FFD4h
            Timer_A TA3                            TA0CCR0.CCIFG                    Maskable   0FFD2h
            Timer_A TA3                                                             Maskable   0FFD0h
             I/O Port P3            TA0CCR1.CCIFG ... TA0CCR2.CCIFG,                Maskable   0FFCEh
             I/O Port P4                            TA0CTL.TAIFG                    Maskable   0FFCCh
                                                        (TA0IV) (1)                            0FFCAh
              Reserved                                                              Maskable   0FFC8h
                RTC_C             UCA1IFG:UCRXIFG, UCTXIFG (SPI mode)               Maskable   0FFC6h
                              UCA1IFG:UCSTTIFG, UCTXCPTIFG, UCRXIFG,
                  AES
                                               UCTXIFG (UART mode)
                                                       (UCA1IV) (1)

                                 UCB1IFG: UCRXIFG, UCTXIFG (SPI mode)
                              UCB1IFG: UCALIFG, UCNACKIFG, UCSTTIFG,
                              UCSTPIFG, UCRXIFG0, UCTXIFG0, UCRXIFG1,
                              UCTXIFG1, UCRXIFG2, UCTXIFG2, UCRXIFG3,
                              UCTXIFG3, UCCNTIFG, UCBIT9IFG (I2C mode)

                                                       (UCB1IV) (1)

                                   DMA0CTL.DMAIFG, DMA1CTL.DMAIFG,
                                                  DMA2CTL.DMAIFG
                                                        (DMAIV) (1)

                                                   TA1CCR0.CCIFG

                                    TA1CCR1.CCIFG ... TA1CCR2.CCIFG,
                                                    TA1CTL.TAIFG
                                                        (TA1IV) (1)

                                                  P1IFG.0 to P1IFG.7
                                                         (P1IV) (1)

                                                   TA2CCR0.CCIFG

                                                   TA2CCR1.CCIFG
                                                    TA2CTL.TAIFG

                                                        (TA2IV) (1)

                                                  P2IFG.0 to P2IFG.7
                                                         (P2IV) (1)

                                                   TA3CCR0.CCIFG

                                                   TA3CCR1.CCIFG
                                                    TA3CTL.TAIFG

                                                        (TA3IV) (1)

                                                  P3IFG.0 to P3IFG.7
                                                         (P3IV) (1)

                                                  P4IFG.0 to P4IFG.7
                                                         (P4IV) (1)

                                     RTCRDYIFG, RTCTEVIFG, RTCAIFG,
                                       RT0PSIFG, RT1PSIFG, RTCOFIFG
                                                       (RTCIV) (1)

                                                      AESRDYIFG

(4) Only on devices with ADC, otherwise reserved.

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    Table 6-3. Interrupt Sources, Flags, Vectors, and Signatures (continued)

    INTERRUPT SOURCE               INTERRUPT FLAG                SYSTEM     WORD              PRIORITY
             Reserved                                          INTERRUPT  ADDRESS
                                        Reserved (5)
          Signatures (6)                                                   0FFC4h
                           IP Encapsulation Signature2 (5)                       
                          IP Encapsulation Signature1 (5) (7)
                                                                           0FF8Ch
                                      BSL Signature2                        0FF8Ah
                                      BSL Signature1                        0FF88h
                                     JTAG Signature2                        0FF86h
                                     JTAG Signature1                        0FF84h
                                                                            0FF82h
                                                                            0FF80h

(5) May contain a JTAG password required to enable JTAG access to the device.
(6) Signatures are evaluated during device start-up. See the "System Resets, Interrupts, and Operating Modes, System Control Module

      (SYS)" chapter in the MSP430FR58xx, MSP430FR59xx, MSP430FR68xx, and MSP430FR69xx Family User's Guide (SLAU367) for
      details.
(7) Must not contain 0AAAAh if used as JTAG password.

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6.5 Bootstrap Loader (BSL)

         The BSL enables programming of the FRAM or RAM using a UART serial interface (FRxxxx devices) or
         an I2C interface (FRxxxx1 devices). Access to the device memory via the BSL is protected by an user-
         defined password. Use of the BSL requires four pins as shown in Table 6-4. BSL entry requires a specific
         entry sequence on the RST/NMI/SBWTDIO and TEST/SBWTCK pins. For complete description of the
         features of the BSL and its implementation, see the MSP430 Memory Programming User's Guide
         (SLAU265).

            Table 6-4. BSL Pin Requirements and Functions

                              DEVICE SIGNAL                   BSL FUNCTION
                             RST/NMI/SBWTDIO
                                                          Entry sequence signal
                               TEST/SBWTCK
                                     BSL_TX               Entry sequence signal

                                    BSL_RX        Devices with UART BSL (FRxxxx):
                                                                Data transmit
                                    BSL_DAT
                                                  Devices with UART BSL (FRxxxx):
                                    BSL_CLK                     Data receive
                                       VCC
                                       VSS         Devices with I2C BSL (FRxxxx1):
                                                                      Data

                                                   Devices with I2C BSL (FRxxxx1):
                                                                     Clock

                                                                Power supply

                                                               Ground supply

6.6 JTAG Operation

6.6.1 JTAG Standard Interface

         The MSP430 family supports the standard JTAG interface, which requires four signals for sending and
         receiving data. The JTAG signals are shared with general-purpose I/O. The TEST/SBWTCK pin is used to
         enable the JTAG signals. In addition to these signals, the RST/NMI/SBWTDIO is required to interface with
         MSP430 development tools and device programmers. The JTAG pin requirements are shown in Table 6-
         5. For further details on interfacing to development tools and device programmers, see the MSP430
         Hardware Tools User's Guide (SLAU278). For a complete description of the features of the JTAG interface
         and its implementation, see MSP430 Programming Via the JTAG Interface (SLAU320).

            Table 6-5. JTAG Pin Requirements and Functions

             DEVICE SIGNAL                        DIRECTION                                 FUNCTION
                   PJ.3/TCK                             IN                              JTAG clock input
                   PJ.2/TMS                             IN                             JTAG state control
                                                        IN                       JTAG data input, TCLK input
               PJ.1/TDI/TCLK                                                            JTAG data output
                   PJ.0/TDO                            OUT                              Enable JTAG pins
                                                        IN
              TEST/SBWTCK                               IN                                 External reset
            RST/NMI/SBWTDIO                                                                Power supply
                                                                                          Ground supply
                      VCC
                      VSS

6.6.2 Spy-Bi-Wire Interface

In addition to the standard JTAG interface, the MSP430 family supports the two wire Spy-Bi-Wire
interface. Spy-Bi-Wire can be used to interface with MSP430 development tools and device programmers.
The Spy-Bi-Wire interface pin requirements are shown in Table 6-6. For further details on interfacing to
development tools and device programmers, see the MSP430 Hardware Tools User's Guide (SLAU278).

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                          Table 6-6. Spy-Bi-Wire Pin Requirements and Functions

           DEVICE SIGNAL   DIRECTION                                  FUNCTION
            TEST/SBWTCK          IN                           Spy-Bi-Wire clock input
          RST/NMI/SBWTDIO                                 Spy-Bi-Wire data input/output
                             IN, OUT
                    VCC                                             Power supply
                    VSS                                             Ground supply

6.7 FRAM

    The FRAM can be programmed via the JTAG port, Spy-Bi-Wire (SBW), the BSL, or in-system by the CPU.
    Features of the FRAM include:
    Ultra-low-power ultra-fast-write nonvolatile memory
    Byte and word access capability
    Programmable and automated wait-state generation
    Error correction coding (ECC)

                           NOTE

          Wait States

          For MCLK frequencies > 8 MHz, wait states must be configured following the flow
          described in the "Wait State Control" section of the "FRAM Controller (FRCTRL)"
          chapter in the MSP430FR58xx, MSP430FR59xx, MSP430FR68xx, and
          MSP430FR69xx Family User's Guide (SLAU367).

         For important software design information regarding FRAM including but not limited to partitioning the
         memory layout according to application-specific code, constant, and data space requirements, the use of
         FRAM to optimize application energy consumption, and the use of the Memory Protection Unit (MPU) to
         maximize application robustness by protecting the program code against unintended write accesses, see
         the application report MSP430TM FRAM Technology How To and Best Practices (SLAA628).

6.8 RAM

         The RAM is made up of one sector. The sector can be completely powered down in LPM3 and LPM4 to
         save leakage; however, all data is lost during shutdown.

6.9 Tiny RAM

         Twenty-six bytes of Tiny RAM are provided in addition to the complete RAM (see Table 6-35). This
         memory is always available even in LPM3 and LPM4, while the complete RAM can be powered down in
         LPM3 and LPM4. Tiny RAM can be used to hold data or a very small stack when the complete RAM
         memory is powered down in LPM3 and LPM4. Note that Tiny RAM is not available in LPMx.5.

6.10 Memory Protection Unit (MPU) Including IP Encapsulation

         The FRAM can be protected by the MPU from inadvertent CPU execution and read or write access.
         Features of the MPU include:
          IP encapsulation with programmable boundaries (prevents reads from "outside" like JTAG or non-IP

             software) in steps of 1KB.
          Main memory partionioning that can be configured in up to three segments in steps of 1KB.
          The access rights for each main and information memory segment can be indivually selected.
          Access violation flags with interrupt capability for easy servicing of access violations.

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6.11 Peripherals

         Peripherals are connected to the CPU through data, address, and control buses. Peripherals can be
         managed using all instructions. For complete module descriptions, see the MSP430FR58xx,
         MSP430FR59xx, MSP430FR68xx, and MSP430FR69xx Family User's Guide (SLAU367).

6.11.1 Digital I/O

         There are up to nine 8-bit I/O ports implemented:
          All individual I/O bits are independently programmable.
          Any combination of input, output, and interrupt conditions is possible.
          Programmable pullup or pulldown on all ports.
          Edge-selectable interrupt and LPM3.5 and LPM4.5 wakeup input capability is available for all pins of

             ports P1, P2, P3, and P4.
          Read and write access to port-control registers is supported by all instructions.
          Ports can be accessed byte-wise or word-wise in pairs.
          Capacitive touch functionality is supported on all pins of ports P1, P2, P3, P4, P5, P6, P7, P9, and PJ.

                                                                NOTE
            Configuration of Digital I/Os After BOR Reset

            To prevent any cross-currents during start-up of the device all port pins are high-
            impedance with Schmitt triggers and their module functions disabled. To enable the
            I/O functionality after a BOR reset the ports must be configured first and then the
            LOCKLPM5 bit must be cleared. For details refer to the "Digital I/O" chapter,
            section "Configuration After Reset" in the MSP430FR58xx, MSP430FR59xx,
            MSP430FR68xx, and MSP430FR69xx Family User's Guide (SLAU367).

6.11.2 Oscillator and Clock System (CS)

         The clock system includes support for a 32-kHz watch-crystal oscillator XT1 (LF), an internal very-low-
         power low-frequency oscillator (VLO), an integrated internal digitally controlled oscillator (DCO), and a
         high-frequency crystal oscillator XT2 (HF). The clock system module is designed to meet the requirements
         of both low system cost and low power consumption. A fail-safe mechanism exists for all crystal sources.
         The clock system module provides the following clock signals:
          Auxiliary clock (ACLK), sourced from a 32-kHz watch crystal (LFXT1), the internal low-frequency

             oscillator (VLO), or a digital external low frequency (<50kHz) clock source.
          Main clock (MCLK), the system clock used by the CPU. MCLK can be sourced from a high-frequency

             crystal (HFXT2), the internal digitally-controlled oscillator DCO, a 32-kHz watch crystal (LFXT1), the
             internal low-frequency oscillator (VLO), or a digital external clock source.
          Sub-Main clock (SMCLK), the subsystem clock used by the peripheral modules. SMCLK can be
             sourced by same sources made available to MCLK.

6.11.3 Power-Management Module (PMM)

         The PMM includes an integrated voltage regulator that supplies the core voltage to the device . The PMM
         also includes the supply voltage supervisor (SVS) and brownout protection. The brownout circuit is
         implemented to provide the proper internal reset signal to the device during power-on and power-off. The
         SVS circuitry detects if the supply voltage drops below a safe level. SVS circuitry is available on the
         primary and core supplies.

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6.11.4 Hardware Multiplier

         The multiplication operation is supported by a dedicated peripheral module. The module performs
         operations with 32-bit, 24-bit, 16-bit, and 8-bit operands. The module is capable of supporting signed and
         unsigned multiplication as well as signed and unsigned multiply and accumulate operations.

6.11.5 Real-Time Clock (RTC_C)

         The RTC_C module contains an integrated real-time clock (RTC) with the following features implemented:
          Calendar mode with leap year correction
          General-purpose counter mode

         The internal calendar compensates for months with fewer than 31 days and includes leap year correction.
         The RTC_C also supports flexible alarm functions and offset-calibration hardware. RTC operation is
         available in LPM3.5 modes to minimize power consumption.

6.11.6 Watchdog Timer (WDT_A)

         The primary function of the WDT_A module is to perform a controlled system restart after a software
         problem occurs. If the selected time interval expires, a system reset is generated. If the watchdog function
         is not needed in an application, the module can be configured as an interval timer and can generate
         interrupts at selected time intervals.

                                       Table 6-7. WDT_A Clocks

                             WDTSSELx                 NORMAL OPERATION
                                       (WATCHDOG AND INTERVAL TIMER MODE)
                                   00
                                   01                            SMCLK
                                   10                              ACLK
                                   11                            VLOCLK
                                                              LFMODOSC

6.11.7 System Module (SYS)

         The SYS module handles many of the system functions within the device. These include power-on reset
         and power-up clear handling, NMI source selection and management, reset interrupt vector generators,
         bootstrap loader entry mechanisms, and configuration management (device descriptors). Also included is
         a data exchange mechanism using JTAG called a JTAG mailbox that can be used in the application.

                          Table 6-8. System Module Interrupt Vector Registers

INTERRUPT VECTOR REGISTER    ADDRESS            INTERRUPT EVENT                VALUE          PRIORITY
    SYSRSTIV , System Reset     019Eh            No interrupt pending            00h            Highest
                                                                                 02h
                                                   Brownout (BOR)                04h
                                             RSTIFG RST/NMI (BOR)                06h
                                       PMMSWBOR software BOR (BOR)               08h
                                               LPMx.5 wakeup (BOR)               0Ah
                                              Security violation (BOR)           0Ch
                                                                                 0Eh
                                                        Reserved                 10h
                                          SVSHIFG SVSH event (BOR)               12h
                                                                                 14h
                                                        Reserved                 16h
                                                        Reserved                 18h
                                       PMMSWPOR software POR (POR)
                                       WDTIFG watchdog time-out (PUC)
                                       WDTPW password violation (PUC)

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            Table 6-8. System Module Interrupt Vector Registers (continued)

INTERRUPT VECTOR REGISTER    ADDRESS                                   INTERRUPT EVENT                VALUE     PRIORITY
       SYSSNIV , System NMI    019Ch                        FRCTLPW password violation (PUC)            1Ah
         SYSUNIV, User NMI      019Ah                 Uncorrectable FRAM bit error detection (PUC)      1Ch       Lowest
                                                                                                        1Eh       Highest
                                                                  Peripheral area fetch (PUC)            20h
                                                          PMMPW PMM password violation (PUC)             22h      Lowest
                                                          MPUPW MPU password violation (PUC)             24h      Highest
                                                                                                                  Lowest
                                                            CSPW CS password violation (PUC)             26h
                                                    MPUSEGPIFG encapsulated IP memory segment
                                                                                                         28h
                                                                           violation (PUC)
                                                  MPUSEGIIFG information memory segment violation       2Ah
                                                                                                        2Ch
                                                                                 (PUC)                  2Eh
                                                   MPUSEG1IFG segment 1 memory violation (PUC)           30h
                                                   MPUSEG2IFG segment 2 memory violation (PUC)      32h to 3Eh
                                                   MPUSEG3IFG sgement 3 memory violation (PUC)           00h
                                                                                                         02h
                                                             ACCTEIFG access time error (PUC)            04h
                                                                               Reserved                  06h

                                                                       No interrupt pending              08h
                                                                               Reserved
                                                                                                        0Ah
                                                           Uncorrectable FRAM bit error detection       0Ch
                                                                               Reserved                 0Eh
                                                                                                         10h
                                                    MPUSEGPIFG encapsulated IP memory segment            12h
                                                                                violation                14h
                                                                                                         16h
                                                  MPUSEGIIFG information memory segment violation        18h
                                                        MPUSEG1IFG segment 1 memory violation       1Ah to 1Eh
                                                        MPUSEG2IFG segment 2 memory violation            00h
                                                        MPUSEG3IFG segment 3 memory violation            02h
                                                               VMAIFG Vacant memory access               04h
                                                                JMBINIFG JTAG mailbox input              06h
                                                              JMBOUTIFG JTAG mailbox output              08h
                                                            Correctable FRAM bit error detection    0Ah to 1Eh
                                                                               Reserved
                                                                       No interrupt pending
                                                                           NMIFG NMI pin
                                                                       OFIFG oscillator fault
                                                                               Reserved
                                                                               Reserved
                                                                               Reserved

Copyright 2015, Texas Instruments Incorporated                                                    Detailed Description   67

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MSP430FR5872, MSP430FR58721, MSP430FR5870

SLASE66A APRIL 2015 REVISED MAY 2015

6.11.8 DMA Controller

         The DMA controller allows movement of data from one memory address to another without CPU
         intervention. For example, the DMA controller can be used to move data from the ADC12_B conversion
         memory to RAM. Using the DMA controller can increase the throughput of peripheral modules. The DMA
         controller reduces system power consumption by allowing the CPU to remain in sleep mode, without
         having to awaken to move data to or from a peripheral.

                          Table 6-9. DMA Trigger Assignments (1)

    TRIGGER                   CHANNEL 0           CHANNEL 1                          CHANNEL 2
          0                     DMAREQ              DMAREQ                             DMAREQ
          1
          2                TA0CCR0 CCIFG       TA0CCR0 CCIFG                      TA0CCR0 CCIFG
          3                TA0CCR2 CCIFG       TA0CCR2 CCIFG                      TA0CCR2 CCIFG
          4                TA1CCR0 CCIFG       TA1CCR0 CCIFG                      TA1CCR0 CCIFG
          5                TA1CCR2 CCIFG       TA1CCR2 CCIFG                      TA1CCR2 CCIFG
          6               TA2 CCR0 CCIFG      TA2 CCR0 CCIFG                     TA2 CCR0 CCIFG
          7               TA3 CCR0 CCIFG      TA3 CCR0 CCIFG                     TA3 CCR0 CCIFG
          8                TB0CCR0 CCIFG       TB0CCR0 CCIFG                      TB0CCR0 CCIFG
          9                TB0CCR2 CCIFG       TB0CCR2 CCIFG                      TB0CCR2 CCIFG
         10
         11                     Reserved            Reserved                           Reserved
         12                     Reserved            Reserved                           Reserved
         13                 AES Trigger 0(2)    AES Trigger 0(2)                   AES Trigger 0(2)
         14                 AES Trigger 1(2)    AES Trigger 1(2)                   AES Trigger 1(2)
         15                 AES Trigger 2(2)    AES Trigger 2(2)                   AES Trigger 2(2)
         16                   UCA0RXIFG           UCA0RXIFG                          UCA0RXIFG
         17                   UCA0TXIFG           UCA0TXIFG                          UCA0TXIFG
                              UCA1RXIFG           UCA1RXIFG                          UCA1RXIFG
         18                   UCA1TXIFG           UCA1TXIFG                          UCA1TXIFG
                          UCB0RXIFG (SPI)     UCB0RXIFG (SPI)                    UCB0RXIFG (SPI)
         19               UCB0RXIFG0 (I2C)    UCB0RXIFG0 (I2C)                   UCB0RXIFG0 (I2C)
                          UCB0TXIFG (SPI)     UCB0TXIFG (SPI)                    UCB0TXIFG (SPI)
         20               UCB0TXIFG0 (I2C)    UCB0TXIFG0 (I2C)                   UCB0TXIFG0 (I2C)
         21               UCB0RXIFG1 (I2C)    UCB0RXIFG1 (I2C)                   UCB0RXIFG1 (I2C)
         22               UCB0TXIFG1 (I2C)    UCB0TXIFG1 (I2C)                   UCB0TXIFG1 (I2C)
         23               UCB0RXIFG2 (I2C)    UCB0RXIFG2 (I2C)                   UCB0RXIFG2 (I2C)
                          UCB0TXIFG2 (I2C)    UCB0TXIFG2 (I2C)                   UCB0TXIFG2 (I2C)
         24               UCB1RXIFG (SPI)     UCB1RXIFG (SPI)                    UCB1RXIFG (SPI)
                          UCB1RXIFG0 (I2C)    UCB1RXIFG0 (I2C)                   UCB1RXIFG0 (I2C)
         25               UCB1TXIFG (SPI)     UCB1TXIFG (SPI)                    UCB1TXIFG (SPI)
                          UCB1TXIFG0 (I2C)    UCB1TXIFG0 (I2C)                   UCB1TXIFG0 (I2C)
         26                                                                         ADC12 end of
                          ADC12 end of conversion(3) ADC12 end of conversion(3)      conversion (3)
                                                                                       Reserved
    27                    Reserved             Reserved                                Reserved
                                               Reserved                               MPY ready
    28                    Reserved            MPY ready                                DMA1IFG
                                              DMA0IFG                                   DMAE0
    29                    MPY ready             DMAE0

    30                    DMA2IFG

    31                    DMAE0

    (1) If a reserved trigger source is selected, no trigger is generated.
    (2) Only on devices with AES. Reserved on devices without AES.
    (3) Only on devices with ADC. Reserved on devices without ADC.

68  Detailed Description                                                         Copyright 2015, Texas Instruments Incorporated

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