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MSP430FG6425IPZR

器件型号:MSP430FG6425IPZR
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Texas Instruments
厂商官网:http://www.ti.com/
标准:
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器件描述

MSP430FG642x Mixed-Signal Microcontroller 100-LQFP -40 to 85

参数

产品属性属性值
I2C2
RatingCatalog
GPIO pins(#)73
Timers - 16-bit4
ADC16-bit Sigma Delta
Bootloader (BSL)UART
Package GroupBGA MICROSTAR JUNIOR|113,LQFP|100
Operating temperature range(C)-40 to 85
FeaturesOpAmp,DAC,LCD,Real-Time Clock
RAM(KB)10
Approx. price(US$)4.45 | 1ku
Special I/ON/A
Non-volatile memory (kB)64
Comparator channels (#)12
SPI4
USBNo
UART2

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MSP430FG6425IPZR器件文档内容

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                                                                                   MSP430FG6626, MSP430FG6625
                                                                                  MSP430FG6426, MSP430FG6425

                                                                                                                                                           SLAS874 MAY 2015

MSP430FG662x, MSP430FG642x Mixed-Signal Microcontrollers

1 Device Overview

1.1 Features                                           Two Universal Serial Communication Interfaces
                                                          USCI_A0 and USCI_A1 Each Support
1                                                             Enhanced UART With Automatic Baud-Rate
                                                                 Detection
Low Supply Voltage Range:                                  IrDA Encoder and Decoder
   3.6 V Down to 1.8 V                                        Synchronous SPI
                                                          USCI_B0 and USCI_B1 Each Support
Ultra-Low Power Consumption                                 I2C
    Active Mode (AM):                                        Synchronous SPI
       All System Clocks Active:
       250 A/MHz at 8 MHz, 3.0 V, Flash Program       Full-Speed Universal Serial Bus (USB)
       Execution (Typical)                               Integrated USB-PHY
    Standby Mode (LPM3):                                 Integrated 3.3-V and 1.8-V USB Power System
       Watchdog With Crystal, and Supply Supervisor       Integrated USB-PLL
       Operational, Full RAM Retention, Fast Wakeup:      Eight Input and Eight Output Endpoints
       3.2 A at 2.2 V, 3.4 A at 3.0 V (Typical)
    Shutdown RTC Mode (LPM3.5):                      Continuous-Time Sigma-Delta 16-Bit Analog-to-
       Shutdown Mode, Active Real-Time Clock With        Digital Converter (ADC) With Internal Reference
       Crystal:                                          With 10 External Analog Inputs, 6 Single-Ended
       0.9 A at 3.0 V (Typical)                         and 4 Selectable as Differential or Single-Ended
    Shutdown Mode (LPM4.5):
       0.2 A at 3.0 V (Typical)                      Dual Low-Power Operational Amplifiers
                                                       Quad Low-Impedance Ground Switches
Wake up From Standby Mode in 3 s (Typical)          Dual 12-Bit Digital-to-Analog Converters (DACs)
16-Bit RISC Architecture, Extended Memory, up to
                                                         With Synchronization
   20-MHz System Clock                                 Voltage Comparator
Flexible Power-Management System                     Integrated LCD Driver With Contrast Control for up

    Fully Integrated LDO With Programmable              to 160 Segments
       Regulated Core Supply Voltage                   Hardware Multiplier Supports 32-Bit Operations
                                                       Serial Onboard Programming, No External
    Supply Voltage Supervision, Monitoring, and
       Brownout                                          Programming Voltage Needed
                                                       Six-Channel Internal DMA
Unified Clock System                                 Real-Time Clock (RTC) Module With Supply
    FLL Control Loop for Frequency Stabilization
    Low-Power Low-Frequency Internal Clock              Voltage Backup Switch
       Source (VLO)                                    Table 3-1 Summarizes Family Members
    Low-Frequency Trimmed Internal Reference          For Complete Module Descriptions, See the
       Source (REFO)
    32-kHz Crystals (XT1)                               MSP430x5xx and MSP430x6xx Family User's
    High-Frequency Crystals up to 32 MHz (XT2)          Guide (SLAU208)

Four 16-Bit Timers With 3, 5, or 7                   Medical Diagnostic Meters
   Capture/Compare Registers
                                                       Hand-Held Industrial Testers
1.2 Applications
                                                       Measurement Equipment
Analog Sensor Systems

Digital Sensor Systems

Hand-Held Meters

1

           An IMPORTANT NOTICE at the end of this data sheet addresses availability, warranty, changes, use in safety-critical applications,
           intellectual property matters and other important disclaimers. PRODUCTION DATA.
MSP430FG6626, MSP430FG6625                                                                                      www.ti.com
MSP430FG6426, MSP430FG6425

SLAS874 MAY 2015

1.3 Description

         The TI MSP430TM family of ultra-low-power microcontrollers consists of several devices featuring different
         sets of peripherals targeted for various applications. The architecture, combined with five low-power
         modes, is optimized to achieve extended battery life in portable measurement applications. The device
         features a powerful 16-bit RISC CPU, 16-bit registers, and constant generators that contribute to
         maximum code efficiency. The digitally controlled oscillator (DCO) allows the device to wake up from low-
         power modes to active mode in 3 s (typical).

         The MSP430FG6626 and MSP430FG6625 are microcontrollers with a high-performance 16-bit analog-to-
         digital converter (ADC), dual 12-bit digital-to-analog converters (DACs), dual operational amplifiers, a
         comparator, two universal serial communication interfaces (USCIs), USB 2.0, a hardware multiplier, DMA,
         four 16-bit timers, a real-time clock (RTC) module with alarm capabilities, an LCD driver, and up to 73 I/O
         pins.

         The MSP430FG6426 and MSP430FG6425 are microcontrollers with a high-performance 16-bit ADC, dual
         12-bit DACs, dual low-power operational amplifiers, a comparator, two USCIs, a 3.3-V LDO, a hardware
         multiplier, DMA, four 16-bit timers, an RTC module with alarm capabilities, an LCD driver, and up to 73 I/O
         pins.

         Typical applications for these devices include analog and digital sensor systems, hand-held meters, such
         as medical diagnostic meters, measurement equipment, and hand-held industrial testers.

                    PART NUMBER  Device Information(1)          BODY SIZE(2)

                                            PACKAGE

   MSP430FG6626IPZ               PZ (100)                       14 mm 14 mm

   MSP430FG6626IZQW              ZQW (113)                      7 mm 7 mm

   (1) For the most current part, package, and ordering information for all available devices, see the Package
         Option Addendum in Section 9, or see the TI website at www.ti.com.

   (2) The sizes shown here are approximations. For the package dimensions with tolerances, see the
         Mechanical Data in Section 9.

2  Device Overview                                              Copyright 2015, Texas Instruments Incorporated

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1.4 Functional Block Diagrams
         Figure 1-1 shows the functional block diagram for the MSP430FG6626 and MSP430FG6625 devices.

          XIN XOUT   DVCC DVSS     AVCC AVSS  RST/NMI    VCORE       NR          PA          PB          PC              PD

                                                                                 P1.x P2.x P3.x P4.x P5.x P6.x P7.x P8.x              P9.x                                                                             DP, DM, PUR

   XT2IN  Unified    ACLK               8KB              Power           SYS     I/O Ports   I/O Ports   I/O Ports       I/O Ports    I/O Ports  USCI0,1                                                               USB
XT2OUT     Clock     SMCLK              RAM                                        P1, P2      P3, P4      P5, P6          P7, P8         P9
          System            128KB                        Management               28 I/Os    28 I/Os   17 I/Os        16 I/Os                Ax: UART, Full-Speed
                            64KB   +2KB RAM                                                              18 I/Os        18 I/Os     18 I/Os   IrDA, SPI
                                   USB Buffer                        Watchdog     Interrupt   Interrupt
                            Flash                                                Capability  Capability      PC              PD           PE
            MCLK                   +8B Backup               LDO       P2 Port                            115 I/Os       114 I/Os    18 I/Os   Bx: SPI, I2C
                                        RAM              SVM, SVS     Mapping         PA          PB
                                                         Brownout    Controller  116 I/Os   116 I/Os

          CPUXV2                                                                                                                                                                                                                       DMA
              and                                                                                                                                                                                                                   6 Channel

          Working
          Registers

             EEM            MPY32      TA0     TA1 and       TB0     RTC_B       CRC16       Comp_B        CTSD16         DAC12_A     Reference    LCD_B                                                               Operational
          (L: 8+2)                                TA2                                                    Sigma-Delta                  1.5 V,                                                                            Amplifiers
                                   Timer_A               Timer_B     Battery                                                 12 bit   2.0 V,         160                                                                OA0, OA1
           JTAG,                      5 CC    2 Timer_A     7 CC     Backup                                   ADC        2 channels   2.5 V      Segments
            SBW                               each with              System                                              voltage out                                                                                       Quad
          Interface                Registers             Registers                                         14 inputs                     1.16 V                                                                          Ground
                                                 3 CC                                                      (6 SE ext,                                                                                                   Switches
           Port PJ                            Registers                                                  4 SE/diff ext,

PJ.x                                                                                                         4 int)

                                                                                                                                                                                                               VREFBG

                     Figure 1-1. Functional Block Diagram MSP430FG6626, MSP430FG6625

          Figure 1-2 shows the functional block diagram for the MSP430FG6426 and MSP430FG6425 devices.

          XIN XOUT   DVCC DVSS     AVCC AVSS  RST/NMI    VCORE       NR          PA          PB          PC              PD                                                                                            PU.0,
                                                                                                                                                                                                                       PU.1 LDOO LDOI
                                                                                 P1.x P2.x P3.x P4.x P5.x P6.x P7.x P8.x              P9.x

   XT2IN  Unified    ACLK                                Power           SYS     I/O Ports   I/O Ports   I/O Ports       I/O Ports    I/O Ports    USCI0,1                                                             PU Port
XT2OUT     Clock     SMCLK                                                         P1, P2      P3, P4      P5, P6          P7, P8         P9                                                                             LDO
          System            128KB      10KB              Management               28 I/Os    28 I/Os   17 I/Os        16 I/Os                Ax: UART,
                            64KB        RAM                                                              18 I/Os        18 I/Os     18 I/Os    IrDA, SPI
                                                                     Watchdog     Interrupt   Interrupt
                            Flash  +8B Backup                                    Capability  Capability      PC              PD           PE     Bx: SPI, I2C
            MCLK                        RAM                 LDO       P2 Port                            115 I/Os       114 I/Os    18 I/Os
                                                         SVM, SVS     Mapping         PA          PB
                                                         Brownout    Controller  116 I/Os   116 I/Os

          CPUXV2                                                                                                                                                                                                                       DMA
              and                                                                                                                                                                                                                   6 Channel

          Working
          Registers

             EEM            MPY32      TA0     TA1 and       TB0     RTC_B       CRC16       Comp_B        CTSD16         DAC12_A     Reference    LCD_B                                                               Operational
          (L: 8+2)                                TA2                                                    Sigma-Delta                  1.5 V,                                                                            Amplifiers
                                   Timer_A               Timer_B     Battery                                                 12 bit   2.0 V,         160                                                                OA0, OA1
           JTAG,                      5 CC    2 Timer_A     7 CC     Backup                                  ADC         2 channels   2.5 V      Segments
            SBW                               each with              System                                              voltage out                                                                                       Quad
          Interface                Registers             Registers                                        14 inputs                      1.16 V                                                                          Ground
                                                 3 CC                                                     (6 SE ext,                                                                                                    Switches
           Port PJ                            Registers                                                  4 SE/dif ext,

PJ.x                                                                                                         4 int)

                                                                                                                                                                                                              VREFBG

                     Figure 1-2. Functional Block Diagram MSP430FG6426, MSP430FG6425

Copyright 2015, Texas Instruments Incorporated                                                                                                 Device Overview                                                                               3

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MSP430FG6426, MSP430FG6425

SLAS874 MAY 2015

                            Table of Contents

1 Device Overview ......................................... 1           6.6 USB BSL ............................................ 74
    1.1 Features .............................................. 1       6.7 UART BSL .......................................... 74
    1.2 Applications........................................... 1       6.8 JTAG Operation ..................................... 75
    1.3 Description............................................ 2       6.9 Flash Memory ....................................... 75
    1.4 Functional Block Diagrams ........................... 3         6.10 RAM ................................................. 76
                                                                        6.11 Backup RAM ........................................ 76
2 Revision History ......................................... 4          6.12 Peripherals .......................................... 76
3 Device Comparison ..................................... 5             6.13 Device Descriptors................................. 131
4 Terminal Configuration and Functions.............. 6                  6.14 Memory ............................................ 132
                                                                        6.15 Identification........................................ 146
    4.1 Pin Diagrams ......................................... 6    7 Applications, Implementation, and Layout ...... 147
    4.2 Pin Attributes ......................................... 9      7.1 Device Connection and Layout Fundamentals .... 147
    4.3 Signal Descriptions.................................. 16
    4.4 Pin Multiplexing ..................................... 23         7.2 Peripheral- and Interface-Specific Design
    4.5 Connection of Unused Pins ......................... 24
5 Specifications ........................................... 25               Information ......................................... 151
    5.1 Absolute Maximum Ratings ........................ 25        8 Device and Documentation Support .............. 160
    5.2 ESD Ratings ........................................ 25
    5.3 Recommended Operating Conditions............... 25              8.1 Device Support..................................... 160
    5.4 Thermal Characteristics ............................ 30         8.2 Documentation Support............................ 163
    5.5 Timing and Switching Characteristics ............... 30         8.3 Related Links ...................................... 163
6 Detailed Description ................................... 70           8.4 Community Resources............................. 163
    6.1 Overview ............................................ 70        8.5 Trademarks ........................................ 163
    6.2 CPU ................................................. 70        8.6 Electrostatic Discharge Caution ................... 164
    6.3 Instruction Set....................................... 71       8.7 Glossary............................................ 164
    6.4 Operating Modes.................................... 72
    6.5 Interrupt Vector Addresses.......................... 73     9 Mechanical, Packaging, and Orderable

                                                                        Information ............................................. 164
                                                                        9.1 Packaging Information ............................. 164

2 Revision History          REVISION                                NOTES
                            *                                       Initial Release
            DATE
            May 2015

4  Revision History                                                 Copyright 2015, Texas Instruments Incorporated

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3 Device Comparison

Table 3-1 summarizes the available family members.

                                                                            Table 3-1. Device Comparison(1)(2)

                                                                               USCI

DEVICE        FLASH  SRAM                         Timer_A (4)  Timer_B (5)  CHANNEL A:   CHANNEL B:   CTSD16     DAC12_A  OA  Comp_B   USB  I/O  PACKAGE
               (KB)  (KB) (3)                                               UART, IrDA,     SPI, I2C   (Ch) (6)     (Ch)         (Ch)

                                                                                   SPI

MSP430FG6626 128     8+2                          5, 3, 3      7            2            2            10 ext,    2        2   12       1    73    100 PZ
                                                                                                       5 int                                     113 ZQW

MSP430FG6625  64     8+2                          5, 3, 3      7            2            2            10 ext,    2        2   12       1    73    100 PZ
                                                                                                       5 int                                     113 ZQW

MSP430FG6426 128     10                           5, 3, 3      7            2            2            10 ext,    2        2   12       0    73    100 PZ
                                                                                                       5 int                                     113 ZQW

MSP430FG6425  64     10                           5, 3, 3      7            2            2            10 ext,    2        2   12       0    73    100 PZ
                                                                                                       5 int                                     113 ZQW

(1) For the most current package and ordering information, see the Package Option Addendum in Section 9, or see the TI website at www.ti.com.
(2) Package drawings, standard packing quantities, thermal data, symbolization, and PCB design guidelines are available at www.ti.com/packaging.
(3) The additional 2KB of USB SRAM that is listed can be used as general-purpose SRAM when USB is not in use.
(4) Each number in the sequence represents an instantiation of Timer_A with its associated number of capture compare registers and PWM output generators available. For example, a

      number sequence of 3, 5 would represent two instantiations of Timer_A, the first instantiation having 3 and the second instantiation having 5 capture compare registers and PWM output
      generators, respectively.
(5) Each number in the sequence represents an instantiation of Timer_B with its associated number of capture compare registers and PWM output generators available. For example, a
      number sequence of 3, 5 would represent two instantiations of Timer_B, the first instantiation having 3 and the second instantiation having 5 capture compare registers and PWM output
      generators, respectively.
(6) ADC inputs consist of a mix of single ended and differential. Refer to the pinning for available input pairs and types.

Copyright 2015, Texas Instruments Incorporated                                                                                            Device Comparison                                 5

                                                                                         Submit Documentation Feedback
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MSP430FG6426, MSP430FG6425

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4 Terminal Configuration and Functions

4.1 Pin Diagrams
         Figure 4-1 shows the pin assignments for the MSP430FG6626 and MSP430FG6625 devices in the 100-
         pin PZ package.

       P6.4/CB4/AD0+/OA0O 1             100 P6.3/CB3/A3/OA1IP0
     P6.5/CB5/AD0-/OA0IN0 2                99 P6.2/CB2/A2/OA0IP0
     P6.6/CB6/AD1+/G0SW0 3                     98 P6.1/CB1/A1
      P6.7/CB7/AD1-/G0SW1 4                        97 P6.0/CB0/A0
                                                       96 RST/NMI/SBWTDIO
       P7.4/CB8/AD2+/OA1O 5                               95 PJ.3/TCK
     P7.5/CB9/AD2-/OA1IN0 6                                   94 PJ.2/TMS
   P7.6/CB10/AD3+/G1SW0 7                                         93 PJ.1/TDI/TCLK
    P7.7/CB11/AD3-/G1SW1 8                                            92 PJ.0/TDO
      P5.0/VREFBG/VeREF+ 9                                                91 TEST/SBWTCK
                                                                             90 DVSS3
                  P5.1/A4/DAC0 10                                                89 DVCC3
                                                                                     88 P5.7/DMAE0/RTCCLK
                  P5.6/A5/DAC1 11                                                        87 VBAT
                                 NR 12                                                       86 VBAK
                                                                                                85 P7.3/XT2OUT
                            AVSS1 13                                                                84 P7.2/XT2IN
                             XOUT 14                                                                    83 AVSS2
                                                                                                            82 V18
                                XIN 15                                                                         81 VUSB
                             AVCC 16                                                                               80 VBUS
                           CPCAP 17                                                                                    79 PU.1/DM
          P2.0/P2MAP0/DAC0 18                                                                                              78 PUR
          P2.1/P2MAP1/DAC1 19                                                                                                  77 PU.0/DP
                   P2.2/P2MAP2 20                                                                                                 76 VSSU
                   P2.3/P2MAP3 21
            P2.4/P2MAP4/R03 22           MSP430FG6626                                                                                                75 P9.7/S0
                   P2.5/P2MAP5 23        MSP430FG6625                                                                                                74 P9.6/S1
P2.6/P2MAP6/LCDREF/R13 24                                                                                                                            73 P9.5/S2
            P2.7/P2MAP7/R23 25            PZ PACKAGE                                                                                                 72 P9.4/S3
                                           (TOP VIEW)                                                                                                71 P9.3/S4
                                                                                                                                                     70 P9.2/S5
                                                                                                                                                     69 P9.1/S6
                                                                                                                                                     68 P9.0/S7
                                                                                                                                                     67 P8.7/S8
                                                                                                                                                     66 P8.6/UCB1SOMI/UCB1SCL/S9
                                                                                                                                                     65 P8.5/UCB1SIMO/UCB1SDA/S10
                                                                                                                                                     64 DVCC2
                                                                                                                                                     63 DVSS2
                                                                                                                                                     62 P8.4/UCB1CLK/UCA1STE/S11
                                                                                                                                                     61 P8.3/UCA1RXD/UCA1SOMI/S12
                                                                                                                                                     60 P8.2/UCA1TXD/UCA1SIMO/S13
                                                                                                                                                     59 P8.1/UCB1STE/UCA1CLK/S14
                                                                                                                                                     58 P8.0/TB0CLK/S15
                                                                                                                                                     57 P4.7/TB0OUTH/SVMOUT/S16
                                                                                                                                                     56 P4.6/TB0.6/S17
                                                                                                                                                     55 P4.5/TB0.5/S18
                                                                                                                                                     54 P4.4/TB0.4/S19
                                                                                                                                                     53 P4.3/TB0.3/S20
                                                                                                                                                     52 P4.2/TB0.2/S21
                                                                                                                                                     51 P4.1/TB0.1/S22

                                        DVCC1 26
                                            DVSS1 27
                                               VCORE 28
                                                   LCDCAP/R33 29
                                                       COM0 30
                                                          P5.3/COM1/S42 31
                                                              P5.4/COM2/S41 32
                                                                  P5.5/COM3/S40 33
                                                                      P1.0/TA0CLK/ACLK/S39 34
                                                                         P1.1/TA0.0/S38 35
                                                                             P1.2/TA0.1/S37 36
                                                                                 P1.3/TA0.2/S36 37
                                                                                     P1.4/TA0.3/S35 38
                                                                                        P1.5/TA0.4/S34 39
                                                                                            P1.6/TA0.1/S33 40
                                                                                                P1.7/TA0.2/S32 41
                                                                                                   P3.0/TA1CLK/CBOUT/S31 42
                                                                                                       P3.1/TA1.0/S30 43
                                                                                                           P3.2/TA1.1/S29 44
                                                                                                               P3.3/TA1.2/S28 45
                                                                                                                   P3.4/TA2CLK/SMCLK/S27 46
                                                                                                                      P3.5/TA2.0/S26 47
                                                                                                                          P3.6/TA2.1/S25 48
                                                                                                                              P3.7/TA2.2/S24 49
                                                                                                                                  P4.0/TB0.0/S23 50

   CAUTION: LCDCAP/R33 must be connected to DVSS if not used.

                Figure 4-1. 100-Pin PZ Package (Top View), MSP430FG6626IPZ, MSP430FG6625IPZ

6  Terminal Configuration and Functions                                 Copyright 2015, Texas Instruments Incorporated

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                                                                                                                      SLAS874 MAY 2015

Figure 4-2 shows the pin assignments for the MSP430FG6426 and MSP430FG6425 devices in the 100-
pin PZ package.

       P6.4/CB4/AD0+/OA0O 1             100 P6.3/CB3/A3/OA1IP0
     P6.5/CB5/AD0-/OA0IN0 2                99 P6.2/CB2/A2/OA0IP0
     P6.6/CB6/AD1+/G0SW0 3                     98 P6.1/CB1/A1
      P6.7/CB7/AD1-/G0SW1 4                        97 P6.0/CB0/A0
                                                       96 RST/NMI/SBWTDIO
       P7.4/CB8/AD2+/OA1O 5                               95 PJ.3/TCK
     P7.5/CB9/AD2-/OA1IN0 6                                   94 PJ.2/TMS
   P7.6/CB10/AD3+/G1SW0 7                                         93 PJ.1/TDI/TCLK
    P7.7/CB11/AD3-/G1SW1 8                                            92 PJ.0/TDO
      P5.0/VREFBG/VeREF+ 9                                                91 TEST/SBWTCK
                                                                             90 DVSS3
                  P5.1/A4/DAC0 10                                                89 DVCC3
                                                                                     88 P5.7/DMAE0/RTCCLK
                  P5.6/A5/DAC1 11                                                        87 VBAT
                                 NR 12                                                       86 VBAK
                                                                                                85 P7.3/XT2OUT
                            AVSS1 13                                                                84 P7.2/XT2IN
                             XOUT 14                                                                    83 AVSS2
                                                                                                            82 NC
                                XIN 15                                                                         81 LDOO
                             AVCC 16                                                                                 80 LDOI
                           CPCAP 17                                                                                    79 PU.1
          P2.0/P2MAP0/DAC0 18                                                                                              78 NC
          P2.1/P2MAP1/DAC1 19                                                                                                  77 PU.0
                   P2.2/P2MAP2 20                                                                                                 76 VSSU
                   P2.3/P2MAP3 21
            P2.4/P2MAP4/R03 22                    MSP430FG6426                                                                                       75 P9.7/S0
                   P2.5/P2MAP5 23                 MSP430FG6425                                                                                       74 P9.6/S1
P2.6/P2MAP6/LCDREF/R13 24                                                                                                                            73 P9.5/S2
            P2.7/P2MAP7/R23 25                     PZ PACKAGE                                                                                        72 P9.4/S3
                                                    (TOP VIEW)                                                                                       71 P9.3/S4
                                                                                                                                                     70 P9.2/S5
                                                                                                                                                     69 P9.1/S6
                                                                                                                                                     68 P9.0/S7
                                                                                                                                                     67 P8.7/S8
                                                                                                                                                     66 P8.6/UCB1SOMI/UCB1SCL/S9
                                                                                                                                                     65 P8.5/UCB1SIMO/UCB1SDA/S10
                                                                                                                                                     64 DVCC2
                                                                                                                                                     63 DVSS2
                                                                                                                                                     62 P8.4/UCB1CLK/UCA1STE/S11
                                                                                                                                                     61 P8.3/UCA1RXD/UCA1SOMI/S12
                                                                                                                                                     60 P8.2/UCA1TXD/UCA1SIMO/S13
                                                                                                                                                     59 P8.1/UCB1STE/UCA1CLK/S14
                                                                                                                                                     58 P8.0/TB0CLK/S15
                                                                                                                                                     57 P4.7/TB0OUTH/SVMOUT/S16
                                                                                                                                                     56 P4.6/TB0.6/S17
                                                                                                                                                     55 P4.5/TB0.5/S18
                                                                                                                                                     54 P4.4/TB0.4/S19
                                                                                                                                                     53 P4.3/TB0.3/S20
                                                                                                                                                     52 P4.2/TB0.2/S21
                                                                                                                                                     51 P4.1/TB0.1/S22

                                        DVCC1 26
                                            DVSS1 27
                                               VCORE 28
                                                   LCDCAP/R33 29
                                                       COM0 30
                                                          P5.3/COM1/S42 31
                                                              P5.4/COM2/S41 32
                                                                  P5.5/COM3/S40 33
                                                                      P1.0/TA0CLK/ACLK/S39 34
                                                                         P1.1/TA0.0/S38 35
                                                                             P1.2/TA0.1/S37 36
                                                                                 P1.3/TA0.2/S36 37
                                                                                     P1.4/TA0.3/S35 38
                                                                                        P1.5/TA0.4/S34 39
                                                                                            P1.6/TA0.1/S33 40
                                                                                                P1.7/TA0.2/S32 41
                                                                                                   P3.0/TA1CLK/CBOUT/S31 42
                                                                                                       P3.1/TA1.0/S30 43
                                                                                                           P3.2/TA1.1/S29 44
                                                                                                               P3.3/TA1.2/S28 45
                                                                                                                   P3.4/TA2CLK/SMCLK/S27 46
                                                                                                                      P3.5/TA2.0/S26 47
                                                                                                                          P3.6/TA2.1/S25 48
                                                                                                                              P3.7/TA2.2/S24 49
                                                                                                                                  P4.0/TB0.0/S23 50

CAUTION: LCDCAP/R33 must be connected to DVSS if not used.

             Figure 4-2. 100-Pin PZ Package (Top View), MSP430FG6426IPZ, MSP430FG6425IPZ

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MSP430FG6426, MSP430FG6425

SLAS874 MAY 2015

   Figure 4-3 shows the pin assignments for the 113-pin ZQW package.

                                                                           ZQW PACKAGE
                                                                              (TOP VIEW)

   A1                       A2           A3  A4  A5  A6  A7  A8  A9 A10 A11 A12

   B1                       B2           B3  B4  B5  B6  B7  B8  B9 B10 B11 B12

   C1                       C2           C3                                               C11 C12

   D1                       D2               D4  D5  D6  D7  D8  D9                       D11 D12

   E1                       E2               E4  E5  E6  E7  E8  E9                       E11 E12

   F1                       F2               F4  F5          F8  F9                       F11 F12

   G1 G2                                     G4  G5          G8  G9                       G11 G12

   H1                       H2               H4  H5  H6  H7  H8  H9                       H11 H12

   J1                       J2               J4  J5  J6  J7  J8  J9                       J11 J12

   K1                       K2                                                            K11 K12

   L1                       L2           L3  L4  L5  L6  L7  L8  L9 L10 L11 L12

   M1                       M2           M3  M4  M5  M6  M7  M8  M9 M10 M11 M12

   NOTE: For terminal assignments, see Table 4-2.

          Figure 4-3. 113-Pin ZQW Package (Top View), MSP430FG6626IZQW, MSP430FG6625IZQW,
                                            MSP430FG6426IZQW, MSP430FG6425IZQW

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4.2 Pin Attributes
         Table 4-1 describes the attributes of the pins.

                                                  Table 4-1. Pin Attributes

    PIN NO.           SIGNAL NAME (1) (2)         SIGNAL TYPE (3)  BUFFER TYPE             POWER                  RESET STATE
                                                                                         SOURCE (5)               AFTER BOR (6)
PZ           ZQW  P6.4                                                         (4)
                  CB4                                                                       DVCC                              (7)
                  AD0+                                    I/O      LVCMOS                   DVCC
                  OA0O                                                                      DVCC                         OFF
1            A1   P6.5                                    I                      Analog     DVCC                          N/A
                  CB5                                                                       DVCC                          N/A
                  AD0-                                    I                      Analog     DVCC                          N/A
                  OA0IN0                                                                    DVCC                         OFF
                  P6.6                                    O                      Analog     DVCC                          N/A
                  CB6                                                                       DVCC                          N/A
                  AD1+                                    I/O      LVCMOS                   DVCC                          N/A
                  G0SW0                                                                     DVCC                         OFF
2            B2   P6.7                                    I                      Analog     DVCC                          N/A
                  CB7                                                                       DVCC                          N/A
                  AD1-                                    I                      Analog     DVCC                          N/A
                  G0SW1                                                                     DVCC                         OFF
                  P7.4                                    I                      Analog     DVCC                          N/A
                  CB8                                                                       DVCC                          N/A
                  AD2+                                    I/O      LVCMOS                   DVCC                          N/A
                  OA1O                                                                      DVCC                         OFF
3            B1   P7.5                                    I                      Analog     DVCC                          N/A
                  CB9                                                                       DVCC                          N/A
                  AD2-                                    I                      Analog     DVCC                          N/A
                  OA1IN0                                                                    DVCC                         OFF
                  P7.6                                    I                      Analog     DVCC                          N/A
                  CB10                                                                      DVCC                          N/A
                  AD3+                                    I/O      LVCMOS                   DVCC                          N/A
                  G1SW0                                                                     DVCC                         OFF
4            C3   P7.7                                    I                      Analog     DVCC                          N/A
                  CB11                                                                      DVCC                          N/A
                  AD3-                                    I                      Analog     DVCC                          N/A
                  G1SW1                                                                     DVCC                         OFF
                                                          I                      Analog     DVCC                          N/A
                                                                                                                          N/A
                                                          I/O      LVCMOS                                                 N/A

5            C2                                           I                      Analog

                                                          I                      Analog

                                                          O                      Analog

                                                          I/O      LVCMOS

6            C1                                           I                      Analog

                                                          I                      Analog

                                                          I                      Analog

                                                          I/O      LVCMOS

7            D4                                           I                      Analog

                                                          I                      Analog

                                                          I                      Analog

                                                          I/O      LVCMOS

8            D2                                           I                      Analog

                                                          I                      Analog

                                                          I                      Analog

(1) For each multiplexed pin, the signal that is listed first in this table is the reset default.
(2) To determine the pin mux encodings for each pin, refer to Section 6.12.23, Input/Ouput Schematics.
(3) Signal Types: I = Input, O = Output, I/O = Input or Output, P = power
(4) Buffer Types: LVCMOS, HVCMOS, Analog, or Power (see Table 4-3 for details).
(5) The power source shown in this table is the I/O power source, which may differ from the module power source.
(6) Reset States:

      OFF = High-impedance input with pullup or pulldown disabled (if available)
      HiZ = High-impedance (neither input nor output)
      PD = High-impedance input with pulldown enabled
      PU = High-impedance input with pullup enabled
      DRIVE0 = Drive output low
      DRIVE1 = Drive output high
      N/A = Not applicable
(7) For Debug pins: Emu = with emulator attached at reset, No Emu = without emulator attached at reset

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SLAS874 MAY 2015

                                          Table 4-1. Pin Attributes (continued)

        PIN NO.          SIGNAL NAME (1) (2)  SIGNAL TYPE (3)  BUFFER TYPE         POWER     RESET STATE
                                                                                 SOURCE (5)  AFTER BOR (6)
    PZ           ZQW                                                       (4)
                                                                                    DVCC                 (7)
                         P5.0                 I/O              LVCMOS               DVCC
                         VREFBG                                                                     OFF
    9            D1      VeREF+               O                          Analog       N/A            N/A
                         P5.1                                                       DVCC             N/A
                         A4                   I                          Analog     DVCC            OFF
                         DAC0                                                       DVCC             N/A
                         P5.6                 I/O              LVCMOS               DVCC             N/A
                         A5                                                         DVCC            OFF
    10           E4      DAC1                 I                          Analog     DVCC             N/A
                         NR                                                                          N/A
                         AVSS1                O                          Analog       N/A            N/A
                         XOUT                                                         N/A            N/A
                         XIN                  I/O              LVCMOS                 N/A            N/A
                         DVCC                                                         N/A            N/A
    11           E2      CPCAP                I                          Analog       N/A            N/A
                         P2.0                                                       DVCC             N/A
                         P2MAP0               O                          Analog     DVCC            OFF
                         DAC0                                                       DVCC             N/A
    12           E1      P2.1                 I                          Analog     DVCC             N/A
                         P2MAP1                                                     DVCC            OFF
    13           F2      DAC1                 P                          Power      DVCC             N/A
                         P2.2                                                       DVCC             N/A
    14           F1      P2MAP2               O                          Analog     DVCC            OFF
                         P2.3                                                       DVCC             N/A
    15           G1      P2MAP3               I                          Analog     DVCC            OFF
                         P2.4                                                       DVCC             N/A
    16           H1, G2  P2MAP4               P                          Power      DVCC            OFF
                         R03                                                        DVCC             N/A
    17           G4      P2.5                 I/O                        Analog     DVCC             N/A
                         P2MAP5                                                     DVCC            OFF
                         P2.6                 I/O              LVCMOS               DVCC             N/A
                         P2MAP6                                                     DVCC            OFF
    18           H2      LCDREF               I/O              LVCMOS               DVCC             N/A
                         R13                                                          N/A            N/A
                         P2.7                 O                          Analog     DVCC             N/A
                         P2MAP7                                                     DVCC            OFF
                         R23                  I/O              LVCMOS               DVCC             N/A
                         DVCC1                                                      DVCC             N/A
    19           J1      DVSS1                I/O              LVCMOS                 N/A            N/A
                         VCORE                                                        N/A            N/A
                         LCDCAP               O                          Analog     DVCC             N/A
                         R33                                                        DVCC             N/A
    20           H4      COM0                 I/O              LVCMOS               DVCC             N/A
                         P5.3                                                       DVCC             N/A
                         COM1                 I/O              LVCMOS               DVCC            OFF
                         S42                                                        DVCC             N/A
    21           J2                           I/O              LVCMOS               DVCC             N/A

                                              I/O              LVCMOS

                                              I/O              LVCMOS

    22           K1                           I/O              LVCMOS

                                              I/O                        Analog

    23           K2                           I/O              LVCMOS

                                              I/O              LVCMOS

                                              I/O              LVCMOS

    24           L2                           I/O              LVCMOS

                                              I                          Analog

                                              I/O                        Analog

                                              I/O              LVCMOS

    25           L3                           I/O              LVCMOS

                                              I/O                        Analog

    26           L1                           P                          Power

    27           M1                           P                          Power

    28           M2                           P                          Power

    29           M3                           I/O                        Analog

                                              I/O                        Analog

    30           J4                           O                          Analog

                                              I/O              LVCMOS

    31           L4                           O                          Analog

                                              O                          Analog

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                                                  Table 4-1. Pin Attributes (continued)

    PIN NO.       SIGNAL NAME (1) (2)             SIGNAL TYPE (3)  BUFFER TYPE             POWER     RESET STATE
                                                                                         SOURCE (5)  AFTER BOR (6)
PZ           ZQW                                                               (4)
                                                                                            DVCC                 (7)
                  P5.4                            I/O              LVCMOS                   DVCC
                  COM2                                                                      DVCC            OFF
32           M4   S41                             O                LVCMOS                   DVCC             N/A
                  P5.5                                                                      DVCC             N/A
                  COM3                            O                              Analog     DVCC            OFF
                  S40                                                                       DVCC             N/A
                  P1.0                            I/O              LVCMOS                   DVCC             N/A
                  TA0CLK                                                                    DVCC            OFF
33           J5   ACLK                            I/O              LVCMOS                   DVCC             N/A
                  S39                                                                       DVCC             N/A
                  P1.1                            O                              Analog     DVCC             N/A
                  TA0.0                                                                     DVCC            OFF
                  BSLTX                           I/O              LVCMOS                   DVCC             N/A
                  S38                                                                       DVCC             N/A
34           L5   P1.2                            I                LVCMOS                   DVCC             N/A
                  TA0.1                                                                     DVCC            OFF
                  BSLRX                           O                LVCMOS                   DVCC             N/A
                  S37                                                                       DVCC             N/A
                  P1.3                            O                              Analog     DVCC             N/A
                  TA0.2                                                                     DVCC            OFF
                  S36                             I/O              LVCMOS                   DVCC             N/A
                  P1.4                                                                      DVCC             N/A
35           M5   TA0.3                           I/O              LVCMOS                   DVCC            OFF
                  S35                                                                       DVCC             N/A
                  P1.5                            O                LVCMOS                   DVCC             N/A
                  TA0.4                                                                     DVCC            OFF
                  S34                             O                              Analog     DVCC             N/A
                  P1.6                                                                      DVCC             N/A
                  TA0.1                           I/O              LVCMOS                   DVCC            OFF
                  S33                                                                       DVCC             N/A
36           J6   P1.7                            I/O              LVCMOS                   DVCC             N/A
                  TA0.2                                                                     DVCC            OFF
                  S32                             I                LVCMOS                   DVCC             N/A
                  P3.0                                                                      DVCC             N/A
                  TA1CLK                          O                              Analog     DVCC            OFF
                  CBOUT                                                                     DVCC             N/A
                  S31                             I/O              LVCMOS                   DVCC             N/A
                  P3.1                                                                      DVCC             N/A
37           H6   TA1.0                           I/O              LVCMOS                   DVCC            OFF
                  S30                                                                       DVCC             N/A
                  P3.2                            O                              Analog     DVCC             N/A
                  TA1.1                                                                     DVCC            OFF
                  S29                             I/O              LVCMOS                   DVCC             N/A
                  P3.3                                                                      DVCC             N/A
38           M6   TA1.2                           I/O              LVCMOS                   DVCC            OFF
                  S28                                                                                        N/A
                                                  O                              Analog                      N/A

                                                  I/O              LVCMOS

39           L6                                   I/O              LVCMOS

                                                  O                              Analog

                                                  I/O              LVCMOS

40           J7                                   I/O              LVCMOS

                                                  O                              Analog

                                                  I/O              LVCMOS

41           M7                                   I/O              LVCMOS

                                                  O                              Analog

                                                  I/O              LVCMOS

42           L7                                   I                LVCMOS

                                                  O                LVCMOS

                                                  O                              Analog

                                                  I/O              LVCMOS

43           H7                                   I/O              LVCMOS

                                                  O                              Analog

                                                  I/O              LVCMOS

44           M8                                   I/O              LVCMOS

                                                  O                              Analog

                                                  I/O              LVCMOS

45           L8                                   I/O              LVCMOS

                                                  O                              Analog

Copyright 2015, Texas Instruments Incorporated                                         Terminal Configuration and Functions  11

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SLAS874 MAY 2015                                                                           AFTER BOR (6)

                                          Table 4-1. Pin Attributes (continued)                          (7)

        PIN NO.       SIGNAL NAME (1) (2)  SIGNAL TYPE (3)  BUFFER TYPE            POWER            OFF
                                                                                 SOURCE (5)          N/A
    PZ           ZQW                                                    (4)                          N/A
                                                                                    DVCC             N/A
                      P3.4                 I/O              LVCMOS                  DVCC            OFF
                      TA2CLK                                                        DVCC             N/A
    46           J8   SMCLK                I                LVCMOS                  DVCC             N/A
                      S27                                                           DVCC            OFF
                      P3.5                 O                LVCMOS                  DVCC             N/A
                      TA2.0                                                         DVCC             N/A
                      S26                  O                             Analog     DVCC            OFF
                      P3.6                                                          DVCC             N/A
                      TA2.1                I/O              LVCMOS                  DVCC             N/A
                      S25                                                           DVCC            OFF
    47           M9   P3.7                 I/O              LVCMOS                  DVCC             N/A
                      TA2.2                                                         DVCC             N/A
                      S24                  O                             Analog     DVCC            OFF
                      P4.0                                                          DVCC             N/A
                      TB0.0                I/O              LVCMOS                  DVCC             N/A
                      S23                                                           DVCC            OFF
    48           L9   P4.1                 I/O              LVCMOS                  DVCC             N/A
                      TB0.1                                                         DVCC             N/A
                      S22                  O                             Analog     DVCC            OFF
                      P4.2                                                          DVCC             N/A
                      TB0.2                I/O              LVCMOS                  DVCC             N/A
                      S21                                                           DVCC            OFF
    49           M10  P4.3                 I/O              LVCMOS                  DVCC             N/A
                      TB0.3                                                         DVCC             N/A
                      S20                  O                             Analog     DVCC            OFF
                      P4.4                                                          DVCC             N/A
                      TB0.4                I/O              LVCMOS                  DVCC             N/A
                      S19                                                           DVCC            OFF
    50           J9   P4.5                 I/O              LVCMOS                  DVCC             N/A
                      TB0.5                                                         DVCC             N/A
                      S18                  O                             Analog     DVCC            OFF
                      P4.6                                                          DVCC             N/A
                      TB0.6                I/O              LVCMOS                  DVCC             N/A
                      S17                                                           DVCC             N/A
    51           M11  P4.7                 I/O              LVCMOS                  DVCC            OFF
                      TB0OUTH                                                       DVCC             N/A
                      SVMOUT               O                             Analog     DVCC             N/A
                      S16                                                           DVCC            OFF
                      P8.0                 I/O              LVCMOS                  DVCC             N/A
                      TB0CLK                                                        DVCC             N/A
    52           L10  S15                  I/O              LVCMOS                  DVCC             N/A
                      P8.1                                                          DVCC
                      UCB1STE              O                             Analog     DVCC
                      UCA1CLK                                                       DVCC
                      S14                  I/O              LVCMOS

    53           M12                       I/O              LVCMOS

                                           O                             Analog

                                           I/O              LVCMOS

    54           L12                       I/O              LVCMOS

                                           O                             Analog

                                           I/O              LVCMOS

    55           L11                       I/O              LVCMOS

                                           O                             Analog

                                           I/O              LVCMOS

    56           K11                       I/O              LVCMOS

                                           O                             Analog

                                           I/O              LVCMOS

    57           K12                       I                LVCMOS

                                           O                LVCMOS

                                           O                             Analog

                                           I/O              LVCMOS

    58           J11                       I                LVCMOS

                                           O                             Analog

                                           I/O              LVCMOS

    59           J12                       I/O              LVCMOS

                                           I/O              LVCMOS

                                           O                             Analog

12  Terminal Configuration and Functions                                         Copyright 2015, Texas Instruments Incorporated

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                                                  Table 4-1. Pin Attributes (continued)

    PIN NO.           SIGNAL NAME (1) (2)         SIGNAL TYPE (3)  BUFFER TYPE             POWER     RESET STATE
                                                                                         SOURCE (5)  AFTER BOR (6)
PZ           ZQW                                                               (4)
                                                                                            DVCC                 (7)
                      P8.2                        I/O              LVCMOS                   DVCC
                      UCA1TXD                                                               DVCC            OFF
60           H11      UCA1SIMO                    O                LVCMOS                   DVCC             N/A
                      S13                                                                   DVCC             N/A
                      P8.3                        I/O              LVCMOS                   DVCC             N/A
                      UCA1RXD                                                               DVCC            OFF
                      UCA1SOMI                    O                              Analog     DVCC             N/A
                      S12                                                                   DVCC             N/A
                      P8.4                        I/O              LVCMOS                   DVCC             N/A
                      UCB1CLK                                                               DVCC            OFF
61           H12      UCA1STE                     I                LVCMOS                   DVCC             N/A
                      S11                                                                                    N/A
                      DVSS2                       I/O              LVCMOS                     N/A            N/A
                      DVCC2                                                                   N/A            N/A
                      P8.5                        O                              Analog     DVCC             N/A
                      UCB1SIMO                                                              DVCC            OFF
                      UCB1SDA                     I/O              LVCMOS                   DVCC             N/A
                      S10                                                                   DVCC             N/A
62           G11      P8.6                        I/O              LVCMOS                   DVCC             N/A
                      UCB1SOMI                                                              DVCC            OFF
                      UCB1SCL                     I/O              LVCMOS                   DVCC             N/A
                      S9                                                                    DVCC             N/A
                      P8.7                        O                              Analog     DVCC             N/A
                      S8                                                                    DVCC            OFF
63           G12      P9.0                        P                              Power      DVCC             N/A
                      S7                                                                    DVCC            OFF
64           F12      P9.1                        P                              Power      DVCC             N/A
                      S6                                                                    DVCC            OFF
                      P9.2                        I/O              LVCMOS                   DVCC             N/A
                      S5                                                                    DVCC            OFF
65           F11      P9.3                        I/O              LVCMOS                   DVCC             N/A
                      S4                                                                    DVCC            OFF
                      P9.4                        I/O              LVCMOS                   DVCC             N/A
                      S3                                                                    DVCC            OFF
                      P9.5                        O                              Analog     DVCC             N/A
                      S2                                                                    DVCC            OFF
                      P9.6                        I/O              LVCMOS                   DVCC             N/A
                      S1                                                                    DVCC            OFF
66           G9       P9.7                        I/O              LVCMOS                   DVCC             N/A
                      S0                                                                    DVCC            OFF
                      VSSU                        I/O              LVCMOS                     N/A            N/A
                      PU.0                                                                  VBUS             N/A
                      DP                          O                              Analog     VBUS             HiZ
                                                                                                             N/A
67           E12      PUR (FG662x only)           I/O              LVCMOS                   VBUS
                                                                                                             HiZ
                      NC (FG642x only)            O                              Analog       N/A
                                                                                                             N/A
68           E11                                  I/O              LVCMOS

                                                  O                              Analog

69           F9                                   I/O              LVCMOS

                                                  O                              Analog

70           D12                                  I/O              LVCMOS

                                                  O                              Analog

71           D11                                  I/O              LVCMOS

                                                  O                              Analog

72           E9                                   I/O              LVCMOS

                                                  O                              Analog

73           C12                                  I/O              LVCMOS

                                                  O                              Analog

74           C11                                  I/O              LVCMOS

                                                  O                              Analog

75           D9                                   I/O              LVCMOS

                                                  O                              Analog

76          B11, B12                              P                              Power

77           A12                                  I/O              HVCMOS

                                                  I/O              HVCMOS

78           B10                                  I/O              HVCMOS/open-
                                                                          drain

                                                  I/O                            N/A

Copyright 2015, Texas Instruments Incorporated                                         Terminal Configuration and Functions  13

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SLAS874 MAY 2015                                                                           AFTER BOR (6)

                                          Table 4-1. Pin Attributes (continued)                          (7)

        PIN NO.       SIGNAL NAME (1) (2)  SIGNAL TYPE (3)  BUFFER TYPE            POWER             HiZ
                                                                                 SOURCE (5)          N/A
    PZ           ZQW                                                    (4)                          N/A
                                                                                    VBUS             N/A
    79           A11  PU.1                 I/O              HVCMOS                  VBUS             N/A
                      DM                                                                             N/A
                      VBUS                 I/O              HVCMOS                    N/A            N/A
                      LDOI                                                         External          N/A
    80           A10  VUSB                 I                             Power                       N/A
                      LDOO                                                            N/A           OFF
                      V18 (FG662x only)    I                             Analog     VBUS             N/A
                      NC (FG642x only)                                                              OFF
    81           A9   AVSS2                O                             Power        N/A            N/A
                      P7.2                                                            N/A            N/A
                      XT2IN                O                             Analog       N/A            N/A
                      P7.3                                                          DVCC            OFF
    82           B9   XT2OUT               O                             Power      DVCC             N/A
                      VBAK                                                          DVCC             N/A
                      VBAT                                              N/A        DVCC             N/A
                      P5.7                                                            N/A            N/A
    83           A8   DMAE0                P                             Power        N/A      No Emu: PD
                      RTCCLK                                                        DVCC         Emu: PD
    84           B8   DVCC3                I/O              LVCMOS                  DVCC             N/A
                      DVSS3                                                         DVCC            OFF
                                           I                             Analog       N/A     No Emu: OFF
                      TEST                                                            N/A     Emu: DRIVE0
    85           B7                        I/O              LVCMOS                                  OFF
                      SBWTCK                                                        DVCC      No Emu: OFF
                      PJ.0                 O                             Analog                  Emu: PU
                                                                                    DVCC      No Emu: OFF
    86           A7   TDO                  I/O                           Analog     DVCC        Emu: OFF
                                                                                                    OFF
    87           D8   PJ.1                 P                             Power      DVCC      No Emu: OFF
                                                                                                 Emu: PU
                      TDI                  I/O              LVCMOS                  DVCC            OFF
                                                                                              No Emu: OFF
    88           D7                        I                LVCMOS                  DVCC         Emu: PU
                                                                                                     PU
                                           O                LVCMOS                  DVCC             N/A
                                                                                                     PU
    89           A6                        P                             Power      DVCC            OFF
                                                                                                     N/A
    90           A5                        P                             Power      DVCC             N/A
                                                                                                    OFF
    91           B6                        I                LVCMOS                  DVCC             N/A
                                                                                                     N/A
                                           I                LVCMOS                  DVCC

                                           I/O              LVCMOS                  DVCC
                                                                                    DVCC
    92           B5                        O                LVCMOS                  DVCC
                                                                                    DVCC
                                           I/O              LVCMOS                  DVCC
                                                                                    DVCC
    93           A4                        I                LVCMOS                  DVCC
                                                                                    DVCC
                      TCLK                 I                LVCMOS                  DVCC

                      PJ.2                 I/O              LVCMOS

    94           E7   TMS                  I                LVCMOS

                      PJ.3                 I/O              LVCMOS

    95           D6   TCK                  I                LVCMOS

                      RST                  I/O              LVCMOS
                      NMI
    96           A3   SBWTDIO              I                LVCMOS
                      P6.0
                      CB0                  I/O              LVCMOS
                      A0
                      P6.1                 I/O              LVCMOS
                      CB1
    97           B4   A1                   I                             Analog

                                           I                             Analog

                                           I/O              LVCMOS

    98           B3                        I                             Analog

                                           I                             Analog

14  Terminal Configuration and Functions                                         Copyright 2015, Texas Instruments Incorporated

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                                                  Table 4-1. Pin Attributes (continued)

     PIN NO.                 SIGNAL NAME (1) (2)  SIGNAL TYPE (3)  BUFFER TYPE             POWER     RESET STATE
                                                                                         SOURCE (5)  AFTER BOR (6)
PZ            ZQW                                                              (4)
                                                                                            DVCC                 (7)
                         P6.2                     I/O              LVCMOS                   DVCC
                                                                                            DVCC            OFF
99            A2         CB2                      I                              Analog     DVCC             N/A
                                                                                            DVCC             N/A
                         A2                       I                              Analog     DVCC             N/A
                                                                                            DVCC            OFF
                         OA0IP0                   I                              Analog     DVCC             N/A
                                                                                                             N/A
                         P6.3                     I/O              LVCMOS                                   N/A

100           D5         CB3                      I                              Analog                        

                         A3                       I                              Analog

                         OA1IP0                   I                              Analog

            E5, E6, E8,

N/A         F4, F5, F8,  Reserved                 -                              
            G5, G8, H5,

              H8, H9

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SLAS874 MAY 2015

4.3 Signal Descriptions
         Table 4-2 describes the signals for all device variants and package options.

                                              Table 4-2. Signal Descriptions

  FUNCTION       SIGNAL      PIN NO.                 PIN                                   DESCRIPTION
ADC               NAME                             TYPE (1)
BSL                      PZ                   ZQW
             A0
             A1          97                   B4             I    ADC analog single ended input A0
             A2
             A3          98                   B3             I    ADC analog single ended input A1
             A4
             A5          99                   A2             I    ADC analog single ended input A2
             AD0+
             AD0-        100                  D5             I    ADC analog single ended input A3
             AD1+
             AD1-        10                   E4             I    ADC analog single ended input A4
             AD2+
             AD2-        11                   E2             I    ADC analog single ended input A5
             AD3+
             AD3-        1                    A1             I    ADC positive analog differential input AD0+
             VeREF+
             BSLRX       2                    B2             I    ADC negative analog differential input AD0-
             BSLTX
                         3                    B1             I    ADC positive analog differential input AD1+

                         4                    C3             I    ADC negative analog differential input AD1-

                         5                    C2             I    ADC positive analog differential input AD2+

                         6                    C1             I    ADC negative analog differential input AD2-

                         7                    D4             I    ADC positive analog differential input AD3+

                         8                    D2             I    ADC negative analog differential input AD3-

                         9                    D1             I    Input for an external reference voltage to the ADC and DAC

                         36                   J6             I    BSL receive input

                         35                   M5             O BSL transmit output

             VBAK        86                   A7             I/O  Capacitor for backup subsystem. Do not load this pin externally. For
             VBAT                                                 capacitor values, see CBAK in Recommended Operating Conditions.
Backup
                                                                  Backup or secondary supply voltage. If backup voltage is not supplied,
                         87                   D8             P    connect to DVCC externally.

Charge Pump  CPCAP       17                   G4             I/O Capacitor for op amp and CTSD16 rail-to-rail charge pump
Clock        ACLK
             RTCCLK      34                   L5             O ACLK output (divided by 1, 2, 4, 8, 16, or 32)
Comparator   SMCLK
             XIN         88                   D7             O RTCCLK output
             XOUT
             XT2IN       46                   J8             O SMCLK output
             XT2OUT
             CB0         15                   G1             I    Input terminal for crystal oscillator XT1
             CB1
             CB2         14                   F1             O Output terminal of crystal oscillator XT1
             CB3
             CB4         84                   B8             I    Input terminal for crystal oscillator XT2
             CB5
             CB6         85                   B7             O Output terminal of crystal oscillator XT2
             CB7
             CB8         97                   B4             I    Comparator_B input CB0
             CB9
             CB10        98                   B3             I    Comparator_B input CB1
             CB11
             CBOUT       99                   A2             I    Comparator_B input CB2

                         100                  D5             I    Comparator_B input CB3

                         1                    A1             I    Comparator_B input CB4

                         2                    B2             I    Comparator_B input CB5

                         3                    B1             I    Comparator_B input CB6

                         4                    C3             I    Comparator_B input CB7

                         5                    C2             I    Comparator_B input CB8

                         6                    C1             I    Comparator_B input CB9

                         7                    D4             I    Comparator_B input CB10

                         8                    D2             I    Comparator_B input CB11

                         42                   L7             O Comparator_B output

(1) I = input, O = output, I/O = input or output, P = power

16      Terminal Configuration and Functions                                               Copyright 2015, Texas Instruments Incorporated

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                         Table 4-2. Signal Descriptions (continued)

FUNCTION    SIGNAL       PIN NO.                         PIN                            DESCRIPTION
             NAME                                      TYPE (1)
                     PZ                           ZQW
                                                           O DAC output channel 0
            DAC0     10                           E4

DAC         DAC1     18                           H2
DMA
            DMAE0    11                           E2   O DAC output channel 1
Debug       SBWTCK
            TCK      19                           J1
            TCLK
            TDI      88                           D7   I    DMA external trigger input
            TDO
            TEST     91                           B6   I    Spy-Bi-Wire input clock
            TMS
            SBWTDIO  95                           D6   I    Test clock
            P1.0
            P1.1     93                           A4   I    Test clock input
            P1.2
            P1.3     93                           A4   I    Test data input
            P1.4
            P1.5     92                           B5   O Test data output
            P1.6
            P1.7     91                           B6   I    Test mode pin; selects digital I/O on JTAG pins

            P2.0     94                           E7   I    Test mode select

                     96                           A3   I/O Spy-Bi-Wire data input/output

                     34                           L5   I/O General-purpose digital I/O with port interrupt

                     35                           M5   I/O General-purpose digital I/O with port interrupt

                     36                           J6   I/O General-purpose digital I/O with port interrupt

                     37                           H6   I/O General-purpose digital I/O with port interrupt

                     38                           M6   I/O General-purpose digital I/O with port interrupt

                     39                           L6   I/O General-purpose digital I/O with port interrupt

                     40                           J7   I/O General-purpose digital I/O with port interrupt

                     41                           M7   I/O General-purpose digital I/O with port interrupt

                     18                           H2   I/O  General-purpose digital I/O with port interrupt and mappable secondary
                                                            function

            P2.1     19                           J1   I/O  General-purpose digital I/O with port interrupt and mappable secondary
                                                            function

            P2.2     20                           H4   I/O  General-purpose digital I/O with port interrupt and mappable secondary
                                                            function

            P2.3     21                           J2   I/O  General-purpose digital I/O with port interrupt and mappable secondary
            P2.4                                            function
GPIO
                                                            General-purpose digital I/O with port interrupt and mappable secondary
                     22                           K1   I/O  function

            P2.5     23                           K2   I/O  General-purpose digital I/O with port interrupt and mappable secondary
                                                            function

            P2.6     24                           L2   I/O  General-purpose digital I/O with port interrupt and mappable secondary
                                                            function

            P2.7     25                           L3   I/O  General-purpose digital I/O with port interrupt and mappable secondary
                                                            function
            P3.0
            P3.1     42                           L7   I/O General-purpose digital I/O with port interrupt
            P3.2
            P3.3     43                           H7   I/O General-purpose digital I/O with port interrupt
            P3.4
            P3.5     44                           M8   I/O General-purpose digital I/O with port interrupt
            P3.6
            P3.7     45                           L8   I/O General-purpose digital I/O with port interrupt

                     46                           J8   I/O General-purpose digital I/O with port interrupt

                     47                           M9   I/O General-purpose digital I/O with port interrupt

                     48                           L9   I/O General-purpose digital I/O with port interrupt

                     49                           M10  I/O General-purpose digital I/O with port interrupt

Copyright 2015, Texas Instruments Incorporated                                        Terminal Configuration and Functions        17

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SLAS874 MAY 2015

                             Table 4-2. Signal Descriptions (continued)

  FUNCTION      SIGNAL      PIN NO.              PIN                          DESCRIPTION
GPIO             NAME                          TYPE (1)
                        PZ                ZQW
            P4.0
            P4.1        50                J9   I/O General-purpose digital I/O with port interrupt
            P4.2                               I/O General-purpose digital I/O with port interrupt
            P4.3        51                M11  I/O General-purpose digital I/O with port interrupt
            P4.4                               I/O General-purpose digital I/O with port interrupt
            P4.5        52                L10  I/O General-purpose digital I/O with port interrupt
            P4.6                               I/O General-purpose digital I/O with port interrupt
            P4.7        53                M12  I/O General-purpose digital I/O with port interrupt
            P5.0                               I/O General-purpose digital I/O with port interrupt
            P5.1        54                L12  I/O General-purpose digital I/O
            P5.3                               I/O General-purpose digital I/O
            P5.4        55                L11  I/O General-purpose digital I/O
            P5.5                               I/O General-purpose digital I/O
            P5.6        56                K11  I/O General-purpose digital I/O
            P5.7                               I/O General-purpose digital I/O
            P6.0        57                K12  I/O General-purpose digital I/O
            P6.1                               I/O General-purpose digital I/O
            P6.2        9                 D1   I/O General-purpose digital I/O
            P6.3                               I/O General-purpose digital I/O
            P6.4        10                E4   I/O General-purpose digital I/O
            P6.5                               I/O General-purpose digital I/O
            P6.6        31                L4   I/O General-purpose digital I/O
            P6.7                               I/O General-purpose digital I/O
            P7.2        32                M4   I/O General-purpose digital I/O
            P7.3                               I/O General-purpose digital I/O
            P7.4        33                J5   I/O General-purpose digital I/O
            P7.5                               I/O General-purpose digital I/O
            P7.6        11                E2   I/O General-purpose digital I/O
            P7.7                               I/O General-purpose digital I/O
            P8.0        88                D7   I/O General-purpose digital I/O
            P8.1                               I/O General-purpose digital I/O
            P8.2        97                B4   I/O General-purpose digital I/O
            P8.3                               I/O General-purpose digital I/O
            P8.4        98                B3   I/O General-purpose digital I/O
            P8.5                               I/O General-purpose digital I/O
            P8.6        99                A2   I/O General-purpose digital I/O
            P8.7                               I/O General-purpose digital I/O
            P9.0        100               D5   I/O General-purpose digital I/O
            P9.1                               I/O General-purpose digital I/O
            P9.2        1                 A1   I/O General-purpose digital I/O
            P9.3                               I/O General-purpose digital I/O
            P9.4        2                 B2   I/O General-purpose digital I/O
            P9.5                               I/O General-purpose digital I/O
            P9.6        3                 B1   I/O General-purpose digital I/O
            P9.7                               I/O General-purpose digital I/O
                        4                 C3   I/O General-purpose digital I/O

                        84                B8

                        85                B7

                        5                 C2

                        6                 C1

                        7                 D4

                        8                 D2

                        58                J11

                        59                J12

                        60                H11

                        61                H12

                        62                G11

                        65                F11

                        66                G9

                        67                E12

                        68                E11

                        69                F9

                        70                D12

                        71                D11

                        72                E9

                        73                C12

                        74                C11

                        75                D9

18  Terminal Configuration and Functions                                      Copyright 2015, Texas Instruments Incorporated

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                                 Table 4-2. Signal Descriptions (continued)

  FUNCTION      SIGNAL           PIN NO.                 PIN                            DESCRIPTION
GPIO             NAME                                  TYPE (1)
                             PZ                   ZQW
            PJ.0
            PJ.1             92                   B5   I/O General-purpose digital I/O
            PJ.2
            PJ.3             93                   A4   I/O General-purpose digital I/O

            PU.0             94                   E7   I/O General-purpose digital I/O

                             95                   D6   I/O General-purpose digital I/O

                             77                   A12  I/O       General-purpose digital I/O - controlled by USB control register (FG662x
                                                                 devices) or PU control register

            PU.1             79                   A11  I/O       General-purpose digital I/O - controlled by USB control register (FG662x
                                                                 devices) or PU control register

            G0SW0            3                    B1   I         Analog switch to AVSS. Internally connected to ADC positive analog
                                                                 differential input AD1+.

                      G0SW1  4                    C3   I         Analog switch to AVSS. Internally connected to ADC negative analog
Ground Switch                                                    differential input AD1-.

                      G1SW0  7                    D4   I         Analog switch to AVSS. Internally connected to ADC positive analog
                                                                 differential input AD3+.

            G1SW1            8                    D2   I         Analog switch to AVSS. Internally connected to ADC negative analog
                                                                 differential input AD3-.
            UCB1SCL
I2C         UCB1SDA          66                   G9   I/O USCI_B1 I2C clock
LCD         COM0
            COM1             65                   F11  I/O USCI_B1 I2C data
            COM2
            COM3             30                   J4   O LCD common output COM0 for LCD backplane

            LCDCAP           31                   L4   O LCD common output COM1 for LCD backplane

            LCDREF           32                   M4   O LCD common output COM2 for LCD backplane
            R03
            R13              33                   J5   I/O LCD common output COM3 for LCD backplane
            R23
                             29                   M3   I/O       LCD capacitor connection
            R33                                                  CAUTION: LCDCAP/R33 must be connected to DVSS if not used.

            S0               24                   L2   I         External reference voltage input for regulated LCD voltage
            S1
            S2               22                   K1   I/O Input/output port of lowest analog LCD voltage (V5)
            S3
            S4               24                   L2   I/O Input/output port of third most positive analog LCD voltage (V3 or V4)
            S5
            S6               25                   L3   I/O Input/output port of second most positive analog LCD voltage (V2)
            S7
            S8               29                   M3   I/O       Input/output port of most positive analog LCD voltage (V1)
            S9                                                   CAUTION: LCDCAP/R33 must be connected to DVSS if not used.
            S10
            S11              75                   D9   O LCD segment output S0
            S12
            S13              74                   C11  O LCD segment output S1
            S14
            S15              73                   C12  O LCD segment output S2
            S16
            S17              72                   E9   O LCD segment output S3
            S18
                             71                   D11  O LCD segment output S4

                             70                   D12  O LCD segment output S5

                             69                   F9   O LCD segment output S6

                             68                   E11  O LCD segment output S7

                             67                   E12  O LCD segment output S8

                             66                   G9   O LCD segment output S9

                             65                   F11  O LCD segment output S10

                             62                   G11  O LCD segment output S11

                             61                   H12  O LCD segment output S12

                             60                   H11  O LCD segment output S13

                             59                   J12  O LCD segment output S14

                             58                   J11  O LCD segment output S15

                             57                   K12  O LCD segment output S16

                             56                   K11  O LCD segment output S17

                             55                   L11  O LCD segment output S18

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SLAS874 MAY 2015

                            Table 4-2. Signal Descriptions (continued)

  FUNCTION      SIGNAL      PIN NO.              PIN                          DESCRIPTION
LCD              NAME                          TYPE (1)
                        PZ                ZQW
            S19
            S20         54                L12  O LCD segment output S19
            S21
            S22         53                M12  O LCD segment output S20
            S23
            S24         52                L10  O LCD segment output S21
            S25
            S26         51                M11  O LCD segment output S22
            S27
            S28         50                J9   O LCD segment output S23
            S29
            S30         49                M10  O LCD segment output S24
            S31
            S32         48                L9   O LCD segment output S25
            S33
            S34         47                M9   O LCD segment output S26
            S35
            S36         46                J8   O LCD segment output S27
            S37
            S38         45                L8   O LCD segment output S28
            S39
            S40         44                M8   O LCD segment output S29
            S41
            S42         43                H7   O LCD segment output S30

                        42                L7   O LCD segment output S31

                        41                M7   O LCD segment output S32

                        40                J7   O LCD segment output S33

                        39                L6   O LCD segment output S34

                        38                M6   O LCD segment output S35

                        37                H6   O LCD segment output S36

                        36                J6   O LCD segment output S37

                        35                M5   O LCD segment output S38

                        34                L5   O LCD segment output S39

                        33                J5   O LCD segment output S40

                        32                M4   O LCD segment output S41

                        31                L4   O LCD segment output S42

            P2MAP0      18                H2             Default mapping: USCI_B0 SPI slave transmit enable; USCI_A0 clock
                                               I/O input/output

                                                         Mapping Options: See Table 6-8

            P2MAP1      19                J1   I/O       Default mapping: USCI_B0 SPI slave in/master out; USCI_B0 I2C data
            P2MAP2                                       Mapping Options: See Table 6-8

                        20                H4   I/O       Default mapping: USCI_B0 SPI slave out/master in; USCI_B0 I2C clock
                                                         Mapping Options: See Table 6-8

            P2MAP3      21                J2             Default mapping: USCI_B0 clock input/output; USCI_A0 SPI slave
            P2MAP4                             I/O transmit enable
Mappable
                                                         Mapping Options: See Table 6-8

                        22                K1             Default mapping: USCI_A0 UART transmit data; USCI_A0 SPI slave
                                               I/O in/master out

                                                         Mapping Options: See Table 6-8

            P2MAP5      23                K2             Default mapping: USCI_A0 UART receive data; USCI_A0 slave
            P2MAP6                             I/O out/master in
            P2MAP7
            NR                                           Mapping Options: See Table 6-8

                        24                L2   I/O       Default mapping: no secondary function
                                                         Mapping Options: See Table 6-8

                        25                L3   I/O       Default mapping: no secondary function
                                                         Mapping Options: See Table 6-8

Noise                   12                E1   I         Noise reduction. Connect pin to analog ground.
Reduction

20  Terminal Configuration and Functions                                      Copyright 2015, Texas Instruments Incorporated

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                            Table 4-2. Signal Descriptions (continued)

FUNCTION    SIGNAL         PIN NO.                           PIN                                  DESCRIPTION
             NAME                                          TYPE (1)
                       PZ                         ZQW

            OA1IN0     6                          C1       I         OA1 negative input internally connected to ADC negative analog
                                                                     differential input AD2-

            OA0IN0     2                          B2       I         OA0 negative input internally connected to ADC negative analog
                                                                     differential input AD0-
            OA0IP0
Op Amp                 99                         A2       I         OA0 positive input internally connected to ADC analog input A2
Power       OA0O
REF                    1                          A1       O         OA0 output internally connected to ADC positive analog differential input
            OA1IP0                                                   AD0+

            OA1O       100                        D5       I         OA1 positive input internally connected to ADC analog input A3

            AVSS1      5                          C2       O         OA1 output internally connected to ADC positive analog differential input
            AVSS2                                                    AD2+
            DVCC
            DVCC1      13                         F2       P Analog ground supply
            DVCC2
            DVCC3      83                         A8       P Analog ground supply
            DVSS1
            DVSS2      16                         H1, G2   P Digital power supply
            DVSS3
            LDOI       26                         L1       P Digital power supply
            LDOO
            VCORE (2)  64                         F12      P Digital power supply

            VREFBG     89                         A6       P Digital power supply

            NC         27                         M1       P Digital ground supply

                       63                         G12      P Digital ground supply

                       90                         A5       P Digital ground supply

                       80                         A10      I         LDO input (not available on FG662x devices)

                       81                         A9       O LDO output (not available on FG662x devices)

                       28                         M2       O         Regulated core power supply (internal use only, no external current
                                                                     loading)

                       9                          D1       O Output of reference voltage to the ADC and DAC

                       78                         B10      I/O Not connected (not available on FG662x devices)

                       82                         B9

                                                  E5, E6,

Reserved                                          E8, F4,

            Reserved                             F5, F8,  -         Reserved. Internally connected to DVSS. TI recommends external
                                                  G5, G8,            connection to ground (DVSS).

                                                  H5, H8,

                                                  H9

            UCA1CLK    59                         J12      I/O USCI_A1 clock input/output
            UCA1SIMO
            UCA1SOMI   60                         H11      I/O USCI_A1 SPI slave in/master out
            UCA1STE
            UCB1CLK    61                         H12      I/O USCI_A1 SPI slave out/master in
            UCB1SIMO
SPI         UCB1SOMI   62                         G11      I/O USCI_A1 SPI slave transmit enable
System      UCB1STE
            NMI        62                         G11      I/O USCI_B1 clock input/output
            RST
            SVMOUT     65                         F11      I/O USCI_B1 SPI slave in/master out

                       66                         G9       I/O USCI_B1 SPI slave out/master in

                       59                         J12      I/O USCI_B1 SPI slave transmit enable

                       96                         A3       I         Nonmaskable interrupt input

                       96                         A3       I/O Reset input (active low)(3)

                       57                         K12      O SVM output

(2) VCORE is for internal use only. No external current loading is possible. VCORE must be connected to the recommended capacitor

      value, CVCORE.
(3) When this pin is configured as reset, the internal pullup resistor is enabled by default.

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SLAS874 MAY 2015

                                Table 4-2. Signal Descriptions (continued)

    FUNCTION      SIGNAL        PIN NO.          PIN                            DESCRIPTION
                   NAME                        TYPE (1)
                            PZ            ZQW
              TA0.0
                            35            M5   I/O Timer TA0 CCR0 capture: CCI0A input, compare: Out0 output

              TA0.1         36            J6   I/O Timer TA0 CCR1 capture: CCI1A input, compare: Out1 output

                            40            J7   I/O Timer TA0 CCR1 capture: CCI1B input, compare: Out1 output

              TA0.2         37            H6   I/O Timer TA0 CCR2 capture: CCI2A input, compare: Out2 output

              TA0.3         41            M7   I/O Timer TA0 CCR2 capture: CCI2B input, compare: Out2 output
              TA0.4
              TA0CLK        38            M6   I/O Timer TA0 CCR3 capture: CCI3A input compare: Out3 output
              TA1.0
              TA1.1         39            L6   I/O Timer TA0 CCR4 capture: CCI4A input, compare: Out4 output
              TA1.2
Timer_A       TA1CLK        34            L5   I         Timer TA0 clock signal TACLK input
              TA2.0
Timer_B       TA2.1         43            H7   I/O Timer TA1 capture CCR0: CCI0A input, compare: Out0 output
UART          TA2.2
              TA2CLK        44            M8   I/O Timer TA1 capture CCR1: CCI1A input, compare: Out1 output
              TB0.0
              TB0.1         45            L8   I/O Timer TA1 capture CCR2: CCI2A input, compare: Out2 output
              TB0.2
              TB0.3         42            L7   I         Timer TA1 clock input
              TB0.4
              TB0.5         47            M9   I/O Timer TA2 capture CCR0: CCI0A input, compare: Out0 output
              TB0.6
              TB0CLK        48            L9   I/O Timer TA2 capture CCR1: CCI1A input, compare: Out1 output
              TB0OUTH
              UCA1CLK       49            M10  I/O Timer TA2 capture CCR2: CCI2A input, compare: Out2 output
              UCA1RXD
              UCA1TXD       46            J8   I         Timer TA2 clock input
              DM
              DP            50            J9   I/O Timer TB0 capture CCR0: CCI0A input, compare: Out0 output

                            51            M11  I/O Timer TB0 capture CCR1: CCI1A input, compare: Out1 output

                            52            L10  I/O Timer TB0 capture CCR2: CCI2A input, compare: Out2 output

                            53            M12  I/O Timer TB0 capture CCR3: CCI3A input, compare: Out3 output

                            54            L12  I/O Timer TB0 capture CCR4: CCI4A input, compare: Out4 output

                            55            L11  I/O Timer TB0 capture CCR5: CCI5A input, compare: Out5 output

                            56            K11  I/O Timer TB0 capture CCR6: CCI6A input, compare: Out6 output

                            58            J11  I         Timer TB0 clock input

                            57            K12  I         Timer TB0: Switch all PWM outputs high impedance

                            59            J12  I/O USCI_A1 clock input/output

                            61            H12  I         USCI_A1 UART receive data

                            60            H11  O USCI_A1 UART transmit data

                            79            A11  I/O USB data terminal DM (not available on FG6426 and FG6425 devices)

                            77            A12  I/O USB data terminal DP (not available on FG6426 and FG6425 devices)

                                                         USB pullup resistor pin (open drain). The voltage level at the PUR pin is
                                                         used to invoke the default USB BSL.

                      PUR   78            B10  I/O Recommended 1-M resistor to ground. See Section 6.6 for more

USB                                                      information.
(FG662x only)
                                                         Not available on FG6426 and FG6425 devices.
                      V18
                            82            B9   O         USB regulated power (internal use only, no external current loading) (not
                      VBUS                               available on FG6426 and FG6425 devices)

                      VSSU  80            A10  I         USB LDO input (connect to USB power source) (not available on
                      VUSB                               FG6426 and FG6425 devices)

                            76            B11  P USB PHY ground supply
                                          B12

                            81            A9   O USB LDO output (not available on FG6426 and FG6425 devices)

22  Terminal Configuration and Functions                                            Copyright 2015, Texas Instruments Incorporated

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4.4 Pin Multiplexing

         Pin multiplexing for these devices is controlled by both register settings and operating modes (for
         example, if the device is in test mode). For details of the settings for each pin and schematics of the
         multiplexed ports, see Section 6.12.23.

                                                     Table 4-3. Buffer Type

BUFFER TYPE NOMINAL                      HYSTERESIS    PU OR PD      NOMINAL          OUTPUT                   OTHER
(STANDARD) VOLTAGE                                         N/A     PU OR PD           DRIVE          CHARACTERISTICS
                                                            N/A    STRENGTH
                                                                                    STRENGTH
                                                     Programmable        (A)           (mA)
                                                            N/A
Analog (1)                                                  N/A          N/A                          See analog modules in

              3.0 V                               N                      N/A        N/A               Section 5, Specifications for

                                                                         See                          details
                                                                   Section 5.5.5,
HVCMOS        5.0 V                               Y                                        See
                                                                      General-      Section 5.5.5.1,
                                                                   Purpose I/Os
                                                                                         Typical
                                                                         N/A        Characteristics

                                                                         N/A             Outputs

LVCMOS        3.0 V                      Y (2)                                             See
                                                                                    Section 5.5.5.1,

                                                                                         Typical
                                                                                    Characteristics

                                                                                        Outputs

Power         3.0 V                               N                                 N/A               SVS enables hysteresis on
(DVCC) (3)                                                                                            DVCC

Power         3.0 V                               N                                 N/A
(AVCC) (3)

Power (DVSS   0V                                  N  N/A           N/A              N/A
and AVSS)(3)

(1) This is a switch, not a buffer.
(2) Only for input pins
(3) This is supply input, not a buffer.

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SLAS874 MAY 2015

4.5 Connection of Unused Pins
         Table 4-4 lists the correct termination of all unused pins.

                            Table 4-4. Connection of Unused Pins(1)

       PIN  POTENTIAL                                                 COMMENT

AVCC        DVCC         For devices where the charge pump is not used (no rail-to-rail OA and no rail-to-rail CTSD16).
AVSS        DVSS
CPCAP       Open

LCDCAP      DVSS         For devices with LDO-PWR module when not being used in the application.
LDOI        DVSS         For devices with LDO-PWR module when not being used in the application.
LDOO        Open

NC          Open

PJ.0/TDO    Open         The JTAG pins are shared with general-purpose I/O function (PJ.x). If not being used, these must
PJ.1/TDI                 be switched to port function, output direction (PJDIR.n = 1). When used as JTAG pins, these pins
PJ.2/TMS                 must remain open.
PJ.3/TCK

PU.0/DP     Open         For USB devices only when USB module is not being used in the application
PU.1/DM
PUR (2)     DVSS         For USB devices only when USB module is not being used in the application
            Open         Switched to port function, output direction (PxDIR.n = 1). Px.y represents port x and bit y of port x
Px.y                     (for example, P1.0, P1.1, P2.2, PJ.0, PJ.1)
            DVCC or VCC  47-k pullup or internal pullup selected with 10-nF (2.2 nF) pulldown(3)
RST/NMI     DVSS
Reserved    Open         This pin always has an internal pulldown enabled.
TEST

V18         Open         For USB devices only when USB module is not being used in the application

VBAK        Open         For devices where no separate battery backup supply is used in the system. Set bit BAKDIS = 1.

VBAT        DVCC         For devices where no separate battery backup supply is used in the system. Set bit BAKDIS = 1.
VBUS, VSSU  DVSS         For USB devices only when USB module is not being used in the application
VUSB        Open         For USB devices only when USB module is not being used in the application

XIN         DVSS         For dedicated XIN pins only. XIN pins with shared GPIO functions must be programmed to GPIO
                         and follow Px.y recommendations.

XOUT        Open         For dedicated XOUT pins only. XOUT pins with shared GPIO functions must be programmed to
                         GPIO and follow Px.y recommendations.

XT2IN       DVSS         For dedicated XT2IN pins only. XT2IN pins with shared GPIO functions must be programmed to
                         GPIO and follow Px.y recommendations.

XT2OUT      Open         For dedicated XT2OUT pins only. XT2OUT pins with shared GPIO functions must be programmed
                         to GPIO and follow Px.y recommendations.

(1) Any unused pin with a secondary function that is shared with general-purpose I/O should follow the Px.y unused pin connection
      guidelines.

(2) The default USB BSL evaluates the state of the PUR pin after a BOR reset. If it is pulled high externally, then the BSL is invoked.
      Therefore, unless invoking the BSL, it is important to keep PUR pulled low after a BOR reset, even if BSL or USB is never used. TI
      recommends a 1-M resistor to ground.

(3) The pulldown capacitor should not exceed 2.2 nF when using devices with Spy-Bi-Wire interface in Spy-Bi-Wire mode or in 4-wire JTAG
      mode with TI tools such as FET interfaces or GANG programmers.

24     Terminal Configuration and Functions                                    Copyright 2015, Texas Instruments Incorporated

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5 Specifications

5.1 Absolute Maximum Ratings (1)

over operating free-air temperature range (unless otherwise noted)

                                                                                                    MIN   MAX UNIT

Voltage applied at VCC to VSS                                                                       0.3  4.1             V
Voltage applied to any pin (excluding VCORE, VBUS, V18, LDOI) (2)
                                                                                                    0.3 VCC + 0.3        V
Diode current at any device pin
Storage temperature, Tstg (3)                                                                                    2       mA
Maximum junction temperature, TJ
                                                                                                    55   150             C

                                                                                                                 95       C

(1) Stresses beyond those listed under Absolute Maximum Ratings may cause permanent damage to the device. These are stress ratings
      only, and functional operation of the device at these or any other conditions beyond those indicated under Recommended Operating
      Conditions is not implied. Exposure to absolute-maximum-rated conditions for extended periods may affect device reliability.

(2) All voltages referenced to VSS. VCORE is for internal device use only. No external DC loading or voltage should be applied.
(3) Higher temperature may be applied during board soldering according to the current JEDEC J-STD-020 specification with peak reflow

      temperatures not higher than classified on the device label on the shipping boxes or reels.

5.2 ESD Ratings

                                             Human-body model (HBM), per ANSI/ESDA/JEDEC JS-001(1)        VALUE      UNIT
V(ESD) Electrostatic discharge Charged-device model (CDM), per JEDEC specification JESD22-C101(2)         1000        V
                                                                                                           250

(1) JEDEC document JEP155 states that 500-V HBM allows safe manufacturing with a standard ESD control process. Pins listed as
      1000 V may actually have higher performance.

(2) JEDEC document JEP157 states that 250-V CDM allows safe manufacturing with a standard ESD control process. Pins listed as 250 V
      may actually have higher performance.

5.3 Recommended Operating Conditions

Typical values are specified at VCC = 3.3 V and TA = 25C (unless otherwise noted)

                                                                                                    MIN NOM MAX UNIT

                                                                    PMMCOREV = 0                    1.8              3.6
                                                                    PMMCOREV = 0, 1
VCC          Supply voltage during program execution and flash      PMMCOREV = 0, 1, 2              2.0              3.6      V
             programming (AVCC = DVCC1 = DVCC2 = DVCC3 =            PMMCOREV = 0, 1, 2, 3
VCC,USB (2)  DVCC = VCC) (1) (2) (3)                                                                2.2              3.6

VSS                                                                                                 2.4              3.6
VBAT,RTC
VBAT,MEM                                                            PMMCOREV = 0                    1.8              3.6
TA
TJ           Supply voltage during USB operation, USB PLL disabled PMMCOREV = 0, 1                  2.0              3.6
CBAK
CVCORE       (USB_EN = 1, UPLLEN = 0)                               PMMCOREV = 0, 1, 2              2.2              3.6

                                                                    PMMCOREV = 0, 1, 2, 3           2.4              3.6      V

             Supply voltage during USB operation, USB PLL enabled PMMCOREV = 2                      2.2              3.6

             (4) (USB_EN = 1, UPLLEN = 1)                           PMMCOREV = 2, 3                 2.4              3.6

             Supply voltage (AVSS1 = AVSS2 = AVSS3 = DVSS1 = DVSS2 = DVSS3 = VSS)                         0                   V

             Backup-supply voltage with RTC operational             TA = 0C to 85C                1.55             3.6      V
                                                                    TA = 40C to 85C
                                                                                                    1.70             3.6

             Backup-supply voltage with backup memory retained.     TA = 40C to 85C              1.20             3.6 V

             Operating free-air temperature                         I version                       40              85 C

             Operating junction temperature                         I version                       40              85 C

             Capacitance at pin VBAK                                                                      1 4.7      10 nF
             Capacitor at VCORE(5)
                                                                                                          470                 nF

(1) TI recommends powering AVCC and DVCC from the same source. A maximum difference of 0.3 V between AVCC and DVCC can be
      tolerated during power up and operation.

(2) Some modules may have reduced recommended ranges of operation.
(3) The minimum supply voltage is defined by the supervisor SVS levels when it is enabled. See the threshold parameters in Table 5-19 for

      the exact values and further details.
(4) USB operation with USB PLL enabled requires PMMCOREV  2 for proper operation.
(5) A capacitor tolerance of 20% is required.

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SLAS874 MAY 2015

Recommended Operating Conditions (continued)

Typical values are specified at VCC = 3.3 V and TA = 25C (unless otherwise noted)

                                                                                                     MIN NOM MAX UNIT

CDVCC/       Capacitor ratio of DVCC to VCORE                                                        10
CVCORE

                                                                           PMMCOREV = 0,                                0  8.0

                                                                           1.8 V  VCC  3.6 V
                                                                           (default condition)

fSYSTEM      Processor frequency (maximum MCLK frequency) (6) (7)          PMMCOREV = 1,                                0  12.0  MHz
             (see Figure 5-1)                                              2 V  VCC  3.6 V
fSYSTEM_USB                                                                                                             0  16.0
USB_wait     Minimum processor frequency for USB operation                 PMMCOREV = 2,
             Wait state cycles during USB operation                        2.2 V  VCC  3.6 V                            0  20.0

                                                                           PMMCOREV = 3,
                                                                           2.4 V  VCC  3.6 V

                                                                                                     1.5                          MHz
                                                                                                                 16              cycles

(6) The MSP430 CPU is clocked directly with MCLK. Both the high and low phase of MCLK must not exceed the pulse duration of the
      specified maximum frequency.

(7) Modules may have a different maximum input clock specification. See the specification of the respective module in this data sheet.

                                            25

                                            20

                    System Frequency - MHz                                             3

                                            16

                                                                     2                 2, 3

                                            12

                                                             1       1, 2              1, 2, 3

                                            8

                                                     0       0, 1 0, 1, 2       0, 1, 2, 3

                                            0

                                                1.8     2.0     2.2        2.4                  3.6

                                                                                      Supply Voltage - V
                                                The numbers within the fields denote the supported PMMCOREVx settings.

                                                Figure 5-1. Frequency vs Supply Voltage

26  Specifications                                                                              Copyright 2015, Texas Instruments Incorporated

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                      Table 5-1. Active Mode Supply Current Into VCC Excluding External Current
over recommended operating free-air temperature (unless otherwise noted)(1) (2) (3)

                                                                   FREQUENCY (fDCO = fMCLK = fSMCLK)

PARAMETER   EXECUTION  VCC                        PMMCOREV  1 MHz  8 MHz         12 MHz               20 MHz          UNIT
              MEMORY

                                                            TYP MAX TYP MAX TYP MAX TYP MAX

                                                  0         0.31 0.36 2.0 2.4

IAM, Flash  Flash      3V                         1         0.35   2.3           3.4 4.0                              mA

                                                  2         0.37   2.5           3.8

                                                  3         0.4    2.7           4.0                  6.6

                                                  0         0.2 0.23 1.1 1.2

IAM, RAM    RAM        3V                         1         0.22   1.3           1.9 2.1                              mA

                                                  2         0.24   1.5           2.2

                                                  3         0.26   1.6           2.4                  3.9

(1) All inputs are tied to 0 V or to VCC. Outputs do not source or sink any current.
(2) The currents are characterized with a Micro Crystal MS1V-T1K crystal with a load capacitance of 12.5 pF. The internal and external load

      capacitance are chosen to closely match the required 12.5 pF.

(3) Characterized with program executing typical data processing. FG6626 and FG6625 USB disabled (VUSBEN = 0, SLDOEN = 0).

      FG6426 and FG6425 LDO disabled (LDOEN = 0).

      fACLK = 32786 Hz, fDCO = fMCLK = fSMCLK at specified frequency.
      XTS = CPUOFF = SCG0 = SCG1 = OSCOFF = SMCLKOFF = 0.

Copyright 2015, Texas Instruments Incorporated                                                      Specifications      27

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SLAS874 MAY 2015

                Table 5-2. Low-Power Mode Supply Currents (Into VCC) Excluding External Current
over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)(1) (2)

             PARAMETER                VCC              PMMCOREV  -40C                25C      60C      85C
                                                                                                                          UNIT
                                                                 TYP  MAX  TYP        MAX       TYP  MAX  TYP  MAX

ILPM0,1MHz Low-power mode 0 (3) (4)   2.2 V            0         72        77               87  81        87    98  A
                                       3V              3         86
                                                                           92 105               97        104 117

ILPM2        Low-power mode 2(5) (4) 2.2 V             0         6.9       7.5 9.9 8.5                    12    17  A
                                                   3V  3         7.9
                                                                           8.5              11 9.7        14    20

                                                       0         2.8       3.2 3.7 4.2                    7.6 13.5

                                      2.2 V            1         3.1       3.6                  4.6       8.2

                                                       2         3.5       4.0                  5.1       8.8

ILPM3,XT1LF  Low-power mode 3,                         0         3.0       3.4 4.0 4.4                    7.9   14 A
             crystal mode(6) (4)

                                      3V               1         3.3       3.8                  4.9       8.5

                                                       2         3.7       4.2                  5.3       9.0

                                                       3         3.7       4.2 4.8 5.3                    9.1   16

                                                       0         1.2       1.5 2.1 2.4                    5.8 12.5

ILPM3,       Low-power mode 3,                         1         1.4       1.6                  2.6       6.1
                                                                                                                              A
             VLO mode, Watchdog       3V               2         1.6       1.8                  2.8
             enabled(7) (4)                                                                               6.5
VLO,WDT

                                                       3         1.6       1.8 2.6 2.9                    6.5   14

                                                       0         0.6       0.9 1.8 1.9                    5.4 11.5

ILPM4        Low-power mode 4(8) (4) 3 V               1         0.7       1.0                  2.0       5.6
                                                       2         0.8       1.1                  2.2                           A

                                                                                                          5.9

                                                       3         0.8       1.1 2.1 2.2                    6.0   13

             Low-power mode 3.5

ILPM3.5,     (LPM3.5) current with    3V                                   0.2                            0.7 1.7 A
             active RTC into primary
RTC,VCC      supply pin DVCC (9)

             Low-power mode 3.5

ILPM3.5,     (LPM3.5) current with    3V                                   0.7                            0.9 1.2 A
             active RTC into backup
RTC,VBAT     supply pin VBAT(10)

ILPM3.5,     Total low-power mode     3V                         0.8       0.9                  1.0       1.6 2.9 A
             3.5 (LPM3.5) current
             with active RTC(11)
RTC,TOT

(1) All inputs are tied to 0 V or to VCC. Outputs do not source or sink any current.
(2) The currents are characterized with a Micro Crystal CC4V-T1A SMD crystal with a load capacitance of 9 pF. The internal and external

      load capacitance are chosen to closely match the required 9 pF.

(3) Current for watchdog timer clocked by SMCLK included. ACLK = low frequency crystal operation (XTS = 0, XT1DRIVEx = 0).

      CPUOFF = 1, SCG0 = 0, SCG1 = 0, OSCOFF = 0 (LPM0); fACLK = 32768 Hz, fMCLK = 0 MHz, fSMCLK = fDCO = 1 MHz
      FG6626 and FG6625 USB disabled (VUSBEN = 0, SLDOEN = 0). FG6426 and FG6425 LDO disabled (LDOEN = 0).

(4) Current for brownout included. Low side supervisor and monitors disabled (SVSL, SVML). High side supervisor and monitor disabled
      (SVSH, SVMH). RAM retention enabled.

(5) Current for watchdog timer clocked by ACLK and RTC clocked by LFXT1 (32768 Hz) included. ACLK = low frequency crystal operation

      (XTS = 0, XT1DRIVEx = 0).

      CPUOFF = 1, SCG0 = 0, SCG1 = 1, OSCOFF = 0 (LPM2); fACLK = 32768 Hz, fMCLK = 0 MHz, fSMCLK = fDCO = 0 MHz; DCO
      setting = 1 MHz operation, DCO bias generator enabled.

      FG6626 and FG6625 USB disabled (VUSBEN = 0, SLDOEN = 0). FG6426 and FG6425 LDO disabled (LDOEN = 0).

(6) Current for watchdog timer clocked by ACLK and RTC clocked by LFXT1 (32768 Hz) included. ACLK = low frequency crystal operation

      (XTS = 0, XT1DRIVEx = 0).

      CPUOFF = 1, SCG0 = 1, SCG1 = 1, OSCOFF = 0 (LPM3); fACLK = 32768 Hz, fMCLK = fSMCLK = fDCO = 0 MHz
      FG6626 and FG6625 USB disabled (VUSBEN = 0, SLDOEN = 0). FG6426 and FG6425 LDO disabled (LDOEN = 0).

(7) Current for watchdog timer clocked by VLO included.

      CPUOFF = 1, SCG0 = 1, SCG1 = 1, OSCOFF = 0 (LPM3); fACLK = fMCLK = fSMCLK = fDCO = 0 MHz
      FG6626 and FG6625 USB disabled (VUSBEN = 0, SLDOEN = 0). FG6426 and FG6425 LDO disabled (LDOEN = 0).

(8) CPUOFF = 1, SCG0 = 1, SCG1 = 1, OSCOFF = 1 (LPM4); fDCO = fACLK = fMCLK = fSMCLK = 0 MHz
      FG6626 and FG6625 USB disabled (VUSBEN = 0, SLDOEN = 0). FG6426 and FG6425 LDO disabled (LDOEN = 0).

(9) VVBAT = VCC - 0.2 V, fDCO = fMCLK = fSMCLK = 0 MHz, fACLK = 32768 Hz, PMMREGOFF = 1, RTC in backup domain active
(10) VVBAT = VCC - 0.2 V, fDCO = fMCLK = fSMCLK = 0 MHz, fACLK = 32768 Hz, PMMREGOFF = 1, RTC in backup domain active, no

      current drawn on VBAK

(11) fDCO = fMCLK = fSMCLK = 0 MHz, fACLK = 32768 Hz, PMMREGOFF = 1, RTC in backup domain active, no current drawn on VBAK

28        Specifications                                                                    Copyright 2015, Texas Instruments Incorporated

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Low-Power Mode Supply Currents (Into VCC) Excluding External Current (continued)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)(1) (2)

            PARAMETER               VCC           PMMCOREV  -40C                25C  60C             85C
                                                                                                                         UNIT
                                                            TYP   MAX  TYP       MAX   TYP         MAX  TYP   MAX

ILPM4.5     Low-power mode 4.5      3V                      0.12       0.2 0.6 0.32                     0.8 1.9 A
            (LPM4.5) (12)

(12) Internal regulator disabled. No data retention.
      CPUOFF = 1, SCG0 = 1, SCG1 = 1, OSCOFF = 1, PMMREGOFF = 1 (LPM4.5); fDCO = fACLK = fMCLK = fSMCLK = 0 MHz

         Table 5-3. Low-Power Mode With LCD Supply Currents (Into VCC) Excluding External Current
over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)(1) (2)

                                                                                 Temperature (TA)

            PARAMETER               VCC PMMCOREV            -40C                25C  60C             85C            UNIT

                                                            TYP MAX TYP MAX TYP MAX TYP MAX

            Low-power mode 3                      0         3.7        4.3 4.9 5.5                       9.0 15.0
                                                                                                         9.6
ILPM3,      (LPM3) current, LCD 4-  3V            1         4.1        4.7             5.9
LCD,        mux mode, external                    2         4.5                                                               A
            biasing(3) (4)                                             5.1             6.3              10.2
ext. bias                                                                                               10.4 18.0

                                                  3         4.5        5.2 5.8 6.5

            Low-power mode 3                      0         4.2        4.8 5.4 6.0                       9.6 17.0
                                                                                                        10.4
ILPM3,      (LPM3) current, LCD 4-                1         4.7        5.4             6.6
                                                                                                                              A
LCD,        mux mode, internal      3V            2         5.1        5.8             7.1              11.0
                                                                                                        11.0 19.0
int. bias biasing, charge pump
            disabled(3) (5)
                                                  3         5.0        5.7 6.4 7.0

                                                  0                    6.4

                                    2.2 V         1                    6.77                                             A

            Low-power mode 3                      2                    7.13
                                                  0                    6.53
ILPM3       (LPM3) current, LCD 4-                1
LCD,CP                                                                  7.0
            mux mode, internal

            biasing, charge pump
            enabled(3) (6)
                                    3V                                                                                  A
                                                  2                    7.43

                                                  3                    7.6

(1) All inputs are tied to 0 V or to VCC. Outputs do not source or sink any current.
(2) The currents are characterized with a Micro Crystal CC4V-T1A SMD crystal with a load capacitance of 9 pF. The internal and external

      load capacitance are chosen to closely match the required 9 pF.

(3) Current for watchdog timer clocked by ACLK and RTC clocked by LFXT1 (32768 Hz) included. ACLK = low frequency crystal operation

      (XTS = 0, XT1DRIVEx = 0).

      CPUOFF = 1, SCG0 = 1, SCG1 = 1, OSCOFF = 0 (LPM3); fACLK = 32768 Hz, fMCLK = fSMCLK = fDCO = 0 MHz
      Current for brownout included. Low-side supervisor (SVSL) and low-side monitor (SVML) disabled. High-side supervisor (SVSH) and
      high-side monitor (SVMH) disabled. RAM retention enabled.
(4) LCDMx = 11 (4-mux mode), LCDREXT = 1, LCDEXTBIAS = 1 (external biasing), LCD2B = 0 (1/3 bias), LCDCPEN = 0 (charge pump

      disabled), LCDSSEL = 0, LCDPREx = 101, LCDDIVx = 00011 (fLCD = 32768 Hz/32/4 = 256 Hz)
      Current through external resistors not included (voltage levels are supplied by test equipment).

      Even segments S0, S2,... = 0, odd segments S1, S3,... = 1. No LCD panel load.

(5) LCDMx = 11 (4-mux mode), LCDREXT = 0, LCDEXTBIAS = 0 (internal biasing), LCD2B = 0 (1/3 bias), LCDCPEN = 0 (charge pump

      disabled), LCDSSEL = 0, LCDPREx = 101, LCDDIVx = 00011 (fLCD = 32768 Hz/32/4 = 256 Hz)
      Even segments S0, S2,... = 0, odd segments S1, S3,... = 1. No LCD panel load.

(6) LCDMx = 11 (4-mux mode), LCDREXT = 0, LCDEXTBIAS = 0 (internal biasing), LCD2B = 0 (1/3 bias), LCDCPEN = 1 (charge pump

      enabled), VLCDx = 1000 (VLCD = 3 V, typ.), LCDSSEL = 0, LCDPREx = 101, LCDDIVx = 00011 (fLCD = 32768 Hz/32/4 = 256 Hz)
      Even segments S0, S2,... = 0, odd segments S1, S3,... = 1. No LCD panel load.

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5.4 Thermal Characteristics

JA                                                     PARAMETER                         QFP (PZ)      VALUE         UNIT
JC(TOP)  Junction-to-ambient thermal resistance, still air (1)                           BGA (ZQW)       122         C/W
JB       Junction-to-case (top) thermal resistance (2)                                   QFP (PZ)        108         C/W
         Junction-to-board thermal resistance (3)                                        BGA (ZQW)        83         C/W
                                                                                         QFP (PZ)         72
                                                                                         BGA (ZQW)        98
                                                                                                          76

(1) The junction-to-ambient thermal resistance under natural convection is obtained in a simulation on a JEDEC-standard, High-K board, as
      specified in JESD51-7, in an environment described in JESD51-2a.

(2) The junction-to-case (top) thermal resistance is obtained by simulating a cold plate test on the package top. No specific JEDEC-
      standard test exists, but a close description can be found in the ANSI SEMI standard G30-88.

(3) The junction-to-board thermal resistance is obtained by simulating in an environment with a ring cold plate fixture to control the PCB
      temperature, as described in JESD51-8.

5.5 Timing and Switching Characteristics

5.5.1 Power Supply Sequencing

TI recommends powering AVCC and DVCC pins from the same source. At a minimum, during power up, power
down, and device operation, the voltage difference between AVCC and DVCC must not exceed the limits
specified in Section 5.1, Absolute Maximum Ratings. Exceeding the specified limits may cause malfunction of the
device including erroneous writes to RAM and flash.

                        Table 5-4. Brownout and Device Reset Power Ramp Requirements

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                        PARAMETER                                  TEST CONDITIONS                  MIN TYP    MAX   UNIT
                                                                                                               1.47    V
V(DVCC_BOR_IT)  BORH on voltage, DVCC falling level               | dDVCC/dt | < 3 V/s             0.80 1.30  1.55    V
V(DVCC_BOR_IT+)  BORH off voltage, DVCC rising level               | dDVCC/dt | < 3 V/s               60        250   mV
V(DVCC_BOR_hys)  BORH hysteresis

5.5.2 Reset Timing

                                   Table 5-5. Reset Input

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                                   PARAMETER                                                                   TYP UNIT
                                                                                                                   2 s
tRESET   Pulse duration required at RST/NMI pin to accept a reset

30      Specifications                                                                   Copyright 2015, Texas Instruments Incorporated

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5.5.3 Clock Specifications

            Table 5-6. Crystal Oscillator, XT1, Low-Frequency Mode(1)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                PARAMETER                                       TEST CONDITIONS       VCC  MIN TYP MAX UNIT

            Differential XT1 oscillator crystal   fOSC = 32768 Hz, XTS = 0,                      0.075
            current consumption from lowest       XT1BYPASS = 0, XT1DRIVEx = 1
IDVCC,LF    drive setting, LF mode                                                    3V         0.170                 A
                                                  fOSC = 32768 Hz, XTS = 0,
                                                  XT1BYPASS = 0, XT1DRIVEx = 2                   0.290

                                                  fOSC = 32768 Hz, XTS = 0,
                                                  XT1BYPASS = 0, XT1DRIVEx = 3

fXT1,LF0    XT1 oscillator crystal frequency,     XTS = 0, XT1BYPASS = 0                         32768                 Hz
            LF mode

fXT1,LF,SW  XT1 oscillator logic-level square-    XTS = 0, XT1BYPASS = 1(2) (3)            10 32.768         50 kHz
            wave input frequency, LF mode

OALF        Oscillation allowance for             XTS = 0,                                             210
            LF crystals(4)                        XT1BYPASS = 0, XT1DRIVEx = 0,                                             k
                                                  fXT1,LF = 32768 Hz, CL,eff = 6 pF
                                                                                                       300
                                                  XTS = 0,
                                                  XT1BYPASS = 0, XT1DRIVEx = 1,                           1
                                                  fXT1,LF = 32768 Hz, CL,eff = 12 pF
                                                  XTS = 0, XCAPx = 0(6)

CL,eff      Integrated effective load             XTS = 0, XCAPx = 1                                   5.5
            capacitance, LF mode(5)               XTS = 0, XCAPx = 2                                                       pF

                                                                                                       8.5

                                                  XTS = 0, XCAPx = 3                                   12.0

fFault,LF   Duty cycle, LF mode                   XTS = 0, Measured at ACLK,               30%                 70%
            Oscillator fault frequency,           fXT1,LF = 32768 Hz                         10              10000 Hz
            LF mode(7)
                                                  XTS = 0(8)

                                                  fOSC = 32768 Hz, XTS = 0,                            1000
                                                  XT1BYPASS = 0, XT1DRIVEx = 0,                                               ms

tSTART,LF Start-up time, LF mode                  CL,eff = 6 pF                       3V                500
                                                  fOSC = 32768 Hz, XTS = 0,

                                                  XT1BYPASS = 0, XT1DRIVEx = 3,

                                                  CL,eff = 12 pF

(1) To improve EMI on the XT1 oscillator, the following guidelines should be observed.
       Keep the trace between the device and the crystal as short as possible.
       Design a good ground plane around the oscillator pins.
       Prevent crosstalk from other clock or data lines into oscillator pins XIN and XOUT.
       Avoid running PCB traces underneath or adjacent to the XIN and XOUT pins.
       Use assembly materials and processes that avoid any parasitic load on the oscillator XIN and XOUT pins.
       If conformal coating is used, make sure that it does not induce capacitive or resistive leakage between the oscillator pins.

(2) When XT1BYPASS is set, XT1 circuit is automatically powered down. Input signal is a digital square wave with parametrics defined in
      the Schmitt-trigger Inputs section of this data sheet.

(3) Maximum frequency of operation of the entire device cannot be exceeded.
(4) Oscillation allowance is based on a safety factor of 5 for recommended crystals. The oscillation allowance is a function of the

      XT1DRIVEx settings and the effective load. In general, comparable oscillator allowance can be achieved based on the following
      guidelines, but should be evaluated based on the actual crystal selected for the application:
       For XT1DRIVEx = 0, CL,eff  6 pF.
       For XT1DRIVEx = 1, 6 pF  CL,eff  9 pF.
       For XT1DRIVEx = 2, 6 pF  CL,eff  10 pF.
       For XT1DRIVEx = 3, CL,eff  6 pF.
(5) Includes parasitic bond and package capacitance (approximately 2 pF per pin).
      Because the PCB adds additional capacitance, TI recommends verifying the correct load by measuring the ACLK frequency. For a
      correct setup, the effective load capacitance should always match the specification of the used crystal.
(6) Requires external capacitors at both terminals. Values are specified by crystal manufacturers.
(7) Frequencies below the MIN specification set the fault flag. Frequencies above the MAX specification do not set the fault flag.
      Frequencies between the MIN and MAX specifications might set the flag.
(8) Measured with logic-level input frequency but also applies to operation with crystals.

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                                                Table 5-7. Crystal Oscillator, XT2

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)(1) (2)

                PARAMETER                                      TEST CONDITIONS       VCC  MIN TYP MAX UNIT

            XT2 oscillator crystal current      fOSC = 4 MHz, XT2OFF = 0,                             200
            consumption                         XT2BYPASS = 0, XT2DRIVEx = 0,
                                                TA = 25C                                             260
            XT2 oscillator crystal frequency,
IDVCC,XT2   mode 0                              fOSC = 12 MHz, XT2OFF = 0,           3V                                               A
fXT2,HF0                                        XT2BYPASS = 0, XT2DRIVEx = 1,
                                                TA = 25C                                             325

                                                fOSC = 20 MHz, XT2OFF = 0,                        450         8 MHz
                                                XT2BYPASS = 0, XT2DRIVEx = 2,             4
                                                TA = 25C

                                                fOSC = 32 MHz, XT2OFF = 0,
                                                XT2BYPASS = 0, XT2DRIVEx = 3,
                                                TA = 25C

                                                XT2DRIVEx = 0, XT2BYPASS = 0(3)

fXT2,HF1    XT2 oscillator crystal frequency,   XT2DRIVEx = 1, XT2BYPASS = 0(3)           8                   16 MHz
            mode 1

fXT2,HF2    XT2 oscillator crystal frequency,   XT2DRIVEx = 2, XT2BYPASS = 0(3)           16                  24 MHz
            mode 2

fXT2,HF3    XT2 oscillator crystal frequency,   XT2DRIVEx = 3, XT2BYPASS = 0(3)           24                  32 MHz
            mode 3

fXT2,HF,SW  XT2 oscillator logic-level square-  XT2BYPASS = 1(4) (3)                      0.7                 32 MHz
            wave input frequency

                                                XT2DRIVEx = 0, XT2BYPASS = 0,                         450
                                                fXT2,HF0 = 6 MHz, CL,eff = 15 pF
                                                                                                      320
OAHF        Oscillation allowance for           XT2DRIVEx = 1, XT2BYPASS = 0,                                               
            HF crystals(5)                      fXT2,HF1 = 12 MHz, CL,eff = 15 pF
                                                                                                      200
                                                XT2DRIVEx = 2, XT2BYPASS = 0,
                                                fXT2,HF2 = 20 MHz, CL,eff = 15 pF                     200

                                                XT2DRIVEx = 3, XT2BYPASS = 0,
                                                fXT2,HF3 = 32 MHz, CL,eff = 15 pF

                                                fOSC = 6 MHz                                          0.5
                                                XT2BYPASS = 0, XT2DRIVEx = 0,                                             ms

                                                TA = 25C,                                            0.3

tSTART,HF Start-up time                         CL,eff = 15 pF                       3V

                                                fOSC = 20 MHz

                                                XT2BYPASS = 0, XT2DRIVEx = 3,

                                                TA = 25C,
                                                CL,eff = 15 pF

CL,eff      Integrated effective load                                                                 1                               pF
            capacitance, HF mode(6) (1)

            Duty cycle                          Measured at ACLK, fXT2,HF2 = 20 MHz       40%         50%     60%
            Oscillator fault frequency(7)       XT2BYPASS = 1(8)                            30                 300 kHz
fFault,HF

(1) Requires external capacitors at both terminals. Values are specified by crystal manufacturers.
(2) To improve EMI on the XT2 oscillator the following guidelines should be observed.

       Keep the traces between the device and the crystal as short as possible.
       Design a good ground plane around the oscillator pins.
       Prevent crosstalk from other clock or data lines into oscillator pins XT2IN and XT2OUT.
       Avoid running PCB traces underneath or adjacent to the XT2IN and XT2OUT pins.
       Use assembly materials and processes that avoid any parasitic load on the oscillator XT2IN and XT2OUT pins.
       If conformal coating is used, make sure that it does not induce capacitive or resistive leakage between the oscillator pins.
(3) Maximum frequency of operation of the entire device cannot be exceeded.
(4) When XT2BYPASS is set, the XT2 circuit is automatically powered down.
(5) Oscillation allowance is based on a safety factor of 5 for recommended crystals.
(6) Includes parasitic bond and package capacitance (approximately 2 pF per pin).
      Because the PCB adds additional capacitance, TI recommends verifying the correct load by measuring the ACLK frequency. For a
      correct setup, the effective load capacitance should always match the specification of the used crystal.
(7) Frequencies below the MIN specification set the fault flag. Frequencies above the MAX specification do not set the fault flag.
      Frequencies between the MIN and MAX specifications might set the flag.
(8) Measured with logic-level input frequency but also applies to operation with crystals.

32         Specifications                                                            Copyright 2015, Texas Instruments Incorporated

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                         Table 5-8. Internal Very-Low-Power Low-Frequency Oscillator (VLO)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

             PARAMETER                                     TEST CONDITIONS             VCC       MIN    TYP               MAX    UNIT
                                                  Measured at ACLK               1.8 V to 3.6 V      6   9.4                 14  kHz
fVLO         VLO frequency                        Measured at ACLK(1)            1.8 V to 3.6 V          0.5                     %/C
                                                  Measured at ACLK(2)            1.8 V to 3.6 V  40%        4             60%    %/V
dfVLO/dT VLO frequency temperature drift          Measured at ACLK               1.8 V to 3.6 V
                                                                                                        50%
dfVLO/dVCC VLO frequency supply voltage drift

             Duty cycle

(1) Calculated using the box method: (MAX(40C to 85C) MIN(40C to 85C)) / MIN(40C to 85C) / (85C (40C))
(2) Calculated using the box method: (MAX(1.8 V to 3.6 V) MIN(1.8 V to 3.6 V)) / MIN(1.8 V to 3.6 V) / (3.6 V 1.8 V)

                         Table 5-9. Internal Reference, Low-Frequency Oscillator (REFO)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

               PARAMETER                                   TEST CONDITIONS             VCC       MIN TYP MAX UNIT
                                                  TA = 25C                      1.8 V to 3.6 V
IREFO        REFO oscillator current                                                                    3                        A
             consumption

             REFO frequency calibrated            Measured at ACLK               1.8 V to 3.6 V         32768                    Hz

fREFO        REFO absolute tolerance              Full temperature range         1.8 V to 3.6 V                           3.5%
             calibrated                           TA = 25C                             3V
dfREFO/dT                                         Measured at ACLK(1)                                                     1.5%
dfREFO/dVCC  REFO frequency temperature drift                                    1.8 V to 3.6 V
                                                  Measured at ACLK(2)                                   0.01                     %/C
             REFO frequency supply voltage                                       1.8 V to 3.6 V
             drift                                                                                      1.0                      %/V

             Duty cycle                           Measured at ACLK               1.8 V to 3.6 V 40% 50% 60%

tSTART       REFO start-up time                   40%/60% duty cycle             1.8 V to 3.6 V         25                       s

(1) Calculated using the box method: (MAX(40C to 85C) MIN(40C to 85C)) / MIN(40C to 85C) / (85C (40C))
(2) Calculated using the box method: (MAX(1.8 V to 3.6 V) MIN(1.8 V to 3.6 V)) / MIN(1.8 V to 3.6 V) / (3.6 V 1.8 V)

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SLAS874 MAY 2015

                                                           Table 5-10. DCO Frequency

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

            PARAMETER                                                           TEST CONDITIONS                        MIN TYP MAX UNIT
            DCO frequency (0, 0)(1)                        DCORSELx = 0, DCOx = 0, MODx = 0
fDCO(0,0)   DCO frequency (0, 31)(1)                       DCORSELx = 0, DCOx = 31, MODx = 0                           0.07       0.20 MHz
fDCO(0,31)  DCO frequency (1, 0)(1)                        DCORSELx = 1, DCOx = 0, MODx = 0
fDCO(1,0)   DCO frequency (1, 31)(1)                       DCORSELx = 1, DCOx = 31, MODx = 0                           0.70       1.70 MHz
fDCO(1,31)  DCO frequency (2, 0)(1)                        DCORSELx = 2, DCOx = 0, MODx = 0
fDCO(2,0)   DCO frequency (2, 31)(1)                       DCORSELx = 2, DCOx = 31, MODx = 0                           0.15       0.36 MHz
fDCO(2,31)  DCO frequency (3, 0)(1)                        DCORSELx = 3, DCOx = 0, MODx = 0
fDCO(3,0)   DCO frequency (3, 31)(1)                       DCORSELx = 3, DCOx = 31, MODx = 0                           1.47       3.45 MHz
fDCO(3,31)  DCO frequency (4, 0)(1)                        DCORSELx = 4, DCOx = 0, MODx = 0
fDCO(4,0)   DCO frequency (4, 31)(1)                       DCORSELx = 4, DCOx = 31, MODx = 0                           0.32       0.75 MHz
fDCO(4,31)  DCO frequency (5, 0)(1)                        DCORSELx = 5, DCOx = 0, MODx = 0
fDCO(5,0)   DCO frequency (5, 31)(1)                       DCORSELx = 5, DCOx = 31, MODx = 0                           3.17       7.38 MHz
fDCO(5,31)  DCO frequency (6, 0)(1)                        DCORSELx = 6, DCOx = 0, MODx = 0
fDCO(6,0)   DCO frequency (6, 31)(1)                       DCORSELx = 6, DCOx = 31, MODx = 0                           0.64       1.51 MHz
fDCO(6,31)  DCO frequency (7, 0)(1)                        DCORSELx = 7, DCOx = 0, MODx = 0
fDCO(7,0)   DCO frequency (7, 31)(1)                       DCORSELx = 7, DCOx = 31, MODx = 0                           6.07       14.0 MHz
fDCO(7,31)
            Frequency step between range                   SRSEL = fDCO(DCORSEL+1,DCO)/fDCO(DCORSEL,DCO)               1.3        3.2 MHz
SDCORSEL    DCORSEL and DCORSEL + 1
                                                                                                                       12.3       28.2 MHz

                                                                                                                       2.5        6.0 MHz

                                                                                                                       23.7       54.1 MHz

                                                                                                                       4.6        10.7 MHz

                                                                                                                       39.0       88.0 MHz

                                                                                                                       8.5        19.6 MHz

                                                                                                                       60         135 MHz

                                                                                                                       1.2        2.3 ratio

SDCO        Frequency step between tap                     SDCO = fDCO(DCORSEL,DCO+1)/fDCO(DCORSEL,DCO)                1.02       1.12 ratio
            DCO and DCO + 1

            Duty cycle                                     Measured at SMCLK                                           40    50   60 %

dfDCO/dT    DCO frequency temperature drift fDCO = 1 MHz,                                                                    0.1  %/C
dfDCO/dVCC
            DCO frequency voltage drift                    fDCO = 1 MHz                                                      1.9  %/V

(1) When selecting the proper DCO frequency range (DCORSELx), the target DCO frequency, fDCO, should be set to reside within the
      range of fDCO(n, 0),MAX  fDCO  fDCO(n, 31),MIN, where fDCO(n, 0),MAX represents the maximum frequency specified for the DCO frequency,
      range n, tap 0 (DCOx = 0) and fDCO(n,31),MIN represents the minimum frequency specified for the DCO frequency, range n, tap 31
      (DCOx = 31). This ensures that the target DCO frequency resides within the range selected. It should also be noted that if the actual

      fDCO frequency for the selected range causes the FLL or the application to select tap 0 or 31, the DCO fault flag is set to report that the
      selected range is at its minimum or maximum tap setting.

                                                                  Typical DCO Frequency, VCC = 3.0 V, TA = 25C
                                   100

                                   10

                      DCO f MHz       DCOx = 31

                                   1

                                              DCOx = 0

                                   0.1

                                       0                1  2  3               4           5                      6  7

                                                                         DCORSEL

                                                        Figure 5-2. Typical DCO Frequency

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5.5.4 Wake-Up Characteristics

                Table 5-11. Wake-Up Times From Low-Power Modes and Reset

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                PARAMETER                         TEST CONDITIONS                                 MIN TYP MAX UNIT

tWAKE-UP-FAST   Wake-up time from LPM2,           PMMCOREV = SVSMLRRL = n        fMCLK  4 MHz          3 6.5
                LPM3, or LPM4 to active           (where n = 0, 1, 2, or 3),                                             s
                mode (1)                          SVSLFP = 1                     1 MHz < fMCLK <
                                                                                 4 MHz                 4 8.0

tWAKE-UP-SLOW   Wake-up time from LPM2,           PMMCOREV = SVSMLRRL = n                              150 165 s
                LPM3 or LPM4 to active            (where n = 0, 1, 2, or 3),
                mode (2)                          SVSLFP = 0

tWAKE-UP-LPM5   Wake-up time from LPM3.5 or                                                            2  3 ms
                LPM4.5 to active mode(3)

tWAKE-UP-RESET  Wake-up time from RST or                                                               2  3 ms
                BOR event to active mode(3)

(1) This value represents the time from the wake-up event to the first active edge of MCLK. The wake-up time depends on the performance

      mode of the low-side supervisor (SVSL) and low-side monitor (SVML). Fastest wake-up times are possible with SVSL and SVML in full
      performance mode or disabled when operating in AM, LPM0, and LPM1. Various options are available for SVSL and SVML while
      operating in LPM2, LPM3, and LPM4. See the Power Management Module and Supply Voltage Supervisor chapter in the MSP430x5xx

      and MSP430x6xx Family User's Guide (SLAU208).

(2) This value represents the time from the wake-up event to the first active edge of MCLK. The wake-up time depends on the performance

      mode of the low-side supervisor (SVSL) and low-side monitor (SVML). In this case, the SVSL and SVML are in normal mode (low
      current) mode when operating in AM, LPM0, and LPM1. Various options are available for SVSL and SVML while operating in LPM2,
      LPM3, and LPM4. See the Power Management Module and Supply Voltage Supervisor chapter in the MSP430x5xx and MSP430x6xx

      Family User's Guide (SLAU208).

(3) This value represents the time from the wake-up event to the reset vector execution.

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5.5.5 General-Purpose I/Os

                            Table 5-12. Schmitt-Trigger Inputs General-Purpose I/O(1)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                               PARAMETER     TEST CONDITIONS                                     VCC    MIN TYP            MAX       UNIT
VIT+ Positive-going input threshold voltage                                                      1.8 V  0.80               1.40        V
                                                                                                  3V    1.50               2.10        V
                                                                                                                           1.00        V
VIT Negative-going input threshold voltage                                                      1.8 V  0.45               1.65

                                                                                                 3V     0.75                 0.8
                                                                                                                             1.0
Vhys Input voltage hysteresis (VIT+ VIT)                                                      1.8 V  0.3

                                                                                                 3V     0.4

RPull       Pullup/pulldown resistor         For pullup: VIN = VSS                                      20             35  50 k
CI          Input capacitance                For pulldown: VIN = VCC
                                                                                                                       5                      pF
                                             VIN = VSS or VCC

(1) Same parametrics apply to clock input pin when crystal bypass mode is used on XT1 (XIN) or XT2 (XT2IN).

                                          Table 5-13. Inputs Ports P1, P2, P3, and P4(1)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

            PARAMETER                                             TEST CONDITIONS                           VCC        MIN MAX UNIT
                                                                                                        2.2 V, 3 V
t(int)      External interrupt timing(2)  Port P1, P2, P3, P4: P1.x to P4.x,                                           20                     ns
                                          External trigger pulse duration to set interrupt flag

(1) Some devices may contain additional ports with interrupts. See the block diagram and terminal function descriptions.

(2) An external signal sets the interrupt flag every time the minimum interrupt pulse duration t(int) is met. It may be set by trigger signals
      shorter than t(int).

                                          Table 5-14. Leakage Current General-Purpose I/O

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                             PARAMETER       TEST CONDITIONS                                                VCC        MIN MAX UNIT
            High-impedance leakage current                                                                                         50 nA
Ilkg(Px.x)                                                                                              (1) (2)1.8 V,
                                                                                                            3V

(1) The leakage current is measured with VSS or VCC applied to the corresponding pin(s), unless otherwise noted.
(2) The leakage of the digital port pins is measured individually. The port pin is selected for input and the pullup or pulldown resistor is

      disabled.

                            Table 5-15. Outputs General-Purpose I/O (Full Drive Strength)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                      PARAMETER                             TEST CONDITIONS                      VCC             MIN          MAX    UNIT
VOH High-level output voltage                                                                    1.8 V  VCC 0.25              VCC    V
                                             I(OHmax) = 3 mA (1)                                 3V    VCC 0.60              VCC
VOL Low-level output voltage                 I(OHmax) = 10 mA (2)                               1.8 V  VCC 0.25              VCC    V
                                             I(OHmax) = 5 mA(1)                                  3V    VCC 0.60              VCC
                                             I(OHmax) = 15 mA(2)                                                      VSS + 0.25
                                             I(OLmax) = 3 mA (1)                                                 VSS   VSS + 0.60
                                             I(OLmax) = 10 mA(2)                                                 VSS   VSS + 0.25
                                             I(OLmax) = 5 mA (1)                                                 VSS   VSS + 0.60
                                             I(OLmax) = 15 mA(2)                                                 VSS

(1) The maximum total current, I(OHmax) and I(OLmax), for all outputs combined should not exceed 48 mA to hold the maximum voltage drop
      specified.

(2) The maximum total current, I(OHmax) and I(OLmax), for all outputs combined should not exceed 100 mA to hold the maximum voltage
      drop specified.

36          Specifications                                                                       Copyright 2015, Texas Instruments Incorporated

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            Table 5-16. Outputs General-Purpose I/O (Reduced Drive Strength)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)(1)

                      PARAMETER                                  TEST CONDITIONS            VCC             MIN         MAX      UNIT
VOH High-level output voltage                                                               1.8 V  VCC 0.25             VCC      V
                                                  I(OHmax) = 1 mA (2)                       3V    VCC 0.60             VCC
VOL Low-level output voltage                      I(OHmax) = 3 mA (3)                      1.8 V  VCC 0.25             VCC      V
                                                  I(OHmax) = 2 mA(2)                        3V    VCC 0.60             VCC
                                                  I(OHmax) = 6 mA(3)                                            VSS + 0.25
                                                  I(OLmax) = 1 mA (2)                                       VSS  VSS + 0.60
                                                  I(OLmax) = 3 mA (3)                                       VSS  VSS + 0.25
                                                  I(OLmax) = 2 mA (2)                                       VSS  VSS + 0.60
                                                  I(OLmax) = 6 mA (3)                                       VSS

(1) Selecting reduced drive strength may reduce EMI.

(2) The maximum total current, I(OHmax) and I(OLmax), for all outputs combined, should not exceed 48 mA to hold the maximum voltage drop
      specified.

(3) The maximum total current, I(OHmax) and I(OLmax), for all outputs combined, should not exceed 100 mA to hold the maximum voltage
      drop specified.

                                   Table 5-17. Output Frequency Ports P1, P2 and P3

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

            PARAMETER                             TEST CONDITIONS                                                MIN MAX UNIT

fPx.y       Port output frequency                 P3.4/TA2CLK/SMCLK/S27                     VCC = 1.8 V           8
            (with load)                           CL = 20 pF, RL = 1 k(1) or 3.2 k (2) (3)  PMMCOREVx = 0               MHz

                                                                                            VCC = 3 V            20
                                                                                            PMMCOREVx = 3

fPort_CLK Clock output frequency                  P1.0/TA0CLK/ACLK/S39                      VCC = 1.8 V           8
                                                  P3.4/TA2CLK/SMCLK/S27                     PMMCOREVx = 0               MHz
                                                  P2.0/P2MAP0 (P2MAP0 = PM_MCLK )
                                                  CL = 20 pF(3)                             VCC = 3 V            20
                                                                                            PMMCOREVx = 3

(1) Full drive strength of port: A resistive divider with 2 0.5 k between VCC and VSS is used as load. The output is connected to the
      center tap of the divider.

(2) Reduced drive strength of port: A resistive divider with 2 1.6 k between VCC and VSS is used as load. The output is connected to the
      center tap of the divider.

(3) The output voltage reaches at least 10% and 90% VCC at the specified toggle frequency.

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5.5.5.1 Typical Characteristics Outputs, Reduced Drive Strength (PxDS.y = 0)
over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                                                   25.0                                                                                       8.0

    OLI Typical Low-Level Output Current mA                                                OLI Typical Low-Level Output Current mA    7.0                             TA = 25C

                                                   20.0                         TA = 25C                                                     6.0
                                                   15.0                         TA = 85C
                                                   10.0                                                                                       5.0                             TA = 85C

                                                                                                                                              4.0

                                                                                                                                              3.0

                                                                                                                                              2.0

                                                   5.0

                                                                                                                                              1.0

                                                   0.0                                                                                        0.0
                                                      0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5
                                                                                                                                              0.0          0.5     1.0        1.5            2.0

                                                          VOL Low-Level Output Voltage V                                                            VOL Low-Level Output Voltage V

                                                   VCC = 3.0 V            P3.2                                                                VCC = 1.8 V               P3.2

    Figure 5-3. Typical Low-Level Output Current vs Low-Level                                  Figure 5-4. Typical Low-Level Output Current vs Low-Level
                                   Output Voltage                                                                             Output Voltage

                                                   0.0                                                                                        0.0

    OH I Typical High-Level Output Current mA                                              OH I Typical High-Level Output Current mA  -1.0

                                                   -5.0

                                                                                                                                              -2.0

                                                   -10.0                                                                                      -3.0

                                                                                                                                              -4.0

                                                   -15.0                                                                                      -5.0 TA = 85C
                                                               TA = 85C
                                                                                                                                              -6.0      TA = 25C
                                                   -20.0 TA = 25C                                                                            -7.0

                                                   -25.0                                                                                      -8.0
                                                          0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5
                                                                                                                                                   0.0     0.5     1.0        1.5            2.0

                                                          VOH High-Level Output Voltage V                                                           VOH High-Level Output Voltage V

                                                   VCC = 3.0 V            P3.2                                                                VCC = 1.8 V               P3.2

    Figure 5-5. Typical High-Level Output Current Vs High-Level                                Figure 5-6. Typical High-Level Output Current Vs High-Level
                                    Output Voltage                                                                             Output Voltage

38                                                 Specifications                                                                                          Copyright 2015, Texas Instruments Incorporated

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5.5.5.2 Typical Characteristics Outputs, Full Drive Strength (PxDS.y = 1)
over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                                               60.0                                        OLI Typical Low-Level Output Current mA    24
                                               55.0
OLI Typical Low-Level Output Current mA                            TA = 25C

                                               50.0                                                                                       20                                TA = 25C
                                               45.0
                                                                       TA = 85C

                                               40.0                                                                                       16                                TA = 85C

                                               35.0

                                               30.0                                                                                       12

                                               25.0

                                               20.0                                                                                       8

                                               15.0

                                               10.0                                                                                       4

                                               5.0

                                               0.0                                                                                        0
                                                  0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5
                                                                                                                                          0.0          0.5       1.0        1.5             2.0

                                                      VOL Low-Level Output Voltage V                                                           VOL Low-Level Output Voltage V

                                               VCC = 3.0 V       P3.2                                                                     VCC = 1.8 V                 P3.2

Figure 5-7. Typical Low-Level Output Current vs Low-Level                                  Figure 5-8. Typical Low-Level Output Current vs Low-Level
                               Output Voltage                                                                             Output Voltage

                                               0.0                                                                                        0

OH I Typical High-Level Output Current mA  -5.0                                        OH I Typical High-Level Output Current mA

                                               -10.0                                                                                      -4

                                               -15.0

                                               -20.0

                                               -25.0                                                                                      -8

                                               -30.0

                                               -35.0                                                                                      -12

                                               -40.0

                                               -45.0  TA = 85C                                                                                       TA = 85C
                                               -50.0                                                                                      -16

                                               -55.0                                                                                               TA = 25C
                                               -60.0 TA = 25C
                                                                                                                                          -20
                                                      0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5
                                                                                                                                              0.0      0.5       1.0        1.5             2.0

                                                      VOH High-Level Output Voltage V                                                          VOH High-Level Output Voltage V

                                               VCC = 3.0 V       P3.2                                                                     VCC = 1.8 V                 P3.2

Figure 5-9. Typical High-Level Output Current vs High-level                                Figure 5-10. Typical High-Level Output Current vs High-level
                               Output Voltage                                                                              Output Voltage

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                                                                       Submit Documentation Feedback

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SLAS874 MAY 2015

5.5.6 PMM

                                                    Table 5-18. PMM, Core Voltage

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

             PARAMETER                               TEST CONDITIONS                              MIN TYP    MAX UNIT
                                                                                                                         V
VCORE3(AM)               Core voltage, active mode,  2.4 V  DVCC  3.6 V, 0 mA  I(VCORE)  21 mA         1.90              V
                         PMMCOREV = 3                                                                                    V
                                                                                                                         V
VCORE2(AM)               Core voltage, active mode,  2.2 V  DVCC  3.6 V, 0 mA  I(VCORE)  21 mA         1.80              V
                         PMMCOREV = 2                                                                                    V
                                                                                                                         V
VCORE1(AM)               Core voltage, active mode,  2 V  DVCC  3.6 V, 0 mA  I(VCORE)  17 mA           1.60              V
                         PMMCOREV = 1

VCORE0(AM)               Core voltage, active mode,  1.8 V  DVCC  3.6 V, 0 mA  I(VCORE)  13 mA         1.40
                         PMMCOREV = 0

VCORE3(LPM)              Core voltage, low-current   2.4 V  DVCC  3.6 V, 0 A  I(VCORE)  30 A         1.94
                         mode, PMMCOREV = 3

VCORE2(LPM)              Core voltage, low-current   2.2 V  DVCC  3.6 V, 0 A  I(VCORE)  30 A         1.84
                         mode, PMMCOREV = 2

VCORE1(LPM)              Core voltage, low-current   2 V  DVCC  3.6 V, 0 A  I(VCORE)  30 A           1.64
                         mode, PMMCOREV = 1

VCORE0(LPM)              Core voltage, low-current   1.8 V  DVCC  3.6 V, 0 A  I(VCORE)  30 A         1.44
                         mode, PMMCOREV = 0

                                                    Table 5-19. PMM, SVS High Side

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

             PARAMETER                               TEST CONDITIONS                              MIN TYP MAX UNIT

I(SVSH)      SVS current consumption                 SVSHE = 0, DVCC = 3.6 V                              0
                                                     SVSHE = 1, DVCC = 3.6 V, SVSHFP = 0                                    nA
                                                     SVSHE = 1, DVCC = 3.6 V, SVSHFP = 1
                                                     SVSHE = 1, SVSHRVL = 0                            200

                                                                                                       2.0        A

                                                                                                  1.59 1.64 1.69

V(SVSH_IT)  SVSH on voltage level(1)                SVSHE = 1, SVSHRVL = 1                       1.79 1.84 1.91
                                                     SVSHE = 1, SVSHRVL = 2                                                         V

                                                                                                  1.98 2.04 2.11

                                                     SVSHE = 1, SVSHRVL = 3                       2.10 2.16 2.23

                                                     SVSHE = 1, SVSMHRRL = 0                      1.62 1.74 1.81

                                                     SVSHE = 1, SVSMHRRL = 1                      1.88 1.94 2.01

                                                     SVSHE = 1, SVSMHRRL = 2                      2.07 2.14 2.21

V(SVSH_IT+)  SVSH off voltage level(1)               SVSHE = 1, SVSMHRRL = 3                      2.20 2.26 2.33
                                                     SVSHE = 1, SVSMHRRL = 4                                                        V

                                                                                                  2.32 2.40 2.48

                                                     SVSHE = 1, SVSMHRRL = 5                      2.56 2.70 2.84

                                                     SVSHE = 1, SVSMHRRL = 6                      2.85 3.00 3.15

                                                     SVSHE = 1, SVSMHRRL = 7                      2.85 3.00 3.15

tpd(SVSH)    SVSH propagation delay                  SVSHE = 1, dVDVCC/dt = 10 mV/s, SVSHFP = 1        2.5
t(SVSH)      SVSH on or off delay time               SVSHE = 1, dVDVCC/dt = 1 mV/s, SVSHFP = 0                              s
                                                     SVSHE = 01, SVSHFP = 1
                                                     SVSHE = 01, SVSHFP = 0                              20
                                                                                                       12.5

                                                                                                                             s
                                                                                                       100

dVDVCC/dt    DVCC rise time                                                                       0          1000 V/s

(1) The SVSH settings available depend on the VCORE (PMMCOREV) setting. See the Power Management Module and Supply Voltage
      Supervisor chapter in the MSP430x5xx and MSP430x6xx Family User's Guide (SLAU208) on recommended settings and usage.

40       Specifications                                                                   Copyright 2015, Texas Instruments Incorporated

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                                                  Table 5-20. PMM, SVM High Side

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

            PARAMETER                             TEST CONDITIONS                              MIN TYP MAX UNIT

I(SVMH)     SVMH current consumption              SVMHE = 0, DVCC = 3.6 V                                 0
                                                  SVMHE = 1, DVCC = 3.6 V, SVMHFP = 0                                       nA
                                                  SVMHE = 1, DVCC = 3.6 V, SVMHFP = 1
                                                  SVMHE = 1, SVSMHRRL = 0                              200

                                                                                                       2.0             A

                                                                                               1.65 1.74 1.86

                                                  SVMHE = 1, SVSMHRRL = 1                      1.85 1.94 2.02

                                                  SVMHE = 1, SVSMHRRL = 2                      2.02 2.14 2.22

V(SVMH)     SVMH on or off voltage level(1)       SVMHE = 1, SVSMHRRL = 3                      2.18 2.26 2.35
                                                  SVMHE = 1, SVSMHRRL = 4                      2.32 2.40 2.48 V
                                                  SVMHE = 1, SVSMHRRL = 5                      2.56 2.70 2.84

                                                  SVMHE = 1, SVSMHRRL = 6                      2.85 3.00 3.15

                                                  SVMHE = 1, SVSMHRRL = 7                      2.85 3.00 3.15

                                                  SVMHE = 1, SVMHOVPE = 1                              3.75

tpd(SVMH) SVMH propagation delay                  SVMHE = 1, dVDVCC/dt = 10 mV/s, SVMHFP = 1           2.5
                                                  SVMHE = 1, dVDVCC/dt = 1 mV/s, SVMHFP = 0                                 s
t(SVMH)     SVMH on or off delay time             SVMHE = 01, SVSMFP = 1
                                                  SVMHE = 01, SVMHFP = 0                                 20
                                                                                                       12.5

                                                                                                                             s
                                                                                                       100

(1) The SVMH settings available depend on the VCORE (PMMCOREV) setting. See the Power Management Module and Supply Voltage
      Supervisor chapter in the MSP430x5xx and MSP430x6xx Family User's Guide (SLAU208) on recommended settings and usage.

                                                  Table 5-21. PMM, SVS Low Side

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

            PARAMETER                             TEST CONDITIONS                              MIN TYP       MAX UNIT
                                                                                                                        nA
                                                  SVSLE = 0, PMMCOREV = 2                              0                A
                                                                                                                        s
I(SVSL)     SVSL current consumption              SVSLE = 1, PMMCOREV = 2, SVSLFP = 0                  200
                                                                                                                        s
                                                  SVSLE = 1, PMMCOREV = 2, SVSLFP = 1                  2.0

tpd(SVSL)   SVSL propagation delay                SVSLE = 1, dVCORE/dt = 10 mV/s, SVSLFP = 1           2.5
t(SVSL)     SVSL on or off delay time             SVSLE = 1, dVCORE/dt = 1 mV/s, SVSLFP = 0             20
                                                  SVSLE = 01, SVSLFP = 1                               12.5
                                                  SVSLE = 01, SVSLFP = 0                               100

                                                  Table 5-22. PMM, SVM Low Side

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

            PARAMETER                             TEST CONDITIONS                              MIN TYP       MAX UNIT
                                                                                                                        nA
                                                  SVMLE = 0, PMMCOREV = 2                              0                A
                                                                                                                         s
I(SVML)     SVML current consumption              SVMLE = 1, PMMCOREV = 2, SVMLFP = 0                  200
                                                                                                                         s
                                                  SVMLE = 1, PMMCOREV = 2, SVMLFP = 1                  2.0

tpd(SVML) SVML propagation delay                  SVMLE = 1, dVCORE/dt = 10 mV/s, SVMLFP = 1           2.5
                                                  SVMLE = 1, dVCORE/dt = 1 mV/s, SVMLFP = 0             20
t(SVML)     SVML on or off delay time             SVMLE = 01, SVMLFP = 1                               12.5
                                                  SVMLE = 01, SVMLFP = 0                               100

Copyright 2015, Texas Instruments Incorporated                                                       Specifications            41

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SLAS874 MAY 2015

5.5.7 Timers

                                     Table 5-23. Timer_A, Timers TA0, TA1, and TA2

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

              PARAMETER                                     TEST CONDITIONS                VCC         MIN          MAX UNIT
                                                                                                                       20 MHz
fTA       Timer_A input clock frequency        Internal: SMCLK, ACLK                       1.8 V, 3 V                          ns
                                               External: TACLK
                                               Duty cycle = 50% 10%

                                               All capture inputs,

tTA,cap   Timer_A capture timing               Minimum pulse duration required for         1.8 V, 3 V  20

                                               capture

                                         Table 5-24. Timer_B, Timer TB0

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

              PARAMETER                                     TEST CONDITIONS                VCC         MIN          MAX UNIT
                                                                                                                       20 MHz
fTB       Timer_B input clock frequency        Internal: SMCLK, ACLK                       1.8 V, 3 V                          ns
                                               External: TBCLK
                                               Duty cycle = 50% 10%

                                               All capture inputs,

tTB,cap   Timer_B capture timing               Minimum pulse duration required for         1.8 V, 3 V  20

                                               capture

5.5.8 Battery Backup

                                         Table 5-25. Battery Backup

over operating free-air temperature range (unless otherwise noted)

          PARAMETER                            TEST CONDITIONS                      VCC    MIN               TYP    MAX UNIT
                                                                                                             0.43
                                     VBAT = 1.7 V,        TA = 40C                 0V    1.59              0.52              A
                                     DVCC not connected,  TA = 25C                 1.8 V  1.79              0.58
                                     RTC running          TA = 60C                  3V    1.98              0.66   1.69
                                                          TA = 85C                 3.6 V  2.10              0.50   1.91 V
          Current into VBAT terminal in VBAT = 2.2 V,     TA = 40C                                         0.59   2.11
                                                          TA = 25C                        2.65              0.64   2.23
IVBAT     case no primary battery is DVCC not connected,  TA = 60C                                          0.72
                                                          TA = 85C                                          0.68        1 k
          connected.                 RTC running          TA = 40C                                         0.75   5%
                                                          TA = 25C                                          0.79   5% V
                                     VBAT = 3 V,          TA = 60C                                          0.86   5%
                                     DVCC not connected,  TA = 85C                                    VSVSH_IT-
                                     RTC running          General                                                     2.9 V
                                                                                                             0.35
VSWITCH   Switch-over level (VCC to  CVCC = 4.7 F        SVSHRL = 0
          VBAT)                                           SVSHRL = 1                                           0.6
                                                          SVSHRL = 2                                           1.0
                                                                                                               1.2
                                                          SVSHRL = 3                                           2.7

RON_VBAT  On-resistance of switch    VBAT = 1.8 V
          between VBAT and VBAK

VBAT3     VBAT to ADC:               CHVx = 2
VCHVx     VBAT divided,
          VBAT3 = VBAT /3

          Charger end voltage

42       Specifications                                                             Copyright 2015, Texas Instruments Incorporated

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Battery Backup (continued)

over operating free-air temperature range (unless otherwise noted)

            PARAMETER                             TEST CONDITIONS                VCC  MIN              TYP MAX UNIT

                                                  CHCx = 1                                                   5.2

RCHARGE Charge limiting resistor                  CHCx = 2                                                   10.2 k
                                                  CHCx = 3
                                                                                                             20

5.5.9 USCI

                                                  Table 5-26. USCI (UART Mode)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                    PARAMETER                                  TEST CONDITIONS        VCC              MIN MAX UNIT
            USCI input clock frequency
fUSCI                                             Internal: SMCLK, ACLK                                      fSYSTEM MHz
                                                  External: UCLK
                                                  Duty cycle = 50% 10%

fBITCLK     BITCLK clock frequency                                                                           1 MHz
            (equals baud rate in MBaud)

t           UART receive deglitch time(1)                                             2.2 V            50    600       ns
                                                                                       3V
                                                                                                       50    600

(1) Pulses on the UART receive input (UCxRX) shorter than the UART receive deglitch time are suppressed. To ensure that pulses are
      correctly recognized, their duration should exceed the maximum specification of the deglitch time.

                                                  Table 5-27. USCI (SPI Master Mode)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)(1)
(see Figure 5-11 and Figure 5-12)

                       PARAMETER                            TEST CONDITIONS           VCC              MIN MAX UNIT
            USCI input clock frequency
fUSCI                                             SMCLK, ACLK,                                               fSYSTEM MHz
                                                  Duty cycle = 50% 10%

                                                  PMMCOREV = 0                        1.8 V            55
                                                  PMMCOREV = 3
tSU,MI      SOMI input data setup time                                                3V               38              ns

                                                                                      2.4 V            30

                                                                                      3V               25

                                                  PMMCOREV = 0                        1.8 V               0
                                                  PMMCOREV = 3
tHD,MI      SOMI input data hold time                                                 3V                  0            ns

                                                                                      2.4 V               0

                                                                                      3V                  0

tVALID,MO   SIMO output data valid time(2)        UCLK edge to SIMO valid,            1.8 V                  20
                                                  CL = 20 pF,                          3V
                                                  PMMCOREV = 0                        2.4 V                  18
                                                                                       3V                            ns
                                                  UCLK edge to SIMO valid,
                                                  CL = 20 pF, PMMCOREV = 3                                   16
                                                                                                             15

                                                  CL = 20 pF, PMMCOREV = 0            1.8 V            10

tHD,MO      SIMO output data hold time(3)                                             3V               8              ns

                                                  CL = 20 pF, PMMCOREV = 3            2.4 V            10

                                                                                      3V               8

(1) fUCxCLK = 1/2tLO/HI with tLO/HI  max(tVALID,MO(USCI) + tSU,SI(Slave), tSU,MI(USCI) + tVALID,SO(Slave)).
      For the slave parameters tSU,SI(Slave) and tVALID,SO(Slave), see the SPI parameters of the attached slave.

(2) Specifies the time to drive the next valid data to the SIMO output after the output changing UCLK clock edge. See the timing diagrams

      in Figure 5-11 and Figure 5-12.

(3) Specifies how long data on the SIMO output is valid after the output changing UCLK clock edge. Negative values indicate that the data

      on the SIMO output can become invalid before the output changing clock edge observed on UCLK. See the timing diagrams in Figure 5-

      11 and Figure 5-12.

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SLAS874 MAY 2015

                                                 1/fUCxCLK

                               CKPL = 0  tLO/HI             tLO/HI               tSU,MI
                    UCLK                                                                tHD,MI

                               CKPL = 1

                    SOMI

                                                                    tHD,MO
                                                                      tVALID,MO

                    SIMO

                                         Figure 5-11. SPI Master Mode, CKPH = 0

                                                 1/fUCxCLK

                               CKPL = 0

                    UCLK
                               CKPL = 1

                                         tLO/HI             tLO/HI                              tHD,MI

                                                                    tSU,MI

                    SOMI

                    SIMO                                               tHD,MO
                                                                          tVALID,MO

                                         Figure 5-12. SPI Master Mode, CKPH = 1

44  Specifications                                                                              Copyright 2015, Texas Instruments Incorporated

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                                                   Table 5-28. USCI (SPI Slave Mode)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)(1)
(see Figure 5-13 and Figure 5-14)

            PARAMETER                                        TEST CONDITIONS     VCC    MIN MAX UNIT
                                                       PMMCOREV = 0              1.8 V    11
tSTE,LEAD   STE lead time, STE low to clock            PMMCOREV = 3               3V       8
                                                                                 2.4 V                          ns
                                                                                  3V       7
                                                                                           6

                                                       PMMCOREV = 0              1.8 V  3
                                                       PMMCOREV = 3
tSTE,LAG    STE lag time, Last clock to STE high                                 3V     3                 ns

                                                                                 2.4 V  3

                                                                                 3V     3

tSTE,ACC    STE access time, STE low to SOMI data out  PMMCOREV = 0              1.8 V                    66
                                                       PMMCOREV = 3               3V                      50
                                                                                 2.4 V
                                                                                  3V                               ns
                                                                                                          36
                                                                                                          30

tSTE,DIS    STE disable time, STE high to SOMI high    PMMCOREV = 0              1.8 V                    30
            impedance                                  PMMCOREV = 3               3V                      30
                                                                                 2.4 V
                                                                                  3V                               ns
                                                                                                          30
                                                                                                          30

                                                       PMMCOREV = 0              1.8 V  5
                                                       PMMCOREV = 3
tSU,SI      SIMO input data setup time                                           3V     5                 ns

                                                                                 2.4 V  2

                                                                                 3V     2

                                                       PMMCOREV = 0              1.8 V  5
                                                       PMMCOREV = 3
tHD,SI      SIMO input data hold time                                            3V     5                 ns

                                                                                 2.4 V  5

                                                                                 3V     5

tVALID,SO   SOMI output data valid time(2)             UCLK edge to SOMI valid,  1.8 V                    76
                                                       CL = 20 pF,                3V
                                                       PMMCOREV = 0              2.4 V                    60
                                                                                  3V                               ns
                                                       UCLK edge to SOMI valid,
                                                       CL = 20 pF,                                        44
                                                       PMMCOREV = 3
                                                                                                          40

                                                       CL = 20 pF,               1.8 V  12
                                                       PMMCOREV = 0
tHD,SO      SOMI output data hold time(3)                                        3V     12                ns
                                                       CL = 20 pF,
                                                       PMMCOREV = 3              2.4 V  12

                                                                                 3V     12

(1) fUCxCLK = 1/2tLO/HI with tLO/HI  max(tVALID,MO(Master) + tSU,SI(USCI), tSU,MI(Master) + tVALID,SO(USCI)).
      For the master parameters tSU,MI(Master) and tVALID,MO(Master), see the SPI parameters of the attached slave.

(2) Specifies the time to drive the next valid data to the SOMI output after the output changing UCLK clock edge. See the timing diagrams

      in Figure 5-13 and Figure 5-14.

(3) Specifies how long data on the SOMI output is valid after the output changing UCLK clock edge. See the timing diagrams in Figure 5-13

      and Figure 5-14.

Copyright 2015, Texas Instruments Incorporated                                        Specifications                 45

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                                                    tSTE,LEAD                                             tSTE,LAG
SLAS874 MAY 2015                                     1/fUCxCLK
                                                                                                 tSU,SI
                                 STE                tLO/HI               tLO/HI                        tHD,SI

                                          CKPL = 0
                              UCLK

                                          CKPL = 1

                               SIMO

                                                    tSTE,ACC                         tHD,SO                         tSTE,DIS
                                                                                      tVALID,SO

                    SOMI

                                                    Figure 5-13. SPI Slave Mode, CKPH = 0

                                                    tSTE,LEAD                                    tSTE,LAG

                    STE

                                                              1/fUCxCLK

                                CKPL = 0            tLO/HI               tLO/HI
                    UCLK
                                                                                                                    tHD,SI
                                CKPL = 1
                                                                                     tSU,SI
                    SIMO

                                                    tSTE,ACC             tHD,MO                                     tSTE,DIS
                                                                          tVALID,SO

                    SOMI

                                                    Figure 5-14. SPI Slave Mode, CKPH = 1

46  Specifications                                                                               Copyright 2015, Texas Instruments Incorporated

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                                                  Table 5-29. USCI (I2C Mode)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted) (see Figure 5-15)

                            PARAMETER                             TEST CONDITIONS         VCC         MIN MAX UNIT
              USCI input clock frequency
fUSCI                                                       Internal: SMCLK, ACLK                                   fSYSTEM MHz
                                                            External: UCLK
                                                            Duty cycle = 50% 10%

fSCL          SCL clock frequency                                                         2.2 V, 3 V           0    400 kHz
tHD,STA       Hold time (repeated) START                                                  2.2 V, 3 V
                                                            fSCL  100 kHz                                      4.0
tSU,STA       Setup time for a repeated START               fSCL > 100 kHz                2.2 V, 3 V                                  s
tHD,DAT       Data hold time                                fSCL  100 kHz                 2.2 V, 3 V
tSU,DAT       Data setup time                               fSCL > 100 kHz                2.2 V, 3 V           0.6
tSU,STO       Setup time for STOP                                                         2.2 V, 3 V
                                                            fSCL  100 kHz                                      4.7
tSP           Pulse duration of spikes suppressed by input  fSCL > 100 kHz                   2.2 V                                    s
              filter                                                                          3V
                                                                                                               0.6

                                                                                                               0               ns

                                                                                                               250             ns

                                                                                                               4.0
                                                                                                                                      s

                                                                                                               0.6

                                                                                                               50   600        ns

                                                                                                               50   600

              tHD,STA                                       tSU,STA              tHD,STA              tBUF

         SDA

              tLOW     tHIGH                                                              tSP

         SCL

                                                           tSU,DAT                                    tSU,STO

                       tHD,DAT                    Figure 5-15. I2C Mode Timing

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SLAS874 MAY 2015

5.5.10 LCD Controller

                    Table 5-30. LCD_B, Recommended Operating Conditions

              PARAMETER                         CONDITIONS                          MIN    NOM             MAX     UNIT
                                                                                                              3.6    V
VCC,LCD_B,    Supply voltage range, charge      LCDCPEN = 1, 0000 < VLCDx  1111     2.2      4.7              3.6    V
              pump enabled, VLCD  3.6 V         (charge pump enabled, VLCD  3.6 V)            32              3.6    V
CP en,3.6                                                                                                     3.6    V
              Supply voltage range, charge      LCDCPEN = 1, 0000 < VLCDx  1100     2.0
VCC,LCD_B,    pump enabled, VLCD  3.3 V         (charge pump enabled, VLCD  3.3 V)                            3.6    V

CP en,3.3     Supply voltage range, internal    LCDCPEN = 0, VLCDEXT = 0            2.4                       3.6    V
              biasing, charge pump disabled
VCC,LCD_B,                                                                                                     10   F
              Supply voltage range, external    LCDCPEN = 0, VLCDEXT = 0            2.4                      100    Hz
int. bias     biasing, charge pump disabled                                                                        kHz
                                                                                                               40   pF
VCC,LCD_B,    Supply voltage range, external                                                              10000      V
                                                                                                          VCC +      V
ext. bias     LCD voltage, internal or external LCDCPEN = 0, VLCDEXT = 1            2.0                              V
                                                                                                              0.2    V
VCC,LCD_B,    biasing, charge pump disabled                                                                 VR33     V
                                                                                                            VR23     V
VLCDEXT       External LCD voltage at                                                                       VR33     V

VLCDCAP/R33   LCDCAP/R33, internal or external LCDCPEN = 0, VLCDEXT = 1             2.4                      VCC
                                                                                                           + 0.2
CLCDCAP       biasing, charge pump disabled
                                                                                                              1.5
fFrame        Capacitor on LCDCAP when          LCDCPEN = 1, VLCDx > 0000
fACLK,in      charge pump enabled               (charge pump enabled)
CPanel
VR33          LCD frame frequency range         fLCD = 2 mux fFRAME             0
                                                (mux = 1 (static), 2, 3, 4)
VR23,1/3bias
              ACLK input frequency range                                            30
VR13,1/3bias
              Panel capacitance                 100-Hz frame frequency
VR13,1/2bias
VR03          Analog input voltage at R33       LCDCPEN = 0, VLCDEXT = 1            2.4
VLCD-VR03
              Analog input voltage at R23       LCDREXT = 1, LCDEXTBIAS = 1,        VR13    VR03 + 2/3
VLCDREF/R13                                     LCD2B = 0                           VR03   (VR33 VR03)
              Analog input voltage at R13 with  LCDREXT = 1, LCDEXTBIAS = 1,        VR03
              1/3 biasing                       LCD2B = 0                            VSS    VR03 + 1/3
                                                LCDREXT = 1, LCDEXTBIAS = 1,               (VR33 VR03)
              Analog input voltage at R13 with  LCD2B = 1                             2.4
              1/2 biasing                       R0EXT = 1                                   VR03 + 1/2
                                                                                           (VR33 VR03)
              Analog input voltage at R03       LCDCPEN = 0, R0EXT = 1
                                                                                    0.8        1.2
              Voltage difference between VLCD   VLCDREFx = 01
              and R03

              External LCD reference voltage
              applied at LCDREF/R13

48  Specifications                                                                  Copyright 2015, Texas Instruments Incorporated

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                          Table 5-31. LCD_B, Electrical Characteristics

over operating free-air temperature range (unless otherwise noted)

             PARAMETER                                     TEST CONDITIONS          VCC       MIN TYP MAX UNIT
                                                  VLCDx = 0000, VLCDEXT = 0   2.4 V to 3.6 V               VCC
                                                  LCDCPEN = 1, VLCDx = 0001    2 V to 3.6 V                2.60

                                                  LCDCPEN = 1, VLCDx = 0010   2 V to 3.6 V        2.66

                                                  LCDCPEN = 1, VLCDx = 0011   2 V to 3.6 V        2.72

                                                  LCDCPEN = 1, VLCDx = 0100   2 V to 3.6 V        2.79

                                                  LCDCPEN = 1, VLCDx = 0101   2 V to 3.6 V        2.85

                                                  LCDCPEN = 1, VLCDx = 0110   2 V to 3.6 V        2.92

VLCD         LCD voltage                          LCDCPEN = 1, VLCDx = 0111   2 V to 3.6 V        2.98
                                                  LCDCPEN = 1, VLCDx = 1000   2 V to 3.6 V                                  V

                                                                                                  3.05

                                                  LCDCPEN = 1, VLCDx = 1001   2 V to 3.6 V        3.10

                                                  LCDCPEN = 1, VLCDx = 1010   2 V to 3.6 V        3.17

                                                  LCDCPEN = 1, VLCDx = 1011   2 V to 3.6 V        3.24

                                                  LCDCPEN = 1, VLCDx = 1100   2 V to 3.6 V        3.30

                                                  LCDCPEN = 1, VLCDx = 1101   2.2 V to 3.6 V      3.36

                                                  LCDCPEN = 1, VLCDx = 1110   2.2 V to 3.6 V      3.42

                                                  LCDCPEN = 1, VLCDx = 1111   2.2 V to 3.6 V      3.48  3.6

ICC,Peak,CP  Peak supply currents due to          LCDCPEN = 1, VLCDx = 1111      2.2 V            400             A
             charge pump activities

tLCD,CP,on   Time to charge CLCD when             CLCD = 4.7 F,                 2.2 V            100   500 ms
             discharged                           LCDCPEN = 01,

                                                  VLCDx = 1111

ICP,Load     Maximum charge pump load             LCDCPEN = 1, VLCDx = 1111      2.2 V        50                  A
             current

RLCD,Seg     LCD driver output impedance,         LCDCPEN = 1, VLCDx = 1000,     2.2 V                  10 k
RLCD,COM     segment lines                        ILOAD = 10 A                 2.2 V                  10 k

             LCD driver output impedance,         LCDCPEN = 1, VLCDx = 1000,
             common lines                         ILOAD = 10 A

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5.5.11 CTSD16

                                                                    NOTE
            The delta-sigma analog-to-digital converter uses the CTSD16. The CTSD16 is proceeded by a unity-
            gain buffer stage following the channel muxing as shown in Figure 6-1. Refer to Table 5-46 for the
            electrical characteristics of the PGA buffer stages.

            Table 5-32. CTSD16, Power Supply and Recommended Operating Conditions

             PARAMETER                                   TEST CONDITIONS                       VCC  MIN TYP MAX UNIT

VCC         Supply voltage range        AVSS = DVSS = 0 V                                           2.2               3.6 V
ICTSD16                                                                                                    190 (1)
            Analog plus digital supply                          GAIN: 1, 2, 4, 8, 16 3 V
            current per converter
            (reference current not      CTSD16OSRx = 256,       GAIN: 1, 16                    3V                     300(1) A
            included)                   CTSD16RRI = 0

                                        This is requested when CTSD16 is converting, or

                                        CTSD16RRIBURST = 0, or when OA is in rail-to-rail

ICTSD16CLK  CTSD16 clock current        input mode (OARRI = 1), or when OA charge pump         3V               205 240 A
            consumption                 is on. The current should only be counted once

                                        even if both OA and CTSD16 are requesting the

                                        clock.

(1) Refer to table Table 5-33 to calculate total current from CTSD16 for different use cases.

Table 5-33 explains how to compute the total current, ITOTAL, when the CTSD, along with associated modules,
are used. Refer to Table 5-47 for a similar table for the OA. A "yes" means it must be included in computing

ITOTAL. Here is an example current calculation for CTS16D in rail-to-rail input mode (CTSD16RRI = 1) using the
internal reference (CTSD16REFS = 1) and OA0 and OA1 enabled in rail-to-rail input modes, OARRI = 1.

As an example, assume that the application uses the CTS16D in rail-to-rail input mode (CTSD16RRI = 1) with
the internal reference (CTSD16REFS = 1) and OA0 and OA1 are enabled in rail-to-rail input modes, OARRI = 1.
The total current, ITOTAL, would be computed as follows:

ITOTAL = ICTSD16 + ICTSD16CLK+ ICP + IREFBG + 2 IOA

                                        Table 5-33. CTSD16, Current Calculation

    USE CASE NAME        USE CASE               ICTSD16  ICTSD16CLK (1)   ICP (2)                   IREFBG (3)        IREF (4)
                          DETAILS

CTSD16                                          yes        yes            no                   yes if CTSD16REFS = 1  yes
                                                                                               no if CTSD16REFS = 0

CTSD16 rail-to-rail inputs CTSD16RRI = 1        yes        yes            yes                  yes if CTSD16REFS = 1  yes
                                                                                               no if CTSD16REFS = 0

(1) Count this only once no matter how many modules use it. OA can also use this when rail-to-rail input is selected.
(2) Count this only once no matter how many modules use it. OA also uses this. This current is listed in the Table 5-46 table.
(3) Count this only once no matter how many modules use it. DAC can use this as well as internal reference when it is available externally,

      REFOUT=1. This current is listed in the Table 5-39 table.
(4) Count this only once no matter how many modules use it. This current is listed in the Table 5-46 table. If IREFBG is used that includes

      IREF current.

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                                        Table 5-34. CTSD16, External Voltage Reference

             PARAMETER                            TEST CONDITIONS                                   VCC               MIN TYP MAX UNIT
            Input voltage range                                                                                        1.0 1.2 1.5 V
VVeREF+     Input current                         CTSD16REFS = 0                                    3V
IVeREF+                                                                                                                                        50 nA
                                                  CTSD16REFS = 0                                    3V

                                                  Table 5-35. CTSD16, Input Range(1)

over operating free-air temperature range (unless otherwise noted)

              PARAMETER                                          TEST CONDITIONS               VCC       MIN          TYP    MAX UNIT
                                                  VID = VI,A+ VI,A
VID,FSR  Differential full-scale input                                                              VR/Gain                 +VR/Gain V
         voltage range

VI,FSR   Single-ended full-scale input            VID = VI,A+ VR                                           VR                 VR +           V
         voltage range                            negative input is tied to VR                           VR/Gain             VR/Gain

                                                                              CTSD16GAINx = 1                         928

                                                                  CTSD16GAINx = 2                                     464

VID      Differential input voltage range         CTSD16REFS = 1 CTSD16GAINx = 4                                      232                   mV
         for specified performance(2)

                                                                  CTSD16GAINx = 8                                     116

                                                                  CTSD16GAINx = 16                                    58

VI       Single-ended input voltage                                                                            VR                VR +
         range for specified performance                                                                      (0.8              (0.8 V
                                                                                                          VR/Gain)
                                                                                                                             VR/Gain)
                                                                                               3V
         Input impedance

ZI       (pin Ax or ADx+ or ADx- to               CTSD16GAINx = 1, 16                                                 20                     M

         AVSS)

ZID      Differential input impedance             CTSD16GAINx = 1, 16                          3V                     35                     M
         (pin ADx+ to pin ADx-)

VI       Absolute input voltage range                                                                    AVSS                VCC                V
                                                                                                         AVSS
VIC      Common-mode input voltage                                                                                           VCC                V
         range

(1) All parameters pertain to each CTSD16 input.

(2) The full-scale range is defined by VFSR+ = +VR/GAIN and VFSR- = -VR/GAIN; FSR = VFSR+ - VFSR- = 2xVR/GAIN. If VR is sourced
      externally, the analog input range should not exceed 80% of VFSR+ or VFSR-; that is, VID = 0.8 VFSR- to 0.8 VFSR+. If VR is sourced
      internally, the given VID ranges apply.

                                                  Table 5-36. CTSD16, Performance

CTSD16OSRx = 256, CTSD164REFS = 1

            PARAMETER                             TEST CONDITIONS                              VCC       MIN          TYP    MAX UNIT
                                                                                                                                       MHz
     fM         modulator clock                                                                                       1.024
                                                                                                                                        dB
                                        CTSD16GAINx = 1, input ADx+                                      84           87
                                        and ADx-(differential)

                                        CTSD16GAINx = 2, input ADx+                                                   86
                                        and ADx- (differential)

SINAD       Signal-to-noise +           CTSD16GAINx = 4, input ADx+    fIN = 50 Hz(1)          3V                     85
            distortion ratio for        and ADx- (differential)
            differential inputs

                                        CTSD16GAINx = 8, input ADx+                                                   82
                                        and ADx- (differential)

                                        CTSD16GAINx = 16, input                                                       77
                                        ADx+ and ADx- (differential)

(1) The following voltages were applied to the CTSD16 inputs:

      VI,A+(t) = 0 V + VPP/2 sin(2 fIN t)
      VI,A(t) = 0 V VPP/2 sin(2 fIN t)
      resulting in a differential voltage of VID = VIN,A+(t) VIN,A-(t) = VPP sin(2 fIN t) with VPP being selected as the maximum value
      allowed for a given range (according to CTSD16 input range).

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SLAS874 MAY 2015

CTSD16, Performance (continued)

CTSD16OSRx = 256, CTSD164REFS = 1

         PARAMETER                 TEST CONDITIONS                                 VCC  MIN  TYP       MAX UNIT
                                                                                        1%
                                  CTSD16GAINx = 1, input Ax                                       83
                                  (single-ended)

                                  CTSD16GAINx = 2, input Ax                                       82
                                  (single-ended)
SINAD    Signal-to-noise +                                    fIN = 50 Hz(1) 3 V                  78               dB
         distortion ratio for     CTSD16GAINx = 4, input Ax
         single-ended input       (single-ended)

                                  CTSD16GAINx = 8, input Ax                                       72
                                  (single-ended)

                                  CTSD16GAINx = 16, input Ax                                      66
                                  (single-ended)
                                                                                                   1
                                  CTSD16GAINx = 1                                                  2
                                                                                                   4
                                  CTSD16GAINx = 2                                                  8
                                                                                                  16
G        Nominal gain             CTSD16GAINx = 4                                  3V
                                                                                                              +1%
                                  CTSD16GAINx = 8

                                  CTSD16GAINx = 16

EG       Gain error               CTSD16GAINx: 1,8,16 with external reference      3V
                                  (1.2 V)

         Gain error temperature                                                                                    ppm/
                                                                                                                    C
EG/ T coefficient, internal       CTSD16GAINx: 1,8,16.                             3V             3    50

         reference

EG/ T    Gain error temperature   CTSD16GAIN: 1,8,16 with external reference (1.2  3V             4    15          ppm/
         coefficient, external    V)                                                                                C
         reference

EG/      Gain error vs VCC        CTSD16GAINx: 1,8,16.                                       0.02                  %/V
VCC

EOS      Offset error             CTSD16GAINx = 1                                  3V                  4.1
                                                                                                                 mV
                                  CTSD16GAINx = 16
                                                                                                       3.4

         Offset error                                                                                              ppm
         temperature coefficient
EOS/T                             CTSD16GAINx = 1, 16                              3V             1   10 FSR/

                                                                                                                   C

EOS/V    Offset error vs VCC      CTSD16GAINx = 1, 16                              3V             11               V/V
CC

                                  CTSD16GAINx = 1,                                                78
                                                                                                                         dB
CMRR,50 Common-mode               VID = 928 mV, fIN = 50 Hz                        3V
                                                                                                  80
Hz       rejection ratio at 50 Hz CTSD16GAINx = 16,

                                  VID = 58 mV, fIN = 50 Hz

                                  CTSD16GAINx: 1, VCC = 3 V 50 mV sin(2                       95
                                  fVcc t), fVcc = 50 Hz,
                                  Inputs grounded (no analog signal applied)

AC PSRR  AC power supply          CTSD16GAINx: 8, VCC = 3 V 50 mV sin(2                       105              dB
         rejection ratio          fVcc t), fVcc = 50 Hz,
                                  Inputs grounded (no analog signal applied)

                                  CTSD16GAINx: 16, VCC = 3 V 50 mV sin(2                       105
                                  fVcc t), fVcc = 50 Hz,
                                  Inputs grounded (no analog signal applied)

DC PSRR  DC power supply          CTSD16GAINx: (1, 8, 16), VCC = 2.2 V to 3.6 V,                  90               dB
         rejection ratio          (PSRR [dB] = 20 log(dVout/dVcc) with dVout

                                  observed as change in the digital conversion

                                  result; assumed to be dominated by reference)

52     Specifications                                                                   Copyright 2015, Texas Instruments Incorporated

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0                                                                                                                    3

-0.2                                                                                                                 2.5

Offset (mV)-0.4
                                                                                                 Offset Voltage (V)
                                                                                                                     2

-0.6

                                                                                                                     1.5

-0.8

                                                                                                                     1

-1

-1.2        Gain = 1                                                                                                 0.5

            Gain = 16

-1.4        -20        0  20 40 60                80 100                                                             0          0.85 1.2 1.5 1.8 2.1 2.4 2.7
    -40                                                                                                              0.25 0.55

                          Temperature (C)                                                                           Gain = 1   Common-Mode Voltage (V)

            Average of four typical devices                                                                                     OSR = 256  DIfferential Signal = 300

Figure 5-16. CTSD16 Offset Voltage vs Temperature         Figure 5-17. CTSD16 Typical Offset Voltage vs Common-Mode
                                                                                                 Voltage

                                      90

                                      85

                                      80

                          SINAD (dB)  75

                                      70

                                      65

                                      60

                                      55

                                      50                          100                                                           1000
                                         10
                                                                  OSR
                                      CTSD16REFS = 1  CTSD16GAINx = 1

                                                  Figure 5-18. SINAD Performance vs OSR

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SLAS874 MAY 2015

                                                    Table 5-37. Built-in Vcc Sense

           PARAMETER        TEST CONDITIONS                                          MIN               TYP          MAX   UNIT
                                                                                                 AVCC / 2                   V
VCC,sense  AVCC divider  CTSD16ON = 1, CTSD16INCH = 0111                                 0.95                    1.05
                                                                                   (AVCC / 2)               (AVCC / 2)

                            Table 5-38. Temperature Sensor

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

           PARAMETER                                TEST CONDITIONS                              MIN TYP MAX UNIT

Vsensor                  Temperature sensor output  CTSD16ON = 1, CTSD16INCH = 110,                         800           mV
Isensor                  voltage(1) (2)             VCC = 3 V, TA = 30C
                                                                                                            2             uA
                         Temperature sensor         CTSD16ON = 1, CTSD16INCH = 110,
                         quiescent current          TA = 85C
                         consumption

(1) The temperature sensor offset can be as much as 30C. TI recommends a single-point calibration to minimize the offset error of the
      built-in temperature sensor.

(2) The device descriptor structure contains calibration values for 30C 3C and 85C 3C for each of the available reference voltage
      levels. The sensor voltage can be computed as VSENSE = TCSENSOR * (Temperature, C) + VSENSOR, where TCSENSOR and VSENSOR can
      be computed from the calibration values for higher accuracy.

54       Specifications                                                              Copyright 2015, Texas Instruments Incorporated

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5.5.12 REF

                         Table 5-39. REF and REFBG, Built-In Reference

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

            PARAMETER                                           TEST CONDITIONS          MIN TYP MAX UNIT

IREFBG      Operating supply current into         VCC = 3.0 V, REFON = 1 and REFOUT = 1       110          130 A
            AVCC terminal(1)

VREFBG      Bandgap output voltage                VCC = 3.0 V,                           1.146 1.16 1.174 V
            calibrated                            VeREF+  1.5 V if used

IREF        Operating supply current into         VCC = 3.0 V, REFON=1                                 15  20 A
            AVCC terminal(1)

VREF        Positive built-in reference voltage   REFVSEL = {2} for 2.5 V, REFON = 1          2.5 1%
            output                                REFVSEL = {1} for 2.0 V, REFON = 1          2.0 1% V
                                                  REFVSEL = {0} for 1.5 V, REFON = 1          1.5 1%

                                                  DAC12SREFx=0, REFVSEL = {0} for 1.5 V  2.2

AVCC(min)   AVCC minimum voltage, Positive        DAC12SREFx=0, REFVSEL = {1} for 2 V    2.3                           V
            built-in reference active

                                                  DAC12SREFx=0, REFVSEL = {2} for 2.5 V  2.8

PSRR_DC     Power supply rejection ratio (DC) VCC = 2.2 V to 3.6 V, TA = 25C                          50              V/V
PSRR_AC
            Power supply rejection ratio (AC)     VCC = 2.2 V to 3.6 V, TA = 25C,            1.5                      mV/V
                                                  f = 1 kHz, Vpp = 100 mV

TCREF+      Bandgap reference temperature         IVREF+ = 0 A                                         15  50 ppm/C
            coefficient (2)

tSETTLE     Settling time of VREFBG reference AVCC = AVCC (min) through AVCC(max),                         120 s
CVREFBG     voltage (3)                                                                                       1 nF
ILOAD                                             REFON = 0  1                                                1 mA

IL(VREFBG)  Capacitance at VREFBG terminal See (4)                                                         3.5 mV/mA

            VREFBG maximum load current REFOUT = REFON = 1

            Load-current regulation,              I(VREF+) = +1 mA or 1 mA,
            VREFBG terminal(5)                    AVCC = AVCC (min),
                                                  REFON = REFOUT = 1

(1) The internal reference current is supplied from terminal AVCC. Consumption is independent of the CTSD16ON control bit, unless a
      conversion is active. The REFON bit enables to settle the built-in reference before starting an A/D conversion.

(2) Calculated using the box method: (MAX(40C to 85C) MIN(40C to 85C)) / MIN(40C to 85C)/(85C (40C)).
(3) The condition is that the error in a conversion started after tREFON is less than 0.5 LSB.
(4) There is no capacitance required on VREFBG if the reference voltage is not used externally. However, TI recommends a capacitance

      close to the maximum value to reduce any reference voltage noise.
(5) Contribution only due to the reference and buffer including package. This does not include resistance due to PCB traces or other

      external factors.

Copyright 2015, Texas Instruments Incorporated                                                       Specifications                 55

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5.5.13 DAC

                                    Table 5-40. 12-Bit DAC, Supply Specifications

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                         PARAMETER                              TEST CONDITIONS     VCC             MIN TYP MAX UNIT
AVCC Analog supply voltage
                                                    AVCC = DVCC, AVSS = DVSS = 0 V                  2.2         3.6 V

                                                    DAC12AMPx = 2, DAC12IR = 0,     3V                   65 110
                                                    DAC12OG = 1,
                                                    DAC12_xDAT = 0800h,
                                                    VeREF+ = VREFBG = 1.16 V

IDD  Supply current, single DAC channel(1) (2)      DAC12AMPx = 2, DAC12IR = 1,                          125 165
                                                    DAC12_xDAT = 0800h,                                                       A
PSRR Power supply rejection ratio(3) (4)            VeREF+ = AVCC                   2.2 V to
                                                                                     3.6 V               250 350
                                                    DAC12AMPx = 5, DAC12IR = 1,
                                                    DAC12_xDAT = 0800h,             2.2 V to             750 1100
                                                    VeREF+ = AVCC                    3.6 V
                                                                                      3V                  70
                                                    DAC12AMPx = 7, DAC12IR = 1,                                               dB
                                                    DAC12_xDAT = 0800h,
                                                    VeREF+ = AVCC                                         70

                                                    DAC12_xDAT = 800h,
                                                    VeREF+ = 1.16 V or 1.5 V,
                                                    AVCC = 100 mV

                                                    DAC12_xDAT = 800h,
                                                    VeREF+ = 1.16 V or 2.5 V
                                                    AVCC = 100 mV

(1) No load at the output pin, DAC12_0 or DAC12_1, assuming that the control bits for the shared pins are set properly.
(2) Current into reference terminals not included. If DAC12IR = 1 current flows through the input divider; see Reference Input specifications

      Table 5-43.
(3) PSRR = 20 log (AVCC / VDAC12_xOUT)
(4) The internal reference is not used.

     DAC Output                                           DAC VOUT
                                                                  VR+
                                    RLoad =
                                                                                    Ideal transfer
                                                    AVCC                            function
                                                      2

                                    CLoad = 100 pF        Offset Error                              Gain Error
                                                             Positive                         DAC Code
                                                            Negative

                     Figure 5-19. Linearity Test Load Conditions and Gain/Offset Definition

56   Specifications                                                                 Copyright 2015, Texas Instruments Incorporated

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                               Table 5-41. 12-Bit DAC, Linearity Specifications

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted) (see Figure 5-19)

             PARAMETER                                 TEST CONDITIONS           VCC         MIN TYP MAX UNIT
                Resolution     12-bit monotonic
                                                                                             12                  bits

INL          Integral          VeREF+ = 1.16 V, DAC12AMPx = 7, DAC12IR = 1       2.2 V, 3 V      2    4        LSB
DNL          nonlinearity (1)                                                    2.2 V, 3 V
             Differential      VeREF+ = 2.5 V, DAC12AMPx = 7, DAC12IR = 1        2.2 V, 3 V      2    4
             nonlinearity (1)                                                    2.2 V, 3 V
                               VeREF+ = 1.16 V, DAC12AMPx = 7, DAC12IR = 1       2.2 V, 3 V      0.4  1        LSB

                               VeREF+ = 2.5 V, DAC12AMPx = 7, DAC12IR = 1        2.2 V, 3 V      0.4  1

                                                           VeREF+ = 1.16 V,      2.2 V, 3 V            21
                                                           DAC12AMPx = 7,
                               Without calibration(1) (2)  DAC12IR = 1           2.2 V, 3 V

EO           Offset voltage                                VeREF+ = 2.5 V,                             21
                                                           DAC12AMPx = 7,                                        mV
                                                           DAC12IR = 1
                                                                                                       1.5
                                                           VeREF+ = 1.16 V,
                               With calibration(1) (2)     DAC12AMPx = 7,
                                                           DAC12IR = 1
                                                                                                       1.5
                                                           VeREF+ = 2.5 V,
                                                           DAC12AMPx = 7,
                                                           DAC12IR = 1

dE(O)/dT     Offset error      With calibration                                  2.2 V, 3 V      10             V/C
             temperature
             coefficient (1)

EG           Gain error        VeREF+ = 1.16 V                                   2.2 V, 3 V            2.5
dE(G)/dT     Gain temperature  VeREF+ = 2.5 V                                    2.2 V, 3 V                    %FSR
             coefficient (1)
                                                                                 2.2 V, 3 V            2.5

                                                                                                                 ppm

                                                                                                 10                of
                                                                                                                 FSR/

                                                                                                                 C

tOffset_Cal  Time for offset   DAC12AMPx = 2                                     2.2 V, 3 V            165
             calibration (3)   DAC12AMPx = 3, 5                                                          66 ms
                               DAC12AMPx = 4, 6, 7
                                                                                                       16.5

(1) Parameters calculated from the best-fit curve from 0x0F to 0xFFF. The best-fit curve method is used to deliver coefficients "a" and "b" of
      the first-order equation: y = a + bx. VDAC12_xOUT = EO + (1 + EG) (VeREF+/4095) DAC12_xDAT, DAC12IR = 1.

(2) The offset calibration works on the output operational amplifier. Offset Calibration is triggered setting bit DAC12CALON
(3) The offset calibration can be done if DAC12AMPx = {2, 3, 4, 5, 6, 7}. The output operational amplifier is switched off with DAC12AMPx =

      {0, 1}. TI recommends configuring the DAC12 module before initiating calibration. Port activity during calibration may affect accuracy
      and is not recommended.

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                                              Table 5-42. 12-Bit DAC, Output Specifications

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

           PARAMETER                              TEST CONDITIONS            VCC                     MIN TYP         MAX UNIT
                                                                                                                     0.005
                               No load, VeREF+ = AVCC,                                               0
                               DAC12_xDAT = 0h, DAC12IR = 1,                                                         AVCC
                               DAC12AMPx = 7                                                                                       V

             Output voltage    No load, VeREF+ = AVCC,                                               AVCC              0.1
             range(1) (see     DAC12_xDAT = 0FFFh, DAC12IR = 1,                                          0.05
             Figure 5-20)      DAC12AMPx = 7                                                                         AVCC
VO                                                                           2.2 V, 3.6 V                              100 pF
                               RLoad = 3 k, VeREF+ = AVCC,
                                                                                                                                  mA
                               DAC12_xDAT = 0h, DAC12IR = 1,                                         0                    1
                                                                                                                       250
                               DAC12AMPx = 7                                                                           250
                                                                                                                          6
                               RLoad = 3 k, VeREF+ = AVCC,                                           AVCC
                               DAC12_xDAT = 0FFFh, DAC12IR = 1,                                          0.13

                               DAC12AMPx = 7

CL(DAC12)    Maximum DAC12                                                   2.2 V, 3.6 V
             load capacitance

IL(DAC12)    Maximum DAC12     DAC12AMPx = 2, DAC12_xDAT = 0FFFh,            2.2 V, 3.6 V            1
             load current      VO/P(DAC12) > AVCC 0.3                                                         150

                               DAC12AMPx = 2, DAC12_xDAT = 0h,
                               VO/P(DAC12) < 0.3 V

                               RLoad = 3 k, VO/P(DAC12) < 0.3 V,
                               DAC12AMPx = 2, DAC12_xDAT = 0h

RO/P(DAC12)  Output resistance RLoad = 3 k, VO/P(DAC12) > AVCC 0.3 V,      2.2 V, 3.6 V                      150
             (see Figure 5-20) DAC12_xDAT = 0FFFh

                               RLoad = 3 k,
                               0.3 V  VO/P(DAC12)  AVCC 0.3 V

(1) Data is valid after the offset calibration of the output amplifier.

                                       ILoad        RLoad                  RO/P(DAC12_x)
           DAC12                                                                 Max
                                                                     AVCC
                       O/P(DAC12_x)                                    2          Min
                                                                                                0.3
                                              CLoad = 100 pF

                                                                                                               AVCC 0.3 V  VOUT

                                                                                                                     AVCC

                                              Figure 5-20. DAC12_x Output Resistance Tests

58  Specifications                                                                Copyright 2015, Texas Instruments Incorporated

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                                  Table 5-43. 12-Bit DAC, Reference Input Specifications

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

         PARAMETER                              TEST CONDITIONS              VCC       MIN                                TYP            MAX UNIT
                                  DAC12IR = 0(1) (2)                   2.2 V to 3.6 V
VeREF+       Reference input      DAC12IR = 1(3) (4)                                                                      AVCC / 3 AVCC + 0.2        V
             voltage range                                               2.2 V, 3 V
                                  DAC12_0 IR = DAC12_1 IR = 0                                                             AVCC AVCC + 0.2

Ri(VREFBG),                       DAC12_0 IR = 1, DAC12_1 IR = 0                       20                                                            M
Ri(VeREF+)                        DAC12_0 IR = 0, DAC12_1 IR = 1
             Reference input      DAC12_0 IR = DAC12_1 IR = 1,                                                            52
Ri(VREF+),   resistance (5)       DAC12_0 SREFx = DAC12_1 SREFx(6)
Ri(VeREF+)                                                                                                                52                         k

                                                                                                                          26

(1) For a full-scale output, the reference input voltage can be as high as 1/3 of the maximum output voltage swing (AVCC).

(2) The maximum voltage applied at reference input voltage terminal VeREF+ = [AVCC VE(O)] / [3 (1 + EG)].
(3) For a full-scale output, the reference input voltage can be as high as the maximum output voltage swing (AVCC).

(4) The maximum voltage applied at reference input voltage terminal VeREF+ = [AVCC VE(O)] / (1 + EG).
(5) This impedance depends on tradeoff in power savings. Current devices have 48 k for each channel when divide is enabled. Can be

      increased if performance can be maintained.

(6) When DAC12IR = 1 and DAC12SREFx = 0 or 1 for both channels, the reference input resistive dividers for each DAC are in parallel

      reducing the reference input resistance.

                                  Table 5-44. 12-Bit DAC, Dynamic Specifications

VREF = VCC, DAC12IR = 1 (see Figure 5-21 and Figure 5-22), over recommended ranges of supply voltage and operating free-
air temperature (unless otherwise noted)

         PARAMETER                                    TEST CONDITIONS                      VCC                            MIN TYP MAX UNIT
                                                                                       2.2 V, 3 V
                                  DAC12_xDAT = 800h,        DAC12AMPx = 0  {2, 3, 4}                                                 60 120
                                  ErrorV(O) < 0.5 LSB(1)   DAC12AMPx = 0  {5, 6}
tON      DAC12 on time            (see Figure 5-21)         DAC12AMPx = 0  7                                                         15        30 s

                                                                                                                                     6         12

                                                            DAC12AMPx = 2                                                            100 200
                                                            DAC12AMPx = 3, 5
tS(FS) Settling time, full scale  DAC12_xDAT =              DAC12AMPx = 4, 6, 7        2.2 V, 3 V                                    40        80 s
                                  80h  F7Fh  80h

                                                                                                                                     15        30

                                  DAC12_xDAT =              DAC12AMPx = 2                                                            5
                                  3F8h  408h  3F8h,         DAC12AMPx = 3, 5
tS(C-C)  Settling time, code to   BF8h  C08h  BF8h          DAC12AMPx = 4, 6, 7        2.2 V, 3 V                                    2               s
         code

                                                                                                                                     1

SR Slew rate                      DAC12_xDAT =              DAC12AMPx = 2              2.2 V, 3 V                         0.05 0.35                  V/s
                                  80h  F7Fh  80h(2)         DAC12AMPx = 3, 5                                              0.35 1.10
                                                            DAC12AMPx = 4, 6, 7                                           1.50 5.20

         Glitch energy            DAC12_xDAT =              DAC12AMPx = 7              2.2 V, 3 V                                    35              nV-s
                                  800h  7FFh  800h

(1) RLoad and CLoad connected to AVSS (not AVCC/2) in Figure 5-21.
(2) Slew rate applies to output voltage steps  200 mV.

                                                                       Conversion 1    Conversion 2                       Conversion 3
                                                                                            1/2 LSB
             DAC Output                                     VOUT           Glitch
               RO/P(DAC12.x)
                                        RLoad = 3 kW                   Energy
                                  ILoad

                                                      AVCC                                                                           1/2 LSB
                                                        2

                                  CLoad = 100 pF

                                                                                                               tsettleLH  tsettleHL

                                  Figure 5-21. Settling Time and Glitch Energy Testing

Copyright 2015, Texas Instruments Incorporated                                                                                     Specifications      59

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                                          Conversion 1           Conversion 2  Conversion 3
                                 V                              90%            90%

                                     OUT

                                                          10%                          10%

                                                                t              t
                                                                  SRLH           SRHL

                                            Figure 5-22. Slew Rate Testing

                           Table 5-45. 12-Bit DAC, Dynamic Specifications (Continued)

over recommended ranges of supply voltage and TA = 25C (unless otherwise noted)

           PARAMETER                                      TEST CONDITIONS                      VCC         MIN           TYP MAX UNIT

BW3dB     3-dB bandwidth,       DAC12AMPx = {2, 3, 4}, DAC12SREFx = 2,                                              40                       kHz
                                 DAC12IR = 1, DAC12_xDAT = 800h                                2.2 V, 3 V 180
           VDC = 1.5 V,                                                                                                  80
           VAC = 0.1 VPP         DAC12AMPx = {5, 6}, DAC12SREFx = 2,                                               550                         dB
           (see Figure 5-23)     DAC12IR = 1, DAC12_xDAT = 800h
                                                                                                                         80
                                 DAC12AMPx = 7, DAC12SREFx = 2,
                                 DAC12IR = 1, DAC12_xDAT = 800h

           Channel-to-channel    DAC12_0DAT = 800h, No load,                                   2.2 V, 3 V
           crosstalk(1) (see     DAC12_1DAT = 80h  F7Fh, RLoad = 3 k,
           Figure 5-24)          fDAC12_1OUT = 10 kHz at 50/50 duty cycle

                                 DAC12_0DAT = 80h  F7Fh, RLoad = 3 k,
                                 DAC12_1DAT = 800h, No load,
                                 fDAC12_0OUT = 10 kHz at 50/50 duty cycle

(1) RLoad = 3 k, CLoad = 100 pF

                                    VeREF+                DAC12_x                RLoad = 3 kW  AVCC
                                                                          ILoad                  2
                                 AC
                                 DC                                     DACx
                                                                               CLoad = 100 pF

                           Figure 5-23. Test Conditions for 3-dB Bandwidth Specification

                                            RLoad

                                 ILoad

           DAC12_0                                        AVCC          DAC12_xDAT 080h        F7Fh        080h          F7Fh 080h
           DAC12_1                                          2                       VOUT
                                 DAC0
    VREF+                                 CLoad = 100 pF                   VDAC12_yOUT
                                                                           VDAC12_xOUT
                                            RLoad

                                 ILoad

                                 DAC1                     AVCC                                       1/fToggle
                                          CLoad = 100 pF    2

                                        Figure 5-24. Crosstalk Test Conditions

60         Specifications                                                                      Copyright 2015, Texas Instruments Incorporated

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5.5.14 Operational Amplifier

                            Table 5-46. Operational Amplifier, OA0, OA1, PGA Buffers

over operating free-air temperature range (unless otherwise noted)

             PARAMETER                            TEST CONDITIONS                VCC    MIN  TYP      MAX        UNIT
                                   AVCC = DVCC, AVSS = DVSS = 0 V                                                  V
VCC          Analog supply                                                              2.2           3.6
             voltage                                                                                               nF

             External charge                                                                                      mA
                                                                                                                   A
CCPCAP       pump capacitor to Required when charge pump is enabled                     20   22       24
                                                                                                                   s
             AVSS.
                                                                                                                   s
ICP_PEAK     Charge pump peak      OARRI = 0h to 1h, ICP_LOAD = 0 A                             1.6                A
             current                                                                         570 (1)              mV
                                                                                                                V/C
ICP          Charge pump           OARRI = 1h, ICP_LOAD = 100 A                                       710 (1)    V/V
             average current                                                                                       pF
                                                                                                                   pF
tCP_EN_fast                                OARRI = 0h to 1h, ICP_LOAD = 0 A,                 50                  V/V
             Charge pump enable AFE biases previously enabled and settled                                          V
                                                                                                                   V
             time fast             which can be done with REFON=1 or other                                         dB
                                                                                                                nV/Hz
                                   modules requesting REFON.                                                       dB
                                                                                                                  kHz
tCP_EN_slow  Charge pump enable OARRI = 0h to 1h, ICP_LOAD = 0 A,                                75              V/s
                                                                                             105 (1)               s
             time slow             Includes AFE bias settling                                                     mV
                                                                                                 2
IOA          Supply current, per IO = 0 mA,                                                      1   130 (1)

             opamp                 OARRI = 0h (charge pump disabled)

VOS          Input offset voltage  Noninverting, unity gain
dVOS/dT                            Noninverting, unity gain
             Input offset voltage
             temperature drift

dVOS/dV      Input offset voltage  Noninverting, unity gain                                  3
             voltage drift                                                                    4
                                                                                              6
Cin          Input capacitance     Differential
                                                                                             50
                                   Common mode

PSRR_DC      Power supply          Noninverting, unity gain,
             rejection ratio, DC   VINP = positive input of OA = 1 V

                                   OARRI = 0h,                                          0.1          VCC - 1.0
                                                                                        0.1
VCM          Common mode           Noninverting, unity gain                                          VCC - 0.1
             voltage range(2)      OARRI = 1h,
                                                                                             110
                                   Noninverting, unity gain                                   90
                                                                                              25
CMRR_DC      Common mode           Over common-mode voltage range                             95
             rejection ratio, DC

en           Input voltage noise f = 100 Hz, OARRI = 0h or 1h                    3.0 V
                                                                                 3.0 V
             density               f = 50 kHz, OARRI = 0h or 1h

AOL          Open-loop voltage
             gain, DC

GBW          Gain-bandwidth        CL = 100 pF, OAM = 1h                                     800
             product

SR           Slew rate             Noninverting, unity gain,                                 0.4
tSETTLE      Settling time         CL = 100 pF, OAM = 1h
                                                                                 3.0 V       5.3
                                   Noninverting, unity gain,
                                   2.0-V step, 0.1%, OAM = 1h

VO           Voltage output swing 250 A  IO  250 A,                                         5        55

             from rail             Noninverting, unity gain (OAM = 1h)

(1) Refer to Table 5-47 to calculate total current from OA for different use cases.

(2) The common-mode input range is measured with the OA in a unity-gain source-follower configuration. The input signal is swept from 0 V

      to VCC, and the output of the OA is monitored. The minimum and maximum values represent when the input and output differ more than
      10 mV, not including the offset, VOS.

Copyright 2015, Texas Instruments Incorporated                                                      Specifications  61

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SLAS874 MAY 2015

Operational Amplifier, OA0, OA1, PGA Buffers (continued)

over operating free-air temperature range (unless otherwise noted)

          PARAMETER                                 TEST CONDITIONS                                                                                              VCC       MIN             TYP         MAX UNIT

tEN_FAST  Enable time fast         Noninverting, unity gain,                                                                                                                               3                7 s
                                   OAM = 0h transition to 1h,
                                   AFE biases previously enabled and settled
                                   which can be done with REFON=1 or other
                                   modules requesting REFON(3)

tEN_SLOW  Enable time slow         Noninverting,unity gain,                                                                                                                                190         225 s
                                   OARRI = 0h transition to 1h,
                                   OAM = 0h transition to 1h,
                                   Includes AFE bias and charge pump
                                   settling (3)

tDIS      Disable time                                                                                                                                                                     0.4                 s

(3) The AFE bias is used by several modules including the OA charge pump, OA, and CTSD16. Any of these modules will request the AFE
      bias when enabled. The AFE bias is generated by the REF module, so enabling the REF module also enables the AFE bias.

Table 5-47 explains how to compute the total current, ITOTAL, when the OA and associated modules are used.
Refer to Table 5-33 for a similar table for the CTSD16. A "yes" means it must be included in computing ITOTAL.

As an example, assume that the application uses the CTS16D in rail-to-rail input mode (CTSD16RRI = 1) with
the internal reference (CTSD16REFS = 1) and OA0 and OA1 are enabled in rail-to-rail input modes, OARRI = 1.
The total current, ITOTAL, would be computed as follows:

ITOTAL = ICTSD16 + ICTSD16CLK+ ICP + IREFBG + 2 IOA

    700                                                                                                                                        160

    650

    600                                                                                                                                        140

    550

    500                                                                                                                                        120

Number of Units450                                                                                                                             100
                                                                                                                              Number of Units
    400

    350                                                                                                                                        80

    300

    250                                                                                                                                        60

    200

    150                                                                                                                                        40

    100                                                                                                                                        20

    50

      0                                                                                                                                        0

         0.4 0.6 0.8  1     1.2 1.5 1.6 1.8      2  2.2 2.4 2.6                                                                                     0       0.5  1    1.5  2          2.5           3  3.5  4         4.5

                            Offset Voltage (mV)                                                                                                                       Offset Voltage Drift (V/C)

Figure 5-25. OA Offset Voltage Sample Production Distribution                                                                                       Figure 5-26. OA Offset Voltage Drift Sample Production
                                                                                                                                                                           Distribution

                                                 Table 5-47. OA, Current Calculation

          USE CASE NAME                    USE CASE DETAILS                                                                                            IOA            ICTSD16CLK (1)     ICP (2)            IREF (3)
OA                                 OARRI = 0                                                                                                                                                                  yes
                                                                                                                                                       yes            no                   no

OA with rail-to-rail input         OARRI = 1                                                                                                           yes            yes                  yes              yes

                                   (CTSD16SC = 0) AND

                                   (CTSD16RRI = 1) AND

Rail-to-rail input up, module off  (CTSD16RRIBURST = 0) OR                                                                                             no             yes                  yes              yes

                                   ((OARRI = 1 (for any OA))

                                   AND (OAM = 0))

(1) Count this current only once no matter how many modules use it. CTSD16 and the charge pump also use this. This current is listed in
      Table 5-32.

(2) Count this current only once no matter how many modules use it. CTSD16 also uses this when rail-to-rail inputs are selected.
(3) Count this current only once no matter how many modules use it. This current is listed in Table 5-46. If IREFBG is used, that includes the

      IREF current.

62       Specifications                                                                                                                                               Copyright 2015, Texas Instruments Incorporated

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5.5.15 Switches

                 Table 5-48. Ground Switches (GSW0A, GSW0B, GSW1A, GSW1B)

over operating free-air temperature range (unless otherwise noted)

            PARAMETER                                                          TEST CONDITIONS                       MIN TYP MAX UNIT

VCC   Supply voltage                                                         TA = 0C to 60C                        2.2                 3.6 V
ILKG  Input leakage(1)                                                       TA = 40C to 85C                                0.25               nA
IIN   Input current switch to AVSS
RON   Switch ON resistance with switch closed                                IIN = 100 A,                              0               50
ROFF  Switch OFF resistance with switch open                                 TA = 40C to 85C                                    9.5  100 A
                                                                             TA = 40C to 85C,                                        18.5
                                                                             Input signal frequency < 100 Hz         100
                                                                                                                                                   M

tON/OFF Enable or disable time                                               TA = 40C to 85C                      0.25               s

(1) Ground switches are shared with general-purpose I/Os. This leakage includes all leakage seen at the device pin, not only leakage
      caused by the switch itself.

                                                            4    DVCC = 2.2 V

                                Input Leakage Current (nA)  3.5  DVCC = 3 V

                                                                 DVCC = 3.6 V

                                                            3

                                                            2.5

                                                            2

                                                            1.5

                                                            1