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MSP430F6730AIPZ

器件型号:MSP430F6730AIPZ
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Texas Instruments
厂商官网:http://www.ti.com/
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MSP430F6730AIPZ在线购买

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器件描述

MSP430F6730A Mixed-Signal Microcontrollers 100-LQFP -40 to 85

参数
产品属性属性值
GPIO pins(#)72
I2C1
RatingCatalog
UART3
Timers - 16-bit4
Bootloader (BSL)UART
Non-volatile memory (kB)16
ADC24-bit Sigma Delta
FeaturesLCD,Real-Time Clock
Operating temperature range(C)-40 to 85
Package GroupLQFP|100,LQFP|80
Comparator channels (#)0
Approx. price(US$)2.45 | 1ku
Special I/ON/A
RAM(KB)1
SPI4
USBNo

文档预览

MSP430F6730AIPZ器件文档内容

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MSP430F673xA, MSP430F672xA Mixed-Signal Microcontrollers

1 Device Overview

1.1 Features                                           One 16-Bit Timer With Three Capture/Compare
                                                         Registers
1
                                                       Three 16-Bit Timers With Two Capture/Compare
Low Supply-Voltage Range:                              Registers Each
   3.6 V Down to 1.8 V
                                                       Enhanced Universal Serial Communication
Ultra-Low Power Consumption                            Interfaces (eUSCIs)
    Active Mode (AM):                                    eUSCI_A0, eUSCI_A1, and eUSCI_A2
       All System Clocks Active                               Enhanced UART Supports Automatic Baud-
       265 A/MHz at 8 MHz, 3.0 V, Flash Program                 Rate Detection
       Execution (Typical)                                    IrDA Encoder and Decoder
       140 A/MHz at 8 MHz, 3.0 V, RAM Program                Synchronous SPI
       Execution (Typical)                               eUSCI_B0
    Standby Mode (LPM3):                                     I2C With Multiple Slave Addressing
       Real-Time Clock (RTC) With Crystal, Watchdog,          Synchronous SPI
       and Supply Supervisor Operational, Full RAM
       Retention, Fast Wakeup:                         Password-Protected RTC With Crystal Offset
       1.7 A at 2.2 V, 2.5 A at 3.0 V (Typical)        Calibration and Temperature Compensation
    Off Mode (LPM4):
       Full RAM Retention, Supply Supervisor          Separate Voltage Supply for Backup Subsystem
       Operational, Fast Wakeup:                         32-kHz Low-Frequency Oscillator (XT1)
       1.6 A at 3.0 V (Typical)                         Real-Time Clock
    Shutdown RTC Mode (LPM3.5):                         Backup Memory (4 16 Bits)
       Shutdown Mode, Active RTC With Crystal:
       1.24 A at 3.0 V (Typical)                      Three 24-Bit Sigma-Delta Analog-to-Digital
    Shutdown Mode (LPM4.5):                             Converters (ADCs) With Differential PGA Inputs
       0.78 A at 3.0 V (Typical)
                                                       Integrated LCD Driver With Contrast Control for up
Wakeup From Standby Mode in 3 s (Typical)             to 320 Segments in 8-Mux Mode
16-Bit RISC Architecture, Extended Memory, up to
                                                       Hardware Multiplier Supports 32-Bit Operations
   25-MHz System Clock                                 10-Bit 200-ksps ADC
Flexible Power Management System
                                                          Internal Reference
    Fully Integrated LDO With Programmable               Sample-and-Hold, Autoscan Feature
       Regulated Core Supply Voltage                      Up to Six External Channels and Two Internal

    Supply Voltage Supervision, Monitoring, and             Channels, Including Temperature Sensor
       Brownout                                        Three-Channel Internal DMA
                                                       Serial Onboard Programming, No External
    System Operation From up to Two Auxiliary
       Power Supplies                                    Programming Voltage Needed
                                                       Table 3-1 Summarizes the Available Family
Unified Clock System
    FLL Control Loop for Frequency Stabilization        Members
    Low-Power Low-Frequency Internal Clock            Available in 100-Pin and 80-Pin LQFP Packages
       Source (VLO)                                    For Complete Module Descriptions, See the
    Low-Frequency Trimmed Internal Reference
       Source (REFO)                                     MSP430x5xx and MSP430x6xx Family User's
    32-kHz Crystals (XT1)                               Guide (SLAU208)

1.2 Applications                                       Utility Metering

Single-Phase Electronic Watt-Hour Meters

Energy Monitoring

1

           An IMPORTANT NOTICE at the end of this data sheet addresses availability, warranty, changes, use in safety-critical applications,
           intellectual property matters and other important disclaimers. PRODUCTION DATA.
MSP430F6736A, MSP430F6735A, MSP430F6734A, MSP430F6733A                                                     www.ti.com
MSP430F6731A, MSP430F6730A, MSP430F6726A, MSP430F6725A
MSP430F6724A, MSP430F6723A, MSP430F6721A, MSP430F6720A

SLASE46 FEBRUARY 2015

1.3 Description

         The Texas Instruments MSP430TM family of ultra-low-power microcontrollers consists of several devices
         featuring different sets of peripherals targeted for various applications. The architecture, combined with
         extensive low-power modes, is optimized to achieve extended battery life in portable measurement
         applications. The device features a powerful 16-bit RISC CPU, 16-bit registers, and constant generators
         that contribute to maximum code efficiency. The digitally controlled oscillator (DCO) allows the device to
         wake up from low-power modes to active mode in 3 s (typical).

         The MSP430F673xA and MSP430F672xA devices are microcontrollers with three high-performance 24-bit
         sigma-delta ADCs, a 10-bit ADC, four eUSCIs (three eUSCI_A modules and one eUSCI_B module), four
         16-bit timers, a hardware multiplier, a DMA module, an RTC module with alarm capabilities, an LCD driver
         with integrated contrast control, an auxiliary supply system, and up to 72 I/O pins in the 100pin devices
         and 52 I/O pins in the 80pin devices.

                    PART NUMBER  Device Information(1)          BODY SIZE(2)

                                            PACKAGE

   MSP430F6736APZ                LQFP (100)                     14 mm 14 mm

   MSP430F6736APN                LQFP (80)                      12 mm 12 mm

   (1) For the most current part, package, and ordering information, see the Package Option Addendum in ,
         or see the TI web site at www.ti.com.

   (2) The sizes shown here are approximations. For the package dimensions with tolerances, see the
         Mechanical Data in .

2  Device Overview                                              Copyright 2015, Texas Instruments Incorporated

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   MSP430F6730A MSP430F6726A MSP430F6725A MSP430F6724A MSP430F6723A MSP430F6721A

                                 MSP430F6720A
www.ti.com                                                     MSP430F6736A, MSP430F6735A, MSP430F6734A, MSP430F6733A
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1.4 Functional Block Diagrams
         Figure 1-1 shows the functional block diagram for all device variants in the PZ package.

      XIN XOUT          DVCC DVSS AVCC AVSS AUX1 AUX2 AUX3 RST/NMI                             PA           PB  PC          PD               PE
                                                                                      P1.x P2.x    P3.x P4.x                             P9.x
           (32kHz)                                                                                              P5.x P6.x P7.x P8.x

                  ACLK                                                                I/O Ports    I/O Ports    I/O Ports   I/O Ports
                                                                                         P1/P2       P3/P4        P5/P6       P7/P8
      Unified              128KB      8KB             SYS                                                                                I/O Ports
       Clock               96KB       4KB                                              28 I/Os    28 I/Os     28 I/Os    28 I/Os         P9
      System               64KB       2KB         Watchdog                             Interrupt
                           32KB       1KB                                             & Wakeup                                  PD        14 I/O
                  SMCLK    16KB                       Port    CRC16      MPY32                                              116 I/Os
                                      RAM          Mapping                                 PA                                                PE
            MCLK           Flash                  Controller                          116 I/Os        PB           PC                    14 I/O
                                                                                                   116 I/Os    116 I/Os

      CPUXV2
          and

      Working
      Registers
       (25MHz)

         EEM                  PMM      SD24_B     ADC10_A     LCD_C         REF                        TA0          TA1     eUSCI_A0     eUSCI_B0
       (S: 3+1)            Auxiliary                                                                                TA2     eUSCI_A1     (SPI, I2C)
                           Supplies   3 Channel     10 Bit       8MUX    Reference         RTC_C   Timer_A          TA3     eUSCI_A2                     DMA
        JTAG/                         2 Channel   200 KSPS    Up to 320  1.5V, 2.0V,                  3 CC                                            3 Channel
         SBW                  LDO                             Segments                                          Timer_A       (UART,
      Interface/           SVM/SVS                                          2.5V                   Registers       2 CC     IrDA,SPI)

       Port PJ                BOR                                                                               Registers

PJ.x

               Figure 1-1. Functional Block Diagram - MSP430F673xAIPZ and MSP430F672xAIPZ

      Figure 1-2 shows the functional block diagram for all device variants in the PN package.

      XIN XOUT            DVCC DVSS AVCC AVSS AUX1 AUX2 AUX3 RST/NMI                                               PA                PB           PC
                                                                                                          P1.x P2.x         P3.x P4.x    P5.x P6.x
           (32kHz)

                    ACLK                                                                                        I/O Ports   I/O Ports    I/O Ports
                                                                                                                   P1/P2      P3/P4        P5/P6
      Unified              128KB      8KB            DMA          SYS
       Clock               96KB       4KB         3 Channel                                                      28 I/Os   28 I/Os     28 I/Os
      System               64KB       2KB                     Watchdog                                           Interrupt
                           32KB       1KB                                                                       & Wakeup        PB           PC
                    SMCLK  16KB                                   Port           CRC16             MPY32                    116 I/Os    116 I/Os
                                      RAM                      Mapping                                               PA
            MCLK           Flash                              Controller                                        116 I/Os

      CPUXV2
          and

      Working
      Registers
       (25MHz)

         EEM                  PMM      SD24_B     ADC10_A            LCD_C            REF                           TA0         TA1      eUSCI_A0     eUSCI_B0
       (S: 3+1)            Auxiliary                                                                                            TA2      eUSCI_A1     (SPI, I2C)
                           Supplies   3 Channel     10 Bit       8MUX            Reference         RTC_C        Timer_A         TA3      eUSCI_A2
        JTAG/                         2 Channel   200 KSPS    Up to 320          1.5V, 2.0V,                       3 CC
         SBW                  LDO                             Segments                                                      Timer_A        (UART,
      Interface/           SVM/SVS                                                  2.5V                        Registers      2 CC      IrDA,SPI)

       Port PJ                BOR                                                                                           Registers

PJ.x

               Figure 1-2. Functional Block Diagram - MSP430F673xAIPN and MSP430F672xAIPN

Copyright 2015, Texas Instruments Incorporated                                                                                         Device Overview          3

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                                                                     MSP430F6720A
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SLASE46 FEBRUARY 2015

                           Table of Contents

1 Device Overview ......................................... 1                                           6.2 CPU ................................................. 69
    1.1 Features .............................................. 1                                       6.3 Instruction Set....................................... 70
    1.2 Applications........................................... 1                                       6.4 Operating Modes.................................... 71
    1.3 Description............................................ 2                                       6.5 Interrupt Vector Addresses.......................... 72
    1.4 Functional Block Diagrams ........................... 3                                         6.6 Bootstrap Loader (BSL) ............................. 73
                                                                                                        6.7 JTAG Operation ..................................... 73
2 Revision History ......................................... 4                                          6.8 Flash Memory ....................................... 74
3 Device Comparison ..................................... 5                                             6.9 RAM ................................................. 74
4 Terminal Configuration and Functions.............. 6                                                  6.10 Backup RAM ........................................ 74
                                                                                                        6.11 Peripherals .......................................... 75
    4.1 Pin Diagrams ......................................... 6                                        6.12 Device Descriptors (TLV) .......................... 115
    4.2 Pin Attributes ........................................ 10                                      6.13 Memory ............................................ 117
    4.3 Signal Descriptions.................................. 20                                        6.14 Identification........................................ 132
    4.4 Pin Multiplexing ..................................... 31                                   7 Applications, Implementation, and Layout ...... 133
    4.5 Connection of Unused Pins ......................... 31                                      8 Device and Documentation Support .............. 134
5 Specifications ........................................... 32                                         8.1 Device Support..................................... 134
    5.1 Absolute Maximum Ratings ........................ 32                                            8.2 Documentation Support............................ 137
    5.2 ESD Ratings ........................................ 32                                         8.3 Related Links ...................................... 138
    5.3 Recommended Operating Conditions............... 32                                              8.4 Community Resources............................. 138
                                                                                                        8.5 Trademarks ........................................ 138
      5.4 Active Mode Supply Current Into VCC Excluding                                                 8.6 Electrostatic Discharge Caution ................... 138
                                                                                                        8.7 Export Control Notice .............................. 138
          External Current..................................... 34                                      8.8 Glossary............................................ 139

    5.5 LEoxwcl-uPdoinwgerEMxteordneaSl CupuprrleynCt.u.r.r.e.n.t.s..(.I.n.t.o..V.C.C..)....... 35  9 Mechanical, Packaging, and Orderable

      5.6 Low-Power Mode With LCD Supply Currents (Into                                                 Information ............................................. 139

          VCC) Excluding External Current .................... 36
    5.7 Timing and Switching Characteristics ............... 37
6 Detailed Description ................................... 69
    6.1 Overview ............................................ 69

2 Revision History         REVISION                                                                 NOTES
                           *                                                                        Initial Release
            DATE
            February 2015

4  Revision History                                                                                 Copyright 2015, Texas Instruments Incorporated

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3 Device Comparison

Table 3-1 summarizes the available family members.

                                                  Table 3-1. Device Comparison(1) (2)

                                                                                             eUSCI

DEVICE           FLASH  SRAM                          SD24_B   ADC10_A       Timer_A (3)   CHANNEL     CHANNEL    I/O  PACKAGE
                  (KB)   (KB)                     CONVERTERS  CHANNELS                           A:         B:            TYPE
                                                                              3, 2, 2, 2
                                                           3   6 ext, 2 int   3, 2, 2, 2  UART, IrDA,   SPI, I2C
                                                           3   6 ext, 2 int   3, 2, 2, 2        SPI
                                                           3   6 ext, 2 int   3, 2, 2, 2
MSP430F6736AIPZ  128    8                                  3   6 ext, 2 int   3, 2, 2, 2  3            1          72   100 PZ
                                                           3   6 ext, 2 int   3, 2, 2, 2
MSP430F6735AIPZ  128    4                                  3   6 ext, 2 int   3, 2, 2, 2  3            1          72   100 PZ
                                                           2   6 ext, 2 int   3, 2, 2, 2
MSP430F6734AIPZ  96     4                                  2   6 ext, 2 int   3, 2, 2, 2  3            1          72   100 PZ
                                                           2   6 ext, 2 int   3, 2, 2, 2
MSP430F6733AIPZ  64     4                                  2   6 ext, 2 int   3, 2, 2, 2  3            1          72   100 PZ
                                                           2   6 ext, 2 int   3, 2, 2, 2
MSP430F6731AIPZ  32     2                                  2   6 ext, 2 int   3, 2, 2, 2  3            1          72   100 PZ
                                                           3   3 ext, 2 int   3, 2, 2, 2
MSP430F6730AIPZ  16     1                                  3   3 ext, 2 int   3, 2, 2, 2  3            1          72   100 PZ
                                                           3   3 ext, 2 int   3, 2, 2, 2
MSP430F6726AIPZ  128    8                                  3   3 ext, 2 int   3, 2, 2, 2  3            1          72   100 PZ
                                                           3   3 ext, 2 int   3, 2, 2, 2
MSP430F6725AIPZ  128    4                                  3   3 ext, 2 int   3, 2, 2, 2  3            1          72   100 PZ
                                                           2   3 ext, 2 int   3, 2, 2, 2
MSP430F6724AIPZ  96     4                                  2   3 ext, 2 int   3, 2, 2, 2  3            1          72   100 PZ
                                                           2   3 ext, 2 int   3, 2, 2, 2
MSP430F6723AIPZ  64     4                                  2   3 ext, 2 int   3, 2, 2, 2  3            1          72   100 PZ
                                                           2   3 ext, 2 int   3, 2, 2, 2
MSP430F6721AIPZ  32     2                                  2   3 ext, 2 int               3            1          72   100 PZ

MSP430F6720AIPZ  16     1                                                                 3            1          72   100 PZ

MSP430F6736AIPN  128    8                                                                 3            1          52   80 PN

MSP430F6735AIPN  128    4                                                                 3            1          52   80 PN

MSP430F6734AIPN  96     4                                                                 3            1          52   80 PN

MSP430F6733AIPN  64     4                                                                 3            1          52   80 PN

MSP430F6731AIPN  32     2                                                                 3            1          52   80 PN

MSP430F6730AIPN  16     1                                                                 3            1          52   80 PN

MSP430F6726AIPN  128    8                                                                 3            1          52   80 PN

MSP430F6725AIPN  128    4                                                                 3            1          52   80 PN

MSP430F6724AIPN  96     4                                                                 3            1          52   80 PN

MSP430F6723AIPN  64     4                                                                 3            1          52   80 PN

MSP430F6721AIPN  32     2                                                                 3            1          52   80 PN

MSP430F6720AIPN  16     1                                                                 3            1          52   80 PN

(1) For the most current package and ordering information, see the Package Option Addendum in , or see the TI website at www.ti.com.
(2) Package drawings, thermal data, and symbolization are available at www.ti.com/packaging.
(3) Each number in the sequence represents an instantiation of Timer_A with its associated number of capture compare registers and PWM

      output generators available. For example, a number sequence of 3, 5 would represent two instantiations of Timer_A, the first
      instantiation having 3 and the second instantiation having 5 capture compare registers and PWM output generators, respectively.

Copyright 2015, Texas Instruments Incorporated                                                       Device Comparison        5

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SLASE46 FEBRUARY 2015

4 Terminal Configuration and Functions

4.1 Pin Diagrams
         Figure 4-1 shows the pin assignments for the 100-pin PZ package. See Table 4-1 for differences between
         the MSP430F673xA and MSP430F672xA devices in this package.

                                                           RST/NMI/SBWTDIO
                                                               PJ.3/ACLK/TCK
                                                                    PJ.2/ADC10CLK/TMS
                                                                         PJ.1/MCLK/TDI/TCLK
                                                                              PJ.0/SMCLK/TDO
                                                                                   TEST/SBWTCK
                                                                                        P8.3/S0
                                                                                            P8.2/S1
                                                                                                 P8.1/S2
                                                                                                      P8.0/S3
                                                                                                           P7.7/S4
                                                                                                                P7.6/S5
                                                                                                                     P7.5/S6
                                                                                                                          P7.4/S7
                                                                                                                              P7.3/S8
                                                                                                                                   P7.2/S9
                                                                                                                                        P7.1/S10
                                                                                                                                             P7.0/S11
                                                                                                                                                  P6.7/S12
                                                                                                                                                       P6.6/S13
                                                                                                                                                           P6.5/S14
                                                                                                                                                                P6.4/S15
                                                                                                                                                                     P6.3/S16
                                                                                                                                                                          P6.2/S17
                                                                                                                                                                               P6.1/S18

                                                        100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76

                                               SD0P0    1                                                                                                                                            75  DVSS
                                              SD0N0                                                                                                                                                      DVSYS
                                               SD1P0    2                                                                                                                                            74  P6.0/S19
                                              SD1N0                                                                                                                                                      P5.7/S20
                                               SD2P0    3                                                                                                                                            73  P5.6/S21
                                              SD2N0                                                                                                                                                      P5.5/S22
                                                        4                                                                                                                                            72  P5.4/S23
                                                VREF                                                                                                                                                     P5.3/S24
                                                AVSS    5                                                                                                                                            71  P5.2/S25
                                                AVCC                                                                                                                                                     P5.1/S26
                                              VASYS     6                                                                                                                                            70  P5.0/S27
                                             P9.1/A5                                                                                                                                                     P4.7/S28
                                             P9.2/A4    7                                                                                                                                            69  P4.6/S29
                                             P9.3/A3                                                                                                                                                     P4.5/S30
                   P1.0/PM_TA0.0/VeREF-/A2              8                                                                                                                                            68  P4.4/S31
                  P1.1/PM_TA0.1/VeREF+/A1                                                                                                                                                                P4.3/S32
P1.2/PM_UCA0RXD/PM_UCA0SOMI/A0                         9                                                                                                                                            67  P4.2/S33
P1.3/PM_UCA0TXD/PM_UCA0SIMO/R03                                                                                                                                                                          P4.1/S34
                                          AUXVCC2       10                                                                                                                                           66  P4.0/S35
                                          AUXVCC1                                                                                                                                                        P3.7/PM_SD2DIO/S36
                                              VDSYS     11                                                                                                                                           65  P3.6/PM_SD1DIO/S37
                                                DVCC                                                                                                                                                     P3.5/PM_SD0DIO/S38
                                                DVSS    12                                                                                                                                           64  P3.4/PM_SDCLK/S39
                                             VCORE                                                                                                                                                       P3.3/PM_TA0.2
                                                        13  PZ PACKAGE                                                                                                                               63  P3.2/PM_TACLK/PM_RTCCLK
                                                   XIN
                                                XOUT    14                                                                                                                                           62

                                                        15                                                                                                                                           61

                                                        16                                                                                                                                           60

                                                        17                                                                                                                                           59

                                                        18                                                                                                                                           58

                                                        19                                                                                                                                           57

                                                        20                                                                                                                                           56

                                                        21                                                                                                                                           55

                                                        22                                                                                                                                           54

                                                        23                                                                                                                                           53

                                                        24                                                                                                                                           52

                                                        25                                                                                                                                           51

                                                           26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50

                                                           AUXVCC3
                                                               P1.4/PM_UCA1RXD/PM_UCA1SOMI/LCDREF/R13

                                                                    P1.5/PM_UCA1TXD/PM_UCA1SIMO/R23
                                                                         LCDCAP/R33
                                                                              P8.4/TA1.0
                                                                                   P8.5/TA1.1
                                                                                        COM0
                                                                                            COM1
                                                                                                 COM2
                                                                                                      COM3

                                                                                                           P1.6/PM_UCA0CLK/COM4
                                                                                                                P1.7/PM_UCB0CLK/COM5
                                                                                                                     P2.0/PM_UCB0SOMI/PM_UCB0SCL/COM6
                                                                                                                          P2.1/PM_UCB0SIMO/PM_UCB0SDA/COM7

                                                                                                                              P8.6/TA2.0
                                                                                                                                   P8.7/TA2.1
                                                                                                                                        P9.0/TACLK/RTCCLK
                                                                                                                                             P2.2/PM_UCA2RXD/PM_UCA2SOMI
                                                                                                                                                  P2.3/PM_UCA2TXD/PM_UCA2SIMO
                                                                                                                                                       P2.4/PM_UCA1CLK
                                                                                                                                                           P2.5/PM_UCA2CLK
                                                                                                                                                                P2.6/PM_TA1.0
                                                                                                                                                                     P2.7/PM_TA1.1
                                                                                                                                                                          P3.0/PM_TA2.0/BSL_TX
                                                                                                                                                                               P3.1/PM_TA2.1/BSL_RX

   NOTE: The secondary digital functions on Ports P1, P2, and P3 are fully mappable. The pin designation shows the default
              mapping. See Table 6-7 for details.

   NOTE: The pins VDSYS and DVSYS must be connected externally on board for proper device operation.
   CAUTION: The LCDCAP/R33 pin must be connected to DVSS if not used.

                                             Figure 4-1. 100-Pin PZ Package (Top View)

6  Terminal Configuration and Functions                                                    Copyright 2015, Texas Instruments Incorporated

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            Table 4-1. Pinout Differences Between MSP430F673xAIPZ and
                                         MSP430F672xAIPZ (1)

            PIN NUMBER                            PIN NAME

                    1    MSP430F673xAIPZ                                          MSP430F672xAIPZ
                    2             SD0P0                                                    SD0P0
                    3             SD0N0                                                    SD0N0
                    4             SD1P0                                                    SD1P0
                    5             SD1N0                                                    SD1N0
                    6             SD2P0                                                       NC
                    7             SD2N0                                                       NC
                   53              VREF                                                     VREF
                   54
                   55   P3.4/PM_SDCLK/S39                                        P3.4/PM_SDCLK/S39
                   56   P3.5/PM_SD0DIO/S38                                       P3.5/PM_SD0DIO/S38
                        P3.6/PM_SD1DIO/S37                                       P3.6/PM_SD1DIO/S37
                        P3.7/PM_SD2DIO/S36                                        P3.7/PM_NONE/S36

            (1) Signal names that differ between devices are indicated byitalic typeface.

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SLASE46 FEBRUARY 2015

   Figure 4-2 shows the pin assignments for the 80-pin PN package. See Table 4-2 for differences between
   the MSP430F673xA and MSP430F672xA devices in this package.

                                                         RST/NMI/SBWTDIO
                                                             PJ.3/ACLK/TCK
                                                                  PJ.2/ADC10CLK/TMS
                                                                       PJ.1/MCLK/TDI/TCLK
                                                                            PJ.0/SMCLK/TDO
                                                                                 TEST/SBWTCK
                                                                                      P6.7/S0
                                                                                          P6.6/S1
                                                                                               P6.5/S2
                                                                                                    P6.4/S3
                                                                                                         P6.3/S4
                                                                                                              P6.2/S5
                                                                                                                   P6.1/S6
                                                                                                                        P6.0/S7
                                                                                                                            P5.7/S8
                                                                                                                                 P5.6/S9
                                                                                                                                      P5.5/S10
                                                                                                                                           P5.4/S11
                                                                                                                                                P5.3/S12
                                                                                                                                                     P5.2/S13

                                                         80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61

                                               SD0P0  1                                                                                                                 60  DVSS
                                              SD0N0                                                                                                                         DVSYS
                                               SD1P0  2                                                                                                                 59  P5.1/S14
                                              SD1N0                                                                                                                         P5.0/S15
                                               SD2P0  3                                                                                                                 58  P4.7/S16
                                              SD2N0                                                                                                                         P4.6/S17
                                                      4                                                                                                                 57  P4.5/S18
                                                VREF                                                                                                                        P4.4/S19
                                                AVSS  5                                                                                                                 56  P4.3/S20
                                                AVCC                                                                                                                        P4.2/S21
                                              VASYS   6                                                                                                                 55  P4.1/S22
                   P1.0/PM_TA0.0/VeREF-/A2                                                                                                                                  P4.0/S23
                  P1.1/PM_TA0.1/VeREF+/A1             7                                                                                                                 54  P3.7/PM_SD2DIO/S24
P1.2/PM_UCA0RXD/PM_UCA0SOMI/A0                                                                                                                                             P3.6/PM_SD1DIO/S25
P1.3/PM_UCA0TXD/PM_UCA0SIMO/R03                       8                                                                                                                 53  P3.5/PM_SD0DIO/S26
                                          AUXVCC2                                                                                                                           P3.4/PM_SDCLK/S27
                                          AUXVCC1     9                                                                                                                 52  P3.3/PM_TA0.2/S28
                                              VDSYS                                                                                                                         P3.2/PM_TACLK/PM_RTCCLK/S29
                                                DVCC  10  PN PACKAGE                                                                                                    51  P3.1/PM_TA2.1/S30/BSL_RX
                                                DVSS                                                                                                                        P3.0/PM_TA2.0/S31/BSL_TX
                                             VCORE    11                                                                                                                50

                                                      12                                                                                                                49

                                                      13                                                                                                                48

                                                      14                                                                                                                47

                                                      15                                                                                                                46

                                                      16                                                                                                                45

                                                      17                                                                                                                44

                                                      18                                                                                                                43

                                                      19                                                                                                                42

                                                      20                                                                                                                41

                                                         21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40

                                                         XIN
                                                             XOUT
                                                                  AUXVCC3
                                                                       P1.4/PM_UCA1RXD/PM_UCA1SOMI/LCDREF/R13
                                                                            P1.5/PM_UCA1TXD/PM_UCA1SIMO/R23
                                                                                 LCDCAP/R33
                                                                                      COM0
                                                                                          COM1
                                                                                               COM2
                                                                                                    COM3
                                                                                                         P1.6/PM_UCA0CLK/COM4
                                                                                                              P1.7/PM_UCB0CLK/COM5
                                                                                                                   P2.0/PM_UCB0SOMI/PM_UCB0SCL/COM6/S39
                                                                                                                        P2.1/PM_UCB0SIMO/PM_UCB0SDA/COM7/S38
                                                                                                                            P2.2/PM_UCA2RXD/PM_UCA2SOMI/S37
                                                                                                                                 P2.3/PM_UCA2TXD/PM_UCA2SIMO/S36
                                                                                                                                      P2.4/PM_UCA1CLK/S35
                                                                                                                                           P2.5/PM_UCA2CLK/S34
                                                                                                                                                P2.6/PM_TA1.0/S33
                                                                                                                                                     P2.7/PM_TA1.1/S32

   NOTE: The secondary digital functions on Ports P1, P2, and P3 are fully mappable. The pin designation shows the default
              mapping. See Table 6-7 for details.

   NOTE: The pins VDSYS and DVSYS must be connected externally on board for proper device operation.
   CAUTION: The LCDCAP/R33 pin must be connected to DVSS if not used.

                                             Figure 4-2. 80-Pin PN Package (Top View)

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            Table 4-2. Pinout Differences Between MSP430F673xAIPN and
                                         MSP430F672xAIPN (1)

            PIN NUMBER                            PIN NAME

                    1    MSP430F673xAIPN                                          MSP430F672xAIPN
                    2             SD0P0                                                    SD0P0
                    3             SD0N0                                                    SD0N0
                    4             SD1P0                                                    SD1P0
                    5             SD1N0                                                    SD1N0
                    6             SD2P0                                                       NC
                    7             SD2N0                                                       NC
                   45              VREF                                                     VREF
                   46
                   47   P3.4/PM_SDCLK/S27                                        P3.4/PM_SDCLK/S27
                   48   P3.5/PM_SD0DIO/S26                                       P3.5/PM_SD0DIO/S26
                        P3.6/PM_SD1DIO/S25                                       P3.6/PM_SD1DIO/S25
                        P3.7/PM_SD2DIO/S24                                        P3.7/PM_NONE/S24

            (1) Signal names that differ between devices are indicated byitalic typeface.

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MSP430F6724A, MSP430F6723A, MSP430F6721A, MSP430F6720A

SLASE46 FEBRUARY 2015

4.2 Pin Attributes

         Table 4-3 lists the pin attributes for all device variants in the PZ package. For the PN package, see
         Table 4-4.

                                    Table 4-3. Pin Attributes, PZ Package

    PIN NO.    SIGNAL NAME (1) (2)  SIGNAL TYPE (3)  BUFFER TYPE (4)     POWER SOURCE                    RESET STATE AFTER
        1                                                                                                          BOR (5)
        2    SD0P0                             I            Analog               AVCC                                OFF
        3    SD0N0                             I            Analog               AVCC                                OFF
        4    SD1P0                             I            Analog               AVCC                                OFF
        5    SD1N0                             I            Analog               AVCC                                OFF
        6    SD2P0                             I            Analog               AVCC                                OFF
        7    SD2N0                             I            Analog               AVCC                                OFF
        8    VREF                              I            Analog                                                   OFF
        9    AVSS                              P             Power                   -                                N/A
       10    AVCC                              P             Power                   -                                N/A
       11    VASYS                             P             Power                   -                                N/A
       12    P9.1                             I/O          LVCMOS                    -                               OFF
       13    A5                                I            Analog               DVCC                                   -
             P9.2                             I/O          LVCMOS                AVCC                                OFF
       14    A4                                I            Analog               DVCC                                   -
             P9.3                             I/O          LVCMOS                AVCC                                OFF
       15    A3                                I            Analog               DVCC                                   -
             P1.0                             I/O          LVCMOS                AVCC                                OFF
       16    PM_TA0.0                         I/O          LVCMOS                DVCC                                   -
             VeREF-                            I             Power               DVCC                                 N/A
       17    A2                                I            Analog                   -                                  -
             P1.1                             I/O          LVCMOS                AVCC                                OFF
       18    PM_TA0.1                         I/O          LVCMOS                DVCC                                   -
       19    VeREF+                            I             Power               DVCC                                 N/A
       20    A1                                I            Analog                   -                                  -
             P1.2                             I/O          LVCMOS                AVCC                                OFF
             PM_UCA0RXD                        I           LVCMOS                DVCC                                   -
             PM_UCA0SOMI                      I/O          LVCMOS                DVCC                                   -
             A0                                I            Analog               DVCC                                   -
             P1.3                             I/O          LVCMOS                AVCC                                OFF
             PM_UCA0TXD                       O            LVCMOS                DVCC                                   -
             PM_UCA0SIMO                      I/O          LVCMOS                DVCC                                   -
             R03                              I/O           Analog               DVCC                                   -
             AUXVCC2                           P             Power               AVCC                                 N/A
             AUXVCC1                           P             Power                   -                                N/A
             VDSYS                             P             Power                   -                                N/A
                                                                                     -

(1) For each multiplexed pin, the signal that is listed first in this table is the default after reset.
(2) To determine the pin mux encodings for each pin, refer to the Port I/O Schematics section.
(3) Signal Types: I = Input, O = Output, I/O = Input or Output.
(4) Buffer Types: LVCMOS, Analog, or Power
(5) Reset States:

      OFF = High-impedance input with pullup or pulldown disabled (if available)
      PD = High-impedance input with pulldown enabled
      PU = High-impedance input with pullup enabled
      DRIVE0 = Drive output low
      DRIVE1 = Drive output high
      N/A = Not applicable

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                                                       MSP430F6724A, MSP430F6723A, MSP430F6721A, MSP430F6720A

                                                                                                                                                      SLASE46 FEBRUARY 2015

                         Table 4-3. Pin Attributes, PZ Package (continued)

PIN NO.     SIGNAL NAME (1) (2) SIGNAL TYPE (3)        BUFFER TYPE (4)                POWER SOURCE  RESET STATE AFTER
                                                                                                              BOR (5)
21          DVCC                                  P    Power                             -                       N/A
                                                                                         -                       N/A
22          DVSS                                  P    Power                             -                       N/A
                                                                                      DVCC                      OFF
23          VCORE                                 P    Power                          DVCC                      OFF
                                                                                         -                       N/A
24          XIN                                   I    LVCMOS                         DVCC                      OFF
                                                                                      DVCC                         -
25          XOUT                                  O    LVCMOS                         DVCC                         -
                                                                                      AVCC                         -
26          AUXVCC3                               P    Power                          AVCC                         -
                                                                                      DVCC                      OFF
            P1.4                                  I/O  LVCMOS                         DVCC                         -
                                                                                      DVCC                         -
            PM_UCA1RXD                            I    LVCMOS                         AVCC                         -
                                                                                      AVCC                      OFF
27          PM_UCA1SOMI                           I/O  LVCMOS                         AVCC                         -
                                                                                      DVCC                      OFF
            LCDREF                                I    Analog                         DVCC                         -
                                                                                      DVCC                      OFF
            R13                                   I/O  Analog                         DVCC                         -
                                                                                      DVCC                      OFF
            P1.5                                  I/O  LVCMOS                         DVCC                      OFF
                                                                                      DVCC                      OFF
            PM_UCA1TXD                            O    LVCMOS                         DVCC                      OFF
28                                                                                    DVCC                      OFF
                                                  I/O  LVCMOS                         DVCC                         -
            PM_UCA1SIMO                                                               DVCC                         -
                                                                                      DVCC                      OFF
            R23                                   I/O  Analog                         DVCC                         -
                                                                                      DVCC                         -
            LCDCAP                                I/O  Analog                         DVCC                      OFF
29                                                                                    DVCC                         -
                                                  I/O  Analog                         DVCC                         -
            R33                                                                       DVCC                         -
                                                                                      DVCC                      OFF
            P8.4                                  I/O  LVCMOS                         DVCC                         -
30                                                                                    DVCC                         -
                                                  I/O  LVCMOS                         DVCC                         -
            TA1.0                                                                     DVCC                      OFF
                                                                                      DVCC                         -
            P8.5                                  I/O  LVCMOS                         DVCC                      OFF
31                                                                                    DVCC                         -
                                                  I/O  LVCMOS                         DVCC                      OFF
            TA1.1                                                                     DVCC                         -
                                                                                      DVCC                         -
32          COM0                                  O    LVCMOS

33          COM1                                  O    LVCMOS

34          COM2                                  O    LVCMOS

35          COM3                                  O    LVCMOS

            P1.6                                  I/O  LVCMOS

36          PM_UCA0CLK                            I/O  LVCMOS

            COM4                                  O    LVCMOS

            P1.7                                  I/O  LVCMOS

37          PM_UCB0CLK                            I/O  LVCMOS

            COM5                                  O    LVCMOS

            P2.0                                  I/O  LVCMOS

            PM_UCB0SOMI                           I/O  LVCMOS
38
                                                  I/O  LVCMOS
            PM_UCB0SCL

            COM6                                  O    LVCMOS

            P2.1                                  I/O  LVCMOS

            PM_UCB0SIMO                           I/O  LVCMOS
39
                                                  I/O  LVCMOS
            PM_UCB0SDA

            COM7                                  O    LVCMOS

            P8.6                                  I/O  LVCMOS
40
                                                  I/O  LVCMOS
            TA2.0

            P8.7                                  I/O  LVCMOS
41
                                                  I/O  LVCMOS
            TA2.1

            P9.0                                  I/O  LVCMOS

42          TACLK                                 I    LVCMOS

            RTCCLK                                O    LVCMOS

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SLASE46 FEBRUARY 2015

                            Table 4-3. Pin Attributes, PZ Package (continued)

    PIN NO.  SIGNAL NAME (1) (2) SIGNAL TYPE (3)   BUFFER TYPE (4)                POWER SOURCE  RESET STATE AFTER
                                                                                                          BOR (5)
             P2.2                             I/O  LVCMOS                         DVCC                      OFF
                                                                                  DVCC                         -
    43       PM_UCA2RXD                       I    LVCMOS                         DVCC                         -
                                                                                  DVCC                      OFF
             PM_UCA2SOMI                      I/O  LVCMOS                         DVCC                         -
                                                                                  DVCC                         -
             P2.3                             I/O  LVCMOS                         DVCC                      OFF
                                                                                  DVCC                         -
    44       PM_UCA2TXD                       O    LVCMOS                         DVCC                      OFF
                                                                                  DVCC                         -
             PM_UCA2SIMO                      I/O  LVCMOS                         DVCC                      OFF
                                                                                  DVCC                         -
                P2.4                          I/O  LVCMOS                         DVCC                      OFF
    45                                                                            DVCC                         -
                                              I/O  LVCMOS                         DVCC                      OFF
                PM_UCA1CLK                                                        DVCC                         -
                                                                                  DVCC                         -
                P2.5                          I/O  LVCMOS                         DVCC                      OFF
    46                                                                            DVCC                         -
                                              I/O  LVCMOS                         DVCC                         -
                PM_UCA2CLK                                                        DVCC                      OFF
                                                                                  DVCC                         -
                P2.6                          I/O  LVCMOS                         DVCC                         -
    47                                                                            DVCC                      OFF
                                              I/O  LVCMOS                         DVCC                         -
                PM_TA1.0                                                          DVCC                      OFF
                                                                                  DVCC                         -
                P2.7                          I/O  LVCMOS                         DVCC                         -
    48                                                                            DVCC                      OFF
                                              I/O  LVCMOS                         AVCC                         -
                PM_TA1.1                                                          DVCC                         -
                                                                                  DVCC                      OFF
             P3.0                             I/O  LVCMOS                         AVCC                         -
                                                                                  DVCC                         -
    49       PM_TA2.0                         I/O  LVCMOS                         DVCC                      OFF
                                                                                  DVCC                         -
             BSL_TX                           O    LVCMOS                         DVCC                         -
                                                                                  DVCC                      OFF
             P3.1                             I/O  LVCMOS                         DVCC                         -
                                                                                  DVCC                      OFF
    50       PM_TA2.1                         I/O  LVCMOS                         DVCC                         -
                                                                                  DVCC                      OFF
             BSL_RX                           I    LVCMOS                         DVCC                         -
                                                                                  DVCC                      OFF
             P3.2                             I/O  LVCMOS                         DVCC                         -
                                                                                  DVCC                      OFF
    51       PM_TACLK                         I    LVCMOS                         DVCC                         -

             PM_RTCCLK                        O    LVCMOS

                P3.3                          I/O  LVCMOS
    52
                                              I/O  LVCMOS
                PM_TA0.2

             P3.4                             I/O  LVCMOS

    53       PM_SDCLK                         I/O  LVCMOS

             S39                              O    LVCMOS

             P3.5                             I/O  LVCMOS

    54       PM_SD0DIO                        I/O  Analog

             S38                              O    LVCMOS

             P3.6                             I/O  LVCMOS

    55       PM_SD1DIO                        I/O  Analog

             S37                              O    LVCMOS

             P3.7                             I/O  LVCMOS

    56       PM_SD2DIO                        I/O  LVCMOS

             S36                              O    LVCMOS

                P4.0                          I/O  LVCMOS
    57
                                              O    LVCMOS
                S35

                P4.1                          I/O  LVCMOS
    58
                                              O    LVCMOS
                S34

                P4.2                          I/O  LVCMOS
    59
                                              O    LVCMOS
                S33

                P4.3                          I/O  LVCMOS
    60
                                              O    LVCMOS
                S32

                P4.4                          I/O  LVCMOS
    61
                                              O    LVCMOS
                S31

12      Terminal Configuration and Functions                                      Copyright 2015, Texas Instruments Incorporated

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                   Table 4-3. Pin Attributes, PZ Package (continued)

PIN NO.     SIGNAL NAME (1) (2) SIGNAL TYPE (3)        BUFFER TYPE (4)                POWER SOURCE  RESET STATE AFTER
                                                                                                              BOR (5)
            P4.5                                  I/O  LVCMOS                         DVCC                      OFF
62                                                                                    DVCC                         -
                                                  O    LVCMOS                         DVCC                      OFF
            S30                                                                       DVCC                         -
                                                                                      DVCC                      OFF
            P4.6                                  I/O  LVCMOS                         DVCC                         -
63                                                                                    DVCC                      OFF
                                                  O    LVCMOS                         DVCC                         -
            S29                                                                       DVCC                      OFF
                                                                                      DVCC                         -
            P4.7                                  I/O  LVCMOS                         DVCC                      OFF
64                                                                                    DVCC                         -
                                                  O    LVCMOS                         DVCC                      OFF
            S28                                                                       DVCC                         -
                                                                                      DVCC                      OFF
            P5.0                                  I/O  LVCMOS                         DVCC                         -
65                                                                                    DVCC                      OFF
                                                  O    LVCMOS                         DVCC                         -
            S27                                                                       DVCC                      OFF
                                                                                      DVCC                         -
            P5.1                                  I/O  LVCMOS                         DVCC                      OFF
66                                                                                    DVCC                         -
                                                  O    LVCMOS                         DVCC                      OFF
            S26                                                                       DVCC                         -
                                                                                                                 N/A
            P5.2                                  I/O  LVCMOS                            -                       N/A
67                                                                                       -                      OFF
                                                  O    LVCMOS                         DVCC                         -
            S25                                                                       DVCC                      OFF
                                                                                      DVCC                         -
            P5.3                                  I/O  LVCMOS                         DVCC                      OFF
68                                                                                    DVCC                         -
                                                  O    LVCMOS                         DVCC                      OFF
            S24                                                                       DVCC                         -
                                                                                      DVCC                      OFF
            P5.4                                  I/O  LVCMOS                         DVCC                         -
69                                                                                    DVCC                      OFF
                                                  O    LVCMOS                         DVCC                         -
            S23                                                                       DVCC                      OFF
                                                                                      DVCC                         -
            P5.5                                  I/O  LVCMOS                         DVCC                      OFF
70                                                                                    DVCC                         -
                                                  O    LVCMOS                         DVCC                      OFF
            S22                                                                       DVCC                         -
                                                                                      DVCC                      OFF
            P5.6                                  I/O  LVCMOS                         DVCC                         -
71                                                                                    DVCC
                                                  O    LVCMOS
            S21

            P5.7                                  I/O  LVCMOS
72
                                                  O    LVCMOS
            S20

            P6.0                                  I/O  LVCMOS
73
                                                  O    LVCMOS
            S19

74          DVSYS                                 P    Power

75          DVSS                                  P    Power

            P6.1                                  I/O  LVCMOS
76
                                                  O    LVCMOS
            S18

            P6.2                                  I/O  LVCMOS
77
                                                  O    LVCMOS
            S17

            P6.3                                  I/O  LVCMOS
78
                                                  O    LVCMOS
            S16

            P6.4                                  I/O  LVCMOS
79
                                                  O    LVCMOS
            S15

            P6.5                                  I/O  LVCMOS
80
                                                  O    LVCMOS
            S14

            P6.6                                  I/O  LVCMOS
81
                                                  O    LVCMOS
            S13

            P6.7                                  I/O  LVCMOS
82
                                                  O    LVCMOS
            S12

            P7.0                                  I/O  LVCMOS
83
                                                  O    LVCMOS
            S11

            P7.1                                  I/O  LVCMOS
84
                                                  O    LVCMOS
            S10

            P7.2                                  I/O  LVCMOS
85
                                                  O    LVCMOS
            S9

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SLASE46 FEBRUARY 2015

                        Table 4-3. Pin Attributes, PZ Package (continued)

    PIN NO.  SIGNAL NAME (1) (2) SIGNAL TYPE (3)   BUFFER TYPE (4)                POWER SOURCE  RESET STATE AFTER
                                                                                                          BOR (5)
                P7.3                          I/O  LVCMOS                         DVCC                      OFF
    86                                                                            DVCC                         -
                                              O    LVCMOS                         DVCC                      OFF
                S8                                                                DVCC                         -
                                                                                  DVCC                      OFF
                P7.4                          I/O  LVCMOS                         DVCC                         -
    87                                                                            DVCC                      OFF
                                              O    LVCMOS                         DVCC                         -
                S7                                                                DVCC                      OFF
                                                                                  DVCC                         -
                P7.5                          I/O  LVCMOS                         DVCC                      OFF
    88                                                                            DVCC                         -
                                              O    LVCMOS                         DVCC                      OFF
                S6                                                                DVCC                         -
                                                                                  DVCC                      OFF
                P7.6                          I/O  LVCMOS                         DVCC                         -
    89                                                                            DVCC                      OFF
                                              O    LVCMOS                         DVCC                         -
                S5                                                                DVCC                      OFF
                                                                                  DVCC                         -
                P7.7                          I/O  LVCMOS                         DVCC                      OFF
    90                                                                            DVCC                         -
                                              O    LVCMOS                         DVCC                         -
                S4                                                                DVCC                      OFF
                                                                                  DVCC                         -
                P8.0                          I/O  LVCMOS                         DVCC                         -
    91                                                                            DVCC                         -
                                              O    LVCMOS                         DVCC                      OFF
                S3                                                                DVCC                         -
                                                                                  DVCC                         -
                P8.1                          I/O  LVCMOS                         DVCC                      OFF
    92                                                                            DVCC                         -
                                              O    LVCMOS                         DVCC                         -
                S2                                                                DVCC                       PU
                                                                                  DVCC                         -
                P8.2                          I/O  LVCMOS                         DVCC                         -
    93
                                              O    LVCMOS
                S1

                P8.3                          I/O  LVCMOS
    94
                                              O    LVCMOS
                S0

                TEST                          I    LVCMOS
    95
                                              I    LVCMOS
                SBWTCK

             PJ.0                             I/O  LVCMOS

    96       SMCLK                            O    LVCMOS

             TDO                              O    LVCMOS

             PJ.1                             I/O  LVCMOS

                MCLK                          O    LVCMOS
    97
                                              I    LVCMOS
                TDI

             TCLK                             I    LVCMOS

             PJ.2                             I/O  LVCMOS

    98       ADC10CLK                         O    LVCMOS

             TMS                              I    LVCMOS

             PJ.3                             I/O  LVCMOS

    99       ACLK                             O    LVCMOS

             TCK                              I    LVCMOS

             RST                              I    LVCMOS

    100      NMI                              I    LVCMOS

             SBWTDIO                          I/O  LVCMOS

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Table 4-4 lists the pin attributes for all device variants in the PN package. For the PZ package, see
Table 4-3.

                                                  Table 4-4. Pin Attributes, PN Package

PIN NO.     SIGNAL NAME (1)     SIGNAL TYPE (3)        BUFFER TYPE (4)                POWER SOURCE             RESET STATE AFTER
    1                                                                                                                    BOR (5)
    2                      (2)                                                                                             OFF
    3                                                                                                                      OFF
    4       SD0P0                                 I     Analog                                           AVCC              OFF
    5                                                   Analog                                           AVCC              OFF
    6       SD0N0                                 I     Analog                                           AVCC              OFF
    7                                                   Analog                                           AVCC              OFF
    8       SD1P0                                 I     Analog                                           AVCC               N/A
    9                                                   Analog                                           AVCC               N/A
   10       SD1N0                                 I      Power                                                              N/A
                                                         Power                                              -               N/A
   11       SD2P0                                 I      Power                                              -              OFF
                                                         Power                                              -                 -
   12       SD2N0                                 I    LVCMOS                                               -                 -
                                                       LVCMOS                                            DVCC                 -
   13       VREF                                  I      Power                                           DVCC              OFF
                                                        Analog                                              -                 -
   14       AVSS                                  P    LVCMOS                                            AVCC                 -
                                                       LVCMOS                                            DVCC                 -
   15       AVCC                                  P      Power                                           DVCC              OFF
   16                                                   Analog                                              -                 -
   17       VASYS                                 P    LVCMOS                                            AVCC                 -
   18                                                  LVCMOS                                            DVCC                 -
   19       P1.0                                  I/O  LVCMOS                                            DVCC              OFF
   20                                                   Analog                                           DVCC                 -
   21       PM_TA0.0                              I/O  LVCMOS                                            AVCC                 -
   22                                                  LVCMOS                                            DVCC                 -
   23       VeREF-                                I    LVCMOS                                            DVCC               N/A
                                                        Analog                                           DVCC               N/A
            A2                                    I      Power                                           AVCC               N/A
                                                         Power                                              -               N/A
            P1.1                                  I/O    Power                                              -               N/A
                                                         Power                                              -               N/A
            PM_TA0.1                              I/O    Power                                              -              OFF
                                                         Power                                              -              OFF
            VeREF+                                I    LVCMOS                                               -               N/A
                                                       LVCMOS                                            DVCC
            A1                                    I      Power                                           DVCC
                                                                                                            -
            P1.2                                  I/O

            PM_UCA0RXD                            I

            PM_UCA0SOMI                           I/O

            A0                                    I

            P1.3                                  I/O

            PM_UCA0TXD                            O

            PM_UCA0SIMO                           I/O

            R03                                   I/O

            AUXVCC2                               P

            AUXVCC1                               P

            VDSYS                                 P

            DVCC                                  P

            DVSS                                  P

            VCORE                                 P

            XIN                                   I

            XOUT                                  O

            AUXVCC3                               P

(1) For each multiplexed pin, the signal that is listed first in this table is the default after reset.
(2) To determine the pin mux encodings for each pin, refer to the Port I/O Schematics section.
(3) Signal Types: I = Input, O = Output, I/O = Input or Output.
(4) Buffer Types: LVCMOS, Analog, or Power
(5) Reset States:

      OFF = High-impedance input with pullup or pulldown disabled (if available)
      PD = High-impedance input with pulldown enabled
      PU = High-impedance input with pullup enabled
      DRIVE0 = Drive output low
      DRIVE1 = Drive output high
      N/A = Not applicable

Copyright 2015, Texas Instruments Incorporated                                      Terminal Configuration and Functions  15

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                                                                                                 BOR (5)
SLASE46 FEBRUARY 2015                                                                            OFF
                                                                                                      -
                                 Table 4-4. Pin Attributes, PN Package (continued)                    -
                                                                                                      -
    PIN NO.  SIGNAL NAME (1)     SIGNAL TYPE (3)  BUFFER TYPE (4)        POWER SOURCE                 -
       24                                                                                          OFF
                            (2)                                                                       -
       25                                                                                             -
       26    P1.4                I/O              LVCMOS                 DVCC                         -
       27                                         LVCMOS                 DVCC                      OFF
       28    PM_UCA1RXD          I                LVCMOS                 DVCC                      OFF
       29                                                                AVCC                      OFF
       30    PM_UCA1SOMI         I/O               Analog                AVCC                      OFF
       31                                          Analog                DVCC                      OFF
       32    LCDREF              I                LVCMOS                 DVCC                      OFF
                                                  LVCMOS                 DVCC                      OFF
       33    R13                 I/O              LVCMOS                 AVCC                         -
                                                   Analog                AVCC                         -
       34    P1.5                I/O               Analog                AVCC                      OFF
                                                   Analog                DVCC                         -
       35    PM_UCA1TXD          O                LVCMOS                 DVCC                         -
                                                  LVCMOS                 DVCC                      OFF
       36    PM_UCA1SIMO         I/O              LVCMOS                 DVCC                         -
       37                                         LVCMOS                 DVCC                         -
       38    R23                 I/O              LVCMOS                 DVCC                         -
                                                  LVCMOS                 DVCC                         -
             LCDCAP              I/O              LVCMOS                 DVCC                      OFF
                                                  LVCMOS                 DVCC                         -
             R33                 I/O              LVCMOS                 DVCC                         -
                                                  LVCMOS                 DVCC                         -
             COM0                O                LVCMOS                 DVCC                         -
                                                  LVCMOS                 DVCC                      OFF
             COM1                O                LVCMOS                 DVCC                         -
                                                  LVCMOS                 DVCC                         -
             COM2                O                LVCMOS                 DVCC                         -
                                                  LVCMOS                 DVCC                      OFF
             COM3                O                LVCMOS                 DVCC                         -
                                                  LVCMOS                 DVCC                         -
             P1.6                I/O              LVCMOS                 DVCC                         -
                                                  LVCMOS                 DVCC                      OFF
             PM_UCA0CLK          I/O              LVCMOS                 DVCC                         -
                                                  LVCMOS                 DVCC                         -
             COM4                O                LVCMOS                 DVCC                      OFF
                                                  LVCMOS                 DVCC                         -
             P1.7                I/O              LVCMOS                 DVCC                         -
                                                  LVCMOS                 DVCC
             PM_UCB0CLK          I/O              LVCMOS                 DVCC
                                                  LVCMOS                 DVCC
             COM5                O                LVCMOS                 DVCC
                                                  LVCMOS                 DVCC
             P2.0                I/O              LVCMOS                 DVCC
                                                  LVCMOS                 DVCC
             PM_UCB0SOMI         I/O              LVCMOS                 DVCC
                                                  LVCMOS
             PM_UCB0SCL          I/O

             COM6                O

             S39                 O

             P2.1                I/O

             PM_UCB0SIMO         I/O

             PM_UCB0SDA          I/O

             COM7                O

             S38                 O

             P2.2                I/O

             PM_UCA2RXD          I

             PM_UCA2SOMI         I/O

             S37                 O

             P2.3                I/O

             PM_UCA2TXD          O

             PM_UCA2SIMO         I/O

             S36                 O

             P2.4                I/O

             PM_UCA1CLK          I/O

             S35                 O

             P2.5                I/O

             PM_UCA2CLK          I/O

             S34                 O

16  Terminal Configuration and Functions                                 Copyright 2015, Texas Instruments Incorporated

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                                Table 4-4. Pin Attributes, PN Package (continued)

PIN NO.     SIGNAL NAME (1)     SIGNAL TYPE (3)        BUFFER TYPE (4)                POWER SOURCE  RESET STATE AFTER
   39                                                                                                         BOR (5)
   40                      (2)                                                                                  OFF
                                                                                                                   -
   41       P2.6                                  I/O  LVCMOS                         DVCC                         -
                                                       LVCMOS                         DVCC                      OFF
   42       PM_TA1.0                              I/O  LVCMOS                         DVCC                         -
                                                       LVCMOS                         DVCC                         -
   43       S33                                   O    LVCMOS                         DVCC                      OFF
                                                       LVCMOS                         DVCC                         -
   44       P2.7                                  I/O  LVCMOS                         DVCC                         -
   45                                                  LVCMOS                         DVCC                         -
   46       PM_TA1.1                              I/O  LVCMOS                         DVCC                      OFF
   47                                                  LVCMOS                         DVCC                         -
   48       S32                                   O    LVCMOS                         DVCC                         -
   49                                                  LVCMOS                         DVCC                         -
   50       P3.0                                  I/O  LVCMOS                         DVCC                      OFF
   51                                                  LVCMOS                         DVCC                         -
   52       PM_TA2.0                              I/O  LVCMOS                         DVCC                         -
   53                                                  LVCMOS                         DVCC                         -
   54       S31                                   O    LVCMOS                         DVCC                      OFF
   55                                                  LVCMOS                         DVCC                         -
            BSL_TX                                O    LVCMOS                         DVCC                         -
                                                       LVCMOS                         DVCC                      OFF
            P3.1                                  I/O  LVCMOS                         DVCC                         -
                                                       LVCMOS                         DVCC                         -
            PM_TA2.1                              I/O  LVCMOS                         DVCC                      OFF
                                                       LVCMOS                         DVCC                         -
            S30                                   O    LVCMOS                         DVCC                         -
                                                       LVCMOS                         DVCC                      OFF
            BSL_RX                                I    LVCMOS                         DVCC                         -
                                                       LVCMOS                         DVCC                         -
            P3.2                                  I/O  LVCMOS                         DVCC                      OFF
                                                       LVCMOS                         DVCC                         -
            PM_TACLK                              I    LVCMOS                         DVCC                         -
                                                       LVCMOS                         DVCC                      OFF
            PM_RTCCLK                             O    LVCMOS                         DVCC                         -
                                                       LVCMOS                         DVCC                      OFF
            S29                                   O    LVCMOS                         DVCC                         -
                                                       LVCMOS                         DVCC                      OFF
            P3.3                                  I/O  LVCMOS                         DVCC                         -
                                                       LVCMOS                         DVCC                      OFF
            PM_TA0.2                              I/O  LVCMOS                         DVCC                         -
                                                       LVCMOS                         DVCC                      OFF
            S28                                   O    LVCMOS                         DVCC                         -
                                                       LVCMOS                         DVCC                      OFF
            P3.4                                  I/O  LVCMOS                         DVCC                         -
                                                       LVCMOS                         DVCC                      OFF
            PM_SDCLK                              I/O  LVCMOS                         DVCC                         -
                                                       LVCMOS                         DVCC
            S27                                   O    LVCMOS                         DVCC

            P3.5                                  I/O

            PM_SD0DIO                             I/O

            S26                                   O

            P3.6                                  I/O

            PM_SD1DIO                             I/O

            S25                                   O

            P3.7                                  I/O

            PM_SD2DIO                             I/O

            S24                                   O

            P4.0                                  I/O

            S23                                   O

            P4.1                                  I/O

            S22                                   O

            P4.2                                  I/O

            S21                                   O

            P4.3                                  I/O

            S20                                   O

            P4.4                                  I/O

            S19                                   O

            P4.5                                  I/O

            S18                                   O

            P4.6                                  I/O

            S17                                   O

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SLASE46 FEBRUARY 2015                                                                            OFF
                                                                                                      -
                                 Table 4-4. Pin Attributes, PN Package (continued)                 OFF
                                                                                                      -
    PIN NO.  SIGNAL NAME (1)     SIGNAL TYPE (3)  BUFFER TYPE (4)        POWER SOURCE              OFF
       56                                                                                             -
       57                   (2)                                                                     N/A
       58                                                                                           N/A
       59    P4.7                I/O              LVCMOS                 DVCC                      OFF
       60    S16                                                         DVCC                         -
       61    P5.0                O                LVCMOS                 DVCC                      OFF
       62    S15                                                         DVCC                         -
       63    P5.1                I/O              LVCMOS                 DVCC                      OFF
       64    S14                                                         DVCC                         -
       65    DVSYS               O                LVCMOS                                           OFF
       66    DVSS                                                           -                         -
       67    P5.2                I/O              LVCMOS                    -                      OFF
       68    S13                                                         DVCC                         -
       69    P5.3                O                LVCMOS                 DVCC                      OFF
       70    S12                                                         DVCC                         -
       71    P5.4                P                Power                  DVCC                      OFF
       72    S11                                                         DVCC                         -
       73    P5.5                P                Power                  DVCC                      OFF
       74    S10                                                         DVCC                         -
       75    P5.6                I/O              LVCMOS                 DVCC                      OFF
             S9                                                          DVCC                         -
       76    P5.7                O                LVCMOS                 DVCC                      OFF
             S8                                                          DVCC                         -
       77    P6.0                I/O              LVCMOS                 DVCC                      OFF
             S7                                                          DVCC                         -
             P6.1                O                LVCMOS                 DVCC                      OFF
             S6                                                          DVCC                         -
             P6.2                I/O              LVCMOS                 DVCC                      OFF
             S5                                                          DVCC                         -
             P6.3                O                LVCMOS                 DVCC                      OFF
             S4                                                          DVCC                         -
             P6.4                I/O              LVCMOS                 DVCC                      OFF
             S3                                                          DVCC                         -
             P6.5                O                LVCMOS                 DVCC                      OFF
             S2                                                          DVCC                         -
             P6.6                I/O              LVCMOS                 DVCC                         -
             S1                                                          DVCC                      OFF
             P6.7                O                LVCMOS                 DVCC                         -
             S0                                                          DVCC                         -
             TEST                I/O              LVCMOS                 DVCC                         -
             SBWTCK                                                      DVCC
             PJ.0                O                LVCMOS                 DVCC
             SMCLK                                                       DVCC
             TDO                 I/O              LVCMOS                 DVCC
             PJ.1                                                        DVCC
             MCLK                O                LVCMOS                 DVCC
             TDI                                                         DVCC
             TCLK                I/O              LVCMOS                 DVCC
                                                                         DVCC
                                 O                LVCMOS

                                 I/O              LVCMOS

                                 O                LVCMOS

                                 I/O              LVCMOS

                                 O                LVCMOS

                                 I/O              LVCMOS

                                 O                LVCMOS

                                 I/O              LVCMOS

                                 O                LVCMOS

                                 I/O              LVCMOS

                                 O                LVCMOS

                                 I/O              LVCMOS

                                 O                LVCMOS

                                 I                LVCMOS

                                 I                LVCMOS

                                 I/O              LVCMOS

                                 O                LVCMOS

                                 O                LVCMOS

                                 I/O              LVCMOS

                                 O                LVCMOS

                                 I                LVCMOS

                                 I                LVCMOS

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                                                                                                                                                      SLASE46 FEBRUARY 2015

                                Table 4-4. Pin Attributes, PN Package (continued)

PIN NO.     SIGNAL NAME (1)     SIGNAL TYPE (3)        BUFFER TYPE (4)                POWER SOURCE  RESET STATE AFTER
   78                                                                                                         BOR (5)
   79                      (2)                                                                                  OFF
   80                                                                                                              -
            PJ.2                                  I/O  LVCMOS                         DVCC                         -
                                                       LVCMOS                         DVCC                      OFF
            ADC10CLK                              O    LVCMOS                         DVCC                         -
                                                       LVCMOS                         DVCC                         -
            TMS                                   I    LVCMOS                         DVCC                       PU
                                                       LVCMOS                         DVCC                         -
            PJ.3                                  I/O  LVCMOS                         DVCC                         -
                                                       LVCMOS                         DVCC
            ACLK                                  O    LVCMOS                         DVCC

            TCK                                   I

            RST                                   I/O

            NMI                                   I

            SBWTDIO                               I/O

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SLASE46 FEBRUARY 2015

4.3 Signal Descriptions

         Table 4-5 describes the signals for all device variants in the PZ package. See Table 4-6 for signal
         descriptions in the PN package.

                            Table 4-5. Signal Descriptions, PZ Package

    FUNCTION   SIGNAL NAME  PIN NO.       SIGNAL                                          DESCRIPTION
ADC10         A0                16         TYPE
BSL           A1                15             I  Analog input A0 for 10-bit ADC
Clock         A2                14             I  Analog input A1 for 10-bit ADC
Debug         A3                13             I  Analog input A2 for 10-bit ADC
              A4                12             I  Analog input A3 for 10-bit ADC
GPIO          A5                11             I  Analog input A4 for 10-bit ADC
              ADC10CLK          98             I  Analog input A5 for 10-bit ADC
              VeREF+            15            O   ADC10_A clock output
                                                  Positive terminal for the ADC reference voltage for an external applied
              VeREF-            14             I  reference voltage
              BSL_RX            50                Negative terminal for the ADC reference voltage for an external applied
              BSL_TX            49             I  reference voltage
              ACLK              99                Bootstrap loader: Data receive
              MCLK              97             I  Bootstrap loader: Data transmit
              PM_RTCCLK         51            O   ACLK clock output
              RTCCLK            42            O   MCLK clock output
              SMCLK             96            O   Default mapping: RTCCLK clock output
              XIN               24            O   RTCCLK clock output
              XOUT              25            O   SMCLK clock output
              SBWTCK            95            O   Input terminal for crystal oscillator
              SBWTDIO          100             I  Output terminal for crystal oscillator
              TCK               99            O   Spy-Bi-Wire input clock
              TCLK              97             I  Spy-Bi-Wire data input/output
              TDI               97           I/O  Test clock
              TDO               96             I  Test clock input
              TEST              95             I  Test data input
              TMS               98             I  Test data output
              P1.0              14            O   Test mode pin select digital I/O on JTAG pins
                                               I  Test mode select
              P1.1              15             I  General-purpose digital I/O with port interrupt and mappable secondary
                                                  function
              P1.2              16           I/O  General-purpose digital I/O with port interrupt and mappable secondary
                                                  function
              P1.3              17           I/O  General-purpose digital I/O with port interrupt and mappable secondary
                                                  function
              P1.4              27           I/O  General-purpose digital I/O with port interrupt and mappable secondary
                                                  function
              P1.5              28           I/O  General-purpose digital I/O with port interrupt and mappable secondary
                                                  function
              P1.6              36           I/O  General-purpose digital I/O with port interrupt and mappable secondary
                                                  function
              P1.7              37           I/O  General-purpose digital I/O with port interrupt and mappable secondary
                                                  function
                                             I/O  General-purpose digital I/O with port interrupt and mappable secondary
                                                  function
                                             I/O

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              Table 4-5. Signal Descriptions, PZ Package (continued)

    FUNCTION   SIGNAL NAME  PIN NO.               SIGNAL                                          DESCRIPTION
GPIO                                               TYPE
              P2.0              38                        General-purpose digital I/O with port interrupt and mappable secondary
                                                     I/O  function
              P2.1              39                        General-purpose digital I/O with port interrupt and mappable secondary
                                                     I/O  function
              P2.2              43                        General-purpose digital I/O with port interrupt and mappable secondary
                                                     I/O  function
              P2.3              44                        General-purpose digital I/O with port interrupt and mappable secondary
                                                     I/O  function
              P2.4              45                        General-purpose digital I/O with port interrupt and mappable secondary
                                                     I/O  function
              P2.5              46                        General-purpose digital I/O with port interrupt and mappable secondary
                                                     I/O  function
              P2.6              47                        General-purpose digital I/O with port interrupt and mappable secondary
                                                     I/O  function
              P2.7              48                        General-purpose digital I/O with port interrupt and mappable secondary
                                                     I/O  function
              P3.0              49                        General-purpose digital I/O with mappable secondary function
              P3.1              50                   I/O  General-purpose digital I/O with mappable secondary function
              P3.2              51                   I/O  General-purpose digital I/O with mappable secondary function
              P3.3              52                   I/O  General-purpose digital I/O with mappable secondary function
              P3.4              53                   I/O  General-purpose digital I/O with mappable secondary function
              P3.5              54                   I/O  General-purpose digital I/O with mappable secondary function
              P3.6              55                   I/O  General-purpose digital I/O with mappable secondary function
              P3.7              56                   I/O  General-purpose digital I/O with mappable secondary function
              P4.0              57                   I/O  General-purpose digital I/O
              P4.1              58                   I/O  General-purpose digital I/O
              P4.2              59                   I/O  General-purpose digital I/O
              P4.3              60                   I/O  General-purpose digital I/O
              P4.4              61                   I/O  General-purpose digital I/O
              P4.5              62                   I/O  General-purpose digital I/O
              P4.6              63                   I/O  General-purpose digital I/O
              P4.7              64                   I/O  General-purpose digital I/O
              P5.0              65                   I/O  General-purpose digital I/O
              P5.1              66                   I/O  General-purpose digital I/O
              P5.2              67                   I/O  General-purpose digital I/O
              P5.3              68                   I/O  General-purpose digital I/O
              P5.4              69                   I/O  General-purpose digital I/O
              P5.5              70                   I/O  General-purpose digital I/O
              P5.6              71                   I/O  General-purpose digital I/O
              P5.7              72                   I/O  General-purpose digital I/O
              P6.0              73                   I/O  General-purpose digital I/O
              P6.1              76                   I/O  General-purpose digital I/O
              P6.2              77                   I/O  General-purpose digital I/O
              P6.3              78                   I/O  General-purpose digital I/O
              P6.4              79                   I/O  General-purpose digital I/O
              P6.5              80                   I/O  General-purpose digital I/O
              P6.6              81                   I/O  General-purpose digital I/O
              P6.7              82                   I/O  General-purpose digital I/O
                                                     I/O

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SLASE46 FEBRUARY 2015

              Table 4-5. Signal Descriptions, PZ Package (continued)

    FUNCTION   SIGNAL NAME  PIN NO.       SIGNAL                                          DESCRIPTION
GPIO                                       TYPE
I2C           P7.0              83           I/O  General-purpose digital I/O
LCD           P7.1              84           I/O  General-purpose digital I/O
              P7.2              85           I/O  General-purpose digital I/O
              P7.3              86           I/O  General-purpose digital I/O
              P7.4              87           I/O  General-purpose digital I/O
              P7.5              88           I/O  General-purpose digital I/O
              P7.6              89           I/O  General-purpose digital I/O
              P7.7              90           I/O  General-purpose digital I/O
              P8.0              91           I/O  General-purpose digital I/O
              P8.1              92           I/O  General-purpose digital I/O
              P8.2              93           I/O  General-purpose digital I/O
              P8.3              94           I/O  General-purpose digital I/O
              P8.4              30           I/O  General-purpose digital I/O
              P8.5              31           I/O  General-purpose digital I/O
              P8.6              40           I/O  General-purpose digital I/O
              P8.7              41           I/O  General-purpose digital I/O
              P9.0              42           I/O  General-purpose digital I/O
              P9.1              11           I/O  General-purpose digital I/O
              P9.2              12           I/O  General-purpose digital I/O
              P9.3              13           I/O  General-purpose digital I/O
              PJ.0              96           I/O  General-purpose digital I/O
              PJ.1              97           I/O  General-purpose digital I/O
              PJ.2              98           I/O  General-purpose digital I/O
              PJ.3              99           I/O  General-purpose digital I/O
              PM_UCB0SCL        38           I/O  Default mapping: eUSCI_B0 I2C clock
              PM_UCB0SDA        39           I/O  Default mapping: eUSCI_B0 I2C data
              COM0              32            O   LCD common output COM0 for LCD backplane
              COM1              33            O   LCD common output COM1 for LCD backplane
              COM2              34            O   LCD common output COM2 for LCD backplane
              COM3              35            O   LCD common output COM3 for LCD backplane
              COM4              36            O   LCD common output COM4 for LCD backplane
              COM5              37            O   LCD common output COM5 for LCD backplane
              COM6              38            O   LCD common output COM6 for LCD backplane
              COM7              39            O   LCD common output COM7 for LCD backplane
                                                  LCD capacitor connection
              LCDCAP            29           I/O  CAUTION: This pin must be connected to DVSS if not used.
                                                  External reference voltage input for regulated LCD voltage
              LCDREF            27             I  Input/output port of lowest analog LCD voltage (V5)
              R03               17           I/O  Input/output port of third most positive analog LCD voltage (V3 or V4)
              R13               27           I/O  Input/output port of second most positive analog LCD voltage (V2)
              R23               28           I/O  Input/output port of most positive analog LCD voltage (V1)
                                                  CAUTION: This pin must be connected to DVSS if not used.
              R33               29           I/O

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              Table 4-5. Signal Descriptions, PZ Package (continued)

    FUNCTION   SIGNAL NAME  PIN NO.               SIGNAL                          DESCRIPTION
LCD                                                TYPE
              S0                94                    O   LCD segment output S0
              S1                93                    O   LCD segment output S1
              S2                92                    O   LCD segment output S2
              S3                91                    O   LCD segment output S3
              S4                90                    O   LCD segment output S4
              S5                89                    O   LCD segment output S5
              S6                88                    O   LCD segment output S6
              S7                87                    O   LCD segment output S7
              S8                86                    O   LCD segment output S8
              S9                85                    O   LCD segment output S9
              S10               84                    O   LCD segment output S10
              S11               83                    O   LCD segment output S11
              S12               82                    O   LCD segment output S12
              S13               81                    O   LCD segment output S13
              S14               80                    O   LCD segment output S14
              S15               79                    O   LCD segment output S15
              S16               78                    O   LCD segment output S16
              S17               77                    O   LCD segment output S17
              S18               76                    O   LCD segment output S18
              S19               73                    O   LCD segment output S19
              S20               72                    O   LCD segment output S20
              S21               71                    O   LCD segment output S21
              S22               70                    O   LCD segment output S22
              S23               69                    O   LCD segment output S23
              S24               68                    O   LCD segment output S24
              S25               67                    O   LCD segment output S25
              S26               66                    O   LCD segment output S26
              S27               65                    O   LCD segment output S27
              S28               64                    O   LCD segment output S28
              S29               63                    O   LCD segment output S29
              S30               62                    O   LCD segment output S30
              S31               61                    O   LCD segment output S31
              S32               60                    O   LCD segment output S32
              S33               59                    O   LCD segment output S33
              S34               58                    O   LCD segment output S34
              S35               57                    O   LCD segment output S35
              S36               56                    O   LCD segment output S36
              S37               55                    O   LCD segment output S37
              S38               54                    O   LCD segment output S38
              S39               53                    O   LCD segment output S39

Copyright 2015, Texas Instruments Incorporated                                  Terminal Configuration and Functions  23

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SLASE46 FEBRUARY 2015

              Table 4-5. Signal Descriptions, PZ Package (continued)

    FUNCTION   SIGNAL NAME  PIN NO.       SIGNAL                                          DESCRIPTION
Power                                      TYPE
              AUXVCC1           19            P   Auxiliary power supply AUXVCC1
SD24          AUXVCC2           18            P   Auxiliary power supply AUXVCC2
SPI           AUXVCC3           26            P   Auxiliary power supply AUXVCC3 for back up subsystem
System        AVCC              9             P   Analog power supply
              AVSS              8             P   Analog ground supply
              DVCC              21            P   Digital power supply
                                22
              DVSS              75        P       Digital ground supply
              DVSYS (1)         74
                                          P       Digital power supply for I/Os
              VASYS             10
                                          P       Analog power supply selected among AVCC, AUXVCC1, AUXVCC2.
              VCORE (2)         23                Connect recommended capacitor value of CVSYS (see Table 5-18).

              VDSYS (1)         20        P       Regulated core power supply (internal use only, no external current
                                                  loading)
              PM_SD0DIO         54
              PM_SD1DIO         55        P       Digital power supply selected between DVCC, AUXVCC1, AUXVCC2.
                                                  Connect recommended capacitor value of CVSYS (see Table 5-18).
              PM_SD2DIO         56
                                          I/O Default mapping: SD24_B converter 0 bit stream data input/output
              PM_SDCLK          53
              SD0N0             2         I/O Default mapping: SD24_B converter 1 bit stream data input/output
              SD0P0             1
              SD1N0             4         I/O     Default mapping: SD24_B converter 2 bit stream data input/output (not
              SD1P0             3                 available on F672xA devices)

              SD2N0             6         I/O Default mapping: SD24_B bit stream clock input/output

              SD2P0             5         I       SD24_B negative analog input for converter 0(3)

              VREF              7         I       SD24_B positive analog input for converter 0(3)
              PM_UCA0CLK        36
              PM_UCA0SIMO       17        I       SD24_B negative analog input for converter 1(3)
              PM_UCA0SOMI       16
              PM_UCA1CLK        45        I       SD24_B positive analog input for converter 1(3)
              PM_UCA1SIMO       28
              PM_UCA1SOMI       27        I       SD24_B negative analog input for converter 2(3) (not available on F672xA
              PM_UCA2CLK        46                devices)
              PM_UCA2SIMO       44
              PM_UCA2SOMI       43        I       SD24_B positive analog input for converter 2(3) (not available on F672xA
              PM_UCB0CLK        37                devices)
              PM_UCB0SIMO       39
              PM_UCB0SOMI       38        O       SD24_B external reference voltage
              NMI              100
              RST              100        I/O Default mapping: eUSCI_A0 clock input/output

                                          I/O Default mapping: eUSCI_A0 SPI slave in/master out

                                          I/O Default mapping: eUSCI_A0 SPI slave out/master in

                                          I/O Default mapping: eUSCI_A1 clock input/output

                                          I/O Default mapping: eUSCI_A1 SPI slave in/master out

                                          I/O Default mapping: eUSCI_A1 SPI slave out/master in

                                          I/O Default mapping: eUSCI_A2 clock input/output

                                          I/O Default mapping: eUSCI_A2 SPI slave in/master out

                                          I/O Default mapping: eUSCI_A2 SPI slave out/master in

                                          I/O Default mapping: eUSCI_B0 clock input/output

                                          I/O Default mapping: eUSCI_B0 SPI slave in/master out

                                          I/O Default mapping: eUSCI_B0 SPI slave out/master in

                                          I       Nonmaskable interrupt input

                                          I       Reset input active low(4)

(1) The pins VDSYS and DVSYS must be connected externally on board for proper device operation.
(2) VCORE is for internal use only. No external current loading is possible. VCORE should only be connected to the recommended

      capacitor value, CVCORE.
(3) TI recommends shorting unused analog input pairs and connect them to analog ground.
(4) When this pin is configured as reset, the internal pullup resistor is enabled by default.

24  Terminal Configuration and Functions                                         Copyright 2015, Texas Instruments Incorporated

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              Table 4-5. Signal Descriptions, PZ Package (continued)

    FUNCTION   SIGNAL NAME  PIN NO.               SIGNAL                                          DESCRIPTION
Timer_A                                            TYPE
UART          PM_TA0.0          14                   I/O  Default mapping: Timer TA0 CCR0 capture: CCI0A input, compare: Out0
                                                          output
              PM_TA0.1          15                   I/O  Default mapping: Timer TA0 CCR1 capture: CCI1A input, compare: Out1
                                                          output
              PM_TA0.2          52                   I/O  Default mapping: Timer TA0 capture CCR2: CCI2A input, compare: Out2
                                                          output
              PM_TA1.0          47                   I/O  Default mapping: Timer TA1 capture CCR0: CCI0A input, compare: Out0
                                                          output
              PM_TA1.1          48                   I/O  Default mapping: Timer TA1 capture CCR1: CCI1A input, compare: Out1
                                                          output
              PM_TA2.0          49                   I/O  Default mapping: Timer TA2 capture CCR0: CCI0A input, compare: Out0
                                                          output
              PM_TA2.1          50                   I/O  Default mapping: Timer TA2 capture CCR1: CCI1A input, compare: Out1
              PM_TACLK          51                     I  output
              TA1.0             30                        Default mapping: Timer clock input TACLK for TA0, TA1, TA2, TA3
              TA1.1             31                   I/O  Timer TA1 CCR0 capture: CCI0A input, compare: Out0 output
              TA2.0             40                   I/O  Timer TA1 CCR1 capture: CCI1A input, compare: Out1 output
              TA2.1             41                   I/O  Timer TA2 CCR0 capture: CCI0A input, compare: Out0 output
              TACLK             42                   I/O  Timer TA2 CCR1 capture: CCI1A input, compare: Out1 output
              PM_UCA0RXD        16                        Timer clock input TACLK for TA0, TA1, TA2, TA3
              PM_UCA0TXD        17                     I  Default mapping: eUSCI_A0 UART receive data
              PM_UCA1RXD        27                     I  Default mapping: eUSCI_A0 UART transmit data
              PM_UCA1TXD        28                    O   Default mapping: eUSCI_A1 UART receive data
              PM_UCA2RXD        43                     I  Default mapping: eUSCI_A1 UART transmit data
              PM_UCA2TXD        44                    O   Default mapping: eUSCI_A2 UART receive data
                                                       I  Default mapping: eUSCI_A2 UART transmit data
                                                      O

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SLASE46 FEBRUARY 2015

    Table 4-6 describes the signals for all device variants in the PN package. See Table 4-5 for signal
    descriptions in the PZ package.

                              Table 4-6. Signal Descriptions, PN Package

     FUNCTION    SIGNAL NAME  PIN NO.     SIGNAL                                        DESCRIPTION
ADC10          A0                13       TYPE (1)
BSL            A1                12                 Analog input A0 for 10-bit ADC
Clock          A2                11            I    Analog input A1 for 10-bit ADC
Debug          ADC10CLK          78            I    Analog input A2 for 10-bit ADC
               VeREF+            12            I    ADC10_A clock output
GPIO                                          O     Positive terminal for the ADC reference voltage for an external
               VeREF-            11            I    applied reference voltage
               BSL_RX            42                 Negative terminal for the ADC's reference voltage for an external
               BSL_TX            41            I    applied reference voltage
               ACLK              79            I    Bootstrap loader: Data receive
               MCLK              77           O     Bootstrap loader: Data transmit
               PM_RTCCLK         43           O     ACLK clock output
               SMCLK             76           O     MCLK clock output
               XIN               21           O     Default mapping: RTCCLK clock output
               XOUT              22           O     SMCLK clock output
               SBWTCK            75            I    Input terminal for crystal oscillator
               SBWTDIO           80           O     Output terminal for crystal oscillator
               TCK               79            I    Spy-Bi-Wire input clock
               TCLK              77          I/O    Spy-Bi-Wire data input/output
               TDI               77            I    Test clock
               TDO               76            I    Test clock input
               TEST              75            I    Test data input
               TMS               78           O     Test data output
               P1.0              11            I    Test mode pin select digital I/O on JTAG pins
                                               I    Test mode select
               P1.1              12          I/O    General-purpose digital I/O with port interrupt and mappable
                                                    secondary function
               P1.2              13          I/O    General-purpose digital I/O with port interrupt and mappable
                                                    secondary function
               P1.3              14          I/O    General-purpose digital I/O with port interrupt and mappable
                                                    secondary function
               P1.4              24          I/O    General-purpose digital I/O with port interrupt and mappable
                                                    secondary function
               P1.5              25          I/O    General-purpose digital I/O with port interrupt and mappable
                                                    secondary function
               P1.6              31          I/O    General-purpose digital I/O with port interrupt and mappable
                                                    secondary function
               P1.7              32          I/O    General-purpose digital I/O with port interrupt and mappable
                                                    secondary function
               P2.0              33          I/O    General-purpose digital I/O with port interrupt and mappable
                                                    secondary function
               P2.1              34          I/O    General-purpose digital I/O with port interrupt and mappable
                                                    secondary function
               P2.2              35          I/O    General-purpose digital I/O with port interrupt and mappable
                                                    secondary function
               P2.3              36          I/O    General-purpose digital I/O with port interrupt and mappable
                                                    secondary function
                                             I/O    General-purpose digital I/O with port interrupt and mappable
                                                    secondary function

(1) I = input, O = output

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               Table 4-6. Signal Descriptions, PN Package (continued)

     FUNCTION    SIGNAL NAME                      PIN NO.  SIGNAL                                        DESCRIPTION
GPIO                                                       TYPE (1)
I2C            P2.4                                  37              General-purpose digital I/O with port interrupt and mappable
                                                              I/O    secondary function
               P2.5                                  38              General-purpose digital I/O with port interrupt and mappable
                                                              I/O    secondary function
               P2.6                                  39              General-purpose digital I/O with port interrupt and mappable
                                                              I/O    secondary function
               P2.7                                  40              General-purpose digital I/O with port interrupt and mappable
                                                              I/O    secondary function
               P3.0                                  41              General-purpose digital I/O with mappable secondary function
               P3.1                                  42       I/O    General-purpose digital I/O with mappable secondary function
               P3.2                                  43       I/O    General-purpose digital I/O with mappable secondary function
               P3.3                                  44       I/O    General-purpose digital I/O with mappable secondary function
               P3.4                                  45       I/O    General-purpose digital I/O with mappable secondary function
               P3.5                                  46       I/O    General-purpose digital I/O with mappable secondary function
               P3.6                                  47       I/O    General-purpose digital I/O with mappable secondary function
               P3.7                                  48       I/O    General-purpose digital I/O with mappable secondary function
               P4.0                                  49       I/O    General-purpose digital I/O
               P4.1                                  50       I/O    General-purpose digital I/O
               P4.2                                  51       I/O    General-purpose digital I/O
               P4.3                                  52       I/O    General-purpose digital I/O
               P4.4                                  53       I/O    General-purpose digital I/O
               P4.5                                  54       I/O    General-purpose digital I/O
               P4.6                                  55       I/O    General-purpose digital I/O
               P4.7                                  56       I/O    General-purpose digital I/O
               P5.0                                  57       I/O    General-purpose digital I/O
               P5.1                                  58       I/O    General-purpose digital I/O
               P5.2                                  61       I/O    General-purpose digital I/O
               P5.3                                  62       I/O    General-purpose digital I/O
               P5.4                                  63       I/O    General-purpose digital I/O
               P5.5                                  64       I/O    General-purpose digital I/O
               P5.6                                  65       I/O    General-purpose digital I/O
               P5.7                                  66       I/O    General-purpose digital I/O
               P6.0                                  67       I/O    General-purpose digital I/O
               P6.1                                  68       I/O    General-purpose digital I/O
               P6.2                                  69       I/O    General-purpose digital I/O
               P6.3                                  70       I/O    General-purpose digital I/O
               P6.4                                  71       I/O    General-purpose digital I/O
               P6.5                                  72       I/O    General-purpose digital I/O
               P6.6                                  73       I/O    General-purpose digital I/O
               P6.7                                  74       I/O    General-purpose digital I/O
               PJ.0                                  76       I/O    General-purpose digital I/O
               PJ.1                                  77       I/O    General-purpose digital I/O
               PJ.2                                  78       I/O    General-purpose digital I/O
               PJ.3                                  79       I/O    General-purpose digital I/O
               PM_UCB0SCL                            33       I/O    Default mapping: eUSCI_B0 I2C clock
               PM_UCB0SDA                            34       I/O    Default mapping: eUSCI_B0 I2C data
                                                              I/O

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SLASE46 FEBRUARY 2015

               Table 4-6. Signal Descriptions, PN Package (continued)

     FUNCTION    SIGNAL NAME  PIN NO.     SIGNAL                                        DESCRIPTION
LCD                                       TYPE (1)
               COM0              27                 LCD common output COM0 for LCD backplane
               COM1              28           O     LCD common output COM1 for LCD backplane
               COM2              29           O     LCD common output COM2 for LCD backplane
               COM3              30           O     LCD common output COM3 for LCD backplane
               COM4              31           O     LCD common output COM4 for LCD backplane
               COM5              32           O     LCD common output COM5 for LCD backplane
               COM6              33           O     LCD common output COM6 for LCD backplane
               COM7              34           O     LCD common output COM7 for LCD backplane
                                              O     LCD capacitor connection
               LCDCAP            26                 CAUTION: This pin must be connected to DVSS if not used.
                                             I/O    External reference voltage input for regulated LCD voltage
               LCDREF            24                 Input/output port of lowest analog LCD voltage (V5)
               R03               14            I    Input/output port of third most positive analog LCD voltage (V3 or
                                             I/O    V4)
               R13               24                 Input/output port of second most positive analog LCD voltage (V2)
                                             I/O    Input/output port of most positive analog LCD voltage (V1)
               R23               25                 CAUTION: This pin must be connected to DVSS if not used.
                                             I/O    LCD segment output S0
               R33               26                 LCD segment output S1
                                             I/O    LCD segment output S2
               S0                74                 LCD segment output S3
               S1                73           O     LCD segment output S4
               S2                72           O     LCD segment output S5
               S3                71           O     LCD segment output S6
               S4                70           O     LCD segment output S7
               S5                69           O     LCD segment output S8
               S6                68           O     LCD segment output S9
               S7                67           O     LCD segment output S10
               S8                66           O     LCD segment output S11
               S9                65           O     LCD segment output S12
               S10               64           O     LCD segment output S13
               S11               63           O     LCD segment output S14
               S12               62           O     LCD segment output S15
               S13               61           O     LCD segment output S16
               S14               58           O     LCD segment output S17
               S15               57           O     LCD segment output S18
               S16               56           O     LCD segment output S19
               S17               55           O     LCD segment output S20
               S18               54           O     LCD segment output S21
               S19               53           O     LCD segment output S22
               S20               52           O     LCD segment output S23
               S21               51           O     LCD segment output S24
               S22               50           O     LCD segment output S25
               S23               49           O     LCD segment output S26
               S24               48           O
               S25               47           O
               S26               46           O
                                              O

28  Terminal Configuration and Functions                                 Copyright 2015, Texas Instruments Incorporated

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               Table 4-6. Signal Descriptions, PN Package (continued)

     FUNCTION    SIGNAL NAME                      PIN NO.  SIGNAL                                        DESCRIPTION
LCD                                                        TYPE (1)
Power          S27                                   45              LCD segment output S27
SD24           S28                                   44        O     LCD segment output S28
               S29                                   43        O     LCD segment output S29
               S30                                   42        O     LCD segment output S30
               S31                                   41        O     LCD segment output S31
               S32                                   40        O     LCD segment output S32
               S33                                   39        O     LCD segment output S33
               S34                                   38        O     LCD segment output S34
               S35                                   37        O     LCD segment output S35
               S36                                   36        O     LCD segment output S36
               S37                                   35        O     LCD segment output S37
               S38                                   34        O     LCD segment output S38
               S39                                   33        O     LCD segment output S39
               AUXVCC1                               16        O     Auxiliary power supply AUXVCC1
               AUXVCC2                               15        P     Auxiliary power supply AUXVCC2
               AUXVCC3                               23        P     Auxiliary power supply AUXVCC3 for backup subsystem
               AVCC                                   9        P     Analog power supply
               AVSS                                   8        P     Analog ground supply
               DVCC                                  18        P     Digital power supply
               DVSS                                  19        P     Digital ground supply
               DVSS                                  60        P     Digital ground supply
               DVSYS (2)                             59        P     Digital power supply for I/Os
                                                               P     Analog power supply selected between AVCC, AUXVCC1,
               VASYS                                 10              AUXVCC2. Connect recommended capacitor value of CVSYS (see
                                                               P     Table 5-18).
               VCORE (3)                             20              Regulated core power supply (internal use only, no external current
                                                               P     loading)
               VDSYS (2)                             17              Digital power supply selected between DVCC, AUXVCC1,
                                                               P     AUXVCC2. Connect recommended capacitor value of CVSYS (see
               PM_SD0DIO                             46              Table 5-18).
               PM_SD1DIO                             47       I/O    Default mapping: SD24_B converter 0 bit stream data input/output
                                                              I/O    Default mapping: SD24_B converter 1 bit stream data input/output
               PM_SD2DIO                             48              Default mapping: SD24_B converter 2 bit stream data input/output
                                                              I/O    (not available on F672xA devices)
               PM_SDCLK                              45              Default mapping: SD24_B bit stream clock input/output
               SD0N0                                  2       I/O    SD24_B negative analog input for converter 0(4)
               SD0P0                                  1         I    SD24_B positive analog input for converter 0(4)
               SD1N0                                  4         I    SD24_B negative analog input for converter 1(4)
               SD1P0                                  3         I    SD24_B positive analog input for converter 1(4)
                                                                I    SD24_B negative analog input for converter 2(4) (not available on
               SD2N0                                  6              F672xA devices)
                                                                I    SD24_B positive analog input for converter 2(4) (not available on
               SD2P0                                  5              F672xA devices)
                                                                I    SD24_B external reference voltage
               VREF                                   7
                                                                I

(2) The pins VDSYS and DVSYS must be connected externally on board for proper device operation.

(3) VCORE is for internal use only. No external current loading is possible. VCORE should only be connected to the recommended

      capacitor value, CVCORE.
(4) TI recommends shorting unused analog input pairs and connect them to analog ground.

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SLASE46 FEBRUARY 2015

               Table 4-6. Signal Descriptions, PN Package (continued)

     FUNCTION    SIGNAL NAME  PIN NO.     SIGNAL                                        DESCRIPTION
SPI                                       TYPE (1)
System         PM_UCA0CLK        31                 Default mapping: eUSCI_A0 clock input/output
Timer_A        PM_UCA0SIMO       14          I/O    Default mapping: eUSCI_A0 SPI slave in/master out
UART           PM_UCA0SOMI       13          I/O    Default mapping: eUSCI_A0 SPI slave out/master in
               PM_UCA1CLK        37          I/O    Default mapping: eUSCI_A1 clock input/output
               PM_UCA1SIMO       25          I/O    Default mapping: eUSCI_A1 SPI slave in/master out
               PM_UCA1SOMI       24          I/O    Default mapping: eUSCI_A1 SPI slave out/master in
               PM_UCA2CLK        38          I/O    Default mapping: eUSCI_A2 clock input/output
               PM_UCA2SIMO       36          I/O    Default mapping: eUSCI_A2 SPI slave in/master out
               PM_UCA2SOMI       35          I/O    Default mapping: eUSCI_A2 SPI slave out/master in
               PM_UCB0CLK        32          I/O    Default mapping: eUSCI_B0 clock input/output
               PM_UCB0SIMO       34          I/O    Default mapping: eUSCI_B0 SPI slave in/master out
               PM_UCB0SOMI       33          I/O    Default mapping: eUSCI_B0 SPI slave out/master in
               NMI               80          I/O    Nonmaskable interrupt input
               RST               80                 Reset input active low(5)
                                               I    Default mapping: Timer TA0 CCR0 capture: CCI0A input, compare:
               PM_TA0.0          11          I/O    Out0 output
                                                    Default mapping: Timer TA0 CCR1 capture: CCI1A input, compare:
               PM_TA0.1          12          I/O    Out1 output
                                                    Default mapping: Timer TA0 capture CCR2: CCI2A input, compare:
               PM_TA0.2          44          I/O    Out2 output
                                                    Default mapping: Timer TA1 capture CCR0: CCI0A input, compare:
               PM_TA1.0          39          I/O    Out0 output
                                                    Default mapping: Timer TA1 capture CCR1: CCI1A input, compare:
               PM_TA1.1          40          I/O    Out1 output
                                                    Default mapping: Timer TA2 capture CCR0: CCI0A input, compare:
               PM_TA2.0          41          I/O    Out0 output
                                                    Default mapping: Timer TA2 capture CCR1: CCI1A input, compare:
               PM_TA2.1          42          I/O    Out1 output
                                                    Default mapping: Timer clock input TACLK for TA0, TA1, TA2, TA3
               PM_TACLK          43          I/O    Default mapping: eUSCI_A0 UART receive data
               PM_UCA0RXD        13                 Default mapping: eUSCI_A0 UART transmit data
               PM_UCA0TXD        14            I    Default mapping: eUSCI_A1 UART receive data
               PM_UCA1RXD        24            I    Default mapping: eUSCI_A1 UART transmit data
               PM_UCA1TXD        25           O     Default mapping: eUSCI_A2 UART receive data
               PM_UCA2RXD        35            I    Default mapping: eUSCI_A2 UART transmit data
               PM_UCA2TXD        36           O
                                               I
                                              O

(5) When this pin is configured as reset, the internal pullup resistor is enabled by default.

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4.4 Pin Multiplexing

         Pin multiplexing for these devices is controlled by both register settings and operating modes (for
         example, if the device is in test mode). For details of the settings for each pin and schematics of the
         multiplexed ports, see Section 6.11.25.

4.5 Connection of Unused Pins
         The correct termination of all unused pins is listed in Table 4-7.

                            Table 4-7. Connection of Unused Pins(1)

          PIN        POTENTIAL                                                   COMMENT

AVCC           DVCC                               Switched to port function, output direction (PxDIR.n = 1). Px.y represents port x and bit y
AVSS           DVSS                               of port x (for example, P1.0, P1.1, P2.2, PJ.0, PJ.1)

Px.y           Open

XIN            DVSS                               For dedicated XIN pins only. XIN pins with shared GPIO functions should be
                                                  programmed to GPIO and follow Px.y recommendations.

XOUT           Open                               For dedicated XOUT pins only. XOUT pins with shared GPIO functions should be
                                                  programmed to GPIO and follow Px.y recommendations.

LCDCAP         DVSS                               47-k pullup or internal pullup selected with 10-nF (2.2 nF) pulldown(2)
               DVCC or VCC
RST/NMI                                           The JTAG pins are shared with general-purpose I/O function (PJ.x). If not being used,
               Open                               these should be switched to port function, output direction (PJDIR.n = 1). When used as
PJ.0/TDO                                          JTAG pins, these pins should remain open.
PJ.1/TDI
PJ.2/TMS
PJ.3/TCK

TEST           Open                               This pin always has an internal pulldown enabled.

(1) Any unused pin with a secondary function that is shared with a general-purpose I/O should follow the Px.y unused pin connection
      guidelines.

(2) The pulldown capacitor should not exceed 2.2 nF when using devices with Spy-Bi-Wire interface in Spy-Bi-Wire mode or in 4-wire JTAG
      mode with TI tools such as FET interfaces or GANG programmers.

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SLASE46 FEBRUARY 2015

5 Specifications

5.1 Absolute Maximum Ratings(1)

over operating free-air temperature range (unless otherwise noted)

                                                                                               MIN       MAX UNIT

Voltage applied at DVCC to DVSS                                                                0.3      4.1           V
Voltage applied to any pin (excluding VCORE)(2)
Diode current at any device pin                                                                0.3 VCC + 0.3          V

                                                                                                              2       mA

Maximum junction temperature, TJ                                                                              95       C
Storage temperature, Tstg(3)
                                                                                               55       150           C

(1) Stresses beyond those listed under Absolute Maximum Ratings may cause permanent damage to the device. These are stress ratings
      only, and functional operation of the device at these or any other conditions beyond those indicated under Recommended Operating
      Conditions is not implied. Exposure to absolute-maximum-rated conditions for extended periods may affect device reliability.

(2) All voltages referenced to VSS. VCORE is for internal device usage only. No external DC loading or voltage should be applied.
(3) Higher temperature may be applied during board soldering according to the current JEDEC J-STD-020 specification with peak reflow

      temperatures not higher than classified on the device label on the shipping boxes or reels.

5.2 ESD Ratings

V(ESD) Electrostatic discharge    Human-body model (HBM), per ANSI/ESDA/JEDEC JS-001(1)                  VALUE         UNIT
                                  Charged-device model (CDM), per JEDEC specification JESD22-            1000           V
                                  C101 (2)
                                                                                                          250

(1) JEDEC document JEP155 states that 500-V HBM allows safe manufacturing with a standard ESD control process. Pins listed as
      1000 V may actually have higher performance.

(2) JEDEC document JEP157 states that 250-V CDM allows safe manufacturing with a standard ESD control process. Pins listed as 250 V
      may actually have higher performance.

5.3 Recommended Operating Conditions

Typical values are specified at VCC = 3.3 V and TA = 25C (unless otherwise noted)

                                                                                               MIN NOM MAX UNIT

                                                                    PMMCOREVx = 0              1.8                3.6
                                                                    PMMCOREVx = 0, 1
VCC      Supply voltage during program execution and flash          PMMCOREVx = 0, 1, 2        2.0                3.6      V
         programming. V(AVCC) = V(DVCC) = VCC (1) (2)               PMMCOREVx = 0, 1, 2, 3
VSS                                                                                            2.2                3.6
TA       Supply voltage V(AVSS) = V(DVSS) = VSS                     I version
TJ       Operating free-air temperature                             I version                  2.4                3.6
CVCORE   Operating junction temperature
CDVCC /  Recommended capacitor at VCORE(3)                                                               0                 V
CVCORE   Capacitor ratio of DVCC to VCORE
                                                                                               40                85 C

                                                                                               40                85 C

                                                                                                         470               nF

                                                                                                     10

(1) TI recommends powering AVCC and DVCC from the same source. A maximum difference of 0.3 V between V(AVCC) and V(DVCC) can
      be tolerated during power up and operation.

(2) The minimum supply voltage is defined by the supervisor SVS levels when it is enabled. See the Table 5-14 threshold parameters for
      the exact values and further details.

(3) A capacitor tolerance of 20% or better is required.

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Recommended Operating Conditions (continued)

Typical values are specified at VCC = 3.3 V and TA = 25C (unless otherwise noted)

                                                                                                       MIN NOM MAX UNIT

                                                                             PMMCOREVx = 0,                       0  8.0

                                                                             1.8 V  VCC  3.6 V
                                                                             (default condition)

fSYSTEM       Processor frequency (maximum MCLK frequency)(4) (5)            PMMCOREVx = 1,                       0  12.0            MHz
              (see Figure 5-1)                                               2.0 V  VCC  3.6 V
ILOAD, DVCCD
ILOAD, AUX1D                                                                 PMMCOREVx = 2,                       0  20.0
ILOAD, AUX2D                                                                 2.2 V  VCC  3.6 V
ILOAD, AVCCA
ILOAD, AUX1A                                                                 PMMCOREVx = 3,                       0  25.0
ILOAD, AUX2A                                                                 2.4 V  VCC  3.6 V

              Maximum load current that can be drawn from DVCC for core and IO                                       20 mA
              (ILOAD = ICORE + IIO)

              Maximum load current that can be drawn from AUXVCC1 for core and IO                                    20 mA
              (ILOAD = ICORE + IIO)

              Maximum load current that can be drawn from AUXVCC2 for core and IO                                    20 mA
              (ILOAD = ICORE + IIO)

              Maximum load current that can be drawn from AVCC for analog modules                                    10 mA
              (ILOAD = IModules)

              Maximum load current that can be drawn from AUXVCC1 for analog modules                                 5 mA
              (ILOAD = IModules)

              Maximum load current that can be drawn from AUXVCC2 for analog modules                                 5 mA
              (ILOAD = IModules)

(4) The MSP430 CPU is clocked directly with MCLK. Both the high and low phase of MCLK must not exceed the pulse width of the
      specified maximum frequency.

(5) Modules may have a different maximum input clock specification. Refer to the specification of the respective module in this data sheet.

                                      25

                                                                                         3

              System Frequency - MHz  20

                                                                       2                 2, 3

                                      12

                                                               1       1, 2              1, 2, 3

                                      8

                                                       0       0, 1 0, 1, 2           0, 1, 2, 3

                                      0

                                                  1.8     2.0     2.2        2.4                  3.6

                                                                  Supply Voltage - V

                                          The numbers within the fields denote the supported PMMCOREVx settings.

                                          Figure 5-1. Maximum System Frequency

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SLASE46 FEBRUARY 2015

5.4 Active Mode Supply Current Into VCC Excluding External Current

over recommended operating free-air temperature (unless otherwise noted)(1) (2) (3)

                                                         FREQUENCY (fDCO = fMCLK = fSMCLK)

PARAMETER       EXECUTION  VCC PMMCOREVx          1 MHz  8 MHz                   12 MHz     20 MHz          25 MHz   UNIT
                  MEMORY                                                                                 TYP MAX      mA
                                               0                                                                      mA
                                               1  TYP MAX TYP MAX TYP MAX TYP MAX                         8.65 9.54
                           3.0 V
                                               2  0.32 0.36 2.10 2.30                                     4.70 5.30
                                               3
IAM, Flash (4)  Flash                          0  0.36   2.39                    3.54 3.90
                                               1
                           3.0 V                  0.39   2.65                    3.94       6.54 7.23
                                               2
                                               3  0.42   2.82                    4.20       6.96

                                                  0.20 0.22 1.10 1.22

IAM, RAM (5)    RAM                               0.22   1.30                    1.90 2.10

                                                  0.24   1.45                    2.15       3.55    4.0

                                                  0.26   1.55                    2.30       3.80

(1) All inputs are tied to 0 or to VCC. Outputs do not source or sink any current.
(2) The currents are characterized with a Micro Crystal MS1V-T1K crystal with a load capacitance of 12.5 pF. The internal and external load

      capacitance are chosen to closely match the required 12.5 pF.

(3) Characterized with program executing typical data processing.

      fACLK = 32786 Hz, fDCO = fMCLK = fSMCLK at specified frequency.
      XTS = CPUOFF = SCG0 = SCG1 = OSCOFF = SMCLKOFF = 0.

(4) Active mode supply current when program executes in flash at a nominal supply voltage of 3 V.

(5) Active mode supply current when program executes in RAM at a nominal supply voltage of 3 V.

34  Specifications                                                                       Copyright 2015, Texas Instruments Incorporated

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5.5 Low-Power Mode Supply Currents (Into VCC) Excluding External Current

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)(1) (2)

                                                                                 TEMPERATURE (TA)

             PARAMETER                  VCC       PMMCOREVx    40C             25C       60C              85C       UNIT
                                                             TYP MAX
                                                                           TYP MAX TYP MAX         TYP MAX

ILPM0,1MHz   Low-power mode 0(3) (4)    2.2 V     0          75                  78    87   81     84               96   A

                                        3.0 V     3          85                  89    99   93     98               110

ILPM2        Low-power mode 2(5) (4)    2.2 V     0          5.9                 6.2   9    6.9    9.4              17   A

                                        3.0 V     3          6.9                 7.4   10   8.4    11               19

                                                  0          1.4                 1.7        2.5    4.9

ILPM3,XT1LF  Low-power mode 3, crystal  2.2 V     1          1.5                 1.9        2.7    5.2                   A
             mode (6) (4)

                                                  2          1.7                 2.0        2.9    5.5

                                                  0          2.2                 2.5   3.1  3.3    5.5 12.7

ILPM3,XT1LF  Low-power mode 3, crystal  3.0 V     1          2.3                 2.7        3.5    5.8
             mode (6) (4)                         2          2.5                 2.9        3.7                          A

                                                                                                   6.1

                                                  3          2.5                 2.9   3.5  3.7    6.1 14.0

                                                  0          1.4                 1.7   2.2  2.4    4.5 11.5

ILPM3,VLO    Low-power mode 3,          3.0 V     1          1.5                 1.8        2.5    4.7
             VLO mode(7) (4)                      2          1.6                 1.9        2.7                          A

                                                                                                   4.9

                                                  3          1.6                 1.9   2.4  2.7    5.0 12.7

                                                  0          1.3                 1.6   2.0  2.3    4.4 11.1

ILPM4        Low-power mode 4(8) (4)    3.0 V     1          1.4                 1.6        2.4    4.5
                                                                                                                         A
                                                  2          1.4                 1.7        2.5    4.8

                                                  3          1.4                 1.7   2.2  2.5    4.8 12.2

ILPM3.5      Low-power mode 3.5, RTC    2.2V                 0.65          0.80             0.90   1.30                  A
ILPM4.5      active on AUXVCC3(9)       3.0V
                                        3.0V                 1.16          1.24 2.05 1.43          1.87 2.71
             Low-power mode 4.5(10)
                                                             0.70          0.78 1.05 0.90          1.20 1.85 A

(1) All inputs are tied to 0 V or to VCC. Outputs do not source or sink any current.
(2) The currents are characterized with a Micro Crystal MS1V-T1K crystal with a load capacitance of 12.5 pF. The internal and external load

      capacitance are chosen to closely match the required 12.5 pF.

(3) Current for watchdog timer clocked by SMCLK included. ACLK = low frequency crystal operation (XTS = 0, XT1DRIVEx = 0).

      CPUOFF = 1, SCG0 = 0, SCG1 = 0, OSCOFF = 0 (LPM0), fACLK = 32768 Hz, fMCLK = 0 MHz, fSMCLK = fDCO = 1 MHz
(4) Current for brownout, high side supervisor (SVSH) normal mode included. Low side supervisor and monitors disabled (SVSL, SVML).

      High side monitor disabled (SVMH). RAM retention enabled.
(5) Current for watchdog timer clocked by ACLK and RTC clocked by XT1 included. ACLK = low frequency crystal operation (XTS = 0,

      XT1DRIVEx = 0).

      CPUOFF = 1, SCG0 = 0, SCG1 = 1, OSCOFF = 0 (LPM2), fACLK = 32768 Hz, fMCLK = 0 MHz, fSMCLK = fDCO = 0 MHz, DCO setting
      = 1 MHz operation, DCO bias generator enabled.

(6) Current for watchdog timer clocked by ACLK and RTC clocked by XT1 included. ACLK = low frequency crystal operation (XTS = 0,

      XT1DRIVEx = 0).

      CPUOFF = 1, SCG0 = 1, SCG1 = 1, OSCOFF = 0 (LPM3), fACLK = 32768 Hz, fMCLK = fSMCLK = fDCO = 0 MHz
(7) Current for watchdog timer clocked by ACLK included. RTC is disabled (RTCHOLD=1). ACLK = VLO.

      CPUOFF = 1, SCG0 = 1, SCG1 = 1, OSCOFF = 0 (LPM3), fACLK = fVLO, fMCLK = fSMCLK = fDCO = 0 MHz
(8) CPUOFF = 1, SCG0 = 1, SCG1 = 1, OSCOFF = 1 (LPM4), fDCO = fACLK = fMCLK = fSMCLK = 0 MHz
(9) fDCO = fMCLK = fSMCLK = 0 MHz, fACLK = 32768 Hz, PMMREGOFF = 1, RTC active on AUXVCC3 supply
(10) fDCO = fMCLK = fSMCLK = 0 MHz, fACLK = 0 Hz, PMMREGOFF = 1

Copyright 2015, Texas Instruments Incorporated                                                   Specifications        35

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SLASE46 FEBRUARY 2015

5.6 Low-Power Mode With LCD Supply Currents (Into VCC) Excluding External Current

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)(1) (2)

                                                                         Temperature (TA)

           PARAMETER               VCC PMMCOREVx  40C                  25C  60C        85C               UNIT

                                                  TYP MAX TYP MAX TYP MAX TYP MAX

           Low-power mode 3               0       2.4      2.9 3.6 3.8                     5.8 12.2

ILPM3      (LPM3) current, LCD 4-         1       2.5      3.1                 4.0         6.0
LCD,
           mux mode, internal      2.2 V                                                                      A

int. bias  biasing, charge pump           2       2.6      3.3 3.9 4.2                     6.3 13.4
           disabled(3) (4)

           Low-power mode 3               0       2.8      3.2 3.9 4.1                     6.4 13.3
                                                                                           6.7
ILPM3      (LPM3) current, LCD 4-         1       2.9      3.4                 4.3
                                                                                                               A
LCD,       mux mode, internal      3.0 V  2       3.1      3.6                 4.5         7.0
                                                                                           7.0 14.7
int. bias biasing, charge pump
           disabled(3) (4)
                                          3       3.1      3.6 4.5 4.5

                                          0                3.8

                                   2.2 V  1                3.9

ILPM3      Low-power mode 3               2                4.0                                                A
LCD,CP     (LPM3) current, LCD 4-         0                4.0
           mux mode, internal             1                4.1
           biasing, charge pump    3.0 V
           enabled(3) (5)

                                          2                4.2

                                          3                4.2

(1) All inputs are tied to 0 V or to VCC. Outputs do not source or sink any current.
(2) The currents are characterized with a Micro Crystal MS1V-T1K crystal with a load capacitance of 12.5 pF. The internal and external load

      capacitance are chosen to closely match the required 12.5 pF.

(3) Current for watchdog timer clocked by ACLK and RTC clocked by XT1 included. ACLK = low-frequency crystal operation (XTS = 0,

      XT1DRIVEx = 0).

      CPUOFF = 1, SCG0 = 1, SCG1 = 1, OSCOFF = 0 (LPM3), fACLK = 32768 Hz, fMCLK = fSMCLK = fDCO = 0 MHz
      Current for brownout and high-side supervisor (SVSH) normal mode included. Low-side supervisor and monitors disabled (SVSL, SVML).
      High-side monitor disabled (SVMH). RAM retention enabled.
(4) LCDMx = 11 (4-mux mode), LCDREXT = 0, LCDEXTBIAS = 0 (internal biasing), LCD2B = 0 (1/3 bias), LCDCPEN = 0 (charge pump

      disabled), LCDSSEL = 0, LCDPREx = 101, LCDDIVx = 00011 (fLCD = 32768 Hz / 32 / 4 = 256 Hz)
      Even segments S0, S2, ... = 0 and odd segments S1, S3, ... = 1. No LCD panel load.

(5) LCDMx = 11 (4-mux mode), LCDREXT = 0, LCDEXTBIAS = 0 (internal biasing), LCD2B = 0 (1/3 bias), LCDCPEN = 1 (charge pump

      enabled), VLCDx = 1000 (VLCD = 3V,typ.), LCDSSEL = 0, LCDPREx = 101, LCDDIVx = 00011 (fLCD = 32768 Hz / 32 / 4 = 256 Hz)
      Even segments S0, S2, ... = 0 and odd segments S1, S3, ... = 1. No LCD panel load.

36     Specifications                                                          Copyright 2015, Texas Instruments Incorporated

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5.7 Timing and Switching Characteristics

5.7.1 Power Supply Sequencing
TI recommends powering AVCC and DVCC pins from the same source. At a minimum, during power up, power
down, and device operation, the voltage difference between AVCC and DVCC must not exceed the limits
specified in Absolute Maximum Ratings. Exceeding the specified limits may cause malfunction of the device
including erroneous writes to RAM and FRAM.

5.7.2 Reset Timing

                 Table 5-1. Wake-up Time From Low-Power Modes and Reset

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                 PARAMETER                        TEST CONDITIONS                                 MIN TYP MAX UNIT

                 Wake-up time from LPM2, LPM3,    PMMCOREV = SVSMLRRL = n        fMCLK  4 MHz          3  5
                 or LPM4 to active mode(1)        (where n = 0, 1, 2, or 3),
tWAKE-UP-FAST                                     SVSLFP = 1                     1 MHz < fMCLK <       4  6            s
                                                                                 4 MHz

tWAKE-UP-SLOW    Wake-up time from LPM2, LPM3,    PMMCOREV = SVSMLRRL = n                              150 160 s
                 or LPM4 to active mode(2)        (where n = 0, 1, 2, or 3),
                                                  SVSLFP = 0

tWAKE-UP-LPM4.5  Wake-up time from LPM4.5 to                                                           2  3 ms
                 active mode(3)

tWAKE-UP-RESET   Wake-up time from RST or BOR                                                          2  3 ms
                 event to active mode(3)

(1) This value represents the time from the wake-up event to the first active edge of MCLK. The wake-up time depends on the performance

      mode of the low-side supervisor (SVSL) and low-side monitor (SVML). Fastest wake-up times are possible with SVSLand SVMLin full-
      performance mode or disabled when operating in AM, LPM0, and LPM1. Various options are available for SVSLand SVML while
      operating in LPM2, LPM3, and LPM4. See the Power Management Module and Supply Voltage Supervisor chapter in the MSP430x5xx

      and MSP430x6xx Family User's Guide (SLAU208).

(2) This value represents the time from the wake-up event to the first active edge of MCLK. The wake-up time depends on the performance

      mode of the low side supervisor (SVSL) and low side monitor (SVML). In this case, the SVSLand SVML are in normal mode (low current)
      mode when operating in AM, LPM0, and LPM1. Various options are available for SVSLand SVML while operating in LPM2, LPM3, and
      LPM4. See the Power Management Module and Supply Voltage Supervisorchapter in the MSP430x5xx and MSP430x6xx Family User's

      Guide (SLAU208).

(3) This value represents the time from the wake-up event to the reset vector execution.

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SLASE46 FEBRUARY 2015

5.7.3 Clock Specifications

                           Table 5-2. Crystal Oscillator, XT1, Low-Frequency Mode(1)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

             PARAMETER                                      TEST CONDITIONS          VCC    MIN TYP MAX UNIT
                                                                                     3.0 V             0.075
            Differential XT1 oscillator    fOSC = 32768 Hz, XTS = 0, XT1BYPASS = 0,
IDVCC.LF    crystal current consumption    XT1DRIVEx = 1, TA = 25C                               0.170      A
fXT1,LF0    from lowest drive setting, LF
            mode                           fOSC = 32768 Hz, XTS = 0, XT1BYPASS = 0,               0.290
                                           XT1DRIVEx = 2, TA = 25C
            XT1 oscillator crystal                                                                32768      Hz
            frequency, LF mode             fOSC = 32768 Hz, XTS = 0, XT1BYPASS = 0,
                                           XT1DRIVEx = 3, TA = 25C

                                           XTS = 0, XT1BYPASS = 0

fXT1,LF,SW  XT1 oscillator logic-level                                                      10 32.768        50 kHz
            square-wave input frequency, XTS = 0, XT1BYPASS = 1(2) (3)
            LF mode

OALF        Oscillation allowance for      XTS = 0, XT1BYPASS = 0, XT1DRIVEx = 0,                      210
            LF crystals(4)                 fXT1,LF = 32768 Hz, CL,eff = 6 pF                                                k

                                           XTS = 0, XT1BYPASS = 0, XT1DRIVEx = 1,                      300
                                           fXT1,LF = 32768 Hz, CL,eff = 12 pF
                                           XTS = 0, XCAPx = 0(6)                                          1

CL,eff      Integrated effective load      XTS = 0, XCAPx = 1                                          5.5
            capacitance, LF mode(5)        XTS = 0, XCAPx = 2                                                              pF

                                                                                                       8.5

                                           XTS = 0, XCAPx = 3                                          12.0

fFault,LF   Duty cycle, LF mode            XTS = 0, Measured at ACLK,                       30%                70%
            Oscillator fault frequency,    fXT1,LF = 32768 Hz                                 10             10000 Hz
            LF mode(7)
                                           XTS = 0(8)

tSTART,LF Start-up time, LF mode           fOSC = 32768 Hz, XTS = 0, XT1BYPASS = 0,  3.0 V             1000
                                           XT1DRIVEx = 0, TA = 25C, CL,eff = 6 pF                                            ms

                                           fOSC = 32768 Hz, XTS = 0, XT1BYPASS = 0,                     500
                                           XT1DRIVEx = 3, TA = 25C, CL,eff = 12 pF

(1) To improve EMI on the XT1 oscillator, the following guidelines should be observed.
       Keep the trace between the device and the crystal as short as possible.
       Design a good ground plane around the oscillator pins.
       Prevent crosstalk from other clock or data lines into oscillator pins XIN and XOUT.
       Avoid running PCB traces underneath or adjacent to the XIN and XOUT pins.
       Use assembly materials and processes that avoid any parasitic load on the oscillator XIN and XOUT pins.
       If conformal coating is used, ensure that it does not induce capacitive or resistive leakage between the oscillator pins.

(2) When XT1BYPASS is set, XT1 circuits are automatically powered down. Input signal is a digital square wave with parametrics defined in
      the Schmitt-Trigger Inputs section of this datasheet.

(3) Maximum frequency of operation of the entire device cannot be exceeded.
(4) Oscillation allowance is based on a safety factor of 5 for recommended crystals. The oscillation allowance is a function of the

      XT1DRIVEx settings and the effective load. In general, comparable oscillator allowance can be achieved based on the following
      guidelines, but should be evaluated based on the actual crystal selected for the application:
       For XT1DRIVEx = 0, CL,eff  6 pF
       For XT1DRIVEx = 1, 6 pF  CL,eff  9 pF
       For XT1DRIVEx = 2, 6 pF  CL,eff  10 pF
       For XT1DRIVEx = 3, CL,eff  6 pF
(5) Includes parasitic bond and package capacitance (approximately 2 pF per pin).
      Because the PCB adds additional capacitance, TI recommends verifying the correct load by measuring the ACLK frequency. For a
      correct setup, the effective load capacitance should always match the specification of the used crystal.
(6) Requires external capacitors at both terminals. Values are specified by crystal manufacturers.
(7) Frequencies below the MIN specification set the fault flag. Frequencies above the MAX specification do not set the fault flag.
      Frequencies in between might set the flag.
(8) Measured with logic-level input frequency but also applies to operation with crystals.

38         Specifications                                                            Copyright 2015, Texas Instruments Incorporated

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                         Table 5-3. Internal Very-Low-Power Low-Frequency Oscillator (VLO)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

             PARAMETER                                     TEST CONDITIONS             VCC       MIN TYP                      MAX    UNIT
                                                  Measured at ACLK               1.8 V to 3.6 V      6 9.4                       15  kHz
fVLO         VLO frequency                        Measured at ACLK(1)            1.8 V to 3.6 V               0.5                    %/C
                                                  Measured at ACLK(2)            1.8 V to 3.6 V                 4             70%    %/V
dfVLO/dT VLO frequency temperature drift          Measured at ACLK               1.8 V to 3.6 V
                                                                                                 30%
dfVLO/dVCC VLO frequency supply voltage drift

             Duty cycle

(1) Calculated using the box method: (MAX(40C to 85C) MIN(40C to 85C)) / MIN(85C (40C))
(2) Calculated using the box method: (MAX(1.8 V to 3.6 V) MIN(1.8 V to 3.6 V)) / MIN(1.8 V to 3.6 V) / (3.6 V 1.8 V)

                         Table 5-4. Internal Reference, Low-Frequency Oscillator (REFO)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                 PARAMETER                                TEST CONDITIONS              VCC       MIN TYP MAX UNIT
                                                  TA = 25C                      1.8 V to 3.6 V
IREFO        REFO oscillator current                                                                                      3          A
             consumption

             REFO frequency calibrated            Measured at ACLK               1.8 V to 3.6 V       32768                          Hz

fREFO        REFO absolute tolerance calibrated   Full temperature range         1.8 V to 3.6 V                3.5%                 %/C
                                                                                        3V                     1.5%                 %/V
dfREFO/dT    REFO frequency temperature drift     TA = 25C                                            0.01
dfREFO/dVCC  REFO frequency supply voltage drift  Measured at ACLK(1)            1.8 V to 3.6 V         1.0
                                                  Measured at ACLK(2)            1.8 V to 3.6 V        50% 60%
                                                                                 1.8 V to 3.6 V
             Duty cycle                           Measured at ACLK                               40%

tSTART       REFO start-up time                   40%/60% duty cycle             1.8 V to 3.6 V                           25         s

(1) Calculated using the box method: (MAX(40C to 85C) MIN(40C to 85C)) / MIN(85C (40C))
(2) Calculated using the box method: (MAX(1.8 V to 3.6 V) MIN(1.8 V to 3.6 V)) / MIN(1.8 V to 3.6 V) / (3.6 V 1.8 V)

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                                                           Table 5-5. DCO Frequency

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

              PARAMETER                                                         TEST CONDITIONS                        MIN TYP MAX UNIT
              DCO frequency (0, 0)(1)                      DCORSELx = 0, DCOx = 0, MODx = 0
fDCO(0,0)     DCO frequency (0, 31)(1)                     DCORSELx = 0, DCOx = 31, MODx = 0                           0.07       0.20 MHz
fDCO(0,31)    DCO frequency (1, 0)(1)                      DCORSELx = 1, DCOx = 0, MODx = 0
fDCO(1,0)     DCO frequency (1, 31)(1)                     DCORSELx = 1, DCOx = 31, MODx = 0                           0.70       1.70 MHz
fDCO(1,31)    DCO frequency (2, 0)(1)                      DCORSELx = 2, DCOx = 0, MODx = 0
fDCO(2,0)     DCO frequency (2, 31)(1)                     DCORSELx = 2, DCOx = 31, MODx = 0                           0.15       0.36 MHz
fDCO(2,31)    DCO frequency (3, 0)(1)                      DCORSELx = 3, DCOx = 0, MODx = 0
fDCO(3,0)     DCO frequency (3, 31)(1)                     DCORSELx = 3, DCOx = 31, MODx = 0                           1.47       3.45 MHz
fDCO(3,31)    DCO frequency (4, 0)(1)                      DCORSELx = 4, DCOx = 0, MODx = 0
fDCO(4,0)     DCO frequency (4, 31)(1)                     DCORSELx = 4, DCOx = 31, MODx = 0                           0.32       0.75 MHz
fDCO(4,31)    DCO frequency (5, 0)(1)                      DCORSELx = 5, DCOx = 0, MODx = 0
fDCO(5,0)     DCO frequency (5, 31)(1)                     DCORSELx = 5, DCOx = 31, MODx = 0                           3.17       7.38 MHz
fDCO(5,31)    DCO frequency (6, 0)(1)                      DCORSELx = 6, DCOx = 0, MODx = 0
fDCO(6,0)     DCO frequency (6, 31)(1)                     DCORSELx = 6, DCOx = 31, MODx = 0                           0.64       1.51 MHz
fDCO(6,31)    DCO frequency (7, 0)(1)                      DCORSELx = 7, DCOx = 0, MODx = 0
fDCO(7,0)     DCO frequency (7, 31)(1)                     DCORSELx = 7, DCOx = 31, MODx = 0                           6.07       14.0 MHz
fDCO(7,31)
              Frequency step between range                 SRSEL = fDCO(DCORSEL+1,DCO)/fDCO(DCORSEL,DCO)               1.3        3.2 MHz
SDCORSEL      DCORSEL and DCORSEL + 1
                                                                                                                       12.3       28.2 MHz

                                                                                                                       2.5        6.0 MHz

                                                                                                                       23.7       54.1 MHz

                                                                                                                       4.6        10.7 MHz

                                                                                                                       39.0       88.0 MHz

                                                                                                                       8.5        19.6 MHz

                                                                                                                       60         135 MHz

                                                                                                                       1.2        2.3 ratio

SDCO          Frequency step between tap                   SDCO = fDCO(DCORSEL,DCO+1)/fDCO(DCORSEL,DCO)                1.02       1.12 ratio
              DCO and DCO + 1

              Duty cycle                                   Measured at SMCLK                                           40% 50% 60%

dfDCO/dT      DCO frequency temperature drift fDCO = 1 MHz                                                                   0.1    %/C
dfDCO/dVCORE
              DCO frequency voltage drift                  fDCO = 1 MHz                                                      1.9    %/V

(1) When selecting the proper DCO frequency range (DCORSELx), the target DCO frequency, fDCO, should be set to reside within the
      range of fDCO(n, 0),MAX  fDCO  fDCO(n, 31),MIN, where fDCO(n, 0),MAX represents the maximum frequency specified for the DCO frequency,
      range n, tap 0 (DCOx = 0) and fDCO(n,31),MIN represents the minimum frequency specified for the DCO frequency, range n, tap 31
      (DCOx = 31). This ensures that the target DCO frequency resides within the range selected. It should also be noted that if the actual

      fDCOfrequency for the selected range causes the FLL or the application to select tap 0 or 31, the DCO fault flag is set to report that the
      selected range is at its minimum or maximum tap setting.

                                                                  Typical DCO Frequency, VCC = 3.0 V, TA = 25C
                                   100

                                   10

                      DCO f MHz       DCOx = 31

                                   1

                                              DCOx = 0

                                   0.1

                                       0                1  2             3    4   5                              6  7

                                                                         DCORSEL

                                                        Figure 5-2. Typical DCO Frequency

40    Specifications                                                                                                Copyright 2015, Texas Instruments Incorporated

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5.7.4 Digital I/O Ports

                                 Table 5-6. Schmitt-Trigger Inputs, General-Purpose I/O

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                               PARAMETER          TEST CONDITIONS                        VCC                  MIN TYP           MAX         UNIT
VIT+ Positive-going input threshold voltage                                              1.8 V                0.80              1.40          V
                                                                                          3V                  1.50              2.10          V
                                                                                                                                1.00          V
VIT Negative-going input threshold voltage                                              1.8 V                0.45              1.65
                                                                                                                                0.85
                                                                                         3V                   0.75
                                                                                                                                  1.0
Vhys Input voltage hysteresis (VIT+ VIT)                                              1.8 V                0.3

                                                                                         3V                   0.4

RPull       Pullup or pulldown resistor(1)        For pullup: VIN = VSS                                       20            35  50 k
CI          Input capacitance                     For pulldown: VIN = VCC
                                                                                                                            5                 pF
                                                  VIN = VSS or VCC

(1) Also applies to RST pin when pullup or pulldown resistor is enabled.

                                                  Table 5-7. Inputs, Ports P1 and P2(1)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

            PARAMETER                                                     TEST CONDITIONS                         VCC       MIN MAX UNIT
                                                                                                              2.2 V, 3 V
t(int)      External interrupt timing(2)          Port P1, P2: P1.x to P2.x, External trigger pulse duration                20                ns
                                                  to set interrupt flag

(1) Some devices may contain additional ports with interrupts. See the block diagram and terminal function descriptions.

(2) An external signal sets the interrupt flag every time the minimum interrupt pulse duration t(int) is met. It might be set by trigger signals
      shorter than t(int).

                                            Table 5-8. Leakage Current, General-Purpose I/O

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

Ilkg(Px.y)                   PARAMETER                     TEST CONDITIONS                                        VCC       MIN MAX UNIT
            High-impedance leakage current        See (1) (2)                                                 1.8 V, 3 V                50 nA

(1) The leakage current is measured with VSSor VCC applied to the corresponding pins, unless otherwise noted.
(2) The leakage of the digital port pins is measured individually. The port pin is selected for input and the pullup or pulldown resistor is

      disabled.

                       Table 5-9. Outputs, General-Purpose I/O (Full Drive Strength)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                      PARAMETER                                  TEST CONDITIONS         VCC                           MIN         MAX      UNIT
VOH High-level output voltage                                                            1.8 V                VCC 0.25             VCC      V
                                                  I(OHmax) = 3 mA (1)                    3V                  VCC 0.60             VCC
VOL Low-level output voltage                      I(OHmax) = 10 mA(1)                   1.8 V                VCC 0.25             VCC      V
                                                  I(OHmax) = 5 mA(1)                     3V                  VCC 0.60             VCC
                                                  I(OHmax) = 15 mA(1)                                                      VSS + 0.25
                                                  I(OLmax) = 3 mA (2)                                                  VSS  VSS + 0.60
                                                  I(OLmax) = 10 mA (3)                                                 VSS  VSS + 0.25
                                                  I(OLmax) = 5 mA (2)                                                  VSS  VSS + 0.60
                                                  I(OLmax) = 15 mA(3)                                                  VSS

(1) The maximum total current, I(OHmax), for all outputs combined should not exceed 20 mA to hold the maximum voltage drop specified.
      SeeSection 5.3 for more details.

(2) The maximum total current, I(OLmax), for all outputs combined should not exceed 48 mA to hold the maximum voltage drop specified.
(3) The maximum total current, I(OLmax), for all outputs combined should not exceed 100 mA to hold the maximum voltage drop specified.

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SLASE46 FEBRUARY 2015

5.7.4.1 Typical Characteristics, General-Purpose I/O (Full Drive Strength)

                                              0                                                                                                      0

    IOH High-Level Output Current mA                                                                                                           -10
                                          -5
                                                                                                               IOH High-Level Output Current mA
                                                                                                                                                     -20

                                          -10

                                                                                                                                                     -30

                                          -15                                                                                                        -40
                                                        TA = 85C                                                                                                       TA = 85C

                                          -20                                                                                                        -50
                                                        TA = 25C

                                                                                                                                                             TA = 25C

                                          -25                                                                                                        -60
                                                0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8
                                                                                                                                                          0  0.5                   1  1.5        2           2.5  3

                                                              VOH High-Level Output Voltage V                                                                       VOH High-Level Output Voltage V

                                                 VCC = 1.8 V                              Full Drive Strength                                                VCC = 3 V                              Full Drive Strength

    Figure 5-3. High-Level Output Current vs High-Level Output                                                 Figure 5-4. High-Level Output Current vs High-Level Output
                                         Voltage                                                                                                    Voltage

                                          25                                                                                                         60

    IOL Low-Level Output Current mA   20                                                                   IOL Low-Level Output Current mA   50                               TA = 85C
                                                       TA = 25C                                                                                               TA = 25C
                                                                               TA = 85C
                                                                                                                                                     40
                                          15
                                                                                                                                                     30
                                          10
                                                                                                                                                     20
                                           5
                                                                                                                                                     10

                                          0                                                                                                          0
                                             0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8
                                                                                                                                                          0  0.5                   1  1.5        2           2.5  3

                                                 VOL Low-Level Output Voltage V                                                                                     VOL Low-Level Output Voltage V

                                                 VCC = 1.8 V                              Full Drive Strength                                                VCC = 3 V                              Full Drive Strength

    Figure 5-5. Low-Level Output Current vs Low-Level Output                                                   Figure 5-6. Low-Level Output Current vs Low-Level Output
                                        Voltage                                                                                                    Voltage

42                                            Specifications                                                                                                              Copyright 2015, Texas Instruments Incorporated

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            Table 5-10. Outputs, General-Purpose I/O (Reduced Drive Strength)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)(1)

                      PARAMETER                                  TEST CONDITIONS  VCC             MIN            MAX    UNIT
VOH High-level output voltage                                                     1.8 V  VCC 0.25                VCC    V
                                                  I(OHmax) = 1 mA (2)            3.0 V  VCC 0.60                VCC
VOL Low-level output voltage                      I(OHmax) = 3 mA(2)             1.8 V  VCC 0.25                VCC    V
                                                  I(OHmax) = 2 mA(2)             3.0 V  VCC 0.60                VCC
                                                  I(OHmax) = 6 mA(2)                                     VSS + 0.25
                                                  I(OLmax) = 1 mA (3)                             VSS     VSS + 0.60
                                                  I(OLmax) = 3 mA (4)                             VSS     VSS + 0.25
                                                  I(OLmax) = 2 mA (3)                             VSS     VSS + 0.60
                                                  I(OLmax) = 6 mA (4)                             VSS

(1) Selecting reduced drive strength may reduce EMI.

(2) The maximum total current, I(OHmax), for all outputs combined should not exceed 20 mA to hold the maximum voltage drop specified.
      SeeSection 5.3 for more details.

(3) The maximum total current, I(OLmax), for all outputs combined, should not exceed 48 mA to hold the maximum voltage drop specified.
(4) The maximum total current, I(OLmax), for all outputs combined, should not exceed 100 mA to hold the maximum voltage drop specified.

Copyright 2015, Texas Instruments Incorporated                                                       Specifications   43

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MSP430F6724A, MSP430F6723A, MSP430F6721A, MSP430F6720A

SLASE46 FEBRUARY 2015

5.7.4.2 Typical Characteristics, General-Purpose I/O (Reduced Drive Strength)

                                          0                                                                                                    0

    IOH High-Level Output Current mA  -1                                                             IOH High-Level Output Current mA

                                                                                                                                                       -5
                                          -2

                                          -3                                                                                                   -10

                                          -4

                                          -5                                                                                                   -15
                                                                                                                                                                  TA = 85C
                                                           TA = 85C
                                          -6

                                          -7                                                                                                   -20
                                                                                                                                                                  TA = 25C

                                                           TA = 25C                                                                           -25

                                          -8                                                                                                               0  0.5            1  1.5        2                  2.5  3
                                              0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8

                                              VOH High-Level Output Voltage V                                                                                        VOH High-Level Output Voltage V

                                              VCC = 1.8 V                        Reduced Drive Strength                                                       VCC = 3 V              Reduced Drive Strength

    Figure 5-7. High-Level Output Current vs High-Level Output                                           Figure 5-8. High-Level Output Current vs High-Level Output
                                         Voltage                                                                                              Voltage

                                          8                                                                                                    20

    IOL Low-Level Output Current mA   7                                                              IOL Low-Level Output Current mA   18                               TA = 85C
                                                       TA = 25C                                                                                           TA = 25C
                                                                      TA = 85C
                                          6                                                                                                    16

                                          5                                                                                                    14

                                                                                                                                               12

                                          4                                                                                                    10

                                          3                                                                                                    8

                                                                                                                                               6

                                          2

                                                                                                                                               4

                                          1                                                                                                    2

                                          0                                                                                                    0
                                             0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8
                                                                                                                                                           0  0.5            1  1.5        2                  2.5  3

                                              VOL Low-Level Output Voltage V                                                                                         VOL Low-Level Output Voltage V

                                              VCC = 1.8 V                        Reduced Drive Strength                                                       VCC = 3 V              Reduced Drive Strength

    Figure 5-9. Low-Level Output Current vs Low-Level Output                                             Figure 5-10. Low-Level Output Current vs Low-Level Output
                                        Voltage                                                                                               Voltage

44                                            Specifications                                                                                                             Copyright 2015, Texas Instruments Incorporated

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                       Table 5-11. Output Frequency, General-Purpose I/O

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

            PARAMETER                                          TEST CONDITIONS                         MIN MAX UNIT

fPx.y       Port output frequency (with load)     See (1) (2)                    VCC = 1.8 V,          16
                                                                                 PMMCOREVx = 0                MHz

                                                                                 VCC = 3 V,            25
                                                                                 PMMCOREVx = 3

fPort_CLK Clock output frequency                  ACLK, SMCLK, MCLK,             VCC = 1.8 V,          16
                                                  CL = 20 pF(2)                  PMMCOREVx = 0                MHz

                                                                                 VCC = 3 V,            25
                                                                                 PMMCOREVx = 3

(1) A resistive divider with 2 R1 between VCC and VSS is used as load. The output is connected to the center tap of the divider. For full
      drive strength, R1 = 550 . For reduced drive strength, R1 = 1.6 k. CL = 20 pF is connected to the output to VSS.

(2) The output voltage reaches at least 10% and 90% VCC at the specified toggle frequency.

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SLASE46 FEBRUARY 2015

5.7.5 Power-Management Module (PMM)

                                            Table 5-12. PMM, Brownout Reset (BOR)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                         PARAMETER                                        TEST CONDITIONS      MIN TYP       MAX   UNIT
                                                                                                             1.45    V
V(DVCC_BOR_IT)          BORH on voltage, DVCC falling level        | dDVCC/dt | < 3 V/s       0.80 1.30     1.50    V
V(DVCC_BOR_IT+)          BORH off voltage, DVCC rising level        | dDVCC/dt | < 3 V/s         60           250   mV
V(DVCC_BOR_hys)          BORH hysteresis
                         Pulse duration required at RST/NMI pin to                                 2               s
tRESET (1)               accept a reset

(1) Pulse shorter than 2 s might trigger reset.

                                                  Table 5-13. PMM, Core Voltage

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                         PARAMETER                                         TEST CONDITIONS     MIN TYP       MAX   UNIT
                                                                                                                     V
VCORE3(AM)       Core voltage, active mode, PMMCOREV = 3            2.4 V  DVCC  3.6 V                 1.93          V
VCORE2(AM)       Core voltage, active mode, PMMCOREV = 2            2.2 V  DVCC  3.6 V                 1.83          V
VCORE1(AM)       Core voltage, active mode, PMMCOREV = 1            2.0 V  DVCC  3.6 V                 1.62          V
VCORE0(AM)       Core voltage, active mode, PMMCOREV = 0            1.8 V  DVCC  3.6 V                 1.42          V
VCORE3(LPM)      Core voltage, low-current mode, PMMCOREV = 3       2.4 V  DVCC  3.6 V                 1.96          V
VCORE2(LPM)      Core voltage, low-current mode, PMMCOREV = 2       2.2 V  DVCC  3.6 V                 1.94          V
VCORE1(LPM)      Core voltage, low-current mode, PMMCOREV = 1       2.0 V  DVCC  3.6 V                 1.74          V
VCORE0(LPM)      Core voltage, low-current mode, PMMCOREV = 0       1.8 V  DVCC  3.6 V                 1.54

                                                  Table 5-14. PMM, SVS High Side

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                 PARAMETER                                          TEST CONDITIONS            MIN TYP MAX UNIT

I(SVSH)          SVS current consumption          SVSHE = 0, DVCC = 3.6 V                                 0
                                                  SVSHE = 1, DVCC = 3.6 V, SVSHFP = 0                                       nA
                                                  SVSHE = 1, DVCC = 3.6 V, SVSHFP = 1
                                                  SVSHE = 1, SVSHRVL = 0                               200

                                                                                                       1.5         A

                                                                                               1.60 1.65 1.70

V(SVSH_IT)      SVSH on voltage level(1)         SVSHE = 1, SVSHRVL = 1                       1.77 1.84 1.90
                                                  SVSHE = 1, SVSHRVL = 2                                                         V

                                                                                               1.97 2.04 2.10

                                                  SVSHE = 1, SVSHRVL = 3                       2.09 2.16 2.23

                                                  SVSHE = 1, SVSMHRRL = 0                      1.68 1.74 1.80

                                                  SVSHE = 1, SVSMHRRL = 1                      1.89 1.95 2.01

                                                  SVSHE = 1, SVSMHRRL = 2                      2.08 2.14 2.21

V(SVSH_IT+)      SVSH off voltage level(1)        SVSHE = 1, SVSMHRRL = 3                      2.21 2.27 2.34
                                                  SVSHE = 1, SVSMHRRL = 4                                                        V

                                                                                               2.35 2.41 2.49

                                                  SVSHE = 1, SVSMHRRL = 5                      2.65 2.72 2.80

                                                  SVSHE = 1, SVSMHRRL = 6                      2.96 3.04 3.13

                                                  SVSHE = 1, SVSMHRRL = 7                      2.96 3.04 3.13

tpd(SVSH)        SVSH propagation delay           SVSHE = 1, dVDVCC/dt = 10 mV/s, SVSHFP = 1           2.5
t(SVSH)          SVSH on or off delay time        SVSHE = 1, dVDVCC/dt = 1 mV/s, SVSHFP = 0                                 s
                                                  SVSHE = 0  1, SVSHFP = 1
                                                  SVSHE = 0  1, SVSHFP = 0                               20
                                                                                                       12.5

                                                                                                                             s
                                                                                                       100

dVDVCC/dt        DVCC rise time                                                                0             1000 V/s

(1) The SVSH settings available depend on the VCORE (PMMCOREVx) setting. Please refer to the Power Management Module and Supply
      Voltage Supervisor chapter in the MSP430x5xx and MSP430x6xx Family User's Guide(SLAU208) on recommended settings and usage.

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                                                  Table 5-15. PMM, SVM High Side

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

            PARAMETER                             TEST CONDITIONS                              MIN TYP MAX UNIT

I(SVMH)     SVMH current consumption              SVMHE = 0, DVCC = 3.6 V                                 0
                                                  SVMHE = 1, DVCC = 3.6 V, SVMHFP = 0                                       nA
                                                  SVMHE = 1, DVCC = 3.6 V, SVMHFP = 1
                                                  SVMHE = 1, SVSMHRRL = 0                              200

                                                                                                       1.5             A

                                                                                               1.68 1.74 1.80

                                                  SVMHE = 1, SVSMHRRL = 1                      1.89 1.95 2.01

                                                  SVMHE = 1, SVSMHRRL = 2                      2.08 2.14 2.21

V(SVMH)     SVMH on or off voltage level(1)       SVMHE = 1, SVSMHRRL = 3                      2.21 2.27 2.34
                                                  SVMHE = 1, SVSMHRRL = 4                      2.35 2.41 2.49 V
                                                  SVMHE = 1, SVSMHRRL = 5                      2.65 2.72 2.80

                                                  SVMHE = 1, SVSMHRRL = 6                      2.96 3.04 3.13

                                                  SVMHE = 1, SVSMHRRL = 7                      2.96 3.04 3.13

                                                  SVMHE = 1, SVMHOVPE = 1                              3.79

tpd(SVMH) SVMH propagation delay                  SVMHE = 1, dVDVCC/dt = 10 mV/s, SVMHFP = 1           2.5
                                                  SVMHE = 1, dVDVCC/dt = 1 mV/s, SVMHFP = 0                                 s
t(SVMH)     SVMH on or off delay time             SVMHE = 0  1, SVMHFP = 1
                                                  SVMHE = 0  1, SVMHFP = 0                               20
                                                                                                       12.5

                                                                                                                             s
                                                                                                       100

(1) The SVMH settings available depend on the VCORE (PMMCOREVx) setting. Refer to the Power Management Module and Supply
      Voltage Supervisor chapter in the MSP430x5xx and MSP430x6xx Family User's Guide(SLAU208) on recommended settings and usage.

                                                  Table 5-16. PMM, SVS Low Side

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

            PARAMETER                             TEST CONDITIONS                              MIN TYP       MAX UNIT
                                                                                                                        nA
                                                  SVSLE = 0, PMMCOREV = 2                              0                A
                                                                                                                        s
I(SVSL)     SVSL current consumption              SVSLE = 1, PMMCOREV = 2, SVSLFP = 0                  200
                                                                                                                        s
                                                  SVSLE = 1, PMMCOREV = 2, SVSLFP = 1                  1.5

tpd(SVSL)   SVSL propagation delay                SVSLE = 1, dVCORE/dt = 10 mV/s, SVSLFP = 1           2.5
t(SVSL)     SVSL on or off delay time             SVSLE = 1, dVCORE/dt = 1 mV/s, SVSLFP = 0             20
                                                  SVSLE = 0  1, SVSLFP = 1                             12.5
                                                  SVSLE = 0  1, SVSLFP = 0                             100

                                                  Table 5-17. PMM, SVM Low Side

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

            PARAMETER                             TEST CONDITIONS                              MIN TYP       MAX UNIT
                                                                                                                        nA
                                                  SVMLE = 0, PMMCOREV = 2                              0                A
                                                                                                                         s
I(SVML)     SVML current consumption              SVMLE = 1, PMMCOREV = 2, SVMLFP = 0                  200
                                                                                                                         s
                                                  SVMLE = 1, PMMCOREV = 2, SVMLFP = 1                  1.5

tpd(SVML) SVML propagation delay                  SVMLE = 1, dVCORE/dt = 10 mV/s, SVMLFP = 1           2.5
                                                  SVMLE = 1, dVCORE/dt = 1 mV/s, SVMLFP = 0             20
t(SVML)     SVML on or off delay time             SVMLE = 0  1, SVMLFP = 1                             12.5
                                                  SVMLE = 0  1, SVMLFP = 0                             100

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SLASE46 FEBRUARY 2015

5.7.6 Auxiliary Supplies Module

                          Table 5-18. Auxiliary Supplies, Recommended Operating Conditions

over operating free-air temperature range (unless otherwise noted)

                                                                                                MIN NOM MAX UNIT

VCC           Supply voltage range for all supplies at pins DVCC, AVCC, AUX1, AUX2, AUX3        1.8               3.6 V

                                                                    PMMCOREVx = 0               1.8               3.6

VDSYS         Digital system supply voltage range,                  PMMCOREVx = 1               2.0               3.6  V
              VDSYS = VCC - RONILOAD                               PMMCOREVx = 2
                                                                                                2.2               3.6

                                                                    PMMCOREVx = 3               2.4               3.6

VASYS         Analog system supply voltage range, VASYS = VCC - RON ILOAD                     Refer to modules       V

CVCC,CAUX Recommended capacitor at pins DVCC, AVCC, AUX1, AUX2                                        4.7              F

1/2

CVSYS         Recommended capacitor at pins VDSYS and VASYS                                           4.7              F

CVCORE Recommended capacitance at pin VCORE                                                           0.47             F

CAUX3         Recommended capacitor at pin AUX3                                                       0.47             F

                          Table 5-19. Auxiliary Supplies, AUX3 (Backup Subsystem) Currents

over operating free-air temperature range (unless otherwise noted)

              PARAMETER                             TEST CONDITIONS                VCC    TA          MIN   MAX        UNIT
                                                                                                            0.83        A
IAUX3,RTCon   AUX3 current with RTC enabled         RTC and 32-kHz oscillator in   3V     25C              0.95        nA
                                                    backup subsystem enabled              85C               110
                                                                                                             165
IAUX3,RTCoff  AUX3 current with RTC disabled        RTC and 32-kHz oscillator in   3V     25C
                                                    backup subsystem disabled             85C

                          Table 5-20. Auxiliary Supplies, Auxiliary Supply Monitor

over operating free-air temperature range (unless otherwise noted)

                  PARAMETER                                           TEST CONDITIONS     VCC   MIN   TYP MAX UNIT

ICC,Monitor   Average supply current for            LOCKAUX = 0, AUXMRx = 0,              3V                     0.70 A
              monitoring circuitry drawn from       AUX0MD = 0, AUX1MD = 0, AUX2MD = 1,
              VDSYS                                 VDSYS = DVCC, VASYS = AVCC,                                  0.11 A
                                                    Current measured at VDSYS pin
                                                                                                      1.74 1.80
                 Average current drawn from         LOCKAUX = 0, AUXMRx = 0,                          1.95 2.01
                                                    AUX0MD = 0, AUX1MD = 0, AUX2MD = 1,               2.14 2.21
IMeas,Monitor monitored supply during               VDSYS = DVCC, VASYS = AVCC,                       2.27 2.33
                 measurement cycle                  AUXVCC1 = 3 V,
                                                    Current measured at AUXVCC1 pin                                          V
                                                                                                      2.41 2.48
                                                    AUXLVLx = 0                                 1.67  2.72 2.79
                                                                                                      3.02 3.10
                                                    AUXLVLx = 1                                 1.87  3.02 3.10

                                                    AUXLVLx = 2                                 2.06

VMonitor      Auxiliary supply threshold level      AUXLVLx = 3                                 2.19
                                                    AUXLVLx = 4                                 2.33

                                                    AUXLVLx = 5                                 2.63

                                                    AUXLVLx = 6                                 2.91

                                                    AUXLVLx = 7                                 2.91

48        Specifications                                                                  Copyright 2015, Texas Instruments Incorporated

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                     0.7

                     0.6

                     0.5

ICC, monitor A    0.4

                     0.3

                     0.2

                     0.1

                     0

                         1.8  2          2.2      2.4      2.6      2.8              3    3.2           3.4       3.6

                                                           VDSYS Voltage V

                                              Figure 5-11. VDSYS Voltage vs ICC,Monitor

           120

           100

Imeas, monitor nA  80

                     60

                     40

                     20

                     0

                     1.8      2.0        2.2      2.4      2.6      2.8              3.0  3.2           3.4       3.6

                                                           AUXVCC1 Voltage V

                                         Figure 5-12. AUXVCC1 Voltage vs IMeas,Monitor

                                   Table 5-21. Auxiliary Supplies, Switch ON-Resistance

over operating free-air temperature range (unless otherwise noted)

                              PARAMETER                         TEST CONDITIONS                         MIN MAX UNIT
                                                                                                                         5
RON,DVCC             ON-resistance of switch between DVCC  ILOAD = ICORE + IIO = 10 mA + 10 mA = 20 mA                   5
                     and VDSYS                                                                                           5
                                                                                                                         5
RON,DAUX1            ON-resistance of switch between AUX1  ILOAD = ICORE + IIO = 10 mA + 10 mA = 20 mA
                     and VDSYS                                                                                         20
                                                                                                                       20
RON,DAUX2            ON-resistance of switch between AUX2  ILOAD = ICORE + IIO = 10 mA + 10 mA = 20 mA
                     and VDSYS

RON,AVCC             ON-resistance of switch between AVCC  ILOAD = IModules = 10 mA
RON,AAUX1            and VASYS                             ILOAD = IModules = 5 mA
RON,AAUX2                                                  ILOAD = IModules = 5 mA
                     ON-resistance of switch between AUX1
                     and VASYS

                     ON-resistance of switch between AUX2
                     and VASYS

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SLASE46 FEBRUARY 2015

                                     Table 5-22. Auxiliary Supplies, Switching Time

over operating free-air temperature range (unless otherwise noted)

                                               PARAMETER                                                               MIN MAX UNIT

tSwitch     Time from occurence of trigger (SVM or software) to "new" supply connected to system supplies                   100 ns
tRecover    "Recovery time" after a switch over takes place; during this time, no further switching takes place
                                                                                                                       200  450 s

                                     Table 5-23. Auxiliary Supplies, Switch Leakage

over operating free-air temperature range (unless otherwise noted)

                          PARAMETER                                 TEST CONDITIONS                MIN TYP MAX UNIT

ISW,Lkg     Current into DVCC, AVCC, AUX1 or AUX2 if  Per supply (but not the highest supply)                          50   100 nA
            not selected

IVmax       Current drawn from highest supply                                                                          450  730 nA

                          Table 5-24. Auxiliary Supplies, Auxiliary Supplies to ADC10_A

over operating free-air temperature range (unless otherwise noted)

            PARAMETER                                 TEST CONDITIONS                VCC                         MIN   TYP MAX UNIT
                                                                                     1.8 V                       0.58  0.60 0.62
                                                                                                                       1.00 1.02 V
V3          Supply voltage divider                                                   3.0 V                       0.98  1.20 1.22
            V3 = VSupply/3
                                                                                                                                     18
                                                                                     3.6 V                       1.18               1.5 k
                                                                                                                                    0.6
                                               AUXADCRx = 0
                                                                                                                                             ns
RV3         Load resistance                    AUXADCRx = 1
                                               AUXADCRx = 2

tSample,V3  Sampling time required if V3       AUXADC = 1,          AUXADCRx = 0                   1000
            selected                           ADC10ON = 1,         AUXADCRx = 1                   1000
                                               INCH = 0Ch,
                                               Error of conversion  AUXADCRx = 2                   1000
                                               result  1 LSB

                             Table 5-25. Auxiliary Supplies, Charge Limiting Resistor

over operating free-air temperature range (unless otherwise noted)

                          PARAMETER                          TEST CONDITIONS         VCC                         MIN   TYP MAX UNIT
                                                      CHCx = 1                                                                        5
                                                                                               3V
                                                                                                                                    10 k
RCHARGE Charge limiting resistor                      CHCx = 2                                 3V                                   20

                                                      CHCx = 3                                 3V

50        Specifications                                                             Copyright 2015, Texas Instruments Incorporated

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5.7.7 Timer_A Module

                                                  Table 5-26. Timer_A

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

            PARAMETER                             TEST CONDITIONS                        VCC     MIN TYP   MAX UNIT
                                                                                     1.8 V, 3 V               25 MHz
                                                  Internal: SMCLK, ACLK                                                ns

fTA         Timer_A input clock frequency         External: TACLK

                                                  Duty cycle = 50% 10%

tTA,cap     Timer_A capture timing                All capture inputs, Minimum pulse  1.8 V, 3 V  20
                                                  duration required for capture

5.7.8 eUSCI Module

            Table 5-27. eUSCI (UART Mode) Recommended Operating Conditions

                   PARAMETER                                      CONDITIONS         VCC         MIN TYP MAX UNIT

feUSCI      eUSCI input clock frequency           Internal: SMCLK, ACLK                                    fSYSTEM MHz
fBITCLK                                           External: UCLK
            BITCLK clock frequency                Duty cycle = 50% 10%
            (equals baud rate in MBaud)
                                                                                                           5 MHz

                    Table 5-28. eUSCI (UART Mode) Switching Characteristics

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

            PARAMETER                                         TEST CONDITIONS        VCC         MIN TYP MAX UNIT
                                                  UCGLITx = 0
                                                                                                 10    15  25

tt          UART receive deglitch time(1)         UCGLITx = 1                        2 V, 3 V    30    50  85          ns
                                                  UCGLITx = 2
                                                                                                 50    80  150

                                                  UCGLITx = 3                                    70 120    200

(1) Pulses on the UART receive input (UCxRX) shorter than the UART receive deglitch time are suppressed. To ensure that pulses are
      correctly recognized their width should exceed the maximum specification of the deglitch time.

Copyright 2015, Texas Instruments Incorporated                                                       Specifications               51

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SLASE46 FEBRUARY 2015

           Table 5-29. eUSCI (SPI Master Mode) Recommended Operating Conditions

                  PARAMETER                              CONDITIONS                                        VCC  MIN TYP MAX UNIT
           eUSCI input clock frequency
feUSCI                                   Internal: SMCLK, ACLK                                                       fSYSTEM MHz
                                         Duty cycle = 50% 10%

                              Table 5-30. eUSCI (SPI Master Mode) Switching Characteristics
over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)(1)

tSTE,LEAD   PARAMETER                                 TEST CONDITIONS            VCC                            MIN TYP MAX UNIT
                                         UCSTEM = 0, UCMODEx = 01 or 10        2 V, 3 V                         150
           STE lead time, STE active to  UCSTEM = 1, UCMODEx = 01 or 10        2 V, 3 V
           clock                                                                                                                                      ns
                                                                                                                150

tSTE,LAG   STE lag time, Last clock to   UCSTEM = 0, UCMODEx = 01 or 10        2 V, 3 V                         200  ns
           STE inactive                  UCSTEM = 1, UCMODEx = 01 or 10        2 V, 3 V                         200

                                         UCSTEM = 0, UCMODEx = 01 or 10        2V                                    50
                                                                                                                     30
tSTE,ACC   STE access time, STE active                                         3V
           to SIMO data out                                                    2V                                             ns
                                                                                                                     50
                                         UCSTEM = 1, UCMODEx = 01 or 10        3V                                    30

                                         UCSTEM = 0, UCMODEx = 01 or 10        2V                                    40
                                                                                                                     25
           STE disable time, STE                                               3V
                                                                                                                              ns
tSTE,DIS   inactive to SIMO high                                                                       2V            40
           impedance                     UCSTEM = 1, UCMODEx = 01 or 10                                              25

                                                                               3V

tSU,MI     SOMI input data setup time                                          2V                               50   ns

                                                                               3V                               30

tHD,MI     SOMI input data hold time                                           2V                               0    ns

                                                                               3V                               0

tVALID,MO  SIMO output data valid time(2) UCLK edge to SIMO valid, CL = 20 pF  2V                                    9
                                                                               3V                                           ns

                                                                                                                     5

tHD,MO     SIMO output data hold time(3) CL = 20 pF                            2V                               0    ns

                                                                               3V                               0

(1) fUCxCLK = 1/2tLO/HI with tLO/HI = max(tVALID,MO(eUSCI) + tSU,SI(Slave), tSU,MI(eUSCI) + tVALID,SO(Slave)).
      For the slave parameters tSU,SI(Slave) and tVALID,SO(Slave) refer to the SPI parameters of the attached slave.

(2) Specifies the time to drive the next valid data to the SIMO output after the output changing UCLK clock edge. See the timing diagrams

      in Figure 5-15 and Figure 5-16.

(3) Specifies how long data on the SIMO output is valid after the output changing UCLK clock edge. Negative values indicate that the data

      on the SIMO output can become invalid before the output changing clock edge observed on UCLK. See the timing diagrams in Figure 5-

      15 and Figure 5-16.

52        Specifications                                                                                   Copyright 2015, Texas Instruments Incorporated

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                  UCMODEx = 01                    tSTE,LEAD                                            tSTE,LAG
            STE                                      1/fUCxCLK
                                                                                            tSU,MI
                  UCMODEx = 10                                                                     tHD,MI

            UCLK  CKPL = 0
                  CKPL = 1

                                                  tLOW/HIGH  tLOW/HIGH

            SOMI

                                                            tSTE,ACC             tVALID,MO                               tSTE,DIS
                                                                                                                         tSTE,DIS
            SIMO

                                Figure 5-13. SPI Master Mode, CKPH = 0

                UCMODEx = 01                      tSTE,LEAD                                 tSTE,LAG
            STE                                      1/fUCxCLK

                UCMODEx = 10

            UCLK  CKPL = 0
                  CKPL = 1

                                                  tLOW/HIGH  tLOW/HIGH                                           tHD,MI

                                                                                    tSU,MI

            SOMI

                                                  tSTE,ACC            tVALID,MO

            SIMO

                                Figure 5-14. SPI Master Mode, CKPH = 1

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SLASE46 FEBRUARY 2015

                                                  Table 5-31. eUSCI (SPI Slave Mode)
over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)(1)

                         PARAMETER                                   TEST CONDITIONS                           VCC    MIN MAX UNIT
           STE lead time, STE active to clock                                                                  2.0 V     4
tSTE,LEAD                                                                                                      3.0 V                          ns
                                                                                                                         3

tSTE,LAG   STE lag time, Last clock to STE inactive                                                            2.0 V  0                ns

                                                                                                               3.0 V  0

tSTE,ACC   STE access time, STE active to SOMI data out                                                        2.0 V      46
                                                                                                               3.0 V               ns

                                                                                                                          24

tSTE,DIS   STE disable time, STE inactive to SOMI high                                                         2.0 V      38
           impedance                                                                                           3.0 V               ns

                                                                                                                          25

tSU,SI     SIMO input data setup time                                                                          2.0 V  2                ns

                                                                                                               3.0 V  1

tHD,SI     SIMO input data hold time                                                                           2.0 V  2                ns

                                                                                                               3.0 V  2

tVALID,SO  SOMI output data valid time(2)                          UCLK edge to SOMI valid,                    2.0 V      55
                                                                   CL = 20 pF                                  3.0 V               ns

                                                                                                                          32

tHD,SO     SOMI output data hold time(3)                           CL = 20 pF                                  2.0 V  24               ns

                                                                                                               3.0 V  16

(1) fUCxCLK = 1/2tLO/HI with tLO/HI = max(tVALID,MO(Master) + tSU,SI(eUSCI), tSU,MI(Master) + tVALID,SO(eUSCI)).
      For the master parameters tSU,MI(Master) and tVALID,MO(Master) refer to the SPI parameters of the attached slave.

(2) Specifies the time to drive the next valid data to the SOMI output after the output changing UCLK clock edge. Refer to the timing

      diagrams in Figure 5-15 and Figure 5-16.

(3) Specifies how long data on the SOMI output is valid after the output changing UCLK clock edge. Refer to the timing diagrams in

      Figure 5-15 and Figure 5-16.

                 UCMODEx = 01                        tSTE,LEAD                                       tSTE,LAG
           STE                                          1/fUCxCLK
                                                                                            tSU,SIMO
                 UCMODEx = 10                  tLOW/HIGH  tLOW/HIGH                               tHD,SIMO

                         CKPL = 0
             UCLK

                         CKPL = 1

              SIMO

                                               tACC                            tVALID,SOMI                     tDIS

                          SOMI

                                          Figure 5-15. SPI Slave Mode, CKPH = 0

54        Specifications                                                                     Copyright 2015, Texas Instruments Incorporated

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                  UCMODEx = 01                          tSTE,LEAD                        tSTE,LAG
            STE                                            1/fUCxCLK

                  UCMODEx = 10                    tLOW/HIGH  tLOW/HIGH

                          CKPL = 0                                                                 tHD,SI
              UCLK
                                                                                 tSU,SI
                          CKPL = 1

               SIMO

                                                  tACC                tVALID,SO                    tDIS

            SOMI

                                                  Figure 5-16. SPI Slave Mode, CKPH = 1

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SLASE46 FEBRUARY 2015

                                               Table 5-32. eUSCI (I2C Mode)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted) (see Figure 5-17)

                           PARAMETER                 TEST CONDITIONS                   VCC       MIN TYP MAX UNIT
              eUSCI input clock frequency
feUSCI                                         Internal: SMCLK, ACLK                                          fSYSTEM MHz
                                               External: UCLK
                                               Duty cycle = 50% 10%

fSCL          SCL clock frequency                                             2 V, 3 V           0            400 kHz
tHD,STA       Hold time (repeated) START                                                                                s
                                               fSCL = 100 kHz                                     5.1
tSU,STA       Setup time for a repeated START  fSCL > 100 kHz                 2 V, 3 V                                  s
tHD,DAT       Data hold time                   fSCL = 100 kHz                                                           s
tSU,DAT       Data setup time                  fSCL > 100 kHz                                     1.5                   s

tSU,STO       Setup time for STOP              fSCL = 100 kHz                                     5.1                   s
                                               fSCL > 100 kHz                 2 V, 3 V                        220
                                               fSCL = 100 kHz
                                               fSCL > 100 kHz                                     1.4
                                               UCGLITx = 0
                                                                              2 V, 3 V           0.4

                                                                              2 V, 3 V           5.0

                                                                              2 V, 3 V           1.3

                                                                                                  5.2
                                                                              2 V, 3 V

                                                                                                  1.7

                                                                                                 75

tSP           Pulse duration of spikes suppressed by input UCGLITx = 1                             35         120
                                                                              2 V, 3 V                                  ns
              filter                           UCGLITx = 2
                                                                                                   30          60

                                               UCGLITx = 3                                       20           35

                                               UCCLTOx = 1                                                30

tTIMEOUT Clock low timeout                     UCCLTOx = 2                    2 V, 3 V                    33      ms
                                               UCCLTOx = 3
                                                                                                          37

                         tHD,STA               tSU,STA                        tHD,STA                  tBUF

         SDA

                         tLOW     tHIGH                                                     tSP

         SCL

                                                        tSU,DAT                                  tSU,STO

                                  tHD,DAT      Figure 5-17. I2C Mode Timing

56       Specifications                                                                Copyright 2015, Texas Instruments Incorporated

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5.7.9 LCD Controller

                      Table 5-33. LCD_C Recommended Operating Conditions

                     PARAMETER                                            CONDITIONS             MIN   NOM MAX UNIT
                                                         LCDCPEN = 1, 0000 < VLCDx  1111
VCC,LCD_C,CP en,3.6   Supply voltage range, charge       (charge pump enabled, VLCD  3.6 V)      2.2                 3.6 V
VCC,LCD_C,CP en,3.3   pump enabled, VLCD  3.6 V          LCDCPEN = 1, 0000 < VLCDx  1100
VCC,LCD_C,int. bias   Supply voltage range, charge       (charge pump enabled, VLCD  3.3 V)      2.0                 3.6 V
VCC,LCD_C,ext. bias   pump enabled, VLCD  3.3 V          LCDCPEN = 0, VLCDEXT = 0
VCC,LCD_C,VLCDEXT     Supply voltage range, internal                                             2.4                 3.6 V
                      biasing, charge pump disabled      LCDCPEN = 0, VLCDEXT = 0
VLCDCAP/R33                                                                                      2.4                 3.6 V
CLCDCAP               Supply voltage range, external     LCDCPEN = 0, VLCDEXT = 1
fFrame                biasing, charge pump disabled                                              2.0                 3.6 V
fACLK,in                                                 LCDCPEN = 0, VLCDEXT = 1
CPanel                Supply voltage range, external                                             2.4                 3.6 V
VR33                  LCD voltage, internal or external  LCDCPEN = 1, VLCDx > 0000
VR23,1/3bias          biasing, charge pump disabled      (charge pump enabled)                         4.7           10 F
                                                         fLCD = 2 mux fFRAME
VR13,1/3bias          External LCD voltage at            with mux = 1 (static), 2, 3, 4 up to 8  0                   100 Hz
                      LCDCAP/R33, internal or external
VR13,1/2bias          biasing, charge pump disabled      100-Hz frame frequency                  30    32            40 kHz
VR03
VLCD-VR03             Capacitor on LCDCAP when                                                                       10000 pF
VLCDREF/R13           charge pump enabled

                      LCD frame frequency range

                      ACLK input frequency range

                      Panel capacitance

                     Analog input voltage at R33         LCDCPEN = 0, VLCDEXT = 1                2.4                 VCC +   V
                                                                                                                        0.2

                                                         LCDREXT = 1, LCDEXTBIAS = 1,                  VR03 + 2/3
                                                         LCD2B = 0
                     Analog input voltage at R23                                                 VR13  (VR33 VR33 V

                                                                                                       VR03)

                     Analog input voltage at R13 with    LCDREXT = 1, LCDEXTBIAS = 1,                  VR03 + 1/3
                     1/3 biasing                         LCD2B = 0
                                                                                                 VR03  (VR33 VR23 V

                                                                                                       VR03)

                     Analog input voltage at R13 with    LCDREXT = 1, LCDEXTBIAS = 1,                  VR03 + 1/2
                     1/2 biasing                         LCD2B = 1
                                                         R0EXT = 1                               VR03  (VR33 VR33 V
                     Analog input voltage at R03         LCDCPEN = 0, R0EXT = 1
                                                                                                       VR03)
                     Voltage difference between VLCD     VLCDREFx = 01
                     and R03                                                                     VSS                         V

                     External LCD reference voltage                                              2.4                 VCC +   V
                     applied at LCDREF/R13                                                                              0.2

                                                                                                 0.8   1.2 1.5 V

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SLASE46 FEBRUARY 2015

                          Table 5-34. LCD_C Electrical Characteristics

over operating free-air temperature range (unless otherwise noted)

             PARAMETER                                TEST CONDITIONS           VCC       MIN TYP MAX UNIT
                                           VLCDx = 0000, VLCDEXT = 0      2.4 V to 3.6 V             VCC
                                                                                                     2.58
                                           LCDCPEN = 1, VLCDx = 0001      2 V to 3.6 V               2.64
                                                                                                     2.71
                                           LCDCPEN = 1, VLCDx = 0010      2 V to 3.6 V               2.78
                                                                                                     2.83
                                           LCDCPEN = 1, VLCDx = 0011      2 V to 3.6 V               2.90
                                                                                                     2.96
                                           LCDCPEN = 1, VLCDx = 0100      2 V to 3.6 V                                      V
                                                                                                     3.02
                                           LCDCPEN = 1, VLCDx = 0101      2 V to 3.6 V               3.07
                                                                                                     3.14
                                           LCDCPEN = 1, VLCDx = 0110      2 V to 3.6 V               3.21
                                                                                                     3.27
VLCD         LCD voltage                   LCDCPEN = 1, VLCDx = 0111      2 V to 3.6 V               3.32
                                           LCDCPEN = 1, VLCDx = 1000      2 V to 3.6 V               3.38
                                                                                                     3.44 3.6
                                           LCDCPEN = 1, VLCDx = 1001      2 V to 3.6 V

                                           LCDCPEN = 1, VLCDx = 1010      2 V to 3.6 V

                                           LCDCPEN = 1, VLCDx = 1011      2 V to 3.6 V

                                           LCDCPEN = 1, VLCDx = 1100      2 V to 3.6 V

                                           LCDCPEN = 1, VLCDx = 1101      2.2 V to 3.6 V

                                           LCDCPEN = 1, VLCDx = 1110      2.2 V to 3.6 V

                                           LCDCPEN = 1, VLCDx = 1111      2.2 V to 3.6 V

ICC,Peak,CP  Peak supply currents due to   LCDCPEN = 1, VLCDx = 1111      2.2 V               400    A
             charge pump activities

tLCD,CP,on   Time to charge CLCD when      CLCD = 4.7F, LCDCPEN = 01,    2.2 V               150 500 ms
             discharged                    VLCDx = 1111

ICP,Load     Maximum charge pump load      LCDCPEN = 1, VLCDx = 1111      2.2 V           50         A
             current

RLCD,Seg     LCD driver output impedance,  LCDCPEN = 1, VLCDx = 1000,     2.2 V                      10 k
RLCD,COM     segment lines                 ILOAD = 10 A                 2.2 V
                                                                                                     10 k
             LCD driver output impedance,  LCDCPEN = 1, VLCDx = 1000,
             common lines                  ILOAD = 10 A

58        Specifications                                                  Copyright 2015, Texas Instruments Incorporated

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5.7.10 SD24_B Module

            Table 5-35. SD24_B Power Supply and Recommended Operating Conditions

                                                                                                    MIN TYP               MAX UNIT

AVCC    Analog supply voltage                         AVCC = DVCC, AVSS = DVSS = 0 V                      2.4             3.6          V
fSD     Modulator clock frequency(1)                                                                    0.03                         MHz
VI      Absolute input voltage range                  VID = VI,A+ - VI,A-                        AVSS - 1V                2.3
VIC     Common-mode input voltage range                                        SD24GAINx = 1     AVSS - 1V                             V
VID,FS  Differential full-scale input voltage                                                  -VREF/GAIN                     AVCC     V
                                                                                                        910                  AVCC
                                                                                                                     +VREF/GAIN

                                                                                                               920

                                                                           SD24GAINx = 2            455 460

                                                                           SD24GAINx = 4            227 230

VID     Differential input voltage for specified                               SD24GAINx = 8        113 115                        mV
        performance (2)                               SD24REFS = 1                                   57 58

                                                                               SD24GAINx = 16

                                                                           SD24GAINx = 32           28 29

                                                                           SD24GAINx = 64           14 14.5

                                                                           SD24GAINx = 128          7 7.2

CREF VREF load capacitance(3)                         SD24REFS = 1                                             100                   nF

(1) Modulator clock frequency: MIN = 32.768 kHz - 10%  30 kHz. MAX = 32.768 kHz 64 + 10%  2.3 MHz

(2) The full-scale range (FSR) is defined by VFS+ = +VREF/GAIN and VFS- = -VREF/GAIN: FSR = VFS+ - VFS- = 2*VREF/GAIN. If VREF is
      sourced externally, the analog input range should not exceed 80% of VFS+ or VFS-; that is, VID = 0.8 VFS- to 0.8 VFS+. If VREF is sourced
      internally, the given VID ranges apply.

(3) There is no capacitance required on VREF. However, a capacitance of 100 nF is recommended to reduce any reference voltage noise.

                                                  Table 5-36. SD24_B Analog Input (1)

            PARAMETER                                 TEST CONDITIONS                          VCC             MIN TYP MAX UNIT

                                                  SD24GAINx = 1                                                      5

                                                  SD24GAINx = 2                                                      5

CI      Input capacitance                         SD24GAINx = 4                                                      5
                                                  SD24GAINx = 8                                                                        pF

                                                                                                                     5

                                                  SD24GAINx = 16                                                     5

                                                  SD24GAINx = 32, 64, 128                                            5

                                                                           SD24GAINx = 1       3V                    200

ZI      Input impedance                           fSD24 = 1 MHz            SD24GAINx = 8       3V                    200             k
        (Pin A+ or A- to AVSS)

                                                                           SD24GAINx = 32      3V                    200

                                                                           SD24GAINx = 1       3V              300 400

ZID     Differential input impedance              fSD24 = 1 MHz            SD24GAINx = 8       3V                    400             k
        (Pin A+ to pin A-)

                                                                           SD24GAINx = 32      3V              300 400

(1) All parameters pertain to each SD24_B converter.

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SLASE46 FEBRUARY 2015

                                     1600

                                     1400

         Input Leakage Current nA  1200

                                     1000

                                     800

                                     600

                                     400

                                     200

                                     0

                                     -200

                                           -1      -0.5           0             0.5  1                  1.5       2         2.5     3

                                                                                     Input Voltage V

                                                         Figure 5-18. Input Leakage Current vs Input Voltage
                                                                                  (Modulator OFF)

                                                                  Table 5-37. SD24_B Supply Currents

                                           PARAMETER                                 TEST CONDITIONS         VCC     MIN TYP MAX UNIT
                                                                                                                                 600 675
                                                                                     SD24GAIN: 1             3V                  600 675
                                                                                                                                 600 675
                                                                                     SD24GAIN: 2             3V                  700 750
                                                                                                                                                       A
                                                                                     SD24GAIN: 4             3V                  700 750
                                                                                                                                 775 850
ISD,256  Analog plus digital supply current per                      fSD24 = 1 MHz,  SD24GAIN: 8             3V                  775 850
         converter (reference not included)                          SD24OSR = 256   SD24GAIN: 16            3V                  775 850
                                                                                                                                 750 800
                                                                                     SD24GAIN: 32            3V                  825 900 A
                                                                                                                                 900 1000
                                                                                     SD24GAIN: 64            3V

                                                                                     SD24GAIN: 128           3V

                                                                                     SD24GAIN: 1             3V

ISD,512  Analog plus digital supply current per                      fSD24 = 2 MHz,  SD24GAIN: 8             3V
         converter (reference not included)                          SD24OSR = 512

                                                                                     SD24GAIN: 32            3V

                                                                     Table 5-38. SD24_B Performance

fSD24 = 1 MHz, SD24OSRx = 256, SD24REFS = 1

                                     PARAMETER                                 TEST CONDITIONS               VCC      MIN    TYP    MAX UNIT
                                                                                                                     -0.01          0.01
                                                                  SD24GAIN: 1                                3V      -0.01       1  0.01 % of FSR
                                                                                                                     -0.01       2  0.01
INL                                  Integral nonlinearity, end-  SD24GAIN: 8                                3V                  4
                                     point fit                                                                                   8
                                                                                                                                16
                                                                  SD24GAIN: 32                               3V              31.7
                                                                                                                             63.4
                                                                  SD24GAIN: 1                                3V             126.8

                                                                  SD24GAIN: 2                                3V

                                                                  SD24GAIN: 4                                3V

Gnom                                 Nominal gain                 SD24GAIN: 8                                3V

                                                                  SD24GAIN: 16                               3V

                                                                  SD24GAIN: 32                               3V

                                                                  SD24GAIN: 64                               3V

                                                                  SD24GAIN: 128                              3V

60       Specifications                                                                                      Copyright 2015, Texas Instruments Incorporated

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SD24_B Performance (continued)

fSD24 = 1 MHz, SD24OSRx = 256, SD24REFS = 1

            PARAMETER                              TEST CONDITIONS                     VCC  MIN TYP MAX UNIT

                                      SD24GAIN: 1, with external reference (1.2 V)     3V   -1%         +1%

EG          Gain error(1)             SD24GAIN: 8, with external reference (1.2 V)     3V   -2%         +2%

                                      SD24GAIN: 32, with external reference (1.2 V)    3V   -2%         +2%

EG/T        Gain error temperature    SD24GAIN: 1, 8, or 32 (with internal reference)  3V               50 ppm/C
            coefficient(2), internal
            reference

                                      SD24GAIN: 1                                                 0.15
                                      SD24GAIN: 8
EG/VC Gain error vs VCC (3)           SD24GAIN: 32                                                0.15            %/V

C

                                                                                                  0.4

                                      SD24GAIN: 1 (with Vdiff = 0 V)                   3V               2.3

EOS[V] Offset error(4)                SD24GAIN: 8                                      3V               0.73 mV

                                      SD24GAIN: 32                                     3V               0.18

                                      SD24GAIN: 1 (with Vdiff = 0 V)                   3V   -0.2        0.2

EOS[FS] Offset error(4)               SD24GAIN: 8                                      3V   -0.5        0.5 % FS

                                      SD24GAIN: 32                                     3V   -0.5        0.5

                                      SD24GAIN: 1                                      3V         1

EOS/T       Offset error temperature  SD24GAIN: 8                                      3V         0.15        V/C
            coefficient (5)

                                      SD24GAIN: 32                                     3V         0.1

                                      SD24GAIN: 1                                                 600