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MSP430F5310IPTR

器件型号:MSP430F5310IPTR
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Texas Instruments
厂商官网:http://www.ti.com/
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MSP430F5310IPTR
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器件描述

MSP430F530x Mixed Signal Microcontroller 48-LQFP -40 to 85

参数

产品属性属性值
FeaturesReal-Time Clock
RAM(KB)6
Comparator channels (#)8
I2C2
RatingCatalog
Non-volatile memory (kB)32
Package GroupBGA MICROSTAR JUNIOR|80,LQFP|48,VQFN|48,VQFN|64
Timers - 16-bit4
Bootloader (BSL)UART
Approx. price(US$)1.45 | 1ku
GPIO pins(#)47
ADC10-bit SAR
Operating temperature range(C)-40 to 85
Special I/ON/A
SPI4
USBNo
UART2

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MSP430F5310IPTR器件文档内容

                                                                MSP430F530x, MSP430F5310

www.ti.com                                                                     SLAS677C SEPTEMBER 2010 REVISED SEPTEMBER 2012

            MIXED SIGNAL MICROCONTROLLER

FEATURES                                                             Low-Frequency Trimmed Internal Reference
                                                                         Source (REFO)
1
                                                                     32-kHz Watch Crystals (XT1)
23 Low Supply-Voltage Range, 1.8 V to 3.6 V                         High-Frequency Crystals up to 32 MHz

Ultra-Low Power Consumption                                            (XT2)
                                                                16-Bit Timer TA0, Timer_A With Five
    Active Mode (AM)
         All System Clocks Active                                   Capture/Compare Registers
                                                                16-Bit Timer TA1, Timer_A With Three
          195 A/MHz at 8 MHz, 3 V, Flash
             Program Execution (Typical)                            Capture/Compare Registers
                                                                16-Bit Timer TA2, Timer_A With Three
          115 A/MHz at 8 MHz, 3 V, RAM Program
             Execution (Typical)                                    Capture/Compare Registers
                                                                16-Bit Timer TB0, Timer_B With Seven
    Standby Mode (LPM3)
                                                                    Capture/Compare Shadow Registers
          Real-Time Clock With Crystal,                         Two Universal Serial Communication
             Watchdog, and Supply Supervisor
             Operational, Full RAM Retention, Fast                  Interfaces
             Wake-Up:                                                USCI_A0 and USCI_A1 Each Support:
             1.9 A at 2.2 V, 2.1 A at 3 V (Typical)
                                                                         Enhanced UART With Auto-Baudrate
          Low-Power Oscillator (VLO), General-                              Detection
             Purpose Counter, Watchdog, and
             Supply Supervisor Operational, Full                         IrDA Encoder and Decoder
             RAM Retention, Fast Wake-Up:                                 Synchronous SPI
             1.4 A at 3 V (Typical)                                 USCI_B0 and USCI_B1 Each Support:
                                                                         I2CTM
    Off Mode (LPM4)                                                    Synchronous SPI
         Full RAM Retention, Supply Supervisor                   Integrated 3.3-V Power System
         Operational, Fast Wake-Up:                              10-Bit Analog-to-Digital (A/D) Converter With
         1.1 A at 3 V (Typical)                                    Window Comparator
                                                                Comparator
    Shutdown Mode (LPM4.5)                                     Hardware Multiplier Supporting 32-Bit
         0.18 A at 3 V (Typical)                                   Operations
                                                                Serial Onboard Programming, No External
Wake-Up From Standby Mode in Less Than                            Programming Voltage Needed
    5 s                                                         Three Channel Internal DMA
                                                                Basic Timer With Real-Time Clock Feature
16-Bit RISC Architecture, Extended Memory,                     Family Members are summarized in
    Up to 25-MHz System Clock                                    For Complete Module Descriptions, See the
                                                                    MSP430x5xx and MSP430x6xx Family User's
Flexible Power Management System                                  Guide (SLAU208)

    Fully Integrated LDO With Programmable
         Regulated Core Supply Voltage

    Supply Voltage Supervision, Monitoring,
         and Brownout

Unified Clock System

    FLL Control Loop for Frequency
         Stabilization

    Low-Power Low-Frequency Internal Clock
         Source (VLO)

1

           Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of
           Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.
MSP430 is a trademark of Texas Instruments.

2

All other trademarks are the property of their respective owners.

3

PRODUCTION DATA information is current as of publication date.  Copyright 20102012, Texas Instruments Incorporated
Products conform to specifications per the terms of the Texas
Instruments standard warranty. Production processing does not
necessarily include testing of all parameters.
MSP430F530x, MSP430F5310

SLAS677C SEPTEMBER 2010 REVISED SEPTEMBER 2012                                                                   www.ti.com

DESCRIPTION

The Texas Instruments MSP430TM family of ultra-low-power microcontrollers consists of several devices featuring
different sets of peripherals targeted for various applications. The architecture, combined with five low-power
modes is optimized to achieve extended battery life in portable measurement applications. The device features a
powerful 16-bit RISC CPU, 16-bit registers, and constant generators that contribute to maximum code efficiency.
The digitally controlled oscillator (DCO) allows wake-up from low-power modes to active mode in less than 5 s.

The MSP430F5310, MSP430F5309, and MSP430F5308 devices are microcontroller configurations with 3.3-V
LDO, four 16-bit timers, a high-performance 10-bit analog-to-digital converter (ADC), two universal serial
communication interfaces (USCI), hardware multiplier, DMA, real-time clock module with alarm capabilities and
31 or 47 I/O pins.

The MSP430F5304 device is a configuration 3.3-V LDO, four 16-bit timers, a high-performance 10-bit analog-to-
digital converter (ADC), two universal serial communication interfaces (USCI), hardware multiplier, DMA, real-
time clock module with alarm capabilities, and 31 I/O pins.

Typical applications for this device include analog and digital sensor systems, digital motor control, remote
controls, thermostats, digital timers, and hand-held meters.

                                                Table 1. Family Members

                  PROGRAM                                               USCI
                   MEMORY
       DEVICE               SRAM   Timer_A (1)  Timer_B (2)  CHANNEL A: CHANNEL B:      ADC10_A        Comp_B   I/O  PACKAGE
   MSP430F5310        (KB)   (KB)                                                          (CH)           (CH)          TYPE
                                                             UART, LIN,       SPI, I2C
                                                                                                            8
                                                             IrDA, SPI                                      4

                                                             2                2         10 ext, 2 int           47   64 RGC,
                                                                                                                     80 ZQE
                  32        6      5, 3, 3          7
                                                                                                                     48 PT,
                                                             1                1         6 ext, 2 int            31   48 RGZ

                                                             2                2         10 ext, 2 int  8        47   64 RGC,
                                                                                                                     80 ZQE
   MSP430F5309    24        6      5, 3, 3          7
                                                                                                                      48 PT,
                                                             1                1         6 ext, 2 int   4        31   48 RGZ,

                                                             2                2         10 ext, 2 int  8        47   64 RGC,
                                                                                                                     80 ZQE
   MSP430F5308    16        6      5, 3, 3          7
                                                                                                                      48 PT,
                                                             1                1         6 ext, 2 int   4        31   48 RGZ,

   MSP430F5304    8         6      5, 3, 3          7        1                1         6 ext, 2 int   -        31   48 PT,
                                                                                                                     48 RGZ

(1) Each number in the sequence represents an instantiation of Timer_A with its associated number of capture compare registers and PWM
      output generators available. For example, a number sequence of 3, 5 would represent two instantiations of Timer_A, the first
      instantiation having 3 and the second instantiation having 5 capture compare registers and PWM output generators, respectively.

(2) Each number in the sequence represents an instantiation of Timer_B with its associated number of capture compare registers and PWM
      output generators available. For example, a number sequence of 3, 5 would represent two instantiations of Timer_B, the first
      instantiation having 3 and the second instantiation having 5 capture compare registers and PWM output generators, respectively.

                                       Table 2. Ordering Information(1)

                                                             PACKAGED DEVICES (2)

           TA     PLASTIC 64-PIN VQFN           PLASTIC 80-BALL BGA           PLASTIC 48-PIN VQFN         PLASTIC 48-PIN LQFP
   40C to 85C             (RGC)                          (ZQE)                         (RGZ)                        (PT)

                    MSP430F5310IRGC             MSP430F5310IZQE               MSP430F5310IRGZ                MSP430F5310IPT
                    MSP430F5309IRGC                                                                          MSP430F5309IPT
                    MSP430F5308IRGC             MSP430F5309IZQE               MSP430F5309IRGZ                MSP430F5308IPT
                                                                                                             MSP430F5304IPT
                                                MSP430F5308IZQE               MSP430F5308IRGZ

                                                                              MSP430F5304IRGZ

(1) For the most current package and ordering information, see the Package Option Addendum at the end of this document, or see the TI
      web site at www.ti.com.

(2) Package drawings, standard packing quantities, thermal data, symbolization, and PCB design guidelines are available at
      www.ti.com/packaging.

2  Submit Documentation Feedback                                                        Copyright 20102012, Texas Instruments Incorporated
                                                                                                        MSP430F530x, MSP430F5310

www.ti.com                                                                               SLAS677C SEPTEMBER 2010 REVISED SEPTEMBER 2012

            Functional Block Diagram MSP430F5310IRGC, MSP430F5309IRGC, MSP430F5308IRG,
                                MSP430F5310IZQE, MSP430F5309IZQE, MSP430F5308IZQE

          XIN XOUT RST/NMI DVCC DVSS VCORE AVCC AVSS                  PA          PB         PC

                                                                      P1.x P2.x P3.x P4.x P5.x P6.x

   XT2IN    Unified    ACLK                     Power      SYS        I/O Ports   I/O Ports  I/O Ports  REF           COMP_B        ADC10_A
XT2OUT       Clock     SMCLK                                            P1, P2      P3, P4     P5, P6
            System            32KB   6KB        Management Watchdog   28 I/Os    15 I/Os   16 I/Os                                  10 Bit
                              24KB   RAM                                          18 I/Os   18 I/Os                               200 KSPS
                              16KB                 LDO     Port Map   Interrupt,
            MCLK                                SVM/SVS     Control   Wakeup          PB         PC                               12 Channels
                              Flash             Brownout                          113 I/Os  114 I/Os                            (10 ext, 2 int)
                                                              (P4)        PA
                                                                      116 I/Os                                                      Window
                                                                                                                                  Comparator

            CPUXV2     MAB                                                                                                                            DMA
                and    MDB                                                                                                                         3 Channel

            Working
            Registers

               EEM            MPY32      TA0        TA1        TA2        TB0     RTC_A      CRC16        USCI0,1     PU Port
             (S:3+1)                                                                                                    LDO
                                     Timer_A    Timer_A    Timer_A    Timer_B                            Ax: UART,
             JTAG,                      5 CC       3 CC       3 CC       7 CC                             IrDA, SPI
              SBW
            Interface                Registers  Registers  Registers  Registers                         Bx: SPI, I2C

                                                                                                                      PU.0, PU.1

Copyright 20102012, Texas Instruments Incorporated                                                   Submit Documentation Feedback                         3
MSP430F530x, MSP430F5310                                                                                www.ti.com

SLAS677C SEPTEMBER 2010 REVISED SEPTEMBER 2012

Pin Designation MSP430F5310IRGC, MSP430F5309IRGC, MSP430F5308IRGC

                                                          RGC PACKAGE
                                                             (TOP VIEW)

                          RST/NMI/SBWTDIO
                             PJ.3/TCK
                                  PJ.2/TMS
                                      PJ.1/TDI/TCLK
                                          PJ.0/TDO
                                              TEST/SBWTCK
                                                  P5.3/XT2OUT
                                                      P5.2/XT2IN
                                                          AVSS2
                                                               NC
                                                                   LDOO
                                                                       LDOI
                                                                           PU.1
                                                                               NC
                                                                                   PU.0
                                                                                       VSSU

                       64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49                                  P4.7/PM_NONE
                                                                                                        P4.6/PM_NONE
        P6.0/CB0/A0    1                                           48                                   P4.5/PM_UCA1RXD/PM_UCA1SOMI
        P6.1/CB1/A1                                                                                     P4.4/PM_UCA1TXD/PM_UCA1SIMO
        P6.2/CB2/A2    2                                           47                                   P4.3/PM_UCB1CLK/PM_UCA1STE
        P6.3/CB3/A3                                                                                     P4.2/PM_UCB1SOMI/PM_UCB1SCL
        P6.4/CB4/A4    3                                           46                                   P4.1/PM_UCB1SIMO/PM_UCB1SDA
        P6.5/CB5/A5                                                                                     P4.0/PM_UCB1STE/PM_UCA1CLK
        P6.6/CB6/A6    4                                           45                                   DVCC2
        P6.7/CB7/A7                                                                                     DVSS2
   P5.0/A8/VeREF+      5                                           44                                   P3.4/UCA0RXD/UCA0SOMI
   P5.1/A9/VeREF-                                                                                       P3.3/UCA0TXD/UCA0SIMO
                       6                                           43                                   P3.2/UCB0CLK/UCA0STE
                AVCC1                                                                                   P3.1/UCB0SOMI/UCB0SCL
             P5.4/XIN  7                                           42                                   P3.0/UCB0SIMO/UCB0SDA
          P5.5/XOUT                                                                                     P2.7/UCB0STE/UCA0CLK
                       8          MSP430F530xIRGC                  41
                AVSS1
               DVCC1   9          MSP430F5310IRGC                  40
                DVSS1
                       10                                          39

                       11                                          38

                       12                                          37

                       13                                          36

                       14                                          35

                       15                                          34

                       16                                          33
                       17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32

                       VCORE
                           P1.0/TA0CLK/ACLK

                               P1.1/TA0.0
                                   P1.2/TA0.1
                                       P1.3/TA0.2
                                           P1.4/TA0.3
                                                P1.5/TA0.4
                                                    P1.6/TA1CLK/CBOUT
                                                        P1.7/TA1.0
                                                            P2.0/TA1.1
                                                                P2.1/TA1.2
                                                                    P2.2/TA2CLK/SMCLK
                                                                         P2.3/TA2.0
                                                                             P2.4/TA2.1
                                                                                 P2.5/TA2.2
                                                                                     P2.6/RTCCLK/DMAE0

   NOTE: Connection of exposed thermal pad to VSS is recommended.

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                                                                                     MSP430F530x, MSP430F5310

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Pin Designation MSP430F5310IZQE, MSP430F5309IZQE, MSP430F5308IZQE

                                                           ZQE PACKAGE
                                                             (TOP VIEW)

            A1  A2                                     A3  A4  A5  A6    A7  A8  A9

            B1  B2                                     B3  B4  B5  B6    B7  B8  B9

            C1 C2                                          C4  C5  C6    C7  C8  C9

            D1  D2                                     D3  D4  D5  D6    D7  D8  D9

            E1  E2                                     E3  E4  E5  E6    E7  E8  E9

            F1  F2                                     F3  F4  F5  F6    F7  F8  F9

            G1  G2                                     G3  G4  G5  G6    G7  G8  G9

            H1  H2                                     H3  H4  H5  H6    H7  H8  H9

            J1  J2                                     J3  J4  J5  J6    J7  J8  J9

Copyright 20102012, Texas Instruments Incorporated                            Submit Documentation Feedback  5
MSP430F530x, MSP430F5310

SLAS677C SEPTEMBER 2010 REVISED SEPTEMBER 2012                                                                                              www.ti.com

          Functional Block Diagram MSP430F5310IRGZ, MSP430F5309IRGZ, MSP430F5308IRGZ,
                                  MSP430F5310IPT, MSP430F5309IPT, MSP430F5308IPT

          XIN XOUT RST/NMI DVCC DVSS VCORE AVCC AVSS                PA          PB         PC

                                                                    P1.x P2.x P3.x P4.x P5.x P6.x

   XT2IN  Unified    ACLK                     Power      SYS        I/O Ports   I/O Ports  I/O Ports  REF           COMP_B       ADC10_A
XT2OUT     Clock     SMCLK                                            P1, P2        P4       P5, P6
          System            32KB   6KB        Management Watchdog   18 I/Os               16 I/Os                                 10 Bit
                            24KB   RAM                              11 I/Os    18 I/Os   14 I/Os                              200 KSPS
                            16KB                 LDO     Port Map
          MCLK                                SVM/SVS     Control   Interrupt,      PB         PC                               8 Channels
                            Flash             Brownout              Wakeup      18 I/Os   110 I/Os                            (6 ext, 2 int)
                                                            (P4)
                                                                        PA                                                        Window
                                                                    19 I/Os                                                    Comparator

          CPUXV2     MAB                                                                                                                           DMA
              and    MDB                                                                                                                        3 Channel

          Working
          Registers

             EEM            MPY32      TA0        TA1        TA2        TB0     RTC_A      CRC16          USCI      PU Port
           (S:3+1)                                                                                                    LDO
                                   Timer_A    Timer_A    Timer_A    Timer_B                            A1: UART,
           JTAG,                      5 CC       3 CC       3 CC       7 CC                             IrDA, SPI
            SBW
          Interface                Registers  Registers  Registers  Registers                         B1: SPI, I2C

                                                                                                                    PU.0, PU.1

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Pin Designation MSP430F5310IRGZ, MSP430F5309IRGZ, MSP430F5308IRGZ,
MSP430F5310IPT, MSP430F5309IPT, MSP430F5308IPT

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                           TEST/SBWTCK
                                P5.3/XT2OUT
                                     P5.2/XT2IN
                                          AVSS2
                                               NC
                                                   LDOO
                                                        LDOI
                                                             PU.1
                                                                  NC
                                                                       PU.0
                                                                            VSSU

                       48 47 46 45 44 43 42 41 40 39 38 37

      P6.0/CB0/A0   1                                               36                     P4.7/PM_NONE
     P6.1/CB1/A1                                                                           P4.6/PM_NONE
     P6.2/CB2/A2    2                                               35                     P4.5/PM_UCA1RXD/PM_UCA1SOMI
     P6.3/CB3/A3                                                                           P4.4/PM_UCA1TXD/PM_UCA1SIMO
P5.0/A8/VeREF+      3                                               34                     P4.3/PM_UCB1CLK/PM_UCA1STE
P5.1/A9/VeREF-                                                                             P4.2/PM_UCB1SOMI/PM_UCB1SCL
                    4                                               33                     P4.1/PM_UCB1SIMO/PM_UCB1SDA
             AVCC1                                                                         P4.0/PM_UCB1STE/PM_UCA1CLK
          P5.4/XIN  5                                               32                     DVCC2
       P5.5/XOUT                                                                           DVSS2
                    6                                  MSP430F530x  31                     PJ.3/TCK
             AVSS1                                                                         PJ.2/TMS
            DVCC1   7                                  MSP430F5310  30
             DVSS1
                    8                                               29

                    9                                               28

                    10                                              27

                    11                                              26

                    12                                              25

                       13 14 15 16 17 18 19 20 21 22 23 24

                       VCORE
                           P1.0/TA0CLK/ACLK

                                P1.1/TA0.0
                                     P1.2/TA0.1
                                          P1.3/TA0.2
                                               P1.4/TA0.3
                                                   P1.5/TA0.4
                                                        P1.6/TA1CLK/CBOUT
                                                             P1.7/TA1.0
                                                                  P2.0/TA1.1

                                                                       PJ.0/TDO
                                                                            PJ.1/TDI/TCLK

NOTE: For RGZ package, connection of exposed thermal pad to VSS is recommended.

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MSP430F530x, MSP430F5310

SLAS677C SEPTEMBER 2010 REVISED SEPTEMBER 2012                                                                              www.ti.com

                            Functional Block Diagram MSP430F5304IRGZ, MSP430F5304IPT

          XIN XOUT RST/NMI DVCC DVSS VCORE AVCC AVSS                PA          PB         PC

                                                                    P1.x P2.x P3.x P4.x P5.x P6.x

   XT2IN  Unified    ACLK                     Power      SYS        I/O Ports   I/O Ports  I/O Ports  REF                        ADC10_A
XT2OUT     Clock     SMCLK                                            P1, P2        P4       P5, P6
          System            8KB    6KB        Management Watchdog   18 I/Os               16 I/Os                                 10 Bit
                            Flash  RAM                              11 I/Os    18 I/Os   14 I/Os                              200 KSPS
                                                 LDO     Port Map
          MCLK                                SVM/SVS     Control   Interrupt,      PB         PC                               8 Channels
                                              Brownout              Wakeup      18 I/Os   110 I/Os                            (6 int, 2 ext)
                                                            (P4)
                                                                        PA                                                        Window
                                                                    19 I/Os                                                    Comparator

          CPUXV2     MAB                                                                                                                                  DMA
              and    MDB
                                                                                                                                                       3 Channel
          Working
          Registers

             EEM            MPY32      TA0        TA1        TA2        TB0     RTC_A      CRC16          USCI      PU Port
           (S:3+1)                                                                                                    LDO
                                   Timer_A    Timer_A    Timer_A    Timer_B                            A1: UART,
           JTAG,                      5 CC       3 CC       3 CC       7 CC                             IrDA, SPI
            SBW
          Interface                Registers  Registers  Registers  Registers                         B1: SPI, I2C

                                                                                                                    PU.0, PU.1

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                                                                                            MSP430F530x, MSP430F5310

www.ti.com                                                                                  SLAS677C SEPTEMBER 2010 REVISED SEPTEMBER 2012

Pin Designation MSP430F5304IRGZ, MSP430F5304IPT

                         RGZ OR PT PACKAGE
                                (TOP VIEW)

                        RST/NMI/SBWTDIO
                            TEST/SBWTCK
                                 P5.3/XT2OUT
                                      P5.2/XT2IN
                                           AVSS2
                                                NC
                                                    LDOO
                                                         LDOI
                                                              PU.1
                                                                   NC
                                                                        PU.0
                                                                             VSSU

                        48 47 46 45 44 43 42 41 40 39 38 37

            P6.0/A0  1                                              36                      P4.7/PM_NONE
            P6.1/A1                                                                         P4.6/PM_NONE
            P6.2/A2  2                                              35                      P4.5/PM_UCA1RXD/PM_UCA1SOMI
            P6.3/A3                                                                         P4.4/PM_UCA1TXD/PM_UCA1SIMO
P5.0/A8/VeREF+       3                                              34                      P4.3/PM_UCB1CLK/PM_UCA1STE
P5.1/A9/VeREF-                                                                              P4.2/PM_UCB1SOMI/PM_UCB1SCL
             AVCC1   4                                              33                      P4.1/PM_UCB1SIMO/PM_UCB1SDA
          P5.4/XIN                                                                          P4.0/PM_UCB1STE/PM_UCA1CLK
       P5.5/XOUT     5                                              32                      DVCC2
             AVSS1                                                                          DVSS2
             DVCC1   6                                 MSP430F5304  31                      PJ.3/TCK
             DVSS1                                                                          PJ.2/TMS
                     7                                              30

                     8                                              29

                     9                                              28

                     10                                             27

                     11                                             26

                     12                                             25

                        13 14 15 16 17 18 19 20 21 22 23 24

                        VCORE
                            P1.0/TA0CLK/ACLK

                                 P1.1/TA0.0
                                      P1.2/TA0.1
                                           P1.3/TA0.2
                                                P1.4/TA0.3
                                                    P1.5/TA0.4
                                                         P1.6/TA1CLK/CBOUT
                                                              P1.7/TA1.0
                                                                   P2.0/TA1.1

                                                                        PJ.0/TDO
                                                                             PJ.1/TDI/TCLK

NOTE: For RGZ package, connection of exposed thermal pad to VSS is recommended.

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MSP430F530x, MSP430F5310

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                                              Table 3. Terminal Functions

                  TERMINAL

                                 NO.           I/O (1)                               DESCRIPTION

            NAME            RGC  RGZ,     ZQE
                                  PT

P6.4/CB4/A4                                                    General-purpose digital I/O
                            5 N/A C1 I/O Comparator_B input CB4 (not available on RGZ or PT package devices)

                                                               Analog input A4 ADC (not available on RGZ or PT package devices)

P6.5/CB5/A5                                                    General-purpose digital I/O
                            6 N/A D2 I/O Comparator_B input CB5 (not available on RGZ or PT package devices)

                                                               Analog input A5 ADC (not available on RGZ or PT package devices)

P6.6/CB6/A6                                                    General-purpose digital I/O
                            7 N/A D1 I/O Comparator_B input CB6 (not available on RGZ or PT package devices)

                                                               Analog input A6 ADC (not available on RGZ or PT package devices)

P6.7/CB7/A7                                                    General-purpose digital I/O
                            8 N/A D3 I/O Comparator_B input CB7 (not available on RGZ or PT package devices)

                                                               Analog input A7 ADC (not available on RGZ or PT package devices)

                                                        General-purpose digital I/O

P5.0/A8/VeREF+              9         5 E1 I/O Analog input A8 ADC

                                                        Input for an external reference voltage to the ADC

P5.1/A9/VeREF-                                                  General-purpose digital I/O
                            10 6 E2 I/O Analog input A9 ADC

                                                                Negative terminal for an externally provided ADC reference

AVCC1                       11 7 F2                     Analog power supply

P5.4/XIN                    12        8   F1   I/O      General-purpose digital I/O
                                                        Input terminal for crystal oscillator XT1

P5.5/XOUT                   13        9   G1   I/O      General-purpose digital I/O
                                                        Output terminal of crystal oscillator XT1

AVSS1                       14 10 G2                    Analog ground supply

DVCC1                       15 11 H1                    Digital power supply

DVSS1                       16 12 J1                    Digital ground supply

VCORE (2)                   17 13 J2                    Regulated core power supply output (internal use only, no external current
                                                        loading)

P1.0/TA0CLK/ACLK                                                General-purpose digital I/O with port interrupt
                            18 14 H2 I/O TA0 clock signal TA0CLK input

                                                                ACLK output (divided by 1, 2, 4, 8, 16, or 32)

P1.1/TA0.0                                                      General-purpose digital I/O with port interrupt
                            19 15 H3 I/O TA0 CCR0 capture: CCI0A input, compare: Out0 output

                                                                BSL transmit output

P1.2/TA0.1                                                      General-purpose digital I/O with port interrupt
                            20 16 J3 I/O TA0 CCR1 capture: CCI1A input, compare: Out1 output

                                                                BSL receive input

P1.3/TA0.2                  21        17  G4   I/O      General-purpose digital I/O with port interrupt
                                                        TA0 CCR2 capture: CCI2A input, compare: Out2 output

P1.4/TA0.3                  22        18  H4   I/O      General-purpose digital I/O with port interrupt
                                                        TA0 CCR3 capture: CCI3A input compare: Out3 output

P1.5/TA0.4                  23        19  J4   I/O      General-purpose digital I/O with port interrupt
                                                        TA0 CCR4 capture: CCI4A input, compare: Out4 output

P1.6/TA1CLK/CBOUT                                               General-purpose digital I/O with port interrupt
                            24 20 G5 I/O TA1 clock signal TA1CLK input

                                                                Comparator_B output

P1.7/TA1.0                  25        21  H5   I/O      General-purpose digital I/O with port interrupt
                                                        TA1 CCR0 capture: CCI0A input, compare: Out0 output

P2.0/TA1.1                  26        22  J5   I/O      General-purpose digital I/O with port interrupt
                                                        TA1 CCR1 capture: CCI1A input, compare: Out1 output

(1) I = input, O = output, N/A = not available
(2) VCORE is for internal use only. No external current loading is possible. VCORE should only be connected to the recommended

      capacitor value, CVCORE.

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                                                                                             MSP430F530x, MSP430F5310

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                                 Table 3. Terminal Functions (continued)

                  TERMINAL

                                 NO.                   I/O (1)                               DESCRIPTION

            NAME            RGC  RGZ,  ZQE
                                  PT

P2.1/TA1.2                  27   N/A   G6              I/O      General-purpose digital I/O with port interrupt
                                                                TA1 CCR2 capture: CCI2A input, compare: Out2 output

P2.2/TA2CLK/SMCLK           28 N/A     J6              I/O      General-purpose digital I/O with port interrupt
                                                                TA2 clock signal TA2CLK input ; SMCLK output

P2.3/TA2.0                  29   N/A   H6              I/O      General-purpose digital I/O with port interrupt
                                                                TA2 CCR0 capture: CCI0A input, compare: Out0 output

P2.4/TA2.1                  30 N/A     J7              I/O      General-purpose digital I/O with port interrupt
                                                                TA2 CCR1 capture: CCI1A input, compare: Out1 output

P2.5/TA2.2                  31 N/A     J8              I/O      General-purpose digital I/O with port interrupt
                                                                TA2 CCR2 capture: CCI2A input, compare: Out2 output

P2.6/RTCCLK/DMAE0                                               General-purpose digital I/O with port interrupt
                            32 N/A J9 I/O RTC clock output for calibration

                                                                DMA external trigger input

                                                                General-purpose digital I/O

P2.7/UCB0STE/UCA0CLK        33   N/A   H7              I/O      Slave transmit enable USCI_B0 SPI mode
                                                                Clock signal input USCI_A0 SPI slave mode

                                                                Clock signal output USCI_A0 SPI master mode

P3.0/UCB0SIMO/UCB0SDA                                           General-purpose digital I/O
                            34 N/A H8 I/O Slave in, master out USCI_B0 SPI mode

                                                                I2C data USCI_B0 I2C mode

P3.1/UCB0SOMI/UCB0SCL                                           General-purpose digital I/O
                            35 N/A H9 I/O Slave out, master in USCI_B0 SPI mode

                                                                I2C clock USCI_B0 I2C mode

                                                                General-purpose digital I/O

P3.2/UCB0CLK/UCA0STE        36   N/A   G8              I/O      Clock signal input USCI_B0 SPI slave mode
                                                                Clock signal output USCI_B0 SPI master mode

                                                                Slave transmit enable USCI_A0 SPI mode

P3.3/UCA0TXD/UCA0SIMO                                           General-purpose digital I/O
                            37 N/A G9 I/O Transmit data USCI_A0 UART mode

                                                                Slave in, master out USCI_A0 SPI mode

P3.4/UCA0RXD/UCA0SOMI                                           General-purpose digital I/O
                            38 N/A G7 I/O Receive data USCI_A0 UART mode

                                                                Slave out, master in USCI_A0 SPI mode

P4.0/PM_UCB1STE/                                                General-purpose digital I/O with reconfigurable port mapping secondary
PM_UCA1CLK                                                      function
                            41 29 E8 I/O Default mapping: Slave transmit enable USCI_B1 SPI mode
                                                                Default mapping: Clock signal input USCI_A1 SPI slave mode
                                                                Default mapping: Clock signal output USCI_A1 SPI master mode

                                                                General-purpose digital I/O with reconfigurable port mapping secondary

P4.1/PM_UCB1SIMO/           42   30    E7              I/O      function
PM_UCB1SDA                                                      Default mapping: Slave in, master out USCI_B1 SPI mode

                                                                Default mapping: I2C data USCI_B1 I2C mode

                                                                General-purpose digital I/O with reconfigurable port mapping secondary

P4.2/PM_UCB1SOMI/           43   31    D9              I/O      function
PM_UCB1SCL                                                      Default mapping: Slave out, master in USCI_B1 SPI mode

                                                                Default mapping: I2C clock USCI_B1 I2C mode

P4.3/PM_UCB1CLK/                                                General-purpose digital I/O with reconfigurable port mapping secondary
PM_UCA1STE                                                      function
                            44 32 D8 I/O Default mapping: Clock signal input USCI_B1 SPI slave mode
                                                                Default mapping: Clock signal output USCI_B1 SPI master mode
                                                                Default mapping: Slave transmit enable USCI_A1 SPI mode

DVSS2                       39 27 F9                            Digital ground supply

DVCC2                       40 28 E9                            Digital power supply

                                                                General-purpose digital I/O with reconfigurable port mapping secondary

P4.4/PM_UCA1TXD/            45   33    D7              I/O      function
PM_UCA1SIMO                                                     Default mapping: Transmit data USCI_A1 UART mode

                                                                Default mapping: Slave in, master out USCI_A1 SPI mode

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MSP430F530x, MSP430F5310

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                                      Table 3. Terminal Functions (continued)

                  TERMINAL

                                 NO.           I/O (1)                                         DESCRIPTION

            NAME            RGC  RGZ,     ZQE
                                  PT

                                                        General-purpose digital I/O with reconfigurable port mapping secondary

P4.5/PM_UCA1RXD/            46        34  C9   I/O      function
PM_UCA1SOMI                                             Default mapping: Receive data USCI_A1 UART mode

                                                        Default mapping: Slave out, master in USCI_A1 SPI mode

P4.6/PM_NONE                                                    General-purpose digital I/O with reconfigurable port mapping secondary
                            47 35 C8 I/O function

                                                                Default mapping: no secondary function.

P4.7/PM_NONE                                                    General-purpose digital I/O with reconfigurable port mapping secondary
                            48 36 C7 I/O function

                                                                Default mapping: no secondary function.

VSSU                        49        37  B8,           PU ground supply
                                          B9

PU.0                        50 38 A9 I/O General-purpose digital I/O - controlled by PU control register

NC                          51 39 B7 I/O No connect.

PU.1                        52 40 A8 I/O General-purpose digital I/O - controlled by PU control register

LDOI                        53 41 A7                    LDO input

LDOO                        54 42 A6                    LDO output

NC                          55 43 B6                    No connect.

AVSS2                       56 44 A5                    Analog ground supply

P5.2/XT2IN                  57        45  B5   I/O      General-purpose digital I/O
                                                        Input terminal for crystal oscillator XT2

P5.3/XT2OUT                 58        46  B4   I/O      General-purpose digital I/O
                                                        Output terminal of crystal oscillator XT2

TEST/SBWTCK                 59 47 A4                I   Test mode pin select digital I/O on JTAG pins
                                                        Spy-bi-wire input clock

PJ.0/TDO                    60        23  C5   I/O      General-purpose digital I/O
                                                        Test data output port

PJ.1/TDI/TCLK               61        24  C4   I/O      General-purpose digital I/O
                                                        Test data input or test clock input

PJ.2/TMS                    62        25  A3   I/O      General-purpose digital I/O
                                                        Test mode select

PJ.3/TCK                    63        26  B3   I/O      General-purpose digital I/O
                                                        Test clock

RST/NMI/SBWTDIO                                                 Reset input active low
                            64 48 A2 I/O Non-maskable interrupt input

                                                                Spy-bi-wire data input/output

                                                        General-purpose digital I/O

P6.0/CB0/A0                 1         1 A1 I/O Comparator_B input CB0 (not available on F5304 device)

                                                        Analog input A0 ADC

                                                        General-purpose digital I/O

P6.1/CB1/A1                 2         2 B2 I/O Comparator_B input CB1 (not available on F5304 device)

                                                        Analog input A1 ADC

                                                        General-purpose digital I/O

P6.2/CB2/A2                 3         3 B1 I/O Comparator_B input CB2 (not available on F5304 device)

                                                        Analog input A2 ADC

                                                        General-purpose digital I/O

P6.3/CB3/A3                 4         4 C2 I/O Comparator_B input CB3 (not available on F5304 device)
Reserved
                                                        Analog input A3 ADC

                            N/A N/A       (3)

Thermal Pad                 Pad Pad N/A                 Exposed thermal pad on QFN packages. Connection to VSS is recommended
                                                        (not available on PT package devices).

(3) C6, D4, D5, D6, E3, E4, E5, E6, F3, F4, F5, F6, F7, F8, G3 are reserved and should be connected to ground.

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            SHORT-FORM DESCRIPTION

CPU (Link to User's Guide)

The MSP430 CPU has a 16-bit RISC architecture that is highly transparent to the application. All operations,
other than program-flow instructions, are performed as register operations in conjunction with seven addressing
modes for source operand and four addressing modes for destination operand.

The CPU is integrated with 16 registers that provide reduced instruction execution time. The register-to-register
operation execution time is one cycle of the CPU clock.

Four of the registers, R0 to R3, are dedicated as program counter, stack pointer, status register, and constant
generator, respectively. The remaining registers are general-purpose registers.

Peripherals are connected to the CPU using data, address, and control buses, and can be handled with all
instructions.

The instruction set consists of the original 51 instructions with three formats and seven address modes and
additional instructions for the expanded address range. Each instruction can operate on word and byte data.

                  Program Counter                      PC/R0
                     Stack Pointer                     SP/R1
                   Status Register                     SR/CG1/R2
                                                       CG2/R3
                Constant Generator                     R4
            General-Purpose Register                   R5
            General-Purpose Register                   R6
            General-Purpose Register                   R7
            General-Purpose Register                   R8
            General-Purpose Register                   R9
            General-Purpose Register                   R10
            General-Purpose Register                   R11
            General-Purpose Register                   R12
            General-Purpose Register                   R13
            General-Purpose Register                   R14
            General-Purpose Register                   R15
            General-Purpose Register

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MSP430F530x, MSP430F5310

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Operating Modes

The MSP430 has one active mode and six software selectable low-power modes of operation. An interrupt event
can wake up the device from any of the low-power modes, service the request, and restore back to the low-
power mode on return from the interrupt program.

The following seven operating modes can be configured by software:
Active mode (AM)

    All clocks are active
Low-power mode 0 (LPM0)

    CPU is disabled
    ACLK and SMCLK remain active, MCLK is disabled
    FLL loop control remains active
Low-power mode 1 (LPM1)
    CPU is disabled
    FLL loop control is disabled
    ACLK and SMCLK remain active, MCLK is disabled
Low-power mode 2 (LPM2)
    CPU is disabled
    MCLK and FLL loop control and DCOCLK are disabled
    DCO's dc-generator remains enabled
    ACLK remains active
Low-power mode 3 (LPM3)
    CPU is disabled
    MCLK, FLL loop control, and DCOCLK are disabled
    DCO's dc generator is disabled
    ACLK remains active
Low-power mode 4 (LPM4)
    CPU is disabled
    ACLK is disabled
    MCLK, FLL loop control, and DCOCLK are disabled
    DCO's dc generator is disabled
    Crystal oscillator is stopped
    Complete data retention
Low-power mode 4.5 (LPM4.5)
    Internal regulator disabled
    No data retention
    Wakeup from RST/NMI, P1, and P2.

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Interrupt Vector Addresses

The interrupt vectors and the power-up start address are located in the address range 0FFFFh to 0FF80h. The
vector contains the 16-bit address of the appropriate interrupt-handler instruction sequence.

                                 Table 4. Interrupt Sources, Flags, and Vectors

INTERRUPT SOURCE                                       INTERRUPT FLAG                 SYSTEM       WORD   PRIORITY
                                                                                   INTERRUPT     ADDRESS

             System Reset                 WDTIFG, KEYV (SYSRSTIV) (1) (2)               Reset    0FFFEh   63, highest
                Power-Up
                                    SVMLIFG, SVMHIFG, DLYLIFG, DLYHIFG,           (Non)maskable  0FFFCh   62
             External Reset          VLRLIFG, VLRHIFG, VMAIFG, JMBNIFG,
  Watchdog Timeout, Password                                                      (Non)maskable  0FFFAh       61
                                               JMBOUTIFG (SYSSNIV) (1)
                 Violation                                                           Maskable    0FFF8h       60
Flash Memory Password Violation  NMIIFG, OFIFG, ACCVIFG, BUSIFG (SYSUNIV)            Maskable    0FFF6h       59
                                                                                     Maskable    0FFF4h       58
              System NMI                                                (1) (2)
                   PMM                                                               Maskable    0FFF2h       57
                                     Comparator B interrupt flags (CBIV) (1) (3)     Maskable    0FFF0h       56
       Vacant Memory Access                        TB0CCR0 CCIFG0 (3)                Maskable    0FFEEh       55
             JTAG Mailbox                                                            Maskable    0FFECh       54
                User NMI             TB0CCR1 CCIFG1 to TB0CCR6 CCIFG6,               Maskable    0FFEAh       53
                    NMI                            TB0IFG (TB0IV) (1) (3)            Maskable    0FFE8h       52
            Oscillator Fault                                                         Maskable    0FFE6h       51
                                                            WDTIFG                   Maskable    0FFE4h       50
Flash Memory Access Violation       UCA0RXIFG, UCA0TXIFG (UCA0IV) (1) (3)           Maskable    0FFE2h       49
                 Comp_B             UCB0RXIFG, UCB0TXIFG (UCAB0IV) (1) (3)           Maskable    0FFE0h       48
                    TB0                                                              Maskable    0FFDEh       47
                                                   ADC10IFG0 (1) (3) (4)             Maskable    0FFDCh       46
                    TB0                            TA0CCR0 CCIFG0 (3)                Maskable    0FFDAh       45
                                     TA0CCR1 CCIFG1 to TA0CCR4 CCIFG4,               Maskable    0FFD8h       44
Watchdog Timer_A Interval Timer                    TA0IFG (TA0IV) (1) (3)            Maskable    0FFD6h       43
                   Mode                LDOOFFIG, LDOONIFG, LDOOVLIFG                 Maskable    0FFD4h       42
                                 DMA0IFG, DMA1IFG, DMA2IFG (DMAIV) (1) (3)           Maskable    0FFD2h       41
  USCI_A0 Receive or Transmit                      TA1CCR0 CCIFG0 (3)                            0FFD0h       40
  USCI_B0 Receive or Transmit        TA1CCR1 CCIFG1 to TA1CCR2 CCIFG2,                                         
                                                   TA1IFG (TA1IV) (1) (3)                                 0, lowest
                ADC10_A                    P1IFG.0 to P1IFG.7 (P1IV) (1) (3)                     0FF80h
                    TA0              UCA1RXIFG, UCA1TXIFG (UCA1IV) (1) (3)
                                     UCB1RXIFG, UCB1TXIFG (UCB1IV) (1) (3)
                    TA0                            TA2CCR0 CCIFG0 (3)
                                     TA2CCR1 CCIFG1 to TA2CCR2 CCIFG2,
               LDO-PWR                             TA2IFG (TA2IV) (1) (3)
                   DMA                     P2IFG.0 to P2IFG.7 (P2IV) (1) (3)
                    TA1                RTCRDYIFG, RTCTEVIFG, RTCAIFG,
                                        RT0PSIFG, RT1PSIFG (RTCIV) (1) (3)
                    TA1

               I/O Port P1
  USCI_A1 Receive or Transmit
  USCI_B1 Receive or Transmit

                    TA2

                    TA2

               I/O Port P2

                  RTC_A

            Reserved                                   Reserved (5)

(1) Multiple source flags
(2) A reset is generated if the CPU tries to fetch instructions from within peripheral space or vacant memory space.

      (Non)maskable: the individual interrupt-enable bit can disable an interrupt event, but the general-interrupt enable cannot disable it.
(3) Interrupt flags are located in the module.
(4) Only on devices with ADC, otherwise reserved.
(5) Reserved interrupt vectors at addresses are not used in this device and can be used for regular program code if necessary. To maintain

      compatibility with other devices, it is recommended to reserve these locations.

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Memory Organization                                                                        MSP430F5310
                                                                                                32 KB
                                     Table 5. Memory Organization(1)
                                                                                        00FFFFh00FF80h
Memory (flash)           Total Size     MSP430F5304      MSP430F5308      MSP430F5309   00FFFFh-008000h
Main: interrupt vector     Sector 1
Main: code memory                             8 KB            16 KB            24 KB             2 KB
                                     00FFFFh00FF80h  00FFFFh00FF80h  00FFFFh00FF80h  0033FFh002C00h
RAM                      Sector 0    00FFFFh-00E000h  00FFFFh-00C000h  00FFFFh-00A000h
                         Sector 7                                                                2 KB
                                              2 KB             2 KB             2 KB    002BFFh002400h
                         Info A      0033FFh002C00h  0033FFh002C00h  0033FFh002C00h
                                                                                                 2 KB
Information memory       Info B               2 KB             2 KB             2 KB    0023FFh001C00h
(flash)                  Info C      002BFFh002400h  002BFFh002400h  002BFFh002400h
                                                                                                 128 B
                         Info D               2 KB             2 KB             2 KB    0019FFh001980h
                                     0023FFh001C00h  0023FFh001C00h  0023FFh001C00h
                         BSL 3                                                                   128 B
                                              128 B            128 B            128 B   00197Fh001900h
Bootstrap loader (BSL)   BSL 2       0019FFh001980h  0019FFh001980h  0019FFh001980h
memory (flash)           BSL 1                                                                   128 B
                                              128 B            128 B            128 B   0018FFh001880h
                         BSL 0       00197Fh001900h  00197Fh001900h  00197Fh001900h
                                                                                                 128 B
Peripherals              Size                 128 B            128 B            128 B   00187Fh001800h
                                     0018FFh001880h  0018FFh001880h  0018FFh001880h
                                                                                                 512 B
                                              128 B            128 B            128 B   0017FFh001600h
                                     00187Fh001800h  00187Fh001800h  00187Fh001800h
                                                                                                 512 B
                                              512 B            512 B            512 B   0015FFh001400h
                                     0017FFh001600h  0017FFh001600h  0017FFh001600h
                                                                                                 512 B
                                              512 B            512 B            512 B   0013FFh001200h
                                     0015FFh001400h  0015FFh001400h  0015FFh001400h
                                                                                                 512 B
                                              512 B            512 B            512 B   0011FFh001000h
                                     0013FFh001200h  0013FFh001200h  0013FFh001200h
                                                                                                 4 KB
                                              512 B            512 B            512 B       000FFFh0h
                                     0011FFh001000h  0011FFh001000h  0011FFh001000h

                                              4 KB             4 KB             4 KB
                                         000FFFh0h       000FFFh0h       000FFFh0h

(1) N/A = Not available

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Bootstrap Loader (BSL)

The BSL enables users to program the flash memory or RAM using a UART serial interface. Access to the
device memory via the BSL is protected by user-defined password. Use of the UART BSL requires external
access to the six pins shown in Table 6. For complete description of the features of the BSL and its
implementation, see MSP430 Programming Via the Bootstrap Loader (SLAU319).

                                                       Table 6. BSL Functions

                 DEVICE SIGNAL                                       BSL FUNCTION
                RST/NMI/SBWTDIO                                   Entry sequence signal
                                                                  Entry sequence signal
                  TEST/SBWTCK
                          P1.1                                         Data transmit
                          P1.2                                          Data receive
                          VCC                                          Power supply
                          VSS                                          Ground supply

JTAG Operation

JTAG Standard Interface

The MSP430 family supports the standard JTAG interface which requires four signals for sending and receiving
data. The JTAG signals are shared with general-purpose I/O. The TEST/SBWTCK pin is used to enable the
JTAG signals. In addition to these signals, the RST/NMI/SBWTDIO is required to interface with MSP430
development tools and device programmers. The JTAG pin requirements are shown in Table 7. For further
details on interfacing to development tools and device programmers, see the MSP430 Hardware Tools User's
Guide (SLAU278). For a complete description of the features of the JTAG interface and its implementation, see
MSP430 Programming Via the JTAG Interface (SLAU320).

                Table 7. JTAG Pin Requirements and Functions

                 DEVICE SIGNAL                         DIRECTION                          FUNCTION
                       PJ.3/TCK                              IN                       JTAG clock input
                       PJ.2/TMS                              IN                      JTAG state control
                                                             IN                JTAG data input, TCLK input
                   PJ.1/TDI/TCLK                                                      JTAG data output
                       PJ.0/TDO                             OUT                       Enable JTAG pins
                                                             IN
                  TEST/SBWTCK                                IN                          External reset
                RST/NMI/SBWTDIO                                                          Power supply
                                                                                        Ground supply
                          VCC
                          VSS

Spy-Bi-Wire Interface

In addition to the standard JTAG interface, the MSP430 family supports the two wire Spy-Bi-Wire interface. Spy-
Bi-Wire can be used to interface with MSP430 development tools and device programmers. The Spy-Bi-Wire
interface pin requirements are shown in Table 8. For further details on interfacing to development tools and
device programmers, see the MSP430 Hardware Tools User's Guide (SLAU278). For a complete description of
the features of the JTAG interface and its implementation, see MSP430 Programming Via the JTAG Interface
(SLAU320).

                Table 8. Spy-Bi-Wire Pin Requirements and Functions

                 DEVICE SIGNAL                         DIRECTION                           FUNCTION
                  TEST/SBWTCK                                IN                    Spy-Bi-Wire clock input
                RST/NMI/SBWTDIO                                                Spy-Bi-Wire data input/output
                                                         IN, OUT
                          VCC                                                            Power supply
                          VSS                                                            Ground supply

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MSP430F530x, MSP430F5310

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Flash Memory (Link to User's Guide)

The flash memory can be programmed via the JTAG port, Spy-Bi-Wire (SBW), the BSL, or in-system by the
CPU. The CPU can perform single-byte, single-word, and long-word writes to the flash memory. Features of the
flash memory include:
Flash memory has n segments of main memory and four segments of information memory (A to D) of

    128 bytes each. Each segment in main memory is 512 bytes in size.
Segments 0 to n may be erased in one step, or each segment may be individually erased.
Segments A to D can be erased individually, or as a group with segments 0 to n. Segments A to D are also

    called information memory.
Segment A can be locked separately.

RAM Memory (Link to User's Guide)

The RAM memory is made up of n sectors. Each sector can be completely powered down to save leakage,
however all data is lost. Features of the RAM memory include:
RAM memory has n sectors. The size of a sector can be found in the Memory Organization section.
Each sector 0 to n can be completely disabled, however data retention is lost.
Each sector 0 to n automatically enters low power retention mode when possible.

Peripherals

Peripherals are connected to the CPU through data, address, and control buses and can be handled using all
instructions. For complete module descriptions, see the MSP430x5xx and MSP430x6xx Family User's Guide
(SLAU208).

Digital I/O (Link to User's Guide)

There are up to six 8-bit I/O ports implemented: For 64 pin options, P1, P2, P4, and P6 are complete, P5 is
reduced to 6-bit I/O, and P3 is reduced to 5-bit I/O. For 48 pin options, P6 is reduced to 4-bit I/O, P2 is reduced
to 1-bit I/O, and P3 is completely removed. Port PJ contains four individual I/O ports, common to all devices.
All individual I/O bits are independently programmable.
Any combination of input, output, and interrupt conditions is possible.
Pullup or pulldown on all ports is programmable.
Drive strength on all ports is programmable.
Edge-selectable interrupt and LPM4.5 wakeup input capability is available for all bits of ports P1 and P2.
Read/write access to port-control registers is supported by all instructions.
Ports can be accessed byte-wise (P1 through P6) or word-wise in pairs (PA through PC).

Port Mapping Controller (Link to User's Guide)
The port mapping controller allows the flexible and reconfigurable mapping of digital functions to port P4.

           Table 9. Port Mapping, Mnemonics and Functions

    VALUE  PxMAPy MNEMONIC                                   INPUT PIN FUNCTION           OUTPUT PIN FUNCTION
        0         PM_NONE                                                None                          DVSS
        1                                                                   -
                PM_CBOUT0                                                                    Comparator_B output
        2        PM_TB0CLK                                        TB0 clock input
              PM_ADC10CLK                                                   -                       ADC10CLK
        3        PM_DMAE0
        4       PM_SVMOUT                                           DMAE0 input                     SVM output
        5      PM_TB0OUTH                                                   -
        6     PM_TB0CCR0A                                                             TB0 CCR0 compare output Out0
        7     PM_TB0CCR1A                           TB0 high impedance input TB0OUTH  TB0 CCR1 compare output Out1
              PM_TB0CCR2A                              TB0 CCR0 capture input CCI0A   TB0 CCR2 compare output Out2
              PM_TB0CCR3A                              TB0 CCR1 capture input CCI1A   TB0 CCR3 compare output Out3
                                                       TB0 CCR2 capture input CCI2A
                                                       TB0 CCR3 capture input CCI3A

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              Table 9. Port Mapping, Mnemonics and Functions (continued)

   VALUE      PxMAPy MNEMONIC                          INPUT PIN FUNCTION            OUTPUT PIN FUNCTION
       8         PM_TB0CCR4A
       9         PM_TB0CCR5A                           TB0 CCR4 capture input CCI4A  TB0 CCR4 compare output Out4
      10         PM_TB0CCR6A
      11          PM_UCA1RXD                           TB0 CCR5 capture input CCI5A  TB0 CCR5 compare output Out5
                 PM_UCA1SOMI
      12          PM_UCA1TXD                           TB0 CCR6 capture input CCI6A  TB0 CCR6 compare output Out6
                 PM_UCA1SIMO
      13          PM_UCA1CLK                           USCI_A1 UART RXD (Direction controlled by USCI - input)
                  PM_UCB1STE
      14         PM_UCB1SOMI                           USCI_A1 SPI slave out master in (direction controlled by USCI)
                  PM_UCB1SCL
      15         PM_UCB1SIMO                           USCI_A1 UART TXD (Direction controlled by USCI - output)
                  PM_UCB1SDA
      16          PM_UCB1CLK                           USCI_A1 SPI slave in master out (direction controlled by USCI)
      17          PM_UCA1STE
      18           PM_CBOUT1                           USCI_A1 clock input/output (direction controlled by USCI)
      19             PM_MCLK
      20           PM_RTCCLK                           USCI_B1 SPI slave transmit enable (direction controlled by USCI)
                  PM_UCA0RXD
      21         PM_UCA0SOMI                           USCI_B1 SPI slave out master in (direction controlled by USCI)
                  PM_UCA0TXD
      22         PM_UCA0SIMO                           USCI_B1 I2C clock (open drain and direction controlled by USCI)
                  PM_UCA0CLK
      23          PM_UCB0STE                           USCI_B1 SPI slave in master out (direction controlled by USCI)
                 PM_UCB0SOMI
      24          PM_UCB0SCL                           USCI_B1 I2C data (open drain and direction controlled by USCI)
                 PM_UCB0SIMO
      25          PM_UCB0SDA                           USCI_B1 clock input/output (direction controlled by USCI)
   26 - 30        PM_UCB0CLK
31 (0FFh)(1)      PM_UCA0STE                           USCI_A1 SPI slave transmit enable (direction controlled by USCI)
                      Reserved
                                                       None                          Comparator_B output
                   PM_ANALOG
                                                       None                          MCLK

                                                       None                          RTCCLK output

                                                       USCI_A0 UART RXD (Direction controlled by USCI - input)

                                                       USCI_A0 SPI slave out master in (direction controlled by USCI)

                                                       USCI_A0 UART TXD (Direction controlled by USCI - output)

                                                       USCI_A0 SPI slave in master out (direction controlled by USCI)

                                                       USCI_A0 clock input/output (direction controlled by USCI)

                                                       USCI_B0 SPI slave transmit enable (direction controlled by USCI)

                                                       USCI_B0 SPI slave out master in (direction controlled by USCI)

                                                       USCI_B0 I2C clock (open drain and direction controlled by USCI)

                                                       USCI_B0 SPI slave in master out (direction controlled by USCI)

                                                       USCI_B0 I2C data (open drain and direction controlled by USCI)

                                                       USCI_B0 clock input/output (direction controlled by USCI)

                                                       USCI_A0 SPI slave transmit enable (direction controlled by USCI)

                                                       None                          DVSS

                                                       Disables the output driver as well as the input Schmitt-trigger to prevent
                                                                  parasitic cross currents when applying analog signals.

(1) The value of the PM_ANALOG mnemonic is set to 0FFh. The port mapping registers are only 5 bits wide and the upper bits are ignored
      resulting in a read out value of 31.

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                                   Table 10. Default Mapping

           PIN         PxMAPy MNEMONIC              INPUT PIN FUNCTION  OUTPUT PIN FUNCTION
    P4.0/P4MAP0   PM_UCB1STE/PM_UCA1CLK
    P4.1/P4MAP1  PM_UCB1SIMO/PM_UCB1SDA             USCI_B1 SPI slave transmit enable (direction controlled by USCI)
    P4.2/P4MAP2  PM_UCB1SOMI/PM_UCB1SCL                  USCI_A1 clock input/output (direction controlled by USCI)
    P4.3/P4MAP3   PM_UCB1CLK/PM_UCA1STE
    P4.4/P4MAP4  PM_UCA1TXD/PM_UCA1SIMO             USCI_B1 SPI slave in master out (direction controlled by USCI)
    P4.5/P4MAP5  PM_UCA1RXD/PM_UCA1SOMI             USCI_B1 I2C data (open drain and direction controlled by USCI)
    P4.6/P4MAP6
    P4.7/P4MAP7                PM_NONE               USCI_B1 SPI slave out master in (direction controlled by USCI)
                               PM_NONE              USCI_B1 I2C clock (open drain and direction controlled by USCI)

                                                    USCI_A1 SPI slave transmit enable (direction controlled by USCI)
                                                         USCI_B1 clock input/output (direction controlled by USCI)

                                                      USCI_A1 UART TXD (Direction controlled by USCI - output)
                                                    USCI_A1 SPI slave in master out (direction controlled by USCI)

                                                      USCI_A1 UART RXD (Direction controlled by USCI - input)
                                                    USCI_A1 SPI slave out master in (direction controlled by USCI)

                                                    None                DVSS

                                                    None                DVSS

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Oscillator and System Clock (Link to User's Guide)

The clock system in the MSP430F530x family of devices is supported by the Unified Clock System (UCS)
module that includes support for a 32-kHz watch crystal oscillator (XT1 LF mode; XT1 HF mode not supported),
an internal very-low-power low-frequency oscillator (VLO), an internal trimmed low-frequency oscillator (REFO),
an integrated internal digitally controlled oscillator (DCO), and a high-frequency crystal oscillator XT2. The UCS
module is designed to meet the requirements of both low system cost and low power consumption. The UCS
module features digital frequency locked loop (FLL) hardware that, in conjunction with a digital modulator,
stabilizes the DCO frequency to a programmable multiple of the selected FLL reference frequency. The internal
DCO provides a fast turn-on clock source and stabilizes in less than 5 s. The UCS module provides the
following clock signals:

Auxiliary clock (ACLK), sourced from a 32 kHz watch crystal (XT1), a high-frequency crystal (XT2), the
    internal low-frequency oscillator (VLO), the trimmed low-frequency oscillator (REFO), or the internal digitally
    controlled oscillator (DCO).

Main clock (MCLK), the system clock used by the CPU. MCLK can be sourced by same sources made
    available to ACLK.

Sub-Main clock (SMCLK), the subsystem clock used by the peripheral modules. SMCLK can be sourced by
    same sources made available to ACLK.

ACLK/n, the buffered output of ACLK, ACLK/2, ACLK/4, ACLK/8, ACLK/16, ACLK/32.

Power Management Module (PMM) (Link to User's Guide)

The PMM includes an integrated voltage regulator that supplies the core voltage to the device and contains
programmable output levels to provide for power optimization. The PMM also includes supply voltage supervisor
(SVS) and supply voltage monitoring (SVM) circuitry, as well as brownout protection. The brownout circuit is
implemented to provide the proper internal reset signal to the device during power-on and power-off. The
SVS/SVM circuitry detects if the supply voltage drops below a user-selectable level and supports both supply
voltage supervision (the device is automatically reset) and supply voltage monitoring (the device is not
automatically reset). SVS and SVM circuitry is available on the primary supply and core supply.

Hardware Multiplier (Link to User's Guide)

The multiplication operation is supported by a dedicated peripheral module. The module performs operations with
32-bit, 24-bit, 16-bit, and 8-bit operands. The module is capable of supporting signed and unsigned multiplication
as well as signed and unsigned multiply and accumulate operations.

Real-Time Clock (RTC_A) (Link to User's Guide)

The RTC_A module can be used as a general-purpose 32-bit counter (counter mode) or as an integrated real-
time clock (RTC) (calendar mode). In counter mode, the RTC_A also includes two independent 8-bit timers that
can be cascaded to form a 16-bit timer/counter. Both timers can be read and written by software. Calendar mode
integrates an internal calendar which compensates for months with less than 31 days and includes leap year
correction. The RTC_A also supports flexible alarm functions and offset-calibration hardware.

Watchdog Timer (WDT_A) (Link to User's Guide)

The primary function of the watchdog timer (WDT_A) module is to perform a controlled system restart after a
software problem occurs. If the selected time interval expires, a system reset is generated. If the watchdog
function is not needed in an application, the module can be configured as an interval timer and can generate
interrupts at selected time intervals.

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MSP430F530x, MSP430F5310

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System Module (SYS) (Link to User's Guide)

The SYS module handles many of the system functions within the device. These include power-on reset and
power-up clear handling, NMI source selection and management, reset interrupt vector generators, bootstrap
loader entry mechanisms, as well as configuration management (device descriptors). It also includes a data
exchange mechanism via JTAG called a JTAG mailbox that can be used in the application.

                         Table 11. System Module Interrupt Vector Registers

INTERRUPT VECTOR REGISTER          ADDRESS                     INTERRUPT EVENT             VALUE     PRIORITY
     SYSRSTIV, System Reset           019Eh                    No interrupt pending           00h      Highest
                                                                                              02h
    SYSSNIV, System NMI            019Ch                          Brownout (BOR)              04h      Lowest
                                                                  RST/NMI (POR)               06h      Highest
    SYSUNIV, User NMI              019Ah                       PMMSWBOR (BOR)                 08h
                                                              Wakeup from LPMx.5             0Ah       Lowest
                                                             Security violation (BOR)        0Ch       Highest
                                                                                             0Eh       Lowest
                                                                    SVSL (POR)                10h
                                                                    SVSH (POR)                12h
                                                                SVML_OVP (POR)                14h
                                                                SVMH_OVP (POR)                16h
                                                               PMMSWPOR (POR)                 18h
                                                               WDT timeout (PUC)             1Ah
                                                        WDT password violation (PUC)         1Ch
                                                    KEYV flash password violation (PUC)      1Eh
                                                                                              20h
                                                                      Reserved
                                                          Peripheral area fetch (PUC)    22h to 3Eh
                                                        PMM password violation (PUC)          00h
                                                                                              02h
                                                                      Reserved                04h
                                                               No interrupt pending           06h
                                                                                              08h
                                                                      SVMLIFG                0Ah
                                                                      SVMHIFG                0Ch
                                                                  SVSMLDLYIFG                0Eh
                                                                  SVSMHDLYIFG                 10h
                                                                       VMAIFG                 12h
                                                                      JMBINIFG
                                                                    JMBOUTIFG            14h to 1Eh
                                                                   SVMLVLRIFG                 00h
                                                                   SVMHVLRIFG                 02h
                                                                      Reserved                04h
                                                               No interrupt pending           06h
                                                                                              08h
                                                                        NMIFG
                                                                        OFIFG            0Ah to 1Eh
                                                                      ACCVIFG
                                                                      Reserved
                                                                      Reserved

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DMA Controller (Link to User's Guide)

The DMA controller allows movement of data from one memory address to another without CPU intervention. For
example, the DMA controller can be used to move data from the ADC10_A conversion register to RAM. Using
the DMA controller can increase the throughput of peripheral modules. The DMA controller reduces system
power consumption by allowing the CPU to remain in sleep mode, without having to awaken to move data to or
from a peripheral.

                     Table 12. DMA Trigger Assignments (1)

            TRIGGER             0                          CHANNEL                              2
                          DMAREQ                                  1                       DMAREQ
                  0  TA0CCR0 CCIFG                                                   TA0CCR0 CCIFG
                  1  TA0CCR2 CCIFG                          DMAREQ                   TA0CCR2 CCIFG
                  2  TA1CCR0 CCIFG                     TA0CCR0 CCIFG                 TA1CCR0 CCIFG
                  3  TA1CCR2 CCIFG                     TA0CCR2 CCIFG                 TA1CCR2 CCIFG
                  4  TA2CCR0 CCIFG                     TA1CCR0 CCIFG                 TA2CCR0 CCIFG
                  5  TA2CCR2 CCIFG                     TA1CCR2 CCIFG                 TA2CCR2 CCIFG
                  6  TB0CCR0 CCIFG                     TA2CCR0 CCIFG                 TB0CCR0 CCIFG
                  7  TB0CCR2 CCIFG                     TA2CCR2 CCIFG                 TB0CCR2 CCIFG
                  8       Reserved                     TB0CCR0 CCIFG                      Reserved
                  9       Reserved                     TB0CCR2 CCIFG                      Reserved
                 10       Reserved                                                        Reserved
                 11       Reserved                          Reserved                      Reserved
                 12       Reserved                          Reserved                      Reserved
                 13       Reserved                          Reserved                      Reserved
                 14       Reserved                          Reserved                      Reserved
                 15     UCA0RXIFG                           Reserved                    UCA0RXIFG
                 16     UCA0TXIFG                           Reserved                    UCA0TXIFG
                 17     UCB0RXIFG                           Reserved                    UCB0RXIFG
                 18     UCB0TXIFG                         UCA0RXIFG                     UCB0TXIFG
                 19     UCA1RXIFG                         UCA0TXIFG                     UCA1RXIFG
                 20     UCA1TXIFG                         UCB0RXIFG                     UCA1TXIFG
                 21     UCB1RXIFG                         UCB0TXIFG                     UCB1RXIFG
                 22     UCB1TXIFG                         UCA1RXIFG                     UCB1TXIFG
                 23   ADC10IFG0 (2)                       UCA1TXIFG                   ADC10IFG0 (2)
                 24       Reserved                        UCB1RXIFG                       Reserved
                 25       Reserved                        UCB1TXIFG                       Reserved
                 26        reserved                     ADC10IFG0 (2)                      reserved
                 27        reserved                         Reserved                       reserved
                 28      MPY ready                          Reserved                     MPY ready
                 29       DMA2IFG                            reserved                     DMA1IFG
                 30        DMAE0                             reserved                      DMAE0
                 31                                        MPY ready
                                                            DMA0IFG
                                                             DMAE0

            (1) If a reserved trigger source is selected, no Trigger1 is generated.
            (2) Only on devices with ADC. Reserved on devices without ADC.

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SLAS677C SEPTEMBER 2010 REVISED SEPTEMBER 2012                                             www.ti.com

Universal Serial Communication Interface (USCI) (Links to User's Guide: UART Mode, SPI Mode, I2C
Mode)

The USCI modules are used for serial data communication. The USCI module supports synchronous
communication protocols such as SPI (3 or 4 pin) and I2C, and asynchronous communication protocols such as
UART, enhanced UART with automatic baudrate detection, and IrDA. Each USCI module contains two portions,
A and B.

The USCI_An module provides support for SPI (3 pin or 4 pin), UART, enhanced UART, or IrDA.

The USCI_Bn module provides support for SPI (3 pin or 4 pin) or I2C.

The MSP430F53xx series includes one or two complete USCI modules.

TA0 (Link to User's Guide)

TA0 is a 16-bit timer/counter (Timer_A type) with five capture/compare registers. It can support multiple
capture/compares, PWM outputs, and interval timing. It also has extensive interrupt capabilities. Interrupts may
be generated from the counter on overflow conditions and from each of the capture/compare registers.

                                           Table 13. TA0 Signal Connections

    INPUT PIN NUMBER           DEVICE      MODULE   MODULE  MODULE  DEVICE   OUTPUT PIN NUMBER
RGC, ZQE RGZ, PT                INPUT        INPUT   BLOCK  OUTPUT  OUTPUT
18, H2-P1.0 14-P1.0            SIGNAL      SIGNAL           SIGNAL  SIGNAL   RGC, ZQE          RGZ, PT

                               TA0CLK       TACLK

                                 ACLK      ACLK
                               (internal)
                                                    Timer   NA      NA
                               SMCLK
                               (internal)  SMCLK

18, H2-P1.0  14-P1.0           TA0CLK      TACLK
19, H3-P1.1  15-P1.1
                                TA0.0      CCI0A                             19, H3-P1.1       15-P1.1

                                 DVSS      CCI0B    CCR0    TA0     TA0.0
                                 DVSS
                                 DVCC      GND
                                TA0.1
20, J3-P1.2  16-P1.2                        VCC                                 20, J3-P1.2         16-P1.2
                                           CCI1A
                                                                             ADC10 (internal)  ADC10 (internal)
                               CBOUT       CCI1B    CCR1    TA1     TA0.1
                               (internal)                                                 (1)               (1)

                                                                              ADC10SHSx =       ADC10SHSx =
                                                                                      {1}               {1}

21, G4-P1.3 17-P1.3              DVSS       GND                              21, G4-P1.3       17-P1.3
                                 DVCC       VCC
                                TA0.2      CCI2A
                                 ACLK
                               (internal)  CCI2B    CCR2    TA2     TA0.2
                                 DVSS
                                 DVCC      GND
                                TA0.3
22, H4-P1.4 18-P1.4              DVSS       VCC                              22, H4-P1.4       18-P1.4
                                 DVSS      CCI3A
                                 DVCC
                                TA0.4      CCI3B    CCR3    TA3     TA0.3
                                 DVSS
                                 DVSS      GND
                                 DVCC
23, J4-P1.5  19-P1.5                        VCC                              23, J4-P1.5       19-P1.5
                                           CCI4A

                                           CCI4B    CCR4    TA4     TA0.4

                                           GND

                                           VCC

(1) Only on devices with ADC.

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TA1 (Link to User's Guide)

TA1 is a 16-bit timer/counter (Timer_A type) with three capture/compare registers. It can support multiple
capture/compares, PWM outputs, and interval timing. It also has extensive interrupt capabilities. Interrupts may
be generated from the counter on overflow conditions and from each of the capture/compare registers.

                                  Table 14. TA1 Signal Connections

INPUT PIN NUMBER      DEVICE                           MODULE   MODULE  MODULE  DEVICE   OUTPUT PIN NUMBER
                       INPUT                             INPUT   BLOCK  OUTPUT  OUTPUT
RGC, ZQE     RGZ, PT  SIGNAL                           SIGNAL           SIGNAL  SIGNAL   RGC, ZQE     RGZ, PT

24, G5-P1.6 20-P1.6   TA1CLK                            TACLK                       NA

                        ACLK                           ACLK                       TA1.0
                      (internal)
                                                                Timer   NA        TA1.1
                      SMCLK
                      (internal)                       SMCLK                      TA1.2

24, G5-P1.6  20-P1.6  TA1CLK                           TACLK
25, H5-P1.7  21-P1.7
                       TA1.0                           CCI0A                             25, H5-P1.7 21-P1.7

                        DVSS                           CCI0B    CCR0    TA0
                        DVSS
                        DVCC                           GND
                       TA1.1
26, J5-P2.0  22-P2.0                                    VCC                              26, J5-P2.0  22-P2.0
                      CBOUT                            CCI1A
                      (internal)
                                                       CCI1B    CCR1    TA1
                        DVSS
                        DVCC                           GND
                       TA1.2
27, G6-P2.1                                             VCC                              27, G6-P2.1
                        ACLK                           CCI2A
                      (internal)
                                                       CCI2B    CCR2    TA2
                        DVSS
                        DVCC                           GND

                                                       VCC

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TA2 (Link to User's Guide)

TA2 is a 16-bit timer/counter (Timer_A type) with three capture/compare registers. It can support multiple
capture/compares, PWM outputs, and interval timing. It also has extensive interrupt capabilities. Interrupts may
be generated from the counter on overflow conditions and from each of the capture/compare registers.

                                   Table 15. TA2 Signal Connections

    INPUT PIN NUMBER  DEVICE       MODULE           MODULE  MODULE   DEVICE   OUTPUT PIN NUMBER
                       INPUT         INPUT           BLOCK  OUTPUT   OUTPUT
RGC, ZQE     RGZ, PT  SIGNAL       SIGNAL                   SIGNAL   SIGNAL   RGC, ZQE     RGZ, PT

28, J6-P2.2           TA2CLK        TACLK                                NA

                        ACLK       ACLK                                TA2.0
                      (internal)
                                                    Timer   NA         TA2.1
                      SMCLK
                      (internal)   SMCLK                               TA2.2

28, J6-P2.2           TA2CLK       TACLK
29, H6-P2.3
                       TA2.0       CCI0A                                      29, H6-P2.3
30, J7-P2.4                                                                   30, J7-P2.4
                        DVSS       CCI0B            CCR0    TA0               31, J8-P2.5
                        DVSS
                        DVCC       GND
                       TA2.1
                                    VCC
                      CBOUT        CCI1A
                      (internal)
                                   CCI1B            CCR1    TA1
                        DVSS
                        DVCC       GND
                       TA2.2
31, J8-P2.5                         VCC
                        ACLK       CCI2A
                      (internal)
                                   CCI2B            CCR2    TA2
                        DVSS
                        DVCC       GND

                                   VCC

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TB0 (Link to User's Guide)

TB0 is a 16-bit timer/counter (Timer_B type) with seven capture/compare registers. It can support multiple
capture/compares, PWM outputs, and interval timing. It also has extensive interrupt capabilities. Interrupts may
be generated from the counter on overflow conditions and from each of the capture/compare registers.

                                    Table 16. TB0 Signal Connections

    INPUT PIN NUMBER    DEVICE      MODULE                  MODULE      MODULE  DEVICE  OUTPUT PIN NUMBER
RGC, ZQE(1) RGZ, PT(1)   INPUT        INPUT                  BLOCK      OUTPUT  OUTPUT
                        SIGNAL      SIGNAL                              SIGNAL  SIGNAL  RGC, ZQE(1)       RGZ, PT(1)

                        TB0CLK       TBCLK

                          ACLK      ACLK
                        (internal)
                                                                 Timer  NA      NA
                        SMCLK
                        (internal)  SMCLK

                        TB0CLK      TBCLK

                        TB0.0       CCI0A                                                    ADC10             ADC10
                                                                                          (internal) (2)    (internal) (2)
                                                                 CCR0   TB0     TB0.0   ADC10SHSx =       ADC10SHSx =

                                                                                                {2}               {2}

                        TB0.0       CCI0B

                        DVSS                           GND
                        DVCC                           VCC

                                                                                        ADC10 (internal) ADC10 (internal)

                        TB0.1       CCI1A                                               ADC10SHSx = ADC10SHSx =

                                                                                        {3}               {3}

                        CBOUT       CCI1B                        CCR1   TB1     TB0.1
                        (internal)

                        DVSS         GND
                        DVCC         VCC
                        TB0.2       CCI2A

                        TB0.2       CCI2B                        CCR2   TB2     TB0.2

                        DVSS                           GND

                        DVCC                           VCC

                        TB0.3       CCI3A

                        TB0.3       CCI3B                        CCR3   TB3     TB0.3

                        DVSS                           GND

                        DVCC                           VCC

                        TB0.4       CCI4A

                        TB0.4       CCI4B                        CCR4   TB4     TB0.4

                        DVSS                           GND

                        DVCC                           VCC

                        TB0.5       CCI5A

                        TB0.5       CCI5B                        CCR5   TB5     TB0.5

                        DVSS                           GND

                        DVCC                           VCC

                        TB0.6       CCI6A

                          ACLK      CCI6B                        CCR6   TB6     TB0.6
                        (internal)

                        DVSS                           GND

                        DVCC                           VCC

(1) Timer functions selectable via the port mapping controller.
(2) Only on devices with ADC.

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Comparator_B (Link to User's Guide)

The primary function of the Comparator_B module is to support precision slope analog-to-digital conversions,
battery voltage supervision, and monitoring of external analog signals.

ADC10_A (Link to User's Guide)

The ADC10_A module supports fast 10-bit analog-to-digital conversions. The module implements a 10-bit SAR
core, sample select control, reference generator and a conversion result buffer. A window comparator with a
lower and upper limit allows CPU independent result monitoring with three window comparator interrupt flags.

CRC16 (Link to User's Guide)

The CRC16 module produces a signature based on a sequence of entered data values and can be used for data
checking purposes. The CRC16 module signature is based on the CRC-CCITT standard.

REF Voltage Reference (Link to User's Guide)

The reference module (REF) is responsible for generation of all critical reference voltages that can be used by
the various analog peripherals in the device.

LDO and Port U

The integrated 3.3-V power system incorporates an integrated 3.3-V LDO regulator that allows the entire
MSP430 microcontroller to be powered from nominal 5-V LDOI when it is made available for the system.
Alternatively, the power system can supply power only to other components within the system, or it can be
unused altogether. The Port U Pins (PU.0 and PU.1) function as general-purpose high-current I/O pins. These
pins can only be configured together as either both inputs or both outputs. Port U is supplied by the LDOO rail. If
the 3.3-V LDO is not being used in the system (disabled), the LDOO pin can be supplied externally.

Embedded Emulation Module (EEM) (S Version) (Link to User's Guide)

The Embedded Emulation Module (EEM) supports real-time in-system debugging. The S version of the EEM
implemented on all devices has the following features:
Three hardware triggers or breakpoints on memory access
One hardware trigger or breakpoint on CPU register write access
Up to four hardware triggers can be combined to form complex triggers or breakpoints
One cycle counter
Clock control on module level

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Peripheral File Map

                                                       Table 17. Peripherals

                      MODULE NAME                      BASE ADDRESS           OFFSET ADDRESS
                                                                                      RANGE
            Special Functions (see Table 18)                  0100h
                    PMM (see Table 19)                        0120h                 000h-01Fh
                                                              0140h                 000h-01Fh
               Flash Control (see Table 20)                   0150h                 000h-00Fh
                   CRC16 (see Table 21)                       0158h                 000h-007h
                                                              015Ch                 000h-001h
               RAM Control (see Table 22)                     0160h                 000h-001h
                 Watchdog (see Table 23)                      0180h                 000h-01Fh
                    UCS (see Table 24)                        01B0h                 000h-01Fh
                     SYS (see Table 25)                       01C0h                 000h-001h
                                                              01E0h                 000h-002h
           Shared Reference (see Table 26)                    0200h                 000h-007h
         Port Mapping Control (see Table 27)                  0220h                 000h-01Fh
         Port Mapping Port P4 (see Table 27)                  0240h                 000h-00Bh
                                                              0320h                 000h-00Bh
                Port P1/P2 (see Table 28)                     0340h                 000h-01Fh
                Port P3/P4 (see Table 29)                     0380h                 000h-02Eh
                Port P5/P6 (see Table 30)                     03C0h                 000h-02Eh
                                                              0400h                 000h-02Eh
                   Port PJ (see Table 31)                     04A0h                 000h-02Eh
                     TA0 (see Table 32)                       04C0h                 000h-01Bh
                     TA1 (see Table 33)                       0500h                 000h-02Fh
                     TB0 (see Table 34)                       0510h                 000h-00Fh
                     TA2 (see Table 35)                       0520h                 000h-00Ah
                                                              0530h                 000h-00Ah
      Real-Time Clock (RTC_A) (see Table 36)                  05C0h                 000h-00Ah
      32-bit Hardware Multiplier (see Table 37)               05E0h                 000h-01Fh
                                                              0600h                 000h-01Fh
         DMA General Control (see Table 38)                   0620h                 000h-01Fh
             DMA Channel 0 (see Table 38)                     0740h                 000h-01Fh
             DMA Channel 1 (see Table 38)                     08C0h                 000h-01Fh
             DMA Channel 2 (see Table 38)                     0900h                 000h-00Fh
                 USCI_A0 (see Table 39)                                             000h-014h
                 USCI_B0 (see Table 40)
                 USCI_A1 (see Table 41)
                 USCI_B1 (see Table 42)
                 ADC10_A (see Table 43)
              Comparator_B (see Table 44)

LDO-PWR and Port U configuration (see Table 45)

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                                                                                         OFFSET
                        Table 18. Special Function Registers (Base Address: 0100h)

                        REGISTER DESCRIPTION               REGISTER

SFR interrupt enable                                       SFRIE1                   00h
SFR interrupt flag
SFR reset pin control                                      SFRIFG1                  02h

                                                           SFRRPCR                  04h

                        Table 19. PMM Registers (Base Address: 0120h)

                                     REGISTER DESCRIPTION            REGISTER                  OFFSET
PMM Control 0                                              PMMCTL0                  00h
PMM control 1                                              PMMCTL1                  02h
SVS high side control                                      SVSMHCTL                 04h
SVS low side control                                       SVSMLCTL                 06h
PMM interrupt flags                                        PMMIFG                   0Ch
PMM interrupt enable                                       PMMIE                    0Eh
PMM Power mode 5 control                                   PMM5CTL                  10h

                        Table 20. Flash Control Registers (Base Address: 0140h)

                        REGISTER DESCRIPTION                         REGISTER                  OFFSET
                                                           FCTL1                    00h
Flash control 1                                            FCTL3                    04h
Flash control 3                                            FCTL4                    06h
Flash control 4

                        Table 21. CRC16 Registers (Base Address: 0150h)

                                     REGISTER DESCRIPTION            REGISTER                  OFFSET
CRC data input                                             CRC16DI                  00h
CRC data input reverse byte                                CRCDIRB                  02h
CRC initialization and result                              CRCINIRES                04h
CRC result reverse byte                                    CRCRESR                  06h

                        Table 22. RAM Control Registers (Base Address: 0158h)

                        REGISTER DESCRIPTION                         REGISTER                  OFFSET
                                                           RCCTL0                   00h
RAM control 0

                        Table 23. Watchdog Registers (Base Address: 015Ch)

                        REGISTER DESCRIPTION                         REGISTER                  OFFSET
                                                           WDTCTL                   00h
Watchdog timer control

                        Table 24. UCS Registers (Base Address: 0160h)

                        REGISTER DESCRIPTION                         REGISTER                  OFFSET
                                                           UCSCTL0                  00h
UCS control 0                                              UCSCTL1                  02h
UCS control 1                                              UCSCTL2                  04h
UCS control 2                                              UCSCTL3                  06h
UCS control 3                                              UCSCTL4                  08h
UCS control 4                                              UCSCTL5                  0Ah
UCS control 5                                              UCSCTL6                  0Ch
UCS control 6                                              UCSCTL7                  0Eh
UCS control 7                                              UCSCTL8                  10h
UCS control 8

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            Table 25. SYS Registers (Base Address: 0180h)

                                     REGISTER DESCRIPTION            REGISTER             OFFSET
System control                                             SYSCTL              00h
Bootstrap loader configuration area                        SYSBSLC             02h
JTAG mailbox control                                       SYSJMBC             06h
JTAG mailbox input 0                                       SYSJMBI0            08h
JTAG mailbox input 1                                       SYSJMBI1            0Ah
JTAG mailbox output 0                                      SYSJMBO0            0Ch
JTAG mailbox output 1                                      SYSJMBO1            0Eh
Bus Error vector generator                                 SYSBERRIV           18h
User NMI vector generator                                  SYSUNIV             1Ah
System NMI vector generator                                SYSSNIV             1Ch
Reset vector generator                                     SYSRSTIV            1Eh

            Table 26. Shared Reference Registers (Base Address: 01B0h)

                                     REGISTER DESCRIPTION  REGISTER                 OFFSET
Shared reference control
                                                           REFCTL              00h

                                  Table 27. Port Mapping Registers
            (Base Address of Port Mapping Control: 01C0h, Port P4: 01E0h)

                                     REGISTER DESCRIPTION  REGISTER                 OFFSET
Port mapping password register
Port mapping control register                              PMAPPWD             00h
Port P4.0 mapping register
Port P4.1 mapping register                                 PMAPCTL             02h
Port P4.2 mapping register
Port P4.3 mapping register                                 P4MAP0              00h
Port P4.4 mapping register
Port P4.5 mapping register                                 P4MAP1              01h
Port P4.6 mapping register
Port P4.7 mapping register                                 P4MAP2              02h

                                                           P4MAP3              03h

                                                           P4MAP4              04h

                                                           P4MAP5              05h

                                                           P4MAP6              06h

                                                           P4MAP7              07h

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    Table 28. Port P1/P2 Registers (Base Address: 0200h)                                  OFFSET
                                                                               00h
                                     REGISTER DESCRIPTION            REGISTER  02h
Port P1 input                                              P1IN                04h
Port P1 output                                             P1OUT               06h
Port P1 direction                                          P1DIR               08h
Port P1 pullup/pulldown enable                             P1REN               0Ah
Port P1 drive strength                                     P1DS                0Eh
Port P1 selection                                          P1SEL               18h
Port P1 interrupt vector word                              P1IV                1Ah
Port P1 interrupt edge select                              P1IES               1Ch
Port P1 interrupt enable                                   P1IE                01h
Port P1 interrupt flag                                     P1IFG               03h
Port P2 input                                              P2IN                05h
Port P2 output                                             P2OUT               07h
Port P2 direction                                          P2DIR               09h
Port P2 pullup/pulldown enable                             P2REN               0Bh
Port P2 drive strength                                     P2DS                1Eh
Port P2 selection                                          P2SEL               19h
Port P2 interrupt vector word                              P2IV                1Bh
Port P2 interrupt edge select                              P2IES               1Dh
Port P2 interrupt enable                                   P2IE
Port P2 interrupt flag                                     P2IFG                          OFFSET
                                                                               00h
    Table 29. Port P3/P4 Registers (Base Address: 0220h)                       02h
                                                                               04h
                                     REGISTER DESCRIPTION            REGISTER  06h
Port P3 input                                              P3IN                08h
Port P3 output                                             P3OUT               0Ah
Port P3 direction                                          P3DIR               01h
Port P3 pullup/pulldown enable                             P3REN               03h
Port P3 drive strength                                     P3DS                05h
Port P3 selection                                          P3SEL               07h
Port P4 input                                              P4IN                09h
Port P4 output                                             P4OUT               0Bh
Port P4 direction                                          P4DIR
Port P4 pullup/pulldown enable                             P4REN
Port P4 drive strength                                     P4DS
Port P4 selection                                          P4SEL

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            Table 30. Port P5/P6 Registers (Base Address: 0240h)

                                     REGISTER DESCRIPTION            REGISTER             OFFSET
Port P5 input                                              P5IN                00h
Port P5 output                                             P5OUT               02h
Port P5 direction                                          P5DIR               04h
Port P5 pullup/pulldown enable                             P5REN               06h
Port P5 drive strength                                     P5DS                08h
Port P5 selection                                          P5SEL               0Ah
Port P6 input                                              P6IN                01h
Port P6 output                                             P6OUT               03h
Port P6 direction                                          P6DIR               05h
Port P6 pullup/pulldown enable                             P6REN               07h
Port P6 drive strength                                     P6DS                09h
Port P6 selection                                          P6SEL               0Bh

            Table 31. Port J Registers (Base Address: 0320h)

                                     REGISTER DESCRIPTION            REGISTER             OFFSET
Port PJ input                                              PJIN                00h
Port PJ output                                             PJOUT               02h
Port PJ direction                                          PJDIR               04h
Port PJ pullup/pulldown enable                             PJREN               06h
Port PJ drive strength                                     PJDS                08h

            Table 32. TA0 Registers (Base Address: 0340h)

                                     REGISTER DESCRIPTION            REGISTER             OFFSET
TA0 control                                                TA0CTL              00h
Capture/compare control 0                                  TA0CCTL0            02h
Capture/compare control 1                                  TA0CCTL1            04h
Capture/compare control 2                                  TA0CCTL2            06h
Capture/compare control 3                                  TA0CCTL3            08h
Capture/compare control 4                                  TA0CCTL4            0Ah
TA0 counter register                                       TA0R                10h
Capture/compare register 0                                 TA0CCR0             12h
Capture/compare register 1                                 TA0CCR1             14h
Capture/compare register 2                                 TA0CCR2             16h
Capture/compare register 3                                 TA0CCR3             18h
Capture/compare register 4                                 TA0CCR4             1Ah
TA0 expansion register 0                                   TA0EX0              20h
TA0 interrupt vector                                       TA0IV               2Eh

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    Table 33. TA1 Registers (Base Address: 0380h)                                         OFFSET
                                                                               00h
                                     REGISTER DESCRIPTION            REGISTER  02h
TA1 control                                                TA1CTL              04h
Capture/compare control 0                                  TA1CCTL0            06h
Capture/compare control 1                                  TA1CCTL1            10h
Capture/compare control 2                                  TA1CCTL2            12h
TA1 counter register                                       TA1R                14h
Capture/compare register 0                                 TA1CCR0             16h
Capture/compare register 1                                 TA1CCR1             20h
Capture/compare register 2                                 TA1CCR2             2Eh
TA1 expansion register 0                                   TA1EX0
TA1 interrupt vector                                       TA1IV                          OFFSET
                                                                               00h
    Table 34. TB0 Registers (Base Address: 03C0h)                              02h
                                                                               04h
                                     REGISTER DESCRIPTION            REGISTER  06h
TB0 control                                                TB0CTL              08h
Capture/compare control 0                                  TB0CCTL0            0Ah
Capture/compare control 1                                  TB0CCTL1            0Ch
Capture/compare control 2                                  TB0CCTL2            0Eh
Capture/compare control 3                                  TB0CCTL3            10h
Capture/compare control 4                                  TB0CCTL4            12h
Capture/compare control 5                                  TB0CCTL5            14h
Capture/compare control 6                                  TB0CCTL6            16h
TB0 register                                               TB0R                18h
Capture/compare register 0                                 TB0CCR0             1Ah
Capture/compare register 1                                 TB0CCR1             1Ch
Capture/compare register 2                                 TB0CCR2             1Eh
Capture/compare register 3                                 TB0CCR3             20h
Capture/compare register 4                                 TB0CCR4             2Eh
Capture/compare register 5                                 TB0CCR5
Capture/compare register 6                                 TB0CCR6                        OFFSET
TB0 expansion register 0                                   TB0EX0              00h
TB0 interrupt vector                                       TB0IV               02h
                                                                               04h
    Table 35. TA2 Registers (Base Address: 0400h)                              06h
                                                                               10h
                                     REGISTER DESCRIPTION            REGISTER  12h
TA2 control                                                TA2CTL              14h
Capture/compare control 0                                  TA2CCTL0            16h
Capture/compare control 1                                  TA2CCTL1            20h
Capture/compare control 2                                  TA2CCTL2            2Eh
TA2 counter register                                       TA2R
Capture/compare register 0                                 TA2CCR0
Capture/compare register 1                                 TA2CCR1
Capture/compare register 2                                 TA2CCR2
TA2 expansion register 0                                   TA2EX0
TA2 interrupt vector                                       TA2IV

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            Table 36. Real-Time Clock Registers (Base Address: 04A0h)

                                     REGISTER DESCRIPTION         REGISTER       OFFSET
RTC control 0
RTC control 1                                              RTCCTL0          00h
RTC control 2
RTC control 3                                              RTCCTL1          01h
RTC prescaler 0 control
RTC prescaler 1 control                                    RTCCTL2          02h
RTC prescaler 0
RTC prescaler 1                                            RTCCTL3          03h
RTC interrupt vector word
RTC seconds/counter register 1                             RTCPS0CTL        08h
RTC minutes/counter register 2
RTC hours/counter register 3                               RTCPS1CTL        0Ah
RTC day of week/counter register 4
RTC days                                                   RTCPS0           0Ch
RTC month
RTC year low                                               RTCPS1           0Dh
RTC year high
RTC alarm minutes                                          RTCIV            0Eh
RTC alarm hours
RTC alarm day of week                                      RTCSEC/RTCNT1    10h
RTC alarm days
                                                           RTCMIN/RTCNT2    11h

                                                           RTCHOUR/RTCNT3   12h

                                                           RTCDOW/RTCNT4    13h

                                                           RTCDAY           14h

                                                           RTCMON           15h

                                                           RTCYEARL         16h

                                                           RTCYEARH         17h

                                                           RTCAMIN          18h

                                                           RTCAHOUR         19h

                                                           RTCADOW          1Ah

                                                           RTCADAY          1Bh

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                                                                                 OFFSET
    Table 37. 32-Bit Hardware Multiplier Registers (Base Address: 04C0h)

                                     REGISTER DESCRIPTION         REGISTER
16-bit operand 1 multiply
16-bit operand 1 signed multiply                         MPY              00h
16-bit operand 1 multiply accumulate
16-bit operand 1 signed multiply accumulate              MPYS             02h
16-bit operand 2
16 16 result low word                                    MAC              04h
16 16 result high word
16 16 sum extension register                             MACS             06h
32-bit operand 1 multiply low word
32-bit operand 1 multiply high word                      OP2              08h
32-bit operand 1 signed multiply low word
32-bit operand 1 signed multiply high word               RESLO            0Ah
32-bit operand 1 multiply accumulate low word
32-bit operand 1 multiply accumulate high word           RESHI            0Ch
32-bit operand 1 signed multiply accumulate low word
32-bit operand 1 signed multiply accumulate high word    SUMEXT           0Eh
32-bit operand 2 low word
32-bit operand 2 high word                               MPY32L           10h
32 32 result 0 least significant word
32 32 result 1                                           MPY32H           12h
32 32 result 2
32 32 result 3 most significant word                   MPYS32L          14h
MPY32 control register 0
                                                           MPYS32H          16h

                                                           MAC32L           18h

                                                           MAC32H           1Ah

                                                           MACS32L          1Ch

                                                           MACS32H          1Eh

                                                           OP2L             20h

                                                           OP2H             22h

                                                           RES0             24h

                                                           RES1             26h

                                                           RES2             28h

                                                           RES3             2Ah

                                                           MPY32CTL0        2Ch

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             Table 38. DMA Registers (Base Address DMA General Control: 0500h,
            DMA Channel 0: 0510h, DMA Channel 1: 0520h, DMA Channel 2: 0530h)

                                     REGISTER DESCRIPTION         REGISTER          OFFSET
DMA channel 0 control
DMA channel 0 source address low                           DMA0CTL             00h
DMA channel 0 source address high
DMA channel 0 destination address low                      DMA0SAL             02h
DMA channel 0 destination address high
DMA channel 0 transfer size                                DMA0SAH             04h
DMA channel 1 control
DMA channel 1 source address low                           DMA0DAL             06h
DMA channel 1 source address high
DMA channel 1 destination address low                      DMA0DAH             08h
DMA channel 1 destination address high
DMA channel 1 transfer size                                DMA0SZ              0Ah
DMA channel 2 control
DMA channel 2 source address low                           DMA1CTL             00h
DMA channel 2 source address high
DMA channel 2 destination address low                      DMA1SAL             02h
DMA channel 2 destination address high
DMA channel 2 transfer size                                DMA1SAH             04h
DMA module control 0
DMA module control 1                                       DMA1DAL             06h
DMA module control 2
DMA module control 3                                       DMA1DAH             08h
DMA module control 4
DMA interrupt vector                                       DMA1SZ              0Ah

                                                           DMA2CTL             00h

                                                           DMA2SAL             02h

                                                           DMA2SAH             04h

                                                           DMA2DAL             06h

                                                           DMA2DAH             08h

                                                           DMA2SZ              0Ah

                                                           DMACTL0             00h

                                                           DMACTL1             02h

                                                           DMACTL2             04h

                                                           DMACTL3             06h

                                                           DMACTL4             08h

                                                           DMAIV               0Ah

            Table 39. USCI_A0 Registers (Base Address: 05C0h)

                                     REGISTER DESCRIPTION            REGISTER             OFFSET
USCI control 0                                             UCA0CTL1            00h
USCI control 1                                             UCA0CTL0            01h
USCI baud rate 0                                           UCA0BR0             06h
USCI baud rate 1                                           UCA0BR1             07h
USCI modulation control                                    UCA0MCTL            08h
USCI status                                                UCA0STAT            0Ah
USCI receive buffer                                        UCA0RXBUF           0Ch
USCI transmit buffer                                       UCA0TXBUF           0Eh
USCI LIN control                                           UCA0ABCTL           10h
USCI IrDA transmit control                                 UCA0IRTCTL          12h
USCI IrDA receive control                                  UCA0IRRCTL          13h
USCI interrupt enable                                      UCA0IE              1Ch
USCI interrupt flags                                       UCA0IFG             1Dh
USCI interrupt vector word                                 UCA0IV              1Eh

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    Table 40. USCI_B0 Registers (Base Address: 05E0h)                                     OFFSET
                                                                               00h
                                     REGISTER DESCRIPTION            REGISTER  01h
USCI synchronous control 0                                 UCB0CTL1            06h
USCI synchronous control 1                                 UCB0CTL0            07h
USCI synchronous bit rate 0                                UCB0BR0             0Ah
USCI synchronous bit rate 1                                UCB0BR1             0Ch
USCI synchronous status                                    UCB0STAT            0Eh
USCI synchronous receive buffer                            UCB0RXBUF           10h
USCI synchronous transmit buffer                           UCB0TXBUF           12h
USCI I2C own address                                       UCB0I2COA           1Ch
USCI I2C slave address                                     UCB0I2CSA           1Dh
USCI interrupt enable                                      UCB0IE              1Eh
USCI interrupt flags                                       UCB0IFG
USCI interrupt vector word                                 UCB0IV                         OFFSET
                                                                               00h
    Table 41. USCI_A1 Registers (Base Address: 0600h)                          01h
                                                                               06h
                                     REGISTER DESCRIPTION            REGISTER  07h
USCI control 0                                             UCA1CTL1            08h
USCI control 1                                             UCA1CTL0            0Ah
USCI baud rate 0                                           UCA1BR0             0Ch
USCI baud rate 1                                           UCA1BR1             0Eh
USCI modulation control                                    UCA1MCTL            10h
USCI status                                                UCA1STAT            12h
USCI receive buffer                                        UCA1RXBUF           13h
USCI transmit buffer                                       UCA1TXBUF           1Ch
USCI LIN control                                           UCA1ABCTL           1Dh
USCI IrDA transmit control                                 UCA1IRTCTL          1Eh
USCI IrDA receive control                                  UCA1IRRCTL
USCI interrupt enable                                      UCA1IE                         OFFSET
USCI interrupt flags                                       UCA1IFG             00h
USCI interrupt vector word                                 UCA1IV              01h
                                                                               06h
    Table 42. USCI_B1 Registers (Base Address: 0620h)                          07h
                                                                               0Ah
                                     REGISTER DESCRIPTION            REGISTER  0Ch
USCI synchronous control 0                                 UCB1CTL1            0Eh
USCI synchronous control 1                                 UCB1CTL0            10h
USCI synchronous bit rate 0                                UCB1BR0             12h
USCI synchronous bit rate 1                                UCB1BR1             1Ch
USCI synchronous status                                    UCB1STAT            1Dh
USCI synchronous receive buffer                            UCB1RXBUF           1Eh
USCI synchronous transmit buffer                           UCB1TXBUF
USCI I2C own address                                       UCB1I2COA
USCI I2C slave address                                     UCB1I2CSA
USCI interrupt enable                                      UCB1IE
USCI interrupt flags                                       UCB1IFG
USCI interrupt vector word                                 UCB1IV

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                     Table 43. ADC10_A Registers (Base Address: 0740h)

                                     REGISTER DESCRIPTION            REGISTER             OFFSET
ADC10_A Control register 0                                 ADC10CTL0           00h
ADC10_A Control register 1                                 ADC10CTL1           02h
ADC10_A Control register 2                                 ADC10CTL2           04h
ADC10_A Window Comparator Low Threshold                    ADC10LO             06h
ADC10_A Window Comparator High Threshold                   ADC10HI             08h
ADC10_A Memory Control Register 0                          ADC10MCTL0          0Ah
ADC10_A Conversion Memory Register                         ADC10MEM0           12h
ADC10_A Interrupt Enable                                   ADC10IE             1Ah
ADC10_A Interrupt Flags                                    ADC10IGH            1Ch
ADC10_A Interrupt Vector Word                              ADC10IV             1Eh

                     Table 44. Comparator_B Registers (Base Address: 08C0h)

                                     REGISTER DESCRIPTION            REGISTER             OFFSET
Comp_B control register 0                                  CBCTL0              00h
Comp_B control register 1                                  CBCTL1              02h
Comp_B control register 2                                  CBCTL2              04h
Comp_B control register 3                                  CBCTL3              06h
Comp_B interrupt register                                  CBINT               0Ch
Comp_B interrupt vector word                               CBIV                0Eh

                     Table 45. LDO and Port U Configuration Registers (Base Address: 0900h)

                     REGISTER DESCRIPTION                            REGISTER             OFFSET
                                                           LDOKEYPID           00h
LDO key/ID register                                        PUCTL               04h
PU port control                                            LDOPWRCTL           08h
LDO power control

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MSP430F530x, MSP430F5310

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Absolute Maximum Ratings(1)

over operating free-air temperature range (unless otherwise noted)

Voltage applied at VCC to VSS                                                                  0.3 V to 4.1 V
Voltage applied to any pin (excluding VCORE, LDOI)(2)                                      0.3 V to VCC + 0.3 V

Diode current at any device pin                                                                      2 mA
Storage temperature range, Tstg (3)                                                           55C to 150C
Maximum junction temperature, TJ
                                                                                                      95C

(1) Stresses beyond those listed under "absolute maximum ratings" may cause permanent damage to the device. These are stress ratings
      only, and functional operation of the device at these or any other conditions beyond those indicated under "recommended operating
      conditions" is not implied. Exposure to absolute-maximum-rated conditions for extended periods may affect device reliability.

(2) All voltages referenced to VSS. VCORE is for internal device use only. No external DC loading or voltage should be applied.
(3) Higher temperature may be applied during board soldering according to the current JEDEC J-STD-020 specification with peak reflow

      temperatures not higher than classified on the device label on the shipping boxes or reels.

Thermal Packaging Characteristics (1)                                                      VALUE   UNIT
                                                                                              30   C/W
                                                                    PARAMETER                28.6  C/W
                                                                                             62.8  C/W
JA          Junction-to-ambient thermal resistance, still air (2)              VQFN (RGC)    55.5  C/W
                                                                               VQFN (RGZ)    15.6
JC(TOP)     Junction-to-case (top) thermal resistance (3)                      LQFP (PT)     14.4
                                                                               BGA (ZQE)     18.2
JC(BOTTOM)  Junction-to-case (bottom) thermal resistance (4)                   VQFN (RGC)    21.2
                                                                               VQFN (RGZ)     1.6
JB          Junction-to-board thermal resistance (5)                           LQFP (PT)      1.6
                                                                               BGA (ZQE)     N/A
                                                                               VQFN (RGC)    N/A
                                                                               VQFN (RGZ)     8.9
                                                                               LQFP (PT)      5.5
                                                                               BGA (ZQE)     28.3
                                                                               VQFN (RGC)    19.3
                                                                               VQFN (RGZ)
                                                                               LQFP (PT)
                                                                               BGA (ZQE)

(1) N/A = not applicable
(2) The junction-to-ambient thermal resistance under natural convection is obtained in a simulation on a JEDEC-standard, High-K board, as

      specified in JESD51-7, in an environment described in JESD51-2a.
(3) The junction-to-case(top) thermal resistance is obtained by simulating a cold plate test on the package top. No specific JEDEC-standard

      test exists, but a close description can be found in the ANSI SEMI standard G30-88.
(4) The junction-to-case(bottom) thermal resistance is obtained by simulating a cold plate test on the exposed (power) pad. No specific

      JEDEC standard test exists, but a close description can be found in the ANSI SEMI standard G30-88.
(5) The junction-to-board thermal resistance is obtained by simulating in an environment with a ring cold plate fixture to control the PCB

      temperature, as described in JESD51-8.

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Recommended Operating Conditions

                                                                                                       MIN NOM MAX UNIT

                                                                             PMMCOREVx = 0             1.8              3.6 V

VCC         Supply voltage during program execution and flash                PMMCOREVx = 0, 1          2.0              3.6 V
                                                                                                                        3.6 V
            programming(AVCC = DVCC1/2 = DVCC)(1)(2)                         PMMCOREVx = 0, 1, 2       2.2

                                                                             PMMCOREVx = 0, 1, 2, 3    2.4              3.6 V

VSS         Supply voltage (AVSS = DVSS1/2 = DVSS)                           I version                               0           V
TA          Operating free-air temperature                                   I version                 40              85 C
TJ          Operating junction temperature                                                             -40              85 C
CVCORE      Capacitor at VCORE                                               PMMCOREVx = 0,
CDVCC/                                                                       1.8 V  VCC  3.6 V                    470           nF
CVCORE      Capacitor ratio of DVCC to VCORE                                 (default condition)
                                                                                                        10

                                                                                                                0       8.0

fSYSTEM     Processor frequency (maximum MCLK frequency) (3) (see            PMMCOREVx = 1,                     0       12.0     MHz
            Figure 1)                                                        2.0 V  VCC  3.6 V

                                                                             PMMCOREVx = 2,                     0       20.0
                                                                             2.2 V  VCC  3.6 V
                                                                                                                0       25.0
                                                                             PMMCOREVx = 3,
                                                                             2.4 V  VCC  3.6 V

(1) It is recommended to power AVCC and DVCC from the same source. A maximum difference of 0.3 V between AVCC and DVCC can be
      tolerated during power up and operation.

(2) The minimum supply voltage is defined by the supervisor SVS levels when it is enabled. See the PMM, SVS High Side threshold
      parameters for the exact values and further details.

(3) Modules may have a different maximum input clock specification. See the specification of the respective module in this data sheet.

                                    25

                                                                                      3

            System Frequency - MHz  20

                                                                       2              2, 3

                                    12

                                                               1       1, 2           1, 2, 3

                                    8

                                                       0       0, 1 0, 1, 2           0, 1, 2, 3

                                    0

                                        1.8               2.0     2.2        2.4                  3.6

                                                                  Supply Voltage - V

                                        The numbers within the fields denote the supported PMMCOREVx settings.

                                        Figure 1. Maximum System Frequency

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Electrical Characteristics

Active Mode Supply Current Into VCC Excluding External Current

over recommended operating free-air temperature (unless otherwise noted) (1) (2) (3)

                                                          FREQUENCY (fDCO = fMCLK = fSMCLK)

PARAMETER   EXECUTION  VCC PMMCOREVx 1 MHz                8 MHz          12 MHz       20 MHz     25 MHz UNIT
              MEMORY

                                                    TYP MAX TYP MAX TYP MAX TYP MAX TYP MAX

                                   0                0.25 0.27 1.55 1.68

IAM, Flash  Flash      3V          1                0.28  1.74           2.58 2.78                        mA

                                   2                0.30  1.91           2.84         4.68 5.06

                                   3                0.32  2.09           3.10         5.13       6.0 6.5

                                   0                0.17 0.19 0.91 1.00

IAM, RAM    RAM        3V          1                0.19  1.03           1.54 1.67                        mA

                                   2                0.20  1.16           1.73         2.84 3.11

                                   3                0.21  1.24           1.87         3.1        3.9 4.3

(1) All inputs are tied to 0 V or to VCC. Outputs do not source or sink any current.
(2) The currents are characterized with a Micro Crystal MS1V-T1K crystal with a load capacitance of 12.5 pF. The internal and external load

      capacitance are chosen to closely match the required 12.5 pF.

(3) Characterized with program executing typical data processing. LDO disabled (LDOEN = 0).

      fACLK = 32786 Hz, fDCO = fMCLK = fSMCLK at specified frequency.
      XTS = CPUOFF = SCG0 = SCG1 = OSCOFF= SMCLKOFF = 0.

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Low-Power Mode Supply Currents (Into VCC) Excluding External Current

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted) (1) (2)

             PARAMETER              VCC                   -40C                          25C       60C      85C
                                                       PMMCOREVx                                                              UNIT
                                                                               TYP  MAX  TYP   MAX  TYP  MAX  TYP  MAX

             Low-power mode 0 (3) (4) 2.2 V            0  73                             77    85   80        80    97             A
                                                   3V  3  79
LPM0,1MHz                                                                                83    92   88        95 105

ILPM2        Low-power mode 2 (5) (4) 2.2 V            0  6.5                            6.5   8 7.5          8     11             A
                                                   3V  3  7.0
                                                                                         7.0   9 7.9          8.9   13

                                                       0  1.60                           1.90       2.6       3.4

                                    2.2 V              1  1.65                           2.00       2.7       3.6

                                                       2  1.75                           2.15       2.9       3.8
                                                           1.8                                                3.6 6.0 A
ILPM3,XT1LF  Low-power mode 3,                         0   1.9                           2.1 2.6 2.8          3.8
             crystal mode (6) (4)                          2.0                                                4.0

                                                      1                                  2.3        2.9
                                    3V
                                                                                         2.4        3.0
                                                      2

                                                       3  2.0                            2.5 3.0 3.1          4.0 6.5

                                                       0  1.1                            1.3 1.8 1.9          2.7 5.0

ILPM3,VLO    Low-power mode 3,      3V                 1  1.1                            1.4        2.0       2.8
             VLO mode(7)(4)                            2  1.2                            1.5        2.1                           A

                                                                                                              2.9

                                                       3  1.3                            1.5 2.0 2.2          3.0 5.5

                                                       0  0.9                            1.1 1.5 1.8          2.5 4.8

ILPM4        Low-power mode 4(8)(4) 3 V                1  1.1                            1.2        2.0       2.6
                                                       2  1.2                            1.2        2.1                           A

                                                                                                              2.7

                                                       3   1.3                            1.3 1.6 2.2          2.8 5.0
                                                          0.15                           0.18 0.35 0.26       0.45 0.8 A
ILPM4.5      Low-power mode 4.5(9)  3V

(1) All inputs are tied to 0 V or to VCC. Outputs do not source or sink any current.
(2) The currents are characterized with a Micro Crystal MS1V-T1K crystal with a load capacitance of 12.5 pF. The internal and external load

      capacitance are chosen to closely match the required 12.5 pF.

(3) Current for watchdog timer clocked by SMCLK included. ACLK = low frequency crystal operation (XTS = 0, XT1DRIVEx = 0).

      CPUOFF = 1, SCG0 = 0, SCG1 = 0, OSCOFF = 0 (LPM0); fACLK = 32768 Hz, fMCLK = 0 MHz, fSMCLK = fDCO = 1 MHz
      LDO disabled (LDOEN = 0).

(4) Current for brownout, high side supervisor (SVSH) normal mode included. Low side supervisor and monitors disabled (SVSL, SVML).
      High side monitor disabled (SVMH). RAM retention enabled.

(5) Current for watchdog timer and RTC clocked by ACLK included. ACLK = low frequency crystal operation (XTS = 0, XT1DRIVEx = 0).

      CPUOFF = 1, SCG0 = 0, SCG1 = 1, OSCOFF = 0 (LPM2); fACLK = 32768 Hz, fMCLK = 0 MHz, fSMCLK = fDCO = 0 MHz; DCO setting = 1
      MHz operation, DCO bias generator enabled.

      LDO disabled (LDOEN = 0)

(6) Current for watchdog timer and RTC clocked by ACLK included. ACLK = low frequency crystal operation (XTS = 0, XT1DRIVEx = 0).

      CPUOFF = 1, SCG0 = 1, SCG1 = 1, OSCOFF = 0 (LPM3); fACLK = 32768 Hz, fMCLK = fSMCLK = fDCO = 0 MHz
      LDO disabled (LDOEN = 0)

(7) Current for watchdog timer and RTC clocked by ACLK included. ACLK = VLO.

      CPUOFF = 1, SCG0 = 1, SCG1 = 1, OSCOFF = 0 (LPM3); fACLK = fVLO, fMCLK = fSMCLK = fDCO = 0 MHz
      LDO disabled (LDOEN = 0)

(8) CPUOFF = 1, SCG0 = 1, SCG1 = 1, OSCOFF = 1 (LPM4); fDCO = fACLK = fMCLK = fSMCLK = 0 MHz
      LDO disabled (LDOEN = 0)

(9) Internal regulator disabled. No data retention.

      CPUOFF = 1, SCG0 = 1, SCG1 = 1, OSCOFF = 1, PMMREGOFF = 1 (LPM4.5); fDCO = fACLK = fMCLK = fSMCLK = 0 MHz

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Schmitt-Trigger Inputs General Purpose I/O(1)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                               PARAMETER            TEST CONDITIONS          VCC                       MIN TYP            MAX              UNIT
VIT+ Positive-going input threshold voltage                                  1.8 V                     0.80               1.40               V
                                                                              3V                       1.50               2.10               V
                                                                                                                          1.00               V
VIT Negative-going input threshold voltage                                  1.8 V                     0.45               1.65
                                                                                                                          0.85
                                                                             3V                        0.75
                                                                                                                            1.0
Vhys Input voltage hysteresis (VIT+ VIT)                                  1.8 V                          0.3

                                                                             3V                             0.4

RPull       Pullup/pulldown resistor                For pullup: VIN = VSS                                   20       35   50 k
CI          Input capacitance                       For pulldown: VIN = VCC
                                                                                                                     5                     pF
                                                    VIN = VSS or VCC

(1) Same parametrics apply to clock input pin when crystal bypass mode is used on XT1 (XIN) or XT2 (XT2IN).

Inputs Ports P1 and P2(1)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

            PARAMETER                               TEST CONDITIONS                                    VCC           MIN  MAX UNIT
                                                                                                                                      ns
t(int)      External interrupt timing (2)  Port P1, P2: P1.x to P2.x, External trigger pulse width to  2.2 V, 3 V    20
                                           set interrupt flag

(1) Some devices may contain additional ports with interrupts. See the block diagram and terminal function descriptions.

(2) An external signal sets the interrupt flag every time the minimum interrupt pulse width t(int) is met. It may be set by trigger signals shorter
      than t(int).

Leakage Current General Purpose I/O

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

Ilkg(Px.y)                   PARAMETER                    TEST CONDITIONS                                  VCC       MIN MAX UNIT
            High-impedance leakage current                                                             1.8 V, 3 V                50 nA
                                                    (1) (2)

(1) The leakage current is measured with VSS or VCC applied to the corresponding pin(s), unless otherwise noted.
(2) The leakage of the digital port pins is measured individually. The port pin is selected for input and the pullup/pulldown resistor is

      disabled.

Outputs General Purpose I/O (Full Drive Strength)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                      PARAMETER                             TEST CONDITIONS  VCC                                MIN         MAX            UNIT
VOH High-level output voltage                                                1.8 V                     VCC 0.25             VCC            V
                                             I(OHmax) = 3 mA (1)             3V                       VCC 0.60             VCC
OL          Low-level output voltage         I(OHmax) = 10 mA (2)           1.8 V                     VCC 0.25             VCC            V
                                             I(OHmax) = 5 mA (1)             3V                       VCC 0.60             VCC
                                             I(OHmax) = 15 mA (2)                                                   VSS + 0.25
                                             I(OLmax) = 3 mA (1)                                                VSS  VSS + 0.60
                                             I(OLmax) = 10 mA (2)                                               VSS  VSS + 0.25
                                             I(OLmax) = 5 mA (1)                                                VSS  VSS + 0.60
                                             I(OLmax) = 15 mA (2)                                               VSS

(1) The maximum total current, I(OHmax) and I(OLmax), for all outputs combined should not exceed 48 mA to hold the maximum voltage drop
      specified.

(2) The maximum total current, I(OHmax) and I(OLmax), for all outputs combined should not exceed 100 mA to hold the maximum voltage
      drop specified.

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Outputs General Purpose I/O (Reduced Drive Strength)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted) (1)

                      PARAMETER                                       TEST CONDITIONS  VCC             MIN         MAX    UNIT
VOH High-level output voltage                                                          1.8 V  VCC 0.25             VCC    V
                                                       I(OHmax) = 1 mA (2)             3V    VCC 0.60             VCC
VOL Low-level output voltage                           I(OHmax) = 3 mA (3)            1.8 V  VCC 0.25             VCC    V
                                                       I(OHmax) = 2 mA (2)             3V    VCC 0.60             VCC
                                                       I(OHmax) = 6 mA (3)                                 VSS + 0.25
                                                       I(OLmax) = 1 mA (2)                             VSS  VSS + 0.60
                                                       I(OLmax) = 3 mA (3)                             VSS  VSS + 0.25
                                                       I(OLmax) = 2 mA (2)                             VSS  VSS + 0.60
                                                       I(OLmax) = 6 mA (3)                             VSS

(1) Selecting reduced drive strength may reduce EMI.

(2) The maximum total current, I(OHmax) and I(OLmax), for all outputs combined, should not exceed 48 mA to hold the maximum voltage drop
      specified.

(3) The maximum total current, I(OHmax) and I(OLmax), for all outputs combined, should not exceed 100 mA to hold the maximum voltage
      drop specified.

Output Frequency General Purpose I/O

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

            PARAMETER                                  TEST CONDITIONS                                      MIN  MAX UNIT

fPx.y       Port output frequency                                                      (1) (2)VCC = 1.8 V           16
            (with load)                                                                PMMCOREVx = 0                       MHz

                                                                                       VCC = 3 V                    25
                                                                                       PMMCOREVx = 3
                                                                                                                    16
fPort_CLK Clock output frequency   ACLK                                                VCC = 1.8 V                         MHz
                                   SMCLK                                               PMMCOREVx = 0
                                   MCLK                                                                             25
                                   CL = 20 pF (2)                                      VCC = 3 V
                                                                                       PMMCOREVx = 3

(1) A resistive divider with 2 R1 between VCC and VSS is used as load. The output is connected to the center tap of the divider. For full
      drive strength, R1 = 550 . For reduced drive strength, R1 = 1.6 k. CL = 20 pF is connected to the output to VSS.

(2) The output voltage reaches at least 10% and 90% VCC at the specified toggle frequency.

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                                                         Typical Characteristics Outputs, Reduced Drive Strength (PxDS.y = 0)

                                                   over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                                                         TYPICAL LOW-LEVEL OUTPUT CURRENT                                                                                                                      TYPICAL LOW-LEVEL OUTPUT CURRENT

                                                                          vs                                                                                                                                                vs

                                                         LOW-LEVEL OUTPUT VOLTAGE                                                                                                                              LOW-LEVEL OUTPUT VOLTAGE

                                                   25.0                                                                                                                                             8.0

    OLI Typical Low-Level Output Current mA          VCC = 3.0 V                                                                                   OLI Typical Low-Level Output Current mA             VCC = 1.8 V             TA = 25C
                                                         Px.y
                                                                                                                                                                                                    7.0        Px.y

                                                   20.0                           TA = 25C

                                                                                                                                                                                                    6.0                                TA = 85C

                                                                                  TA = 85C                                                                                                         5.0

                                                   15.0

                                                                                                                                                                                                    4.0

                                                   10.0                                                                                                                                             3.0

                                                                                                                                                    2.0
                                                   5.0

                                                                                                                                                    1.0

                                                   0.0                                                                                                                                              0.0
                                                      0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5
                                                                                                                                                                                                    0.0              0.5    1.0        1.5          2.0
                                                                    VOL Low-Level Output Voltage V
                                                                                                                                                                                                               VOL Low-Level Output Voltage V
                                                                                   Figure 2.
                                                                                                                                                                                                                            Figure 3.

                                                            TYPICAL HIGH-LEVEL OUTPUT CURRENT                                                                                                                  TYPICAL HIGH-LEVEL OUTPUT CURRENT
                                                                                         vs
                                                                                                                                                                                                                            vs
                                                                   HIGH-LEVEL OUTPUT VOLTAGE
                                                    0.0                                                                                                                                                        HIGH-LEVEL OUTPUT VOLTAGE

                                                                VCC = 3.0 V                                                                                                                         0.0
                                                                Px.y
    OH I Typical High-Level Output Current mA                                                          OH I Typical High-Level Output Current mA                                                       VCC = 1.8 V
                                                   -5.0
                                                                                                                                                                                                    -1.0       Px.y

                                                                                                                                                                                                    -2.0

                                                   -10.0                                                                                                                                            -3.0
                                                   -15.0
                                                                                                                                                                                                    -4.0
                                                               TA = 85C                                                                                                                                        TA = 85C
                                                   -20.0 TA = 25C
                                                                                                                                                                                                    -5.0

                                                                                                                                                                                                    -6.0       TA = 25C

                                                                                                                                                                                                    -7.0

                                                   -25.0                                                                                                                                            -8.0
                                                          0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5
                                                                                                                                                                                                          0.0        0.5    1.0        1.5          2.0
                                                                      VOH High-Level Output Voltage V
                                                                                                                                                                                                               VOH High-Level Output Voltage V
                                                                                     Figure 4.
                                                                                                                                                                                                                            Figure 5.

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                                                                                          MSP430F530x, MSP430F5310

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Crystal Oscillator, XT1, Low-Frequency Mode (1)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                PARAMETER                                    TEST CONDITIONS         VCC  MIN TYP MAX UNIT

            Differential XT1 oscillator crystal  fOSC = 32768 Hz, XTS = 0,                    0.075
            current consumption from lowest      XT1BYPASS = 0, XT1DRIVEx = 1,
IDVCC.LF    drive setting, LF mode               TA = 25C                           3V       0.170                      A
fXT1,LF0
            XT1 oscillator crystal frequency,    fOSC = 32768 Hz, XTS = 0,                    0.290
            LF mode                              XT1BYPASS = 0, XT1DRIVEx = 2,
                                                 TA = 25C                                    32768                      Hz

                                                 fOSC = 32768 Hz, XTS = 0,
                                                 XT1BYPASS = 0, XT1DRIVEx = 3,
                                                 TA = 25C

                                                 XTS = 0, XT1BYPASS = 0

fXT1,LF,SW  XT1 oscillator logic-level square-   XTS = 0, XT1BYPASS = 1 (2) (3)           10 32.768          50 kHz
            wave input frequency, LF mode

OALF        Oscillation allowance for            XTS = 0,                                              210
            LF crystals (4)                      XT1BYPASS = 0, XT1DRIVEx = 0,                                              k
                                                 fXT1,LF = 32768 Hz, CL,eff = 6 pF
                                                                                                       300
                                                 XTS = 0,
                                                 XT1BYPASS = 0, XT1DRIVEx = 1,                            2
                                                 fXT1,LF = 32768 Hz, CL,eff = 12 pF
                                                 XTS = 0, XCAPx = 0 (6)

CL,eff      Integrated effective load            XTS = 0, XCAPx = 1                                    5.5
            capacitance, LF mode (5)             XTS = 0, XCAPx = 2                                                        pF

                                                                                                       8.5

                                                 XTS = 0, XCAPx = 3                                    12.0

            Duty cycle, LF mode                  XTS = 0, Measured at ACLK,               30                 70 %
            Oscillator fault frequency,          fXT1,LF = 32768 Hz
fFault,LF   LF mode (7)                                                                   10                 10000 Hz
                                                 XTS = 0 (8)

                                                 fOSC = 32768 Hz, XTS = 0,                             1000
                                                 XT1BYPASS = 0, XT1DRIVEx = 0,                                                ms

                                                 TA = 25C,                                             500

tSTART,LF Startup time, LF mode                  CL,eff = 6 pF                       3V

                                                 fOSC = 32768 Hz, XTS = 0,

                                                 XT1BYPASS = 0, XT1DRIVEx = 3,

                                                 TA = 25C,
                                                 CL,eff = 12 pF

(1) To improve EMI on the XT1 oscillator, the following guidelines should be observed.
      (a) Keep the trace between the device and the crystal as short as possible.
      (b) Design a good ground plane around the oscillator pins.
      (c) Prevent crosstalk from other clock or data lines into oscillator pins XIN and XOUT.
      (d) Avoid running PCB traces underneath or adjacent to the XIN and XOUT pins.
      (e) Use assembly materials and praxis to avoid any parasitic load on the oscillator XIN and XOUT pins.
      (f) If conformal coating is used, ensure that it does not induce capacitive or resistive leakage between the oscillator pins.

(2) When XT1BYPASS is set, XT1 circuits are automatically powered down. Input signal is a digital square wave with parametrics defined in
      the Schmitt-trigger Inputs section of this datasheet.

(3) Maximum frequency of operation of the entire device cannot be exceeded.
(4) Oscillation allowance is based on a safety factor of 5 for recommended crystals. The oscillation allowance is a function of the

      XT1DRIVEx settings and the effective load. In general, comparable oscillator allowance can be achieved based on the following
      guidelines, but should be evaluated based on the actual crystal selected for the application:
      (a) For XT1DRIVEx = 0, CL,eff  6 pF.
      (b) For XT1DRIVEx = 1, 6 pF  CL,eff  9 pF.
      (c) For XT1DRIVEx = 2, 6 pF  CL,eff  10 pF.
      (d) For XT1DRIVEx = 3, CL,eff  6 pF.
(5) Includes parasitic bond and package capacitance (approximately 2 pF per pin).

      Since the PCB adds additional capacitance, it is recommended to verify the correct load by measuring the ACLK frequency. For a
      correct setup, the effective load capacitance should always match the specification of the used crystal.
(6) Requires external capacitors at both terminals. Values are specified by crystal manufacturers.
(7) Frequencies below the MIN specification set the fault flag. Frequencies above the MAX specification do not set the fault flag.
      Frequencies in between might set the flag.
(8) Measured with logic-level input frequency but also applies to operation with crystals.

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Crystal Oscillator, XT2

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted) (1) (2)

           PARAMETER                                TEST CONDITIONS                   VCC  MIN TYP MAX UNIT
                                                                                                      200
                                             fOSC = 4 MHz, XT2OFF = 0,
                                             XT2BYPASS = 0, XT2DRIVEx = 0, TA = 25C

                                             fOSC = 12 MHz, XT2OFF = 0,                         260
                                                                                                                     A
IDVCC.XT2  XT2 oscillator crystal current    XT2BYPASS = 0, XT2DRIVEx = 1, TA = 25C  3V
           consumption                       fOSC = 20 MHz, XT2OFF = 0,                         325

                                             XT2BYPASS = 0, XT2DRIVEx = 2, TA = 25C

                                             fOSC = 32 MHz, XT2OFF = 0,                         450
                                             XT2BYPASS = 0, XT2DRIVEx = 3, TA = 25C

fXT2,HF0   XT2 oscillator crystal            XT2DRIVEx = 0, XT2BYPASS = 0 (3)              4                   8 MHz
           frequency, mode 0

fXT2,HF1   XT2 oscillator crystal            XT2DRIVEx = 1, XT2BYPASS = 0 (3)              8                   16 MHz
           frequency, mode 1

fXT2,HF2   XT2 oscillator crystal            XT2DRIVEx = 2, XT2BYPASS = 0 (3)              16                  24 MHz
           frequency, mode 2

fXT2,HF3   XT2 oscillator crystal            XT2DRIVEx = 3, XT2BYPASS = 0 (3)              24                  32 MHz
           frequency, mode 3

                 XT2 oscillator logic-level  XT2BYPASS = 1 (4) (3)                         0.7                 32 MHz

fXT2,HF,SW square-wave input frequency,
                 bypass mode

OAHF       Oscillation allowance for         XT2DRIVEx = 0, XT2BYPASS = 0,                      450
           HF crystals (5)                   fXT2,HF0 = 6 MHz, CL,eff = 15 pF
                                                                                                320
                                             XT2DRIVEx = 1, XT2BYPASS = 0,                                            
                                             fXT2,HF1 = 12 MHz, CL,eff = 15 pF
                                                                                                200
                                             XT2DRIVEx = 2, XT2BYPASS = 0,
                                             fXT2,HF2 = 20 MHz, CL,eff = 15 pF                  200

                                             XT2DRIVEx = 3, XT2BYPASS = 0,                      0.5
                                             fXT2,HF3 = 32 MHz, CL,eff = 15 pF
tSTART,HF Startup time                                                                3V                       ms
                                             fOSC = 6 MHz,
                                             XT2BYPASS = 0, XT2DRIVEx = 0,                      0.3
                                             TA = 25C, CL,eff = 15 pF

                                             fOSC = 20 MHz
                                             XT2BYPASS = 0, XT2DRIVEx = 2,
                                             TA = 25C, CL,eff = 15 pF

CL,eff     Integrated effective load                                                            1              pF
           capacitance, HF mode (6) (1)

           Duty cycle                        Measured at ACLK, fXT2,HF2 = 20 MHz           40   50             60 %
           Oscillator fault frequency (7)    XT2BYPASS = 1 (8)
fFault,HF                                                                                  30                  300 kHz

(1) Requires external capacitors at both terminals. Values are specified by crystal manufacturers.
(2) To improve EMI on the XT2 oscillator the following guidelines should be observed.

      (a) Keep the traces between the device and the crystal as short as possible.
      (b) Design a good ground plane around the oscillator pins.
      (c) Prevent crosstalk from other clock or data lines into oscillator pins XT2IN and XT2OUT.
      (d) Avoid running PCB traces underneath or adjacent to the XT2IN and XT2OUT pins.
      (e) Use assembly materials and praxis to avoid any parasitic load on the oscillator XT2IN and XT2OUT pins.
      (f) If conformal coating is used, ensure that it does not induce capacitive or resistive leakage between the oscillator pins.
(3) This represents the maximum frequency that can be input to the device externally. Maximum frequency achievable on the device
      operation is based on the frequencies present on ACLK, MCLK, and SMCLK cannot be exceed for a given range of operation.
(4) When XT2BYPASS is set, the XT2 circuit is automatically powered down. Input signal is a digital square wave with parametrics defined
      in the Schmitt-Trigger Inputs section of this datasheet.
(5) Oscillation allowance is based on a safety factor of 5 for recommended crystals.
(6) Includes parasitic bond and package capacitance (approximately 2 pF per pin).

      Since the PCB adds additional capacitance, it is recommended to verify the correct load by measuring the ACLK frequency. For a
      correct setup, the effective load capacitance should always match the specification of the used crystal.
(7) Frequencies below the MIN specification set the fault flag. Frequencies above the MAX specification do not set the fault flag.
      Frequencies in between might set the flag.
(8) Measured with logic-level input frequency but also applies to operation with crystals.

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Internal Very-Low-Power Low-Frequency Oscillator (VLO)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

             PARAMETER                                          TEST CONDITIONS        VCC       MIN TYP                  MAX    UNIT
                                                       Measured at ACLK          1.8 V to 3.6 V                              14  kHz
fVLO         VLO frequency                             Measured at ACLK(1)       1.8 V to 3.6 V  6 9.4                           %/C
                                                       Measured at ACLK(2)       1.8 V to 3.6 V                              60  %/V
dfVLO/dT VLO frequency temperature drift               Measured at ACLK          1.8 V to 3.6 V                     0.5            %

dfVLO/dVCC VLO frequency supply voltage drift                                                                       4

             Duty cycle                                                                          40                 50

(1) Calculated using the box method: (MAX(-40 to 85C) MIN(-40 to 85C)) / MIN(-40 to 85C) / (85C (40C))
(2) Calculated using the box method: (MAX(1.8 to 3.6 V) MIN(1.8 to 3.6 V)) / MIN(1.8 to 3.6 V) / (3.6 V 1.8 V)

Internal Reference, Low-Frequency Oscillator (REFO)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

             PARAMETER                                 TEST CONDITIONS                 VCC       MIN TYP                  MAX    UNIT
                                                                                 1.8 V to 3.6 V                 3                 A
IREFO        REFO oscillator current consumption TA = 25C                       1.8 V to 3.6 V                           3.5    Hz
                                                                                                         32768            1.5
             REFO frequency calibrated                 Measured at ACLK                                                            %
                                                                                                                             60
fREFO        REFO absolute tolerance calibrated        Full temperature range    1.8 V to 3.6 V                     0.01         %/C
                                                                                        3V                                       %/V
dfREFO/dT    REFO frequency temperature drift          TA = 25C                                                    1.0            %
dfREFO/dVCC  REFO frequency supply voltage drift       Measured at ACLK(1)       1.8 V to 3.6 V                                   s
                                                       Measured at ACLK(2)       1.8 V to 3.6 V
                                                                                 1.8 V to 3.6 V
             Duty cycle                                Measured at ACLK                          40                 50

tSTART       REFO startup time                         40%/60% duty cycle        1.8 V to 3.6 V                     25

(1) Calculated using the box method: (MAX(-40 to 85C) MIN(-40 to 85C)) / MIN(-40 to 85C) / (85C (40C))
(2) Calculated using the box method: (MAX(1.8 to 3.6 V) MIN(1.8 to 3.6 V)) / MIN(1.8 to 3.6 V) / (3.6 V 1.8 V)

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DCO Frequency

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

            PARAMETER                                              TEST CONDITIONS                              MIN TYP    MAX    UNIT
                                                                                                                           0.20   MHz
fDCO(0,0)   DCO frequency (0, 0)                    DCORSELx = 0, DCOx = 0, MODx = 0                            0.07       1.70   MHz
fDCO(0,31)  DCO frequency (0, 31)                   DCORSELx = 0, DCOx = 31, MODx = 0                           0.70       0.36   MHz
fDCO(1,0)   DCO frequency (1, 0)                    DCORSELx = 1, DCOx = 0, MODx = 0                            0.15       3.45   MHz
fDCO(1,31)  DCO frequency (1, 31)                   DCORSELx = 1, DCOx = 31, MODx = 0                           1.47       0.75   MHz
fDCO(2,0)   DCO frequency (2, 0)                    DCORSELx = 2, DCOx = 0, MODx = 0                            0.32       7.38   MHz
fDCO(2,31)  DCO frequency (2, 31)                   DCORSELx = 2, DCOx = 31, MODx = 0                           3.17       1.51   MHz
fDCO(3,0)   DCO frequency (3, 0)                    DCORSELx = 3, DCOx = 0, MODx = 0                            0.64       14.0   MHz
fDCO(3,31)  DCO frequency (3, 31)                   DCORSELx = 3, DCOx = 31, MODx = 0                           6.07              MHz
fDCO(4,0)   DCO frequency (4, 0)                    DCORSELx = 4, DCOx = 0, MODx = 0                                         3.2  MHz
fDCO(4,31)  DCO frequency (4, 31)                   DCORSELx = 4, DCOx = 31, MODx = 0                            1.3       28.2   MHz
fDCO(5,0)   DCO frequency (5, 0)                    DCORSELx = 5, DCOx = 0, MODx = 0                            12.3              MHz
fDCO(5,31)  DCO frequency (5, 31)                   DCORSELx = 5, DCOx = 31, MODx = 0                                        6.0  MHz
fDCO(6,0)   DCO frequency (6, 0)                    DCORSELx = 6, DCOx = 0, MODx = 0                             2.5       54.1   MHz
fDCO(6,31)  DCO frequency (6, 31)                   DCORSELx = 6, DCOx = 31, MODx = 0                           23.7       10.7   MHz
fDCO(7,0)   DCO frequency (7, 0)                    DCORSELx = 7, DCOx = 0, MODx = 0                                       88.0   MHz
fDCO(7,31)  DCO frequency (7, 31)                   DCORSELx = 7, DCOx = 31, MODx = 0                            4.6       19.6
            Frequency step between range                                                                        39.0        135
SDCORSEL    DCORSEL and DCORSEL + 1                 SRSEL = fDCO(DCORSEL+1,DCO)/fDCO(DCORSEL,DCO)
                                                                                                                 8.5       2.3 ratio
                                                                                                                  60

                                                                                                                 1.2

SDCO        Frequency step between tap              SDCO = fDCO(DCORSEL,DCO+1)/fDCO(DCORSEL,DCO)                1.02       1.12 ratio
            DCO and DCO + 1                                                                                                  60 %
                                                                                                                                    %/C
            Duty cycle                              Measured at SMCLK                                           40    50            %/V

dfDCO/dT    DCO frequency temperature drift         fDCO = 1 MHz,                                                     0.1

            (1)

dfDCO/dVCC  DCO frequency voltage drift (2) fDCO = 1 MHz                                                              1.9

(1) Calculated using the box method: (MAX(-40 to 85C) MIN(-40 to 85C)) / MIN(-40 to 85C) / (85C (40C))
(2) Calculated using the box method: (MAX(1.8 to 3.6 V) MIN(1.8 to 3.6 V)) / MIN(1.8 to 3.6 V) / (3.6 V 1.8 V)

                                                           Typical DCO Frequency, VCC = 3.0 V, TA = 25C
                            100

                            10

               DCO f MHz       DCOx = 31

                            1

                                       DCOx = 0

                            0.1

                                0                1  2  3               4    5                             6  7

                                                                   DCORSEL

                                                 Figure 6. Typical DCO frequency

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PMM, Brown-Out Reset (BOR)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                 PARAMETER                             TEST CONDITIONS       MIN   TYP                 MAX UNIT
                                                                                                       1.45 V
V(DVCC_BOR_IT)  BORH on voltage,                      | dDVCC/dt | < 3 V/s  0.80  1.30
                 DVCC falling level                    | dDVCC/dt | < 3 V/s                            1.50 V
V(DVCC_BOR_IT+)                                                                                         250 mV
V(DVCC_BOR_hys)  BORH off voltage,                                           60
tRESET           DVCC rising level                                                                                s
                                                                             2
                 BORH hysteresis

                 Pulse duration required at RST/NMI
                 pin to accept a reset

PMM, Core Voltage

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                 PARAMETER                             TEST CONDITIONS       MIN   TYP                 MAX UNIT
                                                                                                                   V
VCORE3(AM)   Core voltage, active mode,                2.4 V  DVCC  3.6 V          1.90                            V
             PMMCOREV = 3                                                                                          V
                                                                                                                   V
VCORE2(AM)   Core voltage, active mode,                2.2 V  DVCC  3.6 V          1.80                            V
             PMMCOREV = 2                                                                                          V
                                                                                                                   V
VCORE1(AM)   Core voltage, active mode,                2.0 V  DVCC  3.6 V          1.60                            V
             PMMCOREV = 1

VCORE0(AM)   Core voltage, active mode,                1.8 V  DVCC  3.6 V          1.40
             PMMCOREV = 0

VCORE3(LPM)  Core voltage, low-current mode,           2.4 V  DVCC  3.6 V          1.94
             PMMCOREV = 3

VCORE2(LPM)  Core voltage, low-current mode,           2.2 V  DVCC  3.6 V          1.84
             PMMCOREV = 2

VCORE1(LPM)  Core voltage, low-current mode,           2.0 V  DVCC  3.6 V          1.64
             PMMCOREV = 1

VCORE0(LPM)  Core voltage, low-current mode,           1.8 V  DVCC  3.6 V          1.44
             PMMCOREV = 0

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PMM, SVS High Side

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

             PARAMETER                              TEST CONDITIONS          MIN   TYP                 MAX UNIT

I(SVSH)      SVS current consumption    SVSHE = 0, DVCC = 3.6 V                       0
                                        SVSHE = 1, DVCC = 3.6 V, SVSHFP = 0                                   nA
                                        SVSHE = 1, DVCC = 3.6 V, SVSHFP = 1
                                        SVSHE = 1, SVSHRVL = 0                     200

                                                                                   1.5                       A

                                                                             1.57  1.68                1.78

V(SVSH_IT)  SVSH on voltage level(1)   SVSHE = 1, SVSHRVL = 1               1.79  1.88                1.98  V
                                        SVSHE = 1, SVSHRVL = 2
                                                                             1.98  2.08                2.21

                                        SVSHE = 1, SVSHRVL = 3               2.10  2.18                2.31

                                        SVSHE = 1, SVSMHRRL = 0              1.62  1.74                1.85

                                        SVSHE = 1, SVSMHRRL = 1              1.88  1.94                2.07

                                        SVSHE = 1, SVSMHRRL = 2              2.07  2.14                2.28

V(SVSH_IT+)  SVSH off voltage level(1)  SVSHE = 1, SVSMHRRL = 3              2.20  2.30                2.42  V
                                        SVSHE = 1, SVSMHRRL = 4
                                                                             2.32  2.40                2.55

                                        SVSHE = 1, SVSMHRRL = 5              2.52  2.70                2.88

                                        SVSHE = 1, SVSMHRRL = 6              2.90  3.10                3.23

                                        SVSHE = 1, SVSMHRRL = 7              2.90  3.10                3.23

tpd(SVSH)    SVSH propagation delay     SVSHE = 1, dVDVCC/dt = 10 mV/s,           2.5
                                        SVSHFP = 1                                                           s

                                        SVSHE = 1, dVDVCC/dt = 1 mV/s,            20
                                        SVSHFP = 0

t(SVSH)      SVSH on or off delay time  SVSHE = 0  1                               12.5
                                        SVSHFP = 1                                                             s

                                        SVSHE = 0  1                               100
                                        SVSHFP = 0

dVDVCC/dt    DVCC rise time                                                  0                         1000 V/s

(1) The SVSH settings that are available depend on the VCORE (PMMCOREVx) setting. See the Power Management Module and Supply
      Voltage Supervisor chapter in the MSP430x5xx and MSP430x6xx Family User's Guide (SLAU208) for recommended settings and use.

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PMM, SVM High Side

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

            PARAMETER                                  TEST CONDITIONS                              MIN  TYP        MAX UNIT
                                                                                                                               nA
                                              SVMHE = 0, DVCC = 3.6 V                                    0                     A
                                              SVMHE= 1, DVCC = 3.6 V, SVMHFP = 0
I(SVMH)     SVMH current consumption          SVMHE = 1, DVCC = 3.6 V, SVMHFP = 1                        200        1.85
                                              SVMHE = 1, SVSMHRRL = 0                                               2.07
                                                                                                         1.5        2.28
                                                                                                                    2.42
                                                                                            1.62         1.74       2.55 V
                                                                                                                    2.88
                                              SVMHE = 1, SVSMHRRL = 1                       1.88         1.94       3.23
                                                                                                                    3.23
                                              SVMHE = 1, SVSMHRRL = 2                       2.07         2.14
                                                                                                                               s
                                              SVMHE = 1, SVSMHRRL = 3                       2.20         2.30
                                              SVMHE = 1, SVSMHRRL = 4                                                          s
V(SVMH)     SVMH on or off voltage level (1)  SVMHE = 1, SVSMHRRL = 5                       2.32         2.40

                                                                                            2.52         2.70

                                              SVMHE = 1, SVSMHRRL = 6                       2.90         3.10

                                              SVMHE = 1, SVSMHRRL = 7                       2.90         3.10

                                              SVMHE = 1, SVMHOVPE = 1                                    3.75

                                              SVMHE = 1, dVDVCC/dt = 10 mV/s,                           2.5
                                              SVMHFP = 1
tpd(SVMH) SVMH propagation delay
                                              SVMHE = 1, dVDVCC/dt = 1 mV/s,
                                              SVMHFP = 0                                                 20

t(SVMH)     SVMH on or off delay time         SVMHE = 0  1                                               12.5
                                              SVMHFP = 1                                                 100

                                              SVMHE = 0  1
                                              SVMHFP = 0

(1) The SVMH settings available depend on the VCORE (PMMCOREVx) setting. See the Power Management Module and Supply Voltage
      Supervisor chapter in the MSP430x5xx and MSP430x6xx Family User's Guide (SLAU208) on recommended settings and use.

PMM, SVS Low Side

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

            PARAMETER                                       TEST CONDITIONS                              MIN TYP    MAX UNIT
                                                                                                                               nA
                                                       SVSLE = 0, PMMCOREV = 2                                 0               A
                                                                                                                               s
I(SVSL)     SVSL current consumption                   SVSLE = 1, PMMCOREV = 2, SVSLFP = 0                     200
                                                                                                                               s
                                                       SVSLE = 1, PMMCOREV = 2, SVSLFP = 1                     2.0

                                                       SVSLE = 1, dVCORE/dt = 10 mV/s,                        2.5
                                                       SVSLFP = 1
tpd(SVSL)   SVSL propagation delay
                                                       SVSLE = 1, dVCORE/dt = 1 mV/s,
                                                       SVSLFP = 0                                              20

t(SVSL)     SVSL on or off delay time                  SVSLE = 0  1                                      12.5
                                                       SVSLFP = 1                                        100

                                                       SVSLE = 0  1
                                                       SVSLFP = 0

PMM, SVM Low Side

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

            PARAMETER                                       TEST CONDITIONS                              MIN TYP    MAX UNIT
                                                                                                                               nA
                                                       SVMLE = 0, PMMCOREV = 2                                 0               A
                                                                                                                                s
I(SVML)     SVML current consumption                   SVMLE= 1, PMMCOREV = 2, SVMLFP = 0                200
                                                                                                                                s
                                                       SVMLE= 1, PMMCOREV = 2, SVMLFP = 1                      1.5

tpd(SVML) SVML propagation delay                       SVMLE = 1, dVCORE/dt = 10 mV/s, SVMLFP = 1        2.5
                                                       SVMLE = 1, dVCORE/dt = 1 mV/s, SVMLFP = 0          20
t(SVML)     SVML on or off delay time                  SVMLE = 0  1, SVMLFP = 1                          12.5
                                                       SVMLE = 0  1, SVMLFP = 0                          100

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Wake-Up from Low Power Modes and Reset

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                PARAMETER                                 TEST CONDITIONS                   MIN TYP         MAX     UNIT
                                                                                                                 5   s
tWAKE-UP-FAST   Wake-up time from LPM2,       PMMCOREV = SVSMLRRL = n     fMCLK  4.0 MHz                         6
                LPM3, or LPM4 to active       (where n = 0, 1, 2, or 3),  fMCLK < 4.0 MHz
                mode (1)                      SVSLFP = 1

                Wake-up time from LPM2, PMMCOREV = SVSMLRRL = n

tWAKE-UP-SLOW LPM3 or LPM4 to active          (where n = 0, 1, 2, or 3),                               150  165 s
                mode (2)
                                              SVSLFP = 0

tWAKE-UP-LPM5   Wake-up time from LPM4.5                                                               2    3 ms
                to active mode (3)                                                                          3 ms

tWAKE-UP-RESET  Wake-up time from RST or                                                               2
                BOR event to active mode (3)

(1) This value represents the time from the wakeup event to the first active edge of MCLK. The wakeup time depends on the performance

      mode of the low side supervisor (SVSL) and low side monitor (SVML). Fastest wakeup times are possible with SVSLand SVML in full
      performance mode or disabled when operating in AM, LPM0, and LPM1. Various options are available for SVSLand SVML while
      operating in LPM2, LPM3, and LPM4. See the Power Management Module and Supply Voltage Supervisor chapter in the MSP430x5xx

      and MSP430x6xx Family User's Guide (SLAU208).

(2) This value represents the time from the wakeup event to the first active edge of MCLK. The wakeup time depends on the performance

      mode of the low side supervisor (SVSL) and low side monitor (SVML). In this case, the SVSLand SVML are in normal mode (low current)
      mode when operating in AM, LPM0, and LPM1. Various options are available for SVSLand SVML while operating in LPM2, LPM3, and
      LPM4. See the Power Management Module and Supply Voltage Supervisor chapter in the MSP430x5xx and MSP430x6xx Family User's

      Guide (SLAU208).

(3) This value represents the time from the wakeup event to the reset vector execution.

Timer_A

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                PARAMETER                           TEST CONDITIONS                 VCC     MIN TYP         MAX UNIT
                                                                                1.8 V, 3 V                     25 MHz
                                              Internal: SMCLK, ACLK                                                     ns

fTA      Timer_A input clock frequency        External: TACLK

                                              Duty cycle = 50% 10%

tTA,cap  Timer_A capture timing               All capture inputs.               1.8 V, 3 V  20
                                              Minimum pulse width required for
                                              capture.

Timer_B

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                PARAMETER                           TEST CONDITIONS                 VCC     MIN TYP         MAX UNIT
                                                                                1.8 V, 3 V                     25 MHz
                                              Internal: SMCLK, ACLK                                                     ns

fTB      Timer_B input clock frequency        External: TBCLK

                                              Duty cycle = 50% 10%

tTB,cap  Timer_B capture timing               All capture inputs.               1.8 V, 3 V  20
                                              Minimum pulse width required for
                                              capture.

USCI (UART Mode) Recommended Operating Conditions

                PARAMETER                                 CONDITIONS            VCC         MIN TYP MAX UNIT

fUSCI    USCI input clock frequency           Internal: SMCLK, ACLK,                                        fSYSTEM MHz
                                              External: UCLK,
                                              Duty cycle = 50% 10%

fBITCLK  BITCLK clock frequency                                                                             1 MHz
         (equals baud rate in MBaud)

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USCI (UART Mode)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

            PARAMETER                                  TEST CONDITIONS           VCC    MIN TYP        MAX      UNIT
                                                                                 2.2 V    50            600      ns
t           UART receive deglitch time (1)                                        3V      50            600

(1) Pulses on the UART receive input (UCxRX) shorter than the UART receive deglitch time are suppressed. To ensure that pulses are
      correctly recognized their width should exceed the maximum specification of the deglitch time.

USCI (SPI Master Mode) Recommended Operating Conditions

            PARAMETER                                  CONDITIONS                VCC    MIN TYP MAX UNIT
                                                                                                            fSYSTEM MHz
fUSCI       USCI input clock frequency                 Internal: SMCLK, ACLK
                                                       Duty cycle = 50% 10%

USCI (SPI Master Mode)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)
(see Note (1), Figure 7 and Figure 8)

                      PARAMETER                                 TEST CONDITIONS  VCC    MIN TYP MAX UNIT
            USCI input clock frequency
fUSCI                                                  SMCLK, ACLK                                     fSYSTEM MHz
                                                       Duty cycle = 50% 10%

                                                       PMMCOREV = 0              1.8 V  55                      ns

tSU,MI      SOMI input data setup time                                           3V     38

                                                       PMMCOREV = 3              2.4 V  30                      ns

                                                                                 3V     25

                                                       PMMCOREV = 0              1.8 V  0                       ns

tHD,MI      SOMI input data hold time                                            3V     0

                                                       PMMCOREV = 3              2.4 V  0                       ns

                                                                                 3V     0

tVALID,MO SIMO output data valid time (2)              UCLK edge to SIMO valid,  1.8 V                 20
                                                       CL = 20 pF, PMMCOREV = 0   3V                           ns
                                                                                 2.4 V
                                                       UCLK edge to SIMO valid,   3V                   18
                                                       CL = 20 pF, PMMCOREV = 3                        16

                                                                                                               ns
                                                                                                       15

                                                       CL = 20 pF, PMMCOREV = 0  1.8 V  -10                     ns

tHD,MO      SIMO output data hold time (3)                                       3V     -8

                                                       CL = 20 pF, PMMCOREV = 3  2.4 V  -10                     ns

                                                                                 3V     -8

(1) fUCxCLK = 1/2tLO/HI with tLO/HI  max(tVALID,MO(USCI) + tSU,SI(Slave), tSU,MI(USCI) + tVALID,SO(Slave)).
      For the slave's parameters tSU,SI(Slave) and tVALID,SO(Slave) see the SPI parameters of the attached slave.

(2) Specifies the time to drive the next valid data to the SIMO output after the output changing UCLK clock edge. See the timing diagrams

      in Figure 7 and Figure 8.

(3) Specifies how long data on the SIMO output is valid after the output changing UCLK clock edge. Negative values indicate that the data

      on the SIMO output can become invalid before the output changing clock edge observed on UCLK. See the timing diagrams in Figure 7

      and Figure 8.

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MSP430F530x, MSP430F5310

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                                                    1/fUCxCLK

               CKPL = 0            tLO/HI                      tLO/HI               tSU,MI
    UCLK                                                                                   tHD,MI

               CKPL = 1

    SOMI

                                                                       tHD,MO
                                                                         tVALID,MO

    SIMO

                                   Figure 7. SPI Master Mode, CKPH = 0

                                                    1/fUCxCLK

               CKPL = 0            tLO/HI                      tLO/HI                              tHD,MI
    UCLK
                                                                       tSU,MI
               CKPL = 1

    SOMI

    SIMO                                                       tHD,MO
                                                                  tVALID,MO

                                   Figure 8. SPI Master Mode, CKPH = 1

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                                                                                 MSP430F530x, MSP430F5310

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USCI (SPI Slave Mode)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)
(see Note (1), Figure 9 and Figure 10)

                               PARAMETER                     TEST CONDITIONS     VCC    MIN TYP        MAX UNIT
tSTE,LEAD STE lead time, STE low to clock              PMMCOREV = 0              1.8 V    11                       ns
                                                       PMMCOREV = 3               3V       8
                                                                                 2.4 V     7                       ns
                                                                                  3V       6
                                                                                                                   ns
                                                       PMMCOREV = 0              1.8 V  3
                                                       PMMCOREV = 3                                                ns
tSTE,LAG STE lag time, Last clock to STE high                                    3V     3                 66

                                                                                 2.4 V  3                          ns
                                                                                                          50
                                                                                 3V     3                 36

tSTE,ACC    STE access time, STE low to SOMI data out  PMMCOREV = 0              1.8 V                             ns
                                                       PMMCOREV = 3               3V                      30
                                                                                 2.4 V                    30
                                                                                  3V
                                                                                                                   ns
tSTE,DIS    STE disable time, STE high to SOMI high    PMMCOREV = 0              1.8 V                    23
            impedance                                  PMMCOREV = 3               3V                      16
                                                                                 2.4 V
                                                                                  3V                               ns
                                                                                                          13
                                                       PMMCOREV = 0              1.8 V  5
                                                       PMMCOREV = 3                                                ns
tSU,SI      SIMO input data setup time                                           3V     5
                                                                                                                   ns
                                                                                 2.4 V  2
                                                                                                                   ns
                                                                                 3V     2
                                                                                                                   ns
                                                       PMMCOREV = 0              1.8 V  5                 76
                                                       PMMCOREV = 3
tHD,SI      SIMO input data hold time                                            3V     5                          ns
                                                                                                          60
                                                                                 2.4 V  5                 44

                                                                                 3V     5                          ns
                                                                                                          40
tVALID,SO SOMI output data valid time (2)              UCLK edge to SOMI valid,  1.8 V
                                                       CL = 20 pF                 3V                               ns
                                                       PMMCOREV = 0              2.4 V
                                                                                  3V                               ns
                                                       UCLK edge to SOMI valid,
                                                       CL = 20 pF
                                                       PMMCOREV = 3

                                                       CL = 20 pF                1.8 V  18
                                                       PMMCOREV = 0
tHD,SO      SOMI output data hold time (3)                                       3V     12
                                                       CL = 20 pF
                                                       PMMCOREV = 3              2.4 V  10

                                                                                 3V     8

(1) fUCxCLK = 1/2tLO/HI with tLO/HI  max(tVALID,MO(Master) + tSU,SI(USCI), tSU,MI(Master) + tVALID,SO(USCI)).
      For the master's parameters tSU,MI(Master) and tVALID,MO(Master) see the SPI parameters of the attached slave.

(2) Specifies the time to drive the next valid data to the SOMI output after the output changing UCLK clock edge. See the timing diagrams

      in Figure 7 and Figure 8.

(3) Specifies how long data on the SOMI output is valid after the output changing UCLK clock edge. See the timing diagrams in Figure 7

      and Figure 8.

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                                   tSTE,LEAD                                                    tSTE,LAG

    STE                                                                                tSU,SI
                                                                                             tHD,SI
                                                    1/fUCxCLK

                CKPL = 0
    UCLK

                CKPL = 1

                                   tLO/HI                      tLO/HI

    SIMO

                                   tSTE,ACC                                tHD,SO                         tSTE,DIS
                                                                            tVALID,SO

    SOMI

                                   Figure 9. SPI Slave Mode, CKPH = 0

                                   tSTE,LEAD                                           tSTE,LAG

    STE

                                                    1/fUCxCLK

                CKPL = 0           tLO/HI                      tLO/HI
    UCLK
                                                                                                          tHD,SI
                CKPL = 1
                                                                           tSU,SI
    SIMO

                                   tSTE,ACC                    tHD,MO                                     tSTE,DIS
                                                                tVALID,SO

    SOMI

                                   Figure 10. SPI Slave Mode, CKPH = 1

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USCI (I2C Mode)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted) (see Figure 11)

                           PARAMETER                              TEST CONDITIONS            VCC       MIN TYP MAX UNIT
              USCI input clock frequency
fUSCI                                                       Internal: SMCLK, ACLK                                   fSYSTEM MHz
                                                            External: UCLK
                                                            Duty cycle = 50% 10%

fSCL          SCL clock frequency                                                   2.2 V, 3 V         0            400 kHz
tHD,STA       Hold time (repeated) START                                                                                      s
                                                            fSCL  100 kHz                                4.0
tSU,STA       Setup time for a repeated START               fSCL > 100 kHz          2.2 V, 3 V                                s
tHD,DAT       Data hold time                                fSCL  100 kHz                                                     ns
tSU,DAT       Data setup time                               fSCL > 100 kHz                               0.6                  ns
tSU,STO       Setup time for STOP                                                                                             s
                                                            fSCL  100 kHz                                4.7        600
tSP           Pulse duration of spikes suppressed by input  fSCL > 100 kHz          2.2 V, 3 V                                ns
              filter                                                                                                600
                                                                                                         0.6

                                                                                    2.2 V, 3 V         0

                                                                                    2.2 V, 3 V 250

                                                                                                         4.0
                                                                                    2.2 V, 3 V

                                                                                                         0.6

                                                                                             2.2 V     50

                                                                                             3V        50

                 tHD,STA                                    tSU,STA                 tHD,STA                   tBUF

         SDA

                 tLOW     tHIGH                                                                   tSP

         SCL

                                                               tSU,DAT                                 tSU,STO

                          tHD,DAT                      Figure 11. I2C Mode Timing

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10-Bit ADC, Power Supply and Input Range Conditions

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted) (1)

           PARAMETER                                TEST CONDITIONS                     VCC         MIN TYP MAX UNIT

AVCC       Analog supply voltage           AVCC and DVCC are connected together,                    1.8         3.6 V
V(Ax)                                      AVSS and DVSS are connected together,
                                           V(AVSS) = V(DVSS) = 0 V

           Analog input voltage range (2)  All ADC10_A pins: P1.0 to P1.5 and P3.6 and              0           AVCC V
                                           P3.7 terminals

           Operating supply current into   fADC10CLK = 5 MHz, ADC10ON = 1, REFON =      2.2 V             60 100
           AVCC terminal. REF module       0,                                            3V                                   A
           and reference buffer off.
                                           SHT0 = 0, SHT1 = 0, ADC10DIV = 0,                              75 110

                                           ADC10SREF = 00

           Operating supply current into   fADC10CLK = 5 MHz, ADC10ON = 1, REFON =      3V                113 150 A
           AVCC terminal. REF module       1,                                                             105 140 A
           on, reference buffer on.
                                           SHT0 = 0, SHT1 = 0, ADC10DIV = 0,
IADC10_A
                                           ADC10SREF = 01

           Operating supply current into   fADC10CLK = 5 MHz, ADC10ON = 1, REFON =      3V
           AVCC terminal. REF module       0,
           off, reference buffer on.
                                           SHT0 = 0, SHT1 = 0, ADC10DIV = 0,

                                           ADC10SREF = 10, VEREF = 2.5 V

           Operating supply current into   fADC10CLK = 5 MHz, ADC10ON = 1, REFON =      3V                70 110 A
           AVCC terminal. REF module       0,
           off, reference buffer off.
                                           SHT0 = 0, SHT1 = 0, ADC10DIV = 0,

                                           ADC10SREF = 11, VEREF = 2.5 V

CI         Input capacitance               Only one terminal Ax can be selected at one  2.2 V             3.5   pF
                                           time from the pad to the ADC10_A capacitor
                                           array including wiring and pad.

RI         Input MUX ON resistance         AVCC > 2.0 V, 0 V  VAx  AVCC                                         36
                                           1.8 V < AVCC < 2.0 V, 0 V  VAx  AVCC                                         k

                                                                                                                96

(1) The leakage current is defined in the leakage current table with P6.x/Ax parameter.
(2) The analog input voltage range must be within the selected reference voltage range VR+ to VR for valid conversion results. The external

      reference voltage requires decoupling capacitors. See ().

10-Bit ADC, Timing Parameters

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                PARAMETER                                 TEST CONDITIONS                   VCC     MIN TYP     MAX UNIT
fADC10CLK                                                                               2.2 V, 3 V                5.5 MHz
                                     For specified performance of ADC10_A linearity                 0.45   5      5.4 MHz
                                     parameters
                                                                                                                  3.0
fADC10OSC  Internal ADC10_A          ADC10DIV = 0, fADC10CLK = fADC10OSC                2.2 V, 3 V  4.2 4.8                 s
           oscillator (1)
                                                                                                                 100 ns
                                     REFON = 0, Internal oscillator, 12 ADC10CLK        2.2 V, 3 V  2.4                     s
                                     cycles, 10-bit mode                                                                    s
tCONVERT Conversion time             fADC10OSC = 4 MHz to 5 MHz

                                     External fADC10CLK from ACLK, MCLK or SMCLK,                          (2)

                                     ADC10SSEL  0

tADC10ON   Turn on settling time of  See (3)                                            1.8 V       3
tSample    the ADC
                                     RS = 1000 , RI = 96 k, CI = 3.5 pF (4)             3V          1
           Sampling time             RS = 1000 , RI = 36 k, CI = 3.5 pF (4)

(1) The ADC10OSC is sourced directly from MODOSC inside the UCS.

(2) 12 ADC10DIV 1/fADC10CLK
(3) The condition is that the error in a conversion started after tADC10ON is less than 0.5 LSB. The reference and input signal are already

      settled.

(4) Approximately eight Tau () are needed to get an error of less than 0.5 LSB

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10-Bit ADC, Linearity Parameters

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

        PARAMETER                                      TEST CONDITIONS                   VCC     MIN TYP                  MAX   UNIT
                                                                                     2.2 V, 3 V             1.0          1.0  LSB
EI        Integral          1.4 V  (VeREF+ VeREF)min  1.6 V                       2.2 V, 3 V                           1.0
          linearity error                                                            2.2 V, 3 V
                            1.6 V < (VeREF+ VeREF)min  VAVCC                      2.2 V, 3 V
ED        Differential                                                               2.2 V, 3 V                           1.0 LSB
          linearity error   (VeREF+ VeREF)min  (VeREF+ VeREF),
                            CVREF+ = 20 pF
EO        Offset error                                                                                                    1.0 LSB
                            (VeREF+ VeREF)min  (VeREF+ VeREF),
EG        Gain error        Internal impedance of source RS < 100 , CVeREF+ = 20 pF                                       1.0 LSB

ET        Total unadjusted  (VeREF+ VeREF)min  (VeREF+ VeREF),                                                      2.0 LSB
          error             CVREF+ = 20 pF

                            (VeREF+ VeREF)min  (VeREF+ VeREF),
                            CVREF+ = 20 pF

REF, External Reference

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted) (1)

            PARAMETER                                     TEST CONDITIONS            VCC         MIN TYP                  MAX UNIT
                                        VeREF+ > VeREF (2)                                                               AVCC V
VeREF+         Positive external                                                                 1.4
               reference voltage input                                                                                       1.2 V
                                                                                                                          AVCC V
VeREF      Negative external           VeREF+ > VeREF (3)                                      0
            reference voltage input                                                                                         26
                                                                                                                                      A
(VeREF+    Differential external       VeREF+ > VeREF (4)                                               1.4
VeREF)     reference voltage input                                                                                          1
                                        1.4 V  VeREF+  VAVCC, VeREF = 0 V,                                         8.5
IVeREF+     Static input current        fADC10CLK = 5 MHz, ADC10SHTx = 0x0001,       2.2 V, 3 V                                       F
IVeREF                                 Conversion rate 200 ksps

                                        1.4 V  VeREF+  VAVCC, VeREF = 0 V,
                                        fADC10CLK = 5 MHZ, ADC10SHTX = 0x1000,
                                        Conversion rate 20 ksps

CVREF+/-    Capacitance at VeREF+/-     (5)                                                      10

            terminal

(1) The external reference is used during ADC conversion to charge and discharge the capacitance array. The input capacitance, CI, is also
      the dynamic load for an external reference during conversion. The dynamic impedance of the reference supply should follow the
      recommendations on analog-source impedance to allow the charge to settle for 12-bit accuracy.

(2) The accuracy limits the minimum positive external reference voltage. Lower reference voltage levels may be applied with reduced
      accuracy requirements.

(3) The accuracy limits the maximum negative external reference voltage. Higher reference voltage levels may be applied with reduced
      accuracy requirements.

(4) The accuracy limits minimum external differential reference voltage. Lower differential reference voltage levels may be applied with
      reduced accuracy requirements.

(5) Two decoupling capacitors, 10 F and 100 nF, should be connected to VeREF to decouple the dynamic current required for an external
      reference source if it is used for the ADC10_A. See also the MSP430x5xx and MSP430x6xx Family User's Guide (SLAU208).

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MSP430F530x, MSP430F5310

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REF, Built-In Reference

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted) (1)

                 PARAMETER                                     TEST CONDITIONS       VCC         MIN TYP MAX UNIT

                                               REFVSEL = {2} for 2.5 V,              3V               2.51 1.5%
                                               REFON = 1

VREF+            Positive built-in reference   REFVSEL = {1} for 2.0 V,              3V               1.99 1.5% V
                 voltage                       REFON = 1

                                               REFVSEL = {0} for 1.5 V,              2.2 V, 3 V       1.5 1.5%
                                               REFON = 1

                 AVCC minimum voltage,         REFVSEL = {0} for 1.5 V                           2.2
                 Positive built-in reference   REFVSEL = {1} for 2.0 V
AVCC(min)                                      REFVSEL = {2} for 2.5 V                           2.2               V
                 active
                                                                                                 2.7

                                               fADC10CLK = 5.0 MHz,                  3V                    18  24 A
                                               REFON = 1, REFBURST = 0,

                                               REFVSEL = {2} for 2.5 V

IREF+            Operating supply current      fADC10CLK = 5.0 MHz,                  3V               15.5     21 A
                 into AVCC terminal (2)        REFON = 1, REFBURST = 0,

                                               REFVSEL = {1} for 2.0 V

                                               fADC10CLK = 5.0 MHz,                  3V               13.5     21 A
                                               REFON = 1, REFBURST = 0,

                                               REFVSEL = {0} for 1.5V

TCREF+           Temperature coefficient of IVREF+ = 0 A,                                                  30  50  ppm/
                 built-in reference (3)                                                                             C
                                               REFVSEL = (0, 1, 2}, REFON = 1

ISENSOR          Operating supply current      REFON = 0, INCH = 0Ah,                2.2 V                 20  22  A
                 into AVCC terminal (4)        ADC10ON = N A, TA = 30C               3V
                                                                                                           20  22

VSENSOR          See (5)                       ADC10ON = 1, INCH = 0Ah,              2.2 V            770
                                               TA = 30C                              3V                                   mV

                                                                                                      770

VMID             AVCC divider at channel 11    ADC10ON = 1, INCH = 0Bh,              2.2 V       1.06 1.1 1.14
                                               VMID is approximately 0.5 VAVCC      3V                                           V

                                                                                                 1.46 1.5 1.54

tSENSOR(sample)  Sample time required if       ADC10ON = 1, INCH = 0Ah,                          30                s
                 channel 10 is selected (6)    Error of conversion result  1 LSB

tVMID(sample)    Sample time required if       ADC10ON = 1, INCH = 0Bh,                          1                 s
                 channel 11 is selected (7)    Error of conversion result  1 LSB

PSRR_DC          Power supply rejection ratio  AVCC = AVCC (min) - AVCC(max),                         120          V/V
                 (dc)                          TA = 25C,
                                               REFVSEL = {0, 1, 2}, REFON = 1

PSRR_AC          Power supply rejection ratio  AVCC = AVCC (min) - AVCC(max),                         6.4          mV/V
                 (ac)                          TA = 25 C, f = 1 kHz, Vpp = 100 mV,
                                               REFVSEL = {0, 1, 2}, REFON = 1

tSETTLE          Settling time of reference    AVCC = AVCC (min) - AVCC(max),                              75      s
                 voltage (8)                   REFVSEL = {0, 1, 2}, REFON = 0  1

(1) The leakage current is defined in the leakage current table with P6.x/Ax parameter.

(2) The internal reference current is supplied via terminal AVCC. Consumption is independent of the ADC10ON control bit, unless a

      conversion is active. The REFON bit enables to settle the built-in reference before starting an A/D conversion.

(3) Calculated using the box method: (MAX(-40 to 85C) MIN(-40 to 85C)) / MIN(-40 to 85C)/(85C (40C)).

(4) The sensor current ISENSOR is consumed if (ADC10ON = 1 and REFON = 1) or (ADC10ON = 1 and INCH = 0Ah and sample signal is
      high). When REFON = 1, ISENSOR is already included in IREF+.

(5) The temperature sensor offset can be as much as 20C. A single-point calibration is recommended in order to minimize the offset error

      of the built-in temperature sensor.

(6) The typical equivalent impedance of the sensor is 51 k. The sample time required includes the sensor-on time tSENSOR(on).
(7) The on-time tVMID(on) is included in the sampling time tVMID(sample); no additional on time is needed.
(8) The condition is that the error in a conversion started after tREFON is less than 0.5 LSB.

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Comparator B

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

            PARAMETER                                  TEST CONDITIONS     VCC     MIN TYP MAX                    UNIT
                                                                           1.8 V                                    V
VCC         Supply voltage                                                         1.8                     3.6
                                                                                                                   A
                                                                                                           40
                                                                                                                   A
                                       CBPWRMD = 00, CBON = 1, CBRSx = 00  2.2 V                       30  50      A
                                       CBPWRMD = 01, CBON = 1, CBRSx = 00                                           V
            Comparator operating                                            3V                         40  65      mV
            supply current into AVCC.                                                                              mV
IAVCC_COMP  Excludes reference                                             2.2 V,                                  pF
            resistor ladder.                                                3V                                     k
                                                                                                       10  17      M
                                                                                                                   ns
                                       CBPWRMD = 10, CBON = 1, CBRSx = 00  2.2 V,            0.1           0.5     ns
                                                                            3V                                     s
                                                                                                                   s
            Quiescent current of       CBREFACC = 0, CBREFLx = 01,         2.2 V,                      10  17      s
                                                                            3V                                     s
IAVCC_REF   resistor ladder into AVCC. CBRSx = 10, REFON = 0, CBON = 0                                             s
                                                                           2.2 V,                                  s
            Including REF module       CBREFACC = 1, CBREFLx = 01,          3V                             22      s
            current.                   CBRSx = 10, REFON = 0, CBON = 0                                             s

VIC         Common mode input                                                      0                       VCC-1    V
            range

VOFFSET     Input offset voltage       CBPWRMD = 00                                                        20

                                       CBPWRMD = 01, 10                                                    10

CIN         Input capacitance                                                                          5
RSIN        Series input resistance
                                       ON - switch closed                                              3   4
                                       OFF - switch opened
                                                                                   50

                                       CBPWRMD = 00, CBF = 0                                               450

tPD         Propagation delay,         CBPWRMD = 01, CBF = 0                                               600
            response time

                                       CBPWRMD = 10, CBF = 0                                               50

                                       CBPWRMD = 00, CBON = 1, CBF = 1,            0.35      0.6           1.0
                                       CBFDLY = 00

            Propagation delay with     CBPWRMD = 00, CBON = 1, CBF = 1,            0.6       1.0           1.8
            filter active              CBFDLY = 01
tPD,filter
                                       CBPWRMD = 00, CBON = 1, CBF = 1,
                                       CBFDLY = 10                                 1.0       1.8           3.4

                                       CBPWRMD = 00, CBON = 1, CBF = 1,            1.8       3.4           6.5
                                       CBFDLY = 11

                                       CBON = 0 to CBON = 1                                            1   2
                                       CBPWRMD = 00, 01
tEN_CMP     Comparator enable time
                                       CBON = 0 to CBON = 1
                                       CBPWRMD = 10                                                        1.5

tEN_REF     Resistor reference enable  CBON = 0 to CBON = 1                                            1   1.5
            time

            Reference voltage for a VIN = reference into resistor ladder,           VIN     VIN VIN
                                                                                   (n+0.5)
VCB_REF     given tap                  n = 0 to 31                                           (n+1) (n+1.5)
                                                                                        /32
                                                                                             /32           /32

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MSP430F530x, MSP430F5310

SLAS677C SEPTEMBER 2010 REVISED SEPTEMBER 2012                                                          www.ti.com

Ports PU.0 and PU.1                                                                                    MAX UNIT
                                                                                                                    V
over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)
                                                                                                         0.4 V
     PARAMETER                                      TEST CONDITIONS     VCC  MIN TYP                                V

                                    VLDOO = 3.3 V 10%, IOH = -25 mA.                                   0.8 V

VOH  High-level output voltage      See Figure 13 for typical                2.4

                                    characteristics.

VOL  Low-level output voltage       VLDOO = 3.3 V 10%, IOL = 25 mA.
                                    See Figure 12 for typical

                                    characteristics.

                                    VLDOO = 3.3 V 10%

VIH  High-level input voltage       See Figure 14 for typical                2.0

                                    characteristics.

VIL  Low-level input voltage        VLDOO = 3.3 V 10%
                                    See Figure 14 for typical

                                    characteristics.

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                                                                                                                                                     TYPICAL LOW-LEVEL OUTPUT CURRENT
                                                                                                                                                                                 vs

                                                                                                                                                           LOW-LEVEL OUTPUT VOLTAGE

                                                                                                                                         90

                                                                                                                                                     V = 3.0 V                               V = 3.0 V
                                                                                                                                                         CC                                      CC

                                                                                                                                         80          T = 25 C                               T = 85 C
                                                                                                                                                        A                                       A

                                                                                         IOL - Typical Low-Level Output Current - mA     70                                                  V = 1.8 V
                                                                                                                                                                                                 CC

                                                                                                                                                                                             T = 25 C
                                                                                                                                                                                                A

                                                                                                                                         60

                                                                                                                                         50

                                                                                                                                         40                                                     V = 1.8 V
                                                                                                                                                                                                    CC

                                                                                                                                                                                                T = 85 C
                                                                                                                                                                                                A

                                                                                                                                         30

                                                                                                                                         20

                                                                                                                                         10

                                                                                                                                         0
                                                                                                                                             0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 1.1 1.2
                                                                                                                                                                                   VOL - Low-Level Output Voltage - V

            Figure 12. Ports PU.0, PU.1 Typical Low-Level Output Characteristics

                                                                                                                  TYPICAL HIGH-LEVEL OUTPUT CURRENT
                                                                                                                                           vs

                                                                                                                        HIGH-LEVEL OUTPUT VOLTAGE

                                                                               0

                                                                               -10

                                 IOH - Typical High-Level Output Current - mA  -20

                                                                               -30

                                                                                         V = 1.8 V
                                                                                             CC

                                                                               -40       T = 85 C
                                                                                            A

                                                                               -50

                                                                               -60                                                                                                   V = 3.0 V
                                                                                                                                                                                         CC

                                                                                                                                                                                     T = 85 C
                                                                                                                                                                                        A

                                                                                         V = 1.8 V
                                                                                             CC

                                                                               -70       T = 25 C                                                                                                         V = 3.0 V
                                                                                                                                      A                                                                        CC

                                                                                                                                                                                                           T = 25 C
                                                                                                                                                                                                              A

                                                                               -80

                                                                               -90                                                                1  1.5                             2             2.5                                                      3
                                                                                    0.5

                                                                                                                                                     VOH - High-Level Output Voltage - V

            Figure 13. Ports PU.0, PU.1 Typical High-Level Output Characteristics

            Input Threshold - V  2.0                                                                                                         TYPICAL PU.0, PU.1 INPUT THRESHOLD
                                            TA = 25 C, 85 C
                                                                                                                                                     VIT+, postive-going input threshold
                                 1.8                                                                                                                                                                                 VIT- , negative-going input threshold
                                 1.6
                                 1.4                                                                                                         2.2          2.6                             3                            3.4
                                 1.2
                                 1.0
                                 0.8
                                 0.6
                                 0.4
                                 0.2
                                 0.0

                                     1.8

                                                                                                                                                     LDOO Supply Voltage, VLDOO - V

            Figure 14. Ports PU.0, PU.1 Typical Input Threshold Characteristics

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LDO-PWR (LDO Power System)

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                 PARAMETER                                     TEST CONDITIONS                  VCC       MIN TYP           MAX    UNIT
                 LDO input detection threshold     LDO disabled                                                             3.75     V
VLAUNCH          LDO input voltage                                                                        3.76                       V
VLDOI            LDO output voltage                                                                                    3.3    5.5    V
VLDO             LDOO terminal input voltage with                                                                           9%
                 LDO disabled                                                                              1.8
VLDO_EXT                                                                                                                    3.6 V

ILDOO            Maximum external current from     LDO is on                                                                20 mA
                 LDOO terminal

IDET             LDO current overload detection                                                           60                100 mA

                 (1)

CLDOI            LDOI terminal recommended                                                                     4.7                 F
                 capacitance

CLDOO            LDOO terminal recommended                                                                     220                 nF
                 capacitance

tENABLE          Settling time VLDO                Within 2%, recommended                                                   2 ms
                                                   capacitances

(1) A current overload will be detected when the total current supplied from the LDO exceeds this value.

Flash Memory

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

                 PARAMETER                                                                  TEST          MIN TYP           MAX UNIT
                                                                                       CONDITIONS
                                                                                                                              3.6 V
DVCC(PGM/ERASE) Program and erase supply voltage                                                          1.8                200 ns

tREADMARGIN      Read access time during margin mode                                                                    3        5 mA
                                                                                                                        2     6.5 mA
IPGM             Supply current from DVCC during program                                                                      2.5 mA
                                                                                                                               16 ms
IERASE           Supply current from DVCC during erase
                                                                                                                                     cycles
IMERASE, IBANK Supply current from DVCC during mass erase or bank erase                                                              years
                                                                                                                               85 s
tCPT             Cumulative program time                                               See (1)                                 65 s

                 Program and erase endurance                                                              104  105             49 s

tRetention       Data retention duration                                               TJ = 25C          100                  73 s
tWord            Word or byte program time
tBlock, 0        Block program time for first byte or word                             See (2)            64                   32 ms

                                                                                       See (2)            49

tBlock, 1(N1)  Block program time for each additional byte or word, except for last  See (2)            37
                 byte or word

tBlock, N        Block program time for last byte or word                              See (2)            55

tErase           Erase time for segment, mass erase, and bank erase when               See (2)            23
                 available.

(1) The cumulative program time must not be exceeded when writing to a 128-byte flash block. This parameter applies to all programming
      methods: individual word or byte write and block write modes.

(2) These values are hardwired into the flash controller's state machine.

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JTAG and Spy-Bi-Wire Interface

over recommended ranges of supply voltage and operating free-air temperature (unless otherwise noted)

            PARAMETER                                                             TEST   MIN TYP           MAX UNIT
                                                                             CONDITIONS
                                                                                                              20 MHz
fSBW        Spy-Bi-Wire input frequency                                      2.2 V, 3 V       0               15 s
tSBW,Low    Spy-Bi-Wire low clock pulse length                               2.2 V, 3 V  0.025
            Spy-Bi-Wire enable time (TEST high to acceptance of first clock                                     1 s
tSBW, En    edge) (1)                                                        2.2 V, 3 V
                                                                                                            100 s
tSBW,Rst    Spy-Bi-Wire return to normal operation time                                  15                     5 MHz
fTCK        TCK input frequency - 4-wire JTAG(2)
                                                                             2.2 V       0                    10 MHz
                                                                                                              80 k
                                                                             3V          0

Rinternal   Internal pulldown resistance on TEST                             2.2 V, 3 V  45            60

(1) Tools accessing the Spy-Bi-Wire interface need to wait for the tSBW,En time after pulling the TEST/SBWTCK pin high before applying the
      first SBWTCK clock edge.

(2) fTCK may be restricted to meet the timing requirements of the module selected.

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                                               INPUT/OUTPUT SCHEMATICS
Port P1, P1.0 to P1.7, Input/Output With Schmitt Trigger

      P1REN.x

                                                       DVSS             0

                                                       DVCC             1  1

       P1DIR.x   0
From module                                 Direction

      P1OUT.x    1                 0: Input
From module
                                   1: Output
       P1SEL.x
         P1IN.x  0
                 1
    To module
                                                       P1DS.x                         P1.0/TA0CLK/ACLK
       P1IRQ.x                                         0: Low drive                   P1.1/TA0.0
                                                       1: High drive                  P1.2/TA0.1
                                                                                      P1.3/TA0.2
                    EN                                                                P1.4/TA0.3
                     D                                                                P1.5/TA0.4
                                                                                      P1.6/TA1CLK/CBOUT
                                                                                      P1.7/TA1.0

                          P1IE.x      EN
                    P1IFG.x        Q

                                      Set

                    P1SEL.x        Interrupt
                     P1IES.x         Edge
                                    Select

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        PIN NAME (P1.x)
                         Table 46. Port P1 (P1.0 to P1.7) Pin Functions
P1.0/TA0CLK/ACLK
P1.1/TA0.0              x                             FUNCTION          CONTROL BITS AND SIGNALS
P1.2/TA0.1
P1.3/TA0.2              0 P1.0 (I/O)                                    P1DIR.x     P1SEL.x
P1.4/TA0.3                  TA0CLK
P1.5/TA0.4                  ACLK                                        I: 0; O: 1  0
P1.6/TA1CLK/CBOUT
P1.7/TA1.0              1 P1.1 (I/O)                                    0           1
                             TA0.CCI0A
                             TA0.0                                       1           1

                         2 P1.2 (I/O)                                    I: 0; O: 1  0
                             TA0.CCI1A
                             TA0.1                                       0           1

                         3 P1.3 (I/O)                                    1           1
                             TA0.CCI2A
                             TA0.2                                       I: 0; O: 1  0

                         4 P1.4 (I/O)                                    0           1
                             TA0.CCI3A
                             TA0.3                                       1           1

                         5 P1.5 (I/O)                                    I: 0; O: 1  0
                             TA0.CCI4A
                             TA0.4                                       0           1

                         6 P1.6 (I/O)                                    1           1
                             TA1CLK
                             CBOUT comparator B                          I: 0; O: 1  0

                         7 P1.7 (I/O)                                    0           1
                             TA1.CCI0A
                             TA1.0                                       1           1

                                                                         I: 0; O: 1  0

                                                                         0           1

                                                                         1           1

                                                                         I: 0; O: 1  0

                                                                         0           1

                                                                         1           1

                                                                         I: 0; O: 1  0

                                                                         0           1

                                                                         1           1

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SLAS677C SEPTEMBER 2010 REVISED SEPTEMBER 2012                       Pad Logic

Port P2, P2.0 to P2.7, Input/Output With Schmitt Trigger

      P2REN.x

                                                          DVSS  0

                                                          DVCC  1        1

       P2DIR.x   0
From module                                 Direction

      P2OUT.x    1                 0: Input
From module
                                   1: Output
       P2SEL.x
         P2IN.x  0
                 1
    To module
                                                          P2DS.x                    P2.0/TA1.1
    To module                                             0: Low drive              P2.1/TA1.2
                                                          1: High drive             P2.2/TA2CLK/SMCLK
                                                                                    P2.3/TA2.0
                    EN                                                              P2.4/TA2.1
                     D                                                              P2.5/TA2.2
                                                                                    P2.6/RTCCLK/DMAE0
                                                                                    P2.7/UB0STE/UCA0CLK

                          P2IE.x     EN
                    P2IFG.x       Q

                                     Set

                    P2SEL.x        Interrupt
                     P2IES.x         Edge
                                    Select

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                         Table 47. Port P2 (P2.0 to P2.7) Pin Functions

PIN NAME (P2.x)       x                                FUNCTION          CONTROL BITS AND
                                                                               SIGNALS (1)

                                                                         P2DIR.x     P2SEL.x

P2.0/TA1.1            0 P2.0 (I/O)                                       I: 0; O: 1  0
P2.1/TA1.2                TA1.CCI1A
P2.2/TA2CLK/SMCLK         TA1.1                                          0           1
P2.3/TA2.0
P2.4/TA2.1            1 P2.1 (I/O)                                       1           1
P2.5/TA2.2                TA1.CCI2A
P2.6/RTCCLK/DMAE0         TA1.2                                          I: 0; O: 1  0
P2.7/UCB0STE/UCA0CLK
                      2 P2.2 (I/O)                                       0           1
                          TA2CLK
                          SMCLK                                          1           1

                      3 P2.3 (I/O)                                       I: 0; O: 1  0
                          TA2.CCI0A
                          TA2.0                                          0           1

                      4 P2.4 (I/O)                                       1           1
                          TA2.CCI1A
                          TA2.1                                          I: 0; O: 1  0

                      5 P2.5 (I/O)                                       0           1
                          TA2.CCI2A
                          TA2.2                                          1           1

                      6 P2.6 (I/O)                                       I: 0; O: 1  0
                          DMAE0
                          RTCCLK                                         0           1

                      7 P2.7 (I/O)                                       1           1
                          UCB0STE/UCA0CLK(2) (3)
                                                                         I: 0; O: 1  0

                                                                         0           1

                                                                         1           1

                                                                         I: 0; O: 1  0

                                                                         0           1

                                                                         1           1

                                                                         I: 0; O: 1  0

                                                                         X           1

(1) X = Don't care
(2) The pin direction is controlled by the USCI module.
(3) UCA0CLK function takes precedence over UCB0STE function. If the pin is required as UCA0CLK input or output, USCI B0 is forced to

      3-wire SPI mode if 4-wire SPI mode is selected.

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SLAS677C SEPTEMBER 2010 REVISED SEPTEMBER 2012                           Pad Logic

Port P3, P3.0 to P3.4, Input/Output With Schmitt Trigger

      P3REN.x

                                                              DVSS  0

                                                              DVCC  1             1

       P3DIR.x    0               Direction
From module       1               0: Input
                  0               1: Output
      P3OUT.x     1
From module                                                   P3DS.x                    P3.0/UCB0SIMO/UCB0SDA
                             EN                               0: Low drive              P3.1/UCB0SOMI/UCB0SCL
       P3SEL.x                 D                              1: High drive             P3.2/UCB0CLK/UCA0STE
          P3IN.x                                                                        P3.3/UCA0TXD/UCA0SIMO
                                                                                        P3.4/UCA0RXD/UCA0SOMI
    To module

                                  Table 48. Port P3 (P3.0 to P3.7) Pin Functions

    PIN NAME (P3.x)    x                            FUNCTION                            CONTROL BITS AND
                                                                                              SIGNALS (1)

                                                                                        P3DIR.x     P3SEL.x

P3.0/UCB0SIMO/UCB0SDA  0 P3.0 (I/O)                                                     I: 0; O: 1  0
P3.1/UCB0SOMI/UCB0SCL      UCB0SIMO/UCB0SDA(2) (3)
P3.2/UCB0CLK/UCA0STE                                                                    X           1
P3.3/UCA0TXD/UCA0SIMO  1 P3.1 (I/O)
P3.4/UCA0RXD/UCA0SOMI      UCB0SOMI/UCB0SCL(2) (3)                                      I: 0; O: 1  0

                       2 P3.2 (I/O)                                                     X           1
                           UCB0CLK/UCA0STE(2) (4)
                                                                                        I: 0; O: 1  0
                       3 P3.3 (I/O)
                           UCA0TXD/UCA0SIMO (2)                                         X           1

                       4 P3.4 (I/O)                                                     I: 0; O: 1  0
                           UCA0RXD/UCA0SOMI (2)
                                                                                        X           1

                                                                                        I: 0; O: 1  0

                                                                                        X           1

(1) X = Don't care
(2) The pin direction is controlled by the USCI module.
(3) If the I2C functionality is selected, the output drives only the logical 0 to VSS level.
(4) UCB0CLK function takes precedence over UCA0STE function. If the pin is required as UCB0CLK input or output, USCI A0 is forced to

      3-wire SPI mode if 4-wire SPI mode is selected.

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Port P4, P4.0 to P4.7, Input/Output With Schmitt Trigger                         Pad Logic

                          P4REN.x

                                                                  DVSS  0

                                                                  DVCC  1        1

                           P4DIR.x   0                 Direction
from Port Mapping Control            1                 0: Input
                                     0                 1: Output
                          P4OUT.x    1
from Port Mapping Control                                         P4DS.x                    P4.0/P4MAP0
                                                EN                0: Low drive              P4.1/P4MAP1
                          P4SEL.x                 D               1: High drive             P4.2/P4MAP2
                             P4IN.x                                                         P4.3/P4MAP3
                                                                                            P4.4/P4MAP4
    to Port Mapping Control                                                                 P4.5/P4MAP5
                                                                                            P4.6/P4MAP6
                                                                                            P4.7/P4MAP7

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                         Table 49. Port P4 (P4.0 to P4.7) Pin Functions

     PIN NAME (P4.x)  x                             FUNCTION             CONTROL BITS AND SIGNALS
P4.0/P4MAP0
P4.1/P4MAP1                                                   P4DIR.x (1)   P4SEL.x  P4MAPx
P4.2/P4MAP2
P4.3/P4MAP3           0 P4.0 (I/O)                            I: 0; O: 1    0        X
P4.4/P4MAP4               Mapped secondary digital function
P4.5/P4MAP5                                                              X  1         30
P4.6/P4MAP6           1 P4.1 (I/O)
P4.7/P4MAP7               Mapped secondary digital function   I: 0; O: 1    0        X

                      2 P4.2 (I/O)                                       X  1         30
                          Mapped secondary digital function
                                                              I: 0; O: 1    0        X
                      3 P4.3 (I/O)
                          Mapped secondary digital function              X  1         30

                      4 P4.4 (I/O)                            I: 0; O: 1    0        X
                          Mapped secondary digital function
                                                                         X  1         30
                      5 P4.5 (I/O)
                          Mapped secondary digital function   I: 0; O: 1    0        X

                      6 P4.6 (I/O)                                       X  1         30
                          Mapped secondary digital function
                                                              I: 0; O: 1    0        X
                      7 P4.7 (I/O)
                          Mapped secondary digital function              X  1         30

                                                              I: 0; O: 1    0        X

                                                                         X  1         30

                                                              I: 0; O: 1    0        X

                                                                         X  1         30

(1) The direction of some mapped secondary functions are controlled directly by the module. See Table 9 for specific direction control
      information of mapped secondary functions.

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Port P5, P5.0 and P5.1, Input/Output With Schmitt Trigger

                                                                                               Pad Logic

to/from Reference

to ADC10
INCHx = x

P5REN.x

                                                                 DVSS  0

                                                                 DVCC  1                          1

P5DIR.x                    0

                           1

      P5OUT.x              0                                                    P5DS.x                     P5.0/(A8/VeREF+)
From module                1                                                    0: Low drive               P5.1/(A9/VeREF)
                                                                                1: High drive
       P5SEL.x                        EN
         P5IN.x                         D                          Bus
                                                                 Keeper
    To module

                                           Table 50. Port P5 (P5.0 and P5.1) Pin Functions

          PIN NAME (P5.x)     x                        FUNCTION                             CONTROL BITS AND SIGNALS(1)
P5.0/A8/VeREF+ (2)
P5.1/A9/VeREF (5)            0 P5.0 (I/O)(3)                                                  P5DIR.x     P5SEL.x
                                   A8/VeREF+ (4)
                                                                                               I: 0; O: 1  0
                              1 P5.1 (I/O)(3)
                                   A9/VeREF (6)                                               X           1

                                                                                               I: 0; O: 1  0

                                                                                               X           1

(1) X = Don't care
(2) VeREF+ available on devices with ADC10_A.
(3) Default condition
(4) Setting the P5SEL.0 bit disables the output driver as well as the input Schmitt trigger to prevent parasitic cross currents when applying

      analog signals. An external voltage can be applied to VeREF+ and used as the reference for the ADC10_A when available.
(5) VeREF- available on devices with ADC10_A.
(6) Setting the P5SEL.1 bit disables the output driver as well as the input Schmitt trigger to prevent parasitic cross currents when applying

      analog signals. An external voltage can be applied to VeREF- and used as the reference for the ADC10_A when available.

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SLAS677C SEPTEMBER 2010 REVISED SEPTEMBER 2012

Port P5, P5.2, Input/Output With Schmitt Trigger

              To XT2

    P5REN.2

                                                    DVSS  0

                                                    DVCC  1                       1

    P5DIR.2        0

                   1

        P5OUT.2    0                                               P5DS.2            P5.2/XT2IN
Module X OUT       1                                               0: Low drive
                                                                   1: High drive
        P5SEL.2               EN
           P5IN.2               D                     Bus
                                                    Keeper
   Module X IN

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Port P5, P5.3, Input/Output With Schmitt Trigger                   SLAS677C SEPTEMBER 2010 REVISED SEPTEMBER 2012

              To XT2                                                                              Pad Logic

P5REN.3

                                                                   DVSS     0

                                                                   DVCC     1           1

P5DIR.3                 0

                        1

        P5OUT.3         0                                                P5DS.3                  P5.3/XT2OUT
Module X OUT            1                                                0: Low drive
                                                                         1: High drive
        P5SEL.3                    EN
           P5IN.3                    D                      Bus
                                                          Keeper
   Module X IN

                                        Table 51. Port P5 (P5.2, P5.3) Pin Functions

       PIN NAME (P5.x)     x             FUNCTION                  CONTROL BITS AND SIGNALS(1)
P5.2/XT2IN
                                                       P5DIR.x     P5SEL.2              P5SEL.3  XT2BYPASS
P5.3/XT2OUT
                           2 P5.2 (I/O)                I: 0; O: 1        0              X        X

                              XT2IN crystal mode(2)    X                 1              X        0

                              XT2IN bypass mode(2)     X                 1              X        1

                           3 P5.3 (I/O)                I: 0; O: 1        0              X        X

                              XT2OUT crystal mode(3)   X                 1              X        0

                              P5.3 (I/O)(3)            X                 1              X        1

(1) X = Don't care
(2) Setting P5SEL.2 causes the general-purpose I/O to be disabled. Pending the setting of XT2BYPASS, P5.2 is configured for crystal

      mode or bypass mode.
(3) Setting P5SEL.2 causes the general-purpose I/O to be disabled in crystal mode. When using bypass mode, P5.3 can be used as

      general-purpose I/O.

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Port P5, P5.4 and P5.5 Input/Output With Schmitt Trigger

               to XT1

    P5REN.4

                                                          DVSS  0

                                                          DVCC  1                       1

         P5DIR.4   0                                                     P5DS.4            P5.4/XIN
                   1                                                     0: Low drive
        P5OUT.4    0                                                     1: High drive
Module X OUT       1
                                                            Bus
        P5SEL.4               EN                          Keeper
           P5IN.4               D

   Module X IN

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                           to XT1
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P5REN.5

                                                                            DVSS       0

                                                                            DVCC       1                     1

                         P5DIR.5      0                                                    P5DS.5                  P5.5/XOUT
                                      1                                                    0: Low drive
                        P5OUT.5       0                                                    1: High drive
               Module X OUT           1
     P5SEL.5                                                                  Bus
XT1BYPASS                                        EN                         Keeper
                                                   D
                           P5IN.5

                   Module X IN

                                      Table 52. Port P5 (P5.4 and P5.5) Pin Functions

       PIN NAME (P7.x)             x                  FUNCTION              CONTROL BITS AND SIGNALS(1)
P5.4/XIN
                                                                P5DIR.x     P5SEL.4                       P5SEL.5  XT1BYPASS
P5.5/XOUT
                                   4 P5.4 (I/O)                 I: 0; O: 1  0                             X        X
                                       XIN crystal mode(2)
                                       XIN bypass mode(2)       X           1                             X        0

                                                                X           1                             X        1

                                   5 P5.5 (I/O)                 I: 0; O: 1  0                             X        X

                                      XOUT crystal mode(3)      X           1                             X        0

                                      P5.5 (I/O)(3)             X           1                             X        1

(1) X = Don't care
(2) Setting P5SEL.4 causes the general-purpose I/O to be disabled. Pending the setting of XT1BYPASS, P5.4 is configured for crystal

      mode or bypass mode.
(3) Setting P5SEL.4 causes the general-purpose I/O to be disabled in crystal mode. When using bypass mode, P5.5 can be used as

      general-purpose I/O.

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Port P6, P6.0 to P6.7, Input/Output With Schmitt Trigger

             to ADC10
            INCHx = x

   to Comparator_B
from Comparator_B

                CBPD.x

               P6REN.x

                                                          DVSS 0

                                                          DVCC 1                      1

          P6DIR.x       0             Direction
                        1             0: Input
         P6OUT.x        0             1: Output
    From module         1
                                                                       P6DS.x            P6.0/CB0/(A0)
          P6SEL.x                 EN                                   0: Low drive      P6.1/CB1/(A1)
            P6IN.x                 D                                   1: High drive     P6.2/CB2/(A2)
                                                                                         P6.3/CB3/(A3)
        To module                                           Bus                          P6.4/CB4/(A4)
                                                          Keeper                         P6.5/CB5/(A5)
                                                                                         P6.6/CB6/(A6)
                                                                                         P6.7/CB7/(A7)

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                         Table 53. Port P6 (P6.0 to P6.7) Pin Functions

     PIN NAME (P6.x)  x                                FUNCTION          CONTROL BITS AND SIGNALS
P6.0/CB0/(A0)
P6.1/CB1/(A1)                                                    P6DIR.x     P6SEL.x  CBPD
P6.2/CB2/(A2)
P6.3/CB3/(A3)         0 P6.0 (I/O)                               I: 0; O: 1  0        0
P6.4/CB4/(A4)             A0 (only on devices with ADC)
P6.5/CB5/(A5)             CB0 (1)                                        X   1        X
P6.6/CB6/(A6)
P6.7/CB7/(A7)         1 P6.1 (I/O)                                       X   X        1
                          A1 (only on devices with ADC)
                          CB1 (1)                                I: 0; O: 1  0        0

                      2 P6.2 (I/O)                                       X   1        X
                          A2 (only on devices with ADC)
                          CB2 (1)                                        X   X        1

                      3 P6.3 (I/O)                               I: 0; O: 1  0        0
                          A3 (only on devices with ADC)
                          CB3 (1)                                        X   1        X

                      4 P6.4 (I/O)                                       X   X        1
                          A4 (only on devices with ADC)
                          CB4 (1)                                I: 0; O: 1  0        0

                      5 P6.5 (I/O)                                       X   1        X
                          A5 (only on devices with ADC)
                          CB5 (1)                                        X   X        1

                      6 P6.6 (I/O)                               I: 0; O: 1  0        0
                          A6 (only on devices with ADC)
                          CB6 (1)                                        X   1        X

                      7 P6.7 (I/O)                                       X   X        1
                          A7 (only on devices with ADC)
                          CB7 (1)                                I: 0; O: 1  0        0

                                                                         X   1        X

                                                                         X   X        1

                                                                 I: 0; O: 1  0        0

                                                                         X   1        X

                                                                         X   X        1

                                                                 I: 0; O: 1  0        0

                                                                         X   1        X

                                                                         X   X        1

(1) Setting the CBPD.x bit disables the output driver as well as the input Schmitt trigger to prevent parasitic cross currents when applying
      analog signals. Selecting the CBx input pin to the comparator multiplexer with the CBx bits automatically disables output driver and input
      buffer for that pin, regardless of the state of the associated CBPD.x bit.

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SLAS677C SEPTEMBER 2010 REVISED SEPTEMBER 2012           LDOO VSSU
                                                                   Pad Logic
Port PU.0, PU.1 Ports

                               PUOPE

    PUOUT0                                                                                  PU.0
       PUIN0                                                                                PU.1
       PUIPE
       PUIN1

    PUOUT1

              Table 54. Port PU.0, PU.1 Output Functions(1)

           CONTROL BITS                                                          PIN NAME
                PUOUT1
    PUOPE            X                              PUOUT0          PU.1/DM                 PU.0/DP
        0            0                                   X
        1            0                                   0   Output disabled                Output disabled
        1            1                                   1
        1            1                                   0          Output low              Output low
        1                                                1
                                                                    Output low              Output high

                                                                    Output high             Output low

                                                                    Output high             Output high

    (1) PU.1 and PU.0 inputs and outputs are supplied from LDOO. LDOO can be generated by the device
          using the integrated 3.3-V LDO when enabled. LDOO can also be supplied externally when the 3.3-V
          LDO is not being used and is disabled.

              Table 55. Port PU.0, PU.1 Input Functions(1)

           CONTROL BITS                                            PIN NAME
                 PUIPE
                     0                              PU.1/DM                      PU.0/DP
                     1
                                                    Input disabled  Input disabled

                                                    Input enabled            Input enabled

           (1) PU.1 and PU.0 inputs and outputs are supplied from LDOO. LDOO
                 can be generated by the device using the integrated 3.3-V LDO
                 when enabled. LDOO can also be supplied externally when the 3.3-
                 V LDO is not being used and is disabled.

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Port J, J.0 JTAG Pin TDO, Input/Output With Schmitt Trigger or Output

PJREN.0                                                                Pad Logic

                                                       DVSS  0

                                                       DVCC  1         1

PJDIR.0       0

DVCC          1

   PJOUT.0    0                                        PJDS.0                     PJ.0/TDO
From JTAG     1                                        0: Low drive
From JTAG                                              1: High drive
                         EN
      PJIN.0               D

Port J, J.1 to J.3 JTAG Pins TMS, TCK, TDI/TCLK, Input/Output With Schmitt Trigger or Output

PJREN.x                                                                Pad Logic

                                                       DVSS  0

                                                       DVCC  1         1

    PJDIR.x   0                                        PJDS.x                     PJ.1/TDI/TCLK
       DVSS   1                                        0: Low drive               PJ.2/TMS
              0                                        1: High drive              PJ.3/TCK
   PJOUT.x    1
From JTAG
From JTAG                EN
                           D
      PJIN.x

    To JTAG

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MSP430F530x, MSP430F5310

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                                           Table 56. Port PJ (PJ.0 to PJ.3) Pin Functions                  CONTROL BITS/
                                                                                                              SIGNALS (1)
    PIN NAME (PJ.x)  x                    FUNCTION                                                               PJDIR.x
                                                                                                                I: 0; O: 1
PJ.0/TDO             0 PJ.0 (I/O)(2)                                                                                 X
PJ.1/TDI/TCLK            TDO (3)                                                                                I: 0; O: 1
PJ.2/TMS                                                                                                             X
PJ.3/TCK             1 PJ.1 (I/O)(2)                                                                            I: 0; O: 1
                         TDI/TCLK(3) (4)                                                                             X
                                                                                                                I: 0; O: 1
                     2 PJ.2 (I/O)(2)                                                                                 X
                         TMS(3) (4)

                     3 PJ.3 (I/O)(2)
                         TCK (3) (4)

(1) X = Don't care
(2) Default condition
(3) The pin direction is controlled by the JTAG module.
(4) In JTAG mode, pullups are activated automatically on TMS, TCK, and TDI/TCLK. PJREN.x are do not care.

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                                                       DEVICE DESCRIPTORS

Table 57 list the complete contents of the device descriptor tag-length-value (TLV) structure for each device type.

                                       Table 57. Device Descriptor Table (1)

              DESCRIPTION              ADDRESS          SIZE    'F5304    'F5308    'F5308    'F5309    'F5309    'F5310    'F5310
                                                       (bytes)             RGC       RGZ       RGC       RGZ       RGC       RGZ
                  Info length                                   VALUE     VALUE     VALUE     VALUE     VALUE     VALUE     VALUE
Info Block       CRC length            01A00h          1          06h       06h       06h       06h       06h       06h       06h
                 CRC value                                        06h       06h       06h       06h       06h       06h       06h
Die Record        Device ID            01A01h          1                  per unit  per unit  per unit  per unit  per unit  per unit
   ADC10          Device ID                                     per unit    13h       13h       14h       14h       15h       15h
             Hardware revision         01A02h          2          12h       81h       81h       81h       81h       81h       81h
Calibration  Firmware revision                                    81h     per unit  per unit  per unit  per unit  per unit  per unit
              Die Record Tag           01A04h          1                  per unit  per unit  per unit  per unit  per unit  per unit
     REF     Die Record length                                  per unit    08h       08h       08h       08h       08h       08h
Calibration     Lot/Wafer ID           01A05h          1        per unit    0Ah       0Ah       0Ah       0Ah       0Ah       0Ah
               Die X position                                             per unit  per unit  per unit  per unit  per unit  per unit
Peripheral     Die Y position          01A06h          1          08h     per unit  per unit  per unit  per unit  per unit  per unit
Descriptor       Test results                                     0Ah     per unit  per unit  per unit  per unit  per unit  per unit
                                       01A07h          1        per unit  per unit  per unit  per unit  per unit  per unit  per unit
                                                                per unit                        13h       13h       13h       13h
                                       01A08h          1        per unit                        10h       10h       10h       10h
                                                                per unit                      per unit  per unit  per unit  per unit
                                       01A09h          1                                      per unit  per unit  per unit  per unit
                                                                                              per unit  per unit  per unit  per unit
                                       01A0Ah          4
                                                                                              per unit  per unit  per unit  per unit
                                       01A0Eh          2
                                                                                              per unit  per unit  per unit  per unit
                                       01A10h          2
                                                                                              per unit  per unit  per unit  per unit
                                       01A12h          2
                                                                                              per unit  per unit  per unit  per unit
             ADC10 Calibration Tag     01A14h          1        13h       13h       13h
                                                                                              per unit  per unit  per unit  per unit
             ADC10 Calibration length  01A15h          1        10h       10h       10h
                                       01A16h                                                   12h       12h       12h       12h
                  ADC Gain Factor      01A18h          2        per unit per unit per unit      06h       06h       06h       06h
                                       01A1Ah                                                 per unit  per unit  per unit  per unit
                      ADC Offset       01A1Ch          2        per unit per unit per unit
                                       01A1Eh                                                 per unit  per unit  per unit  per unit
               ADC 1.5-V Reference     01A20h          2        per unit per unit per unit
                Temp. Sensor 30C      01A22h                                                 per unit  per unit  per unit  per unit
                                       01A24h          2        per unit per unit per unit
               ADC 1.5-V Reference                                                              02h       02h       02h       02h
                Temp. Sensor 85C                      2        per unit per unit per unit
                                                                                                61h       61h       60h       60h
               ADC 2.0-V Reference                     2        per unit per unit per unit      08h       08h       08h       08h
                Temp. Sensor 30C                                                               8Ah       8Ah       8Ah       8Ah
                                                       2        per unit per unit per unit      0Ch       0Ch       0Ch       0Ch
               ADC 2.0-V Reference                                                              86h       86h       86h       86h
                Temp. Sensor 85C                      2        per unit per unit per unit      0Eh       0Eh       0Eh       0Eh
                                                                                                2Dh       2Dh       2Dh       2Dh
               ADC 2.5-V Reference                                                              2Ah       2Ah       2Ah       2Ah
                Temp. Sensor 30C                                                               50h       50h       40h       40h

               ADC 2.5-V Reference
                Temp. Sensor 85C

             REF Calibration Tag       01A26h          1        12h       12h       12h

             REF Calibration length    01A27h          1        06h       06h       06h
                                       01A28h
             REF 1.5-V Reference       01A2Ah          2        per unit per unit per unit
                       Factor          01A2Ch
                                                       2        per unit per unit per unit
             REF 2.0-V Reference
                       Factor                          2        per unit per unit per unit

             REF 2.5-V Reference
                       Factor

             Peripheral Descriptor Tag 01A2Eh          1        02h       02h       02h

             Peripheral Descriptor     01A2Fh          1        5Ch       60h       60h
                      Length

             Memory 1                                  2        08h       08h       08h

                                                                8Ah       8Ah       8Ah

             Memory 2                                  2        0Ch       0Ch       0Ch

                                                                86h       86h       86h

             Memory 3                                  2        0Eh       0Eh       0Eh

                                                                2Dh       2Dh       2Dh

             Memory 4                                  2        2Ah       2Ah       2Ah

                                                                70h       60h       60h

(1) N/A = Not applicable                                                                      Submit Documentation Feedback  85
Copyright 20102012, Texas Instruments Incorporated
MSP430F530x, MSP430F5310

SLAS677C SEPTEMBER 2010 REVISED SEPTEMBER 2012                                                       www.ti.com

                      Table 57. Device Descriptor Table (1) (continued)

     DESCRIPTION                   ADDRESS   SIZE        'F5304  'F5308  'F5308  'F5309  'F5309  'F5310  'F5310
                                            (bytes)               RGC     RGZ     RGC     RGZ     RGC     RGZ
         Memory 5                                        VALUE
          delimiter                                 2/1          VALUE   VALUE   VALUE   VALUE   VALUE   VALUE
    Peripheral count                                 1     8Eh
    MSP430CPUXV2                                     1             90h     90h     91h     91h     92h     92h
                                                     2     00h                     8Eh     8Eh
            JTAG                                     2             00h     00h                     00h     00h
            SBW                                      2     1Eh                     00h     00h
           EEM-S                                     2             20h     20h                     20h     20h
           TI BSL                                    2     00h                     20h     20h
            SFR                                      2     23h     00h     00h                     00h     00h
            PMM                                      2             23h     23h     00h     00h     23h     23h
            FCTL                                     2     00h                     23h     23h
          CRC16                                      2     09h     00h     00h                     00h     00h
       CRC16_RB                                      2             09h     09h     00h     00h     09h     09h
         RAMCTL                                      2     00h                     09h     09h
          WDT_A                                      2     0Fh     00h     00h                     00h     00h
            UCS                                      2             0Fh     0Fh     00h     00h     0Fh     0Fh
            SYS                                      2     00h                     0Fh     0Fh
            REF                                      2     03h     00h     00h                     00h     00h
      Port Mapping                                   2             03h     03h     00h     00h     03h     03h
          Port 1/2                                   2     00h                     03h     03h
          Port 3/4                                   2     FCh     00h     00h                     00h     00h
          Port 5/6                                   2             FCh     FCh     00h     00h     FCh     FCh
            JTAG                                     2     10h                     FCh     FCh
             TA0                                     2     41h     10h     10h                     10h     10h
             TA1                                     2             41h     41h     10h     10h     41h     41h
             TB0                                     2     02h                     41h     41h
             TA2                                     2     30h     02h     02h                     02h     02h
            RTC                                      2             30h     30h     02h     02h     30h     30h
          MPY32                                      2     02h                     30h     30h
           DMA-3                                     2     38h     02h     02h                     02h     02h
        USCI_A/B                                     2             38h     38h     02h     02h     38h     38h
                                                           01h                     38h     38h
                                                           3Ch     01h     01h                     01h     01h
                                                                   3Ch     3Ch     01h     01h     3Ch     3Ch
                                                           00h                     3Ch     3Ch
                                                           3Dh     00h     00h                     00h     00h
                                                                   3Dh     3Dh     00h     00h     3Dh     3Dh
                                                           00h                     3Dh     3Dh
                                                           44h     00h     00h                     00h     00h
                                                                   44h     44h     00h     00h     44h     44h
                                                           00h                     44h     44h
                                                           40h     00h     00h                     00h     00h
                                                                   40h     40h     00h     00h     40h     40h
                                                           01h                     40h     40h
                                                           48h     01h     01h                     01h     01h
                                                                   48h     48h     01h     01h     48h     48h
                                                           02h                     48h     48h
                                                           42h     02h     02h                     02h     02h
                                                                   42h     42h     02h     02h     42h     42h
                                                           03h                     42h     42h
                                                           A0h     03h     03h                     03h     03h
                                                                   A0h     A0h     03h     03h     A0h     A0h
                                                           01h                     A0h     A0h
                                                           10h     01h     01h                     01h     01h
                                                                   10h     10h     01h     01h     10h     10h
                                                           04h                     10h     10h
                                                           51h     04h     04h                     04h     04h
                                                                   51h     51h     04h     04h     51h     51h
                                                           02h                     51h     51h
                                                           52h     02h     02h                     02h     02h
                                                                   52h     52h     02h     02h     52h     52h
                                                           02h                     52h     52h
                                                           53h     02h     02h                     02h     02h
                                                                   53h     53h     02h     02h     53h     53h
                                                           0Eh                     53h     53h
                                                           5Fh     0Eh     0Eh                     0Eh     0Eh
                                                                   5Fh     5Fh     0Eh     0Eh     5Fh     5Fh
                                                           02h                     5Fh     5Fh
                                                           62h     02h     02h                     02h     02h
                                                                   62h     62h     02h     02h     62h     62h
                                                           04h                     62h     62h
                                                           61h     04h     04h                     04h     04h
                                                                   61h     61h     04h     04h     61h     61h
                                                           04h                     61h     61h
                                                           67h     04h     04h                     04h     04h
                                                                   67h     67h     04h     04h     67h     67h
                                                           04h                     67h     67h
                                                           61h     04h     04h                     04h     04h
                                                                   61h     61h     04h     04h     61h     61h
                                                           0Ah                     61h     61h
                                                           68h     0Ah     0Ah                     0Ah     0Ah
                                                                   68h     68h     0Ah     0Ah     68h     68h
                                                           02h                     68h     68h
                                                           85h     02h     02h                     02h     02h
                                                                   85h     85h     02h     02h     85h     85h
                                                           04h                     85h     85h
                                                           47h     04h     04h                     04h     04h
                                                                   47h     47h     04h     04h     47h     47h
                                                           10h                     47h     47h
                                                           90h     0Ch     0Ch                     0Ch     0Ch
                                                                   90h     90h     0Ch     0Ch     90h     90h
                                                                                   90h     90h

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