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MSC8122TMP6400

器件型号:MSC8122TMP6400
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:FREESCALE (NXP )
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供应商 器件名称 价格 最低购买 库存  
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器件描述

32-BIT, 400 MHz, OTHER DSP, PBGA431

32位, 400 MHz, 其它数字信号处理器, PBGA431

参数
MSC8122TMP6400外部数据总线宽度 32
MSC8122TMP6400端子数量 431
MSC8122TMP6400最小工作温度 -40 Cel
MSC8122TMP6400最大工作温度 105 Cel
MSC8122TMP6400加工封装描述 LEAD FREE, FCBGA-431
MSC8122TMP6400欧盟RoHS规范 Yes
MSC8122TMP6400状态 NRFND
MSC8122TMP6400microprocessor_microcontroller_peripheral_ic_type DIGITAL SIGNAL PROCESSOR, OTHER
MSC8122TMP6400地址总线宽度 32
MSC8122TMP6400桶形移位器 NO
MSC8122TMP6400位数 16
MSC8122TMP6400边界扫描 YES
MSC8122TMP6400clock_frequency_max 400 MHz
MSC8122TMP6400format FIXED POINT
MSC8122TMP6400内部总线架构 MULTIPLE
MSC8122TMP6400jesd_30_code S-PBGA-B431
MSC8122TMP6400jesd_609_code e2
MSC8122TMP6400低功耗模式 YES
MSC8122TMP6400moisture_sensitivity_level 3
MSC8122TMP6400包装材料 PLASTIC/EPOXY
MSC8122TMP6400package_code FBGA
MSC8122TMP6400package_equivalence_code BGA431,21X21,32
MSC8122TMP6400包装形状 SQUARE
MSC8122TMP6400包装尺寸 GRID ARRAY
MSC8122TMP6400peak_reflow_temperature__cel_ 250
MSC8122TMP6400power_supplies 1.2,3.3
MSC8122TMP6400qualification_status COMMERCIAL
MSC8122TMP6400ram__words_ 735232
MSC8122TMP6400seated_height_max 3.3 mm
MSC8122TMP6400sub_category Digital Signal Processors
MSC8122TMP6400额定供电电压 1.2 V
MSC8122TMP6400最小供电电压 1.14 V
MSC8122TMP6400最大供电电压 1.26 V
MSC8122TMP6400表面贴装 YES
MSC8122TMP6400工艺 CMOS
MSC8122TMP6400温度等级 INDUSTRIAL
MSC8122TMP6400端子涂层 TIN COPPER/TIN SILVER
MSC8122TMP6400端子形式 BALL
MSC8122TMP6400端子间距 0.8000 mm
MSC8122TMP6400端子位置 BOTTOM
MSC8122TMP6400time_peak_reflow_temperature_max__s_ 30
MSC8122TMP6400length 20 mm
MSC8122TMP6400width 20 mm

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MSC8122TMP6400器件文档内容

Freescale Semiconductor                                                   Document Number: MSC8122
Data Sheet:                                                                                 Rev. 14, 12/2007

                                                                         MSC8122

                                                                         FC PBGA431
                                                                         20 mm 20 mm

Quad Digital Signal
Processor

Four StarCoreTM SC140 DSP extended cores, each with an SC140              8 memory banks for external memories, and 2 memory banks for
   DSP core, 224 Kbyte of internal SRAM M1 memory (1436 Kbyte               IPBus peripherals and internal memories.
   total), 16 way 16 Kbyte instruction cache (ICache), four-entry         Multi-channel DMA controller with 16 time-multiplexed single
   write buffer, external cache support, programmable interrupt             channels, up to four external peripherals, DONE or DRACK
   controller (PIC), local interrupt controller (LIC), and low-power        protocol for two external peripherals,.service for up to 16 internal
   Wait and Stop processing modes.                                          requests from up to 8 internal FIFOs per channel, FIFO generated
                                                                            watermarks and hungry requests, priority-based
475 Kbyte M2 memory for critical data and temporary data                  time-multiplexing between channels using 16 internal priority
   buffering.                                                               levels or round-robin time-multiplexing between channels,
                                                                            flexible channel configuration with connection to local bus or
4 Kbyte boot ROM.                                                         system bus, and flyby transfer support that bypasses the FIFO.
M2-accessible multi-core MQBus connecting the M2 memory                Up to four independent TDM modules with programmable word
                                                                            size (2, 4, 8, or 16-bit), hardware-base A-law/-law conversion,
   with all four cores, operating at the core frequency, with data bus      up to 128 Mbps data rate for all channels, with glueless interface
   access of up to 128-bit reads and up to 64-bit writes, central           to E1 or T1 framers, and can interface with H-MVIP/H.110
   efficient round-robin arbiter for core access to the bus, and atomic     devices, TSI, and codecs such as AC-97.
   operation control of M2 memory access by the cores and the local       Ethernet controller with support for 10/100 Mbps MII/RMII/SMII
   bus.                                                                     including full- and half-duplex operation, full-duplex flow
Internal PLL configured are reset by configuration signal values.         controls, out-of-sequence transmit queues, programmable
60x-compatible system bus with 64 or 32 bit data and 32-bit               maximum frame length including jumbo frames and VLAN tags
   address bus, support for multi-master designs, four-beat burst           and priority, retransmission after collision, CRC generation and
   transfers (eight-beat in 32-bit data mode), port size of 64/32/16/8      verification of inbound/outbound packets, address recognition
   bits controlled by the internal memory controller,.access to             (including exact match, broadcast address, individual hash check,
   external memory or peripherals, access by an external host to            group hash check, and promiscuous mode), pattern matching,
   internal resources, slave support with direct access to internal         insertion with expansion or replacement for transmit frames,
   resources including M1 and M2 memories, and on-device                    VLAN tag insertion, RMON statistics, local bus master DMA for
   arbitration for up to four master devices.                               descriptor fetching and buffer access, and optional multiplexing
Direct slave interface (DSI) using a 32/64-bit slave host interface       with GPIO (MII/RMII/SMII) or DSI/system bus signals lines
   with 2125 bit addressing and 32/64-bit data transfers, direct           (MII/RMII).
   access by an external host to internal and external resources,         UART with full-duplex operation up to 6.25 Mbps.
   synchronous or asynchronous accesses with burst capability in          Up to 32 general-purpose input/output (GPIO) ports.
   synchronous mode, dual or single strobe mode, write and read          I2C interface that allows booting from EEPROM devices.
   buffers to improve host bandwidth, byte enable signals for             Two timer modules, each with sixteen configurable 16-bit timers.
   1/2/4/8-byte write granularity, sliding window mode for access         Eight programmable hardware semaphores.
   using a reduced number of address pins, chip ID decoding to            Global interrupt controller (GIC) with interrupt consolidation and
   allow one CS signal to control multiple DSPs, broadcast mode to          routing to INT_OUT, NMI_OUT, and the cores; thirty-two virtual
   write to multiple DSPs, and big-endian/little-endian/munged              maskable interrupts (8 per core) and four virtual NMI (one per
   support.                                                                 core) that can be generated by a simple write access.
Three mode signal multiplexing: 64-bit DSI and 32-bit system            Optional booting external memory, external host, UART, TDM,
   bus, 32-bit DSI and 64-bit system bus, or 32-bit DSI and 32-bit          or I2C.
   system bus.
Flexible memory controller with three UPMs, a GPCM, a
   page-mode SDRAM machine, glueless interface to a variety of
   memories and devices, byte enables for 64- or 32-bit bus widths,

Freescale Semiconductor, Inc., 2004, 2007. All rights reserved.
   Table of Contents

1 Pin Assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4   Figure 9. Timing Diagram for a Reset Configuration Write . . . . . . 21
     1.1 FC-PBGA Ball Layout Diagrams . . . . . . . . . . . . . . . . . . .4                 Figure 10.Internal Tick Spacing for Memory Controller Signals. . . 22
     1.2 Signal List By Ball Location. . . . . . . . . . . . . . . . . . . . . . .7          Figure 11.SIU Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
                                                                                             Figure 12.CLKOUT and CLKIN Signals. . . . . . . . . . . . . . . . . . . . . 26
2 Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . .13       Figure 13.DMA Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
     2.1 Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13         Figure 14.Asynchronous Single- and Dual-Strobe Modes Read
     2.2 Recommended Operating Conditions. . . . . . . . . . . . . .14
     2.3 Thermal Characteristics . . . . . . . . . . . . . . . . . . . . . . . .14                        Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
     2.4 DC Electrical Characteristics . . . . . . . . . . . . . . . . . . . .15             Figure 15.Asynchronous Single- and Dual-Strobe Modes Write
     2.5 AC Timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16
                                                                                                          Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
3 Hardware Design Considerations . . . . . . . . . . . . . . . . . . . . . .39               Figure 16.Asynchronous Broadcast Write Timing Diagram . . . . . . 30
     3.1 Start-up Sequencing Recommendations . . . . . . . . . . .39                         Figure 17.DSI Synchronous Mode Signals Timing Diagram . . . . . 31
     3.2 Power Supply Design Considerations. . . . . . . . . . . . . .40                     Figure 18.TDM Inputs Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
     3.3 Connectivity Guidelines . . . . . . . . . . . . . . . . . . . . . . . .41           Figure 19.TDM Output Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
     3.4 External SDRAM Selection . . . . . . . . . . . . . . . . . . . . . .42              Figure 20.UART Input Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
     3.5 Thermal Considerations . . . . . . . . . . . . . . . . . . . . . . . .43            Figure 21.UART Output Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
                                                                                             Figure 22.Timer Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
4 Ordering Information. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .43      Figure 23.MDIO Timing Relationship to MDC . . . . . . . . . . . . . . . . 34
5 Package Information. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .44       Figure 24.MII Mode Signal Timing . . . . . . . . . . . . . . . . . . . . . . . . . 35
6 Product Documentation . . . . . . . . . . . . . . . . . . . . . . . . . . . . .44          Figure 26.SMII Mode Signal Timing. . . . . . . . . . . . . . . . . . . . . . . . 36
7 Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .45   Figure 27.GPIO Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
                                                                                             Figure 28.EE Pin Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
List of Figures                                                                              Figure 29.Test Clock Input Timing Diagram. . . . . . . . . . . . . . . . . . 38
                                                                                             Figure 30.Boundary Scan (JTAG) Timing Diagram . . . . . . . . . . . . 38
Figure 1. MSC8122 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . 3            Figure 31.Test Access Port Timing Diagram . . . . . . . . . . . . . . . . . 39
Figure 2. StarCore SC140 DSP Extended Core Block Diagram . . 3                               Figure 32.TRST Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . 39
Figure 3. MSC8122 Package, Top View . . . . . . . . . . . . . . . . . . . . 5                Figure 33.Core Power Supply Decoupling. . . . . . . . . . . . . . . . . . . 40
Figure 4. MSC8122 Package, Bottom View . . . . . . . . . . . . . . . . . . 6                 Figure 34.VCCSYN Bypass . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
Figure 5. Overshoot/Undershoot Voltage for VIH and VIL. . . . . . . 16                       Figure 35.MSC8122 Mechanical Information, 431-pin FC-PBGA
Figure 6. Start-Up Sequence: VDD and VDDH Raised Together . . 17
Figure 7. Start-Up Sequence: VDD Raised Before VDDH with CLKIN                                            Package. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

             Started with VDDH . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Figure 8. Power-Up Sequence for VDDH and VDD/VCCSYN . . . . . 18

   MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

2                                                                                            Freescale Semiconductor
                               SC140                              SC140                  SC140               SC140
                         Extended Core                      Extended Core          Extended Core       Extended Core

                            MQBus                                               128               SQBus
                         Boot                                                        128           Local Bus
                         ROM                                                              64
                                                                                               32 Timers          RS-232
                           M2                                                  IP Master         UART
                         RAM
                                                             Memory
                                                            Controller

                         PLL/Clock PLL                                     IPBus                 4 TDMs         GPIO Pins
                         JTAG Port JTAG                                        32                               Interrupts
                                                                                                   GPIO
                                                                                                    GIC       MII/RMII/SMII
                                                                                              8 Hardware
                                                                                              Semaphores
                                                                                                Ethernet

                                                            64 Internal Local Bus                Direct
                                                                                                 Slave
                                System        DMA                Bridge       SIU              Interface           DSI Port
                                Interface                                  Registers             (DSI)        32/64

                                                                                    64         Memory         System Bus

                                              Internal System Bus                              Controller 32/64

                                           Figure 1. MSC8122 Block Diagram

                          Program       Address             Data ALU
                         Sequencer      Register            Register

                                           File                 File
                                                             Data
                         SC140       Address                  ALU
                          Core         ALU

                         JTAG        EOnCE

                             Power
                         Management

                                           SC140 Core                                    M1
                                                                                        RAM
                         Xa    64
                                                                                          QBC
                         Xb         64
                                                                           QBus
                         P                 128                             Bank 3

                                Instruction                                                         QBus
                                   Cache                                                          Interface

                                                       128
                         QBus

                                                            PIC

                                                  IRQs           QBus
                                     LIC                         Bank 1

                                    IRQs      MQBus                                               128
                                              SQBus                                                      128

                                              Local Bus                                                       64

Notes: 1. The arrows show the data transfer direction.
          2. The QBus interface includes a bus switch, write buffer, fetch unit, and a control unit that defines
              four QBus banks. In addition, the QBC handles internal memory contentions.

                         Figure 2. StarCore SC140 DSP Extended Core Block Diagram

                         MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

Freescale Semiconductor                                                                                                      3
Pin Assignments

1 Pin Assignments

This section includes diagrams of the MSC8122 package ball grid array layouts and pinout allocation tables.

1.1 FC-PBGA Ball Layout Diagrams

Top and bottom views of the FC-PBGA package are shown in Figure 3 and Figure 4 with their ball location index numbers.

   MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

4                                                             Freescale Semiconductor
                                                                                                                        Pin Assignments

                                                                              Top View

   2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22

B         VDD   GND   GND    NMI_    GND    VDD    GND     VDD    GND  VDD    GND  VDD  GND VDD GND VDD GPIO0 VDD                       VDD GND
                             OUT

C GND     VDD   TDO       S  GPIO28  HCID1  GND    VDD     GND    VDD  GND    VDD  GND GND GPIO30 GPIO2 GPIO1 GPIO7 GPIO3 GPIO5 GPIO6
                      RESET

D TDI     EE0   EE1 GND VDDH HCID2 HCID3 GND VDD GND VDD GND VDD                        VDD GPIO31 GPIO29 VDDH GPIO4 VDDH GND GPIO8

E TCK TRST TMS HRESET GPIO27 HCID0 GND VDD GND VDD GND VDD GND GND VDD GND GND GPIO9 GPIO13 GPIO10 GPIO12

F    PO    RST  NMI   HA29 HA22 GND         VDD    VDD     VDD    GND  VDD    GND  VDD  ETHRX_  ETHTX_  GPIO20  GPIO18  GPIO16  GPIO11  GPIO14  GPIO19
   RESET  CONF                                                                             CLK    CLK

G HA24 HA27 HA25 HA23 HA17 PWE0 VDD                VDD     BADDR  BM0  ABB    VDD  INT_ ETHCR   VDD     CS1 BCTL0 GPIO15 GND GPIO17 GPIO22
                                                              31
                                                                                   OUT  S

H HA20 HA28 VDD       HA19 TEST      PSD    PGTA   VDD     BM1 ARTRY AACK DBB      HTA  VDD     TT4     CS4 GPIO24 GPIO21 VDD VDDH A31
                                     CAS

J HA18 HA26 VDD       HA13   GND     PSDA BADDR    VDD     CLKIN  BM2  DBG    VDD  GND  VDD     TT3 PSDA10 BCTL1 GPIO23 GND GPIO25 A30
                                     MUX 27

K  HA15   HA21  HA16  PWE3 PWE1      POE    BADDR  Res.    GND    GND  GND    GND CLKOUT VDD    TT2     ALE     CS2 GND A26             A29     A28
                                               30

L  HA12   HA14  HA11  VDDH   VDDH    BADDR BADDR   GND     GND    MSC8122          GND VDDH GND GND CS3 VDDH A27 A25 A22

                                     28     29

M HD28 HD31 VDDH GND GND GND VDD VDDH GND                                          GND VDDH     HB      VDDH VDDH GND VDDH              A24     A21
                                                                                                RST

N  HD26   HD30  HD29  HD24   PWE2    VDDH   HWBS   HBCS    GND                     GND HRDS BG HCS CS0 PSDWE GPIO26 A23 A20
                                               0

P  HD20   HD27  HD25  HD23   HWBS    HWBS   HWBS   HCLKIN  GND GNDSYN VCCSYN  GND  GND  TA      BR      TEA     PSD     DP0 VDDH GND            A19
                                3       2      1                                                                VAL

R HD18 VDDH     GND   HD22   HWBS HWBS      TSZ1   TSZ3    GBL    VDD  VDD    VDD  TT0  DP7     DP6     DP3     TS      DP2 A17 A18 A16

                             6       4

T HD17 HD21 HD1       HD0    HWBS HWBS      TSZ0   TSZ2    TBST   VDD  D16    TT1  D21  D23     DP5 DP4         DP1     D30 GND A15             A14

                             7       5

U HD16 HD19 HD2 D2           D3      D6     D8     D9      D11 D14 D15 D17 D19 D22 D25 D26 D28 D31 VDDH A12 A13

V HD3 VDDH GND        D0     D1      D4     D5     D7 D10 D12 D13 D18 D20 GND D24 D27 D29 A8                                    A9 A10 A11

W HD6 HD5 HD4 GND GND VDDH VDDH GND HDST1 HDST0 VDDH GND HD40 VDDH HD33 VDDH HD32 GND GND                                               A7      A6

Y HD7 HD15 VDDH HD9 VDD HD60 HD58 GND VDDH HD51 GND VDDH HD43 GND VDDH GND HD37 HD34 VDDH A4                                                    A5

AA VDD HD14 HD12 HD10 HD63 HD59 GND VDDH HD54 HD52 VDDH GND VDDH HD46 GND HD42 HD38 HD35 A0                                             A2      A3

AB GND HD13 HD11 HD8 HD62 HD61 HD57 HD56 HD55 HD53 HD50 HD49 HD48 HD47 HD45 HD44 HD41 HD39 HD36 A1                                              VDD

                                            Figure 3. MSC8122 Package, Top View

                             MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

Freescale Semiconductor                                                                                                                      5
   Pin Assignments

                                                                            Bottom View

   22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2

B GND VDD          VDD GPIO0 VDD GND VDD GND VDD GND VDD GND VDD                                  GND     VDD    GND    NMI_    GND    GND   VDD
                                                                                                                        OUT

C GPIO6 GPIO5 GPIO3 GPIO7 GPIO1 GPIO2 GPIO30 GND GND                   VDD  GND  VDD       GND    VDD     GND    HCID1  GPIO28      S  TDO   VDD   GND
                                                                                                                                RESET

D GPIO8 GND VDDH GPIO4 VDDH GPIO29 GPIO31 VDD                     VDD GND VDD GND VDD GND HCID3 HCID2 VDDH GND EE1                           EE0   TDI

E GPIO12 GPIO10 GPIO13 GPIO9 GND GND VDD GND GND VDD GND VDD GND VDD GND HCID0 GPIO27 HRESET TMS TRST TCK

F  GPIO19  GPIO14  GPIO11  GPIO16  GPIO18  GPIO20  ETHTX_ ETHRX_  VDD  GND  VDD  GND       VDD    VDD     VDD    GND HA22 HA29         NMI    RST PO
                                                     CLK CLK                                                                                 CONF RESET

G GPIO22 GPIO17 GND GPIO15 BCTL0 CS1               VDD  ETHCR INT_     VDD  ABB  BM0       BADDR  VDD     VDD PWE0 HA17 HA23 HA25 HA27 HA24
                                                                                              31
                                                        S         OUT

H A31 VDDH VDD GPIO21 GPIO24 CS4                   TT4  VDD       HTA DBB AACK ARTRY BM1          VDD     PGTA   PSD    TEST HA19      VDD   HA28 HA20
                                                                                                                 CAS

J A30 GPIO25 GND GPIO23 BCTL1 PSDA10 TT3                VDD       GND  VDD  DBG  BM2       CLKIN  VDD     BADDR PSDA    GND     HA13   VDD HA26 HA18
                                                                                                             27 MUX

K A28      A29     A26 GND CS2             ALE     TT2  VDD CLKOUT GND      GND  GND       GND    Res.    BADDR  POE    PWE1 PWE3 HA16       HA21  HA15
                                                                                                             30

L A22 A25 A27 VDDH CS3 GND GND VDDH GND                                                    GND    GND     BADDR BADDR   VDDH    VDDH   HA11 HA14 HA12

                                                                                                          29     28

M A21      A24     VDDH GND VDDH VDDH              HB   VDDH GND       MSC8122             GND VDDH VDD GND GND GND VDDH HD31 HD28
                                                   RST

N A20 A23 GPIO26 PSDWE CS0 HCS BG HRDS GND                                                 GND    HBCS    HWBS   VDDH   PWE2    HD24   HD29  HD30  HD26
                                                                                                             0

P A19      GND VDDH DP0            PSD     TEA     BR   TA        GND  GND  VCCSYN GNDSYN  GND    HCLKIN  HWBS   HWBS   HWBS    HD23   HD25  HD27  HD20
                                   VAL                                                                       1      2      3

R A16      A18 A17 DP2             TS      DP3 DP6 DP7 TT0             VDD  VDD  VDD       GBL    TSZ3    TSZ1   HWBS HWBS      HD22   GND   VDDH HD18

                                                                                                                 4      6

T A14      A15 GND D30             DP1     DP4 DP5      D23       D21  TT1  D16  VDD       TBST   TSZ2    TSZ0   HWBS HWBS      HD0    HD1 HD21 HD17

                                                                                                                 5      7

U A13 A12 VDDH D31 D28 D26 D25 D22 D19 D17 D15 D14 D11                                            D9      D8     D6     D3      D2 HD2 HD19 HD16

V A11 A10 A9               A8 D29 D27 D24 GND D20 D18 D13 D12 D10 D7                                      D5     D4     D1      D0     GND VDDH HD3

W A6       A7      GND GND HD32 VDDH HD33 VDDH HD40 GND VDDH HDST0 HDST1 GND VDDH VDDH GND GND HD4 HD5 HD6

Y A5       A4 VDDH HD34 HD37 GND VDDH GND HD43 VDDH GND HD51 VDDH GND HD58 HD60 VDD HD9 VDDH HD15 HD7

AA A3      A2      A0 HD35 HD38 HD42 GND HD46 VDDH GND VDDH HD52 HD54 VDDH GND HD59 HD63 HD10 HD12 HD14 VDD

AB VDD     A1 HD36 HD39 HD41 HD44 HD45 HD47 HD48 HD49 HD50 HD53 HD55 HD56 HD57 HD61 HD62 HD8 HD11 HD13 GND

                                                   Figure 4. MSC8122 Package, Bottom View

                                           MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

   6                                                                                                                          Freescale Semiconductor
                                                                                           Pin Assignments

1.2 Signal List By Ball Location

Table 1 presents signal list sorted by ball number. -
                                       Table 1. MSC8122 Signal Listing by Ball Designator

Des.             Signal Name       Des.                  Signal Name

B3                       VDD      C18   GPIO1/TIMER0/CHIP_ID1/IRQ5/ETHTXD1
B4                       GND      C19       GPIO7/TDM3RCLK/IRQ5/ETHTXD3
B5                       GND      C20       GPIO3/TDM3TSYN/IRQ1/ETHTXD2
B6                   NMI_OUT      C21       GPIO5/TDM3TDAT/IRQ3/ETHRXD3
B7                       GND      C22       GPIO6/TDM3RSYN/IRQ4/ETHRXD2
B8                       VDD       D2                             TDI
B9                       GND       D3                             EE0
B10                       VDD       D4                             EE1
B11                       GND       D5                             GND
B12                       VDD       D6                            VDDH
B13                       GND       D7                           HCID2
B14                       VDD       D8                        HCID3/HA8
B15                       GND       D9                             GND
B16                       VDD      D10                             VDD
B17                       GND      D11                             GND
B18                       VDD      D12                             VDD
B19   GPIO0/CHIP_ID0/IRQ4/ETHTXD0  D13                             GND
B20                       VDD      D14                             VDD
B21                       VDD      D15                             VDD
B22                       GND      D16                 GPIO31/TIMER3/SCL
C2                       GND      D17           GPIO29/CHIP_ID3/ETHTX_EN
C3                       VDD      D18                            VDDH
C4                       TDO      D19      GPIO4/TDM3TCLK/IRQ2/ETHTX_ER
C5                    SRESET      D20                            VDDH
C6          GPIO28/UTXD/DREQ2     D21                             GND
C7                     HCID1      D22        GPIO8/TDM3RDAT/IRQ6/ETHCOL
C8                       GND       E2                             TCK
C9                       VDD       E3                            TRST
C10                       GND       E4                             TMS
C11                       VDD       E5                          HRESET
C12                       GND       E6                GPIO27/URXD/DREQ1
C13                       VDD       E7                           HCID0
C14                       GND       E8                             GND
C15                       GND       E9                             VDD
C16     GPIO30/TIMER2/TMCLK/SDA    E10                             GND
C17    GPIO2/TIMER1/CHIP_ID2/IRQ6  E11                             VDD

                         MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

Freescale Semiconductor                                                                    7
Pin Assignments

                 Table 1. MSC8122 Signal Listing by Ball Designator (continued)

   Des.                           Signal Name        Des.                Signal Name

   E12                                      GND       G6                         HA17
   E13                                       VDD      G7            PWE0/PSDDQM0/PBS0
   E14                                      GND       G8
   E15                                      GND       G9                          VDD
   E16                                       VDD     G10                          VDD
   E17                                      GND      G11                  IRQ3/BADDR31
   E18                                      GND      G12               BM0/TC0/BNKSEL0
   E19                 GPIO9/TDM2TSYN/IRQ7/ETHMDIO   G13                      ABB/IRQ4
   E20                GPIO13/TDM2RCLK/IRQ11/ETHMDC   G14                          VDD
   E21   GPIO10/TDM2TCLK/IRQ8/ETHRX_DV/ETHCRS_DV/NC  G15                  IRQ7/INT_OUT
   E22       GPIO12/TDM2RSYN/IRQ10/ETHRXD1/ETHSYNC   G16                ETHCRS/ETHRXD
    F2                                  PORESET      G17                          VDD
    F3                                  RSTCONF      G18                          CS1
    F4                                       NMI     G19                        BCTL0
    F5                                      HA29     G20         GPIO15/TDM1TSYN/DREQ1
    F6                                      HA22     G21                         GND
    F7                                      GND      G22         GPIO17/TDM1TDAT/DACK1
    F8                                       VDD      H2   GPIO22/TDM0TCLK/DONE2/DRACK2
    F9                                       VDD      H3                         HA20
    F10                                      VDD      H4                         HA28
    F11                                     GND       H5                          VDD
    F12                                      VDD      H6                         HA19
    F13                                     GND       H7                         TEST
    F14                                      VDD      H8                 PSDCAS/PGPL3
    F15                     ETHRX_CLK/ETHSYNC_IN      H9      PGTA/PUPMWAIT/PGPL4/PPBS
    F16            ETHTX_CLK/ETHREF_CLK/ETHCLOCK     H10                          VDD
    F17                          GPIO20/TDM1RDAT     H11               BM1/TC1/BNKSEL1
    F18                    GPIO18/TDM1RSYN/DREQ2     H12                        ARTRY
    F19              GPIO16/TDM1TCLK/DONE1/DRACK1    H13                         AACK
    F20       GPIO11/TDM2TDAT/IRQ9/ETHRX_ER/ETHTXD   H14                      DBB/IRQ5
    F21           GPIO14/TDM2RDAT/IRQ12/ETHRXD0/NC   H15                          HTA
    F22                     GPIO19/TDM1RCLK/DACK2    H16                          VDD
    G2                                      HA24     H17                       TT4/CS7
    G3                                      HA27     H18                          CS4
    G4                                      HA25     H19          GPIO24/TDM0RSYN/IRQ14
    G5                                      HA23     H20               GPIO21/TDM0TSYN
                                                                                  VDD

                 MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

8                                                                           Freescale Semiconductor
                                                                                    Pin Assignments

      Table 1. MSC8122 Signal Listing by Ball Designator (continued)

Des.         Signal Name     Des.  Signal Name

H21                  VDDH    K15           VDD
H22                   A31    K16       TT2/CS5
  J2                 HA18    K17
  J3                 HA26    K18           ALE
  J4                  VDD    K19           CS2
  J5                 HA13    K20          GND
  J6                 GND     K21           A26
  J7        PSDAMUX/PGPL5    K22           A29
  J8             BADDR27      L2           A28
  J9                  VDD     L3          HA12
J10                CLKIN     L4          HA14
J11       BM2/TC2/BNKSEL2    L5          HA11
J12                 DBG      L6          VDDH
J13                  VDD     L7          VDDH
J14                 GND      L8      BADDR28
J15                  VDD     L9   IRQ5/BADDR29
J16              TT3/CS6     L10         GND
J17         PSDA10/PGPL0     L14         GND
J18            BCTL1/CS5     L15         GND
J19  GPIO23/TDM0TDAT/IRQ13   L16         VDDH
J20                 GND      L17         GND
J21  GPIO25/TDM0RCLK/IRQ15   L18         GND
J22                  A30     L19          CS3
K2                  HA15     L20         VDDH
K3                  HA21     L21          A27
K4                  HA16     L22          A25
K5     PWE3/PSDDQM3/PBS3     M2           A22
K6     PWE1/PSDDQM1/PBS1     M3          HD28
K7      POE/PSDRAS/PGPL2     M4          HD31
K8          IRQ2/BADDR30     M5          VDDH
K9               Reserved    M6          GND
K10                  GND      M7          GND
K11                  GND      M8          GND
K12                  GND      M9           VDD
K13                  GND     M10          VDDH
K14               CLKOUT     M14          GND
                                          GND

                         MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

Freescale Semiconductor                                                             9
Pin Assignments

                 Table 1. MSC8122 Signal Listing by Ball Designator (continued)

    Des.                   Signal Name    Des.  Signal Name

    M15                            VDDH   P12                               VCCSYN
    M16                           HBRST
    M17                                   P13                               GND
    M18                            VDDH
    M19                            VDDH   P14                               GND
    M20                            GND
    M21                            VDDH   P15                               TA
    M22                             A24
     N2                             A21   P16                               BR
     N3                            HD26
     N4                            HD30   P17                               TEA
     N5                            HD29
     N6                            HD24   P18                               PSDVAL
     N7               PWE2/PSDDQM2/PBS2
     N8                            VDDH   P19   DP0/DREQ1/EXT_BR2
     N9          HWBS0/HDBS0/HWBE0/HDBE0
    N10                            HBCS   P20                               VDDH
    N14                            GND
    N15                            GND    P21                               GND
    N16                   HRDS/HRW/HRDE
    N17                              BG   P22                               A19
    N18                             HCS
    N19                             CS0   R2                                HD18
    N20                     PSDWE/PGPL1
    N21                  GPIO26/TDM0RDAT  R3                                VDDH
    N22                             A23
     P2                             A20   R4                                GND
     P3                            HD20
     P4                            HD27   R5                                HD22
     P5                            HD25
     P6                            HD23   R6 HWBS6/HDBS6/HWBE6/HDBE6/PWE6/PSDDQM6/PBS6
     P7          HWBS3/HDBS3/HWBE3/HDBE3
     P8          HWBS2/HDBS2/HWBE2/HDBE2  R7 HWBS4/HDBS4/HWBE4/HDBE4/PWE4/PSDDQM4/PBS4
     P9          HWBS1/HDBS1/HWBE1/HDBE1
    P10                          HCLKIN   R8                                TSZ1
    P11                            GND
                                 GNDSYN   R9                                TSZ3

                                          R10   IRQ1/GBL

                                          R11                               VDD

                                          R12                               VDD

                                          R13                               VDD

                                          R14                               TT0/HA7

                                          R15   IRQ7/DP7/DREQ4

                                          R16   IRQ6/DP6/DREQ3

                                          R17   IRQ3/DP3/DREQ2/EXT_BR3

                                          R18                               TS

                                          R19   IRQ2/DP2/DACK2/EXT_DBG2

                                          R20                               A17

                                          R21                               A18

                                          R22                               A16

                                          T2                                HD17

                                          T3                                HD21

                                          T4    HD1/DSISYNC

                                          T5    HD0/SWTE

                 MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

10                                                                          Freescale Semiconductor
                                                                                    Pin Assignments

      Table 1. MSC8122 Signal Listing by Ball Designator (continued)

Des.                           Signal Name       Des.     Signal Name

T6   HWBS7/HDBS7/HWBE7/HDBE7/PWE7/PSDDQM7/PBS7  U21              A12
T7   HWBS5/HDBS5/HWBE5/HDBE5/PWE5/PSDDQM5/PBS5  U22              A13
T8                                               V2       HD3/MODCK1
T9                                      TSZ0     V3              VDDH
T10                                     TSZ2     V4              GND
T11                                     TBST     V5               D0
T12                                      VDD     V6               D1
T13                                      D16     V7               D4
T14                                      TT1     V8               D5
T15                                      D21     V9               D7
T16                                      D23    V10              D10
T17                     IRQ5/DP5/DACK4/EXT_BG3  V11              D12
T18                    IRQ4/DP4/DACK3/EXT_DBG3  V12              D13
T19                     IRQ1/DP1/DACK1/EXT_BG2  V13              D18
T20                                      D30    V14              D20
T21                                      GND    V15              GND
T22                                      A15    V16              D24
U2                                       A14    V17              D27
U3                                      HD16    V18              D29
U4                                      HD19    V19               A8
U5                                  HD2/DSI64   V20               A9
U6                                              V21              A10
U7                                        D2    V22              A11
U8                                        D3     W2              HD6
U9                                        D6     W3        HD5/CNFGS
U10                                        D8     W4       HD4/MODCK2
U11                                        D9     W5              GND
U12                                       D11     W6              GND
U13                                       D14     W7              VDDH
U14                                       D15     W8              VDDH
U15                                       D17     W9              GND
U16                                       D19    W10        HDST1/HA10
U17                                       D22    W11         HDST0/HA9
U18                                       D25    W12              VDDH
U19                                       D26    W13              GND
U20                                       D28    W14   HD40/D40/ETHRXD0
                                          D31
                                         VDDH

                         MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

Freescale Semiconductor                                                             11
Pin Assignments  Table 1. MSC8122 Signal Listing by Ball Designator (continued)

   Des.                   Signal Name       Des.               Signal Name

    W15                           VDDH      AA9                        VDDH
    W16                 HD33/D33/reserved   AA10           HD54/D54/ETHTX_EN
    W17                                     AA11
    W18                           VDDH      AA12                    HD52/D52
    W19                 HD32/D32/reserved   AA13                       VDDH
    W20                                     AA14                        GND
    W21                           GND       AA15                       VDDH
    W22                           GND       AA16
     Y2                                     AA17             HD46/D46/ETHTXT0
     Y3                             A7      AA18                        GND
     Y4                             A6      AA19
     Y5                            HD7      AA20      HD42/D42/ETHRXD2/reserved
     Y6                           HD15      AA21             HD38/D38/reserved
     Y7                           VDDH      AA22             HD35/D35/reserved
     Y8                            HD9      AB2                          A0
     Y9                            VDD      AB3                          A2
    Y10          HD60/D60/ETHCOL/reserved   AB4                          A3
    Y11                HD58/D58/ETHMDC      AB5                         GND
    Y12                           GND       AB6                        HD13
    Y13                           VDDH      AB7                        HD11
    Y14                       HD51/D51      AB8                         HD8
    Y15                           GND       AB9                     HD62/D62
    Y16                           VDDH      AB10                    HD61/D61
    Y17          HD43/D43/ETHRXD3/reserved  AB11
    Y18                           GND       AB12           HD57/D57/ETHRX_ER
    Y19                           VDDH      AB13  HD56/D56/ETHRX_DV/ETHCRS_DV
    Y20                           GND       AB14
    Y21                 HD37/D37/reserved   AB15     HD55/D55/ETHTX_ER/reserved
    Y22                 HD34/D34/reserved   AB16                    HD53/D53
    AA2                           VDDH      AB17                    HD50/D50
    AA3                             A4      AB18
    AA4                             A5      AB19      HD49/D49/ETHTXD3/reserved
    AA5                            VDD      AB20      HD48/D48/ETHTXD2/reserved
    AA6                           HD14      AB21
    AA7                           HD12      AB22            HD47/D47/ETHTXD1
    AA8                           HD10                              HD45/D45
                              HD63/D63                              HD44/D44
                       HD59/D59/ETHMDIO
                                  GND                       HD41/D41/ETHRXD1
                                                             HD39/D39/reserved
                                                             HD36/D36/reserved

                                                                         A1
                                                                        VDD

                 MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

12                                                                          Freescale Semiconductor
                                                                                                                                     Electrical Characteristics

2 Electrical Characteristics

This document contains detailed information on power considerations, DC/AC electrical characteristics, and AC timing
specifications. For additional information, see the MSC8122 Reference Manual.

2.1 Maximum Ratings

                                CAUTION

This device contains circuitry protecting against damage
due to high static voltage or electrical fields; however,
normal precautions should be taken to avoid exceeding
maximum voltage ratings. Reliability is enhanced if unused
inputs are tied to an appropriate logic voltage level (for
example, either GND or VDD).

In calculating timing requirements, adding a maximum value of one specification to a minimum value of another specification
does not yield a reasonable sum. A maximum specification is calculated using a worst case variation of process parameter values
in one direction. The minimum specification is calculated using the worst case for the same parameters in the opposite direction.
Therefore, a "maximum" value for a specification never occurs in the same device with a "minimum" value for another
specification; adding a maximum to a minimum represents a condition that can never exist.

Table 2 describes the maximum electrical ratings for the MSC8122.

                                   Table 2. Absolute Maximum Ratings

                           Rating  Symbol                             Value                Unit

Core and PLL supply voltage        VDD                                0.2 to 1.6          V

I/O supply voltage                 VDDH                               0.2 to 4.0          V

Input voltage                      VIN                                0.2 to 4.0          V

Maximum operating temperature:     TJ
Standard range
Extended range                                                      90                   C

                                                                      105                  C

Minimum operating temperature      TJ
Standard range
Extended range                                                      0                    C

                                                                      40                  C

Storage temperature range          TSTG                               55 to +150          C

Notes: 1. Functional operating conditions are given in Table 3.
             2. Absolute maximum ratings are stress ratings only, and functional operation at the maximum is not guaranteed. Stress beyond
                    the listed limits may affect device reliability or cause permanent damage.
             3. Section 3.5, Thermal Considerations includes a formula for computing the chip junction temperature (TJ).

                                MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

Freescale Semiconductor                                                                          13
Electrical Characteristics

2.2 Recommended Operating Conditions

Table 3 lists recommended operating conditions. Proper device operation outside of these conditions is not guaranteed.

                                           Table 3. Recommended Operating Conditions

                                       Rating          Symbol                               Value               Unit

Core and PLL supply voltage:                              VDD                            1.14 to 1.26             V
Standard                                             VCCSYN                            1.16 to 1.24             V
                                                                                         1.07 to 1.13             V
  -- 400 MHz                                             VDDH                           3.135 to 3.465            V
  -- 500 MHz                                              VIN                         0.2 to VDDH+0.2            V
Reduced (300 and 400 MHz)
                                                           TJ                                0 to 90             C
I/O supply voltage                                         TJ                             40 to 105             C

Input voltage

Operating temperature range:
Standard
Extended

2.3 Thermal Characteristics

Table 4 describes thermal characteristics of the MSC8122 for the FC-PBGA packages.

                            Table 4. Thermal Characteristics for the MSC8122

                                                                      FC-PBGA

                                                                    20 20 mm5

    Characteristic                             Symbol                                                           Unit

                                                       Natural                                 200 ft/min

                                                       Convection                              (1 m/s) airflow

Junction-to-ambient1, 2                        RJA             26                              21               C/W
Junction-to-ambient, four-layer board1, 3
Junction-to-board (bottom)4                    RJA             19                              15               C/W
Junction-to-case5
Junction-to-package-top6                       RJB             9                                                C/W

                                               RJC             0.9                                              C/W

                                               JT              1                                                C/W

Notes: 1. Junction temperature is a function of die size, on-chip power dissipation, package thermal resistance, mounting site (board)
                    temperature, ambient temperature, air flow, power dissipation of other components on the board, and board thermal
                    resistance.

             2. Per SEMI G38-87 and JEDEC JESD51-2 with the single layer board horizontal.
             3. Per JEDEC JESD51-6 with the board horizontal.
             4. Thermal resistance between the die and the printed circuit board per JEDEC JESD 51-8. Board temperature is measured on

                    the top surface of the board near the package.
             5. Thermal resistance between the die and the case top surface as measured by the cold plate method (MIL SPEC-883 Method

                    1012.1).
             6. Thermal characterization parameter indicating the temperature difference between package top and the junction temperature

                    per JEDEC JESD51-2.

Section 3.5, Thermal Considerations provides a detailed explanation of these characteristics.

                            MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

14                                                                                             Freescale Semiconductor
                                                                                              Electrical Characteristics

2.4 DC Electrical Characteristics

This section describes the DC electrical characteristics for the MSC8122. The measurements in Table 5 assume the
following system conditions:

    TA = 25 C
    VDD =

         -- 300/400 MHz 1.1 V nominal = 1.071.13 VDC
         -- 400 MHz 1.2 V nominal = 1.141.26 VDC
         -- 500 MHz 1.2 V nominal = 1.161.24 VDC
    VDDH = 3.3 V 5% VDC
    GND = 0 VDC

Note: The leakage current is measured for nominal VDDH and VDD.
                                                 Table 5. DC Electrical Characteristics

Characteristic                                                    Symbol   Min   Typical      Max    Unit

Input high voltage1, all inputs except CLKIN                      VIH      2.0   --           3.465  V
Input low voltage1
                                                                  VIL      GND   0            0.4    V

CLKIN input high voltage                                          VIHC     2.4   3.0          3.465  V

CLKIN input low voltage                                           VILC     GND   0            0.4    V

Input leakage current, VIN = VDDH                                 IIN      1.0  0.09         1      A

Tri-state (high impedance off state) leakage current, VIN = VDDH  IOZ      1.0  0.09         1      A

Signal low input current, VIL = 0.4 V2                            IL       1.0  0.09         1      A

Signal high input current, VIH = 2.0 V2                           IH       1.0  0.09         1      A

Output high voltage, IOH = 2 mA,                                 VOH      2.0   3.0          --     V
except open drain pins

Output low voltage, IOL= 3.2 mA                                   VOL      --    0            0.4    V

VCCSYN PLL supply current                                         IVCCSYN  --    2            4      mA

Internal supply current:                                          IDDW     --    3753         --     mA
Wait mode
Stop mode                                                       IDDS     --    2903         --     mA
Typical power 400 MHz at 1.2 V4
                                                                  P        --    1.15         --     W

Notes: 1. See Figure 5 for undershoot and overshoot voltages.
             2. Not tested. Guaranteed by design.
             3. Measured for 1.2 V core at 25C junction temperature.
             4. The typical power values were measured using an EFR code with the device running at a junction temperature of 25C. No
                    peripherals were enabled and the ICache was not enabled. The source code was optimized to use all the ALUs and AGUs and
                    all four cores. It was created using CodeWarrior 2.5. These values are provided as examples only. Power consumption is
                    application dependent and varies widely. To assure proper board design with regard to thermal dissipation and maintaining
                    proper operating temperatures, evaluate power consumption for your application and use the design guidelines in Chapter 4 of
                    this document and in MSC8102, MSC8122, and MSC8126 Thermal Management Design Guidelines (AN2601).

                                   MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

Freescale Semiconductor                                                                                    15
Electrical Characteristics

                   VIH      VDDH + 17%
                             VDDH + 8%
                            VDDH

                   VIL                GND
                            GND 0.3 V

                            GND 0.7 V

                                           Must not exceed 10% of clock period

                            Figure 5. Overshoot/Undershoot Voltage for VIH and VIL

2.5 AC Timings

The following sections include illustrations and tables of clock diagrams, signals, and parallel I/O outputs and inputs. When
systems such as DSP farms are developed using the DSI, use a device loading of 4 pF per pin. AC timings are based on a 20 pF
load, except where noted otherwise, and a 50  transmission line. For loads smaller than 20 pF, subtract 0.06 ns per pF down
to 10 pF load. For loads larger than 20 pF, add 0.06 ns for SIU/Ethernet/DSI delay and 0.07 ns for GPIO/TDM/timer delay.
When calculating overall loading, also consider additional RC delay.

2.5.1 Output Buffer Impedances

                                           Table 6. Output Buffer Impedances

                        Output Buffers     Typical Impedance ()

System bus                                                                      50

Memory controller                                                               50

Parallel I/O                                                                    50

Note: These are typical values at 65C. The impedance may vary by 25% depending on device process and operating temperature.

2.5.2 Start-Up Timing

Starting the device requires coordination among several input sequences including clocking, reset, and power. Section 2.5.3
describes the clocking characteristics. Section 2.5.4 describes the reset and power-up characteristics. You must use the
following guidelines when starting up an MSC8122 device:

      PORESET and TRST must be asserted externally for the duration of the power-up sequence. See Table 11 for timing.
      If possible, bring up the VDD and VDDH levels together. For designs with separate power supplies, bring up the VDD

          levels and then the VDDH levels (see Figure 7).
      CLKIN should start toggling at least 16 cycles (starting after VDDH reaches its nominal level) before PORESET

          deassertion to guarantee correct device operation (see Figure 6 and Figure 7).
      CLKIN must not be pulled high during VDDH power-up. CLKIN can toggle during this period.

Note: See Section 3.1 for start-up sequencing recommendations and Section 3.2 for power supply design
          recommendations.

The following figures show acceptable start-up sequence examples. Figure 6 shows a sequence in which VDD and VDDH are
raised together. Figure 7 shows a sequence in which VDDH is raised after VDD and CLKIN begins to toggle as VDDH rises.

                            MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

16                                                                                     Freescale Semiconductor
                                                                                           Electrical Characteristics

                                VDDH = Nominal Value
                                VDD = Nominal Value

                                      1

                         3.3 V                                                VDDH Nominal Level

Voltage  2.2 V

         1.2 V                                                                VDD Nominal Level

         o.5 V

                                                                                           Time

                                                              PORESET/TRST Deasserted

                                       CLKIN Starts Toggling

                                PORESET/TRST Asserted
                                VDD/VDDH Applied

                         Figure 6. Start-Up Sequence: VDD and VDDH Raised Together

                                                              VDDH = Nominal
                                                              VDD = Nominal

                                                                 1

                         3.3 V                                                VDDH Nominal

Voltage                  1.2 V

                                                                              VDD Nominal

                      o.5 V        CLKIN starts toggling                             Time
                                VDDH applied
PORESET/TRST asserted                                         PORESET/TRST deasserted
                   VDD applied

Figure 7. Start-Up Sequence: VDD Raised Before VDDH with CLKIN Started with VDDH

                                MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

Freescale Semiconductor                                                                           17
Electrical Characteristics
In all cases, the power-up sequence must follow the guidelines shown in Figure 8.

           V

    3.3 V

                                                 B                      VDDH (IO)
                                 A

    1.2 V

                                                          VDD/VCCSYN

                                                                                                                         t (time)

                            Figure 8. Power-Up Sequence for VDDH and VDD/VCCSYN

The following rules apply:

     1. During time interval A, VDDH should always be equal to or less than the VDD/VCCSYN voltage level.
          The duration of interval A should be kept below 10 ms.

     2. The duration of timing interval B should be kept as small as possible and less than 10 ms.

2.5.3 Clock and Timing Signals

The following sections include a description of clock signal characteristics. Table 7 shows the maximum frequency values for
internal (Core, Reference, Bus, and DSI) and external (CLKIN and CLKOUT) clocks. The user must ensure that maximum
frequency values are not exceeded.

                                            Table 7. Maximum Frequencies

                        Characteristic                                                   Maximum in MHz

Core frequency                                                                                       300/400/500
Reference frequency (REFCLK)                                                                         100/133/166
Internal bus frequency (BLCK)                                                                        100/133/166
DSI clock frequency (HCLKIN)
Core frequency = 300 MHz                                                           HCLKIN  (min{70 MHz, CLKOUT})
Core frequency = 400/500 MHz                                                      HCLKIN  (min{100 MHz, CLKOUT})
External clock frequency (CLKIN or CLKOUT)
                                                                                                     100/133/166

                                            Table 8. Clock Frequencies

                                                     300 MHz Device          400 MHz Device   500 MHz Device

    Characteristics                         Symbol

                                                     Min                Max  Min       Max    Min                        Max

CLKIN frequency                             FCLKIN   20                 100        20  133.3                        20   166.7

BCLK frequency                              FBCLK    40                 100        40  133.3                        40   166.7

Reference clock (REFCLK) frequency          FREFCLK  40                 100        40  133.3                        40   166.7

Output clock (CLKOUT) frequency             FCLKOUT  40                 100        40  133.3                        40   166.7

SC140 core clock frequency                  FCORE    200                300  200       400                          200  500

Note: The rise and fall time of external clocks should be 3 ns maximum

                            MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

18                                                                                            Freescale Semiconductor
                                                                                               Electrical Characteristics

                                      Table 9. System Clock Parameters

                          Characteristic                  Min               Max                Unit

Phase jitter between BCLK and CLKIN                       --                  0.3               ns
                                                                        see Table 8            MHz
CLKIN frequency                                           20                                    ns
                                                                               3
CLKIN slope                                               --                 150                ps
                                                                              --               KHz
CLKIN period jitter1                                      --                 100               MHz
                                                                                               MHz
CLKIN jitter spectrum                                     150               1200               MHz
                                                                            1600               MHz
PLL input clock (after predivider)                        20                2000               MHz
                                                                             200                ps
PLL output frequency (VCO output)                         800                500                ps

300 MHz core

400 MHz core

500 MHz core

CLKOUT frequency jitter1                                  --

CLKOUT phase jitter1 with CLKIN phase jitter of 100 ps.  --

Notes: 1. Peak-to-peak.
             2. Not tested. Guaranteed by design.

2.5.4 Reset Timing

The MSC8122 has several inputs to the reset logic:
      Power-on reset (PORESET)
      External hard reset (HRESET)
      External soft reset (SRESET)
      Software watchdog reset
      Bus monitor reset
      Host reset command through JTAG

All MSC8122 reset sources are fed into the reset controller, which takes different actions depending on the source of the reset.
The reset status register indicates the most recent sources to cause a reset. Table 10 describes the reset sources.

      Name              Direction                   Table 10. Reset Sources

Power-on reset              Input                                                        Description
(PORESET)
                       Input/ Output  Initiates the power-on reset flow that resets the MSC8122 and configures various attributes of the
External hard                         MSC8122. On PORESET, the entire MSC8122 device is reset. SPLL states is reset, HRESET and
reset (HRESET)         Input/ Output  SRESET are driven, the SC140 extended cores are reset, and system configuration is sampled. The
                          Internal    clock mode (MODCK bits), reset configuration mode, boot mode, Chip ID, and use of either a DSI 64
External soft reset       Internal    bits port or a System Bus 64 bits port are configured only when PORESET is asserted.
(SRESET)                  Internal
                                      Initiates the hard reset flow that configures various attributes of the MSC8122. While HRESET is
Software                              asserted, SRESET is also asserted. HRESET is an open-drain pin. Upon hard reset, HRESET and
watchdog reset                        SRESET are driven, the SC140 extended cores are reset, and system configuration is sampled. The
Bus monitor reset                     most configurable features are reconfigured. These features are defined in the 32-bit hard reset
                                      configuration word described in Hard Reset Configuration Word section of the Reset chapter in the
Host reset                            MSC8122 Reference Manual.
command through
the TAP                               Initiates the soft reset flow. The MSC8122 detects an external assertion of SRESET only if it occurs
                                      while the MSC8122 is not asserting reset. SRESET is an open-drain pin. Upon soft reset, SRESET is
                                      driven, the SC140 extended cores are reset, and system configuration is maintained.

                                      When the MSC8122 watchdog count reaches zero, a software watchdog reset is signalled. The
                                      enabled software watchdog event then generates an internal hard reset sequence.

                                      When the MSC8122 bus monitor count reaches zero, a bus monitor hard reset is asserted. The
                                      enabled bus monitor event then generates an internal hard reset sequence.

                                      When a host reset command is written through the Test Access Port (TAP), the TAP logic asserts the
                                      soft reset signal and an internal soft reset sequence is generated.

                                    MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

Freescale Semiconductor                                                                              19
Electrical Characteristics

Table 11 summarizes the reset actions that occur as a result of the different reset sources.
                                           Table 11. Reset Actions for Each Reset Source

                                            Power-On     Hard Reset (HRESET)                       Soft Reset (SRESET)
                                               Reset
      Reset Action/Reset Source                            External or Internal  External            JTAG Command:
                                           (PORESET)     (Software Watchdog or                     EXTEST, CLAMP, or
Configuration pins sampled (Refer to                                                 No
Section 2.5.4.1 for details).             External only         Bus Monitor)                                HIGHZ
SPLL state reset
System reset configuration write through          Yes                    No                                      No
the DSI
System reset configuration write though   Yes            No                                   No   No
the system bus
HRESET driven                             Yes            No                                   No   No
SIU registers reset
IPBus modules reset (TDM, UART,           Yes            Yes                                  No   No
Timers, DSI, IPBus master, GIC, HS, and
GPIO)                                     Yes            Yes                                  No   No
SRESET driven
SC140 extended cores reset                Yes            Yes                                  No   No
MQBS reset
                                          Yes            Yes                                  Yes  Yes

                                          Yes            Yes                                  Yes  Depends on command

                                          Yes            Yes                                  Yes  Yes

                                          Yes            Yes                                  Yes  Yes

2.5.4.1 Power-On Reset (PORESET) Pin

Asserting PORESET initiates the power-on reset flow. PORESET must be asserted externally for at least 16 CLKIN cycles after
VDD and VDDH are both at their nominal levels.

2.5.4.2 Reset Configuration

The MSC8122 has two mechanisms for writing the reset configuration:
      Through the direct slave interface (DSI)
      Through the system bus. When the reset configuration is written through the system bus, the MSC8122 acts as a
          configuration master or a configuration slave. If configuration slave is selected, but no special configuration word is
          written, a default configuration word is applied.

Fourteen signal levels (see Chapter 1 for signal description details) are sampled on PORESET deassertion to define the Reset
Configuration Mode and boot and operating conditions:

      RSTCONF
      CNFGS
      DSISYNC
      DSI64
      CHIP_ID[03]
      BM[02]
      SWTE
      MODCK[12]

                            MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

20                                                                                                 Freescale Semiconductor
                                                                                                         Electrical Characteristics

2.5.4.3 Reset Timing Tables

Table 12 and Figure 9 describe the reset timing for a reset configuration write through the direct slave interface (DSI) or
through the system bus.

       Table 12. Timing for a Reset Configuration Write through the DSI or System Bus

  No.                                   Characteristics                              Expression                                      Min Max     Unit

    1  Required external PORESET duration minimum                                       16/CLKIN                                     800   --     ns
       CLKIN = 20 MHz                                                                                                                           ns
    2   CLKIN = 100 MHz (300 MHz core)                                               1024/CLKIN                                     160   --     ns
    3   CLKIN = 133 MHz (400 MHz core)                                                                                                           ns
       CLKIN = 166 MHz (500 MHz core)                                          6400/(CLKIN/RDF)                                    120   --
    5                                                                               (PLL reference                                                s
    6  Delay from deassertion of external PORESET to deassertion of internal                                                         96    --
    7  PORESET                                                                   clock-division factor)                                           s
    8   CLKIN = 20 MHz to 166 MHz                                                                                                   6.17  51.2   s
Note:                                                                                512/REFCLK                                                   s
       Delay from de-assertion of internal PORESET to SPLL lock                      515/REFCLK                                      320   320    s
       CLKIN = 20 MHz (RDF = 1)
       CLKIN = 100 MHz (RDF = 1) (300 MHz core)                                                                                    64    64     s
       CLKIN = 133 MHz (RDF = 2) (400 MHz core)
       CLKIN = 166 MHz (RDF = 2) (500 MHz core)                                                                                    96    96     s
                                                                                                                                                  ns
       Delay from SPLL to HRESET deassertion                                                                                         77    77
       REFCLK = 40 MHz to 166 MHz                                                                                                               ns
                                                                                                                                     3.08  12.8
       Delay from SPLL lock to SRESET deassertion
       REFCLK = 40 MHz to 166 MHz                                                                                                  3.10 12.88

       Setup time from assertion of RSTCONF, CNFGS, DSISYNC, DSI64,                                                                  3     --

       CHIP_ID[03], BM[02], SWTE, and MODCK[12] before deassertion of                                                             5     --
       PORESET

       Hold time from deassertion of PORESET to deassertion of RSTCONF,

       CNFGS, DSISYNC, DSI64, CHIP_ID[03], BM[02], SWTE, and
       MODCK[12]

       Timings are not tested, but are guaranteed by design.

         PORESET                        RSTCONF, CNFGS, DSISYNC, DSI64
          Input                         CHIP_ID[03], BM[02], SWTE, MODCK[12]
                                        pins are sampled
          PORESET        1
           Internal
                                              Host programs
         HRESET                            Reset Configuration
        Output (I/O)
                                                   Word
         SRESET
       Output (I/O)      1+2                   MODCK[35]                        SPLL is locked
                                                                                 (no external indication)

                         2                                                    3

                                               SPLL
                         Reset configuration write locking period                                        5

                         sequence during this

                         period.
                                                                                                                                  6

                         Figure 9. Timing Diagram for a Reset Configuration Write

                         MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

Freescale Semiconductor                                                                                                                          21
Electrical Characteristics

2.5.5 System Bus Access Timing

2.5.5.1 Core Data Transfers

Generally, all MSC8122 bus and system output signals are driven from the rising edge of the reference clock (REFCLK). The
REFCLK is the CLKIN signal. Memory controller signals, however, trigger on four points within a REFCLK cycle. Each cycle
is divided by four internal ticks: T1, T2, T3, and T4. T1 always occurs at the rising edge of REFCLK (and T3 at the falling
edge), but the spacing of T2 and T4 depends on the PLL clock ratio selected, as Table 13 shows.

                                      Table 13. Tick Spacing for Memory Controller Signals

                                          Tick Spacing (T1 Occurs at the Rising Edge of REFCLK)

    BCLK/SC140 clock                            T2                  T3                           T4

       1:4, 1:6, 1:8, 1:10                1/4 REFCLK           1/2 REFCLK                  3/4 REFCLK
                 1:3                      1/6 REFCLK           1/2 REFCLK                  4/6 REFCLK
                 1:5                      2/10 REFCLK          1/2 REFCLK                  7/10 REFCLK

Figure 10 is a graphical representation of Table 13.

    REFCLK                            T2  T3               T4              for 1:4, 1:6, 1:8, 1:10
                    T1          T2                                         for 1:3

    REFCLK                                T3           T4
                   T1

    REFCLK                                                                 for 1:5

                            T1  T2        T3           T4

            Figure 10. Internal Tick Spacing for Memory Controller Signals

                                MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

22                                                                                         Freescale Semiconductor
                                                                                                  Electrical Characteristics

The UPM machine and GPCM machine outputs change on the internal tick selected by the memory controller
configuration. The AC timing specifications are relative to the internal tick. SDRAM machine outputs change only
on the REFCLK rising edge.

                                      Table 14. AC Timing for SIU Inputs

                                                                                Value for Bus Speed in MHz

                                                                                Ref = CLKIN       Ref = CLKOUT

No.                        Characteristic                                1.1 V 1.2 V 1.2 V        1.2 V                     Units

                                                                         100/   133          166  133
                                                                         133

10 Hold time for all signals after the 50% level of the REFCLK rising edge 0.5  0.5          0.5  0.5                       ns

11a ARTRY/ABB set-up time before the 50% level of the REFCLK rising      3.1    3.0          3.0  3.0                       ns

     edge

11b DBG/DBB/BG/BR/TC set-up time before the 50% level of the REFCLK 3.6         3.3          3.3  3.3                       ns

     rising edge

11c AACK set-up time before the 50% level of the REFCLK rising edge      3.0    2.9          2.9  2.9                       ns

11d TA/TEA/PSDVAL set-up time before the 50% level of the REFCLK

     rising edge

      Data-pipeline mode                                                3.5    3.4          3.4  3.4                       ns

      Non-pipeline mode                                                 4.4    4.0          4.0  4.0                       ns

12 Data bus set-up time before REFCLK rising edge in Normal mode

      Data-pipeline mode                                                1.9    1.8          1.7  1.8                       ns

      Non-pipeline mode                                                 4.2    4.0          4.0  4.0                       ns

131 Data bus set-up time before the 50% level of the REFCLK rising edge

     in ECC and PARITY modes

      Data-pipeline mode                                                2.0    2.0          2.0  2.0                       ns

      Non-pipeline mode                                                 8.2    7.3          7.3  7.3                       ns

141 DP set-up time before the 50% level of the REFCLK rising edge

      Data-pipeline mode                                                2.0    2.0          2.0  2.0                       ns

      Non-pipeline mode                                                 7.9    6.1          6.1  6.1                       ns

15a TS and Address bus set-up time before the 50% level of the REFCLK

     rising edge

      Extra cycle mode (SIUBCR[EXDD] = 0)                               4.2    3.8          3.8  3.8                       ns

      No extra cycle mode (SIUBCR[EXDD] = 1)                            5.5    5.0          5.0  5.0                       ns

15b Address attributes: TT/TBST/TSZ/GBL set-up time before the 50%

     level of the REFCLK rising edge

      Extra cycle mode (SIUBCR[EXDD] = 0)                               3.7    3.5          3.5  3.5                       ns

      No extra cycle mode (SIUBCR[EXDD] = 1)                            4.8    4.4          4.4  4.4                       ns

16 PUPMWAIT signal set-up time before the 50% level of the REFCLK        3.7    3.7          3.7  3.7                       ns

     rising edge

17 IRQx setup time before the 50% level; of the REFCLK rising edge3      4.0    4.0          4.0  4.0                       ns

18 IRQx minimum pulse width3                                             6.0 + 6.0 + 6.0 +        6.0 + TREFCLK             ns

                                                                         TREFCLK TREFCLK TREFCLK

Notes: 1. Timings specifications 13 and 14 in non-pipeline mode are more restrictive than MSC8102 timings.
             2. Values are measured from the 50% TTL transition level relative to the 50% level of the REFCLK rising edge.
             3. Guaranteed by design.

                           MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

Freescale Semiconductor                                                                                                         23
Electrical Characteristics

                                          Table 15. AC Timing for SIU Outputs

                                                                                   Value for Bus Speed in MHz3

                                                                                   Ref = CLKIN       Ref = CLKOUT

    No.                        Characteristic                                1.1 V 1.2 V 1.2 V       1.2 V         Units

                                                                             100/  133          166  100/133
                                                                             133

  302    Minimum delay from the 50% level of the REFCLK for all signals      0.9   0.8          0.8  1.0           ns
   31
  32a    PSDVAL/TEA/TA max delay from the 50% level of the REFCLK            6.0   4.9          4.9  5.8           ns

  32b    rising edge
  32c
  32d    Address bus max delay from the 50% level of the REFCLK rising
  33a
         edge
  33b
          Multi-master mode (SIUBCR[EBM] = 1)                               6.4   5.5          5.5  6.4           ns
   34
  35a    Single-master mode (SIUBCR[EBM] = 0)                              5.3   4.2          3.9  5.1           ns
  35b
Notes:   Address attributes: TT[01]/TBST/TSZ/GBL max delay from the 50% 6.4       5.1          5.1  6.0           ns

         level of the REFCLK rising edge

         Address attributes: TT[24]/TC max delay from the 50% level of the  6.9   5.7          5.7  6.6           ns

         REFCLK rising edge

         BADDR max delay from the 50% level of the REFCLK rising edge        5.2   4.2          4.2  5.1           ns

         Data bus max delay from the 50% level of the REFCLK rising edge

          Data-pipeline mode                                                4.8   3.9          3.7  4.8           ns

          Non-pipeline mode                                                 7.1   6.1          6.1  7.0           ns

         DP max delay from the 50% level of the REFCLK rising edge

          Data-pipeline mode                                                6.0   5.3          5.3  6.2           ns

          Non-pipeline mode                                                 7.5   6.5          6.5  7.4           ns

         Memory controller signals/ALE/CS[04] max delay from the 50%        5.1   4.2          3.9  5.1           ns

         level of the REFCLK rising edge

         DBG/BG/BR/DBB max delay from the 50% level of the REFCLK            6.0   4.7          4.7  5.6           ns

         rising edge

         AACK/ABB/TS/CS[57] max delay from the 50% level of the             5.5   4.5          4.5  5.4           ns
         REFCLK rising edge

         1. Values are measured from the 50% level of the REFCLK rising edge to the 50% signal level and assume a 20 pF load except
               where otherwise specified.

         2. The load for specification 30 is 10 pF. The load for the other specifications in this table is 20 pF. For a 15 pF load, subtract 0.3
               ns from the listed value.

         3. The maximum bus frequency depends on the mode:
                In 60x-compatible mode connected to another MSC8122 device, the frequency is determined by adding the input and output
               longest timing values, which results in the total delay for 20 pF output capacitance. You must also account for other
               influences that can affect timing, such as on-board clock skews, on-board noise delays, and so on.
                In single-master mode, the frequency depends on the timing of the devices connected to the MSC8122.
                To achieve maximum performance on the bus in single-master mode, disable the DBB signal by writing a 1 to the
               SIUMCR[BDD] bit. See the SIU chapter in the MSC8122 Reference Manual for details.

                               MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

24                                                                                                   Freescale Semiconductor
                                                                                                                  Electrical Characteristics

                         REFCLK

                                                                                      10

                         AACK/ARTRY/TA/TEA/DBG/BG/BR                      11

                         PSDVAL/ABB/DBB inputs

                                                                                                              10

                                                                           12
                         Data bus inputs--normal mode

                                                                                      10

                         Data bus inputs--ECC and parity modes            13

                         DP inputs                                        14

                                                                          15          10

                         Address bus/TS /TT[04]/TC[02]/

                         TBST/TSZ[03]/GBL inputs

                         PUPMWAIT input                                   16

                                                                                    18
                                                  17
                         IRQx inputs

                                           Min delay for all output pins        30
                                                                                31
                                              PSDVAL/TEA/TA outputs           32a/b
Address bus/TT[04]/TC[02]/TBST/TSZ[03]/GBL outputs

                         BADDR outputs                                        32c

                                                                 33a
                         Data bus outputs

                         DP outputs                                           33b

                                                                                  34
                         Memory controller/ALE outputs

                                                                             35
AACK/ABB/TS/DBG/BG/BR/DBB/CS outputs

                         Figure 11. SIU Timing Diagram

                         MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

Freescale Semiconductor                                                                                           25
Electrical Characteristics

2.5.5.2 CLKIN to CLKOUT Skew

Table 17 describes the CLKOUT-to-CLKIN skew timing.

                                              Table 16. CLKOUT Skew

No.                        Characteristic                           Min1              Max1  Units

   20   Rise-to-rise skew                                            0.0               0.95                                    ns
   21    VDD = 1.1 V
   22    VDD = 1.2 V                                                0.0               0.85                                    ns
   23
   24   Fall-to-fall skew                                            1.5              1.0                                     ns
Notes:   VDD = 1.1 V
         VDD = 1.2 V                                                0.8              1.0                                     ns

        CLKOUT phase (1.2 V, 133 MHz)                                2.8               --                                      ns
         Phase high
         Phase low                                                  2.8               --                                      ns

        CLKOUT phase (1.1 V, 133 MHz)                                2.2               --                                      ns
         Phase high
         Phase low                                                  2.2               --                                      ns

        CLKOUT phase (1.1 V, 100 MHz)                                3.3               --                                      ns
         Phase high
         Phase low                                                  3.3               --                                      ns

        1. A positive number indicates that CLKOUT precedes CLKIN, A negative number indicates that CLKOUT follows CLKIN.
        2. Skews are measured in clock mode 29, with a CLKIN:CLKOUT ratio of 1:1. The same skew is valid for all clock modes.
        3. CLKOUT skews are measured using a load of 10 pF.
        4. CLKOUT skews and phase are not measured for 500/166 Mhz parts because these parts only use CLKIN mode.

For designs that use the CLKOUT synchronization mode, use the skew values listed in Table 16 to adjust the rise-to-fall timing
values specified for CLKIN synchronization. Figure 12 shows the relationship between the CLKOUT and CLKIN timings.

                                       CLKIN

                            CLKOUT

                                              20                           21

                            Figure 12. CLKOUT and CLKIN Signals.

                            MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

26                                                                                     Freescale Semiconductor
                                                                                                          Electrical Characteristics

2.5.5.3 DMA Data Transfers

Table 17 describes the DMA signal timing.
                                                            Table 17. DMA Signals

                                                                                             Ref = CLKIN  Ref = CLKOUT
                                                                                                            (1.2 V only)
No.                      Characteristic                                                                                   Units

                                                                                             Min Max      Min Max           ns
                                                                                                                            ns
37 DREQ set-up time before the 50% level of the falling edge of REFCLK                       5.0  --      5.0  --           ns
38 DREQ hold time after the 50% level of the falling edge of REFCLK                                                         ns
39 DONE set-up time before the 50% level of the rising edge of REFCLK                        0.5  --      0.5  --           ns
40 DONE hold time after the 50% level of the rising edge of REFCLK
41 DACK/DRACK/DONE delay after the 50% level of the REFCLK rising edge                       5.0  --      5.0  --

                                                                                             0.5  --      0.5  --

                                                                                             0.5  7.5     0.5  8.4

The DREQ signal is synchronized with REFCLK. To achieve fast response, a synchronized peripheral should assert DREQ
according to the timings in Table 17. Figure 13 shows synchronous peripheral interaction.

                         REFCLK

                                                                           38
                                         37

                         DREQ

                                                                 40
                                 39

                         DONE

                                                                                         41
                         DACK/DONE/DRACK

                                 Figure 13. DMA Signals

                         MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

Freescale Semiconductor                                                                                                   27
Electrical Characteristics

2.5.6 DSI Timing

The timings in the following sections are based on a 20 pF capacitive load.

2.5.6.1 DSI Asynchronous Mode

        Table 18. DSI Asynchronous Mode Timing

No.    Characteristics                                                       Min                  Max                  Unit

  100   Attributes1 set-up time before strobe (HWBS[n]) assertion             1.5                  --                    ns
  101   Attributes1 hold time after data strobe deassertion                                                              ns
  102                                                                         1.3                  --
                                                                                                                         ns
  103   Read/Write data strobe deassertion width:                                                  --                    ns
  104    DCR[HTAAD] = 1                                                                                                 ns
  105                                                                            1.8 + TREFCLK                           ns
  106       -- Consecutive access to the same DSI                                 5 + TREFCLK                            ns
  107       -- Different device with DCR[HTADT] = 01                          5 + (1.5 TREFCLK)                        ns
  108       -- Different device with DCR[HTADT] = 10                          5 + (2.5 TREFCLK)                        ns
            -- Different device with DCR[HTADT] = 11                             1.8 + TREFCLK                           ns
  109    DCR[HTAAD] = 0                                                                                                 ns
  110                                                                         --                   8.5                   ns
  111   Read data strobe deassertion to output data high impedance
                                                                                                                         ns
  112   Read data strobe assertion to output data active from high impedance  2.0                  --                    ns
  201                                                                                                                    ns
  202   Output data hold time after read data strobe deassertion              2.2                  --
                                                                                                                         ns
Notes:  Read/Write data strobe assertion to HTA active from high impedance    2.2                  --
                                                                                                                         ns
        Output data valid to HTA assertion                                    3.2                  --                    ns
        Read/Write data strobe assertion to HTA valid2                                                                   ns
         1.1 V core                                                          --                   7.4                   ns
         1.2 V core                                                                                                     ns
                                                                              --                   6.7
                                                                                                                         ns
        Read/Write data strobe deassertion to output HTA high impedance.      --                   6.5                   ns

        (DCR[HTAAD] = 0, HTA at end of access released at logic 0)

        Read/Write data strobe deassertion to output HTA deassertion.         --                   6.5

        (DCR[HTAAD] = 1, HTA at end of access released at logic 1)

        Read/Write data strobe deassertion to output HTA high impedance.              --               5 + TREFCLK
        (DCR[HTAAD] = 1, HTA at end of access released at logic 1                                  5 + (1.5 TREFCLK)
         DCR[HTADT] = 01                                                     1.8 + TREFCLK        5 + (2.5 TREFCLK)
         DCR[HTADT] = 10                                                            1.0
         DCR[HTADT] = 11                                                                                     --

        Read/Write data strobe assertion width                                                                --

        Host data input set-up time before write data strobe deassertion

        Host data input hold time after write data strobe deassertion         1.7                  --
         1.1 V core
         1.2 V core                                                          1.5                  --

        1. Attributes refers to the following signals: HCS, HA[1129], HCID[04], HDST, HRW, HRDS, and HWBSn.
        2. This specification is tested in dual-strobe mode. Timing in single-strobe mode is guaranteed by design.
        3. All values listed in this table are tested or guaranteed by design.

        MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

28                                                                                                 Freescale Semiconductor
Figure 14 shows DSI asynchronous read signals timing.                       Electrical Characteristics

HCS                                                         101

HA[1129]

HCID[04]

HDST

HRW1                                                   100

HWBSn2

HDBSn1                                     112                 102
  HRDS2                                                     105
                                                      103
HD[063]                            107                             109
                         104
                         106

           HTA3

                                                      108
                                                                                                                     110

           HTA4

                                                                                                              111

       Notes: 1. Used for single-strobe mode access.
                     2. Used for dual-strobe mode access.
                     3. HTA released at logic 0 (DCR[HTAAD] = 0) at end of access; used with
                           pull-down implementation.
                     4. HTA released at logic 1 (DCR[HTAAD] = 1) at end of access; used with pull-up
                           implementation.

Figure 14. Asynchronous Single- and Dual-Strobe Modes Read Timing Diagram

                         MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

Freescale Semiconductor                                                                                                   29
Electrical Characteristics
Figure 15 shows DSI asynchronous write signals timing.

               HCS

    HA[1129]

    HCID[04]

               HDST

               HRW1         100                                                  101

               HRDS2                                                             102
                                                                        202
               HDBSn1                                           112
               HWBSn2                                              201                 109

    HD[063]                                                                             110
                                             106

       HTA3
                                            108

       HTA4

                                                                                                                            111

    Notes: 1. Used for single-strobe mode access.
                 2. Used for dual-strobe mode access.
                 3. HTA released at logic 0 (DCR[HTAAD] = 0) at end of access; used with pull-down implementation.
                 4. HTA released at logic 1 (DCR[HTAAD] = 1) at end of access; used with pull-up implementation.

    Figure 15. Asynchronous Single- and Dual-Strobe Modes Write Timing Diagram

Figure 16 shows DSI asynchronous broadcast write signals timing.

    HCS

    HA[1129]

    HCID[04]

    HDST
      HRW1                                                                       101
    HRDS2              100
                                                                                 102
    HDBSn1                                              112             202
    HWBSn2                                                 201

    HD[063]

    Notes: 1. Used for single-strobe mode access.
                 2. Used for dual-strobe mode access.

           Figure 16. Asynchronous Broadcast Write Timing Diagram

               MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

30                                                                                            Freescale Semiconductor
                                                                                                        Electrical Characteristics

2.5.6.2 DSI Synchronous Mode

                                      Table 19. DSI Inputs in Synchronous Mode

                                                                                            1.1 V Core                    1.2 V Core

No.                           Characteristic                                  Expression                                              Units

                                                                                            Min Max                       Min Max       ns
                                                                                                                                        ns
  120   HCLKIN cycle time1,2                                                  HTC           10.0  55.6                    10.0  55.6    ns
  121                                                                                                                                   ns
  122   HCLKIN high pulse width                                          (0.5 0.1) HTC  4.0   33.3                    4.0   33.3    ns
  123                                                                                                                                   ns
  124   HCLKIN low pulse width                                           (0.5 0.1) HTC  4.0   33.3                    4.0   33.3    ns
  125                                                                                                                                   ns
  126   HA[1129] inputs set-up time                                          --            1.2   --                      1.2   --
  127
Notes:  HD[063] inputs set-up time                                           --            0.6   --                      0.4   --

        HCID[04] inputs set-up time                                          --            1.3   --                      1.3   --

        All other inputs set-up time                                          --            1.2   --                      1.2   --

        All inputs hold time                                                  --            1.5   --                      1.5   --

        1. Values are based on a frequency range of 18100 MHz.
        2. Refer to Table 7 for HCLKIN frequency limits.

                                      Table 20. DSI Outputs in Synchronous Mode

                                                                                            1.1 V Core                    1.2 V Core

No.                                   Characteristic                                                                                  Units

                                                                                            Min Max                       Min Max       ns
                                                                                                                                        ns
128 HCLKIN high to HD[063] output active                                                   2.0   --                      2.0   --      ns
129 HCLKIN high to HD[063] output valid                                                                                                ns
130 HD[063] output hold time                                                               --    7.6                     --    6.3     ns
131 HCLKIN high to HD[063] output high impedance                                                                                       ns
132 HCLKIN high to HTA output active                                                        1.7   --                      1.7   --      ns
133 HCLKIN high to HTA output valid                                                                                                     ns
134 HTA output hold time                                                                    --    8.3                     --    7.6
135 HCLKIN high to HTA high impedance
                                                                                            2.2   --                      2.0   --

                                                                                            --    7.4                     --    5.9

                                                                                            1.7   --                      1.7   --

                                                                                            --    7.5                     --    6.3

                                                                         120

                         HCLKIN                             121                           122
                                                               127
        HA[1129] input signals        123                     127                                                   131
         HD[063] input signals        124                     127                                                   130
        HCID[04] input signals       125                     127
           All other input signals    126
                                                      129
                                                      128                                   ~
                                                                                              ~
        HD[063] output signals
                                                                                            ~~

                                                                    133                                     135
                                               132                                                      134
        HTA output signal
                                                                                            ~~

                              Figure 17. DSI Synchronous Mode Signals Timing Diagram

                              MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

Freescale Semiconductor                                                                                                               31
Electrical Characteristics

2.5.7 TDM Timing

                                            Table 21. TDM Timing

No.                        Characteristic              Expression              1.1 V Core   1.2 V Core        Units
                                                                               Min Max      Min Max
  300
  301   TDMxRCLK/TDMxTCLK                               TC1                    16   --      16           --    ns
  302
  303   TDMxRCLK/TDMxTCLK high pulse width              (0.5 0.1) TC       7    --      7            --    ns
  304
  305   TDMxRCLK/TDMxTCLK low pulse width               (0.5 0.1) TC       7    --      7            --    ns

  306   TDM receive all input set-up time                                      1.3  --      1.3          --    ns
  307
  308   TDM receive all input hold time                                        1.0  --      1.0          --    ns

  309   TDMxTCLK high to TDMxTDAT/TDMxRCLK output                              2.8  --      2.8          --    ns
  310   active2,3
Notes:
        TDMxTCLK high to TDMxTDAT/TDMxRCLK output                              --   10.0    --           8.8   ns
        All output hold time4
                                                                               2.5  --      2.5          --    ns

        TDMxTCLK high to TDmXTDAT/TDMxRCLK output high                         --   10.7    --           10.5  ns
        impedance2,3
                                                                               --   9.7     --           8.5   ns
        TDMxTCLK high to TDMXTSYN output valid2
                                                                               2.5  --      2.5          --    ns
        TDMxTSYN output hold time4

        1. Values are based on a a maximum frequency of 62.5 MHz. The TDM interface supports any frequency below 62.5 MHz.
              Devices operating at 300 MHz are limited to a maximum TDMxRCLK/TDMxTCLK frequency of 50 MHz.

        2. Values are based on 20 pF capacitive load.
        3. When configured as an output, TDMxRCLK acts as a second data link. See the MSC8122 Reference Manual for details.
        4. Values are based on 10 pF capacitive load.

                                                        300

                                                   301              302

          TDMxRCLK                                 304

                                 303
        TDMxRDAT

        TDMxRSYN                                               304
                            303

                                     Figure 18. TDM Inputs Signals

                                                        300

                                                   301                    302

        TDMxTCLK                             306                          ~ ~ ~ ~    308
                                            305                                     307
        TDMxTDAT
        TDMxRCLK                                        309                                         310
        TDMxTSYN

                                            Figure 19. TDM Output Signals

                            MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

32                                                                                          Freescale Semiconductor
2.5.8 UART Timing

                                            Table 22. UART Timing

No.                      Characteristics                           Expression       Min    Max  Unit

400 URXD and UTXD inputs high/low duration                         16 TREFCLK     160.0   --   ns
401 URXD and UTXD inputs rise/fall time                                                     10   ns
                                                                                            10   ns
402 UTXD output rise/fall time

                                401                                401

     UTXD, URXD
     inputs

                                                 400                    400

                                Figure 20. UART Input Timing

                                            402                    402

     UTXD output

                                Figure 21. UART Output Timing

                         MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

Freescale Semiconductor                                                                               33
2.5.9 Timer Timing

                             Table 23. Timer Timing

                                                                                              Ref = CLKIN

    No.                 Characteristics                                                                    Unit

                                                                                              Min Max       ns
                                                                                                            ns
    500 TIMERx frequency                                                                      10.0  --      ns
    501 TIMERx Input high period
    502 TIMERx Output low period                                                              4.0   --      ns
    503 TIMERx Propagations delay from its clock input                                                      ns
                                                                                              4.0   --
                1.1 V core
                1.2 V core                                                                   3.1   9.5

                                                                                              2.8   8.1

                                                                             500

                             501                                                    502

         TIMERx (Input)
                                                                        503

         TIMERx (Output)

                        Figure 22. Timer Timing

2.5.10 Ethernet Timing

2.5.10.1 Management Interface Timing

                  Table 24. Ethernet Controller Management Interface Timing

    No.                 Characteristics                                                       Min Max Unit

    801 ETHMDIO to ETHMDC rising edge set-up time                                             10    --     ns
    802 ETHMDC rising edge to ETHMDIO hold time
                                                                                              10    --     ns

         ETHMDC         801                                                              802
         ETHMDIO
                                                                             Valid

                    Figure 23. MDIO Timing Relationship to MDC

                  MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

34                                                                                            Freescale Semiconductor
2.5.10.2 MII Mode Timing

                          Table 25. MII Mode Signal Timing

No.                       Characteristics                                                        Min Max Unit

803 ETHRX_DV, ETHRXD[03], ETHRX_ER to ETHRX_CLK rising edge set-up time                         3.5  --     ns

804 ETHRX_CLK rising edge to ETHRX_DV, ETHRXD[03], ETHRX_ER hold time                           3.5  --     ns

805 ETHTX_CLK to ETHTX_EN, ETHTXD[03], ETHTX_ER output delay                                    1    14.6   ns
            1.1 V core
            1.2 V core                                                                          1    12.6   ns

      ETHRX_CLK                           803                             804

        ETHRX_DV                                             Valid
     ETHRXD[03]

        ETHRX_ER

     ETHTX_CLK

                                                                    805

        ETHTX_EN                          Valid                                     Valid

     ETHTXD[03]
        ETHTX_ER

                          Figure 24. MII Mode Signal Timing

2.5.10.3 RMII Mode

                          Table 26. RMII Mode Signal Timing

                                                                              1.1 V Core         1.2 V Core

No.                      Characteristics                                                                     Unit

                                                                              Min Max            Min Max      ns
                                                                                                              ns
806 ETHTX_EN,ETHRXD[01], ETHCRS_DV, ETHRX_ER to ETHREF_CLK rising 1.6             --            2    --      ns

     edge set-up time

807 ETHREF_CLK rising edge to ETHRXD[01], ETHCRS_DV, ETHRX_ER hold           1.6  --            1.6  --

     time

811 ETHREF_CLK rising edge to ETHTXD[01], ETHTX_EN output delay.             3    12.5          3    11

     ETHREF_CLK           806                                            807

      ETHCRS_DV                                       Valid
     ETHRXD[01]
                                                                    811
        ETHRX_ER
                                               Valid                                      Valid
        ETHTX_EN
     ETHTXD[01]

                          Figure 25. RMII Mode Signal Timing

                         MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

Freescale Semiconductor                                                                                          35
2.5.10.4 SMII Mode

                     Table 27. SMII Mode Signal Timing

    No.              Characteristics                                                             Min Max Unit

  808    ETHSYNC_IN, ETHRXD to ETHCLOCK rising edge set-up time                                  1.0   --    ns
  809
  810    ETHCLOCK rising edge to ETHSYNC_IN, ETHRXD hold time                                    1.0   --    ns

Notes:   ETHCLOCK rising edge to ETHSYNC, ETHTXD output delay                                    1.51  6.02  ns
          1.1 V core.
          1.2 V core.                                                                           1.51  5.02  ns

         1. Measured using a 5 pF load.
         2. Measured using a 15 pF load.

          ETHCLOCK   808                                         809

         ETHSYNC_IN                                 Valid                                 Valid
         ETHRXD                                                            810

          ETHSYNC                            Valid
           ETHTXD
                     Figure 26. SMII Mode Signal Timing

2.5.11 GPIO Timing

                     Table 28. GPIO Timing

                                                                      Ref = CLKIN         Ref = CLKOUT
                                                                                            (1.2 V only)
    No.              Characteristics                                                                         Unit

                                                                      Min Max                    Min Max      ns
                                                                                                              ns
    601 REFCLK edge to GPIO out valid (GPIO out delay time)                     --   6.1         --    6.9    ns
    602 REFCLK edge to GPIO out not valid (GPIO out hold time)                                                ns
    603 REFCLK edge to high impedance on GPIO out                               1.1  --          1.3   --     ns
    604 GPIO in valid to REFCLK edge (GPIO in set-up time)
    605 REFCLK edge to GPIO in not valid (GPIO in hold time)                    --   5.4         --    6.2

                                                                                3.5  --          3.7   --

                                                                                0.5  --          0.5   --

                     MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

36                                                                                        Freescale Semiconductor
         REFCLK                                                                                                                          601
                                                                                                               602
                           603
            GPIO                                            High Impedance
          (Output)

                                                            604                          605

         GPIO                                                               Valid
         (Input)

                                                            Figure 27. GPIO Timing

2.5.12 EE Signals

                                                            Table 29. EE Pin Timing

Number                          Characteristics                                    Type                              Min

     65           EE0 (input)                                                      Asynchronous                4 core clock periods

     66           EE1 (output)                                              Synchronous to Core clock          1 core clock period

Notes: 1. The core clock is the SC140 core clock. The ratio between the core clock and CLKOUT is configured during power-on-reset.
             2. Refer to Table 1-4 on page 1-6 for details on EE pin functionality.

Figure 28 shows the signal behavior of the EE pins.

                                                                                                   65
                                EE0 in

                                                   EE1 out                                                 66

2.5.13 JTAG Signals                                         Figure 28. EE Pin Timing

                                                            Table 30. JTAG Timing

No.                                                         Characteristics                                          All                      Unit
                                                                                                               frequencies
                                                                                                                                              MHz
                                                                                                               Min Max                         ns

700 TCK frequency of operation (1/(TC 4); maximum 25 MHz)                                                    0.0        25                   ns
701 TCK cycle time                                                                                                                             ns
                                                                                                               40.0       --                   ns
702 TCK clock pulse width measured at VM = 1.6 V
            High                                                                                              20.0       --
            Low
                                                                                                               16.0       --
703 TCK rise and fall times
                                                                                                               0.0        3.0

                                MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

Freescale Semiconductor                                                                                                                       37
                   Table 30. JTAG Timing (continued)

    No.                     Characteristics                                                                       All    Unit
                                                                                                            frequencies
                                                                                                                          ns
  704    Boundary scan input data set-up time                                                               Min    Max    ns
  705    Boundary scan input data hold time                                                                               ns
  706    TCK low to output data valid                                                                        5.0    --    ns
  707    TCK low to output high impedance                                                                   20.0    --    ns
  708    TMS, TDI data set-up time                                                                           0.0   30.0   ns
  709    TMS, TDI data hold time                                                                             0.0   30.0   ns
  710    TCK low to TDO data valid                                                                           5.0    --    ns
  711    TCK low to TDO high impedance                                                                      20.0    --    ns
  712    TRST assert time                                                                                    0.0   20.0   ns
  713    TRST set-up time to TCK low                                                                         0.0   20.0
Note:    All timings apply to OnCE module data transfers as well as any other transfers via the JTAG port.  100.0   --
                                                                                                            30.0    --

           TCK         VIH              VM   701
         (Input)   703      VIL                                 702
                                                                VM

                                                         703

                   Figure 29. Test Clock Input Timing Diagram

             TCK                                                VIH
          (Input)
                   VIL                       704                     705
             Data                      706
           Inputs                      707   Input Data Valid

             Data                            Output Data Valid
         Outputs

             Data
         Outputs

                   Figure 30. Boundary Scan (JTAG) Timing Diagram

                   MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

38                                                                                                          Freescale Semiconductor
     TCK                                                                 VIH
  (Input)
                         VIL                          708                709
      TDI                                        710
    TMS                                               Input Data Valid
  (Input)                                      711
                                                      Output Data Valid
    TDO
(Output)

    TDO
(Output)

                         Figure 31. Test Access Port Timing Diagram

  TCK                             713
(Input)
                         712
TRST
(Input)                           Figure 32. TRST Timing Diagram

3 Hardware Design Considerations

The following sections discuss areas to consider when the MSC8122 device is designed into a system.

3.1 Start-up Sequencing Recommendations

Use the following guidelines for start-up and power-down sequences:

      Assert PORESET and TRST before applying power and keep the signals driven low until the power reaches the
          required minimum power levels. This can be implemented via weak pull-down resistors.

      CLKIN can be held low or allowed to toggle during the beginning of the power-up sequence. However, CLKIN must
          start toggling before the deassertion of PORESET and after both power supplies have reached nominal voltage levels.

      If possible, bring up VDD/VCCSYN and VDDH together. If it is not possible, raise VDD/VCCSYN first and then bring up
          VDDH. VDDH should not exceed VDD/VCCSYN until VDD/VCCSYN reaches its nominal voltage level. Similarly, bring both
          voltage levels down together. If that is not possible reverse the power-up sequence, with VDDH going down first and
          then VDD/VCCSYN.

Note: This recommended power sequencing for the MSC8122 is different from the MSC8102. See Section 2.5.2 for
          start-up timing specifications.

External voltage applied to any input line must not exceed the I/O supply VDDH by more than 0.8 V at any time, including during
power-up. Some designs require pull-up voltages applied to selected input lines during power-up for configuration purposes.
This is an acceptable exception to the rule. However, each such input can draw up to 80 mA per input pin per device in the
system during start-up.

During the power-up sequence, if VDD rises before VDDH (see Figure 6), current can pass from the VDD supply through the
device ESD protection circuits to the VDDH supply. The ESD protection diode can allow this to occur when VDD exceeds VDDH
by more than 0.8 V. Design the power supply to prevent or minimize this effect using one of the following optional methods:

                         MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

Freescale Semiconductor                                                                              39
Hardware Design Considerations

      Never allow VDD to exceed VDDH + 0.8V.
      Design the VDDH supply to prevent reverse current flow by adding a minimum 10  resistor to GND to limit the

          current. Such a design yields an initial VDDH level of VDD 0.8 V before it is enabled.
After power-up, VDDH must not exceed VDD/VCCSYN by more than 2.6 V.

3.2 Power Supply Design Considerations

When used as a drop-in replacement in MSC8102 applications or when implementing a new design, use the guidelines
described in Migrating Designs from the MSC8102 to the MSC8122 (AN2716) and the MSC8122 Design Checklist (AN3374
for optimal system performance. MSC8122 and MSC8126 Power Circuit Design Recommendations and Examples (AN2937)
provides detailed design information. See Section 2.5.2 for start-up timing specifications.

Figure 33 shows the recommended power decoupling circuit for the core power supply. The voltage regulator and the
decoupling capacitors should supply the required device current without any drop in voltage on the device pins. The voltage on
the package pins should not drop below the minimum specified voltage level even for a very short spikes. This can be achieved
by using the following guidelines:

      For the core supply, use a voltage regulator rated at 1.2 V with nominal rating of at least 3 A. This rating does not
          reflect actual average current draw, but is recommended because it resists changes imposed by transient spikes and has
          better voltage recovery time than supplies with lower current ratings.

      Decouple the supply using low-ESR capacitors mounted as close as possible to the socket. Figure 33 shows three
          capacitors in parallel to reduce the resistance. Three capacitors is a recommended minimum number. If possible, mount
          at least one of the capacitors directly below the MSC8122 device.

                             Maximum IR drop                         Lmax = 2 cm
                             of 15 mV at 1 A

                      1.2 V

    Power supply                                                                        One 0.01 F capacitor      MSC8122
                                                                                        for every 3 core supply

                                                                                        pads.

    or

Voltage Regulator  +
                   -
    (Imin = 3 A)                         Bulk/Tantalum capacitors
                                           with low ESR and ESL
                                                                                        High frequency capacitors
                             Note: Use at least three capacitors.                        (very low ESR and ESL)
                             Each capacitor must be at least 150 F.

                                              Figure 33. Core Power Supply Decoupling

Each VCC and VDD pin on the MSC8122 device should have a low-impedance path to the board power supply. Similarly, each
GND pin should have a low-impedance path to the ground plane. The power supply pins drive distinct groups of logic on the
chip. The VCC power supply should have at least four 0.1 F by-pass capacitors to ground located as closely as possible to the
four sides of the package. The capacitor leads and associated printed circuit traces connecting to chip VCC, VDD, and GND should
be kept to less than half an inch per capacitor lead. A four-layer board is recommended, employing two inner layers as VCC and
GND planes.

All output pins on the MSC8122 have fast rise and fall times. PCB trace interconnection length should be minimized to
minimize undershoot and reflections caused by these fast output switching times. This recommendation particularly applies to
the address and data buses. Maximum PCB trace lengths of six inches are recommended. For the DSI control signals in
synchronous mode, ensure that the layout supports the DSI AC timing requirements and minimizes any signal crosstalk.
Capacitance calculations should consider all device loads as well as parasitic capacitances due to the PCB traces. Attention to
proper PCB layout and bypassing becomes especially critical in systems with higher capacitive loads because these loads create
higher transient currents in the VCC, VDD, and GND circuits. Pull up all unused inputs or signals that will be inputs during reset.

Special care should be taken to minimize the noise levels on the PLL supply pins. There is one pair of PLL supply pins:
VCCSYN-GNDSYN. To ensure internal clock stability, filter the power to the VCCSYN input with a circuit similar to the one in

                             MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

40                                                                                      Freescale Semiconductor
                                                                   Hardware Design Considerations

Figure 34. For optimal noise filtering, place the circuit as close as possible to VCCSYN. The 0.01-F capacitor should be closest
to VCCSYN, followed by the 10-F capacitor, the 10-nH inductor, and finally the 10- resistor to VDD. These traces should be
kept short and direct. Provide an extremely low impedance path to the ground plane for GNDSYN. Bypass GNDSYN to VCCSYN
by a 0.01-F capacitor located as close as possible to the chip package. For best results, place this capacitor on the backside of

the PCB aligned with the depopulated void on the MSC8122 located in the square defined by positions, L11, L12, L13, M11,

M12, M13, N11, N12, and N13.

                         VDD                              VCCSYN

                              10 10nH                     0.01 F
                                                   10 F

                                                         Figure 34. VCCSYN Bypass

3.3 Connectivity Guidelines

Unused output pins can be disconnected, and unused input pins should be connected to the non-active value, via resistors to
VDDH or GND, except for the following:

      If the DSI is unused (DDR[DSIDIS] is set), HCS and HBCS must pulled up and all the rest of the DSI signals can be
          disconnected.

      When the DSI uses synchronous mode, HTA must be pulled up. In asynchronous mode, HTA should be pulled either
          up or down, depending on design requirements.

      HDST can be disconnected if the DSI is in big-endian mode, or if the DSI is in little-endian mode and the
          DCR[DSRFA] bit is set.

      When the DSI is in 64-bit data bus mode and DCR[BEM] is cleared, pull up HWBS[13]/HDBS[13]/HWBE[13]/
          HDBE[13] and HWBS[47]/HDBS[47]/HWBE[47]/HDBE[47]/PWE[47]/PSDDQM[47]/PBS[47].

      When the DSI is in 32-bit data bus mode and DCR[BEM] is cleared, HWBS[13]/HDBS[13]/HWBE[13]/HDBE[13]
          must be pulled up.

      When the DSI is in asynchronous mode, HBRST and HCLKIN should either be disconnected or pulled up.
      When the DSI uses sliding window address mode (DCR[SLDWA] = 1), the external HA[1113] signals must be

          connected (tied) to the correct voltage levels so that the host can perform the first access to the DCR. After reset, the
          DSI expects full address mode (DCR[SLDWA] = 0). The DCR address in the DSI memory map is 0x1BE000, which
          requires the following connections:
          -- HA11 must be pulled high (1)
          -- HA12 must be pulled high (1)
          -- HA13 must be pulled low (0)
      The following signals must be pulled up: HRESET, SRESET, ARTRY, TA, TEA, PSDVAL, and AACK.
      In single-master mode (BCR[EBM] = 0) with internal arbitration (PPC_ACR[EARB] = 0):
          -- BG, DBG, and TS can be left unconnected.
          -- EXT_BG[23], EXT_DBG[23], and GBL can be left unconnected if they are multiplexed to the system bus

                functionality. For any other functionality, connect the signal lines based on the multiplexed functionality.
          -- BR must be pulled up.
          -- EXT_BR[23] must be pulled up if multiplexed to the system bus functionality.
      If there is an external bus master (BCR[EBM] = 1):
          -- BR, BG, DBG, and TS must be pulled up.
          -- EXT_BR[23], EXT_BG[23], and EXT_DBG[23] must be pulled up if multiplexed to the system bus

                functionality.
      In single-master mode, ABB and DBB can be selected as IRQ inputs and be connected to the non-active value. In other

          modes, they must be pulled up.

                         MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

Freescale Semiconductor                                                             41
Hardware Design Considerations

Note:   The MSC8122 does not support DLL-enabled mode. For the following two clock schemes, ensure that the DLL is
       disabled (that is, the DLLDIS bit in the Hard Reset Configuration Word is set).
     
        If no system synchronization is required (for example, the design does not use SDRAM), you can use any of the
       available clock modes.
        In the CLKIN synchronization mode, use the following connections:
        -- Connect the oscillator output through a buffer to CLKIN.
        -- Connect the CLKIN buffer output to the slave device (for example, SDRAM) making sure that the delay path

             between the clock buffer to the MSC8122 and the SDRAM is equal (that is, has a skew less than 100 ps).
        -- Valid clock modes in this scheme are: 0, 7, 15, 19, 21, 23, 28, 29, 30, and 31.
        In CLKOUT synchronization mode (for 1.2 V devices), CLKOUT is the main clock to SDRAM. Use the following
        connections:
        -- Connect the oscillator output through a buffer to CLKIN.
        -- Connect CLKOUT through a zero-delay buffer to the slave device (for example, SDRAM) using the following

             guidelines:
             The maximum delay between the slave and CLKOUT must not exceed 0.7 ns.
             The maximum load on CLKOUT must not exceed 10 pF.
             Use a zero-delay buffer with a jitter less than 0.3 ns.
        -- All clock modes are valid in this clock scheme.

Note:   See the Clock chapter in the MSC8122 Reference Manual for details.
     
       If the 60x-compatible system bus is not used and SIUMCR[PBSE] is set, PPBS can be disconnected. Otherwise, it
        should be pulled up.
     
       The following signals: SWTE, DSISYNC, DSI64, MODCK[12], CNFGS, CHIPID[03], RSTCONF and BM[02] are
        used to configure the MSC8122 and are sampled on the deassertion of the PORESET signal. Therefore, they should
        be tied to GND or VDDH or through a pull-down or a pull-up resistor until the deassertion of the PORESET signal.
        When they are used, INT_OUT (if SIUMCR[INTODC] is cleared), NMI_OUT, and IRQxx (if not full drive) signals must
        be pulled up.

        When the Ethernet controller is enabled and the SMII mode is selected, GPIO10 and GPIO14 must not be connected
        externally to any signal line.

Note: For details on configuration, see the MSC8122 User's Guide and MSC8122 Reference Manual. For additional
          information, refer to the MSC8122 Design Checklist (AN2787)..

3.4 External SDRAM Selection

The external bus speed implemented in a system determines the speed of the SDRAM used on that bus. However, because of
differences in timing characteristics among various SDRAM manufacturers, you may have use a faster speed rated SDRAM to
assure efficient data transfer across the bus. For example, for 166 MHz operation, you may have to use 183 or 200 MHz
SDRAM. Always perform a detailed timing analysis using the MSC8122 bus timing values and the manufacturer specifications
for the SDRAM to ensure correct operation within your system design. The output delay listed in SDRAM specifications is
usually given for a load of 30 pF. Scale the number to your specific board load using the typical scaling number provided by
the SDRAM manufacturer.

        MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

42                                                                 Freescale Semiconductor
                                                                                                       Ordering Information

3.5 Thermal Considerations

An estimation of the chip-junction temperature, TJ, in C can be obtained from the following:

                                                     TJ = TA + (RJA PD)                                    Eqn. 1

where

          TA = ambient temperature near the package (C)

         RJA = junction-to-ambient thermal resistance (C/W)

          PD = PINT + PI/O = power dissipation in the package (W)
          PINT = IDD VDD = internal power dissipation (W)
          PI/O = power dissipated from device on output pins (W)

The power dissipation values for the MSC8122 are listed in Table 2-3. The ambient temperature for the device is the air
temperature in the immediate vicinity that would cool the device. The junction-to-ambient thermal resistances are JEDEC
standard values that provide a quick and easy estimation of thermal performance. There are two values in common usage: the
value determined on a single layer board and the value obtained on a board with two planes. The value that more closely
approximates a specific application depends on the power dissipated by other components on the printed circuit board (PCB).
The value obtained using a single layer board is appropriate for tightly packed PCB configurations. The value obtained using a
board with internal planes is more appropriate for boards with low power dissipation (less than 0.02 W/cm2 with natural
convection) and well separated components. Based on an estimation of junction temperature using this technique, determine
whether a more detailed thermal analysis is required. Standard thermal management techniques can be used to maintain the
device thermal junction temperature below its maximum. If TJ appears to be too high, either lower the ambient temperature or
the power dissipation of the chip. You can verify the junction temperature by measuring the case temperature using a small
diameter thermocouple (40 gauge is recommended) or an infrared temperature sensor on a spot on the device case that is painted
black. The MSC8122 device case surface is too shiny (low emissivity) to yield an accurate infrared temperature measurement.
Use the following equation to determine TJ:

                                                     TJ = TT + (JA PD)                                     Eqn. 2

where

       TT = thermocouple (or infrared) temperature on top of the package (C)
       JA = thermal characterization parameter (C/W)
       PD = power dissipation in the package (W)

Note: See MSC8102, MSC8122, and MSC8126 Thermal Management Design Guidelines (AN2601/D).

4 Ordering Information

Consult a Freescale Semiconductor sales office or authorized distributor to determine product availability and place an order.

                                                       Core      Operating          Core       Order Number
                                                     Voltage   Temperature      Frequency
Part   Package Type
                                                        1.1 V    40 to 105C     (MHz)
                                                                                            Lead-Free        Lead-Bearing
                                                        1.2 V    40 to 105C         300
MSC8122 Flip Chip Plastic Ball Grid Array (FC-PBGA)                0 to 90C          400  MSC8122TVT4800V  MSC8122TMP4800V
                                                                                       400  MSC8122TVT6400V  MSC8122TMP6400V
                                                                                       500  MSC8122TVT6400   MSC8122TMP6400

                                                                                             MSC8122VT8000    MSC8122MP8000

                         MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

Freescale Semiconductor                                                                                      43
Package Information

5 Package Information

                                                               Notes:
                                                               1. All dimensions in millimeters.

                                                               2. Dimensioning and tolerancing
                                                                  per ASME Y14.5M1994.

                                                               3. Features are symmetrical about
                                                                  the package center lines unless
                                                                  dimensioned otherwise.

                                                               4. Maximum solder ball diameter
                                                                  measured parallel to Datum A.

                                                               5. Datum A, the seating plane, is
                                                                  determined by the spherical
                                                                  crowns of the solder balls.

                                                               6. Parallelism measurement shall
                                                                  exclude any effect of mark on
                                                                  top surface of package.

                                                               7. Capacitors may not be present
                                                                  on all devices.

                                                               8. Caution must be taken not to
                                                                  short capacitors or exposed
                                                                  metal capacitor pads on
                                                                  package top.

                                                               9. FC CBGA (Ceramic) package
                                                                  code: 5238.
                                                                  FC PBGA (Plastic) package
                                                                  code: 5263.

                                                               10.Pin 1 indicator can be in the
                                                                  form of number 1 marking or an
                                                                  "L" shape marking.

                        Figure 35. MSC8122 Mechanical Information, 431-pin FC-PBGA Package

6 Product Documentation

      MSC8122 Technical Data Sheet (MSC8122). Details the signals, AC/DC characteristics, clock signal characteristics,
          package and pinout, and electrical design considerations of the MSC8122 device.

      MSC8122 Reference Manual (MSC8122RM). Includes functional descriptions of the extended cores and all the
          internal subsystems including configuration and programming information.

      Application Notes. Cover various programming topics related to the StarCore DSP core and the MSC8122 device.
      SC140 DSP Core Reference Manual. Covers the SC3400 core architecture, control registers, clock registers, program

          control, and instruction set.

    MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

44                                                             Freescale Semiconductor
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7 Revision History

Table 31 provides a revision history for this data sheet.

                                                 Table 31. Document Revision History

Revision    Date                                                                  Description

      0   May 2004       Initial release.
      1   Jun. 2004
      2   Sep 2004       Updated timing number 32b.
                         Updated DSI timing specifications.
      3   Nov. 2004
                         New orderable parts added with other core voltage and temperature options.
      4   Jan. 2005       Updated thermal characteristics.
                         In Table 2-14, removed references to 30 pF.
      5   Apr. 2005       Design guidelines and layout recommendations updated.

      6   May 2005       Added 500 MHz core and 166 MHz bus speed options.
      7   May 2005       Definitions of GPIO[2728] updated.
      8   Jul. 2005       Bus, TDM, and GPIO timing updated. I2C timing changed to GPIO timing.
      9   Jul. 2005       GPIO[2728] connections updated. MWBEn replaced with correct name HWBEn.
     10   Sep. 2005       Design guidelines update.

     11   Oct 2005       Package type changed to FC-PBGA for all frequencies.
     12   Apr 2006       Low-voltage 300 MHz power changed to 1.1 V.
     13   Oct. 2006       HRESET and SRESET definitions updated.
     14   Dec. 2007       Undershoot and overshoot values added for VDDH.
                         RMII timing updated.
                         Design guidelines updated and reorganized.

                         Added 400 MHz, 1.1 V core part.
                         Temperature range descriptions changed to standard and extended.
                         CLKOUT timing specifications added.
                         Device start-up guidelines added to design considerations and updated power supply guidelines.
                         Ordering information updated.

                         Multiple AC timing specifications updated.

                         Multiple AC timing specifications updated.

                         Multiple AC timing specifications updated.

                         AC specification table layout modified.

                         ETHTX_EN type and TRST description updated.
                         Package drawing updated.
                         Clock specifications updated.
                         Start-up sequence updated.

                         VDDH + 10% changed to VDDH + 8% in Figure 2-1.
                         VDDH +20% changed to VDDH + 17% in Figure 2-1.
                         Reset timing updated to reflect actual values in Table 2-11.

                         Added new timings 17 and 18 for IRQ set time and pulse width in Table 2-13

                         Converted to new data sheet format.
                         Added PLL supply current to Table 5 in Section 2.4.
                         Modified Figure 5 in Section 2.4 to make it clear that the time limits for undershoot referred to values

                            below 0.3 V and not GND.
                         Added cross-references between Sections 2.5.2 and Section 3.1 and 3.2.
                         Added power-sequence guidelines to Sections 2.5.2.
                         Added CLKIN jitter characteristic specifications to Table 9.
                         Added additional guidelines to prevent reverse current to Section 3.1.
                         Added connectivity guidelines for DSI in sliding windows mode to Section 3.3.

                         MSC8122 Quad Digital Signal Processor Data Sheet, Rev. 14

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Rev. 14
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