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MRF49XAT-I/ST

器件型号:MRF49XAT-I/ST
器件类别:热门应用    无线/射频/通信   
厂商名称:Microchip
厂商官网:https://www.microchip.com
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器件描述

SPECIALTY TELECOM CIRCUIT, PDSO16

专业电信电路, PDSO16

参数
MRF49XAT-I/ST功能数量 1
MRF49XAT-I/ST端子数量 16
MRF49XAT-I/ST最大工作温度 85 Cel
MRF49XAT-I/ST最小工作温度 -40 Cel
MRF49XAT-I/ST额定供电电压 3.3 V
MRF49XAT-I/ST加工封装描述 4.4 MM, PLASTIC, LEAD FREE, TSSOP-16
MRF49XAT-I/ST无铅 Yes
MRF49XAT-I/ST欧盟RoHS规范 Yes
MRF49XAT-I/ST中国RoHS规范 Yes
MRF49XAT-I/ST状态 ACTIVE
MRF49XAT-I/ST包装形状 RECTANGULAR
MRF49XAT-I/ST包装尺寸 SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
MRF49XAT-I/ST表面贴装 Yes
MRF49XAT-I/ST端子形式 GULL WING
MRF49XAT-I/ST端子间距 0.6500 mm
MRF49XAT-I/ST端子涂层 MATTE TIN
MRF49XAT-I/ST端子位置 DUAL
MRF49XAT-I/ST包装材料 PLASTIC/EPOXY
MRF49XAT-I/ST温度等级 INDUSTRIAL
MRF49XAT-I/ST通信类型 TELECOM CIRCUIT

MRF49XAT-I/ST器件文档内容

                                                         MRF49XA
                                                         Data Sheet

                                                    ISM Band Sub-GHz
                                                          RF Transceiver

2009-2011 Microchip Technology Inc.  Preliminary  DS70590C
Note the following details of the code protection feature on Microchip devices:
Microchip products meet the specification contained in their particular Microchip Data Sheet.

Microchip believes that its family of products is one of the most secure families of its kind on the market today, when used in the
      intended manner and under normal conditions.

There are dishonest and possibly illegal methods used to breach the code protection feature. All of these methods, to our
      knowledge, require using the Microchip products in a manner outside the operating specifications contained in Microchip's Data
      Sheets. Most likely, the person doing so is engaged in theft of intellectual property.

Microchip is willing to work with the customer who is concerned about the integrity of their code.

Neither Microchip nor any other semiconductor manufacturer can guarantee the security of their code. Code protection does not
      mean that we are guaranteeing the product as "unbreakable."

Code protection is constantly evolving. We at Microchip are committed to continuously improving the code protection features of our
products. Attempts to break Microchip's code protection feature may be a violation of the Digital Millennium Copyright Act. If such acts
allow unauthorized access to your software or other copyrighted work, you may have a right to sue for relief under that Act.

Information contained in this publication regarding device         Trademarks
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                                                                   rfLAB, Select Mode, Total Endurance, TSHARC,
                                                                   UniWinDriver, WiperLock and ZENA are trademarks of
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                                                                   SQTP is a service mark of Microchip Technology Incorporated
                                                                   in the U.S.A.

                                                                   All other trademarks mentioned herein are property of their
                                                                   respective companies.

                                                                   2009-2011, Microchip Technology Incorporated, Printed in
                                                                   the U.S.A., All Rights Reserved.

                                                                        Printed on recycled paper.

                                                                   ISBN: 978-1-61341-846-8

                                                                   Microchip received ISO/TS-16949:2009 certification for its worldwide
                                                                   headquarters, design and wafer fabrication facilities in Chandler and
                                                                   Tempe, Arizona; Gresham, Oregon and design centers in California
                                                                   and India. The Company's quality system processes and procedures
                                                                   are for its PIC MCUs and dsPIC DSCs, KEELOQ code hopping
                                                                   devices, Serial EEPROMs, microperipherals, nonvolatile memory and
                                                                   analog products. In addition, Microchip's quality system for the design
                                                                   and manufacture of development systems is ISO 9001:2000 certified.

DS70590C-page 2  Preliminary                                        2009-2011 Microchip Technology Inc.
                                                    MRF49XA

ISM Band Sub-GHz RF Transceiver

Features                                           Baseband Features

Fully Integrated Sub-GHz Transceiver             Supports Programmable TX Frequency Deviation
Supports Proprietary Sub-GHz Wireless Protocols     and RX Baseband Bandwidth (BBBW)
4-Wire Serial Peripheral Interface (SPI)
                                                    Analog and Digital RSSI Outputs with Dynamic
   Compatible Interface                               Range
CMOS/TTL Compatible I/Os
Clock and Reset Signals for Microcontroller       RX Synchronous Pattern Recognition
Integrated 10 MHz Oscillator Circuitry            16-Bit RX Data FIFO
Integrated Low Battery Voltage Detector          Two 8-Bit TX Data Registers
Supports Power-Saving modes                      Low-Power Duty Cycle mode
Operating Voltage: 2.2V3.8V                      Advanced Adjacent Channel Rejection/Blocking
Low-Current Consumption, Typically:
                                                      Capability
   - 11 mA in RX mode                               Internal Data and Clock Recovery
   - 15 mA in TX mode                               Supports Data Filtering
   - 0.3 A in Sleep mode                            Data Quality Indicator (DQI)
Industrial Temperature Range
16-Pin TSSOP Package                             Typical Applications

RF/Analog Features                                  Home/Industrial Automation
                                                    Remote Control
Supports ISM Band Sub-GHz Frequency Ranges       Wireless PC Peripherals
   (433 MHz, 868 MHz and 915 MHz)                   Remote Keyless Entry
                                                    Vehicle Sensor Monitoring
Modulation Technique: FSK with Frequency          Telemetry
   Hopping Spread Spectrum (FHSS) Capability       Data Logging Systems
                                                    Remote Automatic Meter Reading
Supports High Data Rates:                         Security Systems for Home/Industrial
   - Digital mode 115.2 kbps, max.
   - Analog mode 256 kbps, max.                       Environment
                                                    Automobile Immobilizers
Differential RF Input/Output:                     Sports and Performance Monitoring
   - -110 dBm Typical Sensitivity with 0 dBm       Wireless Toy Controls
      Maximum Input Level                           Medical Applications
   - +7 dBm Typical Transmit Output Power

High-Resolution Programmable Phase-Locked
   Loop (PLL) Synthesizer

Integrated Power Amplifier
Integrated Low Phase Noise Voltage Controlled

   Oscillator (VCO) Frequency
Synthesizer and PLL Loop Filter
Automatic Frequency Control (AFC)

2009-2011 Microchip Technology Inc.  Preliminary  DS70590C-page 3
MRF49XA                                                          1            16  INT/DIO
                                                                                  RSSIO
Pin Diagram: 16-Pin TSSOP                                        2            15  VDD
                                                                                  RFN
                                                            SDI  3            14  RFP
                                                           SCK                    VSS
                                                                 4 MRF49XA 13     RESET
                                                             CS                   RFXTL/EXTREF
                                                          SDO    5            12
                                                            IRQ
                                          FSK/DATA/FSEL          6            11
                                  RCLKOUT/FCAP/FINT
                                                     CLKOUT      7            10

                                                                 8            9

DS70590C-page 4                                                  Preliminary       2009-2011 Microchip Technology Inc.
                                                  MRF49XA

Table of Contents

1.0 Introduction................................................................................................................................................................................... 7
2.0 Hardware Description................................................................................................................................................................... 9
3.0 Functional Description................................................................................................................................................................ 43
4.0 Application Details...................................................................................................................................................................... 73
5.0 Electrical Characteristics ............................................................................................................................................................ 79
6.0 Packaging Information................................................................................................................................................................ 89
Appendix A: Read Sequence and Packet Structures .......................................................................................................................... 93
Appendix B: Revision History............................................................................................................................................................... 95
The Microchip Web Site ....................................................................................................................................................................... 99
Customer Change Notification Service ................................................................................................................................................ 99
Customer Support ................................................................................................................................................................................ 99
Reader Response .............................................................................................................................................................................. 100
Product Identification System ............................................................................................................................................................ 101

                                    TO OUR VALUED CUSTOMERS

  It is our intention to provide our valued customers with the best documentation possible to ensure successful use of your Microchip
  products. To this end, we will continue to improve our publications to better suit your needs. Our publications will be refined and
  enhanced as new volumes and updates are introduced.
  If you have any questions or comments regarding this publication, please contact the Marketing Communications Department via
  E-mail at docerrors@microchip.com or fax the Reader Response Form in the back of this data sheet to (480) 792-4150. We
  welcome your feedback.

Most Current Data Sheet

  To obtain the most up-to-date version of this data sheet, please register at our Worldwide Web site at:
         http://www.microchip.com

  You can determine the version of a data sheet by examining its literature number found on the bottom outside corner of any page.
  The last character of the literature number is the version number, (e.g., DS30000A is version A of document DS30000).

Errata

  An errata sheet, describing minor operational differences from the data sheet and recommended workarounds, may exist for current
  devices. As device/documentation issues become known to us, we will publish an errata sheet. The errata will specify the revision
  of silicon and revision of document to which it applies.
  To determine if an errata sheet exists for a particular device, please check with one of the following:
   Microchip's Worldwide Web site; http://www.microchip.com
   Your local Microchip sales office (see last page)
  When contacting a sales office, please specify which device, revision of silicon and data sheet (include literature number) you are
  using.

Customer Notification System

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2009-2011 Microchip Technology Inc.  Preliminary  DS70590C-page 5
MRF49XA

NOTES:

DS70590C-page 6  Preliminary   2009-2011 Microchip Technology Inc.
1.0 INTRODUCTION                                                          MRF49XA

Microchip's MRF49XA is a fully integrated Sub-GHz          The MRF49XA supports the following digital data
RF transceiver. This low-power single chip Frequency       processing features:
Shift Keying (FSK) baseband transceiver supports:
                                                            PLL and I/Q VCO with Calibration
Zero-IF architecture                                     Receiver Signal Strength Indicator
                                                            Data Quality Indicator
Multi-channel and multi-band                              AFC
                                                            Baseband Power Amplifier
Synthesizer with PLL                                     TX and RX Buffers

Power Amplifier (PA)                                     The receiver's Baseband Bandwidth (BBBW) can be
                                                           programmed to accommodate various deviations, data
Low Noise Amplifier (LNA)                                rates and crystal tolerance requirements.

I/Q down converter mixers                                The high-resolution PLL allows:

I/Q demodulator                                           The usage of multiple channels in any of the
                                                              bands
Baseband filters (BBFs) and amplifiers
                                                            The rapid settling time allows for faster frequency
The simplified functional block diagram of MRF49XA is         hopping, bypassing multipath fading and
shown in Figure 1-1. The MRF49XA is an ideal choice           interference to achieve robust wireless links
for low-cost, high-volume, low data rate (<256 kbps),
two-way and short range wireless applications. This        The transceiver is integrated with different Sleep modes
transceiver can be used in the unlicensed 433 MHz,         and an internal wake-up timer to reduce the overall
868 MHz and 915 MHz frequency bands, and for               current consumption, and to extend the battery life. The
applications looking for FCC, IC or ETSI certification in  device's small size with low-power consumption makes
the ISM band.                                              it ideal for various short range radio applications.

The MRF49XA has a low phase noise and provides an
excellent adjacent channel interference, Bit Error Rate
(BER) and larger communication coverage along with
higher output power. The MRF49XA device's AFC
feature allows for the use of a low-accuracy, low-cost
crystal. In order to minimize the total system cost, a
communication link in most of the applications can be
created using a low-cost, generic 10 MHz crystal, a
bypass filter and an affordable microcontroller. The
MRF49XA provides a clock signal for the
microcontroller and avoids the need for a second
crystal on the circuit board. The transceiver can be
interfaced with many popular Microchip PIC
microcontrollers through a 4-wire SPI, interrupt (IRO)
and Reset. The interface between the microcontroller
and MRF49XA is shown in Figure 1-2.

2009-2011 Microchip Technology Inc.  Preliminary         DS70590C-page 7
MRF49XA

FIGURE 1-1:      FUNCTIONAL NODE BLOCK DIAGRAM

  Antenna                                                                 MRF49XA
                                                                       RF Block

                 Matching   RFP  PA/LNA                  Baseband        Data                        SPI
                 Circuitry  RFN     and                  Amplifier/   Processing                   Signals

                                 PLL/CLK                   Filter/        Unit                        Other
                                   Block                   Limiter                                Handshaking

                                                                                         MCU         Signals
                                                                                       Interface

                                     Power                            Memory
                                 Management

                                                                     10 MHz

FIGURE 1-2:      MICROCONTROLLER TO MRF49XA INTERFACE

                            PIC MCU                                          MRF49XA
                                            INT
                                                                      I_R_O
                                        I/O/SS                        CS

                                 SDO                                  SDI

                                 SDI                                  SDO

                                 SCK                                  SCK

                                 I/O                                  INT/DIO*

                                 I/O                                  RESET*

                                 I/O                                  FSK/DATA/FSEL*

                                 OSC1                                 CLKOUT*

                                 I/O                                  RCLKOUT/FCAP/FINT*

                            * Implies optional signals.

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2.0 HARDWARE DESCRIPTION                                                   MRF49XA

The MRF49XA is an integrated, single chip ISM Band          The quality of the data is checked or validated using the
Sub-GHz Transceiver. A simplified architectural block       RSSI and DQI blocks built into the transceiver. Data is
diagram of the MRF49XA is shown in Figure 2-1.              buffered in transmitter registers and receiver FIFOs.
                                                            The AFC feature allows the use of a low-accuracy and
The frequency synthesizer is clocked by an external         low-cost crystal. The CLKOUT is used to clock the
10 MHz crystal and generates the 433, 868 and 915           external controller. The transceiver is controlled through
MHz radio frequency. The receiver with a Zero-IF            a 4-wire SPI, interrupt (INT/DIO and IRO),
architecture consists of the following components:          FSK/DATA/FSEL, RCLKOUT/FCAP/FINT and RESET
                                                            pins. See Table 2-1 for pin details.
LNA
Down Conversion Mixers                                    The MRF49XA supports the following feature blocks:
Channel Filters
Baseband Limiting Amplifiers                               Clock Generation
Receiver Signal Strength Indicator                         Data Filtering and Amplification
                                                             Data Pattern Recognition and Timing
The transmitter with a direct conversion architecture       Data Processing and Storage
has a typical output power of +7 dBm. An internal            Independent Transmit and Receiver FIFO Buffers
transmit/receive switch combines the transmitter and         Registers
receiver circuits into differential RFP and RFN pins.
These pins are connected to the impedance matching          These features reduce the processing load, and hence,
circuitry (Balun) and to the external antenna connected     allows the use of low-cost 8-bit microcontrollers for data
to the device.                                              processing.

The device operates in the low-voltage range of 2.2V
3.8V, and in Sleep mode, it operates at a very low-current
state, typically 0.3 A.

2009-2011 Microchip Technology Inc.  Preliminary          DS70590C-page 9
DS70590C-page 10                       FIGURE 2-1:       MRF49XA ARCHITECTURAL BLOCK DIAGRAM                                                                                                                                   MRF49XA

                                                                      MIX        I                                                                                                                                 RCLKOUT/
                                                                                                                                                                                                              7 FCAP/FINT
                                                                                              Cal
                                                                                              AMP Ckt                                                                                                         6 FSK__/D_A_TA/
                                                    LNA                                                                                                                                                               FSEL

                                       RFN 13                                                 Self Calibration                   I/Q                                           Data Filtering      CLK
                                       RFP 12                                                                                 DEMOD                                              and Clock     DATA

                                                                                                                                                                               Recovery Unit

                                                                      MIX        Q

                                                                                              Cal
                                                                                              AMP Ckt

                                                                                                                                                                                   FIFO

Preliminary                                               PA                                            RSSI                  Comparator  DQI     AFC

                                                           PLL and I/Q VCO with     Baseband Amplifier/Filter/Limiter                                                              Data Processing Block
                                                                   Calibration                        Block

                                                         PA/LNA and PLL/CLK
                                                                    Block

                                                    CLK          OSC               WUTM       LBDB                                        Microcontroller Interface Block                          Power
                                                                                     with                                                                                                      Supply Block

                                                                                 calibration

                                                    Clock Block                               Low-Power Block

2009-2011 Microchip Technology Inc.                 8         9                                                      15  1  2           3    4       5                   10  16              11         14

                                               CLKOUT    RFXTL/                                                                           __
                                                         EXTREF
                                                                                                                RSSIO SDI     SCK         CS   SDO IRO RESET INT/DIO                           VSS VDD
                                                                                            MRF49XA

TABLE 2-1: PIN DESCRIPTION

Pin  Symbol                            Type                                  Description

1    SDI                               Digital Input  Serial data input interface to MRF49XA (SPI input signal).

2    SCK                               Digital Input  Serial clock interface (SPI clock).

3    CS                                Digital Input  Serial interface chip select (SPI chip/device select).

4    SDO                               Digital Output Serial data output interface from MRF49XA (SPI output

                                                      signal).

5    IRO                               Digital Output Interrupt Request Output: Receiver generates an

                                                      active-low interrupt request for the microcontroller on the

                                                      following events:

                                                       The TXBREG (see Table 2-4) is ready to receive the
                                                         next byte.

                                                       The RXFIFOREG (see Table 2-4) has received the
                                                         preprogrammed amount of bits.

                                                       RXFIFOREG overflow/TXBREG underrun.

                                                       Negative pulse on interrupt input pin (INT).

                                                       Wake-up timer time-out.

                                                       Supply voltage below the preprogrammed value is
                                                         detected.

                                                       Power-on Reset (POR).

6    FSK/DATA/FSEL Digital Input/Output Frequency Shift Keying: Transmit FSK data input (with

                                                      internal pull-up resistor of 133 k).

                                                      Data: When configured as DATA, this pin functions as

                                                      follows:

                                                       Data In: Manually modulates the data from the external
                                                         host microcontroller when the internal TXBREG is dis-
                                                         abled. If the TXBREG is enabled, this pin can be tied
                                                         "high" or left unconnected. When reading the internal
                                                         RXFIFOREG, this pin must be pulled "low".

                                                       Data Out: Receives data in conjunction with RCLKOUT
                                                         when the internal FIFO is not used.

                                                      FIFO Select: Selects the FIFO and the first bit appears on
                                                      the next clock when reading the RXFIFOREG. The FSEL pin
                                                      has an internal pull-up resistor. This pin must be "high" when
                                                      the TX register is enabled. In order to achieve minimum
                                                      current consumption, keep this pin "high" in Sleep mode.

7    RCLKOUT/FCAP/ Digital Input/Output Recovery Clock Output: Provides the clock recovered from

     FINT                                             the incoming data if:

                                                       FTYPE bit of BBFCREG (see Table 2-10) is configured
                                                         as digital filter and

                                                       FIFO is disabled by configuring FIFOEN bit of
                                                         GENCREG (see Table 2-10)

                                                      Filter Capacitor: This pin is a raw baseband data if the
                                                      FTYPE bit of BBFCREG is configured as a configuration
                                                      filter. The pin can be used by the host microcontroller for data
                                                      recovery.
                                                      FIFO Interrupt: When the internal FIFO, FIFOEN bit of
                                                      GENCREG is enabled, this pin acts as a FIFO full interrupt,
                                                      indicating that the FIFO has been filled to its preprogrammed
                                                      limit (see FFBC<3:0> bits in FIFORSTREG in Table 2-10).

8    CLKOUT                            Digital Output Clock Output: The transceiver's clock output can be used by

                                                      the host microcontroller as a clock source. Refer Register 2

                                                      for more details.

2009-2011 Microchip Technology Inc.                 Preliminary                           DS70590C-page 11
MRF49XA

TABLE 2-1: PIN DESCRIPTION (CONTINUED)

Pin               Symbol   Type                       Description

9    RFXTL/EXTREF          Analog Input RF Crystal: This pin is connected to a 10 MHz series crystal

                                   or to an external oscillator reference. The crystal is used as a

                                   reference for the PLL which generates the local oscillator

                                   frequency. It is possible to "pull" the crystal to the accurate

                                   frequency by changing the load capacitor value.

                                   External Reference Input: An external reference input, such

                                   as an oscillator, can be connected as a reference source.

                                   Connect the oscillator through a 0.01 F capacitor.

10                RESET    Digital Input/Output Active-low hardware pin. This pin has an open-drain Reset

                                   output with internal pull-up and input buffer. Refer to

                                   Section 3.1, Reset for more details.

11                Vss      Ground  Ground reference.

12                RFP      RF Input/Output Differential RF input/output (+).

13                RFN      RF Input/Output Differential RF input/output (-).

14                VDD      Power   RF power supply. Bypass with a capacitor close to the pin.
                                   See Section 2.1, Power and Ground Pins for more details.

15                RSSIO    Analog Input/Output Received Signal Strength Indicator Output: The analog

                                   RSSI output is used to determine the signal strength. The

                                   response and settling time depends on the external filter

                                   capacitor. Typically, a 4-10 nF capacitor provides optimum

                                   response time for most applications.

16                INT/DIO  Digital Input/Output Interrupt: This pin can be configured as an active-low

                                   external interrupt to the device. If a logic `0' is applied to this

                                   pin, it causes the IRO pin to toggle, signaling an interrupt to

                                   the external microcontroller. The source of interrupt can be

                                   determined by reading the first four bits of STSREG (see

                                   Table 2-4). This pin can be used to wake-up the device from

                                   Sleep.

                                   Data Indicator Output: This pin can be configured to

                                   indicate valid data based on the actual internal settings.

DS70590C-page 12                   Preliminary         2009-2011 Microchip Technology Inc.
2.1 Power and Ground Pins                                                MRF49XA

The power supply bypassing is very essential for better   The device enters the Reset mode if any of the
handling of signal surges and noise in the power line.    following events take place:
The large value decoupling capacitors should be
placed at the PCB power input. The smaller value          Power-on Reset
decoupling capacitors should be placed at every power      Power Glitch Reset
point of the device and at bias points for the RF port.    Software Reset
Poor bypassing leads to conducted interference which       RESET Pin
can cause noise and spurious signals to couple into the
RF sections, thereby significantly reducing the           Software Reset can be issued by sending the
performance.                                              appropriate control command to the device. The result
                                                          of the command is similar to POR, but the duration of
The VDD pin requires two bypass capacitors to ensure      the Reset event is much less, typically 0.25 ms. The
sufficient bypass and decoupling. However, based on       Software Reset works only when the Sensitive Reset
the selected carrier frequency, the bypass capacitor      mode is selected. See Section 3.1, Reset for details on
values vary. The recommended bypass capacitor             Reset; for connection details, see Figure 4-1.
values are listed in Table 2-2 and the type of capacitor
to be used is listed in Table 2-3. The bypass capacitors  2.3 Power Amplifier
are connected to pin 14, as shown in Figure 4-1. The
trace length (VDD pin to bypass capacitors) should be     The PA has an open-collector differential output and can
made as short as possible.                                directly drive different PCB antennas, like loop or dipole,
                                                          with a programmable output power level during signal
TABLE 2-2:  RECOMMENDED BYPASS                            transmission. However, certain types of antennas, like
            CAPACITORS VALUE                              monopole, need an additional matching circuitry. A
     Band                                                 built-in, automatic antenna tuning circuit is used to avoid
    (MHz)   C1(F)    C2 (nF)           C3 (pF)            the manual tuning and trimming procedures during
                                                          production process; the so called "hand effect".
      433   2.2      10                220
      868                                                 2.4 Low Noise Amplifier
      915   2.2      10                47
                                                          The LNA has approximately 250 of differential input
            2.2      10                33                 impedance which functions well with the proposed
                                                          antenna (PCB/Monopole) during signal transmission.
TABLE 2-3: RECOMMENDED BYPASS                             The LNA, when connected to the 50 device, needs an
                     CAPACITORS                           external matching circuit (Balun) for correct matching
                                                          and to minimize the noise figure of the receiver.
Property    C1       C2                C3
                                                          The LNA gain can be selected in four steps for different
SMD Size    A          0603              0603             gain factors (between 0 dB and -20 dB relative to the
                     Ceramic           Ceramic            highest gain) based on the required RF signal strength.
Dielectric Tantalum                                       This gain selection feature is useful in a noisy
                                                          environment.

2.2 RESET Pin

An external hardware Reset of MRF49XA can be
performed by asserting the RESET (pin 10) to low.
After releasing the pin, it takes slightly more than
0.25 ms for the transceiver to be released from the
Reset. The pin is driven with an open-drain output, and
hence, it is pulled down while the device is in POR. The
RESET pin has an internal, weak, on-chip, pull-up
resistor. The device will not accept commands during
the Reset period.

2009-2011 Microchip Technology Inc.       Preliminary   DS70590C-page 13
MRF49XA                                                      2.7 Automatic Frequency Control

2.5 RFXTL/EXTREF and CLKOUT Pins                             The PLL in MRF49XA is capable of performing
                                                             automatic fine adjustment for the carrier frequency by
The MRF49XA has an internal, integrated crystal              using an integrated AFC feature. The receiver uses the
oscillator circuit, and therefore, a single RFXTL/EXTREF     AFC feature to minimize the frequency offset between
pin is used as a crystal oscillator. The crystal oscillator  the TX/RX signals in discrete steps, which gives the
circuit, with internal loading capacitors, provides a        advantage of:
10 MHz reference signal for the PLL. The PLL, in turn,
generates the local oscillator frequency. It is possible to   Narrower receiver bandwidth for increased
"pull" the crystal to the accurate frequency by changing        sensitivity can be achieved
the load capacitor value. This reduces the external
component count and simplifies the design. The crystal       Higher data rates can be achieved
load capacitor is programmable from 8.5 pF16 pF in 0.5       Usability of any locally available, low-accuracy
pF steps. Thus, the crystal oscillator circuit can accept a
wide range of crystals from different manufacturers with        and inexpensive crystals can be used
different load capacitance requirements. The ability to
vary the load capacitance also helps in fine tuning the      The MRF49XA can be programmed to automatically
final carrier frequency as the crystal itself is the PLL     control the frequency or can be manually activated by
reference for the carrier. An external reference input,      a strobe signal.
such as an oscillator, can be connected as a reference
source. The oscillator can be connected through a 0.01       2.8 Baseband/Data Filters
F capacitor. Choosing better crystal results in a lesser
TX to RX frequency offset and smaller deviation in           The BBFs are user-programmable. The receiver
BBBW. Hence, the recommended crystal accuracy                bandwidth can be set by programming the bandwidth of
should be 40 ppm. Deviation and BBBW are discussed           the BBFs. The receiver, when programmed, is set up
in detail in Section 2.8, Baseband/Data Filters. The         according to the characteristics of the signal to be
guidelines for selecting the appropriate crystal are         received. The baseband receiver has several
explained in Section 3.6, Crystal Selection Guidelines.      programming options to optimize the communication
                                                             for a variety of applications. The programmable
The transceiver can provide a clock signal through the       functions are as follows:
Clock Output (CLKOUT) pin to the microcontroller for
accurate timing, and thus, eliminating the need for a         Baseband Analog Filter
second crystal. This also results in reducing the             Baseband Digital Filter
component count.                                              Receive Bandwidth
                                                             Receive Data Rate
2.6 Phase-Locked Loop                                        Clock Recovery

The PLL circuitry determines the operating frequency         The output data filtering can be performed using either
of the device. This programmable PLL synthesizer             an external capacitor or a digital filter based on the user
requires only a single 10 MHz crystal reference source.      application. The RCLKOUT/FCAP/FINT pin in
The PLL maintains accuracy using the on-chip crystal         MRF49XA provides the raw baseband data if
controlled reference oscillator and provides maximum         configured as a configuration filter. It can be used by
flexibility in performance to the designers. It is possible  the host microcontroller to perform the data recovery.
to change the crystal to the accurate frequency by
changing the load capacitor value. The RF stability can      2.9 Clock Recovery Circuit
be controlled by selecting a crystal with specifications
which satisfy the application and by providing the           The Clock Recovery Circuit (CLKRC) is used to render
functions required to generate the carriers, and by          a synchronized clock source to recover the data using
tuning each of the bands. For more details, see              an external microcontroller. The CLKRC works by
Section 3.6, Crystal Selection Guidelines. The PLL's         sampling the preamble on the received data. The
high resolution allows the use of multiple channels in       preamble contains a sequence of 1 and 0 for the
any of the bands. The on-chip PLL is able to perform         CLKRC to properly extract the data timing. In Slow
manual and automatic calibration to compensate for           mode, the CLKRC requires more sampling (1216
the changes in temperature or operating voltage.             bits), and hence, has a longer settling time before
                                                             locking. In Fast mode, it uses less samples (68 bits)
                                                             before locking, and thereby, the settling time is short
                                                             which makes timing accuracy less critical. The
                                                             RCLKOUT/FCAP/FINT pin provides the clock
                                                             recovered from the incoming data if the baseband filter
                                                             is configured as a digital filter.

DS70590C-page 14  Preliminary                                 2009-2011 Microchip Technology Inc.
                                                                     MRF49XA

2.10 Data Validity Blocks                                    2.10.2 DATA QUALITY INDICATOR

2.10.1 RECEIVE SIGNAL STRENGTH                               The Data Quality Indicator (DQI) is a special function
              INDICATOR                                      which indicates the quality of the received signal and
                                                             the link. The unfiltered received data is sampled and
The MRF49XA provides the RSSI signal to the host             the number of spikes are counted in the received data
microcontroller, and hence, supports the monitoring of       for a specified time. If the input signals are of high
analog and digital signal strengths. A digital RSSI output   value, it indicates the operating FSK transmitter of the
is provided to monitor the input signal level through an     high output signal within the baseband filter bandwidth
internal STATUS register. The digital RSSI goes high, if     from the local oscillator.
the received signal strength exceeds a given
preprogrammed RSSI threshold level. The digital RSSI         2.10.3 DATA INDICATOR OUTPUT
can be monitored by reading the STSREG. Alternatively,
an analog RSSI signal is also available at pin 15            The Data Indicator Output (DIO) is an extension of DQI.
(RSSIO) to determine the signal strength. The analog         The DIO pin can be configured to indicate valid data
RSSI settling time depends on the external filter            based on the actual internal settings. When an
capacitor. Typically, a 410 nF capacitor provides           incoming signal is detected, the DIO uses the DQI
optimum response time for most of the applications. See      clock recovery lock and digital RSSI signals to
Section 4.0, Application Details and Section 5.0,            determine the validity of the incoming signal. The DIO
Electrical Characteristics for details on filter capacitors  searches for the valid data transitions at an expected
for analog RSSI. The typical relationship between            data rate. The desired data rate and the acceptance
analog RSSI voltage and RF input power is graphically        criteria for valid data are user-programmable through
represented in Figure 2-2.                                   the SPI port. The DIO signal is valid when using the
                                                             internal receive FIFO or an external pin to capture
                                                             baseband data.

                                                             The DIO has three modes of operation: Slow, Medium
                                                             and Fast. Each mode is dependent on the type of
                                                             signals it uses to determine the valid data and the
                                                             number of incoming preamble bits present at the
                                                             beginning of the packet. The DIO can be multiplexed
                                                             with the INT pin for external usage.

FIGURE 2-2:  ANALOG RSSI VOLTAGE VS. RF INPUT POWER

             Analog RSSI Voltage (mV)  1150
                                       450

                                             -100               -65

                                             Input Power (dBm)

2009-2011 Microchip Technology Inc.        Preliminary             DS70590C-page 15
MRF49XA

2.11 Power-Saving Blocks                                        2.12 INT, IRO Pins and Interrupts

2.11.1  LOW BATTERY VOLTAGE                                     The Interrupt pin (INT) can be configured as an
        DETECTOR                                                active-low external interrupt to MRF49XA which is
                                                                provided from the host microcontroller.
The integrated low-battery voltage detector circuit
monitors the supply voltage against a preprogrammed             The device generates an interrupt request for the host
value and generates an interrupt on the IRO pin if it falls     microcontroller by pulling the IRO pin low if the
below the programmed threshold level. The detector              following events occur:
circuit has a built-in 50 mV hysteresis.
                                                                TX register is ready to receive the next byte
2.11.2 WAKE-UP TIMER                                             RX FIFO has received the preprogrammed

The current consumption of the programmable wake-up                amount of bits
timer is very low, typically 1.5 A. It is programmable          FIFO overflow/TX register underrun (TXUROW
from 1 ms to several days with an accuracy level of
10%. The calibration of the wake-up timer takes place             overflow in Receive mode and underrun in
at every start-up and every 30s thereafter, and is                 Transmit mode)
referenced with the crystal oscillator. The calibration is       Negative pulse on interrupt input pin, INT
performed even in Sleep mode. The calibration process            Wake-up timer time-out
for the wake-up timer takes around 500 s, and for                Supply voltage below the preprogrammed value is
proper calibration, the crystal oscillator must be running         detected
before the wake-up timer is enabled.                            Power-on Reset

If any wake-up event occurs, including the wake-up              The Status bits should be read out to identify the source
timer, the wake-up logic generates an interrupt signal          of interrupt. The interrupts are cleared by reading the
on the IRO pin which can be used to wake-up the                 STATUS register.
microcontroller and this reduces the period that the
microcontroller needs to be active. If the oscillator           See Section 3.9, Interrupts for functional description of
circuit is disabled, the calibration circuit turns it on for a  interrupts.
brief period to perform the calibration in order to
maintain accurate timing before returning to Sleep.             2.13 Transmit Register

2.11.3 LOW DUTY CYCLE MODE                                      The Transmit register in MRF49XA is configured as
                                                                two, 8-bit shift registers connected in series to form a
The MRF49XA can be made to enter into a Low Duty                single 16-bit shift register. When the transmitter is
Cycle mode operation to decrease the average power              enabled, it starts sending out data from the first register
consumption in Receive mode. The Low Duty Cycle                 with respect to the set bit rate. After power-up and with
mode is normally used in conjunction with the wake-up           the Transmit registers enabled, the transmitter
timer for its operation. The DCSREG may be                      preloads the TX latch with 0xAAAA. This can be used
configured so that when the wake-up timer brings the            to generate a preamble before sending actual data.
device out of Sleep mode, the receiver is turned on for
a short time to sample for a signal. Then, the device           In hardware, the FSK/DATA/FSEL has two functions:
returns to Sleep and this process repeats.
                                                                As Frequency Shift Keying pin, it basically takes
                                                                   care of transmitting the FSK data input. The pin
                                                                   has an internal pull-up resistor of 133 k. This pin
                                                                   must be "high" when the TX register is enabled to
                                                                   take care of the transmission.

                                                                As DATA (Data Out), this pin receives the data in
                                                                   conjunction with RCLKOUT when the internal
                                                                   FIFO is not used. When reading the internal
                                                                   RXFIFOREG, this pin must be pulled "low".

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                                                                    MRF49XA

2.14 Receive FIFO                                            Table 5-8. Data is received by the transceiver through
                                                             the SDI pin and is clocked on the rising edge of SCK.
The received data in MRF49XA is filled into a 16-bit First   The timing diagram is shown in Figure 5-1. MRF49XA
In First Out (FIFO) register. The FIFO is configured to      sends out the data through the SDO pin and is clocked
generate an interrupt after receiving a defined number of    out on the falling edge of SCK. The Most Significant
bits. When the internal FIFO is enabled, the FIFO            bit (MSb) is sent first (e.g., bit 15 for a 16-bit command)
interrupt pin (RCLKOUT/FCAP/FINT) acts as a FIFO full        in any data. The POR circuit sets default values in all
interrupt, indicating that the FIFO has been filled to its   control and command registers.
preprogrammed limit. The receiver starts filling FIFO
with data when it identifies the synchronous pattern         Note:  Special care must be taken when the
through the synchronous pattern recognition circuit.                microcontroller's built-in hardware serial port
During this process, the FINTDIO bit changes its state.             is used. If the port cannot be switched to a
The FIFO interrupt level is programmable from 1 to 16               16-bit mode, then a separate I/O line should
bits. It is recommended to set the threshold to at least            be used to control the CS pin to ensure a low
half the length of the register (8 bits) to ensure that the         level during the complete duration of the
external host microcontroller has time to set up. The               communication (command) or a software
synchronous pattern recognition circuit prevents the                serial control interface should be
FIFO from being filled up with noise, and hence, avoids             implemented.
overloading the external host microcontroller.
                                                             The SDO pin defaults to a low state when the CS pin is
  Note: The synchronous word is not accessible in            high (the MRF49XA is not selected). This pin has a
             the RX FIFO. The SYNBREG provides this          tri-state buffer and uses a bus hold logic. For the SPI
             information to the host microcontroller.        interface, see Figure 4-1.

The FIFO read clock (SCK) must be < fXTAL/4 or               The following parameters can be programmed and set
< 2.5 MHz for 10 MHz on RFXTAL. The                          through SPI:
FSK/DATA/FSEL as the FIFO select pin, selects the
FIFO and the first bit appears on the next clock when         Frequency band
reading the RXFIFOREG.                                        Center frequency of the synthesizer
                                                             Division ratio for the microcontroller clock
In hardware, the FSK/DATA/FSEL pin is configured as          Wake-up timer period
DATA (Data In) and with internal TXBREG disabled;             Bandwidth of the baseband signal path
this manually modulates the data from the external host       Low supply voltage detector threshold
microcontroller. If the TXBREG is enabled, this pin can
be tied "high" or can be left unconnected.                   Any of these auxiliary functions can be disabled when
                                                             not required. After power-on, all parameters are set to
The internal synchronous pattern and the pattern             default values. The programmed values are retained
length are user-programmable. If the Chip Select (CS)        during Sleep mode. The interface supports the read out
pin is low, the data bits on the SDI pin are shifted into    of a status register which provides detailed information
the device on the rising edge of the clock on the SCK        about the status of the transceiver and the received
pin.The serial interface is initialized if the CS signal is  data.
high.
                                                             Note:  To test the SPI interface lines, set the LBD
2.15 Serial Peripheral Interface                                    (Low Battery Detector) threshold below the
                                                                    actual VDD and the device must generate
The MRF49XA communicates with the host                              an interrupt.
microcontroller through a 4-wire SPI port as a slave
device. An SPI compatible serial interface lets the user
select, command and monitor the status of the
MRF49XA through the host microcontroller. All registers
consist of a command code, followed by a varying
number of parameter or data bits. As the device uses
word writes, the CS pin should be pulled low for 16 bits.
Data bits on the SDI pin are shifted into the device upon
the rising edge of the clock on the SCK pin whenever the
CS pin is low.

The maximum clock frequency for the SPI bus is
20 MHz. The MRF49XA supports SPI mode 0,0 which
requires the SCK to remain Idle in a low state. The CS
pin must be held low to enable communication between
the host microcontroller and the MRF49XA. The
device's timing specification details are given in

2009-2011 Microchip Technology Inc.  Preliminary                  DS70590C-page 17
MRF49XA

2.16 Memory Organization                                   code, followed by control, data, status or parameter
                                                           bits. The MSb is sent first in all of the commands (e.g.,
The memory in MRF49XA is implemented as static             bit 15 for a 16-bit command). The POR circuit sets the
RAM and is accessible through the SPI port. Each           default values in all control and command registers.
memory location functionally addresses a register, con-
trol, status or data/FIFO fields, as shown in Table 2-10.  In general, MRF49XA registers are read only. Hence
The command/control registers provide control, status      the chip status can only be read by the Status Read
and device address for transceiver operations. The         Register. During write, only appropriate byte is written
FIFOs serve as temporary buffers for data transmission     to the desired register. It is not desired to read/write all
and reception.                                             registers and there is no way to read back the register.

The commands to the device are sent serially. All
17 commands basically address the 17 registers
affiliated to it. The registers consist of a command

TABLE 2-4: CONTROL (COMMAND) REGISTER DESCRIPTION

SI. No. Register Name  Register Description                Related Control Functions

1   STSREG Status Read Register                            Receive register/FIFO, transmit register,
                                                           interrupt, frequency control and signal
                                                           strength, POR, wake-up timer, low battery
                                                           detect, data quality, clock recovery

2   GENCREG General Configuration Register                 Frequency band select, enables TX and RX
                                                           registers, crystal load capacitor bank value

3   AFCCREG AFC Configuration Register                     AFC locking range, mode, accuracy and
                                                           enable

4   TXCREG Transmit Configuration Register                 Modulation polarity, modulation bandwidth,
                                                           transmit power and deviation

5   TXBREG Transmit Byte Register                          Transmit data byte

6   CFSREG Center Frequency Value Set Register             Transmit or receive frequency

7   RXCREG Receive Control Register                        Function of pin 16, DIO mode, RX BBBW,
                                                           LNA gain, digital RSSI threshold

8   BBFCREG Baseband Filter Configuration Register         Clock Recovery mode, data indicator

                                                           parameter value and filter type

9   RXFIFOREG Receiver FIFO Read Register                  Receive data byte

10 FIFORSTREG FIFO and Reset mode Configuration            FIFO interrupt level, FIFO start control and
                                Register                   FIFO enable, POR Sensitivity mode,
                                                           synchronous character length

11  SYNBREG Synchronous Byte Configuration Register Synchronous character pattern

12  DRSREG Data Rate Value Set Register                    Data rate prescalar set

13  PMCREG Power Management Configuration Register Enables receive and transmit chain,

                                                           baseband circuit, synthesizer circuit,

                                                           oscillator, wake-up timer, low battery detect

                                                           and clock out

14  WTSREG Wake-up Timer Value Set Register                Wake-up timer values for time interval

15  DCSREG Duty Cycle Value Set Register                   Duty Cycle mode and value

16  BCSREG Battery Threshold Detect and Clock Output Low battery detect threshold values and

                       Value Set Register                  clock output frequency

17  PLLCREG PLL Configuration Register                     Clock out buffer speed, PLL bandwidth,
                                                           dithering and delay

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2.17 Control (Command) Register Details

REGISTER 2-1: STSREG: STATUS READ REGISTER (POR: 0x0000)(1)

       R-0         R-0  R-0               R-0       R-0                 R-0     R-0                        R-0
  TXRXFIFO         POR                           LCEXINT               LBTD  FIFOEM                      ATRSSI
bit 15                  TXOWRXOF WUTINT
                                                                                                                 bit 8

R-0                R-0  R-0               R-0    R-0                   R-0           R-0                 R-0
                                                                                                              bit 0
     DQDO   CLKRL       AFCCT             OFFSV                        OFFSB<3:0>
bit 7

Legend:                 r = reserved bit         U = Unimplemented bit, read as `0'
R = Readable bit        W = Writable bit
-n = Value at POR       `1' = Bit is set         `0' = Bit is cleared        x = Bit is unknown

bit 15      TXRXFIFO: Transmit Register or Receive FIFO bit
            Transmit mode: Transmit Register Ready bit(2)
bit 14      Indicates whether the transmit register is ready to receive the next byte for transmission.
bit 13      1 = Ready(5)
            0 = Not ready
bit 12      Receive mode: Receive FIFO Fill (Interrupt) bit(2,3)
bit 11      Indicates whether the RX FIFO has reached the preprogrammed limit.
            1 = Reached the preprogrammed limit(5)
            0 = Programming limit has not been reached

            POR: Power-on Reset bit
            1 = POR has occurred(5)
            0 = POR has not occured

            TXOWRXOF: Transmit Overwrite Receive Overflow bit

            Transmit mode: Transmit Register Underrun or Overwrite bit
            1 = Underrun or overwrite(5)
            0 = Operating normally

            Receive mode: Receive FIFO Overflow bit
            1 = FIFO overflow(5)
            0 = Operating normally

            WUTINT: Wake-up Timer (Interrupt) Overflow bit
            1 = Timer overflow has occurred(5)
            0 = Operating normally

            LCEXINT: Logic Change on External Interrupt bit
            Indicates a high-to-low logic level change on external interrupt pin (INT/DIO)(5).
            1 = High-to-low transition has occurred
            0 = High-to-low transition has not occured

Note 1:     All register commands begin with logic `1' and only the STATUS register read command begins with logic `0'.
        2:  This bit is multiplexed for Transmit or Receive mode.
        3:
        4:  See the FFBC bits (FIFORSTREG<3:0>) in Register 2-10.

        5:  To get accurate values, the AFC should be disabled during the read by clearing the FOFEN bit
            (AFCCREG<0>). The AFC offset value (OFFSB bits in the status word) is represented as a two's
            complement number. The actual frequency offset can be calculated as the AFC offset value multiplied by
            the current PLL frequency step from CFSREG (FREQB<11:0>).

            This bit is cleared after STSREG is read.

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REGISTER 2-1: STSREG: STATUS READ REGISTER (POR: 0x0000)(1) (CONTINUED)

bit 10      LBTD: Low Battery Threshold Detect bit
bit 9
bit 8       Indicates whether the battery or supply voltage is below the preprogrammed threshold limit.
            1 = Supply voltage is below threshold
bit 7       0 = Normal supply voltage feed
bit 6
bit 5       FIFOEM: FIFO Empty bit
bit 4
bit 3-0     Indicates whether the receive FIFO is empty or filled.
            1 = FIFO is empty
            0 = FIFO is filled

            ATRSSI: Antenna Tuning and Received Signal Strength Indicator bit

            Transmit mode:
            The bit indicates that the antenna tuning circuit has detected a strong RF signal.
            1 = Strong RF signal present
            0 = Weak or absence of RF signal
            Receive mode:
            The bit indicates that the incoming RF signal is above the preprogrammed digital RSSI limit.
            1 = RF signal is above the threshold value set
            0 = RF signal is less than the threshold value set

            DQDO: Data Quality Detect/Indicate Output bit

            Indicates good data quality output.
            1 = Quality data is detected
            0 = Quality data is unavailable

            CLKRL: Clock Recovery Lock bit

            Indicates clock recovery is locked.
            1 = Clock recovery locked
            0 = Clock recovery unlocked

            AFCCT: Automatic Frequency Control Cycle Toggle bit

            For each AFC cycle run, this bit toggles between logic `1' and logic `0'.
            1 = AFC cycle has occurred
            0 = No AFC in this cycle

            OFFSV: Offset Sign Value bit

            Indicates the measured difference or frequency offset of any AFC cycle (sign of the offset value).
            1 = Higher than the chip frequency
            0 = Lower than the chip frequency

            OFFSB<3:0>: Offset bits
            The offset value to be added to the frequency control parameter (internal PLL)(4).
            1 = Result is negative
            0 = Result is positive

Note 1:     All register commands begin with logic `1' and only the STATUS register read command begins with logic `0'.
        2:  This bit is multiplexed for Transmit or Receive mode.
        3:
        4:  See the FFBC bits (FIFORSTREG<3:0>) in Register 2-10.

        5:  To get accurate values, the AFC should be disabled during the read by clearing the FOFEN bit
            (AFCCREG<0>). The AFC offset value (OFFSB bits in the status word) is represented as a two's
            complement number. The actual frequency offset can be calculated as the AFC offset value multiplied by
            the current PLL frequency step from CFSREG (FREQB<11:0>).

            This bit is cleared after STSREG is read.

Note: See Appendix A: "Read Sequence and Packet Structures" for the STSREG read sequence.

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REGISTER 2-2: GENCREG: GENERAL CONFIGURATION REGISTER (POR: 0x8008)

W-1                W-0  W-0                      W-0  W-0                   W-0            W-0       W-0
                                                                                                          bit 8
                                                 CCB<15:8>

bit 15

W-0                W-0  W-0                      W-0  W-1                   W-0            W-0       W-0
                                                                                                          bit 0
    TXDEN  FIFOEN                      FBS<1:0>                                  LCS<3:0>
bit 7

Legend:                 r = reserved bit              U = Unimplemented bit, read as `0'
R = Readable bit        W = Writable bit
-n = Value at POR       `1' = Bit is set              `0' = Bit is cleared       x = Bit is unknown

bit 15-8   CCB<15:8>: Command Code bits
bit 7      The command code bits (10000000b) are serially sent to the microcontroller to identify the bits to be
bit 6      written in the GENCREG.
bit 5-4
           TXDEN: TX Data Register Enable bit
bit 3-0    1 = Internal TX Data register enabled(1)
           0 = Internal TX Data register disabled; no transmit

           FIFOEN: FIFO Enable bit
           1 = Internal data FIFO enabled; the FIFO is used to store data during receive(2)
           0 = FIFO disabled; FSK/DATA/FSEL and RCLKOUT/FCAP/FINT are used to receive data

           FBS<1:0>: Frequency Band Select bits

           These bits set the frequency band to be used in Sub-GHz range.
           11 = 915 MHz
           10 = 868 MHz
           01 = 433 MHz
           00 = Reserved

           LCS<3:0>: Load Capacitance Select bits

           These bits set and vary the internal load capacitance for the crystal reference.
           1111 = 16.0 pF
           1110 = 15.5 pF
           1101 = 15.0 pF
           1100 = 14.5 pF
           1011 = 14.0 pF
           1010 = 13.5 pF
           1001 = 13.0 pF
           1000 = 12.5 pF
           0111 = 12.0 pF
           0110 = 11.5 pF
           0101 = 11.0 pF
           0100 = 10.5 pF
           0011 = 10.0 pF
           0010 = 9.5 pF
           0001 = 9.0 pF
           0000 = 8.5 pF

Note 1: If the internal TX data register is used, the DATA/FSK/FSEL pin must be pulled "high".
        2: If the data FIFO is used, the DATA/FSK/FSEL pin must be pulled "low".

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REGISTER 2-3: AFCCREG: AUTOMATIC FREQUENCY CONTROL CONFIGURATION REGISTER
                           (POR: 0xC4F7)

W-1                W-1  W-0               W-0  W-0                   W-1  W-0                 W-0

                                          CCB<15:8>

bit 15                                                                                             bit 8

W-1                W-1  W-1               W-1   W-0                  W-1    W-1      W-1
                                               MFCS                  HAM  FOREN    FOFEN
        AUTOMS<1:0>     ARFO<1:0>
bit 7                                                                                     bit 0

Legend:                 r = reserved bit       U = Unimplemented bit, read as `0'
R = Readable bit        W = Writable bit
-n = Value at POR       `1' = Bit is set       `0' = Bit is cleared       x = Bit is unknown

bit 15-8    CCB<15:8>: Command Code bits
bit 7-6
            The command code bits (11000100b) are serially sent to the microcontroller to identify the bits to be
bit 5-4     written in the AFCCREG.

bit 3       AUTOMS<1:0>: Automatic mode Selection bits (for AFC)
bit 2
bit 1       These bits select the operation type (automatic/manual) for performing AFC based on the status of
bit 0       the MFCS bit.
            11 = Keeps offset independent for the state of the DIO signal
            10 = Keeps offset only while receiving (DIO = High)
            01 = Runs and measures only once after each power-up cycle
            00 = Auto mode off (controlled by microcontroller)

            ARFO<1:0>: Allowable Range for Frequency Offset bits

            These bits select the offset range allowable between transmitter and receiver frequencies.
            11 = +3 FRES to -4 FRES(1)
            10 = +7 FRES to -8 FRES
            01 = +15 FRES to -16 FRES
            00 = No restriction

            MFCS: Manual Frequency Control Strobe bit

            This bit is the strobe signal which initiates the manual frequency control sample to calculate the offset error.
            1 = A sample of a received signal is compared with a receiver Local Oscillator (LO) signal and an offset

                  error is calculated. If bit 1 is enabled, the value is stored in the Offset register of the AFC block.(2)
            0 = Ready for the next sample
            HAM: High-Accuracy (Fine) mode bit(3)

            1 = Switches the Frequency Control mode to High-Accuracy mode
            0 = Frequency Control mode works in regular mode

            FOREN: Frequency Offset Register Enable bit

            1 = Enables the offset value calculated by the offset sample. The offset value is added to the frequency
                  control word of the PLL which tunes the desired carrier frequency.

            0 = Denies the addition of the offset value to the frequency control word of the PLL

            FOFEN: Frequency Offset Enable bit

            1 = Enables the frequency offset calculation using the AFC circuit
            0 = Disables the frequency offset calculation using the AFC circuit

Note 1:     The FRES is the frequency tuning resolution for each band. The FRES for each band is as follows:
            433 MHz = 2.5 kHz
        2:  868 MHz = 5 kHz
        3:  915 MHz = 7.5 kHz
            The offset error value is stored in the Offset register (FOREN bit should be enabled) in the AFC block and
            is added to the frequency control word of the PLL. Reset this bit before initiating another sample.
            In High-Accuracy (Fine) mode, the processing time is twice the regular mode, but the uncertainty of the
            measurement is significantly reduced.

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REGISTER 2-4: TXCREG: TRANSMIT CONFIGURATION REGISTER (POR: 0x9800)

W-1                W-0  W-0               W-1     W-1                   W-0  W-0             W-0
                                                                                          MODPLY
                                       CCB<15:9>
                                                                                                   bit 8
bit 15

      W-0          W-0  W-0               W-0     W-0                   W-0  W-0                 W-0
bit 7                                                                                                 bit 0
                   MODBW<3:0>                     r                          OTXPWR<2:0>

Legend:                 r = reserved bit          U = Unimplemented bit, read as `0'
R = Readable bit        W = Writable bit
-n = Value at POR       `1' = Bit is set          `0' = Bit is cleared       x = Bit is unknown

bit 15-9    CCB<15:9>: Command Code bits
bit 8
bit 7-4     The command code bits (1001100b) are serially sent to the microcontroller to identify the bits to be
            written in the TXCREG.
bit 3
            MODPLY: Modulation Polarity bit (for FSK)

            When MODPLY is configured as high/low:
            1 = Logic `0' is the higher channel frequency and logic `1' is the lower channel frequency (negative

                  deviation)
            0 = Logic `0' is the lower channel frequency and logic `1' is the higher channel frequency (positive

                  deviation)

            MODBW<3:0>: Modulation Bandwidth bits
            These bits set the FSK frequency deviation for transmitting the logic `1' and logic `0'(1).
            1111 = 240 kHz
            1110 = 225 kHz
            1101 = 210 kHz
            1100 = 195 kHz
            1011 = 180 kHz
            1010 = 165 kHz
            1001 = 150 kHz
            1000 = 135 kHz
            0111 = 120 kHz
            0110 = 105 kHz
            0101 = 90 kHz
            0100 = 75 kHz
            0011 = 60 kHz
            0010 = 45 kHz
            0001 = 30 kHz
            0000 = 15 kHz

            Reserved: Write as `0'

Note 1:     The transmitter FSK modulation parameters are used for calculating the resulting output frequency, as
        2:  shown in Equation 2-1.

            The output transmit power range is relative to the maximum available power, which depends on the actual
            antenna impedance.

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REGISTER 2-4: TXCREG: TRANSMIT CONFIGURATION REGISTER (POR: 0x9800) (CONTINUED)

bit 2-0     OTXPWR<2:0>: Output Transmit Power Range bits(2)

            These bits set the transmit output power range. The output power is programmable from 0 dB (Max.)
            to -17.5 dB in -2.5 dB steps.
            111 = -17.5 dB
            110 = -15.0 dB
            101 = -12.5 dB
            100 = -10.5 dB
            011 = -7.5 dB
            010 = -5.0 dB
            001 = -2.5 dB
            000 = 0 dB

Note 1:     The transmitter FSK modulation parameters are used for calculating the resulting output frequency, as
        2:  shown in Equation 2-1.

            The output transmit power range is relative to the maximum available power, which depends on the actual
            antenna impedance.

EQUATION 2-1:

    fFSKOUT = f0 +[( 1)SIGN x (MB + 1) x (15 kHz)]
    where:
    f0 is the Channel Center Frequency (see Register 2-6 for f0 Calculation)
    MB is the 4-bit Binary Number (MODBW<3:0>)
    SIGN = MODPLY XOR FSK

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REGISTER 2-5: TXBREG: TRANSMIT BYTE REGISTER (POR: 0xB8AA)

       W-1         W-0  W-1               W-1  W-1                   W-0  W-0                 W-0
                                                                                                   bit 8
                                          CCB<15:8>

bit 15

       W-1         W-0  W-1               W-0  W-1                   W-0  W-1                 W-0

                                          TXDB<7:0>

bit 7                                                                                              bit 0

Legend:                 r = reserved bit       U = Unimplemented bit, read as `0'
R = Readable bit        W = Writable bit
-n = Value at POR       `1' = Bit is set       `0' = Bit is cleared       x = Bit is unknown

bit 15-8    CCB<15:8>: Command Code bits
bit 7-0
            The command code bits (10111000b) are serially sent to the microcontroller to identify the bits to be
            written in the TXBREG.

            TXDB<7:0>: Transmit Data Byte bits

            The transmit data bits hold the 8 bits that are to be transmitted. To use this register, set the bit,
            TXDEN = 1 (GENCREG<7>). If TXDEN is not set, use the FSK/DATA/FSEL pin to manually modulate
            the data.

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REGISTER 2-6: CFSREG: CENTER FREQUENCY VALUE SET REGISTER (POR: 0xA680)

      W-1          W-0  W-1                W-0     W-0                   W-1                        W-1  W-0
bit 15                                                                                                        bit 8
                     CCB<15:12>                                          FREQB<11:8>

       W-1         W-0  W-0                W-0     W-0                   W-0                        W-0  W-0

                                             FREQB<7:0>

bit 7                                                                                                         bit 0

Legend:                 r = reserved bit           U = Unimplemented bit, read as `0'
R = Readable bit        W = Writable bit
-n = Value at POR       `1' = Bit is set           `0' = Bit is cleared       x = Bit is unknown

bit 15-12        CCB<15:12>: Command Code bits
bit 11-0
                 The command code bits (1010b) are serially sent to the microcontroller to identify the bits to be written
                 in the CFSREG.

                 FREQB<11:0>: Center Frequency Set bits

                 These bits set the center frequency to be used during transmit or receive. The 12-bit value (FVAL) must
                 be in a decimal range of 96 to 3903. The value outside this range results in the previous value being
                 retained and used such that no frequency change occurs(1).

Note 1:     To calculate the center frequency (F0), use Equation 2-2 and the values from Table 2-5. The CFSREG
            sets the frequency within the selected band for transmit or receive. Each band has a range of frequencies
            available for changing channels or frequency hopping. The selectable frequencies for each band are given
            in Table 2-6.

EQUATION 2-2:

    F0 = 10 x FA1 x (FA0 + FVAL/4000) MHz
    where:
    FVAL = Decimal Value of FREQB<11:0> = 96 < FVAL < 3903
    Where FA0 and FA1 are constant values as given in Table 2-5 to calculate the Center Frequency.

TABLE 2-5: CENTER FREQUENCY VALUE

            Range                            FA1                                    FA0
                                                                                     43
            433 MHz                             1                                    43
                                                                                     30
            868 MHz                             2
                                                                              Tuning Resolution (kHz)
            915 MHz                             3                                            2.5
                                                                                             5.0
TABLE 2-6: FREQUENCY BAND TUNING RESOLUTION                                                  7.5

Frequency Band (MHz)             Min. (MHz)               Max. (MHz)

            400                  430.2400                 439.7575

            800                  860.4800                 879.5150

            900                  900.7200                 929.2725

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REGISTER 2-7: RXCREG: RECEIVE CONTROL REGISTER (POR: 0x9080)

      W-1          W-0         W-0               W-1  W-0                   W-0  W-0                 W-0
bit 15
                               CCB<15:11>                     FINTDIO                     DIORT<1:0>

                                                                                                          bit 8

W-1                W-0         W-0               W-0  W-0                   W-0  W-0                 W-0
                                                                                                          bit 0
                    RXBW<2:0>                    RXLNA<1:0>                      DRSSIT<2:0>
bit 7

Legend:                        r = reserved bit       U = Unimplemented bit, read as `0'
R = Readable bit               W = Writable bit
-n = Value at POR              `1' = Bit is set       `0' = Bit is cleared       x = Bit is unknown

bit 15-11  CCB<15:11>: Command Code bits
bit 10
bit 9-8    The command code bits (10010b) are serially sent to the microcontroller to identify the bits to be
bit 7-5    written in the RXCREG.

bit 4-3    FINTDIO: Function Interrupt/Data Indicator Output bit

           Sets the pin 16 function as the DIO or interrupt.
           1 = DIO output
           0 = INT input

           DIORT<1:0>: Data Indicator Output Response Time bits

           If pin 16 is selected as DIO, these bits set the response time within which the transceiver detects and
           indicates the incoming synchronous bit pattern, and issues an interrupt to the host microcontroller.
           11 = Continuous
           10 = Slow
           01 = Medium
           00 = Fast

           RXBW<2:0>: Receiver Baseband Bandwidth bits

           These bits set the bandwidth of demodulated data. The bandwidth can accommodate different data
           rates and deviations during frequency keying.
           111 = Reserved
           110 = 67 kHz
           101 = 134 kHz
           100 = 200 kHz
           011 = 270 kHz
           010 = 340 kHz
           001 = 400 kHz
           000 = Reserved

           RXLNA<1:0>: Receiver LNA Gain bits

           These bits, when set to different values, can accommodate environments with high interferences. The
           LNA gain also affects the true RSSI value.
           11 = -20 dB
           10 = -14 dB
           01 = -6 dB
           00 = 0 dB

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REGISTER 2-7: RXCREG: RECEIVE CONTROL REGISTER (POR: 0x9080) (CONTINUED)

bit 2-0  DRSSIT<2:0>: Digital RSSI Threshold bits

         These bits can be set to indicate the incoming signal strength above a preset limit. The result enables
         or disables the DQDO bit (STSREG<7>).
         111 = Reserved
         110 = Reserved
         101 = -73 dB
         100 = -79 dB
         011 = -85 dB
         010 = -91 dB
         001 = -97 dB
         000 = -103 dB

DS70590C-page 28  Preliminary   2009-2011 Microchip Technology Inc.
                                                                              MRF49XA

REGISTER 2-8: BBFCREG: BASEBAND FILTER CONFIGURATION REGISTER (POR: 0xC22C)

       W-1         W-1                 W-0  W-0    W-0                   W-0  W-1                 W-0

                                            CCB<15:8>

bit 15                                                                                                 bit 8

       W-0         W-0                 W-1  W-0    W-1                   W-1  W-0                 W-0
                                                                                                       bit 0
ACRLC              MCRLC               r    FTYPE      r                      DQTI<2:0>

bit 7

Legend:                   r = reserved bit         U = Unimplemented bit, read as `0'
R = Readable bit          W = Writable bit
-n = Value at POR         `1' = Bit is set         `0' = Bit is cleared       x = Bit is unknown

bit 15-8    CCB<15:8>: Command Code bits
bit 7
            The command code bits (11000010b) are serially sent to the microcontroller to identify the bits to be
bit 6       written in the BBFCREG.

bit 5       ACRLC: Automatic Clock Recovery Lock Control bit
bit 4
bit 3       1 = Configures the clock recovery lock control as automatic. In this setting, the clock recovery starts
bit 2-0           in Fast mode and automatically switches to Slow mode after locking

            0 = Clock recovery lock is controlled in Manual mode

            MCRLC: Manual Clock Recovery Lock Control bit

            1 = Configures the clock recovery lock control to Fast mode. Fast mode requires a preamble of at least
                 6-8 bits to determine the clock rate and then it locks.

            0 = Configures the clock recovery lock control to Slow mode. Slow mode takes a bit longer period and
                 requires a preamble of at least 12-16 bits to determine the clock rate and then it locks. Slow mode
                 requires more accurate bit timing. See Register 2-12 for the relationship between data rate and
                 clock recovery.

            Reserved: Write as `1'

            FTYPE: Filter Type bit

            1 = Configures the baseband filter as an analog RC low-pass filter
            0 = Configures the baseband filter as a digital filter(1)

            Reserved: Write as `1'

            DQTI<2:0>: Data Quality Threshold Indicator bits

            The threshold parameter for the DQI should be set to less than four to report good signal quality if the
            bit rate is close to the deviation. Usually, if the data rate falls less than the deviation, a higher threshold
            parameter is permitted and might report a good signal quality(2).

Note 1:     The digital filter is a digital version of a simple RC low-pass filter followed by a comparator with hysteresis.
        2:  The time constant for the digital filter is automatically calculated based on the bit rate set in the DRSREG.
            The bit rate in this mode should not exceed 115 kbps. In analog RC filter, the demodulator output is fed to
            the RCLKOUT/FCAP/FINT pin over a 10 k resistor. The filter cutoff frequency is set by the external
            capacitor connected to this pin and VSS. Table 2-6 shows the optimum filter capacitor values for different
            data rates.

            The DQI parameter is calculated using Equation 2-3. The DQI parameter in BBFCREG should be chosen
            according to the following rules:
            - The parameter should be > 4, otherwise, noise might be treated as a valid FSK signal.
            - The maximum value is 7.

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MRF49XA                                              TABLE 2-7: DATA RATE VS. FILTER
                                                                          CAPACITOR VALUE
EQUATION 2-3:
    DQIpar = 4 x (Deviation TX/RXoffset)/Bit Rate

                                                                  Data Rate   Filter Capacitor Value

                                                                   1.2 kbps   12 nF
                                                                   2.4 kbps   8.2 nF
                                                                   4.8 kbps   6.8 nF
                                                                   9.6 kbps   3.3 nF
                                                                  19.2 kbps   1.5 nF
                                                                  38.4 kbps   680 pF
                                                                  57.6 kbps   270 pF
                                                                  115.2 kbps  150 pF
                                                                   256 kbps   100 pF

DS70590C-page 30                                     Preliminary   2009-2011 Microchip Technology Inc.
                                                                          MRF49XA

REGISTER 2-9: RXFIFOREG: RECEIVER FIFO READ REGISTER (POR: 0xB000)

       W-1         W-0  W-1               W-1  W-0                   W-0  W-0                 W-0
                                                                                                   bit 8
                                          CCB<15:8>

bit 15

       W-0         W-0  W-0               W-0  W-0                   W-0  W-0                 W-0

                                          RXDB<7:0>

bit 7                                                                                              bit 0

Legend:                 r = reserved bit       U = Unimplemented bit, read as `0'
R = Readable bit        W = Writable bit
-n = Value at POR       `1' = Bit is set       `0' = Bit is cleared       x = Bit is unknown

bit 15-8    CCB<15:8>: Command Code bits
bit 7-0     The command code bits (10110000b) are serially sent to the microcontroller to identify the bits to be
            written in the RXFIFOREG.

            RXDB<7:0>: Receiver Data Byte bits
            These are the recovered data bits stored in the FIFO. The controller can read 8 bits from the receiver
            FIFO over the SPI bus. The FIFOEN bit (GENCREG<6>) should be set to receive these bits.

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REGISTER 2-10: FIFORSTREG: FIFO AND RESET MODE CONFIGURATION REGISTER
                           (POR: 0xCA80)

W-1                W-1        W-0         W-0  W-1                   W-0   W-1                 W-0

                                          CCB<15:8>

bit 15                                                                                              bit 8

      W-1          W-0        W-0         W-0  W-0                   W-0    W-0      W-0
bit 7                                                                      FSCF    DRSTM
                   FFBC<3:0>                   SYCHLEN               FFSC
                                                                                           bit 0

Legend:                 r = reserved bit       U = Unimplemented bit, read as `0'
R = Readable bit        W = Writable bit
-n = Value at POR       `1' = Bit is set       `0' = Bit is cleared        x = Bit is unknown

bit 15-8    CCB<15:8>: Command Code bits
bit 7-4
bit 3       The command code bits (11001010b) are serially sent to the microcontroller to identify the bits to be
            written in the FIFORSTREG.
bit 2
bit 1       FFBC<3:0>: FIFO Fill Bit Count bits

bit 0       Sets the received bits before generating an external interrupt to the host microcontroller to indicate the
            receive FIFO is ready to be read. The maximum fill level is 15(1).

            SYCHLEN: Synchronous Character Length bit
            This bit sets the synchronous character length to byte or word long.(2)
            1 = Byte long. User-programmable SCL0 byte is used.
            0 = Word long. The character is composed of the SCL1 and SCL0 bytes. The SCL1 byte value is fixed

                  and is not configurable. The SCL0 byte value is user-programmable through the SYNBREG.

            FFSC: FIFO Fill Start Condition bit

            This bit sets the condition at which the FIFO starts filling with data.
            1 = The FIFO will continuously fill irrespective of noise or good data
            0 = The FIFO will fill when it recognizes the synchronous character pattern as defined internally

            FSCF: FIFO Synchronous Character Fill bit

            1 = The FIFO starts filling with data when it detects the synchronous character pattern as defined in
                  the FFSC bit

            0 = The FIFO fill stops
            To restart the synchronous character pattern recognition, just clear and set this bit(2).

            DRSTM: Disable (Sensitive) Reset mode bit
            1 = Disables(3)
            0 = Enables System Reset for any glitches above 0.2V in the power supply

Note 1:     On register overrun, the data will be lost. Therefore, the developer must take into account the processing
            time required to read-out data before a register overrun. It is recommended to set the fill value to half of
        2:  the desired number of bits to be read to ensure sufficient time for additional processing. See Register 2-1
        3:  for the description of the TXRXFIFO and TXUROW bits, and Register 2-9 for details on polling and
            interrupt driven FIFO reads from the SPI bus.

            For synchronous character length selection, see Table 2-8.

            For Reset mode selection, see Table 2-9.

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                                                                MRF49XA

TABLE 2-8: SYNCHRONOUS CHARACTER SELECTION

SYCHLEN                                SCL1               SCL0  Synchronous Character
                                                                      0xD4 (byte long)
1                                      NA                 0xD4
                                                                   0x2DD4 (word long)
0                                      0x2D               0xD4

TABLE 2-9: RESET MODE SELECTION

DRSTM                                  Reset mode                                      Condition

1                                      Normal Reset     Reset is triggered when VDD is below 250 mV
                                                        Reset is triggered when VDD is below 1.6V and VDD glitch
0                                      Sensitive Reset  is greater than 600 mV

Note: See Appendix A: "Read Sequence and Packet Structures" for FIFO packet structures.

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MRF49XA

REGISTER 2-11: SYNBREG: SYNCHRONOUS BYTE CONFIGURATION REGISTER
                           (POR: 0xCED4)

       W-1         W-1  W-0               W-0  W-1                   W-1  W-1                 W-0
                                                                                                   bit 8
                                          CCB<15:8>

bit 15

       W-1         W-1  W-0               W-1  W-0                   W-1  W-0                 W-0

                                          SYNCB<7:0>

bit 7                                                                                              bit 0

Legend:                 r = reserved bit       U = Unimplemented bit, read as `0'
R = Readable bit        W = Writable bit
-n = Value at POR       `1' = Bit is set       `0' = Bit is cleared       x = Bit is unknown

bit 15-8    CCB<15:8>: Command Code bits
bit 7-0     The command code bits (11001110b) are serially sent to the microcontroller to identify the bits to be
            written in the SYNBREG.

            SYNCB<7:0>: Synch Byte Configuration bits
            The SYNBREG assigns the value to SCL0 of the synchronous character in the FIFORSTREG. The
            value is valid for a byte or word long synchronous character.

DS70590C-page 34                          Preliminary                2009-2011 Microchip Technology Inc.
                                                                                                  MRF49XA

REGISTER 2-12: DRSREG: DATA RATE VALUE SET REGISTER (POR: 0xC623)

       W-1         W-1  W-0               W-0           W-0                   W-1                 W-1                 W-0
                                                                                                                           bit 8
                                          CCB<15:8>

bit 15

       W-0         W-0  W-1               W-0           W-0                   W-0                 W-1                 W-1

DRPE                                                    DRPV<6:0>(1)

bit 7                                                                                                                      bit 0

Legend:                 r = reserved bit                U = Unimplemented bit, read as `0'
R = Readable bit        W = Writable bit
-n = Value at POR       `1' = Bit is set                `0' = Bit is cleared                      x = Bit is unknown

bit 15-8    CCB<15:8>: Command Code bits
bit 7       The command code bits (11000110b) are serially sent to the microcontroller to identify the bits to be
bit 6-0     written in the DRSREG.

            DRPE: Date Rate Prescaler Enable bit

            1 = Enables the prescaler to obtain smaller values of expected data rates. The prescaler value when
                  enabled is approximately 1/8 of the actual data rate.

            0 = Disables the prescaler
            DRPV<6:0>: Data Rate Parameter Value bits(1)

            These bits represent the decimal value of the 7-bit parameter which is used to calculate the expected
            data rate.

Note 1:     To calculate the expected data rate, use Equation 2-4. To calculate the DRPV<6:0> decimal value for a given
            bit rate, use Equation 2-5. If the prescaler is not used, the data rates range from 2.694 kbps344.828 kbps.
            With the prescaler enabled, the data rates range from 337 bps to 43.103 kbps. The Slow Clock Recovery
            mode requires more accurate bit timing when setting the data rate. Equation 2-6 is used to calculate the data
            rate accuracy for Fast and Slow modes.

EQUATION 2-4:

    DREx (kbps) = 10000/[29 x (DRPV<6:0> + 1) x (1 + DRPE x 7)]
    where:
    DRPV<6:0> is the Decimal Value from 0 to 127 and the Prescaler (DRPE) is `1' (if ON) or `0' (if OFF).

EQUATION 2-5:

    DRPV<6:0> = 10000/[29 x (1 + DRPE x 7) x DREx] 1
    where:
    DREx is the Expected Data Rate.

EQUATION 2-6:

    Slow mode Accuracy (SMA) = DR/DR < 1/(29 x LN)
    Fast mode Accuracy (FMA) = DR/DR < 3/(29 x LN)

       where:
       LN is the longest number of expected 1's or 0's in the data stream.
       DR is the difference in the actual data rate versus the set data rate in the transmitter.
       DR is the expected data rate set using DRPV<6:0>.

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MRF49XA

REGISTER 2-13: PMCREG: POWER MANAGEMENT CONFIGURATION REGISTER
                           (POR: 0x8208)

W-1                W-0      W-0               W-0    W-0                   W-0  W-1                 W-0
                                                                                                         bit 8
                                              CCB<15:8>

bit 15

      W-0            W-0      W-0               W-0    W-1    W-0                   W-0      W-0
    RXCEN         BBCEN(1)  TXCEN             SYNEN  OSCEN  LBDEN               WUTEN(3)  CLKOEN
bit 7
                                                                                                  bit 0

Legend:                     r = reserved bit         U = Unimplemented bit, read as `0'
R = Readable bit            W = Writable bit
-n = Value at POR           `1' = Bit is set         `0' = Bit is cleared       x = Bit is unknown

bit 15-8    CCB<15:8>: Command Code bits
bit 7
bit 6       The command code bits (10000010b) are serially sent to the microcontroller to identify the bits to be
            written in the PMCREG.
bit 5
bit 4       RXCEN: Receiver Chain Enable bit
bit 3
bit 2       The receiver chain consists of a baseband circuit, synthesizer and crystal oscillator.
bit 1       1 = Enables receiver chain
            0 = Disables receiver chain
            BBCEN: Baseband Circuit Enable bit(1)

            The baseband circuit, synthesizer and oscillator work together to demodulate and recover the data
            transmitted to the synthesizer (SYNEN bit). The OSCEN bit must be enabled along with the baseband
            circuits in order to receive data.
            1 = Enables baseband circuit
            0 = Disables baseband circuit

            TXCEN: Transmit Chain Enable bit

            The transmit chain consists of power amplifier, synthesizer, oscillator and transmit register.
            1 = Enables the transmitter chain and starts transmission (if the TX register is enabled)
            0 = Disables transmitter chain

            SYNEN: Synthesizer Enable bit

            The synthesizer consists of a PLL, oscillator and VCO for controlling the channel frequency.
            1 = Enables the synthesizer
            0 = Disables the synthesizer

            OSCEN: Crystal Oscillator Enable bit

            1 = Enables the crystal oscillator
            0 = Disables the crystal oscillator

            LBDEN: Low Battery Detector Enable bit
            The battery detector can be programmed to 32 different threshold levels(2).
            1 = Enables the battery voltage detector circuit
            0 = Disables the battery voltage detector circuit
            WUTEN: Wake-up Timer Enable bit(3)

            1 = Enables the wake-up timer circuit
            0 = Disables the wake-up timer circuit

Note 1:     This bit can be disabled to reduce current consumption.
        2:  See BCSREG (Register 2-16) for programming details.
        3:  See WTSREG (Register 2-14) for details on programming the wake-up timer value.
        4:  If the CLKOEN bit is cleared by enabling the clock output, the oscillator continues to run even if the
            OSCEN bit is cleared. The device will not fully enter into the Sleep mode.

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REGISTER 2-13: PMCREG: POWER MANAGEMENT CONFIGURATION REGISTER
                           (POR: 0x8208) (CONTINUED)

bit 0       CLKOEN: Clock Output Enable bit

            On-chip Reset or power-up clock output is enabled so that a processor can execute any special setup
            sequences as required by the designer(2).

            1 = Disables the clock output
            0 = Enables the clock output(4)

Note 1:     This bit can be disabled to reduce current consumption.
        2:  See BCSREG (Register 2-16) for programming details.
        3:  See WTSREG (Register 2-14) for details on programming the wake-up timer value.
        4:  If the CLKOEN bit is cleared by enabling the clock output, the oscillator continues to run even if the
            OSCEN bit is cleared. The device will not fully enter into the Sleep mode.

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MRF49XA

REGISTER 2-14: WTSREG: WAKE-UP TIMER VALUE SET REGISTER (POR: 0xE196)

       W-1         W-1  W-1               W-0              W-0       W-0   W-0                 W-1
                                                                                                    bit 8
            CCB<15:13>                                          WTEV<4:0>

bit 15

       W-1         W-0  W-0               W-1              W-0       W-1   W-1                 W-0

                                          WTMV<7:0>

bit 7                                                                                               bit 0

Legend:                 r = reserved bit       U = Unimplemented bit, read as `0'
R = Readable bit        W = Writable bit
-n = Value at POR       `1' = Bit is set       `0' = Bit is cleared        x = Bit is unknown

bit 15-13   CCB<15:13>: Command Code bits
bit 12-8
bit 7-0     The command code bits (111b) are serially sent to the microcontroller to identify the bits to be written
            in the WTSREG.

            WTEV<4:0>: Wake-up Timer Exponential Value bits

            These bits define the exponential value to be used to set up the time interval. The value must be a
            decimal equivalent between 0 and 29(1).

            WTMV<7:0>: Wake-up Timer Multiplier Exponential Value bits

            These bits define the multiplier value to be used to set up the time interval. The value must be a
            decimal equivalent between 0 and 255(1).

Note 1: The WTSREG sets the wake-up interval for the device. After setting the wake-up time, the WUTEN bit
              (PMCREG<1>) must be cleared and set at the end of every wake-up cycle. The wake-up duration can be
              calculated using Equation 2-7.

EQUATION 2-7:

    WUTIME (ms) =[1.03 x WTMV<7:0> x 2WTEV<4:0>] + 0.5 ms
    where:
    WTMV<7:0> = Decimal Value between 0 to 255
    WTEV<4:0> = Decimal Value between 0 to 29

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REGISTER 2-15: DCSREG: DUTY CYCLE VALUE SET REGISTER (POR: 0xC80E)

W-1                W-1  W-0               W-0                         W-1                   W-0  W-0                 W-0
                                                                                                                          bit 8
                                          CCB<15:8>

bit 15

W-0                W-0  W-0               W-0                         W-1                   W-1  W-1                 W-0

                                                           DCMV<6:0>                                      DCMEN
bit 7                                                                                                             bit 0

Legend:                 r = reserved bit                              U = Unimplemented bit, read as `0'
R = Readable bit        W = Writable bit
-n = Value at POR       `1' = Bit is set                              `0' = Bit is cleared       x = Bit is unknown

bit 15-8  CCB<15:8>: Command Code bits
bit 7-1
bit 0     The command code bits (11001000b) are serially sent to the microcontroller to identify the bits to be
          written in the DCSREG.

          DCMV<6:0>: Duty Cycle Multiplier Value bits

          These bits are used to calculate the duty cycle or on time of the receiver after the wake-up timer has
          brought the MRF49XA out of Sleep mode(1).

          DCMEN: Duty Cycle mode Enable bit

          1 = Enables the Duty Cycle mode
          0 = Disables the Duty Cycle mode

Note 1:   For operation in Duty Cycle mode, the receiver must be disabled (RXCEN = 0) and the wake-up timer
          must be enabled (WUTEN = 1) in PMCREG. The registers, DCSREG and WTSREG, can be used to
          reduce the current consumption of the receiver. The DCSREG can be set up so that when the wake-up
          timer brings the MRF49XA out of Sleep mode, the receiver is turned on for a short period to sample the
          signal presence before returning to Sleep. The process in the Duty Cycle mode starts over. The duty cycle
          uses the multiplier value of the wake-up timer, in parts for its calculation, as shown in Equation 2-8.

EQUATION 2-8:

    DC = [(DCMV<7:1> x 2 + 1)]/[WTMV<7:0> x 100%]
    where:
    WTMV is WTMV<7:0> bits of the WTSREG.

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REGISTER 2-16: BCSREG: BATTERY THRESHOLD DETECT AND CLOCK OUTPUT VALUE SET
                           REGISTER (POR: 0xC000)

       W-1         W-1  W-0               W-0             W-0                   W-0  W-0                 W-0

                                             CCB<15:8>

bit 15                                                                                                        bit 8

       W-0         W-0  W-0               W-0             W-0                   W-0  W-0                 W-0
                                                                                                              bit 0
            COFSB<2:0>                    r                                     LBDVB<3:0>

bit 7

Legend:                 r = reserved bit                  U = Unimplemented bit, read as `0'
R = Readable bit        W = Writable bit
-n = Value at POR       `1' = Bit is set                  `0' = Bit is cleared       x = Bit is unknown

bit 15-8    CCB<15:8>: Command Code bits
bit 7-5
            The command code bits (11000000b) are serially sent to the microcontroller to identify the bits to be
bit 4       written in the BCSREG.
bit 3-0
            COFSB<2:0>: Clock Output Frequency Set bits

            These bits set the output clock frequency which can be used to run an external host microcontroller.
            111 = 10 MHz
            110 = 5 MHz
            101 = 3.33 MHz
            100 = 2.5 MHz
            011 = 2 MHz
            010 = 1.66 MHz
            001 = 1.25 MHz
            000 = 1 MHz

            Reserved: Write as `0'

            LBDVB<3:0>: Low Battery Detect Value bits
            These bits set the decimal value to calculate the battery detect threshold voltage level(1,2).

Note 1:     When the battery level goes down by 50 mV below this value, the LBTD bit (STSREG<10>) is set, indicating
        2:  that the battery level is below the programmed threshold. This is useful in monitoring discharge-sensitive
            batteries, such as Lithium cells. The low battery detect can be enabled by setting the LBDEN bit
            (PMCREG<2>) and can be disabled by clearing the bit.

            The low battery threshold value is programmable from 2.2V 3.8V by using Equation 2-9.

EQUATION 2-9:

    Threshold Voltage Value = 2.25 +[0.1 x (LBDVB<3:0>)]
    where:
    LBDVB<3:0> is the Decimal Value from 0 to 15.

DS70590C-page 40                          Preliminary                            2009-2011 Microchip Technology Inc.
                                                                          MRF49XA

REGISTER 2-17: PLLCREG: PLL CONFIGURATION REGISTER (POR: 0xCC77)

W-1                W-1  W-0               W-0  W-1                   W-1  W-0                 W-0
                                                                                                   bit 8
                                             CCB<15:8>

bit 15

      W-0          W-1  W-1               W-1  W-0                   W-1  W-1                 W-1
        --
bit 7              CBTC<1:0>              r    PDDS     PLLDD                      r  PLLBWB

                                                                                                   bit 0

Legend:                 r = reserved bit       U = Unimplemented bit, read as `0'
R = Readable bit        W = Writable bit
-n = Value at POR       `1' = Bit is set       `0' = Bit is cleared       x = Bit is unknown

bit 15-8    CCB<15:8>: Command Code bits
bit 7
bit 6-5     The command code bits (11001100b) are serially sent to the microcontroller to identify the bits to be
            written in the PLLCREG.
bit 4
bit 3       Unimplemented: Write as `0'
bit 2
bit 1       CBTC<1:0>: Clock Buffer Time Control bits
bit 0
            These bits control the rise and fall time for the clock buffer which is dependant on the output clock
            frequency from the BCSREG.
            11 = 5 MHz - 10 MHz
            10 = 3.3 MHz
            01 = 2.5 MHz or less
            00 = 2.5 MHz or less

            Reserved: Masked to `1'

            PDDS: Phase Detector Delay Switch bit

            1 = Enables the phase detector delay function
            0 = Disables the phase detector delay function

            PLLDD: PLL Dithering Disable bit

            1 = Disables PLL dithering
            0 = Enables PLL dithering

            Reserved: Write as `1'

            PLLBWB: PLL Bandwidth bit

            Enabling the bit configures higher data rates, faster settling and reduced phase noise; thus, resulting
            in a better RF performance.
            1 = -102 dBc/Hz, > 90 kbps (max 256 kbps)
            0 = -107 dBc/Hz, < 90 kbps (max 86.2 kbps)

2009-2011 Microchip Technology Inc.     Preliminary                                 DS70590C-page 41
DS70590C-page 42                       TABLE 2-10: CONTROL/COMMAND REGISTER MAP                                                                                                           MRF49XA

                                       Reg. Name   Bit 15 Bit 14  Bit 13  Bit 12 Bit 11 Bit 10 Bit 9  Bit 8   Bit 7 Bit 6 Bit 5  Bit 4      Bit 3      Bit 2  Bit 1        Bit 0   Value
                                                                                                                                                                                  on POR

                                       STSREG      TXRXFIFO  POR  TXOWRXOF WUTINT LCEXINT LBTD FIFOEM ATRSSI DQDO CLKRL AFCCT OFFSV                    OFFSB<3:0>                 0x0000
                                                               0
                                       GENCREG     1           1  0       0  0  0          0          0       TXDEN FIFOEN      FBS<1:0>               LCS<3:0>                   0x8008
                                                               0
                                       AFCCREG     1           0  0       0  0  1          0          0       AUTOMS<1:0>       ARFO<1:0>  MFCS        HAM    FOREN FOFEN 0xC4F7
                                                               0
                                       TXCREG      1           0  0       1  1  0          0          MODPLY        MODBW<3:0>              --                OTXPWR<2:0>         0x9800
                                                               1
                                       TXBREG      1           0  1       1  1  0          0          0                                    TXDB<7:0>                              0xB8AA
                                                               1
                                       CFSREG      1           1  1       0                                         FREQB<11:0>                                                   0xA680
                                                               1
                                       RXCREG      1           0  0       1  0  FINTDIO    DIORT<1:0>               RXBW<2:0>    RXLNA<1:0>                   DRSSIT<2:0>         0x9080
                                                               1
                                       BBFCREG     1           1  0       0  0  0          1          0       ACRLC MCRLC --     FTYPE      --                DQTI<2:0>           0xC22C
                                                               1
                                       RXFIFOREG   1           1  1       1  0  0          0          0                                    RXDB<7:0>                              0xB000

                                       FIFORSTREG  1              0       0  1  0          1          0             FFBC<3:0>              SYCHLEN FFSC       FSCF DRSTM 0xCA80

                                       SYNBREG     1              0       0  1  1          1          0                                    SYNCB<7:0>                             0xCED4

                                       DRSREG      1              0       0  0  1          1          0       DRPE                         DRPV<6:0>                              0xC623

                                       PMCREG      1              0       0  0  0          1          0       RXCEN BBCEN TXCEN SYNEN OSCEN LBDEN WUTEN CLKOEN 0x8208

Preliminary                            WTSREG      1              1             WTEV<4:0>                                                  WTMV<7:0>                              0xE196

                                       DCSREG      1              0       0  1  0          0          0                          DCMV<6:0>                                 DCMEN 0xC80E

                                       BCSREG      1              0       0  0  0          0          0             COFSB<2:0>   --                    LBDVB<3:0>                 0xC000

                                       PLLCREG     1              0       0  1  1          0          0       --    CBTC<1:0>    1         PDDS PLLDD         --           PLLBWB 0xCC77

2009-2011 Microchip Technology Inc.
                                                                      MRF49XA

3.0 FUNCTIONAL DESCRIPTION                               3.1 Reset

The MRF49XA is a low-power, Zero-IF, multi-channel       The MRF49XA supports four types of Reset:
FSK transceiver which operates in the 433, 868
and 915 MHz frequency bands. All the RF and               Power-on Reset
baseband functions and processes are integrated in       Power Glitch Reset
the MRF49XA. The device for its operation requires       Software Reset
only a single, 10 MHz crystal as a reference source and   Reset Pin
an external, low-cost host microcontroller. The
MRF49XA supports the following functions:                3.1.1 POWER-ON RESET

Reset                                                  The MRF49XA has a built-in Power-on Reset circuitry
PA and LNA                                             which automatically resets all control registers when
Synthesizer (PLL, VCO and Oscillator)                  power is applied. A delay of 100 ms is recommended
I/Q Mixers and Demodulators                            after a power-up sequence in order to allow the VDD to
BBFs and Amplifiers                                    reach the correct voltage level and to get stabilized to
Received Signal Strength Indicator                     recognize an active-low Reset. In Reset mode, the
Low Battery Detector                                   device does not accept the control commands through
Wake-up Timer/Low Duty Cycle mode                      the SPI.
DQI
                                                         After power-up, the supply voltage starts to rise
The MRF49XA is the best option for FHSS applications     above 0V. The Reset block has an internal ramping
requiring frequency agility to meet Federal              voltage reference level (Reset ramp signal) which rises
Communications Commission (FCC), Industry                at a 100 mV/ms (typical) rate. The device remains in
Canada (IC) or European Telecommunications               the Reset state until the voltage difference between the
Standards Institute (ETSI) requirements. The             actual VDD and the internal Reset ramp signal is higher
communication link can be created by just using the      than the Reset threshold voltage level
MRF49XA along with a low-cost microcontroller. The       (typically 600 mV). The device remains in Reset mode
device uses the different power-saving modes to reduce   as long as the VDD voltage level is less than 1.6V (typ-
the overall current consumption, and thereby, extends    ical), irrespective of the voltage difference between the
the battery life of the system or application.           VDD and the internal ramp signal. Figure 3-1 graphi-
                                                         cally shows the POR example for VDD with respect to
                                                         time conditions.

FIGURE 3-1:  POWER-ON RESET EXAMPLE

             VDD

                                       Reset Threshold
                                       Voltage (600 mV)

                        1.6V                             Reset Ramp
                                                              Line
             RESET H
             Output                                      (100 mV/ms)
             (Pin 10) L
                                                                      Time

                                                         The device stays in Reset when VDD < 1.6V
                                                         (even if the voltage difference is smaller
                                                         than the Reset threshold).

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MRF49XA

3.1.2 POWER GLITCH RESET                                   The Sensitive Reset mode is the default mode which
                                                           can be changed using the DRSTM bit
Spikes or glitches are found on the VDD line if the power  (FIFORSTREG<0>). Figure 3-2 shows the Sensitive
supply filtering is not satisfactory, or the internal      Reset mode.
resistance of the power supply is very high. So, in this
case, the Sensitive Reset mode needs to be enabled.        Normal Reset mode: The device enters this mode,
Here, the device Reset occurs due to the transients        when the power glitch detection circuit is disabled.
present on the VDD line.                                   Figure 3-3 shows the Normal Reset mode.

The internal Reset block has two basic modes of            Note:  Negative change in the supply voltage does
operation:                                                        not cause a Reset event unless the VDD
                                                                  level reaches the Reset threshold voltage
Sensitive Reset mode                                            (i.e., 250 mV in Normal Reset mode, 1.6V in
Normal Reset mode                                               Sensitive Reset mode).

Sensitive Reset mode: Enabling the Sensitive Reset,        If the Sensitive mode is disabled and the power supply
a Reset is generated if:                                   is turned off, the VDD requires 250 mV to trigger a
                                                           Power-on Reset when the supply voltage is reapplied.
the positive going edge of the VDD has a rising          If the decoupling capacitors retain their charges for a
   rate greater than 100 mV/ms, and                        longer duration, there might be no Reset after
                                                           power-up as the power glitch detector is disabled.
the voltage difference between the internal ramp
   signal and the VDD reaches the Reset threshold          Note: The Reset event reinitializes the internal
   voltage (600 mV).                                                 registers, and thus, the Sensitive mode is
                                                                     enabled again.

FIGURE 3-2:        SENSITIVE RESET ENABLED

             VDD   Reset Threshold

                   Voltage (600 mV)

                                                                  Reset Ramp Line
                                                                     (100 mV/ms)

             1.6V

                                                                  T im e

RESET H
Output L
(Pin 10)

DS70590C-page 44   Preliminary                                     2009-2011 Microchip Technology Inc.
                                                                              MRF49XA

FIGURE 3-3:          SENSITIVE RESET DISABLED

             VDD

                                                Reset Threshold
                                                Voltage (600 mV)

             250 mV                                                           Reset Ramp Line
                                                                                 (100 mV/ms)

                                                                                            Time

RESET H

Output       L
(Pin 10)

3.1.3 SOFTWARE RESET                                                          The registers associated with Reset are:
                                                                               STSREG (see Register 2-1)
The Software Reset is initiated using the host                                 FIFORSTREG (see Register 2-10)
microcontroller. The 0xFE00 command triggers this                              WTSREG (see Register 2-14)
Reset only if the Sensitive Reset mode is enabled. The
hardware automatically clears the bit(s) to their
power-on state. The Software Reset command is the
same as POR, but the duration of the Reset event is
much less than the actual POR (0.25 ms, typical).

3.1.4 RESET PIN

The MRF49XA has an open-drain Reset output with an
internal pull-up and input buffer (active-low). The host
microcontroller resets the MRF49XA by asserting the
RESET pin to low (see Figure 3-4). All control registers
are reset to their POR values. The RESET pin consists
of an internal weak pull-up resistor. In order to allow the
RF circuitry to start-up and get stabilized, a delay of
around 0.25 ms is recommended for accessing the
MRF49XA after a hardware Reset.

FIGURE 3-4:          RESET PIN INTERNAL
                     CONNECTION

             VDD

To MCU Reset                              100k  To Internal
(In p u t/O u tp u t*)                          Reset Logic

  RESET                                                                 10k
      Pin                                 N

                                 VSS                             From POR
      * These pins can be left floating.                             Circuit

2009-2011 Microchip Technology Inc.           Preliminary                   DS70590C-page 45
MRF49XA

3.2 VDD Line Filtering

During the Reset event (caused by power-on, glitch on
the supply line or Software Reset), the VDD line should
be kept clean. Noise or a periodic disturbing signal
superimposed on the supply voltage may prevent the
device from getting out of the Reset state. To avoid this,
adequate filters should be made available on the power
supply lines to keep the distorting signal level
below 100 mVp-p, in the DC-50 kHz range for 200 ms,
from VDD ramp start. The usage of regulators or SMPS
may sometimes introduce switching noise on the VDD
line, so follow the power supply manufacturer's
recommendations on how to decrease the ripple of
regulator IC and/or how to shift the switching frequency
while using SMPS.

The registers associated with power line filtering are:

STSREG (see Register 2-1)
FIFORSTREG (see Register 2-10)
WTSREG (see Register 2-14)

DS70590C-page 46  Preliminary                               2009-2011 Microchip Technology Inc.
                                                                                  MRF49XA

3.3 Power and Low Noise Amplifiers                              TABLE 3-1: PROGRAMMABLE LOAD
                                                                                     CAPACITANCE VALUE
The PA is an open-collector, differential output with
programmable output power which can directly drive a            CAP3  CAP2  CAP1  CAP0       Load
loop or dipole antenna, and with proper matching, can                                   Capacitance
also drive a monopole antenna. An automatic antenna
tuning circuit configured in the PA avoids the manual           0     0     0     0     8.5
tuning during production and this offsets "hand effects".
                                                                0     0     0     1     9
The registers associated with the PA are:
                                                                0     0     1     0     9.5
TXCREG (see Register 2-4)
PMCREG (see Register 2-13)                                    0     0     1     1     10

The input LNA has selectable gain (0 dB, -6 dB, -14 dB          0     1     0     0     10.5
and -20 dB) which is useful in environments with strong
interferers. The LNA has 250 of differential input              0     1     0     1     11
impedance, which requires a matching circuit when
connected to 50 devices.                                        0     1     1     0     11.5

The registers associated with the LNA are:                      0     1     1     1     12

RXCREG (see Register 2-7)                                     1     0     0     0     12.5
PMCREG (see Register 2-13)
                                                                1     0     0     1     13
3.4 Crystal Oscillator and Clock
         Output                                                 1     0     1     0     13.5

The MRF49XA has a single pin crystal oscillator circuit,        1     0     1     1     14
which provides a 10 MHz reference signal for the
on-chip PLL. The clock frequency is programmable from           1     1     0     0     14.5
eight predefined frequencies, each being a prescaled
value of a 10 MHz crystal reference. A programmable             1     1     0     1     15
crystal load capacitor has been internally configured to
reduce the external component count and to have a               1     1     1     0     15.5
much simplified design. The internal load capacitor is
programmable from 8.5 pF 16 pF in 0.5 pF steps as             1     1     1     1     16
defined GENCREG. This provides the advantage of
accepting a wide range of crystals from different               The crystal oscillator provides a reference signal to the
manufacturers with different load capacitance                   RF synthesizer, baseband circuits and digital signal
requirements. For load capacitance values, see                  processing parts. If receiver or transmitter blocks are
Table 3-1. These values are programmable through the            used frequently, it is recommended to leave the
BCSREG (see Register 2-16).                                     oscillator running because the crystal might need a few
                                                                milliseconds to start and stabilize. The stabilization
The crystal oscillator circuit is sensitive to parasitic        time mainly depends on the crystal parameters.
capacitance for start-up. A small amount of parasitic
capacitance is needed to facilitate oscillation. To achieve     The CLKOEN bit (PMCREG<0>) is used to enable or
this, create a ground plane around the crystal and widen        disable the clock output.
the connection to the MRF49XA. This is to adjust the
reference frequency and to compensate for stray                 3.4.1 CLOCK TAIL FEATURE
capacitance that might be introduced due to PCB layout.
If the layout is not possible, a 0.5 pF 1 pF capacitor,       The MRF49XA provides the clock signal for the
soldered across the crystal, will initiate the start-up. Also,  microcontroller for accurate timing, and thus, removes
see Section 3.6, Crystal Selection Guidelines for               the need for a second crystal for any board design.
selecting the right crystal.                                    When the microcontroller turns off the crystal oscillator
                                                                by clearing the OSCEN bit (PMCREG<3>), the
                                                                MRF49XA provides a fixed number (192) of further clock
                                                                pulses for the microcontroller to switch itself to Idle or
                                                                Sleep mode (Low-Power Consumption modes). To use
                                                                this feature, STSREG must be read before the OSCEN
                                                                bit is set to `0'. If STSREG is not read, then the clock
                                                                output will not shut down. If the CLKOUT pin is not used,
                                                                it is suggested to turn off the output buffer from
                                                                PMCREG.

                                                                  Note: Leaving blocks needlessly turned on
                                                                             increases the current consumption, and
                                                                             thus, reduces the battery life.

                                                                The microcontroller clock source (if the clock is not
                                                                supplied by the MRF49XA) should be stable enough
                                                                over temperature and voltage ranges to ensure a
                                                                minimum of 16 bits time delay under all operating
                                                                circumstances.

2009-2011 Microchip Technology Inc.  Preliminary                                   DS70590C-page 47
MRF49XA                                                          The PLL circuit automatically performs the fine
                                                                 adjustment of carrier frequency. This way, the receiver
3.4.2 AUTO CRYSTAL OSCILLATOR                                    can minimize the offset between a transmit and receive
                                                                 frequency. The frequency control function can be
When an interrupt occurs, irrespective of the OSCEN bit          enabled or disabled through AFCCREG. The range of
setting, the crystal oscillator automatically turns on to        offset can be programmed and the offset value is
supply a clock signal to the microcontroller. After clearing     calculated and added to the frequency control word
all interrupts and reading the STSREG, the crystal               within the PLL to incrementally change the carrier
oscillator is automatically turned off. The clock tail feature   frequency. The MRF49XA can be programmed to
provides enough clock pulses for the microcontroller to          automatically change and control the carrier frequency.
enter the Low-Power mode. Due to this automatic                  The carrier frequency can also be manually activated
feature, it is not possible to turn off the crystal by clearing  by a strobe signal.
the OSCEN bit if any interrupt is active. For example,
after power-on, the POR interrupt must be cleared by             The oscillator provides the reference signal to the RF
reading STSREG and then writing `0' to the OSCEN bit             synthesizer to set up the transmit or receive frequency.
puts the part in Sleep mode. It is necessary to clear all        The crystal oscillator also provides a reference signal to
interrupts before turning the OSCEN bit off as the extra         the RF, baseband circuits and microcontroller interface.
current required for running the crystal oscillator can
shorten the battery life significantly.                          The PLL Configuration register configures the
                                                                 following:
On disabling the clock output (CLKOEN = 1), both the
clock tail and auto crystal oscillator usage features are         Output clock buffer slew rate
turned off. Only the OSCEN bit controls the crystal
oscillator (considering that both RXCEN and TXCEN                Crystal start-up time
bits are cleared); the interrupts have no effect on it.          Phase detector delay

The registers associated with the crystal oscillator and          PLL dithering
clock are:
                                                                  PLL bandwidth
STSREG (see Register 2-1)
AFCCREG (see Register 2-3)                                     The dithering reduces the noise error when calculating
PMCREG (see Register 2-13)                                     the fractional-N synthesizer code. When the PLLDD bit
BCSREG (see Register 2-16)                                     (PLLCREG<2>) is cleared, dithering is enabled and the
PLLCREG (see Register 2-17)                                    settling time is slightly increased. The PLL bandwidth
                                                                 can accommodate higher data rates above 90 kbps.
3.5 Phase-Locked Loop                                            The reduced PLL bandwidth allows faster settling time
                                                                 and reduced phase noise, and thus, results in a better
The synthesizer consists of a PLL, oscillator and VCO            RX performance. See Register 2-17 for details on PLL
for controlling the channel frequency. The synthesizer           setting and configuration.
must be enabled when either the transmitter or the
receiver is enabled. For faster RX/TX switching, the             The registers associated with the PLL are:
synthesizer block must be kept on. Enabling the
transmitter using the TXCEN bit (PMCREG<5>) will                  STSREG (see Register 2-1)
turn on the PA, and since the synthesizer is already up
and running, the PA immediately produces the TX                   AFCCREG (see Register 2-3)
signal at the output. The oscillator must also be
enabled to provide the reference frequency for the PLL.          PMCREG (see Register 2-13)
On power-up, the synthesizer performs the calibration             BCSREG (see Register 2-16)
automatically. The synthesizer also has an internal
start-up calibration procedure. If there are significant          PLLCREG (see Register 2-17)
changes in voltage or temperature, recalibration should
be performed by simply disabling the synthesizer and
re-enabling it. When set, the SYNEN bit
(PMCREG<4>) enables the synthesizer.

DS70590C-page 48  Preliminary                                     2009-2011 Microchip Technology Inc.
                                                                            MRF49XA

3.6 Crystal Selection Guidelines                              The Crystal Frequency (fref) is used as the reference of
                                                              the PLL, which generates the Local Oscillator
The crystal oscillator of MRF49XA requires a 10 MHz           Frequency (fLO). Therefore, fLO is directly proportional to
Parallel mode crystal. The circuit contains an                fref. The accuracy requirements for production tolerance,
integrated load capacitor in order to minimize the            temperature drift and aging can thus be determined from
external component count. The internal load                   the maximum allowable local oscillator frequency error.
capacitance value is programmable from 8.5 pF
16 pF in 0.5 pF steps. With appropriate PCB layout, the       Whenever a low-frequency error is essential for the
total load capacitance value can be 10 pF 20 pF, so a       application, it is possible to "pull" the crystal to the
variety of crystal types can be used.                         accurate frequency by changing the load capacitor
                                                              value. The widest pulling range can be achieved if the
When the total load capacitance is not more than 20 pF,       nominal required load capacitance of the crystal is in
and a worst case 7 pF Shunt Capacitance (CS) value is         the "midrange"; for example, 16 pF. The "pull-ability" of
expected for the crystal, the oscillator is able to start-up  the crystal is defined by its Motional Capacitance (Cm)
with any crystal having less than 100 Equivalent              and shunt capacitance.
Series Loss Resistance (ESR). However, the low CS
and ESR values ensure the faster oscillator start-up.

FIGURE 3-5:  MAXIMUM CRYSTAL TOLERANCES INCLUDING TEMPERATURE AND AGING (ppm)

Bit Rate: 2.4 kbps

                                             Deviation [ kHz]

             30                        45    60               75   90   105  120

433 MHz      20                        30    50               70   90   100  100

868 MHz      10                        20    25               30   40   50   60

915 MHz      10                        15    25               30   40   50   50

Bit Rate: 9.6 kbps

                                             Deviation [ kHz]

             30                        45    60               75   90   105  120

433 MHz      15                        30    50               70   80   100  100

868 MHz      8                         15    25               30   40   50   60

915 MHz      8                         15    25               30   40   50   50

Bit Rate: 38.4 kbps

                                             Deviation [ kHz]

             30                        45    60               75   90   105  120

433 MHz Do Not Use                     5     20               30   50   75   75

868 MHz Do Not Use                     3     10               20   25   30   40

915 MHz Do Not Use                     3     10               15   25   30   40

Bit Rate: 115.2 kbps

                                             Deviation [ kHz]

             105                       120   135              150  165  180  195

433 MHz Do Not Use                        3  20               30   50   70   80

868 MHz Do Not Use Do Not Use                10               20   25   35   45

915 MHz Do Not Use Do Not Use                10               15   25   30   40

2009-2011 Microchip Technology Inc.        Preliminary                     DS70590C-page 49
MRF49XA

3.7 Automatic Frequency Control                                  caused by the crystal tolerances. This method
                                                                 allows the use of a low-cost quartz crystal in the
The AFC block operates in two modes and these                    application and provides protection against
modes depend on the strobe signals which are                     interference.
governed by the MFCS bit (AFCCREG<3>). The two
operating modes are as follows:                            3. (AUTOMS1 = 1, AUTOMS0 = 0): The
                                                                 frequency offset is automatically calculated
Manual mode                                                    and the center frequency is corrected when
                                                                 the DIO is high. When DIO goes low, the
Automatic mode                                                 calculated value is dropped.

Manual mode: In this mode, the microcontroller             The two methods recommended for improving the
provides the manual frequency control strobe signal.       accuracy of the AFC calculation are as follows:
See Register 2-3 (AFCCREG) for more details. One
measurement cycle can compensate for around 50%           The transmit package should start with a low
60% of the actual frequency offset. Two measurement           effective baud rate pattern (i.e., 00110011b) as it
cycles can compensate for 80% and three measurement           is easier to receive. The circuit automatically
cycles can compensate for 92% of the actual frequency         measures the frequency offset during this initial
offset. The AFCCT bit (STSREG<5>) is used to                  pattern and changes the receiving frequency
determine when the actual measurement cycle has               accordingly. The remaining part of the package
been completed.                                               will be received by the corrected frequency
                                                              settings.
Automatic mode: In this mode, the strobe signal from
the microcontroller is not required to update the          The transmitter sends the first part of the packet
Frequency Offset register block, as shown in                  with a higher deviation step than required during
Figure 3-6. The AFC circuit is automatically enabled          normal operation to help reception. After the
when the DIO indicates the potential incoming signal          frequency shift correction, the deviation can be
during the entire measurement cycle and measures the          reduced.
same result in two subsequent cycles. Without AFC,
the transmitter and the receiver need to be tuned          In both methods, when the DIO indicates poor receiving
precisely to the same frequency. The RX/TX frequency       conditions (i.e., when DIO goes low), the output register
offset can lower the range. The units must be adjusted     is automatically cleared. This mode (Drop Offset mode)
carefully during the production. To avoid drift, a stable  is used when the receiver communicates with more than
and efficient crystal must be used or the output power     one transmitter.
needs to be increased to compensate for yield loss.
                                                           4. (AUTOMS1 = 1, AUTOMS0 = 1): This mode
The AFC block calculates the TX/RX offset using the              (Keep Offset mode) is similar to Drop Offset
OFFSB bits (STSREG<3:0>). This value is used to pull             mode, but is recommended for use when the
the RX synthesizer close to the transmitter frequency.           receiver communicates with only one
The benefits of the AFC feature are:                             transmitter. After a complete measuring cycle,
                                                                 the measured value is kept independent of the
Low-cost crystal can be used                                   state of the DIO signal. In this mode, the DRSSI
                                                                 limit should be carefully selected to minimize the
Temperature or aging drift will not cause range                range hysteresis.
   loss
                                                           The AFC Offset Value (OFFSB<3:0> bits in the status
Production alignment is not needed                       word) is represented as a two's complement number.
                                                           The actual frequency offset is calculated as the AFC
Figure 3-6 depicts the AFC circuit for frequency offset    offset value multiplied by the current PLL frequency
correction.                                                step (see Register 2-6 for more details).

The Automatic mode Selection bits, AUTOMS<1:0>             The actual RX/TX offset can be monitored by using the
(AFCCREG<7:6>), select the type of operation               AFC status report (i.e., AFCCT bit) included in the status
(automatic or manual) for performing the AFC based on      word of the receiver. By reading out the status word, the
the status of the MFCS bit (AFCCREG<3>). There are         actual measured offset frequency can be derived. To get
four types of operation modes for controlling the          accurate values, the AFC has to be disabled during read
frequency:                                                 by clearing the FOFEN bit (AFCCREG<0>).

1. (AUTOMS1 = 0, AUTOMS0 = 0): Automatic                   The registers associated with AFC are:
      operation of AFC is off. The MFCS bit is
      controlled by the microcontroller.                   STSREG (see Register 2-1)

2. (AUTOMS1 = 0, AUTOMS0 = 1): The circuit                  AFCCREG (see Register 2-3)
      measures the frequency offset only once after
      power-up. Hence, extended TX to RX distance          CFSREG (see Register 2-6)
      can be achieved. In the actual application, when
      the user applies a battery, the circuit measures      RXCREG (see Register 2-7)
      and compensates for the frequency offset
                                                            PLLCREG (see Register 2-17)

DS70590C-page 50  Preliminary                               2009-2011 Microchip Technology Inc.
2009-2011 Microchip Technology Inc.  FIGURE 3-6:              AFC CIRCUIT FOR FREQUENCY OFFSET CORRECTION                                                                      AFCCT
                                                                                                                                                                                 STSIG
                                                          HAM              Baseband Signal IN

                                               10 MHz CLK          FINE

                                                     FIFOEN                        SEL                                                                             OFFSB
                                                           DIO                                                                                          7-Bit      <6:0> 12-Bit
                                                                                                                          Digital Limiter
                                           AUTOMS<1:0>                                 10 Y CLK
                                                          POR                                                         If IN > MaxDEV then,
                                                                         /4            11        Digital AFC       7     OUT = MaxDEV
                                                                                                                                                     7
                                                                                   MUX                                                                  Frequency                 FCOR<11:0>
                                                                                                                      If IN < MinDEV then,                 Offset
                                                                   Enable Calculation            Core Logic              OUT = MinDEV                                     ADDER  Corrected Frequency
                                                                                                                                                         Register                     Parameter to
                                                                                                                               ELSE,                                                   Synthesizer
                                                                                                                             OUT = IN                   CLK CLR
                                                                   Auto Operation                Signals for Auto
                                                                                                 Operation modes

Preliminary                            ARFO<1:0>                   Range Limit                                        Strobe
                                              MFCS                 Strobe                                             Output Enable

                                                                   Output Enable

                                       FOREN

                                       FREQB<11:0>                                                                                                                                                    MRF49XA

                                         Parameter from Frequency
                                                  Control Word

DS70590C-page 51
MRF49XA                                                   3.9 Interrupts

3.8 Initialization                                        The advanced interrupt handler circuit is implemented
                                                          in the MRF49XA to reduce the power consumption. As
Certain control register values must be initialized for   mentioned, the Sleep mode is the lowest power
the basic operations of MRF49XA. These values differ      consumption mode in which the mode clock and all
from the Power-on Reset values and provide improved       functional blocks of the chip are disabled. However, the
operational parameters. These settings are normally       WUT and LBD circuits can be active if enabled. In case
made once after a Reset. After initialization, the        of any interrupt, the device wakes up, switches to the
MRF49XA device features can be configured for the         Active mode and an interrupt signal generated on the
application. Here, accessing a register is implied as a   IRO pin of the device indicates the change in state or
command to the MRF49XA device through the SPI             occurrence of an interrupt to the host microcontroller.
port. The steps to be followed for the initialization of  The source of the interrupt is determined by reading the
MRF49XA using the control registers are as follows:       status word of the device (see Register 2-1).

1. Set FIFORSTREG.                                        The receiver generates an active-low interrupt request
2. Enable synchronous latch from FIFORSTREG.              for the microcontroller at the following events:
3. Program frequency band and crystal load
                                                          TXBREG is ready to receive the next byte
      capacitance from GENCREG.                            RXFIFOREG has received the preprogrammed
4. Enable AFC function from AFCCREG.
5. Set center frequency through CFSREG for                   amount of bits
                                                          RXFIFOREG overflow/TXBREG underrun
      transmit or receive frequency.                      Negative pulse on Interrupt Input pin (INT)
6. Set data rate through DRSREG.                           Wake-up Timer Time-out (WUTINT)
7. Enable required functions (transmit, receive,          Supply voltage below the preprogrammed value is

      etc.) from PMCREG.                                     detected
8. Configure RXCREG.                                       Power-on Reset
9. Configure TXCREG.
10. Tune in the antenna.
11. Turn off the transmitter and turn on the receiver.
12. Enable FIFO for data reception.
13. Set FIFORSTREG.
14. Enable synchronous latch from FIFORSTREG.
15. Read STSREG.

The following steps should be followed to tune in the
antenna section:

1. Turn on the transmitter section from PMCREG.
2. Wait for 5 ms for the oscillator to get stabilized.

The registers associated with initialization are:

STSREG (see Register 2-1)
GENCREG (see Register 2-2)
AFCCREG (see Register 2-3)
TXCREG (see Register 2-4)
CFSREG (see Register 2-6)
RXCREG (see Register 2-7)
FIFORSTREG (see Register 2-10)
DRSREG (see Register 2-12)
PMCREG (see Register 2-13)

DS70590C-page 52  Preliminary                              2009-2011 Microchip Technology Inc.
                                                                    MRF49XA

3.9.1 SETTING INTERRUPTS                                   3.9.1.4 WUTINT: Wake-up Timer Interrupt

The device's interrupt pin (IRO) signals one of eight      This interrupt occurs when the time specified by the
interrupt events to the host microcontroller. The          wake-up timer has elapsed. It is valid only when the
interrupt source in the microcontroller is read out from   WUTEN bit (PMCREG<1>) is set. The device
the transceiver through the SDO pin. The interrupt         periodically wakes up and switches to Receive mode. If
sources that are available are briefly described in the    valid FSK data is received, the device sends an
following subsections.                                     interrupt to the microcontroller and continues filling the
                                                           RXFIFO. After the completion of transmission, the
3.9.1.1  TXRXFIFO: Transmit Register or                    FIFO is read out completely and all other interrupts are
         Receive FIFO bit                                  cleared. The device returns to the Low-Power
                                                           Consumption mode.
1. Transmit mode: Transmit Register Ready bit

This interrupt is generated when the Transmit              3.9.1.5  LCEXINT: Logic Low-Level Change
register is empty. It is valid only when the                        on External Interrupt
TXDEN bit (GENCREG<7>) is set and the
TXCEN bit (PMCREG<5>) is enabled.                          Follows the level of the INT pin if configured as an
                                                           external interrupt by clearing the FINTDIO bit
2. Receive mode: Receive FIFO Empty bit                    (RXCREG<10>).

This interrupt is generated when the bit level in          3.9.1.6 LBTD: Low Battery Threshold Detect
the RXFIFOREG has reached the
preprogrammed level. An interrupt is triggered             This interrupt occurs when VDD goes below the
when the number of received data bits in the               programmable low battery detector threshold level
receiver FIFO reaches the threshold set by the             configured by the LBDVB bits (BCSREG<3:0>). It is
FFBC bits (FIFORSTREG<7:4>). This is valid                 valid only when the LBDEN bit (PMCREG<2>) is set.
only when the FIFOEN bit (GENCREG<6>) is set
and the RXCEN bit (PMCREG<7>) is enabled.                  3.9.2 CLEARING INTERRUPTS

3.9.1.2 POR: Power-on Reset Interrupt                      If any of the interrupt sources gets active, the IRO
                                                           changes to logic low level and the corresponding
The POR interrupt is generated when a change on the        interrupt bit in the status byte goes high. Clearing an
VDD line triggers an internal Reset circuit or a Software  interrupt implies:
Reset was issued. For details, see Section 3.1, Reset.
                                                            releasing the IRO pin to return to logic high, and
3.9.1.3  TXOWRXOF: Transmit Overwrite                      clearing the corresponding interrupt bit in the
         Receive Overflow bit
                                                              STSREG
1. Transmit mode: Transmit Register Underrun or
      Overwrite bit                                        The clearing of each of the interrupts is briefly
                                                           described in the following subsections.

This interrupt is generated when the automatic             3.9.2.1 TXRXFIFO
Baud Rate Generator (BRG) has completed the
transmission of a byte in TXBREG before the                1. Transmit mode
register write. It is valid only when the TXDEN bit
(GENCREG<7>) is set and the TXCEN bit                            The IRO pin and its status bit remain active until
(PMCREG<5>) is enabled.                                          the register is written (if underrun does not occur
                                                                 until the register write) or the transmitter and the
2. Receive mode: Receive FIFO Overflow bit                       TX latch are switched off.

This interrupt is generated when the bits                  2. Receive mode
received are more than the FIFO capacity
(16 bits). This is valid only when the FIFOEN bit                The IRO pin and its status bit remain active until
(GENCREG<6>) is set and the RXCEN bit                            the FIFO is read (receive FIFO interrupt
(PMCREG<7>) is enabled.                                          threshold number of bits have been read). The
                                                                 receiver is switched off or the RXFIFO is
                                                                 switched off.

                                                           3.9.2.2 POR

                                                           The IRO pin and its status bit are cleared by reading the
                                                           Status Read register.

2009-2011 Microchip Technology Inc.          Preliminary          DS70590C-page 53
MRF49XA                                                          feature provides sufficient clock pulses for the
                                                                 microcontroller to enter the Low-Power Consumption
3.9.2.3 TXOWRXOF                                                 mode. Due to this automatic feature, it is not possible to
                                                                 turn off the crystal by clearing the OSCEN bit if any
1. Transmit mode                                                 interrupt is active.

      In this mode, the TXOWRXOF and TXRXFIFO                    For example, after power-on, the POR interrupt must
      bits are always set together. The IRO pin and its          be cleared by a status read, and then by writing `0' in
      status bit remain active until the transmitter and         the OSCEN bit, puts the device into Sleep mode.
      the TX latch are switched off.
                                                                 Note:  Before turning the OSCEN bit off, clear all
2. Receive mode                                                         the interrupts, because the additional
                                                                        current required for running the crystal
      In this mode, the TXOWRXOF and TXRXFIFO                           oscillator can shorten the battery life
      bits are always set together and can be cleared                   significantly.
      by reading the STSREG. The IRO pin and its
      status bit remain active until the FIFO is read (a         The registers associated with interrupts are:
      FIFO interrupt threshold number of bits have
      been read), the receiver is switched off or the             STSREG (see Register 2-1)
      RX FIFO is switched off.                                    GENCREG (see Register 2-2)
                                                                  RXCREG (see Register 2-7)
3.9.2.4 WUTINT                                                    PMCREG (see Register 2-13)
                                                                  BCSREG (see Register 2-16)
The IRO pin and its status bit are cleared by reading
the STSREG.

3.9.2.5 LCEXINT

The IRO pin and its status bit follow the level of the INT pin.

3.9.2.6 LBTD

The IRO pin is released by reading the status bit of
STSREG, but the status bit remains active until the VDD
is below the threshold value.

The MRF49XA interrupt generation logic is shown in
Figure 3-7. A better way of interrupt handling is to first
read the STSREG on an interrupt and then decide the
action based on the status byte/word. It is important to
note that any of the interrupt sources can wake-up the
MRF49XA from Sleep mode. This means that the
crystal oscillator starts to supply a clock signal to the
microcontroller even if the microcontroller has its own
clock source. The MRF49XA will not enter Sleep mode
if any of the interrupt remains active, irrespective of the
state of the OSCEN bit in PMCREG. This way, the
microcontroller can always have a clock signal to
process the interrupt.

To prevent high-current consumption, which results in
short battery life, it is highly recommended to process
and clear interrupts before entering Sleep mode. The
functions which are not necessary should be turned off
to avoid unwanted interrupts. Before finalizing the
microcontroller (application) code, a thorough testing
must be conducted to make sure that all interrupt
sources are handled before putting the transceiver in
Sleep mode.

The OSCEN bit controls the crystal oscillator
(considering that the RXCEN and TXCEN bits are
cleared) if the CLKOEN bit (PMCREG<0>) is set. The
interrupts have no effect on it.

On interrupt, the crystal oscillator turns on automatically
to supply a clock signal to the microcontroller,
irrespective of the OSCEN bit setting. The clock tail

DS70590C-page 54  Preliminary                                           2009-2011 Microchip Technology Inc.
FIGURE 3-7:  MRF49XA INTERRUPT GENERATION LOGIC       MRF49XA

                      TXRXFIFO                      IRO
                           TXCEN

                      TXRXFIFO
                           RXCEN

                           RESET
                         (Ext./Int.)

                    TXOWRXOF
                           TXCEN

                    TXOWRXOF
                           RXCEN

                          WUTINT
                          WUTEN

                  LCEXINT (INT)
                         FINTDIO

                              LBTD
                           LBDEN

2009-2011 Microchip Technology Inc.  Preliminary  DS70590C-page 55
MRF49XA

3.10 Baseband/Data Filtering                                    A suitable bandwidth should be used to achieve various
                                                                FSK deviation, data rate and crystal tolerance require-
The baseband receiver has several programming                   ments. The filter structure is a 7th order, Butterworth
options to optimize the communication for a wide range          low-pass with 40 dB suppression at twice the bandwidth
of applications. The programmable functions are as              frequency. Offset cancellation is done by using a
follows:                                                        high-pass filter, with a cutoff frequency below 7 kHz, in
                                                                order to achieve the best possible frequency response in
Baseband Analog Filter                                        baseband and a good flat response in the pass band.
Baseband Digital Filter                                       Figure 3-8 shows the full baseband amplifier transfer
Receive Bandwidth                                             function. This optimizes the chip area, cost and channel
Receive Data Rate                                             separation.
Clock Recovery

FIGURE 3-8:                                FULL BASEBAND AMPLIFIER TRANSFER FUNCTION (BW = 67 kHz)

                  Output Power Level (dB)    40
                                             20
                                                       1.0E+03       1.0E+04    1.0E+05  1.0E+06
                                               0                Frequency (Hz)
                                            -20
                                            -40
                                            -60
                                            -80
                                           -100
                                           -120
                                           -140
                                              1.0E+02

The receive bandwidth is programmable from 67 kHz to            Example 3-1 shows the method to calculate the
400 kHz to accommodate various FSK modulation                   recommended frequency deviation and BBBW for the
deviations. If the deviation is known for a given               given specifications.
transmitter, good results are obtained with a bandwidth
of at least twice the transmitter FSK deviation.

EXAMPLE 3-1: FREQUENCY DEVIATION AND BBBW CALCULATION
Data Rate 9.6 kbps
Crystal Accuracy 40 ppm
Frequency Band 915 MHz
fxerror by the Crystal: 40 x (915000/1000000) = 36.6 kHz
Deviation = Data Rate + 2 x fxerror + 10 = 9.6 + 2 x 36.6 + 10 = 92.8 kHz
The closest possible deviation is 90 kHz.
BBBW = Deviation x 2 10 kHz = 90 x 2 10 = 170 kHz
The closest possible BBBW is 200 kHz.
The FSK modulated deviation for this example is shown in Figure 3-9.

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                                                                                               MRF49XA

FIGURE 3-9:   FSK MODULATED DEVIATION MAXIMUM TX TO RX OFFSET

             10 kHz + Data Rate                                2 x deviation
                                                            Amplitude

                                                               Baseband Filter Characteristic

                                                            Data Rate

                                                            TX-RX Offset

                                                                                                      Frequency

     BBBW                              10 kHz               RX Center TX Center
Programmable
                                                            Freq.                              Freq.

The baseband filtering type can also be selected            3.10.2 DIGITAL FILTERING MODE
between an analog filter and a digital filter.
                                                            A digital filter is used with a clock frequency at 29 times
3.10.1 ANALOG FILTERING MODE                                the data rate. For digital filtering, the synchronized
                                                            clock to the data is provided by the CLKRC. By using
For analog filtering, a simple RC low-pass filter is used,  this clock, the received data can fill the FIFO. If the
along with a Schmitt Trigger circuit. The demodulator       FIFO is not used, the recovered clock can be accessed
output is fed to the RCLKOUT/FCAP/FINT pin over a           through RCLKOUT/FCAP/ FINT pin.
10 k resistor. The filter cut-off frequency is set by the
external capacitor connected to this pin and VSS. A         The CLKRC operates in three modes: Automatic mode,
10 k resistor and the Schmitt Trigger are integrated        Slow mode and Fast mode. All three modes are
on the chip. An external capacitor for the RC filter has    configurable through BBFCREG. Each mode is
to be chosen in accordance with the required bit rate.      dependent on the type of signals it uses to determine
The receiver can handle up to 256 kbps of data rate in      the valid data and also the number of incoming
analog operation. The receive data rate is                  preamble bits present at the beginning of the packet. In
programmable from 337 bps to 256 kbps. An internal          Automatic mode, the CR CLKRC automatically
prescaler can be used to give better resolution when        switches between the Fast and Slow mode. The noise
setting up the receive data rate. The prescaler is          immunity of the CLKRC is very high in Slow mode;
optional and can be disabled through DRSREG. The            however, it has slower settling time and requires more
analog filtering does not use the FIFO and the clock.       accurate data timing than in Fast mode.
The clock is not provided for the demodulated data,
and hence, there is no need for setting the correct bit     The registers associated with baseband filtering are:
rate.
                                                             STSREG (see Register 2-1)

                                                             RXCREG (see Register 2-7)

                                                             BBFCREG (see Register 2-8)

                                                             PMCREG (see Register 2-13)

2009-2011 Microchip Technology Inc.  Preliminary                                                    DS70590C-page 57
MRF49XA                                                         can prevent the crystal oscillator from starting, or the
                                                                DQI signal will not go high, even when the quality of the
3.11 Data Quality Indicator                                     received signal is good.

The DQI is the digital processing part of the radio             The DIO is an extension of the DQI. When incoming
connected to the demodulator and functions when the             data is detected, it uses the DQI signal, the clock
receiver is on. This reports the reception of an FSK            recovery lock signal and the digital RSSI signal to
modulated RF signal. The DQI parameter setting                  determine if the incoming data is valid. The desired
defines how clean the incoming data stream would be             data rate and the acceptance criteria for valid data are
stated as good data (valid FSK signal). The DIO signal          user-programmable through the SPI port.
goes high if the internally calculated data quality value
exceeds the DIO threshold parameter, for five                   The DIO has three modes of operation: Slow, Medium
consecutive data bits, for both high and low periods.           and Fast. Each mode is dependent on the signals it
                                                                uses to determine the valid data and also on the
The DQI parameter (i.e., Data Quality Threshold                 number of incoming preamble bits present at the
Indicator (DQTI) bit) value is calculated using the             beginning of the packet.
formula given in Equation 3-1.
                                                                The DIO can be disabled by the user so that only raw
EQUATION 3-1:                                                   data from the comparator comes out, or it can be set to
                                                                accept only a preset range of data rates and data
      DQIpar = 4 x (Deviation TX/RXoffset)/Bit Rate           quality. The DIO saves the battery power and the time
                                                                for a host microcontroller because it will not wake-up
The DQI parameter in BBFCREG should be chosen                   the microcontroller unless there is valid data present.
according to the following rules:                               See Register 2-7 (RXCREG) for setup details.

The parameter should be > 4; otherwise, noise                 The DIO signal is valid when using the internal receive
   might be treated as a valid FSK signal                       FIFO or an external pin to capture baseband data. DIO
                                                                can be multiplexed to pin 16 for external usage.
The maximum value is 7                                        Figure 3-10 depicts the DIO logic block diagram.

Even during the on-time calculation in the Low Duty
Cycle mode, depending on the data quality threshold
indicator, the device needs to receive a few valid data
bits before the DQI signal indicates good signal
condition (see Register 2-8). Selecting a short on-time

FIGURE 3-10:      DIO LOGIC BLOCK DIAGRAM

                                                           DQI                                       MUX

                                                                       DIORT0

                                                                               SEL0

                                                                       DIORT1  SEL1

CR_LOCK                                                                FAST
                                                                                              IN0
    DRSSI
        DQI                                                            MEDIUM  IN1

                                                                       SLOW    IN2                        Y  DIO

                                                                       LOGIC HIGH
                                                                                                IN3

     DRSSI                                                 SET  Q                                    CLR
        DQI

CR_LOCK

                                                                       RXCEN

                                                                 R/S
                                                            FLIP/FLOP

                                                           CLR

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The DIO signal response time setting is configured                    MRF49XA
through RXCREG and has the following modes of
operation:                                             3.13 Received Signal Strength
                                                                Indicator
Default mode: The DIO is permanently
   connected to logic high. It always stays high       The Received Signal Strength Indicator (RSSI)
   independent of the receiving parameters.            estimates the received signal power within the
                                                       bandwidth of ISM channels. The MRF49XA provides
Slow mode: The DIO signal goes high if the           both analog RSSI and digital RSSI. A digital RSSI output
   digital RSSI, DQI and Clock Recovery Lock           is provided to monitor the input signal level. The signal
   (CR_LOCK) signals are present. It stays high        goes high if the received signal strength exceeds a given
   until any of these signals are present and goes     preprogrammed level. The digital RSSI threshold is
   low when all three input signals are low.           programmable through RXCREG, and is read and
                                                       monitored only through STSREG. When an incoming
Medium mode: The DIO signal is active when           signal is stronger than the preprogrammed threshold, the
   the CR_LOCK and the DRSSI or the DQI signals        digital RSSI bit in the STSREG is set. The settling time of
   are high. It goes low when either the CR_LOCK       digital RSSI depends on the external filter capacitor.
   becomes inactive or the DRSSI or DQI signals
   goes low.                                           The DRSSIT value is a 3-bit binary value ranging from
                                                       0 to 8. Table 3-2 shows the mapping between the
Fast mode: The DIO signal follows the level of       DRSSIT value versus the received power level. The
   the DQI signal.                                     number of symbols to average can be changed by
                                                       programming the DRSSIT bits (RXCREG<2:0>).
The registers associated with DQI are:
                                                       The digital RSSI is basically a sensitive comparator
STSREG (see Register 2-1)                            behind an analog RSSI block. The comparator
RXCREG (see Register 2-7)                            threshold can be set using the three bits and the
BBFCREG (see Register 2-8)                           comparator output can be read out through the Status
                                                       Read register. The curve in Figure 3-11 shows the
3.12 Programmable Synchronous Byte                     analog RSSI output voltage versus signal strength.

The internal synchronous pattern and the pattern       The analog RSSI level is linear with input signal levels
length are user-programmable. The MRF49XA is           between -103 dBm and -73 dBm. The RSSIO pin in
configured to use a synchronous character to indicate  MRF49XA is used as an analog RSSI output and better
the valid incoming data. The synchronous character     results can be achieved by using this pin with a
selection is done through the FIFORSTREG. The          sensitive comparator.
character is divided into two bytes: SCL1 and SCL0.
The SCL0 byte is user-configurable, whereas SCL1 is    These bits can be set to indicate the incoming signal
fixed to 2Dh and is non-programmable. The              strength above a preset limit. The result enables or
synchronous character can also be configured as a      disables the DQDO bit (STSREG<7>). The RSSI
byte character or a word character. A byte character   threshold depends on the LNA gain and the real RSSI
uses only SCL0, whereas the word character uses        threshold can be calculated by using the formula as
both SCL1 and SCL0. Since SCL0 is                      given in Equation 3-2.
user-configurable, it is advantageous while operating
under interferences and also while identifying the     EQUATION 3-2:
related transmitters.
                                                                       RSSIth = RSSIsetth + GLNA
The registers associated with the programmable
synchronous byte are:                                  In Transmit mode, the ATRSSI bit (STSREG<8>)
                                                       indicates that the antenna tuning circuit has detected a
FIFORSTREG (see Register 2-10)                       relatively strong RF signal.
PMCREG (see Register 2-13)
                                                       In Receive mode, the ATRSSI bit indicates that the
                                                       incoming RF signal is above the preprogrammed
                                                       digital RSSI threshold.

2009-2011 Microchip Technology Inc.  Preliminary     DS70590C-page 59
MRF49XA

TABLE 3-2: DIGITAL RSSI THRESHOLD LEVELS

RSSI Threshold          DRSSIT2                              DRSSIT1         DRSSIT0
                                                                                  1
Reserved                      1                                   1               0
                                                                  1               1
Reserved                      1                                   0               0
                                                                  0               1
-73                           1                                   1               0
                                                                  1               1
-79                           1                                   0               0
                                                                  0
-85                           0                                                1.2

-91                           0                                                1

-97                           0                                                0.8

-103                          0                                                0.6

FIGURE 3-11:      INPUT POWER VS. ANALOG RSSI VOLTAGE                          0.4

                                                                               0.2  RSSI (V)

-1 12             -102  -9 2     -82                    -72  -62      -52      0
                                                                           -42

                                 Input Power (dBm)

3.13.1 RELATIONSHIP BETWEEN RSSI                        3.13.2 RELATIONSHIP BETWEEN RSSI
              AND CLOCK RECOVERY                                      AND AFC

The DIO signal response time setting is configured      The Keep Offset mode of automatic configuration of
through RXCREG and has the following modes of           AFC (i.e., AUTOMS1 = 1, AUTOMS0 = 1) is
operation:                                              recommended to be used when a receiver operates
                                                        with only one transmitter. After a complete measuring
Normal mode                                           cycle, the measured value is kept independent from
Slow mode                                             the state of the DIO signal. In this mode, the DRSSI
Medium mode                                           limit should be carefully selected to minimize the range
Fast mode                                             hysteresis.

These operation modes are configurable through          The registers associated with RSSI are:
BBFCREG.
                                                         STSREG (see Register 2-1)
In Medium mode, the DIO signal is active when the       GENCREG (see Register 2-2)
CR_LOCK and the DRSSI or the DQI signals are high.       RXCREG (see Register 2-7)
The DIO goes low when either the CR_LOCK turns          PMCREG (see Register 2-13)
inactive, or the DRSSI or DQI signals go low. For more
details on DQI, see Section 3.11, Data Quality
Indicator.

DS70590C-page 60                 Preliminary                           2009-2011 Microchip Technology Inc.
                                                                     MRF49XA

3.14 Power Management                                         Clock Output: The CLKOEN bit, when set, disables
                                                              the oscillator clock output. On device Reset or
The Power Management Configuration register                   power-up, the clock output is enabled so that a
enables/disables the following functions:                     processor can begin execution of any special setup
                                                              sequences as required by the designer. See
Receiver                                                    Register 2-16 (BCSREG) for programming details.
Transmitter
Baseband Circuit                                            Note:  If bit 0 is cleared, and with the clock
Synthesizer                                                        output enabled, the oscillator continues to
Crystal Oscillator                                                 run even if the OSCEN bit is cleared. The
Low Battery Detect Circuit                                         device will not fully enter Sleep mode.
Wake-up Timer
Clock Output                                                The RF front end is comprised of the LNA and the
                                                              mixer. The synthesizer block has two main
Figure 3-12 shows the functions that are enabled using        components: the VCO and the PLL. The baseband
PMCREG.                                                       section consists of a baseband amplifier, low-pass
                                                              filter, limiter and I/Q demodulator.
Receiver: The RXCEN bit, when set, enables the
entire receiver chain. The receiver chain consists of a       The synthesizer also has an internal start-up calibration
baseband circuit, synthesizer and crystal oscillator.         procedure. If quick RX/TX switching is needed, leave
                                                              this block on. Enabling the transmitter using the
Transmitter: The TXCEN bit, when set, enables the             TXCEN bit (PMCREG<5>) will turn on the PA, and
entire transmit chain. The transmit chain consists of a       since the synthesizer is already up and running, the PA
power amplifier, synthesizer, oscillator and transmit         immediately produces the TX signal at the output.
register. When the transmit chain and Transmit register
are enabled, any data in the Transmit register is shifted     To decrease the TX/RX turnaround time, keep the
out and a transmission is started.                            baseband section on. Switching to Receive mode
                                                              means disabling the PA and enabling the RF front end.
Baseband Circuit: The BBCEN bit, when set, enables            Since the baseband block is already on, the internal
the baseband circuit. The baseband circuit, synthesizer       start-up calibration is skipped, and thus, the turnaround
and oscillator work together to demodulate and recover        time is shorter. The BBCEN, SYNEN and OSCEN bits
the data transmitted to the synthesizer (SYNEN bit). If       are provided to optimize the TX to RX or RX to TX
baseband circuits are enabled, then the oscillator            turnaround time.
(OSCEN bit) must be enabled in order to receive data.
The BBCEN bit can be disabled to reduce current               The crystal oscillator provides a reference signal to the
consumption.                                                  RF synthesizer, baseband circuit and digital signal
                                                              processor. If the receiver or the transmitter is frequently
Synthesizer: The SYNEN bit, when set, enables the             used, it is recommended to leave the oscillator running
synthesizer. The synthesizer is comprised of a PLL,           as the crystal might need a few milliseconds to start. The
oscillator and VCO for controlling the channel frequency.     start timing mainly depends on the crystal parameters.
This bit must be enabled when either the transmitter or
the receiver is enabled. The oscillator must also be          Note: Leaving blocks unnecessarily turned on
enabled to provide the reference frequency for the PLL.                 increases the current consumption, and
On power-up, the synthesizer automatically performs                     thus, decreases the battery life.
the calibration. If there are significant changes in voltage
or temperature, recalibration can be performed by
disabling and re-enabling the synthesizer.

Crystal Oscillator: The OSCEN bit, when set, enables
the oscillator circuit. The oscillator provides the
reference signal to the synthesizer when setting the
transmit or receive frequency of use.

Low Battery Detect Circuit: The LBDEN bit, when
set, enables the battery voltage detect circuit. The
battery detector can be programmed to 32 different
threshold levels. See Register 2-16 (BCSREG) for
programming details.

Wake-up Timer: The WUTEN bit, when set, enables
the wake-up timer. See Register 2-14 (WTSREG) for
details on programming the wake-up timer interval.

2009-2011 Microchip Technology Inc.  Preliminary                   DS70590C-page 61
MRF49XA                                                 The clock tail and automatic crystal enable/disable
                                                        features help in reducing the power consumption and
From PMCREG, the following points are applicable        are discussed in detail in Section 3.4, Crystal
when using the bit functionalities:                     Oscillator and Clock Output.

The chip enters Receive mode if both the TXCEN        The registers associated with power management are:
   and RXCEN bits are set.
                                                         STSREG (see Register 2-1)
FSK/DATA/FSEL input is equipped with an internal       GENCREG (see Register 2-2)
   pull-up resistor. To achieve minimum current          RXCREG (see Register 2-7)
  consumption, do not pull this input to logic low in    PMCREG (see Register 2-13)
   Sleep mode.

To enable the RF synthesizer, the crystal oscillator
   must be turned on.

To turn on the baseband circuits, the RF
   synthesizer and the crystal oscillator must be
   enabled.

Setting the RXCEN bit automatically turns on the
   crystal oscillator, synthesizer, baseband circuits
   and RF front end.

Setting the TXCEN bit automatically turns on the
   crystal oscillator, synthesizer and RF power
   amplifier.

DS70590C-page 62  Preliminary                            2009-2011 Microchip Technology Inc.
2009-2011 Microchip Technology Inc.  FIGURE 3-12:  LOGIC CONNECTIONS BETWEEN POWER CONTROL BITS

                                                               Enable Power
                                                                  Amplifier

                                       TXCEN                   Start TX               Enable Power
                                       SYNEN
                                                                                      Amplifier       PA                  LNA

                                                       Edge                                                                               Enable RF Front End
                                                     Detector

                                                                Clear TX Latch
                                                               (If TX latch is used)

                                                                                      Enable RF
                                                                                      Synthesizer

                                                                                                          VCO and PLL

Preliminary                                                        Enable RF
                                                                  Synthesizer

                                                               (Crystal Synthesizer
                                                                    must be ON)

                                                                                          Start TX        TX Latch
                                                                                      Clear TX Latch

                                       RXCEN                   Enable RF Front
                                                                        End

                                                                                      Enable Crystal                                      Enable Baseband
                                                                                         Oscillator                                              Circuits

                                                                                                      Crystal Oscillator     I/Q
                                                                                                                          Demod.

                                       BBCEN                   Enable Baseband
                                                                      Circuits
                                                                                                                                                               MRF49XA
                                                               (RF Synthesizer
                                                                 must be ON)

                                                                                                                          Digital Signal
                                                                                                                           Processing

DS70590C-page 63                                               Enable Crystal
                                                                  Oscillator

                                       OSCEN
MRF49XA

3.15 Low Duty Cycle Mode                                      completely and all other interrupts are cleared. The
                                                              device then returns to the Low-Power Consumption
In Low Duty Cycle mode, the receiver periodically             mode. Figure 3-13 depicts the Low-Power Duty Cycle
wakes up for a short period and checks for the valid          mode sequence.
FSK transmission in progress. The FSK transmission is         The low duty cycle is calculated by using the DCMV
detected in the frequency range determined by                 (DCSREG<7:1>) and WTMV (WTSREG<7:0>) bits, as
CFSREG and the baseband filter bandwidth is                   shown in Equation 3-3. The time cycle is determined by
determined by the RXCREG. The on time is                      the WTSREG.
automatically extended until the DQI indicates a good
received signal condition.                                    EQUATION 3-3:

The following facts need to be considered while                  DC = (DCMV<7:1> x 2 + 1)/WTMV<7:0> x 100%
calculating the duty cycle on-time:
                                                                Note: In Duty Cycle mode, the RXCEN bit must
The crystal oscillator, the synthesizer and the PLL                      be cleared and the WUTEN bit must be
   need time to start (see Table 5-7).                                     set in PMCREG.

Depending on the DQTI, the device needs to                  The registers associated with Low Duty Cycle mode
   receive few valid data bits before the DQI signal          are:
   indicates a good signal condition (see                      STSREG (see Register 2-1)
   Register 2-8).                                              GENCREG (see Register 2-2)
                                                               RCXREG (see Register 2-7)
Selecting a short on-time can prevent the crystal             BBFCREG (see Register 2-8)
oscillator from starting, or the DQI signal will not go high   PMCREG (see Register 2-13)
even when the received signal has a good quality. The          WTSREG (see Register 2-14)
MRF49XA is normally configured to work in FIFO mode.
However, when the device periodically wakes up from
Sleep mode, it switches to the Receive mode. If valid
FSK data is received, the device sends an interrupt to
the microcontroller and continues filling the RXFIFO. On
completion of transmission, the FIFO is read out

FIGURE 3-13:               LOW-POWER DUTY CYCLE MODE SEQUENCE

Transmitter                Start/Send                             Start/Send
                                  Packet A Packet A Packet A  Packet B. B. B. B.

Receiver         TWAKE-up                                                      Packet B.
Receiving
                           Packet A Packet A

DQI
IRO

Microcontroller            FIFO Read                                                      FIFO Read
   Operation

DS70590C-page 64                      Preliminary               2009-2011 Microchip Technology Inc.
3.16 Sleep, Wake-up and Battery                                            MRF49XA
         Operations
                                                            The device has the ability to wake itself up from Sleep
The advanced interrupt handler circuit is configured in     mode through a wake-up timer. The WTSREG sets the
the transmitter to reduce the power consumption. As         wake-up interval for the MRF49XA. After setting the
mentioned, the Sleep mode is the lowest power               wake-up interval, the WUTEN bit (PMCREG<1>)
consumption mode in which the clock and all functional      should be cleared and set at the end of every wake-up
blocks of the device are disabled. In case of any           cycle.
interrupt, the device wakes up, switches to Active mode     The Wake-up Duration Time (WUTIME) is calculated
and an interrupt signal generated on the IRO pin            as shown in Equation 3-4.
indicates the change in state to the host
microcontroller. The source of the interrupt can be         EQUATION 3-4:
determined by reading the status word of the device
(see Register 2-1).                                          WUTIME = 1.03 x WTMV<7:0> x 2WTEV<4:0> + 0.5 ms
                                                             where:
To reduce current consumption, the MRF49XA should            WTMV<7:0> = Decimal Value between 0 to 255
be placed in the low-power consuming Sleep mode. In          WTEV<4:0> = Decimal Value between 0 to 29
Sleep mode, the 10 MHz main oscillator is turned off,        Note: WUTIME is measured in ms.
disabling the RF and baseband circuitry. Data is
retained in the control and FIFO registers and the          The Battery Threshold Detect feature is useful in
transceiver is accessible through the SPI port.             monitoring the discharge-sensitive batteries, such as
                                                            Lithium cells. The LBDEN bit (PMCREG<2>) is used to
The MRF49XA will not enter Sleep mode if any of the         enable or disable the low battery detect feature.
interrupt remains active, irrespective of the state of the  The BCSREG configures the following:
OSCEN bit in the PMCREG. This way, the                      Output clock frequency
microcontroller can always have a clock signal to            Low battery detect threshold
process the interrupt. To prevent high-current              The low battery threshold value is programmable from
consumption, which results in shorter battery life, it is   2.2V to 3.8V and is calculated by using Equation 3-5.
highly recommended to process and clear interrupts
before entering Sleep mode. The functions which are         EQUATION 3-5:
not necessary should be turned off to avoid unwanted
interrupts.                                                   Threshold Voltage Value = 2.25 + 0.1 x (LBDVB<3:0>)
                                                              where:
To minimize the current consumption, the MRF49XA              LBDVB<3:0> is the Decimal Value from 0-15
supports different power-saving modes, along with an
integrated wake-up timer. Active mode can be                When the battery level falls 50 mV below this value, the
reinitiated by the following ways:                          LBTD bit (STSREG<10>) is set, indicating that the
                                                            battery level is below the programmed threshold.
By applying the wake-up events' negative logical          The registers associated with power-saving modes
   pulse on INT pin                                         are:
                                                             STSREG (see Register 2-1)
Wake-up timer time-out                                     GENCREG (see Register 2-2)
Low supply voltage detection                               TXCREG (see Register 2-4)
On-chip FIFO filled up                                     RXCREG (see Register 2-7)
On receiving a request through the serial interface       PMCREG (see Register 2-13)
                                                             WTSREG (see Register 2-14)
To make the MRF49XA device enter into Sleep mode,            BCSREG (see Register 2-16)
certain control register values must be initialized. The
sequence to program the control registers for entering
into Sleep and Wake-up modes is as follows:

For Sleep mode:

1. Check the IRO bit status
2. Read STSREG
3. Configure GENCREG
4. Configure PMCREG for oscillator and clock

      buffering

For Wake-up mode:

1. Enter in TX/RX mode or
2. Enable crystal or
3. Set the INT pin

2009-2011 Microchip Technology Inc.  Preliminary          DS70590C-page 65
MRF49XA

3.17 TX Register Buffered Data                             The transmitter FSK modulation parameters are used
         Transmission                                      for calculating the resulting output frequency, as shown
                                                           in Equation 3-6.
In Data Transmission mode (enabled by the TXDEN bit
(GENCREG<7>)), the TX data is clocked into one of          EQUATION 3-6:
the two 8-bit data registers. The transmitter starts to
send the data from the first register (with the given bit     fFSKOUT = f0 + (-1)SIGN x (MB + 1) x (15 kHz)
rate) when the TXCEN bit (PMCREG<5>) is set. The              where:
initial value of the data registers (0xAA) can be used to     f0 is the Channel Center Frequency
generate preamble. During this mode, the SDO pin is           (see Register 2-6 for f0 calculation)
monitored to check whether the register is ready (SDO         MB is the 4-bit Binary Number (MODBW<3:0>)
is high) to receive the next byte from the                    SIGN = MODPLY XOR FSK
microcontroller. The block diagrams of the Transmit
register, before and during transmit, are shown in
Figure 3-14 and Figure 3-15, respectively.

FIGURE 3-14:       TX REGISTER BLOCK DIAGRAM (BEFORE TRANSMIT)

       TXCEN = 0
(Register Initial Fill-up)

                            SDI

                                                           8-Bit Shift Register  SDO  TX_DATA
                                                              (Default: AAh)

                            CLK

Serial Bus Data             SDI
             SCLK
                                                           8-Bit Shift Register  SDO
                                                              (Default: AAh)

                            CLK

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                                                                                  MRF49XA

FIGURE 3-15:     TX REGISTER BLOCK DIAGRAM (DURING TRANSMIT)

          TXCEN = 1
          (During TX)

                             SEL       SDI
                             10 Y                       8-Bit Shift Register SDO

                                       CLK

Bit Rate                     11

                             MUX
                                                                                                                              SEL

                        1:8                                                       10 Y                                             TX_DATA
                    Divider
                             SEL       SDI  8-Bit Shift Register SDO              11
          SCLK               10 Y      CLK                                        MUX

                             11
                              MUX

Serial Bus Data                        Note: The data registers' content is initialized by clearing the TXCEN bit.

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MRF49XA

The device transmit sequence should be performed as        The transmit sequence is illustrated in Figure 3-16. For
follows:                                                   details on transmit pin function configuration, see
                                                           Table 3-3. The TXDEN bit is in the GENCREG register
1. Enable the TX register by setting TXDEN = 1.            and enables the Transmit Data register.
2. The TX register is automatically filled with
                                                           The transmit sequence can be performed without
      0xAAAA, which can be used to generate                sending a dummy byte (step 1), but after loading the
      preamble.                                            last data byte to the transmit register, the PA turn off
                                                           should be delayed for at least 16 bits time. The
3. Enable the transmitter by setting TXCEN = 1.            microcontroller clock source (if the clock is not supplied
4. The synthesizer and the PLL turns on, calibrates        by the transceiver) should be stable enough over
                                                           temperature and voltage ranges to ensure this
      itself and the PA is automatically enabled.          minimum delay under all operating circumstances.

5. The TX data transmission starts.                        When the dummy byte is used, the whole process is
                                                           driven by interrupts. Changing the TX data rate has no
6. On completion of byte transmission, the IRO pin         effect on the algorithm and no accurate delay
      goes high and the SDO pin goes low                   measurement is needed. Figure 3-17 shows the
      simultaneously. The IRO pulse shows that the         multi-byte transmit write sequence.
      first 8 bits (the first byte by default, 0xAA) have
      been transmitted. There are still 8 bits in the      The registers associated with transmission are:
      transmit register.
                                                            STSREG (see Register 2-1)
7. The microcontroller recognizes the interrupt and         GENCREG (see Register 2-2)
      writes a data byte to the TXBREG.                     TXCREG (see Register 2-4)
                                                            TXBREG (see Register 2-5)
8. Repeat steps 6 and 7 until the last data byte is         PMCREG (see Register 2-13)
      reached.

9. Using the same method, transmit a dummy byte.
      The value of this dummy byte can be anything.

10. The next high-to-low transition on the IRO line
      (or low-to-high on the SDO pin) shows that the
      transmission of the data bytes has ended. The
      dummy byte is still in the TX latch.

11. Turn off the transmitter by setting the bit,
      TXCEN = 0. This event probably happens while
      the dummy byte is being transmitted. Since the
      dummy byte contains no useful information, this
      corruption will not cause any problem.

12. Clearing the TXDEN bit clears the register
      underrun interrupt. The IRO pin goes high and
      the SDO pin goes low.

TABLE 3-3:        TRANSMIT PIN FUNCTION VS. OPERATION MODE
     Mode
            Bit Setting  Function                            Pin 6                       Pin 7
Transmit                                                                              Not used
            TXDEN = 0    Internal TX Data register disabled         TX data input
            TXDEN = 1    Internal TX Data register enabled
                                                                     FSEL input
                                                             (TX Data register can be

                                                                      accessed)

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FIGURE 3-16:         TX REGISTER USAGE                                           MRF49XA

     Enabling the transmitter preloads the TX latch with        Do not switch the TXCEN off here, because the TX
                                 0xAAAA                         Byte 1 is not transmitted out, it is only stored in the

                                                                                       internal register

             SPI       GENCREG            PMCREG              TX Latch                        TX Latch   PMCREG    GENCREG
       Commands      TXDEN = 1         TXCEN = 1              TX Byte 1                                 TXCEN = 0  TXDEN = 0
     (CS, SCK, SDI)                                                                            Dummy
                                                                                               TX Byte
           TXCEN

                      Enable                     Synt.    PA
                 Synthesizer/PA        Ttx_xtal_on(1)

     TX Data                                              0xAA  0xAA                          TX Byte1
          IRO
                                                                                                         Fraction of the dummy byte

                 SDO(2)

     Note 1: Ttx_xtal_on is the start-up time of PLL + PA with a running crystal oscillator.
            2: SDO is a tri-state of CS.

FIGURE 3-17:         MULTIPLE BYTE WRITE WITH TRANSMIT REGISTER

   CS

SCK

SDI                                    TX BYTE 1                                              TX BYTE 2            TX BYTE n
              Transmit Register Write

SDO
(Register interrupt in TX mode*)

* The device is in Transmit (TX) mode when the RXCEN bit is cleared using the PMCREG.

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MRF49XA

3.18 RX FIFO Buffered Data Read                               the device on the rising edge of the clock on the SCK
                                                              pin. The serial interface is initialized every time if the
In the Receive Operating mode, the incoming data is           CS signal is high. Figure 3-18 shows a simple receiver
clocked into a 16-bit FIFO buffer. The receive pin            FIFO read over SPI lines.
function configuration required for the FIFO operation
is given in Table 3-4. The FIFOEN bit is in the               In general, MRF49XA registers are read only. The
GENCREG register and enables the receive FIFO. The            RXFIFO and the chip status can be read. During write
receiver starts to fill the FIFO when the FINTDIO bit and     only appropriate byte is written to the desired register.
the synchronous pattern recognition circuit indicates         Hence it is not desired to read/write all registers and
the potential real incoming data. This prevents the           there is no way reading back any of the other registers.
FIFO from being filled with noise and avoids the              To test the SPI interface lines, the best is to set the LBD
overloading on the external microcontroller.                  (Low Battery Detector) threshold below the actual VDD
                                                              and the device must generate an interrupt.
The internal synchronous pattern and the pattern
length are user-programmable. If the Chip Select (CS)
pin is low, the data bits on the SDI pin are shifted into

FIGURE 3-18:      RECEIVER FIFO READ

CS

     0        1   2  3  4       5  6  7                    8  9 10 11 12 13 14 15

SCK

SDI                                                           Received Bits Out
SDO
                    TXRXFIFO             MSB                                                LSB
                  (TX/RX mode)

Note: The transceiver is in Receive (RX) mode when the RXCEN bit is set using the PMCREG .

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3.18.1 INTERRUPT MODE                                         3.18.2 POLLING MODE

The user can define the FIFO interrupt level (the             When the FSEL signal is low, the FIFO output is
number of received bits) which generates the FINT             connected directly to the SDO pin and its contents are
when the level is exceeded. In this case, the Status bits     clocked out by the SCK pin. Set the FIFO interrupt level
report the changed FIFO status.                               to 1. In this case, as long as FINT indicates received
                                                              bits in the FIFO, the microcontroller continues to take
                                                              the bits away. When FINT goes low, no more bits need
                                                              to be taken.

                                                              An SPI read command (Receiver FIFO Read
                                                              Command) is also available to read out the contents of
                                                              the FIFO. See Figure 3-19 for a simple receiver FIFO
                                                              read, in Polling mode, on SPI lines.

TABLE 3-4:    RECEIVE PIN FUNCTION VS. OPERATION MODE
     Mode
              Bit Setting              Function                            Pin 6                 Pin 7
Receive                                                                              RX Data Clock Output
              FIFOEN = 0   Receiver FIFO Disabled                 RX Data Output
              FIFOEN = 1   Receiver FIFO Enabled                                            FINT Output
                                                                     FSEL Input
                                                              (RX data FIFO can be

                                                                     accessed)

FIGURE 3-19:  FIFO READ EXAMPLE WITH FINT POLLING

               CS                      0              1    2  3            4
              SCK
              FSEL                     FIFO OUT             FIFO Read Out     FO + 4
                                                 FO + 1 FO + 2 FO + 3
              SDO

              FINT

Note:  During FIFO access, fSCK cannot be                     The registers associated with reception are:
       higher than fref/4, where fref is the crystal
       oscillator frequency. If the duty cycle of             STSREG (see Register 2-1)
       the clock signal is not 50%, the shorter                GENCREG (see Register 2-2)
       period of the clock pulse should be at                  RXCREG (see Register 2-7)
       least 2/fref.                                           FIFORSTREG (see Register 2-10)
                                                               PMCREG (see Register 2-13)

2009-2011 Microchip Technology Inc.            Preliminary                          DS70590C-page 71
MRF49XA                                                   The actual RX-TX offset can be monitored by using the
                                                          AFC status data included in the STSREG of the
3.19 RX-TX Frequency Alignment                            receiver. By reading out the STSREG, the actual
         Method                                           measured offset frequency can be reported. In order to
                                                          get accurate values, the AFC has to be disabled during
The RX-TX frequency offset occurs due to the              the read by clearing the FOFEN bit in AFCCREG.
differences in the actual reference frequency. To
minimize this error, the same crystal type and the same   The registers associated with RX-TX alignment
PCB layout should be used for the crystal placement on    procedures are:
the RX and TX PCBs. Also, see Section 3.6, Crystal
Selection Guidelines.                                     STSREG (see Register 2-1)
                                                          AFCCREG (see Register 2-3)
To verify the possible RX-TX offset, it is recommended    RXCREG (see Register 2-7)
to measure the CLK output of both transceivers with a      PMCREG (see Register 2-13)
high level of accuracy. Do not measure the output at the
RFXTL pin as the measurement process itself might
change the reference frequency. As the carrier
frequencies are derived from the reference frequency,
having identical reference frequencies, and nominal
frequency settings at the TX and RX side, there should
be no offset if the CLK signals have identical
frequencies.

The crystal oscillator load capacitor bank value is to
fine-tune the oscillator and minimize the offset. So the
process is to measure the clock output and parallel
change the value to minimize the offset.

DS70590C-page 72  Preliminary                              2009-2011 Microchip Technology Inc.
                                                                                                                          MRF49XA

4.0 APPLICATION DETAILS

The application circuit of MRF49XA with a balun circuit
is shown in Figure 4-1.

FIGURE 4-1:            APPLICATION CIRCUIT

                                                                                           VDD

                                               IN T/D IO *                                   C1                     C3         C2
                                                                                           2.2 uF                0.01 uF      (see
             RC7                                                                                                          Table 2-2)
                                                                                            16
             RC6                                      SDI                                   15
                                                                                            14
                                                                    1                       13
                                                                                            12
             RC5                                      SCK                                   11
             RC4                                                                            10
             RC3                                                     2                       9
             RC2
                                                      CS            3                                              C4*
                                                                                                                 2.2 nF

PIC M C U                                           SDO                         MRF49XA                                 B alun

                                                                      4                                                              50 Ohm Loop
                                                                                                                                          A n te n n a
                                                       IR O

                                                                      5

                  RC1                          FSK/D ATA/FS EL*

                  RC0                                                          6
              OSC1
                                               RCLKO UT/FCAP/FINT*  7
             _____
             M CLR                             CLKOUT*

                                                                     8

                                               RESET*                                                                X1
                                                                                                                 10 MHz

* C o n n e ctio n s a re o p tio n a l.

4.1 Antenna/Balun

A balun circuit for a 50 antenna is shown in
Figure 4-2. If low tolerance components (i.e., 5%) are
used with an appropriate ground, the impedance
remains close to the 50 measurement.

FIGURE 4-2:            BALUN CIRCUIT

                                               +3.3V

                                               L1

                                                      C5                                   C6           J1
                                                                                                        50  ANT
                                          RFN
                                          RFP  L2                                 L3

                                                                                  C7

                                                      Freq.                       L1               L2     L3      C5      C6            C7
                                                                                                33 nH   47 nH    2.7 pF   68 pF       5.1 pF
                                               868 MHz 390 nH                                   8.2 nH  22 nH    1.2 pF   27 pF       2.7 pF
                                                                                                8.2 nH  22 nH    1.2 pF   27 pF       2.7 pF
                                               433 MHz 100 nH

                                               915 MHz 100 nH

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MRF49XA

4.2 Antenna Design Considerations                         4.3 RF Transmitter Matching

The MRF49XA is designed to drive a differential output,   The RF pins are of high impedance and differential
such as a dipole antenna or a loop antenna. The loop      value. The optimum differential load for the RF port at
antenna is ideally suited for applications where          a given frequency band is shown in Table 4-1.
compact size is required. The dipole is typically not a
good option for compact designs due to its inherent       These load values in the table are expected by the RF
size at resonance, and its space requirements around      port pins to have as an antenna load for maximum
the ground plane, to be an efficient antenna. A           power transfer. Antennas that are suited for such
monopole antenna can be used, along with a balun, or      values would be a Loop, Dipole and Folded Dipole. For
by using the matching circuit.                            all antenna applications, either a bias, choke inductor
                                                          or coils must be included during transmission since the
                                                          RF outputs are of open-collector type.

TABLE 4-1: FREQUENCY BAND ANTENNA ADMITTANCE/IMPEDANCE

MRF49XA           Admittance (ms)                         Impedance ()  Inductance (nH)

433 MHz             2j5.9                                52+j152                62
868 MHz           1.2j11.9                               7.8+j83               15.4
915 MHz           1.49j12.8                               9+j77                13.6

4.4 General PCB Layout Design                             The four-layer printed circuit board is comprised of the
                                                          following layers:
The guidelines in this section help the users in
high-frequency PCB layout design.                         Signal layout
                                                          RF ground
The printed circuit board is usually comprised of two or   Power line routing
four basic FR4 layers.                                     Common ground

The two-layer printed circuit board has mixed             The four-layer PCB is shown in Figure 4-4.
signal/power/RF and common ground routed in both
the layers.

FIGURE 4-3:       TWO BASIC COPPER FR4 LAYERS

                                                          Signal/Power/RF and
                                                            Common Ground

                                                          Dielectric Constant = 4.5

                                                          Signal/Power/RF and
                                                            Common Ground

FIGURE 4-4:       FOUR BASIC COPPER FR4 LAYERS

                                                          Signal Layout
                                                          Dielectric Constant = 4.5
                                                          RF Ground

                                                          Dielectric Constant = 4.5

                                                          Power Line Routing
                                                          Dielectric Constant = 4.5
                                                          Ground

DS70590C-page 74              Preliminary                               2009-2011 Microchip Technology Inc.
The following guidelines explain the requirements of                  MRF49XA
the above mentioned layers.
                                                       The additional trace length affects the crystal
It is important to keep the original PCB thickness,     oscillator by adding parasitic capacitance to the
   since any change will affect antenna performance       overall load of the crystal. To minimize this, place
   (see total thickness of dielectric) or microstrip      the crystal as close as possible to the RF device.
   lines' characteristic impedance.
                                                       Setting short and direct connections between the
For good transmit and receive performance, the          components on board minimizes the effects of
   trace lengths at RF pins must be kept as short as      "frequency pulling" that might be introduced by
   possible. Using small, surface mount components        stray capacitance. It even allows the internal load
   (in 0402/0603 package) yields good performance         capacitance of the chip to be more effective in
   and keeps the RF circuit small. RF connections         properly loading the crystal oscillator circuit.
   should be short and direct.
                                                       Long run tracks of clock signal may radiate and
Except for the antenna layout, avoid sharp              cause interference. This can degrade receiver
   corners since they can act as an antenna. Round        performance and add harmonics or unwanted
   corners will eliminate possible future EMI             modulation to the transmitter.
   problems.
                                                       Keep clock connections as short as possible and
Digital lines are prone to be very noisy when           surround the clock trace with an adjacent ground
   handling periodic waveforms and fast                   plane pour. Pouring helps in reducing any
   clock/switching rates. Avoid RF signal layout          radiation or crosstalk due to long run traces of the
   close to any of the digital lines.                     clock signal.

A VIA filled ground patch underneath the IC          Low value decoupling capacitors, typically 0.01 F
   transceiver is mandatory.                               0.1 F, should be placed for VDD of the chip and
                                                          for bias points of the RF circuit.
Power supply must be distributed to each pin in a
   star topology and low-ESR capacitors must be         High value decoupling capacitors, typically 2.2 F
   placed at each pin for proper decoupling noise.         10 F, should be placed at the point where
                                                          power is applied to the PCB.
Thorough decoupling on each power pin is
   beneficial for reducing in-band transceiver noise,   Power supply bypassing is necessary. Poor
   particularly when this noise degrades perfor-          bypassing contributes to conducted interference
   mance. Usually, low value caps (27 pF 47 pF)         which can cause noise and spurious signals to
   combined with large value caps (100 nF) will           couple into the RF sections, significantly reducing
   cover a large spectrum of frequency.                   performance.

Passive component (inductors) should be in the
   high-frequency category and the Self Resonant
   Frequency (SRF) should be at least two times
   higher than the operating frequency.

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MRF49XA

4.5 MRF49XA Schematic and Bill of
         Materials

4.5.1 SCHEMATIC

FIGURE 4-5:           MRF49XA SCHEMATIC

                                                      +3.3V

                                                                                                       C1  C2       C3
RSSIO                                                                                                      0.01 uF  2.2 uF
                                                                                                                    6.3V
                            C4
                            1000 pF

                                                                                                                             +3.3V

INT/DIO                         U1                                                                                           L1
                           MRF49XA
SDI                                                                                                                                 C5              C6
SCK
                  1                   __         16                                                                                                                 J1
    __                                                                                                                                                              50 ANT
                  2   SDI             INT/DIO    15
CS
S__DO                SCK             RSSIO
I_R_ O           3 __                           14
FSEL                 CS                  VDD
FINT             4                              13
TP1               5 _S_DO                 RFN
CLK                   IRO                        12                                                                          L2              L3
TP2               6                       RFP
GND                           ___                11

  ___                 FSK/DATAF/ SEL      ___V_SS 10
                  7
RESET                RCLKOUT/FCAP/FINT RESET
                  89
                      CLKOUT       RFXTL/EXTREF

                                                                                                                                                 C7

                                               X1
                                          10 MHz

                                                                                                                     Freq.      C1      L1      L2      L3     C5     C6       C7
                                                                                                                    433 MHz  220 pF  390 nH  33 nH   47 nH  2.7 pF  68 pF   5.1 pF
                                                                                                                    868 MHz  47 pF   100 nH  8.2 nH  22 nH  1.2 pF  27 pF   2.7 pF
                                                                                                                    915 MHz  33 pF   100 nH  8.2 nH  22 nH  1.2 pF  27 pF   2.7 pF

DS70590C-page 76                                             Preliminary                                                                  2009-2011 Microchip Technology Inc.
                                                                  MRF49XA

4.5.2 BILL OF MATERIALS

TABLE 4-2: MRF49XA: 433 MHz BILL OF MATERIALS

Designator Value                       Description  Manufacturer  Manufacturer PN

C1  200 pF Capacitor, Ceramic, 50V, C0G,            Murata        GRM1885C1H201JA01D

                  SMT 0603

C5  2.7 pF Capacitor, Ceramic, 50V, C0G,            Murata        GRM1885C1H2R7CZ01D

                  SMT 0603

C6  68 pF Capacitor, Ceramic, 50V, C0G,             Murata        GRM1885C1H680JA01D

                  SMT 0603

C7  5.1 pF Capacitor, Ceramic, 50V, C0G,            Murata        GRM1885C1H5R1DZ01D

                  SMT 0603

L1  390 nH Inductor, Ceramic, 5%, SMT 0603          Murata        LQW18ANR39J00D

L2  33 nH Inductor, Multilayer, 5%, SMT 0603        TDK Corporation MLG1608B33NJ

L3  47 nH Inductor, Multilayer, 5%, SMT 0603        TDK Corporation MLG1608B47NJ

C4  1000 pF Capacitor, Ceramic, 50V, 10%,           Murata        GRM188R71H102KA01D

                  SMT 0603, X7R

C2  10000 pF Capacitor, Ceramic, 50V, 10%,          Murata        GRM188R71H103KA01D

                  SMT 0603, X7R

C3  2.2 F, 10V Capacitor, Tantalum, 10%,            Kemet         T491A225K010AT

                  SMT 3216-18 (A)

U1  --            MRF49XA Transceiver               Microchip MRF49XA-I/ST

X1  10 MHz Crystal, 10 ppm, 10 pF,                 Abracon       ABM3B-10.000MHZ-12-R8
                                                                  0-B-1-U-T
                  SMT 5 x 3.2 mm

2009-2011 Microchip Technology Inc.  Preliminary                DS70590C-page 77
MRF49XA

TABLE 4-3: MRF49XA: 868/915 MHz BILL OF MATERIALS

Designator Value                Description                  Manufacturer  Manufacturer PN

C1                33 pF Capacitor, Ceramic, 50V, C0G,        Murata        GRM1885C1H330JA01D

                      SMT 0603

C5                1.2 pF Capacitor, Ceramic, 50V, C0G,       Murata        GRM1885C1H1R2CZ01D

                      SMT 0603

C6                27 pF Capacitor, Ceramic, 50V, C0G,        Murata        GRM1885C1H270JA01D

                      SMT 0603

C7                2.7 pF Capacitor, Ceramic, 50V, C0G,       Murata        GRM1885C1H2R7CZ01D

                      SMT 0603

L1                100 nH Inductor, Multilayer, 5%, SMT 0603  TDK Corporation MLG1608BR10J

L2                8.2 nH Inductor, Multilayer, 5%, SMT 0603  TDK Corporation MLG1608B8N2D

L3                22 nH Inductor, Multilayer, 5%, SMT 0603   TDK Corporation MLG1608B22NJ

C4                1000 pF Capacitor, Ceramic, 50V, 10%,      Murata        GRM188R71H102KA01D

                      SMT 0603, X7R

C2                10000 pF Capacitor, Ceramic, 50V, 10%,     Murata        GRM188R71H103KA01D

                      SMT 0603, X7R

C3                2.2 F, 10V Capacitor, Tantalum, 10%,       Kemet         T491A225K010AT

                      SMT 3216-18 (A)

U1                --  MRF49XA Transceiver                    Microchip MRF49XA-I/ST

X1                10 MHz Crystal, 10 ppm, 10 pF,            Abracon       ABM3B-10.000MHZ-12-R80-
                                                                           B-1-U-T
                      SMT 5 x 3.2 mm

DS70590C-page 78                       Preliminary            2009-2011 Microchip Technology Inc.
                                                  MRF49XA

5.0 ELECTRICAL CHARACTERISTICS

Absolute Maximum Ratings()

Temperature under bias ........................................................................................................................... -40C to +85C
Storage temperature .............................................................................................................................. -55C to +125C
Lead temperature (soldering, max 10s) ............................................................................................................... +260C
Voltage on VDD with respect to VSS ............................................................................................................... -0.3V to 6V
Voltage on any combined digital and analog pin with respect to VSS
(except RFP, RFN and VDD) ........................................................................................................... -0.3V to (VDD + 0.3V)
Voltage on open-collector outputs (RFP, RFN)(1)........................................................................... -0.5V to (VDD + 1.5V)
Input current into pin (except VDD and VSS).......................................................................................... -25 mA to 25 mA
Electrostatic discharge with human body model .................................................................................................... 1000V

  Note: At maximum, voltage on RFP and RFN cannot be higher than 7V.

  NOTICE: Stresses above those listed under "Absolute Maximum Ratings" may cause permanent damage to the
device. This is a stress rating only and functional operation of the device at those or any other conditions above those
indicated in the operation listings of this specification is not implied. Exposure to maximum rating conditions for
extended periods may affect device reliability.

2009-2011 Microchip Technology Inc.  Preliminary  DS70590C-page 79
MRF49XA

TABLE 5-1: RECOMMENDED OPERATING CONDITIONS

             Parameters                          Min               Typ                Max             Unit
                                                                                       +85             C
Operating Temperature                            -40               --                  3.8             V

Supply Voltage for RF, Analog and Digital        2.2               --                  3.8             V
                                                                                    VDD+1.5            V
Circuits
                                                                                    VDD+1.5            V
Supply Voltage for Digital I/O                   2.2               3.3

DC Voltage on Open-Collector Outputs             VDD1.5           --

(RFP, RFN)(1,2)

AC Peak Voltage on Open-Collector                VDD1.5           --

Outputs (RFP, RFN)(1)

Note 1: At minimum, VDD 1.5V cannot be lower than 1.2V.

      2: At maximum, VDD + 1.5V cannot be higher than 5.5V.

TABLE 5-2: CURRENT CONSUMPTION(1)

          Chip mode                              Condition                     Min  Typ      Max      Unit

Sleep                           Sleep clock disabled, all blocks disabled       --  0.3      1              A

Idle                            Oscillator and baseband enabled, clock          --  0.6      1.2            mA

                                output disabled

TX                              Power output 0 dBm, 50 load, 433 MHz --           15       --             mA

                                868 MHz                                         --  16       --             mA

                                915 MHz                                         --  17       --             mA

TX                              At maximum output power, 433 MHz                --  22       26             mA

                                868 MHz                                         --  23       27             mA

                                915 MHz                                         --  24       28             mA

RX                              433 MHz                                         --  11       13             mA

                                868 MHz                                         --  12       14             mA

                                915 MHz                                         --  13       15             mA

Low Battery Voltage Detector                     --                             --  0.5      1.7            A

Current Consumption

Wake-up Timer Current                            --                             --  1.5      3.5            A
Consumption

Note 1: Typical Values: TA = 25C, VDD = 3.3V.

TABLE 5-3: I/O PIN INPUT SPECIFICATIONS(1)

     Symbol            Characteristic                   Condition          Min      Typ      Max      Unit

VIL              Input Low Voltage                          --             --       --       0.3xVDD        V

VIH              Input High Voltage                         --             0.7xVDD  --       --             V

IIL              Input Low Leakage Current(2) VIL = 0V                     -1       --       1              A

IIH              Input High Leakage Current VIH = VDD, VDD = 3.8V          -1       --       1              A

VOL              Digital Low Output Voltage lOL = 2 mA                     --       --       0.4            V

VOH              Digital Low Output              IOH = -2 mA               VDD0.4  --       --             V

VLBTD            Low Battery Threshold Detect Programmable in 0.1V 2.25             --       3.75           V

                                                 steps

Note 1: Typical Values: TA = 25C, VDD = 3.3V.

      2: Negative current is defined as the current sourced by the pin.

DS70590C-page 80                                 Preliminary                     2009-2011 Microchip Technology Inc.
                                                                                MRF49XA

TABLE 5-4: RECEIVER AC CHARACTERISTICS(1)

      Parameters                       Condition               Min  Typ         Max                         Unit

Receiver Sensitivity 433 MHz band(2)                           --   -112        --                          dBm
                                                                                                            dBm
                      868 MHz band(2)                          --   -110        --                          dBm
                                                                                                            dBm
                      915 MHz band(2)                          --   -109        --
                                                                                                             pF
Maximum RF Input LNA: High Gain                                0    --          --                          dBm

Power                                                                                                        kHz
                                                                                                             kHz
RF Input Capacitance                   --                      --   1           --                           kHz
                                                                                                             kHz
Receiver Spurious                      --                      --   --          -60                          kHz
                                                                                                             kHz
Emission                                                                                                     dB
                                                                                                             dB
Receiver BW           mode 0                                   --   67          --                          mV/V

                      Mode 1                                   --   134         --                           nF

                      Mode 2                                   --   200         --                           dB

                      Mode 3                                   --   270         --                            s

                      Mode 4                                   --   340         --                          dBm

                      Mode 5                                   --   400         --                          dBm

RSSI Range                             --                      --   46          --                          dBm

RSSI Error                             --                      --   6          --                          kbps

RSSI Power Supply When input signal level is lower than        --   +35         --                          kbps

Dependency            -54 dBm and greater than -100 dBm                                                       --

Filter Capacitor for                   --                      1    --          --

Analog RSSI

RSSI Programmable                      --                      --   6           --

Level Steps

Digital RSSI          Until the RSSI signal goes high after    --   500         --

Response Time         the input signal exceeds the

                      preprogrammed limit, CARRSI = 4.7

                      nF

Input IP3             In band interferers in high bands (868   --       -21       --
                                                                        -15       --
                      MHz, 915 MHz)                                     -12       --
                                                                         --     115.2
IIP3                  In band interferers in low band (433     --        --      256
                                                                    0.8 ffsk    --
(LNA 6 dB gain) MHz)

IIP3                  Out of band interferers,                 --

(LNA 6 dB gain) l f-fO l > 4 MHz

FSK Bit Rate          With internal digital filters supported  0.6

                      by design

FSK Bit Rate          With internal analog filters supported   --

                      by design

AFC Locking Range ffsk: FSK deviation in the received          --

                      signal

Note 1: Typical Values: TA = 25C, VDD = 3.3V.
        2: BER = 10E 3, BW = 67 kHz, f = 30 kHz, Baud Rate = 1.2 kbps, digital filter with AFC disabled.

2009-2011 Microchip Technology Inc.             Preliminary                          DS70590C-page 81
MRF49XA

TABLE 5-5: TRANSMITTER AC CHARACTERISTICS(1)

Parameters                                 Condition                  Min       Typ      Max    Unit

RF Carrier Frequency            433 MHz band, 2.5 kHz resolution 430.24         --      439.75  MHz
                                                                                        879.51  MHz
                                868 MHz band, 5.0 kHz resolution 860.48         --      929.27  MHz
                                                                                                dBm
                                915 MHz band, 7.5 kHz resolution 900.72         --         --   dBm
                                                                                           --   dBm
Maximum RF Output Power         433 MHz @ 50 load                      --           7      --   dBm
                                                                                         Pmax    dB
                                868 MHz @ 50 load                      --           5      --   dBc
                                                                                          -35
                                915 MHz @ 50 load                      --           5

RF Output Power Control Range In steps of 8                        Pmax 17.5  --

TX Gain Control Resolution      Programmed in 8 steps                  --       2.5

Harmonic Suppression            At maximum power, 50 load              --       --

Open-Collector Output DC        Programmable                           0.5      --      6       mA
Current
                                At maximum power, 50 load              --       --      -55     dBc
Spurious Emission
| f-fsp | > 1 MHz               433 MHz band                            2       2.6     3.2     pF
                                868 MHz band
Output Capacitance (Set by the  915 MHz band                           2.1      2.7     3.3     pF
Automatic Antenna Tuning
Circuit)                                                               2.1      2.7     3.3     pF

Quality Factor of the Output    433 MHz band                           13       15      17      --
Capacitance                     868 MHz band
                                                                        8       10      12      --

                                915 MHz band                            8       10      12      --

Output Phase Noise              100 kHz from carrier                   --       -80     --      dBc/Hz

                                1 MHz from carrier                     --       -103    --      dBc/Hz

FSK Bit Rate                    Internal TX Data register              --           --  172     kbps

FSK Bit Rate                    TX data connected to the FSK           --       --      256     kbps

                                input

FSK Frequency Deviation         Programmable in 15 kHz steps           15       --      240     kHz

Note 1: Typical Values: TA = 25C, VDD = 3.3V.

TABLE 5-6: PLL PARAMETERS AC CHARACTERISTICS(1)

Parameters                             Condition/Note              Min          Typ     Max     Unit

PLL Reference Frequency         Crystal related timing and fre-    9            10      11      MHz

                                quency parameters change

                                according to the PLL reference

                                frequency

PLL Lock Time                   Frequency error <1 kHz after       --           30      --      s

                                10 MHz step

PLL Start-up Time               With a running crystal oscillator  --           200     300     s

                                and based on the design

Note 1: Typical Values: TA = 25C, VDD = 3.3V.

DS70590C-page 82                                Preliminary                  2009-2011 Microchip Technology Inc.
                                                                              MRF49XA

TABLE 5-7: OTHER TIMING PARAMETERS AC CHARACTERISTICS(1)

      Parameters                         Condition                  Min  Typ  Max  Unit

Transmitter Switch On Time     Synthesizer off, crystal oscillator  --   250  --   s

                               on with 10 MHz step

Receiver Switch On Time        Synthesizer off, crystal oscillator  --   250  --   s

                               on with 10 MHz step

Transmitter to Receiver Switch Synthesizer and crystal oscillator   --   150  --   s

Time                           on during TX/RX change with 10

                               MHz step

Receiver to Transmitter Switch Synthesizer and crystal oscillator   --   150  --   s

Time                           on during RX/TX change with 10

                               MHz step

Crystal Load Capacitance (See Programmable in 0.5 pF steps,         8.5  --   16   pF

Crystal Selection Guide)       tolerance 10%

Crystal Oscillator Start-up Time Default capacitance bank setting,  --   2    7    ms

                               crystal ESR <50. Crystal load
                               capacitance = 16 pF.(2)

Internal POR Time-out          After VDD has reached 90% of the     --   --   100  ms

                               final value(3)

Wake-up Timer Clock Accuracy Crystal oscillator must be enabled     --   10  --   %

                               to ensure proper calibration at the
                               start-up(2)

Digital Input Capacitance                       --                  --   --   2    pF

Digital Output Rise/Fall Time  15 pF pure capacitive load           --   --   10   ns

Note 1: Typical Values: TA = 25C, VDD = 3.3V.

      2: The crystal oscillator start-up time depends on the capacitance seen by the oscillator. Low capacitance and
            low-ESR crystal are recommended with low parasitic PCB layout design.

      3: During the Power-on Reset period, commands are not accepted by the chip. In case of Software Reset (see
            WTSREG (Register 2-14)), the Reset time-out is typically 0.25 ms.

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5.1 Timing Specification and Diagram

TABLE 5-8: SPI TIMING SPECIFICATION

     Symbol                                   Parameter                                       Minimum Value (ns)

     tCH                    Clock High Time                                                               25
                                                                                                          25
     tCL                    Clock Low Time                                                                10
                                                                                                          10
     tSS                    Select Setup Time (CS falling edge to SCK rising edge)                        25
                                                                                                           5
     tSH                    Select Hold Time (SCK falling edge to CS rising edge)                          5
                                                                                                          10
     tSHI                   Select High Time

     tDS                    Data Setup Time (SDI transition to SCK rising edge)

     tDH                    Data Hold Time (SCK rising edge to SDI transition)

     tOD                    Data Delay Time

FIGURE 5-1:            SPI TIMING DIAGRAM

     tSS                                                                                                    tSHI
                                                                                                     tSH
CS                                                     tCD
SCK
SDI          tCH       tCL

     tDS          tDH

             BIT 15         BIT 14  BIT 13    BIT 8          BIT 7                  BIT 1     BIT 0

SDO  TXRXFIFO               POR               TXOWRXOF       DQDO                   OFFSB(0)  FIFO OUT

                                              ATRSSI

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                                                                 MRF49XA

5.2 Typical Performance
         Characteristics

FIGURE 5-2:               CHANNEL SELECTIVITY AND BLOCKING(1,2)

Suppression (dB)  80
                  70
                  60                                                                434 MHz
                  50                                                                868 MHz
                  40                                                                ETSI
                  30
                  20      1 2 3 4 5 6 7 8 9 10 11 12
                  10            CW Interferer Offset with respect to Carrier (MHz)

                   0
                       0

Note 1:           LNA gain maximum, filter bandwidth 67 kHz, data rate 9.6 kbps, AFC switched off, FSK
        2:        deviation 45 kHz, VDD = 2.7V.

                  The ETSI limit given in the figure is drawn by taking -106 dBm at 9.6 kbps typical sensitivity
                  into account and corresponds to receiver class 2 requirements.

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MRF49XA

FIGURE 5-3:       BER CURVES IN 433 MHz BAND
                                             BER Curves in 433 MHz Band

BER                                                                           1.0E+00  1.2k
                                                                              1.0E-01  9.6k
                                                                              1.0E-02  19.2k
                                                                              1.0E-03  115.2k
                                                                              1.0E-04
     -120         -115  -110  -105  -100   -95                                1.0E-05
                                                                              1.0E-06
                                                                         -90

                        Input Power (dBm)

FIGURE 5-4:       BER CURVES IN 868 MHz BAND
                                             BER Curves in 868 MHz Band

BER                                                                          1.0E+00   1.2k
                                                                             1.0E-01   9.6k
                                                                             1.0E-02   19.2k
                                                                             1.0E-03   115.2k
                                                                             1.0E-04
     -115         -110  -105  -100  -95    -90                               1.0E-05
                                                                             1.0E-06
                                                                         -85

                        Input Power (dBm)

DS70590C-page 86              Preliminary                                 2009-2011 Microchip Technology Inc.
                                                                                   MRF49XA

Table 5-9 shows the optimal receiver BBBW and
transmitter deviation frequency (fFSK) settings for
different data rates, considering no TX/RX offset
frequency. If the TX/RX offset (for example, due to
crystal tolerances) has to be taken into account,
increase the BW accordingly.

TABLE 5-9: RX BW AND TX DEVIATION FREQUENCY FOR DIFFERENT BAUD RATES

Baud    1.2 kbps   2.4 kbps            4.8 kbps   9.6 kbps 19.2 kbps 38.4 kbps 57.6 kbps 115.2 kbps
Rate

BW      BW 67    BW 67             BW 67    BW 67    BW 67   BW 134   BW 134 BW 200
in kHz  fFSK 45  fFSK 45           fFSK 45  fFSK 45  fFSK 45  fFSK 90  fFSK 90 fFSK 120

TX
in kHz

2009-2011 Microchip Technology Inc.             Preliminary                      DS70590C-page 87
MRF49XA

FIGURE 5-5:                   RECEIVER SENSITIVITY OVER AMBIENT TEMPERATURE
                              (433 MHz, 2.4 kbps, fFSK: 45 kHz, BW: 67 kHz)

                              Receiver Sensitivity over Ambient Temperature for 433 MHz

                   -100

                   -103

Power Level (dBm)  -106                                                                            2.2V
                                                                                                   2.7V
                   -109                                                                            3.3V
                                                                                                   3.8V

                   -112

                   -115

                         -50  -25  0  25                50  75                                100

                                      Temperature (C)

FIGURE 5-6:                   RECEIVER SENSITIVITY OVER AMBIENT TEMPERATURE
               -100           (868 MHz, 2.4 kbps, fFSK: 45 kHz, BW: 67 kHz)

                                   Receiver Sensitivity over Ambient Temperature for 868 MHz

                   -103

Power Level (dBm)  -106                                                                            2.2V
                                                                                                   2.7V
                   -109                                                                            3.3V
                                                                                                   3.8V

                   -112

                   -115

                         -50  -25  0  25                50  75                                100

                                      Temperature (C)

DS70590C-page 88                      Preliminary            2009-2011 Microchip Technology Inc.
6.0 PACKAGING INFORMATION                                  MRF49XA

6.1 Package Marking Information                     Example

                     16-Lead TSSOP                    49XA/ST e3
                                                             0910
                   XXXXXXXX                                    017
                         YYWW
                           NNN

Legend:  XX...X                        Product-specific information
         Y                             Year code (last digit of calendar year)
         YY                            Year code (last 2 digits of calendar year)
         WW                            Week code (week of January 1 is week `01')
         NNN                           Alphanumeric traceability code
         e3                            Pb-free JEDEC designator for Matte Tin (Sn)
                                       This package is Pb-free. The Pb-free JEDEC designator (e3 )
         *                             can be found on the outer packaging for this package.

Note: In the event, the full Microchip part number cannot be marked on one line, it
           will be carried over to the next line, thus limiting the number of available
           characters for customer-specific information.

2009-2011 Microchip Technology Inc.  Preliminary                                                  DS70590C-page 89
MRF49XA

6.2 Package Details

This section provides the technical details of the
packages.

16-Lead Plastic Thin Shrink Small Outline (ST) 4.4 mm Body [TSSOP]

    Note: For the most current package drawings, please see the Microchip Packaging Specification located at
                http://www.microchip.com/packaging

DS70590C-page 90  Preliminary   2009-2011 Microchip Technology Inc.
                                                  MRF49XA

16-Lead Plastic Thin Shrink Small Outline (ST) 4.4 mm Body [TSSOP]

   Note: For the most current package drawings, please see the Microchip Packaging Specification located at
               http://www.microchip.com/packaging

2009-2011 Microchip Technology Inc.  Preliminary  DS70590C-page 91
MRF49XA

16-Lead Plastic Thin Shrink Small Outline (ST) 4.4 mm Body [TSSOP]

   Note: For the most current package drawings, please see the Microchip Packaging Specification located at
               http://www.microchip.com/packaging

DS70590C-page 92  Preliminary   2009-2011 Microchip Technology Inc.
                                                                                                                           MRF49XA

APPENDIX A: READ SEQUENCE
                      AND PACKET
                      STRUCTURES

Figure 1 shows the STSREG read sequence with FIFO
read as an example.

FIGURE A-1:                 STSREG READ SEQUENCE

CS

     0             1        2        3      4     5                   6     7        8     9  10            11 12 13 14 15            16  17

SCK                Command
SDI
SDO                     Interrupt Bits Out                                                 Status Bits Out                                    FIFO Out
                                                                                                                                      FO FO+1 FO+2
        (1)(2)(3)           (1,2,3)                                         (1,2,3)
     TXRXFIFO
                   POR      TXOWR WUTI      LCE   LBTD                FIFO  ATRS     DQDO  CLKRL AFCCT OFFSV OFFSB OFFSB OFFSB OFFSB
                                            XINT                       EM      SI
                            XOF      NT                                                                     <3>  <2>  <1>  <0>

                   (Latched) (Latched) (Latched) (Latched) (Latched)                              (Sign)

     Note: 1. Applicable when the RXCEN bit is set using the PMCREG.
             2. Applicable when the RXCEN bit is cleared using the PMCREG.
             3. These bits are internally latched and the other bits are only multiplexed out.

TABLE A-1: RECOMMENDED FIFO PACKET STRUCTURES

     Length                                       Preamble                                 Synchronous Word/Network ID Payload                CRC

Minimum Length                       4-8 bits (0x0A or 0x05)                                  0xD4 (programmable)                     --      4-bit-1 byte

Recommended Length 8-12 bits (e.g., 0xAA or 0x55) 0x2DD4 (D4 is programmable)                                                         --      2 bytes

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NOTES:

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                                                        MRF49XA

APPENDIX B: REVISION HISTORY

Revision A (March 2009)

This is the initial released version of this document.

Revision B (June 2009)

Major updates are done throughout the document.

Revision C (November 2011)

Minor corrections such as figures, language and
formatting updates are incorporated throughout the
document.

2009-2011 Microchip Technology Inc.  Preliminary      DS70590C-page 95
MRF49XA

NOTES:

DS70590C-page 96  Preliminary   2009-2011 Microchip Technology Inc.
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INDEX                                                                                          F

A                                                                                              FIFO Interrupt ..................................................................... 11
                                                                                               Frequency Shift Keying
Absolute Maximum Ratings ................................................ 79
AC Characteristics                                                                                   Data ............................................................................ 11
                                                                                                     FIFO Select ................................................................ 11
      Other Timing Parameters............................................ 83                   Functional Description ........................................................ 43
      PLL Parameters .......................................................... 82
      Receiver...................................................................... 81        G
      Transmitter.................................................................. 82
Antenna Design Considerations ......................................... 74                     General PCB Layout Deign ................................................ 74
Antenna/Balun .................................................................... 73
Automatic Frequency Control (AFC) ............................. 14, 50                         H

B                                                                                              Hardware Description ........................................................... 9

Baseband Features............................................................... 3             I
Baseband/Data Filtering ..................................................... 56
Bill of Materials.................................................................... 77       I/O Pin Input Specifications................................................. 80
Block Diagrams                                                                                 Initialization ......................................................................... 52
                                                                                               Internet Address ................................................................. 99
      AFC Circuit for Frequency Offset Correction .............. 51                            Interrupt .............................................................................. 12
      Analog RSSI Voltage vs. RF Input Power................... 15                             Interrupt Request Output .................................................... 11
      Application Circuit ....................................................... 73           Interrupts ............................................................................ 52
      Balun Circuit................................................................ 73
      DIO Logic .................................................................... 58              Clearing ...................................................................... 53
      Four Basic Copper FR4 Layers .................................. 74                             LBTD .......................................................................... 53
      Functional Node............................................................ 8                  LCEXINT .................................................................... 53
      Logic Connection Between Power Control Bits .......... 63                                      POR............................................................................ 53
      MCU to MRF49XA Interface ......................................... 8                           Setting ........................................................................ 53
      MRF49XA Architectural .............................................. 10                        TXOWRXOF............................................................... 53
      MRF49XA Interrupt Generation Logic......................... 55                                 TXRXFIFO.................................................................. 53
      RESET Pin Internal Connection.................................. 45                             WUTINT...................................................................... 53
      Two Basic Copper FR4 Layers ................................... 74
      TX Register Before Transmit ...................................... 66                    L
      TX Register During Transmit ...................................... 67
                                                                                               Low Duty Cycle Mode................................................... 16, 64
C                                                                                              Low Noise Amplifier (LNA).................................................. 13
                                                                                               Low-Battery Voltage Detector............................................. 16
Clock Output ....................................................................... 11
Clock Recovery Circuit (CLKRC) ........................................ 14                     M
Crystal Oscillator ................................................................. 14
Crystal Oscillator and Clock Output .................................... 47                    Memory Organization ......................................................... 18
Crystal Selection Guidelines ............................................... 49                Microchip Internet Web Site................................................ 99
Current Consumption .......................................................... 80
Customer Change Notification Service ............................... 99                        O
Customer Notification Service............................................. 99
Customer Support ............................................................... 99            Output
                                                                                                     Filter Capacitor ........................................................... 11
D
                                                                                               P
Data
      Data In ........................................................................ 11      Packaging
      Data Out...................................................................... 11              Details......................................................................... 90
                                                                                                     Marking....................................................................... 89
Data Filtering and Clock Recovery ..................................... 14
      Analog Operation ........................................................ 57             Packaging Information ........................................................ 89
      Digital Operation ......................................................... 57           Performance Characteristics

Data Indicator Output (DIO) ................................................ 15                      BER Curves
Data Quality Indicator (DQI).......................................... 15, 58                               In 433 MHz Band................................................ 86
Data Validity Blocks                                                                                        In 868 MHz Band................................................ 86

      Data Indicator Output.................................................. 15                     Channel Selectivity and Blocking ............................... 85
      Data Quality Indicator ................................................. 15                    Receiver Sensitivity Over Ambient Temperature
      Receive Signal Strength Indicator............................... 15
                                                                                                            At 433 MHz......................................................... 88
E                                                                                                           At 868 MHz......................................................... 88
                                                                                               Phase Locked Loop (PLL) ............................................ 14, 48
Electrical Characteristics..................................................... 79             Pin Description.................................................................... 11
Errata .................................................................................... 5  Pin Diagram .......................................................................... 4
Examples                                                                                       Pins
                                                                                                     CLKOUT ..................................................................... 11
      Frequency Deviation and BBBW Calculation.............. 56                                      CS............................................................................... 11
External Reference Input .................................................... 12                     DATA .......................................................................... 11
                                                                                                     FSK/DATA/FSEL ........................................................ 11
                                                                                                     INT/DIO ...................................................................... 12
                                                                                                     IRO ............................................................................. 11
                                                                                                     RCLKOUT/FCAP/FINT............................................... 11

2009-2011 Microchip Technology Inc.  Preliminary                                             DS70590C-page 97
MRF49XA

      RESET ........................................................................ 12            Timing Specification.................................................... 84
      RFN............................................................................. 12    Synchronous Character Selection ...................................... 33
      RFP ............................................................................. 12
      RFXTL/EXTREF ......................................................... 12              T
      RSSIO......................................................................... 12
      SCK............................................................................. 11    Timing Diagrams
      SDI .............................................................................. 11        FIFO Read with FINT Polling...................................... 71
      SDO ............................................................................ 11          FSK Modulated Deviation (Max. TX to RX Offset)...... 57
      VDD.............................................................................. 12         Low-Power Duty Cycle Mode Sequence .................... 64
      VSS.............................................................................. 12         Multiple Byte Write with Transmit Register ................. 69
Power and Low Noise Amplifiers ........................................ 47                         Power-on Reset Example ........................................... 43
Power Management ............................................................ 61                   Receiver FIFO Read................................................... 70
Power-Saving Modes                                                                                 Sensitive Reset Disabled............................................ 45
      Low Battery Voltage Detector ..................................... 16                        Sensitive Reset Enabled............................................. 44
      Low Duty Cycle Mode ................................................. 16                     SPI .............................................................................. 84
      Wake-up Timer ........................................................... 16                 STSREG Read Sequence .......................................... 93
Programmable Synchronous Byte ...................................... 59                            TX Register Usage ..................................................... 69

R                                                                                            Transmit Register ............................................................... 16
                                                                                             TX Register Buffered Data Transmission ........................... 66
Reader Response ............................................................. 100            Typical Applications .............................................................. 3
Receive FIFO ...................................................................... 17
Receive Signal Strength Indicator (RSSI) ........................... 15                      V
Received Signal Strength Indicator (RSSI) ......................... 59
Recommended Operating Conditions ................................. 80                        VDD Line Filtering................................................................ 46
Recovery Clock Output ....................................................... 11
Register Map....................................................................... 42       W
Registers
                                                                                             Wake-up Timer ................................................................... 16
      AFCCREG (Automatic Frequency Control Configuration)                                    WWW Address ................................................................... 99
             22                                                                              WWW, On-Line Support ....................................................... 5

      BBFCREG (Baseband Filter Configuration)................ 29
      BCSREG (Battery Threshold Detect and Clock Output

             Value Set) ........................................................... 40
      CFSREG (Center Frequency Value Set) .................... 26
      DCSREG (Duty Cycle Value Set) ............................... 39
      DRSREG (Data Rate Value Set) ................................ 35
      FIFORSTREG (FIFO and Reset Mode Configuration) 32
      GENCREG (General Configuration) ........................... 21
      PLLCREG (PLL Configuration) ................................... 41
      PMCREG (Power Management Configuration) .......... 36
      RXCREG (Receive Control)........................................ 27
      RXFIFOREG (Receiver FIFO Read)........................... 31
      STSREG (STATUS Read) .......................................... 19
      SYNBREG (Synchronous Byte Configuration) ........... 34
      TXBREG (Transmit Byte)............................................ 25
      TXCREG (Transmit Configuration) ............................. 23
      WTSREG (Wake-up Timer Value Set)........................ 38
Reset
      Power Glitch Reset ..................................................... 44
      Power-on Reset .......................................................... 43
      RESET Pin.................................................................. 45
      Software Reset ........................................................... 45
Reset Mode Selection ......................................................... 33
RESET Pin .......................................................................... 13
Revision History .................................................................. 95
RF Crystal ........................................................................... 12
RF Transmitter Matching..................................................... 74
RF/Analog Features .............................................................. 3
RX FIFO Buffered Data Read ............................................. 70
RX-TX Frequency Alignment Method ................................. 72

S

Schematics
      MRF49XA ................................................................... 76

Serial Peripheral Interface (SPI) ......................................... 17
Sleep, Wake-up and Battery Operations............................. 65
SPI

DS70590C-page 98  Preliminary                                                                2009-2011 Microchip Technology Inc.
THE MICROCHIP WEB SITE                                                    MRF49XA

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browser, the web site contains the following                Distributor or Representative
information:                                                Local Sales Office
                                                            Field Application Engineer (FAE)
Product Support Data sheets and errata,                Technical Support
   application notes and sample programs, design            Development Systems Information Line
   resources, user's guides and hardware support           Customers should contact their distributor,
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                                                           customers. A listing of sales offices and locations is
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   Questions (FAQs), technical support requests,           Technical support is available through the web site at:
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Business of Microchip Product selector and
   ordering guides, latest Microchip press releases,
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2. How does this document meet your hardware and software development needs?

3. Do you find the organization of this document easy to follow? If not, why?

4. What additions to the document do you think would enhance the structure and subject?

5. What deletions from the document could be made without affecting the overall usefulness?

6. Is there any incorrect or misleading information (what and where)?

7. How would you improve this document?

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PRODUCT IDENTIFICATION SYSTEM

To order or obtain information, e.g., on pricing or delivery, refer to the factory or the listed sales office.

PART NO.        X                      /XX    XXX                    Example:
                                            Pattern
        Device  Temperature Package                                  a) MRF49XA-I/ST: Industrial temperature,
                   Range                                                    TSSOP package.

                                                                     b) MRF49XAT-I/ST: Industrial temperature,
                                                                            TSSOP package, tape and reel.

Device          MRF49XA: Sub-GHz RF Transceiver

Temperature Range I = -40 C to +85 C (Industrial)

Package         ST = TSSOP (Lead Plastic Thin Shrink Small Outline,
                No Lead)
                T = Tape and Reel

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