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MMC2114CFCPV33

器件型号:MMC2114CFCPV33
器件类别:集成电路(IC)嵌入式 - 微控制器   
文件大小:3187.38KB,共13页
厂商名称:NXP
厂商官网:https://www.nxp.com
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器件描述

IC MCU 32BIT 256KB FLASH 144LQFP

参数

产品属性属性值
核心处理器:M210
核心尺寸:32-位
速度:33MHz
连接性:EBI/EMI,SCI,SPI
外设:LVD,POR,PWM,WDT
I/O 数:104
程序存储容量:256KB(256K x 8)
程序存储器类型:闪存
EEPROM 容量:-
RAM 容量:32K x 8
电压 - 电源(Vcc/Vdd):2.7 V ~ 3.6 V
数据转换器:A/D 8x10b
振荡器类型:内部
工作温度:-40°C ~ 85°C(TA)
封装/外壳:144-LQFP
供应商器件封装:144-LQFP(20x20)

MMC2114CFCPV33器件文档内容

                                 Freescale Semiconductor, Inc.

                                                                        MMC2114

Freescale Semiconductor, Inc...                                         MMC2113

                                                                        MMC2112

                                                                        Advance Information

                                 M•CORE

                                 Microcontrollers

                                                                        MMC2114/D

                                                                        Rev. 1, 4/2002

                                 WWW.MOTOROLA.COM/SEMICONDUCTORS

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                                 Freescale Semiconductor, Inc.

Freescale Semiconductor, Inc...

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                                           MMC2114

Freescale Semiconductor, Inc...            MMC2113

                                           MMC2112

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                                 MMC2114 • MMC2113 • MMC2112 — Rev. 1.0                                        Advance Information

                                 MOTOROLA                                                                              3

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                                 Advance Information

                                                                           Revision History

                                    Date              Revision                    Description                              Page

                                                      Level                                                                Number(s)

                                    March, 2002       N/A       Original release                                           N/A

                                                                Figure 4-4. Chip Identification Register (CIR) —           131

                                                                Corrrected reset condition for bits 11 and 8

                                                                20.9.3 Show Strobe (SHS) — Corrected description in first  542

                                                                paragraph

                                                                23.5 Junction Temperature Determination — Changed

Freescale Semiconductor, Inc...                                 subsection title from Power Dissipation to Junction        614

                                                                Temperature Determination

                                    April, 2002       1.0

                                                                23.7 DC Electrical Specifications — Under operating

                                                                supply current, external oscillator clocking changed stop  616

                                                                mode maximum value from 10 µA to 200 µA

                                                                23.7 DC Electrical Specifications — Under operating

                                                                supply current, crystal/PLL clock changed maximum value    617

                                                                for OSC and PLL disabled from 150 µA to 200 µA

                                                                Appendix A. Security — Updated for clarity                 649

                                 Advance Information                                         MMC2114 • MMC2113 • MMC2112 — Rev. 1.0

                                 4                                                                                         MOTOROLA

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                                           Freescale Semiconductor, Inc.

                                 Advance Information — MMC2114, MMC2113, and MMC2112

                                                                                                  List of Sections

                                           Section  1. General Description . . . . . . . . . . . .                           .  .  .  .  .  .  . . 45

                                           Section  2. System Memory Map                   ...........                       .  .  .  .  .  .  . . 53

Freescale Semiconductor, Inc...            Section  3. Signal Description. . . . . . . . . . . . . .                         .  .  .  .  .  .  . . 95

                                           Section  4. Chip Configuration Module (CCM)                                       .  .  .  .  .  .  . 121

                                           Section  5. Reset Controller Module. . . . . . . . .                              .  .  .  .  .  .  . 139

                                           Section  6. Power Management                    ............                      .  .  .  .  .  .  . 155

                                           Section  7. M•CORE M210 Central Processor

                                                                         Unit (CPU) . . . . . . . . . . . . . . . . . . .    .  .  .  .  .  .  . 165

                                           Section  8. Interrupt Controller Module . . . . . .                               .  .  .  .  .  .  . 177

                                           Section  9. Static Random Access Memory

                                                                         (SRAM) . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  .  . 199

                                           Section  10. Second Generation FLASH

                                                                         for M•CORE (SGFM) . . . . . . . . . . .             .  .  .  .  .  .  . 203

                                           Section  11. Clock Module . . . . . . . . . . . . . . . . .                       .  .  .  .  .  .  . 243

                                           Section  12. Ports Module . . . . . . . . . . . . . . . . .                       .  .  .  .  .  .  . 271

                                           Section  13. Edge Port Module (EPORT) . . . . .                                   .  .  .  .  .  .  . 285

                                           Section  14. Watchdog Timer Module                     .......                    .  .  .  .  .  .  . 295

                                           Section  15. Programmable Interrupt Timer

                                                                         Modules (PIT1 and PIT2)  .......                    .  .  .  .  .  .  . 305

                                           Section  16. Timer Modules (TIM1 and TIM2). .                                     .  .  .  .  .  .  . 317

                                 MMC2114 • MMC2113 • MMC2112 — Rev. 1.0                                 Advance Information

                                 MOTOROLA                                List of Sections                                                      5

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                                 List of Sections

                                                      Section 17. Serial Communications Interface

                                                      Modules (SCI1 and SCI2) . . . . . . . . . .                         .  .  .  .  353

                                                      Section 18. Serial Peripheral Interface

                                                      Module (SPI) . . . . . . . . . . . . . . . . . . . .                .  .  .  .  397

                                                      Section 19. Queued Analog-to-Digital

                                                      Converter (QADC) . . . . . . . . . . . . . . . .                    .  .  .  .  425

                                                      Section 20. External Bus Interface Module (EBI) .                   .  .  .  .  527

Freescale Semiconductor, Inc...                       Section 21. Chip Select Module . . . . . . . . . . . . . . .        .  .  .  .  547

                                                      Section 22. JTAG Test Access Port and OnCE . .                      .  .  .  .  559

                                                      Section 23. Preliminary Electrical Specifications                   .  .  .  .  611

                                                      Section 24. Mechanical Specifications . . . . . . . . .             .  .  .  .  639

                                                      Section 25. Ordering Information . . . . . . . . . . . . .          .  .  .  .  647

                                                      Appendix A. Security . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  649

                                 Advance Information                    MMC2114 • MMC2113 • MMC2112 — Rev. 1.0

                                 6                    List of Sections                                                    MOTOROLA

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                                 Advance   Information — MMC2114, MMC2113, and MMC2112

                                                                                            Table of Contents

                                                                         Section 1. General Description

                                           1.1    Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  . .45

Freescale Semiconductor, Inc...            1.2    Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  . .45

                                           1.3    Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  . .46

                                           1.4    Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       .  .  .  .  .  . .51

                                                                         Section 2. System Memory Map

                                           2.1    Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  . .53

                                           2.2    Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  . .53

                                           2.3    Address Map. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .      .  .  .  .  .  . .54

                                           2.4    Register Map           ...............................                          .  .  .  .  .  . .57

                                                                         Section 3. Signal Description

                                           3.1    Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  . .95

                                           3.2    Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  . .97

                                           3.3    Package Pinout Summary . . . . . . . . . . . . . . . . . . . . .                .  .  .  .  .  . .98

                                           3.4    Chip Specific Implementation Signal Issues. . . . . . . .                       .  .  .  .  .  . 109

                                           3.4.1  RSTOUT Signal Functions . . . . . . . . . . . . . . . . . . .                   .  .  .  .  .  . 109

                                           3.4.2  INT Signal Functions . . . . . . . . . . . . . . . . . . . . . . .              .  .  .  .  .  . 110

                                           3.4.3  Serial Peripheral Interface (SPI) Pin Functions . . .                           .  .  .  .  .  . 110

                                           3.4.4  Serial Communications Interface (SCI1 and SCI2)

                                                  Pin Functions. . . . . . . . . . . . . . . . . . . . . . . . . . .              .  .  .  .  .  . 111

                                           3.4.5  Timer 1 and Timer 2 Pin Functions . . . . . . . . . . . .                       .  .  .  .  .  . 112

                                           3.4.6  Queued Analog-to-Digital Converter (QADC)

                                                  Pin Functions. . . . . . . . . . . . . . . . . . . . . . . . . . .              .  .  .  .  .  . 112

                                 MMC2114 • MMC2113 • MMC2112 — Rev. 1.0                                  Advance Information

                                 MOTOROLA                                Table of Contents                                                       7

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                                 Table of Contents

                                                      3.5      Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .113

                                                      3.5.1     Reset Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

                                                      3.5.1.1   Reset In (RESET) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

                                                      3.5.1.2   Reset Out (RSTOUT). . . . . . . . . . . . . . . . . . . . . . . . . . . 113

                                                      3.5.2     Phase-Lock Loop (PLL) and Clock Signals . . . . . . . . . . . . 113

                                                      3.5.2.1   External Clock In (EXTAL) . . . . . . . . . . . . . . . . . . . . . . .113

                                                      3.5.2.2   Crystal (XTAL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

                                                      3.5.2.3   Clock Out (CLKOUT) . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

                                                      3.5.2.4   PLL Enable (PLLEN) . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

Freescale Semiconductor, Inc...                       3.5.3     External Memory Interface Signals   . . . . . . . . . . . . . . . . . .114

                                                      3.5.3.1   Data Bus (D[31:0]) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

                                                      3.5.3.2   Show Cycle Strobe (SHS) . . . . . . . . . . . . . . . . . . . . . . .114

                                                      3.5.3.3   Transfer Acknowledge (TA) . . . . . . . . . . . . . . . . . . . . . . 115

                                                      3.5.3.4   Transfer Error Acknowledge (TEA) . . . . . . . . . . . . . . . . 115

                                                      3.5.3.5   Emulation Mode Chip Selects (CSE[1:0]) . . . . . . . . . . . 115

                                                      3.5.3.6   Transfer Code (TC[2:0]) . . . . . . . . . . . . . . . . . . . . . . . . . 115

                                                      3.5.3.7   Read/Write (R/W). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

                                                      3.5.3.8   Address Bus (A[22:0]) . . . . . . . . . . . . . . . . . . . . . . . . . . 115

                                                      3.5.3.9   Enable Byte (EB[3:0])  . . . . . . . . . . . . . . . . . . . . . . . . . .116

                                                      3.5.3.10  Chip Select (CS[3:0]) . . . . . . . . . . . . . . . . . . . . . . . . . . . 116

                                                      3.5.3.11  Output Enable (OE) . . . . . . . . . . . . . . . . . . . . . . . . . . . .116

                                                      3.5.4     Edge Port Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116

                                                      3.5.4.1   External Interrupts (INT[7:6]) . . . . . . . . . . . . . . . . . . . . . 116

                                                      3.5.4.2   External Interrupts (INT[5:2]) . . . . . . . . . . . . . . . . . . . . . 116

                                                      3.5.4.3   External Interrupts (INT[1:0]) . . . . . . . . . . . . . . . . . . . . . 116

                                                      3.5.5     Serial Peripheral Interface Module Signals . . . . . . . . . . . . 117

                                                      3.5.5.1   Master Out/Slave In (MOSI). . . . . . . . . . . . . . . . . . . . . . 117

                                                      3.5.5.2   Master In/Slave Out (MISO). . . . . . . . . . . . . . . . . . . . . . 117

                                                      3.5.5.3   Serial Clock (SCK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

                                                      3.5.5.4   Slave Select (SS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

                                                      3.5.6     Serial Communications Interface Module Signals . . . . . . . 117

                                                      3.5.6.1   Receive Data (RXD1 and RXD2) . . . . . . . . . . . . . . . . . . 117

                                                      3.5.6.2   Transmit Data (TXD1 and TXD2). . . . . . . . . . . . . . . . . . 118

                                                      3.5.7     Timer Signals (ICOC1[3:0] and ICOC2[3:0]) . . . . . . . . . . . 118

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                                 8                              Table of Contents                   MOTOROLA

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                                                       3.5.8     Analog-to-Digital Converter Signals . . . . . .          ........   .  .  .  . 118

                                                       3.5.8.1   Analog Inputs (PQA[4:3], PQA[1:0], and                   PQB[3:0])  .  .  .  . 118

                                                       3.5.8.2   Analog Reference (VRH and VRL) . . . . .                 ........   .  .  .  . 118

                                                       3.5.8.3   Analog Supply (VDDA and VSSA) . . . . . .                ........   .  .  .  . 118

                                                       3.5.8.4   Positive Supply (VDDH)       .............               ........   .  .  .  . 118

                                                       3.5.9     Debug and Emulation Support Signals  ...                 ........   .  .  .  . 119

                                                       3.5.9.1   Test Reset (TRST) . . . . . . . . . . . . . . . . .      ........   .  .  .  . 119

                                                       3.5.9.2   Test Clock (TCLK) . . . . . . . . . . . . . . . . .      ........   .  .  .  . 119

                                                       3.5.9.3   Test Mode Select (TMS) . . . . . . . . . . . .           ........   .  .  .  . 119

Freescale Semiconductor, Inc...                        3.5.9.4   Test Data Input (TDI) . . . . . . . . . . . . . . .      ........   .  .  .  . 119

                                                       3.5.9.5   Test Data Output (TDO). . . . . . . . . . . . .          ........   .  .  .  . 119

                                                       3.5.9.6   Debug Event (DE) . . . . . . . . . . . . . . . . .       ........   .  .  .  . 119

                                                       3.5.10    Test Signal (TEST). . . . . . . . . . . . . . . . . . .  ........   .  .  .  . 120

                                                       3.5.11    Power and Ground Signals     ............                ........   .  .  .  . 120

                                                       3.5.11.1  Standby Power (VSTBY) . . . . . . . . . . . . .          ........   .  .  .  . 120

                                                       3.5.11.2  Positive Supply (VDD). . . . . . . . . . . . . . .       ........   .  .  .  . 120

                                                       3.5.11.3  Ground (VSS) . . . . . . . . . . . . . . . . . . . . .   ........   .  .  .  . 120

                                                                 Section 4. Chip Configuration Module (CCM)

                                                       4.1      Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

                                                       4.2      Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

                                                       4.3      Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

                                                       4.4      Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .122

                                                       4.4.1     Master Mode  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .123

                                                       4.4.2     Single-Chip Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

                                                       4.4.3     Emulation Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .123

                                                       4.4.4     Factory Access Slave Test (FAST) Mode . . . . . . . . . . . . . 123

                                                       4.5      Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

                                                       4.6      Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .124

                                                       4.7      Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 125

                                                       4.7.1     Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

                                                       4.7.2     Memory Map   . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .126

                                                       4.7.3     Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

                                                       4.7.3.1   Chip Configuration Register . . . . . . . . . . . . . . . . . . . . . . 126

                                                       4.7.3.2   Reset Configuration Register . . . . . . . . . . . . . . . . . . . . . 129

                                                       4.7.3.3   Chip Identification Register . . . . . . . . . . . . . . . . . . . . . . 131

                                                       4.7.3.4   Chip Test Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

                                 MMC2114 • MMC2113  •  MMC2112 — Rev. 1.0                                                 Advance Information

                                 MOTOROLA                                  Table of Contents                                                                    9

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                                 Table of Contents

                                                      4.8      Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

                                                      4.8.1    Reset Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

                                                      4.8.2    Chip Mode Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135

                                                      4.8.3    Boot Device Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135

                                                      4.8.4    Output Pad Strength Configuration . . . . . . . . . . . . . . . . . .137

                                                      4.8.5    Clock Mode Selection. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

                                                      4.8.6    Internal FLASH Configuration . . . . . . . . . . . . . . . . . . . . . . 138

                                                      4.9      Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

                                                      4.10     Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

Freescale Semiconductor, Inc...                                Section 5. Reset Controller Module

                                                      5.1      Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

                                                      5.2      Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140

                                                      5.3      Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140

                                                      5.4      Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

                                                      5.5      Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

                                                      5.5.1    RESET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142

                                                      5.5.2    RSTOUT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142

                                                      5.6      Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 142

                                                      5.6.1    Reset Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . .143

                                                      5.6.2    Reset Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145

                                                      5.7      Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

                                                      5.7.1    Reset Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

                                                      5.7.1.1  Power-On Reset  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .148

                                                      5.7.1.2  External Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148

                                                      5.7.1.3  Watchdog Timer Reset . . . . . . . . . . . . . . . . . . . . . . . . . 148

                                                      5.7.1.4  Loss of Clock Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . .148

                                                      5.7.1.5  Loss of Lock Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

                                                      5.7.1.6  Software Reset  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .149

                                                      5.7.1.7  LVD Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

                                                      5.7.2    Reset Control Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

                                                      5.7.2.1  Synchronous Reset Requests . . . . . . . . . . . . . . . . . . . . 151

                                                      5.7.2.2  Internal Reset Request . . . . . . . . . . . . . . . . . . . . . . . . . 151

                                                      5.7.2.3  Power-On Reset/Low-Voltage Detect Reset . . . . . . . . .151

                                 Advance Information                              MMC2114 • MMC2113 • MMC2112 — Rev. 1.0

                                 10                            Table of Contents                    MOTOROLA

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                                                       5.7.3    Concurrent Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

                                                       5.7.3.1  Reset Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

                                                       5.7.3.2  Reset Status Flags. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

                                                                           Section 6. Power Management

                                                       6.1      Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

                                                       6.2      Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156

                                                       6.3      Low-Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156

                                                       6.3.1    Run Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156

Freescale Semiconductor, Inc...                        6.3.2    Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .157

                                                       6.3.3    Doze Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .157

                                                       6.3.4    Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .157

                                                       6.3.5    Peripheral Shut Down . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157

                                                       6.4      Peripheral Behavior in Low-Power Modes . . . . . . . . . . . . . . . 158

                                                       6.4.1    Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158

                                                       6.4.2    Clocks. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158

                                                       6.4.3    OnCE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159

                                                       6.4.4    JTAG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160

                                                       6.4.5    Interrupt Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160

                                                       6.4.6    Edge Port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160

                                                       6.4.7    Random-Access Memory (RAM) . . . . . . . . . . . . . . . . . . . . 160

                                                       6.4.8    FLASH . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161

                                                       6.4.9    Queued Analog-to-Digital Converter (QADC) . . . . . . . . . . 161

                                                       6.4.10   Watchdog Timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .161

                                                       6.4.11   Programmable Interrupt Timers (PIT1 and PIT2). . . . . . . . 162

                                                       6.4.12   Serial Peripheral Interface (SPI). . . . . . . . . . . . . . . . . . . . . 162

                                                       6.4.13   Serial Communication Interfaces (SCI1 and SCI2) . . . . . . 162

                                                       6.4.14   Timers (TIM1 and TIM2). . . . . . . . . . . . . . . . . . . . . . . . . . . 163

                                                       6.5      Summary of Peripheral State During Low-Power Modes . . . . 163

                                                                Section 7. M•CORE M210 Central Processor

                                                                           Unit (CPU)

                                                       7.1      Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165

                                                       7.2      Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165

                                                       7.3      Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166

                                                       7.4      Microarchitecture Summary . . . . . . . . . . . . . . . . . . . . . . . . . . 167

                                 MMC2114 • MMC2113  •  MMC2112 — Rev. 1.0                               Advance Information

                                 MOTOROLA                                  Table of Contents                                                                    11

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                                 Table of Contents

                                                      7.5      Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

                                                      7.6      Data Format Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

                                                      7.7      Operand Addressing Capabilities . . . . . . . . . . . . . . . . . . . . . . 172

                                                      7.8      Instruction Set Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172

                                                               Section 8. Interrupt Controller Module

                                                      8.1      Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177

                                                      8.2      Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178

Freescale Semiconductor, Inc...                       8.3      Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178

                                                      8.4      Low-Power Mode Operation . . . . . . . . . . . . . . . . . . . . . . . . . . 178

                                                      8.5      Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179

                                                      8.6      External Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179

                                                      8.7      Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 179

                                                      8.7.1    Memory Map  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .180

                                                      8.7.2    Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181

                                                      8.7.2.1  Interrupt Control Register. . . . . . . . . . . . . . . . . . . . . . . . 181

                                                      8.7.2.2  Interrupt Status Register . . . . . . . . . . . . . . . . . . . . . . . . 183

                                                      8.7.2.3  Interrupt Force Registers . . . . . . . . . . . . . . . . . . . . . . . . 184

                                                      8.7.2.4  Interrupt Pending Register . . . . . . . . . . . . . . . . . . . . . . .186

                                                      8.7.2.5  Normal Interrupt Enable Register. . . . . . . . . . . . . . . . . . 187

                                                      8.7.2.6  Normal Interrupt Pending Register. . . . . . . . . . . . . . . . . 188

                                                      8.7.2.7  Fast Interrupt Enable Register . . . . . . . . . . . . . . . . . . . . 189

                                                      8.7.2.8  Fast Interrupt Pending Register . . . . . . . . . . . . . . . . . . .190

                                                      8.7.2.9  Priority Level Select Registers . . . . . . . . . . . . . . . . . . . . 191

                                                      8.8      Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191

                                                      8.8.1    Interrupt Sources and Prioritization . . . . . . . . . . . . . . . . . .192

                                                      8.8.2    Fast and Normal Interrupt Requests . . . . . . . . . . . . . . . . . 192

                                                      8.8.3    Autovectored and Vectored Interrupt Requests . . . . . . . . .193

                                                      8.8.4    Interrupt Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195

                                                      8.8.4.1  CPU Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195

                                                      8.8.4.2  Interrupt Controller Configuration. . . . . . . . . . . . . . . . . . 195

                                                      8.8.4.3  Interrupt Source Configuration . . . . . . . . . . . . . . . . . . . . 196

                                                      8.8.5    Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196

                                 Advance Information                              MMC2114 • MMC2113 • MMC2112 — Rev. 1.0

                                 12                            Table of Contents                       MOTOROLA

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                                                                                                                                               Table of Contents

                                                             Section 9. Static Random Access                              Memory                  (SRAM)

                                                       9.1     Contents . . . . . . . . . . . . . . . . . . . . . . . .   .........               ........             199

                                                       9.2     Introduction . . . . . . . . . . . . . . . . . . . . . .   .........               ........             199

                                                       9.3     Modes of Operation . . . . . . . . . . . . . . .           .........               ........             200

                                                       9.4     Low-Power Modes . . . . . . . . . . . . . . . .            .........               ........             200

                                                       9.5     Standby Power Supply Pin (VSTBY) . . .                     .........               ........             200

                                                       9.6     Standby Operation . . . . . . . . . . . . . . . .          .........               ........             200

                                                       9.7     Reset Operation . . . . . . . . . . . . . . . . . .        .........               ........             201

Freescale Semiconductor, Inc...                        9.8     Interrupts. . . . . . . . . . . . . . . . . . . . . . . .  .........               ........             201

                                                                 Section 10. Second Generation FLASH

                                                                           for M•CORE (SGFM)

                                                       10.1    Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .           .  .  .  .  .  . 203

                                                       10.2    Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .           .  .  .  .  .  . 204

                                                       10.3    Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .           .  .  .  .  .  . 205

                                                       10.4    Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .           .  .  .  .  .  . 206

                                                       10.5    Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . .                   .  .  .  .  .  . 206

                                                       10.6    Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                .  .  .  .  .  . 207

                                                       10.7    Module Memory Map . . . . . . . . . . . . . . .            .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 209

                                                       10.7.1    Unbanked Register Descriptions . . . .                   .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 213

                                                       10.7.1.1  SGFM Configuration Register . . . .                      .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 213

                                                       10.7.1.2  SGFM Clock Divider Register . . . .                      .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 215

                                                       10.7.1.3  SGFM Test Register . . . . . . . . . . .                 .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 216

                                                       10.7.1.4  SGFM Security Register . . . . . . . .                   .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 217

                                                       10.7.1.5  SGFM Monitor Data Register. . . . .                      .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 219

                                                       10.7.2    Banked Register Descriptions . . . . . .                 .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 220

                                                       10.7.2.1  SGFM Protection Register . . . . . . .                   .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 220

                                                       10.7.2.2  SGFM Supervisor Access Register                          .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 222

                                                       10.7.2.3  SGFM Data Access Register . . . . .                      .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 223

                                                       10.7.2.4  SGFM Test Status Register . . . . . .                    .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 224

                                                       10.7.2.5  SGFM User Status Register. . . . . .                     .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 224

                                                       10.7.2.6  SGFM Command Register. . . . . . .                       .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 226

                                                       10.7.2.7  SGFM Control Register . . . . . . . . .                  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 227

                                                       10.7.2.8  SGFM Address Register . . . . . . . .                    .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 228

                                                       10.7.2.9  SGFM Data Register . . . . . . . . . . .                 .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 229

                                 MMC2114 • MMC2113  •  MMC2112 — Rev. 1.0                                                                Advance Information

                                 MOTOROLA                                  Table of Contents                                                                           13

                                                             For More Information On This Product,

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                                 Table of Contents

                                                      10.8    SGFM User Mode. . . . . . . . . . . . . . . . . . . . . .            .  .  .  .  .  .  .  .  .  .  .  . 230

                                                      10.8.1    Read Operations . . . . . . . . . . . . . . . . . . . .            .  .  .  .  .  .  .  .  .  .  .  . 230

                                                      10.8.2    Write Operations . . . . . . . . . . . . . . . . . . . .           .  .  .  .  .  .  .  .  .  .  .  . 230

                                                      10.8.3    Program and Erase Operations . . . . . . . . .                     .  .  .  .  .  .  .  .  .  .  .  . 231

                                                      10.8.3.1  Setting the SGFMCLKD Register. . . . . .                           .  .  .  .  .  .  .  .  .  .  .  . 231

                                                      10.8.3.2  Program, Erase, and Verify Sequences.                              .  .  .  .  .  .  .  .  .  .  .  . 232

                                                      10.8.3.3  FLASH User Mode Valid Commands. . .                                .  .  .  .  .  .  .  .  .  .  .  . 234

                                                      10.8.3.4  FLASH User Mode Illegal Operations . .                             .  .  .  .  .  .  .  .  .  .  .  . 236

                                                      10.8.4    Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . .        .  .  .  .  .  .  .  .  .  .  .  . 237

Freescale Semiconductor, Inc...                       10.8.5    Master Mode  .......................                               .  .  .  .  .  .  .  .  .  .  .  . 238

                                                      10.8.6    Emulation Mode . . . . . . . . . . . . . . . . . . . . .           .  .  .  .  .  .  .  .  .  .  .  . 238

                                                      10.8.7    Debug Mode. . . . . . . . . . . . . . . . . . . . . . . .          .  .  .  .  .  .  .  .  .  .  .  . 238

                                                      10.9    FLASH Security Operation . . . . . . . . . . . . . . .               .  .  .  .  .  .  .  .  .  .  .  . 238

                                                      10.9.1    Back Door Access . . . . . . . . . . . . . . . . . . .             .  .  .  .  .  .  .  .  .  .  .  . 239

                                                      10.9.2    Erase Verify Check. . . . . . . . . . . . . . . . . . .            .  .  .  .  .  .  .  .  .  .  .  . 239

                                                      10.10   Resets. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  .  .  .  .  .  .  . 240

                                                      10.11 Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . .    .  .  .  .  .  .  .  .  .  .  .  . 240

                                                                      Section 11. Clock Module

                                                      11.1    Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   .  .  .  .  .  .  .  .  .  .  .  . 243

                                                      11.2    Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . .   .  .  .  .  .  .  .  .  .  .  .  . 244

                                                      11.3    Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   .  .  .  .  .  .  .  .  .  .  .  . 244

                                                      11.4    Modes of Operation . . . . . . . . . . . . . . . . . . . .           .  .  .  .  .  .  .  .  .  .  .  . 245

                                                      11.4.1    Normal PLL Mode . . . . . . . . . . . . . . . . . . .              .  .  .  .  .  .  .  .  .  .  .  . 245

                                                      11.4.2    1:1 PLL Mode . . . . . . . . . . . . . . . . . . . . . . .         .  .  .  .  .  .  .  .  .  .  .  . 245

                                                      11.4.3    External Clock Mode . . . . . . . . . . . . . . . . .              .  .  .  .  .  .  .  .  .  .  .  . 245

                                                      11.4.4    Low-Power Options . . . . . . . . . . . . . . . . . .              .  .  .  .  .  .  .  .  .  .  .  . 245

                                                      11.4.4.1  Wait and Doze Modes . . . . . . . . . . . . . .                    .  .  .  .  .  .  .  .  .  .  .  . 245

                                                      11.4.4.2  Stop Mode . . . . . . . . . . . . . . . . . . . . . . .            .  .  .  .  .  .  .  .  .  .  .  . 246

                                                      11.5    Block Diagram . . . . . . . . . . . . . . . . . . . . . . . .        .  .  .  .  .  .  .  .  .  .  .  . 247

                                                      11.6    Signal Descriptions . . . . . . . . . . . . . . . . . . . . .        .  .  .  .  .  .  .  .  .  .  .  . 248

                                                      11.6.1    EXTAL . . . . . . . . . . . . . . . . . . . . . . . . . . . .      .  .  .  .  .  .  .  .  .  .  .  . 248

                                                      11.6.2    XTAL  .............................                                .  .  .  .  .  .  .  .  .  .  .  . 248

                                                      11.6.3    CLKOUT. . . . . . . . . . . . . . . . . . . . . . . . . . .        .  .  .  .  .  .  .  .  .  .  .  . 248

                                                      11.6.4    PLLEN . . . . . . . . . . . . . . . . . . . . . . . . . . . .      .  .  .  .  .  .  .  .  .  .  .  . 248

                                                      11.6.5    RSTOUT. . . . . . . . . . . . . . . . . . . . . . . . . . .        .  .  .  .  .  .  .  .  .  .  .  . 249

                                 Advance Information                                     MMC2114 • MMC2113 • MMC2112 — Rev. 1.0

                                 14                                   Table of Contents                                                              MOTOROLA

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                                                       11.7    Memory Map and Registers . . . . . . . . . . . . .                 .  .  .  .  ....        . . . . .249

                                                       11.7.1    Module Memory Map . . . . . . . . . . . . . . . .                .  .  .  .  ....        . . . . .249

                                                       11.7.2    Register Descriptions . . . . . . . . . . . . . . . .            .  .  .  .  ....        . . . . .250

                                                       11.7.2.1  Synthesizer Control Register . . . . . . . .                     .  .  .  .  ....        . . . . .250

                                                       11.7.2.2  Synthesizer Status Register. . . . . . . . .                     .  .  .  .  ....        . . . . .253

                                                       11.7.2.3  Synthesizer Test Register . . . . . . . . . .                    .  .  .  .  ....        . . . . .256

                                                       11.7.2.4  Synthesizer Test Register 2 . . . . . . . . .                    .  .  .  .  ....        . . . . .257

                                                       11.8    Functional Description . . . . . . . . . . . . . . . . .           .  .  .  .  ....        . . . . .258

                                                       11.8.1    System Clock Modes . . . . . . . . . . . . . . . .               .  .  .  .  ....        . . . . .258

Freescale Semiconductor, Inc...                        11.8.2    System Clocks Generation. . . . . . . . . . . .                  .  .  .  .  ....        . . . . .259

                                                       11.8.3    PLL Lock Detection . . . . . . . . . . . . . . . . .             .  .  .  .  ....        . . . . .259

                                                       11.8.3.1  PLL Loss of Lock Conditions . . . . . . . .                      .  .  .  .  ....        . . . . .261

                                                       11.8.3.2  PLL Loss of Lock Reset . . . . . . . . . . . .                   .  .  .  .  ....        . . . . .261

                                                       11.8.4    Loss of Clock Detection . . . . . . . . . . . . . .              .  .  .  .  ....        . . . . . 261

                                                       11.8.4.1  Alternate Clock Selection . . . . . . . . . . .                  .  .  .  .  ....        . . . . .262

                                                       11.8.4.2  Loss-of-Clock Reset. . . . . . . . . . . . . . .                 .  .  .  .  ....        . . . . .265

                                                       11.8.5    Clock Operation During Reset . . . . . . . . .                   .  .  .  .  ....        . . . . .266

                                                       11.8.6    PLL Operation . . . . . . . . . . . . . . . . . . . . .          .  .  .  .  ....        . . . . .266

                                                       11.8.6.1  Phase and Frequency Detector (PFD).                              .  .  .  .  ....        . . . . .268

                                                       11.8.6.2  Charge Pump/Loop Filter . . . . . . . . . . .                    .  .  .  .  ....        . . . . .268

                                                       11.8.6.3  Voltage Control Output (VCO) . . . . . . .                       .  .  .  .  ....        . . . . .269

                                                       11.8.6.4  Multiplication Factor Divider (MFD) . . .                        .  .  .  .  ....        . . . . . 269

                                                       11.9    Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  ....        . . . . . 269

                                                       11.10 Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . .    .  .  .  .  ....        . . . . .269

                                                                           Section 12. Ports Module

                                                       12.1    Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . .   .  .  .  .  .  .  .  .  .  .  .  .  . 271

                                                       12.2    Introduction . . . . . . . . . . . . . . . . . . . . . . . . . .   .  .  .  .  .  .  .  .  .  .  .  .  . 272

                                                       12.3    Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  .  .  .  .  .  .  .  . 273

                                                       12.4    Memory Map and Registers . . . . . . . . . . . . .                 .  .  .  .  .  .  .  .  .  .  .  .  . 273

                                                       12.4.1    Memory Map  ......................                               .  .  .  .  .  .  .  .  .  .  .  .  . 274

                                                       12.4.2    Register Descriptions . . . . . . . . . . . . . . . .            .  .  .  .  .  .  .  .  .  .  .  .  . 275

                                                       12.4.2.1  Port Output Data Registers . . . . . . . . .                     .  .  .  .  .  .  .  .  .  .  .  .  . 275

                                                       12.4.2.2  Port Data Direction Registers. . . . . . . .                     .  .  .  .  .  .  .  .  .  .  .  .  . 276

                                                       12.4.2.3  Port Pin Data/Set Data Registers   ....                          .  .  .  .  .  .  .  .  .  .  .  .  . 277

                                                       12.4.2.4  Port Clear Output Data Registers . . . .                         .  .  .  .  .  .  .  .  .  .  .  .  . 278

                                 MMC2114 • MMC2113  •  MMC2112 — Rev. 1.0                                                               Advance           Information

                                 MOTOROLA                                  Table of Contents                                                                          15

                                                             For More Information On This Product,

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                                 Table of Contents

                                                      12.4.2.5  Port C/D Pin Assignment Register . . . . . . . . . . . . . . . . . 279

                                                      12.4.2.6  Port E Pin Assignment Register. . . . . . . . . . . . . . . . . . .280

                                                      12.5    Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281

                                                      12.5.1    Pin Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282

                                                      12.5.2    Port Digital I/O Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283

                                                      12.6    Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283

                                                                Section 13. Edge Port Module (EPORT)

                                                      13.1    Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285

Freescale Semiconductor, Inc...                       13.2    Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285

                                                      13.3    Low-Power Mode Operation . . . . . . . . . . . . . . . . . . . . . . . . . . 286

                                                      13.3.1    Wait and Doze Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286

                                                      13.3.2    Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .287

                                                      13.4    Interrupt/General-Purpose I/O Pin Descriptions . . . . . . . . . . . 287

                                                      13.5    Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 287

                                                      13.5.1    Memory Map  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .287

                                                      13.5.2    Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288

                                                      13.5.2.1  EPORT Pin Assignment Register . . . . . . . . . . . . . . . . . 288

                                                      13.5.2.2  EPORT Data Direction Register. . . . . . . . . . . . . . . . . . .290

                                                      13.5.2.3  Edge Port Interrupt Enable Register . . . . . . . . . . . . . . . 291

                                                      13.5.2.4  Edge Port Data Register . . . . . . . . . . . . . . . . . . . . . . . . 292

                                                      13.5.2.5  Edge Port Pin Data Register . . . . . . . . . . . . . . . . . . . . . 292

                                                      13.5.2.6  Edge Port Flag Register. . . . . . . . . . . . . . . . . . . . . . . . . 293

                                                                Section 14. Watchdog Timer Module

                                                      14.1    Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295

                                                      14.2    Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295

                                                      14.3    Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .296

                                                      14.3.1    Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .296

                                                      14.3.2    Doze Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .296

                                                      14.3.3    Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .296

                                                      14.3.4    Debug Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296

                                                      14.4    Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297

                                                      14.5    Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297

                                                      14.6    Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 298

                                 Advance Information                               MMC2114 • MMC2113 • MMC2112 — Rev. 1.0

                                 16                             Table of Contents                     MOTOROLA

                                                            For More Information On This Product,

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                                                                                                    Table of Contents

                                                       14.6.1    Memory Map  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .298

                                                       14.6.2    Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298

                                                       14.6.2.1  Watchdog Control Register . . . . . . . . . . . . . . . . . . . . . . 299

                                                       14.6.2.2  Watchdog Modulus Register . . . . . . . . . . . . . . . . . . . . . 301

                                                       14.6.2.3  Watchdog Count Register . . . . . . . . . . . . . . . . . . . . . . .302

                                                       14.6.2.4  Watchdog Service Register . . . . . . . . . . . . . . . . . . . . . . 303

                                                       Section 15. Programmable Interrupt Timer Modules

                                                                             (PIT1 and PIT2)

Freescale Semiconductor, Inc...                        15.1    Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305

                                                       15.2    Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

                                                       15.3    Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

                                                       15.4    Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .307

                                                       15.4.1    Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .307

                                                       15.4.2    Doze Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .307

                                                       15.4.3    Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .307

                                                       15.4.4    Debug Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307

                                                       15.5    Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307

                                                       15.6    Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 308

                                                       15.6.1    Memory Map  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .308

                                                       15.6.2    Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308

                                                       15.6.2.1  PIT Control and Status Register . . . . . . . . . . . . . . . . . .309

                                                       15.6.2.2  PIT Modulus Register         . . . . . . . . . . . . . . . . . . . . . . . . . .312

                                                       15.6.2.3  PIT Count Register           . . . . . . . . . . . . . . . . . . . . . . . . . . . .313

                                                       15.7    Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314

                                                       15.7.1    Set-and-Forget Timer Operation . . . . . . . . . . . . . . . . . . . . 314

                                                       15.7.2    Free-Running Timer Operation  . . . . . . . . . . . . . . . . . . . . .315

                                                       15.7.3    Timeout Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . .315

                                                       15.8    Interrupt Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 316

                                                                 Section 16. Timer Modules (TIM1 and TIM2)

                                                       16.1    Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317

                                                       16.2    Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319

                                                       16.3    Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319

                                                       16.4    Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320

                                 MMC2114 • MMC2113  •  MMC2112 — Rev. 1.0                           Advance Information

                                 MOTOROLA                                  Table of Contents                                                                    17

                                                             For More Information On This Product,

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                                 Table of Contents

                                                      16.5    Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .321

                                                      16.5.1    Supervisor and User Modes. . . . . . . . . . . . . . . . . . . . . . . . 321

                                                      16.5.2    Run Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .321

                                                      16.5.3    Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .321

                                                      16.5.4    Wait, Doze, and Debug Modes  . . . . . . . . . . . . . . . . . . . . .321

                                                      16.5.5    Test Mode  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .322

                                                      16.6    Signal Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 322

                                                      16.6.1    ICOC[2:0] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 322

                                                      16.6.2    ICOC3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 322

Freescale Semiconductor, Inc...                       16.7    Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 323

                                                      16.7.1    Timer Input Capture/Output Compare Select Register . . . 324

                                                      16.7.2    Timer Compare Force Register . . . . . . . . . . . . . . . . . . . . . 325

                                                      16.7.3    Timer Output Compare 3 Mask Register . . . . . . . . . . . . . . 326

                                                      16.7.4    Timer Output Compare 3 Data Register. . . . . . . . . . . . . . . 327

                                                      16.7.5    Timer Counter Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 328

                                                      16.7.6    Timer System Control Register 1 . . . . . . . . . . . . . . . . . . . . 329

                                                      16.7.7    Timer Toggle-On-Overflow Register   . . . . . . . . . . . . . . . . .330

                                                      16.7.8    Timer Control Register 1 . . . . . . . . . . . . . . . . . . . . . . . . . . 331

                                                      16.7.9    Timer Control Register 2 . . . . . . . . . . . . . . . . . . . . . . . . . . 332

                                                      16.7.10   Timer Interrupt Enable Register . . . . . . . . . . . . . . . . . . . . . 333

                                                      16.7.11   Timer System Control Register 2 . . . . . . . . . . . . . . . . . . . . 334

                                                      16.7.12   Timer Flag Register 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336

                                                      16.7.13   Timer Flag Register 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 337

                                                      16.7.14   Timer Channel Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 338

                                                      16.7.15   Pulse Accumulator Control Register  . . . . . . . . . . . . . . . . . 339

                                                      16.7.16   Pulse Accumulator Flag Register . . . . . . . . . . . . . . . . . . . . 341

                                                      16.7.17   Pulse Accumulator Counter Registers . . . . . . . . . . . . . . . . 342

                                                      16.7.18   Timer Port Data Register . . . . . . . . . . . . . . . . . . . . . . . . . . 343

                                                      16.7.19   Timer Port Data Direction Register  . . . . . . . . . . . . . . . . . .344

                                                      16.7.20   Timer Test Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345

                                                      16.8    Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345

                                                      16.8.1    Prescaler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345

                                                      16.8.2    Input Capture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345

                                                      16.8.3    Output Compare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .346

                                                      16.8.4    Pulse Accumulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347

                                                      16.8.4.1  Event Counter Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . 347

                                                      16.8.4.2  Gated Time Accumulation Mode . . . . . . . . . . . . . . . . . .348

                                 Advance Information                               MMC2114 • MMC2113 • MMC2112 — Rev. 1.0

                                 18                             Table of Contents                   MOTOROLA

                                                            For More Information On This Product,

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                                                       16.8.5   General-Purpose I/O Ports. . . . . . . . . . . . . . . . . . . . . . . . . 349

                                                       16.9    Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 351

                                                       16.10 Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 351

                                                       16.10.1  Timer Channel Interrupts (CxF) . . . . . . . . . . . . . . . . . . . . . 351

                                                       16.10.2  Pulse Accumulator Overflow (PAOVF). . . . . . . . . . . . . . . . 352

                                                       16.10.3  Pulse Accumulator Input (PAIF) . . . . . . . . . . . . . . . . . . . . . 352

                                                       16.10.4  Timer Overflow (TOF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352

                                                       Section 17. Serial Communications Interface Modules

Freescale Semiconductor, Inc...                                            (SCI1 and SCI2)

                                                       17.1    Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353

                                                       17.2    Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354

                                                       17.3    Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355

                                                       17.4    Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 356

                                                       17.5    Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .357

                                                       17.5.1   Doze Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .357

                                                       17.5.2   Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .357

                                                       17.6    Signal Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 358

                                                       17.6.1   RXD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 358

                                                       17.6.2   TXD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 358

                                                       17.7    Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 358

                                                       17.7.1   SCI Baud Rate Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 360

                                                       17.7.2   SCI Control Register 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . .361

                                                       17.7.3   SCI Control Register 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . .364

                                                       17.7.4   SCI Status Register 1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366

                                                       17.7.5   SCI Status Register 2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369

                                                       17.7.6   SCI Data Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370

                                                       17.7.7   SCI Pullup and Reduced Drive Register . . . . . . . . . . . . . . 371

                                                       17.7.8   SCI Port Data Register . . . . . . . . . . . . . . . . . . . . . . . . . . . .372

                                                       17.7.9   SCI Data Direction Register . . . . . . . . . . . . . . . . . . . . . . . . 373

                                                       17.8    Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 374

                                                       17.9    Data Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 374

                                                       17.10 Baud Rate Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375

                                                       17.11 Transmitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 376

                                                       17.11.1  Frame Length . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 377

                                 MMC2114 • MMC2113  •  MMC2112 — Rev. 1.0                           Advance Information

                                 MOTOROLA                                  Table of Contents                                                                    19

                                                             For More Information On This Product,

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                                                      Freescale Semiconductor, Inc.

                                 Table of Contents

                                                      17.11.2    Transmitting a Frame . . . . . . . . . .            ....   .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 378

                                                      17.11.3    Break Frames. . . . . . . . . . . . . . . .         ....   .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 380

                                                      17.11.4    Idle Frames . . . . . . . . . . . . . . . . .       ....   .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 380

                                                      17.12 Receiver . . . . . . . . . . . . . . . . . . . . . .     ....   .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 381

                                                      17.12.1    Frame Length . . . . . . . . . . . . . . . .        ....   .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 381

                                                      17.12.2    Receiving a Frame . . . . . . . . . . . .           ....   .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 381

                                                      17.12.3    Data Sampling . . . . . . . . . . . . . . .         ....   .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 382

                                                      17.12.4    Framing Errors . . . . . . . . . . . . . . .        ....   .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 387

                                                      17.12.5    Baud Rate Tolerance . . . . . . . . . .             ....   .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 387

Freescale Semiconductor, Inc...                       17.12.5.1  Slow Data Tolerance . . . . . . . .                 ....   .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 388

                                                      17.12.5.2      Fast Data Tolerance . . . . . . . .             ....   .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 389

                                                      17.12.6    Receiver Wakeup . . . . . . . . . . . . .           ....   .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 390

                                                      17.12.6.1  Idle Input Line Wakeup (WAKE                        = 0)   .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 390

                                                      17.12.6.2  Address Mark Wakeup (WAKE                           = 1).  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 391

                                                      17.13 Single-Wire Operation . . . . . . . . . . .              ....   .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 392

                                                      17.14 Loop Operation . . . . . . . . . . . . . . . . .         ....   .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 393

                                                      17.15   I/O Ports . . . . . . . . . . . . . . . . . . . . . .  ....   .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 394

                                                      17.16   Reset  ........................                        ....   .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 395

                                                      17.17 Interrupts. . . . . . . . . . . . . . . . . . . . . .    ....   .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 395

                                                      17.17.1    Transmit Data Register Empty . . .                  ....   .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 395

                                                      17.17.2    Transmission Complete . . . . . . . .               ....   .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 395

                                                      17.17.3    Receive Data Register Full. . . . . .               ....   .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 396

                                                      17.17.4    Idle Receiver Input . . . . . . . . . . . .         ....   .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 396

                                                      17.17.5    Overrun . . . . . . . . . . . . . . . . . . . .     ....   .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 396

                                                      Section 18. Serial Peripheral Interface Module (SPI)

                                                      18.1    Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397

                                                      18.2    Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 398

                                                      18.3    Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 398

                                                      18.4    Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .399

                                                      18.5    Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 399

                                                      18.6    Signal Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 400

                                                      18.6.1     MISO (Master In/Slave Out) . . . . . . . . . . . . . . . . . . . . . . . . 400

                                                      18.6.2     MOSI (Master Out/Slave In) . . . . . . . . . . . . . . . . . . . . . . . . 400

                                                      18.6.3     SCK (Serial Clock) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 401

                                                      18.6.4     SS (Slave Select) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 401

                                 Advance Information                                    MMC2114 • MMC2113 • MMC2112 — Rev. 1.0

                                 20                                  Table of Contents                                                                 MOTOROLA

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                                                                                                        Table                                     of Contents

                                                       18.7    Memory Map and Registers . . . . . . . . . . . . . . . . . . . . .                 . . . . .401

                                                       18.7.1    SPI Control Register 1 . . . . . . . . . . . . . . . . . . . . . . .             . . . . . 402

                                                       18.7.2    SPI Control Register 2 . . . . . . . . . . . . . . . . . . . . . . .             . . . . . 405

                                                       18.7.3    SPI Baud Rate Register . . . . . . . . . . . . . . . . . . . . . .               . . . . .406

                                                       18.7.4    SPI Status Register . . . . . . . . . . . . . . . . . . . . . . . . .            . . . . .408

                                                       18.7.5    SPI Data Register. . . . . . . . . . . . . . . . . . . . . . . . . . .           . . . . .409

                                                       18.7.6    SPI Pullup and Reduced Drive Register  .........                                 . . . . .410

                                                       18.7.7    SPI Port Data Register . . . . . . . . . . . . . . . . . . . . . . .             . . . . .411

                                                       18.7.8    SPI Port Data Direction Register . . . . . . . . . . . . . . .                   . . . . .412

Freescale Semiconductor, Inc...                        18.8    Functional Description . . . . . . . . . . . . . . . . . . . . . . . . .           . . . . .413

                                                       18.8.1    Master Mode  ..............................                                      . . . . .414

                                                       18.8.2    Slave Mode   ...............................                                     . . . . .415

                                                       18.8.3    Transmission Formats . . . . . . . . . . . . . . . . . . . . . . .               . . . . .416

                                                       18.8.3.1  Transfer Format When CPHA = 1 . . . . . . . . . . . .                            . . . . .416

                                                       18.8.3.2  Transfer Format When CPHA = 0 . . . . . . . . . . . .                            . . . . .417

                                                       18.8.4    SPI Baud Rate Generation. . . . . . . . . . . . . . . . . . . .                  . . . . .420

                                                       18.8.5    Slave-Select Output . . . . . . . . . . . . . . . . . . . . . . . . .            . . . . .420

                                                       18.8.6    Bidirectional Mode . . . . . . . . . . . . . . . . . . . . . . . . . .           . . . . .421

                                                       18.8.7    Error Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . .         . . . . .422

                                                       18.8.7.1  Write Collision Error . . . . . . . . . . . . . . . . . . . . . . .              . . . . .422

                                                       18.8.7.2  Mode Fault Error . . . . . . . . . . . . . . . . . . . . . . . . .               . . . . .422

                                                       18.8.8    Low-Power Mode Options . . . . . . . . . . . . . . . . . . . .                   . . . . .423

                                                       18.8.8.1  Run Mode     ..............................                                      . . . . .423

                                                       18.8.8.2  Doze Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .             . . . . .423

                                                       18.8.8.3  Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .            . . . . .424

                                                       18.9    Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  . . . . . 424

                                                       18.10 Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .    . . . . .424

                                                       18.10.1   Mode Fault (MODF) Flag . . . . . . . . . . . . . . . . . . . . .                 . . . . .424

                                                       18.10.2   SPI Interrupt Flag (SPIF) . . . . . . . . . . . . . . . . . . . . .              . . . . .424

                                                                 Section 19. Queued Analog-to-Digital

                                                                              Converter (QADC)

                                                       19.1    Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   . . . . .425

                                                       19.2    Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   . . . . .427

                                                       19.3    Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   . . . . .428

                                                       19.4    Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .        . . . . .429

                                 MMC2114 • MMC2113  •  MMC2112 — Rev. 1.0                               Advance                                   Information

                                 MOTOROLA                                  Table of Contents                                                      21

                                                             For More Information On This Product,

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                                 Table of Contents

                                                      19.5    Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .430

                                                      19.5.1    Debug Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 430

                                                      19.5.2    Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .431

                                                      19.6    Signals . . . . . . . . . . . . . . . . . . . . . . . . . .     .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 431

                                                      19.6.1    Port QA Pin Functions . . . . . . . . . . . .                 .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 432

                                                      19.6.1.1  Port QA Analog Input Pins . . . . . . .                       .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 432

                                                      19.6.1.2  Port QA Digital Input/Output Pins                          .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 433

                                                      19.6.2    Port QB Pin Functions . . . . . . . . . . . .                 .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 433

                                                      19.6.2.1  Port QB Analog Input Pins . . . . . . .                       .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 433

Freescale Semiconductor, Inc...                       19.6.2.2  Port QB Digital Input Pins . . . . . . .                      .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 433

                                                      19.6.3    External Trigger Input Pins. . . . . . . . .                  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 434

                                                      19.6.4    Multiplexed Address Output Pins . . . .                       .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 434

                                                      19.6.5    Multiplexed Analog Input Pins . . . . . .                     .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 435

                                                      19.6.6    Voltage Reference Pins . . . . . . . . . . .                  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 435

                                                      19.6.7    Dedicated Analog Supply Pins . . . . . .                      .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 435

                                                      19.6.8    Dedicated Digital I/O Port Supply Pin.                        .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  . 435

                                                      19.7    Memory Map. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 436

                                                      19.8    Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 437

                                                      19.8.1    QADC Module Configuration Register (QADCMCR) . . . . .437

                                                      19.8.2    QADC Test Register (QADCTEST) . . . . . . . . . . . . . . . . . .438

                                                      19.8.3    Port Data Registers (PORTQA and PORTQB) . . . . . . . . .438

                                                      19.8.4    Port QA and QB Data Direction Register

                                                                (DDRQA and DDRQB) . . . . . . . . . . . . . . . . . . . . . . . . . 440

                                                      19.8.5    Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .442

                                                      19.8.5.1  QADC Control Register 0 (QACR0) . . . . . . . . . . . . . . . . 442

                                                      19.8.5.2  QADC Control Register 1 (QACR1) . . . . . . . . . . . . . . . . 445

                                                      19.8.5.3  QADC Control Register 2 (QACR2) . . . . . . . . . . . . . . . . 448

                                                      19.8.6    Status Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .453

                                                      19.8.6.1  QADC Status Register 0 (QASR0). . . . . . . . . . . . . . . . . 453

                                                      19.8.6.2  QADC Status Register 1 (QASR1). . . . . . . . . . . . . . . . . 462

                                                      19.8.7    Conversion Command Word Table (CCW) . . . . . . . . . . . . 463

                                                      19.8.8    Result Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .468

                                                      19.8.8.1  Right-Justified Unsigned Result Register (RJURR) . . . . 468

                                                      19.8.8.2  Left-Justified Signed Result Register (LJSRR) . . . . . . . 469

                                                      19.8.8.3  Left-Justified Unsigned Result Register (LJURR) . . . . . 470

                                 Advance Information                               MMC2114 • MMC2113 • MMC2112 — Rev. 1.0

                                 22                             Table of Contents                                                                           MOTOROLA

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                                                       19.9    Functional Description . . . . . . . . . . . . . . . . . . . . . . . . .         .  .  .  .  . 470

                                                       19.9.1     Result Coherency. . . . . . . . . . . . . . . . . . . . . . . . . . .         .  .  .  .  . 470

                                                       19.9.2     External Multiplexing . . . . . . . . . . . . . . . . . . . . . . . .         .  .  .  .  . 471

                                                       19.9.2.1   External Multiplexing Operation . . . . . . . . . . . . . .                   .  .  .  .  . 471

                                                       19.9.2.2   Module Version Options. . . . . . . . . . . . . . . . . . . .                 .  .  .  .  . 473

                                                       19.9.3     Analog Subsystem . . . . . . . . . . . . . . . . . . . . . . . . . .          .  .  .  .  . 474

                                                       19.9.3.1   Analog-to-Digital Converter Operation . . . . . . . . .                       .  .  .  .  . 474

                                                       19.9.3.2   Conversion Cycle Times . . . . . . . . . . . . . . . . . . .                  .  .  .  .  . 475

                                                       19.9.3.3   Channel Decode and Multiplexer . . . . . . . . . . . . .                      .  .  .  .  . 476

Freescale Semiconductor, Inc...                        19.9.3.4   Sample Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . .           .  .  .  .  . 476

                                                       19.9.3.5   Digital-to-Analog Converter (DAC) Array . . . . . . .                         .  .  .  .  . 476

                                                       19.9.3.6   Comparator . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          .  .  .  .  . 477

                                                       19.9.3.7   Bias . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .    .  .  .  .  . 477

                                                       19.9.3.8   Successive Approximation Register. . . . . . . . . . .                        .  .  .  .  . 477

                                                       19.9.3.9   State Machine . . . . . . . . . . . . . . . . . . . . . . . . . . .           .  .  .  .  . 477

                                                       19.10   Digital Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  . . . . .478

                                                       19.10.1    Queue Priority Timing Examples . . . . . . . . . . . . . . .                  . . . . .478

                                                       19.10.1.1  Queue Priority . . . . . . . . . . . . . . . . . . . . . . . . . . .          . . . . .478

                                                       19.10.1.2  Queue Priority Schemes . . . . . . . . . . . . . . . . . . .                  . . . . .481

                                                       19.10.2    Boundary Conditions . . . . . . . . . . . . . . . . . . . . . . . .           . . . . .492

                                                       19.10.3    Scan Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .      . . . . .493

                                                       19.10.4    Disabled Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       . . . . .494

                                                       19.10.5    Reserved Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . .         . . . . .494

                                                       19.10.6    Single-Scan Modes . . . . . . . . . . . . . . . . . . . . . . . . .           . . . . .494

                                                       19.10.6.1  Software-Initiated Single-Scan Mode. . . . . . . . . .                        . . . . .495

                                                       19.10.6.2  Externally Triggered Single-Scan Mode. . . . . . . .                          . . . . .496

                                                       19.10.6.3  Externally Gated Single-Scan Mode . . . . . . . . . .                         . . . . .497

                                                       19.10.6.4  Interval Timer Single-Scan Mode. . . . . . . . . . . . .                      . . . . .497

                                                       19.10.7    Continuous-Scan Modes . . . . . . . . . . . . . . . . . . . . .               . . . . .499

                                                       19.10.7.1  Software-Initiated Continuous-Scan Mode. . . . . .                            . . . . .500

                                                       19.10.7.2  Externally Triggered Continuous-Scan Mode . . .                               . . . . .501

                                                       19.10.7.3  Externally Gated Continuous-Scan Mode . . . . . .                             . . . . .501

                                                       19.10.7.4  Periodic Timer Continuous-Scan Mode . . . . . . . .                           . . . . .502

                                                       19.10.8    QADC Clock (QCLK) Generation . . . . . . . . . . . . . . .                    . . . . .503

                                                       19.10.9    Periodic/Interval Timer . . . . . . . . . . . . . . . . . . . . . . .         . . . . .504

                                                       19.10.10 Conversion Command Word Table . . . . . . . . . . . . .                         . . . . .505

                                                       19.10.11 Result Word Table . . . . . . . . . . . . . . . . . . . . . . . . . .           . . . . .509

                                 MMC2114 • MMC2113  •  MMC2112 — Rev. 1.0                           Advance                                     Information

                                 MOTOROLA                                  Table of Contents                                                                23

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                                 Table of Contents

                                                      19.11 Pin Connection Considerations . . . . . . . . . . . . . . . . . . . . . . .509

                                                      19.11.1    Analog Reference Pins. . . . . . . . . . . . . . . . . . . . . . . . . . . .509

                                                      19.11.2    Analog Power Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 510

                                                      19.11.3    Conversion Timing Schemes . . . . . . . . . . . . . . . . . . . . . . .512

                                                      19.11.4    Analog Supply Filtering and Grounding . . . . . . . . . . . . . . . 515

                                                      19.11.5    Accommodating Positive/Negative Stress Conditions . . . .517

                                                      19.11.6    Analog Input Considerations . . . . . . . . . . . . . . . . . . . . . . .519

                                                      19.11.7    Analog Input Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 521

                                                      19.11.7.1  Settling Time for the External Circuit . . . . . . . . . . . . . . . 522

Freescale Semiconductor, Inc...                       19.11.7.2  Error Resulting from Leakage . . . . . . . . . . . . . . . . . . . . 523

                                                      19.12 Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 524

                                                      19.12.1    Interrupt Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 524

                                                      19.12.2    Interrupt Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .525

                                                            Section 20. External Bus Interface Module (EBI)

                                                      20.1    Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 527

                                                      20.2    Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 528

                                                      20.3    Signal Descriptions . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  .  .  .  .  .  .  .  . 529

                                                      20.3.1     Data Bus (D[31:0]) . . . . . . . . . . . . . . . . . .    .  .  .  .  .  .  .  .  .  .  .  .  . 530

                                                      20.3.2     Show Cycle Strobe (SHS) . . . . . . . . . . . .           .  .  .  .  .  .  .  .  .  .  .  .  . 530

                                                      20.3.3     Transfer Acknowledge (TA) . . . . . . . . . . .           .  .  .  .  .  .  .  .  .  .  .  .  . 530

                                                      20.3.4     Transfer Error Acknowledge (TEA) . . . . .                .  .  .  .  .  .  .  .  .  .  .  .  . 530

                                                      20.3.5     Emulation Mode Chip Selects (CSE[1:0])                    .  .  .  .  .  .  .  .  .  .  .  .  . 530

                                                      20.3.6     Transfer Code (TC[2:0]) . . . . . . . . . . . . . .       .  .  .  .  .  .  .  .  .  .  .  .  . 531

                                                      20.3.7     Read/Write (R/W) . . . . . . . . . . . . . . . . . . .    .  .  .  .  .  .  .  .  .  .  .  .  . 531

                                                      20.3.8     Address Bus (A[22:0]) . . . . . . . . . . . . . . .       .  .  .  .  .  .  .  .  .  .  .  .  . 531

                                                      20.3.9     Enable Byte (EB[3:0]). . . . . . . . . . . . . . . .      .  .  .  .  .  .  .  .  .  .  .  .  . 531

                                                      20.3.10    Chip Selects (CS[3:0]) . . . . . . . . . . . . . . .      .  .  .  .  .  .  .  .  .  .  .  .  . 531

                                                      20.3.11    Output Enable (OE) . . . . . . . . . . . . . . . . .      .  .  .  .  .  .  .  .  .  .  .  .  . 531

                                                      20.3.12    Transfer Size (TSIZ[1:0]) . . . . . . . . . . . . .       .  .  .  .  .  .  .  .  .  .  .  .  . 532

                                                      20.3.13    Processor Status (PSTAT[3:0]) . . . . . . . .             .  .  .  .  .  .  .  .  .  .  .  .  . 532

                                                      20.4    Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 532

                                                      20.5    Operand Transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 532

                                                      20.6    Enable Byte Pins (EB[3:0]) . . . . . . . . . . . . . . . . . . . . . . . . . . . 534

                                 Advance Information                                MMC2114 • MMC2113 • MMC2112 — Rev. 1.0

                                 24                              Table of Contents                                                              MOTOROLA

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                                                       20.7    Bus Master Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . .              . . . . . 534

                                                       20.7.1    Read Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .            . . . . . 535

                                                       20.7.1.1  State 1 (X1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . .               . . . . .536

                                                       20.7.1.2  Optional Wait States (X2W) . . . . . . . . . . . . . . . . .                         . . . . .536

                                                       20.7.1.3  State 2 (X2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . .               . . . . .536

                                                       20.7.2    Write Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .           . . . . . 537

                                                       20.7.2.1  State 1 (X1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . .               . . . . .538

                                                       20.7.2.2  Optional Wait States (X2W) . . . . . . . . . . . . . . . . .                         . . . . .538

                                                       20.7.2.3  State 2 (X2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . .               . . . . .538

Freescale Semiconductor, Inc...                        20.8    Bus Exception Operation . . . . . . . . . . . . . . . . . . . . . . .                  . . . . .540

                                                       20.8.1    Transfer Error Termination . . . . . . . . . . . . . . . . . . . .                   . . . . .540

                                                       20.8.2    Transfer Abort Termination                 ...................                       . . . . .540

                                                       20.9    Emulation Support . . . . . . . . . . . . . . . . . . . . . . . . . . . .              . . . . .540

                                                       20.9.1    Emulation Chip-Selects (CSE[1:0]) . . . . . . . . . . . . .                          . . . . .540

                                                       20.9.2    Internal Data Transfer Display (Show Cycles) . . . . .                               . . . . .541

                                                       20.9.3    Show Strobe (SHS) . . . . . . . . . . . . . . . . . . . . . . . . .                  . . . . .542

                                                       20.9.4    Transfer Code (TC[2:0]) . . . . . . . . . . . . . . . . . . . . . .                  . . . . .543

                                                       20.9.5    Processor Status (PSTAT) . . . . . . . . . . . . . . . . . . . .                     . . . . .543

                                                       20.10 Bus Monitor. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .           . . . . .545

                                                       20.11 Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .        . . . . .545

                                                                           Section 21. Chip                 Select Module

                                                       21.1    Contents . . . . . . . . . . . . . . . . .   ..............  .  .  .             .  .  .  .  .  .  . 547

                                                       21.2    Introduction . . . . . . . . . . . . . . .   ..............  .  .  .             .  .  .  .  .  .  . 547

                                                       21.3    Features . . . . . . . . . . . . . . . . .   ..............  .  .  .             .  .  .  .  .  .  . 548

                                                       21.4    Block Diagram . . . . . . . . . . . .        ..............  .  .  .             .  .  .  .  .  .  . 549

                                                       21.5    Signals . . . . . . . . . . . . . . . . . .  ..............  .  .  .             .  .  .  .  .  .  . 550

                                                       21.6    Memory Map and Registers . .                 ..............  .  .  .             .  .  .  .  .  .  . 550

                                                       21.6.1    Memory Map  ...........                    ..............  .  .  .             .  .  .  .  .  .  . 550

                                                       21.6.2    Registers . . . . . . . . . . . . . .      ..............  .  .  .             .  .  .  .  .  .  . 551

                                                       21.7    Functional Description . . . . . .           ..............  .  .  .             .  .  .  .  .  .  . 556

                                                       21.8    Interrupts. . . . . . . . . . . . . . . . .  ..............  .  .  .             .  .  .  .  .  .  . 557

                                 MMC2114 • MMC2113  •  MMC2112 — Rev. 1.0                                                   Advance                   Information

                                 MOTOROLA                                  Table of Contents                                                                      25

                                                             For More Information On This Product,

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                                 Table of Contents

                                                              Section 22. JTAG Test Access Port and OnCE

                                                      22.1    Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 559

                                                      22.2    Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 561

                                                      22.3    Top-Level Test Access Port (TAP) . . . . . . . . . . . . . . . . . . . . . 563

                                                      22.3.1   Test Clock (TCLK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 564

                                                      22.3.2   Test Mode Select (TMS)    . . . . . . . . . . . . . . . . . . . . . . . . . .564

                                                      22.3.3   Test Data Input (TDI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 564

                                                      22.3.4   Test Data Output (TDO) . . . . . . . . . . . . . . . . . . . . . . . . . . . 564

                                                      22.3.5   Test Reset (TRST) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 564

Freescale Semiconductor, Inc...                       22.3.6   Debug Event (DE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 564

                                                      22.4    Top-Level TAP Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . .566

                                                      22.5    Instruction Shift Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 567

                                                      22.5.1   EXTEST Instruction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 567

                                                      22.5.2   IDCODE Instruction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 568

                                                      22.5.3   SAMPLE/PRELOAD Instruction . . . . . . . . . . . . . . . . . . . . . 569

                                                      22.5.4   ENABLE_MCU_ONCE Instruction . . . . . . . . . . . . . . . . . . .569

                                                      22.5.5   HIGHZ Instruction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 570

                                                      22.5.6   CLAMP Instruction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 570

                                                      22.5.7   BYPASS Instruction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 570

                                                      22.6    IDCODE Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 571

                                                      22.7    Bypass Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 572

                                                      22.8    Boundary Scan Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 572

                                                      22.9    Restrictions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 572

                                                      22.10 Non-Scan Chain Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . 573

                                                      22.11 Boundary Scan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 573

                                                      22.12 Low-Level TAP (OnCE) Module . . . . . . . . . . . . . . . . . . . . . . .579

                                                      22.13 Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .581

                                                      22.13.1  Debug Serial Input (TDI)  . . . . . . . . . . . . . . . . . . . . . . . . . .581

                                                      22.13.2  Debug Serial Clock (TCLK) . . . . . . . . . . . . . . . . . . . . . . . . 581

                                                      22.13.3  Debug Serial Output (TDO) . . . . . . . . . . . . . . . . . . . . . . . . 581

                                                      22.13.4  Debug Mode Select (TMS). . . . . . . . . . . . . . . . . . . . . . . . . 582

                                                      22.13.5  Test Reset (TRST) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 582

                                                      22.13.6  Debug Event (DE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 582

                                 Advance Information                              MMC2114 • MMC2113 • MMC2112 — Rev. 1.0

                                 26                            Table of Contents                   MOTOROLA

                                                            For More Information On This Product,

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                                                       22.14  Functional Description  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .582

                                                       22.14.1    Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 583

                                                       22.14.2    OnCE Controller and Serial Interface. . . . . . . . . . . . . . . . . 584

                                                       22.14.3    OnCE Interface Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . 585

                                                       22.14.3.1   Internal Debug Request Input (IDR)  . . . . . . . . . . . . . . .585

                                                       22.14.3.2   CPU Debug Request (DBGRQ) . . . . . . . . . . . . . . . . . . .586

                                                       22.14.3.3   CPU Debug Acknowledge (DBGACK) . . . . . . . . . . . . . .586

                                                       22.14.3.4   CPU Breakpoint Request (BRKRQ). . . . . . . . . . . . . . . . 586

                                                       22.14.3.5   CPU Address, Attributes (ADDR, ATTR) . . . . . . . . . . . . 587

Freescale Semiconductor, Inc...                        22.14.3.6   CPU Status (PSTAT) . . . . . . . . . . . . . . . . . . . . . . . . . . . 587

                                                       22.14.3.7   OnCE Debug Output (DEBUG) . . . . . . . . . . . . . . . . . . . 587

                                                       22.14.4    OnCE Controller Registers . . . . . . . . . . . . . . . . . . . . . . . . . 587

                                                       22.14.4.1   OnCE Command Register . . . . . . . . . . . . . . . . . . . . . . .588

                                                       22.14.4.2   OnCE Control Register . . . . . . . . . . . . . . . . . . . . . . . . . 590

                                                       22.14.4.3   OnCE Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . 594

                                                       22.14.5    OnCE Decoder (ODEC) . . . . . . . . . . . . . . . . . . . . . . . . . . . 596

                                                       22.14.6    Memory Breakpoint Logic. . . . . . . . . . . . . . . . . . . . . . . . . . 596

                                                       22.14.6.1   Memory Address Latch (MAL) . . . . . . . . . . . . . . . . . . . . 597

                                                       22.14.6.2   Breakpoint Address Base Registers . . . . . . . . . . . . . . . 597

                                                       22.14.7    Breakpoint Address Mask Registers . . . . . . . . . . . . . . . . . 597

                                                       22.14.7.1   Breakpoint Address Comparators . . . . . . . . . . . . . . . . . 598

                                                       22.14.7.2   Memory Breakpoint Counters . . . . . . . . . . . . . . . . . . . . 598

                                                       22.14.8    OnCE Trace Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 598

                                                       22.14.8.1   OnCE Trace Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . 599

                                                       22.14.8.2   Trace Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 600

                                                       22.14.9    Methods of Entering Debug Mode . . . . . . . . . . . . . . . . . . . 600

                                                       22.14.9.1   Debug Request During RESET . . . . . . . . . . . . . . . . . . .600

                                                       22.14.9.2   Debug Request During Normal Activity . . . . . . . . . . . . . 601

                                                       22.14.9.3   Debug Request During Stop, Doze, or Wait Mode  . . . .601

                                                       22.14.9.4   Software Request During Normal Activity . . . . . . . . . . . 601

                                                       22.14.10 Enabling OnCE Trace Mode      . . . . . . . . . . . . . . . . . . . . . . .601

                                                       22.14.11 Enabling OnCE Memory Breakpoints. . . . . . . . . . . . . . . . . 602

                                                       22.14.12 Pipeline Information and Write-Back Bus Register  . . . . . .602

                                                       22.14.12.1  Program Counter Register . . . . . . . . . . . . . . . . . . . . . . .603

                                                       22.14.12.2  Instruction Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 603

                                                       22.14.12.3  Control State Register . . . . . . . . . . . . . . . . . . . . . . . . . . 603

                                                       22.14.12.4  Writeback Bus Register . . . . . . . . . . . . . . . . . . . . . . . . . 605

                                 MMC2114 • MMC2113  •  MMC2112 — Rev. 1.0                              Advance Information

                                 MOTOROLA                                  Table of Contents                                                                 27

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                                 Table of Contents

                                                      22.14.12.5  Processor Status Register . . . . . . . . . . . . . . . . . . . . . . .605

                                                      22.14.13 Instruction Address FIFO Buffer (PC FIFO) . . . . . . . . . . . . 606

                                                      22.14.14 Reserved Test Control Registers . . . . . . . . . . . . . . . . . . . . 607

                                                      22.14.15 Serial Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 607

                                                      22.14.16 OnCE Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 608

                                                      22.14.17 Target Site Debug System Requirements . . . . . . . . . . . . . 608

                                                      22.14.18 Interface Connector for JTAG/OnCE Serial Port . . . . . . . . 608

                                                             Section 23. Preliminary Electrical Specifications

Freescale Semiconductor, Inc...                       23.1   Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 611

                                                      23.2   Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 612

                                                      23.3   Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . 613

                                                      23.4   Thermal Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 614

                                                      23.5   Junction Temperature Determination . . . . . . . . . . . . . . . . . . .614

                                                      23.6   Electrostatic Discharge (ESD) Protection . . . . . . . . . . . . . . . . 615

                                                      23.7   DC Electrical Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . 616

                                                      23.8   PLL Electrical Specifications. . . . . . . . . . . . . . . . . . . . . . . . . . 618

                                                      23.9   QADC Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . .620

                                                      23.10 FLASH Memory Characteristics . . . . . . . . . . . . . . . . . . . . . . .624

                                                      23.11 External Interface Timing Characteristics . . . . . . . . . . . . . . . . 625

                                                      23.12 General Purpose I/O Timing . . . . . . . . . . . . . . . . . . . . . . . . . . 630

                                                      23.13  Reset and Configuration Override Timing  . . . . . . . . . . . . . . .631

                                                      23.14 SPI Timing Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . 632

                                                      23.15 OnCE, JTAG, and Boundary Scan Timing . . . . . . . . . . . . . . . 635

                                                                  Section 24. Mechanical Specifications

                                                      24.2   Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 639

                                                      24.3   Bond Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 640

                                                      24.4   Package Information for the 144-Pin LQFP . . . . . . . . . . . . . . 641

                                                      24.5   Package Information for the 100-Pin LQFP . . . . . . . . . . . . . . 641

                                                      24.6   Package Information for the 196-Ball MAPBGA . . . . . . . . . . . 642

                                                      24.7   144-Pin LQFP Mechanical Drawing . . . . . . . . . . . . . . . . . . . . 643

                                 Advance Information                                 MMC2114 • MMC2113 • MMC2112 — Rev. 1.0

                                 28                               Table of Contents                      MOTOROLA

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                                                       24.8   100-Pin LQFP Mechanical Drawing . . . . . . . . . . . . . . .                     . . . . .644

                                                       24.9   196-Ball MAPBGA Mechanical Drawing. . . . . . . . . . . .                         . . . . .645

                                                                           Section 25. Ordering Information

                                                       25.1   Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  . . . . .647

                                                       25.2   Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  . . . . .647

                                                       25.3   MC Order Numbers . . . . . . . . . . . . . . . . . . . . . . . . . . .            . . . . .647

Freescale Semiconductor, Inc...                                            Appendix A. Security

                                                       A.1    Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  . . . . .649

                                                       A.2    Security Philosophy/Strategy . . . . . . . . . . . . . . . . . . . .              . . . . .649

                                                       A.3    MCU Operation with Security Enabled . . . . . . . . . . . . .                     . . . . .650

                                                       A.4    FLASH Access Blocking Mechanisms . . . . . . . . . . . . .                        . . . . .650

                                                       A.4.1  Forced Operating Mode Selection . . . . . . . . . . . . . .                       . . . . .650

                                                       A.4.2  Disabled OnCE Access . . . . . . . . . . . . . . . . . . . . . .                  . . . . . 651

                                 MMC2114 • MMC2113  •  MMC2112 — Rev. 1.0                           Advance                                     Information

                                 MOTOROLA                                  Table of Contents                                                    29

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                                 30                   Table of Contents                         MOTOROLA

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                                                                                                                        List of Figures

                                                       Figure                               Title                                            Page

                                                       1-1     Block Diagram . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  ......   . . . . . .52

Freescale Semiconductor, Inc...                        2-1     MMC2112 Address Map . . . . . . . . . . . . . .          .  .  .  .  ......   . . . . . .54

                                                       2-2     MMC2113 Address Map . . . . . . . . . . . . . .          .  .  .  .  ......   . . . . . .54

                                                       2-3     MMC2114 Address Map . . . . . . . . . . . . . .          .  .  .  .  ......   . . . . . .55

                                                       2-4     Register Summary . . . . . . . . . . . . . . . . . .     .  .  .  .  ......   . . . . . .57

                                                       3-1     196-Ball MAPBGA Assignments. . . . . . . .               .  .  .  .  ......   . . . . .103

                                                       3-2     144-Pin LQFP Assignments . . . . . . . . . . .           .  .  .  .  ......   . . . . .104

                                                       3-3     100-Pin LQFP Assignments . . . . . . . . . . .           .  .  .  .  ......   . . . . .105

                                                       4-1     Chip Configuration Module Block Diagram                  .  .  .  .  ......   . . . . .124

                                                       4-2     Chip Configuration Register (CCR) . . . . .              .  .  .  .  ......   . . . . .126

                                                       4-3     Reset Configuration Register (RCON) . . .                .  .  .  .  ......   . . . . .129

                                                       4-4     Chip Identification Register (CIR) . . . . . . .         .  .  .  .  ......   . . . . .131

                                                       4-5     Chip Test Register (CTR) . . . . . . . . . . . . .       .  .  .  .  ......   . . . . .132

                                                       5-1     Reset Controller Block Diagram . . . . . . . .           .  .  .  .  ......   . . . . .141

                                                       5-2     Reset Control Register (RCR) . . . . . . . . .           .  .  .  .  ......   . . . . .143

                                                       5-3     Reset Status Register (RSR) . . . . . . . . . .          .  .  .  .  ......   . . . . .145

                                                       5-4     Reset Control Flow . . . . . . . . . . . . . . . . . .   .  .  .  .  ......   . . . . .150

                                                       7-1     M•CORE Processor Block Diagram . . . . .                 .  .  .  .  ......   . . . . . 167

                                                       7-2     Programming Model . . . . . . . . . . . . . . . . .      .  .  .  .  ......   . . . . .169

                                                       7-3     Data Organization in Memory . . . . . . . . . .          .  .  .  .  ......   . . . . .171

                                                       7-4     Data Organization in Registers. . . . . . . . .          .  .  .  .  ......   . . . . .171

                                                       8-1     Interrupt Controller Block Diagram . . . . . .           .  .  .  .  ......   . . . . .179

                                                       8-2     Interrupt Control Register (ICR) . . . . . . . .         .  .  .  .  ......   . . . . .181

                                 MMC2114 • MMC2113  •  MMC2112 — Rev. 1.0                                                           Advance  Information

                                 MOTOROLA                                  List of Figures                                                   31

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                                                      Figure                   Title                                                         Page

                                                      8-3     Interrupt Status Register (ISR) . . . . . . . . . . . . . . . . . . . . . . . . 183

                                                      8-4     Interrupt Force Register High (IFRH) . . . . . . . . . . . . . . . . . . . 184

                                                      8-5     Interrupt Force Register Low (IFRL) . . . . . . . . . . . . . . . . . . . . 185

                                                      8-6     Interrupt Pending Register (IPR) . . . . . . . . . . . . . . . . . . . . . . 186

                                                      8-7     Normal Interrupt Enable Register (NIER) . . . . . . . . . . . . . . . . 187

                                                      8-8     Normal Interrupt Pending Register (NIPR) . . . . . . . . . . . . . . . 188

                                                      8-9     Fast Interrupt Enable Register (FIER) . . . . . . . . . . . . . . . . . .189

Freescale Semiconductor, Inc...                       8-10    Fast Interrupt Pending Register (FIPR) . . . . . . . . . . . . . . . . . 190

                                                      8-11    Priority Level Select Registers (PLSR0–PLSR39) . . . . . . . . .191

                                                      10-1    SGFM Module Block Diagram . . . . . . . . . . . . . . . . .     .  .  .  .  .  .  . 208

                                                      10-2    SGFM Array Memory Map . . . . . . . . . . . . . . . . . . . .   .  .  .  .  .  .  . 209

                                                      10-3    SGFM Module Configuration Register (SGFMCR). .                  .  .  .  .  .  .  . 213

                                                      10-4    SGFM Clock Divider Register (SGFMCLKD) . . . . . .              .  .  .  .  .  .  . 215

                                                      10-5    SGFM Test Register (SGFMTST) . . . . . . . . . . . . . .        .  .  .  .  .  .  . 216

                                                      10-6    SGFM Security Register (SGFMSEC) . . . . . . . . . . .          .  .  .  .  .  .  . 217

                                                      10-7    SGFM Monitor Data Register (SGFMMNTR) . . . . . .               .  .  .  .  .  .  . 219

                                                      10-8    SGFM Protection Register (SGFMPROT) . . . . . . . .             .  .  .  .  .  .  . 220

                                                      10-9    SGFMPROT Protection Diagram . . . . . . . . . . . . . . .       .  .  .  .  .  .  . 221

                                                      10-10   SGFM Supervisor Access Register (SGFMASACC)                     .  .  .  .  .  .  . 222

                                                      10-11   SGFM Data Access Register (SGFMDACC) . . . . . .                .  .  .  .  .  .  . 223

                                                      10-12   SGFM Test Status Register (SGFMTSTAT). . . . . . .              .  .  .  .  .  .  . 224

                                                      10-13   SGFM User Status Register (SGFMUSTAT) . . . . . .               .  .  .  .  .  .  . 224

                                                      10-14   SGFM Command Register (SGFMCMD) . . . . . . . . .               .  .  .  .  .  .  . 226

                                                      10-15   SGFM Control Register (SGFMCTL) . . . . . . . . . . . .         .  .  .  .  .  .  . 227

                                                      10-16   SGFM Address Register (SGFMADR) . . . . . . . . . . .           .  .  .  .  .  .  . 228

                                                      10-17   SGFM Data Register (SGFMDATA) . . . . . . . . . . . . .         .  .  .  .  .  .  . 229

                                                      10-18   Example Program Algorithm. . . . . . . . . . . . . . . . . . .  .  .  .  .  .  .  . 235

                                                      10-19   SGFM Interrupt Implementation . . . . . . . . . . . . . . . .   .  .  .  .  .  .  . 241

                                                      11-1    Clock Module Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . 247

                                                      11-2    Synthesizer Control Register (SYNCR) . . . . . . . . . . . . . . . . . 250

                                                      11-3    Synthesizer Status Register (SYNSR) . . . . . . . . . . . . . . . . . .253

                                                      11-4    Synthesizer Test Register (SYNTR) . . . . . . . . . . . . . . . . . . . . 256

                                                      11-5    Synthesizer Test Register 2 (SYNTR2) . . . . . . . . . . . . . . . . . 257

                                                      11-6    Lock Detect Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260

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                                 32                           List of Figures                                                    MOTOROLA

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                                                       Figure                               Title    Page

                                                       11-7    PLL Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .267

                                                       11-8    Crystal Oscillator Example . . . . . . . . . . . . . . . . . . . . . . . . . . . 267

                                                       12-1    Ports Module Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . 272

                                                       12-2    Port Output Data Registers (PORTx) . . . . . . . . . . . . . . . . . . .275

                                                       12-3    Port Data Direction Registers (DDRx) . . . . . . . . . . . . . . . . . .276

                                                       12-4    Port Pin Data/Set Data Registers (PORTxP/SETx) . . . . . . . . 277

                                                       12-5    Port Clear Output Data Registers (CLRx). . . . . . . . . . . . . . . . 278

Freescale Semiconductor, Inc...                        12-6    Port C, D, I7, and I6 Pin Assignment

                                                               Register (PCDPAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279

                                                       12-7    Port E Pin Assignment Register (PEPAR) . . . . . . . . . . . . . . . 280

                                                       12-8    Digital Input Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .283

                                                       12-9    Digital Output Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283

                                                       13-1    EPORT Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286

                                                       13-2    EPORT Pin Assignment Register (EPPAR) . . . . . . . . . . . . . .288

                                                       13-3    EPORT Data Direction Register (EPDDR) . . . . . . . . . . . . . . . 290

                                                       13-4    EPORT Port Interrupt Enable Register (EPIER). . . . . . . . . . . 291

                                                       13-5    EPORT Port Data Register (EPDR) . . . . . . . . . . . . . . . . . . . . 292

                                                       13-6    EPORT Port Pin Data Register (EPPDR). . . . . . . . . . . . . . . . 292

                                                       13-7    EPORT Port Flag Register (EPFR) . . . . . . . . . . . . . . . . . . . . 293

                                                       14-1    Watchdog Timer Block Diagram . . . . . . . . . . . . . . . . . . . . . . .297

                                                       14-2    Watchdog Control Register (WCR). . . . . . . . . . . . . . . . . . . . . 299

                                                       14-3    Watchdog Modulus Register (WMR) . . . . . . . . . . . . . . . . . . . 301

                                                       14-4    Watchdog Count Register (WCNTR) . . . . . . . . . . . . . . . . . . . 302

                                                       14-5    Watchdog Service Register (WSR) . . . . . . . . . . . . . . . . . . . . 303

                                                       15-1    PIT Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306

                                                       15-2    PIT Control and Status Register (PCSR) . . . . . . . . . . . . . . . . 309

                                                       15-3    PIT Modulus Register (PMR) . . . . . . . . . . . . . . . . . . . . . . . . . 312

                                                       15-4    PIT Count Register (PCNTR) . . . . . . . . . . . . . . . . . . . . . . . . . 313

                                                       15-5    Counter Reloading from the Modulus Latch . . . . . . . . . . . . . .314

                                                       15-6    Counter in Free-Running Mode . . . . . . . . . . . . . . . . . . . . . . .315

                                                       16-1    Timer Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320

                                                       16-2    Timer Input Capture/Output Compare

                                                               Select Register (TIMIOS). . . . . . . . . . . . . . . . . . . . . . . . . . 324

                                 MMC2114 • MMC2113  •  MMC2112 — Rev. 1.0                            Advance Information

                                 MOTOROLA                                  List of Figures                                                                33

                                                             For More Information On This Product,

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                                 List of Figures

                                                      Figure                   Title                                                              Page

                                                      16-3    Timer Compare Force Register (TIMCFORC) . . . . . . .                      .  .  .  .  . 325

                                                      16-4    Timer Output Compare 3 Mask Register (TIMOC3M) .                           .  .  .  .  . 326

                                                      16-5    Timer Output Compare 3 Data Register (TIMOC3D) . .                         .  .  .  .  . 327

                                                      16-6    Timer Counter Register High (TIMCNTH)    ..........                        .  .  .  .  . 328

                                                      16-7    Timer Counter Register Low (TIMCNTL) . . . . . . . . . . .                 .  .  .  .  . 328

                                                      16-8    Timer System Control Register (TIMSCR1) . . . . . . . . .                  .  .  .  .  . 329

                                                      16-9    Fast Clear Flag Logic . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  . 330

Freescale Semiconductor, Inc...                       16-10   Timer Toggle-On-Overflow Register (TIMTOV) . . . . . .                     .  .  .  .  . 330

                                                      16-11   Timer Control Register 1 (TIMCTL1) . . . . . . . . . . . . . .             .  .  .  .  . 331

                                                      16-12   Timer Control Register 2 (TIMCTL2) . . . . . . . . . . . . . .             .  .  .  .  . 332

                                                      16-13   Timer Interrupt Enable Register (TIMIE). . . . . . . . . . . .             .  .  .  .  . 333

                                                      16-14   Timer System Control Register 2 (TIMSCR2) . . . . . . .                    .  .  .  .  . 334

                                                      16-15   Timer Flag Register 1 (TIMFLG1). . . . . . . . . . . . . . . . .           .  .  .  .  . 336

                                                      16-16   Timer Flag Register 2 (TIMFLG2). . . . . . . . . . . . . . . . .           .  .  .  .  . 337

                                                      16-17   Timer Channel [0:3] Register High (TIMCxH). . . . . . . .                  .  .  .  .  . 338

                                                      16-18   Timer Channel [0:3] Register Low (TIMCxL) . . . . . . . .                  .  .  .  .  . 338

                                                      16-19   Pulse Accumulator Control Register (TIMPACTL) . . . .                      .  .  .  .  . 339

                                                      16-20   Pulse Accumulator Flag Register (TIMPAFLG) . . . . . .                     .  .  .  .  . 341

                                                      16-21   Pulse Accumulator Counter Register High

                                                              (TIMPACNTH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . .      .  .  .  .  . 342

                                                      16-22   Pulse Accumulator Counter Register Low

                                                              (TIMPACNTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . .      .  .  .  .  . 342

                                                      16-23   Timer Port Data Register (TIMPORT)   .............                         .  .  .  .  . 343

                                                      16-24   Timer Port Data Direction Register (TIMDDR) . . . . . . .                  .  .  .  .  . 344

                                                      16-25   Timer Test Register (TIMTST) . . . . . . . . . . . . . . . . . . .         .  .  .  .  . 345

                                                      16-26   Channel 3 Output Compare/Pulse Accumulator Logic .                         .  .  .  .  . 348

                                                      17-1    SCI Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .356

                                                      17-2    SCI Baud Rate Register High (SCIBDH) . . . . . . . . . . . . . . . . 360

                                                      17-3    SCI Baud Rate Register Low (SCIBDL) . . . . . . . . . . . . . . . . . 360

                                                      17-4    SCI Control Register 1 (SCICR1) . . . . . . . . . . . . . . . . . . . . . . 361

                                                      17-5    SCI Control Register 2 (SCICR2) . . . . . . . . . . . . . . . . . . . . . . 364

                                                      17-6    SCI Status Register 1 (SCISR1). . . . . . . . . . . . . . . . . . . . . . .366

                                                      17-7    SCI Status Register 2 (SCISR2). . . . . . . . . . . . . . . . . . . . . . .369

                                                      17-8    SCI Data Register High (SCIDRH) . . . . . . . . . . . . . . . . . . . . . 370

                                                      17-9    SCI Data Register Low (SCIDRL). . . . . . . . . . . . . . . . . . . . . . 370

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                                 34                           List of Figures                                                            MOTOROLA

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                                                       Figure                               Title                                                         Page

                                                       17-10   SCI Pullup and Reduced Drive Register (SCIPURD) .                              .  .  .  .  .  . 371

                                                       17-11   SCI Port Data Register (SCIPORT) . . . . . . . . . . . . . .                   .  .  .  .  .  . 372

                                                       17-12   SCI Data Direction Register (SCIDDR) . . . . . . . . . . .                     .  .  .  .  .  . 373

                                                       17-13   SCI Data Formats . . . . . . . . . . . . . . . . . . . . . . . . . . . .       .  .  .  .  .  . 374

                                                       17-14   Transmitter Block Diagram . . . . . . . . . . . . . . . . . . . . .            .  .  .  .  .  . 376

                                                       17-15   SCI Receiver Block Diagram . . . . . . . . . . . . . . . . . . .               .  .  .  .  .  . 381

                                                       17-16   Receiver Data Sampling . . . . . . . . . . . . . . . . . . . . . . .           .  .  .  .  .  . 382

Freescale Semiconductor, Inc...                        17-17   Start Bit Search Example 1. . . . . . . . . . . . . . . . . . . . .            .  .  .  .  .  . 384

                                                       17-18   Start Bit Search Example 2. . . . . . . . . . . . . . . . . . . . .            .  .  .  .  .  . 385

                                                       17-19   Start Bit Search Example 3. . . . . . . . . . . . . . . . . . . . .            .  .  .  .  .  . 385

                                                       17-20   Start Bit Search Example 4. . . . . . . . . . . . . . . . . . . . .            .  .  .  .  .  . 386

                                                       17-21   Start Bit Search Example 5. . . . . . . . . . . . . . . . . . . . .            .  .  .  .  .  . 386

                                                       17-22   Start Bit Search Example 6. . . . . . . . . . . . . . . . . . . . .            .  .  .  .  .  . 387

                                                       17-23   Slow Data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  . 388

                                                       17-24   Fast Data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  . 389

                                                       17-25   Single-Wire Operation (LOOPS = 1, RSRC = 1) . . . .                            .  .  .  .  .  . 392

                                                       17-26   Loop Operation (LOOPS = 1, RSRC = 0). . . . . . . . . .                        .  .  .  .  .  . 393

                                                       18-1    SPI Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . .        .  .  .  .  .  . 399

                                                       18-2    SPI Control Register 1 (SPICR1) . . . . . . . . . . . . . . . .                .  .  .  .  .  . 402

                                                       18-3    SPI Control Register 2 (SPICR2) . . . . . . . . . . . . . . . .                .  .  .  .  .  . 405

                                                       18-4    SPI Baud Rate Register (SPIBR) . . . . . . . . . . . . . . . .                 .  .  .  .  .  . 406

                                                       18-5    SPI Status Register (SPISR) . . . . . . . . . . . . . . . . . . .              .  .  .  .  .  . 408

                                                       18-6    SPI Data Register (SPIDR). . . . . . . . . . . . . . . . . . . . .             .  .  .  .  .  . 409

                                                       18-7    SPI Pullup and Reduced Drive Register (SPIPURD) .                              .  .  .  .  .  . 410

                                                       18-8    SPI Port Data Register (SPIPORT) . . . . . . . . . . . . . .                   .  .  .  .  .  . 411

                                                       18-9    SPI Port Data Direction Register (SPIDDR) . . . . . . . .                      .  .  .  .  .  . 412

                                                       18-10   Full-Duplex Operation. . . . . . . . . . . . . . . . . . . . . . . . .         .  .  .  .  .  . 413

                                                       18-11   SPI Clock Format 1 (CPHA = 1) . . . . . . . . . . . . . . . . .                .  .  .  .  .  . 417

                                                       18-12   SPI Clock Format 0 (CPHA = 0) . . . . . . . . . . . . . . . . .                .  .  .  .  .  . 418

                                                       18-13   Transmission Error Due to Master/Slave Clock Skew                              .  .  .  .  .  . 419

                                                       19-1    QADC Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 429

                                                       19-2    QADC Input and Output Signals. . . . . . . . . . . . . . . . . . . . . . .432

                                                       19-3    QADC Module Configuration Register (QADCMCR) . . . . . . . 437

                                                       19-4    QADC Test Register (QADCTEST) . . . . . . . . . . . . . . . . . . . . 438

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                                 MOTOROLA                                  List of Figures                                                                   35

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                                 List of Figures

                                                      Figure                   Title                                                                 Page

                                                      19-5    QADC Port QA Data Register (PORTQA) . . . . . . .                    .  .  .  .  .  .  .  . 439

                                                      19-6    QADC Port QB Data Register (PORTQB) . . . . . . .                    .  .  .  .  .  .  .  . 439

                                                      19-7    QADC Port QA Data Direction Register (DDRQA)

                                                              and Port QB Data Direction Register (DDRQB)                          .  .  .  .  .  .  .  . 441

                                                      19-8    QADC Control Register 0 (QACR0) . . . . . . . . . . . .              .  .  .  .  .  .  .  . 442

                                                      19-9    QADC Control Register 1 (QACR1) . . . . . . . . . . . .              .  .  .  .  .  .  .  . 445

                                                      19-10   QADC Control Register 2 (QACR2) . . . . . . . . . . . .              .  .  .  .  .  .  .  . 448

Freescale Semiconductor, Inc...                       19-11   QADC Status Register 0 (QASR0) . . . . . . . . . . . . .             .  .  .  .  .  .  .  . 453

                                                      19-12   Queue Status Transition . . . . . . . . . . . . . . . . . . . . .    .  .  .  .  .  .  .  . 461

                                                      19-13   QADC Status Register 1 (QASR1) . . . . . . . . . . . . .             .  .  .  .  .  .  .  . 462

                                                      19-14   Conversion Command Word Table (CCW) . . . . . .                      .  .  .  .  .  .  .  . 464

                                                      19-15   Right-Justified Unsigned Result Register (RJURR)                     .  .  .  .  .  .  .  . 468

                                                      19-16   Left-Justified Signed Result Register (LJSRR). . . .                 .  .  .  .  .  .  .  . 469

                                                      19-17   Left-Justified Unsigned Result Register (LJURR). .                   .  .  .  .  .  .  .  . 470

                                                      19-18   External Multiplexing Configuration . . . . . . . . . . . .          .  .  .  .  .  .  .  . 472

                                                      19-19   QADC Analog Subsystem Block Diagram . . . . . . .                    .  .  .  .  .  .  .  . 474

                                                      19-20   Conversion Timing . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  .  .  . 475

                                                      19-21   Bypass Mode Conversion Timing . . . . . . . . . . . . . .            .  .  .  .  .  .  .  . 476

                                                      19-22   QADC Queue Operation with Pause . . . . . . . . . . .                .  .  .  .  .  .  .  . 480

                                                      19-23   CCW Priority Situation 1 . . . . . . . . . . . . . . . . . . . . .   .  .  .  .  .  .  .  . 483

                                                      19-24   CCW Priority Situation 2 . . . . . . . . . . . . . . . . . . . . .   .  .  .  .  .  .  .  . 483

                                                      19-25   CCW Priority Situation 3 . . . . . . . . . . . . . . . . . . . . .   .  .  .  .  .  .  .  . 484

                                                      19-26   CCW Priority Situation 4 . . . . . . . . . . . . . . . . . . . . .   .  .  .  .  .  .  .  . 484

                                                      19-27   CCW Priority Situation 5 . . . . . . . . . . . . . . . . . . . . .   .  .  .  .  .  .  .  . 485

                                                      19-28   CCW Priority Situation 6 . . . . . . . . . . . . . . . . . . . . .   .  .  .  .  .  .  .  . 486

                                                      19-29   CCW Priority Situation 7 . . . . . . . . . . . . . . . . . . . . .   .  .  .  .  .  .  .  . 486

                                                      19-30   CCW Priority Situation 8 . . . . . . . . . . . . . . . . . . . . .   .  .  .  .  .  .  .  . 487

                                                      19-31   CCW Priority Situation 9 . . . . . . . . . . . . . . . . . . . . .   .  .  .  .  .  .  .  . 487

                                                      19-32   CCW Priority Situation 10 . . . . . . . . . . . . . . . . . . . .    .  .  .  .  .  .  .  . 488

                                                      19-33   CCW Priority Situation 11 . . . . . . . . . . . . . . . . . . . .    .  .  .  .  .  .  .  . 488

                                                      19-34   CCW Freeze Situation 12 . . . . . . . . . . . . . . . . . . . .      .  .  .  .  .  .  .  . 489

                                                      19-35   CCW Freeze Situation 13 . . . . . . . . . . . . . . . . . . . .      .  .  .  .  .  .  .  . 489

                                                      19-36   CCW Freeze Situation 14 . . . . . . . . . . . . . . . . . . . .      .  .  .  .  .  .  .  . 490

                                                      19-37   CCW Freeze Situation 15 . . . . . . . . . . . . . . . . . . . .      .  .  .  .  .  .  .  . 490

                                                      19-38   CCW Freeze Situation 16 . . . . . . . . . . . . . . . . . . . .      .  .  .  .  .  .  .  . 490

                                                      19-39   CCW Freeze Situation 17 . . . . . . . . . . . . . . . . . . . .      .  .  .  .  .  .  .  . 491

                                 Advance Information                           MMC2114 • MMC2113 • MMC2112 — Rev. 1.0

                                 36                           List of Figures                                                            MOTOROLA

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                                                       Figure                               Title                                            Page

                                                       19-40   CCW Freeze Situation 18 . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  . 491

                                                       19-41   CCW Freeze Situation 19 . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  . 491

                                                       19-42   QADC Clock Subsystem Functions . . . . . . . . . . . . . . . . .           .  .  . 503

                                                       19-43   QADC Conversion Queue Operation . . . . . . . . . . . . . . . .            .  .  . 506

                                                       19-44   Equivalent Analog Input Circuitry . . . . . . . . . . . . . . . . . . .    .  .  . 510

                                                       19-45   Errors Resulting from Clipping . . . . . . . . . . . . . . . . . . . . .   .  .  . 511

                                                       19-46   External Positive Edge Trigger Mode Timing with Pause.                     .  .  . 512

Freescale Semiconductor, Inc...                        19-47   Gated Mode, Single Scan Timing . . . . . . . . . . . . . . . . . . .       .  .  . 514

                                                       19-48   Gated Mode, Continuous Scan Timing. . . . . . . . . . . . . . .            .  .  . 514

                                                       19-49   Star-Ground at the Point of Power Supply Origin . . . . . . .              .  .  . 516

                                                       19-50   Input Pin Subjected to Negative Stress . . . . . . . . . . . . . .         .  .  . 518

                                                       19-51   Input Pin Subjected to Positive Stress . . . . . . . . . . . . . . .       .  .  . 518

                                                       19-52   External Multiplexing of Analog Signal Sources . . . . . . . .             .  .  . 520

                                                       19-53   Electrical Model of an A/D Input Pin . . . . . . . . . . . . . . . . .     .  .  . 521

                                                       20-1    Read Cycle Flowchart. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 535

                                                       20-2    Write Cycle Flowchart. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 537

                                                       20-3    Master Mode — 1-Clock Read and Write Cycle . . . . . . . . . . . 539

                                                       20-4    Master Mode — 2-Clock Read and Write Cycle . . . . . . . . . . . 539

                                                       20-5    Internal (Show) Cycle Followed by External 1-Clock Read . . 542

                                                       20-6    Internal (Show) Cycle Followed by External 1-Clock Write                      . .543

                                                       21-1    Chip Select Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . 549

                                                       21-2    Chip Select Control Register 0 (CSCR0) . . . . . . . . . . . . . . . . 551

                                                       21-3    Chip Select Control Register 1 (CSCR1) . . . . . . . . . . . . . . . . 552

                                                       21-4    Chip Select Control Register 2 (CSCR2) . . . . . . . . . . . . . . . . 552

                                                       21-5    Chip Select Control Register 3 (CSCR3) . . . . . . . . . . . . . . . . 553

                                                       22-1    Top-Level Tap Module and Low-Level (OnCE)

                                                               TAP Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 562

                                                       22-2    Top-Level TAP Controller State Machine . . . . . . . . . . . . . . . . 566

                                                       22-3    IDCODE Register Bit Specification. . . . . . . . . . . . . . . . . . . . . 571

                                                       22-4    OnCE Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 579

                                                       22-5    Low-Level (OnCE) Tap Module Data Registers (DRs) . . . . . . 580

                                                       22-6    OnCE Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 583

                                                       22-7    OnCE Controller and Serial Interface . . . . . . . . . . . . . . . . . . .585

                                 MMC2114 • MMC2113  •  MMC2112 — Rev. 1.0                                 Advance Information

                                 MOTOROLA                                  List of Figures                                                                37

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                                 List of Figures

                                                      Figure                   Title                                                                       Page

                                                      22-8    OnCE Interface Diagram . . . . . . . . . . . . . . . . . . . . . . . . .                  .  .  . 586

                                                      22-9    OnCE Command Register (OCMR) . . . . . . . . . . . . . . . . .                            .  .  . 588

                                                      22-10   OnCE Control Register (OCR) . . . . . . . . . . . . . . . . . . . . .                     .  .  . 590

                                                      22-11   OnCE Status Register (OSR) . . . . . . . . . . . . . . . . . . . . . .                    .  .  . 594

                                                      22-12   OnCE Memory Breakpoint Logic . . . . . . . . . . . . . . . . . . .                        .  .  . 596

                                                      22-13   OnCE Trace Logic Block Diagram . . . . . . . . . . . . . . . . . .                        .  .  . 599

                                                      22-14   CPU Scan Chain Register (CPUSCR) . . . . . . . . . . . . . . .                            .  .  . 602

Freescale Semiconductor, Inc...                       22-15   Control State Register (CTL) . . . . . . . . . . . . . . . . . . . . . .                  .  .  . 604

                                                      22-16   OnCE PC FIFO. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .             .  .  . 606

                                                      22-17   Recommended Connector Interface to JTAG/OnCE Port                                         .  .  . 609

                                                      23-1    CLKOUT Timing . . . . . . . . . . . . . . . . . . . . .      .  .  ..  ..  .  .  .  .  .  .  .  . 626

                                                      23-2    Clock Read/Write Cycle Timing . . . . . . . . .              .  .  ..  ..  .  .  .  .  .  .  .  . 627

                                                      23-3    Read/Write Cycle Timing with Wait States .                   .  .  ..  ..  .  .  .  .  .  .  .  . 628

                                                      23-4    Show Cycle Timing . . . . . . . . . . . . . . . . . . .      .  .  ..  ..  .  .  .  .  .  .  .  . 629

                                                      23-5    GPIO Timing . . . . . . . . . . . . . . . . . . . . . . . .  .  .  ..  ..  .  .  .  .  .  .  .  . 630

                                                      23-6    RESET and Configuration Override Timing                      .  .  ..  ..  .  .  .  .  .  .  .  . 631

                                                      23-7    SPI Timing Diagram . . . . . . . . . . . . . . . . . .       .  .  ..  ..  .  .  .  .  .  .  .  . 633

                                                      23-8    Test Clock Input Timing . . . . . . . . . . . . . . .        .  .  ..  ..  .  .  .  .  .  .  .  . 635

                                                      23-9    Boundary Scan (JTAG) Timing. . . . . . . . . .               .  .  ..  ..  .  .  .  .  .  .  .  . 636

                                                      23-10   Test Access Port Timing. . . . . . . . . . . . . . .         .  .  ..  ..  .  .  .  .  .  .  .  . 636

                                                      23-11   TRST Timing. . . . . . . . . . . . . . . . . . . . . . . .   .  .  ..  ..  .  .  .  .  .  .  .  . 636

                                                      23-12   Debug Event Pin Timing . . . . . . . . . . . . . . .         .  .  ..  ..  .  .  .  .  .  .  .  . 637

                                 Advance Information                           MMC2114 • MMC2113 • MMC2112 — Rev. 1.0

                                 38                           List of Figures                                                                  MOTOROLA

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                                 Advance   Information — MMC2114, MMC2113, and MMC2112

                                                                                                List                   of       Tables

                                           Table                                         Title                                                 Page

                                           1-1    Package Option Summary . . . . . . . . . . . . . . .           .  .  ...      .  .  .  .  .  . . .46

Freescale Semiconductor, Inc...            2-1    Register Address Location Map . . . . . . . . . . .            .  .  ...      .  .  .  .  .  . . .56

                                           3-1    Package Pinouts. . . . . . . . . . . . . . . . . . . . . . .   .  .  ...      .  .  .  .  .  . . .98

                                           3-2    Signal Descriptions . . . . . . . . . . . . . . . . . . . . .  .  .  ...      .  .  .  .  .  . .106

                                           4-1    Signal Properties      ......................                  .  .  .  .  .  .  .  .  .  .  . .124

                                           4-2    Write-Once Bits Read/Write Accessibility . . . .               .  .  .  .  .  .  .  .  .  .  . . 125

                                           4-3    Chip Configuration Module Memory Map . . . .                   .  .  .  .  .  .  .  .  .  .  . .126

                                           4-4    Chip Configuration Mode Selection . . . . . . . .              .  .  .  .  .  .  .  .  .  .  . .127

                                           4-5    Bus Monitor Timeout Values. . . . . . . . . . . . . .          .  .  .  .  .  .  .  .  .  .  . .129

                                           4-6    Reset Configuration Pin States During Reset.                   .  .  .  .  .  .  .  .  .  .  . .133

                                           4-7    Configuration During Reset . . . . . . . . . . . . . .         .  .  .  .  .  .  .  .  .  .  . .134

                                           4-8    Chip Configuration Mode Selection . . . . . . . .              .  .  .  .  .  .  .  .  .  .  . .135

                                           4-9    Chip Select CS0 Configuration Encoding . . . .                 .  .  .  .  .  .  .  .  .  .  . .136

                                           4-10   Boot Device Selection. . . . . . . . . . . . . . . . . . .     .  .  .  .  .  .  .  .  .  .  . .136

                                           4-11   Output Pad Driver Strength Selection. . . . . . .              .  .  .  .  .  .  .  .  .  .  . .137

                                           4-12   Clock Mode Selection . . . . . . . . . . . . . . . . . . .     .  .  .  .  .  .  .  .  .  .  . .137

                                           5-1    Reset Controller Signal Properties . . . . . . . . .           .  .  ...      .  .  .  .  .  . .141

                                           5-2    Reset Controller Address Map . . . . . . . . . . . .           .  .  ...      .  .  .  .  .  . .142

                                           5-3    Reset Source Summary . . . . . . . . . . . . . . . . .         .  .  ...      .  .  .  .  .  . .147

                                           6-1    CPU and Peripherals in Low-Power Modes . .                     .  .  ...      .  .  .  .  .  . .164

                                           7-1    M•CORE Instruction Set . . . . . . . . . . . . . . . . .       .  .  ...      .  .  .  .  .  . . 173

                                 MMC2114 • MMC2113 • MMC2112 — Rev. 1.0                                             Advance Information

                                 MOTOROLA                                List of Tables                                                        39

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                                 List of Tables

                                                      Table                     Title                                                                Page

                                                      8-1    Interrupt Controller Module Memory Map . . . . . . . .                   .  .  .  .  .  . . .180

                                                      8-2    MASK Encoding . . . . . . . . . . . . . . . . . . . . . . . . . . .      .  .  .  .  .  . . .182

                                                      8-3    Priority Select Encoding . . . . . . . . . . . . . . . . . . . . .       .  .  .  .  .  . . . 191

                                                      8-4    Fast Interrupt Vector Number . . . . . . . . . . . . . . . . .           .  .  .  .  .  . . .194

                                                      8-5    Vector Table Mapping. . . . . . . . . . . . . . . . . . . . . . .        .  .  .  .  .  . . .194

                                                      8-6    Interrupt Source Assignment . . . . . . . . . . . . . . . . .            .  .  .  .  .  . . .197

Freescale Semiconductor, Inc...                       10-1   SGFM Configuration Field . . . . . . . . . . . . . . . . . . .           .  .  .  .  .  . . .211

                                                      10-2   SGFM Register Address Map. . . . . . . . . . . . . . . . .               .  .  .  .  .  . . .212

                                                      10-3   Register Bank Select Decoding . . . . . . . . . . . . . . .              .  .  .  .  .  . . .215

                                                      10-4   Security States . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  . . .218

                                                      10-5   SGFMCMD User Mode Commands . . . . . . . . . . . .                       .  .  .  .  .  . . .226

                                                      10-6   FLASH User Mode Commands . . . . . . . . . . . . . . .                   .  .  .  .  .  . . .234

                                                      10-7   SGFM Interrupt Sources. . . . . . . . . . . . . . . . . . . . .          .  .  .  .  .  . . .240

                                                      11-1   Signal Properties  ..........................                            .  .  .  .  .  . . .248

                                                      11-2   Clock Module Memory Map . . . . . . . . . . . . . . . . . .              .  .  .  .  .  . . .249

                                                      11-3   System Frequency Multiplier of the Reference

                                                             Frequency in Normal PLL Mode . . . . . . . . . . . .                     .  .  .  .  .  . . .251

                                                      11-4   STPMD[1:0] Operation in Stop Mode . . . . . . . . . . .                  .  .  .  .  .  . . .253

                                                      11-5   System Clock Modes . . . . . . . . . . . . . . . . . . . . . . .         .  .  .  .  .  . . .254

                                                      11-6   Clock-Out and Clock-In Relationships . . . . . . . . . .                 .  .  .  .  .  . . .258

                                                      11-7   Loss of Clock Summary . . . . . . . . . . . . . . . . . . . . .          .  .  .  .  .  . . .262

                                                      11-8   Stop Mode Operation . . . . . . . . . . . . . . . . . . . . . . .        .  .  .  .  .  . . .263

                                                      11-9   Charge Pump Current and MFD

                                                             in Normal Mode Operation. . . . . . . . . . . . . . . . .                .  .  .  .  .  . . .268

                                                      12-1   I/O Port Module Memory Map. . . . . . . . . . . . . . . . .              .  .  .  .  .  . . .274

                                                      12-2   PEPAR Reset Values . . . . . . . . . . . . . . . . . . . . . . .         .  .  .  .  .  . . .280

                                                      12-3   Ports A–I Supported Pin Functions. . . . . . . . . . . . .               .  .  .  .  .  . . .282

                                                      13-1   Edge Port Module Memory Map . . . . . . . . . . . . . . .                .  .  .  .  .  . . .287

                                                      13-2   EPPAx Field Settings . . . . . . . . . . . . . . . . . . . . . . .       .  .  .  .  .  . . .289

                                                      14-1   Watchdog Timer Module Memory Map. . . . . . . . . .                      .  .  .  .  .  . . .298

                                 Advance Information                            MMC2114 • MMC2113 • MMC2112 — Rev. 1.0

                                 40                          List of Tables                                                                 MOTOROLA

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                                                       Table                               Title                                                     Page

                                                       15-1   Programmable Interrupt Timer Modules Memory Map . .                              .  .  . .308

                                                       15-2   Prescaler Select Encoding . . . . . . . . . . . . . . . . . . . . . . .          .  .  . .310

                                                       15-3   PIT Interrupt Requests . . . . . . . . . . . . . . . . . . . . . . . . . .       .  .  . .316

                                                       16-1   Signal Properties  ..............................                                .  .  . .322

                                                       16-2   Timer Modules Memory Map . . . . . . . . . . . . . . . . . . . . .               .  .  . .323

                                                       16-3   Output Compare Action Selection . . . . . . . . . . . . . . . . .                .  .  . .331

Freescale Semiconductor, Inc...                        16-4   Input Capture Edge Selection. . . . . . . . . . . . . . . . . . . . .            .  .  . .332

                                                       16-5   Prescaler Selection. . . . . . . . . . . . . . . . . . . . . . . . . . . . .     .  .  . .335

                                                       16-6   Clock Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  . . 340

                                                       16-7   Timer Settings and Pin Functions. . . . . . . . . . . . . . . . . .              .  .  . .350

                                                       16-8   Timer Interrupt Requests . . . . . . . . . . . . . . . . . . . . . . . .         .  .  . .351

                                                       17-1   Signal Properties  ..............................                                .  .  . .358

                                                       17-2   Serial Communications Interface Module Memory Map .                              .  .  . .359

                                                       17-3   SCI Normal, Loop, and Single-Wire Mode

                                                              Pin Configurations . . . . . . . . . . . . . . . . . . . . . . . . . . .         .  .  . .362

                                                       17-4   Example Baud Rates (System Clock = 33 MHz) . . . . . .                           .  .  . .375

                                                       17-5   Example 10-Bit and 11-Bit Frames. . . . . . . . . . . . . . . . .                .  .  . .377

                                                       17-6   Start Bit Verification . . . . . . . . . . . . . . . . . . . . . . . . . . . .   .  .  . .383

                                                       17-7   Data Bit Recovery. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .     .  .  . .383

                                                       17-8   Stop Bit Recovery . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .    .  .  . .384

                                                       17-9   SCI Port Control Summary . . . . . . . . . . . . . . . . . . . . . . .           .  .  . .394

                                                       17-10  SCI Interrupt Request Sources. . . . . . . . . . . . . . . . . . . .             .  .  . .395

                                                       18-1   Signal Properties  ..............................                                .  .  . .400

                                                       18-2   SPI Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       .  .  . .402

                                                       18-3   SS Pin I/O Configurations. . . . . . . . . . . . . . . . . . . . . . . .         .  .  . .404

                                                       18-4   Bidirectional Pin Configurations . . . . . . . . . . . . . . . . . . .           .  .  . .405

                                                       18-5   SPI Baud Rate Selection (33-MHz Module Clock) . . . . .                          .  .  . .407

                                                       18-6   SPI Port Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       .  .  . .411

                                                       18-7   Normal Mode and Bidirectional Mode. . . . . . . . . . . . . . .                  .  .  . .421

                                                       18-8   SPI Interrupt Request Sources . . . . . . . . . . . . . . . . . . . .            .  .  . .424

                                                       19-1   Multiplexed Analog Input Channels . . . . . . . . . . . . . . . .                .  .  . .435

                                                       19-2   QADC Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . .          .  .  . .436

                                 MMC2114 • MMC2113  •  MMC2112 — Rev. 1.0                             Advance Information

                                 MOTOROLA                                  List of Tables                                                            41

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                                                      Table                     Title                                                                       Page

                                                      19-3   Prescaler fSYS Divide-by Values . . . . . . . . . .               .  .  .  ..  .  .  ..  .  .  . .444

                                                      19-4   Queue 1 Operating Modes . . . . . . . . . . . . . .               .  .  .  ..  .  .  ..  .  .  . .446

                                                      19-5   Queue 2 Operating Modes . . . . . . . . . . . . . .               .  .  .  ..  .  .  ..  .  .  . .449

                                                      19-6   CCW Pause Bit Response . . . . . . . . . . . . . .                .  .  .  ..  .  .  ..  .  .  . .455

                                                      19-7   Queue Status . . . . . . . . . . . . . . . . . . . . . . . .      .  .  .  ..  .  .  ..  .  .  . .458

                                                      19-8   Input Sample Times . . . . . . . . . . . . . . . . . . .          .  .  .  ..  .  .  ..  .  .  . .465

                                                      19-9   Non-Multiplexed Channel Assignments

Freescale Semiconductor, Inc...                              and Pin Designations. . . . . . . . . . . . . . . .               .  .  .  ..  .  .  ..  .  .  . .466

                                                      19-10  Multiplexed Channel Assignments

                                                             and Pin Designations. . . . . . . . . . . . . . . .               .  .  .  ..  .  .  ..  .  .  . .467

                                                      19-11  Analog Input Channels . . . . . . . . . . . . . . . . .           .  .  .  ..  .  .  ..  .  .  . .473

                                                      19-12  Trigger Events . . . . . . . . . . . . . . . . . . . . . . .      .  .  .  ..  .  .  ..  .  .  . .481

                                                      19-13  Status Bits. . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  ..  .  .  ..  .  .  . .482

                                                      19-14  External Circuit Settling Time to 1/2 LSB . . .                   .  .  .  ..  .  .  ..  .  .  . .523

                                                      19-15  Error Resulting from Input Leakage (IOff) . . .                   .  .  .  ..  .  .  ..  .  .  . .524

                                                      19-16  QADC Status Flags and Interrupt Sources. .                        .  .  .  ..  .  .  ..  .  .  . .524

                                                      20-1   Signal Properties  .....................                          .  .  .  ..  .  .  ..  .  .  . .529

                                                      20-2   Data Transfer Cases. . . . . . . . . . . . . . . . . . .          .  .  .  ..  .  .  ..  .  .  . .533

                                                      20-3   EB[3:0] Assertion Encoding . . . . . . . . . . . . .              .  .  .  ..  .  .  ..  .  .  . .534

                                                      20-4   Emulation Mode Chip-Select Summary . . . .                        .  .  .  ..  .  .  ..  .  .  . .541

                                                      20-5   Transfer Code Definitions . . . . . . . . . . . . . . .           .  .  .  ..  .  .  ..  .  .  . .544

                                                      20-6   Processor Status Encoding . . . . . . . . . . . . .               .  .  .  ..  .  .  ..  .  .  . .544

                                                      21-1   Signal Properties  .....................                          .  .  .  ..  .  .  ..  .  .  . .550

                                                      21-2   Chip Select Memory Map . . . . . . . . . . . . . . .              .  .  .  ..  .  .  ..  .  .  . .550

                                                      21-3   Chip Select Wait States Encoding . . . . . . . .                  .  .  .  ..  .  .  ..  .  .  . .555

                                                      21-4   Chip Select Address Range Encoding . . . . .                      .  .  .  ..  .  .  ..  .  .  . .557

                                                      22-1   JTAG Instructions . . . . . . . . . . . . . . . . . . . . .       .  .  .  ..  .  .  ..  .  .  . .568

                                                      22-2   List of Pins Not Scanned in JTAG Mode . . .                       .  .  .  ..  .  .  ..  .  .  . .574

                                                      22-3   Boundary Scan Register Definition. . . . . . . .                  .  .  .  ..  .  .  ..  .  .  . .575

                                                      22-4   OnCE Register Addressing. . . . . . . . . . . . . .               .  .  .  ..  .  .  ..  .  .  . .589

                                                      22-5   Sequential Control Field Settings . . . . . . . . .               .  .  .  ..  .  .  ..  .  .  . .591

                                                      22-6   Memory Breakpoint Control Field Settings . .                      .  .  .  ..  .  .  ..  .  .  . .593

                                                      22-7   Processor Mode Field Settings. . . . . . . . . . .                .  .  .  ..  .  .  ..  .  .  . .595

                                 Advance Information                            MMC2114 • MMC2113 • MMC2112 — Rev. 1.0

                                 42                          List of Tables                                                                       MOTOROLA

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                                                       Table                               Title                                                      Page

                                                       23-1   Absolute Maximum Ratings . . . . . . . . . . . . . . . . . .             .  .  ....     . .613

                                                       23-2   Thermal Characteristics . . . . . . . . . . . . . . . . . . . . .        .  .  ....     . .614

                                                       23-3   ESD Protection Characteristics . . . . . . . . . . . . . . .             .  .  ....     . .615

                                                       23-4   DC Electrical Specifications . . . . . . . . . . . . . . . . . .         .  .  ....     . . 616

                                                       23-5   PLL Electrical Specifications. . . . . . . . . . . . . . . . . .         .  .  ....     . .618

                                                       23-6   QADC Absolute Maximum Ratings. . . . . . . . . . . . .                   .  .  ....     . .620

                                                       23-7   QADC Electrical Specifications (Operating) . . . . . .                   .  .  ....     . .621

Freescale Semiconductor, Inc...                        23-8   QADC Conversion Specifications (Operating) . . . .                       .  .  ....     . .622

                                                       23-9   SGFM FLASH Program and Erase Characteristics                             .  .  ....     . .624

                                                       23-10  SGFM FLASH Module Life Characteristics . . . . . .                       .  .  ....     . .624

                                                       23-11  External Interface Timing Characteristics  .......                       .  .  ....     . .625

                                                       23-12  GPIO Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  ....     . .630

                                                       23-13  Reset and Configuration Override Timing    .......                       .  .  ....     . .631

                                                       23-14  SPI Timing Characteristics . . . . . . . . . . . . . . . . . . .         .  .  ....     . .632

                                                       23-15  OnCE, JTAG, and Boundary Scan Timing . . . . . . .                       .  .  ....     . .635

                                                       25-1   MC Order Numbers . . . . . . . . . . . . . . . . . . . . . . . .         .  .  ....     . .647

                                 MMC2114 • MMC2113  •  MMC2112 — Rev. 1.0                                Advance Information

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                                                                         Section 1.           General Description

                                 1.1  Contents

                                                    1.2  Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

Freescale Semiconductor, Inc...                     1.3  Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

                                                    1.4  Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

                                 1.2  Introduction

                                                    The MMC2114, MMC2113, and MMC2112 are members of a family of

                                                    general-purpose microcontrollers (MCU) based on the M•CORE M210

                                                    central processor unit (CPU).

                                                    These are low-voltage devices that operate between 2.7 volts and

                                                    3.6 volts. They are well suited for use in battery-powered applications.

                                                    The maximum operating frequency is 33 MHz over a temperature range

                                                    of –40°C to 85°C.

                                                    Available packages are:

                                                    •    100-pin low-profile quad flat pack (LQFP) for single-chip mode

                                                         operation

                                                    •    144-pin LQFP for applications requiring an external memory

                                                         interface or a large number of general-purpose inputs/outputs

                                                         (GPIO)

                                                    •    196-ball plastic mold array process ball grid array (MAPBGA)

                                                         providing the same functionality as the 144-pin LQFP in a smaller

                                                         form factor

                                                    Table 1-1 summarizes the memory sizes, package options, and

                                                    operating modes of the MMC2112, MMC2113, and MMC2114.

                                 MMC2114 • MMC2113 • MMC2112 — Rev. 1.0                         Advance Information

                                 MOTOROLA                                General Description                                                              45

                                                         For More Information On This Product,

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                                 General Description

                                                               Table 1-1. Package Option Summary

                                                      Device   On-Chip SRAM         On-Chip FLASH  Packages    Operating

                                                               (Kbytes)             (Kbytes)                   Modes(1)

                                                      MMC2112            32           —            144 LQFP    Master only

                                                                                                   196 MAPBGA

                                                      MMC2113            8            128          100 LQFP    Single chip

                                                                                                   144 LQFP             Master

                                                      MMC2114            32           256          196 MAPBGA  Emulation

                                                      1. See 4.4 Modes of Operation for descriptions of the different MCU operating modes.

Freescale Semiconductor, Inc...       NOTE:           The MMC2113 may contain more than 8K of internal SRAM, but only the

                                                      8K range from 0x0080_0000 to 0x0080_1fff is tested and guaranteed to

                                                      be operational. It is recommended that internal SRAM outside this range

                                                      not be used. Accesses to SRAM outside this range terminate without a

                                                      transfer error exception.

                                 1.3  Features

                                                      Features include:

                                                      •  M•CORE M210 integer processor:

                                                         –    32-bit reduced instruction set computer (RISC) architecture

                                                         –    Low power and high performance

                                                      •  OnCE debug support

                                                      •  128 Kbytes (MMC2113) or 256 Kbytes (MMC2114) FLASH

                                                         memory(1):

                                                         –    Single cycle byte, half-word (16-bit) and word (32-bit) reads

                                                         –    Fast automated program and erase cycles

                                                         –    Ability to program one FLASH bank while executing from

                                                              another (MMC2114 only)

                                                         –    Interrupt on program/erase command completion

                                                         –    Flexible protection scheme for accidental program/erase

                                                         –    Access restriction controls for both supervisor/user and

                                                              data/program spaces

                                                      1. The MMC2112 has no integrated FLASH memory and is intended for use with external

                                                      non-volatile memory devices.

                                 Advance Information                                MMC2114 • MMC2113 • MMC2112 — Rev. 1.0

                                 46                            General Description                             MOTOROLA

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                                                                                                                       Features

                                                          –  Enhanced security feature prevents unauthorized access to

                                                             contents of FLASH (protects company IP)

                                                          –  Single supply operation (no need for separate, high voltage

                                                             program/erase supply)

                                                       •  8 Kbytes (MMC2113) or 32 Kbytes (MMC2112 and MMC2114) of

                                                          static random-access memory (SRAM):

                                                          –  Single cycle byte, half-word (16-bit), and word (32-bit) reads

                                                             and writes

Freescale Semiconductor, Inc...                           –  Standby power supply support

                                                       •  Serial peripheral interface (SPI):

                                                          –  Master mode and slave mode

                                                          –  Wired-OR mode

                                                          –  Slave select output

                                                          –  Mode fault error flag with CPU interrupt capability

                                                          –  Double-buffered receiver

                                                          –  Serial clock with programmable polarity and phase

                                                          –  Control of SPI operation during wait mode

                                                          –  Reduced drive control

                                                          –  General-purpose input/output (I/O) capability

                                                       •  Two serial communications interfaces (SCI):

                                                          –  Full-duplex operation

                                                          –  Standard mark/space non-return-to-zero (NRZ) format

                                                          –  13-bit baud rate prescaler

                                                          –  Programmable 8-bit or 9-bit data format

                                                          –  Separately enabled transmitter and receiver

                                                          –  Separate receiver and transmitter CPU interrupt requests

                                                          –  Two receiver wakeup methods (idle line and address mark)

                                                          –  Receiver framing error detection

                                                          –  Hardware parity checking

                                                          –  1/16 bit-time noise detection

                                                          –  Reduced drive control

                                                          –  General-purpose I/O capability

                                 MMC2114 • MMC2113  •  MMC2112 — Rev. 1.0                                   Advance Information

                                 MOTOROLA                                  General Description                               47

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                                 General Description

                                                      •  Two timers:

                                                         –  Four 16-bit input capture/output compare channels

                                                         –  16-bit architecture

                                                         –  16-bit pulse accumulator

                                                         –  Pulse widths variable from microseconds to seconds

                                                         –  Eight selectable prescalers

                                                         –  Toggle-on-overflow feature for pulse-width modulation

                                                      •  Queued analog-to-digital converter (QADC):

Freescale Semiconductor, Inc...                          –  Eight analog input channels

                                                         –  10-bit resolution ±2 counts accuracy

                                                         –  Minimum 7 µs conversion time

                                                         –  Internal sample and hold

                                                         –  Programmable input sample time for various source

                                                            impedances

                                                         –  Two conversion command queues with a total of 64 entries

                                                         –  Subqueues possible using pause mechanism

                                                         –  Queue complete and pause interrupts available on both

                                                            queues

                                                         –  Queue pointers indicate current location for each queue

                                                         –  Automated queue modes initiated by:

                                                            External edge trigger and gated trigger

                                                            Periodic/interval timer, within queued analog-to-digital

                                                            converter (QADC) module {queue1 and queue2}

                                                            Software command

                                                         –  Single-scan or continuous-scan of queues

                                                         –  Output data readable in three formats:

                                                            Right-justified unsigned

                                                            Left-justified signed

                                                            Left-justified unsigned

                                                         –  Unused analog channels can be used as digital I/O

                                                         –  Minimum pin set configuration implemented

                                 Advance Information                               MMC2114 • MMC2113 • MMC2112 — Rev. 1.0

                                 48                         General Description                                 MOTOROLA

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                                                                                                               General Description

                                                                                                                          Features

                                                       •  Interrupt controller:

                                                          –  Up to 40 interrupt sources

                                                          –  32 unique programmable priority levels for each interrupt

                                                             source

                                                          –  Independent enable/disable of pending interrupts based on

                                                             priority level

                                                          –  Normal or fast interrupt request for each priority level

                                                          –  Fast interrupt requests always have priority over normal

Freescale Semiconductor, Inc...                              interrupts

                                                          –  Ability to mask interrupts at and below a defined priority level

                                                          –  Ability to select between autovectored or vectored interrupt

                                                             requests

                                                          –  Vectored interrupts generated based on priority level

                                                          –  Ability to generate a separate vector number for normal and

                                                             fast interrupts

                                                          –  Ability for software to self-schedule interrupts

                                                          –  Software visibility of pending interrupts and interrupt signals to

                                                             core

                                                          –  Asynchronous operation to support wakeup from low-power

                                                             modes

                                                       •  External interrupts supported:

                                                          –  Rising/falling edge select

                                                          –  Low-level sensitive

                                                          –  Ability for software generation of external interrupt event

                                                          –  Interrupt pins configurable as general-purpose I/O

                                                       •  Two periodic interval timers:

                                                          –  16-bit counter with modulus "initial count" register

                                                          –  Selectable as free running or count down

                                                          –  16 selectable prescalers — 20 to 215

                                                       •  Watchdog timer:

                                                          –  16-bit counter with modulus "initial count" register

                                                          –  Pause option for low-power modes

                                 MMC2114 • MMC2113  •  MMC2112 — Rev. 1.0                                      Advance Information

                                 MOTOROLA                                  General Description                                   49

                                                          For More Information On This Product,

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                                                      Freescale Semiconductor, Inc.

                                 General Description

                                                      •  Phase-lock loop (PLL):

                                                         –  Reference crystal from 2 to 10 MHz

                                                         –  Low-power modes supported

                                                         –  Separate clock-out signal

                                                      •  Integrated low-voltage detector (LVD):

                                                         –  Can be enabled and disabled under software control

                                                         –  Sets flag when VDD drops below internal bandgap reference

                                                            threshold

Freescale Semiconductor, Inc...                          –  Reset and interrupt request enable bits

                                                         –  Optional automatic disabling in low-power stop mode

                                                      •  Reset:

                                                         –  Separate reset in and reset out signals

                                                         –  Seven sources of reset:

                                                                 Power-on reset (POR)

                                                                 External

                                                                 Software

                                                                 Watchdog timer

                                                                 Loss of clock

                                                                 Loss of PLL lock

                                                                 Low-voltage detect

                                                         –  Status flag indicates source of last reset

                                                      •  Chip configurations:

                                                         –  Support for single-chip, master, emulation, and test modes

                                                         –  System configuration during reset

                                                         –  Bus monitor

                                                         –  Configurable output pad drive strength control

                                                      •  General-purpose input/output (GPIO):

                                                         –  Up to 72 bits of GPIO

                                                         –  Coherent 32-bit control

                                                         –  Bit manipulation supported via set/clear functions

                                                         –  Unused peripheral pins may be used as extra GPIO.

                                 Advance Information                                  MMC2114 • MMC2113 • MMC2112 — Rev. 1.0

                                 50                              General Description                             MOTOROLA

                                                         For More Information On This Product,

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                                                                                                General Description

                                                                                                                    Block Diagram

                                                      •  External bus interface:

                                                         –  Provides for direct support of asynchronous random-access

                                                            memory (RAM), read-only memory (ROM), FLASH, and

                                                            memory mapped peripherals

                                                         –  Bidirectional data bus with wide (32-bit) and narrow (16-bit)

                                                            modes

                                                         –  23-bit address bus with four chip selects provide access to

                                                            32 Mbytes of external memory

                                                         –  Byte/write enables

Freescale Semiconductor, Inc...                          –  Boot from on-chip FLASH or external memories

                                                         –  Internal bus activity is visible via show-cycle mode

                                                         –  Special chip selects support replacement of GPIO with

                                                            external port replacement logic

                                                      •  Joint Test Action Group (JTAG) support for system-level board

                                                         testing

                                 1.4  Block  Diagram

                                                      The basic structure of these devices is shown in Figure 1-1.

                                 MMC2114 • MMC2113 • MMC2112 — Rev. 1.0                         Advance Information

                                 MOTOROLA                                General Description                               51

                                                         For More Information On This Product,

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                General Description

                                          TRST  TCLK  TMS  TDI  TDO         DE                        VSTBY                       VDDF                 VSSF

                                                      JTAG

                                                      TAP                                             SRAM                                   FLASH

                                                                                                 8 KBYTES (MMC2113)      128 KBYTES (MMC2113)

                                                                                                 32 KBYTES (MMC2112/4)   256 KBYTES (MMC2114)

                                                                                                                                  0 KBYTE (MMC2112)

                                                                                                                                                                                                        D[31:0]

Inc...                                                                                                                                                   EXTERNAL MEMORY INTERFACE                      A[22:0]

                                                      OnCE                                                                                                                                              R/W

                                                                                                                                                                                                        EB[3:0]

                                                                                                            CPU    BUS                                                              PORTS               CS[3:0]

                                                      CPU                                                                                                                                               TC[2:0]

Semiconductor,                                                                                                                                                                                          SHS

                                                                                           IPBUS                                                 CS                                                     CSE[1:0]

                                                                                           INTERFACE                                                                                                    TA

                              PSTAT[3:0]                                                                                                         TEST                                                   TEA

                                                                                                 PROGRAMMABLE                                                                                           OE

                                                                                                  INTERVAL                                                                                              TEST

                                                                                                  TIMER 1                                                                                               EXTAL

                                                INTERRUPT                                        PROGRAMMABLE                                                                                           XTAL

                                                                                                  INTERVAL               OSC/PLL                                                                        CLKOUT

                                          CONTROLLER                                              TIMER 2                                                                                               PLLEN

                                                                                                  WATCHDOG                                          POR

                    INT[7:0]                          EDGE                                                                                                                                              RESET

                                                      PORT                                        TIMER                                          RESET                                                  RSTOUT

Freescale                                                                                                                                           LVD                                                 VSS x 8

                                                                                                                                                                                                        VDD x 8

                                                                                                      IPBUS

                                                                                                                                                                                                        VRL, VRH

                                          TIM1                  TIM2                 SCI1                    SCI2                 SPI                        ADC                                        VDDA, VSSA

                                                                                                                                                                                                        VDDH

                                          ICOC1[3:0]            ICOC2[3:0]           TXD1  RXD1              TXD2  RXD2  MISO     MOSI  SCK  SS          PQB[3:0]                   PQA[4:3]  PQA[1:0]

                                                                                     Figure 1-1. Block Diagram

                Advance Information                                                                                      MMC2114 • MMC2113 • MMC2112 — Rev. 1.0

                52                                                                               General Description                                                                                    MOTOROLA

                                                                                For  More Information On This Product,

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                                 Advance Information — MMC2114, MMC2113, and MMC2112

                                                                         Section 2.         System Memory Map

                                 2.1  Contents

                                                    2.2  Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

Freescale Semiconductor, Inc...                     2.3  Address Map. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

                                                    2.4  Register Map     . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57

                                 2.2  Introduction

                                                    The address maps, shown in Figure 2-1, Figure 2-2, and  Figure  2-3,

                                                    include:

                                                    •    Internal FLASH:

                                                         –    256 Kbytes (MMC2114)

                                                         –    128 Kbytes (MMC2113)

                                                         –    0 Kbytes (MMC2112)

                                                    •    Internal static random-access memory (SRAM):

                                                         –    32 Kbytes (MMC2112 and MMC2114)

                                                         –    8 Kbytes (MMC2113)

                                                    •    Internal memory mapped registers

                                                    •    External address space

                                 MMC2114 • MMC2113 • MMC2112 — Rev. 1.0                                Advance Information

                                 MOTOROLA                                System Memory Map                                                                53

                                                         For More Information On This Product,

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                                 System Memory Map

                                 2.3  Address Map

                                                           0xffff_ffff

                                                                              EXTERNAL MEMORY

                                                           0x8000_0000

Freescale Semiconductor, Inc...                            0x00d0_002f

                                                                              REGISTERS

                                                                              SEE TABLE 2-1

                                                           0x00c0_0000

                                                           0x0080_7fff

                                                                              INTERNAL SRAM

                                                                              32 KBYTES

                                                           0x0080_0000

                                                           0x0000_0000

                                                           Figure 2-1. MMC2112 Address         Map

                                                           0xffff_ffff

                                                                              EXTERNAL MEMORY

                                                           0x8000_0000

                                                           0x00d0_002f

                                                                              REGISTERS

                                                                              SEE TABLE 2-1

                                                           0x00c0_0000

                                                           0x0080_1fff        INTERNAL SRAM

                                                           0x0080_0000        8 KBYTES

                                                           0x0001_ffff

                                                                              INTERNAL FLASH

                                                           0x0000_0000        128 KBYTES

                                                           Figure 2-2. MMC2113 Address         Map

                                 Advance Information                          MMC2114 • MMC2113 • MMC2112 — Rev. 1.0

                                 54                        System Memory Map                        MOTOROLA

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                                                                                                                  Address Map

                                           NOTE:  The MMC2113 may contain more than 8K of internal SRAM, but only the

                                                  8K range from 0x0080_0000 to 0x0080_1fff is tested and guaranteed to

                                                  be operational. It is recommended that internal SRAM outside this range

                                                  not be used. Accesses to SRAM outside this range terminate without a

                                                  transfer error exception.

                                                                             0xffff_ffff

Freescale Semiconductor, Inc...                                                             EXTERNAL MEMORY

                                                                             0x8000_0000

                                                                             0x00d0_002f

                                                                                            REGISTERS

                                                                                            SEE TABLE 2-1

                                                                             0x00c0_0000

                                                                             0x0080_7fff    INTERNAL SRAM

                                                                             0x0080_0000    32 KBYTES

                                                                             0x0003_ffff    INTERNAL FLASH

                                                                             0x0000_0000    256 KBYTES

                                                                         Figure 2-3. MMC2114 Address         Map

                                 MMC2114 • MMC2113 • MMC2112 — Rev. 1.0                                      Advance Information

                                 MOTOROLA                                System Memory Map                                 55

                                                  For More Information On This Product,

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                                 System Memory        Map

                                                                      Table 2-1. Register Address Location Map(1)

                                                           Base Address      Maximum                           Usage

                                                           (Hex)               Size

                                                           0x00c0_0000         64 Kbyte  Ports(2) (PORTS)

                                                           0x00c1_0000         64 Kbyte  Chip configuration (CCM)

                                                           0x00c2_0000         64 Kbyte  Chip selects (CS)

                                                           0x00c3_0000         64 Kbyte  Clocks (CLOCK)

                                                           0x00c4_0000         64 Kbyte  Reset (RESET)

Freescale Semiconductor, Inc...                            0x00c5_0000         64 Kbyte  Interrupt controller (INTC)

                                                           0x00c6_0000         64 Kbyte  Edge port (EPORT)

                                                           0x00c7_0000         64 Kbyte  Watchdog timer (WDT)

                                                           0x00c8_0000         64 Kbyte  Programmable interrupt timer 1 (PIT1)

                                                           0x00c9_0000         64 Kbyte  Programmable interrupt timer 2 (PIT2)

                                                           0x00ca_0000         64 Kbyte  Queued analog-to-digital converter (QADC)

                                                           0x00cb_0000         64 Kbyte  Serial peripheral interface (SPI)

                                                           0x00cc_0000         64 Kbyte  Serial communications interface 1 (SCI1)

                                                           0x00cd_0000         64 Kbyte  Serial communications interface 2 (SCI2)

                                                           0x00ce_0000         64 Kbyte  Timer 1 (TIM1)

                                                           0x00cf_0000         64 Kbyte  Timer 2 (TIM2)

                                                           0x00d0_0000         64 Kbyte  FLASH registers (SGFM)

                                                           0x8000_0000         2 Gbyte   External Memory

                                                           1. See module sections for details of how much of each block is being decoded. Accesses to

                                                           addresses  outside  the   module  memory  maps   (and      also  the  reserved                   area

                                                           0x00d1_0000–0x7fff_ffff) will not be responded to and will result in a bus monitor transfer

                                                           error exception.

                                                           2. The port register space is mirrored/repeated in the 64-Kbyte block. This allows the full 64-

                                                           Kbyte block to be decoded and used to execute an external access to a port replacement

                                                           unit in emulation mode.

                                 Advance Information                                            MMC2114 • MMC2113 • MMC2112 — Rev. 1.0

                                 56                                          System Memory Map                                   MOTOROLA

                                                           For More Information On This Product,

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                                                                                                                                          Register Map

                                 2.4  Register Map

                                 Address                Register Name                                          Bit Number

                                 Ports (PORTS)

                                                                                     Bit 7   6       5         4           3   2       1       Bit 0

                                 0x00c0_0000            Port A Output Data  Read:

                                                        Register (PORTA)             PORTA7  PORTA6  PORTA5    PORTA4  PORTA3  PORTA2  PORTA1  PORTA0

                                                        See page 275.       Write:

                                                                            Reset:   1       1       1         1           1   1       1       1

                                                                                     Bit 7   6       5         4           3   2       1       Bit 0

Freescale Semiconductor, Inc...  0x00c0_0001            Port B Output Data  Read:

                                                        Register (PORTB)             PORTB7  PORTB6  PORTB5    PORTB4  PORTB3  PORTB2  PORTB1  PORTB0

                                                        See page 275.       Write:

                                                                            Reset:   1       1       1         1           1   1       1       1

                                                                                     Bit 7   6       5         4           3   2       1       Bit 0

                                 0x00c0_0002            Port C Output Data  Read:

                                                        Register (PORTC)             PORTC7  PORTC6  PORTC5    PORTC4  PORTC3  PORTC2  PORTC1  PORTC0

                                                        See page 275.       Write:

                                                                            Reset:   1       1       1         1           1   1       1       1

                                                                                     Bit 7   6       5         4           3   2       1       Bit 0

                                 0x00c0_0003            Port D Output Data  Read:

                                                        Register (PORTD)             PORTD7  PORTD6  PORTD5    PORTD4  PORTD3  PORTD2  PORTD1  PORTD0

                                                        See page 275.       Write:

                                                                            Reset:   1       1       1         1           1   1       1       1

                                                                                     Bit 7   6       5         4           3   2       1       Bit 0

                                 0x00c0_0004            Port E Output Data  Read:

                                                        Register (PORTE)             PORTE7  PORTE6  PORTE5    PORTE4  PORTE3  PORTE2  PORTE1  PORTE0

                                                        See page 275.       Write:

                                                                            Reset :  1       1       1         1           1   1       1       1

                                                                                     Bit 7   6       5         4           3   2       1       Bit 0

                                 0x00c0_0005            Port F Output Data  Read:

                                                        Register (PORTF)             PORTF7  PORTF6  PORTF5    PORTF4  PORTF3  PORTF2  PORTF1  PORTF0

                                                        See page 275.       Write:

                                                                            Reset:   1       1       1         1           1   1       1       1

                                                                                     Bit 7   6       5         4           3   2       1       Bit 0

                                 0x00c0_0006            Port G Output Data  Read:

                                                        Register (PORTG)             PORTG7  PORTG6  PORTG5    PORTG4  PORTG3  PORTG2  PORTG1  PORTG0

                                                        See page 275.       Write:

                                                                            Reset:   1       1       1         1           1   1       1       1

                                 P = Current pin state  U = Unaffected                       = Writes have no effect and the access terminates without a transfer error exception.

                                                        Figure 2-4. Register Summary (Sheet 1 of 37)

                                 MMC2114 • MMC2113 • MMC2112 — Rev. 1.0                                                           Advance Information

                                 MOTOROLA                                                   System Memory Map                                                                       57

                                                                            For More Information On This Product,

                                                                                     Go to: www.freescale.com
                                                                        Freescale Semiconductor, Inc.

                                 System Memory Map

                                     Address            Register Name                                            Bit Number

                                                                                       Bit 7   6       5         4           3                 2                  1  Bit 0

                                 0x00c0_0007            Port H Output Data     Read:

                                                        Register (PORTH)               PORTH7  PORTH6  PORTH5    PORTH4  PORTH3  PORTH2           PORTH1             PORTH0

                                                        See page 275.          Write:

                                                                               Reset:  1       1       1         1           1                 1                  1  1

                                                                                       Bit 7   6       5         4           3                 2                  1  Bit 0

                                 0x00c0_0008            Port I Output Data     Read:

                                                        Register (PORTI)               PORTI7  PORTI6  PORTI5    PORTI4  PORTI3  PORTI2           PORTI1             PORTI0

                                                        See page 275.          Write:

                                                                               Reset:  1       1       1         1           1                 1                  1  1

Freescale Semiconductor, Inc...                                                        Bit 7   6       5         4           3                 2                  1  Bit 0

                                 0x00c0_0009            Reserved                               Writes have no effect, reads return 0s, and the access terminates

                                     ↓                                                                    without a transfer error exception.

                                 0x00c0_000b

                                                                                       Bit 7   6       5         4           3                 2                  1  Bit 0

                                 0x00c0_000c            Port A Data Direction  Read:

                                                        Register (DDRA)                DDRA7   DDRA6   DDRA5     DDRA4   DDRA3   DDRA2            DDRA1              DDRA0

                                                        See page 276.          Write:

                                                                               Reset:  0       0       0         0           0                 0                  0  0

                                                                                       Bit 7   6       5         4           3                 2                  1  Bit 0

                                 0x00c0_000d            Port B Data Direction  Read:

                                                        Register (DDRB)                DDRB7   DDRB6   DDRB5     DDRB4   DDRB3   DDRB2            DDRB1              DDRB0

                                                        See page 276.          Write:

                                                                               Reset:  0       0       0         0           0                 0                  0  0

                                                                                       Bit 7   6       5         4           3                 2                  1  Bit 0

                                 0x00c0_000e            Port C Data Direction  Read:

                                                        Register (DDRC)                DDRC7   DDRC6   DDRC5     DDRC4   DDRC3   DDRC2            DDRC1              DDRC0

                                                        See page 276.          Write:

                                                                               Reset:  0       0       0         0           0                 0                  0  0

                                                                                       Bit 7   6       5         4           3                 2                  1  Bit 0

                                 0x00c0_000f            Port D Data Direction  Read:

                                                        Register (DDRD)                DDRD7   DDRD6   DDRD5     DDRD4   DDRD3   DDRD2            DDRD1              DDRD0

                                                        See page 276.          Write:

                                                                               Reset:  0       0       0         0           0                 0                  0  0

                                                                                       Bit 7   6       5         4           3                 2                  1  Bit 0

                                 0x00c0_0010            Port E Data Direction  Read:

                                                        Register (DDRE)                DDRE7   DDRE6   DDRE5     DDRE4   DDRE3   DDRE2            DDRE1              DDRE0

                                                        See page 276.          Write:

                                                                               Reset:  0       0       0         0           0                 0                  0  0

                                 P = Current pin state  U = Unaffected                         = Writes have no effect and the access terminates without a transfer error exception.

                                                        Figure 2-4. Register Summary (Sheet 2 of 37)

                                 Advance Information                                                             MMC2114 • MMC2113 • MMC2112 — Rev. 1.0

                                 58                                                           System Memory Map                                                      MOTOROLA

                                                                               For More Information On This Product,

                                                                                       Go to: www.freescale.com
                                                                        Freescale Semiconductor, Inc.

                                                                                                                                                    System Memory Map

                                                                                                                                                                      Register Map

                                 Address                Register Name                                             Bit Number

                                                                                       Bit 7    6        5        4           3                  2                 1  Bit 0

                                 0x00c0_0011            Port F Data Direction  Read:

                                                        Register (DDRF)                DDRF7    DDRF6    DDRF5    DDRF4    DDRF3    DDRF2               DDRF1         DDRF0

                                                        See page 276.          Write:

                                                                               Reset:  0        0        0        0           0                  0                 0  0

                                                                                       Bit 7    6        5        4           3                  2                 1  Bit 0

                                 0x00c0_0012            Port G Data Direction  Read:

                                                        Register (DDRG)                DDRG7    DDRG6    DDRG5    DDRG4    DDRG3    DDRG2               DDRG1         DDRG0

                                                        See page 276.          Write:

                                                                               Reset:  0        0        0        0           0                  0                 0  0

Freescale Semiconductor, Inc...                                                        Bit 7    6        5        4           3                  2                 1  Bit 0

                                 0x00c0_0013            Port H Data Direction  Read:

                                                        Register (DDRH)                DDRH7    DDRH6    DDRH5    DDRH4    DDRH3    DDRH2               DDRH1         DDRH0

                                                        See page 276.          Write:

                                                                               Reset:  0        0        0        0           0                  0                 0  0

                                                                                       Bit 7    6        5        4           3                  2                 1  Bit 0

                                 0x00c0_0014            Port I Data Direction  Read:

                                                        Register (DDRI)                DDRI7    DDRI6    DDRI5    DDRI4    DDRI3                 DDRI2  DDRI1         DDRI0

                                                        See page 276.          Write:

                                                                               Reset:  0        0        0        0           0                  0                 0  0

                                                                                       Bit 7    6        5        4           3                  2                 1  Bit 0

                                 0x00c0_0015            Reserved                                Writes have no effect, reads return 0s, and the access terminates

                                 ↓                                                                          without a transfer error exception.

                                 0x00c0_0017

                                                                                       Bit 7    6        5        4           3                  2                 1  Bit 0

                                 0x00c0_0018            Port A Pin Data/Set    Read:   PORTAP7  PORTAP6  PORTAP5  PORTAP4  PORTAP3  PORTAP2             PORTAP1       PORTAP0

                                                        Data Register          Write:  SETA7    SETA6    SETA5    SETA4    SETA3                 SETA2  SETA1         SETA0

                                                        (PORTAP/SETA)

                                                        See page 277.          Reset:  P        P        P        P           P                  P                 P  P

                                                                                       Bit 7    6        5        4           3                  2                 1  Bit 0

                                 0x00c0_0019            Port B Pin Data/Set    Read:   PORTBP7  PORTBP6  PORTBP5  PORTBP4  PORTBP3  PORTBP2             PORTBP1       PORTBP0

                                                        Data Register          Write:  SETB7    SETB6    SETB5    SETB4    SETB3                 SETB2  SETB1         SETB0

                                                        (PORTBP/SETB)

                                                        See page 277.          Reset:  P        P        P        P           P                  P                 P  P

                                                                                       Bit 7    6        5        4           3                  2                 1  Bit 0

                                 0x00c0_001a            Port C Pin Data/Set    Read:   PORTCP7  PORTCP6  PORTCP5  PORTCP4  PORTCP3  PORTCP2             PORTCP1       PORTCP0

                                                        Data Register          Write:  SETC7    SETC6    SETC5    SETC4    SETC3                 SETC2  SETC1         SETC0

                                                        (PORTCP/SETC)

                                                        See page 277.          Reset:  P        P        P        P           P                  P                 P  P

                                 P = Current pin state  U = Unaffected                          = Writes have no effect and the access terminates without a transfer error exception.

                                                        Figure 2-4. Register Summary (Sheet 3 of 37)

                                 MMC2114 • MMC2113 • MMC2112 — Rev. 1.0                                                                                 Advance Information

                                 MOTOROLA                                                     System Memory Map                                                                        59

                                                                               For More Information On This Product,

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                                                                        Freescale Semiconductor, Inc.

                                 System Memory Map

                                     Address            Register Name                                            Bit Number

                                                                                      Bit 7    6        5        4           3                  2                 1  Bit 0

                                 0x00c0_001b            Port D Pin Data/Set   Read:   PORTDP7  PORTDP6  PORTDP5  PORTDP4  PORTDP3  PORTDP2             PORTDP1       PORTDP0

                                                        Data Register         Write:  SETD7    SETD6    SETD5    SETD4    SETD3                 SETD2  SETD1         SETD0

                                                        (PORTDP/SETD)

                                                        See page 277.         Reset:  P        P        P        P           P                  P                 P  P

                                                                                      Bit 7    6        5        4           3                  2                 1  Bit 0

                                 0x00c0_001c            Port E Pin Data/Set   Read:   PORTEP7  PORTEP6  PORTEP5  PORTEP4  PORTEP3  PORTEP2             PORTEP1       PORTEP0

                                                        Data Register         Write:  SETE7    SETE6    SETE5    SETE4    SETE3                 SETE2  SETE1         SETE0

                                                        (PORTEP/SETE)

                                                        See page 277.         Reset:  P        P        P        P           P                  P                 P  P

Freescale Semiconductor, Inc...                                                       Bit 7    6        5        4           3                  2                 1  Bit 0

                                 0x00c0_001d            Port F Pin Data/Set   Read:   PORTFP7  PORTFP6  PORTFP5  PORTFP4  PORTFP3  PORTFP2             PORTFP1       PORTFP0

                                                        Data Register         Write:  SETF7    SETF6    SETF5    SETF4    SETF3                 SETF2  SETF1         SETF0

                                                        (PORTFP/SETF)

                                                        See page 277.         Reset:  P        P        P        P           P                  P                 P  P

                                                                                      Bit 7    6        5        4           3                  2                 1  Bit 0

                                 0x00c0_001e            Port G Pin Data/Set   Read:   PORTGP7  PORTGP6  PORTGP5  PORTGP4  PORTGP3  PORTGP2             PORTGP1       PORTGP0

                                                        Data Register         Write:  SETG7    SETG6    SETG5    SETG4    SETG3                 SETG2  SETG1         SETG0

                                                        (PORTGP/SETG)

                                                        See page 277.         Reset:  P        P        P        P           P                  P                 P  P

                                                                                      Bit 7    6        5        4           3                  2                 1  Bit 0

                                 0x00c0_001f            Port H Pin Data/Set   Read:   PORTHP7  PORTHP6  PORTHP5  PORTHP4  PORTHP3  PORTHP2             PORTHP1       PORTHP0

                                                        Data Register         Write:  SETH7    SETH6    SETH5    SETH4    SETH3                 SETH2  SETH1         SETH0

                                                        (PORTHP/SETH)

                                                        See page 277.         Reset:  P        P        P        P           P                  P                 P  P

                                                                                      Bit 7    6        5        4           3                  2                 1  Bit 0

                                 0x00c0_0020            Port I Pin Data/Set   Read:   PORTIP7  PORTIP6  PORTIP5  PORTIP4  PORTIP3  PORTIP2             PORTIP1       PORTIP0

                                                        Data Register         Write:  SETI7    SETI6    SETI5    SETI4    SETI3                 SETI2  SETI1         SETI0

                                                        (PORTIP/SETI)

                                                        See page 277.         Reset:  P        P        P        P           P                  P                 P  P

                                                                                      Bit 7    6        5        4           3                  2                 1  Bit 0

                                 0x00c0_0021            Reserved                               Writes have no effect, reads return 0s, and the access terminates

                                     ↓                                                                     without a transfer error exception.

                                 0x00c0_0023

                                                                                      Bit 7    6        5        4           3                  2                 1  Bit 0

                                 0x00c0_0024            Port A Clear Output   Read:   0        0        0        0           0                  0                 0  0

                                                        Data Register (CLRA)  Write:  CLRA7    CLRA6    CLRA5    CLRA4    CLRA3                 CLRA2  CLRA1         CLRA0

                                                        See page 278.

                                                                              Reset:  0        0        0        0           0                  0                 0  0

                                 P = Current pin state  U = Unaffected                         = Writes have no effect and the access terminates without a transfer error exception.

                                                        Figure 2-4. Register Summary (Sheet 4 of 37)

                                 Advance Information                                                             MMC2114 • MMC2113 • MMC2112 — Rev. 1.0

                                 60                                                          System Memory Map                                                       MOTOROLA

                                                                              For More Information On This Product,

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                                                                                                                                                    System Memory Map

                                                                                                                                                           Register Map

                                 Address                 Register Name                                           Bit Number

                                                                                       Bit 7  6      5           4           3                   2      1      Bit 0

                                 0x00c0_0025             Port B Clear Output   Read:   0      0      0           0           0                   0      0      0

                                                         Data Register (CLRB)  Write:  CLRB7  CLRB6  CLRB5       CLRB4  CLRB3                    CLRB2  CLRB1  CLRB0

                                                         See page 278.

                                                                               Reset:  0      0      0           0           0                   0      0      0

                                                                                       Bit 7  6      5           4           3                   2      1      Bit 0

                                 0x00c0_0026             Port C Clear Output   Read:   0      0      0           0           0                   0      0      0

                                                         Data Register (CLRC)  Write:  CLRC7  CLRC6  CLRC5       CLRC4  CLRC3                    CLRC2  CLRC1  CLRC0

                                                         See page 278.

                                                                               Reset:  0      0      0           0           0                   0      0      0

Freescale Semiconductor, Inc...                                                        Bit 7  6      5           4           3                   2      1      Bit 0

                                 0x00c0_0027             Port D Clear Output   Read:   0      0      0           0           0                   0      0      0

                                                         Data Register (CLRD)  Write:  CLRD7  CLRD6  CLRD5       CLRD4  CLRD3                    CLRD2  CLRD1  CLRD0

                                                         See page 278.

                                                                               Reset:  0      0      0           0           0                   0      0      0

                                                                                       Bit 7  6      5           4           3                   2      1      Bit 0

                                 0x00c0_0028             Port E Clear Output   Read:   0      0      0           0           0                   0      0      0

                                                         Data Register (CLRE)  Write:  CLRE7  CLRE6  CLRE5       CLRE4  CLRE3                    CLRE2  CLRE1  CLRE0

                                                         See page 278.

                                                                               Reset:  0      0      0           0           0                   0      0      0

                                                                                       Bit 7  6      5           4           3                   2      1      Bit 0

                                 0x00c0_0029             Port F Clear Output   Read:   0      0      0           0           0                   0      0      0

                                                         Data Register (CLRF)  Write:  CLRF7  CLRF6  CLRF5       CLRF4  CLRF3                    CLRF2  CLRF1  CLRF0

                                                         See page 278.

                                                                               Reset:  0      0      0           0           0                   0      0      0

                                                                                       Bit 7  6      5           4           3                   2      1      Bit 0

                                 0x00c0_002a             Port G Clear Output   Read:   0      0      0           0           0                   0      0      0

                                                         Data Register (CLRG)  Write:  CLRG7  CLRG6  CLRG5       CLRG4  CLRG3                    CLRG2  CLRG1  CLRG0

                                                         See page 278.

                                                                               Reset:  0      0      0           0           0                   0      0      0

                                                                                       Bit 7  6      5           4           3                   2      1      Bit 0

                                 0x00c0_002b             Port H Clear Output   Read:   0      0      0           0           0                   0      0      0

                                                         Data Register (CLRH)  Write:  CLRH7  CLRH6  CLRH5       CLRH4  CLRH3                    CLRH2  CLRH1  CLRH0

                                                         See page 278.

                                                                               Reset:  0      0      0           0           0                   0      0      0

                                 P = Current pin  state  U = Unaffected                       = Writes have no effect and the access terminates  without a transfer error exception.

                                                         Figure 2-4. Register Summary (Sheet 5 of 37)

                                 MMC2114 • MMC2113 • MMC2112 — Rev. 1.0                                                                                 Advance Information

                                 MOTOROLA                                                     System Memory Map                                                                       61

                                                                               For More Information On This Product,

                                                                                       Go to: www.freescale.com
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                                 System Memory Map

                                     Address            Register Name                                           Bit Number

                                                                                      Bit 7     6      5        4           3                  2                   1            Bit 0

                                 0x00c0_002c            Port I Clear Output   Read:   0         0      0        0           0                  0                   0            0

                                                        Data Register (CLRI)  Write:  CLRI7     CLRI6  CLRI5    CLRI4  CLRI3                   CLRI2  CLRI1                     CLRI0

                                                        See page 278.

                                                                              Reset:  0         0      0        0           0                  0                   0            0

                                                                                      Bit 7     6      5        4           3                  2                   1            Bit 0

                                 0x00c0_002d            Reserved                                Writes have no effect, reads return 0s, and the access terminates

                                     ↓                                                                    without a transfer error exception.

                                 0x00c0_002f

Freescale Semiconductor, Inc...                                                       Bit 7     6      5        4           3                  2                   1            Bit 0

                                 0x00c0_0030            Port C/D Pin          Read:             0      0        0           0                  0                   0            0

                                                        Assignment Register           PCDPA

                                                        (PCDPAR)              Write:

                                                        See page 279.         Reset:  See note  0      0        0           0                  0                   0            0

                                                                                      Note: Reset state determined during reset configuration. PCDPA = 1 except in single-chip

                                                                                      mode or when an external boot device is selected with a 16-bit port size in master mode.

                                                                                      Bit 7     6      5        4           3                  2                   1            Bit 0

                                 0x00c0_0031            Port E Pin            Read:

                                                        Assignment Register           PEPA7     PEPA6  PEPA5    PEPA4  PEPA3                   PEPA2  PEPA1                     PEPA0

                                                        (PEPAR)               Write:

                                                        See page 280.         Reset:  Reset state determined during reset configuration as shown in Table 12-2. PEPAR Reset Values.

                                                                                      Bit 7     6      5        4           3                  2                   1            Bit 0

                                 0x00c0_0032            Reserved                                Writes have no effect, reads return 0s, and the access terminates

                                     ↓                                                                    without a transfer error exception.

                                 0x00c0_003f

                                                                                      Bit 7     6      5        4           3                  2                   1            Bit 0

                                 0x00c0_0040            Reserved

                                     ↓                                                Ports register space (block of 0x00c0_0000 through 0x00c0_003f) is mirrored/repeated.

                                     0x00c0_ffff

                                 P = Current pin state  U = Unaffected                          = Writes have no effect and the access terminates without a transfer error exception.

                                                        Figure 2-4. Register Summary (Sheet 6 of 37)

                                 Advance Information                                                            MMC2114 • MMC2113 • MMC2112 — Rev. 1.0

                                 62                                                          System Memory Map                                                        MOTOROLA

                                                                              For More Information On This Product,

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                                                                                                                                                                    Register Map

                                 Address                Register Name                                                          Bit Number

                                 Chip Configuration Module (CCM)

                                                                                     Bit 15   14       13                      12  11           10               9              Bit 8

                                 0x00c1_0000            Chip Configuration   Read:            0                                            0  MODE2           MODE1             MODE0

                                 0x00c1_0001            Register                     LOAD              SHEN     EMINT

                                                        (CCR)                Write:

                                                        See page 126.        Reset:  Note 1   0        Note 2   Note 2                     0    Note 1        Note 1            Note 1

                                                                                     Bit 7    6        5                       4           3    2                1              Bit 0

                                                                             Read:   0

                                                                                              SZEN     PSTEN    SHINT              BME          BMD           BMT1              BMT0

                                                                             Write:

Freescale Semiconductor, Inc...                                              Reset:  0        Note 3   Note 2                  0           1    0                0              0

                                                                                     Notes:

                                                                                     1. Determined during reset configuration

                                                                                     2. 0 for all configurations except emulation mode, 1 for emulation mode

                                                                                     3. 0 for all configurations except emulation and master modes, 1 for emulation and master  modes

                                                                                     Bit 7    6        5                       4           3    2                1              Bit 0

                                 0x00c1_0002            Reserved                              Writes have no effect, reads return 0s, and the access terminates

                                                                                                           without a transfer error exception.

                                                                                     Bit 7    6        5                       4           3    2                1              Bit 0

                                 0x00c1_0003            Reserved                              Writes have no effect, reads return 0s, and the access terminates

                                                                                                           without a transfer error exception.

                                                                                     Bit 15   14       13                      12  11           10               9              Bit 8

                                 0x00c1_0004            Reset Configuration  Read:   0        0        0                       0           0    0                0              0

                                 0x00c1_0005            Register (RCON)      Write:

                                                        See page 129.

                                                                             Reset:  0        0        0                       0           0    0                0              0

                                                                                     Bit 7    6        5                       4           3    2                1              Bit 0

                                                                             Read:   1        1        0                       0           1    0                0              0

                                                                                     RPLLSEL  RPLLREF  RLOAD                       BOOTPS     BOOTSEL                           MODE

                                                                             Write:

                                                                             Reset:  1        1        0                       0           1    0                0              0

                                 P = Current pin state  U = Unaffected                        = Writes have no effect and the access terminates without a transfer error exception.

                                                        Figure 2-4. Register Summary (Sheet 7 of 37)

                                 MMC2114 • MMC2113 • MMC2112 — Rev. 1.0                                                                                       Advance Information

                                 MOTOROLA                                                    System Memory Map                                                                         63

                                                                             For More Information On This Product,

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                                                                        Freescale Semiconductor, Inc.

                                 System Memory Map

                                     Address            Register Name                                          Bit Number

                                                                                     Bit 15  14    13          12    11                     10                  9              Bit 8

                                 0x00c1_0006            Chip Identification  Read:   0       0     0           1           0                1                   1              1

                                 0x00c1_0007            Register (CIR)               PIN7    PIN6  PIN5        PIN4  PIN3                   PIN2  PIN1                         PIN0

                                                        See page 131.        Write:

                                                                             Reset:  0       0     0           1           0                1                   1              1

                                                                                     Bit 7   6     5           4           3                2                   1              Bit 0

                                                                             Read:   0       0     0           0           0                0                   0              0

                                                                                     PRN7    PRN6  PRN5        PRN4  PRN3                   PRN2  PRN1                         PRN0

Freescale Semiconductor, Inc...                                              Write:

                                                                             Reset:  0       0     0           0           0                0                   0              0

                                                                                     Bit 15  14    13          12    11                     10                  9              Bit 8

                                 0x00c1_0008            Chip Test Register   Read:   0       0     0           0           0                0                   0              0

                                 0x00c1_0009            (CTR)                Write:

                                                        See page 132.

                                                                             Reset:  0       0     0           0           0                0                   0              0

                                                                                     Bit 7   6     5           4           3                2                   1              Bit 0

                                                                             Read:   0       0     0           0           0                0                   0              0

                                                                             Write:

                                                                             Reset:  0       0     0           0           0                0                   0              0

                                                                                     Bit 7   6     5           4           3                2                   1              Bit 0

                                 0x00c1_000a            Reserved                             Writes have no effect, reads return 0s, and the access terminates

                                 0x00c1_000b                                                           without a transfer error exception.

                                                                                     Bit 7   6     5           4           3                2                   1              Bit 0

                                 0x00c1_000c            Unimplemented

                                     ↓                                                       Access results in the module generating an access termination transfer error.

                                 0x00c1_000f

                                                                                     Bit 7   6     5           4           3                2                   1              Bit 0

                                 0x00c1_0010            Unimplemented

                                     ↓                                               Access results in a bus monitor timeout generating an access termination transfer error.

                                     0x00c1_ffff

                                 P = Current pin state  U = Unaffected                       = Writes have no effect and the access terminates without a transfer error exception.

                                                        Figure 2-4. Register Summary (Sheet 8 of 37)

                                 Advance Information                                                           MMC2114 • MMC2113 • MMC2112 — Rev. 1.0

                                 64                                                         System Memory Map                                                      MOTOROLA

                                                                             For More Information On This Product,

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                                                                        Freescale Semiconductor, Inc.

                                                                                                                                                         System Memory Map

                                                                                                                                                            Register Map

                                 Address                Register Name                                                      Bit Number

                                 Chip Selects (CS)

                                                                                     Bit 15       14  13                   12                   11  10   9     Bit 8

                                 0x00c2_0000            Chip Select Control  Read:

                                 0x00c2_0001            Register 0 (CSCR0)           SO           RO  PS                   WWS  WE                  WS2  WS1   WS0

                                                        See page 551.        Write:

                                                                             Reset:  0            0   See note             1                     1  1    1     1

                                                                                     Bit 7        6   5                    4                     3  2    1     Bit 0

                                                                             Read:   0            0   0                    0                     0  0

                                                                                                                                                         TAEN  CSEN

                                                                             Write:

Freescale Semiconductor, Inc...                                              Reset:  0            0   0                    0                     0  0    1     See note

                                                                                     Note: Reset  state determined during  reset configuration.

                                                                                     Bit 15       14  13                   12                   11  10   9     Bit 8

                                 0x00c2_0002            Chip Select Control  Read:

                                 0x00c2_0003            Register 1 (CSCR1)           SO           RO  PS                   WWS  WE                  WS2  WS1   WS0

                                                        See page 552.        Write:

                                                                             Reset:  0            0   1                    1                     1  1    1     1

                                                                                     Bit 7        6   5                    4                     3  2    1     Bit 0

                                                                             Read:   0            0   0                    0                     0  0

                                                                                                                                                         TAEN  CSEN

                                                                             Write:

                                                                             Reset:  0            0   0                    0                     0  0    1     See note

                                                                                     Note: Reset  state determined during  reset configuration

                                                                                     Bit 15       14  13                   12                   11  10   9     Bit 8

                                 0x00c2_0004            Chip Select Control  Read:

                                 0x00c2_0005            Register 2 (CSCR2)           SO           RO  PS                   WWS  WE                  WS2  WS1   WS0

                                                        See page 552.        Write:

                                                                             Reset:  0            0   1                    1                     1  1    1     1

                                                                                     Bit 7        6   5                    4                     3  2    1     Bit 0

                                                                             Read:   0            0   0                    0                     0  0

                                                                                                                                                         TAEN  CSEN

                                                                             Write:

                                                                             Reset:  0            0   0                    0                     0  0    1     0

                                 P = Current pin state  U = Unaffected                            = Writes have no effect and the access terminates without a transfer error exception.

                                                        Figure 2-4. Register Summary (Sheet 9 of 37)

                                 MMC2114 • MMC2113 • MMC2112 — Rev. 1.0                                                                                  Advance Information

                                 MOTOROLA                                                   System Memory Map                                                                            65

                                                                             For More Information On This Product,

                                                                                     Go to: www.freescale.com
                                                                        Freescale Semiconductor, Inc.

                                 System Memory Map

                                     Address            Register Name                                                  Bit Number

                                                                                     Bit 15   14      13               12                   11  10      9                      Bit 8

                                 0x00c2_0006            Chip Select Control  Read:

                                 0x00c2_0007            Register 3 (CSCR3)           SO       RO      PS               WWS                  WE  WS2     WS1                    WS0

                                                        See page 553.        Write:

                                                                             Reset:  0        0       1                1                    1   1       1                      1

                                                                                     Bit 7    6       5                4                    3   2       1                      Bit 0

                                                                             Read:   0        0       0                0                    0   0

                                                                                                                                                        TAEN                   CSEN

                                                                             Write:

                                                                             Reset:  0        0       0                0                    0   0       1                      0

Freescale Semiconductor, Inc...                                                      Bit 7    6       5                4                    3   2       1                      Bit 0

                                 0x00c2_0008            Unimplemented

                                     ↓                                               Access results in a bus monitor timeout generating an access termination transfer error.

                                     0x00c2_ffff

                                 Clocks (CLOCK)

                                                                                     Bit 15   14      13               12                   11  10      9                      Bit 8

                                 0x00c3_0000            Synthesizer Control  Read:

                                 0x00c3_0001            Register (SYNCR)             LOLRE    MFD2    MFD1             MFD0           LOCRE     RFD2    RFD1                   RFD0

                                                        See page 250.        Write:

                                                                             Reset:  0        0       1                0                    0   0       0                      1

                                                                                     Bit 7    6       5                4                    3   2       1                      Bit 0

                                                                             Read:

                                                                                     LOCEN    DISCLK  FWKUP            RSVD4          STMPD1    STMPD0  RSVD1                  RSVD0

                                                                             Write:

                                                                             Reset:  0        0       0                0                    0   0       0                      0

                                                                                     Bit 7    6       5                4                    3   2       1                      Bit 0

                                 0x00c3_0002            Synthesizer Status   Read:   PLLMODE  PLLSEL  PLLREF           LOCKS          LOCK      LOCS    0                      0

                                                        Register (SYNSR)     Write:

                                                        See page 253.

                                                                             Reset:  Note 1   Note 1  Note 1           Note 2         Note 2    0       0                      0

                                                                                     Notes:

                                                                                     1. Reset state determined during  reset configuration

                                                                                     2. See the LOCKS and LOCK bit     descriptions.

                                 P = Current pin state  U = Unaffected                        = Writes have no effect and the access terminates without a transfer error exception.

                                                        Figure 2-4. Register Summary (Sheet 10 of 37)

                                 Advance Information                                                                   MMC2114 • MMC2113 • MMC2112 — Rev. 1.0

                                 66                                                          System Memory Map                                             MOTOROLA

                                                                             For More Information On This Product,

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                                                                                                                                           System Memory Map

                                                                                                                                                 Register Map

                                 Address                Register Name                                                 Bit Number

                                                                                        Bit 7    6             5      4           3    2      1                                   Bit 0

                                 0x00c3_0003    Synthesizer Test Register       Read:   0        0             0      0           0    0      0                                   0

                                                        (SYNTR)                 Write:

                                                        See page 256.

                                                                                Reset:  0        0             0      0           0    0      0                                   0

                                                                                        Bit 31   30            29     28        27     26     25                                  Bit 24

                                 0x00c3_0004            Synthesizer Test        Read:   0        0             0      0           0    0      0                                   0

                                 0x00c3_0005            Register 2 (SYNTR2)     Write:

                                 0x00c3_0006            See page 257.

                                 0x00c3_0007                                    Reset:  0        0             0      0           0    0      0                                   0

Freescale Semiconductor, Inc...                                                         Bit 23   22            21     20        19     18     17                                  Bit 16

                                                                                Read:   0        0             0      0           0    0      0                                   0

                                                                                Write:

                                                                                Reset:  0        0             0      0           0    0      0                                   0

                                                                                        Bit 15   14            13     12        11     10     9                                   Bit 8

                                                                                Read:   0        0             0      0           0    0

                                                                                                                                              RSVD9                               RSVD8

                                                                                Write:

                                                                                Reset:  0        0             0      0           0    0      0                                   0

                                                                                        Bit 7    6             5      4           3    2      1                                   Bit 0

                                                                                Read:

                                                                                        RSVD7    RSVD6         RSVD5  RSVD4     RSVD3  RSVD2  RSVD2                               RSVD0

                                                                                Write:

                                                                                Reset:  0        0             0      0           0    0      0                                   0

                                                                                        Bit 7    6             5      4           3    2      1                                   Bit 0

                                 0x00c3_0008            Unimplemented

                                 ↓                                                      Access results in a bus monitor timeout generating an access termination transfer error.

                                 0x00c3_ffff

                                 Reset (RESET)

                                                                                        Bit 7    6             5      4           3    2      1                                   Bit 0

                                 0x00c4_0000            Reset Control Register  Read:            FRC-          0

                                                        (RCR)                           SOFTRST  RSTOUT               LVDF      LVDIE  LVDRE  LVDSE                               LVDE

                                                        See page 143.           Write:

                                                                                Reset:  0        0             0      See note    0    0      0                                   0

                                                                                        Note: Reset dependent

                                 P = Current pin state  U = Unaffected                           = Writes have no effect and the access terminates without a transfer error exception.

                                                        Figure 2-4. Register Summary (Sheet 11 of 37)

                                 MMC2114 • MMC2113 • MMC2112 — Rev. 1.0                                                                    Advance Information

                                 MOTOROLA                                                      System Memory Map                                                                          67

                                                                                For More Information On This Product,

                                                                                        Go to: www.freescale.com
                                                                        Freescale Semiconductor, Inc.

                                 System Memory Map

                                     Address            Register Name                                            Bit Number

                                                                                       Bit 7   6     5           4           3                2                   1              Bit 0

                                 0x00c4_0001            Reset Status Register  Read:   0       LVD   SOFT        WDR    POR                   EXT   LOC                          LOL

                                                              (RSR)            Write:

                                                        See page 143.

                                                                               Reset:  0                                Reset dependent

                                                                                       Bit 7   6     5           4           3                2                   1              Bit 0

                                 0x00c4_0002            Reset Test Register    Read:   0       0     0           0           0                0                   0              0

                                                              (RTR)            Write:

                                                                               Reset:  0       0     0           0           0                0                   0              0

Freescale Semiconductor, Inc...                                                        Bit 7   6     5           4           3                2                   1              Bit 0

                                 0x00c4_0003                  Reserved                         Writes have no effect, reads return 0s, and the access terminates

                                                                                                         without a transfer error exception.

               &nb