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ML610Q411-NNNTBZ03A7

器件型号:ML610Q411-NNNTBZ03A7
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:ROHM Semiconductor
厂商官网:https://www.rohm.com/
标准:
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器件描述

IC MCU 8BIT 16KB FLASH 120TQFP

参数
产品属性属性值
核心处理器:nX-U8/100
核心尺寸:8-位
速度:625kHz
连接性:I²C,SSP,UART/USART
外设:LCD,POR,PWM,WDT
I/O 数:22
程序存储容量:16KB(8K x 16)
程序存储器类型:闪存
EEPROM 容量:-
RAM 容量:1K x 8
电压 - 电源(Vcc/Vdd):1.1 V ~ 3.6 V
数据转换器:A/D 2x12b,2x24b
振荡器类型:内部
工作温度:-20°C ~ 70°C(TA)
封装/外壳:120-TQFP
供应商器件封装:120-TQFP(14x14)

ML610Q411-NNNTBZ03A7器件文档内容

                     FEUL610Q411-03

ML610Q411/Q412/Q415

User’s Manual

Issue Date: Oct. 17, 2011
NOTES

No copying or reproduction of this document, in part or in whole, is permitted without the consent of LAPIS Semiconductor Co., Ltd.

The content specified herein is subject to change for improvement without notice.

The content specified herein is for the purpose of introducing LAPIS Semiconductor 's products (hereinafter "Products"). If you wish

to use any such Product, please be sure to refer to the specifications, which can be obtained from LAPIS Semiconductor upon request.

Examples of application circuits, circuit constants and any other information contained herein illustrate the standard usage and

operations of the Products. The peripheral conditions must be taken into account when designing circuits for mass production.

Great care was taken in ensuring the accuracy of the information specified in this document. However, should you incur any damage

arising from any inaccuracy or misprint of such information, LAPIS Semiconductor shall bear no responsibility for such damage.

The technical information specified herein is intended only to show the typical functions of and examples of application circuits for

the Products. LAPIS Semiconductor does not grant you, explicitly or implicitly, any license to use or exercise intellectual property or

other rights held by LAPIS Semiconductor and other parties. LAPIS Semiconductor shall bear no responsibility whatsoever for any

dispute arising from the use of such technical information.

The Products specified in this document are intended to be used with general-use electronic equipment or devices (such as audio

visual equipment, office-automation equipment, communication devices, electronic appliances and amusement devices).

The Products specified in this document are not designed to be radiation tolerant.

While LAPIS Semiconductor always makes efforts to enhance the quality and reliability of its Products, a Product may fail or

malfunction for a variety of reasons.

Please be sure to implement in your equipment using the Products safety measures to guard against the possibility of physical injury,

fire or any other damage caused in the event of the failure of any Product, such as derating, redundancy, fire control and fail-safe

designs. LAPIS Semiconductor shall bear no responsibility whatsoever for your use of any Product outside of the prescribed scope or

not in accordance with the instruction manual.

The Products are not designed or manufactured to be used with any equipment, device or system which requires an extremely high

level of reliability the failure or malfunction of which may result in a direct threat to human life or create a risk of human injury (such

as a medical instrument, transportation equipment, aerospace machinery, nuclear-reactor controller, fuel-controller or other safety

device). LAPIS Semiconductor shall bear no responsibility in any way for use of any of the Products for the above special purposes. If

a Product is intended to be used for any such special purpose, please contact a ROHM sales representative before purchasing.

If you intend to export or ship overseas any Product or technology specified herein that may be controlled under the Foreign Exchange

and the Foreign Trade Law, you will be required to obtain a license or permit under the Law.

                                                                                    Copyright 2011 LAPIS Semiconductor Co., Ltd.
                                         Preface

This  manual  describes    the  operation    of  the  hardware  of  the   8-bit  microcontroller

ML610Q411/ML610Q412/ML610Q415.

The following manuals are also available.        Read them as necessary.

„ nX-U8/100 Core Instruction Manual

Description on the basic architecture and the each instruction of the nX-U8/100 Core.

„ MACU8 Assembler Package User’s Manual

Description on the method of operating the relocatable assembler, the linker, the

librarian, and the object converter and also on the specifications of the assembler

language.

„ CCU8 User’s Manual

Description on the method of operating the compiler.

„ CCU8 Programming Guide

Description on the method of programming.

„ CCU8 Language Reference

Description on the language specifications.

„ DTU8 Debugger User’s Manual

Description on the method of operating the debugger DTU8.

„ IDEU8 User’s Manual

Description on the integrated development environment IDEU8.

„ uEASE User’s Manual

Description on the on-chip debug tool uEASE.

„ uEASE connection Manual for ML610Q400

Description about the connection between uEASE and ML610Q400 series.

„ FWuEASE Flash Writer Host Program User’s Manual

Description on the Flash Writer host program.
                                                      Notation

Classification               Notation                                              Description

♦ Numeric value         xxh, xxH                      Indicates a hexadecimal number. x: Any value in the range of 0 to F

                        xxb                           Indicates a binary number; “b” may be omitted.     x: A value 0 or 1

♦ Unit                  word, W                       1 word = 16 bits

                        byte, B                       1 byte = 8 bits

                        nibble, N                     1 nibble = 4 bits

                        maga-, M                      106

                        kilo-, K                      210 = 1024

                        kilo-, k                      103 = 1000

                        milli-, m                     10-3

                        micro-, µ                     10-6

                        nano-, n                      10-9

                        second, s (lower case)        second

♦ Terminology           “H” level, “1” level          Indicates high voltage signal levels VIH and VOH as specified by the

                                                      electrical characteristics.

                        “L” level, “0” level          Indicates low voltage signal levels VIL and VOL as specified by the

                                                      electrical characteristics.

♦ Register description

R/W: Indicates that Read/Write attribute. “R” indicates that data can be read and “W” indicates that data can be written.

“R/W” indicates that data can be read or written.

                                                      Invalid bit: This bit reads “0” when read. Write to this bit is ignored.

Register name

                                                                                                             Bit name

                MSB                                                                                          LSB

        FCON0           ⎯          ⎯          OUTC1         OUTC0        ⎯         OSCM0  SYSC1       SYSC0

        R/W             R/W        R/W        R/W           R/W          R/W       R/W    R/W         R/W

        Initial value   0          0               1          1          0         0            1     1

                                                                                                             Initial value after reset
              ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                 Contents

              Table of Contents

Chapter 1

1.   Overview ........................................................................................................................................................ 1-1

1.1  Features....................................................................................................................................................... 1-1

1.2  Configuration of Functional Blocks............................................................................................................ 1-4

    1.2.1     Block Diagram of ML610Q411/ML610Q415 .................................................................................... 1-4

    1.2.2     Block Diagram of ML610Q412.......................................................................................................... 1-5

1.3  Pins ............................................................................................................................................................. 1-6

    1.3.1     Pin Layout........................................................................................................................................... 1-6

     1.3.1.1  Pin Layout of ML610Q411/ML610Q415 LQFP Package............................................................... 1-6

     1.3.1.2  Pin Layout of ML610Q412 LQFP Package .................................................................................... 1-7

     1.3.1.3  Pin Layout of ML610Q411/ML610Q415 Chip............................................................................... 1-8

     1.3.1.4  Pin Layout of ML610Q412 Chip..................................................................................................... 1-9

     1.3.1.5  Pad Coordinates of ML610Q411/ML610Q415 Chip .................................................................... 1-10

     1.3.1.6  Pad Coordinates of ML610Q412 Chip .......................................................................................... 1-11

    1.3.2     List of Pins........................................................................................................................................ 1-12

    1.3.3     Description of Pins............................................................................................................................ 1-16

    1.3.4     Termination of Unused Pins ............................................................................................................. 1-20

Chapter 2

2.   CPU ................................................................................................................................................................ 2-1

2.1  Overview..................................................................................................................................................... 2-1

2.2  Program Memory Space ............................................................................................................................. 2-1

2.3  Data Memory Space.................................................................................................................................... 2-2

2.4  Instruction Length....................................................................................................................................... 2-2

2.5  Data Type.................................................................................................................................................... 2-2

2.6  Description of Registers.............................................................................................................................. 2-3

    2.6.1     List of Registers .................................................................................................................................. 2-3

    2.6.2     Data Segment Register (DSR) ............................................................................................................ 2-4

Chapter 3

3.   Reset Function ................................................................................................................................................ 3-1

3.1  Overview..................................................................................................................................................... 3-1

    3.1.1     Features............................................................................................................................................... 3-1

    3.1.2     Configuration ...................................................................................................................................... 3-1

    3.1.3     List of Pin ........................................................................................................................................... 3-1

3.2  Description of Registers.............................................................................................................................. 3-2

    3.2.1     List of Registers .................................................................................................................................. 3-2

    3.2.2     Reset Status Register (RSTAT) .......................................................................................................... 3-2

3.3  Description of Operation............................................................................................................................. 3-3

    3.3.1     Operation of System Reset Mode ....................................................................................................... 3-3

Chapter 4

4.   MCU Control Function................................................................................................................................... 4-1

4.1  Overview..................................................................................................................................................... 4-1

    4.1.1     Features............................................................................................................................................... 4-1

    4.1.2     Configuration ...................................................................................................................................... 4-1

4.2  Description of Registers.............................................................................................................................. 4-2

    4.2.1     List of Registers .................................................................................................................................. 4-2

    4.2.2     Stop Code Acceptor (STPACP).......................................................................................................... 4-3

    4.2.3     Standby Control Register (SBYCON) ................................................................................................ 4-4

    4.2.4     Block Control Register 0 (BLKCON0) .............................................................................................. 4-5

    4.2.5     Block Control Register 1 (BLKCON1) .............................................................................................. 4-6

              Contents – 1
              ML610Q411/ML610Q412/ML610Q415 User’s Manual

                            Contents

    4.2.6     Block Control Register 2 (BLKCON2) .............................................................................................. 4-7

    4.2.7     Block Control Register 3 (BLKCON3) .............................................................................................. 4-8

    4.2.8     Block Control Register 4 (BLKCON4) .............................................................................................. 4-9

4.3  Description of Operation........................................................................................................................... 4-11

    4.3.1     Program Run Mode........................................................................................................................... 4-11

    4.3.2     HALT Mode ..................................................................................................................................... 4-11

    4.3.3     STOP Mode ...................................................................................................................................... 4-12

     4.3.3.1  STOP Mode When CPU Operates with Low-Speed Clock........................................................... 4-12

     4.3.3.2  STOP Mode When CPU Operates with High-Speed Clock .......................................................... 4-13

     4.3.3.3  Note on Return Operation from STOP/HALT Mode .................................................................... 4-14

    4.3.4     Block Control Function..................................................................................................................... 4-15

Chapter 5

5.   Interrupts (INTs)............................................................................................................................................. 5-1

5.1  Overview..................................................................................................................................................... 5-1

    5.1.1     Features............................................................................................................................................... 5-1

5.2  Description of Registers.............................................................................................................................. 5-2

    5.2.1     List of Registers .................................................................................................................................. 5-2

    5.2.2     Interrupt Enable Register 1 (IE1)........................................................................................................ 5-3

    5.2.3     Interrupt Enable Register 2 (IE2)........................................................................................................ 5-4

    5.2.4     Interrupt Enable Register 3 (IE3)........................................................................................................ 5-5

    5.2.5     Interrupt Enable Register 4 (IE4)........................................................................................................ 5-6

    5.2.6     Interrupt Enable Register 5 (IE5)........................................................................................................ 5-7

    5.2.7     Interrupt Enable Register 6 (IE6)........................................................................................................ 5-8

    5.2.8     Interrupt Enable Register 7 (IE7)........................................................................................................ 5-9

    5.2.9     Interrupt Request Register 0 (IRQ0)................................................................................................. 5-10

    5.2.10    Interrupt Request Register 1 (IRQ1)................................................................................................. 5-11

    5.2.11    Interrupt Request Register 2 (IRQ2)................................................................................................. 5-12

    5.2.12    Interrupt Request Register 3 (IRQ3)................................................................................................. 5-13

    5.2.13    Interrupt Request Register 4 (IRQ4)................................................................................................. 5-14

    5.2.14    Interrupt Request Register 5 (IRQ5)................................................................................................. 5-15

    5.2.15    Interrupt Request Register 6 (IRQ6)................................................................................................. 5-16

    5.2.16    Interrupt Request Register 7 (IRQ7)................................................................................................. 5-17

5.3  Description of Operation........................................................................................................................... 5-18

    5.3.1     Maskable Interrupt Processing.......................................................................................................... 5-19

    5.3.2     Non-Maskable Interrupt Processing.................................................................................................. 5-19

    5.3.3     Software Interrupt Processing........................................................................................................... 5-19

    5.3.4     Notes on Interrupt Routine................................................................................................................ 5-20

    5.3.5     Interrupt Disable State ...................................................................................................................... 5-23

Chapter 6

6.   Clock Generation Circuit ................................................................................................................................ 6-1

6.1  Overview..................................................................................................................................................... 6-1

    6.1.1     Features............................................................................................................................................... 6-1

    6.1.2     Configuration ...................................................................................................................................... 6-1

    6.1.3     List of Pins.......................................................................................................................................... 6-2

6.2  Description of Registers.............................................................................................................................. 6-2

    6.2.1     List of Registers .................................................................................................................................. 6-2

    6.2.2     Frequency Control Register 0 (FCON0) ............................................................................................. 6-3

    6.2.3     Frequency Control Register 1 (FCON1) ............................................................................................. 6-5

6.3  Description of Operation............................................................................................................................. 6-6

    6.3.1     Low-Speed Clock ............................................................................................................................... 6-6

     6.3.1.1  Low-Speed Clock Generation Circuit ............................................................................................. 6-6

     6.3.1.2  Operation of Low-Speed Clock Generation Circuit ........................................................................ 6-7

    6.3.2     High-Speed Clock............................................................................................................................... 6-9

     6.3.2.1  500 kHz RC Oscillation................................................................................................................... 6-9

              Contents – 2
              ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                  Contents

     6.3.2.2  External Clock Input Mode ........................................................................................................... 6-10

     6.3.2.3  Operation of High-Speed Clock Generation Circuit...................................................................... 6-11

    6.3.3     Switching of System Clock............................................................................................................... 6-13

6.4   Specifying port registers ........................................................................................................................... 6-15

    6.4.1     Functioning P21 (OUTCLK) as the high speed clock output ........................................................... 6-15

    6.4.2     Functioning P22 (LSCLK) as the low speed clock output................................................................ 6-16

Chapter 7

7.   Time Base Counter ......................................................................................................................................... 7-1

7.1   Overview..................................................................................................................................................... 7-1

    7.1.1     Features............................................................................................................................................... 7-1

    7.1.2     Configuration ...................................................................................................................................... 7-1

7.2   Description of Registers.............................................................................................................................. 7-3

    7.2.1     List of Registers .................................................................................................................................. 7-3

    7.2.2     Low-Speed Time Base Counter (LTBR) ............................................................................................ 7-4

    7.2.3     High-Speed Time Base Counter Divide Register (HTBDR) .............................................................. 7-5

    7.2.4     Low-Speed Time Base Counter Frequency Adjustment Registers L and H

              (LTBADJL, LTBADJH)..................................................................................................................... 7-6

7.3   Description of Operation............................................................................................................................. 7-7

    7.3.1     Low-Speed Time Base Counter .......................................................................................................... 7-7

    7.3.2     High-Speed Time Base Counter ......................................................................................................... 7-8

    7.3.3     Low-Speed Time Base Counter Frequency Adjustment Function...................................................... 7-9

    7.3.4     A signal generation for 16bit timer 2-3 frequency measurement mode............................................ 7-10

Chapter 8

8.   Capture............................................................................................................................................................ 8-1

8.1   Overview..................................................................................................................................................... 8-1

    8.1.1     Features............................................................................................................................................... 8-1

    8.1.2     Configuration ...................................................................................................................................... 8-1

    8.1.3     List of Pins.......................................................................................................................................... 8-1

8.2   Description of Registers.............................................................................................................................. 8-2

    8.2.1 List of Registers ........................................................................................................................................ 8-2

    8.2.2     Capture Control Register (CAPCON)................................................................................................. 8-3

    8.2.3     Capture Status Register (CAPSTAT) ................................................................................................. 8-4

    8.2.4     Capture Data Register 0 (CAPR0) ...................................................................................................... 8-5

    8.2.5     Capture Data Register 1 (CAPR1) ...................................................................................................... 8-6

8.3   Description of Operation............................................................................................................................. 8-7

Chapter 9

9.   1 kHz Timer (1kHzTM).................................................................................................................................. 9-1

9.1   Overview..................................................................................................................................................... 9-1

    9.1.1     Features............................................................................................................................................... 9-1

    9.1.2     Configuration ...................................................................................................................................... 9-1

9.2   Description of Registers.............................................................................................................................. 9-2

    9.2.1     List of Registers .................................................................................................................................. 9-2

    9.2.2     1 kHz Timer Count Registers (T1KCRL, T1KCRH) ......................................................................... 9-3

    9.2.3     1 kHz Timer Control Register (T1KCON) ......................................................................................... 9-4

9.3   Description of Operation............................................................................................................................. 9-5

Chapter 10

10.  Timers........................................................................................................................................................... 10-1

10.1  Overview................................................................................................................................................... 10-1

    10.1.1    Features............................................................................................................................................. 10-1

    10.1.2    Configuration .................................................................................................................................... 10-1

10.2  Description of Registers............................................................................................................................ 10-3

              Contents – 3
            ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                               Contents

10.2.1      List of Registers ................................................................................................................................ 10-3

10.2.2      Timer 0 Data Register (TM0D) ........................................................................................................ 10-4

10.2.3      Timer 1 Data Register (TM1D) ........................................................................................................ 10-5

10.2.4      Timer 2 Data Register (TM2D) ........................................................................................................ 10-6

10.2.5      Timer 3 Data Register (TM3D) ........................................................................................................ 10-7

10.2.6      Timer 0 Counter Register (TM0C) ................................................................................................... 10-8

10.2.7      Timer 1 Counter Register (TM1C) ................................................................................................... 10-9

10.2.8      Timer 2 Counter Register (TM2C) ................................................................................................. 10-10

10.2.9      Timer 3 Counter Register (TM3C) ................................................................................................. 10-11

10.2.10     Timer 0 Control Register 0 (TM0CON0) ....................................................................................... 10-12

10.2.11     Timer 1 Control Register 0 (TM1CON0) ....................................................................................... 10-13

10.2.12     Timer 2 Control Register 0 (TM2CON0) ....................................................................................... 10-14

10.2.13     Timer 3 Control Register 0 (TM3CON0) ....................................................................................... 10-15

10.2.14     Timer 0 Control Register 1 (TM0CON1) ....................................................................................... 10-16

10.2.15     Timer 1 Control Register 1 (TM1CON1) ....................................................................................... 10-17

10.2.16     Timer 2 Control Register 1 (TM2CON1) ....................................................................................... 10-18

10.2.17     Timer 3 Control Register 1 (TM3CON1) ....................................................................................... 10-19

10.3  Description of Operation......................................................................................................................... 10-20

10.3.1      Timer mode operation..................................................................................................................... 10-20

10.3.2      16-bit timer frequency measurement mode operation  ................................................................... 10-21

10.3.3      16-bit timer frequency measurement mode application for setting uart baud-rate.......................... 10-23

Chapter 11

11.  PWM............................................................................................................................................................. 11-1

11.1  Overview................................................................................................................................................... 11-1

11.1.1      Features............................................................................................................................................. 11-1

11.1.2      Configuration .................................................................................................................................... 11-1

11.1.3      List of Pins........................................................................................................................................ 11-2

11.2  Description of Registers............................................................................................................................ 11-3

11.2.1      List of Registers ................................................................................................................................ 11-3

11.2.2      PWM0 Period Registers (PW0PL, PW0PH) .................................................................................... 11-4

11.2.3      PWM0 Duty Registers (PW0DL, PW0DH)...................................................................................... 11-5

11.2.4      PWM0 Counter Registers (PW0CH, PW0CL) ................................................................................. 11-6

11.2.5      PWM0 Control Register 0 (PW0CON0)........................................................................................... 11-7

11.2.6      PWM0 Control Register 1 (PW0CON1)........................................................................................... 11-8

11.3  Description of Operation........................................................................................................................... 11-9

11.4  Specifying port registers ......................................................................................................................... 11-11

11.4.1      Functioning P43 (PWM0) as the PWM output ............................................................................... 11-11

11.4.2      Functioning P34 (PWM0) as the PWM output ............................................................................... 11-12

Chapter 12

12.  Watchdog Timer ........................................................................................................................................... 12-1

12.1  Overview................................................................................................................................................... 12-1

12.1.1      Features............................................................................................................................................. 12-1

12.1.2      Configuration .................................................................................................................................... 12-1

12.2  Description of Registers............................................................................................................................ 12-2

12.2.1      List of Registers ................................................................................................................................ 12-2

12.2.2      Watchdog Timer Control Register (WDTCON)............................................................................... 12-3

12.2.3      Watchdog Timer Mode Register (WDTMOD)................................................................................. 12-4

12.3  Description of Operation........................................................................................................................... 12-5

Chapter 13

13.  Synchronous Serial Port................................................................................................................................ 13-1

13.1  Overview................................................................................................................................................... 13-1

13.1.1      Features............................................................................................................................................. 13-1

13.1.2      Configuration .................................................................................................................................... 13-1

            Contents – 4
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                          Contents

13.1.3      List of Pins........................................................................................................................................ 13-2

13.2  Description of Registers............................................................................................................................ 13-3

13.2.1      List of Registers ................................................................................................................................ 13-3

13.2.2      Serial Port Transmit/Receive Buffers (SIO0BUFL, SIO0BUFH) .................................................... 13-4

13.2.3      Serial Port Control Register (SIO0CON).......................................................................................... 13-5

13.2.4      Serial Port Mode Register 0 (SIO0MOD0)....................................................................................... 13-6

13.2.5      Serial Port Mode Register 1 (SIO0MOD1)....................................................................................... 13-7

13.3  Description of Operation........................................................................................................................... 13-8

13.3.1      Transmit Operation ........................................................................................................................... 13-8

13.3.2      Receive Operation............................................................................................................................. 13-9

13.3.3      Transmit/Receive Operation ........................................................................................................... 13-10

13.4  Specifying port registers ......................................................................................................................... 13-11

13.4.1      Functioning P42 (SOUT0), P41 (SCK0) and P40 (SIN0) as the SSIO/ “Master mode” ................ 13-11

13.4.2      Functioning P42 (SOUT0), P41 (SCK0) and P40 (SIN0) as the SSIO/ ”Slave mode”................... 13-12

13.4.3      Functioning P46 (SOUT0), P45 (SCK0) and P44 (SIN0) as the SSIO/ ”Master mode” ................ 13-13

13.4.4      Functioning P46 (SOUT0), P45 (SCK0) and P44 (SIN0) as the SSIO/ ”Slave mode”................... 13-14

Chapter 14

14.  UART ........................................................................................................................................................... 14-1

14.1  Overview................................................................................................................................................... 14-1

14.1.1      Features............................................................................................................................................. 14-1

14.1.2      Configuration .................................................................................................................................... 14-1

14.1.3      List of Pins........................................................................................................................................ 14-1

14.2  Description of Registers............................................................................................................................ 14-2

14.2.1      List of Registers ................................................................................................................................ 14-2

14.2.2      UART0 Transmit/Receive Buffer (UA0BUF).................................................................................. 14-3

14.2.3      UART0 Control Register (UA0CON) .............................................................................................. 14-4

14.2.4      UART0 Mode Register 0 (UA0MOD0) ........................................................................................... 14-5

14.2.5      UART0 Mode Register 1 (UA0MOD1) ........................................................................................... 14-6

14.2.6      UART0 Baud Rate Registers L, H (UA0BRTL, UA0BRTH) .......................................................... 14-8

14.2.7      UART0 Status Register (UA0STAT) ............................................................................................... 14-9

14.3  Description of Operation......................................................................................................................... 14-11

14.3.1      Transfer Data Format...................................................................................................................... 14-11

14.3.2      Baud Rate........................................................................................................................................ 14-12

14.3.3      Transmit Data Direction ................................................................................................................. 14-13

14.3.4      Transmit Operation ......................................................................................................................... 14-14

14.3.5      Receive Operation........................................................................................................................... 14-16

14.4  Specifying port registers ......................................................................................................................... 14-18

14.4.1      Functioning P43(TXD0) and P42(RXD0) as the UART ................................................................ 14-18

14.4.2      Functioning P43(TXD0) and P02(RXD0) as the UART ................................................................ 14-19

Chapter 15

15.  I2C Bus Interface........................................................................................................................................... 15-1

15.1  Overview................................................................................................................................................... 15-1

15.1.1      Features............................................................................................................................................. 15-1

15.1.2      Configuration .................................................................................................................................... 15-1

15.1.3      List of Pins........................................................................................................................................ 15-1

15.2  Description of Registers............................................................................................................................ 15-2

15.2.1      List of Registers ................................................................................................................................ 15-2

15.2.2      I2C Bus 0 Receive Register (I2C0RD).............................................................................................. 15-3

15.2.3      I2C Bus 0 Slave Address Register (I2C0SA) .................................................................................... 15-4

15.2.4      I2C Bus 0 Transmit Data Register (I2C0TD) .................................................................................... 15-5

15.2.5      I2C Bus 0 Control Register (I2C0CON)............................................................................................ 15-6

15.2.6      I2C Bus 0 Mode Register (I2C0MOD).............................................................................................. 15-7

15.2.7      I2C Bus 0 Status Register (I2C0STAT) ............................................................................................ 15-8

15.3  Description of Operation........................................................................................................................... 15-9

15.3.1      Communication Operating Mode...................................................................................................... 15-9

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                             Contents

     15.3.1.1  Start Condition............................................................................................................................... 15-9

     15.3.1.2  Restart Condition........................................................................................................................... 15-9

     15.3.1.3  Slave Address Transmit Mode....................................................................................................... 15-9

     15.3.1.4  Data Transmit Mode...................................................................................................................... 15-9

     15.3.1.5  Data Receive Mode ....................................................................................................................... 15-9

     15.3.1.6  Control Register Setting Wait State............................................................................................... 15-9

     15.3.1.7  Stop Condition............................................................................................................................... 15-9

15.3.2      Communication Operation Timing ................................................................................................. 15-10

15.3.3      Operation Waveforms..................................................................................................................... 15-12

15.4  Description of Operation......................................................................................................................... 15-13

15.4.1      Functioning P41(SCL) and P40(SDA) as the I2C .......................................................................... 15-13

Chapter 16

16.  NMI Pin ........................................................................................................................................................ 16-1

16.1  Overview................................................................................................................................................... 16-1

16.1.1      Features............................................................................................................................................. 16-1

16.1.2      Configuration .................................................................................................................................... 16-1

16.1.3      List of Pins........................................................................................................................................ 16-1

16.2  Description of Registers............................................................................................................................ 16-2

16.2.1      List of Registers ................................................................................................................................ 16-2

16.2.2      NMI Data Register (NMID).............................................................................................................. 16-3

16.2.3      NMI Control Register (NMICON) ................................................................................................... 16-4

16.3  Description of Operation........................................................................................................................... 16-5

16.3.1      Interrupt Request............................................................................................................................... 16-5

Chapter 17

17.  Port 0............................................................................................................................................................. 17-1

17.1  Overview................................................................................................................................................... 17-1

17.1.1      Features............................................................................................................................................. 17-1

17.1.2      Configuration .................................................................................................................................... 17-1

17.1.3      List of Pins........................................................................................................................................ 17-1

17.2  Description of Registers............................................................................................................................ 17-2

17.2.1      List of Registers ................................................................................................................................ 17-2

17.2.2      Port 0 Data Register (P0D) ............................................................................................................... 17-3

17.2.3      Port 0 Control Registers 0, 1 (P0CON0, P0CON1) .......................................................................... 17-4

17.2.4      External Interrupt Control Registers 0, 1 (EXICON0, EXICON1)................................................... 17-5

17.2.5      External Interrupt Control Register 2 (EXICON2) ........................................................................... 17-6

17.3  Description of Operation........................................................................................................................... 17-7

17.3.1      External Interrupt/Capture Function ................................................................................................. 17-7

17.3.2      Interrupt Request............................................................................................................................... 17-7

Chapter 18

18.  Port 1............................................................................................................................................................. 18-1

18.1  Overview................................................................................................................................................... 18-1

18.1.1      Features............................................................................................................................................. 18-1

18.1.2      Configuration .................................................................................................................................... 18-1

18.1.3      List of Pins........................................................................................................................................ 18-1

18.2  Description of Registers............................................................................................................................ 18-2

18.2.1      List of Registers ................................................................................................................................ 18-2

18.2.2      Port 1 Data Register (P1D) ............................................................................................................... 18-3

18.2.3      Port 1 Control Registers 0, 1 (P1CON0, P1CON1) .......................................................................... 18-4

18.3  Description of Operation........................................................................................................................... 18-5

18.3.1      Input Port Function ........................................................................................................................... 18-5

18.3.2      Secondary Function .......................................................................................................................... 18-5

               Contents – 6
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                          Contents

Chapter 19

19.  Port 2............................................................................................................................................................. 19-1

19.1  Overview................................................................................................................................................... 19-1

19.1.1      Features............................................................................................................................................. 19-1

19.1.2      Configuration .................................................................................................................................... 19-1

19.1.3      List of Pins........................................................................................................................................ 19-1

19.2  Description of Registers............................................................................................................................ 19-2

19.2.1      List of Registers ................................................................................................................................ 19-2

19.2.2      Port 2 Data Register (P2D) ............................................................................................................... 19-3

19.2.3      Port 2 control registers 0, 1 (P2CON0, P2CON1) ............................................................................ 19-4

19.2.4      Port 2 Mode Register (P2MOD) ....................................................................................................... 19-5

19.3  Description of Operation........................................................................................................................... 19-6

19.3.1      Output Port Function ........................................................................................................................ 19-6

19.3.2      Secondary Function .......................................................................................................................... 19-6

Chapter 20

20.  Port 3............................................................................................................................................................. 20-1

20.1  Overview................................................................................................................................................... 20-1

20.1.1      Features............................................................................................................................................. 20-1

20.1.2      Configuration .................................................................................................................................... 20-1

20.1.3      List of Pins........................................................................................................................................ 20-2

20.2  Description of Registers............................................................................................................................ 20-3

20.2.1      List of Registers ................................................................................................................................ 20-3

20.2.2      Port 3 data register (P3D) ................................................................................................................. 20-4

20.2.3      Port 3 Direction Register (P3DIR).................................................................................................... 20-5

20.2.4      Port 3 control registers 0, 1 (P3CON0, P3CON1) ............................................................................ 20-6

20.2.5      Port 3 mode registers 0, 1 (P3MOD0, P3MOD1) ............................................................................. 20-8

20.3  Description of Operation......................................................................................................................... 20-10

20.3.1      Input/Output Port Functions ........................................................................................................... 20-10

20.3.2      Secondary and Tertiary Functions .................................................................................................. 20-10

Chapter 21

21.  Port 4............................................................................................................................................................. 21-1

21.1  Overview................................................................................................................................................... 21-1

21.1.1      Features............................................................................................................................................. 21-1

21.1.2      Configuration .................................................................................................................................... 21-1

21.1.3      List of Pins........................................................................................................................................ 21-2

21.2  Description of Registers............................................................................................................................ 21-3

21.2.1      List of Registers ................................................................................................................................ 21-3

21.2.2      Port 4 Data Register (P4D) ............................................................................................................... 21-4

21.2.3      Port 4 Direction Register (P4DIR).................................................................................................... 21-5

21.2.4      Port 4 Control Registers 0, 1 (P4CON0, P4CON1) .......................................................................... 21-6

21.2.5      Port 4 Mode Registers 0, 1 (P4MOD0, P4MOD1) ........................................................................... 21-8

21.3  Description of Operation......................................................................................................................... 21-10

21.3.1      Input/Output Port Functions ........................................................................................................... 21-10

21.3.2      Secondary and Tertiary Functions .................................................................................................. 21-10

Chapter 22

22.  Port A............................................................................................................................................................ 22-1

22.1  Overview................................................................................................................................................... 22-1

22.1.1      Features............................................................................................................................................. 22-1

22.1.2      Configuration .................................................................................................................................... 22-1

22.1.3      List of Pins........................................................................................................................................ 22-1

22.2  Description of Registers............................................................................................................................ 22-2

22.2.1      List of Registers ................................................................................................................................ 22-2

            Contents – 7
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22.2.2      Port A Data Register (PAD) ............................................................................................................. 22-3

22.2.3      Port A Direction Register (PADIR) .................................................................................................. 22-4

22.2.4      Port A Control Registers 0, 1 (PACON0, PACON1) ....................................................................... 22-5

22.3  Description of Operation........................................................................................................................... 22-7

22.3.1      Input/Output Port Functions ............................................................................................................. 22-7

Chapter 23

23.  Buzzer........................................................................................................................................................... 23-1

23.1  Overview................................................................................................................................................... 23-1

23.1.1      Features............................................................................................................................................. 23-1

23.1.2      Configuration .................................................................................................................................... 23-1

23.1.3      List of Pins........................................................................................................................................ 23-1

23.2  Description of Registers............................................................................................................................ 23-2

23.2.1      List of Registers ................................................................................................................................ 23-2

23.2.2      Buzzer 0 Control Register (MD0CON) ............................................................................................ 23-3

23.2.3      Buzzer 0 Tempo Code Register (MD0TMP) .................................................................................... 23-4

23.2.4      Buzzer 0 Scale Code Register (MD0TON)....................................................................................... 23-5

23.2.5      Buzzer 0 Tone Length Code Register (MD0LEN) ........................................................................... 23-6

23.3  Description of Operation........................................................................................................................... 23-7

23.3.1      Operations of Buzzer Output .......................................................................................................... 23-12

23.4  Specifying port registers ......................................................................................................................... 23-13

23.4.1      Functioning P22 (MD0) as the Buzzer output ................................................................................ 23-13

Chapter 24

24.  RC Oscillation Type A/D Converter............................................................................................................. 24-1

24.1  Overview................................................................................................................................................... 24-1

24.1.1      Features............................................................................................................................................. 24-1

24.1.2      Configuration .................................................................................................................................... 24-1

24.1.3      List of Pins........................................................................................................................................ 24-2

24.2  Description of Registers............................................................................................................................ 24-3

24.2.1      List of Registers ................................................................................................................................ 24-3

24.2.2      RC-ADC Counter A Registers (RADCA0–2) .................................................................................. 24-4

24.2.3      RC-ADC Counter B Registers (RADCB0–2)................................................................................... 24-5

24.2.4      RC-ADC Mode Register (RADMOD) ............................................................................................. 24-6

24.2.5      RC-ADC Control Register (RADCON)............................................................................................ 24-7

24.3  Description of Operation........................................................................................................................... 24-8

24.3.1      RC Oscillator Circuits....................................................................................................................... 24-8

24.3.2      Counter A/Counter B Reference Modes ......................................................................................... 24-10

24.3.3      Example of Use of RC Oscillation Type A/D Converter................................................................ 24-14

24.3.4      Monitoring RC Oscillation ............................................................................................................. 24-19

24.4  Specifying port registers ......................................................................................................................... 24-21

24.4.1      Functioning P35(RCM), P34(RCT0), P33(RT0), P32(RS0), P31(CS0) and P30(IN0) as the

            RC-ADC(Ch0) ................................................................................................................................ 24-21

24.4.2      Functioning P47(RT1), P46(RS1), P45(CS1) and P44(IN1) as the RC-ADC(Ch1)....................... 24-22

Chapter 25

25.  Successive Approximation Type A/D Converter.......................................................................................... 25-1

25.1  Overview................................................................................................................................................... 25-1

25.1.1      Features............................................................................................................................................. 25-1

25.1.2      Configuration .................................................................................................................................... 25-1

25.1.3      List of Pins........................................................................................................................................ 25-2

25.2  Description of Registers............................................................................................................................ 25-3

25.2.1      List of Registers ................................................................................................................................ 25-3

25.2.2      SA-ADC Result Register 0L (SADR0L) .......................................................................................... 25-4

25.2.3      SA-ADC Result Register 0H (SADR0H) ......................................................................................... 25-4

25.2.4      SA-ADC Result Register 1L (SADR1L) .......................................................................................... 25-5

            Contents – 8
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                          Contents

25.2.5      SA-ADC Result Register 1H (SADR1H) ......................................................................................... 25-5

25.2.6      SA-ADC Control Register 0 (SADCON0) ....................................................................................... 25-6

25.2.7      SA-ADC Control Register 1 (SADCON1) ....................................................................................... 25-7

25.2.8      SA-ADC Mode Register 0 (SADMOD0) ......................................................................................... 25-8

25.3  Description of Operation........................................................................................................................... 25-9

25.3.1      Settings of A/D Conversion Channels................................................................................................ 25-9

25.3.2      Operation of the Successive Approximation A/D Converter.......................................................... 25-10

Chapter 26

26.  LCD Drivers ................................................................................................................................................. 26-1

26.1  Overview................................................................................................................................................... 26-1

26.1.1      Features............................................................................................................................................. 26-1

26.1.2      Configuration of the LCD Drivers .................................................................................................... 26-2

26.1.3      Configuration of the Bias Generation Circuit ................................................................................... 26-3

26.1.4      List of Pins........................................................................................................................................ 26-4

26.2  Description of Registers............................................................................................................................ 26-6

26.2.1      List of Registers ................................................................................................................................ 26-6

26.2.2      Bias Circuit Control Register 0 (BIASCON).................................................................................... 26-7

26.2.3      Display Control Register (DSPCNT)................................................................................................ 26-8

26.2.4      Display Mode Register 0 (DSPMOD0) ............................................................................................ 26-9

26.2.5      Display Control Register (DSPCON) ............................................................................................. 26-10

26.2.6      Display Registers (DSPR00 to DSPR23 or DSPR00 to DSPR2B)................................................. 26-11

26.3  Description of Operation......................................................................................................................... 26-13

26.3.1      Operation of LCD Drivers and Bias Generation Circuit................................................................. 26-13

26.3.2      Display Register Segment Map....................................................................................................... 26-14

26.3.3      Common Output Waveforms .......................................................................................................... 26-15

26.3.4      Segment Output Waveform ............................................................................................................ 26-16

Chapter 27

27.  Battery Level Detector.................................................................................................................................. 27-1

27.1  Overview................................................................................................................................................... 27-1

27.1.1      Features............................................................................................................................................. 27-1

27.1.2      Configuration .................................................................................................................................... 27-1

27.2  Description of Registers............................................................................................................................ 27-2

27.2.1      List of Registers ................................................................................................................................ 27-2

27.2.2      Battery Level Detector Control Register 0 (BLDCON0).................................................................. 27-3

27.2.3      Battery Level Detector Control Register 1 (BLDCON1).................................................................. 27-4

27.3  Description of Operation........................................................................................................................... 27-5

27.3.1      Threshold Voltage............................................................................................................................. 27-5

27.3.2      Operation of Battery Level Detector................................................................................................. 27-6

Chapter 28

28.  Power Supply Circuit.................................................................................................................................... 28-1

28.1  Overview................................................................................................................................................... 28-1

28.1.1      Features............................................................................................................................................. 28-1

28.1.2      Configuration .................................................................................................................................... 28-1

28.1.3      List of Pins........................................................................................................................................ 28-1

28.2  Description of Operation........................................................................................................................... 28-2

Chapter 29

29.  On-Chip Debug Function.............................................................................................................................. 29-1

29.1  Overview................................................................................................................................................... 29-1

29.2  Method of Connecting to On-Chip Debug Emulator ................................................................................ 29-1

29.3  Flash Memory Rewrite Function .............................................................................................................. 29-2

            Contents – 9
                  ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                 Contents

Appendixes

Appendix A  Registers......................................................................................................................................... A-1

Appendix B  Package Dimensions........................................................................................................................B-1

Appendix C  Electrical Characteristics .................................................................................................................C-1

Appendix D  Application Circuit Example.......................................................................................................... D-1

Appendix E  Check List........................................................................................................................................E-1

Revision History

Revision History .....................................................................................................................................................R-1

                  Contents – 10
Chapter 1

Overview
                                                              ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                               Chapter 1     Overview

1.      Overview

1.1     Features

This LSI is a high-performance 8-bit CMOS microcontroller into which rich peripheral circuits, such as synchronous

serial port, UART, I2C bus interface (master), buzzer driver, battery level detect circuit, RC oscillation type A/D

converter, 12-bit successive approximation type A/D converter, and LCD driver, are incorporated around       8-bit CPU

nX-U8/100.

The CPU nX-U8/100 is capable of efficient instruction execution in 1-intruction 1-clock mode by 3-stage pipe line

architecture parallel procesing. The Flash ROM that is installed as program memory achieves low-voltage low-power

consumption operation (read operation) equivalent to mask ROM and is most suitable for battery-driven applications.

The on-chip debug function that is installed enables program debugging and programming.

•  CPU

   − 8-bit RISC CPU (CPU name: nX-U8/100)

   − Instruction system: 16-bit instructions

   − Instruction set:     Transfer,  arithmetic  operations,  comparison,  logic  operations,  multiplication/division,  bit

                          manipulations, bit logic operations, jump, conditional jump, call    return stack manipulations,

                          arithmetic shift, and so on

   − On-Chip debug function

   − Minimum instruction execution time

     30.5 μs (@32.768 kHz system clock)

     2μs (@500kHz system clock)

•  Internal memory

   − Internal 16KByte Flash ROM (8K×16 bits) (including unusable 1KByte TEST area)

   − Internal 1KByte Data RAM (1024×8 bits)

•  Interrupt controller

   − 2 non-maskable interrupt sources

     Internal source: 1 (Watch dog timer)

     External source: 1 (NMI)

   − 19 maskable interrupt sources

     Internal sources: 15 (SSIO, SA-A/D converter, I2C, Timer0, Timer1,           Timer2,    Timer3,   1kHz  timer,  UART,

     RC-A/D converter, PWM, TBC128Hz, TBC32Hz, TBC16Hz, TBC2Hz)

     External sources: 4 (P00, P01, P02, P03)

•  Time base counter

   − Low-speed time base counter ×1 channel

     Frequency compensation (Compensation range: Approx. −488ppm to +488ppm. Compensation accuracy: Approx.

     0.48ppm, applied to ML610Q411/Q412)

   − High-speed time base counter ×1 channel

•  Watchdog timer

   − Non-maskable interrupt and reset

   − Free running

   − Overflow period: 4 types selectable

     ML610Q411/Q412: 125ms, 500ms, 2s, and 8s

     ML610Q415: approx. 131ms, 524ms, 2.1s, 8.4s

•  Timers

   − 8 bits × 4 channels (Timer0-3: 16-bit x 2 configuration available by using Timer0-1 or Timer2-3)

   − Clock frequency measurement mode (in one channel of 16-bit configuration using Timer2-3, ML610Q415 does

     not have this mode)

                                                       1–1
                                                    ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                     Chapter 1  Overview

•  1 kHz timer

   − Interrupt function

   ML610Q411/Q412: 10 Hz/1 Hz interrupt

   ML610Q415: 9.5Hz/0.95Hz interrupt

•  Capture

   − Time base capture × 2 channels

   ML610Q411/Q412: 4096 Hz to 32 Hz

   ML610Q415: 3906Hzʙ30.5H

•  PWM

   − Resolution 16 bits × 1 channel

•  Synchronous serial port

   − Master/slave selectable

   − LSB first/MSB first selectable

   − 8-bit length/16-bit length selectable

•  UART

   ʵ Half-Duplex Communication

   − TXD/RXD × 1 channel

   − Bit length, parity/no parity, odd parity/even parity, 1 stop bit/2  stop  bits

   − Positive logic/negative logic selectable

   − Built-in baud rate generator

•  I2C bus interface

   − Master function only

   − Standard mode (50kbps@500kHz)

•  Buzzer driver

   − 4 output modes, 8 frequencies, 16 duty levels

•  RC oscillation type A/D converter

   − 24-bit counter

   − Time division × 2 channels

   − Conversion time: 46us/1ch@500kHz

•  Successive approximation type A/D converter

   − 12-bit A/D converter

   − Input × 2 channels

•  General-purpose ports

   − Non-maskable interrupt input port × 1 channel

   − Input-only port × 6 channels (including secondary functions)

   − Output-only port × 3 channels (including secondary functions)

   − Input/output port

   ML610Q411: 22 channels (including secondary functions)

   ML610Q412: 14 channels (including secondary functions)

   ML610Q415: 22 channels (including secondary functions)

                                                    1–2
                                                          ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                           Chapter 1      Overview

•  LCD driver

   − The number of segments

   ML610Q411: 144 dots max. (36 seg × 4 com)

   ML610Q412: 176 dots max. (44 seg × 4 com)

   ML610Q415: 144 dots max. (36 seg × 4 com)

   − 1/1 to 1/4 duty

   − 1/3 bias (built-in bias generation circuit)

   − Frame frequency selecable

   ML610Q411/Q412: approx. 64 Hz, 73 Hz, 85 Hz, and       102 Hz

   ML610Q415: approx. 6̍Hz, 70Hz, 81Hz, 97Hz

   − Bias voltage multiplying clock selectable (8 types)

   − Contrast adjustment (32 steps)

   − LCD drive stop mode, LCD display mode, all LCDs on   mode, and  all  LCDs  off  mode  selectable

•  Reset

   − Reset through the RESET_N pin

   − Power-on reset generation when powered on

   − Reset when oscillation stop of the low-speed clock is detected (ML610Q411PC and ML610Q415 does not have

   this function)

   − Reset by the watchdog timer (WDT) overflow

•  Power supply voltage detect function

   − Judgment voltages:           One of 16 levels

   − Judgment accuracy:           ±2% (Typ.)

•  Clock

   − Low-speed clock

   ML610Q411/ML610Q412: Crystal oscillation (32.768 kHz)

   (This LSI can not guarantee the operation withoug low-speed crystal oscillation clock)

   ML610Q415: 1/16 of Built-in RC oscillation 500 kHz (31.25kHz)*

   (This LSI does not have low-speed crystal oscillation clock)

   * This clock is not used for CPU operating clock.

   − High-speed clock:

   Built-in RC oscillation (500 kHz)

   External clock (500kH or less)

   − High-speed Clock gear: 1/2(250kHz), 1/4(125kHz), 1/8(62.5kHz: default)

   − Selection of high-speed clock mode by software:

   Built-in RC oscillation, External clock

•  Power management

   − HALT mode: Instruction execution by CPU is suspended (peripheral circuits are in operating states).

   − STOP mode: Stop of low-speed oscillation and high-speed oscillation (Operations of CPU and peripheral circuits

   are stopped.)

   − High-speed Clock gear: The frequency of high-speed system clock can be changed by software (1/1, 1/2, 1/4, or

   1/8 of the oscillation clock)

   − Block Control Function: Power down (reset registers and stop clock supply) the circuits of unused peripherals.

                                                          1–3
                                            ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                               Chapter 1  Overview

•  Shipment

   − Chip (Die)

   ML610Q411-xxxWA (Blank product: ML610Q411-NNNWA)

   ML610Q411P-xxxWAʢBlank productɿML610Q411P-NNNWAʣ

   ML610Q411PA-xxxWAʢBlank productɿML610Q411PA-NNNWAʣ

   ML610Q411PC-xxxWAʢBlank productɿML610Q411PC-NNNWAʣ

   ML610Q412-xxxWA (Blank product: ML610Q412-NNNWA)

   ML610Q412P-xxxWAʢBlank productɿML610Q412P-NNNWAʣ

   ML610Q415-xxxWA (Blank product: ML610Q415-NNNWA)

   − 120-pin plastic LQFP

   ML610Q411-xxxTBZ03A (Blank product: ML610Q411-NNNTBZ03A)

   ML610Q411P-xxxTBZ03A (Blank product: ML610Q411P-NNNTBZ03A)

   ML610Q411PA-xxxTBZ03A (Blank product: ML610Q411PA-NNNTBZ03A)

   ML610Q411PC-xxxTBZ03A (Blank product: ML610Q411PC-NNNTBZ03A)

   ML610Q412-xxxTBZ03A (Blank product: ML610Q412-NNNTBZ03A)

   ML610Q412P-xxxTBZ03AʢBlank productɿML610Q412P-NNNTBZ03Aʣ

   ML610Q415-xxxTBZ03A (Blank product: ML610Q415-NNNTBZ03A)

   xxx: ROM code number

   P: Wide range temperature version

   A: Low-speed clock oscillation stop detection reset is selectable to disable always (See chapter3 and chapter4 in

       the user’s manual for more detail).

   C:  EMS       tolerance  improved  version/Hardware-inactive Low-speed  clock  oscillation  stop  detection reset  (See

       chapter3 and chapter4 in the user’s manual for more detail)

   WA: Chip

   TB: TQFP

•  Guaranteed operating range

   − Operating temperature: −20°C to +70°C (P version: −40°C to +85°C)

   − Operating voltage: VDD = 1.1V to 3.6V, AVDD = 2.2V to 3.6V

                                            1–4
                                                                ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                  Chapter 1      Overview

1.2    Configuration of Functional Blocks

1.2.1  Block Diagram of ML610Q411/ML610Q415

       "*" indicates  the secondary or tertiary function of each port.

       "*" indicates  ML610Q415 does not have the crystal oscillation.

                                         CPU (nX-U8/100)

                      EPSW1ʙ3          GREG        ELR1ʙ3         ECSR1ʙ3

                      PSW              0ʙ15        LR                   DSR/CSR

                      Timing                       EA                   PC

                      Controller       ALU

                                                   SP                                    Program

                                                                        BUS              Memory   VPP

                                     Instruction   Instruction          Controller       (Flash)

                      On-Chip          Decoder     Register                              16Kbyte

                      ICE

       VDD                                         Data-bus                         INT

       VSS                                                                          1

                                                                                         SSIO     SCK0*

                                                   RAM                                            SIN0*

     RESET_N          RESET &                      1024byte                                       SOUT0*

       TEST           TEST                                                          INT

                                                   Interrupt                        1

                                                   Controller                            UART     RXD0*

       XT0**                                                                                      TXD0*

       XT1**                                 INT

       OSC0*                                    1                                   INT

                      OSC                          WDT                              1

       LSCLK*                                                                            I2C      SDA*

     OUTCLK*                                 INT                                                  SCL*

                                                4  TBC                              INT

       VDDL                                                                         1

       VDDX           Power                  INT                                         PWM      PWM0*

                                  INT           1  1kHzTC

                                  1                                                 INT

       IN0*                                                                         1

       CS0*                                                                              Buzzer   BZ0*

       RCT0*                                       Capture

       RS0*           RC-ADC                       ʷ2                               INT

       RT0*                                                                         5

       RCM*           ʷ2                     INT                                                  NMI

       IN1*                                     4  8bit Timer                                     P00 to P03

       CS1*                                                                                       P10 to P11

       RS1*                                        ʷ4

       RT1*                                                                              GPIO     P20 to P22

       AVDD                                                                                       P30 to P35

       AVSS                       INT                                                             P40 to P47
                                                                                                  PA0 to PA7
                                  1

       VREF           12bit-ADC

AIN0, AIN1                                                                               LCD      COM0 to COM3

                                                                                         Driver   SEG0 to SEG35

                                                   Display

                      BLD                          register                              LCD      VL1, VL2, VL3

                                                   144bit                                BIAS     C1, C2

                             Figure 1-1     Block Diagram of ML610Q411/ML610Q415

                                                             1–5
                                                      ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                      Chapter 1      Overview

1.2.2       Block Diagram of ML610Q412

       "*"  indicates the secondary or tertiary function of each port.

                             CPU (nX-U8/100)

            EPSW1ʙ3          GREG        ELR1ʙ3       ECSR1ʙ3

            PSW              0ʙ15        LR           DSR/CSR

            Timing                       EA           PC

            Controller       ALU

                                         SP                                  Program

                                                      BUS                    Memory   VPP

                           Instruction   Instruction  Controller             (Flash)

            On-Chip          Decoder     Register                            16Kbyte

            ICE

VDD                                      Data-bus                       INT

       VSS                                                              1

                                                                             SSIO     SCK0*

                                         RAM                                          SIN0*

RESET_N     RESET &                      1024byte                                     SOUT0*

TEST        TEST                                                        INT

                                         Interrupt                      1

                                         Controller                          UART     RXD0*

XT0                                                                                   TXD0*

XT1                                INT

OSC0*                                 1                                 INT

            OSC                          WDT                            1

LSCLK*                                                                       I2C      SDA*

OUTCLK*                            INT                                                SCL*

                                      4  TBC                            INT

VDDL                                                                    1

VDDX        Power                  INT                                       PWM      PWM0*

                        INT           1  1kHzTC

                        1                                               INT

IN0*                                                                    1

CS0*                                                                         Melody   MD0*

RCT0*                                    Capture

RS0*        RC-ADC                       ʷ2                             INT

RT0*                                                                    5
RCM*        ʷ2
                                   INT                                                NMI
IN1*
                                      4  8bit Timer                                   P00 to P03
CS1*
                                                                                      P10 to P11
RS1*                                     ʷ4

RT1*                                                                         GPIO     P20 to P22

AVDD                                                                                  P30 to P35

AVSS                    INT                                                           P40 to P47

                        1

VREF        12bit-ADC

AIN0, AIN1                                                                   LCD      COM0 to COM3

                                                                             Driver   SEG0 to SEG43

                                         Display

            BLD                          register                            LCD      VL1, VL2, VL3

                                         176bit                              BIAS     C1, C2

                             Figure 1-2       Block   Diagram of ML610Q412

                                                      1–6
                                                                                                                                    ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                                                                                                                                                          Chapter 1  Overview

1.3      Pins

1.3.1    Pin Layout

1.3.1.1  Pin Layout of ML610Q411/ML610Q415                                                                                               120pin TQFP Package

                       90pin       SEG20  SEG19  SEG18  SEG17  SEG16  SEG15  SEG14  SEG13    SEG12  SEG11  SEG10  SEG9  SEG8  SEG7  SEG6  SEG5  SEG4  SEG3  SEG2  SEG1  SEG0  COM0  COM1  COM2  COM3  VL1  VL2  VL3   C1    C2         61pin

               91pin               90     89     88     87     86     85     84     83       82     81     80     79    78    77    76    75    74    73    72    71    70    69    68    67    66    65   64   63    62    61                60pin

         SEG21                91                                                                                                                                                                                                   60         (NC)

         SEG22                92                                                                                                                                                                                                   59         (NC)

         SEG23                93                                                                                                                                                                                                   58         (NC)

         SEG24                94                                                                                                                                                                                                   57         (NC)

         SEG25                95                                                                                                                                                                                                   56         (NC)

         SEG26                96                                                                                                                                                                                                   55         (NC)

         SEG27                97                                                                                                                                                                                                   54         (NC)

         SEG28                98                                                                                                                                                                                                   53         (NC)

         SEG29                99                                                                                                                                                                                                   52         (NC)

         SEG30                100                                                                                                                                                                                                  51         (NC)

         SEG31                101                                                                                                                                                                                                  50         (NC)

         SEG32                102                                                                                                                                                                                                  49         (NC)

         SEG33                103                                                                                                                                                                                                  48         (NC)

         SEG34                104                                                                                                                                                                                                  47         VSS

         SEG35                105                                                                                                                                                                                                  46         VDD

               PA0            106                                                                                                                                                                                                  45         VSS

               PA1            107                                                                                                                                                                                                  44         P03

               PA2            108                                                                                                                                                                                                  43         P02

               PA3            109                                                                                                                                                                                                  42         P01

               PA4            110                                                                                                                                                                                                  41         P00

               PA5            111                                                                                                                                                                                                  40         NMI

               PA6            112                                                                                                                                                                                                  39         P11

               PA7            113                                                                                                                                                                                                  38         P10

               (NC)           114                                                                                                                                                                                                  37         (NC)

               (NC)           115                                                                                                                                                                                                  36         AIN1

               (NC)           116                                                                                                                                                                                                  35         AIN0

               (NC)           117                                                                                                                                                                                                  34         (NC)

               (NC)           118                                                                                                                                                                                                  33         (NC)

               (NC)           119                                                                                                                                                                                                  32         (NC)

               (NC)           120                                                                                                                                                                                                  31         (NC)

               120pin              1      2      3      4      5      6      7      8        9      10     11     12    13    14    15    16    17    18    19    20    21    22    23    24    25    26   27   28    29    30

                                                                                                                                                                                                                                              31pin

                       1pin        VPP    VSS    P20    P21    P22    P40    P41    RESET_N  P42    P43    P44    P45   P46   P47   P30   P31   P34   P32   P33   P35   TEST  VDD   VDDL  VSS   VDDX  XT1  XT0  AVSS  VREF  AVD D  30pin

     (NC): No Connection

Note:

The assignment of the P30 to P35                               are not in order.

                       Figure 1-3                                     Pin Layout of                                           ML610Q411/ML610Q415                                                               Package

                                                                                                                                    1–7
                                                                                                                                  ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                                                                                                                                                        Chapter 1  Overview

1.3.1.2  Pin Layout of ML610Q412                                                  120pin TQFP Package

                     90pin       SEG20  SEG19  SEG18  SEG17  SEG16  SEG15  SEG14  SEG13    SEG12  SEG11  SEG10  SEG9  SEG8  SEG7  SEG6  SEG5  SEG4  SEG3  SEG2  SEG1  SEG0  COM0  COM1  COM2  COM3  VL1  VL2  VL3   C1    C2         61pin

         91pin                   90     89     88     87     86     85     84     83       82     81     80     79    78    77    76    75    74    73    72    71    70    69    68    67    66    65   64   63    62    61                60pin

         SEG21              91                                                                                                                                                                                                   60         (NC)

         SEG22              92                                                                                                                                                                                                   59         (NC)

         SEG23              93                                                                                                                                                                                                   58         (NC)

         SEG24              94                                                                                                                                                                                                   57         (NC)

         SEG25              95                                                                                                                                                                                                   56         (NC)

         SEG26              96                                                                                                                                                                                                   55         (NC)

         SEG27              97                                                                                                                                                                                                   54         (NC)

         SEG28              98                                                                                                                                                                                                   53         (NC)

         SEG29              99                                                                                                                                                                                                   52         (NC)

         SEG30              100                                                                                                                                                                                                  51         (NC)

         SEG31              101                                                                                                                                                                                                  50         (NC)

         SEG32              102                                                                                                                                                                                                  49         (NC)

         SEG33              103                                                                                                                                                                                                  48         (NC)

         SEG34              104                                                                                                                                                                                                  47         VSS

         SEG35              105                                                                                                                                                                                                  46         VDD

         SEG43              106                                                                                                                                                                                                  45         VSS

         SEG42              107                                                                                                                                                                                                  44         P03

         SEG41              108                                                                                                                                                                                                  43         P02

         SEG40              109                                                                                                                                                                                                  42         P01

         SEG39              110                                                                                                                                                                                                  41         P00

         SEG38              111                                                                                                                                                                                                  40         NMI

         SEG37              112                                                                                                                                                                                                  39         P11

         SEG36              113                                                                                                                                                                                                  38         P10

         (NC)               114                                                                                                                                                                                                  37         (NC)

         (NC)               115                                                                                                                                                                                                  36         AIN1

         (NC)               116                                                                                                                                                                                                  35         AIN0

         (NC)               117                                                                                                                                                                                                  34         (NC)

         (NC)               118                                                                                                                                                                                                  33         (NC)

         (NC)               119                                                                                                                                                                                                  32         (NC)

         (NC)               120                                                                                                                                                                                                  31         (NC)

         120pin                  1      2      3      4      5      6      7      8        9      10     11     12    13    14    15    16    17    18    19    20    21    22    23    24    25    26   27   28    29    30                31pin

                     1pin        VPP    VSS    P20    P21    P22    P40    P41    RESET_N  P42    P43    P44    P45   P46   P47   P30   P31   P34   P32   P33   P35   TEST  VDD   VDDL  VSS   VDDX  XT1  XT0  AVSS  VREF  AVD D  30pin

(NC): No Connection

Note:

The assignment of the P30           to P35 are not                                         in order.

                                        Figure 1-4                                         Pin Layout                                   of        ML610Q412                                   Package

                                                                                                                                  1–8
                                                                                                                                                             ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                                                                                                                                                 Chapter 1   Overview

1.3.1.3       Pin Layout of ML610Q411/ML610Q415 Chip

                        SEG20  SEG19  SEG18  SEG17  SEG16  SEG15  SEG14    SEG13  SEG12  SEG11  SEG10  SEG9  SEG8  SEG7  SEG6  SEG5  SEG4  SEG3  SEG2  SEG1  SEG0  COM0  COM1  COM2  COM3  VL1  VL2  VL3   C1    C2

                        90     89     88     87     86     85     84       83     82     81     80     79    78    77    76    75    74    73    72    71    70    69    68    67    66    65   64   63    62    61

       SEG21  91

       SEG22  92

       SEG23  93

       SEG24  94

       SEG25  95

       SEG26  96                                                                                                                                                                                                       47  VSS

       SEG27  97                                                                                                                                                                                                       46  VDD

       SEG28  98                                                                                                                                                                                                       45  VSS

       SEG29  99                                                                                                                                                                                                       44  P03

       SEG30  100                                                                                                                                                                                                      43  P02   2.636mm

       SEG31  101                                                                                                                                                                                                      42  P01

       SEG32  102                                                                                                                                                                                                      41  P00

       SEG33  103                                                                                                                                                                                                      40  NMI

       SEG34  104                                                                                                                                                                                                      39  P11

       SEG35  105                                                                                                                                                                                                      38  P10

         PA0  106                                                                                                                                                                                                      37  (NC)

         PA1  107                                                                                                                                                                                                      36  AIN1

         PA2  108                                                                                                                                                                                                      35  AIN0

         PA3  109

         PA4  110

         PA5  111

         PA6  112

         PA7  113

              *

                   1    2      3      4      5      6      7      8        9      10     11     12     13    14    15    16    17    18    19    20    21    22    23    24    25    26    *    27   28    29    30

                   VPP  VSS    P20    P21    P22    P40    P41    RESET_N  P42    P43    P44    P45    P46   P47   P30   P31   P34   P32   P33   P35   TEST  VDD   VDDL  VSS   VDDX  XT1        XT0  AVSS  VREF  AVDD

                                                                                                2.836mm

* Dummy pad

Note: These dummy pads are visible and do have any function, they are placed for a mechanical                                                                                                                                    evaluation  in  LAPIS

semiconductor. Please do NOT implement wire-bonding to the dummy pad.

Note:

The assignment of the P30 to P35 are not in order.

                                                                                         Chip size:                                                                                                        2.836mm x 2.636mm

                                                                                         PAD count:                                                                                                        95 pins

                                                                                         Minimum PAD pitch:                                                                                                80 μm

                                                                                         PAD aperture:                                                                                                     70 μm × 70 μm

                                                                                         Chip thickness:                                                                                                   350 μm

                                                                                         Voltage of the rear side of chip:                                                                                 VSS level

                                      Figure 1-5                                                Dimensions of ML610Q411/ML610Q415 Chip

                                                                                                                                                       1–9
                                                                                                                                                             ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                                                                                                                                                 Chapter 1   Overview

1.3.1.4       Pin Layout of ML610Q412 Chip

                        SEG20  SEG19  SEG18  SEG17  SEG16  SEG15  SEG14    SEG13  SEG12  SEG11  SEG10  SEG9  SEG8  SEG7  SEG6  SEG5  SEG4  SEG3  SEG2  SEG1  SEG0  COM0  COM1  COM2  COM3  VL1  VL2  VL3   C1    C2

                        90     89     88     87     86     85     84       83     82     81     80     79    78    77    76    75    74    73    72    71    70    69    68    67    66    65   64   63    62    61

       SEG21  91

       SEG22  92

       SEG23  93

       SEG24  94

       SEG25  95

       SEG26  96                                                                                                                                                                                                       47  VSS

       SEG27  97                                                                                                                                                                                                       46  VDD

       SEG28  98                                                                                                                                                                                                       45  VSS

       SEG29  99                                                                                                                                                                                                       44  P03

       SEG30  100                                                                                                                                                                                                      43  P02   2.636mm

       SEG31  101                                                                                                                                                                                                      42  P01

       SEG32  102                                                                                                                                                                                                      41  P00

       SEG33  103                                                                                                                                                                                                      40  NMI

       SEG34  104                                                                                                                                                                                                      39  P11

       SEG35  105                                                                                                                                                                                                      38  P10

       SEG43  106                                                                                                                                                                                                      37  (NC)

       SEG42  107                                                                                                                                                                                                      36  AIN1

       SEG41  108                                                                                                                                                                                                      35  AIN0

       SEG40  109

       SEG39  110

       SEG38  111

       SEG37  112

       SEG36  113

              *

                   1    2      3      4      5      6      7      8        9      10     11     12     13    14    15    16    17    18    19    20    21    22    23    24    25    26    *    27   28    29    30

                   VPP  VSS    P20    P21    P22    P40    P41    RESET_N  P42    P43    P44    P45    P46   P47   P30   P31   P34   P32   P33   P35   TEST  VDD   VDDL  VSS   VDDX  XT1        XT0  AVSS  VREF  AVDD

                                                                                                2.836mm

* Dummy pad

Note: These dummy pads are visible and do have any function, they are placed for a mechanical                                                                                                                                    evaluation  in  LAPIS

semiconductor. Please do NOT implement wire-bonding to the dummy pad.

Note:

The assignment of the P30 to P35 are not in order.

                                                                                         Chip size:                                                                                                        2.836mm x 2.636mm

                                                                                         PAD count:                                                                                                  95 pins

                                                                                         Minimum PAD pitch:                                                                                          80 μm

                                                                                         PAD aperture:                                                                                                     70 μm × 70 μm

                                                                                         Chip thickness:                                                                                                   350 μm

                                                                                         Voltage of the rear side of chip:                                                                                 VSS level

                                                                  Figure 1-6                                             Dimensions of ML610Q412 Chip

                                                                                                                                                       1 – 10
                                          ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                             Chapter 1     Overview

1.3.1.5       Pad Coordinates of ML610Q411/ML610Q415 Chip

                       Table 1-1     Pad Coordinates of ML610Q411/ML610Q415

                                                                             Chip   Center: X=0,Y=0

         No.  Name     X(μm)  Y(μm)  No.  Name    X(μm)       Y(μm)  No.     Name   X(μm)  Y(μm)

         1    711      -1230  -1212  51   /$
              -  -      101     4&(  -1312  160

         2    744      -1150  -1212  52   /$
              -  -      102     4&(  -1312  80

         3    1      -1070  -1212  53   /$
              -  -      103     4&(  -1312  0

         4    1      -990   -1212  54   /$
              -  -      104     4&(  -1312  -80

         5    1      -910   -1212  55   /$
              -  -      105     4&(  -1312  -160

         6    1      -830   -1212  56   /$
              -  -      106     1"    -1312  -240

         7    1      -750   -1212  57   /$
              -  -      107     1"    -1312  -320

         8    3&4&5@/  -670   -1212  58   /$
              -  -      108     1"    -1312  -400

         9    1      -590   -1212  59   /$
              -  -      109     1"    -1312  -480

         10   1      -510   -1212  60   /$
              -  -      110     1"    -1312  -560

         11   1      -430   -1212  61   $      1220        1212   111     1"    -1312  -640

         12   1      -350   -1212  62   $      1140        1212   112     1"    -1312  -720

         13   1      -270   -1212  63   7-     1060        1212   113     1"    -1312  -800

         14   1      -190   -1212  64   7-     980         1212   114     /$
        -  -

         15   1      -110   -1212  65   7-     900         1212   115     /$
        -  -

         16   1      -30    -1212  66   $0.    820         1212   116     /$
        -  -

         17   1      50     -1212  67   $0.    740         1212   117     /$
        -  -

         18   1      130    -1212  68   $0.    660         1212   118     /$
        -  -

         19   1      210    -1212  69   $0.    580         1212   119     /$
        -  -

         20   1      290    -1212  70   4&(    500         1212   120     /$
        -  -

         21   5&45     370    -1212  71   4&(    420         1212

         22   7%%      450    -1212  72   4&(    340         1212

         23   7%%-     530    -1212  73   4&(    260         1212

         24   744      610    -1212  74   4&(    180         1212

         25   7%%9     690    -1212  75   4&(    100         1212

         26   95      770    -1212  76   4&(    20          1212

         27   95      930    -1212  77   4&(    -60         1212

         28   "744     1030   -1212  78   4&(    -140        1212

         29   73&'     1110   -1212  79   4&(    -220        1212

         30   "7%%     1190   -1212  80   4&(   -300        1212

         31   /$
      -      -      81   4&(   -380        1212

         32   /$
      -      -      82   4&(   -460        1212

         33   /$
      -      -      83   4&(   -540        1212

         34   /$
      -      -      84   4&(   -620        1212

         35   "*/     1312   -522   85   4&(   -700        1212

         36   "*/     1312   -350   86   4&(   -780        1212

         37   /$
      -      -      87   4&(   -860        1212

         38   1      1312   -210   88   4&(   -940        1212

         39   1      1312   -130   89   4&(   -1020       1212

         40   /.*      1312   -50    90   4&(   -1100       1212

         41   1      1312   30     91   4&(   -1312       960

         42   1      1312   110    92   4&(   -1312       880

         43   1      1312   190    93   4&(   -1312       800

         44   1      1312   270    94   4&(   -1312       720

         45   744      1312   350    95   4&(   -1312       640

         46   7%%      1312   430    96   4&(   -1312       560

         47   744      1312   510    97   4&(   -1312       480

         48   /$
      -      -      98   4&(   -1312       400

         49   /$
      -      -      99   4&(   -1312       320

         50   /$
      -      -      100  4&(   -1312       240

                                          1 – 11
                                                  ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                 Chapter 1     Overview

1.3.1.6       Pad Coordinates  of ML610Q412 Chip

                               Table 1-2  Pad Coordinates of     ML610Q412

                                                                                 Chip   Center: X=0,Y=0

         No.  Name     X(μm)   Y(μm)      No.     Name    X(μm)  Y(μm)      No.  Name   X(μm)  Y(μm)

         1    711      -1230   -1212      51      /$
     -      -          101  4&(  -1312  160

         2    744      -1150   -1212      52      /$
     -      -          102  4&(  -1312  80

         3    1      -1070   -1212      53      /$
     -      -          103  4&(  -1312  0

         4    1      -990    -1212      54      /$
     -      -          104  4&(  -1312  -80

         5    1      -910    -1212      55      /$
     -      -          105  4&(  -1312  -160

         6    1      -830    -1212      56      /$
     -      -          106  4&(  -1312  -240

         7    1      -750    -1212      57      /$
     -      -          107  4&(  -1312  -320

         8    3&4&5@/  -670    -1212      58      /$
     -      -          108  4&(  -1312  -400

         9    1      -590    -1212      59      /$
     -      -          109  4&(  -1312  -480

         10   1      -510    -1212      60      /$
     -      -          110  4&(  -1312  -560

         11   1      -430    -1212      61      $      1220   1212       111  4&(  -1312  -640

         12   1      -350    -1212      62      $      1140   1212       112  4&(  -1312  -720

         13   1      -270    -1212      63      7-     1060   1212       113  4&(  -1312  -800

         14   1      -190    -1212      64      7-     980    1212       114  /$
        -  -

         15   1      -110    -1212      65      7-     900    1212       115  /$
        -  -

         16   1      -30     -1212      66      $0.    820    1212       116  /$
        -  -

         17   1      50      -1212      67      $0.    740    1212       117  /$
        -  -

         18   1      130     -1212      68      $0.    660    1212       118  /$
        -  -

         19   1      210     -1212      69      $0.    580    1212       119  /$
        -  -

         20   1      290     -1212      70      4&(    500    1212       120  /$
        -  -

         21   5&45     370     -1212      71      4&(    420    1212

         22   7%%      450     -1212      72      4&(    340    1212

         23   7%%-     530     -1212      73      4&(    260    1212

         24   744      610     -1212      74      4&(    180    1212

         25   7%%9     690     -1212      75      4&(    100    1212

         26   95      770     -1212      76      4&(    20     1212

         27   95      930     -1212      77      4&(    -60    1212

         28   "744     1030    -1212      78      4&(    -140   1212

         29   73&'     1110    -1212      79      4&(    -220   1212

         30   "7%%     1190    -1212      80      4&(   -300   1212

         31   /$
      -       -          81      4&(   -380   1212

         32   /$
      -       -          82      4&(   -460   1212

         33   /$
      -       -          83      4&(   -540   1212

         34   /$
      -       -          84      4&(   -620   1212

         35   "*/     1312    -522       85      4&(   -700   1212

         36   "*/     1312    -350       86      4&(   -780   1212

         37   /$
      -       -          87      4&(   -860   1212

         38   1      1312    -210       88      4&(   -940   1212

         39   1      1312    -130       89      4&(   -1020  1212

         40   /.*      1312    -50        90      4&(   -1100  1212

         41   1      1312    30         91      4&(   -1312  960

         42   1      1312    110        92      4&(   -1312  880

         43   1      1312    190        93      4&(   -1312  800

         44   1      1312    270        94      4&(   -1312  720

         45   744      1312    350        95      4&(   -1312  640

         46   7%%      1312    430        96      4&(   -1312  560

         47   744      1312    510        97      4&(   -1312  480

         48   /$
      -       -          98      4&(   -1312  400

         49   /$
      -       -          99      4&(   -1312  320

         50   /$
      -       -          100     4&(   -1312  240

                                                  1 – 12
                                                              ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                          Chapter 1           Overview

1.3.2     List of Pins

PAD                  Primary function                              Secondary function               Tertiary  function

No.       Pin name   I/O               Function          Pin name  I/O          Function  Pin name  I/O       Function

2,        VSS        ⎯     Negative power supply pin     ⎯         ⎯            ⎯         ⎯         ⎯                   ⎯

24,45,47

22, 46    VDD        ⎯     Positive power supply pin     ⎯         ⎯            ⎯         ⎯         ⎯                   ⎯

                           Power supply pin for

23        VDDL       ⎯     internal logic (internally    ⎯         ⎯            ⎯         ⎯         ⎯                   ⎯

                           generated)

                           Power supply pin for

25        VDDX       ⎯     low-speed oscillation         ⎯         ⎯            ⎯         ⎯         ⎯                   ⎯

                           (internally generated)

1         VPP        ⎯     Power supply pin for Flash    ⎯         ⎯            ⎯         ⎯         ⎯                   ⎯

                           ROM

                           Negative power supply pin

28        AVSS       ⎯     for successive                ⎯         ⎯            ⎯         ⎯         ⎯                   ⎯

                           approximation type ADC

                           Positive power supply pin

30        AVDD       ⎯     for successive                ⎯         ⎯            ⎯         ⎯         ⎯                   ⎯

                           approximation type ADC

65        VL1        ⎯     Power supply pin for LCD      ⎯         ⎯            ⎯         ⎯         ⎯                   ⎯

                           bias (internally generated)

64        VL2        ⎯     Power supply pin for LCD      ⎯         ⎯            ⎯         ⎯         ⎯                   ⎯

                           bias (internally generated)

63        VL3        ⎯     Power supply pin for LCD      ⎯         ⎯            ⎯         ⎯         ⎯                   ⎯

                           bias (internally generated)

62        C1         ⎯     Capacitor connection pin      ⎯         ⎯            ⎯         ⎯         ⎯                   ⎯

                           for LCD bias generation

61        C2         ⎯     Capacitor connection pin      ⎯         ⎯            ⎯         ⎯         ⎯                   ⎯

                           for LCD bias generation

21        TEST       I/O   Input/output pin for testing  ⎯         ⎯            ⎯         ⎯         ⎯                   ⎯

8         RESET_N       I  Reset input pin               ⎯         ⎯            ⎯         ⎯         ⎯                   ⎯

27        XT0(*3)       I  Low-speed clock oscillation   ⎯         ⎯            ⎯         ⎯         ⎯                   ⎯

                           pin

26        XT1(*3)       O  Low-speed clock oscillation   ⎯         ⎯            ⎯         ⎯         ⎯                   ⎯

                           pin

                           Reference power supply

29        VREF       ⎯     pin for successive            ⎯         ⎯            ⎯         ⎯         ⎯                   ⎯

                           approximation type ADC

36        AIN0          I  Successive approximation      ⎯         ⎯            ⎯         ⎯         ⎯                   ⎯

                           type ADC input

37        AIN1          I  Successive approximation      ⎯         ⎯            ⎯         ⎯         ⎯                   ⎯

                           type ADC input

40        NMI           I  Non-maskable interrupt pin    ⎯         ⎯            ⎯         ⎯         ⎯                   ⎯

41        P00/EXI0/     I  Input port, External          ⎯         ⎯                   ⎯  ⎯         ⎯                   ⎯

          CAP0             interrupt 0, Capture 0 input

42        P01/EXI1/     I  Input port, External          ⎯         ⎯                   ⎯  ⎯         ⎯                   ⎯

          CAP1             interrupt 1, Capture 1 input

43        P02/EXI2/     I  Input port, External          ⎯         ⎯                   ⎯  ⎯         ⎯                   ⎯

          RXD0             interrupt 2, UART0 receive

44        P03/EXI3      I  Input port, External          ⎯         ⎯                   ⎯  ⎯         ⎯                   ⎯

                           interrupt 3

38        P10           I  Input port                    OSC0      I    External clock    ⎯         ⎯                   ⎯

39        P11           I  Input port                    ⎯         ⎯                   ⎯  ⎯         ⎯                   ⎯

3         P20/LED0      O  Output port                   LSCLK     O    Low-speed clock   ⎯         ⎯                   ⎯

                                                                        output

4         P21LED1       O  Output port                   OUTCLK    O    High-speed clock  ⎯         ⎯                   ⎯

                                                                        output

5         P22/LED2      O  Output port                   MD0       O    Melody output     ⎯         ⎯                   ⎯

15        P30        I/O   Input/output port             IN0       I    RC type ADC0      ⎯         ⎯                   ⎯

                                                         1 – 13
                                                     ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                      Chapter 1           Overview

PAD             Primary function                         Secondary function                     Tertiary  function

No.  Pin name   I/O         Function           Pin name  I/O       Function           Pin name  I/O              Function

                                                              oscillation input pin

                                                              RC type ADC0

16   P31        I/O  Input/output port         CS0       O    reference capacitor     ⎯         ⎯                   ⎯

                                                              connection pin

                                                              RC type ADC0

17   P34        I/O  Input/output port         RCT0      O    resistor/capacitor      PWM0      O         PWM output

                                                              sensor connection

                                                              pin

                                                              RC type ADC0

18   P32        I/O  Input/output port         RS0       O    reference resistor      ⎯         ⎯                   ⎯

                                                              connection pin

                                                              RC type ADC0

19   P33        I/O  Input/output port         RT0       O    resistor sensor         ⎯         ⎯                   ⎯

                                                              connection pin

20   P35        I/O  Input/output port         RCM       O    RC type ADC             ⎯         ⎯                   ⎯

                                                              oscillation monitor

6    P40        I/O  Input/output port         SDA       I/O  I2C data input/output   SIN0      I         SSIO data input

7    P41        I/O  Input/output port         SCL       I/O  I2C clock input/output  SCK0      I/O       SSIO synchronous

                                                                                                          clock

9    P42        I/O  Input/output port         RXD0      I    UART data input         SOUT0     I         SSIO data output

10   P43        I/O  Input/output port         TXD0      O    UART data output        PWM0      O         PWM output

     P44/T02P0       Input/output port, Timer                 RC type ADC1

11   CK         I/O  0/Timer 2/PWM0 external   IN1       I    oscillation input pin   SIN0      I         SSIO0 data input

                     clock input

     P45/T13P1       Input/output port, Timer                 RC type ADC1                                SSIO0 synchronous

12   CK         I/O  1/Timer 3 external clock  CS1       O    reference capacitor     SCK0      I/O       clock

                     input                                    connection pin

                                                              RC type ADC1

13   P46        I/O  Input/output port         RS1       O    reference resistor      SOUT0     O         SSIO0 data output

                                                              connection pin

                                                              RC type ADC1

14   P47        I/O  Input/output port         RT1       O    resistor sensor         ⎯         ⎯                   ⎯

                                                              connection pin

106  PA0(*1)    I/O  Input/output port         ⎯         ⎯         ⎯                  ⎯         ⎯                   ⎯

     SEG43(*2)  O    LCD segment pin           ⎯         ⎯         ⎯                  ⎯         ⎯                   ⎯

107  PA1(*1)    I/O  Input/output port         ⎯         ⎯         ⎯                  ⎯         ⎯                   ⎯

     SEG42(*2)  O    LCD segment pin           ⎯         ⎯         ⎯                  ⎯         ⎯                   ⎯

108  PA2(*1)    I/O  Input/output port         ⎯         ⎯         ⎯                  ⎯         ⎯                   ⎯

     SEG41(*2)  O    LCD segment pin           ⎯         ⎯         ⎯                  ⎯         ⎯                   ⎯

109  PA3(*1)    I/O  Input/output port         ⎯         ⎯         ⎯                  ⎯         ⎯                   ⎯

     SEG40(*2)  O    LCD segment pin           ⎯         ⎯         ⎯                  ⎯         ⎯                   ⎯

110  PA4(*1)    I/O  Input/output port         ⎯         ⎯         ⎯                  ⎯         ⎯                   ⎯

     SEG39(*2)  O    LCD segment pin           ⎯         ⎯         ⎯                  ⎯         ⎯                   ⎯

111  PA5(*1)    I/O  Input/output port         ⎯         ⎯         ⎯                  ⎯         ⎯                   ⎯

     SEG38(*2)  O    LCD segment pin           ⎯         ⎯         ⎯                  ⎯         ⎯                   ⎯

112  PA6(*1)    I/O  Input/output port         ⎯         ⎯         ⎯                  ⎯         ⎯                   ⎯

     SEG37(*2)  O    LCD segment pin           ⎯         ⎯         ⎯                  ⎯         ⎯                   ⎯

113  PA7(*1)    I/O  Input/output port         ⎯         ⎯         ⎯                  ⎯         ⎯                   ⎯

     SEG36(*2)  O    LCD segment pin           ⎯         ⎯         ⎯                  ⎯         ⎯                   ⎯

69   COM0       O    LCD common pin            ⎯         ⎯         ⎯                  ⎯         ⎯                   ⎯

68   COM1       O    LCD common pin            ⎯         ⎯         ⎯                  ⎯         ⎯                   ⎯

67   COM2       O    LCD common pin            ⎯         ⎯         ⎯                  ⎯         ⎯                   ⎯

66   COM3       O    LCD common pin            ⎯         ⎯         ⎯                  ⎯         ⎯                   ⎯

70   SEG0       O    LCD segment pin           ⎯         ⎯         ⎯                  ⎯         ⎯                   ⎯

71   SEG1       O    LCD segment pin           ⎯         ⎯         ⎯                  ⎯         ⎯                   ⎯

72   SEG2       O    LCD segment pin           ⎯         ⎯         ⎯                  ⎯         ⎯                   ⎯

                                               1 – 14
                                                    ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                            Chapter 1           Overview

PAD            Primary function                        Secondary  function            Tertiary  function

No.  Pin name  I/O       Function           Pin  name    I/O      Function  Pin name  I/O                   Function

73   SEG3      O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

74   SEG4      O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

75   SEG5      O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

76   SEG6      O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

77   SEG7      O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

78   SEG8      O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

79   SEG9      O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

80   SEG10     O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

81   SEG11     O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

82   SEG12     O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

83   SEG13     O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

84   SEG14     O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

85   SEG15     O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

86   SEG16     O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

87   SEG17     O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

88   SEG18     O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

89   SEG19     O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

90   SEG20     O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

91   SEG21     O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

92   SEG22     O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

93   SEG23     O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

94   SEG24     O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

95   SEG25     O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

96   SEG26     O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

97   SEG27     O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

98   SEG28     O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

99   SEG29     O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

100  SEG30     O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

101  SEG31     O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

102  SEG32     O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

103  SEG33     O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

104  SEG34     O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

105  SEG35     O         LCD segment pin         ⎯       ⎯        ⎯         ⎯         ⎯                     ⎯

(*1) Pins on ML610Q411 and ML610Q415.

(*2) Pins on ML610Q412.

(*3) ML610Q415 does not have the low-speed  crystal oscillation function, but XT0 pin must be tied to VSS.

                                                 1 – 15
                                                   ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                 Chapter 1   Overview

1.3.3   Description of Pins

                                                                                                 Primary/

Pin name  I/O                                Description                                         Secondary/  Logic

                                                                                                 Tertiary

System

RESET_N   I    Reset input pin. When this pin is set to a “L” level, system reset mode is        —           Negative

               set and the internal section is initialized. When this pin is set to a “H” level

               subsequently, program execution starts. A pull-up resistor is internally

               connected.

XT0       I    Crystal connection pin for low-speed clock.                                       —           —

XT1       O    A 32.768 kHz crystal oscillator (see measuring circuit 1) is connected to

               this pin. Capacitors CDL and CGL are connected across this pin and VSS            —           —

               as required. ML610Q415 does not have the crystal oscillation function, but

               connect XT0 to VSS and non-connect XT1 on ML610Q415.

OSC0      I    High-speed external clock input pin. This pin is used as the secondary            Secondary   —

               function of the P10.

LSCLK     O    Low-speed clock output pin. This pin is used as the secondary function of         Secondary   —

               the P20 pin.

OUTCLK    O    High-speed clock output pin. This pin is used as the secondary function of        Secondary   —

               the P21 pin.

General-purpose input port

P00-P03   I    General-purpose input port.                                                       Primary     Positive

               Since these pins have secondary functions, the pins cannot be used as a

               port when the secondary functions are used.

P10-P11   I    General-purpose input port.                                                       Primary     Positive

               Since these pins have secondary functions, the pins cannot be used as a

               port when the secondary functions are used.

General-purpose output port

P20-P22   O    General-purpose output port.                                                      Primary     Positive

               Since these pins have secondary functions, the pins cannot be used as a

               port when the secondary functions are used.

General-purpose input/output port

P30-P35   I/O  General-purpose input/output port.                                                Primary     Positive

               Since these pins have secondary functions, the pins cannot be used as a

               port when the secondary functions are used.

P40-P47   I/O  General-purpose input/output port.                                                Primary     Positive

               Since these pins have secondary functions, the pins cannot be used as a

               port when the secondary functions are used.

PA0-PA7   I/O  General-purpose input/output port.                                                Primary     Positive

               These pins are for the ML610Q411 and ML610Q415, but are not provided

               in the ML610Q412.

                                                   1 – 16
                                                              ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                    Chapter 1   Overview

Pin name   I/O                                         Description                                  Primary/    Logic

                                                                                                    Secondary/

                                                                                                    Tertiary

UART

TXD0       O          UART data output pin. This pin is used as the secondary function of the       Secondary   Positive

                      P43 pin.

RXD0               I  UART data input pin. This pin is used as the secondary function of the        Primary/Se  Positive

                      P42 or the primary function of the P02 pin.                                   condary

I2C bus interface

SDA        I/O        I2C data input/output pin. This pin is used as the secondary function of the  Secondary   Positive

                      P40 pin. This pin has an NMOS open drain output. When using this pin as

                      a function of the I2C, externally connect a pull-up resistor.

SCL        O          I2C clock output pin. This pin is used as the secondary function of the P41   Secondary   Positive

                      pin. This pin has an NMOS open drain output. When using this pin as a

                      function of the I2C, externally connect a pull-up resistor.

Synchronous serial    (SSIO)

SCK0       I/O        Synchronous serial clock input/output pin. This pin is used as the tertiary   Tertiary    —

                      function of the P41 or P45 pin.

SIN0               I  Synchronous serial data input pin. This pin is used as the tertiary function  Tertiary    Positive

                      of the P40 or P44 pin.

SOUT0      O          Synchronous serial data output pin. This pin is used as the tertiary          Tertiary    Positive

                      function of the P42 or P46 pin.

PWM

PWM0       O          PWM0 output pin. This pin is used as the tertiary function of the P43 or      Tertiary    Positive

                      P34 pin.

T02P0CK    O          PWM0 external clock input pin. This pin is used as the primary function of    Primary     —

                      the P44 pin.

External interrupt

NMI                I  External non-maskable interrupt input pin. An interrupt is generated on       Primary     Positive/

                      both edges.                                                                               negative

EXI0-3             I  External maskable interrupt input pins. Interrupt enable and edge selection   Primary     Positive/

                      can be performed for each bit by software. These pins are used as the                     negative

                      primary functions of the P00-P03 pins.

Capture

CAP0               I  Capture trigger input pins. The value of the time base counter is captured    Primary     Positive/

                      in the register synchronously with the interrupt edge selected by software.               negative

CAP1               I  These pins are used as the primary functions of the P00 pin(CAP0) and         Primary     Positive/

                      P01 pin(CAP1).                                                                            negative

Timer

T02P0CK            I  External clock input pin used for both Timer 0 and Timer 2. The clocks for    Primary

                      these timers are selected by software. This pin is used as the primary                    —

                      function of the P44 pin.

T13P1CK            I  External clock input pin used for both Timer 1 and Timer 3. The clocks for    Primary

                      these timers are selected by software. This pin is used as the primary                    —

                      function of the P45 pin.

Buzzer

BZ0        O          Buzzer signal output pin. This pin is used as the secondary function of the   Secondary   Positive/

                      P22 pin.                                                                                  negative

LED drive

LED0-2     O          Nch open drain output pins to drive LED.                                      Primary     Positive/

                                                                                                                negative

                                                       1 – 17
                                                           ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                     Chapter 1   Overview

                                                                                                     Primary/

Pin name         I/O                                   Description                                   Secondary/  Logic

                                                                                                     Tertiary

RC  oscillation  type  A/D converter

    IN0           I    Channel 0 oscillation input pin. This pin is used as the secondary function   Secondary   —

                       of the P30 pin.

    CS0           O    Channel 0 reference capacitor connection pin. This pin is used as the         Secondary   —

                       secondary function of the P31 pin.

    RCT0          O    Resistor/capacitor sensor connection pin of Channel 0 for measurement.        Secondary   —

                       This pin is used as the secondary function of the P33 pin.

    RS0           O    This pin is used as the secondary function of the P32 pin which is the        Secondary   —

                       reference resistor connection pin of Channel 0.

    RT0           O    Resistor sensor connection pin of Channel 0 for measurement. This pin is      Secondary   —

                       used as the secondary function of the P34 pin.

    RCM           O    RC oscillation monitor pin. This pin is used as the secondary function of     Secondary   —

                       the P35 pin.

    IN1           I    Oscillation input pin of Channel 1. This pin is used as the secondary         Secondary   —

                       function of the P44 pin.

    CS1           O    Reference capacitor connection pin of Channel 1. This pin is used as the      Secondary   —

                       secondary function of the P45 pin.

    RS1           O    Reference resistor connection pin of Channel 1. This pin is used as the       Secondary   —

                       secondary function of the P46 pin.

    RT1           O    Resistor sensor connection pin for measurement of Channel 1. This pin is      Secondary   —

                       used as the secondary function of the P47 pin.

Successive approximation type A/D converter

    AVSS         —     Negative power supply pin for successive approximation type A/D               —           —

                       converter.

    AVDD         —     Positive power supply pin for successive approximation type A/D               —           —

                       converter.

    VREF         —     Reference power supply pin for successive approximation type A/D              —           —

                       converter.

    AIN0          I    Channel 0 analog input for successive approximation type A/D converter.       —           —

    AIN1          I    Channel 1 analog input for successive approximation type A/D converter.       —           —

LCD drive signal

COM0-3            O    Common output pins.                                                           —           —

SEG0-35           O    Segment output pins.                                                          —           —

SEG36-43          O    Segment output pin. These pins are for the ML610Q412, but are not             —           —

                       provided in the ML610Q411 and ML610Q415.

LCD driver power supply

    VL1          —     Power supply pins for LCD bias (internally generated). Capacitors Ca, Cb,     —           —

    VL2          —     and Cc (see measuring circuit 1) are connected between VSS and VL1, VL2,      —           —

    VL3          —     and VL3, respectively.                                                        —           —

    C1           —     Power supply pins for LCD bias (internally generated). Capacitors C12 is      —           —

    C2           —     connected between C1 and C2.                                                  —           —

For testing

    TEST         I/O   Input/output pin for testing. A pull-down resistor is internally connected.   —           —

Power supply

    VSS          —     Negative power supply pin.                                                    —           —

    VDD          —     Positive power supply pin for I/O, internal regulator, battery low detector,  —           —

                       and power-on reset.

    VDDL         —     Positive power supply pin (internally generated) for internal logic.          —           —

                       Capacitors CL0 and CL1 (see measuring circuit 1) are connected between

                       this pin and VSS.

    VDDX         —     Positive power supply pin (internally generated) for low-speed oscillation.   —           —

                       When using ML610Q411 and ML610Q412, connect capacitor Cx (see

                       measuring circuit 1) between this pin and VSS. Connect this pin to Vss

                       directly when using ML610Q415.

                                                           1 – 18
                                      ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                    Chapter 1   Overview

                                                                                    Primary/

Pin name  I/O                         Description                                   Secondary/  Logic

                                                                                    Tertiary

VPP       —    Power supply pin for programming Flash ROM. A pull-down resistor is  —           —

               internally connected.

                                      1 – 19
                                                           ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                Chapter 1  Overview

1.3.4       Termination of Unused Pins

Table  1-3  shows methods of terminating the unused pins.

                                Table 1-3  Termination of Unused Pins

                           Pin                                     Recommended pin termination

            VPP                                                    Open

            AVDD                                                   VSS

            AVSS                                                   VSS

            VDDX                                                   VSS (ML610Q415)

            VREF                                                   VSS

            XT0                                                    VSS (ML610Q415)

            XT1                                                    Open(ML610Q415)

            AIN0, AIN1                                             Open

            VL1, VL2, VL3                                          Open

            C1, C2                                                 Open

            RESET_N                                                Open

            TEST                                                   Open

            NMI                                                    Open

            P00 to P03                                             VDD or VSS

            P10 to P11                                             VDD

            P20 to P22                                             Open

            P30 to P35                                             Open

            P40 to P47                                             Open

            PA0 to PA7                                             Open

            COM0 to 3                                              Open

            SEG0 to 43                                             Open

Note:

It is recommended to set the unused input ports and input/output ports to the inputs with pull-down resistors/pull-up

resistors or the output mode since the supply current may become excessively large if the pins are left open in the high

impedance input setting.

                                                           1 – 20
Chapter 2

CPU and Memory Space
                                                    ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                Chapter 2       CPU and Memory Space

2.      CPU and Memory Space

2.1     Overview

This LSI includes LAPIS Semiconductor’s original 8-bit CPU nX-U8/100 and the memory model is “SMALL model” .

For details of the CPU nX-U8/100, see “nX-U8/100 Core Instruction Manual”.

2.2     Program Memory Space

The program memory space is used to store program codes, table data (ROM window), or vector tables.

The program codes have a length of 16 bits and are specified by a 16-bit program counter (PC).

The ROM window area data has a length of 8 bits and can be used as table data.

The vector table, which has 16-bit long data, can be used as reset vectors, hardware interrupt vectors,     and  software

interrupt vectors.

The program memory space consists of 1 segments and has 16-Kbyte (8-Kword) capacity.

Figure 2-1 shows the configuration of the program memory space.

                    CSR:PC      Segment0

                    0:0000H   Vector Table Area or

                              Program Code or

                    0:00FFH   ROM Window Area

                    0:0100H

                                Program Code

                                or

                              ROM Window Area

                                                                                0:03C00H

                    0:03BFFH                                                                    Test Data Area

                    0:03C00H                                                                    Write-able

                                                                                0:03DFFH

                              Test Data Area                                    0:03E00H

                                                                                                Test Data Area

                                                                                                Non Write-able

                    0:03FFFH                                                    0:03FFFH

                                8bit                                                            8bit

                    Figure 2-1  Configuration of Program Memory Space

Notes:

− Since test program data is stored in the 1024Byte (512Word) test data area (0:03C00H to 0:03FFFH) of Segment    0,

this area cannot be used as a program code area.

− The address “0: 03C00H to 0: 03DFFH” in the test area is write-able and erase-able. Fill the area with “0FFH”.  If

data in the area is uncertain or other data (i.e. not 0FFH), operating with the code can not be guranteed.

− Set “0FFH” data (BRK instruction) in the unused area of the program memory space.

                                                    2–1
                                                      ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                       Chapter 2             CPU and Memory Space

2.3     Data Memory Space

The data memory space of this LSI consists of the ROM window area, 1KByte RAM area and SFR area of Segment 0

and the ROM reference areas of the Segment 1 and Segment 8.

The data memory stores 8-bit data and is specified by 20 bits consisting of higher 4 bits as DSR and lower 16 bits as

addressing specified by each instruction.

Figure 2-2 shows the configuration of the data memory space.

                                                                       DSR: Data

        DSR: Data address                  Segment 0                   address               Segment 8

                            0:0000H                                    8:0000H

                                           ROM Window                                   ROM Reference

                                           Area                                              Area

                   0:03E00H                Non Access-able             8:03E00H         Non Access-able

                   0:03FFFH                Area                        8:03FFFH              Area

                                                                                        Unused Area

                                           Unused Area

                   0:0DFFFH

                   0:0E000H                RAM Area

                   0:0E3FFH                1KByte

                   0:0E400H                Unused Area

                   0:0F000H

                                           SFR Area

                   0:0FFFFH                                            8:0FFFFH

                                           8bit                                              8bit

                   Figure 2-2              Configuration of Data Memory Space

Notes:

− The contents of the 1-Kbyte RAM area are undefined at system reset.  Initialize this area  by software.

− The contents of Segment 0 of the program memory space is read from the ROM reference       area of Segment  8.

2.4     Instruction Length

The length of a instruction is 16 bits.

2.5     Data Type

The data types supported include byte (8 bits) and word (16 bits).

                                                   2–2
                                 ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                   Chapter 2   CPU and Memory Space

2.6    Description of Registers

2.6.1  List of Registers

Address                   Name   Symbol (Byte)  Symbol (Word)  R/W  Size  Initial value

0F000H   Data segment register   DSR                          R/W  8     00H

                                 2–3
                                                ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                              Chapter 2    CPU and Memory Space

2.6.2     Data Segment Register (DSR)

Address: 0F000H

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7   6           5     4                      3         2            1    0

   DSR                                                 DSR3               DSR2       DSR1   DSR0

   R/W               R/W   R/W         R/W   R/W           R/W                R/W          R/W  R/W

   Initial value       0   0           0     0                      0         0            0    0

DSR is a special function register (SFR) to retain a data segment.     For details of DSR, see  “nX-U8/100  Core

Instruction Manual”.

[Description of Bits]

•  DSR3-DSR0 (bits 3-0)

       DSR3          DSR2  DSR1        DSR0                                   Description

       0               0   0           0     Data segment  0        (initial  value)

       0               0   0           1

       0               0   1           0

       0               0   1           1

       0               1   0           0     Prohibited

       0               1   0           1

       0               1   1           0

       0               1   1           1

       1               0   0           0     Data segment  8

       1               0   0           1

       1               0   1           0

       1               0   1           1

       1               1   0           0     Prohibited

       1               1   0           1

       1               1   1           0

       1               1   1           1

                                             2–4
Chapter 3

Reset Function
                                                        ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                         Chapter 3        Reset Function

3.     Reset Function

3.1    Overview

This LSI has the five reset functions shown below. If any of the five reset conditions is satisfied, this LSI enters system

reset mode.

•   Reset by the RESET_N pin

•   Reset by power-on detection

•   Reset by the low-speed oscillation stop detection (Not available on ML610Q411PC and ML610Q415)

•   Reset by the 2nd watchdog timer (WDT) overflow

•   Software reset by execution of the BRK instruction

3.1.1  Features

•  The RESER_N pin has an internal pull-up resistor

•  The low-speeed oscillation stop deteciton time is typ. 3 ms (Not available on ML610Q411PC and ML610Q415)

•  250 ms, 1 sec, 4 sec, or 16 sec can be selected as the watchdog timer (WDT) overflow period

•  Built-in reset status register (RSTAT) indicating the reset generation causes

•  Only the CPU is reset by the BRK instruction (neither the RAM area nor the SFR area are reset).

3.1.2  Configuration

Figure 3-1 shows the configuration of the reset generation circuit.

                       VDD

       RESET_N                                                                                  Reset signal

                         Power-on reset

                       Low-speed Oscillation

                         stop detect reset                                        RSTAT         Data bus

                       ʢML610Q411/Q412ʣ(*)

                            WDT reset

             RSTAT:Reset status register

(*) ML610Q411PA : Low-speed oscillation stop detect reset can be controlled by DXTSP bit of BLKCON4 resistor.

   ML610Q411PC : Low-speed oscillation stop detect reset is always disabled.

                            Figure 3-1      Configuration of Reset Generation Circuit

3.1.3  List of Pin

     Pin name       I/O                                 Description

    RESET_N         I         Reset input pin

                                                        3–1
                                                         ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                          Chapter 3          Reset Function

3.2    Description of Registers

3.2.1     List of Registers

     Address                 Name                     Symbol (Byte)        Symbol (Word)  R/W          Size  Initial value

     0F001H               Reset status register       RSTAT                     ⎯         R/W          8               ⎯

3.2.2     Reset Status Register (RSTAT)

Address: 0F001H

Access: R/W

Access size: 8 bits

Initial value: Undefined

                       7     6                   5    4                 3          2      1                  0

   RSTAT             ―       ―                   ―    ―                 ―       WDTR      XSTR               POR

     R/W             R/W     R/W                 R/W  R/W               R/W        R/W    R/W                R/W

   Initial value       0     0                   0    0                 0          0      x/0(*)             1

(*) Undefined on ML610Q411 and ML610Q412, “0” on ML610Q411PC and ML610Q415.

RSTAT is a special function register (SFR) that indicates the causes by which the reset is generated.

At the occurrence of reset, the contents of RSTAT are not initialized, while the bit indicating the cause of the reset is

set to ”1”. When checking the reset cause using this function, perform write operation to RSTAT in advance and

initialize the contents of RSTAT to “00H”.

[Description of Bits]

•  POR (bit 0)

   The POR bit is a flag that indicates that the power-on reset is generated. This bit is set to “1” when powered on.

       POR                                            Description

       0          Power-on reset not generated

       1          Power-on reset generated

•  XSTR (bit 1)

   The XSTR bit is a flag that indicates the generation of low-speed oscillation stop detect reset.       When low-speed

   oscillation stops for the period specified by the low-speed oscillation stop detection time (TSTOP) or more, this bit is

   set to “1”. Writing to the bit is invalid and returns always “0” when reading on ML610Q411PC and ML610Q415.

       XSTR                                           Description

       0          Low-speed oscillation stop detect reset not occurred

       1          Low-speed oscillation stop detect reset occurred

•  WDTR (bit 2)

   The WSDTR is a flag that indicates that the watchdog timer reset is generated. This bit is set to “1” when the reset by

   overflow of the watchdog timer is generated.

       WDTR                                           Description

       0          Watchdog timer reset not occurred

       1          Watchdog timer reset occurred

Note:

No flag is provided that indicates the occurrence of reset by the RESET_N pin.

                                                      3–2
                                                                 ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                   Chapter 3  Reset Function

3.3       Description of Operation

3.3.1       Operation of System Reset Mode

System reset has the highest priority among all the processings and any other processing being executed up to then is

cancelled.

The system reset mode is set by any of the following causes.

     •  Reset by the RESET_N pin

     •  Reset by power-on detection

     •  Reset by low-speed oscillation stop detection (Not available on ML610Q411PC and ML610Q415)

     •  Reset by watchdog timer (WDT) overflow

     •  Software reset by the BRK instruction (only the CPU is reset)

In system reset mode, the following processing is performed.

(1)  The power circuit is initialized, but not initialized by the reset by the BRK instruction execution. For the details of

     the power circuit, refer to Chapter 28, “Power Circuit”.

(2)  All  the  special  function  registers  (SFRs)   whose    initial  value  is  not  undefined  are  initialized.  However,  the

     initialization is not performed by software reset due to execution of the BRK instruction. See Appendix A

     “Registers” for the initial values of the SFRs.

(3)  CPU is initialized.

     •  All the registers in CPU are initialized.

     •  The contents of addresses 0000H and 0001H in the program memory are set to the stack pointer (SP).

     •  The contents of   addresses 0002H and         0003H  in  the    program memory  are  set to  the  program     counter  (PC).

        However, when the interrupt level (ELEEVL) of the program status word (PSW) at reset by the BRK instruction

        is 1 or lower, the contents of addresses 0004H and 0005H of the program memory are set in the program counter

        (PC).  For the BRK instruction, see “nX-U8/100 Core Instruction Manual”.

Note:

In system reset mode, the contents of data memory and those of any SFR whose initial value is undefined are not

initialized and are undefined. Initialize them by software.

In system reset mode by the BRK instruction, no special function register (SFR) that has a fixed initial value is

initialized either. Therefore initialize such an SFR by software.

                                                                 3–3
Chapter 4

MCU Control Function
                                                         ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                        Chapter 4  MCU Control Function

4.     MCU Control Function

4.1    Overview

The operating states of this LSI are classified into the following 4 modes including system reset mode:

System reset mode

Program run mode

HALT mode

STOP mode

For system reset mode, see Chapter 3, “Reset Function”.

This LSI has a block control function, which power downs the circuits of unused peripherals (reset registers and stop

clock supplies) to make even more reducing the current consumption.

4.1.1  Features

•  HALT mode, where the CPU stops operating and only the peripheral circuit is operating

•  STOP mode, where both low-speed oscillation and high-speed oscillation stop

•  Stop code acceptor function, which controls transition to STOP mode

•  Block control function, which power downs the circuits of unused peripherals (reset             registers  and  stop  clock

   supplies).

4.1.2  Configuration

Figure 4-1 shows an operating state transition diagram.

                                                         Release of reset

               Power on  System reset                                           Program

                                mode                                            run mode

                                                         Reset or BRK

                                                         instruction

                                                         STP = “1”

                                       Reset

                         Reset                                               HLT = “1”    Interrupt

                                                         External interrupt

                         STOP mode                                           HALT mode

                         Figure 4-1    Operating State Transition Diagram

                                                         4–1
                                        ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                          Chapter 4        MCU Control Function

4.2    Description of Registers

4.2.1  List of Registers

     Address              Name          Symbol (Byte)  Symbol (Word)  R/W  Size  Initial value

     0F008H   Stop code acceptor        STPACP         ⎯              W    8     ⎯

     0F009H   Standby control register  SBYCON         ⎯              W    8     00H

     0F028H   Block control register 0  BLKCON0        ⎯              R/W  8     00H

     0F029H   Block control register 1  BLKCON1        ⎯              R/W  8     00H

     0F02AH   Block control register 2  BLKCON2        ⎯              R/W  8     00H

     0F02BH   Block control register 3  BLKCON3        ⎯              R/W  8     00H

     0F02CH   Block control register 4  BLKCON4        ⎯              R/W  8     00H

                                        4–2
                                                                  ML610Q411/ML610Q412/ML610Q415 User’s Manual

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4.2.2        Stop Code Acceptor (STPACP)

Address: 0F008H

Access: W

Access size: 8 bits

Initial value: ⎯ (Undefined)

                     7              6           5            4               3         2          1                  0

STPACP               ―         ―                ―            ―               ―         ―          ―                  ―

       W             W         W                W            W               W         W          W                  W

Initial value        ―         ―                ―            ―               ―         ―          ―                  ―

STPACP is a write-only special function register (SFR) that is used for setting a STOP mode.

When STPACP is read, “00H” is read.

When data is written to STPACP in the order of “5nH”(n: an arbitrary value) and “0AnH”(n: an arbitrary value), the

stop code acceptor is enabled. When the STP bit of the standby control register (SBYCON) is set to “1” in this state,

the mode is changed to the STOP mode. When the STOP mode is set, the STOP code acceptor is disabled.

When another instruction is executed between the instruction that writes “5nH” to STPACP and the instruction that

writes “0AnH”, the stop code acceptor is enabled after “0AnH” is written. However, if data other than “0AnH” is

written to STPACP after “5nH” is written, the “5nH” write processing becomes invalid so that data must be written

again starting from “5nH”.

During a system reset, the stop code acceptor is disabled.

Note:

The    STOP    code  acceptor  can     not  be  enabled  on  the  condition  of  that  both  any  interrupt  enable  flag  and  the

corresponding interrupt request flag are “1”(An interrupt request occurrence with resetting MIE flag will have the

condition).

                                                             4–3
                                               ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                               Chapter 4        MCU Control Function

4.2.3  Standby Control Register (SBYCON)

Address: 0F009H

Access: W

Access size: 8 bits

Initial value: 00H

                       7     6           5  4                  3               2                1    0

   SBYCON            ―       ―           ―  ―                  ―               ―                STP  HLT

       W             W       W           W  W                  W               W                W    W

   Initial value       0     0           0  0                  0               0                0    0

SBYCON is a special function register (SFR) to control operating mode of MCU.

[Description of Bits]

•  STP (bit 1)

   The STP bit is used for setting the STOP mode. When the STP bit is set to “1” with the stop code adapter enabled by

   using STPACP, the mode is changed to the STOP mode. When the NMI interrupt request or the P00–P03 interrupt

   request enabled by the interrupt enable register 1 (IE1) is issued, the STP bit is set to “0” and the LSI returns to the

   program run mode.

•  HLT (bit 0)

   The HALT bit is used for setting a HALT mode. When the HALT bit is set to “1”, the mode is changed to the HALT

   mode. When the NMI interrupt request, WDT interrupt request, or enabled (the interrupt enable flag is “1”) interrupt

   request is issued, the HALT bit is set to “1” and the mode is returned to program run mode.

       STP             HLT                                     Description

          0               0  Program run mode (initial value)

          0               1  HALT mode

          1               0  STOP mode

          1               1  Prohibited

Note:

The mode can not be changed to HALT mode or STOP mode on the condition of that both any interrupt enable flag

and the corresponding interrupt request flag are “1”(An interrupt request occurrence with resetting MIE flag will have

the condition).

When a maskable interrupt source (interrupt with enable bit) occurs while the MIE flag of the program status word

(PSW) in the nX-U8/100 core is “0”, the STOP mode and the HALT mode are simply released and interrupt processing

is not performed. Refer to the “nX-U8/100 Core Instruction Manual” for details of PSW.

                                            4–4
                                                                 ML610Q411/ML610Q412/ML610Q415 User’s Manual

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4.2.4     Block Control Register 0(BLKCON0)

Address: 0F028H

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7      6                5              4    3                    2          1     0

   BLKCON0           ―        ―                ―              ―    DTM3                 DTM2       DTM1  DTM0

   R/W               R/W      R/W              R/W            R/W  R/W                  R/W        R/W   R/W

   Initial value       0      0                0              0    0                    0          0     0

BLKCON0 is a special function register (SFR) to make even more reducing current consumption by turning unused

peripherals off.

[Description of Bits]

•  DTM3 (bit 3)

   The DTM3 bit is used to control Timer3 operation. When the DTM3 bit is set to “1”, the circuits related to Timer 3

   are reset and turned off.

       DTM3                                         Description

       0            Enable operating Timer 3 (initial value)

       1            Disable operating Timer 3

•  DTM2 (bit 2)

   The DTM2 bit is used to control Timer2 operation. When the DTM2 bit is set to “1”, the circuits related to Timer 2

   are reset and turned off.

       DTM2                                         Description

       0            Enable operating Timer 2 (initial value)

       1            Disable operating Timer 2

•  DTM1 (bit 1)

   The DTM1 bit is used to control Timer1 operation. When the DTM1 bit is set to “1”, the circuits related to Timer 1

   are reset and turned off.

       DTM1                                         Description

       0            Enable operating Timer 1 (initial value)

       1            Disable operating Timer 1

•  DTM0 (bit 0)

   The DTM0 bit is used to control Timer3 operation. When the DTM0 bit is set to “1”, the circuits related to Timer 3

   are reset and turned off.

       DTM0                                         Description

       0            Enable operating Timer 3 (initial value)

       1            Disable operating Timer 3

Note:

When certain bits of block control registers are set to “1”, corresponding peripherals are reset (all registers are reset)

and operating clocks for the peripherals stop. Writing to every SFR (special function register) in the corresponding

peripherals is not valid while the bits of block control registers are set to “1” and returns the initial value for read.

Ensure the bits are reset to “0” before using the peripherals to enable the operation.

See Chapter 10, “Timers” for detail about operation of Timer 0, Timer 1, Timer 2 and Timer 3.

                                                              4–5
                                                                 ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                        Chapter 4  MCU Control Function

4.2.5     Block Control Register 1(BLKCON1)

Address: 0F029H

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7            6          5              4         3               2          1    0

   BLKCON1           ―        DCAPR            ―              DT1K      ―               ―          ―    DPW0

   R/W               R/W      R/W              R/W            R/W       R/W             R/W        R/W  R/W

   Initial value       0            0          0              0         0               0          0    0

BLKCON1 is a special function register (SFR) to make even more reducing current consumption by turning unused

peripherals off.

[Description of Bits]

•  DCAPR (bit 6)

   The DCAPR bit is used to control Capture operation. When the DCAPR bit is set to “1”, the circuits related to

   Capture are reset and turned off.

       DCAPR                                               Description

       0            Enable operating Capture (initial value)

       1            Disable operating Capture

•  DT1K (bit 4)

   The DT1K bit is used to control 1kHz Timer operation. When the DT1K bit is set to “1”, the circuits related to 1kHz

   Timer are reset and turned off.

       DT1K                                                Description

       0            Enable operating 1kHz Timer (initial value)

       1            Disable operating 1kHz Timer

•  DPW0 (bit 0)

   The DPW0 bit is used to control PWM0 operation. When the DPW0 bit is set to “1”, the circuits related to PWM0

   are reset and turned off.

       DPW0                                                Description

       0            Enable operating PWM0 (initial value)

       1            Disable operating PWM0

Note:

When certain bits of block control registers are set to “1”, corresponding peripherals are reset (all registers are reset)

and operating clocks for the peripherals stop. Writing to every SFR (special function register) in the corresponding

peripherals is not valid while the bits of block control registers are set to “1” and returns the initial value for read.

Ensure the bits are reset to “0” before using the peripherals to enable the operation.

See Chapter 8, “Capture” for detail about operation of Capture.

See Chapter 9, “1kHz Timer” for detail about operation of 1kHz Timer.

See Chapter 11, “PWM” for detail about operation of PWM.

                                                                 4–6
                                                              ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                        Chapter 4  MCU Control Function

4.2.6     Block Control Register 2(BLKCON2)

Address: 0F02AH

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7   6                    5          4            3               2          1    0

   BLKCON2          DI2C0  ―                    ―          ―            ―               DUA0       ―    DSIO0

   R/W               R/W   R/W                  R/W        R/W          R/W             R/W        R/W  R/W

   Initial value       0   0                    0          0            0               0          0    0

BLKCON2 is a special function register (SFR) to make even more reducing current consumption by turning unused

peripherals off.

[Description of Bits]

•  DI2C0 (bit 7)

   The DI2C0 bit is used to control I2C bus interface operation. When the DI2C0 bit is set to “1”, the circuits related to

   I2C bus interface are reset and turned off.

       DI2C0                                               Description

       0            Enable operating I2C (initial value)

       1            Disable operating I2C

•  DUA0 (bit 2)

   The DUA0 bit is used to control UART operation. When the DUA0 bit is set to “1”, the circuits related to UART are

   reset and turned off.

       DUA0                                                Description

       0            Enable operating UART (initial value)

       1            Disable operating UART

•  DSIO0 (bit 0)

   The DSIO0 bit is used to control SSIO operation. When the DSIO0 bit is set to “1”, the circuits related to SSIO are

   reset and turned off.

       DSIO0                                               Description

       0            Enable operating SSIO (initial value)

       1            Disable operating SSIO

Note:

When certain bits of block control registers are set to “1”, corresponding peripherals are reset (all registers are reset)

and operating clocks for the peripherals stop. Writing to every SFR (special function register) in the corresponding

peripherals is not valid while the bits of block control registers are set to “1” and returns the initial value for read.

Ensure the bits are reset to “0” before using the peripherals to enable the operation.

See Chapter 15, “I2C Bus Interface” for detail about operation of I2C Bus Interface.

See Chapter 14, “UART” for detail about operation of UART.

See Chapter 13, “Synchronous Serial Port” for detail about operation of SSIO.

                                                           4–7
                                                                ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                        Chapter 4  MCU Control Function

4.2.7     Block Control Register 3(BLKCON3)

Address: 0F02BH

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7  6                   5              4    3                     2          1    0

   BLKCON3           ―    ―                   ―              ―    ―                     ―          ―    DMD0

   R/W               R/W  R/W                 R/W            R/W  R/W                   R/W        R/W  R/W

   Initial value       0  0                   0              0    0                     0          0    0

BLKCON3 is a special function register (SFR) to make even more reducing current              consumption by turning unused

peripherals off.

[Description of Bits]

•  DMD0 (bit 0)

   The DMD0 bit is used to control Melody/Buzzer operation. When the DMD0 bit is             set to “1”, the circuits related to

   Melody/Buzzer are reset and turned off.

       DMD0                                        Description

       0            Enable operating Buzzer (initial value)

       1            Disable operating Buzzer

Note:

When certain bits of block control registers are set to “1”, corresponding peripherals are reset (all registers are reset)

and operating clocks for the peripherals stop. Writing to every SFR (special function register) in the corresponding

peripherals is not valid while the bits of block control registers are set to “1” and returns the initial value for read.

Ensure the bits are reset to “0” before using the peripherals to enable the operation.

See Chapter 23, “Buzzer” for detail about operation of Buzzer.

                                                             4–8
                                                                    ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                           Chapter 4  MCU Control Function

4.2.8         Block Control Register 4(BLKCON4)

Address: 0F02CH

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7             6            5              4             3           2          1     0

   BLKCON4           ―     DLCD         DBLD              DXTSP                ―           ―          DRAD  DSAD

   R/W               R/W   R/W          R/W               R/W               R/W            R/W        R/W   R/W

   Initial value       0             0            0              0             0           0          0     0

BLKCON4 is a special function register (SFR) to make even more reducing current consumption by turning unused

peripherals off.

[Description of Bits]

•  DLCD (bit 6)

   The DLCD bit is used to control LCD driver operation. When the DLCD bit is set to “1”, the circuits related to LCD

   driver are reset and turned off.

       DLCD                                               Description

       0            Enable operating LCD driver (initial value)

       1            Disable operating LCD driver

•  DBLD (bit 5)

   The DBLD bit is used to control BLD (Battery           Level     Detector)  operation.  When the DBLD    bit is set  to  “1”, the

   circuits related to BLD are reset and turned off.

       DBLD                                               Description

       0            Enable operating BLD (initial value)

       1            Disable operating BLD driver

•  DXTSP (bit 4)

   ML610Q411/Q412: The DXTSP bit is used to control 32kHz oscillation stop detect operation. Only during HALT

   mode, When the DXTSP bit is set to “1”, the circuits related to 32kHz oscillation stop detect are reset and turned off.

   When the operating mode is not in HALT, the 32kHz oscillation stop detect is always working regardless the

   condition of this bit.

   ML610Q411PC/ML610Q415: The 32kHz oscillation stop detect circuit is always disable regardless the condition of

   this bit.

       DXTSP                                              Description

       0            Enable operating 32kHz oscillation stop detect (initial value)

       1            Disable operating 32kHz oscillation stop detect in HALT mode*

* ML610Q411PA has a different specification of that the circuits related to 32kHz oscillation stop detect are reset and

turned off (disabled) when the DXTSP bit is set to “1” regardless the CPU in HALT mode or not.

•  DRAD (bit 1)

   The DRAD bit is used to control RC type A/D converter operation. When the DRAD bit is set to “1”, the circuits

   related to RC type A/D converter are reset and turned off.

       DRAD                                               Description

       0            Enable operating RC type A/D converter (initial value)

       1            Disable operating RC type A/D converter

                                                                 4–9
                                                               ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                        Chapter 4  MCU Control Function

•  DSAD (bit 0)

   The DSAD bit is used to control SA type A/D converter operation. When the DSAD bit is set to “1”, the circuits

   related to SA type A/D converter are reset and turned off.

       DSAD      Description

       0         Enable operating SA type A/D converter (initial value)

       1         Disable operating SA type A/D converter

Note:

When certain bits of block control registers are set to “1”, corresponding peripherals are reset (all registers are reset)

and operating clocks for the peripherals stop. Writing to every SFR (special function register) in the corresponding

peripherals is not valid while the bits of block control registers are set to “1” and returns the initial value for read.

Ensure the bits are reset to “0” before using the peripherals to enable the operation.

See Chapter 26, “LCD Driver” for detail about operation of LCD driver.

See Chapter 27, “Battery Level Detector” for detail about operation of BLD.

See Chapter 3, “Reset Function” for detail about operation of 32kHz oscillation stop detector.

See Chapter 24, “RC Oscillation Type A/D Converter” for detail about operation of RC oscillation type A/D converter.

See Chapter 25, “Successive Approximation” for detail about operation of SA type A/D converter.

                                                          4 – 10
                                                        ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                   Chapter 4                    MCU Control Function

4.3       Description of Operation

4.3.1     Program Run Mode

The program run mode is the state where the CPU executes instructions sequentially.

At power-on reset, RESET_N pin reset, low-speed oscillation stop detect reset, or WDT overflow reset, the CPU

executes instructions from the addresses that are set in addresses 0002H and 0003H of program memory (ROM) after

the system reset mode is released.

At reset by the BRK instruction, the CPU executes instructions from the addresses that are set in the addresses 0004H

and 0005H of the program memory after the system reset mode is released. However, when the value of the interrupt

level bit (ELEVEL) of the program status word (PSW) is 02H or higher at execution of the BRK instruction (after the

occurrence of the WDT interrupt or NMI interrupt), the CPU executes instructions from the addresses that are set in the

addresses 0002H and 0003H.

For details of the BRK instruction and PSW, see the “nX-U8/100 Core Instruction Manual” and for the reset function,

see Chapter 3, “Reset Function”.

4.3.2     HALT Mode

The HALT mode is the state where the CPU interrupts execution of instructions and only the peripheral circuits are

running.

When the HLT bit of the standby control register (SBYCON) is set to “1”, the HALT mode is set.

When a NMI interrupt request, a WDT interrupt request, or an interrupt request enabled by an interrupt enable register

(IE1–IE7) is issued, the HLT bit is set to “0” on the falling edge of the next system clock (SYSCLK) and the HALT

mode is returned to the program run mode released.

Figure 4-2 shows the operation waveforms in HALT mode.

          System clock

          SYSCLK

          CPUCLK

          SBYCON.HLT

          Interrupt request

                     Program operating mode             HALT mode                             Program operating mode

                             Figure 4-2  Operation Waveforms in HALT Mode

Note:

Since up to two instructions are executed during the period between HALT mode release and a transition to interrupt

processing, place two NOP instructions next to the instruction that sets the HLT bit to “1”.

                                                        4 – 11
                                                              ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                Chapter 4         MCU Control Function

4.3.3      STOP Mode

The STOP mode is the state where low-speed oscillation and high-speed oscillation stop and the CPU and peripheral

circuits stop the operation.

When the stop code acceptor is enabled by writing “5nH”(n: an arbitrary value) and “0AnH”(n: an arbitrary value) to

the stop code acceptor (STPACP) sequentially and the STP bit of the standby control register (SBYCON) is set to “1”,

the STOP mode is entered. When the STOP mode is set, the stop code acceptor is disabled.

When a NMI interrupt request or an interrupt-enabled (the interrupt enable flag is “1”) P00 to P003 interrupt request is

issued, the STP bit is set to “0”, the STOP mode is released, and the mode is returned to the program run mode.

4.3.3.1    STOP Mode When CPU Operates with Low-Speed Clock

When the stop code acceptor is in the enabled state and the STP bit of SBYCON is set to “1”, the STOP mode is

entered, stopping low-speed oscillation and high-speed oscillation.

When the NMI interrupt request or the interrupt-enabled (the interrupt enable flag is “1”) P00 to P03 interrupt request

is issued, the STP bit is set to “0” and low-speed oscillation restarts.  If the high-speed clock was oscillating before the

STOP mode is entered, the high-speed oscillation restarts.    When the high-speed clock was not oscillating before the

STOP mode is entered, high-speed oscillation does not start.

When an interrupt request occurs, the STOP mode is released after the elapse of the low-speed oscillation start time

(TXTL) and the low-speed clock (LSCLK) oscillation settling time (8192-pulse count), the mode is returned to the

program mode, and the low-speed clock (LSCLK) restarts supply to the peripheral circuits.              If the high-speed clock

already started oscillation at this time, the high-speed clocks (OSCLK and HSCLK) also restart supply to the peripheral

circuits.

For the low-speed oscillation start time (TXTL), see the “Electrical Characteristics” Section in Appendix C.

Figure 4-3 shows the operation waveforms in STOP mode when CPU operates with the low-speed clock.

                                                                                Oscillation

                                                              Hiz               waveform

       Low-speed oscillation

            waveform                                                            Low-speed oscillation

                                                                          TXTL  8192-pulse count

            LSCLK

            SYSCLK

High-speed oscillation        Oscillation waveform                                           Oscillation waveform

            waveform

            HSCLK             HSCLK waveform                                                      HSCLK waveform

           SBYCON.STP bit

           Interrupt request

                      Program operating mode                         STOP mode               Program operating mode

Figure 4-3  Operation Waveforms in STOP Mode When CPU Operates with Low-Speed Clock

                                                            4 – 12
                                                                ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                        Chapter 4    MCU Control Function

4.3.3.2   STOP Mode When CPU Operates with High-Speed Clock

When the CPU is operating with a high-speed clock and the STP bit of SBYCON is set to “1” with the stop code

acceptor enabled, the STOP mode is entered and high-speed oscillation and low-speed oscillation stop.

When the NMI interrupt request or the interrupt-enabled (the interrupt enable flag is “1”) P00 to P03 interrupt request

is issued, the STP bit is set to “0” and the low-speed and high-speed oscillation restart.

When an interrupt request is issued, the STOP mode is released after the elapse of the high-speed oscillation start time

(TRC) and the high-speed clock (OSCLK) oscillation stabilization time (8192-pulse count), the mode is returned to the

program run mode, and the high-speed clocks (OSCLK and HSCLK) restart supply to the peripheral circuits.

The low-speed clock (LSCLK) restarts supply to the peripheral circuits after the elapse of the low-speed oscillation

start time (TXTL) and low-speed clock (LSCLK) oscillation settling time (8192 count).

For  the  high-speed  oscillation  start  time  (TRC)  and      low-speed  oscillation  start  time  (TXTL),        see  the   “Electrical

Characteristics” Section in Appendix C.

Figure 4-4 shows the operation waveforms in STOP mode when CPU operates with the high-speed clock.

       High-speed oscillation  High-speed oscillation waveform                                 High-speed oscillation waveform

                 waveform

                                                                           TRC

          OSCLK, HSCLK         OSCLK and HSCLK waveforms                                       OSCLK and HSCLK waveforms

                                                                                            High-speed oscillation

                                                                                            8192-pulse count

                 SYSCLK            HSCLK waveform                                                    HSCLK waveform

                                                                Hiz                            Low-speed oscillation waveform

       Low-speed oscillation

                 waveform

                                                                           TXTL                8192-pulse count

                      LSCLK

          SBYCON.STP bit

          Interrupt request

                      Program operating mode                    STOP mode                      Program operating mode

     Figure 4-4  Operation Waveforms in STOP Mode When CPU Operates with High-Speed Clock

Note:

The STOP mode is entered two cycles after the instruction that sets the STP bit to “1” and up to two instructions are

executed during the period between STOP mode release and a transition to interrupt processing. Therefore, place two

NOP instructions next to the instruction that set the STP bit to “1”.

                                                                4 – 13
                                                                   ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                            Chapter 4    MCU Control Function

4.3.3.3        Note on Return Operation from STOP/HALT Mode

The operation of returning from the STOP mode and HALT mode varies according to the interrupt level (ELEVEL) of

the program status word (PSW), master interrupt enable flag (MIE), the contents of the interrupt enable register (IE0 to

IE3), and whether the interrupt is a non-maskable interrupt or a maskable interrupt.

For details of PSW and the IE and IRQ registers, see “nX-U8/100 Core Instruction Manual” and Chapter 5, “Interrupt”,

respectively.

Table 4-1 and Table 4-2 show the return operations from STOP/HALT mode.

                  Table 4-1  Return Operation from STOP/HALT Mode (Non-Maskable Interrupt)

       ELEVEL     MIE        IEn.m      IRQn.m                     Return operation from STOP/HALT mode

            *       *         −         0          Not returned from STOP/HALT mode.

                                                   After the mode is returned from STOP/HALT mode, the program

            3       *         −         1          operation restarts from the instruction following the instruction that

                                                   sets the STP/HLT bit to “1”. The program operation does not go to the

                                                   interrupt routine.

                                                   After the mode is returned from the STOP/HALT mode, program

        0, 1, 2     *         −         1          operation restarts from the instruction following the instruction that

                                                   sets the STP/HLT bit to “1”, then goes to the interrupt routine.

                  Table  4-2      Return Operation from STOP/HALT Mode (Maskable Interrupt)

       ELEVEL     MIE        IEn.m      IRQn.m                     Return operation from STOP/HALT mode

            *       *         *         0          Not returned from STOP/HALT mode.

            *       *         0         1

            *       0         1         1          After the mode is returned from STOP/HALT mode, the program

                                                   operation restarts from the instruction following the instruction that

            2,3     1         1         1          sets the STP/HLT bit to “1”. The program operation does not go to       the

                                                   interrupt routine.

                                                   After the mode is returned from the STOP/HALT mode, program

            0, 1    1         1         1          operation restarts from the instruction following the instruction that

                                                   sets the STP/HLT bit to “1”, then goes to the interrupt routine.

Notes:

•  If  the  ELEVEL  bit  is  0H,    it  indicates  that  the  CPU  is  performing  neither  nonmaskable  interrupt   processing  nor

   maskable interrupt processing nor software interrupt processing.

•  If the ELEVEL bit is 1H, it indicates that the CPU is performing maskable interrupt processing or software interrupt

   processing. (ELEVEL is set during interrupt transition cycle.)

•  If the ELEVEL bit is 2H, it indicates that the CPU is performing non-maskable interrupt processing. (ELEVEL is set

   during interrupt transition cycle.)

•  If the ELEVEL bit is 3H, it indicates that the CPU is performing interrupt processing specific to the emulator. This

   setting is not allowed in normal applications.

                                                                   4 – 14
                                              ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                        Chapter 4  MCU Control Function

4.3.4  Block Control Function

This LSI has a block control function, which resets and completely turns operating circuits of unused peripherals off to

make even more reducing current consumption.

When certain bits of block control registers are set to “1”, corresponding peripherals are reset (all registers are reset)

and operating clocks for the peripherals stop. Writing to every SFR (special function register) in the corresponding

peripherals is not valid while the bits of block control registers are set to “1” and returns the initial value for read.

Ensure the bits are reset to “0” before using the peripherals to enable the operation.

BLKCON0 register controls(disables/enables) operation of Timer 0, Timer 1, Timer 2 and Timer 3.

BLKCON1 register controls(disables/enables) operation of Capture, 1kHz Timer and PWM.

BLKCON2 register controls(disables/enables) operation of I2C, UART and SSIO.

BLKCON3 register controls(disables/enables) operation of Melody/Buzzer.

BLKCON4 register controls(disables/enables) operation of LCD driver, Battery Level Detector, 32kHz oscillation stop

detector, RC type A/D converter and SAR type A/D converter.

Note:

DXTSP bit (bit 4) of BLKCON4 register disables the operation of 32kHz oscillation stop detector in HALT mode only.

See the each chapter for detail about the opeation of each peripheral and relevant notes.

* ML610Q411PA has a different specification of that the circuits related to 32kHz oscillation stop detect are reset and

turned off (disabled) when the DXTSP bit is set to “1” regardless the CPU in HALT mode or not.

                                              4 – 15
Chapter 5

Interrupts (INTs)
                                                            ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                   Chapter 5        Interrupts (INTs)

5.     Interrupts (INTs)

5.1    Overview

This LSI has 25 interrupt sources (External interrupts:     5  sources,  Internal  interrupts:  20  sources)  and  a  software

interrupt (SWI).

For details of each interrupt, see the following chapters:

       Chapter    7, “Time Base Counter”

       Chapter    9, “1 kHz Timer”

       Chapter    10, “Timer”

       Chapter    11, “PWM”

       Chapter    12, “Watchdog Timer”

       Chapter    13, “Synchronous Serial Port”

       Chapter    14, “UART”

       Chapter    15, “I2C Bus Interface”

       Chapter    16, “NMI”

       Chapter    17, “Port0”

       Chapter    24, “RC Oscillation Type A/D Converter”

       Chapter    25, “Successive Approximation Type A/D    Converter”

5.1.1  Features

•  2 non-maskable interrupt sources (Internal source: 1, External source: 1)

•  19 maskable interrupt sources (Internal sources: 15, External sources: 4)

•  Software interrupt (SWI): 64 sources max.

•  External interrupts allow edge selection and sampling selection.

                                                            5–1
                                        ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                          Chapter 5        Interrupts (INTs)

5.2    Description of Registers

5.2.1   List of Registers

Address                    Name         Symbol (Byte)  Symbol (Word)  R/W  Size  Initial value

0F011H   Interrupt  enable register 1        IE1                     R/W  8     00H

0F012H   Interrupt  enable register 2        IE2                     R/W  8     00H

0F013H   Interrupt  enable register 3        IE3                     R/W  8     00H

0F014H   Interrupt  enable register 4        IE4                     R/W  8     00H

0F015H   Interrupt  enable register 5        IE5                     R/W  8     00H

0F016H   Interrupt  enable register 6        IE6                     R/W  8     00H

0F017H   Interrupt  enable register 7        IE7                     R/W  8     00H

0F018H   Interrupt  request register 0  IRQ0                         R/W  8     00H

0F019H   Interrupt  request register 1  IRQ1                         R/W  8     00H

0F01AH   Interrupt  request register 2  IRQ2                         R/W  8     00H

0F01BH   Interrupt  request register 3  IRQ3                         R/W  8     00H

0F01CH   Interrupt  request register 4  IRQ4                         R/W  8     00H

0F01DH   Interrupt  request register 5  IRQ5                         R/W  8     00H

0F01EH   Interrupt  request register 6  IRQ6                         R/W  8     00H

0F01FH   Interrupt  request register 7  IRQ7                         R/W  8     00H

                                        5–2
                                                        ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                Chapter 5  Interrupts (INTs)

5.2.2          Interrupt Enable Register 1 (IE1)

Address: 0F011H

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7     6                    5  4                     3  2                 1          0

       IE1                                                    EP03        EP02              EP01       EP00

   R/W               R/W     R/W              R/W    R/W          R/W         R/W               R/W        R/W

   Initial value       0     0                    0  0                     0  0                 0          0

IE1 is a special function register (SFR) to control enable/disable for each interrupt request.

When an interrupt is accepted, the master interrupt enable flag (MIE) is set to “0”, but the    corresponding flag  of  IE1  is

not reset.

[Description of Bits]

•  EP00 (bit 0)

   EP00 is the enable flag for the input port P00 pin interrupt (P00INT).

       EP00                                          Description

            0       Disabled (initial value)

            1       Enabled

•  EP01 (bit 1)

   EP01 is the enable flag for the input port P01 pin interrupt (P01INT).

       EP01                                          Description

            0       Disabled (initial value)

            1       Enabled

•  EP02 (bit 2)

   EP02 is the enable flag for the input port P02 pin interrupt (P02INT).

       EP02                                          Description

            0       Disabled (initial value)

            1       Enabled

•  EP03 (bit 3)

   EP03 is the enable flag for the input port P03 pin interrupt (P03INT).

       EP03                                          Description

            0       Disabled (initial value)

            1       Enabled

                                                     5–3
                                                        ML610Q411/ML610Q412/ML610Q415 User’s Manual

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5.2.3          Interrupt Enable Register 2 (IE2)

Address: 0F012H

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7     6                    5  4              3               2           1                0

       IE2           EI2C0                                                      ESAD                  ESIO0

   R/W               R/W     R/W              R/W    R/W            R/W             R/W         R/W        R/W

   Initial value       0     0                    0  0              0               0           0                0

IE2 is a special function register (SFR) to control enable/disable for each interrupt request.

When an interrupt is accepted, the master interrupt enable flag (MIE) is set to “0”, but the corresponding flag     of  IE2  is

not reset.

[Description of Bits]

•  ESIO0 (bit 0)

   ESIO0 is the enable flag for the synchronous serial port 0 interrupt (SIO0INT).

       ESIO0                                         Description

            0       Disabled (initial value)

            1       Enabled

•  ESAD (bit 2)

   ESAD is the enable flag for the successive approximation type A/D converter interrupt (SADINT).

       ESAD                                          Description

            0       Disabled (initial value)

            1       Enabled

•  EI2C0 (bit 7)

   EI2C0 is the enable flag for the I2C bus 0 interrupt (I2C0INT).

       EI2C0                                         Description

            0       Disabled (initial value)

            1       Enabled

                                                     5–4
                                                        ML610Q411/ML610Q412/ML610Q415 User’s Manual

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5.2.4          Interrupt Enable Register 3 (IE3)

Address: 0F013H

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7     6                    5  4            3    2                        1          0

       IE3                                                                                ETM1       ETM0

   R/W               R/W     R/W              R/W    R/W          R/W  R/W                      R/W        R/W

   Initial value       0     0                    0  0            0    0                        0          0

IE3 is a special function register (SFR) to control enable/disable for each interrupt request.

When an interrupt is accepted, the master interrupt enable flag (MIE) is set to “0”, but the    corresponding flag  of  IE3  is

not reset.

[Description of Bits]

•  ETM0 (bit 0)

   ETM0 is the enable flag for the timer 0 interrupt (TM0INT).

       ETM0                                          Description

            0       Disabled (initial value)

            1       Enabled

•  ETM1 (bit 1)

   ETM1 is the enable flag for the timer 1 interrupt (TM1INT).

       ETM1                                          Description

            0       Disabled (initial value)

            1       Enabled

                                                     5–5
                                                        ML610Q411/ML610Q412/ML610Q415 User’s Manual

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5.2.5          Interrupt Enable Register 4 (IE4)

Address: 0F014H

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7     6                    5  4            3    2                        1          0

       IE4                                  ERAD                                                     EUA0

   R/W               R/W     R/W              R/W    R/W          R/W  R/W                      R/W        R/W

   Initial value       0     0                    0  0            0    0                        0          0

IE4 is a special function register (SFR) to control enable/disable for each interrupt request.

When an interrupt is accepted, the master interrupt enable flag (MIE) is set to “0”, but the    corresponding flag  of  IE4  is

not reset.

[Description of Bits]

•  EUA0 (bit 0)

   EUA0 is the enable flag for the UART0 interrupt (UA0INT).

       EUA0                                          Description

            0       Disabled (initial value)

            1       Enabled

•  ERAD (bit 5)

   ERAD is the enable flag for the RC oscillation type A/D converter interrupt (RADINT).

       ERAD                                          Description

            0       Disabled (initial value)

            1       Enabled

                                                     5–6
                                                             ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                Chapter 5  Interrupts (INTs)

5.2.6          Interrupt Enable Register 5 (IE5)

Address: 0F015H

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7     6                    5  4            3    2                        1          0

       IE5                                  ETM3   ETM2                                               

   R/W               R/W     R/W              R/W    R/W          R/W  R/W                      R/W        R/W

   Initial value       0     0                    0  0            0    0                        0          0

IE5 is a special function register (SFR) to control enable/disable for each interrupt request.

When an interrupt is accepted, the master interrupt enable flag (MIE) is set to “0”, but the    corresponding flag  of  IE5  is

not reset.

[Description of Bits]

•  ETM2 (bit 4)

   ETM2 the enable flag for the timer 2 interrupt (TM2INT).

       ETM2                                          Description

            0       Disabled (initial value)

            1       Enabled

•  ETM3 (bit 5)

   ETM3 the enable flag for the timer 3 interrupt (TM3INT)

       ETM3                                          Description

            0       Disabled (initial value)

            1       Enabled

                                                            5–7
                                                        ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                Chapter 5  Interrupts (INTs)

5.2.7          Interrupt Enable Register 6 (IE6)

Address: 0F016H

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7     6                    5  4              3               2           1          0

       IE6           E32H                    E128H  ET1K                                               EPW0

   R/W               R/W     R/W              R/W    R/W            R/W             R/W         R/W        R/W

   Initial value       0     0                    0  0              0               0           0          0

IE6 is a special function register (SFR) to control enable/disable for each interrupt request.

When an interrupt is accepted, the master interrupt enable flag (MIE) is set to “0”, but the    corresponding flag  of  IE6  is

not reset.

[Description of Bits]

•  EPW0 (bit 0)

   EPW0 is the enable flag for the PWM0 interrupt (PW0INT)

       EPW0                                          Description

            0       Disabled (initial value)

            1       Enabled

•  ET1K (bit 4)

   ET1K is the enable flag for the 1 kHz timer interrupt (T1KINT).

       ET1K                                          Description

            0       Disabled (initial value)

            1       Enabled

•  E128H (bit 5)

   E128H is the enable flag for the time base counter 128 Hz interrupt (T128HINT).

       E128H                                         Description

            0       Disabled (initial value)

            1       Enabled

•  E32H (bit 7)

   E32H is the enable flag for the time base counter 32 Hz interrupt (T32HINT).

       E32H                                          Description

            0       Disabled (initial value)

            1       Enabled

                                                     5–8
                                                        ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                Chapter 5  Interrupts (INTs)

5.2.8          Interrupt Enable Register 7 (IE7)

Address: 0F017H

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7     6                    5  4            3              2              1          0

       IE7                                                    E2H                                    E16H

   R/W               R/W     R/W              R/W    R/W          R/W            R/W            R/W        R/W

   Initial value       0     0                    0  0            0              0              0          0

IE7 is a special function register (SFR) to control enable/disable for each interrupt request.

When an interrupt is accepted, the master interrupt enable flag (MIE) is set to “0”, but the    corresponding flag  of  IE7  is

not reset.

[Description of Bits]

•  E16H (bit 0)

   E16H is the enable flag for the time base counter 16 Hz interrupt (T16HINT).

       E16H                                          Description

            0       Disabled (initial value)

            1       Enabled

•  E2H (bit 3)

   E2H is the enable flag for the time base counter 2 Hz interrupt (T2HINT).

       E2H                                           Description

            0       Disabled (initial value)

            1       Enabled

                                                     5–9
                                                                 ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                              Chapter 5  Interrupts (INTs)

5.2.9     Interrupt Request Register 0 (IRQ0)

Address: 0F018H

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7     6                    5    4            3    2                    1              0

   IRQ0                                                                                 QNMI       QWDT

   R/W               R/W     R/W                  R/W  R/W          R/W  R/W                  R/W            R/W

   Initial value       0     0                    0    0            0    0                    0              0

IRQ0 is a special function register (SFR) to request an interrupt for each interrupt source.

The watchdog timer interrupt (WDTINT) and the NMI interrupt (NMINT) are non-maskable interrupts that do not

depend on MIE.       In this case, an interrupt is requested to the CPU regardless of the value of the Mask Interrupt Enable

flag (MIE).

Each IRQ0 request flag is set to “1” regardless of the MIE value when an interrupt is generated. By setting the IRQ0

request flag to “1” by software, an interrupt can be generated.

The corresponding flag of IRQ0 is set to “0” by hardware when the interrupt request is accepted by the CPU.

[Description of Bits]

•  QWDT (bit 0)

   QWDT is the request flag for the watchdog timer interrupt (WDTINT).

       QWDT                                            Description

       0            No request (initial value)

       1            Request

•  QNMI (bit 1)

   QNMI is the request flag for the NMI interrupt (NMINT).

       QNMI                                            Description

       0            No request (initial value)

       1            Request

Note:

When an interrupt is generated by the write instruction to the interrupt request register (IRQ0), the interrupt shift cycle

starts after the next 1 instruction is executed.

                                                       5 – 10
                                                        ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                  Chapter 5  Interrupts (INTs)

5.2.10     Interrupt Request Register 1 (IRQ1)

Address: 0F019H

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7     6                  5    4            3                         2     1          0

   IRQ1                                                       QP03                      QP02  QP01       QP00

   R/W               R/W     R/W                R/W  R/W          R/W                       R/W   R/W        R/W

   Initial value       0     0                  0    0            0                         0     0          0

IRQ1 is a special function register (SFR) to request an interrupt for each interrupt source.

Each IRQ1 request flag is set to “1” regardless of the IE1 and MIE values when an interrupt is generated.       In this case,

an interrupt is requested to the CPU when the related flag of the interrupt enable register (IE1) is set to “1” and the

master interrupt enable flag (MIE) is set to “1”.

By setting the IRQ1 request flag to “1” by software, an interrupt can be generated.

The corresponding flag of IRQ1 is set to “0” by hardware when the interrupt request is accepted by the CPU.

[Description of Bits]

•  QP00 (bit 0)

   QP00 is the request flag for the input port P00 pin interrupt (P00INT).

        QP00                                         Description

        0           No request (initial value)

        1           Request

•  QP01 (bit 1)

   QP01 is the request flag for the input port P01 pin interrupt (P01INT).

        QP01                                         Description

        0           No request (initial value)

        1           Request

•  QP02 (bit 2)

   QP02 is the request flag for the input port P02 pin interrupt (P02INT).

        QP02                                         Description

        0           No request (initial value)

        1           Request

•  QP03 (bit 3)

   QP03 is the request flag for the input port P03 pin interrupt (P03INT).

        QP03                                         Description

        0           No request (initial value)

        1           Request

Note:

When an interrupt is generated by the write instruction to the interrupt request register (IRQ1) or to the interrupt enable

register (IE1), the interrupt shift cycle starts after the next 1 instruction is executed.

                                                     5 – 11
                                                        ML610Q411/ML610Q412/ML610Q415 User’s Manual

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5.2.11     Interrupt Request Register 2 (IRQ2)

Address: 0F01AH

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7     6                  5    4               3                      2    1           0

   IRQ2             QI2C0                                                        QSAD                  QSIO0

   R/W               R/W     R/W                R/W  R/W             R/W                    R/W  R/W         R/W

   Initial value       0     0                  0    0               0                      0    0           0

IRQ2 is a special function register (SFR) to request an interrupt for each interrupt source.

Each IRQ2 request flag is set to “1” regardless of the IE2 and MIE values when an interrupt is generated.       In this case,

an interrupt is requested to the CPU when the related flag of the interrupt enable register (IE2) is set to “1” and the

master interrupt enable flag (MIE) is set to “1”.

By setting the IRQ2 request flag to “1” by software, an interrupt can be generated.

The corresponding flag of IRQ2 is set to “0” by hardware when the interrupt request is accepted by the CPU.

[Description of Bits]

•  QSIO0 (bit 0)

   QSIO0 is the request flag for the synchronous serial port 0 interrupt (SIO0INT).

       QSIO0                                         Description

        0           No request (initial value)

        1           Request

•  QSAD (bit 2)

   QSAD is the request flag for the successive approximation type A/D converter interrupt (SADINT)

        QSAD                                         Description

        0           No request (initial value)

        1           Request

•  QI2C0 (bit 7)

   QI2C0 is the request flag for the I2C bus 0 interrupt (I2C0INT).

       QI2C0                                         Description

        0           No request (initial value)

        1           Request

Note:

When an interrupt is generated by the write instruction to the interrupt request register (IRQ2) or to the interrupt enable

register (IE2), the interrupt shift cycle starts after the next 1 instruction is executed.

                                                     5 – 12
                                                        ML610Q411/ML610Q412/ML610Q415 User’s Manual

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5.2.12     Interrupt Request Register 3 (IRQ3)

Address: 0F01BH

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7     6                  5    4            3                         2    1           0

   IRQ3                                                                                    QTM1        QTM0

   R/W               R/W     R/W                R/W  R/W          R/W                       R/W  R/W         R/W

   Initial value       0     0                  0    0            0                         0    0           0

IRQ3 is a special function register (SFR) to request an interrupt for each interrupt source.

Each IRQ3 request flag is set to “1” regardless of the IE3 and MIE values when an interrupt is generated.       In this case,

an interrupt is requested to the CPU when the related flag of the interrupt enable register (IE3) is set to “1” and the

master interrupt enable flag (MIE) is set to “1”.

By setting the IRQ3 request flag to “1” by software, an interrupt can be generated.

The corresponding flag of IRQ3 is set to “0” by hardware when the interrupt request is accepted by the CPU.

[Description of Bits]

•  QTM0 (bit 0)

   QTM0 is the request flag for the timer 0 interrupt (TM0INT).

        QTM0                                         Description

        0           No request (initial value)

        1           Request

•  QTM1 (bit 1)

   QTM1 is the request flag for the timer 1 interrupt (TM1INT).

        QTM1                                         Description

        0           No request (initial value)

        1           Request

Note:

When an interrupt is generated by the write instruction to the interrupt request register (IRQ3) or to the interrupt enable

register (IE3), the interrupt shift cycle starts after the next 1 instruction is executed.

                                                     5 – 13
                                                         ML610Q411/ML610Q412/ML610Q415 User’s Manual

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5.2.13     Interrupt Request Register 4 (IRQ4)

Address: 0F01CH

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7     6                  5     4            3                        2    1           0

   IRQ4                                       QRAD                                                     QUA0

   R/W               R/W     R/W                R/W   R/W          R/W                      R/W  R/W         R/W

   Initial value       0     0                  0     0            0                        0    0           0

IRQ4 is a special function register (SFR) to request an interrupt for each interrupt source.

Each IRQ4 request flag is set to “1” regardless of the IE4 and MIE values when an interrupt is generated.       In this case,

an interrupt is requested to the CPU when the related flag of the interrupt enable register (IE4) is set to “1” and the

master interrupt enable flag (MIE) is set to “1”.

By setting the IRQ4 request flag to “1” by software, an interrupt can be generated.

The corresponding flag of IRQ4 is set to “0” by hardware when the interrupt request is accepted by the CPU.

[Description of Bits]

•  QUA0 (bit 0)

   QUA0 is the request flag for the UART0 interrupt (UA0INT).

        QUA0                                          Description

        0           No request (initial value)

        1           Request

•  QRAD (bit 5)

   QRAD is the request flag for the RC oscillation type A/D converter interrupt (RADINT).

       QRAD                                           Description

        0           No request (initial value)

        1           Request

Note:

When an interrupt is generated by the write instruction to the interrupt request register (IRQ4) or to the interrupt enable

register (IE4), the interrupt shift cycle starts after the next 1 instruction is executed.

                                                      5 – 14
                                                         ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                 Chapter 5  Interrupts (INTs)

5.2.14     Interrupt Request Register 5 (IRQ5)

Address: 0F01DH

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7     6                  5     4            3                        2    1           0

   IRQ5                     QTM3               QTM2                                                     

   R/W               R/W     R/W                R/W   R/W          R/W                      R/W  R/W         R/W

   Initial value       0     0                  0     0            0                        0    0           0

IRQ5 is a special function register (SFR) to request an interrupt for each interrupt source.

Each IRQ5 request flag is set to “1” regardless of the IE5 and MIE values when an interrupt is generated.       In this case,

an interrupt is requested to the CPU when the related flag of the interrupt enable register (IE5) is set to “1” and the

master interrupt enable flag (MIE) is set to “1”.

By setting the IRQ5 request flag to “1” by software, an interrupt can be generated.

The corresponding flag of IRQ5 is set to “0” by hardware when the interrupt request is accepted by the CPU.

[Description of Bits]

•  QTM2 (bit 5)

   QTM2 is the request flag for the timer 2 interrupt (TM2INT).

        QTM2                                          Description

        0           No request (initial value)

        1           Request

•  QTM3 (bit 6)

   QTM3 is the request flag for the timer 3 interrupt (TM3INT).

        QTM3                                          Description

        0           No request (initial value)

        1           Request

Note:

When an interrupt is generated by the write instruction to the interrupt request register (IRQ5) or to the interrupt enable

register (IE5), the interrupt shift cycle starts after the next 1 instruction is executed.

                                                      5 – 15
                                                          ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                 Chapter 5  Interrupts (INTs)

5.2.15     Interrupt Request Register 6 (IRQ6)

Address: 0F01EH

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7     6                  5      4             3                      2    1           0

   IRQ6              Q32H                      Q128H  QT1K                                              QPW0

   R/W               R/W     R/W                R/W    R/W           R/W                    R/W  R/W         R/W

   Initial value       0     0                  0      0             0                      0    0           0

IRQ6 is a special function register (SFR) to request an interrupt for each interrupt source.

Each IRQ6 request flag is set to “1” regardless of the IE6 and MIE values when an interrupt is generated.       In this case,

an interrupt is requested to the CPU when the related flag of the interrupt enable register (IE6) is set to “1” and the

master interrupt enable flag (MIE) is set to “1”.

By setting the IRQ6 request flag to “1” by software, an interrupt can be generated.

The corresponding flag of IRQ6 is set to “0” by hardware when the interrupt request is accepted by the CPU.

[Description of Bits]

•  QPW0 (bit 0)

   QPW0 is the request flag for the PWM0 interrupt (PW0INT).

       QPW0                                            Description

        0           No request (initial value)

        1           Request

•  QT1K (bit 4)

   QT1K is the request flag for the 1 kHz timer interrupt (T1KINT).

        QT1K                                           Description

        0           No request (initial value)

        1           Request

•  Q128H (bit 5)

   Q128H is the request flag for the time base counter 128 Hz interrupt (T128HINT).

       Q128H                                           Description

        0           No request (initial value)

        1           Request

•  Q32H (bit 7)

   Q32H is the request flag for the time base counter 32 Hz interrupt (T32HINT).

        Q32H                                           Description

        0           No request (initial value)

        1           Request

Note:

When an interrupt is generated by the write instruction to the interrupt request register (IRQ6) or to the interrupt enable

register (IE6), the interrupt shift cycle starts after the next 1 instruction is executed.

                                                       5 – 16
                                                        ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                              Chapter 5     Interrupts (INTs)

5.2.16     Interrupt Request Register 7 (IRQ7)

Address: 0F01FH

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7     6                  5    4            3                  2                 1     0

   IRQ7                                                       Q2H                                      Q16H

   R/W               R/W     R/W                R/W  R/W          R/W                R/W               R/W   R/W

   Initial value       0     0                  0    0            0                  0                 0     0

IRQ7 is a special function register (SFR) to request an interrupt for each interrupt source.

Each IRQ7 request flag is set to “1” regardless of the IE7 and MIE values when an interrupt is generated.       In this case,

an interrupt is requested to the CPU when the related flag of the interrupt enable register (IE7) is set to “1” and the

master interrupt enable flag (MIE) is set to “1”.

By setting the IRQ7 request flag to “1” by software, an interrupt can be generated.

The corresponding flag of IRQ7 is set to “0” by hardware when the interrupt request is accepted by the CPU.

[Description of Bits]

•  Q16H (bit 0)

   Q16H is the request flag for the time base counter 8 Hz interrupt (T8HINT).

        Q16H                                         Description

        0           No request (initial value)

        1           Request

•  Q2H (bit 3)

   Q2H is the request flag for the time base counter 2 Hz interrupt (T2HINT).

        Q2H                                          Description

        0           No request (initial value)

        1           Request

Note:

When an interrupt is generated by the instruction to write to the interrupt request register (IRQ7) or to the interrupt

enable register (IE7), the the interrupt shift cycle starts after the next 1 instruction is executed.

                                                     5 – 17
                                                                  ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                             Chapter 5  Interrupts (INTs)

5.3    Description of Operation

With   the  exception  of  the  watchdog        timer  interrupt  (WDTINT)  and  the  NMI    interrupt  (NMINT),          interrupt

enable/disable for 19 sources is controlled by the master interrupt enable flag (MIE) and the individual interrupt enable

registers (IE1 to 7).  WDTINT and NMIINT are non-maskable interrupts.

When the interrupt conditions are satisfied, the CPU calls a branching destination address from the vector table

determined for each interrupt source and the interrupt shift cycle starts to branch to the interrupt processing routine.

Table 5-1 lists the interrupt sources.

                                                Table 5-1   Interrupt   Sources

            Priority                      Interrupt source                  Symbol           Vector table address

            1              Watchdog timer interrupt                         WDTINT           0008H

            2              NMI interrupt                                    NMINT            000AH

            3              P00 interrupt                                    P00INT           0010H

            4              P01 interrupt                                    P01INT           0012H

            5              P02 interrupt                                    P02INT           0014H

            6              P03 interrupt                                    P03INT           0016H

            7              Synchronous serial port 0 interrupt              SIO0INT          0020H

            8              Successive approximation type A/D                SADINT           0024H

                           converter interrupt

            9              I2C bus 0 interrupt                              I2C0INT          002EH

            10             Timer 0 interrupt                                TM0INT           0030H

            11             Timer 1 interrupt                                TM1INT           0032H

            12             UART 0 interrupt                                 UA0INT           0040H

            13             RC oscillation type A/D converter                RADINT           004AH

                           interrupt

            14             Timer 2 interrupt                                TM2INT           0058H

            15             Timer 3 interrupt                                TM3INT           005AH

            16             PWM0 interrupt                                   PW0INT           0060H

            17             1 kHz timer interrupt                            T1KINT           0068H

            18             TBC128Hz interrupt                               T128HINT         006AH

            19             TBC32Hz interrupt                                T32HINT          006EH

            20             TBC16Hz interrupt                                T16HINT          0070H

            21             TBC2Hz interrupt                                 T2HINT           0076H

Note:

- When multiple interrupts are generated concurrently, the interrupts       are    serviced  according to this priority    and

processing of low-priority interrupts is pending.

- Please define vector tables for all unused interrupts for fail safe.

                                                              5 – 18
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                                                                    Chapter 5  Interrupts (INTs)

5.3.1       Maskable Interrupt Processing

When an interrupt is generated with the MIE flag set to “1”, the following processing is executed by hardware and the

processing of program shifts to the interrupt destination.

       (1)  Transfer the program counter (PC) to ELR1.

       (2)  Transfer CSR to ECSR1.

       (3)  Transfer PSW toEPSW1.

       (4)  Set the MIE flag to “0”.

       (5)  Set the ELEVEL field to“1”.

       (6)  Load the interrupt start address into PC.

5.3.2       Non-Maskable Interrupt Processing

When an interrupt is generated regardless of the state of MIE flag, the following processing is performed by hardware

and the processing of program shifts to the interrupt destination.

       (1)  Transfer PC to ELR2.

       (2)  Transfer CSR to ECSR2.

       (3)  Transfer PSW to EPSW2.

       (4)  Set the ELEVEL field to “2”.

       (5)  Load the interrupt start address into PC.

5.3.3       Software Interrupt Processing

A software interrupt is generated as required within an application program. When the SWI instruction is performed

within the program, a software interrupt is generated, the following processing is performed by hardware, and the

processing program shifts to the interrupt destination.     The vector table is specified by the SWI instruction.

       (1)  Transfer PC to ELR1.

       (2)  Transfer CSR to ECSR1.

       (3)  Transfer PSW to EPSW1.

       (4)  Set the MIE flag to “0”.

       (5)  Set the ELEVEL field to “1”.

       (6)  Load the interrupt start address into PC.

Reference:

For the MIE flag, Program Counter (PC), CSR, PSW, and ELEVEL, see “nX-U8/100 Core Instruction Manual”.

                                                            5 – 19
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                                                                                        Chapter 5    Interrupts (INTs)

5.3.4  Notes on Interrupt Routine

Notes are different in programming depending on whether a subroutine is called or not by the program in executing an

interrupt routine, whether multiple interrupts are enabled or disabled, and whether such interrupts are maskable or

non-maskable.

State A: Maskable interrupt is being processed

A-1: When a subroutine is not called by the program in executing an interrupt routine

A-1-1: When multiple interrupts are disabled

       • Processing immediately after the start of interrupt routine execution

       No specific notes.

       • Processing at the end of interrupt routine execution

       Specify the RTI instruction to return the contents of the ELR register to the PC and those of the EPSW register

       to PSW.

A-1-2: When multiple interrupts are enabled

       • Processing immediately after the start of interrupt routine execution

       Specify “PUSH       ELR, EPSW” to save the interrupt return address and the PSW status in the stack.

       • Processing at the end of interrupt routine execution

       Specify “POP      PC, PSW” instead of the RTI instruction to return the contents of the stack to PC and PSW.

Example of description:  State A-1-1                           Example of description:  State A-1-2

Intrpt_A-1-1:            ; A-1-1 state                         Intrpt_A-1-2:            ; Start

DI                       ; Disable interrupt                   PUSH ELR, EPSW           ; Save ELR and EPSW at the

                                                                                        beginning

:

:                                                              EI                       ; Enable interrupt

:                                                              :

RTI                      ; Return PC from ELR                  :

                         ; Return PSW form EPSW                :

                         ; End                                 :

                                                               :

                                                               POP PC, PSW              ; Return PC from the stack

                                                                                        ; Return PSW from the stack

                                                                                        ; End

                                                 5 – 20
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A-2: When a subroutine is called by the program in executing an interrupt routine

A-2-1: When multiple interrupts are disabled

• Processing immediately after the start of interrupt routine execution

Specify the “PUSH LR” instruction to save the subroutine return address in the stack.

• Processing at the end of interrupt routine execution

Specify “POP LR” immediately before the RTI instruction to return from the interrupt processing after

returning the subroutine return address to LR.

A-2-2: When multiple interrupts are enabled

• Processing immediately after the start of interrupt routine execution

Specify “PUSH  LR, ELR, EPSW” to save the interrupt return address, the subroutine return address, and the

EPSW status in the stack.

• Processing at the end of interrupt routine execution

Specify “POP PC, PSW, LR” instead of the RTI instruction to return the saved data of the interrupt return

address to PC, the saved data of EPSW to PSW, and the saved data of LR to LR.

Example of description: A-2-2

Intrpt_A-2-2:              ; Start

PUSH ELR, EPSW,            ; Save ELR, EPSW, LR at

LR                            the beginning

EI                         ;  Enable interrupt

:                                                            Sub_1:                ;

:                                                            DI                    ; Disable interrupt

:                                                                                      :

                                                                                       :

BL Sub_1                   ;  Call subroutine Sub_1                                    :

:                                                            RT                    ; Return PC from LR

POP PC, PSW, LR            ;  Return PC from the stack                             ; End of subroutine

                           ;  Return PSW from the stack

                           ;  Return LR from the stack

                           ;  End

                                                     5 – 21
                                                              ML610Q411/ML610Q412/ML610Q415 User’s Manual

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State B: Non-maskable interrupt is being processed

B-1: When no instruction is executed in an interrupt routine

   • Processing immediately after the start of interrupt routine execution

     Specify the RTI instruction to return the contents of the ELR register to the PC and those of the EPSW register

     to PSW.

B-2: When one or more instructions are executed in an interrupt routine

B-2-1: When a subroutine is not called by the program in executing an interrupt routine

     • Processing immediately after the start of interrupt routine execution

      Specify “PUSH            ELR, EPSW” to save the interrupt return address and the PSW status in the stack.

     • Processing at the end of interrupt routine execution

      Specify “POP           PC, PSW” instead of the RTI instruction to return the contents of the stack to PC and PSW.

B-2-2: When a subroutine is called by the program in executing an interrupt routine

     • Processing immediately after the start of interrupt routine execution

      Specify “PUSH            LR, ELR, EPSW” to save the interrupt return address, the subroutine return address, and the

      EPSW status in the stack.

     • Processing at the end of interrupt routine execution

      Specify “POP PC, PSW, LR” instead of the RTI instruction to return the saved data of the interrupt return

      address to PC, the saved data of EPSW to PSW, and the saved data of LR to LR.

Example of description: B-1                                         Example of description: B-2-1

Intrpt_B-1:                    ; B-1 state                          Intrpt_B-2-1:                  ; Start

RTI                            ; Return PC from ELR                 PUSH      ELR  EPSW            ; Save ELR, EPSW at the

                               ; Return PSW form EPSW                                              beginning

                               ; End                                :

                                                                    :

                                                                    :

                                                                    POP     PC     PSW             ; Return PC from the stack

                                                                                                   ; Return PSW from the stack

                                                                                                   ; End

Example of description: B-2-2

Intrpt_B-2-2:                  ; Start

PUSH  ELR,EPSW,LR              ; Save ELR, EPSW, LR at the

                               beginning

:                                                                   Sub_1:

:                                                                      :

:                                                                      :

                                                                       :

BL Sub_1                       ; Call subroutine Sub_1                 :

:                                                                   RT                   ; Return PC from LR

POP   PC       PSW  LR         ; Return PC from the stack                                ; End of subroutine

                               ; Return PSW from the stack

                               ; Return LR from the stack

                               ; End

                                                            5 – 22
                                                       ML610Q411/ML610Q412/ML610Q415 User’s Manual

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5.3.5       Interrupt Disable State

Even if the interrupt conditions are satisfied, an interrupt may not be accepted depending on the operating state. This is

called an interrupt disabled state. See below for the interrupt disabled state and the handling of interrupts in this state.

Interrupt disabled state 1:  Between the interrupt shift cycle and the instruction at the beginning of the interrupt

                             routine

When the interrupt conditions are satisfied in this section, an interrupt is generated immediately following the

execution of the instruction at the beginning of the interrupt routine corresponding to the interrupt that has already

been enabled.

Interrupt disabled state 2:  Between the DSR prefix instruction and the next instruction

When the interrupt conditions are satisfied in this section, an interrupt is generated immediately after execution of

the instruction following the DSR prefix instruction.

Reference:

For the DSR prefix instruction, see “nX-U8/100 Core Instruction Manual”.

                                                       5 – 23
Chapter 6

Clock Generation Circuit
                                                         ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                     Chapter 6  Clock Generation Circuit

6.         Clock Generation Circuit

6.1        Overview

The clock generation circuit generates and provides a low-speed clock (LSCLK), 2× low-speed clock (LSCLK2), a

high-speed  clock    (HSCLK),  a    system  clock   (SYSCLK),       and  a  high-speed  output  clock  (OUTCLK).  LSCLK,

LSCLK×2, and HSCLK are time base clocks for the peripheral circuits, SYSCLK is a basic operation clock of CPU,

and OUTCLK is a clock that is output from a port.

For the OUTCLK output port, see Chapter 19, “Port 2”. Additionally, for the STOP mode described in this chapter, see

Chapter 4, “MCU Control Function”, and for BLD, see Chapter 27, “Battery Level Detection Circuit”.

6.1.1       Features

•  Low-speed clock: 32.768 kHz crystal oscillation mode

   ML610Q411/ML610Q412:

    − 32.768kHz Crystal oscillation mode

    − Capable of generating LSCLK × 2 (64 kHz) to be used for some peripherals.

ML610Q411/ML610Q412:

    − 1/16 of 500kHz RC oscillation mode (31.25kHz)

    − Capable of generating LSCLK × 2 (62.5kHz) to be used for some peripherals.

•  High-speed clock: Software selection

    − 500 kHz RC oscillation mode

    − External clock input mode (Not available on ML610Q415)

6.1.2       Configuration

Figure 6-1 shows the configuration of the clock generation circuit.

                                                                                        2× low-speed clock

                                                                                        (LSCLK×2)

            XT0*1          Low-speed                                                    Low-speed clock

                      clock generation

            XT1*1          circuit                                                      (LSCLK)

                                                                            MPX         System clock

                                                                                 *2     (SYSCLK)

                                            OSCLK    Divide ratio

           P10/OSC0        High-speed                    selection                      High-speed clock

                      clock generation               1/1, 1/2, 1/4, 1/8                 (HSCLK)

           P11/OSC1        circuit

                                                     Divide ratio                       High-speed output clock

                                                         selection                      (OUTCLK)

                                                     1/1, 1/2, 1/4, 1/8

                                                    FCON0, FCON1

                                                                                        Data bus

       FCON0        : Frequency control register 0

       FCON1        : Frequency control register 1

       *1           :Not used on ML610Q415

       *2           :The SYSCLK is fixed to HSCLK on ML610Q415

                           Figure 6-1       Configuration of Clock Generation Circuit

Note:

This LSI starts operation with a clock generated by dividing the 500 kHz RC oscillation frequency by 8 after power-on

or a system reset.    At initialization by software, set the FCON0 or FCON1 register to switch the clock to a required

one.   Operation of ML610Q411/ ML610Q412 is not guaranteed under a condition where a low-speed clock is not

supplied.

                                                         6–1
                                                        ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                   Chapter 6  Clock Generation Circuit

6.1.3     List  of Pins

Pin name        I/O                                     Description

     XT0        I        Pin for connecting a crystal for low-speed clock

                         (Connect to VSS on ML610Q415)

     XT1        O        Pin for connecting a crystal for low-speed clock

                         (Non connect on ML610Q415)

                         Pin for an external high-speed clock input

P10/OSC0        I        Used for the secondary function of the P10 pin

                         (The external clock input is not available on ML610Q415)

6.2       Description of Registers

6.2.1     List of Registers

     Address                 Name                       Symbol (Byte)      Symbol (Word)      R/W  Size  Initial

                                                                                                         value

     0F002H          Frequency control register 0       FCON0                      FCON       R/W  8/16  33H

     0F003H          Frequency control register 1       FCON1                                 R/W  8     03H

                                                        6–2
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6.2.2      Frequency Control Register 0 (FCON0)

Address: 0F002H

Access: R/W

Access size: 8/16 bits

Initial value: 33H

                       7         6                5          4                   3             2       1          0

   FCON0                                 OUTC1            OUTC0                   OSCM0             SYSC1      SYSC0

      R/W           R/W          R/W              R/W        R/W           R/W                 R/W     R/W        R/W

   Initial value       0         0                1          1                   0             0       1          1

FCON0 is a special function register (SFR) to control the high-speed clock generation circuit and to select system

clock.

[Description of Bits]

   •    SYSC1, SYSC0 (bits 1, 0)

   The SYSC1 and SYSC0 bits are used to select the frequency of the high-speed clock (HSCLK) used for system

   clock   and    periphera1     circuits  (including  high-speed    time  base     counter).  OSCLK,  1/2OSCLK,  1/4OSCLK,  or

   1/8OSCLK can be selected.      The maximum operating frequency guaranteed for the system clock (SYSCLK) of this

   LSI is 500kHz. At system reset, 1/8OSCLK is selected.

        SYSC1             SYSC0                                         Description

           0                  0            OSCLK

           0                  1            1/2OSCLK

           1                  0            1/4OSCLK

           1                  1            1/8OSCLK (initial value)

•  OSCM0 (bits 2)

   The OSCM0 bit is used to select the mode of the high-speed clock generation circuit.                   RC oscillation mode or

   external clock input mode can be selected.

   The setting of OSCM0 can be changed only when high-speed oscillation is being stopped (ENOSC bit of FCON1 is

   “0”).  At system reset, RC oscillation mode is selected.

   The mode is fixed to RC oscillation mode and this bit always returns “0” when reading on ML610Q415.

        OSCM0                                          Description

           0           RC oscillation mode (initial value)

           1           External clock input mode

•  OUTC1, OUTC0 (bits 5, 4)

   The OUTC1 and OUTC0 bits are used to select the frequency of the high-speed output clock which is output when

   the secondary function of the port is used.

   OSCLK, 1/2OSCLK, 1/4OSCLK, or 1/8OSCLK can be selected.

   At system reset, 1/8OSCLK is selected.

        OUTC1             OUTC0                                         Description

           0                  0            OSCLK

           0                  1            1/2OSCLK

           1                  0            1/4OSCLK

           1                  1            1/8OSCLK (initial value)

                                                                   6–3
                                             ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                  Chapter 6  Clock Generation Circuit

Note:

−  To switch the mode of the high-speed clock generation circuit using the OSCM0 bit, stop the high-speed oscillation

   and set the system clock to the low-speed clock (set the ENOSC bit and SYSCLK of FCON1 to “0”).

−  The maximum operating frequency guaranteed for the system clock (SYSCLK) of this LSI is 500kHz. The external

   clock that is connected to the P10/OSC0 pins must not exceed 500kHz. For more detail about the specification, see

   Appendix C, “Electrical Characteristics”

                                             6–4
                                                              ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                 Chapter 6  Clock Generation Circuit

6.2.3      Frequency Control Register 1 (FCON1)

Address: 0F003H

Access: R/W

Access size: 8 bits

Initial value: 03H

                       7    6               5              4                3    2          1             0

   FCON1                                                                    ENMLT      ENOSC         SYSCLK

   R/W                 R    R/W             R/W            R/W              R/W  R/W        R/W           R/W

   Initial value       0    0               0              0                0    0          1             1

FCON1 is a special function register (SFR) to control the high-speed clock generation circuit and to select system

clock.

[Description of Bits]

•  SYSCLK (bit 0)

   The SYSCLK bit is used to select system clock.          It allows selection of the low-speed clock (LSCLK) or HSCLK

   (1/nOSCLK: n = 1, 2, 4, 8) selected by using the high-speed clock frequency select bit (SYSC1, 0) of FCON0.

   When the oscillation of high-speed clock is stopped (ENOSC bit = “0”), the SYSCLK bit is fixed to “0” and the

   low-speed clock (LSCLK) is selected for system clock.

   The system clock is fixed to HSCLK and this bit always returns “1” when reading on ML610Q415.

   SYSCLK                                             Description

        0            LSCLK

        1            HSCLK (initial value)

•  ENOSC (bit 1)

   The ENOSC bit is used to select enable/disable of the oscillation of the high-speed clock oscillator.

   The oscillation of high-speed clock is always enable exept for STOP mode and this bit always returns         “1”  when

   reading on ML610Q415.

       ENOSC                                               Description

        0            Disables high-speed oscillation

        1            Enables high-speed oscillation (initial value)

•  ENMLT (bit 2)

   The ENMLT bit is used to select enable/disable of the operation of the 2× low-speed clock (LSCLK×2).

       ENMLT                                               Description

        0            Disables 2× low-speed clock operation (initial value)

        1            Enables 2× low-speed clock operation

                                                           6–5
                                                           ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                  Chapter 6     Clock Generation Circuit

6.3      Description of Operation

6.3.1    Low-Speed Clock

6.3.1.1     Low-Speed Clock Generation Circuit

Figure 6-2 shows the configuration of the low-speed clock generation circuit.

ML610Q411/ML610Q412:

A low-speed clock generation circuit is provided with an external 32.768 kHz crystal. To match the oscillation

frequency by using a trimmer capacitor, connect external capacitors (CGL and CDL) as required.

In STOP mode, VDDX is powered off to stop low-speed oscillation, and the XT0 and XT1 pins become Hiz (Hi

Impedance state).  When the ENMLT bit of FCON1 is set to “1”, the 2× low-speed clock circuit starts to generalte the

LSCLK×2(64kHz).

ML610Q415:

LSCLK is genrated by the high-speed clock generation circuit and the 1/16 devider. An external crystal oscillator is not

requred. In STOP mode, the high-speed clock oscillation stops. When the ENMLT bit of FCON1 is set to “1”, the 2×

low-speed clock circuit starts to generate the LSCLK×2(62.5kHz).

                                             VDDX

            32.768 kHz

                   crystal

                                                       Control Circuit                          STOP mode

            CGL             XT0                                                                 Low-speed clock

                                         CG                                                     (LSCLK)

                                                       RF                         2× clock      2× low-speed clock

                                 VSS                                              circuit       (LSCLK×2)

                   CDL      XT1          CD

         VSS                                                                                    ENMLT

                                 VSS

              Figure 6-2-1       Circuit Configuration     of  32.768   kHz       Crystal Oscillation Mode

                                                                                  STOP mode

                                                 1/16                             Low-speed clock

                                             Devider                              (LSCLK)

                                                                        2× clock  2× low-speed clock

                                                                        circuit   (LSCLK    2)

                                 High-speed

                            oscillation circuit                                   ENMLT

              Figure 6-2-2       Circuit Configuration of 1/16 of 500kHz RC Oscillation Mode

Notes:

−  Install a crystal as close to the LSI as possible and make sure that signals causing noise and power supply      wiring  are

   not near the crystal and its wiring.

−  Note that oscillation may stop due to condensation.

                                                           6–6
                                                               ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                     Chapter 6  Clock Generation Circuit

6.3.1.2  Operation of Low-Speed Clock Generation Circuit

ML610Q411/ML610Q412:

The low-speed clock generation circuit is activated by the occurrence of power ON reset.

A low-speed clock (LSCLK) is supplied to the peripheral circuits after the elapse of the low-speed oscillation start

period (TXTL ) and oscillation stabilization period (8192 counts) after powered on.

The low-speed clock generation stops the oscillation in STOP mode. When the oscillation is resumed by releasing of

the STOP mode by external interrupt, LSCLK is supplied to the peripheral circuits after the elapse of the low-speed

oscillation start period (TXTL) and low-speed clock (LSCLK) oscillation stabilization period.            For STOP mode, see

Chapter 4, “MCU Control Function”.

Figure 6-3-1 shows the waveforms of the low-speed clock generation circuit.          For the low-speed oscillation start time

(TXTL), see Appendix C, “Electrical Characteristics”.

       Power supply VDD

         RESET

                            TXTL:      Oscillation start time                      TXTL: Oscillation start time

       Low-speed clock

oscillation waveform                   Low-speed clock oscillation waveform                 Low-speed clock oscillation waveform

                                       Low-speed oscillation                                Low-speed oscillation

Reset of voltage regulator             Count: 4096                                          Count: 4096

for low-speed oscillation

         RESET_VRX

                                       Low-speed oscillation                                Low-speed oscillation

       Low-speed clock                 Count: 8192             LSCLK waveform               Count: 8192                    LSCLK waveform

         LSCLK

                                                       Start of LSCLK  STOP

                                                               supply        mode                                Start of LSCLK

                                                                                                                   supply

                                                                             Occurrence of

                                                                       external interrupt

       Figure 6-3-1         Operation  of Low-Speed Clock Generation Circuit (ML610Q411/ML610Q412)

Note:

After the power supply is turned on, CPU starts operation with a high-speed clock (500 kHz RC oscillation).                       It is

recommended to switch to the low-speed clock after confirming that the low-speed clock is oscillating by checking that

the 128 Hz interrupt request bit (Q128H) of the low-speed time base counter is “1”.         If the clock is switched before the

low-speed clock oscillates, the CPU stops operation until oscillation of the low-speed clock starts.

                                                               6–7
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                                                                           Chapter 6  Clock Generation Circuit

ML610Q415:

The low speed clock(LSCLK) starts to be supplied at the same time as the high speed clock (HSCLK). See

Chapter 6.3.2, “High-Speed Clock” for more detail about the high speed clock generation.

The low-speed clock generation circuit stops the oscillation in STOP mode. When oscillation is resumed by

releasing of the STOP mode by external interrupt, HSCLK and LSCLK is supplied to the peripheral circuits at

the same time, after the elapse of the low-speed oscillation start period (TRC) and high-speed clock (HSCLK)

oscillation stabilization period (128 counts).  For STOP mode, see Chapter 4, “MCU Control Function”.

Figure 6-3-2 shows the waveforms of the low-speed clock generation circuit.           For the low-speed oscillation

start time (TXTL), see Appendix C, “Electrical Characteristics”.

Power supply VDD

RESET

                      TRC:  Oscillation start time                         TRC: Oscillation start time

High-speed clock            Hiigh-speed clock oscillation waveform

oscillation waveform                                                                  High-speed clock oscillation waveform

                            High-speed oscillation                                    High-speed oscillation

                            Count: 8192                                               Count: 128

                            Low-speed oscillation                                     Low-speed oscillation

Low-speed clock             Count: 8192                    LSCLK waveform             Count: 8192             LSCLK waveform

LSCLK

                            Start of HSCLK supply                 STOP

                                                CPU start         mode                                  Start of HSCLK supply

                                                                                                              CPU start

                                                                    Occurrence of

                                                                  external interrupt

Figure 6-3-2          Operation of Low-Speed Clock Generation Circuit (ML610Q415)

                                                    6–8
                                                            ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                  Chapter 6    Clock Generation Circuit

6.3.2    High-Speed Clock

Setting of the OSCM0 bits of the frequency control register 0 (FCON0) allows selection of the 500 kHz RC oscillation

mode or external clock input mode for the high-speed clock generation circuit.

6.3.2.1  500 kHz RC Oscillation

In  RC   oscillation  mode  (OSCM0    =  “0”),  supply  of  OSCLK   (high-speed   oscillation  clock)  is  started  when  RC

oscillation clock pulse count reaches 128 after oscillation is enabled (ENOSC is set to “1”).

In 500 kHz RC oscillation mode, both the P10/OSC0 pin can be used as general-purpose input ports.

Figure 6-4 shows the circuit configuration in RC oscillation mode.

                            VDDL

                                                STOP mode

                      RC oscillation            ENOSC (Enables oscillation)

                            circuit

                                                Count: 128          OSCLK (High-speed oscillation clock)

                            Figure 6-4   Circuit Configuration in RC Oscillation Mode

Notes:

−   The RC oscillation mode is allowed within the range of VDD = 1.3 V to 3.6 V.

− After system reset mode is released, supply of OSCLK starts after the RC oscillation clock pulse count   reaches    8192.

    After release of a STOP mode, supply of OSCLK starts.

                                                            6–9
                                                              ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                              Chapter 6    Clock Generation Circuit

6.3.2.2  External Clock Input Mode

In external clock input mode, external clock is input from the P10/OSC0 pin.

Figure 6-5 shows the circuit configuration in external clock input mode.

                                                         VDD

                                                                              STOP mode

                                                                              ENOSC (Enables oscillation)

         External clock input                                                 High-speed oscillation clock

                               P10/OSC0                                       (OSCLK)

         Figure 6-5            Circuit Configuration in External Clock Input Mode

Notes:

−  The external clock input mode is not available on ML610Q415.

−  The external clock input mode can be used within a VDD range of 1.8 V to 3.6 V.         Select a frequency according to

   the operation voltage range by using the power supply voltage detection circuit (BLD).

−  Since the diodes are included between the P10/OSC0 pin and VDD and between the P10/OSC0 pin and VSS, do not

   apply voltages higher than VDD and lower than VSS to the P10/OSC0 pin.

−  If the P10/OSC0 pin is left open in external clock input mode, excessive current can flow. Therefore, make sure that

   the “H” level (VDD) or the “L” level (VSS) is input.

−  The maximum operating frequency guaranteed for the system clock (SYSCLK) of this LSI is 500kHz. The external

   clock that is connected to the P10/OSC0 pins must not exceed 500kHz. For more detail about the specification, see

   Appendix C, “Electrical Characteristics”

                                                              6 – 10
                                                        ML610Q411/ML610Q412/ML610Q415 User’s Manual

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6.3.2.3  Operation of High-Speed Clock Generation Circuit

The high-speed clock generation circuit is activated in 500Hz RC oscillation mode by power-on reset generation.

As a result of the occurrence of power-on reset, the circuit goes into system reset mode and then shifts to program

operating mode after the elapse of the high-speed RC oscillation start time (TRC) and the oscillation stabilization time

(Count: 8192) of the high-speed oscillation clock (OSCLK) and at the same time, a high-speed clock (HSCLK) is

supplied to the peripheral circuits.

Figure 6-6 shows the waveforms of the high-speed clock generation circuit at power on.             For the high-speed RC

oscillation start time (TRC), see Appendix C, “Electrical Characteristics”.

                      Power supply VDD

                                   RESET

                                               TRC:  Oscillation start time

         High-speed oscillation                      High-speed oscillation clock waveform

                      clock waveform

                                                     High-speed oscillation

                      High-speed clock               Count: 8192             HSCLK waveform

                                   HSCLK

                      System clock                                           SYSCLK waveform

                                   SYSCLK

                                                                             CPU start

         Figure 6-6   Operation            of  High-Speed Clock Generation Circuit at              Power-On

The high-speed clock generation circuit allows selection of an oscillation mode and start/stop of oscillation by using the

frequency control registers 0 and 1 (FCON0 and FCON1).

Oscillation can be started by setting the ENOSC bit to “1” after selecting a high-speed oscillation mode in FCON0 and

a high-speed oscillation frequency.   After the start of oscillation, HSCLK starts supply of a clock to the peripheral

circuits following the elapse of the high-speed oscillation start period (TRC) and the oscillation stabilization period of

the high-speed oscillation clock.

The high-speed clock generation circuit stops oscillation in STOP mode. When the STOP mode is released by external

interrupt, HSCLK supplies clocks to peripheral circuits following the elapse of the high-speed oscillation start period

(TRC) and the oscillation stabilization period of the high-speed clock. The oscillation stabilization period is the duration

of 128 clock pulses.

                                                        6 – 11
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Figure 6-7 shows the waveforms  of the high-speed clock generation                circuit  in crystal/ceramic oscillation mode.

High-speed oscillation enable

ENOSC

                                TRC: 500kHz RC oscillation start time                      TRC: 500kHz RC oscillation start time

High-speed oscillation

waveform                                    High-speed oscillation waveform                               High-speed oscillation waveform

                                High-speed oscillation                                             High-speed oscillation

                                Count: 8192                                                        Count: 128

High-speed clock                                        HSCLK waveform                                             HSCLK waveform

HSCLK                                                                                              TXTL: Low-speed oscillation start time (ML610Q411/ML610Q412)

                                                                                                   TRC: Low-speed oscillation start time (ML610Q415)

Low-speed clock                             Low-speed clock oscillation waveform

oscillation waveform                                                                                      Low-speed clock oscillation waveform

                      Start of high-speed                                         STOP                                                     Stop of high-speed

                               oscillation                                        mode                                                     oscillation

                                                                                  Generation of external  Restart of

                                                                                        interrupt         program

Figure 6-7  Operation of High-Speed Clock Generation Circuit in 500kHz RC Oscillation Mode

                                                        6 – 12
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6.3.3  Switching of System Clock

The system clock can be switched between high-speed clock (HSCLK) and low-speed clock (LSCLK) by using the

frequency control registers (FCON0, FCON1). This function is not available on ML610Q415.

Figure 6-8 shows a flow of system clock switching processing (HSCLK→LSCLK) and Figure 6-11 shows a flow of

system clock switching processing (LSCLK→HSCLK).

       System clock switching

       SYSCLK←”0”                 System clock switching (High-speed clock→Low-speed clock)

       ENOSC←”0”                  Stop of high-speed oscillation

                                  (* do not need to stop the oscillation if the high-speed clock is used

                                  for any peripheral)

       Low-speed operation mode

       Figure 6-8  Flow of System Clock Switching Processing (HSCLK→LSCLK)

Note:

−  The function switching HSCLK to LSCLK is not available on ML610Q415.

−  After the power is turned on or if the system clock is switched from HSCLK to LSCLK immediately following

   return from the STOP mode, the CPU becomes inactive until LSCLK starts clock supply to the peripheral circuits.

   Therefore, It is recommended to switch to LSCLK after confirming that the LSCLK is oscillating by checking that

   the time base counter interrupt request bit (Q128H) is “1”.

                                                  6 – 13
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                                                                         Chapter 6  Clock Generation Circuit

       System clock switching      Set high-speed oscillation mode before switching the system clock.

                   Use         No  Remain using the low-speed clock (LSCLK).

       500 kHz RC ?

       Yes

       Voltage detection by        When using 500kHz RC oscillation mode or 500kHz

                   BLD             external clock mode, check that VDD is 1.3V or

                                   higher by using BLD.

       VDD ≥ 1.3V?             No  500kHz RC osciilation mode can not be used.

                                   Remain using the low-speed clock (LSCLK).

       Yes

       ENOSC←”1”                   Start of high-speed oscillation

       Wait until oscillation      TWAIT = 500 µs @500 kHz RC oscillation mode

       stabilizes (TWAIT)          TWAIT = 1 ms @External clock input mode

       SYSCLK←”1”                  System clock switching (Low-speed clock→High-speed clock)

       High-speed operation

                   mode

       Figure 6-9  Flow of System Clock Switching Processing (LSCLK→HSCLK)

Note:

−  The function switching HSCLK to LSCLK is not available on ML610Q415.

−  If the system clock is switched from a low-speed clock to a high-speed clock before the high-speed clock

   (HSCLK) starts oscillation, the CPU becomes inactive until HSCLK starts clock supply to the peripheral circuits.

                                   6 – 14
                                                               ML610Q411/ML610Q412/ML610Q415 User’s Manual

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6.4      Specifying port registers

When you want to make sure clock output functions are working, please check related port registers are specified. See

Chapter 20, “Port2” for detail about the port registers.

6.4.1    Functioning P21 (OUTCLK) as the high speed clock output

Set P21MD bit (bit1 of P2MOD register) to “1” for specifying the high speed clock output as the secondary function

of P21.

       Reg. name                          P2MOD register (Address: 0F214H)

         Bit         7              6  5                       4  3                       2      1                  0

       Bit name      -              -  -                       -  -                       P22MD  P21MD  P20MD

         Data        -              -  -                       -  -                       *      1                  *

Set P21C1 bit (bit1 of P2CON1 register) to “1” and set P21C0 bit(bit1 of P2CON0 register) to “1”, for specifying the

P21 as CMOS output.

       Reg. name                       P2CON1 register (Address: 0F213H)

         Bit         7              6  5                       4  3                       2      1                  0

       Bit name      -              -  -                       -  -                       P22C1  P21C1  P20C1

         Data        -              -  -                       -  -                       *      1                  *

       Reg. name                       P2CON0 register (Address: 0F212H)

         Bit         7              6  5                       4  3                       2      1                  0

       Bit name      -              -  -                       -  -                       P22C0  P21C0  P20C0

         Data        -              -  -                       -  -                       *      1                  *

Data of P21D bit (bit1 of P2D register) does not affect to the high speed clock output function, so don’t care the     data

for the function.

       Reg. name                                          P2D register (Address: 0F210H)

         Bit         7              6  5                       4  3                       2      1                  0

       Bit name      -              -  -                       -  -                       P22D   P21D   P20D

         Data        -              -  -                       -  -                       *      **                 *

         - : Bit does not exist.

         * : Bit not related to the high speed clock function

         ** : Don’t care the data.

Note:

P21(Port2) is an output-only port, does not have an register to select the data direction(input or output).

                                                          6 – 15
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6.4.2  Functioning P22 (LSCLK) as the low speed clock output

Set P22MD bit (bit2 of P2MOD register) to “1” for specifying the low speed clock output as the secondary function of

P22.

       Reg. name                                        P2MOD register (Address: 0F214H)

       Bit                7           6              5       4         3                  2    1      0

       Bit name           -           -              -       -         -                P22MD  P21MD  P20MD

       Data               -           -              -       -         -                  1    *      *

Set P22C1 bit      (bit2  of  P2CON1  register)  to  “1” and P22C0 bit (bit2 of P2CON0 register), for specifying P22    as

CMOS output.

       Reg. name                                     P2CON1  register  (Address:  0F213H)

       Bit                7           6              5       4         3                  2    1      0

       Bit name           -           -              -       -         -                P22C1  P21C1  P20C1

       Data               -           -              -       -         -                  1    *      *

       Reg. name                                     P2CON0  register  (Address:  0F212H)

       Bit                7           6              5       4         3                  2    1      0

       Bit name           -           -              -       -         -                P22C0  P21C0  P20C0

       Data               -           -              -       -         -                  1    *      *

Data of P22D bit (bit2 of P2D register) does not affect to the low speed clock output function, so don’t care the data

for the function.

       Reg. name                                        P2D register (Address: 0F210H)

       Bit                7           6              5       4         3                  2    1      0

       Bit name           -           -              -       -         -                P22D   P21D   P20D

       Data               -           -              -       -         -                  **   *      *

       - : Bit does not exist.

       * : Bit not related to the low speed clock function

       ** : Don’t care the data.

Note:

P22(Port2) is an output-only port, does not have an register to select the data direction(i.e. input or output).

                                                        6 – 16
Chapter 7

Time Base Counter
                                                                ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                             Chapter 7      Time Base Counter

7.     Time Base Counter

7.1    Overview

This LSI includes a low-speed time base counter (LTBC) and a high-speed time base counter (HTBC) that generate

base clocks for peripheral circuits.       By using the time base counter, it is possible to generate events periodically.

For input clocks, see Chapter 6, “Clock Generation Circuit”.             For interrupt permission, interrupt request flags, etc.,

described in this chapter, see Chapter 5, “Interrupts”.

7.1.1  Features

•  LTBC generates T32KHZ to T1HZ signals by dividing the low-speed clock (LSCLK) frequency.

•  HTBC generates HTB1 to HTB32 signals by dividing the high-speed clock (HSCLK) frequency.

•  LTBC allows frequency adjustment (Adjustment range: Approx. −488ppm to +488ppm. Adjustment accuracy:

   Approx. 0.48ppm)   by  using       the  low-speed      time  base  counter     frequency  adjustment     registers  (LTBADJH  and

   LTBADJL). (*1)

•  Capable of generating 128Hz , 32Hz , 16Hz , and 2Hz interrupts. (*2)

Note:

(*1) This function can be utilized on ML610Q411 and ML610Q412 which has the low-speed crystal oscillation clock.

(*2) In the case of ML610Q415, the frequency will be {122Hz , 30.5Hz , 15.3Hz , and 1.9Hz} ± temperature variation

of RC oscillation.

7.1.2  Configuration

Figure 7-1 and Figure 7-2 show the configuration of a low-speed time base counter and a high-speed time base counter,

respectively.

                                                                                                            T32KHZ

                                                                                                            T16KHZ

                                                                                                            T8KHZ

                                                                                                            T4KHZ

                                                                                                            T2KHZ

                                                                                                            T1KHZ

                                                                                                            T512HZ

                                                                                                            T256HZ

                                                                                                            T128HZ

                                                                                                            T64HZ

                                                                                                            T32HZ

                                                                                                            T16HZ

                                                                                                            T8HZ

                                                                                                            T4HZ

                                                                                                            T2HZ

                                                                                                            T1HZ

                                           7-bit Counter                 LTBR

               LSCLK                                                  8-bit Counter

       (32.768 kHz)                        R                          R

                                                                                             LTBADJL

                                                                                             LTBDJH

               RESET

       (Internal signal)                                                       8                         8

       LTBR Write                                                                                           Data bus

                    LTBR          :   Low-speed time      base  counter register

                    LTBADJL       :   Low-speed time      base  counter frequency    adjust  register

                    LTBADJH       :   Low-speed time      base  counter frequency    adjust  register

                      Figure 7-1      Configuration of Low-Speed Time Base Counter (LTBC)

                                                                7–1
                                         ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                           Chapter 7                     Time Base Counter

                   HSCLK              HTBDR        HTBCLK

                   (500kHz)           1/n-Counter  (500kHz to 31kHz)

                                      R

                   RESET

                   (Internal signal)          8

                   Data bus

                   HTBDR: High-speed time base counter frequency divide register

                   Figure 7-2  Configuration of High-Speed Time Base Counter

Note:

The frequency of   HSCLK changes according to specified data in SYSC1 bit and SYSC0 bit  of  Frequency  control

register 0 (FON0)

                                         7–2
                                          ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                        Chapter 7  Time Base Counter

7.2    Description of Registers

7.2.1    List of Registers

Address                     Name          Symbol (Byte)  Symbol (Word)  R/W        Size  Initial value

0F00AH   Low-speed time base counter      LTBR                         R/W        8     00H

         register

0F00BH   High-speed time base counter     HTBDR                        R/W        8     00H

         frequency divide register

0F00CH   Low-speed time base counter      LTBADJL                       R/W        8/16  00H

         frequency adjustment register L                 LTBADJ

0F00DH   Low-speed time base counter      LTBADJH                       R/W        8     00H

         frequency adjustment register H

                                          7–3
                                              ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                    Chapter 7   Time Base Counter

7.2.2  Low-Speed Time Base Counter (LTBR)

Address: 0F00AH

Access: R/W

Access size: 8 bits

Initial value: 00H

                     7     6     5         4     3      2                                    1  0

LTBR                 T1HZ  T2HZ  T4HZ      T8HZ  T16HZ  T32HZ                       T64HZ       T128HZ

R/W                  R/W   R/W   R/W       R/W   R/W    R/W                         R/W         R/W

Initial value        0     0     0         0     0      0                                    0  0

LTBR is a special function register (SFR) to read the T128HZ-T1HZ outputs of the low-speed time base counter.

The T128HZ-T1HZ outputs are set to “0” when write operation is performed for LTBR.

Note:

A TBC interrupt (128Hz interrupt, 32Hz interrupt, 16Hz interrupt, or 2Hz interrupt)* may occur depending on the

LTBR write timing (see Figure 7-4, “Interrupt Timing and Reset Timing by Writing to LTBR”).     Therefore, take care

in software programming.

(*) In the case of ML610Q415, the frequency will be {122Hz , 30.5Hz , 15.3Hz , and 1.9Hz} ± temperature variation

of RC oscillation.

                                           7–4
                                                             ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                       Chapter 7     Time Base Counter

7.2.3      High-Speed Time Base Counter Divide Register (HTBDR)

Address: 0F00BH

Access: R/W

Access size: 8 bits

Initial value: 00H

                        7        6            5           4                3     2             1     0

   HTBDR                                                               HTD3  HTD2          HTD1  HTD0

      R/W            R/W         R/W          R/W         R/W              R/W   R/W           R/W   R/W

   Initial value        0        0            0           0                0     0             0     0

HTBDR is a special function register (SFR) to set the divide ratio of the 4-bit, 1/n counter.

[Description of Bits]

•  HTD3-HTD0 (bits 3-0)

   The HTD3-HTD0 bits are used to set the frequency divide ratio of the 4-bit, 1/n counter.          The frequency divide

   ratios selectable include 1/1 to 1/16.

   HTD3           HTD2     HTD1       HTD0                                       Description

                                                             Divide ratio                      Frequency of HTBCLK  (*1)

   0              0        0               0     ×  1/16  (initial value)             31kHz

   0              0        0               1     ×  1/15                              33kHz

   0              0        1               0     ×  1/14                              36kHz

   0              0        1               1     ×  1/13                              38kHz

   0              1        0               0     ×  1/12                              42kHz

   0              1        0               1     ×  1/11                              45kHz

   0              1        1               0     ×  1/10                              50kHz

   0              1        1               1     ×  1/9                               56kHz

   1              0        0               0     ×  1/8                               63kHz

   1              0        0               1     ×  1/7                               71kHz

   1              0        1               0     ×  1/6                               83kHz

   1              0        1               1     ×  1/5                              100kHz

   1              1        0               0     ×  1/4                              125kHz

   1              1        0               1     ×  1/3                              167kHz

   1              1        1               0     ×  1/2                              250kHz

   1              1        1               1     ×  1/1                              500kHz

*1: Indicates the frequency when the high-speed oscillation clock, HSCLK is 500kHz.

                                                          7–5
                                                           ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                   Chapter 7          Time Base Counter

7.2.4   Low-Speed Time Base           Counter Frequency Adjustment Registers L and   H (LTBADJL, LTBADJH)

Address: 0F00CH

Access: R/W

Access size: 8/16 bits

Initial value: 00H

                       7   6                5     4                 3    2                    1            0

   LTBADJL          LADJ7  LADJ6      LADJ5       LADJ4    LADJ3         LADJ2       LADJ1                 LADJ0

   R/W               R/W   R/W              R/W   R/W               R/W  R/W         R/W                   R/W

   Initial value       0   0                0     0                 0    0                    0            0

Address: 0F00DH

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7   6                5     4                 3    2                    1            0

   LTBADJH                                                          LADJS       LADJ9                 LADJ8

   R/W               R/W   R/W              R/W   R/W               R/W  R/W         R/W                   R/W

   Initial value       0   0                0     0                 0    0                    0            0

LTBADJL and LTBADJH are special function registers (SFRs) to set the frequency adjustment values of the low-speed

time base clock.

[Description of Bits]

•  LADJS, LADJ9-LADJ8 (bits 2-0) LADJ7-LADJ0 (bits 7-0)

   The LADJS and LADJ9 to LADJ0 bits are used to adjust frequency.

   Adjustment range:       Approx. −488ppm to +488ppm.

   Adjustment accuracy:    Approx. 0.48ppm

   See  Section   7.3.3,  “Low-Speed  Time  Base  Counter  Frequency   Adjustment  Function”     for  the  correspondence

   between the frequency adjustment values (LTBADJH, LTBADJL) and adjustment ratio.

                                                  7–6
                                                      ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                Chapter 7                Time Base Counter

7.3        Description of Operation

7.3.1      Low-Speed Time Base Counter

The low-speed time base counter (LTBC) starts counting from 0000H on the LSCLK falling edge after system reset.

The T128HZ, T32HZ, T16HZ, and T2HZ outputs of LTBC are used as time base interrupts and an interrupt is

requested on the falling edge of each output. Each of LTBC outputs is also used as an operation clock for peripheral

circuits.

The output data of T128HZ to T1HZ of LTBC can be read from the low-speed time base counter register (LTBR).

When reading the data, read LTBR twice and check that the two values coincide to prevent reading of undefined data

during counting.

Figure 7-3 shows an example of program to read LTBR.

                  LEA     offset LTBR    ; EA←LTBR address

       MARK:

                  L       R0,      [EA]  ; 1st read

                  L       R1,      [EA]  ; 2nd read

       ;

                  CMP     R0,      R1    ; Comparison for LTBR

                  BNE     MARK           ; To MARK when the values do not coincide

       ;

                       :

                          Figure 7-3   Programming Example for Reading LTBR

LTBR is reset when write operation is performed and the T128HZ to T1HZ outputs are set to “0”. Write data is invalid.

Since an interrupt occurs if a falling edge occurs in the T128Hz to T1Hz outputs during writing to LTBR, take care in

software programming.

Figure 7-4 shows interrupt generation timing and reset timing of the time base counter output by writing to LTBR.

           LTBR Write

           T256HZ

           T128HZ

           T64HZ

           T32HZ

           T16HZ

           T16HZ

           T8HZ

           T4HZ

           T2HZ

           T1HZ

                                                                Indicates interrupt timing

                       Figure 7-4  Interrupt Timing and Reset Timing by Writing to LTBR

                                                      7–7
                                                 ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                      Chapter 7  Time Base Counter

7.3.2  High-Speed Time Base Counter

The high-speed time base counter is configured as a 4-bit 1/n counter (n = 1 to 16).

In the 4-bit 1/n counter, the divided clock (1/16×HSCLK to 1/1×HSCLK) selected by the high-speed time base counter

divide register (HTBDR) is generated as HTBCLK. HTBCLK is used as a timer and also as an operation clock of

PWM.

Figure 7-5 shows the output waveform of HTBCLK.

       High-speed clock

       HSCLK

       1/n counter output

       HTBCLK

                              × 1/1              × 1/2                                × 1/3

High-speed time base counter

       Divide register        0FH                     0EH                             0DH

       HTBDR

                              Figure 7-5  Output Waveform of HTBCLK

                                                 7–8
                                                               ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                            Chapter 7  Time Base Counter

7.3.3         Low-Speed Time Base Counter Frequency Adjustment Function

Frequency adjustment (Adjustment range: Approx. −488ppm to +488ppm. Adjustment accuracy: Approx. 0.48ppm) is

possible for outputs of T8KHZ to T1HZ of LTBC by using the low-speed time base counter frequency adjust registers

(LTBADJH and LTBADJL).

Table7-1 shows correspondence between the frequency adjustment values (LTBADJH, LTBADJL) and adjustment

ratio.

              Table  7-1     Correspondence between Frequency Adjustment Values (LTBADJH, LTBADJL)

                             and Adjustment Ratio

                                   LADJ10  to  0                               Hexadecimal  Frequency  adjustment     ratio  (ppm)

0       1         1       1    1       1       1     1     1   1    1          3FFH                    +487.80

0       1         1       1    1       1       1     1     1   1    0          3FEH                    +487.33

:       :         :       :     :      :          :  :     :     :          :      :                   :

0       0         0       0    0       0       0     0     0   1    1          003H                    +1.43

0       0         0       0    0       0       0     0     0   1    0          002H                    +0.95

0       0         0       0    0       0       0     0     0   0    1          001H                    +0.48

0       0         0       0    0       0       0     0     0   0    0          000H                    0

1       1         1       1    1       1       1     1     1   1    1          7FFH                    −0.48

1       1         1       1    1       1       1     1     1   1    0          7FEH                    −0.95

:       :         :       :     :      :          :  :     :     :          :      :                   :

1       0         0       0    0       0       0     0     0   0    1          401H                    −487.80

1       0         0       0    0       0       0     0     0   0    0          400H                    −488.28

The adjustment values (LADJ10 to LADJ0) to be set in LTBADJH and LTBADJL can be obtained by using the

following equations:

        Adjustment value     =     Frequency adjustment ratio × 2097152 (decimal)

                             =     Frequency adjustment ratio × 200000h (hexadecimal)

   Example 1: When adjusting +15.0ppm (gaining time)

        Adjustment value     =     +15.0ppm × 2097152 (decimal)

                             =     +15.0 × 10−6 × 2097152

                             =     +31.45728 (decimal)

                             ≅     01Fh (hexadecimal)

   Example 2: When adjusting −25.5ppm (losing time)

        Adjustment value     =     −25.5ppm × 2097152 (decimal)

                             =     −25.5 × 10−6 × 2097152

                             =     −53.477376 (decimal)

                             ≅     7CCh (hexadecimal)

Note:

The low-speed clock (LSCLK) and the outputs of T32KHZ and T16KHZ of LTBC are not adjusted by the frequency

adjust function.

The frequency adjustment accuracy does not guarantee the accuracy including the frequency variation of the crystal

oscillation (32.768kHz) due to temperature variations.

The function can be utilized on ML610Q411 and ML610Q412 which has the low-speed crystal oscillation clock. It can

not be utilized on ML610Q415 because the ML610Q415 uses 1/16 of 500kHz RC oscillation clock (31.25kHz) for the

low-speed     clock  (LSCLK),      as  which   frequency  has  significant     temperature  variation  comparing  to  the  crystal

oscillation.

                                                               7–9
                                            ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                           Chapter 7  Time Base Counter

7.3.4  A signal generation for 16bit timer 2-3 frequency measurement mode

A signal (437C) used for 16bit timer 2-3 frequency measurement mode is generated in the time base conter block. See

Chapter 10, “Timer” for more detail about the frequency measurement function. The frequency measurement function

is Not available on ML610Q415.

                                     16KHz

                                     8KHz

                                     4KHz

                                TBC  2KHz   Decoder

                                     1KHz                437c (supplied to timer 2 & 3)

                                     512Hz           DQ

                                     256Hz

                                     128Hz

                                     64Hz

                   LSCLK

       Figure 7-6  437c signal generation block diagram (used for frequency measurement mode)

Note:

       The frequency measurement function in using 16bit timer 2 & 3 is Not available on ML610Q415.

                                            7 – 10
Chapter 8

Capture
                                                            ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                 Chapter 8  Capture

8.     Capture

8.1    Overview

This LSI has two channels of capture circuits that capture the T4KHZ to T32HZ signals of the low-speed base counter

(LTBC) to the capture register at the occurrence of P00 and P01 interrupts.      The circuits capture timings at which each

interrupt occurred, based on the time from the time base counter.

For the external interrupt (P00INT, P01INT) from the P00 or P01 pin, see Chapter 5, "Interrupt" and Chapter 18, "Port

0".

8.1.1  Features

•  Time base capture×2ch (4096Hz to 32Hz)

8.1.2  Configuration

Figure 8-1 shows the configuration of the capture circuit.

                          T4KHZ

                          T2KHZ

                          T1KHZ

       LTBC            T512HZ

                       T256HZ

                       T128HZ

                          T64HZ

                          T32HZ

                 LSCLK (*)

                 P01INT                      Capture

                 P00INT                      Controller                      CAPR1         CAPR0

       Interrupt request signal

                                                                      CAPSTAT

                                 CAPCON               CP1F  CP0F

                                                      R            R

                 Write CAPR1                                                     8               8

                 Write CAPR0

                       Data bus

                 CAPCON     : Capture control register                ML610Q411/Q412: 32.768kHz

                 CAPSTAT    : Capture status register                 ML610Q415: 31.25kHz

                 CAPR0      : Capture data register 0

                 CAPR1      : Capture data register 1

                                 Figure 8-1  Configuration of Capture Circuit

8.1.3  List of   Pins

       Pin name        I/O                                  Description

     P00/CAP0          I         Capture 0 input pin

                                 Used as the secondary function of the P00 pin.

     P01/CAP1          I         Capture 1 input pin

                                 Used as the secondary function of the P01 pin.

                                                            8–1
                                   ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                      Chapter 8  Capture

8.2  Description of Registers

8.2.1 List of Registers

Address                  Name      Symbol (Byte)  Symbol (Word)  R/W  Size       Initial value

0F090H   Capture control register  CAPCON                       R/W  8          00H

0F091H   Capture status register   CAPSTAT                      R/W  8          00H

0F092H   Capture data register 0   CAPR0                        R/W  8          00H

0F093H   Capture data register 1   CAPR1                        R/W  8          00H

                                   8–2
                                                           ML610Q411/ML610Q412/ML610Q415 User’s Manual

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8.2.2   Capture Control Register (CAPCON)

Address: 0F090H

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7  6    5                        4              3     2    1      0

   CAPCON                                                                   ECAP1  ECAP0

   R/W               R/W  R/W  R/W                      R/W            R/W   R/W  R/W    R/W

   Initial value       0  0    0                        0              0     0    0      0

CAPCON is a special function register (SFR) to control the capture circuit.

[Description of Bits]

•  ECAP0 (bit 0)

   The ECAP0 bit is used to start or stop the operation of capture 0.

       ECAP0                                            Description

        0              Stops the capture 0 operation. (initial value)

        1              Starts the capture 0 operation.

•  ECAP1 (bit 1)

   The ECAP1 bit is used to start or stop the operation of capture 1.

       ECAP1                                            Description

        0              Stops the capture 1 operation. (initial value)

        1              Starts the capture 1 operation.

                                                        8–3
                                                              ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                     Chapter 8      Capture

8.2.3     Capture Status Register (CAPSTAT)

Address: 0F091H

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7              6  5                 4           3    2                 1              0

   CAPSTAT                                                                              CAPF1          CAPF0

   R/W               R/W  R/W            R/W               R/W         R/W  R/W               R/W            R/W

   Initial value       0              0  0                 0           0    0                 0              0

CAPSTAT is a special function register (SFR) to indicate a state of the capture circuit.

[Description of Bits]

•  CAPF0 (bit 0)

   The CAPF0 bit is the flag to indicate whether data is captured in capture data register 0

   (CARP0) or not.

   When the CAPF0 bit is set to "1", it indicates that data is captured in capture data register 0 (CAPR0).

   When the CAPF0 bit is set to "1", the next capture operation is stopped. So perform the write operation to         capture

   data register 0 (CAPR0) to clear the CAPF0 bit to "0".

       CAPF0                                              Description

       0             No capture 0 latch (initial value)

       1             Capture 0 latch

•  CAPF1 (bit 1)

   The CAPF1 bit is the flag to indicate whether data is captured in capture data register 0

   (CARP1) or not.

   When the CAPF0 bit is set to "1", it indicates that data is captured in capture data register 0 (CAPR1).

   When the CAPF1 bit is set to "1", the next capture operation is stopped. So perform the write operation        to  capture

   data register 1 (CAPR1) to clear theCAPF0 bit to "0".

       CAPF1                                              Description

       0             No capture 1 latch (initial value)

       1             Capture 1 latch

                                                           8–4
                                                         ML610Q411/ML610Q412/ML610Q415 User’s Manual

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8.2.4  Capture Data Register 0 (CAPR0)

Address: 0F092H

Access: R/W

Access size: 8 bits

Initial value: 00H

                     7     6     5                    4     3                 2     1     0

CAPR0                CP07  CP06  CP05                 CP04  CP03              CP02  CP01  CP00

R/W                  R/W   R/W   R/W                  R/W   R/W               R/W   R/W   R/W

Initial value        0     0     0                    0     0                 0     0     0

CAPR0 is a register in which capture data is stored.

The T4KHZ to T32HZ signals of the low-speed time base counter (LTBC) are captured when the P00 interrupt request

is generated with the CAPF0 flag (bit 0 of the CAPSTAT register) set to "0".

Writing to CAPR0 sets the CAPF0 flag of CAPSTAT to "0". The value of CAPR0 does not change even if data is

written to it.

                                                      8–5
                                                         ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                          Chapter 8  Capture

8.2.5  Capture Data Register 1 (CAPR1)

Address: 0F093H

Access: R/W

Access size: 8 bits

Initial value: 00H

                     7     6     5                    4     3                 2     1     0

CAPR1                CP17  CP16  CP15                 CP14  CP13              CP12  CP11  CP10

R/W                  R/W   R/W   R/W                  R/W   R/W               R/W   R/W   R/W

Initial value        0     0     0                    0     0                 0     0     0

CAPR1 is a register in which capture data is stored.

The T4KHZ to T32HZ signals of the low-speed time base counter (LTBC) are captured when the P01 interrupt request

is generated with the CAPF1 flag (bit 1 of the CAPSTAT register) set to "0".

Writing to CAPR1 sets the CAPF1 flag of CAPSTAT to "0". The value of CAPR1 does not change even if data is

written to it.

                                                      8–6
                                                       ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                      Chapter 8  Capture

8.3    Description of Operation

The capture circuit starts the capture operation by setting the ECAP0 or ECAP1 bit of the capture control register

(CAPCON).

When the input trigger from the P00 or P01 pin selected by the external interrupt control register 0 or 1 (EXICON0 or

EXICON1) is generated and the P00 or P01 interrupt request flag (QP00 or QP01) is set to “1”, the T4KHZ to T32HZ

signals of the low-speed time base counter (LTBC) are captured in the capture register 0 or 1 (CAPR0 or CAPR1) on

the next low-speed clock (LSCLK) falling edge and the at the same time, the capture flag (CAPF0 or CAPF1) of the

capture status register (CAPSTAT) is set to “1”.

When the capture flag (CAPF0, CAPF1) is “1”, the following capture operation stops.

After reading the value captured in the capture register 0 or 1 (CAPR0, CAPR1), perform write operation (write data is

meaningless) for the capture register 0 or 1 (CAPR0, CAPR1), clear the capture flag (CAPF0, CAPF1) to “0”, and wait

for the next P00 or P01 interrupt.

Figure 8-2 shows the timing of the capture operation.

           System clock

           SYSCLK

           LSCLK

           LTBC                N                  N+1

       (T4KHZ to T32HZ)

       P00 and P01 pins

           QP00, QP01

       Interrupt request flag

       CAPR0, CAPR1                 XX                      N+1                      N+1

       CAPF0, CAPF1

       Write CAPR0, 1

                               Figure 8-2 Timing Diagram of Capture Operation

Note:

When CPU is operating at the high speed (HSCLK), check that the capture flag (CAPF0, CAPF1) is set to "1" after the

P00 or P01 interrupt request is generated and then read capture data register 0 or 1 (CAPR0, CAPR1).

                                                       8–7
Chapter 9

1 kHz Timer (1kHzTM)
                                                            ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                  Chapter 9      1 kHz Timer (1kHzTM)

9.     1 kHz Timer (1kHzTM)

9.1    Overview

This LSI includes a 1 kHz timer to measure 1/1000 seconds.

The 1 kHz timer counts the 1 kHz(*) signal created by dividing the T2KHZ output frequency (*) of the low-speed time

base counter (LTBC) and generates a 10 Hz or 1 Hz interrupt (1 kHz timer interrupt).

With the 1 kHz timer, 1/1000 second, which is difficult to generate on a time-base-counter basis, represented by a

decimal number can be obtained easily.  The timer can be applied to period measurement for stopwatches.

For the timer base counter, see Chapter 7, “Time Base Counter”.

       (*) ML610Q411/Q412: T2KHZ=2.048kHz, 1kHz: 1.024kHz

       ML610Q415: T2KHZ=1.953kHz, 1kHz: 0.977kHz

9.1.1  Features

• 10 Hz/1 Hz interrupt select function

9.1.2  Configuration

Figure 9-1 shows the configuration of the 1 kHz timer.

                                                                                  Interrupt control  T1KINT

                                          1 kHz signal

                                                                                  10 Hz      1 Hz

                                        Binary/ternary           T1KCRL                  T1KCRH

       T2KHZ                              counter                Decimal×1 digit  Decimal×2 digits

                                          R                      R                       R

       Write T1KCRH

       Write T1KCRL

                      T1KCON

       Data bus

       T1KCON         : 1 kHz timer control register

       T1KCRL         : 1 kHz timer count register L

       T1KCRH         : 1 kHz timer count register H

                              Figure 9-1  Configuration of 1 kHz                  Timer

                                                            9–1
                                       ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                      Chapter 9      1 kHz Timer (1kHzTM)

9.2    Description of Registers

9.2.1   List of Registers

Address                    Name        Symbol (Byte)  Symbol (Word)  R/W  Size  Initial value

0F080H   1 kHz timer count register L  T1KCRL         T1KCR          R/W  8/16  00H

0F081H   1 kHz timer count register H  T1KCRH                        R/W  8     00H

0F082H   1 kHz timer control register  T1KCON                       R/W  8     00H

                                       9–2
                                             ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                         Chapter 9  1 kHz Timer (1kHzTM)

9.2.2   1 kHz Timer Count Registers (T1KCRL, T1KCRH)

Address: 0F080H

Access: R/W

Access size: 8/16 bits

Initial value: 00H

                       7   6       5      4                       3      2          1                 0

   T1KCRL           T1KC3  T1K02   T1KC1  T1KC0                                                    

   R/W               R/W   R/W     R/W    R/W                     R/W    R/W        R/W               R/W

   Initial value       0   0       0      0                       0      0          0                 0

Address: 0F081H

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7   6       5      4                       3      2          1                 0

   T1KCRH         T1KC11   T1K010  T1KC9  T1KC8                   T1KC7  T1K06      T1KC5  T1KC4

   R/W               R/W   R/W     R/W    R/W                     R/W    R/W        R/W               R/W

   Initial value       0   0       0      0                       0      0          0                 0

T1KCRL and T1KCRH are special function registers (SFRs) to read the decimal count values of the 1 kHz timer.

When the write operation to T1KCRL or T1KCRH, the valid bit of T1KCRL or T1KCRH is "0" respectively.

[Description of Bits]

•  T1KC11 to T1KC0 (T1KCRH: bits 7 to 0, T1KCRL: bits 7 to 4)

   T1KC11 to T1KC0 indicate the count values of the 1 kHz timer.

                                          9–3
                                                              ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                  Chapter 9         1 kHz Timer (1kHzTM)

9.2.3   1 kHz Timer Control Register (T1KCON)

Address: 0F082H

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7  6                     5    4                    3         2               1     0

   T1KCON                                                                              T1KSEL       T1KRUN

   R/W               R/W  R/W                   R/W  R/W                  R/W     R/W        R/W          R/W

   Initial value       0  0                     0    0                    0         0               0     0

T1KCON is a special function register (SFR) to control the 1         kHz  timer.

[Description of Bits]

•  T1KRUN (bit 0)

   The T1KRUN bit is used to control start/stop of the count operation of the 1 kHz timer counter.

       T1KRUN                                        Description

        0              Stops 1 kHz timer operation (initial value).

        1              Starts 1 kHz operation.

•  T1KSEL (bit 1)

   The T1LSEL bit is used to select the interrupt period of the 1 kHz timer. The 10 Hz or 1 Hz interrupt  can  be  selected.

       T1KSEL                                        Description

        0              ML610Q411/Q412: 10 Hz interrupt, ML610Q415: 9.5Hz interrupt (initial value)

        1              ML610Q411/Q412: 1 Hz interrupt, ML610Q415: 0.95Hz interrupt

                                                     9–4
                                                       ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                             Chapter 9  1 kHz Timer (1kHzTM)

9.3     Description of Operation

By setting the T1KRUN bit of the 1kHz timer control register (T1KCON) to “1”, the 1kHz timer starts counting of the

1kHz timer counter registers L or H (T1KCRL, T1KCRH).

By dividing the T2KHz signal frequency (2.048kHz) of the low-speed timer base counter (LTBC) by the binary/ternary

counter, the timer generates a 1kHz signal. Based on the 1kHz signal, a 1kHz timer interrupt request signal (T1KINT)

is generated by the decimal counters of T1KCRL and T1KCRH. The period of the 1kHz timer interrupt can be selected

between the 10Hz interrupt or 1Hz interrupt using the T1KSEL bit of T1KCON.

When write operation is performed for T1KCRL or T1KCRH, the value of the binary/ternary counter and the value of

T1KCRL or T1KCRH is cleared to “0”.

Data can be read from T1KCRL and T1KCRH. When reading data from T1KCRL or T1KCRH in the 1kHz timer

operation start state, read T1KCRL or T1KCRH twice and check that the values match to prevent the reading of

undefined data during counting.

Figure 9-2 shows an example of the program for reading T1KCL and T1LCRH.

            LEA   offset T1KCRL      ; EA←T1KCRL address

     MARK:

            L  ER0,  [EA]            ; First read

            L  ER2,  [EA]            ; Second read

     ;

            CMP   ER0, ER1           ; Comparison of T1KCRL and T1CKRH

            BNE   MARK               ; To MARK when not matched.

     ;

               :

               Figure 9-2        Example of Program for Reading T1KCRL and   T1KCRH

                                                       9–5
Chapter 10

Timers
                                                           ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                          Chapter 10  Timers

10.     Timers

10.1    Overview

This LSI includes 4 channels of 8-bit timers.

For the input clock, see Chapter 6, “Clock Generation Circuit”.

10.1.1  Features

•  The timer interrupt (TMnINT) is generated when the values of timer counter register (TMnC, n=0 to 3) and timer

   data register (TMnD) coincide.

•  A timer configured by combining timer 0 and timer 1 or timer 2 and timer 3 can be used as a 16-bit timer.

•  For the timer clock, the low-speed clock (LSCLK), high-speed time base clock (HTBCLK), or external clock can be

   selected.

•  A 16bit-timer 2 & 3 has clock frequency measurement mode, which can count HTBCLK and generates the timer

   interrupt (TM3INT) when the count ends. Using the count data to know the frequency by software can determine

   more accurate baud-rate.

10.1.2  Configuration

Figure 10-1 shows the configuration of the timers.

              TMnCON0: Timer control register 0                        TMnCON1:  Timer control register 1

              TMmD, TMnD: Timer data registers                         TMmC, TMnC:  Timer counter registers

                                                                                                          TMnINT

                                                                                  Match

                             Write TMnC

                                                                             Comparator

                             LSCLK       TMnCON0     TnCK              8                     8

                             HTBCLK      TMnCON1                 R

        External clock                                                 TMnC                 TMnD

        P44/T02P0CK

        P45/T13P1CK                                                       8                     8         n = 0 to 3

                             Data bus

                                         (a) In 8-bit Timer Mode (Timers 0 to 3)

                                                                                                          TMmINT

                             Write TMnC                                                            Match              n = 0, 2 m  =  1,  3

                             Write TMmC                                                  Comparator

                                                                             16                                   16

                                                                    8                    8

                   LSCLK                                                                                  8           8

                   HTBCLK          TMnCON0     TnCK  R

   External clock                  TMnCON1                 TMnC                  R TMmC              TMnD             TMmD

   P44/T02P0CK

   P45/T13P1CK                                                      8

                   Read TMnC                                                     TMmC latch                8          8

                                                                                         8

                        Data bus

                                         (b) 16-bit Timer Mode (Timers 0 to 3)

                                                        10 – 1
                                              ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                        Chapter 10  Timers

                             16KHz

                    Counter  8KHz   436cycle

                             4KHz   at

                             2KHz   32KHz

                             1KHz   Decoder

                             512Hz                DQ

                             256Hz

                             128Hz

                             64Hz                                                                   TM3NT

                                                                              Write     TM2C

                                                                              Write     TM3C

                                                  64Hz  437c                         8

                                          LSCLK                  T2CK

                                          HTBCLK        TM2CON0            R                  R

External clock                                          TM2CON1               TM2C                  TM3C

P44/T02P0CK                                                                   8

P45/T13P1CK                               Read TM2C                                           TM3C latch

                                                                                                    8

                                              Data bus

                (c  )  Frequency measurement mode with 16bit timer(Timer2     to 3)

                             Figure 10-1  Configuration of Timers

                                              10 – 2
                                       ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                          Chapter 10  Timers

10.2    Description of Registers

10.2.1  List of Registers

Address                    Name        Symbol (Byte)  Symbol (Word)  R/W  Size  Initial value

0F030H   Timer  0  data register       TM0D           TM0DC          R/W  8/16        0FFH

0F031H   Timer  0  counter register    TM0C                          R/W  8           00H

0F032H   Timer  0  control register 0  TM0CON0        TM0CON         R/W  8/16        00H

0F033H   Timer  0  control register 1  TM0CON1                       R/W  8           00H

0F034H   Timer  1  data register       TM1D           TM1DC          R/W  8/16        0FFH

0F035H   Timer  1  counter register    TM1C                          R/W  8           00H

0F036H   Timer  1  control register 0  TM1CON0        TM1CON         R/W  8/16        00H

0F037H   Timer  1  control register 1  TM1CON1                       R/W  8           00H

0F038H   Timer  2  data register       TM2D           TM2DC          R/W  8/16        0FFH

0F039H   Timer  2  counter register    TM2C                          R/W  8           00H

0F03AH   Timer  2  control register 0  TM2CON0        TM2CON         R/W  8/16        00H

0F03BH   Timer  2  control register 1  TM2CON1                       R/W  8           00H

0F03CH   Timer  3  data register       TM3D           TM3DC          R/W  8/16        0FFH

0F03DH   Timer  3  counter register    TM3C                          R/W  8           00H

0F03EH   Timer  3  control register 0  TM3CON0        TM3CON         R/W  8/16        00H

0F03FH   Timer  3  control register 1  TM3CON1                       R/W  8           00H

                                       10 – 3
                                                         ML610Q411/ML610Q412/ML610Q415 User’s                   Manual

                                                                                           Chapter 10           Timers

10.2.2  Timer 0 Data Register (TM0D)

Address: 0F030H

Access: R/W

Access size: 8 bits

Initial value: 0FFH

                     7     6          5               4       3            2         1                0

TM0D                 T0D7  T0D6       T0D5            T0D4    T0D3         T0D2      T0D1             T0D0

R/W                  R/W   R/W        R/W             R/W     R/W          R/W       R/W              R/W

Initial value        1     1          1               1       1            1         1                1

TM0D is a special function register (SFR) to set the value to be compared  with the  timer 0 counter  register  (TM0C)

value.

Note:

Set TM0D when the timer stops(When T0STAT bit of TM0CON1 register is       “0”).

When “00H” is written in TM0D, TM0D is set to “01H”.

                                                      10 – 4
                                                         ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                 Chapter 10          Timers

10.2.3   Timer 1 Data Register (TM1D)

Address: 0F034H

Access: R/W

Access size: 8 bits

Initial value: 0FFH

                     7     6           5              4       3            2               1                0

TM1D                 T1D7  T1D6        T1D5           T1D4    T1D3         T1D2            T1D1             T1D0

R/W                  R/W   R/W         R/W            R/W     R/W          R/W             R/W              R/W

Initial value        1     1           1              1       1            1               1                1

TM1D is a special function register (SFR) to set the value to be compared  with the value  of the timer  1  counter  register

(TM1C).

Note:

Set TM1D when the timer stops(When T1STAT bit of TM1CON1 register          is “0”).

When “00H” is written in TM1D, TM1D is set to “01H”.

                                                      10 – 5
                                                         ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                 Chapter 10          Timers

10.2.4   Timer 2 Data Register (TM2D)

Address: 0F038H

Access: R/W

Access size: 8 bits

Initial value: 0FFH

                     7     6           5              4       3            2               1                0

TM2D                 T2D7  T2D6        T2D5           T2D4    T2D3         T2D2            T2D1             T2D0

R/W                  R/W   R/W         R/W            R/W     R/W          R/W             R/W              R/W

Initial value        1     1           1              1       1            1               1                1

TM2D is a special function register (SFR) to set the value to be compared  with the value  of the timer  2  counter  register

(TM2C).

Note:

Set TM2D when the timer stops(When T2STAT bit of TM2CON1 register          is “0”).

When “00H” is written in TM2D, TM2D is set to “01H”.

                                                      10 – 6
                                                         ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                 Chapter 10          Timers

10.2.5   Timer 3 Data Register (TM3D)

Address: 0F03CH

Access: R/W

Access size: 8 bits

Initial value: 0FFH

                     7     6           5              4       3            2               1                0

TM3D                 T3D7  T3D6        T3D5           T3D4    T3D3         T3D2            T3D1             T3D0

R/W                  R/W   R/W         R/W            R/W     R/W          R/W             R/W              R/W

Initial value        1     1           1              1       1            1               1                1

TM3D is a special function register (SFR) to set the value to be compared  with the value  of the timer  3  counter  register

(TM3C).

Note:

Set TM3D when the timer stops(When T3STAT bit of TM3CON1 register          is “0”).

When “00H” is written in TM3D, TM3D is set to “01H”.

                                                      10 – 7
                                                      ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                  Chapter 10        Timers

10.2.6  Timer 0 Counter Register (TM0C)

Address: 0F031H

Access: R/W

Access size: 8 bits

Initial value: 00H

                     7         6             5     4               3                  2       1            0

TM0C                 T0C7      T0C6          T0C5  T0C4            T0C3               T0C2  T0C1           T0C0

R/W                  R/W       R/W           R/W   R/W             R/W                R/W   R/W            R/W

Initial value        0         0             0     0               0                  0       0            0

TM0C is a special function register (SFR) that functions as an 8-bit binary counter.

When write operation to TM0C is performed, TM0C is set to “00H”. The data that is written is meaningless.

In 16-bit timer mode and 16-bit timer frequency measurement mode, if write operation is performed to either the

low-order TM0C or high-order TM1C, both the low-order and the high-order are set to “0000H”.

During timer operation, the contents of TM0C may not be read depending on the conditions of the timer clock and the

system clock.

Table 10-1 shows whether a TM0C read is enabled or disabled during timer operation for each condition of the timer

clock and system clock.

                        Table  10-1  TM0C    Read Enable/Disable during Timer Operation

        Timer clock            System clock                        TM0C read enable/disable

               T0CK            SYSCLK

        LSCLK                  LSCLK               Read enabled

                                                   Read enabled. However, to prevent the reading of undefined data

        LSCLK                  HSCLK               during incremental counting, read TM0C twice and check that the

                                                   results match.

        HTBCLK                 LSCLK               Read disabled

        HTBCLK                 HSCLK               Read enabled

        External clock         LSCLK               Read disabled

                               HSCLK

                                                   10 – 8
                                                      ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                   Chapter 10    Timers

10.2.7  Timer 1 Counter Register (TM1C)

Address: 0F035H

Access: R/W

Access size: 8 bits

Initial value: 00H

                     7         6             5     4              3                   2       1            0

TM1C                 T1C7      T1C6          T1C5  T1C4           T1C3                T1C2  T1C1           T1C0

R/W                  R/W       R/W           R/W   R/W            R/W                 R/W     R/W          R/W

Initial value        0         0             0     0              0                   0       0            0

TM1C is a special function register (SFR) that functions as an 8-bit binary counter.

When write operation to TM1C is performed, TM1C is set to “00H”. The data that is written is meaningless.

In 16-bit timer mode and 16-bit timer frequency measurement mode, if write operation is performed to either the

low-order TM0C or high-order TM1C, both the low order and the high order are set to “0000H”.

When reading TM1C in 16-bit timer mode, be sure to read TM0C first since the count value of TM1C is stored in the

TM1C latch when TM0C is read.

During timer operation, the contents of TM1C may not be read depending on the conditions of the timer clock and the

system clock.

Table 10-2 shows whether a TM1C read is enabled or disabled during timer operation for each condition of the timer

clock and system clock.

                        Table  10-2  TM1C    Read Enable/Disable during Timer Operation

        Timer clock            System clock                       TM1C read enable/disable

               T1CK            SYSCLK

        LSCLK                  LSCLK               Read enabled

                                                   Read enabled.  However, to prevent the reading of undefined

        LSCLK                  HSCLK               data during incremental counting, read TM1C twice and check

                                                   that the results match.

        HTBCLK                 LSCLK               Read disabled

        HTBCLK                 HSCLK               Read enabled

        External clock         LSCLK               Read disabled

                               HSCLK

                                                   10 – 9
                                                      ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                   Chapter 10    Timers

10.2.8  Timer 2 Counter Register (TM2C)

Address: 0F039H

Access: R/W

Access size: 8 bits

Initial value: 00H

                     7         6             5     4              3                   2       1            0

TM2C                 T2C7      T2C6          T2C5  T2C4           T2C3                T2C2  T2C1           T2C0

R/W                  R/W       R/W           R/W   R/W            R/W                 R/W     R/W          R/W

Initial value        0         0             0     0              0                   0       0            0

TM2C is a special function register (SFR) that functions as an 8-bit binary counter.

When write operation to TM2C is performed, TM2C is set to “00H”. The data that is written is meaningless.

In 16-bit timer mode and 16-bit timer frequency measurement mode, if write operation is performed to either the

low-order TM2C or high-order TM3C, both the low order and the high order are set to “0000H”.

During timer operation, the contents of TM2C may not be read depending on the conditions of the timer clock and the

system clock.

Table 10-3 shows whether a TM2C read is enabled or disabled during timer operation for each condition of the timer

clock and system clock.

                        Table  10-3  TM2C    Read Enable/Disable during Timer Operation

        Timer clock            System clock                       TM2C read enable/disable

               T2CK            SYSCLK

        LSCLK                  LSCLK               Read enabled

                                                   Read enabled.  However, to prevent the reading of undefined

        LSCLK                  HSCLK               data during incremental counting, read TM2C twice and check

                                                   that the results match.

        HTBCLK                 LSCLK               Read disabled

        HTBCLK                 HSCLK               Read enabled

        External clock         LSCLK               Read disabled

                               HSCLK

                                                   10 – 10
                                                      ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                  Chapter 10     Timers

10.2.9  Timer 3 Counter Register (TM3C)

Address: 0F03DH

Access: R/W

Access size: 8 bits

Initial value: 00H

                     7         6             5     4              3                   2     1              0

TM3C                 T3C7      T3C6          T3C5  T3C4           T3C3                T3C2  T3C1           T3C0

R/W                  R/W       R/W           R/W   R/W            R/W                 R/W   R/W            R/W

Initial value        0         0             0     0              0                   0     0              0

TM3C is a special function register (SFR) that functions as an 8-bit binary counter.

When write operation to TM3C is performed, TM3C is set to “00H”. The data that is written is meaningless.

In 16-bit timer mode and 16-bit timer frequency measurement mode, if write operation is performed to either the

low-order (TM2C) or high-order (TM3C), both the low order and the high order are set to “0000H”.

When reading TM3C in 16-bit timer mode, be sure to read TM2C first since the count value of TM3C is stored in the

TM3C latch when TM2C is read.

During timer operation, the contents of TM3C may not be read depending on the conditions of the timer clock and the

system clock.

Table 10-4 shows whether a TM3C read is enabled or disabled during timer operation for each condition of the timer

clock and system clock.

                        Table  10-4  TM3C    Read Enable/Disable during Timer Operation

        Timer clock            System clock                       TM3C read enable/disable

               T3CK            SYSCLK

        LSCLK                  LSCLK               Read enabled

                                                   Read enabled.  However, to prevent the reading of undefined

        LSCLK                  HSCLK               data during incremental counting, read TM3C twice and check

                                                   that the results match.

        HTBCLK                 LSCLK               Read disabled

        HTBCLK                 HSCLK               Read enabled

        External clock         LSCLK               Read disabled

                               HSCLK

                                                   10 – 11
                                                              ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                     Chapter 10  Timers

10.2.10     Timer 0 Control Register 0 (TM0CON0)

Address: 0F032H

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7     6         5                   4        3               2           1      0

   TM0CON0                                                            T01M16               T0CS1  T0CS0

   R/W               R/W     R/W       R/W             R/W          R/W             R/W         R/W    R/W

   Initial value       0     0         0                   0        0               0           0      0

TM0CON0 is a special function (SFR) to control a timer 0.

Rewrite TM0CON0 while the timer 0 is stopped (T0STAT of the TM0CON1 register is “0”).

[Description of Bits]

•  T0CS1, T0CS0 (bits 1, 0)

   The T0CS1 and T0CS0 bits are used for selecting the operation clock of timer 0. LSCLK, HTBCLK, or the external

   clock (P44/T02P0CK) can be selected by these bits.

   T0CS1             T0CS0                                    Description

         0                0  LSCLK (initial value)

         0                1  HTBCLK

         1                0  Prohibited (timer 0 does not operate)

         1                1  External clock (P44/T02P0CK)

•  T01M16 (bit 2)

   The T01M16 bit is used for selecting the operating mode of timer 0 and timer 1.

   In 8-bit timer mode, each of timer 0 and timer 1 operates independently as a 8-bit timer.

   In 16-bit timer mode, timer 0 and timer 1 are connected and they operate as a 16-bit timer.

   In 16-bit timer mode, timer 1 is incremented by a timer 0 overflow signal. A timer 0 interrupt (TM0INT)         is  not

   generated.

   T01M16                                              Description

         0          8-bit timer mode (initial value)

         1          16-bit timer mode

                                                       10 – 12
                                                              ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                            Chapter 10  Timers

10.2.11     Timer 1 Control Register 0 (TM1CON0)

Address: 0F036H

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7     6       5                     4        3      2           1      0

   TM1CON0                                                                       T1CS1  T1CS0

   R/W               R/W     R/W     R/W               R/W          R/W    R/W         R/W    R/W

   Initial value       0     0       0                     0        0      0           0      0

TM1CON0 is a special function (SFR) to control a timer 1.

Rewrite TM1CON0 while the timer 1 is stopped (T1STAT of the TM1CON1 register is “0”).

[Description of Bits]

•  T1CS1, T1CS0 (bits 1, 0)

   The T1CS1 and T1CS0 bits are used for selecting the operation clock of timer 1. LSCLK, HTBCLK, or the external

   clock (P45/T13P0CK) can be selected by these bits.

   In cases where the 16-bit timer mode has been selected by setting T01M16 of TM0CON to “1”, the values of T1CS1

   and T1CS0 are invalid.

   T1CS1             T1CS0                                    Description

         0                0  LSCLK (initial value)

         0                1  HTBCLK

         1                0  Prohibited (timer 1 does not operate)

         1                1  External clock (P45/T13P1CK)

                                                       10 – 13
                                                               ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                     Chapter 10  Timers

10.2.12     Timer 2 Control Register 0 (TM2CON0)

Address: 0F03AH

Access: R/W

Access size: 8 bits

Initial value: 00H(ML610Q415), 0A0H(ML610Q411/ML610Q412)

                       7      6      5                     4        3                2          1        0

   TM2CON0        T2FMA7     T2FMA6  T2FMA5            T2FMA4       T23MFM      T23M16          T2CS1    T2CS0

   R/W                 R      R      R                     R        R/W         R/W             R/W      R/W

   Initial value       *      *      *                     *        0                0          0        0

TM2CON0 is a special function (SFR) to control a timer 2.

Rewrite TM2CON0 while the timer 2 is stopped (T2STAT of the TM2CON1 register is “0”).

[Description of Bits]

•  T2CS1, T2CS0 (bits 1, 0)

   The T2CS1 and T2CS0 bits are used for selecting the operation clock of timer 2. LSCLK, HTBCLK, or the external

   clock (P44/T02P0CK) can be selected by these bits.

       T2CS1         T2CS0                                     Description

         0                0  LSCLK (initial value)

         0                1  HTBCLK

         1                0  Prohibited (timer 2 does not operate)

         1                1  External clock (P44/T02P0CK)

•  T23MFM, T23M16 (bit 3, 2)

   The T23MFM bit and T23M16 bit is used for selecting the operating mode of timer 2 and timer 3..

   In 8-bit timer mode, each of timer 0 and timer 1 operates independently as a 8-bit timer.

   In 16-bit timer mode, timer 2 and timer 3 are connected and they operate as a 16-bit timer.

   In 16-bit timer mode, timer 3 is incremented by a timer 2 overflow signal. A timer 2 interrupt (TM2INT) is not

   generated.

   In 16-bit timer frequency measurement mode, timer 2 and timer 3 are connected and they operate as a 16-bit clock

   counter to measure the frequency. A timer 2 interrupt (TM2INT) is not generated.

       T23MFM        T23M16                                    Description

         0                0  8-bit timer mode (initial value)

         0                1  16-bit timer mode

         1                0  Prohibited (timer 2 and timer 3 does not operate)

         1                1  16-bit timer frequency measurement mode

•  T2FMA7~T2FMA4 (bit 7~4)

   The T2FMA7 bit ~T2FMA4 bit shows the LSI has the frequency measurement mode.

   Those bits are read-only and always return the initial value despite of writing any data.

   T2FMA7         T2FMA6     T2FMA5  T2FMA4                                 Description

         0             0      0      0                 The frequency measurement mode is Not available.

                                                       (ML610Q415)

         1             0      1      0                 The frequency measurement mode is available.

                                                       (ML610Q411/ML610Q412)

Note:

ML610Q415 does not have the frequency measurement mode. The T23MFM bit is read-only and always return “0”

despite of writing any data on the ML610Q415.

                                                       10 – 14
                                                              ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                            Chapter 10  Timers

10.2.13     Timer 3 Control Register 0 (TM3CON0)

Address: 0F03EH

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7     6       5                     4        3      2           1      0

   TM3CON0                                                                       T3CS1  T3CS0

   R/W               R/W     R/W     R/W               R/W          R/W    R/W         R/W    R/W

   Initial value       0     0       0                     0        0      0           0      0

TM3CON0 is a special function (SFR) to control a timer 3.

Rewrite TM3CON0 while the timer 3 is stopped (T3STAT of the TM3CON1 register is “0”).

[Description of Bits]

•  T3CS1, T3CS0 (bits 1, 0)

   The T3CS1 and T3CS0 bits are used for selecting the operation clock of timer 3. LSCLK, HTBCLK, or the external

   clock (P44/T13P1CK) can be selected by these bits.

   In cases where the 16-bit timer mode has been selected by setting T23M16 of TM2CON to “1”, the values of T3CS1

   and T3CS0 are invalid.

   T3CS1             T3CS0                                    Description

         0                0  LSCLK (initial value)

         0                1  HTBCLK

         1                0  Prohibited (timer 3 does not operate)

         1                1  External clock (P45/T13P1CK)

                                                       10 – 15
                                                     ML610Q411/ML610Q412/ML610Q415 User’s                      Manual

                                                                                                   Chapter 10  Timers

10.2.14     Timer 0 Control Register 1 (TM0CON1)

Address: 0F033

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7            6      5      4                 3     2              1         0

   TM0CON1        T0STAT                                                                     T0RUN

   R/W                 R  R/W              R/W    R/W               R/W   R/W            R/W       R/W

   Initial value       0            0      0      0                 0     0              0         0

TM0CON1 is a special function register (SFR) to control a timer 0.

[Description of Bits]

•  T0RUN (bit 0)

   The T0RUN bit is used for controlling stop/start of timer 0.

   T0RUN                                          Description

         0        Stops counting.

         1        Starts counting.

•  T0STAT (bit 7)

   The T0STAT bit is used for indicating “counting stopped”/”counting in  progress”  of  timer 0.

   T0STAT                                         Description

         0          Counting stopped.

         1          Counting in progress.

                                                  10 – 16
                                                        ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                     Chapter 10  Timers

10.2.15     Timer 1 Control Register 1 (TM1CON1)

Address: 0F037H

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7            6             5  4                 3    2                   1    0

   TM1CON1        T1STAT                                                                       T1RUN

   R/W                 R  R/W              R/W       R/W               R/W  R/W                 R/W  R/W

   Initial value       0            0             0  0                 0    0                   0    0

TM1CON1 is a special function register (SFR) to control a timer 1.

[Description of Bits]

•  T1RUN (bit 0)

   The T1RUN bit is used for controlling count stop/start of timer 1.

   In 16-bit timer mode, be sure to set this bit to “0”. Timer 1 is incremented caused by a timer    0 overflow  signal

   regardless of the value of T1RUN.

   T1RUN                                             Description

         0        Stops counting.

         1        Starts counting.

•  T1STAT (bit 7)

   The T1STAT bit is used for indicating “counting stopped”/”counting in progress” of timer 1.

   In 16-bit timer mode, this bit will read “0”.

   T1STAT                                            Description

         0          Counting stopped.

         1          Counting in progress.

                                                     10 – 17
                                                     ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                     Chapter 10  Timers

10.2.16     Timer 2 Control Register 1 (TM2CON1)

Address: 0F03BH

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7            6      5      4                 3    2                      1    0

   TM2CON1        T2STAT                                                                       T2RUN

   R/W                 R   R/W             R/W    R/W               R/W  R/W                    R/W  R/W

   Initial value       0            0      0      0                 0    0                      0    0

TM2CON1 is a special function register (SFR) to control a timer 2.

[Description of Bits]

•  T2RUN (bit 0)

   The T2RUN bit is used for controlling stop/start of timer 2.

   Setting the T2RUN bit can forcely cancel the counting in the 16-bit timer frequency measurement mode. In that case,

   TM3INT does not occur.

   T2RUN                                          Description

         0        Stops counting.

         1        Starts counting.

•  T2STAT (bit 7)

   The T2STAT bit is used for indicating “counting stopped”/”counting in progress” of timer 2.

   T2STAT                                         Description

         0          Counting stopped.

         1          Counting in progress.

                                                  10 – 18
                                                     ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                      Chapter 10  Timers

10.2.17     Timer 3 Control Register 1 (TM3CON1)

Address: 0F03FH

Access: R/W

Access size: 8 bits

Initial value: 00H

                       7            6      5      4                 3    2                      1          0

   TM3CON1        T3STAT                                                                             T3RUN

   R/W                 R  R/W              R/W    R/W               R/W  R/W                    R/W        R/W

   Initial value       0            0      0      0                 0    0                      0          0

TM3CON1 is a special function register (SFR) to control a timer 3.

[Description of Bits]

•  T3RUN (bit 0)

   The T3RUN bit is used for controlling stop/start of timer 3.

   In 16-bit timer mode and 16-bit timer frequency measurement mode, be sure to       set       this  bit  to “0”. Timer  3  is

   incremented caused by a timer 2 overflow signal regardless of the value of T3RUN.

   T3RUN                                          Description

         0        Stops counting.

         1        Starts counting.

•  T3STAT (bit 7)

   The T3STAT bit is used for indicating “counting stopped”/”counting in progress” of timer 3.

   In 16-bit timer mode and 16-bit timer frequency measurement mode, this bit will return “0”.

   T3STAT                                         Description

         0          Counting stopped.

         1          Counting in progress.

                                                  10 – 19
                                                               ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                       Chapter 10    Timers

10.3       Description of Operation

10.3.1     Timer mode operation

The timer counters (TMnC) are set to an operating state (TnSTAT are set to “1”) on the first falling edge of the timer

clocks (TnCK) that are selected by the Timer 0 to 3 control register 0 (TMnCON0) when the TnRUN bits of timer 0 to

3 control register 1 (TMnCON1) are set to “1” and increment the count value on the 2nd falling.

When the count value of TM0 to TM3C and the timer 0 to 3 data register (TMnD) coincide, timer 0 to 3 interrupt

(TMnINT) occurs on the next timer clock falling edge, TMnC are reset to “00H” and incremental counting continues.

When the TnRUN bits are set to “0”, TMnC stop counting after counting once the falling of the timer clock (TnCK).

Confirm    that  TMnC    has  been  stopped    by  checking    that  the  TnSTAT  bit  of  the  Timer  0–3  control  register  1

(TMnCON1) is “0”. When the TnRUN bits are set to “1” again, TMn restart incremental counting from the previous

values. To initialize TMnC to “00H”, perform write operation in TMnC.

The timer interrupt period (TTMI) is expressed by the following equation.

         TTMI =          TMnD + 1            (n = 0 to 3)

                         TnCK (Hz)

TMnD:      Timer 0 to 3 data register (TMnD) setting value (01H to 0FFH)

TnCK:      Clock frequency selected by the Timer 0 to 3 control register 0 (TMnCON0)

After the TnRUN bits are set to “1”, timers are synchronized by the timer clock and counting starts so that an error of a

maximum of 1 clock period occurs until the first timer interrupt. The timer interrupt periods from the second time are

constant.

Figure 10-2 shows the operation timing diagram of Timer 0 to 3.

                 TnCK

           TnRUN

           TnSTAT

        Write TMnC

                 TMnC    XX         00             01      02  87         88  00  01       5F   60          61       62

                 TMnD                      88                             88                                88

           TMnINT

           (n = 0 to 3)                                TTMI

                              Figure 10-2      Operation Timing Diagram of Timer 0 to 3

Note:

Even if “0” is written to the TnRUN bits, counting operation continues up to the falling edge (the timer 0 to 3 status

flag (TnSTA) is in a “1” state) of the next timer clock pulse.            Therefore, the timer 0 to 3 interrupt (TMnINT) may

occur.

                                                               10 – 20
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10.3.2  16-bit timer frequency measurement mode operation

The frequency measurement mode in 16-bit timer 2&3, is used to count the frequency of 500kHz RC oscillation clock

which typically has temperature variation and production tolerance.

Using the frequency measurement mode can make better accuracy for uart baud-rate clock or timer function.

(1) Reading the count data, caluculating and setting it to uart communication baud-rate registers, can make more

accurate baud-rate clock.

(2) Reading the count data, caluculating and setting it to a timer data register, can make more accurate timing in normal

timer mode.

Note:

This function is not available on ML610Q415 because it does not have low-speed crystal oscillation clock.

Figure 10-3 shows the operation timing in frequency measurement mode.

             {TM3C,TM2C}

                   H

             FFFF

                              (5)

                                                                       (8)

             N1

             0000                              (7)

                      (3)

        T23MFM

        T23M16

        T2RUN                       (6)

        T2STAT

             64Hz

             437C

                                                       437/32768S

        TM3INT

                      Figure  10-3  Operation  Timing  in frequency         measurement  mode

        (1) High-speed clock (HSCLK, HTBCLK) has to be in oscillating state by conrolling with FCONn registers.

        And also set HTBDR register (High-speed Time Base counter Devide Register) per necessory.

        (2) Reset both T2RUN bit (bit0 of TM2CON1 register) and T3RUN bit (bit0 of TM3CON1 register) to “0” to

        stop the timer. And then, check both T2STAT bit (bit7 of TM2CON1 register) and T3STAT bit (bit7 of

        TM3CON1 register) are “0” for making certain the timer stops.

        (3) Set T23MFM bit (bit3 of TM2CON0 register) to “1” (Frequency measurement mode), set T23M16 bit

        (bit2of TM2CON0 register) to “1” (16bit mode) and set T2CS1-0 bits(bit1/0 of TM2CON0 register) to

        “01”(HTBCLK mode).

                                               10 – 21
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(4) Set “FFH” to both TM2D register and TM3D register.

(5) Clear both TM2C register and TM3C register to “00H”.

(6) Set T2RUN bit (bit0 of TM2CON1 register) to “1” to start counting the timer.

(7) On the condition of (T23MFM bit=="1") & ((TM23M16 bit=="1") & (T2RUN bit=="1"), the count-up starts

at rising edge of 64Hz clock signal.

(8) The count-up stops at the falling edge of the next timer clock (HTBCLK) after 437C signal becomes “1”.

Also, at the same time, T2RUN bit and T2STAT bit become “0” and the interrupt signal TM3INT activates.

(9) After checking T2STAT bit or TM3INT interrupt occurs, read out the data (N1) of TM2C register and

TM3C register.

For example of utilizing N1, to occur 9600Hz timer interrupt.

Assuming the HTBCLK is 600kHz,

N1 = 600000 * 437 / 32768

= 8001 (Decimal)

= 1F41 (Hexadecimal)

= 0001 1111 0100 0001 (Binary)

As (437 / 32768) sec is equivalent to 128 clocks at 9600Hz (more precisely, 9598Hz), a division of the count N1

by 128 equals frequency ratio (N2) between the frequency of HTBCLK and 9600Hz.

Because 128 = 27, that caluculation can be determined by truncating the righthand seven digits of N1(Binary).

N2 = 8001(Decimal) / 128 (Decimal)

=0001 1111 0 (Binary)

=3E (Hexadecimal)

=62 (Decimal)

This indicates that 9600Hz is about 62 times the cycle of HTBCLK.

Therefore, if 3DH(=3EH-1) set to the timer register and the timer start counting, the cycle of TMnINT interrupt

that can occur every 62 counts of HTBCLK is:

tTMnINT = (1 / 600000) * 62 = 0.10333ms (9677Hz)

                                              10 – 22
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10.3.3       16-bit timer frequency measurement mode application for setting uart baud-rate

For example, when the target baud-rate is 9600bps and the clock is HSCLK(500kHz), the UART0 baud-rate register

(UA0BRTH, UA0BRTL) should be set as follows. See Section 14.3.2. in UART chapter.

UA0BRTH, UA0BRTL = 500000/9600 - 1 = 51 (decimal) = 33(Hexadecimal)

However, actual 500kHz RC oscillation clock has temperature variation and production tolerance, the calculation by

using the fixed value of 500kHz can not make accurate baud-rate. To compensate it, count the frequency in the

frequency measurement mode to set the baud-rate again before operating UART communication.

After finishing the clock count in the frequency measurement mode, assuming HTBCLK is 451kHz, data of TM2C

register and TM3C register will be:

             N1 = 451000 * 437 / 32768

             = 6014 (Decimal)

             = 177E (Hexadecimal)

             = 1011101111110 (Binary)

        As (437 / 32768) sec is equivalent to 128 clocks at 9600Hz (more precisely, 9598Hz), a division of the count

        (N1) by 128 equals frequency ratio (N2) between the frequency of HTBCLK and 9600Hz.

        For the calculation, the accuracy of baud-rate depends on truncating (1) or rounding (2) the data.

        UA0BRTH regiser and UA0BRTL register have to be set as follows. See the previous secntion 10.3.2. and

        section 14.3.2. in UART chapter.

        UA0BRTH, UA0BRTL = (the frequency ratio of HTBCLK and 9600Hz) - 1 = (N1/128)-1 = N2 -1

        (1)  Round data in caluculation

        N1 = 1011101111110 (binary)

        N2 = 101111 (binary) = 47 (decimal) = 2F (hexadecimal)

        Set N2-1 (= 2E) to UA0BRTH and UA0BRTL registers.

        In this case, the acual baud-rate will be 9595.744681.. [bps], so the accuracy = ((9595.744681/9600) -1)*

        100= -0.04..[%].

        (2) Trancate data in calucuation (the accuracy of baud-rate becomes worse)

        N1 = 1011101111110 (binary)

        N2 = 101110 (binary) = 46 (decimal) = 2E (hexadecimal)

        Set N2-1 (= 2D) to UA0BRTH and UA0BRTL registers.

        In this case, the acual baud-rate will be 9804.347826.. [bps], so the accuracy = ((9804.347826/9600) -1)*

        100= 2.12..[%].

                                     Table 11-6  Baud-rate and theoretical accuracy

Baud-rate[bps]  Data setting to UA0BRTH register and UA0BRTH register                                       Theoretical accuracy

300             Round off {N1/4 (2bit right-shift) } - (minus) 1.                                           ~ +/- 2%

600             Round off {N1/8 (3bit right-shift) } - (minus) 1.

1200            Round off {N1/16 (4bit right-shift) } - (minus) 1.

2400            Round off {N1/32 (5bit right-shift) } - (minus) 1.

4800            Round off {N1/64 (6bit right-shift) } - (minus) 1.

9600            Round off {N1/128 (7bit right-shift) } - (minus) 1.

19200           Round off {N1/256 (8bit right-shift) } - (minus) 1.                                         +/- 2% ~ 2.5%

38400           Round off {N1/512 (9bit right-shift) } - (minus) 1.                                         2.5% ~

57600           Round off {N1/768} - (minus) 1.

                                                 10 – 23
Chapter 11

PWM
                                                           ML610Q411/ML610Q412/ML610Q415 User’s Manual

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11.     PWM

11.1    Overview

This LSI includes one channel of 16-bit PWM (Pulse Width Modulation).

The PWM output (PWM0) function is assigned to P43(Port 4) and P34(Port             3)       as  the  tertiary  function.  For  the

functions of port 4 and port3, see Chapter 21, “Port 4” and Chapter 20, “Port 3”.

11.1.1  Features

•  The PWM signals with the periods of approximately 4us (@HTBCLK) to 2s (@LSCLK) can be generated and

   output outside of the LSI.

•  The output logic of the PWM signal can be switched to the positive or negative logic.

•  At the coincidence of PWM signal period, duties, and period & duty, a PWM interrupt (PW0INT) occurs.

•  For the PWM clock, a low-speed clock (LSCLK), a high-speed time base clock (HTBCLK), and an external clock

   are available.

11.1.2  Configuration

Figure 11 - 1 shows the configuration of the PWM circuit.

                                                                          P0NEG                                     P43/PWM0

                                                 P0FLG

                                                                                                                          or

                   Write PW0CH                                                                          PW0INT      P34/PWM0

                   Write PW0CL                                                     Output control

                                                                                            circuit

                                                                                   Period            Duty

                                                                                   match             match

                                                                          Comparator               Comparator

                                                                   16                       16                 16

                   LSCLK        PW0CON0      P0CK          R PW0CH/L               PW0PBUF           PW0DBUF

                   HTBCLK       PW0CON1

   External clock

   P44/T02P0CK     Read PW0CL                           PW0CH                      PW0PH/L           PW0DH/L

                                                           latch

                                                           8           8           8            8    8         8

                   Data bus

        PW0PL:                 PWM0 period register L

        PW0PH:                 PWM0 period register H

        PW0PBUF:               PWM0 period buffer

        PW0DL:                 PWM0 duty register L

        PW0DH:                 PWM0 duty register H

        PW0DBUF:               PWM0 duty buffer

        PW0CL:                 PWM0 counter register L

        PW0CH:                 PWM0 counter register H

        PW0CON0:               PWM0 control register 0

        PW0CON1:               PWM0 control register 1

                                Figure 11-1      Configuration of         PWM      Circuit

                                                           11 – 1
                                                   ML610Q411/ML610Q412/ML610Q415 User’s       Manual

                                                                                  Chapter 11  PWM

11.1.3  List of Pins

        Pin name      I/O                          Description

      P43/PWM0        O    PWM0 output pin

                           Used for the secondary  function of the P43 pin.

      P34/PWM0        O    PWM0 output pin

                           Used for the secondary  function of the P34 pin.

11.2    Description of Registers

11.2.1  List of Registers

Address                    Name             Symbol (Byte)  Symbol (Word)     R/W  Size  Initial value

0F0A0H            PWM0 period register L    PW0PL               PW0P         R/W  8/16   0FFH

0F0A1H            PWM0 period register H    PW0PH                            R/W  8      0FFH

0F0A2H            PWM0 duty register L      PW0DL               PW0D         R/W  8/16        00H

0F0A3H            PWM0 duty register H      PW0DH                            R/W  8           00H

0F0A4H            PWM0 counter register L   PW0CL               PW0C         R/W  8/16        00H

0F0A5H            PWM0 counter register H   PW0CH                            R/W  8           00H

0F0A6H            PWM0 control register 0   PW0CON0             PW0CON       R/W  8/16        00H

0F0A7H            PWM0 control register 1   PW0CON1                          R/W  8           40H

                                                   11 – 2
                                                       ML610Q411/ML610Q412/ML610Q415 User’s                  Manual

                                                                                                Chapter 11   PWM

11.2.2  PWM0 Period        Registers  (PW0PL,  PW0PH)

Address: 0F0A0H

Access: R/W

Access size: 8 bits

Initial value: 0FFH

                     7     6          5        4       3                        2         1            0

PW0PL                P0P7  P0P6       P0P5     P0P4    P0P3   P0P2                        P0P1         P0P0

R/W                  R/W   R/W        R/W      R/W     R/W                      R/W       R/W          R/W

At reset             1     1          1        1       1                        1         1            1

Address: 0F0A1H

Access: R/W

Access size: 8 bits

Initial value: 0FFH

                     7     6          5        4       3                        2         1            0

PW0PH        P0P15         P0P14      P0P13    P0P12   P0P11  P0P10                       P0P9         P0P8

R/W                  R/W   R/W        R/W      R/W     R/W                      R/W       R/W          R/W

At reset             1     1          1        1       1                        1         1            1

PW0PH and PW0PL are special function registers (SFRs) to set the PWM0 periods.

Note:

When PW0PH or PW0PL is set to “0000H”, the PWM0 period buffer (PW0PBUF) is           set  to “0001H”.

                                               11 – 3
                                                        ML610Q411/ML610Q412/ML610Q415 User’s           Manual

                                                                                           Chapter 11  PWM

11.2.3  PWM0 Duty          Registers (PW0DL, PW0DH)

                     7     6      5                  4       3      2                   1  0

PW0DL                P0D7  P0D6   P0D5   P0D4                P0D3   P0D2          P0D1     P0D0

R/W                  R/W   R/W    R/W                R/W     R/W    R/W           R/W      R/W

At reset             0     0      0                  0       0      0                   0  0

Address: 0F0A2H

Access: R/W

Access size: 8 bits

Initial value: 00H

                     7     6      5                  4       3      2                   1  0

PW0DH               P0D15  P0D14  P0D13  P0D12               P0D11  P0D10         P0D9     P0D8

R/W                  R/W   R/W    R/W                R/W     R/W    R/W           R/W      R/W

At reset             0     0      0                  0       0      0                   0  0

Address: 0F0A3H

Access: R/W

Access size: 8 bits

Initial value: 00H

PW0DH and PW0DL are special function registers (SFRs) to set the duties of PWM0.

Note:

Set PW0DH and PW0DL to values smaller than those to which PW0PH and PW0PL are     set.

                                                     11 – 4
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11.2.4  PWM0 Counter       Registers  (PW0CH,    PW0CL)

                     7          6             5  4              3      2                           1  0

PW0CL                P0C7    P0C6          P0C5  P0C4           P0C3   P0C2   P0C1                    P0C0

R/W                  R/W        R/W        R/W   R/W            R/W    R/W    R/W                     R/W

At reset             0          0             0  0              0      0                           0  0

Address: 0F0A4H

Access: R/W

Access size: 8 bits

Initial value: 00H

                     7          6             5  4              3      2                           1  0

PW0DH               P0C15    P0C14        P0C13  P0C12          P0C11  P0C10  P0C9                    P0C8

R/W                  R/W        R/W        R/W   R/W            R/W    R/W    R/W                     R/W

At reset             0          0             0  0              0      0                           0  0

Address: 0F0A5H

Access: R/W

Access size: 8 bits

Initial value: 00H

PW0CL and PW0CH are special function registers (SFRs) that function as 16-bit binary counters.

When data is written to either PW0CL or PW0CH, PW0CL and PW0CH is set to “0000H”. The data that is written is

meaningless.

When data is read from PW0CL, the value of PW0CH is latched. When reading PW0CH and PW0CL, use a word type

instruction or pre-read PW0CL.

The contents of PW0CH and PW0CL during PWM operation cannot be read depending on the combination of the

PWM clock and system clock. Table 11-1 shows PW0CH and PW0CL read enable/disable for each combination of the

PWM clock and system clock.

              Table 11-1   PW0CH and PW0CL Read Enable/Disable during PWM0 Operation

          PWM clock             System clock             PW0CH and PW0CL read enable/disable

              P0CK                 SYSCLK

              LSCLK                LSCLK         Read enabled

                                                 Read enabled. However, to prevent the reading of undefined data

              LSCLK                HSCLK         during counting, read consecutively PW0CH or PW0CL twice

                                                 until the last data coincides the previous data.

              HTBCLK               LSCLK         Read disabled

              HTBCLK               HSCLK         Read enabled

        External clock             LSCLK         Read disabled

                                   HSCLK

                                                 11 – 5
                                                             ML610Q411/ML610Q412/ML610Q415 User’s Manual

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11.2.5     PWM0 Control       Register  0  (PW0CON0)

                       7       6               5          4                3  2                      1    0

   PW0CON0                                         P0NEG           P0IS1   P0IS0  P0CS1                P0CS0

   R/W               R/W       R/W             R/W        R/W         R/W     R/W                    R/W  R/W

   At reset            0       0               0          0                0  0                      0    0

Address: 0F0A6H

Access: R/W

Access size: 8 bits

Initial value: 00H

PW0CON0 is a special function register (SFR) to control PWM.

[Description of Bits]

•  P0CS1, P0CS0 (bits 1, 0)

   The P0CS1 and P0CS0 bits are used to select the PWM0 operation clocks.        LSCLK, HTBCLK, or the external

   clock (P44/T02P0CK) can be selected.

   P0CS1             P0CS0                                     Description

                               LSCLK (initial value)

        0                 0    ML610Q411/Q412: 32.768kHz

                               ML610Q415: 31.25kHz

        0                 1    HTBCLK (500kHz)

        1                 0    Prohibited (the PWM circuit does not operate)

        1                 1    External clock (P44/T02P0CK)

•  P0IS1, P0IS0 (bits 3, 2)

   The P0IS1 and P0IS0 bits are used to select the point at which the PWM0 interrupt occurs. “When               the  periods

   coincide”, “when the duties coincide”, or “when the periods and duties coincide” can be selected.

        P0IS1          P0IS0                                   Description

        0                 0    When the periods coincide. (Initial value)

        0                 1    When the duties coincide.

        1                 *    When the periods and duties coincide.

•  P0NEG (bit 4)

   The P0NEG bit is used to select the output logic. When the positive logic is selected, the initial     value  of   PWM0

   output is “1”, and when the negative logic is selected, the initial value of PWM0 output is “0”.

   P0NEG                                              Description

        0      Positive logic (initial value)

        1      Negative logic

                                                          11 – 6
                                                              ML610Q411/ML610Q412/ML610Q415 User’s    Manual

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11.2.6     PWM0 Control Register 1 (PW0CON1)

                       7            6              5       4           3          2  1    0

   PW0CON1   P0STAT       P0FLG                                                      P0RUN

   R/W                 R  R/W             R/W             R/W          R/W      R/W  R/W  R/W

   At reset            0            1              0       0           0          0  0    0

Address: 0F0A7H

Access: R/W

Access size: 8 bits

Initial value: 40H

PW0CON1 is a special function register (SFR) to control PWM0.

[Description of Bits]

•  P0RUN (bit 0)

   The P0RUN bit is used to control count stop/start of PWM0.

   P0RUN                                                  Description

        0         Stops counting. (Initial value)

        1         Starts counting.

•  P0FLG (bit 6)

   The P0FLG bit is used to read the output flag of PWM0.

   This bit is set to “1” when write operation to PW0CH or PW0CL is performed,

   P0FLG                                                  Description

        0         PWM0 output flag = “0”

        1         PWM0 output flag = “1” (initial value)

•  P0STAT (bit 7)

   The P0STAT bit indicates “counting stopped or “counting in progress” of PWM0.

   P0STAT                                                 Description

        0         Counting stopped. (Initial value)

        1         Counting in progress.

                                                           11 – 7
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11.3  Description of Operation

The PWM0 counter registers (PW0CH, PW0CL) are set to an operating state (P0STAT is set to “1”) on the first falling

edge of the PWM clock (P0CK) that are selected by the PWM0 control register 0 (PW0CON0) when the P0RUN bit of

PWM0 control register 1 (PW0CON1) is set to “1” and increment the count value on the 2nd falling edge.

When the count value of PWM0 counter registers and the value of the PWM0 duty buffer (PW0DBUF) coincide, the

PWM flag (P0FLG) is set to “0” on the next timer clock falling edge of P0CK.

When the count value of PWM0 counter registers and the value of the PWM0 period buffer (PW0PBUF) coincide, the

PWM flag (P0FLG) is set to “1” on the next falling edge of P0CK and PWM0 counter registers is set to “0000H” and

incremental counting continues. At the same time, the value of the PWM0 duty register (PW0DH, PW0DL) is

transferred to the PWM0 duty buffer (PW0DBUF) and the value of PWM0 period register (PW0PH, PW0PL) to the

PWM0 period buffer (PW0PBUF).

When the P0RUN bit is set to “0”, PWM0 counter registers stop counting after counting once the falling of the PWM

clock (P0CK). Confirm that PW0CH and PW0CL are stopped by checking that the PnSTAT bit of the PWM0 control

register 1 (PW0CON1) is “0”. When the P0RUN bit is set to “1” again, PWM0 counter registers restarts incremental

counting from the previous value on the falling edge of P0CK.

To initialize PWM0 counter registers to “0000H”, perform write operation in either of PW0CH or PW0CL. At that

time, P0FLG is also set to “1”. When data is written in the PWM0 duty register (PW0DH, PW0DL) during count stop

(P0RUN is in a “1” state), the data is transferred to the PWM0 duty buffer (PW0DBUF) and when data is written in the

PWM0 period register (PW0PH, PW0PL), the data is transferred to the PWM0 period buffer (PW0PBUF).

The PWM clock, the point at which an interrupt of PWM0 occurs, and the logic of the PWM output are selected by

PWM0 control register 0 (PW0CN0).

The period of the PWM0 signal (TPWP) and the first half duration (TPWD) of the duty are expressed by the following

equations.

            TPWP =  PW0P + 1

                    P0CK (Hz)

            TPWP =  PW0D + 1

                    P0CK (Hz)

            PW0P:   PWM0 period registers (PW0PH, PW0PL) setting value (0001H to 0FFFFH)

            PW0D:   PWM0 duty registers (PW0DH, PW0DL) setting value (0000H to 0FFFEH)

            P0CK:   Clock frequency selected by the PWM0 control register 0 (PW0CON0)

                                   11 – 8
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After the P0RUN bit is set to “1”, counting starts in synchronization with the PWM clock.        This causes an error of up

to 1 clock pulse to the time the first PWM interrupt is issued.  The PWM interrupt period from the second time is

fixed.

Figure 11-2 shows the operation timing of PWM0.

        P0CK

        P0RUN

        P0STAT

        Write PW0CH

        Write PW0CL

        PW0CH/L         XXXX        0000         0001  0002      7FFF  8000  8001  8002    A000  A000  0000  0001

        PW0DH/L                     8000               7777                  7777                7777

        PW0DBUF                     8000                                     8000                8000        7777

        PW0PH/L                     A000               BBBB                  BBBB                BBBB

        PW0PBUF                     A000                                     A000                A000        BBBB

        PW0INT

        P0FLG

PWM0* (Positive logic)

PWM0* (negative logic)

                                                       TPWD

                                                                       TPWP

                        Figure 11-2 (1/2)        Operation Timing Diagram of PWM0

        P0CK

        P0RUN

        P0STAT

        PW0CH/L         2000  2001  2002   2003                  2004              2005    2006  2007  2008

        P0FLG

                        Figure 11-2 (2/2)        Operation Timing Diagram of PWM0

Note:

Even if “0” is written to the P0RUN bit, counting operation continues up to the falling edge (the PWM0 status flag

(P0STAT) is in a “1” state) of the next PWM clock pulse. Therefore, the PWM0 interrupt (PW0INT) may occur.

                                                 11 – 9
                                                            ML610Q411/ML610Q412/ML610Q415 User’s Manual

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11.4       Specifying port registers

When you want to make sure the PWM function is working, please check related port registers are specified. See

Chapter 22, “Port 4” and Chapter 21, “Port 3” for detail about the port registers.

11.4.1     Functioning P43 (PWM0) as the PWM output

Set P43MD1 bit (bit3 of P4MOD1 register) to “1” and set P43MD0 bit (bit3 of P4MOD0 register) to “0”,                  for

specifying the PWM output as the tertiary function of P43.

Reg. name                                        P4MOD1 register (Address: 0F225H)

           Bit  7                  6             5          4               3         2        1        0

      Bit name  P47MD1             P46MD1  P45MD1           P44MD1   P43MD1         P42MD1  P41MD1      P40MD1

        Data    *                  *             *          *               1         *        *        *

Reg. name                                        P4MOD0 register (Address: 0F224H)

           Bit  7                  6             5          4               3         2        1        0

      Bit name  P47MD0             P46MD0  P45MD0           P44MD0   P43MD0         P42MD0  P41MD0      P40MD0

        Data    *                  *             *          *               0         *        *        *

Set P43C1 bit (bit3 of P4CON1 register) to “1”, set P43C0 bit(bit3 of P4CON0 register) to “0”           and set P43DIR

bit(bit3 of P4DIR register) to “0”, for specifying the P43 as CMOS output.

Reg. name                                        P4CON1 register (Address: 0F223H)

           Bit  7                  6             5          4               3         2        1        0

      Bit name  P47C1              P46C1   P45C1            P44C1    P43C1          P42C1   P41C1       P40C1

        Data    *                  *             *          *               1         *        *        *

Reg. name                                        P4CON0 register (Address: 0F222H)

           Bit  7                  6             5          4               3         2        1        0

      Bit name  P47C0              P46C0   P45C0            P44C0    P43C0          P42C0   P41C0       P40C0

        Data    *                  *             *          *               1         *        *        *

Reg. name                                           P4DIR register (Address: 0F221H)

           Bit  7                  6             5          4               3         2        1        0

      Bit name  P47DIR             P46DIR  P45DIR           P44DIR   P43DIR         P42DIR  P41DIR      P40DIR

        Data    *                  *             *          *               0         *        *        *

Data of P43D bit (bit3 of P4D register) does not affect to the PWM output function, so      don’t care  the data for  the

function.

Reg. name                                           P4D register (Address: 0F220H)

           Bit  7                  6             5          4               3         2        1        0

      Bit name  P47D               P46D    P45D             P44D     P43D             P42D  P41D        P40D

        Data    *                  *             *          *               **        *        *        *

        * : Bit not related to the PWM function

        ** : Don’t care the data.

                                                            11 – 10
                                                            ML610Q411/ML610Q412/ML610Q415 User’s Manual

                                                                                                   Chapter 11      PWM

11.4.2     Functioning P34 (PWM0) as the PWM output

Set P34MD1 bit (bit4 of P3MOD1 register) to “1” and set P34MD0 bit (bit4 of P3MOD0 register) to “0”,                      for

specifying the PWM output as the tertiary function of P34.

Reg. name                                        P3MOD1