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ML2002

器件型号:ML2002
厂商名称:Minilogic
厂商官网:http://www.minilogic.com.hk
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器件描述

Static/Half Duty LCD COG Driver with Real Time Clock

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ML2002器件文档内容

                                                     ML2002 Preliminary

ML2002 Series Static/Half Duty LCD COG Driver with Real Time Clock

Application                           Features

General Purpose Clock                 AGold Bump Chip
High quality instrument               Logic & LCD power supply: 2.0V to 6.0V
Telephone, mobile phone               Static or 1/2 Duty driving
Automotive                            Number of segments: (Static) 48, (1/2 Duty) 96
Handheld Device like PDA, MP3, or     Cascading structure to increase the number of driving
PMP                                   segments.
                                      Build in Real time clock
                                      Simple 2 pin serial interface for command and data transfer.
                                      Build-in LCD voltage driver, crystal oscillator,
                                      internal RC oscillator and display control circuit.
                                      Offer best contrast and widest viewing angle of TN LCD
                                      technology.
                                      No temperature compensation needed for Topr = -40oC to 80oC.

    General Description

ML2002 (COG) LCD driver can be cascaded to increase the number of segments drive, with Static
driving it can form a single piece of 48 (1 ICs) or 96 (2 ICs cascaded) segments driver. With 1/2 Duty, the
number of segment drive would be doubled. It targets at custom TN LCD COG Module product which
requires the best quality of TN LCD technology and small to medium number of segment display.
ML2002 series driver offers the best contrast, the widest viewing angle, the widest range of operating
voltage and temperature when compared to the high duty cycle driver. EMI and Noise protection circuit
has been added which tailor made for COG application. A real time clock has been built-in to target at the
large LCD clock, watch or any handheld device.

Ordering Information

Part Number  Description              Package Form
ML2002-1U    One ML2002 LCD driver    Gold Bump Die
ML2002-2U    Two ML2002 LCD driver    Gold Bump Die
ML2002-3U    Three ML2002 LCD driver  Gold Bump Die
ML2002-4U    Four ML2002 LCD driver   Gold Bump Die

                                      P1/29          Preliminary, April 2007
                                                           ML2002 Preliminary

Block Diagram

Absolute Maximum Ratings

Parameter                Symbol Condition         MIN      MAX       Unit
Supply voltage                                    -0.5     +6.0      V
Supply Current           VDD                      -50      +50       mA
Input Voltage                                     GND-0.3  VDD +0.3  V
Output Voltage           IDD   VDD = 3V, no Load  GND-0.3  VDD +0.3  V
DC input Current                                  -10      +10       mA
DC output Current        VIN                      -10      +10       mA
Storage temperature                               -65      +150      oC
Total power dissipation  VOUT                     -        400       mW

                         IIN

                         IOUT

                         Tstg

                         Ptot

                               P2/29                                 Preliminary, April 2007
                                                                 ML2002 Preliminary

DC Characteristic

VDD = 3.0V; Tamb = 25oC ; unless otherwise specified

Parameter          Symbol Condition                   MIN TYP    MAX Unit

Supplies

Supply voltage     VDD                                2.5  -     6.0  V

Supply Current     IDD          Disable Oscillator    -    0.1   0.5  uA

Supply Current     IDD          Enable Oscillator     -    25    60   uA

Logic

LOW-level input voltage VIL                           GND -      0.3*VDD V

HIGH-level input voltage VIH                          0.7*VDD -  VDD  V

LOW-level output current IOL    VOL = 1.0V            1    -     -    mA

HIGH-level output  IOH          VOH = 2.0V            -1   -     -    mA
current

LCD outputs

Output resistance at pads RSEG                        -    85    150  ohm
S1 to S40

Output resistance at pads RCOM                        -    45    100  ohm
COM1A and COM1B

AC Characteristic

VDD =3.0V; Tamb = 25oC; unless otherwise specified

Parameter          Symbol Conditions                  MIN  TYP MAX Unit
                                                      21
Oscillator frequency at foout                         0.4  32    48   kHz
pad OOUT                                              0.4
                                                      -
FIN, LOAD, DIN, DCLK tH                               -    -     -    us
High time                                             1

FIN, LOAD, DIN, DCLK tL                                    -     -    us
Low time

FIN, LOAD, DIN, DCLK tr                                    -     10   us
Rise time

FIN, LOAD, DIN, DCLK tf                                    -     10   us
Fall time

DCLK Frequency     FDCLK                                   -     250  kHz

                                P3/29                            Preliminary, April 2007
                                       ML2002 Preliminary

Timing Diagram for slave mode display

    Functional Description

The display data should be input in reverse order from SEG48, SEG41... SEG2, SEG1 for proper display
of data.

i) Internal Power on reset

At power on the ML2002 will reset the internal register and counter as follows.

    1. The display Data RAM is cleared.
    2. The clock register will be cleared, the alarm will be disabled by setting the AE to logic 1, and the

         RTC stops running by setting STOP to 1.
    3. The command/data decoder will be reset to initial state.

P4/29                                  Preliminary, April 2007
                                                                                                  ML2002 Preliminary

ii) Oscillator
The LCD driving signal of ML2002 is clocked either by the built-in oscillator, crystal oscillator or from
an external clock.

a) Internal clock
When the internal oscillator is used, BIOEN should be connected to GND and the OOUT should be
connected to FIN. The internal oscillator will oscillate at 32 kHz and the frequency is independent in the
range of 2.5V < VDD < 6.0V . Then connect OOUT to FIN.

b) Crystal clock
When using the crystal oscillator, BCOEN is connected to GND, then connect
the crystal to OSC+, and OSC-. Then connect OSC- to FIN. The OSC+ and
OSC- should connect as:

c) External clock
When using an external clock, BCOEN & BIOEN is connected to VDD then connects the external clock
to FIN.

iii) Timing
ML2002 have several frequencies of clock signal for the users to choose for the LCD display clock (ie.
LCLK) and the blink clock (ie.BCLK). They include the following clock signals:

Frequency of Clock Signal at FIN = 32 kHz        Actual Divider of FIN       Target Input Pin
                   256/128 Hz              1/256(1/2 Duty) or 1/128(Static)       LCLK
                    128/64 Hz              1/128(1/2 Duty) or 1/64(Static)
                       4 Hz                                                       BCLK
                       2 Hz                               1/8192
                       1 Hz                              1/16384
                                                         1/32768

iv) Segment outputs
ML2002 has 48 segment outputs which should be connected directly to the LCD. If less than 48 segments
a re required, the unused segments should be left open circuit.

v) Common outputs
ML2002 consists of 2 common signals (ie. COM1A & COM1B). The common outputs should be left
open-circuit if the outputs are unused. Users can disable the COM1A and COM1B by connecting the

CEN1A and CEN1B to VDD, respectively. The common outputs will change to GND after disabling it.

vi) Blink
ML2002 has a blink function that users shall connect BEN to GND and input the blink clock (ie. BCLK)
either by connecting ML2002 output clock signal from Frequency Divider or an external clock signal.
Users shall disable blink function by connecting BEN to VDD.

                                           P5/29                             Preliminary, April 2007
                                                    ML2002 Preliminary

Pad Configuration

Chip Size :                            Chip Size
                                       3660 x 660
Part Number Description                7320 x 660
ML2002-1U One ML2002 LCD driver        10980 x 660
ML2002-2U Two ML2002 LCD driver        14640 x 660
ML2002-3U Three ML2002 LCD driver
ML2002-4U Four ML2002 LCD driver

Chip Thickness : 700 um + 25 um
Gold Bump Pad Size : 32 um x 72 um
Gold Bump Height : 18 um + 2 um

Left alignment mark: (141.05, 238.5)
Right alignment mark: (3325.5, 121.6)

Note :
The die faces up in the diagram

                                       P6/29        Preliminary, April 2007
                                                                                ML2002 Preliminary

Pad Orientation:

Note: Pad 1, 49 and 50 are DUM Pads which must be open.                         Preliminary, April 2007

                                                                         P7/29
                                                                    ML2002 Preliminary

    Application Circuit

Slave Mode for Original ML1001 Users

1. Static Slave Mode with External Clock for Low Power Consumption

P8/29                                                               Preliminary, April 2007
                                                                   ML2002 Preliminary

2. Static Slave Mode with Internal Clock for Fewest External Pins

P9/29                                                              Preliminary, April 2007
                                                              ML2002 Preliminary

3. Static Slave Mode with Internal Clock for Large LCD Panel

P10/29                                                        Preliminary, April 2007
                                                                                                  ML2002 Preliminary
4. Half-Duty Slave Mode with External Clock and 1/2PVDD for Low Power Consumption

P11/29  Preliminary, April 2007
                                                                                                  ML2002 Preliminary
5. Half-Duty Slave Mode with Internal Clock and 1/2PVDD for Fewest External Pins

P12/29  Preliminary, April 2007
                                                                                                  ML2002 Preliminary
6. Half-Duty Slave Mode with Internal Clock and 1/2PVDD for Large LCD Panel

P13/29  Preliminary, April 2007
                                              ML2002 Preliminary

Master Mode for using ML2002 Real Time Clock

1. Static Master Mode with External Crystal

P14/29                                        Preliminary, April 2007
                                              ML2002 Preliminary

ML2002 Cascode Structure Connection

1. ML2002 2U Static-Static Master-Slave Mode

P15/29                                        Preliminary, April 2007
                                               ML2002 Preliminary

2. ML2002 2U 1/2Duty-1/2Duty Slave-Slave Mode

P16/29                                         Preliminary, April 2007
                                              ML2002 Preliminary

3. ML2002 2U 1/2Duty-Static Slave-Slave Mode

P17/29                                        Preliminary, April 2007
                                                      ML2002 Preliminary

4. ML2002 3U 1/2Duty-Static-1/2Duty Slave-Slave Mode

P18/29                                                Preliminary, April 2007
                             ML2002 Preliminary

Pin Description

SYMBOL         PAD                                   DESCRIPTION

     BRES         I  External reset input (active LOW)
                  -  Logic Ground
   LGND           I  Alarm interrupt output
     INT          -  Logic Supply voltage
   LVDD           I  "1" Master, "0" Slave
     MS         I/O  Data line input, for 2 pin interface, it need to connect to a pull high resistor and
     DIN             would output ACK.
                     Data clock input
DCLK           I     If used as Master, it would output ACK and can be connected to DIN when used as 2
                     pin interface. If used as slave, it is an input pin which LOAD the display onto the
LAI            I/O   LCD screen during rising edge.
                     Send out LOAD signal to the cascade slave ML2002 for displaying data onto LCD
LAO            O     screen.
                     Enable Chip for receive data/command in the DIN pin
CEI            I
                     Send out chip enable signal to the following cascade slave IC
CEO            O     Data output from the display data RAM
                     Input clock, count number of rising edge clock
DOUT           O     Output High on the 16th clock from CNT
                     32768Hz Oscillator input
CNT            I     4, 2, 1Hz clock output
                     125Hz clock output for static/ 250 clock output for 1/2 duty
Q15            O     62Hz clock output for static/125 clock output for 1/2 duty
                     LCD Clock signal frequency
FIN            I     Segment output
                     Common output
4,2,1Hz        O     Power VDD supply
                     1/2 PVDD LCD driving voltage
250/125 Hz     O     "1" Halfduty, "0" Static
                     Common Enable. "0" Enable, "1" Disable
125/62 Hz      O
                     Test mode. "0" Normal mode, "1" Testing Mode
LCLK           I     32K internal clock output
                     Crystal oscillator enable. "0" Enable, "1" Disable
SEG1 .. SEG48  O
                     32K internal clock enable. "0" Enable, "1" Disable
COM1A / B      O
                     1/2 PVDD enable. "0" Enable, "1" Disable
PVDD           -
                     Blink control circuit enable "0" Enable, "1" Disable
1/2 PVDD       I
                     Blink clock input
1/2 Duty       I     Crystal oscillator input
                     To synchronize COMMON signal to the following cascade IC
CEN1A , CEN1B  I     2/4 pin interface, "1" - 2pin , "0" - 4pin
                     SYNC enable. If in Master mode, SYNC will output signal to the next cascade IC,
T0             I     but in slave mode, SYEN is "1" SYNC output, "0" SYNC will be high
                     impredence.
OOUT           O     When select 4pin interface, it would output timer data.
                     Dummy Pad, Left it open only
COEN           I

IOEN           I

HPVDDEN        I

BEN            I

BCLK           I

OSC+ / -       I

SYNC           I/O

TFI            I

SYEN           I

TOUT           O

DUM1,2,3       -

Note : 1. In cascade format of ML2002(ie. ML2002-2U and 3U), one pin is the input of current ML2002
           and the other is for the connection with the corresponding input pin of next ML2002.

        2. Condition : FIN = 32 KHz Clock.

                     P19/29  Preliminary, April 2007
                                                                                                  ML2002 Preliminary

    MLS Interface

MiniLogic Device corporation's serial interface designed for LCD cascading structure. The First IC will
be treated as master IC and receive command from MCU. Then it processed to send out to the preceding
slave IC in the cascading structure. In 2 pin mode, the master IC will send out ACK though the DIN pin
to acknowledge the command/data sent by the MCU, if in 4 pin mode; it would be the LAI pin. Transfer
is initiated by START and ends by STOP. If there is any error in the transfer, like couldn't receive ACK
from LCD driver, then MCU could send START and STOP repeatedly, to restart the communication or by
disabling the IC by connect BCEI to VDD and then enable it again.

The interface is initiated by a START and ends with a STOP.

    Clock architecture

The built-in clock has a control status register on address (00H) to control the alarm and start/stop of the
clock. Then memory address from 01H to 07H are as counters storing the seconds up to years value.
Alarm registers address from 08H to 0BH are defining the condition of the alarm.

Clock Status register Address (00H)

Bit    Symbol   Value     Description
7 to 3      0              Default value is 0
          AF    0 (read)   Alarm flag inactive
  2             1 (read)   Alarm flag active
          AIE   0 (write)  Alarm flag clear
  1      STOP   1 (write)  Alarm flag unchanged
  0                        Alarm interrupt disabled
                    0      Alarm interrupt enable
                    1      Real Time Clock runs
                    0      Real Time Clock stops
                    1

                           P20/29                    Preliminary, April 2007
                                                                         ML2002 Preliminary

        Seconds register Address (01H)

Bit        Symbol Value      Description
6 to 0     seconds 00 to 59  Seconds value coded in BCD format. Example 101 1001 = 59
                             seconds

        Minutes register Address (02H)

Bit        Symbol Value      Description
6 to 0
           minutes 00 to 59 Minutes value coded in BCD format.

        Hours register Address (03H)

Bit        Symbol Value      Description
5 to 0
           hours 00 to 23 Hours value coded in BCD format.

        Days register Address (04H)

Bit        Symbol Value      Description

5 to 0     days   01 to 31 Days value coded in BCD format.

The ML2002 will add a 29th day to February if the year is a lunar year.

        Weekdays register Address (05H)

Bit     Symbol Value         Description

2 to 0 weekdays 00 to 06 Weekdays value

     Weekdays assignment

Day        Bit 2  Bit 1      Bit 0
Sunday        0      0          0
Monday        0      0          1
Tuesday       0      1          0
Wednesday     0      1          1
Thursday      1      0          0
Friday        1      0          1
Saturday      1      1          0

        Months/Century register Address (06H)

Bit     Symbol    Value      Description
7       Century              This bit toggled when the years register overflows from 99 to 00
                  0          Indicates the century is 20xx
4 to 0  Months    1          Indicates the century is 21xx
                  01 to 12   Month value coded in BCD format

        Years register Address (07H)

Bit     Symbol    Value      Description
7 to 0  Years     00 to 99   Years value coded in BCD format

                                               P21/29                    Preliminary, April 2007
                                              ML2002 Preliminary

Alarm function modes

By clearing the MSB of one or more of the alarm registers (bit AE = enable), the corresponding alarm
conditions will be active. In this way an alarm can be generated from once per minute up to once per
week. The alarm condition sets the Alarm Flag (AF). The asserted AF can be used to generate an interrupt
(INT). When one or more of these registers are loaded with a valid minute, hour, day, or weekday and its
corresponding bit Alarm Enable (AE) is logic 0, then that information will be compared with the current
minute, hour, day and weekday. When all enabled comparisons first match, the Alarm Flag (AF) is set.
Alarm Flag will be cleared when the comparison fails to match or the user disable the alarm register that
AE bit at logic 1.

      Minutes alarm register Address (08H)

Bit     Symbol          Value             Description
7       AE              0                 Minute alarm is enabled
                        1                 Minute alarm is disabled
6 to 0  Alarm minutes   00 to 59          Minutes value coded in BCD format.

        Houralarm register Address (09H)

Bit     Symbol          Value             Description
7       AE              0                 Hour alarm is enabled
                        1                 Hour alarm is disabled
6 to 0  Alarm hours     00 to 23          Hours value coded in BCD format.

        Day alarm register Address (0AH)

Bit     Symbol          Value             Description
7       AE              0                 Day alarm is enabled
                        1                 Day alarm is disabled
5to 0   Alarm days      01 to 31          Days value coded in BCD format.

        Weekday alarm register Address (0BH)

Bit     Symbol          Value             Description
7       AE              0                 Weekday alarm is enabled
                        1                 Weekday alarm is disabled
2 to 0  Alarm weekdays  00 to 06          Hours value coded in BCD format.

                                  P22/29      Preliminary, April 2007
                                    ML2002 Preliminary

Command table

Command             OPCODE  Data follow
NOP                 101000  -
Display LOAD        101001  -
Send Display data   101010  48 bit output from MCU for static
                            96 bit output from MCU for 1/2 duty
Clock Read          101011  MCU input word address then ML2002 output
                            data
Clock Write         101100  MCU input word address then ML2002 input
                            data
Prevent COM Output  101101  1 bit, "1 : ON, 0 : OFF"
Toggle during Send
display data

Protocol

                            P23/29                                     Preliminary, April 2007
        ML2002 Preliminary

P24/29  Preliminary, April 2007
                                    ML2002 Preliminary

    Command Timing Diagram

2 pin Master Mode

                            P25/29  Preliminary, April 2007
        ML2002 Preliminary

P26/29  Preliminary, April 2007
                           ML2002 Preliminary

4 pin Master Mode

                   P27/29  Preliminary, April 2007
        ML2002 Preliminary

P28/29  Preliminary, April 2007
                                                                                                  ML2002 Preliminary

    Remarks

There are 48 segments in static mode. There are 96 segments in half duty mode.

DISCLAIMER:
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reliable and may be changed without notice. No liability will be accepted by the publisher for any consequence of its use.

P29/29  Preliminary, April 2007
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