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MKS20FN128VFT12

器件型号:MKS20FN128VFT12
器件类别:半导体    嵌入式处理器和控制器   
文件大小:15658.81KB,共10页
厂商名称:NXP
厂商官网:https://www.nxp.com
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器件描述

ARM Microcontrollers - MCU BL Microcontrollers

参数
产品属性属性值
产品种类:
Product Category:
ARM Microcontrollers - MCU
制造商:
Manufacturer:
NXP
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
QFN-48
Core:ARM Cortex M4
Data Bus Width:32 bit
Maximum Clock Frequency:120 MHz
Program Memory Size:128 kB
Data RAM Size:64 kB
ADC Resolution:16 bit
工作电源电压:
Operating Supply Voltage:
1.71 V to 3.6 V
最大工作温度:
Maximum Operating Temperature:
+ 105 C
Processor Series:KS20
Analog Supply Voltage:1.71 V to 3.6 V
商标:
Brand:
NXP / Freescale
DAC Resolution:12 bit
Data RAM Type:SRAM
接口类型:
Interface Type:
FlexCAN, I2C, I2S, SPI, UART, USB
最小工作温度:
Minimum Operating Temperature:
- 40 C
Number of ADC Channels:13 Channel
Number of I/Os:35 I/O
Number of Timers/Counters:3 x 16 bit
产品:
Product:
MCU+DSP+FPU
Program Memory Type:Flash
工厂包装数量:
Factory Pack Quantity:
260
电源电压-最大:
Supply Voltage - Max:
3.6 V
电源电压-最小:
Supply Voltage - Min:
1.71 V
看门狗计时器:
Watchdog Timers:
Watchdog Timer
单位重量:
Unit Weight:
0.003873 oz

MKS20FN128VFT12器件文档内容

NXP Semiconductors                                                                                               KS22P100M120SF0

Data Sheet: Technical Data                                                                                             Rev. 3, 04/2016

KS22/KS20 Microcontroller                                                                         MKS22FN256Vxx12

120 MHz ARM® Cortex®-M4, with up to 256 KB Flash                                                  MKS22FN128Vxx12

                                                                                                  MKS20FN256Vxx12

                                                                                                  MKS20FN128Vxx12

The KS2x product family is built on the ARM® Cortex®-M4

processor with lower power and higher memory densities in

multiple packages. This device offers 120 MHz performance with

an integrated single-precision floating point unit (FPU).

Embedded flash memory sizes range from 128 KB to 256KB.

This device also includes:

•  USB FS OTG 2.0 with crystal-less functionality

•  FlexCAN, supporting CAN protocol according to the ISO                                    100 & 64 LQFP (LL &

   11898-1 standard and CAN 2.0 B protocol specifications                                           LH)                48 QFN (FT)

•  FlexIO, a highly configurable module providing a wide                                    14×14×1.7 mm Pitch    7×7×0.65 mm Pitch   0.5

   range of protocols including, but not limited to UART,                                   0.5 mm; 10×10×1.6 mm       mm

   LPI2C, SPI, I2S, and PWM/Waveform generation.                                            Pitch 0.5 mm

Performance                                                Analog modules

•  120 MHz ARM Cortex-M4 core with DSP instructions        •                     One 16-bit ADC module with up to 17 single-end

   delivering 1.25 Dhrystone MIPS per MHz                                        channels and 4 differential channels, and up to 1.2

Memories and memory interfaces                                                   Msps at ≤ 13-bit mode

                                                           •                     One 12-bit DAC module

•  Up to 256 KB of embedded flash and 64 KB of SRAM        •                     One analog comparator (CMP) module

•  Preprogrammed Kinetis Flashloader for one-time, in-

   system factory programming                              Communication interfaces

System peripherals                                         •                     USB full-speed 2.0 device controller

                                                           •                     One FlexIO module

•  Flexible low-power modes, multiple wake up sources      •                     Three UART modules (one supporting ISO7816,

•  16-channel asynchronous DMA controller                                        and the other two operating up to 1.5 Mbit/s)

•  Independent external and software watchdog monitor      •                     One LPUART module supporting asynchronous

Clocks                                                                           operation in low-power modes

•  Two crystal oscillators: 32 kHz (RTC), and 32-40 kHz    •                     Two LPI2C modules supporting up to 5 Mbit/s,

   or 3-32 MHz                                                                   asynchronous operation in low-power modes

•  Three internal oscillators: 32 kHz, 4 MHz, and 48 MHz                         supported

•  Multi-purpose clock generator (MCG) with PLL and FLL    •                     Two 16-bit SPI modules supporting up to 30 Mbit/s

                                                           •                     Two FlexCAN modules for KS22, One FlexCAN for

Security and integrity modules                                                   KS20

•  Hardware CRC module                                     •                     Two I2S modules

•  128-bit unique identification (UID) number per chip     Timers

•  Hardware random-number generator                        •                     Three 16-bit low-power timer PWM modules (TPM)

•  Flash access control (FAC) to protect proprietary       •                     One low-power timer (LPTMR)

   software                                                •                     Periodic interrupt timer (PIT)

Human-machine interfaces                                   •                     Real time clock (RTC), with independent power

•  Up to 66 general-purpose input/output pins (GPIO)                             domain

                                                           •                     Programmable delay block (PDB)

NXP reserves the right to change the production detail specifications as may be

required to permit improvements in the design of its products. © 2015–2016 NXP B.V.
Operating characteristics

    •  Voltage range (including flash writes): 1.71 to 3.6 V

    •  Temperature range (ambient): –40 to 105 °C

                                                   Related Resources

       Type                   Description                                           Resource

Selector Guide  The Freescale Solution Advisor is a web-based tool that features    Solution Advisor

                interactive application wizards and a dynamic product selector.

Product Brief   The Product Brief contains concise overview/summary information to  KS22PB 1

                enable quick evaluation of a device for design suitability.

Reference       The Reference Manual contains a comprehensive description of the    KS22P100M120SF0RM1

Manual          structure and function (operation) of a device.

Data Sheet      The Data Sheet includes electrical characteristics and signal       This document:

                connections.                                                        KS22P100M120SF01

Chip Errata     The chip mask set Errata provides additional or corrective          KINETIS_K_0N87R 1

                information for a particular device mask set.

Package         Package dimensions are provided in package drawings.                LQFP 100-pin: 98ASS23308W

drawing                                                                             LQFP 64-pin: 98ASS23234W

                                                                                    QFN 48-pin: 98ASA00616D

1.  To find the associated resource, go to http://www.freescale.com and perform a search using this term.

2                                                                                 KS22/KS20 Microcontroller, Rev. 3, 04/2016

NXP Semiconductors
ARM ® Cortex™-M4                            System        Memories and Memory Interfaces          Clocks
               Core

                                            eDMA (16ch)         Program        RAM                Phase-

                                                                flash                             locked loop

Debug                                       DMAMUX                                                Frequency-

interfaces           DSP                                        Flash cache                       locked loop

                                            Low-leakage

Interrupt                                   wake-up unit                                          Low/high

controller           FPU                                                                          frequency
                                                                                                  oscillators
                                            WDOG

                                                                                                  Internal
                                                                                                  reference
                                            EWM                                                   clocks

Security             Analog                 Timers              Communication  Interfaces         Human-Machine
and Integrity                                                                                     Interface (HMI)

                     16-bit                 TPM                 LPI2C                 I2S         Up to
CRC                                         x1 (6ch)
                     ADC x1                 x2 (2ch)            x2                    x2          66 GPIOs

Random-              Comparator             Programmable        UART           USB full-
number
                     with 6-bit DAC         delay block         x3             speed OTG
generator            x1

Flash access         12-bit DAC             PIT (4ch)           LPUART         FlexIO
control
                     x1                                         x1

                     PMC                    16-bit              SPI
                                            low-power
                                            timer                              FlexCAN *
                                                                x2

                                            Independent                        Note:

                                            real-time                          for KS22, CAN x2;

                                            clock                              for KS20, CAN x1.

                             Figure 1. Functional block diagram

                                                          NOTE

              DAC0 and I2S1 are NOT supported in the 48-QFN package. For more details, see

              the "Signal Multiplexing and Pin Assignments" section.

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                                         3

                                                                                                  NXP Semiconductors
                    Table of                                                                       Contents

1  Ordering information............................................................... 5                   4.3.7  Human-Machine Interfaces (HMI)..................... 47

2  Overview................................................................................. 6        4.4  Pinouts.............................................................................47

   2.1  System features...............................................................7               4.5  Package dimensions....................................................... 50

        2.1.1   ARM Cortex-M4 core........................................ 7                       5  Electrical characteristics..........................................................56

        2.1.2   NVIC..................................................................7               5.1  Terminology and guidelines.............................................56

        2.1.3   AWIC................................................................. 7                    5.1.1  Definitions......................................................... 56

        2.1.4   Memory............................................................. 8                      5.1.2  Examples.......................................................... 57

        2.1.5   Reset and boot..................................................9                          5.1.3  Typical-value conditions....................................58

        2.1.6   Clock options.....................................................10                       5.1.4  Relationship between ratings and operating

        2.1.7   Security............................................................. 13                          requirements..................................................... 58

        2.1.8   Power management.......................................... 14                              5.1.5  Guidelines for ratings and operating

        2.1.9   LLWU................................................................ 16                           requirements..................................................... 59

        2.1.10  Debug controller................................................17                    5.2  Ratings............................................................................ 59

        2.1.11  Computer operating properly (COP) watchdog                                                 5.2.1  Thermal handling ratings...................................59

                timer.................................................................. 17                 5.2.2  Moisture handling ratings.................................. 60

   2.2  Peripheral features.......................................................... 17                   5.2.3  ESD handling ratings........................................ 60

        2.2.1   eDMA and DMAMUX........................................ 18                                 5.2.4  Voltage and current operating ratings............... 60

        2.2.2   TPM...................................................................18              5.3  General............................................................................ 60

        2.2.3   ADC...................................................................19                   5.3.1  AC electrical characteristics.............................. 61

        2.2.4   DAC...................................................................19                   5.3.2  Nonswitching electrical specifications............... 61

        2.2.5   CMP.................................................................. 20                   5.3.3  Switching specifications.................................... 72

        2.2.6   RTC................................................................... 21                  5.3.4  Thermal specification........................................ 74

        2.2.7   PIT.....................................................................21            5.4  Peripheral operating requirements and behaviors...........75

        2.2.8   PDB................................................................... 21                  5.4.1  Debug modules................................................. 75

        2.2.9   LPTMR.............................................................. 22                     5.4.2  System modules................................................80

        2.2.10  CRC.................................................................. 22                   5.4.3  Clock modules...................................................80

        2.2.11  UART................................................................ 23                    5.4.4  Memories and memory interfaces.....................86

        2.2.12  LPUART............................................................ 23                      5.4.5  Security and integrity modules.......................... 87

        2.2.13  SPI.................................................................... 24                 5.4.6  Analog............................................................... 87

        2.2.14  FlexCAN............................................................ 24                     5.4.7  Timers............................................................... 97

        2.2.15  LPI2C................................................................ 26                   5.4.8  Communication interfaces.................................97

        2.2.16  USB................................................................... 26          6  Design considerations.............................................................108

        2.2.17  I2S..................................................................... 27           6.1  Hardware design considerations..................................... 108

        2.2.18  FlexIO................................................................27                   6.1.1  Printed circuit board recommendations.............108

        2.2.19  Port control and GPIO.......................................28                             6.1.2  Power delivery system...................................... 108

3  Memory map........................................................................... 30                6.1.3  Analog design................................................... 109

4  Pinouts.................................................................................... 31          6.1.4  Digital design.....................................................110

   4.1  Signal Multiplexing and Pin Assignments........................ 31                                 6.1.5  Crystal oscillator................................................112

   4.2  Pin properties.................................................................. 34           6.2  Software considerations.................................................. 114

   4.3  Module Signal Description Tables................................... 39                     7  Part identification.....................................................................114

        4.3.1   Core Modules....................................................39                    7.1  Description.......................................................................114

        4.3.2   System Modules................................................40                      7.2  Format............................................................................. 115

        4.3.3   Clock Modules...................................................40                    7.3  Fields............................................................................... 115

        4.3.4   Analog............................................................... 41              7.4  Example...........................................................................115

        4.3.5   Timer Modules.................................................. 42                 8  Revision history.......................................................................116

        4.3.6   Communication Interfaces................................ 43

4                                                                                                                 KS22/KS20 Microcontroller, Rev. 3, 04/2016

NXP Semiconductors
                                                                                   Ordering information

1  Ordering information

The following chips are available for ordering.

                                  Table 1.        Ordering information

         Product                 Memory               Package           IO and ADC channel     Commu

                                                                                               nication

   Part  Marking           Flash            SRAM  Pin    Package  GPIOs  GPIOs     ADC         FlexCAN

number   (Line1/Line2)     (KB)             (KB)  count                  (INT/HD)  channel
                                                                         1
                                                                                            s

                                                                                   (SE/DP)
                                                                                            2

MKS22F   MKS22FN256     /  256              64    100    LQFP     66     66/8      17/4        2

N256VLL  VLL12

   12

MKS22F   MKS22FN256     /  256              64    64     LQFP     40     40/8      14/2 3      2

N256VLH  VLH12

   12

MKS22F   MKS22FN256     /  256              64    48     QFN      35     35/8      13/—        2

N256VFT  VFT12

   12

MKS22F   MKS22FN128     /  128              64    100    LQFP     66     66/8      17/4        2

N128VLL  VLL12

   12

MKS22F   MKS22FN128     /  128              64    64     LQFP     40     40/8      14/2 3      2

N128VLH  VLH12

   12

MKS22F   MKS22FN128     /  128              64    48     QFN      35     35/8      13/—        2

N128VFT  VFT12

   12

MKS20F   MKS20FN256     /  256              64    100    LQFP     66     66/8      17/4        1

N256VLL  VLL12

   12

MKS20F   MKS20FN256     /  256              64    64     LQFP     40     40/8      14/2 3      1

N256VLH  VLH12

   12

MKS20F   MKS20FN256     /  256              64    48     QFN      35     35/8      13/—        1

N256VFT  VFT12

   12

MKS20F   MKS20FN128     /  128              64    100    LQFP     66     66/8      17/4        1

N128VLL  VLL12

   12

MKS20F   MKS20FN128     /  128              64    64     LQFP     40     40/8      14/2 3      1

N128VLH  VLH12

   12

MKS20F   MKS20FN128     /  128              64    48     QFN      35     35/8      13/—        1

N128VFT  VFT12

   12

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                               5

                                                                                   NXP Semiconductors
Overview

1.  INT: interrupt pin numbers; HD: high drive pin numbers

2.  SE: single-ended; DP: differential pair

3.  ADC0_DP1 is for single-ended (SE) mode only in 64-LQFP.

2   Overview

The following figure shows the system diagram of this device.

                                                                                                                                                                       GPIOA

                                                                                                                                                                       GPIOB

                                             Master                                                       Slave                                                        GPIOC

          Cortex M4                                                                                                                                                    GPIOD

                                             M0                                                                                                                        GPIOE

          IOPORT                                         Crossabar Switch (Platform Clcok - Max 120 MHz)                                                               ADC (16-bit)

                                             code bus                                                            Flash                                                 CMP (with 6-bit DAC)

          Debug            CM4 core                                                                              128-256 KB                                            DAC (12-bit)

          (SWD/JTAG)                         M1                                                                                  Peripheral Bridge 0 (Bus Clock - Max  PDB

          NVIC                                                                                            S0                                                           TPM0 (6-channel)

                                             system bus                                                          FMC                                                   TPM1 (2-channel)

                                                                                                                                                                       TPM2 (2-channel)

                                                                                                                                                                       Low Power Timer

                                                                                                          S1                                                           Periodic Interrupt Timer

                                                                                                                 SRAM_L and _U,                                        RTC

                                             M2                                                                  64 KB in total                                        CAN x2 (KS22), x1 (KS20)

          eDMA                     DMA                                                                    S2                                                           UART x3

                                   MUX                                                                                                                                 LPUART

                                                                                                          S3                                                           DSPI x2

                                             M4                                                                  MUX             60                                    LPI2C x2

                                   USB FS                                                                                        MHz)                                  FlexIO

                                                                                                                                                                       I2S x2

                    Clock  Source                                                                                                                                      CRC

                                                                                                                                                                       RNG

          4 MHz IRC                FLL                                                                                                                                 EWM

                                                                                                                                                                       Watchdog (COP)

          32 kHz IRC               PLL                                                                                                                                 Register File (32 Bytes)

                                                                                                                                                                       Low Leakage Wakeup Unit

          OSC                      IRC48M                                                                                                                              Reset Control Module

                                   RTC                                                                                                                                 System Mode Control

          LPO              Oscillator                                                                                                                                  Power Management Control

                                             Figure 2. System diagram

The crossbar switch connects bus masters and slaves using a crossbar switch structure.

This structure allows up to four bus masters to access different bus slaves

simultaneously, while providing arbitration among the bus masters when they access

the same slave.

6                                                                                                                                KS22/KS20 Microcontroller, Rev. 3, 04/2016

NXP Semiconductors
                                                                                       Overview

2.1    System features

The following sections describe the high-level system features.

2.1.1  ARM Cortex-M4 core

The ARM Cortex-M4 is the member of the Cortex M Series of processors targeting

microcontroller cores focused on very cost sensitive, deterministic, interrupt driven

environments. The Cortex M4 processor is based on the ARMv7 Architecture and

Thumb®-2 ISA and is upward compatible with the Cortex M3, Cortex M1, and

Cortex M0 architectures. Cortex M4 improvements include an ARMv7 Thumb-2 DSP

(ported from the ARMv7-A/R profile architectures) providing 32-bit instructions with

SIMD (single instruction multiple data) DSP style multiply-accumulates and

saturating arithmetic.

2.1.2  NVIC

The Nested Vectored Interrupt Controller supports nested interrupts and 16 priority

levels for interrupts. In the NVIC, each source in the IPR registers contains 4 bits. It

also differs in number of interrupt sources and supports 240 interrupt vectors.

The Cortex-M family uses a number of methods to improve interrupt latency . It also

can be used to wake the MCU core from Wait and VLPW modes.

2.1.3  AWIC

The asynchronous wake-up interrupt controller (AWIC) is used to detect

asynchronous wake-up events in Stop mode and signal to clock control logic to

resume system clocking. After clock restarts, the NVIC observes the pending interrupt

and performs the normal interrupt or event processing. The AWIC can be used to

wake MCU core from Partial Stop, Stop and VLPS modes.

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                7

                                                                        NXP Semiconductors
Overview

Wake-up sources for       this SoC are listed as below:

                Table 2.  AWIC Partial Stop, Stop and VLPS Wake-up Sources

        Wake-up source                                          Description

Available system resets   RESET pin and WDOG when LPO is its clock source, and JTAG

Low voltage detect        Power Mode Controller

Low voltage warning       Power Mode Controller

High voltage detect       Power Mode Controller

Pin interrupts            Port Control Module - Any enabled pin interrupt is capable of waking the system

ADC                       The ADC is functional when using internal clock source

CMP                       Since no system clocks are available, functionality is limited, trigger mode provides  wakeup

                          functionality with periodic sampling

LPI2C                     Functional when using clock source which is active in Stop and VLPS modes

FlexIO                    Functional when using clock source which is active in Stop and VLPS modes

TPM                       Functional when using clock source which is active in Stop and VLPS modes

UART                      Active edge on RXD

LPUART                    Functional when using clock source which is active in Stop and VLPS modes

USB FS/LS  Controller     Wakeup

LPTMR                     Functional when using clock source which is active in Stop and VLPS modes

RTC                       Functional in Stop/VLPS modes

I2S (SAI)                 Functional when using an external bit clock or external master clock

TPM                       Functional when using clock source which is active in Stop and VLPS modes

CAN                       Wakeup on edge (CANx_RX)

NMI                       Non-maskable interrupt

2.1.4      Memory

This device has the following features:

   • 64 KB of embedded RAM accessible (read/write) at CPU clock speed with 0 wait

     states.

   • The non-volatile memory is divided into

           • 128/256 KB of embedded program memory

     The program flash memory contains a 16-byte flash configuration field that stores

     default protection settings and security information. The page size of program flash

     is 2 KB.

     The protection setting can protect 32 regions of the program flash memory from

     unintended erase or program operations.

8                                                               KS22/KS20 Microcontroller, Rev. 3, 04/2016

NXP Semiconductors
                                                                                                           Overview

   The security circuitry prevents unauthorized access to RAM or flash contents

   from debug port.

•  System register file

   This device contains a 32-byte register file that is powered in all power modes.

   Also, it retains contents during low power modes and is reset only during a

   power-on reset.

2.1.5      Reset and boot

The following table lists all the reset sources supported by this device.

                                                       NOTE

               In the following table, Y means the specific module, except

               for the registers, bits or conditions mentioned in the

               footnote, is reset by the corresponding Reset source. N

               means the specific module is not reset by the corresponding

               Reset source.

                                            Table 3.    Reset source

Reset          Descriptions                                                Modules

sources                                     PMC    SIM        SMC     RCM  LLWU        Reset    RTC  LPTM  Others

                                                                                       pin is        R

                                                                                       negated

POR reset      Power-on reset (POR)         Y      Y          Y       Y             Y  Y        Y    Y     Y

System resets  Low-voltage detect (LVD)     Y1     Y          Y       Y             Y  Y        N    Y     Y

               Low leakage wakeup           N      Y2         N       Y    N           Y3       N    N     Y

               (LLWU) reset

               External pin reset           Y1     Y2         Y4      Y             Y  Y        N    N     Y

               (RESET)

               Watchdog (WDOG) reset        Y1     Y2         Y4      Y5            Y  Y        N    N     Y

               Multipurpose clock           Y1     Y2         Y4      Y5            Y  Y        N    N     Y

               generator loss of clock

               (LOC) reset

               Multipurpose clock           Y1     Y2         Y4      Y5            Y  Y        N    N     Y

               generator loss of lock

               (LOL) reset

               Stop mode acknowledge        Y1     Y2         Y4      Y5            Y  Y        N    N     Y

               error (SACKERR)

               Software reset (SW)          Y1     Y2         Y4      Y5            Y  Y        N    N     Y

               Lockup reset (LOCKUP)        Y1     Y2         Y4      Y5            Y  Y        N    N     Y

                                            Table  continues  on the  next page...

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                                    9

                                                                                                   NXP Semiconductors
Overview

                             Table 3.    Reset          source (continued)

Reset        Descriptions                                         Modules

sources                             PMC            SIM  SMC  RCM  LLWU      Reset    RTC  LPTM  Others

                                                                            pin is        R

                                                                            negated

             MDM DAP system  reset  Y1             Y2   Y4   Y5   Y         Y        N    N     Y

Debug reset  Debug reset            Y1             Y2   Y4   Y5   Y         Y        N    N     Y

1.  Except PMC_LVDSC1[LVDV] and PMC_LVDSC2[LVWV]

2.  Except SIM_SOPT1

3.  Only if RESET is used to wake from VLLS mode.

4.  Except SMC_PMCTRL, SMC_STOPCTRL, SMC_PMSTAT

5.  Except RCM_RPFC, RCM_RPFW, RCM_FM

This device supports booting from:

    • internal flash

2.1.6     Clock options

The MCG module controls which clock source is used to derive the system clocks. The

clock generation logic divides the selected clock source into a variety of clock domains,

including the clocks for the system bus masters, system bus slaves, and flash memory .

The clock generation logic also implements module-specific clock gating to allow

granular shutoff of modules.

The primary clocks for the system are generated from the MCGOUTCLK clock. The

clock generation circuitry provides several clock dividers that allow different portions

of the device to be clocked at different frequencies. This allows for trade-offs between

performance and power dissipation.

Various modules, such as the USB OTG Controller, have module-specific clocks that

can be generated from the IRC48MCLK or MCGPLLCLK or MCGFLLCLK clock. In

addition, there are various other module-specific clocks that have other alternate

sources. Clock selection for most modules is controlled by the SOPT registers in the

SIM module.

For more details on the clock operations and configurations, see the Clock Distribution

chapter in the Reference Manual.

The following figure is a high level block diagram of the clock generation.

10                                                                   KS22/KS20 Microcontroller, Rev. 3, 04/2016

NXP Semiconductors
                                                                                                                                                    Overview

                                         MCG                                     SIM

              4 MHz IRC     FCRDIV                                                        MCGIRCLK  Clock options for

                                                       CG                          MCGFFCLK         some peripherals

         32 kHz IRC                                                                                 (see note)

                                               FLL                               OUTDIV1    CG      Core / system clocks

                                                                                 OUTDIV2    CG      Bus clock

                                                           MCGOUTCLK

                 PLL

                                                       MCGFLLCLK                 OUTDIV4    CG      Flash clock

                                  FRDIV

                                                       MCGPLLCLK

                 PRDIV                                                             MCGPLLCLK/
                                                                                   MCGFLLCLK/
                                                                                   IRC48MCLK

                 System oscillator                                                                  Clock options for some  peripherals (see note)

EXTAL0                              OSCCLK                                         IRC48MCLK

                        XTAL_CLK                                                 OSCERCLK_UNDIV

                 OSC                     DIV                                       OSCERCLK

XTAL0            logic            OSC32KCLK

                                                                                          ERCLK32K

                 RTC oscillator                                                  PMC

EXTAL32                           32.768 kHz                                     PMC logic  LPO

XTAL32           OSC logic               1 Hz

         IRC48M internal oscillator                                                RTC_CLKOUT

                 IRC48M logic     IRC48MCLK

                 CG — Clock gate

                 Note: See subsequent sections for details on where these clocks are used.

                                    Figure 3. Clock block diagram

In order to provide flexibility, many peripherals can select the clock source to use for

operation. This enables the peripheral to select a clock that will always be available

during operation in various operational modes.

The following table summarizes the clocks associated with each module.

                                            Table 4.   Module clocks

         Module                   Bus interface clock             Internal clocks                   I/O interface clocks

                                                    Core modules

ARM Cortex-M4 core                  System clock                  Core clock                        —

         NVIC                       System clock                  —                                 —

         DAP                        System clock                  —                                 —

                                            Table continues on the next page...

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                                                                                                    NXP Semiconductors
Overview

                         Table 4.  Module clocks (continued)

          Module         Bus interface clock            Internal clocks         I/O interface clocks

          ITM            System clock                        —                  —

    cJTAG, JTAGC         —                                   —                  JTAG_CLK

                                       System modules

          DMA            System clock                        —                  —

          DMA Mux        Bus clock                           —                  —

    Port control         Bus clock                           LPO                —

    Crossbar Switch      System clock                        —                  —

    Peripheral bridges   System clock                   Bus clock, Flash clock  —

    LLWU, PMC, SIM, RCM  Flash clock                         LPO                —

    Mode controller      Flash clock                         —                  —

          MCM            System clock                        —                  —

          EWM            Bus clock                           LPO                —

    Watchdog timer       Bus clock                           LPO                —

                                              Clocks

          MCG            Flash clock                    MCGOUTCLK,              —

                                              MCGPLLCLK, MCGFLLCLK,

                                              MCGIRCLK, OSCCLK, RTC

                                                        OSC, IRC48MCLK

          OSC            Bus clock                    OSCERCLK, OSCCLK,         —

                                                        OSCERCLK_UNDIV,

                                                        OSC32KCLK

          IRC48M         —                              IRC48MCLK               —

                         Memory and memory interfaces

    Flash Controller     System clock                   Flash clock             —

    Flash memory         Flash clock                         —                  —

                                              Security

          CRC            Bus clock                           —                  —

          RNGA           Bus clock                           —                  —

                                              Analog

          ADC            Bus clock            OSCERCLK , IRC48MCLK              —

          CMP            Bus clock                           —                  —

          DAC            Bus clock                           —                  —

                                              Timers

          TPM            Bus clock                      TPM clock               TPM_CLKIN0, TPM_CLKIN1

          PDB            Bus clock                           —                  —

          PIT            Bus clock                           —                  —

          LPTMR          Flash clock                    LPO, OSCERCLK,          —

                                              MCGIRCLK, ERCLK32K

          RTC            Flash clock                    EXTAL32                 —

                                   Communication interfaces

                         Table continues on the next page...

12                                                                KS22/KS20 Microcontroller, Rev. 3, 04/2016

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                                                                                                         Overview

                             Table 4.       Module  clocks (continued)

         Module              Bus interface clock            Internal clocks        I/O interface clocks

       USB FS OTG            System clock                   USB FS clock           —

         DSPI                Bus clock                                —            DSPI_SCK

         LPI2C               Bus clock                      LPI2C clock            I2C_SCL

UART0, UART1                 System clock                             —            —

         UART2               Bus clock                                —            —

       LPUART0               Bus clock                      LPUART0 clock          —

          I2S                Bus clock                      I2S master clock       I2S_TX_BCLK,

                                                                                   I2S_RX_BCLK

         FlexCAN             Bus clock                      FlexCAN clock          —

         FlexIO              Bus clock                      FlexIO clock           —

                                            Human-machine interfaces

         GPIO                Platform clock                           —            —

2.1.7    Security

Security state can be enabled via programming flash configure field (0x40e). After

enabling device security, the SWD/JTAG port cannot access the memory resources of

the MCU.

         External interface                       Security                         Unsecure

SWD/JTAG port                Can't access memory source by SWD/           the debugger can write to the Flash

                             JTAG interface                               Mass Erase in Progress field of the

                                                                          MDM-AP Control register to trigger a

                                                                          mass erase (Erase All Blocks)

                                                                          command

2.1.7.1   Flash Access Control (FAC)

The FAC is a native or third-party configurable memory protection scheme optimized

to allow end users to utilize software libraries while offering programmable

restrictions to these libraries. The flash memory is divided into equal size segments

that provide protection to proprietary software libraries. The protection of these

segments is controlled as the FAC provides a cycle-by-cycle evaluation of the access

rights for each transaction routed to the on-chip flash memory. Configurability allows

an increasing number of protected segments while supporting two levels of vendors

adding their proprietary software to a device.

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                                      13

                                                                                   NXP Semiconductors
Overview

2.1.8     Power management

The Power Management Controller (PMC) expands upon ARM’s operational modes of

Run, Sleep, and Deep Sleep, to provide multiple configurable modes. These modes can

be used to optimize current consumption for a wide range of applications. The WFI or

WFE instruction invokes a Wait or a Stop mode, depending on the current
configuration. For more information on ARM’s operational modes, See the ARM®
Cortex® User Guide.

The PMC provides High Speed Run (HSRUN), Normal Run (RUN), and Very Low

Power Run (VLPR) configurations in ARM’s Run operation mode. In these modes, the

MCU core is active and can access all peripherals. The difference between the modes is

the maximum clock frequency of the system and therefore the power consumption. The

configuration that matches the power versus performance requirements of the

application can be selected.

The PMC provides Wait (Wait) and Very Low Power Wait (VLPW) configurations in

ARM’s Sleep operation mode. In these modes, even though the MCU core is inactive,

all of the peripherals can be enabled and operate as programmed. The difference

between the modes is the maximum clock frequency of the system and therefore the

power consumption.

The PMC provides Stop (Stop), Very Low Power Stop (VLPS), Low Leakage Stop

(LLS), and Very Low Leakage Stop (VLLS) configurations in ARM’s Deep Sleep

operational mode. In these modes, the MCU core and most of the peripherals are

disabled. Depending on the requirements of the application, different portions of the

analog, logic, and memory can be retained or disabled to conserve power.

The Battery Backup mode allows the VBAT voltage domain to operate while the rest of

the device is disabled to conserve power. All modules in the VBAT domain are

functional in this mode of operation.

The Nested Vectored Interrupt Controller (NVIC), the Asynchronous Wake-up

Interrupt Controller (AWIC), and the Low Leakage Wake-Up Controller (LLWU) are

used to wake up the MCU from low power states. The NVIC is used to wake up the

MCU core from WAIT and VLPW modes. The AWIC is used to wake up the MCU

core from STOP and VLPS modes. The LLWU is used to wake up the MCU core from

LLS and VLLSx modes.

For additional information regarding operational modes, power management, the NVIC,

AWIC, or the LLWU, please refer to the Reference Manual.

14                                     KS22/KS20 Microcontroller, Rev. 3, 04/2016

NXP Semiconductors
                                                                                                                   Overview

The following table provides information about the state of the peripherals in the

various operational modes and the modules that can wake MCU from low power

modes.

             Table 6.     Peripherals states in different operational modes

Core mode          Device mode                                          Descriptions

Run mode     High Speed Run                 In HSRun mode, MCU is able to operate at a faster frequency, and all device

                                            modules are operational.

             Run                            In Run mode, all device modules are operational.

             Very Low Power Run             In VLPR mode, all device modules are operational at a reduced frequency

                                            except the Low Voltage Detect (LVD) monitor, which is disabled.

Sleep mode   Wait                           In Wait mode, all peripheral modules are operational. The MCU core is

                                            placed into Sleep mode.

             Very Low Power Wait            In VLPW mode, all peripheral modules are operational at a reduced

                                            frequency except the Low Voltage Detect (LVD) monitor, which is disabled.

                                            The MCU core is placed into Sleep mode.

Deep sleep   Stop                           In Stop mode, most peripheral clocks are disabled and placed in a static

                                            state. Stop mode retains all registers and SRAMs while maintaining Low

                                            Voltage Detection protection. In Stop mode, the ADC, DAC, CMP, LPTMR,

                                            RTC, and pin interrupts are operational. The NVIC is disabled, but the AWIC

                                            can be used to wake up from an interrupt.

             Very Low Power Stop            In VLPS mode, the contents of the SRAM are retained. The CMP (low

                                            speed), ADC, OSC, RTC, LPTMR, TPM, FlexIO, LPUART, LPI2C,USB, and

                                            DMA are operational, LVD and NVIC are disabled, AWIC is used to wake up

                                            from interrupt.

             Low Leakage Stop               State retention power mode. Most peripherals are in state retention mode

             (LLS3/LLS2)                    (with clocks stopped), but LLWU, LPTimer, RTC, CMP, DAC can be used.

                                            NVIC is disabled; LLWU is used to wake up.

                                            NOTE:  The LLWU interrupt must not be masked by the interrupt controller

                                                   to avoid a scenario where the system does not fully exit stop mode

                                                   on an LLS recovery.

                                                   In LLS3 mode, all SRAM is operating (content retained and I/O

                                                   states held). In LLS2 mode, a portion of SRAM_U remains powered

                                                   on (content retained and I/O states held).

             Very Low Leakage   Stop        Most peripherals are disabled (with clocks stopped), but LLWU, LPTimer,

             (VLLSx)                        RTC, CMP, DAC can be used. NVIC is disabled; LLWU is used to wake up.

                                            In VLLS3, SRAM_U and SRAM_L remain powered on (content retained and

                                            I/O states held).

                                            In VLLS2, SRAM_L is powered off. A portion of SRAM_U remains powered

                                            on (content retained and I/O states held).

                                            In VLLS1 and VLLS0, all of SRAM_U and SRAM_L are powered off. The 32-

                                            byte system register file and 32-byte VBAT register file remain powered for

                                            customer-critical data.

                                            In VLLS0, The POR detect circuit can be optionally powered off.

Powered Off  Battery Backup                 The RTC and 32-byte VBAT register file are powered from the VBAT domain

                                            and is fully functional. The rest of the device is powered down.

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                                               15

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Overview

2.1.9     LLWU

The LLWU module is used to wake MCU from low leakage power mode (LLS and

VLLSx) and functional only on entry into a low-leakage power mode. After recovery

from LLS, the LLWU is immediately disabled. After recovery from VLLSx, the LLWU

continues to detect wake-up events until the user has acknowledged the wake-up event.

The following is internal peripheral and external pin inputs as wakeup sources to the

LLWU module.

                    Table 7.  Wakeup sources for LLWU inputs

                    Input                                          Wakeup source

                    LLWU_P0                                        PTE1/LLWU_P0 pin

                    LLWU_P1                                        PTE2/LLWU_P1 pin

                    LLWU_P2                                        PTE4/LLWU_P2 pin

                    LLWU_P3                                        PTA4/LLWU_P3 pin1

                    LLWU_P4                                        PTA13/LLWU_P4 pin

                    LLWU_P5                                        PTB0/LLWU_P5 pin

                    LLWU_P6                                        PTC1/LLWU_P6 pin

                    LLWU_P7                                        PTC3/LLWU_P7 pin

                    LLWU_P8                                        PTC4/LLWU_P8 pin

                    LLWU_P9                                        PTC5/LLWU_P9 pin

                    LLWU_P10                                       PTC6/LLWU_P10 pin

                    LLWU_P11                                       PTC11/LLWU_P11 pin

                    LLWU_P12                                       PTD0/LLWU_P12 pin

                    LLWU_P13                                       PTD2/LLWU_P13 pin

                    LLWU_P14                                       PTD4/LLWU_P14 pin

                    LLWU_P15                                       PTD6/LLWU_P15 pin

                    LLWU_P16                                       Reserved

                    LLWU_P17                                       Reserved

                    LLWU_P18                                       Reserved

                    LLWU_P19                                       Reserved

                    LLWU_P20                                       Reserved

                    LLWU_P21                                       Reserved

                    LLWU_P22                                       Reserved

                    LLWU_P23                                       Reserved

                    LLWU_P24                                       Reserved

                    LLWU_P25                                       Reserved

                    LLWU_P26                                       USBVDD

                              Table continues on the next page...

16                                                                 KS22/KS20 Microcontroller, Rev. 3, 04/2016

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                                                                                                                     Overview

        Table 7.   Wakeup                   sources  for  LLWU       inputs (continued)

        Input                                                        Wakeup source

        LLWU_P27                                                     USB0_DP

        LLWU_P28                                                     USB0_DM2

        LLWU_P29                                                     Reserved

        LLWU_P30                                                     Reserved

        LLWU_P31                                                     Reserved

        LLWU_M0IF                                                    LPTMR3

        LLWU_M1IF                                                    CMP0

        LLWU_M2IF                                                    Reserved

        LLWU_M3IF                                                    Reserved

        LLWU_M4IF                                                    Reserved

        LLWU_M5IF                                                    RTC Alarm3

        LLWU_M6IF                                                    Reserved

        LLWU_M7IF                                                    RTC Seconds3

1.  If NMI was enabled on entry to LLS/VLLS, asserting the NMI pin generates an NMI interrupt on exit from the low

    power mode. NMI can also be disabled via the FOPT[NMI_DIS] bit.

2.  As a wakeup source of LLWU, USB0_DP and USB0_DM are only available when the chip is in USB host mode.

3.  It requires the peripheral and the peripheral interrupt to be enabled. The LLWU's WUME bit enables the internal

    module flag as a wakeup input. After wakeup, the flags are cleared based on the peripheral clearing mechanism.

2.1.10  Debug controller

This device has extensive debug capabilities including run control and tracing

capabilities. The standard ARM debug port supports SWD/JTAG interface. Also the

cJTAG interface is supported on this device.

2.1.11  Computer operating properly (COP) watchdog timer

The computer operating properly (COP) watchdog timer (WDOG) monitors the

operation of the system by expecting periodic communication from the software. This

communication is generally known as servicing (or refreshing) the COP watchdog. If

this periodic refreshing does not occur, the watchdog issues a system reset.

2.2  Peripheral features

The following sections describe the features of each peripherals of the chip.

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                                           17

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Overview

2.2.1     eDMA and DMAMUX

The eDMA is a highly programmable data-transfer engine optimized to minimize any

required intervention from the host processor. It is intended for use in applications

where the data size to be transferred is statically known and not defined within the

transferred data itself. The DMA controller in this device implements 16 channels

which can be routed from up to 63 DMA request sources through DMA MUX module.

Main features of eDMA are listed below:

    • All data movement via dual-address transfers: read from source, write to

    destination

    • 16-channel implementation that performs complex data transfers with minimal

    intervention from a host processor

    • Transfer control descriptor (TCD) organized to support two-deep, nested transfer

    operations

    • Channel activation via one of three methods

    • Fixed-priority and round-robin channel arbitration

    • Channel completion reported via programmable interrupt requests

    • Programmable support for scatter/gather DMA processing

    • Support for complex data structures

2.2.2     TPM

This device contains three low power Timer/PWM Modules (TPM), one with 6

channels and the other two with 2 channels. All TPM modules are functional in Stop/

VLPS mode if the clock source is enabled.

The TPM features are as follows:

    • TPM clock mode is selectable (can increment on every edge of the asynchronous

    counter clock, or only on on rising edge of an external clock input synchronized to

    the asynchronous counter clock)

    • Prescaler divide-by 1, 2, 4, 8, 16, 32, 64, or 128

    • Include a 16-bit counter

    • Include 6 or 2 channels (1×6ch, 2×2ch) that can be configured for input capture,

    output compare, edge-aligned PWM mode, or center-aligned PWM mode

    • Support the generation of an interrupt and/or DMA request per channel or counter

    overflow

18                                                        KS22/KS20 Microcontroller, Rev. 3, 04/2016

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                                                                                 Overview

•  Support selectable trigger input to optionally reset or cause the counter to start or

   stop incrementing

•  Support the generation of hardware triggers when the counter overflows and per

   channel

2.2.3    ADC

This device contains one ADC module. This ADC module supports hardware triggers

from TPM, LPTMR, PIT, RTC, external trigger pin and CMP output. It supports

wakeup of MCU in low power mode when using internal clock source or external

crystal clock.

ADC module has the following features:

• Linear successive approximation algorithm with up to 16-bit resolution

• Up to four pairs of differential and 17 single-ended external analog inputs

• Support selectable 16-bit, 13-bit, 11-bit, and 9-bit differential output mode, or 16-

   bit, 12-bit, 10-bit, and 8-bit single-ended output modes

• Single or continuous conversion

• Configurable sample time and conversion speed/power

• Selectable clock source up to three

• Operation in low-power modes for lower noise

• Asynchronous clock source for lower noise operation with option to output the

   clock

• Selectable hardware conversion trigger

• Automatic compare with interrupt for less-than, greater-than or equal-to, within

   range, or out-of-range, programmable value

• Temperature sensor

• Hardware average function up to 32×

• Voltage reference: from external

• Self-calibration mode

2.2.3.1   Temperature sensor

This device contains one temperature sensor internally connected to the input channel

of AD26, see Table 66 for details of the linearity factor.

The sensor must be calibrated to gain good accuracy, so as to provide good linearity,

see also AN3031.

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                19

                                                             NXP Semiconductors
Overview

2.2.4     DAC

The 12-bit digital-to-analog converter (DAC) is a low-power, general-purpose DAC.

The output of the DAC can be placed on an external pin or set as one of the inputs to

the analog comparator, or ADC.

DAC module has the following features:

    • On-chip programmable reference generator output. The voltage output range is

    from 1⁄4096 Vin to Vin, and the step is 1⁄4096 Vin, where Vin is the input voltage.
    • Vin can be selected from the reference source VDDA
    • Static operation in Normal Stop mode

    • 16-word data buffer supported with multiple operation modes

    • DMA support

2.2.5     CMP

The device contains one high-speed comparator and two 8-input multiplexers for both

the inverting and non-inverting inputs of the comparator. Each CMP input channel

connects to both muxes.

The CMP includes one 6-bit DAC, which provides a selectable voltage reference for

various user application cases. Besides, the CMP also has several module-to-module

interconnects in order to facilitate ADC triggering, TPM triggering, and interfaces.

The CMP has the following features:

    • Inputs may range from rail to rail

    • Programmable hysteresis control

    • Selectable interrupt on rising-edge, falling-edge, or both rising or falling edges of

    the comparator output

    • Selectable inversion on comparator output

    • Capability to produce a wide range of outputs such as sampled, digitally filtered

    • External hysteresis can be used at the same time that the output filter is used for

    internal functions

    • Two software selectable performance levels: shorter propagation delay at the

    expense of higher power and Low power with longer propagation delay

    • DMA transfer support

    • Functional in all modes of operation except in VLLS0 mode

    • The filter functions are not available in Stop, VLPS, LLS, or VLLSx modes

    • Integrated 6-bit DAC with selectable supply reference source and can be power

    down to conserve power

    • Two 8-to-1 channel mux

20                                                        KS22/KS20 Microcontroller, Rev. 3, 04/2016

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2.2.6  RTC

The RTC is an always powered-on block that remains active in all low power modes.

The time counter within the RTC is clocked by a 32.768 kHz clock sourced from an

external crystal using the RTC oscillator.

RTC is reset on power-on reset, and a software reset bit in RTC can also initialize all

RTC registers.

The RTC module has the following features

• 32-bit seconds counter with roll-over protection and 32-bit alarm

• 16-bit prescaler with compensation that can correct errors between 0.12 ppm and

3906 ppm

• Register write protection with register lock mechanism

• 1 Hz square wave or second pulse output with optional interrupt

2.2.7  PIT

The Periodic Interrupt Timer (PIT) is used to generate periodic interrupt to the CPU. It

has four independent channels and each channel has a 32-bit counter. Both channels

can be chained together to form a 64-bit counter.

Channel 0 can be used to periodically trigger DMA channel 0, and channel 1 can be

used to periodically trigger DMA channel 1. Either channel can be programmed as an

ADC trigger source, or TPM trigger source. Channel 0 can be programmed to trigger

DAC.

The PIT module has the following features:

• Each 32-bit timers is able to generate DMA trigger

• Each 32-bit timers is able to generate timeout interrupts

• Two timers can be cascaded to form a 64-bit timer

• Each timer can be programmed as ADC/TPM trigger source

2.2.8  PDB

The Programmable Delay Block (PDB) provides controllable delays from either an

internal or an external trigger, or a programmable interval tick, to the hardware trigger

inputs of ADCs and/or generates the interval triggers to DACs, so that the precise

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                 21

                                                                     NXP Semiconductors
Overview

timing between ADC conversions and/or DAC updates can be achieved. The PDB can

optionally provide pulse outputs (Pulse-Out's) that are used as the sample window in the

CMP block.

The PIT module has the following features:

    • Up to 15 trigger input sources and one software trigger source

    • Up to 8 configurable PDB channels for ADC hardware trigger

    • Up to 8 pulse outputs (pulse-out's)

2.2.9     LPTMR

The low-power timer (LPTMR) can be configured to operate as a time counter with

optional prescaler, or as a pulse counter with optional glitch filter, across all power

modes, including the low-leakage modes. It can also continue operating through most

system reset events, allowing it to be used as a time of day counter.

The LPTMR module has the following features:

    • 16-bit time counter or pulse counter with compare

       • Optional interrupt can generate asynchronous wakeup from any low-power

          mode

       • Hardware trigger output

       • Counter supports free-running mode or reset on compare

    • Configurable clock source for prescaler/glitch filter

    • Configurable input source for pulse counter

2.2.10    CRC

This device contains one cyclic redundancy check (CRC) module which can generate

16/32-bit CRC code for error detection.

The CRC module provides a programmable polynomial, WAS, and other parameters

required to implement a 16-bit or 32-bit CRC standard.

The CRC module has the following features:

    • Hardware CRC generator circuit using a 16-bit or 32-bit programmable shift

    register

    • Programmable initial seed value and polynomial

    • Option to transpose input data or output data (the CRC result) bitwise or bytewise.

    • Option for inversion of final CRC result

    • 32-bit CPU register programming interface

22                                                           KS22/KS20 Microcontroller, Rev. 3, 04/2016

NXP Semiconductors
                                                                                    Overview

2.2.11    UART

This device contains 3 basic universal asynchronous receiver/transmitter (UART)

modules with DMA function supported. Generally, this module is used in RS-232,

RS-485, and other communications. It also supports LIN slave operation and

ISO7816.

The UART module has the following features:

• Full-duplex operation

• 13-bit baud rate selection with /32 fractional divide, based on the module clock

frequency

• Programmable 8-bit or 9-bit data format

• Programmable transmitter output polarity

• Programmable receive input polarity

• Up to 14-bit break character transmission.

• 11-bit break character detection option

• Two receiver wakeup methods with idle line or address mark wakeup

• Address match feature in the receiver to reduce address mark wakeup ISR

overhead

• Ability to select MSB or LSB to be the first bit on wire

• UART0 supporting ISO-7816 protocol to interface with SIM cards and smart

cards

• Receiver framing error detection

• Hardware parity generation and checking

• 1/16 bit-time noise detection

• DMA interface

2.2.12    LPUART

This device contains one Low-Power UART module, and can work in Stop and VLPS

modes. The module also supports 4× to 32× data oversampling rate to meet different

applications.

The LPUART module has the following features:

• Programmable baud rates (13-bit modulo divider) with configurable oversampling

ratio from 4× to 32×

• Transmit and receive baud rate can operate asynchronous to the bus clock and can

be configured independently of the bus clock frequency, support operation in Stop

mode

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                          23

                                                                     NXP Semiconductors
Overview

    •  Interrupt, DMA or polled operation

    •  Hardware parity generation and checking

    •  Programmable 8-bit, 9-bit or 10-bit character length

    •  Programmable 1-bit or 2-bit stop bits

    •  Three receiver wakeup methods

       • Idle line wakeup

       • Address mark wakeup

       • Receive data match

    •  Automatic address matching to reduce ISR overhead:

       • Address mark matching

       • Idle line address matching

       • Address match start, address match end

    •  Optional 13-bit break character generation / 11-bit break character detection

    •  Configurable idle length detection supporting 1, 2, 4, 8, 16, 32, 64 or 128 idle

       characters

    •  Selectable transmitter output and receiver input polarity

2.2.13    SPI

This device contains two SPI modules. The SPI module provides a synchronous serial

bus for communication between a chip and an external peripheral device.

The SPI modules have the following features:

    • Full-duplex, three-wire synchronous transfers

    • Master mode, or slave mode

    • Data streaming operation in Slave mode with continuous slave selection

    • Buffered transmit/receive operation using the transmit/receive first in first out

       (TX/RX FIFO) with depth of 4 entries

    • Programmable transfer attributes on a per-frame basis

    • Multiple peripheral chip select (PCS) (6 PCS available for SPI0 and 4 PCS for

       SPI1), expandable to 64 with external demultiplexer

    • Deglitching support for up to 32 peripheral chip selects (PCSes) with external

       demultiplexer

    • DMA support for adding entries to TX FIFO and removing entries from RX FIFO

    • Global interrupt request line

    • Modified SPI transfer formats for communication with slower peripheral devices

    • Power-saving architectural features

24                                                           KS22/KS20 Microcontroller, Rev. 3, 04/2016

NXP Semiconductors
                                                                                   Overview

2.2.14  FlexCAN

For KS22, the device contains two FlexCAN modules. For KS20, it has only one

FlexCAN module. The FlexCAN module is a communication controller implementing

the CAN protocol according to the ISO 11898-1 standard and CAN 2.0 B protocol

specifications.

The FlexCAN module contains 16 message buffers. Each message buffer is 16 bytes.

The FlexCAN module has the following features:

• Flexible mailboxes of zero to eight bytes data length

• Each mailbox configurable as receive or transmit, all supporting standard and

extended messages

• Individual Rx Mask registers per mailbox

• Full-featured Rx FIFO with storage capacity for up to six frames and automatic

internal pointer handling with DMA support

• Transmission abort capability

• Programmable clock source to the CAN Protocol Interface, either peripheral clock

or oscillator clock

• RAM not used by reception or transmission structures can be used as general

purpose RAM space

• Listen-Only mode capability

• Programmable Loop-Back mode supporting self-test operation

• Programmable transmission priority scheme: lowest ID, lowest buffer number, or

highest priority

• Time stamp based on 16-bit free-running timer

• Global network time, synchronized by a specific message

• Maskable interrupts

• Independence from the transmission medium (an external transceiver is assumed)

• Short latency time due to an arbitration scheme for high-priority messages

• Low power modes, with programmable wake up on bus activity

• Remote request frames may be handled automatically or by software

• CAN bit time settings and configuration bits can only be written in Freeze mode

• Tx mailbox status (Lowest priority buffer or empty buffer)

• Identifier Acceptance Filter Hit Indicator (IDHIT) register for received frames

• SYNCH bit available in Error in Status 1 register to inform that the module is

synchronous with CAN bus

• CRC status for transmitted message

• Rx FIFO Global Mask register

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                          25

                                                                     NXP Semiconductors
Overview

    • Selectable priority between mailboxes and Rx FIFO during matching process

    • Powerful Rx FIFO ID filtering, capable of matching incoming IDs against either

    128 extended, 256 standard, or 512 partial (8 bit) IDs, with up to 32 individual

    masking capability

2.2.15    LPI2C

This device contains two LPI2C modules. The LPI2C is a low power Inter-Integrated

Circuit (I2C) module that supports an efficient interface to an I2C bus as a master

and/or a slave. The LPI2C can continue operating in stop modes provided an

appropriate clock is available and is designed for low CPU overhead with DMA

offloading of FIFO register accesses. The LPI2C implements logic support for standard-

mode, fast-mode, fast-mode plus and ultra-fast modes of operation. The LPI2C module

also complies with the System Management Bus (SMBus) Specification, version 2.

The LPI2C modules have the following features:

    • Standard, Fast, Fast+ and Ultra Fast modes are supported

    • HS-mode supported in slave mode

    • Multi-master support including synchronization and arbitration

    • Clock stretching

    • General call, 7-bit and 10-bit addressing

    • Software reset, START byte and Device ID require software support

    • For master mode:

    • command/transmit FIFO of 4 words

    • receive FIFO of 4 words

    • For slave mode:

    • separate I2C slave registers to minimize software overhead due to master/slave

          switching

    • support for 7-bit or 10-bit addressing, address range, SMBus alert and general

          call address

    • transmit/receive data register supporting interrupt or DMA requests

2.2.16    USB

This device contains one USB module which implements a USB2.0 full-speed

compliant peripheral and interfaces to the on-chip USBFS transceiver. It enables

IRC48M to allow crystal-less USB operation.

The USBFS has the following features:

26                                               KS22/KS20 Microcontroller, Rev. 3, 04/2016

NXP Semiconductors
                                                                                     Overview

•  USB 1.1 and 2.0 compliant full-speed device  controller

•  16 bidirectional end points

•  DMA or FIFO data stream interfaces

•  Low-power consumption

•  IRC48M with clock-recovery is supported to   eliminate the  48  MHz  crystal. It is

   used for USB device-only implementation.

2.2.17  I2S

The I2S module provides a synchronous audio interface (SAI), which can be clocked

by bus clock, PLL/FLL output clock or external oscillator clock. The module supports

asynchronous bit clocks (BCLKs) that can be generated internally from the audio

master clock or supplied externally. And also supports the option for synchronous

operation between the receiver and transmitter. And it can be functional in stop or

very low power mode.

I2S module has the following features:

• Transmitter with independent bit clock and frame sync supporting 1 data channel

• Receiver with independent bit clock and frame sync supporting 1 data channel

• Maximum frame size of 16 words

• Word size of between 8-bits and 32-bits

• Word size configured separately for first word and remaining words in frame

• Asynchronous 8 × 32-bit FIFO for each transmit and receive channels

• Supports graceful restart after FIFO error

• Supports automatic restart after FIFO error without software intervention

• Supports packing of 8-bit and 16-bit data into each 32-bit FIFO word

2.2.18  FlexIO

The FlexIO is a highly configurable module providing a wide range of protocols

including, but not limited to UART, I2C, SPI, I2S, and PWM/Waveform generation.

The module supports programmable baud rates independent of bus clock frequency,

with automatic start/stop bit generation.

The FlexIO module has the following features:

• Functional in VLPR/VLPW/Stop/VLPS mode provided the clock it is using

   remains enabled

• Four 32-bit double buffered shift registers with transmit, receive, and data match

   modes, and continuous data transfer

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                              27

                                                                        NXP Semiconductors
Overview

    •  The timing of the shifter's shift, load and store events are controlled by the highly

       flexible 16-bit timer assigned to the shifter

    •  Two or more shifters can be concatenated to support large data transfer sizes

    •  Each 16-bit timers operates independently, supports for reset, enable and disable on

       a variety of internal or external trigger conditions with programmable trigger

       polarity

    •  Flexible pin configuration supporting output disabled, open drain, bidirectional

       output data and output mode

    •  Supports interrupt, DMA or polled transmit/receive operation

2.2.19    Port control and GPIO

The Port Control and Interrupt (PORT) module provides support for port control, digital

filtering, and external interrupt functions. The GPIO data direction and output data

registers control the direction and output data of each pin when the pin is configured for

the GPIO function. The GPIO input data register displays the logic value on each pin

when the pin is configured for any digital function, provided the corresponding Port

Control and Interrupt module for that pin is enabled.

The following figure shows the basic I/O pad structure. This diagram applies to all I/O

pins except RESET_b and those configured as pseudo open-drain outputs. RESET_b is

a true open-drain pin without p-channel output driver or diode to the ESD bus. Pseudo

open-drain pins have the p-channel output driver disabled when configured for open-

drain operation. None of the I/O pins, including open-drain and pseudo open-drain pins,

are allowed to go above VDD.

28                                                     KS22/KS20 Microcontroller, Rev. 3, 04/2016

NXP Semiconductors
                                                                                     Overview

     Digital input        IBE=1 whenever         PFE

                          MUX≠000

                                            IBE         LPF

                                                 MUX            ESD

                                                                Bus

                                            VDD

     PE                                          RPULL

     PS

     Analog input

     Digital output       DSE

                          SRE

                     Figure 4. I/O simplified block diagram

The  PORT module has the following features:

•    all PIN support interrupt enable

•    Configurable edge (rising, falling, or both) or level sensitive interrupt type

•    Support DMA request

•    Asynchronous wake-up in low-power modes

•    Configurable pullup, pulldown, and pull-disable on select pins

•    Configurable high and low drive strength on selected pins

•    Configurable fast and slow slew rates on selected pins

•    Configurable passive filter on selected pins

•    Individual mux control field supporting analog or pin disabled, GPIO, and       up  to

     chip-specific digital functions

•    Pad configuration fields are functional in all digital pin muxing modes.

The  GPIO module has the following features:

•    Port Data Input register visible in all digital pin-multiplexing modes

•    Port Data Output register with corresponding set/clear/toggle registers

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                   29

                                                                              NXP Semiconductors
Memory map

    • Port Data Direction register

    • GPIO support single-cycle access via fast GPIO.

3   Memory map

This device contains various memories and memory-mapped peripherals which are

located in a 4 GB memory space. For more details of the system memory and peripheral

locations, see the Memory Map chapter in the Reference Manual.

                                                                                                          0x4000_0000  Reserved

                                                                                                          0x4000_8000  DMA controller

                                                                                                          0x4000_9000  DMA controller transfer control descriptors

                                                                                                          0x4000_A000  Reserved

                                                                                                          0x4001_F000  Flash memory controller (FMC)

                                 0x0000_0000                                                              0x4002_0000  Flash memory

                                                                                                          0x4002_1000  DMA channel mutiplexer

                                                                                                          0x4002_2000  Reserved

                                                                              Flash                       0x4002_4000  FlexCAN 0

                                                                                                          0x4002_5000  FlexCAN 1 (only for KS22)

0x0000_0000                                                                                               0x4002_6000  Reserved

             Code space          0x07FF_FFFF                                                              0x4002_9000  Random Number Generator (RNGA)

                                                    note:                                                 0x4002_A000  LPUART 0

0x0800_0000                                         take 256 KB flash memory as an example                0x4002_B000  Reserved

                                                                                                          0x4002_C000  SPI 0

             Reserved                                                                                     0x4002_D000  SPI 1

                                                                                                          0x4002_E000  Reserved

0x1C00_0000                                                                                               0x4002_F000  I2S 0

                                 0x1C00_0000                                                              0x4003_0000  I2S 1

                                                                              SRAM_L                      0x4003_1000  Reserved

             Data space                                                                                   0x4003_2000  CRC

                                                                                                          0x4003_3000  Reserved

                                 0x2000_0000                                                              0x4003_6000  Programmable delay block (PDB)

0x2010_0000                                                                                               0x4003_7000  Periodic interrupt timers (PIT)

                                                                              SRAM_U                      0x4003_8000  TPM 0

                                                                                                          0x4003_9000  TPM 1

             Reserved *          0x200F_FFFF                                                              0x4003_A000  TPM 2

                          note:                                                                           0x4003_B000  ADC 0

                          0x2200_0000–0x23FF_FFFF: Aliased to SRAM_U bitband                              0x4003_C000  Reserved

                          0x3000_0000–0x33FF_FFF: Program Flash and read only data                        0x4003_D000  Real-time clock (RTC)

0x4000_0000                                                                                               0x4003_E000  VBAT register file

                                                                                                          0x4003_F000  DAC 0

             Public                                                                                       0x4004_0000  Low-power timer (LPTMR)

             peripherals         0x4000_0000                                  AIPS                        0x4004_1000  System register file

                                                                                                          0x4004_2000  Reserved

                                                                              peripherals                 0x4004_7000  SIM low-power logic

0x4010_0000                      0x4007_FFFF                                                              0x4004_8000  System integration module (SIM)

                                 0x4008_0000                                  Reserved                    0x4004_9000  Port A multiplexing control

                                 0x400F_EFFF                                                              0x4004_A000  Port B multiplexing control

             Reserved *   note:                                                            0x400F_F000    0x4004_B000  Port C multiplexing control

                          0x4200_0000–0x42FF_FFFF                             GPIO                        0x4004_C000  Port D multiplexing control

                          : Aliased to peripheral bridge (AIPS-lite) bitband               0x400F_FFFF    0x4004_D000  Port E multiplexing control

                          0x43FE_0000–0x43FF_FFFF                                                         0x4004_E000  Reserved

0xE000_0000               : Aliased to general purpose input/output(GPIO) bitband                         0x4005_2000  Software watchdog

                                                                                                          0x4005_3000  Reserved

             Private      note:                                                                           0x4005_F000  FlexIO

                          0xE000_0000–0xE000_0FFF: Instrumentation Trace Macrocell (ITM)                  0x4006_0000  Reserved

             Peripheral   0xE000_1000–0xE000_1FFF: Data Watchpoint and Trace (DWT)                        0x4006_1000  External watchdog

             Bus          0xE000_2000–0xE000_2FFF: Flash Patch and Breakpoint (FPB)                       0x4006_2000  Reserved

             (PPB) *      0xE000_3000–0xE000_DFFF: Reserved                                               0x4006_4000  Multi-purpose Clock Generator (MCG)

                          0xE000_E000–0xE000_EFFF: System Control Space (SCS) (for NVIC and FPU)          0x4006_5000  System oscillator (OSC)

                          0xE000_F000–0xE003_FFFF: Reserved                                               0x4006_6000  LPI2C 0

                          0xE004_0000–0xE004_0FFF: Trace Port Interface Unit (TPIU)                       0x4006_7000  LPI2C 1

                          0xE004_1000–0xE004_1FFF: Reserved                                               0x4006_8000

                          0xE004_2000–0xE004_2FFF: Reserved                                               0x4006_A000  Reserved

                          0xE004_3000–0xE004_3FFF: Reserved                                               0x4006_B000  UART 0

                          0xE004_4000–0xE007_FFFF: Reserved                                                            UART 1

                          0xE008_0000–0xE008_0FFF: Miscellaneous Control Module (MCM)                     0x4006_C000  UART 2

                          0xE008_1000–0xE008_1FFF: Reserved                                               0x4006_D000  Reserved

0xFFFF_FFFF               0xE008_2000–0xE00F_EFFF: Reserved                                               0x4007_2000  USB Full Speed OTG Controller

                          0xE00F_F000–0xE00F_FFFF: ROM Table - allows auto-detection of debug components  0x4007_3000  CMP (with 6-bit DAC)

                          0xE010_0000–0xFFFF_FFFF:  Reserved                                              0x4007_4000  Reserved

                                                                                                          0x4007_C000  Low-leakage wakeup unit (LLWU)

                                                                                                          0x4007_D000  Power management controller (PMC)

                                                                                                          0x4007_E000  System Mode controller (SMC)

                                                                                                          0x4007_F000  Reset Control Module (RCM)

                                                                                                          0x4007_FFFF

                                                                              Figure 5. Memory map

30                                                                                                        KS22/KS20 Microcontroller, Rev. 3, 04/2016

NXP Semiconductors
                                                                                                                 Pinouts

4     Pinouts

4.1       Signal Multiplexing and Pin Assignments

The following table shows the signals available on each pin and the locations of these

pins on the devices supported by this document. The Port Control Module is

responsible for selecting which ALT functionality is available on each pin.

                                                             NOTE

                 For KS20, only CAN0 exists. For KS22, there are two

                 instances of CAN module (CAN0 and CAN1).

100   64    48   Pin Name       Default       ALT0  ALT1       ALT2           ALT3  ALT4       ALT5  ALT6        ALT7

LQFP  LQFP  QFN

   1  1     1    PTE0/      ADC0_SE4a    ADC0_SE4a  PTE0/      SPI1_PCS1  UART1_TX                   LPI2C1_SDA  RTC_

                 CLKOUT32K                          CLKOUT32K                                                    CLKOUT

   2  2     2    PTE1/      ADC0_SE5a    ADC0_SE5a  PTE1/      SPI1_SOUT  UART1_RX                   LPI2C1_SCL  SPI1_SIN

                 LLWU_P0                            LLWU_P0

   3  —     3    PTE2/      ADC0_SE6a    ADC0_SE6a  PTE2/      SPI1_SCK   UART1_

                 LLWU_P1                            LLWU_P1               CTS_b

   4  —     4    PTE3       ADC0_SE7a    ADC0_SE7a  PTE3       SPI1_SIN   UART1_                                 SPI1_SOUT

                                                                          RTS_b

   5  —     5    PTE4/      DISABLED                PTE4/      SPI1_PCS0  LPUART0_                               LPI2C1_SDA

                 LLWU_P2                            LLWU_P2               TX

   6  —     6    PTE5       DISABLED                PTE5       SPI1_PCS2  LPUART0_                               LPI2C1_SCL

                                                                          RX

   7  —     —    PTE6       DISABLED                PTE6       SPI1_PCS3  LPUART0_  I2S0_MCLK                    USB_SOF_

                                                                          CTS_b                                  OUT

   8  3     7    VDD        VDD          VDD

   9  4     8    VSS        VSS          VSS

10    5     9    USB0_DP    USB0_DP      USB0_DP

11    6     10   USB0_DM    USB0_DM      USB0_DM

12    7     11   USBVDD     USBVDD       USBVDD

13    —     —    NC         NC           NC

14    8     —    ADC0_DP1   ADC0_DP1     ADC0_DP1

15    —     —    ADC0_DM1   ADC0_DM1     ADC0_DM1

16    —     —    ADC0_DP2   ADC0_DP2     ADC0_DP2

17    —     —    ADC0_DM2   ADC0_DM2     ADC0_DM2

18    9     —    ADC0_DP0   ADC0_DP0     ADC0_DP0

19    10    —    ADC0_DM0   ADC0_DM0     ADC0_DM0

20    11    —    ADC0_DP3   ADC0_DP3     ADC0_DP3

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                                                 31

                                                                                                     NXP Semiconductors
Pinouts

100   64    48   Pin Name   Default          ALT0  ALT1       ALT2       ALT3      ALT4        ALT5        ALT6           ALT7

LQFP  LQFP  QFN

21    12    —    ADC0_DM3   ADC0_DM3    ADC0_DM3

22    13    12   VDDA       VDDA        VDDA

23    14    12   VREFH      VREFH       VREFH

24    15    13   VREFL      VREFL       VREFL

25    16    13   VSSA       VSSA        VSSA

26    17    —    CMP0_IN5   CMP0_IN5    CMP0_IN5

27    18    —    DAC0_OUT/  DAC0_OUT/   DAC0_OUT/

                 ADC0_SE23  ADC0_SE23   ADC0_SE23

28    19    14   XTAL32     XTAL32      XTAL32

29    20    15   EXTAL32    EXTAL32     EXTAL32

30    21    16   VBAT       VBAT        VBAT

31    —     —    PTE24      ADC0_SE17   ADC0_SE17  PTE24      CAN1_TX    TPM0_CH0  I2S1_TX_FS  LPI2C0_SCL  EWM_OUT_b

32    —     —    PTE25      ADC0_SE18   ADC0_SE18  PTE25      CAN1_RX    TPM0_CH1  I2S1_TX_    LPI2C0_SDA  EWM_IN

                                                                                   BCLK

33    —     —    PTE26/     DISABLED               PTE26/                          I2S1_TXD0               RTC_        USB_CLKIN

                 CLKOUT32K                         CLKOUT32K                                               CLKOUT

34    22    17   PTA0       JTAG_TCLK/             PTA0       UART0_     TPM0_CH5              EWM_IN                  JTAG_TCLK/

                            SWD_CLK                           CTS_b                                                    SWD_CLK

35    23    18   PTA1       JTAG_TDI               PTA1       UART0_RX             CMP0_OUT    LPI2C1_     TPM1_CH1    JTAG_TDI

                                                                                               HREQ

36    24    19   PTA2       JTAG_TDO/              PTA2       UART0_TX                                     TPM1_CH0    JTAG_TDO/

                            TRACE_                                                                                     TRACE_

                            SWO                                                                                        SWO

37    25    20   PTA3       JTAG_TMS/              PTA3       UART0_     TPM0_CH0              EWM_OUT_b               JTAG_TMS/

                            SWD_DIO                           RTS_b                                                    SWD_DIO

38    26    21   PTA4/      NMI_b                  PTA4/                 TPM0_CH1                          I2S0_MCLK   NMI_b

                 LLWU_P3                           LLWU_P3

39    27    —    PTA5       DISABLED               PTA5       USB_CLKIN  TPM0_CH2                          I2S0_TX_    JTAG_TRST_

                                                                                                           BCLK        b

40    —     —    VDD        VDD         VDD

41    —     —    VSS        VSS         VSS

42    28    —    PTA12      DISABLED               PTA12      CAN0_TX    TPM1_CH0                          I2S0_TXD0

43    29    —    PTA13/     DISABLED               PTA13/     CAN0_RX    TPM1_CH1                          I2S0_TX_FS

                 LLWU_P4                           LLWU_P4

44    —     —    PTA14      DISABLED               PTA14      SPI0_PCS0  UART0_TX                          I2S0_RX_

                                                                                                           BCLK

45    —     —    PTA15      DISABLED               PTA15      SPI0_SCK   UART0_RX                          I2S0_RXD0

46    —     —    PTA16      DISABLED               PTA16      SPI0_SOUT  UART0_                            I2S0_RX_FS

                                                                         CTS_b

47    —     —    PTA17      DISABLED               PTA17      SPI0_SIN   UART0_                            I2S0_MCLK

                                                                         RTS_b

48    30    22   VDD        VDD         VDD

49    31    23   VSS        VSS         VSS

50    32    24   PTA18      EXTAL0      EXTAL0     PTA18                           TPM_CLKIN0

32                                                                                 KS22/KS20 Microcontroller, Rev. 3, 04/2016

NXP Semiconductors
                                                                                                                 Pinouts

100   64    48   Pin Name  Default         ALT0  ALT1     ALT2            ALT3   ALT4        ALT5    ALT6            ALT7

LQFP  LQFP  QFN

51    33    25   PTA19     XTAL0      XTAL0      PTA19                           TPM_CLKIN1          LPTMR0_

                                                                                                     ALT1

52    34    26   RESET_b   RESET_b    RESET_b

53    35    27   PTB0/     ADC0_SE8   ADC0_SE8   PTB0/    LPI2C0_SCL  TPM1_CH0                       FXIO0_D4    UART0_RX

                 LLWU_P5                         LLWU_P5

54    36    28   PTB1      ADC0_SE9   ADC0_SE9   PTB1     LPI2C0_SDA  TPM1_CH1               EWM_IN  FXIO0_D5    UART0_TX

55    37    29   PTB2      ADC0_SE12  ADC0_SE12  PTB2     LPI2C0_SCL  UART0_                         FXIO0_D6    CAN1_RX

                                                                      RTS_b

56    38    30   PTB3      ADC0_SE13  ADC0_SE13  PTB3     LPI2C0_SDA  UART0_                         FXIO0_D7    CAN1_TX

                                                                      CTS_b

57    —     —    PTB9      DISABLED              PTB9     SPI1_PCS1   LPUART0_

                                                                      CTS_b

58    —     —    PTB10     DISABLED              PTB10    SPI1_PCS0   LPUART0_   I2S1_TX_

                                                                      RX         BCLK

59    —     —    PTB11     DISABLED              PTB11    SPI1_SCK    LPUART0_   I2S1_TX_FS

                                                                      TX

60    —     —    VSS       VSS        VSS

61    —     —    VDD       VDD        VDD

62    39    31   PTB16     DISABLED              PTB16    SPI1_SOUT   UART0_RX   TPM_CLKIN0          EWM_IN      I2S1_TXD0

                                                                                                                 (Note:

                                                                                                                 100LQFP

                                                                                                                 only)

63    40    —    PTB17     DISABLED              PTB17    SPI1_SIN    UART0_TX   TPM_CLKIN1          EWM_OUT_b   FXIO0_D0

64    41    32   PTB18     DISABLED              PTB18    CAN0_TX     TPM2_CH0   I2S0_TX_                        FXIO0_D1

                                                                                 BCLK

65    42    33   PTB19     DISABLED              PTB19    CAN0_RX     TPM2_CH1   I2S0_TX_FS                      FXIO0_D2

66    —     —    PTB20     DISABLED              PTB20                                               CMP0_OUT    FXIO0_D4

67    —     —    PTB21     DISABLED              PTB21                                               FXIO0_D5

68    —     —    PTB22     DISABLED              PTB22                                               FXIO0_D6

69    —     —    PTB23     DISABLED              PTB23                SPI0_PCS5                      FXIO0_D7

70    43    —    PTC0      ADC0_SE14  ADC0_SE14  PTC0     SPI0_PCS4   PDB0_      USB_SOF_            FXIO0_D3    SPI0_PCS0

                                                                      EXTRG      OUT

71    44    34   PTC1/     ADC0_SE15  ADC0_SE15  PTC1/    SPI0_PCS3   UART1_     TPM0_CH0            I2S0_TXD0   LPUART0_

                 LLWU_P6                         LLWU_P6              RTS_b                                      RTS_b

72    45    35   PTC2      ADC0_SE4b  ADC0_SE4b  PTC2     SPI0_PCS2   UART1_     TPM0_CH1            I2S0_TX_FS  LPUART0_

                                                                      CTS_b                                      CTS_b

73    46    36   PTC3/     DISABLED              PTC3/    SPI0_PCS1   UART1_RX   TPM0_CH2    CLKOUT  I2S0_TX_    LPUART0_

                 LLWU_P7                         LLWU_P7                                             BCLK        RX

74    47    —    VSS       VSS        VSS

75    48    —    VDD       VDD        VDD

76    49    37   PTC4/     DISABLED              PTC4/    SPI0_PCS0   UART1_TX   TPM0_CH3            LPI2C0_     LPUART0_

                 LLWU_P8                         LLWU_P8                                             HREQ        TX

77    50    38   PTC5/     DISABLED              PTC5/    SPI0_SCK    LPTMR0_    I2S0_RXD0           CMP0_OUT    TPM0_CH2

                 LLWU_P9                         LLWU_P9              ALT2

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                                                  33

                                                                                                     NXP Semiconductors
Pinouts

100   64    48   Pin Name  Default         ALT0  ALT1      ALT2            ALT3  ALT4        ALT5      ALT6   ALT7

LQFP  LQFP  QFN

78    51    39   PTC6/     CMP0_IN0   CMP0_IN0   PTC6/     SPI0_SOUT   PDB0_     I2S0_RX_          I2S0_MCLK  LPI2C0_SCL

                 LLWU_P10                        LLWU_P10              EXTRG     BCLK

79    52    40   PTC7      CMP0_IN1   CMP0_IN1   PTC7      SPI0_SIN    USB_SOF_  I2S0_RX_FS                   LPI2C0_SDA

                                                                       OUT

80    53    —    PTC8      CMP0_IN2   CMP0_IN2   PTC8      LPI2C0_               I2S0_MCLK         FXIO0_D0   I2S1_RXD0

                                                           SCLS

81    54    —    PTC9      CMP0_IN3   CMP0_IN3   PTC9      LPI2C0_               I2S0_RX_          FXIO0_D1   I2S1_RX_

                                                           SDAS                  BCLK                         BCLK

82    55    —    PTC10     DISABLED              PTC10     LPI2C1_SCL            I2S0_RX_FS        FXIO0_D2   I2S1_RX_FS

83    56    —    PTC11/    DISABLED              PTC11/    LPI2C1_SDA                              FXIO0_D3   I2S1_MCLK

                 LLWU_P11                        LLWU_P11

84    —     —    PTC12     DISABLED              PTC12     LPI2C1_               TPM_CLKIN0                   FXIO0_D0

                                                           SCLS

85    —     —    PTC13     DISABLED              PTC13     LPI2C1_               TPM_CLKIN1                   FXIO0_D1

                                                           SDAS

86    —     —    PTC14     DISABLED              PTC14                           LPUART0_                     FXIO0_D2

                                                                                 RTS_b

87    —     —    PTC15     DISABLED              PTC15                           LPUART0_                     FXIO0_D3

                                                                                 CTS_b

88    —     —    VSS       VSS        VSS

89    —     —    VDD       VDD        VDD

90    —     —    PTC16     DISABLED              PTC16     CAN1_RX     LPUART0_                               FXIO0_D4

                                                                       RX

91    —     —    PTC17     DISABLED              PTC17     CAN1_TX     LPUART0_                               FXIO0_D5

                                                                       TX

92    —     —    PTC18     DISABLED              PTC18                 LPUART0_

                                                                       RTS_b

93    57    41   PTD0/     DISABLED              PTD0/     SPI0_PCS0   UART2_                      LPUART0_   FXIO0_D6

                 LLWU_P12                        LLWU_P12              RTS_b                       RTS_b

94    58    42   PTD1      ADC0_SE5b  ADC0_SE5b  PTD1      SPI0_SCK    UART2_                      LPUART0_   FXIO0_D7

                                                                       CTS_b                       CTS_b

95    59    43   PTD2/     DISABLED              PTD2/     SPI0_SOUT   UART2_RX                    LPUART0_   LPI2C0_SCL

                 LLWU_P13                        LLWU_P13                                          RX

96    60    44   PTD3      DISABLED              PTD3      SPI0_SIN    UART2_TX                    LPUART0_   LPI2C0_SDA

                                                                                                   TX

97    61    45   PTD4/     DISABLED              PTD4/     SPI0_PCS1   UART0_    TPM0_CH4          EWM_IN     SPI1_PCS0

                 LLWU_P14                        LLWU_P14              RTS_b

98    62    46   PTD5      ADC0_SE6b  ADC0_SE6b  PTD5      SPI0_PCS2   UART0_    TPM0_CH5          EWM_OUT_b  SPI1_SCK

                                                                       CTS_b

99    63    47   PTD6/     ADC0_SE7b  ADC0_SE7b  PTD6/     SPI0_PCS3   UART0_RX                               SPI1_SOUT

                 LLWU_P15                        LLWU_P15

100   64    48   PTD7      DISABLED              PTD7                  UART0_TX                               SPI1_SIN

34                                                                               KS22/KS20   Microcontroller, Rev. 3, 04/2016

NXP Semiconductors
                                                                                                                     Pinouts

4.2    Pin properties

The following table lists the pin properties.

100LQF  64LQFP     48QFN      Pin              Driver     Default      Pull-up/     Slew       Passive     Open      Pin

    P                        Name           Strength      Status       pull-         Rate      Pin         Drain  Interrupt

                                                          after        down          after     Filter

                                                          POR          Setting       POR       after

                                                                       after                   POR

                                                                       POR

1       1       1         PTE0/             ND         Hi-Z         -            FS         N           N         Y

                          CLKOUT

                          32K

2       2       2         PTE1/             ND         Hi-Z         -            FS         N           N         Y

                          LLWU_P

                          0

3               3         PTE2/             ND         Hi-Z         -            FS         N           N         Y

                          LLWU_P

                          1

4               4         PTE3              ND         Hi-Z         -            FS         N           N         Y

5               5         PTE4/             ND         Hi-Z         -            FS         N           N         Y

                          LLWU_P

                          2

6               6         PTE5              ND         Hi-Z         -            FS         N           N         Y

7                         PTE6              ND         Hi-Z         -            FS         N           N         Y

8       3       7         VDD               -          -            -            -          -           -         -

9       4       8         VSS               -          -            -            -          -           -         -

9       4       9         VSS               -          -            -            -          -           -         -

10      5       10        USB0_D            -          Hi-Z         -            -          -           -         -

                          P

11      6       11        USB0_D            -          Hi-Z         -            -          -           -         -

                          M

12      7                 USBVDD            -          -            -            -          -           -         -

13                        NC                -          -            -            -          -           -         -

14      8                 ADC0_D            -          Hi-Z         -            -          -           -         -

                          P1

15                        ADC0_D            -          Hi-Z         -            -          -           -         -

                          M1

16                        ADC0_D            -          Hi-Z         -            -          -           -         -

                          P2

17                        ADC0_D            -          Hi-Z         -            -          -           -         -

                          M2

18      9                 ADC0_D            -          Hi-Z         -            -          -           -         -

                          P0

19      10                ADC0_D            -          Hi-Z         -            -          -           -         -

                          M0

                                            Table continues on the  next  page...

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                                                35

                                                                                                        NXP Semiconductors
Pinouts

100LQF   64LQFP     48QFN       Pin     Driver     Default      Pull-up/     Slew       Passive     Open         Pin

    P                         Name   Strength      Status       pull-         Rate      Pin         Drain  Interrupt

                                                   after        down          after     Filter

                                                   POR          Setting       POR       after

                                                                after                   POR

                                                                POR

20       11                ADC0_D    -          Hi-Z         -            -          -           -         -

                           P3

21       12                ADC0_D    -          Hi-Z         -            -          -           -         -

                           M3

22       13         12     VDDA      -          -            -            -          -           -         -

23       14         12     VREFH     -          Hi-Z         -            -          -           -         -

24       15         13     VREFL     -          Hi-Z         -            -          -           -         -

25       16         13     VSSA      -          Hi-Z         -            -          -           -         -

26       17                CMP0_IN   -          Hi-Z         -            -          -           -         -

                           5

27       18                DAC0_O    -          Hi-Z         -            -          -           -         -

                           UT/

                           ADC0_S

                           E23

28       19         14     XTAL32    -          Hi-Z         -            -          -           -         -

29       20         15     EXTAL32   -          Hi-Z         -            -          -           -         -

30       21         16     VBAT      -          -            -            -          -           -         -

31                         PTE24     ND         Hi-Z         -            FS         N           N         Y

32                         PTE25     ND         Hi-Z         -            FS         N           N         Y

33                         PTE26/    ND         Hi-Z         -            FS         N           N         Y

                           CLKOUT

                           32K

34       22         17     PTA0      ND         L            PD           FS         N           N         Y

35       23         18     PTA1      ND         H            PU           FS         N           N         Y

36       24         19     PTA2      ND         H            PU           FS         N           N         Y

37       25         20     PTA3      ND         H            PU           FS         N           N         Y

38       26         21     PTA4/     ND         H            PU           FS         N           N         Y

                           LLWU_P

                           3

39       27                PTA5      ND         Hi-Z         -            FS         N           N         Y

40                         VDD       -          -            -            -          -           -         -

41                         VSS       -          -            -            -          -           -         -

42       28                PTA12     ND         Hi-Z         -            FS         N           N         Y

43       29                PTA13/    ND         Hi-Z         -            FS         N           N         Y

                           LLWU_P

                           4

44                         PTA14     ND         Hi-Z         -            FS         N           N         Y

45                         PTA15     ND         Hi-Z         -            FS         N           N         Y

46                         PTA16     ND         Hi-Z         -            FS         N           N         Y

                                     Table continues on the  next  page...

36                                                                           KS22/KS20  Microcontroller,   Rev.  3,  04/2016

NXP Semiconductors
                                                                                                                     Pinouts

100LQF  64LQFP  48QFN               Pin         Driver     Default     Pull-up/     Slew       Passive     Open      Pin

    P                               Name     Strength      Status      pull-         Rate      Pin         Drain  Interrupt

                                                           after       down          after     Filter

                                                           POR         Setting       POR       after

                                                                       after                   POR

                                                                       POR

47                               PTA17       ND         Hi-Z        -            FS         N           N         Y

48      30      22               VDD         -          -           -            -          -           -         -

49      31      23               VSS         -          -           -            -          -           -         -

50      32      24               PTA18       ND         Hi-Z        -            FS         N           N         Y

51      33      25               PTA19       ND         Hi-Z        -            FS         N           N         Y

52      34      26               RESET_      -          H           PU           -          Y           N         -

                                 b

53      35      27               PTB0/       HD         Hi-Z        -            FS         N           N         Y

                                 LLWU_P

                                 5

54      36      28               PTB1        HD         Hi-Z        -            FS         N           N         Y

55      37      29               PTB2        ND         Hi-Z        -            FS         N           N         Y

56      38      30               PTB3        ND         Hi-Z        -            FS         N           N         Y

57                               PTB9        ND         Hi-Z        -            FS         N           N         Y

58                               PTB10       ND         Hi-Z        -            FS         N           N         Y

59                               PTB11       ND         Hi-Z        -            FS         N           N         Y

60                               VSS         -          -           -            -          -           -         -

61                               VDD         -          -           -            -          -           -         -

62      39      31               PTB16       ND         Hi-Z        -            FS         N           N         Y

63      40                       PTB17       ND         Hi-Z        -            FS         N           N         Y

64      41      32               PTB18       ND         Hi-Z        -            FS         N           N         Y

65      42      33               PTB19       ND         Hi-Z        -            FS         N           N         Y

66                               PTB20       ND         Hi-Z        -            FS         N           N         Y

67                               PTB21       ND         Hi-Z        -            FS         N           N         Y

68                               PTB22       ND         Hi-Z        -            FS         N           N         Y

69                               PTB23       ND         Hi-Z        -            FS         N           N         Y

70      43                       PTC0        ND         Hi-Z        -            FS         N           N         Y

71      44      34               PTC1/       ND         Hi-Z        -            FS         N           N         Y

                                 LLWU_P

                                 6

72      45      35               PTC2        ND         Hi-Z        -            FS         N           N         Y

73      46      36               PTC3/       HD         Hi-Z        -            FS         N           N         Y

                                 LLWU_P

                                 7

74      47                       VSS         -          -           -            -          -           -         -

75      48                       VDD         -          -           -            -          -           -         -

                                          Table continues on the    next page...

KS22/KS20 Microcontroller, Rev.  3, 04/2016                                                                               37

                                                                                                        NXP Semiconductors
Pinouts

100LQF   64LQFP     48QFN      Pin     Driver     Default      Pull-up/     Slew       Passive     Open      Pin

    P                         Name  Strength      Status       pull-         Rate      Pin         Drain  Interrupt

                                                  after        down          after     Filter

                                                  POR          Setting       POR       after

                                                               after                   POR

                                                               POR

76       49         37     PTC4/    HD         Hi-Z         -            FS         N           N         Y

                           LLWU_P

                           8

77       50         38     PTC5/    ND         Hi-Z         -            FS         N           N         Y

                           LLWU_P

                           9

78       51         39     PTC6/    ND         Hi-Z         -            FS         N           N         Y

                           LLWU_P

                           10

79       52         40     PTC7     ND         Hi-Z         -            FS         N           N         Y

80       53                PTC8     ND         Hi-Z         -            FS         N           N         Y

81       54                PTC9     ND         Hi-Z         -            FS         N           N         Y

82       55                PTC10    ND         Hi-Z         -            FS         N           N         Y

83       56                PTC11/   ND         Hi-Z         -            FS         N           N         Y

                           LLWU_P

                           11

84                         PTC12    ND         Hi-Z         -            FS         N           N         Y

85                         PTC13    ND         Hi-Z         -            FS         N           N         Y

86                         PTC14    ND         Hi-Z         -            FS         N           N         Y

87                         PTC15    ND         Hi-Z         -            FS         N           N         Y

88                         VSS      -          -            -            -          -           -         -

89                         VDD      -          -            -            -          -           -         -

90                         PTC16    ND         Hi-Z         -            FS         N           N         Y

91                         PTC17    ND         Hi-Z         -            FS         N           N         Y

92                         PTC18    ND         Hi-Z         -            FS         N           N         Y

93       57         41     PTD0/    ND         Hi-Z         -            FS         N           N         Y

                           LLWU_P

                           12

94       58         42     PTD1     ND         Hi-Z         -            FS         N           N         Y

95       59         43     PTD2/    ND         Hi-Z         -            FS         N           N         Y

                           LLWU_P

                           13

96       60         44     PTD3     ND         Hi-Z         -            FS         N           N         Y

97       61         45     PTD4/    HD         Hi-Z         -            FS         N           N         Y

                           LLWU_P

                           14

98       62         46     PTD5     HD         Hi-Z         -            FS         N           N         Y

99       63         47     PTD6/    HD         Hi-Z         -            FS         N           N         Y

                           LLWU_P

                           15

                                    Table continues on the  next page...

38                                                                          KS22/KS20 Microcontroller, Rev. 3, 04/2016

NXP Semiconductors
                                                                                                                             Pinouts

100LQF         64LQFP      48QFN    Pin       Driver      Default        Pull-up/   Slew      Passive         Open           Pin

     P                            Name       Strength     Status         pull-         Rate      Pin          Drain  Interrupt

                                                          after          down          after     Filter

                                                          POR            Setting       POR       after

                                                                         after                   POR

                                                                         POR

100         64            48      PTD7       HD         Hi-Z       -               FS         N          N           Y

Properties                    Abbreviation       Descriptions

Driver strength                   ND          Normal drive

                                  HD          High drive

Default status after POR          Hi-Z        High impendence

                                    H         High level

                                    L         Low level

Pull-up/pull-down setting         PU          Pull-up

after POR                         PD          Pull-down

Slew rate after POR               FS          Fast slew rate

                                  SS          Slow slew rate

Passive Pin Filter after            N         Disabled

POR                                 Y         Enabled

Open drain                          N         Disabled1

                                    Y         Enabled

Pin interrupt                       Y         Yes

1.  When UART or LPUART       module is enabled and a pin is functional  for  UART  or  LPUART,  this    pin  is  (pseudo-)  open

    drain configurable.

4.3     Module Signal Description Tables

The following sections correlate the chip-level signal name with the signal name used

in the module's chapter. They also briefly describe the signal function and direction.

4.3.1       Core Modules

                                    Table 9.     JTAG Signal Descriptions

    Chip signal name          Module signal  Description                                                                     I/O

                              name

     JTAG_TMS                 JTAG_TMS/      JTAG Test Mode Selection                                                        I

                              SWD_DIO

                                             Table continues on the next page...

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                                                         39

                                                                                                              NXP Semiconductors
Pinouts

                    Table 9.       JTAG Signal Descriptions

                                   (continued)

Chip signal name    Module signal  Description                                                            I/O

                    name

    JTAG_TCLK       JTAG_TCLK/     JTAG Test Clock                                                        I

                    SWD_CLK

    JTAG_TDI        JTAG_TDI       JTAG Test Data Input                                                   I

    JTAG_TDO        JTAG_TDO/      JTAG Test Data Output                                                  O

                    TRACE_SWO

    JTAG_TRST       JTAG_TRST_b    JTAG Reset                                                             I

                          Table    10.  SWD Signal        Descriptions

Chip signal name    Module signal  Description                                                               I/O

                    name

    SWD_DIO         JTAG_TMS/      Serial Wire Data                                                            I

                    SWD_DIO

    SWD_CLK         JTAG_TCLK/     Serial Wire Clock                                                           I

                    SWD_CLK

                          Table 11.     TPIU Signal Descriptions

Chip signal name    Module signal  Description                                                               I/O

                    name

    TRACE_SWO       JTAG_TDO/      Trace output data from the ARM CoreSight  debug  block  over  a           O

                    TRACE_SWO      single pin

4.3.2    System     Modules

                          Table    12.  EWM Signal Descriptions

Chip signal name    Module signal  Description                                                               I/O

                    name

    EWM_IN          EWM_in         EWM input for safety status of external safety circuits. The polarity       I

                                   of EWM_in is programmable using the EWM_CTRL[ASSIN] bit.

                                   The default polarity is active-low.

    EWM_OUT         EWM_out        EWM reset out signal                                                      O

40                                                                      KS22/KS20 Microcontroller, Rev.   3, 04/2016

NXP Semiconductors
                                                                                Pinouts

4.3.3  Clock      Modules

                           Table 13.             OSC Signal Descriptions

Chip signal name  Module signal             Description                         I/O

                  name

EXTAL0            EXTAL                     External clock/Oscillator input     I

XTAL0             XTAL                      Oscillator output                   O

                  Table 14.                      RTC OSC Signal Descriptions

Chip signal name  Module signal             Description                         I/O

                  name

EXTAL32           EXTAL32                   32.768 kHz oscillator input         I

XTAL32            XTAL32                    32.768 kHz oscillator output        O

4.3.4  Analog

                     Table                  15.  ADC 0 Signal Descriptions

Chip signal name  Module signal             Description                         I/O

                  name

ADC0_DP[3:0]      DADP3–DADP0               Differential Analog Channel Inputs  I

ADC0_DM[3:0]      DADM3–DADM0               Differential Analog Channel Inputs  I

ADC0_SEn          ADn                       Single-Ended Analog Channel Inputs  I

VREFH             VREFSH                    Voltage Reference Select High       I

VREFL             VREFSL                    Voltage Reference Select Low        I

VDDA              VDDA                      Analog Power Supply                 I

       VSSA       VSSA                      Analog Ground                       I

                     Table                  16.  CMP 0 Signal Descriptions

Chip signal name  Module signal             Description                         I/O

                  name

CMP0_IN[5:0]      IN[5:0]                   Analog voltage inputs               I

CMP0_OUT          CMPO                      Comparator output                   O

                     Table                  17.  DAC 0 Signal Descriptions

Chip signal name  Module signal             Description                         I/O

                  name

DAC0_OUT          —                         DAC output                          O

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                           41

                                                                                NXP Semiconductors
Pinouts

4.3.5    Timer      Modules

                       Table       18.     PDB 0 Signal Descriptions

Chip signal name    Module signal  Description                                                                I/O

                    name

    PDB0_EXTRG      EXTRG          External Trigger Input Source                                              I

                                   If the PDB is enabled and external trigger input source  is selected,

                                   a positive edge on the EXTRG signal resets and starts    the

                                   counter.

                    Table 19.           LPTMR 0 Signal Descriptions

Chip signal name    Module signal  Description                                                                I/O

                    name

LPTMR0_ALT[2:1]     LPTMR0_ALTn    Pulse Counter Input pin                                                    I

                          Table 20.        RTC Signal Descriptions

Chip signal name    Module signal  Description                                                                I/O

                    name

         VBAT       —              Backup battery supply for RTC and VBAT register file                       I

    RTC_CLKOUT      RTC_CLKOUT     1 Hz square-wave output or OSCERCLK                                        O

                       Table       21.  TPM 0 Signal Descriptions

Chip signal name    Module signal  Description                                                                I/O

                    name

    TPM_CLKIN[1:0]  TPM_EXTCLK     External clock. TPM external clock can be selected to increment            I

                                   the TPM counter on every rising edge synchronized to the counter

                                   clock.

    TPM0_CH[5:0]    TPM_CHn        TPM channel (n = 5 to 0). A TPM channel pin is configured as               I/O

                                   output when configured in an output compare or PWM mode and

                                   the TPM counter is enabled, otherwise the TPM channel pin is an

                                   input.

                       Table 22.        TPM 1 Signal Descriptions

Chip signal name    Module signal  Description                                                                I/O

                    name

    TPM_CLKIN[1:0]  TPM_EXTCLK     External clock. TPM external clock can be selected to increment            I

                                   the TPM counter on every rising edge synchronized to the counter

                                   clock.

                                   Table continues on the next page...

42                                                                      KS22/KS20 Microcontroller, Rev.   3,  04/2016

NXP Semiconductors
                                                                                                                 Pinouts

                  Table 22.                 TPM 1 Signal Descriptions (continued)

Chip signal name  Module signal             Description                                                             I/O

                  name

TPM1_CH[1:0]      TPM_CHn                   TPM channel (n = 5 to 0). A TPM channel pin is configured as            I/O

                                            output when configured in an output compare or PWM mode and

                                            the TPM counter is enabled, otherwise the TPM channel pin is an

                                            input.

                     Table                  23.  TPM 2 Signal Descriptions

Chip signal name  Module signal             Description                                                          I/O

                  name

TPM_CLKIN[1:0]    TPM_EXTCLK                External clock. TPM external clock can be selected to increment      I

                                            the TPM counter on every rising edge synchronized to the

                                            counter clock.

TPM2_CH[1:0]      TPM_CHn                   TPM channel (n = 5 to 0). A TPM channel pin is configured as         I/O

                                            output when configured in an output compare or PWM mode and

                                            the TPM counter is enabled, otherwise the TPM channel pin is an

                                            input.

4.3.6  Communication Interfaces

                  Table 24.                 USB FS OTG Signal Descriptions

Chip signal name  Module signal             Description                                                          I/O

                  name

USB0_DM           usb_dm                    USB D- analog data signal on the USB bus.                            I/O

USB0_DP           usb_dp                    USB D+ analog data signal on the USB bus.                            I/O

USB_CLKIN         —                         Alternate USB clock input                                            I

USB_SOF_OUT       —                         USB start of frame signal. Can be used to make the  USB   start  of  O

                                            frame available for external synchronization.

                     Table 25.                   CAN 0 Signal Descriptions

Chip signal name  Module signal             Description                                                          I/O

                  name

CAN0_RX           CAN Rx                    CAN Receive Pin                                                      Input

CAN0_TX           CAN Tx                    CAN Transmit Pin                                                     Output

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                                              43

                                                                                                      NXP Semiconductors
Pinouts

                    Table 26.  CAN 1 (for KS22 only) Signal Descriptions

Chip signal name    Module signal     Description                                                          I/O

                    name

    CAN1_RX         CAN Rx            CAN Receive Pin                                                      Input

    CAN1_TX         CAN Tx            CAN Transmit Pin                                                     Output

                               Table  27.  SPI 0 Signal Descriptions

Chip signal name    Module signal     Description                                                          I/O

                    name

    SPI0_PCS0       PCS0/SS           Peripheral Chip Select 0 (O)                                         I/O

    SPI0_PCS[3:1]   PCS[1:3]          Peripheral Chip Selects 1–3                                          O

    SPI0_PCS4       PCS4              Peripheral Chip Select 4                                             O

    SPI0_PCS5       PCS5/ PCSS        Peripheral Chip Select 5 /Peripheral Chip Select  Strobe             O

    SPI0_SIN        SIN               Serial Data In                                                       I

    SPI0_SOUT       SOUT              Serial Data Out                                                      O

    SPI0_SCK        SCK               Serial Clock (O)                                                     I/O

                               Table  28.  SPI 1 Signal Descriptions

Chip signal name    Module signal     Description                                                          I/O

                    name

    SPI1_PCS0       PCS0/SS           Peripheral Chip Select 0 (O)                                         I/O

    SPI1_PCS[3:1]   PCS[1:3]          Peripheral Chip Selects 1–3                                          O

    SPI1_SIN        SIN               Serial Data In                                                       I

    SPI1_SOUT       SOUT              Serial Data Out                                                      O

    SPI1_SCK        SCK               Serial Clock (O)                                                     I/O

                    Table          29.     LPI2C 0 Signal Descriptions

Chip signal name    Module signal     Description                                                          I/O

                    name

    LPI2C0_SCL      SCL               LPI2C clock line.                                                    I/O

    LPI2C0_SDA      SDA               LPI2C data line.                                                     I/O

    LPI2C0_HREQ     HREQ              Host request, can initiate an LPI2C master transfer if asserted and  I

                                      the I2C bus is idle.

    LPI2C0_SCLS     SCLS              Secondary I2C clock line. If LPI2C master/slave are configured to    I/O

                                      use separate pins, this the LPI2C slave SCL pin.

    LPI2C0_SDAS     SDAS              Secondary I2C data line. If LPI2C master/slave are configured to     I/O

                                      use separate pins, this the LPI2C slave SDA pin.

44                                                                  KS22/KS20 Microcontroller, Rev.        3, 04/2016

NXP Semiconductors
                                                                                                               Pinouts

                  Table                     30.  LPI2C 1 Signal Descriptions

Chip signal name  Module signal             Description                                                        I/O

                  name

LPI2C1_SCL        SCL                       LPI2C clock line.                                                  I/O

LPI2C1_SDA        SDA                       LPI2C data line.                                                   I/O

LPI2C1_HREQ       HREQ                      Host request, can initiate an LPI2C master transfer if asserted    I

                                            and the I2C bus is idle.

LPI2C1_SCLS       SCLS                      Secondary I2C clock line. If LPI2C master/slave are configured to  I/O

                                            use separate pins, this the LPI2C slave SCL pin.

LPI2C1_SDAS       SDAS                      Secondary I2C data line. If LPI2C master/slave are configured to   I/O

                                            use separate pins, this the LPI2C slave SDA pin.

                  Table                     31.  LPUART Signal Descriptions

Chip signal name  Module signal             Description                                                        I/O

                  name

LPUART0_TX        LPUART_TX                 Transmit data. This pin is normally an output, but is an input     O/I

                                            (tristated) in single wire mode whenever the transmitter is

                                            disabled or transmit direction is configured for receive data.

LPUART0_RX        LPUART_RX                 Receive data                                                       I

LPUART0_CTS       LPUART_CTS                Clear to send                                                      I

LPUART0_CTS       LPUART_RTS                Request to send                                                    I

                  Table                     32.  UART 0 Signal        Descriptions

Chip signal name  Module signal             Description                                                        I/O

                  name

UART0_CTS         CTS                       Clear to send                                                      I

UART0_RTS         RTS                       Request to send                                                    O

UART0_TX          TXD                       Transmit data                                                      O

UART0_RX          RXD                       Receive data                                                       I

                  Table                     33.  UART 1 Signal        Descriptions

Chip signal name  Module signal             Description                                                        I/O

                  name

UART1_CTS         CTS                       Clear to send                                                      I

UART1_RTS         RTS                       Request to send                                                    O

UART1_TX          TXD                       Transmit data                                                      O

UART1_RX          RXD                       Receive data                                                       I

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                                          45

                                                                                                         NXP Semiconductors
Pinouts

                    Table          34.  UART 2 Signal  Descriptions

Chip signal name    Module signal  Description                                                               I/O

                    name

    UART2_CTS       CTS            Clear to send                                                             I

    UART2_RTS       RTS            Request to send                                                           O

    UART2_TX        TXD            Transmit data                                                             O

    UART2_RX        RXD            Receive data                                                              I

                          Table    35.  I2S0 Signal Descriptions

Chip signal name    Module signal  Description                                                               I/O

                    name

    I2S0_MCLK       SAI_MCLK       Audio Master Clock. The master clock is an input when externally          I/O

                                   generated and an output when internally generated.

    I2S0_RX_BCLK    SAI_RX_BCLK    Receive Bit Clock. The bit clock is an input when externally              I/O

                                   generated and an output when internally generated.

    I2S0_RX_FS      SAI_RX_SYNC    Receive Frame Sync. The frame sync is an input sampled                    I/O

                                   synchronously by the bit clock when externally generated and an

                                   output generated synchronously by the bit clock when internally

                                   generated.

    I2S0_RXD        SAI_RX_DATA    Receive Data. The receive data is sampled synchronously by the            I

                                   bit clock.

    I2S0_TX_BCLK    SAI_TX_BCLK    Transmit Bit Clock. The bit clock is an input when externally             I/O

                                   generated and an output when internally generated.

    I2S0_TX_FS      SAI_TX_SYNC    Transmit Frame Sync. The frame sync is an input sampled                   I/O

                                   synchronously by the bit clock when externally generated and an

                                   output generated synchronously by the bit clock when internally

                                   generated.

    I2S0_TXD        SAI_TX_DATA    Transmit Data. The transmit data is generated synchronously by            O

                                   the bit clock and is tristated whenever not transmitting a word.

                          Table 36.     I2S1 Signal Descriptions

Chip signal name    Module signal  Description                                                               I/O

                    name

    I2S1_MCLK       SAI_MCLK       Audio Master Clock. The master clock is an input when externally          I/O

                                   generated and an output when internally generated.

    I2S1_RX_BCLK    SAI_RX_BCLK    Receive Bit Clock. The bit clock is an input when externally              I/O

                                   generated and an output when internally generated.

    I2S1_RX_FS      SAI_RX_SYNC    Receive Frame Sync. The frame sync is an input sampled                    I/O

                                   synchronously by the bit clock when externally generated and an

                                   output generated synchronously by the bit clock when internally

                                   generated.

    I2S1_RXD        SAI_RX_DATA    Receive Data. The receive data is sampled synchronously by the            I

                                   bit clock.

                                   Table continues on the next page...

46                                                                      KS22/KS20 Microcontroller, Rev.  3,  04/2016

NXP Semiconductors
                                                                                                                             Pinouts

                            Table 36.          I2S1 Signal Descriptions (continued)

    Chip signal name        Module signal      Description                                                                   I/O

                            name

    I2S1_TX_BCLK            SAI_TX_BCLK        Transmit Bit Clock. The bit clock is an input when externally                 I/O

                                               generated and an output when internally generated.

    I2S1_TX_FS              SAI_TX_SYNC        Transmit Frame Sync. The frame sync is an input sampled                       I/O

                                               synchronously by the bit clock when externally generated and an

                                               output generated synchronously by the bit clock when internally

                                               generated.

     I2S1_TXD               SAI_TX_DATA        Transmit Data. The transmit data is generated synchronously by                O

                                               the bit clock and is tristated whenever not transmitting a word.

                            Table              37.  FlexIO Signal Descriptions

    Chip signal name        Module signal      Description                                                                   I/O

                            name

     FXIO0_Dn               FXIO_Dn (n=0...7)  Bidirectional FlexIO Shifter and Timer pin inputs/outputs                     I/O

4.3.7  Human-Machine Interfaces (HMI)

                            Table 38.               GPIO Signal Descriptions

    Chip signal name        Module signal      Description                                                                   I/O

                            name

     PTA[31:0]1       PORTA31–PORTA0           General-purpose input/output                                                  I/O

     PTB[31:0]1       PORTB31–PORTB0           General-purpose input/output                                                  I/O

     PTC[31:0]1       PORTC31–PORTC0           General-purpose input/output                                                  I/O

     PTD[31:0]1       PORTD31–PORTD0           General-purpose input/output                                                  I/O

     PTE[31:0]1       PORTE31–PORTE0           General-purpose input/output                                                  I/O

1.  The available GPIO pins depends on the specific package. See the signal multiplexing  section         for  which  exact  GPIO

    signals are available.

4.4    Pinouts

The following figure shows the pinout diagram for the devices supported by this

document. Many signals may be multiplexed onto a single pin. To determine what

signals can be used on which pin, see the previous "signal multiplexing and pin

assignments" section.

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                                                         47

                                                                                                          NXP Semiconductors
Pinouts

                        PTD7      PTD6/LLWU_P15       PTD5    PTD4/LLWU_P14  PTD3  PTD2/LLWU_P13  PTD1   PTD0/LLWU_P12    PTC18  PTC17  PTC16  VDD   VSS           PTC15  PTC14  PTC13  PTC12  PTC11/LLWU_P11  PTC10  PTC9   PTC8   PTC7   PTC6/LLWU_P10  PTC5/LLWU_P9  PTC4/LLWU_P8

                        100       99                  98      97             96    95             94     93               92     91     90     89    88            87     86     85     84     83              82     81     80     79     78             77            76

    PTE0/CLKOUT32K  1                                                                                                                                                                                                                                                                 75  VDD

    PTE1/LLWU_P0    2                                                                                                                                                                                                                                                                 74  VSS

    PTE2/LLWU_P1    3                                                                                                                                                                                                                                                                 73  PTC3/LLWU_P7

         PTE3       4                                                                                                                                                                                                                                                                 72  PTC2

    PTE4/LLWU_P2    5                                                                                                                                                                                                                                                                 71  PTC1/LLWU_P6

         PTE5       6                                                                                                                                                                                                                                                                 70  PTC0

         PTE6       7                                                                                                                                                                                                                                                                 69  PTB23

         VDD        8                                                                                                                                                                                                                                                                 68  PTB22

         VSS        9                                                                                                                                                                                                                                                                 67  PTB21

         USB0_DP    10                                                                                                                                                                                                                                                                66  PTB20

         USB0_DM    11                                                                                                                                                                                                                                                                65  PTB19

         USBVDD     12                                                                                                                                                                                                                                                                64  PTB18

         NC         13                                                                                                                                                                                                                                                                63  PTB17

         ADC0_DP1   14                                                                                                                                                                                                                                                                62  PTB16

         ADC0_DM1   15                                                                                                                                                                                                                                                                61  VDD

         ADC0_DP2   16                                                                                                                                                                                                                                                                60  VSS

         ADC0_DM2   17                                                                                                                                                                                                                                                                59  PTB11

         ADC0_DP0   18                                                                                                                                                                                                                                                                58  PTB10

         ADC0_DM0   19                                                                                                                                                                                                                                                                57  PTB9

         ADC0_DP3   20                                                                                                                                                                                                                                                                56  PTB3

         ADC0_DM3   21                                                                                                                                                                                                                                                                55  PTB2

         VDDA       22                                                                                                                                                                                                                                                                54  PTB1

         VREFH      23                                                                                                                                                                                                                                                                53  PTB0/LLWU_P5

         VREFL      24                                                                                                                                                                                                                                                                52  RESET_b

         VSSA       25  26        27                  28      29             30    31             32     33               34     35     36     37    38            39     40     41     42     43              44     45     46     47     48             49            50            51  PTA19

                        CMP0_IN5  DAC0_OUT/ADC0_SE23  XTAL32  EXTAL32        VBAT  PTE24          PTE25  PTE26/CLKOUT32K  PTA0   PTA1   PTA2   PTA3  PTA4/LLWU_P3  PTA5   VDD    VSS    PTA12  PTA13/LLWU_P4   PTA14  PTA15  PTA16  PTA17  VDD            VSS           PTA18

                                                                             Figure                                       6.     100    LQFP                       Pinout               Diagram

48                                                                                                                                                                                                             KS22/KS20                   Microcontroller, Rev. 3, 04/2016

NXP Semiconductors
                                                                                                                                                                                                                                             Pinouts

                    PTD7         PTD6/LLWU_P15       PTD5    PTD4/LLWU_P14  PTD3  PTD2/LLWU_P13  PTD1  PTD0/LLWU_P12  PTC11/LLWU_P11  PTC10         PTC9  PTC8   PTC7           PTC6/LLWU_P10  PTC5/LLWU_P9  PTC4/LLWU_P8

                    64           63                  62      61             60    59             58    57             56              55            54    53     52             51             50            49

PTE0/CLKOUT32K  1                                                                                                                                                                                                          48  VDD

PTE1/LLWU_P0    2                                                                                                                                                                                                          47  VSS

VDD             3                                                                                                                                                                                                          46  PTC3/LLWU_P7

VSS             4                                                                                                                                                                                                          45  PTC2

USB0_DP         5                                                                                                                                                                                                          44  PTC1/LLWU_P6

USB0_DM         6                                                                                                                                                                                                          43  PTC0

USBVDD          7                                                                                                                                                                                                          42  PTB19

ADC0_DP1        8                                                                                                                                                                                                          41  PTB18

ADC0_DP0        9                                                                                                                                                                                                          40  PTB17

ADC0_DM0        10                                                                                                                                                                                                         39  PTB16

ADC0_DP3        11                                                                                                                                                                                                         38  PTB3

ADC0_DM3        12                                                                                                                                                                                                         37  PTB2

VDDA            13                                                                                                                                                                                                         36  PTB1

VREFH           14                                                                                                                                                                                                         35  PTB0/LLWU_P5

VREFL           15                                                                                                                                                                                                         34  RESET_b

VSSA            16                                                                                                                                                                                                         33  PTA19

                    17           18                  19      20             21    22             23    24             25              26            27    28     29             30             31            32

                    CMP0_IN5     DAC0_OUT/ADC0_SE23  XTAL32  EXTAL32        VBAT  PTA0           PTA1  PTA2           PTA3            PTA4/LLWU_P3  PTA5  PTA12  PTA13/LLWU_P4  VDD            VSS           PTA18

                                                     Figure                 7.    64             LQFP                 Pinout                        Diagram

KS22/KS20 Microcontroller, Rev.  3,                  04/2016                                                                                                                                                                                 49

                                                                                                                                                                                                                               NXP Semiconductors
Pinouts

                                    PTD7        PTD6/LLWU_P15  PTD5     PTD4/LLWU_P14  PTD3  PTD2/LLWU_P13  PTD1  PTD0/LLWU_P12  PTC7          PTC6/LLWU_P10  PTC5/LLWU_P9  PTC4/LLWU_P8

                                    48          47             46       45             44    43             42    41             40            39             38            37

         PTE0/CLKOUT32K         1                                                                                                                                                         36  PTC3/LLWU_P7

         PTE1/LLWU_P0           2                                                                                                                                                         35  PTC2

         PTE2/LLWU_P1           3                                                                                                                                                         34  PTC1/LLWU_P6

                    PTE3        4                                                                                                                                                         33  PTB19

         PTE4/LLWU_P2           5                                                                                                                                                         32  PTB18

                    PTE5        6                                                                                                                                                         31  PTB16

                    VDD         7                                                                                                                                                         30  PTB3

                    VSS         8                                                                                                                                                         29  PTB2

                    USB0_DP     9                                                                                                                                                         28  PTB1

                    USB0_DM     10                                                                                                                                                        27  PTB0/LLWU_P5

                    USBVDD      11                                                                                                                                                        26  RESET_b

                    VDDA VREFH  12                                                                                                                                                        25  PTA19

                                    13          14             15       16             17    18             19    20             21            22             23            24

                                    VREFL VSSA  XTAL32         EXTAL32  VBAT           PTA0  PTA1           PTA2  PTA3           PTA4/LLWU_P3  VDD            VSS           PTA18

                                    Figure 8. 48 QFN Pinout Diagram

4.5      Package dimensions

The following figures show the dimensions of the package options for the devices

supported by this document.

50                                                                                                                                                            KS22/KS20 Microcontroller, Rev. 3,            04/2016

NXP Semiconductors
                                                                           Pinouts

           Figure 9. 100-pin                 LQFP  package  dimensions  1

KS22/KS20  Microcontroller, Rev. 3, 04/2016                                51

                                                                           NXP Semiconductors
Pinouts

                    Figure 10. 100-pin LQFP package dimensions 2

52                  KS22/KS20 Microcontroller, Rev. 3, 04/2016

NXP Semiconductors
                                                                           Pinouts

           Figure 11. 64-pin                 LQFP  package  dimensions  1

KS22/KS20  Microcontroller, Rev. 3, 04/2016                                53

                                                                           NXP Semiconductors
Pinouts

                    Figure 12. 64-pin LQFP package dimensions 2

54                  KS22/KS20 Microcontroller, Rev. 3, 04/2016

NXP Semiconductors
                                                                                  Pinouts

                             Figure 13.       48-pin  QFN  package  dimension  1

KS22/KS20  Microcontroller,  Rev. 3, 04/2016                                      55

                                                                                  NXP Semiconductors
Electrical characteristics

                                                             45°

                            (0.05)                                     0.25

                                                      0.95

                                                      1.13

                                           DETAIL F

                                                                        //   0.1 C

     0.65                                                                    48X

     0.50                                                                           0.08  C  4

           0.05

           0.00                            (0.2)                                C

                                    (0.5)                               SEATING     PLANE

                                           DETAIL G

                                           VIEW ROTATED 90℃W

           NOTES:

           1.       ALL DIMENSIONS ARE IN MILLIMETERS.

           2.       DIMENSIONING AND TOLERANCING PER ASME Y14.5M-1994.

           3.       THIS IS A NON-JEDEC REGISTERED PACKAGE.

           4.       COPLANARITY APPLIES TO LEADS AND DIE ATTACH FLAG.

           5.       MIN. METAL GAP SHOULD BE 0.2 MM.

                            Figure 14. 48-pin QFN package dimension          2

5    Electrical characteristics

5.1  Terminology and guidelines

56                                                                KS22/KS20 Microcontroller, Rev.  3,  04/2016

NXP Semiconductors
                                                                                               Electrical characteristics

5.1.1   Definitions

Key terms are defined in the following table:

        Term                                                        Definition

Rating                 A minimum or maximum value of a technical characteristic that, if exceeded, may cause

                       permanent chip failure:

                       •  Operating ratings apply during operation of the chip.

                       •  Handling ratings apply when the chip is not powered.

                       NOTE:  The likelihood of permanent chip failure increases rapidly as soon as a characteristic

                              begins to exceed one of its operating ratings.

Operating requirement  A specified value or range of values for a technical characteristic that you must guarantee during

                       operation to avoid incorrect operation and possibly decreasing the useful life of the chip

Operating behavior     A specified value or range of values for a technical characteristic that are guaranteed during

                       operation if you meet the operating requirements and any other specified conditions

Typical value          A specified value for a technical characteristic that:

                       •  Lies within the range of values specified by the operating behavior

                       •  Is representative of that characteristic during operation when you meet the typical-value

                          conditions or other specified conditions

                       NOTE:  Typical values are provided as design guidelines and are neither tested nor

                              guaranteed.

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                                                 57

                                                                                               NXP Semiconductors
Electrical characteristics

5.1.2  Examples

Operating rating:                                EXAMPLE

Operating requirement:                           EXAMPLE

Operating behavior that     includes        a  typical value:
                                               EXAMPLE

5.1.3  Typical-value conditions

Typical values assume you meet the following conditions               (or  other conditions as

specified):

       Symbol               Description                        Value           Unit

TA                          Ambient temperature  25                        °C

VDD                         Supply voltage       3.3                       V

58                                                             KS22/KS20 Microcontroller, Rev. 3, 04/2016

NXP Semiconductors
                                                                                                                              Electrical characteristics

5.1.4       Relationship between ratings and operating requirements

                                Operating rating (min.)         Operating requirement (min.)  Operating requirement (max.)    Operating rating (max.)

       Fatal range              Degraded operating range        Normal operating range        Degraded operating range              Fatal range

    Expected permanent failure  - No permanent failure          - No permanent failure        - No permanent failure          Expected permanent failure

                                - Possible decreased life       - Correct operation           - Possible decreased life

                                - Possible incorrect operation                                - Possible incorrect operation

–∞                                                              Operating (power on)                                                                          ∞

                                Handling rating (min.)                                                                        Handling rating (max.)

       Fatal range                                              Handling range                                                      Fatal range

    Expected permanent failure                                  No permanent failure                                          Expected permanent failure

–∞                                                              Handling (power off)                                                                          ∞

5.1.5       Guidelines for ratings and operating requirements

Follow these guidelines for ratings and operating requirements:

    •  Never exceed any of the chip’s ratings.

    •  During normal operation, don’t exceed any of the chip’s operating requirements.

    •  If you must exceed an operating requirement at times other than during normal

       operation (for example, during power sequencing), limit the duration as much as

       possible.

5.2       Ratings

5.2.1       Thermal handling ratings

    Symbol  Description                                                                       Min.  Max.                      Unit                     Notes

    TSTG    Storage temperature                                                               –55   150                       °C                       1

    TSDR    Solder temperature, lead-free                                                     —     260                       °C                       2

1.  Determined according to JEDEC Standard JESD22-A103, High Temperature Storage Life.

2.  Determined according to IPC/JEDEC Standard J-STD-020, Moisture/Reflow Sensitivity Classification for Nonhermetic

    Solid State Surface Mount Devices.

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                                                                                    59

                                                                                                                              NXP Semiconductors
Electrical characteristics

5.2.2        Moisture handling ratings

    Symbol   Description                                                  Min.         Max.  Unit                Notes

    MSL      Moisture sensitivity level                                       —        3          —                   1

1.  Determined according to IPC/JEDEC Standard J-STD-020, Moisture/Reflow Sensitivity Classification for Nonhermetic

    Solid State Surface Mount Devices.

5.2.3        ESD handling ratings

    Symbol   Description                                                  Min.         Max.  Unit                Notes

    VHBM     Electrostatic discharge voltage, human body model            -2000     +2000         V                   1

    VCDM     Electrostatic discharge voltage, charged-device              -500        +500        V                   2

             model

    ILAT     Latch-up current at ambient temperature of 105°C             -100        +100   mA                       3

1.  Determined according to JEDEC Standard JESD22-A114, Electrostatic Discharge (ESD) Sensitivity Testing Human

    Body Model (HBM).

2.  Determined according to JEDEC Standard JESD22-C101, Field-Induced Charged-Device Model Test Method for

    Electrostatic-Discharge-Withstand Thresholds of Microelectronic Components.

3.  Determined according to JEDEC Standard JESD78, IC Latch-Up Test.

5.2.4        Voltage and current operating ratings

                            Table 39.    Voltage and current operating ratings

    Symbol   Description                                                         Min.        Max.                Unit

     VDD     Digital supply voltage                                              –0.3        3.8                      V

     IDD     Digital supply current                                              —           120                 mA

     VIO     IO pin input voltage                                                –0.3        VDD + 0.3                V

     ID      Instantaneous maximum current  single  pin  limit  (applies  to     –25         25                  mA

             all port pins)

    VDDA     Analog supply voltage                                               VDD – 0.3   VDD + 0.3                V

    VUSB_DP  USB_DP input voltage                                                –0.3        3.63                     V

    VUSB_DM  USB_DM input voltage                                                –0.3        3.63                     V

     VBAT    RTC battery supply voltage                                          –0.3        3.8                      V

5.3       General

60                                                                               KS22/KS20 Microcontroller, Rev. 3, 04/2016

NXP Semiconductors
                                                                                            Electrical characteristics

5.3.1       AC electrical characteristics

Unless otherwise specified, propagation delays are measured from the 50% to the 50%

point, and rise and fall times are measured at the 20% and 80% points, as shown in the

following figure.

                                VIH           Low                                High

                                                                                                  80%

Input Signal     Midpoint1                                                                        50%

                                                                                                  20%

              Fall Time                       VIL                                Rise Time

                                     The midpoint is VIL + (VIH - VIL) / 2

                         Figure 15. Input signal measurement reference

All digital I/O switching characteristics, unless otherwise specified,                      assume that  the

output pins have the following characteristics.

• CL=30 pF loads
• Slew rate disabled

• Normal drive strength

5.3.2       Nonswitching electrical specifications

5.3.2.1     Voltage and current               operating    requirements

                 Table 40.           Voltage  and current  operating requirements

Symbol      Description                                    Min.                  Max.       Unit         Notes

VDD         Supply voltage                                 1.71                  3.6        V

VDDA        Analog supply voltage                          1.71                  3.6        V

VDD – VDDA  VDD-to-VDDA differential voltage               –0.1                  0.1        V

VSS – VSSA  VSS-to-VSSA differential voltage               –0.1                  0.1        V

VBAT        RTC battery supply voltage                     1.71                  3.6        V

USBVDD      USB Transceiver supply voltage                 3.0                   3.6        V            1

VIH         Input high voltage                             0.7 × VDD             —          V

              •  2.7 V ≤ VDD ≤ 3.6 V                       0.75 × VDD            —          V

              •  1.7 V ≤ VDD ≤ 2.7 V

                                            Table continues on the next page...

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                                      61

                                                                                            NXP   Semiconductors
Electrical characteristics

             Table 40.        Voltage and current operating requirements (continued)

    Symbol   Description                                                   Min.          Max.        Unit      Notes

    VIL      Input low voltage                                             —            0.35 × VDD   V

                •  2.7 V ≤ VDD ≤ 3.6 V                                     —             0.3 × VDD   V

                •  1.7 V ≤ VDD ≤ 2.7 V

    VHYS     Input hysteresis                                        0.06 × VDD          —           V

    IICIO    Analog and I/O pin DC injection current — single pin                                                                2

                •  VIN < VSS-0.3V (Negative current injection)             -3            —           mA

    IICcont  Contiguous pin DC injection current —regional limit,

             includes sum of negative injection currents or sum of

             positive injection currents of 16 contiguous pins

                •  Negative current injection                              -25           —           mA

    VODPU    Open drain pullup voltage level                               VDD           VDD         V                           3

    VRAM     VDD voltage required to retain RAM                            1.2           —           V

    VRFVBAT  VBAT voltage required to retain the VBAT register file  VPOR_VBAT           —           V

1.  USB nominal operating voltage is 3.3 V.

2.  All analog and I/O pins are internally clamped to VSS through ESD protection diodes. If VIN is less than VIO_MIN or greater

    than VIO_MAX, a current limiting resistor is required. The negative DC injection current limiting resistor is calculated as
    R=(VIO_MIN-VIN)/|IICIO|.
3.  Open drain outputs must be pulled to VDD.

5.3.2.2      HVD, LVD and POR operating requirements

             Table 41.        VDD supply HVD, LVD and POR operating                      requirements

    Symbol   Description                                             Min.          Typ.        Max.      Unit                    Notes

    VHVDH    High Voltage Detect (High Trip Point)                   —             3.72        —           V

    VHVDL    High Voltage Detect (Low Trip Point)                    —             3.46        —           V

    VPOR     Falling VDD POR detect voltage                          0.8           1.1         1.5         V

    VLVDH    Falling low-voltage detect threshold — high             2.48          2.56        2.64        V

             range (LVDV=01)

             Low-voltage warning thresholds — high range                                                                            1

    VLVW1H   •     Level 1 falling (LVWV=00)                         2.62          2.70        2.78        V

    VLVW2H   •     Level 2 falling (LVWV=01)                         2.72          2.80        2.88        V

    VLVW3H   •     Level 3 falling (LVWV=10)                         2.82          2.90        2.98        V

    VLVW4H   •     Level 4 falling (LVWV=11)                         2.92          3.00        3.08        V

    VHYSH    Low-voltage inhibit reset/recover hysteresis —          —             80          —           mV

             high range

    VLVDL    Falling low-voltage detect threshold — low              1.54          1.60        1.66        V

             range (LVDV=00)

             Low-voltage warning thresholds — low range                                                                             1

                                              Table continues on the next page...

62                                                                                 KS22/KS20 Microcontroller,  Rev.  3, 04/2016

NXP Semiconductors
                                                                                               Electrical characteristics

    Table 41.        VDD supply HVD, LVD and POR            operating requirements                  (continued)

    Symbol  Description                                     Min.                   Typ.  Max.       Unit   Notes

    VLVW1L  •  Level 1 falling (LVWV=00)                    1.74                   1.80  1.86          V

    VLVW2L  •  Level 2 falling (LVWV=01)                    1.84                   1.90  1.96          V

    VLVW3L  •  Level 3 falling (LVWV=10)                    1.94                   2.00  2.06          V

    VLVW4L  •  Level 4 falling (LVWV=11)                    2.04                   2.10  2.16          V

    VHYSL   Low-voltage inhibit reset/recover hysteresis —  —                      60    —          mV

            low range

    VBG     Bandgap voltage reference                       0.97                   1.00  1.03          V

    tLPO    Internal low power oscillator period — factory  900                    1000  1100          μs

            trimmed

1.  Rising threshold is the sum of falling threshold and hysteresis voltage

                         Table 42.     VBAT power operating requirements

    Symbol  Description                                     Min.                   Typ.  Max.       Unit   Notes

VPOR_VBAT   Falling VBAT supply POR detect voltage          0.8                    1.1   1.5        V

5.3.2.3     Voltage and current operating behaviors

                       Table 43.       Voltage and current operating                     behaviors

    Symbol  Description                                     Min.                   Typ.  Max.       Unit   Notes

    VOH     Output high voltage — Normal drive pad except

            RESET_B

            2.7 V ≤ VDD ≤ 3.6 V, IOH = -5 mA                VDD – 0.5              —     —          V      1

            1.71 V ≤ VDD ≤ 2.7 V, IOH = -2.5 mA             VDD – 0.5              —     —          V

    VOH     Output high voltage — High drive pad except

            RESET_B

            2.7 V ≤ VDD ≤ 3.6 V, IOH = -20 mA               VDD – 0.5              —     —          V      1

            1.71 V ≤ VDD ≤ 2.7 V, IOH = -10 mA              VDD – 0.5              —     —          V

    IOHT    Output high current total for all ports         —                      —     100        mA

    VOL     Output low voltage — Normal drive pad except

            RESET_B

            2.7 V ≤ VDD ≤ 3.6 V, IOL = 5 mA                 —                      —     0.5        V      1

            1.71 V ≤ VDD ≤ 2.7 V, IOL = 2.5 mA              —                      —     0.5        V

    VOL     Output low voltage — High drive pad except

            RESET_B

            2.7 V ≤ VDD ≤ 3.6 V, IOL = 20 mA                —                      —     0.5        V      1

            1.71 V ≤ VDD ≤ 2.7 V, IOL = 10 mA               —                      —     0.5        V

    VOL     Output low voltage — RESET_B

            2.7 V ≤ VDD ≤ 3.6 V, IOL = 3 mA                 —                      —     0.5        V

                                              Table continues on the next page...

KS22/KS20   Microcontroller, Rev. 3, 04/2016                                                                      63

                                                                                                    NXP Semiconductors
Electrical characteristics

            Table 43.           Voltage and current             operating  behaviors (continued)

    Symbol  Description                                         Min.       Typ.          Max.  Unit   Notes

            1.71 V ≤ VDD ≤ 2.7 V, IOL = 1.5 mA                  —          —             0.5   V

    IOLT    Output low current total for all ports              —          —             100   mA

    IIN     Input leakage current (per pin) for full

            temperature range

            All pins other than high drive port pins            —          0.002         0.5   μA     1, 2

            High drive port pins                                —          0.004         0.5   μA

    IIN     Input leakage current (total all pins) for  full    —          —             1.0   μA     2

            temperature range

    RPU     Internal pullup resistors                           20         —             50    kΩ     3

    RPD     Internal pulldown resistors                         20         —             50    kΩ     4

1.  PTB0, PTB1, PTD4, PTD5, PTD6, PTD7, PTC3, and PTC4 I/O have both high drive and normal drive capability selected

    by the associated PTx_PCRn[DSE] control bit. All other GPIOs are normal drive only.

2.  Measured at VDD=3.6V

3.  Measured at VDD supply voltage = VDD min and Vinput = VSS

4.  Measured at VDD supply voltage = VDD min and Vinput = VDD

5.3.2.4     Power mode transition operating behaviors

All specifications except tPOR and VLLSx → RUN recovery times in the                           following table

assume this clock configuration:

    • CPU and system clocks = 80 MHz

    • Bus clock = 40 MHz

    • Flash clock = 20 MHz

    • MCG mode: FEI

                    Table 44.            Power mode transition operating behaviors

    Symbol  Description                                         Min.          Typ.       Max.  Unit   Notes

    tPOR    After a POR event, amount of time from the          —             —          300      μs     1

            point VDD reaches 1.71 V to execution of the
            first instruction across the operating temperature

            range of the chip.

            •  VLLS0 → RUN

                                                                —             —          140      μs

            •  VLLS1 → RUN

                                                                —             —          140      μs

            •  VLLS2 → RUN

                                                                —             —          80       μs

            •  VLLS3 → RUN

                                                                —             —          80       μs

                                         Table continues on the next page...

64                                                                            KS22/KS20 Microcontroller, Rev. 3, 04/2016

NXP Semiconductors
                                                                                                 Electrical characteristics

             Table 44.    Power     mode    transition          operating  behaviors (continued)

    Symbol   Description                                         Min.              Typ.  Max.      Unit  Notes

             •      LLS2 → RUN

                                                                 —                 —     6         μs

             •      LLS3 → RUN

                                                                 —                 —     6         μs

             •      VLPS → RUN

                                                                 —                 —     5.7       μs

             •      STOP → RUN

                                                                 —                 —     5.7       μs

1.  Normal   boot (FTFA_FOPT[LPBOOT]=1)

5.3.2.5      Power consumption operating behaviors

The maximum values stated in the following table represent the characterized results

equivalent to the mean plus three times the standard deviation (mean + 3 sigma).

                                                           NOTE

                    The while(1) test is executed with flash cache enabled.

                     Table 45.      Power consumption operating behaviors

    Symbol   Description                                        Min.       Typ.          Max.      Unit  Notes

    IDDA     Analog supply current                               —         —             See note  mA    1

IDD_HSRUN    High Speed Run mode current - all peripheral

             clocks disabled, CoreMark benchmark code

             executing from flash

             @ 1.8V                                              —        24.17          26.215    mA    2, 3, 4

             @ 3.0V                                              —        24.20          26.292    mA

IDD_HSRUN    High Speed Run mode current - all peripheral

             clocks disabled, code executing from flash

             @ 1.8V                                              —        20.97          23.015    mA    2

             @ 3.0V                                              —        20.97          23.062    mA

IDD_HSRUN    High Speed Run mode current — all peripheral

             clocks enabled, code executing from flash

             @ 1.8V                                              —        27.77          30.028    mA    5

             @ 3.0V                                              —        27.79          30.083    mA

    IDD_RUN  Run mode current in Compute operation —

             CoreMark benchmark code executing from

             flash

             @ 1.8V                                              —        15.58          16.790    mA    3, 4, 6

             @ 3.0V                                              —        16.19          17.457    mA

                                            Table continues on  the next  page...

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                                        65

                                                                                                   NXP Semiconductors
Electrical characteristics

          Table 45.         Power consumption operating behaviors (continued)

Symbol    Description                                   Min.  Typ.               Max.    Unit                      Notes

IDD_RUN   Run mode current in Compute operation —

          code executing from flash

          @ 1.8V                                        —     13.38              14.590  mA                        6

          @ 3.0V                                        —     13.42              14.687  mA

IDD_RUN   Run mode current — all peripheral clocks

          disabled, code executing from flash

          @ 1.8V                                        —     13.81              15.087  mA                        7

          @ 3.0V

          •  @ 25°C                                     —     13.87              15.158  mA

          •  @ -40°C                                    —     13.72              15.050  mA

          •  @ 70°C                                     —     14.03              15.267  mA

          •  @ 85°C                                     —     14.12              15.347  mA

          •  @ 105°C                                    —     14.31              15.529  mA

IDD_RUN   Run mode current — all peripheral clocks

          enabled, code executing from flash

          @ 1.8V                                        —     18.00              20.042  mA                        8

          @ 3.0V

          •  @ 25°C                                     —     18.08              20.145  mA

          •  @ -40°C                                    —     17.88              20.022  mA

          •  @ 70°C                                     —     18.27              20.229  mA

          •  @ 85°C                                     —     18.35              20.321  mA

          •  @ 105°C                                    —     18.55              20.544  mA

IDD_RUN   Run mode current — Compute operation, code

          executing from flash

          @ 1.8V                                        —     12.68              13.763  mA                        9

          @ 3.0V

          •  @ 25°C                                     —     12.62              13.714  mA

          •  @ -40°C                                    —     12.53              13.652  mA

          •  @ 70°C                                     —     12.76              13.827  mA

          •  @ 85°C                                     —     12.84              13.895  mA

          •  @ 105°C                                    —     13.02              14.078  mA

IDD_WAIT  Wait mode high frequency current at 3.0 V —   —     6.56               7.022   mA                        7

          all peripheral clocks disabled

IDD_WAIT  Wait mode reduced frequency current at 3.0 V  —     3.80               4.118   mA                        10

          — all peripheral clocks disabled

                                            Table continues on the next page...

66                                                                               KS22/KS20 Microcontroller,  Rev.  3, 04/2016

NXP Semiconductors
                                                                                             Electrical characteristics

           Table 45.    Power consumption operating behaviors (continued)

Symbol     Description                                           Min.      Typ.     Max.      Unit  Notes

IDD_VLPR   Very-low-power run mode current in Compute

           operation — CoreMark benchmark code

           executing from flash

           @ 1.8V                                                —         967.09   1031.341  μA    3, 4, 11

           @ 3.0V                                                —         973.06   1040.294  μA

IDD_VLPR   Very-low-power run mode current in Compute

           operation, code executing from flash

           @ 1.8V                                                —         449.10   513.351   μA    11

           @ 3.0V                                                —         462.61   529.844   μA

IDD_VLPR   Very-low-power run mode current at 3.0 V — all        —         520.34   592.022   μA    12

           peripheral clocks disabled

IDD_VLPR   Very-low-power run mode current at 3.0 V — all        —         845.46   1005.706  μA    13

           peripheral clocks enabled

IDD_VLPW   Very-low-power wait mode current at 3.0 V —           —         240.81   269.275   μA    14

           all peripheral clocks disabled

IDD_STOP   Stop mode current at 3.0 V

           @ 25°C                                                —         269.63   292.223   μA

           @ -40°C                                               —         253.73   280.001   μA

           @ 70°C                                                —         309.98   346.335   μA

           @ 85°C                                                —         347.88   401.693   μA

           @ 105°C                                               —         450.05   565.013   μA

IDD_VLPS   Very-low-power stop mode current at 3.0 V

           @ 25°C                                                —         3.48     6.005     µA

           @ -40°C                                               —         2.47     3.740     µA

           @ 70°C                                                —         15.20    30.384    µA

           @ 85°C                                                —         28.62    52.396    µA

           @ 105°C                                               —         65.48    115.129   µA

IDD_LLS3   Low leakage stop mode 3 current at 3.0 V

           @ 25°C                                                —         2.78     3.778     µA

           @ -40°C                                               —         2.14     2.881     µA

           @ 70°C                                                —         7.72     12.481    µA

           @ 85°C                                                —         13.30    21.607    µA

           @ 105°C                                               —         29.50    47.202    µA

IDD_LLS2   Low leakage stop mode 2 current at 3.0 V

           @ 25°C                                                —         2.56     3.293     µA

           @ -40°C                                               —         2.10     2.802     µA

           @ 70°C                                                —         6.14     8.758     µA

           @ 85°C                                                —         10.34    15.242    µA

           @ 105°C                                               —         22.68    33.393    µA

IDD_VLLS3  Very low-leakage stop mode 3 current at 3.0 V

           @ 25°C                                                —         2.01     2.769     µA

                                             Table continues on  the next  page...

KS22/KS20  Microcontroller, Rev. 3, 04/2016                                                                   67

                                                                                              NXP Semiconductors
Electrical characteristics

           Table 45.        Power consumption             operating  behaviors (continued)

Symbol     Description                                    Min.       Typ.         Max.    Unit                Notes

           @ -40°C                                        —          1.55         2.485   µA

           @ 70°C                                         —          5.81         9.658   µA

           @ 85°C                                         —          10.06        16.695  µA

           @ 105°C                                        —          22.30        35.783  µA

IDD_VLLS2  Very low-leakage stop mode 2 current at 3.0 V

           @ 25°C                                         —          1.76         2.298   µA

           @ -40°C                                        —          1.51         1.963   µA

           @ 70°C                                         —          3.73         5.221   µA

           @ 85°C                                         —          6.12         8.624   µA

           @ 105°C                                        —          13.22        18.408  µA

IDD_VLLS1  Very low-leakage stop mode 1 current at 3.0 V

           @ 25°C                                         —          0.64         0.835   µA

           @ -40°C                                        —          0.55         0.795   µA

           @ 70°C                                         —          1.88         2.427   µA

           @ 85°C                                         —          3.52         4.640   µA

           @ 105°C                                        —          8.62         11.273  µA

IDD_VLLS0  Very low-leakage stop mode 0 current at 3.0 V

           with POR detect circuit enabled

           @ 25°C                                         —          0.36         0.525   µA

           @ -40°C                                        —          0.29         0.513   µA

           @ 70°C                                         —          1.58         2.108   µA

           @ 85°C                                         —          3.19         4.289   µA

           @ 105°C                                        —          8.20         10.838  µA

IDD_VLLS0  Very low-leakage stop mode 0 current at 3.0 V

           with POR detect circuit disabled

           @ 25°C                                         —          0.093        0.249   µA

           @ -40°C                                        —          0.016        0.145   µA

           @ 70°C                                         —          1.30         1.821   µA

           @ 85°C                                         —          2.91         3.994   µA

           @ 105°C                                        —          7.92         10.501  µA

IDD_VBAT   Average current with RTC and 32kHz disabled                                                        VDD is off.

           at 3.0 V

           @ 25°C                                         —          0.21         0.245   µA

           @ -40°C                                        —          0.14         0.163   µA

           @ 70°C                                         —          1.15         1.498   µA

           @ 85°C                                         —          2.44         3.596   µA

           @ 105°C                                        —          6.49         9.557   µA

IDD_VBAT   Average current when CPU is not accessing                                                          VDD is off.

           RTC registers at 3.0 V

           •  @ 25°C                                      —          0.76         0.899   µA

                                             Table continues on the next page...

68                                                                                KS22/KS20 Microcontroller,  Rev. 3, 04/2016

NXP Semiconductors
                                                                                             Electrical characteristics

                Table 45.        Power    consumption        operating       behaviors (continued)

    Symbol      Description                                  Min.            Typ.    Max.    Unit                Notes

                •  @ -40°C                                   —               0.63    0.745   µA

                •  @ 70°C                                    —               1.80    2.346   µA

                •  @ 85°C                                    —               3.11    4.575   µA

                •  @ 105°C                                   —               7.24    10.653  µA

1.  The analog supply current is the sum of the active or disabled current for each of the analog modules on the device.

    See each module's specification for its supply current.

2.  120MHz core and system clock, 60MHz bus clock, and 24MHz flash clock. MCG configured for PEE mode. All

    peripheral clocks disabled.

3.  Cache on and prefetch on, low compiler optimization.

4.  Coremark benchmark compiled using IAR 7.2 with optimization level high.

5.  120MHz core and system clock, 60MHz bus clock, and 24MHz flash clock. MCG configured for PEE mode. All

    peripheral clocks enabled.

6.  80 MHz core and system clock, 40 MHz bus clock, and 26.67 MHz flash clock. MCG configured for PEE mode.

    Compute operation.

7.  80MHz core and system clock, 40MHz bus clock, and 26.67MHz flash clock. MCG configured for FEI mode. All

    peripheral clocks disabled.

8.  80MHz core and system clock, 40MHz bus clock, and 26.67MHz flash clock. MCG configured for FEI mode. All

    peripheral clocks enabled.

9.  80MHz core and system clock, 40MHz bus clock, and 26.67MHz flash clock. MCG configured for FEI mode. Compute

    operation.

10. 25MHz core and system clock, 25MHz bus clock, and 25MHz flash clock. MCG configured for FEI mode.

11. 4 MHz core, system, and bus clock and 1MHz flash clock. MCG configured for BLPE mode. Compute operation.

    Code executing from flash.

12. 4 MHz core, system, and bus clock and 1MHz flash clock. MCG configured for BLPE mode. All peripheral clocks

    disabled. Code executing from flash.

13. 4 MHz core, system, and bus clock and 1MHz flash clock. MCG configured for BLPE mode. All peripheral clocks

    enabled but peripherals are not in active operation. Code executing from flash.

14. 4 MHz core, system, and bus clock and 1MHz flash clock. MCG configured for BLPE mode. All peripheral clocks

    disabled.

5.3.2.5.1       Diagram: Typical IDD_RUN operating behavior

The following data was measured under these conditions:

    •  MCG in FBE mode for 50 MHz and lower frequencies. MCG in FEE mode at

       frequencies between 50 MHz and 100MHz.

    •  No GPIOs toggled

    •  Code execution from flash with cache enabled

    •  For the ALLOFF curve, all peripheral clocks are disabled except FTFA

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                                                69

                                                                                             NXP Semiconductors
Electrical characteristics

                    Figure  16.  Run  mode  supply  current  vs.  core frequency

70                                                                KS22/KS20 Microcontroller,  Rev.  3,  04/2016

NXP Semiconductors
                                            Electrical characteristics

         Figure 17. VLPR mode supply current vs. core frequency

5.3.2.6  EMC performance

Electromagnetic compatibility (EMC) performance is highly dependent on the

environment in which the MCU resides. Board design and layout, circuit topology

choices, location and characteristics of external components, and MCU software

operation play a significant role in the EMC performance. The system designer can

consult the following Freescale applications notes, available on freescale.com for

advice and guidance specifically targeted at optimizing EMC performance.

• AN2321: Designing for Board Level Electromagnetic Compatibility

• AN1050: Designing for Electromagnetic Compatibility (EMC) with HCMOS

Microcontrollers

• AN1263: Designing for Electromagnetic Compatibility with Single-Chip

Microcontrollers

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                          71

                                                                          NXP Semiconductors
Electrical characteristics

    • AN2764: Improving the Transient Immunity Performance of Microcontroller-

      Based Applications

    • AN1259: System Design and Layout Techniques for Noise Reduction in MCU-

      Based Systems

5.3.2.6.1       EMC radiated emissions operating behaviors
      Table 46.       EMC radiated emissions operating behaviors                       for  64 LQFP      package

Parame      Conditions                  Clocks                     Frequency range          Level        Unit        Notes

ter                                                                                         (Typ.)

VEME        Device configuration, test  FSYS = 120 MHz             150 kHz–50 MHz           14           dBuV        1, 2

            conditions and EM           FBUS = 60 MHz              50 MHz–150 MHz           23

            testing per standard IEC                               150 MHz–500 MHz          23

            61967-2.                    External crystal = 8 MHz

            Supply voltages:                                       500 MHz–1000 MHz         9

             •  VDD = 3.3 V                                        IEC level                L                            3

            Temp = 25°C

1.  Measurements were made per IEC 61967-2 while the device was running typical application code.

2.  The reported emission level is the value of the maximum measured emission, rounded up to the next whole number,

    from among the measured orientations in each frequency range.

3.  IEC Level Maximums: M ≤ 18dBmV, L ≤ 24dBmV, K ≤ 30dBmV, I ≤ 36dBmV, H ≤ 42dBmV .

5.3.2.6.2       Designing with radiated emissions in mind

To find application notes that provide guidance on designing your system to minimize

interference from radiated emissions:

    1. Go to www.freescale.com.

    2. Perform a keyword search for “EMC design.”

5.3.2.7      Capacitance attributes

                                        Table 47.      Capacitance attributes

     Symbol     Description                                                         Min.           Max.              Unit

     CIN_A      Input capacitance: analog pins                                      —               7                pF

     CIN_D      Input capacitance: digital pins                                     —               7                pF

5.3.3        Switching specifications

72                                                                            KS22/KS20 Microcontroller, Rev. 3, 04/2016

NXP Semiconductors
                                                                                           Electrical characteristics

5.3.3.1         Device clock specifications

                                   Table 48.    Device clock specifications

    Symbol      Description                                                      Min.      Max.                      Unit

                                                High Speed run mode

    fSYS        System and core clock                                            —         120                       MHz

    fBUS        Bus clock                                                        —         60                        MHz

                                                Normal run mode

    fSYS        System and core clock                                            —         80                        MHz

    fSYS_USB    System and core clock when Full Speed USB in operation           20        —                         MHz

    fBUS        Bus clock                                                        —         50                        MHz

    fFLASH      Flash clock                                                      —         26.67                     MHz

    fLPTMR      LPTMR clock                                                      —         25                        MHz

                                                VLPR and VLPS modes1

    fSYS        System and core clock                                            —         4                         MHz

    fBUS        Bus clock                                                        —         4                         MHz

    fFLASH      Flash clock                                                      —         1                         MHz

    fERCLK      External reference clock                                         —         16                        MHz

    fLPTMR_pin  LPTMR clock                                                      —         25                        MHz

fLPTMR_ERCLK    LPTMR external reference clock                                   —         16                        MHz

    fI2S_MCLK   I2S master clock                                                 —         12.5                      MHz

    fI2S_BCLK   I2S bit clock                                                    —         4                         MHz

    fFlexIO     FlexIO clock                                                     —         16                        MHz

    fLPI2C      LPI2C clock                                                      —         16                        MHz

    fFlexCAN    FlexCAN clock                                                    —         4                         MHz

1.  The frequency limitations in VLPR and VLPS modes here override any frequency specification listed in the timing

    specification for any other module. These same frequency limits apply to VLPS, whether VLPS was entered from RUN

    or from VLPR.

5.3.3.2         General switching specifications

These general purpose specifications apply to all signals configured                       for GPIO,                 UART,

and timers.

                               Table 49.      General switching specifications

    Symbol      Description                                             Min.         Max.     Unit                   Notes

                GPIO pin interrupt pulse width (digital glitch filter   1.5            —   Bus clock                 1, 2

                disabled) — Synchronous path                                               cycles

                External RESET and NMI pin interrupt pulse width —      100            —       ns                    3

                Asynchronous path

                                            Table continues on the next page...

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                                                  73

                                                                                               NXP Semiconductors
Electrical characteristics

                       Table 49.         General switching specifications           (continued)

    Symbol      Description                                               Min.      Max.          Unit                    Notes

                GPIO pin interrupt pulse width (digital glitch filter     50            —             ns                  4

                disabled, passive filter disabled) — Asynchronous

                path

                Port rise and fall time                                                                                   5

                 •     Slew disabled                                      —

                       •    1.71 ≤ VDD ≤ 2.7V                             —             10            ns

                       •    2.7 ≤ VDD ≤ 3.6V                                            5             ns

                 •     Slew enabled                                       —

                       •    1.71 ≤ VDD ≤ 2.7V                             —             30            ns

                       •    2.7 ≤ VDD ≤ 3.6V                                            16            ns

1.  This is the minimum pulse width that is guaranteed to pass through the pin synchronization circuitry. Shorter pulses may

    or may not be recognized. In Stop, VLPS, LLS, and VLLSx modes, the synchronizer is bypassed so shorter pulses can

    be recognized in that case.

2.  The greater of synchronous and asynchronous timing must be met.

3.  These pins have a passive filter enabled on the inputs. This is the shortest pulse width that is guaranteed to be

    recognized.

4.  These pins do not have a passive filter on the inputs. This is the shortest pulse width that is guaranteed to be

    recognized.

5.  25 pF load

5.3.4       Thermal specification

5.3.4.1         Thermal operating requirements

                                  Table 50.    Thermal operating requirements

    Symbol       Description                                              Min.          Max.          Unit                Notes

    TJ          Die junction temperature                                  –40           125           °C

    TA          Ambient temperature                                       –40           105           °C               1

1.  Maximum TA can be exceeded only if the user ensures that TJ does not exceed maximum TJ. The       simplest         method to

    determine TJ is: TJ = TA + RΘJA × chip power dissipation.

5.3.4.2         Thermal attributes

                                          Table 51.  Thermal attributes

    Board type         Symbol                  Description                100       64 LQFP   48 QFN      Unit            Notes

                                                                          LQFP

    Single-layer (1s)       RθJA         Thermal resistance, junction to  58        61        81          °C/W            1, 2, 3

                                         ambient (natural convection)

                                               Table continues on the next page...

74                                                                                  KS22/KS20 Microcontroller, Rev. 3, 04/2016

NXP Semiconductors
                                                                                         Electrical characteristics

                                     Table 51.    Thermal attributes (continued)

     Board type          Symbol             Description                100      64 LQFP  48 QFN  Unit                     Notes

                                                                       LQFP

    Four-layer (2s2p)    RθJA        Thermal resistance, junction to   46       43       28      °C/W                     1, 2, 3,4

                                     ambient (natural convection)

    Single-layer (1s)    RθJMA       Thermal resistance, junction to   48       49       66      °C/W                     1, 4, 5

                                     ambient (200 ft./min. air speed)

    Four-layer (2s2p)    RθJMA       Thermal resistance, junction to   40       36       23      °C/W                     1, 4, 5

                                     ambient (200 ft./min. air speed)

       —                 RθJB        Thermal resistance, junction to   31       25       11      °C/W                     6

                                     board

       —                 RθJC        Thermal resistance, junction to   16       13       1.3     °C/W                     7

                                     case

       —                 ΨJT         Thermal characterization          2        2        2       °C/W                     8

                                     parameter, junction to package

                                     top outside center (natural

                                     convection)

       —                 ΨJB         Thermal characterization          -        -        -       °C/W                     9

                                     parameter, junction to package

                                     bottom (natural convection)

1.  Junction temperature is a function of die size, on-chip power dissipation, package thermal resistance, mounting site

    (board) temperature, ambient temperature, air flow, power dissipation of other components on the board, and board

    thermal resistance.

2.  Per SEMI G38-87 and JEDEC JESD51-2 with the single layer board horizontal.

3.  Per JEDEC JESD51-2 with natural convection for horizontally oriented board. Board meets JESD51-9 specification for

    1s or 2s2p board, respectively.

4.  Per JEDEC JESD51-6 with the board horizontal.

5.  Per JEDEC JESD51-6 with forced convection for horizontally oriented board. Board meets JESD51-9 specification for

    1s or 2s2p board, respectively.

6.  Thermal resistance between the die and the printed circuit board per JEDEC JESD51-8. Board temperature is

    measured on the top surface of the board near the package.

7.  Thermal resistance between the die and the case top surface as measured by the cold plate method (MIL SPEC-883

    Method 1012.1).

8.  Thermal characterization parameter indicating the temperature difference between package top and the junction

    temperature per JEDEC JESD51-2. When Greek letters are not available, the thermal characterization parameter is

    written as Psi-JT.

9.  Thermal characterization parameter indicating the temperature difference between package bottom center and the

    junction temperature per JEDEC JESD51-12. When Greek letters are not available, the thermal characterization

    parameter is written as Psi-JB.

5.4    Peripheral operating requirements and behaviors

5.4.1  Debug modules

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                                                   75

                                                                                                 NXP Semiconductors
Electrical characteristics

5.4.1.1     SWD electricals

                            Table 52.    SWD full voltage    range  electricals

    Symbol  Description                                             Min.         Max.                 Unit

            Operating voltage                                       1.71         3.6                  V

    S1      SWD_CLK frequency of operation

            •       Serial wire debug                               0            33                   MHz

    S2      SWD_CLK cycle period                                    1/S1         —                    ns

    S3      SWD_CLK clock pulse width

            •       Serial wire debug                               15           —                    ns

    S4      SWD_CLK rise and fall times                             —            3                    ns

    S9      SWD_DIO input data setup time to SWD_CLK rise           8            —                    ns

    S10     SWD_DIO input data hold time after SWD_CLK rise         1.4          —                    ns

    S11     SWD_CLK high to SWD_DIO data valid                      —            25                   ns

    S12     SWD_CLK high to SWD_DIO high-Z                          5            —                    ns

                                                             S2

                                                S3                  S3

        SWD_CLK (input)

                                            S4               S4

                               Figure 18. Serial wire clock input timing

76                                                                  KS22/KS20 Microcontroller,  Rev.  3, 04/2016

NXP Semiconductors
                                                                                               Electrical characteristics

         SWD_CLK

                                                                         S9             S10

         SWD_DIO                                                         Input data valid

                                            S11

         SWD_DIO                                                         Output data valid

                                            S12

         SWD_DIO

                                            S11

         SWD_DIO                                                         Output data valid

                            Figure 19. Serial wire data timing

5.4.1.2  JTAG electricals

                    Table 53.       JTAG limited voltage range                    electricals

Symbol   Description                                                              Min.         Max.     Unit

         Operating voltage                                                        2.7          3.6      V

J1       TCLK frequency of operation                                                                    MHz

         •  Boundary Scan                                                         0            10

         •  JTAG and CJTAG                                                        0            20

J2       TCLK cycle period                                                        1/J1         —        ns

J3       TCLK clock pulse width

         •  Boundary Scan                                                         50           —        ns

         •  JTAG and CJTAG                                                        25           —        ns

J4       TCLK rise  and fall times                                                —            3        ns

J5       Boundary   scan input data setup time to TCLK rise                       20           —        ns

J6       Boundary   scan input data hold time after TCLK rise                     1            —        ns

J7       TCLK low   to boundary scan output data valid                            —            25       ns

J8       TCLK low   to boundary scan output high-Z                                —            25       ns

J9       TMS, TDI   input data setup time to TCLK rise                            8            —        ns

J10      TMS, TDI   input data hold time after TCLK rise                          1            —        ns

                                            Table continues on the next  page...

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                                    77

                                                                                                   NXP  Semiconductors
Electrical characteristics

            Table 53.          JTAG limited voltage           range  electricals  (continued)

    Symbol  Description                                                Min.         Max.           Unit

    J11     TCLK low to TDO data valid                                 —            19             ns

    J12     TCLK low to TDO high-Z                                     —            19             ns

    J13     TRST assert time                                           100          —              ns

    J14     TRST setup time (negation) to TCLK high                    8            —              ns

                            Table 54.    JTAG full voltage      range  electricals

    Symbol  Description                                                Min.         Max.           Unit

            Operating voltage                                          1.71         3.6                V

    J1      TCLK frequency of operation                                                            MHz

            •       Boundary Scan                                          0        10

            •       JTAG and CJTAG                                         0        15

    J2      TCLK cycle period                                          1/J1         —              ns

    J3      TCLK clock pulse width

            •       Boundary Scan                                          50       —              ns

            •       JTAG and CJTAG                                         33       —              ns

    J4      TCLK rise and fall times                                       —            3          ns

    J5      Boundary scan input data setup time to TCLK rise               20       —              ns

    J6      Boundary scan input data hold time after TCLK rise             1.4      —              ns

    J7      TCLK low to boundary scan output data valid                    —        27             ns

    J8      TCLK low to boundary scan output high-Z                        —        27             ns

    J9      TMS, TDI input data setup time to TCLK rise                    8        —              ns

    J10     TMS, TDI input data hold time after TCLK rise                  1.4      —              ns

    J11     TCLK low to TDO data valid                                     —        26.2           ns

    J12     TCLK low to TDO high-Z                                         —        26.2           ns

    J13     TRST assert time                                           100          —              ns

    J14     TRST setup time (negation) to TCLK high                        8        —              ns

                                                                J2

                                                         J3            J3

    TCLK (input)

                                         J4                     J4

                                   Figure 20. Test clock input timing

78                                                                     KS22/KS20 Microcontroller,  Rev. 3, 04/2016

NXP Semiconductors
                                                                                           Electrical  characteristics

           TCLK

                                                                        J5             J6

           Data inputs                                                  Input data valid

                                                                J7

           Data outputs                                                 Output data valid

                                                                J8

           Data outputs

                                                                J7

           Data outputs                                                 Output data valid

                             Figure    21.      Boundary   scan     (JTAG) timing

           TCLK

                                                                    J9           J10

           TDI/TMS                                                  Input data valid

                                                           J11

           TDO                                                      Output data valid

                                                           J12

           TDO

                                                           J11

           TDO                                                      Output data valid

                                       Figure   22.  Test  Access   Port timing

KS22/KS20  Microcontroller,  Rev.  3,  04/2016                                                         79

                                                                                           NXP         Semiconductors
Electrical characteristics

TCLK

                                                 J14

                                J13

TRST

                                         Figure 23. TRST timing

5.4.2          System modules

There are no specifications necessary for the device's system modules.

5.4.3          Clock modules

5.4.3.1        MCG specifications

                                     Table 55.              MCG specifications

Symbol         Description                                           Min.      Typ.        Max.     Unit                 Notes

    fints_ft   Internal reference frequency (slow clock) —           —         32.768      —        kHz

               factory trimmed at nominal VDD and 25 °C

    Δfints_t   Total deviation of internal reference frequency       —         +0.5/-0.7   ±2       %

               (slow clock) over voltage and temperature

    fints_t    Internal reference frequency (slow clock) —           31.25              —  39.0625  kHz

               user trimmed

Δfdco_res_t    Resolution of trimmed average DCO output              —         ± 0.3       ± 0.6    %fdco                1

               frequency at fixed voltage and temperature —

               using SCTRIM and SCFTRIM

    Δfdco_t    Total deviation of trimmed average DCO output         —         +0.5/-0.7   ±2       %fdco                1, 2

               frequency over voltage and temperature

    Δfdco_t    Total deviation of trimmed average DCO output         —         ± 0.3       ± 1.5    %fdco                1

               frequency over fixed voltage and temperature

               range of 0–70°C

    fintf_ft   Internal reference frequency (fast clock) —           —                  4  —        MHz

               factory trimmed at nominal VDD and 25°C

    Δfintf_ft  Frequency deviation of internal reference clock       —         +1/-2       ±5       %fintf_ft

               (fast clock) over temperature and voltage —

               factory trimmed at nominal VDD and 25 °C

    fintf_t    Internal reference frequency (fast clock) — user      3                  —  5        MHz

               trimmed at nominal VDD and 25 °C

    floc_low   Loss of external clock minimum frequency —            (3/5) x            —  —        kHz

               RANGE = 00                                            fints_t

                                         Table continues         on  the next  page...

80                                                                                      KS22/KS20 Microcontroller, Rev.  3, 04/2016

NXP Semiconductors
                                                                                                Electrical characteristics

                                 Table 55.      MCG specifications (continued)

Symbol        Description                                              Min.          Typ.  Max.     Unit  Notes

floc_high     Loss of external clock minimum frequency —               (16/5) x      —     —        kHz

              RANGE = 01, 10, or 11                                    fints_t

                                                                  FLL

ffll_ref      FLL reference frequency range                            31.25         —     39.0625  kHz

fdco          DCO output               Low range (DRS=00)              20        20.97     25       MHz   3, 4

              frequency range          640 × ffll_ref

                                       Mid range (DRS=01)              40        41.94     50       MHz

                                       1280 × ffll_ref

                                     Mid-high range (DRS=10)           60        62.91     75       MHz

                                       1920 × ffll_ref

                                       High range (DRS=11)             80        83.89     100      MHz

                                       2560 × ffll_ref

fdco_t_DMX3   DCO output               Low range (DRS=00)              —         23.99     —        MHz   5, 6

2             frequency                732 × ffll_ref

                                       Mid range (DRS=01)              —         47.97     —        MHz

                                       1464 × ffll_ref

                                     Mid-high range (DRS=10)           —         71.99     —        MHz

                                       2197 × ffll_ref

                                       High range (DRS=11)             —         95.98     —        MHz

                                       2929 × ffll_ref

Jcyc_fll      FLL period jitter                                        —             —     —        ps

              •  fVCO = 48 MHz                                         —             180   —

              •  fVCO = 98 MHz                                                       150

tfll_acquire  FLL target frequency acquisition time                    —             —     1        ms    7

                                                                  PLL

fvco          VCO operating frequency                                  48.0          —     120      MHz

Ipll          PLL operating current                                    —             1060  —        µA    8

              •  PLL @ 96 MHz (fosc_hi_1 = 8 MHz,       fpll_ref  =

                 2 MHz, VDIV multiplier = 48)

Ipll          PLL operating current                                    —             600   —        µA    8

              •  PLL @ 48 MHz (fosc_hi_1 = 8 MHz,       fpll_ref  =

                 2 MHz, VDIV multiplier = 24)

fpll_ref      PLL reference frequency range                            2.0           —     4.0      MHz

Jcyc_pll      PLL period jitter (RMS)                                  —             120   —        ps    9

              •  fvco = 48 MHz                                         —             75    —        ps

              •  fvco = 100 MHz

Jacc_pll      PLL accumulated jitter over 1µs (RMS)                    —             1350  —        ps    9

                                                                       —             600   —        ps

                                                Table continues on the next page...

KS22/KS20     Microcontroller, Rev. 3, 04/2016                                                               81

                                                                                                    NXP Semiconductors
Electrical characteristics

                                   Table 55.       MCG  specifications          (continued)

    Symbol      Description                                           Min.           Typ.         Max.              Unit         Notes

                •  fvco = 48 MHz

                •  fvco = 100 MHz

     Dlock      Lock entry frequency tolerance                       ± 1.49          —            ± 2.98            %

     Dunl       Lock exit frequency tolerance                        ± 4.47          —            ± 5.97            %

     tpll_lock  Lock detector detection time                          —              —         150 × 10-6           s            10

                                                                                                + 1075(1/

                                                                                                  fpll_ref)

1.   This parameter is measured with the internal reference (slow clock) being used as a reference to the FLL (FEI clock

     mode).

2.   2.0 V <= VDD <= 3.6 V.

3.   These typical values listed are with the slow internal reference clock (FEI) using factory trim and DMX32=0.

4.   The resulting system clock frequencies should not exceed their maximum specified values. The DCO frequency

5.   deviation (Δfdco_t) over voltage and temperature should be considered.
     These typical values listed are with the slow internal reference clock (FEI) using factory trim and DMX32=1.

6.   The resulting clock frequency must not exceed the maximum specified clock frequency of the device.

7.   This specification applies to any time the FLL reference source or reference divider is changed, trim value is changed,

     DMX32 bit is changed, DRS bits are changed, or changing from FLL disabled (BLPE, BLPI) to FLL enabled (FEI, FEE,

     FBE, FBI). If a crystal/resonator is being used as the reference, this specification assumes it is already running.

8.   Excludes any oscillator currents that are also consuming power while PLL is in operation.

9.   This specification was obtained using a NXP developed PCB. PLL jitter is dependent on the noise characteristics of

     each PCB and results will vary.

10.  This specification applies to any time the PLL VCO divider or reference divider is changed, or changing from PLL

     disabled (BLPE, BLPI) to PLL enabled (PBE, PEE). If a crystal/resonator is being used as the reference, this

     specification assumes it is already running.

5.4.3.2         IRC48M specifications

                                      Table 56.    IRC48M specifications

     Symbol     Description                                                  Min.          Typ.              Max.         Unit   Notes

     VDD        Supply voltage                                               1.71          —                 3.6          V

     IDD48M     Supply current                                               —             400               500          μA

     firc48m    Internal reference frequency                                 —             48                —            MHz

Δfirc48m_ol_hv  Open loop total deviation of IRC48M frequency at             —

                high voltage (VDD=1.89V-3.6V) over 0°C to 70°C

                Regulator enable                                             —             ± 0.2             ± 0.5     %firc48m      1

                (USB_CLK_RECOVER_IRC_EN[REG_EN]=1)

Δfirc48m_ol_hv  Open loop total deviation of IRC48M frequency at

                high voltage (VDD=1.89V-3.6V) over full temperature

                Regulator enable                                             —             ± 0.4             ± 1.0     %firc48m      1

                (USB_CLK_RECOVER_IRC_EN[REG_EN]=1)

Δfirc48m_ol_lv  Open loop total deviation of IRC48M frequency at low                                                                 1

                voltage (VDD=1.71V-1.89V) over full temperature

                Regulator disable                                            —             ± 0.4             ± 1.0     %firc48m

                (USB_CLK_RECOVER_IRC_EN[REG_EN]=0)

                                                Table continues on the next page...

82                                                                                   KS22/KS20    Microcontroller, Rev. 3,       04/2016

NXP Semiconductors
                                                                                                         Electrical characteristics

                                 Table 56.       IRC48M specifications                (continued)

    Symbol       Description                                              Min.              Typ.         Max.         Unit       Notes

                 Regulator enable                                         —                 ± 0.5        ± 1.5

                 (USB_CLK_RECOVER_IRC_EN[REG_EN]=1)

    Δfirc48m_cl  Closed loop total deviation of IRC48M frequency over     —                 —            ± 0.1        %fhost         2

                 voltage and temperature

    Jcyc_irc48m  Period Jitter (RMS)                                      —                 35           150          ps

    tirc48mst    Startup time                                             —                 2            3            μs             3

1.  The maximum value represents characterized results equivalent to the mean plus or minus three times the standard

    deviation (mean ± 3 sigma).

2.  Closed loop operation of the IRC48M is only feasible for USB device operation; it is not usable for USB host operation.

    It is enabled by configuring for USB Device, selecting IRC48M as USB clock source, and enabling the clock recover

    function (USB_CLK_RECOVER_IRC_CTRL[CLOCK_RECOVER_EN]=1,

    USB_CLK_RECOVER_IRC_EN[IRC_EN]=1).

3.  IRC48M startup time is defined as the time between clock enablement and clock availability for system use. Enable

    the clock by one of the following settings:

    •       USB_CLK_RECOVER_IRC_EN[IRC_EN]=1 or

    •       MCG operating in an external clocking mode and MCG_C7[OSCSEL]=10 or MCG_C5[PLLCLKEN0]=1, or

    •       SIM_SOPT2[PLLFLLSEL]=11

5.4.3.3          Oscillator electrical specifications

5.4.3.3.1        Oscillator DC electrical specifications
                                 Table 57.   Oscillator DC electrical specifications

    Symbol       Description                                Min.                      Typ.         Max.         Unit          Notes

    VDD          Supply voltage                             1.71                      —            3.6          V

    IDDOSC       Supply current — low-power  mode  (HGO=0)                                                                    1

                 •  32 kHz                                             —              500          —            nA

                 •  4 MHz                                              —              200          —            μA

                 •  8 MHz (RANGE=01)                                   —              300          —            μA

                 •  16 MHz                                             —              950          —            μA

                 •  24 MHz                                             —              1.2          —            mA

                 •  32 MHz                                             —              1.5          —            mA

    IDDOSC       Supply current — high-gain mode (HGO=1)                                                                      1

                 •  32 kHz                                             —              25           —            μA

                 •  4 MHz                                              —              400          —            μA

                 •  8 MHz (RANGE=01)                                   —              500          —            μA

                 •  16 MHz                                             —              2.5          —            mA

                                                                       —              3            —            mA

                                                 Table continues on the next page...

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                                                                                                              NXP Semiconductors
Electrical characteristics

               Table 57.        Oscillator DC electrical specifications                      (continued)

    Symbol  Description                                        Min.  Typ.                    Max.  Unit    Notes

            •  24 MHz                                          —     4                       —     mA

            •  32 MHz

    Cx      EXTAL load capacitance                             —     —                       —             2, 3

    Cy      XTAL load capacitance                              —     —                       —             2, 3

    RF      Feedback resistor — low-frequency, low-power       —     —                       —     MΩ      2, 4

            mode (HGO=0)

            Feedback resistor — low-frequency, high-gain       —     10                      —     MΩ

            mode (HGO=1)

            Feedback resistor — high-frequency, low-           —     —                       —     MΩ

            power mode (HGO=0)

            Feedback resistor — high-frequency, high-gain      —     1                       —     MΩ

            mode (HGO=1)

    RS      Series resistor — low-frequency, low-power         —     —                       —     kΩ

            mode (HGO=0)

            Series resistor — low-frequency, high-gain         —     200                     —     kΩ

            mode (HGO=1)

            Series resistor — high-frequency, low-power        —     —                       —     kΩ

            mode (HGO=0)

            Series resistor — high-frequency, high-gain

            mode (HGO=1)

                                                               —     0                       —     kΩ

    Vpp5    Peak-to-peak amplitude of oscillation (oscillator  —     0.6                     —          V

            mode) — low-frequency, low-power mode

            (HGO=0)

            Peak-to-peak amplitude of oscillation (oscillator  —     VDD                     —          V

            mode) — low-frequency, high-gain mode

            (HGO=1)

            Peak-to-peak amplitude of oscillation (oscillator  —     0.6                     —          V

            mode) — high-frequency, low-power mode

            (HGO=0)

            Peak-to-peak amplitude of oscillation (oscillator  —     VDD                     —          V

            mode) — high-frequency, high-gain mode

            (HGO=1)

1.  VDD=3.3 V, Temperature =25 °C

2.  See crystal or resonator manufacturer's recommendation

3.  Cx and Cy can be provided by using either integrated capacitors or external components.

4.  When low-power mode is selected, RF is integrated and must not be attached externally.

5.  The EXTAL and XTAL pins should only be connected to required oscillator components and must not be     connected  to

    any other device.

84                                                                      KS22/KS20 Microcontroller, Rev. 3, 04/2016

NXP Semiconductors
                                                                                            Electrical characteristics

5.4.3.3.2             Oscillator frequency specifications
                            Table 58.       Oscillator frequency           specifications

    Symbol     Description                                        Min.     Typ.       Max.                 Unit        Notes

    fosc_lo    Oscillator crystal or resonator frequency — low-   32       —          40                   kHz

               frequency mode (MCG_C2[RANGE]=00)

    fosc_hi_1  Oscillator crystal or resonator frequency —        3        —          8                    MHz

               high-frequency mode (low range)

               (MCG_C2[RANGE]=01)

    fosc_hi_2  Oscillator crystal or resonator frequency —        8        —          32                   MHz

               high frequency mode (high range)

               (MCG_C2[RANGE]=1x)

    fec_extal  Input clock frequency (external clock mode)        —        —          50                   MHz         1, 2

    tdc_extal  Input clock duty cycle (external clock mode)       40       50         60                   %

    tcst       Crystal startup time — 32 kHz low-frequency,       —        750        —                    ms          3, 4

               low-power mode (HGO=0)

               Crystal startup time — 32 kHz low-frequency,       —        250        —                    ms

               high-gain mode (HGO=1)

               Crystal startup time — 8 MHz high-frequency        —        0.6        —                    ms

               (MCG_C2[RANGE]=01), low-power mode

               (HGO=0)

               Crystal startup time — 8 MHz high-frequency        —                1  —                    ms

               (MCG_C2[RANGE]=01), high-gain mode

               (HGO=1)

1.  Other frequency limits may apply when external clock is being used as a reference for the FLL or PLL.

2.  When transitioning from FEI or FBI to FBE mode, restrict the frequency of the input clock so that, when it is divided by

    FRDIV, it remains within the limits of the DCO input clock frequency.

3.  Proper PC board layout procedures must be followed to achieve specifications.

4.  Crystal startup time is defined as the time between the oscillator being enabled and the OSCINIT bit in the MCG_S

    register being set.

5.4.3.4              32 kHz oscillator electrical characteristics

5.4.3.4.1             32  kHz oscillator DC electrical specifications
                          Table 59.  32kHz oscillator DC electrical specifications

          Symbol            Description                                    Min.       Typ.                 Max.        Unit

               VBAT       Supply voltage                                   1.71       —                    3.6         V

               RF         Internal feedback resistor                       —          100                  —           MΩ

               Cpara      Parasitical capacitance of EXTAL32 and           —          5                    7           pF

                          XTAL32

               Vpp1       Peak-to-peak amplitude of oscillation            —          0.6                  —           V

1.  When a crystal is being used with the 32 kHz oscillator, the EXTAL32 and XTAL32 pins should only be connected to

    required oscillator components and must not be connected to any other devices.

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                                                                                                           NXP Semiconductors
Electrical characteristics

5.4.3.4.2        32 kHz oscillator frequency specifications
                    Table 60.                 32 kHz oscillator frequency specifications

    Symbol       Description                                    Min.                  Typ.  Max.  Unit                  Notes

    fosc_lo      Oscillator crystal                                  —    32.768            —     kHz

    tstart       Crystal start-up time                               —                1000  —     ms                           1

    fec_extal32  Externally provided input clock frequency           —    32.768            —     kHz                          2

vec_extal32      Externally provided input clock amplitude           700              —     VBAT  mV                    2, 3

1.  Proper PC board layout procedures must be followed to achieve specifications.

2.  This specification is for an externally supplied clock driven to EXTAL32 and does not apply to any other clock input. The

    oscillator remains enabled and XTAL32 must be left unconnected.

3.  The parameter specified is a peak-to-peak value and VIH and VIL specifications do not apply. The voltage of the applied

    clock must be within the range of VSS to VBAT.

5.4.4            Memories and memory interfaces

5.4.4.1          Flash electrical specifications

This section describes the electrical characteristics of the flash memory module.

5.4.4.1.1        Flash timing specifications — program and erase

The following specifications represent the amount of time the internal                            charge          pumps are

active and do not include command overhead.

                    Table 61.                 NVM program/erase timing specifications

    Symbol       Description                                    Min.                  Typ.  Max.  Unit                  Notes

    thvpgm4      Longword Program high-voltage time                  —                7.5   18    μs                         —

    thversscr    Sector Erase high-voltage time                      —                13    113   ms                           1

    thversall    Erase All high-voltage time                         —                104   904   ms                           1

1.  Maximum time based on expectations at cycling end-of-life.

5.4.4.1.2        Flash timing specifications — commands
                              Table 62.          Flash command timing specifications

    Symbol       Description                                    Min.                  Typ.  Max.  Unit                  Notes

    trd1sec2k    Read 1s Section execution time (flash sector)       —                —     60    μs                           1

    tpgmchk      Program Check execution time                        —                —     45    μs                           1

    trdrsrc      Read Resource execution time                        —                —     30    μs                           1

                                                 Table continues on the next page...

86                                                                                    KS22/KS20 Microcontroller,  Rev.  3, 04/2016

NXP Semiconductors
                                                                                                  Electrical characteristics

                Table 62.          Flash command           timing specifications            (continued)

    Symbol      Description                                Min.          Typ.               Max.        Unit             Notes

    tpgm4       Program Longword execution time            —             65                 145         μs                  —

    tersscr     Erase Flash Sector execution time          —             14                 114         ms                  2

    trd1all     Read 1s All Blocks execution time          —             —                  1.8         ms                  1

    trdonce     Read Once execution time                   —             —                  30          μs                  1

    tpgmonce    Program Once execution time                —             100                —           μs                  —

    tersall     Erase All Blocks execution time            —             175                1300        ms                  2

    tvfykey     Verify Backdoor Access Key execution time  —             —                  30          μs                  1

1.  Assumes 25 MHz flash clock frequency.

2.  Maximum times for erase parameters based on expectations at cycling end-of-life.

5.4.4.1.3       Flash high voltage current behaviors
                             Table 63.       Flash high voltage current    behaviors

    Symbol      Description                                Min.                       Typ.        Max.             Unit

    IDD_PGM     Average current adder during high voltage  —                          2.5         6.0              mA

                flash programming operation

    IDD_ERS     Average current adder during high voltage  —                          1.5         4.0              mA

                flash erase operation

5.4.4.1.4       Reliability specifications
                                   Table 64.           NVM reliability specifications

    Symbol      Description                                Min.        Typ.1                Max.        Unit       Notes

                                                        Program Flash

tnvmretp10k     Data retention after up to 10 K cycles     5           50                   —          years             —

    tnvmretp1k  Data retention after up to 1 K cycles      20          100                  —          years             —

    nnvmcycp    Cycling endurance                          10 K        50 K                 —          cycles            2

1.  Typical data retention values are based on measured response accelerated at high temperature and derated to a

    constant 25 °C use profile. Engineering Bulletin EB618 does not apply to this technology. Typical endurance defined        in

    Engineering Bulletin EB619.

2.  Cycling endurance represents number of program/erase cycles at –40 °C ≤ Tj ≤ 125 °C.

5.4.5           Security and integrity modules

There are no specifications necessary for the device's security and integrity modules.

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Electrical characteristics

5.4.6      Analog

5.4.6.1    ADC electrical specifications

The 16-bit accuracy specifications listed in Table 65 and Table 66 are achievable        on the

differential pins ADCx_DPx, ADCx_DMx.

All other ADC channels meet the 13-bit differential/12-bit single-ended accuracy

specifications.

5.4.6.1.1  16-bit ADC operating conditions
                            Table 65.       16-bit ADC operating  conditions

Symbol     Description      Conditions                   Min.     Typ.1  Max.      Unit  Notes

    VDDA   Supply voltage   Absolute                     1.71     —           3.6  V

    ΔVDDA  Supply voltage   Delta to VDD (VDD – VDDA)    -100     0      +100      mV    2

    ΔVSSA  Ground voltage   Delta to VSS (VSS – VSSA)    -100     0      +100      mV    2

    VREFH  ADC reference                                 1.13     VDDA   VDDA      V

           voltage high

    VREFL  ADC reference                                 VSSA     VSSA   VSSA      V

           voltage low

    VADIN  Input voltage    •  16-bit differential mode  VREFL    —      31/32 *   V

                                                                         VREFH

                            •  All other modes           VREFL    —      VREFH

    CADIN  Input            •  16-bit mode               —        8           10   pF

           capacitance      •  8-bit / 10-bit / 12-bit   —        4           5

                               modes

    RADIN  Input series                                  —        2           5    kΩ

           resistance

    RAS    Analog source    13-bit / 12-bit modes                                        3

           resistance       fADCK < 4 MHz                —        —           5    kΩ

           (external)

    fADCK  ADC conversion   ≤ 13-bit mode                1.0      —      24.0      MHz   4

           clock frequency

    fADCK  ADC conversion   16-bit mode                  2.0      —      12.0      MHz   4

           clock frequency

    Crate  ADC conversion   ≤ 13-bit modes                                               5

           rate             No ADC hardware averaging    20       —      1200      Ksps

                            Continuous conversions

                            enabled, subsequent

                            conversion time

    Crate  ADC conversion   16-bit mode                                                  5

           rate             No ADC hardware averaging    37       —           461  Ksps

88                                                                KS22/KS20 Microcontroller, Rev. 3, 04/2016

NXP Semiconductors
                                                                                                     Electrical characteristics

                              Table 65.          16-bit ADC        operating      conditions

    Symbol  Description          Conditions                                Min.   Typ.1         Max.           Unit       Notes

                                 Continuous conversions

                                 enabled, subsequent

                                 conversion time

1.  Typical values assume VDDA = 3.0 V, Temp = 25 °C, fADCK = 1.0 MHz, unless otherwise stated. Typical values are for

    reference only, and are not tested in production.

2.  DC potential difference.

3.  This resistance is external to MCU. To achieve the best results, the analog source resistance must be kept as low as

    possible. The results in this data sheet were derived from a system that had < 8 Ω analog source resistance. The

4.  RAS/CAS time constant should be kept to < 1 ns.
    To use the maximum ADC conversion clock frequency, CFG2[ADHSC] must be set and CFG1[ADLPC] must be clear.

5.  For guidelines and examples of conversion rate calculation, download the ADC calculator tool.

                                                               SIMPLIFIED

                                                       INPUT PIN EQUIVALENT

                                                                CIRCUIT           ZADIN

                                                       Pad                               SIMPLIFIED

                                    ZAS                leakage                           CHANNEL SELECT

                                                       due to                            CIRCUIT               ADC SAR

            RAS                                        input                             RADIN                 ENGINE

                                                       protection

                                                VADIN

    VAS                          CAS

                                                                                         RADIN

                                                       INPUT PIN                         RADIN

                                                       INPUT PIN                         RADIN

                                                       INPUT PIN                                               CADIN

                       Figure 24. ADC input impedance equivalency diagram

5.4.6.1.2   16-bit ADC electrical characteristics

            Table 66.       16-bit  ADC characteristics (VREFH = VDDA,                   VREFL =      VSSA)

Symbol      Description             Conditions1                            Min.   Typ.2  Max.            Unit         Notes

IDDA_ADC    Supply current                                                 0.215  —      1.7             mA           3

    fADACK  ADC asynchronous          •  ADLPC = 1, ADHSC = 0              1.2    2.4    3.9             MHz         tADACK = 1/

            clock source                                                                                              fADACK

                                         Table continues on the next page...

KS22/KS20 Microcontroller, Rev.     3, 04/2016                                                                                    89

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Electrical characteristics

Table    66.    16-bit ADC       characteristics (VREFH = VDDA, VREFL = VSSA)                      (continued)

Symbol   Description             Conditions1                         Min.  Typ.2          Max.     Unit  Notes

                                 •       ADLPC = 1, ADHSC = 1        2.4            4.0   6.1      MHz

                                 •       ADLPC = 0, ADHSC = 0        3.0            5.2   7.3      MHz

                                 •       ADLPC = 0, ADHSC = 1        4.4            6.2   9.5      MHz

         Sample Time             See Reference Manual chapter for sample times

    TUE  Total unadjusted        •       12-bit modes                —              ±4    ±6.8     LSB4         5

         error                   •       <12-bit modes               —              ±1.4  ±2.1

    DNL  Differential non-       •       12-bit modes                —              ±0.7  –1.1 to  LSB4         5

         linearity                                                                        +1.9

                                 •       <12-bit modes               —              ±0.2  –0.3 to

                                                                                          0.5

    INL  Integral non-linearity  •       12-bit modes                —              ±1.0  –2.7 to  LSB4         5

                                                                                          +1.9

                                 •       <12-bit modes               —              ±0.5  –0.7 to

                                                                                          +0.5

    EFS  Full-scale error        •       12-bit modes                —              –4    –5.4     LSB4  VADIN  =  VDDA5

                                 •       <12-bit modes               —              –1.4  –1.8

    EQ   Quantization error      •       16-bit modes                —     –1 to 0        —        LSB4

                                 •       ≤13-bit modes               —              —     ±0.5

ENOB     Effective number of     16-bit differential mode                                                       6

         bits                    •       Avg = 32                    12.8           14.5  —        bits

                                 •       Avg = 4                     11.9           13.8  —

                                                                                                   bits

                                 16-bit single-ended mode

                                 •       Avg = 32                    12.2           13.9  —

                                                                     11.4           13.1           bits

                                 •       Avg = 4                                          —

                                                                                                   bits

SINAD    Signal-to-noise plus    See ENOB                            6.02 × ENOB + 1.76            dB

         distortion

    THD  Total harmonic          16-bit differential mode                                          dB           7

         distortion              •       Avg = 32                    —              -94   —

                                                                                                   dB

                                 16-bit  single-ended mode           —              -85   —

                                 •       Avg = 32

SFDR     Spurious free           16-bit  differential mode                                —        dB           7

         dynamic range           •       Avg = 32                    82             95

                                                                                          —        dB

                                 16-bit  single-ended mode           78             90

                                 •       Avg = 32

                                         Table continues    on  the  next  page...

90                                                                                  KS22/KS20 Microcontroller, Rev. 3, 04/2016

NXP Semiconductors
                                                                                                            Electrical characteristics

    Table  66.   16-bit ADC       characteristics (VREFH            =  VDDA, VREFL             =  VSSA)     (continued)

Symbol     Description            Conditions1                          Min.        Typ.2          Max.      Unit                   Notes

    EIL    Input leakage error                                                  IIn × RAS                   mV             IIn = leakage

                                                                                                                               current

                                                                                                                           (refer to the

                                                                                                                               MCU's

                                                                                                                           voltage and

                                                                                                                               current

                                                                                                                               operating

                                                                                                                               ratings)

           Temp sensor slope    Across the full temperature            1.55        1.62           1.69      mV/°C                  8

                                range of the device

VTEMP25    Temp sensor          25 °C                                  706         716            726       mV                     8

           voltage

1.  All accuracy numbers assume the ADC is calibrated with VREFH = VDDA

2.  Typical values assume VDDA = 3.0 V, Temp = 25 °C, fADCK = 2.0 MHz unless otherwise stated. Typical values are for

    reference only and are not tested in production.

3.  The ADC supply current depends on the ADC conversion clock speed, conversion rate and ADC_CFG1[ADLPC] (low

    power). For lowest power operation, ADC_CFG1[ADLPC] must be set, the ADC_CFG2[ADHSC] bit must be clear with

    1 MHz ADC conversion clock speed.

4.  1 LSB = (VREFH - VREFL)/2N

5.  ADC conversion clock < 16 MHz, Max hardware averaging (AVGE = %1, AVGS = %11)

6.  Input data is 100 Hz sine wave. ADC conversion clock < 12 MHz.

7.  Input data is 1 kHz sine wave. ADC conversion clock < 12 MHz.

8.  ADC conversion clock < 3 MHz

                                            Typical ADC 16-bit Differential ENOB vs ADC Clock

                                                      100Hz, 90% FS Sine Input

                 15.00

                 14.70

                 14.40

                 14.10

                 13.80

           ENOB  13.50

                 13.20

                 12.90

                 12.60

                                                                                                  Hardware Averaging Disabled

                 12.30                                                                            Averaging of 4 samples

                                                                                                  Averaging of 8 samples

                 12.00                                                                            Averaging of 32 samples

                        1  2      3         4         5      6         7        8              9        10  11                 12

                                               ADC Clock Frequency (MHz)

                 Figure    25.  Typical  ENOB vs. ADC_CLK for                   16-bit         differential mode

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                                                                91

                                                                                                            NXP Semiconductors
Electrical characteristics

                                               Typical ADC 16-bit Single-Ended ENOB vs ADC Clock

                                                           100Hz, 90% FS Sine Input

                  14.00

                  13.75

                  13.50

                  13.25

                  13.00

                  12.75

            ENOB  12.50

                  12.25

                  12.00

                  11.75

                  11.50

                  11.25                                                                              Averaging of 4 samples

                  11.00                                                                              Averaging of 32 samples

                         1     2        3           4      5  6       7              8            9      10  11               12

                                                        ADC Clock Frequency (MHz)

            Figure          26. Typical        ENOB vs. ADC_CLK for                  16-bit  single-ended mode

5.4.6.2           CMP and 6-bit DAC electrical specifications

                  Table 67.       Comparator and 6-bit DAC electrical specifications

    Symbol        Description                                                        Min.            Typ.    Max.                   Unit

    VDD           Supply voltage                                                     1.71            —       3.6                    V

    IDDHS         Supply current, High-speed mode (EN=1, PMODE=1)                       —            —       200                    μA

    IDDLS         Supply current, low-speed mode (EN=1, PMODE=0)                        —            —       20                     μA

    VAIN          Analog input voltage                                               VSS – 0.3       —       VDD                    V

    VAIO          Analog input offset voltage                                           —            —       20                     mV

    VH            Analog comparator hysteresis1

                  •         CR0[HYSTCTR] = 00                                           —            5       —                      mV

                  •         CR0[HYSTCTR] = 01                                           —            10      —                      mV

                  •         CR0[HYSTCTR] = 10                                           —            20      —                      mV

                  •         CR0[HYSTCTR] = 11                                           —            30      —                      mV

    VCMPOh        Output high                                                        VDD – 0.5       —       —                      V

    VCMPOl        Output low                                                            —            —       0.5                    V

    tDHS          Propagation delay, high-speed mode (EN=1, PMODE=1)                    20           50      200                    ns

    tDLS          Propagation delay, low-speed mode (EN=1, PMODE=0)                     80           250     600                    ns

                  Analog comparator initialization delay2                               —            —       40                     μs

    IDAC6b        6-bit DAC current adder (enabled)                                     —            7       —                      μA

    INL           6-bit DAC integral non-linearity                                   –0.5            —       0.5                    LSB3

    DNL           6-bit DAC differential non-linearity                               –0.3            —       0.3                    LSB

1.  Typical hysteresis is measured with input voltage range limited to 0.6 to VDD–0.6 V.

92                                                                                      KS22/KS20 Microcontroller,            Rev.  3, 04/2016

NXP Semiconductors
                                                                                                   Electrical  characteristics

2.  Comparator initialization delay is defined as the time between software writes to change control inputs    (Writes to

    CMP_DACCR[DACEN], CMP_DACCR[VRSEL], CMP_DACCR[VOSEL], CMP_MUXCR[PSEL], and

    CMP_MUXCR[MSEL]) and the comparator output settling to a stable level.

3.  1 LSB = Vreference/64

                        0.08

                        0.07

                        0.06

    CMP Hystereris (V)  0.05                                                                                       HYSTCTR

                                                                                                                   Setting

                        0.04                                                                                               00

                                                                                                                           01

                                                                                                                           10

                        0.03                                                                                               11

                        0.02

                        0.01

                        0

                              0.1     0.4  0.7      1  1.3      1.6        1.9    2.2      2.5     2.8       3.1

                                                                Vin level  (V)

                              Figure  27.  Typical  hysteresis  vs. Vin    level  (VDD  =  3.3 V,  PMODE     = 0)

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                                                     93

                                                                                                             NXP Semiconductors
Electrical characteristics

                            0.18

                            0.16

                            0.14

                            0.12                                                                                        HYSTCTR

    CMP Hysteresis (V)                                                                                                  Setting

                            0.1                                                                                         00

                                                                                                                        01

                            0.08                                                                                        10

                                                                                                                        11

                            0.06

                            0.04

                            0.02

                            0

                                  0.1  0.4        0.7      1  1.3  1.6            1.9  2.2      2.5      2.8  3.1

                                                                   Vin level (V)

                                  Figure 28.      Typical  hysteresis vs. Vin level    (VDD  =  3.3  V,  PMODE =    1)

5.4.6.3                           12-bit DAC electrical characteristics

5.4.6.3.1                         12-bit DAC operating requirements
                                              Table 68.       12-bit DAC operating requirements

    Symbol                        Desciption                                           Min.     Max.          Unit      Notes

    VDDA                          Supply voltage                                       1.71     3.6           V

    VDACR                         Reference voltage                                    1.13     3.6           V         1

                        CL        Output load capacitance                              —        100           pF        2

                        IL        Output load current                                  —             1        mA

1.  The DAC reference can be selected to be VDDA or VREFH.

2.  A small load capacitance (47 pF) can improve the bandwidth performance of the DAC

94                                                                                           KS22/KS20 Microcontroller, Rev. 3, 04/2016

NXP Semiconductors
                                                                                         Electrical characteristics

5.4.6.3.2           12-bit DAC operating behaviors
                               Table 69.          12-bit DAC operating behaviors

Symbol        Description                                   Min.            Typ.  Max.   Unit    Notes

IDDA_DACL     Supply current — low-power mode               —               —     330    μA

    P

IDDA_DACH     Supply current — high-speed mode              —               —     1200   μA

    P

    tDACLP    Full-scale settling time (0x080 to 0xF7F) —   —               100   200    μs      1

              low-power mode

    tDACHP    Full-scale settling time (0x080 to 0xF7F) —   —               15    30     μs      1

              high-power mode

tCCDACLP      Code-to-code settling time (0xBF8 to          —               0.7   1      μs      1

              0xC08) — low-power mode and high-

              speed mode

    Vdacoutl  DAC output voltage range low — high-          —               —     100    mV

              speed mode, no load, DAC set to 0x000

Vdacouth      DAC output voltage range high — high-         VDACR           —     VDACR  mV

              speed mode, no load, DAC set to 0xFFF         −100

    INL       Integral non-linearity error — high speed     —               —     ±8     LSB     2

              mode

    DNL       Differential non-linearity error — VDACR > 2  —               —     ±1     LSB     3

              V

    DNL       Differential non-linearity error — VDACR =    —               —     ±1     LSB     4

              VREF_OUT

VOFFSET       Offset error                                  —               ±0.4  ±0.8   %FSR    5

    EG        Gain error                                    —               ±0.1  ±0.6   %FSR    5

    PSRR      Power supply rejection ratio, VDDA ≥ 2.4 V    60              —     90     dB

    TCO       Temperature coefficient offset voltage        —               3.7   —      μV/C    6

    TGE       Temperature coefficient gain error            —      0.000421       —      %FSR/C

    Rop       Output resistance (load = 3 kΩ)               —               —     250    Ω

    SR        Slew rate -80h→ F7Fh→ 80h                                                  V/μs

                 •  High power (SPHP)                       1.2             1.7   —

                 •  Low power (SPLP)                        0.05            0.12  —

    BW        3dB bandwidth                                                              kHz

                 •  High power (SPHP)                       550             —     —

                 •  Low power (SPLP)                        40              —     —

1.  Settling within ±1 LSB

2.  The INL is measured for 0 + 100 mV to VDACR −100 mV

3.  The DNL is measured for 0 + 100 mV to VDACR −100 mV

4.  The DNL is measured for 0 + 100 mV to VDACR −100 mV with VDDA > 2.4 V

5.  Calculated by a best fit curve from VSS + 100 mV to VDACR − 100 mV

6.  VDDA = 3.0 V, reference select set for VDDA (DACx_CO:DACRFS = 1), high power mode    (DACx_C0:LPEN = 0), DAC

    set to 0x800, temperature range is across the full range of the device

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                                        95

                                                                                         NXP Semiconductors
Electrical characteristics

                     8

                     6

                     4

                     2

    DAC12 INL (LSB)  0

                     -2

                     -4

                     -6

                     -8

                         0  500  1000         1500     2000          2500  3000        3500                  4000

                                                       Digital Code

                                 Figure  29.  Typical  INL error     vs. digital code

96                                                                         KS22/KS20 Microcontroller,  Rev.  3, 04/2016

NXP Semiconductors
                                                                                                   Electrical characteristics

                                     1.499

                                     1.4985

       DAC12 Mid Level Code Voltage  1.498

                                     1.4975

                                     1.497

                                     1.4965

                                     1.496

                                             -40  25  55              85  105                      125

                                                      Temperature °C

                                                  Figure 30. Offset at half scale vs. temperature

5.4.7                                Timers

See General switching specifications.

5.4.8                                Communication interfaces

5.4.8.1                              USB electrical specifications

The USB electricals for the USB On-the-Go module conform to the standards

documented by the Universal Serial Bus Implementers Forum. For the most up-to-

date standards, visit usb.org.

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                              97

                                                                                                   NXP Semiconductors
Electrical characteristics

                                              NOTE

         The MCGPLLCLK meets the USB jitter and signaling rate

         specifications for certification with the use of an external

         clock/crystal for both Device and Host modes.

         The MCGFLLCLK does not meet the USB jitter or signaling

         rate specifications for certification.

         The IRC48M meets the USB jitter and signaling rate

         specifications for certification in Device mode when the USB

         clock recovery mode is enabled. It does not meet the USB

         signaling rate specifications for certification in Host mode

         operation.

5.4.8.2  DSPI switching specifications (limited voltage range)

The Deserial Serial Peripheral Interface (DSPI) provides a synchronous serial bus with

master and slave operations. Many of the transfer attributes are programmable. The

tables below provide DSPI timing characteristics for classic SPI timing modes. Refer to

the SPI chapter of the Reference Manual for information on the modified transfer

formats used for communicating with slower peripheral devices.

         Table 70.          Master mode DSPI timing (limited voltage range)

    Num                     Description             Min.                   Max.           Unit  Notes

         Operating voltage                          2.7                    3.6            V

         Frequency of operation                     —                      30             MHz

    DS1  DSPI_SCK output cycle time                 2 x tBUS               —              ns

    DS2  DSPI_SCK output high/low time              (tSCK/2) − 2           (tSCK/2) +  2  ns

    DS3  DSPI_PCSn valid to DSPI_SCK delay          (tBUS x 2) −           —              ns    1

                                                    2

    DS4  DSPI_SCK to DSPI_PCSn invalid delay        (tBUS x 2) −           —              ns    2

                                                    2

    DS5  DSPI_SCK to DSPI_SOUT valid                —                      8.5            ns

    DS6  DSPI_SCK to DSPI_SOUT invalid              -2                     —              ns

    DS7  DSPI_SIN to DSPI_SCK input setup           16.2                   —              ns

    DS8  DSPI_SCK to DSPI_SIN input hold            0                      —              ns

1.  The delay is programmable in SPIx_CTARn[PSSCK] and SPIx_CTARn[CSSCK].

2.  The delay is programmable in SPIx_CTARn[PASC] and SPIx_CTARn[ASC].

98                                                                      KS22/KS20 Microcontroller, Rev. 3, 04/2016

NXP Semiconductors
                                                                                                                Electrical characteristics

DSPI_PCSn

                              DS3                       DS2                    DS1               DS4

DSPI_SCK

                              DS7           DS8

(CPOL=0)

DSPI_SIN                            First data               Data              Last  data

                                                        DS5

                                                                         DS6

DSPI_SOUT                                   First data             Data              Last  data

               Figure 31. DSPI classic SPI timing — master mode

               Table 71.      Slave mode DSPI                timing (limited                     voltage range)

    Num                       Description                                      Min.              Max.                 Unit     Notes

           Operating voltage                                                   2.7                    3.6             V

           Frequency of operation                                              —                      15              MHz   1

    DS9    DSPI_SCK input cycle time                                           4 x tBUS               —               ns

    DS10   DSPI_SCK input high/low time                                  (tSCK/2) − 2            (tSCK/2) +  2        ns

    DS11   DSPI_SCK to DSPI_SOUT valid                                         —                 21.4                 ns

    DS12   DSPI_SCK to DSPI_SOUT invalid                                       0                      —               ns

    DS13   DSPI_SIN to DSPI_SCK input setup                                    2.6                    —               ns

    DS14   DSPI_SCK to DSPI_SIN input hold                                     7                      —               ns

    DS15   DSPI_SS active to DSPI_SOUT driven                                  —                      17              ns

    DS16   DSPI_SS inactive to DSPI_SOUT not driven                            —                      17              ns

1.  The maximum operating frequency is measured with noncontinuous CS and SCK. When DSPI is configured with

    continuous CS and SCK, the SPI clock must not be greater than 1/6 of the bus clock. For example, when the bus

    clock is 60 MHz, the SPI clock must not be greater than 10 MHz.

    DSPI_SS

                                                             DS10                                DS9

    DSPI_SCK

    (CPOL=0)                       DS15                      DS12                          DS11                 DS16

    DSPI_SOUT                                    First data              Data                    Last data

                              DS13               DS14

    DSPI_SIN                                     First data              Data                    Last data

               Figure 32. DSPI classic SPI                               timing      —     slave mode

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                                                            99

                                                                                                                      NXP Semiconductors
Electrical characteristics

5.4.8.3    DSPI switching specifications (full voltage range)

The Deserial Serial Peripheral Interface (DSPI) provides a synchronous serial bus with

master and slave operations. Many of the transfer attributes are programmable. The

tables below provides DSPI timing characteristics for classic SPI timing modes. Refer

to the SPI chapter of the Reference Manual for information on the modified transfer

formats used for communicating with slower peripheral devices.

                    Table 72.      Master mode DSPI timing (full voltage range)

     Num                       Description                                  Min.              Max.           Unit           Notes

           Operating voltage                                                1.71                   3.6       V              1

           Frequency of operation                                           —                      15        MHz

     DS1   DSPI_SCK output cycle time                                       4 x tBUS               —         ns

     DS2   DSPI_SCK output high/low time                               (tSCK/2) - 4           (tSCK/2) +  4  ns

     DS3   DSPI_PCSn valid to DSPI_SCK delay                           (tBUS x 2) −                —         ns             2

                                                                            4

     DS4   DSPI_SCK to DSPI_PCSn invalid delay                         (tBUS x 2) −                —         ns             3

                                                                            4

     DS5   DSPI_SCK to DSPI_SOUT valid                                      —                      10        ns

     DS6   DSPI_SCK to DSPI_SOUT invalid                                    -4.5                   —         ns

     DS7   DSPI_SIN to DSPI_SCK input setup                                 24.6                   —         ns

     DS8   DSPI_SCK to DSPI_SIN input hold                                  0                      —         ns

1.   The DSPI module can operate across the entire operating voltage for the processor, but to run across the full voltage

     range the maximum frequency of operation is reduced.

2.   The delay is programmable in SPIx_CTARn[PSSCK] and SPIx_CTARn[CSSCK].

3.   The delay is programmable in SPIx_CTARn[PASC] and SPIx_CTARn[ASC].

DSPI_PCSn

                               DS3                 DS2                      DS1               DS4

DSPI_SCK

                              DS7      DS8

(CPOL=0)

DSPI_SIN                            First data             Data             Last  data

                                                   DS5

                                                                       DS6

DSPI_SOUT                              First data                Data             Last  data

                            Figure 33. DSPI classic SPI timing — master                            mode

100                                                                                     KS22/KS20 Microcontroller, Rev. 3, 04/2016

NXP Semiconductors
                                                                                              Electrical         characteristics

                       Table 73.  Slave mode DSPI                 timing  (full voltage  range)

    Num                                 Description                             Min.          Max.                   Unit

              Operating voltage                                                 1.71          3.6                    V

              Frequency of operation                                            —             7.5                    MHz

    DS9       DSPI_SCK input cycle time                                      8 x tBUS         —                      ns

    DS10      DSPI_SCK input high/low time                                (tSCK/2) - 4        (tSCK/2) +      4      ns

    DS11      DSPI_SCK to DSPI_SOUT valid                                       —             29.5                   ns

    DS12      DSPI_SCK to DSPI_SOUT invalid                                     0             —                      ns

    DS13      DSPI_SIN to DSPI_SCK input setup                                  3.2           —                      ns

    DS14      DSPI_SCK to DSPI_SIN input hold                                   7             —                      ns

    DS15      DSPI_SS active to DSPI_SOUT driven                                —             25                     ns

    DS16      DSPI_SS inactive to DSPI_SOUT not driven                          —             25                     ns

    DSPI_SS

                                                        DS10                    DS9

    DSPI_SCK

    (CPOL=0)                          DS15                  DS12             DS11             DS16

    DSPI_SOUT                               First data             Data            Last data

                                  DS13       DS14

    DSPI_SIN                                First data             Data            Last data

                         Figure 34. DSPI classic SPI timing — slave mode

5.4.8.4     LPI2C                                       LPI2C specifications

                                      Table 74.

    Symbol  Description                                                   Min.         Max.         Unit             Notes

    fSCL    SCL clock frequency             Standard mode (Sm)            0            100          kHz                 1

                                            Fast mode (Fm)                0            400                           1, 2

                                            Fast mode Plus (Fm+)          0            1000                          1, 3

                                            Ultra Fast mode (UFm)         0            5000                          1, 4

                                            High speed mode (Hs-mode)     0            3400                          1, 5

1.  See General switching specifications, measured at room temperature.

2.  Measured with the maximum bus loading of 400pF at 3.3V VDD with pull-up Rp = 220Ω , and at 1.8V VDD with Rp =

    880Ω. For all other cases, select appropriate Rp per I2C Bus Specification and the pin drive capability.

3.  Fm+ is only supported on high drive pin with high drive enabled. It is measured with the maximum bus loading of

    400pF at 3.3V VDD with Rp = 220Ω. For all other cases, select appropriate Rp per I2C Bus Specification and the pin

    drive capability.

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                                                  101

                                                                                                              NXP Semiconductors
Electrical characteristics

4.   UFm is only supported on high drive pin with high drive enabled and push-pull output only mode. It is measured at 3.3V

     VDD with the maximum bus loading of 400pF. For 1.8V VDD, the maximum speed is 4Mbps.

5.   Hs-mode is only supported in slave mode and on the high drive pins with high drive enabled.

5.4.8.5    UART switching specifications

See General switching specifications.

5.4.8.6    I2S/SAI switching specifications

This section provides the AC timing for the I2S/SAI module in master mode (clocks are

driven) and slave mode (clocks are input). All timing is given for noninverted serial

clock polarity (TCR2[BCP] is 0, RCR2[BCP] is 0) and a noninverted frame sync

(TCR4[FSP] is 0, RCR4[FSP] is 0). If the polarity of the clock and/or the frame sync

have been inverted, all the timing remains valid by inverting the bit clock signal

(BCLK) and/or the frame sync (FS) signal shown in the following figures.

5.4.8.6.1  Normal Run, Wait and Stop mode performance over a limited
           operating voltage range

This section provides the operating performance over a limited operating voltage for the

device in Normal Run, Wait and Stop modes.

Table 75.  I2S/SAI master mode timing in Normal Run, Wait and Stop modes (limited voltage

           range)

     Num.                     Characteristic                    Min.       Max.                       Unit

           Operating voltage                               2.7        3.6                         V

S1         I2S_MCLK cycle time                             40         —                           ns

S2         I2S_MCLK pulse width high/low                   45%        55%                         MCLK period

S3         I2S_TX_BCLK/I2S_RX_BCLK cycle time (output)     80         —                           ns

S4         I2S_TX_BCLK/I2S_RX_BCLK pulse width high/low    45%        55%                         BCLK period

S5         I2S_TX_BCLK/I2S_RX_BCLK to I2S_TX_FS/           —          15                          ns

           I2S_RX_FS output valid

S6         I2S_TX_BCLK/I2S_RX_BCLK to I2S_TX_FS/           0          —                           ns

           I2S_RX_FS output invalid

S7         I2S_TX_BCLK to I2S_TXD valid                    —          15                          ns

S8         I2S_TX_BCLK to I2S_TXD invalid                  0          —                           ns

S9         I2S_RXD/I2S_RX_FS input setup before            18         —                           ns

           I2S_RX_BCLK

S10        I2S_RXD/I2S_RX_FS input hold after I2S_RX_BCLK  0          —                           ns

102                                                                   KS22/KS20 Microcontroller, Rev. 3, 04/2016

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                                                                                                    Electrical characteristics

                                     S1          S2       S2

I2S_MCLK (output)

                                            S3

I2S_TX_BCLK/                                          S4

I2S_RX_BCLK (output)             S4

                       S5                                                                                         S6

I2S_TX_FS/

I2S_RX_FS (output)

                                     S9                                                                   S10

I2S_TX_FS/                                                                     S7

I2S_RX_FS (input)

                       S7                                         S8                                              S8

I2S_TXD

                                     S9          S10

I2S_RXD

                           Figure 35. I2S/SAI timing — master modes

Table 76.   I2S/SAI slave mode timing in Normal Run, Wait                                and Stop   modes (limited    voltage

            range)

    Num.                         Characteristic                                    Min.       Max.        Unit

              Operating voltage                                   2.7                    3.6        V

S11           I2S_TX_BCLK/I2S_RX_BCLK cycle time (input)          80                     —          ns

S12           I2S_TX_BCLK/I2S_RX_BCLK pulse width high/low        45%                    55%        MCLK  period

              (input)

S13           I2S_TX_FS/I2S_RX_FS input setup before              4.5                    —          ns

              I2S_TX_BCLK/I2S_RX_BCLK

S14           I2S_TX_FS/I2S_RX_FS input hold after                2                      —          ns

              I2S_TX_BCLK/I2S_RX_BCLK

S15           I2S_TX_BCLK to I2S_TXD/I2S_TX_FS output valid       —                      20         ns

S16           I2S_TX_BCLK to I2S_TXD/I2S_TX_FS output             0                      —          ns

              invalid

S17           I2S_RXD setup before I2S_RX_BCLK                    4.5                    —          ns

S18           I2S_RXD hold after I2S_RX_BCLK                      2                      —          ns

S19           I2S_TX_FS input assertion to I2S_TXD output valid1  —                      25         ns

1.  Applies to first bit in each frame and only if the TCR4[FSE] bit is clear

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                                            103

                                                                                                        NXP Semiconductors
Electrical characteristics

                                             S11

                                                       S12

I2S_TX_BCLK/                     S12

I2S_RX_BCLK (input)

                            S15                                                                      S16

I2S_TX_FS/

I2S_RX_FS (output)                    S13                                                   S14

I2S_TX_FS/

I2S_RX_FS (input)                  S19                           S15

                            S15                             S16                                      S16

I2S_TXD

                                      S17         S18

I2S_RXD

                                 Figure 36. I2S/SAI timing — slave modes

5.4.8.6.2          Normal Run, Wait and Stop mode performance over the full operating
                   voltage range

This section provides the operating performance over the full operating voltage for the

device in Normal Run, Wait and Stop modes.

Table 77.   I2S/SAI master mode timing in Normal Run, Wait and Stop modes (full voltage

            range)

     Num.                        Characteristic                        Min.       Max.           Unit

              Operating voltage                                  1.71        3.6        V

S1            I2S_MCLK cycle time                                40          —          ns

S2            I2S_MCLK pulse width high/low                      45%         55%        MCLK period

S3            I2S_TX_BCLK/I2S_RX_BCLK cycle time (output)        80          —          ns

S4            I2S_TX_BCLK/I2S_RX_BCLK pulse width high/low       45%         55%        BCLK period

S5            I2S_TX_BCLK/I2S_RX_BCLK to I2S_TX_FS/              —           15         ns

              I2S_RX_FS output valid

S6            I2S_TX_BCLK/I2S_RX_BCLK to I2S_TX_FS/              -1.0        —          ns

              I2S_RX_FS output invalid

S7            I2S_TX_BCLK to I2S_TXD valid                       —           15         ns

S8            I2S_TX_BCLK to I2S_TXD invalid                     0           —          ns

S9            I2S_RXD/I2S_RX_FS input setup before               27          —          ns

              I2S_RX_BCLK

S10           I2S_RXD/I2S_RX_FS input hold after I2S_RX_BCLK     0           —          ns

104                                                                          KS22/KS20 Microcontroller, Rev. 3, 04/2016

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                                                                                                    Electrical characteristics

                                     S1          S2       S2

I2S_MCLK (output)

                                            S3

I2S_TX_BCLK/                                          S4

I2S_RX_BCLK (output)             S4

                       S5                                                                                         S6

I2S_TX_FS/

I2S_RX_FS (output)

                                     S9                                                                   S10

I2S_TX_FS/                                                                     S7

I2S_RX_FS (input)

                       S7                                         S8                                              S8

I2S_TXD

                                     S9          S10

I2S_RXD

                           Figure 37. I2S/SAI timing — master modes

Table 78.   I2S/SAI slave mode timing in Normal Run, Wait                                and Stop   modes (full voltage

            range)

    Num.                         Characteristic                                    Min.       Max.        Unit

              Operating voltage                                   1.71                   3.6        V

S11           I2S_TX_BCLK/I2S_RX_BCLK cycle time (input)          80                     —          ns

S12           I2S_TX_BCLK/I2S_RX_BCLK pulse width high/low        45%                    55%        MCLK  period

              (input)

S13           I2S_TX_FS/I2S_RX_FS input setup before              5.8                    —          ns

              I2S_TX_BCLK/I2S_RX_BCLK

S14           I2S_TX_FS/I2S_RX_FS input hold after                2                      —          ns

              I2S_TX_BCLK/I2S_RX_BCLK

S15           I2S_TX_BCLK to I2S_TXD/I2S_TX_FS output valid       —                      28.5       ns

S16           I2S_TX_BCLK to I2S_TXD/I2S_TX_FS output             0                      —          ns

              invalid

S17           I2S_RXD setup before I2S_RX_BCLK                    5.8                    —          ns

S18           I2S_RXD hold after I2S_RX_BCLK                      2                      —          ns

S19           I2S_TX_FS input assertion to I2S_TXD output valid1  —                      26.3       ns

1.  Applies to first bit in each frame and only if the TCR4[FSE] bit is clear

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                                            105

                                                                                                        NXP Semiconductors
Electrical characteristics

                                             S11

                                                       S12

I2S_TX_BCLK/                     S12

I2S_RX_BCLK (input)

                            S15                                                                      S16

I2S_TX_FS/

I2S_RX_FS (output)                    S13                                                   S14

I2S_TX_FS/

I2S_RX_FS (input)                  S19                           S15

                            S15                             S16                                      S16

I2S_TXD

                                      S17         S18

I2S_RXD

                                 Figure 38. I2S/SAI timing — slave modes

5.4.8.6.3          VLPR, VLPW, and VLPS mode performance over the full operating
                   voltage range

This section provides the operating performance over the full operating voltage for the

device in VLPR, VLPW, and VLPS modes.

Table 79.   I2S/SAI master mode timing in VLPR, VLPW, and VLPS modes (full voltage range)

     Num.                        Characteristic                        Min.       Max.           Unit

              Operating voltage                                  1.71        3.6        V

S1            I2S_MCLK cycle time                                62.5        —          ns

S2            I2S_MCLK pulse width high/low                      45%         55%        MCLK period

S3            I2S_TX_BCLK/I2S_RX_BCLK cycle time (output)        250         —          ns

S4            I2S_TX_BCLK/I2S_RX_BCLK pulse width high/low       45%         55%        BCLK period

S5            I2S_TX_BCLK/I2S_RX_BCLK to I2S_TX_FS/              —           45         ns

              I2S_RX_FS output valid

S6            I2S_TX_BCLK/I2S_RX_BCLK to I2S_TX_FS/              -1          —          ns

              I2S_RX_FS output invalid

S7            I2S_TX_BCLK to I2S_TXD valid                       —           45         ns

S8            I2S_TX_BCLK to I2S_TXD invalid                                 —          ns

S9            I2S_RXD/I2S_RX_FS input setup before                           —          ns

              I2S_RX_BCLK

S10           I2S_RXD/I2S_RX_FS input hold after I2S_RX_BCLK     0           —          ns

106                                                                          KS22/KS20 Microcontroller, Rev. 3, 04/2016

NXP Semiconductors
                                                                                                     Electrical characteristics

                                     S1          S2       S2

I2S_MCLK (output)

                                            S3

I2S_TX_BCLK/                                          S4

I2S_RX_BCLK (output)             S4

                       S5                                                                                         S6

I2S_TX_FS/

I2S_RX_FS (output)

                                     S9                                                                           S10

I2S_TX_FS/                                                                      S7

I2S_RX_FS (input)

                       S7                                         S8                                                   S8

I2S_TXD

                                     S9          S10

I2S_RXD

                           Figure 39. I2S/SAI timing — master modes

Table 80.    I2S/SAI slave mode timing in VLPR, VLPW, and                                 VLPS modes (full voltage         range)

    Num.                         Characteristic                                     Min.       Max.      Unit

              Operating voltage                                   1.71                    3.6        V

S11           I2S_TX_BCLK/I2S_RX_BCLK cycle time (input)          250                     —          ns

S12           I2S_TX_BCLK/I2S_RX_BCLK pulse width high/low        45%                     55%        MCLK period

              (input)

S13           I2S_TX_FS/I2S_RX_FS input setup before              30                      —          ns

              I2S_TX_BCLK/I2S_RX_BCLK

S14           I2S_TX_FS/I2S_RX_FS input hold after                7                       —          ns

              I2S_TX_BCLK/I2S_RX_BCLK

S15           I2S_TX_BCLK to I2S_TXD/I2S_TX_FS output valid       —                                  ns

S16           I2S_TX_BCLK to I2S_TXD/I2S_TX_FS output             0                       —          ns

              invalid

S17           I2S_RXD setup before I2S_RX_BCLK                    30                      —          ns

S18           I2S_RXD hold after I2S_RX_BCLK                      4                       —          ns

S19           I2S_TX_FS input assertion to I2S_TXD output valid1  —                       72         ns

1.  Applies  to first bit in each frame and only if the TCR4[FSE] bit is clear

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                                                 107

                                                                                                         NXP Semiconductors
Design considerations

                                      S11

                                                S12

I2S_TX_BCLK/                S12

I2S_RX_BCLK (input)

                       S15                                                            S16

I2S_TX_FS/

I2S_RX_FS (output)               S13                                            S14

I2S_TX_FS/

I2S_RX_FS (input)           S19                              S15

                       S15                           S16                              S16

I2S_TXD

                                 S17       S18

I2S_RXD

                            Figure    40.  I2S/SAI   timing  —    slave  modes

6    Design considerations

6.1      Hardware design considerations

This device contains protective circuitry to guard against damage due to high static

voltage or electric fields. However, take normal precautions to avoid application of any

voltages higher than maximum-rated voltages to this high-impedance circuit.

6.1.1       Printed circuit board recommendations

   • Place connectors or cables on one edge of the board and do not place digital circuits

     between connectors.

   • Drivers and filters for I/O functions must be placed as close to the connectors as

     possible. Connect TVS devices at the connector to a good ground. Connect filter

     capacitors at the connector to a good ground.

   • Physically isolate analog circuits from digital circuits if possible.

   • Place input filter capacitors as close to the MCU as possible.

   • For best EMC performance, route signals as transmission lines; use a ground plane

     directly under LQFP packages; and solder the exposed pad (EP) to ground directly

     under QFN packages.

108                                                               KS22/KS20 Microcontroller, Rev. 3, 04/2016

NXP Semiconductors
                                                                                         Design considerations

6.1.2  Power delivery system

Consider the following items in the power delivery system:

• Use a plane for ground.

• Use a plane for MCU VDD supply if possible.

• Always route ground first, as a plane or continuous surface, and never as

   sequential segments.

• Route power next, as a plane or traces that are parallel to ground traces.

• Place bulk capacitance, 10 μF or more, at the entrance of the power plane.

•  VPlDacDe/bVySpSaspsacira,piancciltuodrsinfgorVMDCDUA/pVoSwSeAr     domain as close as possible  to  each

                                                                       and VREFH/VREFL.

• The minimum bypass requirement is to place 0.1 μF capacitors positioned as near

   as possible to the package supply pins.
• The USB_V DD voltage range is 3.0 V to 3.6 V. It is recommended to include a

   filter circuit with one bulk capacitor (no less than 2.2 μF) and one 0.1 μF capacitor
   at the USB_VDD pin to improve USB performance.

                 

6.1.3  Analog design

Each ADC input must have an RC filter as shown in the following figure. The

mreqaxuiimreudm. TvhaeluvealoufeRofmCusmt ubset  RAS max if fast sampling and high resolution         are

                                                   be chosen to ensure that the RC time constant        is very

small compared to the sample period.

                                                                          MCU

                             Input signal          1                2     ADCx

                                                      R             1  C

                                                                    2

                             Figure 41. RC circuit for ADC input

           
High voltage measurement circuits require voltage division, current limiting, and

over-voltage protection as shown the following figure. The voltage divider formed by

R1 – R4 must     ythiealnd  a voltage less than or equal to VREFH. The current must be

limited to less              the injection current limit. Since the ADC pins do not have diodes

to VDD, external clamp diodes must be included to protect against transient over-

voltages.

KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                                       109

                                                                                                    NXP Semiconductors
                                                                                          Analog input       1       2                    ADCx

                                                                                                                 R   1

                                                                                                                                    C

             Design considerations                                                                                   2

                               D

                                                                                                                                                                                                                                                                                     OSCILL

                                                                                                                                                                                                                                                                               EXTAL

                                                                                                                                          MCU                                                                                                                                           1

                                                                 1  R1    2                             VDD

                                                                                                                                                                                                                                                                                               RF

                                                                 1  R2    2                                  1   R5  2                                                                                                                                                                     1

                                  High voltage input                                                                                      ADCx

                                                                                1    R44       3                                                                                                                                                                               3           CRY

                                                                                                                     1

                                                                    R3                    1             2                           C

                                                                 1        2                                          2

                                                                                2                                                             OSCILLATOR                                                                                                                       OSCILLAT

                                                                        MCU                    BAT54SW                                    EXTAL                 XTAL                                                                                                        EXTAL

                                          Figure 42. High voltage measurement with an ADC inp1ut                                                           2                                                                                                                         1         2

                                                                                                                                                   CRYSTAL                                                                                                                  1        CRYST

                                  1                   2             ADCx                                                                                                                                                                                               Cx

                 Analog input                                                             VDD                                                                                                                                                                               2

                                          R           1

                               Digital designC                                            1                                                           VDD                                                                                                     MCU

             6.1.4                                    2                                                                                               1

                                                                                               10k

             Ensure        that   aVDRlDlDEoI/SnOEoTpt ip_nrbsopvc0iai.1ndunF.enVDopDtogwMeetCrUp35791tuoHDlJRlI1C_e/5OXd2A246810apUbiTnosvSSRIWWEOeSpDDE__TrNDCV_ILiObKoDrDto(VMDaxD,I/eROEsSpETie_sbEcXViTaOADl1SLlDyCIL+tRLhFA0eT1.0O3k02.R1VuFX)T.AL2                      OSCILLAT

                               C                                                                                                                                                                                                                                            EXTAL

                                                                                                                                                      2                                                                                                       RESET_b

                                                                 1

                                                                                                                                                      1                                                                                                                           1

                                                                 2                                                                                              1                                                                                                                          RF

                                                                                          1

                                                                                                                                                      2

                                                                                               10k                                                                                                                                                        RS

                    • RESET_b 1pinR5                  2             ADCx                                                                           1       2    2                                                                                                                    1         2

                                                                                          2

       1    R4       3                                                                                                                                                                                                                                                     1        CRYST
                      The RESET_b pin is an open-drain I/O pin that has an internal pullCuRYpSTrAeLsistor. An
                                                      1                                                                                                                                                                                                                Cx

                 1    external2RC circuit isCrecommended to filter noise as shown in the following figure.                                                                                                                                                                  2

                                                      2

       2              The resistor        value          must    be in the      range of 4.7 kΩSupteorvis1or0Chikp Ω; the recomVDmD ended

                      cBAaTp54aSWcitance  value          is 0.1  μF. The                                                                                                                                                                                      MCU
                                                                                RESET_b pin also has a selectable digital filter to
                                                                                                                                                     1
                      reject spurious noise.
                                                                                                                                                           10k

             

                                                                                                                     OUT               1        2     2                                                                                                       RESET_b

                 VDD

                                                                               VDD                        MCAoUpcetivnedhraiginh,        RS          1  VDD                                                                                                           MCU

                 1                                                                                                                                            0.1uF

                      10k                                                       1                                                                     2  1

1  J1     2      2    SWD_DIO                                                        10k                                                                        10k

3         4           SWD_CLK                                                   2                                                                        2

5         6                                                RESET_b                                      RESET_b                                                                                                                                               NMI_b

7         8           RESET_bB                                                  1

9       10

                1                                                                   0.1uF

   HDR_5X2                                                                      2

                      10k

                 2

                                                                        Figure 43.        Reset         circuit

                                  Supervisor Chip                               VDD                        MCU

             110                                                                                                    KS22/KS20 Microcontroller,                  Rev. 3, 04/2016

             NXP Semiconductors                                                 1

                                                                                     10k

                                                    OUT        1           2  2                       RESET_b
     1  J1   2       2     SWD_DIO                                                     10k                                                         10k

     3       4             SWD_CLK                                              2                                                              2

     5       6                                                RESET_b                                   RESET_b

     7       8             RESET_b                                              1                                 Design considerations

     9       10

                     1                                                                 0.1uF

        HDR_5X2         When an external supervisor chip is connected to the RESET_b pin, a series2

                        re10skistor must be used to avoid damaging the supervisor chip or the RESET_b pin,

                     2  as shown in the following figure. The series resistor value (RS below) must be in

                        the range of 100 Ω to 1 kΩ depending on the external reset chip drive strength.

             4          The supervisor chip must have an active high, op3en-drain output.

MCU                                Supervisor ChOipSCILLATOR                   VDD         OSCILLATOR  MCU       OSCILLATOR

                                         EXTAL                        XTAL             EXTAL            XTAL      EXTAL                      XTAL

                                                                                1

                                                  1           2                               1      2            1                         3

                                                  CRYSTAL                              10k1   CRYSTAL   1

DCx                                                                               Cx                         Cy          2   RESONATOR

                                         OUT                       1         2  2      2                2
                                                                                                        RESET_b

                                   Active high,                         RS     1

                                    open drain                                         0.1uF

                                         OSCILLATOR                             2           OSCILLATOR            OSCILLATOR

                        

                                         EXTAL                        XTAL             EXTAL            XTAL      EXTAL                      XTAL

MCU                                 Figure 44. R1eset si2gnal connection to e1xternal2 reset chip                 1                      2

                     •  NMI pin                      RF               1                          RF     1                 RF                1

                                                                         RS                                RS                                     RS
                       Do not add a pull-down resistor or capacitor on the NMI_b pin, because a low
                        level on this pin will trig1ger2non-maskable interrupt1. W2hen this pin is enable1d as
DCx                                                                   2                                 2                                   32

                                                                                       1                1
                        the NMI function, an extCeRYrSnTaALl pull-up resistCoxr (10 kΩCR)YSaTAsLshowCny in the following
                                                                                                                          2   RESONATOR
                        figure is recommended for robustness.
                                                                                       2                2

                        If the NMI_b pin is used as an I/O pin, the non-maskable interrupt handler is

                       required to disable the NMI function by remapping to another function. The NMI

                       function is disabled by programming the FOPT[NMI_DIS] bit to zero.

        VDD                  MCU                             VDD               MCU

                        

        1                                                     1

             10k                                                   10k

        2                 RESET_b                            2                 NMI_b

        1

             0.1uF

        2

                                                             Figure 45. NMI pin biasing

                     • Debug interface

        VDD                   MCU

        1         KS22/KS20 Microcontroller, Rev. 3, 04/2016                                                              111

             10k                                                                                                  NXP Semiconductors

     2  2                  RESET_b

        1
Design considerations                                  R1                                 VDD                          MCU

                                                  1        2

     This  MCU      uses the standard      AR1 MR2         S2WD      interface        protoco1 l  aR5s  s2hown     iAnDCtxhe
                       High voltage input
     following figure. While pull-up or pull-downR4 resistors are not required (SWD_DIO
                                                                     1           3

                                                                                                           1

     has an internal pull-up and SWD1 _RC3 L2K has an1internal p2 ull-down), Cexternal 10 kΩ
                                                                                                           2

     pull resistors are recommended for system robustness. The RESET_b pin2

                                                                                 BAT54SW
     recommendations mentioned above must also be considered.

                                                                            VDD

                                                                            1                                                 VDD         MCU

                                                                                 10k                                          1

                                                  VDD

                                                              1  J1     2   2    SWD_DIO                                           10k

                    C                                         3         4        SWD_CLK

                                                              5         6                                                     2           RESET_b

                                                  1           7         8                                     RESET_b

                                           0.1uF              9         10       RESET_b                                      1

                                                  2                         1                                                      0.1uF

                                                                 HDR_5X2                                                      2

                                                                                 10k

                                                                            2

                                           Figure 46. SWD debug interface

•    Low leakage stop mode wakeup                                                         Supervisor Chip                     VDD         MCU

                                                                                                                              1
     Select low leakage wakeup pins (LLWU_Px) to wake the MCU from one of the
                                                                                                                                   10k
     low leakage stop modes (LLS/VLLSx). See the pinout table for pin selection.
                                                                                                        OUT     1          2  2           RESET_b

•    Unused pin                                                                                Active high,            RS     1

                                                                                               open drain                          0.1uF

                                                                                                                              2

     Unused GPIO pins must be left floating (no electrical connections) with the MUX

     field of the pin’s PORTx_PCRn register equal to 0:0:0. This disables the digital

     input path tBo the MCU.

     If the USB module is not used, leave the USB data pins (USB0_DP, USB0_DM)

     floating. Connect USB_VDD to ground through a 10 kΩ resistor if the USB module

     is not used.

6.1.5  Crystal oscillator

When using an external crystal or ceramic resonator as the frequency reference for the

MCU clock system, refer to the following table and diagrams.

The feedback resistor, RF, is incorporated internally with the low power oscillators. An

external feedback is required when using high gain (HGO=1) mode.

                    A

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