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MK60FX512VLQ15

器件型号:MK60FX512VLQ15
器件类别:微处理器
文件大小:19912.69KB,共0页
厂商名称:FREESCALE [Freescale Semiconductor, Inc]
厂商官网:http://www.freescale.com
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器件描述

RISC

参数

MK60FX512VLQ15状态 ACTIVE
MK60FX512VLQ15微处理器类型 精简指令集微控制器

MK60FX512VLQ15器件文档内容

Freescale Semiconductor                                                     Document Number: K60P144M150SF3
Data Sheet: Technical Data                                                                                 Rev. 4, 10/2012

K60 Sub-Family                                            K60P144M150SF3

Supports the following:                                 Security and integrity modules
MK60FX512VLQ15,                                           Hardware CRC module to support fast cyclic
MK60FN1M0VLQ15,                                              redundancy checks
MK60FX512VMD15,                                           Hardware random-number generator
MK60FN1M0VMD15                                             Hardware encryption supporting DES, 3DES, AES,
                                                             MD5, SHA-1, and SHA-256 algorithms
Features                                                   128-bit unique identification (ID) number per chip
Operating Characteristics
                                                       Human-machine interface
    Voltage range: 1.71 to 3.6 V                         Low-power hardware touch sensor interface (TSI)
    Flash write voltage range: 1.71 to 3.6 V             General-purpose input/output
    Temperature range (ambient): -40 to 105C
                                                       Analog modules
Performance                                              Four 16-bit SAR ADCs
    Up to 150 MHz ARM Cortex-M4 core with DSP             Programmable gain amplifier (PGA) (up to x64)
      instructions delivering 1.25 Dhrystone MIPS per        integrated into each ADC
      MHz                                                 Two 12-bit DACs
                                                          Four analog comparators (CMP) containing a 6-bit
Memories and memory interfaces                             DAC and programmable reference input
    Up to 1024 KB program flash memory on non-            Voltage reference
      FlexMemory devices
    Up to 512 KB program flash memory on               Timers
      FlexMemory devices                                  Programmable delay block
    Up to 512 KB FlexNVM on FlexMemory devices            Two 8-channel motor control/general purpose/PWM
    16 KB FlexRAM on FlexMemory devices                     timers
    Up to 128 KB RAM                                     Two 2-channel quadrature decoder/general purpose
    Serial programming interface (EzPort)                   timers
    FlexBus external bus interface                        IEEE 1588 timers
    NAND flash controller interface                      Periodic interrupt timers
                                                          16-bit low-power timer
Clocks                                                   Carrier modulator transmitter
    3 to 32 MHz crystal oscillator                        Real-time clock
    32 kHz crystal oscillator
    Multi-purpose clock generator

System peripherals
    Multiple low-power modes to provide power
      optimization based on application requirements
    Memory protection unit with multi-master
      protection
    32-channel DMA controller, supporting up to 128
      request sources
    External watchdog monitor
    Software watchdog
    Low-leakage wakeup unit

Freescale reserves the right to change the detail specifications as may be
required to permit improvements in the design of its products.

2012 Freescale Semiconductor, Inc.
Communication interfaces
    Ethernet controller with MII and RMII interface to external PHY and hardware IEEE 1588 capability
    USB high-/full-/low-speed On-the-Go controller with ULPI interface
    USB full-/low-speed On-the-Go controller with on-chip transceiver
    Two Controller Area Network (CAN) modules
    Three SPI modules
    Two I2C modules
    Six UART modules
    Secure Digital host controller (SDHC)
    Two I2S modules

   K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

2                                               Freescale Semiconductor, Inc.
                               Table of Contents

1 Ordering parts...........................................................................5                5.4.2 Thermal attributes...............................................23
   1.1 Determining valid orderable parts......................................5                       5.5 Power sequencing.............................................................24
                                                                                                   6 Peripheral operating requirements and behaviors....................24
2 Part identification......................................................................5          6.1 Core modules....................................................................24
   2.1 Description.........................................................................5
   2.2 Format...............................................................................5               6.1.1 Debug trace timing specifications.......................25
   2.3 Fields.................................................................................5             6.1.2 JTAG electricals..................................................25
   2.4 Example............................................................................6           6.2 System modules................................................................28
                                                                                                      6.3 Clock modules...................................................................28
3 Terminology and guidelines......................................................6                         6.3.1 MCG specifications.............................................28
   3.1 Definition: Operating requirement......................................6                             6.3.2 Oscillator electrical specifications.......................31
   3.2 Definition: Operating behavior...........................................6                           6.3.3 32 kHz Oscillator Electrical Characteristics........33
   3.3 Definition: Attribute............................................................7             6.4 Memories and memory interfaces.....................................34
   3.4 Definition: Rating...............................................................7                   6.4.1 Flash (FTFE) electrical specifications.................34
   3.5 Result of exceeding a rating..............................................8                          6.4.2 EzPort Switching Specifications.........................38
   3.6 Relationship between ratings and operating                                                           6.4.3 NFC specifications..............................................39
         requirements......................................................................8                6.4.4 Flexbus Switching Specifications........................42
   3.7 Guidelines for ratings and operating requirements............9                                 6.5 Security and integrity modules..........................................45
   3.8 Definition: Typical value.....................................................9                6.6 Analog...............................................................................45
   3.9 Typical value conditions....................................................10                       6.6.1 ADC electrical specifications..............................45
                                                                                                            6.6.2 CMP and 6-bit DAC electrical specifications......53
4 Ratings......................................................................................10           6.6.3 12-bit DAC electrical characteristics...................56
   4.1 Thermal handling ratings...................................................10                        6.6.4 Voltage reference electrical specifications..........59
   4.2 Moisture handling ratings..................................................11                  6.7 Timers................................................................................60
   4.3 ESD handling ratings.........................................................11                6.8 Communication interfaces.................................................60
   4.4 Voltage and current operating ratings...............................11                               6.8.1 Ethernet switching specifications........................60
                                                                                                            6.8.2 USB electrical specifications...............................62
5 General.....................................................................................12            6.8.3 USB DCD electrical specifications......................62
   5.1 AC electrical characteristics..............................................12                        6.8.4 USB VREG electrical specifications...................63
   5.2 Nonswitching electrical specifications...............................12                              6.8.5 ULPI timing specifications...................................63
         5.2.1 Voltage and current operating requirements......12                                           6.8.6 CAN switching specifications..............................64
         5.2.2 LVD and POR operating requirements...............13                                          6.8.7 DSPI switching specifications (limited voltage
         5.2.3 Voltage and current operating behaviors............14
         5.2.4 Power mode transition operating behaviors.......15                                                       range).................................................................65
         5.2.5 Power consumption operating behaviors............16                                          6.8.8 DSPI switching specifications (full voltage
         5.2.6 EMC radiated emissions operating behaviors....19
         5.2.7 Designing with radiated emissions in mind.........20                                                     range).................................................................66
         5.2.8 Capacitance attributes........................................20                             6.8.9 I2C switching specifications................................68
   5.3 Switching specifications.....................................................20                      6.8.10 UART switching specifications............................68
         5.3.1 Device clock specifications.................................20                               6.8.11 SDHC specifications...........................................68
         5.3.2 General switching specifications.........................21                                  6.8.12 I2S/SAI Switching Specifications........................70
   5.4 Thermal specifications.......................................................23                6.9 Human-machine interfaces (HMI)......................................76
         5.4.1 Thermal operating requirements.........................23

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                                                                                                                       3
         6.9.1 TSI electrical specifications................................76                         8.1 Pins with active pull control after reset..............................77
7 Dimensions...............................................................................77          8.2 K60 Signal Multiplexing and Pin Assignments..................78
                                                                                                       8.3 K60 Pinouts.......................................................................84
   7.1 Obtaining package dimensions.........................................77                      9 Revision History........................................................................86
8 Pinout........................................................................................77

   K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

4                                                                                                   Freescale Semiconductor, Inc.
                                                                                                                                                    Ordering parts

1 Ordering parts

1.1 Determining valid orderable parts

Valid orderable part numbers are provided on the web. To determine the orderable part
numbers for this device, go to www.freescale.com and perform a part number search for
the following device numbers: PK60 and MK60.

2 Part identification

2.1 Description

Part numbers for the chip have fields that identify the specific part. You can use the
values of these fields to determine the specific part you have received.

2.2 Format

Part numbers for this device have the following format:
Q K## A M FFF T PP CC N

2.3 Fields

This table lists the possible values for each field in the part number (not all combinations
are valid):

        Field                             Description                            Values
Q              Qualification status
                                                       M = Fully qualified, general market flow
K##            Kinetis family                           P = Prequalification
A              Key attribute
M              Flash memory type                        K60

FFF            Program flash memory size                F = Cortex-M4 w/ DSP and FPU

                                                       N = Program flash only
                                                       X = Program flash and FlexMemory

                                                       512 = 512 KB
                                                       1M0 = 1 MB

                               Table continues on the next page...

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                      5
Terminology and guidelines

        Field                                 Description                                  Values
T                  Temperature range (C)
                                                                  V = 40 to 105
PP                 Package identifier                            C = 40 to 85

CC                 Maximum CPU frequency (MHz)                   LQ = 144 LQFP (20 mm x 20 mm)
                                                                  MD = 144 MAPBGA (13 mm x 13 mm)
N                  Packaging type
                                                                  15 = 150 MHz

                                                                  R = Tape and reel
                                                                  (Blank) = Trays

2.4 Example

This is an example part number:
MK60FN1M0VLQ15

3 Terminology and guidelines

3.1 Definition: Operating requirement

An operating requirement is a specified value or range of values for a technical
characteristic that you must guarantee during operation to avoid incorrect operation and
possibly decreasing the useful life of the chip.

3.1.1 Example

This is an example of an operating requirement, which you must meet for the
accompanying operating behaviors to be guaranteed:

           Symbol           Description                    Min.               Max.               Unit
VDD                                                              1.1                V
                   1.0 V core supply            0.9

                   voltage

                                       K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

6                                                                                   Freescale Semiconductor, Inc.
                                                                              Terminology and guidelines

3.2 Definition: Operating behavior

An operating behavior is a specified value or range of values for a technical
characteristic that are guaranteed during operation if you meet the operating requirements
and any other specified conditions.

3.2.1 Example

This is an example of an operating behavior, which is guaranteed if you meet the
accompanying operating requirements:

           Symbol          Description          Min.               Max.                    Unit
IWP                                                   130                     A
                   Digital I/O weak pullup/ 10
                   pulldown current

3.3 Definition: Attribute

An attribute is a specified value or range of values for a technical characteristic that are
guaranteed, regardless of whether you meet the operating requirements.

3.3.1 Example
This is an example of an attribute:

           Symbol              Description      Min.               Max.                    Unit
CIN_D                                                 7                       pF
                   Input capacitance:       --

                   digital pins

3.4 Definition: Rating

A rating is a minimum or maximum value of a technical characteristic that, if exceeded,
may cause permanent chip failure:

   Operating ratings apply during operation of the chip.
   Handling ratings apply when the chip is not powered.

                                 K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                    7
Terminology and guidelines

3.4.1 Example
This is an example of an operating rating:

           Symbol                                           Description                          Min.                          Max.                            Unit
VDD                                                                                 0.3                          1.2                             V
                                                    1.0 V core supply
                                                    voltage

3.5 Result of exceeding a rating

       40

Failures in time (ppm)  30

                        20                                                   The likelihood of permanent chip failure increases rapidly as

                                                                             soon as a characteristic begins to exceed one of its operating ratings.

                        10

                        0                                                    Operating rating
                                           Measured characteristic

3.6 Relationship between ratings and operating requirements

                                                    Operating rating (min.)         Operating requirement (min.)  Operating requirement (max.)    Operating rating (max.)

                            Fatal range             Degraded operating range Normal operating range Degraded operating range                          Fatal range

                        Expected permanent failure  - No permanent failure          - No permanent failure        - No permanent failure              Expected permanent failure
                                                    - Possible decreased life       - Correct operation           - Possible decreased life
                                                    - Possible incorrect operation                                - Possible incorrect operation

                                                                                   Operating (power on)                                                                          

                                                    Handling rating (min.)                                                                        Handling rating (max.)
                                                                                                                                                                Fatal range
                            Fatal range                                                      Handling range
                                                                                            No permanent failure                                       Expected permanent failure
                        Expected permanent failure
                                                                                    Handling (power off)                                                                       


                                                                    K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

8                                                                                                                                               Freescale Semiconductor, Inc.
                                                                                                                                 Terminology and guidelines

3.7 Guidelines for ratings and operating requirements

Follow these guidelines for ratings and operating requirements:
   Never exceed any of the chip's ratings.
   During normal operation, don't exceed any of the chip's operating requirements.
   If you must exceed an operating requirement at times other than during normal
     operation (for example, during power sequencing), limit the duration as much as
     possible.

3.8 Definition: Typical value

A typical value is a specified value for a technical characteristic that:
   Lies within the range of values specified by the operating behavior
   Given the typical manufacturing process, is representative of that characteristic
     during operation when you meet the typical-value conditions or other specified
     conditions

Typical values are provided as design guidelines and are neither tested nor guaranteed.

3.8.1 Example 1
This is an example of an operating behavior that includes a typical value:

        Symbol       Description     Min.            Typ.            Max.             Unit
IWP                                        70              130              A
                Digital I/O weak 10
                pullup/pulldown
                current

3.8.2 Example 2

This is an example of a chart that shows typical values for various voltage and
temperature conditions:

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                               9
Ratings

         5000

              4500

              4000

              3500                                                                   TJ
                                                                                      150 C
IDD_STOP (A)  3000                                                                     105 C
                                                                                       25 C
              2500                                                                    40 C

              2000

              1500

              1000

              500

              0

                      0.90  0.95                     1.00     1.05  1.10

                                                     VDD (V)

3.9 Typical value conditions

Typical values assume you meet the following conditions (or other conditions as
specified):

               Symbol                   Description                           Value                         Unit
TA                          Ambient temperature               25                           C
VDD                         3.3 V supply voltage              3.3                          V

4 Ratings

4.1 Thermal handling ratings

              Symbol  Description                                   Min.             Max.      Unit               Notes
               TSTG   Storage temperature                           55              150
               TSDR   Solder temperature, lead-free                  --              260       C                 1

                                                                                               C                 2

1. Determined according to JEDEC Standard JESD22-A103, High Temperature Storage Life.
2. Determined according to IPC/JEDEC Standard J-STD-020, Moisture/Reflow Sensitivity Classification for Nonhermetic

     Solid State Surface Mount Devices.

                                  K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

10                                                                                         Freescale Semiconductor, Inc.
                                                                                                              Ratings

4.2 Moisture handling ratings                                           Min.       Max.               Unit    Notes
                                                                         --          3
    Symbol Description                                                                                    --  1
      MSL Moisture sensitivity level

1. Determined according to IPC/JEDEC Standard J-STD-020, Moisture/Reflow Sensitivity Classification for Nonhermetic
     Solid State Surface Mount Devices.

4.3 ESD handling ratings

Symbol  Description                                             Min.               Max.               Unit    Notes
        Electrostatic discharge voltage, human body model      -2000              +2000                V         1
VHBM   Electrostatic discharge voltage, charged-device model  -500               +500                 V         2
VCDM   Latch-up current at ambient temperature of 105C       -100               +100                mA
  ILAT

1. Determined according to JEDEC Standard JESD22-A114, Electrostatic Discharge (ESD) Sensitivity Testing Human Body
     Model (HBM).

2. Determined according to JEDEC Standard JESD22-C101, Field-Induced Charged-Device Model Test Method for
     Electrostatic-Discharge-Withstand Thresholds of Microelectronic Components.

4.4 Voltage and current operating ratings

Symbol Description                                                            Min.       Max.                 Unit

VDD     Digital supply voltage1                                               0.3                    3.8     V

IDD     Digital supply current                                                --         300                  mA

VDIO    Digital input voltage (except RESET, EXTAL0/XTAL0, and                0.3                    5.5     V
        EXTAL1/XTAL1) 2

VAIO    Analog3, RESET, EXTAL0/XTAL0, and EXTAL1/XTAL1 input                  0.3       VDD + 0.3            V

        voltage

ID      Maximum current single pin limit (applies to all digital pins)        25                     25      mA

VDDA    Analog supply voltage                                                 VDD 0.3  VDD + 0.3            V

VUSB_DP USB_DP input voltage                                                  0.3       3.63                 V

VUSB_DM USB_DM input voltage                                                  0.3       3.63                 V

VREGIN USB regulator input                                                    0.3                    6.0     V

VBAT    RTC battery supply voltage                                            0.3                    3.8     V

1. It applies for all port pins.
2. It covers digital pins.
3. Analog pins are defined as pins that do not have an associated general purpose I/O port function.

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                                        11
General

5 General

5.1 AC electrical characteristics

Unless otherwise specified, propagation delays are measured from the 50% to the 50%
point, and rise and fall times are measured at the 20% and 80% points, as shown in the
following figure.

                              Figure 1. Input signal measurement reference

All digital I/O switching characteristics assume:
1. output pins
         have CL=30pF loads,
         are configured for fast slew rate (PORTx_PCRn[SRE]=0), and
         are configured for high drive strength (PORTx_PCRn[DSE]=1)
2. input pins
         have their passive filter disabled (PORTx_PCRn[PFE]=0)

5.2 Nonswitching electrical specifications

5.2.1 Voltage and current operating requirements

                        Table 1. Voltage and current operating requirements

    Symbol Description                       Min.                         Max.  Unit  Notes
                                                                          3.6    V
    VDD  Supply voltage                      2.0                          3.6    V
                                             1.71                         0.1    V
    VDDA Analog supply voltage               0.1                         0.1    V
                                             0.1                         3.6    V
VDD VDDA VDD-to-VDDA differential voltage  1.71

VSS VSSA VSS-to-VSSA differential voltage

    VBAT RTC battery supply voltage

                                     Table continues on the next page...

                                K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

12                                                                              Freescale Semiconductor, Inc.
          Table 1. Voltage and current operating requirements (continued)                            General
                                                                                                   Notes
Symbol    Description                                                  Min.          Max.    Unit
  VIH     Input high voltage (digital pins)                        0.7 VDD          --      V       1
                                                                   0.75 VDD         --      V       3
   VIL         2.7 V  VDD  3.6 V                                                             V
               1.7 V  VDD  2.7 V                                       --       0.35 VDD   V
VHYS                                                                   --       0.3 VDD    V
IICDIO   Input low voltage (digital pins)                         0.06 VDD                mA
IICAIO         2.7 V  VDD  3.6 V                                      -5            --
                1.7 V  VDD  2.7 V                                                    --     mA
IICcont                                                                -5
          Input hysteresis (digital pins)                               --            --     mA
          Digital pin negative DC injection current -- single pin                     +5
                                                                        -25
               VIN < VSS-0.3V                                          --            --
                                                                                     +25
          Analog2, EXTAL0/XTAL0, and EXTAL1/XTAL1 pin DC
          injection current -- single pin

                VIN < VSS-0.3V (Negative current injection)
               VIN > VDD+0.3V (Positive current injection)

          Contiguous pin DC injection current --regional limit,
          includes sum of negative injection currents or sum of
          positive injection currents of 16 contiguous pins

               Negative current injection
               Positive current injection

VRAM VDD voltage required to retain RAM                               1.2        --          V

VRFVBAT VBAT voltage required to retain the VBAT register file     VPOR_VBAT     --          V

1. All 5 V tolerant digital I/O pins are internally clamped to VSS through a ESD protection diode. There is no diode connection
     to VDD. If VIN greater than VDIO_MIN (=VSS-0.3V) is observed, then there is no need to provide current limiting resistors at
     the pads. If this limit cannot be observed then a current limiting resistor is required. The negative DC injection current
     limiting resistor is calculated as R=(VDIO_MIN-VIN)/|IIC|.

2. Analog pins are defined as pins that do not have an associated general purpose I/O port function.
3. All analog pins are internally clamped to VSS and VDD through ESD protection diodes. If VIN is greater than VAIO_MIN

     (=VSS-0.3V) and VIN is less than VAIO_MAX(=VDD+0.3V) is observed, then there is no need to provide current limiting
     resistors at the pads. If these limits cannot be observed then a current limiting resistor is required. The negative DC
     injection current limiting resistor is calculated as R=(VAIO_MIN-VIN)/|IIC|. The positive injection current limiting resistor is
     calculated as R=(VIN-VAIO_MAX)/|IIC|. Select the larger of these two calculated resistances.

5.2.2 LVD and POR operating requirements

                             Table 2. LVD and POR operating requirements

Symbol    Description                                           Min.       Typ.      Max.    Unit  Notes
VPOR                                                           0.8        1.1       1.5
VLVDH    Falling VDD POR detect voltage                        2.48       2.56      2.64       V

          Falling low-voltage detect threshold -- high                                          V
          range (LVDV=01)

                               Table continues on the next page...

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                             13
General

            Table 2. LVD and POR operating requirements (continued)

Symbol Description                                               Min.  Typ.           Max.  Unit  Notes
                                                                                                     1
            Low-voltage warning thresholds -- high range                                             1

    VLVW1H   Level 1 falling (LVWV=00)                          2.62  2.70           2.78     V  Notes
    VLVW2H   Level 2 falling (LVWV=01)
    VLVW3H   Level 3 falling (LVWV=10)                          2.72  2.80           2.88     V
    VLVW4H   Level 4 falling (LVWV=11)
                                                                 2.82  2.90           2.98     V

                                                                 2.92  3.00           3.08     V

    VHYSH Low-voltage inhibit reset/recover hysteresis --        --    80            --    mV

            high range

    VLVDL Falling low-voltage detect threshold -- low range      1.54  1.60           1.66     V

            (LVDV=00)

            Low-voltage warning thresholds -- low range

    VLVW1L   Level 1 falling (LVWV=00)                          1.74  1.80           1.86     V
    VLVW2L   Level 2 falling (LVWV=01)
    VLVW3L   Level 3 falling (LVWV=10)                          1.84  1.90           1.96     V
    VLVW4L   Level 4 falling (LVWV=11)
                                                                 1.94  2.00           2.06     V

                                                                 2.04  2.10           2.16     V

    VHYSL Low-voltage inhibit reset/recover hysteresis --        --    60            --    mV

            low range

    VBG Bandgap voltage reference                                0.97  1.00           1.03     V
    tLPO Internal low power oscillator period
                                                                 900   1000       1100         s

            factory trimmed

1. Rising thresholds are falling threshold + hysteresis voltage

                             Table 3. VBAT power operating requirements

Symbol Description                                              Min.  Typ.           Max.  Unit
VPOR_VBAT Falling VBAT supply POR detect voltage
                                                                 0.8   1.1            1.5      V

5.2.3 Voltage and current operating behaviors

                           Table 4. Voltage and current operating behaviors

    Symbol  Description                                                   Min.    Max.      Unit  Notes
      VOH   Output high voltage -- high drive strength
                                                                       VDD 0.5   --        V
                2.7 V  VDD  3.6 V, IOH = -9mA                        VDD 0.5   --        V
                  1.71 V  VDD  2.7 V, IOH = -3mA

            Output high voltage -- low drive strength                  VDD 0.5  --        V
                2.7 V  VDD  3.6 V, IOH = -2mA
                  1.71 V  VDD  2.7 V, IOH = -0.6mA                    VDD 0.5  --        V

                                         Table continues on the next page...

                             K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

14                                                                                      Freescale Semiconductor, Inc.
           Table 4. Voltage and current operating behaviors (continued)                  General
                                                                                       Notes
Symbol     Description                                           Min.  Max.      Unit
           Output high current total for all ports                                        1
  IOHT     Output high current total for fast digital ports      --         100  mA       1
IOHT_io60  Output low voltage -- high drive strength                                      2
                                                                 --         100  mA       3
   VOL          2.7 V  VDD  3.6 V, IOL = 9mA
                1.71 V  VDD  2.7 V, IOL = 3mA
                                                                 --         0.5  V

                                                                 --         0.5  V

           Output low voltage -- low drive strength              --         0.5  V
                2.7 V  VDD  3.6 V, IOL = 2mA
                1.71 V  VDD  2.7 V, IOL = 0.6mA                --         0.5  V

  IOLT     Output low current total for all ports                --         100  mA
IOLT_io60  Output low current total for fast digital ports
           Input leakage current (per pin) for full temperature  --         100  mA
   IIN     range
           Input leakage current (per pin) at 25C               --         1    A
   IIN     Hi-Z (off-state) leakage current (per pin)
   IOZ     Internal pullup resistors                             --    0.025     A
  RPU      Internal pulldown resistors
  RPD                                                            --         1    A

                                                                 20         50   k

                                                                 20         50   k

1. Measured at VDD=3.6V
2. Measured at VDD supply voltage = VDD min and Vinput = VSS
3. Measured at VDD supply voltage = VDD min and Vinput = VDD

5.2.4 Power mode transition operating behaviors

All specifications except tPOR, and VLLSxRUN recovery times in the following table
assume this clock configuration:

   CPU and system clocks = 150 MHz
   Bus clock = 75 MHz
   FlexBus clock = 50 MHz
   Flash clock = 25 MHz

           Table 5. Power mode transition operating behaviors

Symbol Description                                               Min.  Max.      Unit  Notes
                                                                                          1
tPOR       After a POR event, amount of time from the point VDD  --         300  s

           reaches 1.71 V to execution of the first instruction

           across the operating temperature range of the chip.

            VLLS1  RUN                                          --         160  s

            VLLS2  RUN                                          --         114  s

                               Table continues on the next page...

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                 15
General     Table 5. Power mode transition operating behaviors (continued)
    Symbol
            Description                                          Min.                Max.      Unit  Notes
                VLLS3  RUN
                                                                 --                  114       s

             LLS  RUN                                           --                  5.0       s

             VLPS  RUN                                          --                  5         s

             STOP  RUN                                          --                  4.8       s

1. Normal boot (FTFE_FOPT[LPBOOT]=1)

5.2.5 Power consumption operating behaviors

                           Table 6. Power consumption operating behaviors

Symbol      Description                                    Min.        Typ.             Max.   Unit  Notes
  IDDA      Analog supply current                           --                                          1
            Run mode current -- all peripheral clocks                            --  See note  mA       2
IDD_RUN     disabled, code executing from flash
                                                                                                        3
                @ 1.8V                                   --          59.6               180  mA
                                                                                                        2
                @ 3.0V                                   --          59.6               185  mA       4

IDD_RUN     Run mode current -- all peripheral clocks                                                   5
            enabled, code executing from flash                                                          6
                                                           --          89.9               205  mA       7
                  @ 1.8V
                                                           --          89.9               210  mA
                  @ 3.0V

IDD_WAIT Wait mode high frequency current at 3.0 V -- all  --          40.9               95   mA

            peripheral clocks disabled

IDD_WAIT Wait mode reduced frequency current at 3.0 V --   --          19.6               65   mA

            all peripheral clocks disabled

IDD_STOP Stop mode current at 3.0 V                        --          1.3                3.8  mA
                     @ 40 to 25C

             @ 70C                                       --          3.0                27   mA

             @ 105C                                      --          7.5                42   mA

IDD_VLPR Very-low-power run mode current at 3.0 V -- all   --          1.4                32   mA

            peripheral clocks disabled

IDD_VLPR Very-low-power run mode current at 3.0 V -- all   --          2.2                38   mA

            peripheral clocks enabled

IDD_VLPW Very-low-power wait mode current at 3.0 V         --        0.926                22   mA

                                            Table continues on the next page...

                              K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

16                                                                                         Freescale Semiconductor, Inc.
          Table 6. Power consumption operating behaviors (continued)                      General
                                                                                         Notes
Symbol    Description                                    Min.  Typ.         Max.   Unit
IDD_VLPS  Very-low-power stop mode current at 3.0 V                                         8
                                                                                            8
               @ 40 to 25C                            --    0.25         1.3    mA
               @ 70C                                                                      9
               @ 105C                                  --    0.85         7.6    mA

                                                         --    2.4          12.54  mA

IDD_LLS   Low leakage stop mode current at 3.0 V
               @ 40 to 25C
               @ 70C                                   --    0.25         1.3    mA
               @ 105C
                                                         --    0.85         7.6    mA

                                                         --    2.4          12.54  mA

IDD_VLLS3 Very low-leakage stop mode 3 current at 3.0 V

          @ 40 to 25C                                --    5.6          20     A

          @ 70C                                       --    30.1         137    A

          @ 105C                                      --    120.8        246    A

IDD_VLLS2 Very low-leakage stop mode 2 current at 3.0 V

          @ 40 to 25C                                --    3.2          14     A

          @ 70C                                       --    11.8         40     A

          @ 105C                                      --    51.2         60     A

IDD_VLLS1 Very low-leakage stop mode 1 current at 3.0 V

          @ 40 to 25C                                --    2.8          12     A

          @ 70C                                       --    8.7          29     A

          @ 105C                                      --    39.3         43     A

IDD_VBAT Average current when CPU is not accessing RTC
              registers at 3.0 V

          @ 40 to 25C                                --    0.91         1.1    A

          @ 70C                                       --    1.5          1.85   A

          @ 105C                                      --    4.3          4.3    A

1. The analog supply current is the sum of the active or disabled current for each of the analog modules on the device. See
     each module's specification for its supply current.

2. 150 MHz core and system clock, 75 MHz bus, 50 MHz FlexBus clock, and 25 MHz flash clock. MCG configured for PEE
     mode. All peripheral clocks disabled.

3. 150 MHz core and system clock, 75 MHz bus, 50 MHz FlexBus clock, and 25 MHz flash clock. MCG configured for PEE
     mode. All peripheral clocks enabled, but peripherals are not in active operation.

4. 25 MHz core and system clock, 25 MHz bus clock, and 12.5 MHz FlexBus and flash clock. MCG configured for FEI mode.
5. 4 MHz core, system, 2 MHz FlexBus, and 2 MHz bus clock and 0.5 MHz flash clock. MCG configured for BLPE mode. All

     peripheral clocks disabled.
6. 4 MHz core, system, 2 MHz FlexBus, and 2 MHz bus clock and 0.5 MHz flash clock. MCG configured for BLPE mode. All

     peripheral clocks disabled.
7. 4 MHz core, system, 2 MHz FlexBus, and 2 MHz bus clock and 0.5 MHz flash clock. MCG configured for BLPE mode. All

     peripheral clocks disabled.
8. Data reflects devices with 128 KB of RAM. For devices with 64 KB of RAM, power consumption is reduced by 2 A.
9. Includes 32kHz oscillator current and RTC operation.

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                            17
General

5.2.5.1 Diagram: Typical IDD_RUN operating behavior

The following data was measured under these conditions:

   MCG in FBE mode for 50 MHz and lower frequencies. MCG in FEE mode at greater
     than 50 MHz frequencies. MCG in PEE mode is greater than 100 MHz frequencies.

   USB regulator disabled
   No GPIOs toggled
   Code execution from flash with cache enabled
   For the ALLOFF curve, all peripheral clocks are disabled except FTFL

    Figure 2. Run mode supply current vs. core frequency

    K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

18                                               Freescale Semiconductor, Inc.
                                                                                   General

      Figure 3. VLPR mode supply current vs. core frequency

5.2.6 EMC radiated emissions operating behaviors

           Table 7. EMC radiated emissions operating behaviors for 256MAPBGA

Symbol Description                        Frequency   Typ.                   Unit  Notes
                                          band (MHz)                               1,2
VRE1  Radiated emissions voltage, band 1               21                   dBV
VRE2  Radiated emissions voltage, band 2    0.1550    24                   dBV
VRE3  Radiated emissions voltage, band 3    50150     29                   dBV
VRE4  Radiated emissions voltage, band 4   150500     28                   dBV
                                           5001000

1. Determined according to IEC Standard 61967-1, Integrated Circuits - Measurement of Electromagnetic Emissions, 150
     kHz to 1 GHz Part 1: General Conditions and Definitions and IEC Standard 61967-2, Integrated Circuits - Measurement of
     Electromagnetic Emissions, 150 kHz to 1 GHz Part 2: Measurement of Radiated Emissions--TEM Cell and Wideband
     TEM Cell Method. Measurements were made while the microcontroller was running basic application code. The reported
     emission level is the value of the maximum measured emission, rounded up to the next whole number, from among the
     measured orientations in each frequency range.

2. VDD = 3.3 V, TA = 25 C, fOSC = 12 MHz (crystal), fSYS = 72 MHz, fBUS = 72MHz

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                             19
General

5.2.7 Designing with radiated emissions in mind
To find application notes that provide guidance on designing your system to minimize
interference from radiated emissions:

1. Go to www.freescale.com.
2. Perform a keyword search for "EMC design."

5.2.8 Capacitance attributes

                                        Table 8. Capacitance attributes

     Symbol     Description                                                              Min.        Max.     Unit
                Input capacitance: analog pins
      CIN_A     Input capacitance: digital pins                                          --          7        pF
      CIN_D     Input capacitance: fast digital pins
    CIN_D_io60                                                                           --          7        pF

                                                                                         --          9        pF

5.3 Switching specifications

5.3.1 Device clock specifications

                                     Table 9. Device clock specifications

      Symbol    Description                                                        Min.        Max.     Unit  Notes

        fSYS                                                      Normal run mode   --         150      MHz
    fSYS_USBFS                                                                      20          --      MHz
    fSYS_USBHS  System and core clock                                                                   MHz
                                                                                    60          --      MHz
       fENET    System and core clock when Full Speed USB in
                operation                                                           5           --      MHz
        fBUS                                                                        50          --      MHz
     FB_CLK     System and core clock when High Speed USB in                        --          75      MHz
                operation                                                           --          50      MHz
       fFLASH                                                                       --          25
      fLPTMR    System and core clock when ethernet in operation                    --          25      MHz

        fSYS          10 Mbps                                                      --           4
                      100 Mbps

                Bus clock                             VLPR mode1
                FlexBus clock
                Flash clock
                LPTMR clock

                System and core clock

                                       Table continues on the next page...

                K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

20                                                                                                   Freescale Semiconductor, Inc.
         Table 9. Device clock specifications (continued)                                     General
                                                                                             Notes
Symbol   Description                                                  Min.  Max.  Unit
  fBUS   Bus clock                                                     --     4   MHz
         FlexBus clock                                                 --     4   MHz
FB_CLK   Flash clock                                                   --   0.5   MHz
fFLASH  LPTMR clock                                                   --     4   MHz
fLPTMR

1. The frequency limitations in VLPR mode here override any frequency specification listed in the timing specification for any
     other module.

5.3.2 General switching specifications

These general purpose specifications apply to all signals configured for GPIO, UART,
CAN, CMT, IEEE 1588 timer, and I2C signals.

                               Table 10. General switching specifications

Symbol   Description                                                  Min.  Max.     Unit    Notes
                                                                      1.5    --   Bus clock   1, 2
         GPIO pin interrupt pulse width (digital glitch filter        100    --
         disabled) -- Synchronous path                                 16    --     cycles      3
         GPIO pin interrupt pulse width (digital glitch filter        100    --       ns        3
         disabled, analog filter enabled) -- Asynchronous path         2     --       ns        3
         GPIO pin interrupt pulse width (digital glitch filter                        ns        4
         disabled, analog filter disabled) -- Asynchronous path        --    14
         External reset pulse width (digital glitch filter disabled)   --     8   Bus clock     5
         Mode select (EZP_CS) hold time after reset                                 cycles
         deassertion                                                   --    36
         Port rise and fall time (high drive strength)                 --    24       ns
                                                                                      ns
             Slew disabled
                                                                                      ns
                      1.71  VDD  2.7V                                               ns
                      2.7  VDD  3.6V
               Slew enabled                                                          ns
                                                                                      ns
                      1.71  VDD  2.7V
                      2.7  VDD  3.6V                                                ns
                                                                                      ns
         Port rise and fall time (low drive strength)                 --    14
             Slew disabled
                      1.71  VDD  2.7V                               --    8
                      2.7  VDD  3.6V
               Slew enabled                                          --    36
                      1.71  VDD  2.7V
                      2.7  VDD  3.6V                                --    24

                               Table continues on the next page...

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                       21
General

             Table 10. General switching specifications (continued)

    Symbol   Description                                    Min.  Max.         Unit  Notes
      tio50  Port rise and fall time (high drive strength)                              6

                  Slew disabled                            --             7   ns      --
                           1.71  VDD  2.7V                                            --
                           2.7  VDD  3.6V                  --             3   ns
                                                                                       --
                   Slew enabled                            --             28  ns      --
                           1.71  VDD  2.7V                                             7
                           2.7  VDD  3.6V                  --             14  ns
                                                                                       --
    tio50    Port rise and fall time (low drive strength)                              --

             Slew disabled                                                           --
                                                                                       --
                      1.71  VDD  2.7V                      --             18  ns       6
                      2.7  VDD  3.6V
             Slew enabled                                 --             9   ns      --
                                                                                       --
             1.71  VDD  2.7V                              --             48  ns
             2.7  VDD  3.6V                                                          --
                                                            --             24  ns      --
                                                                                        7
    tio60    Port rise and fall time (high drive strength)
                                                                                       --
             Slew disabled                                                           --

                      1.71  VDD  2.7V                      --             6   ns      --
                      2.7  VDD  3.6V                                                  --
             Slew enabled                                 --             3   ns

             1.71  VDD  2.7V                              --             28  ns
             2.7  VDD  3.6V
                                                            --             14  ns

    tio60    Port rise and fall time (low drive strength)

             Slew disabled

                      1.71  VDD  2.7V                      --             18  ns
                      2.7  VDD  3.6V
             Slew enabled                                 --             6   ns

             1.71  VDD  2.7V                              --             48  ns
             2.7  VDD  3.6V
                                                            --             24  ns

1. This is the minimum pulse width that is guaranteed to pass through the pin synchronization circuitry. Shorter pulses may or
     may not be recognized. In Stop, VLPS, LLS, and VLLSx modes, the synchronizer is bypassed so shorter pulses can be
     recognized in that case.

2. The greater synchronous and asynchronous timing must be met.
3. This is the minimum pulse width that is guaranteed to be recognized as a pin interrupt request in Stop, VLPS, LLS, and

     VLLSx modes.
4. 75pF load
5. 15pF load
6. 25pF load
7. 15pF load

                              K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

22                                                                             Freescale Semiconductor, Inc.
5.4 Thermal specifications                                                                      General

5.4.1 Thermal operating requirements                                                           Unit
                                                                                               C
                                Table 11. Thermal operating requirements                       C

    Symbol    Description                                                    Min.        Max.
       TJ     Die junction temperature                                       40         125
       TA     Ambient temperature                                            40         105

5.4.2 Thermal attributes

Board type Symbol              Description 144 LQFP          144                   Unit        Notes
                                                         MAPBGA                    C/W        1
Single-layer  RJA              Thermal            45  50                           C/W        1
(1s)                                                  30                           C/W        1
                               resistance,            41                           C/W        1
                                                      27                           C/W        2
                               junction to            17                           C/W        3
                                                      10
                               ambient (natural

                               convection)

Four-layer    RJA              Thermal            36
(2s2p)
                               resistance,

                               junction to

                               ambient (natural

                               convection)

Single-layer  RJMA             Thermal            36
(1s)
                               resistance,

                               junction to

                               ambient (200 ft./

                               min. air speed)

Four-layer    RJMA             Thermal            30
(2s2p)
                               resistance,

                               junction to

                               ambient (200 ft./

                               min. air speed)

--            RJB              Thermal            24

                               resistance,

                               junction to

                               board

--            RJC              Thermal            9

                               resistance,

                               junction to case

                                        Table continues on the next page...

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                         23
Peripheral operating requirements and behaviors

Board type Symbol  Description 144 LQFP                               144  Unit  Notes
                                                                  MAPBGA   C/W  4
--  JT             Thermal                       2             2

                   characterization

                   parameter,

                   junction to

                   package top

                   outside center

                   (natural

                   convection)

1.  Determined according to JEDEC Standard JESD51-2, Integrated Circuits Thermal Test Method Environmental

    Conditions--Natural Convection (Still Air), or EIA/JEDEC Standard JESD51-6, Integrated Circuit Thermal Test Method

    Environmental Conditions--Forced Convection (Moving Air).

2.  Determined according to JEDEC Standard JESD51-8, Integrated Circuit Thermal Test Method Environmental

    Conditions--Junction-to-Board.

3.  Determined according to Method 1012.1 of MIL-STD 883, Test Method Standard, Microcircuits, with the cold plate

    temperature used for the case temperature. The value includes the thermal resistance of the interface material

    between the top of the package and the cold plate.

4.  Determined according to JEDEC Standard JESD51-2, Integrated Circuits Thermal Test Method Environmental

    Conditions--Natural Convection (Still Air).

5.5 Power sequencing

Voltage supplies must be sequenced in the proper order to avoid damaging internal
diodes. There is no limit on how long after one supply powers up before the next supply
must power up. Note that VDD and VDD_INT can use the same power source.
The power-up sequence is:

1. VDD
2. VDD_INT
3. VDDA
4. VDD_DDR

The power-down sequence is the reverse:

1. VDD_DDR
2. VDDA
3. VDD_INT
4. VDD

6 Peripheral operating requirements and behaviors
6.1 Core modules

                   K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

24                                                                         Freescale Semiconductor, Inc.
                                             Peripheral operating requirements and behaviors

6.1.1 Debug trace timing specifications

                               Table 12. Debug trace operating behaviors

Symbol  Description                                                       Min.      Max.       Unit
        Clock period                                                                           MHz
  Tcyc  Low pulse width                                                   Frequency dependent   ns
   Twl  High pulse width                                                                        ns
  Twh   Clock and data rise time                                          2         --          ns
   Tr   Clock and data fall time                                                                ns
   Tf   Data setup                                                        2         --          ns
   Ts   Data hold                                                                               ns
   Th                                                                     --        3

                                                                          --        3

                                                                          3         --

                                                                          2         --

                               Figure 4. TRACE_CLKOUT specifications

TRACE_CLKOUT                         Ts  Th                               Ts    Th
TRACE_D[3:0]

                               Figure 5. Trace data specifications

6.1.2 JTAG electricals

                            Table 13. JTAG limited voltage range electricals

Symbol  Description                                                       Min.      Max.       Unit
   J1   Operating voltage                                                 2.7       3.6          V
        TCLK frequency of operation
                                                                           0         10        MHz
             Boundary Scan                                                0         25
             JTAG and CJTAG                                               0         50         ns
             Serial Wire Debug
                                                                                                         25
J2      TCLK cycle period                                                 1/J1      --

                                     Table continues on the next page...

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.
Peripheral operating requirements and behaviors

                    Table 13. JTAG limited voltage range electricals (continued)

    Symbol  Description                                                       Min.  Max.  Unit
       J3   TCLK clock pulse width

                Boundary Scan                                               50    --    ns
                JTAG and CJTAG
                Serial Wire Debug                                           20    --    ns

                                                                              10    --    ns

    J4      TCLK rise and fall times                                          --    3     ns

    J5      Boundary scan input data setup time to TCLK rise                  20    --    ns

    J6      Boundary scan input data hold time after TCLK rise                2.4   --    ns

    J7      TCLK low to boundary scan output data valid                       --    25    ns

    J8      TCLK low to boundary scan output high-Z                           --    25    ns

    J9      TMS, TDI input data setup time to TCLK rise                       8     --    ns

    J10     TMS, TDI input data hold time after TCLK rise                     1     --    ns

    J11     TCLK low to TDO data valid                                        --    17    ns

    J12     TCLK low to TDO high-Z                                            --    17    ns

    J13     TRST assert time                                                  100   --    ns

    J14     TRST setup time (negation) to TCLK high                           8     --    ns

            Table 14. JTAG full voltage range electricals

    Symbol  Description                                                       Min.  Max.  Unit
            Operating voltage                                                 1.71  3.6     V
       J1   TCLK frequency of operation
                                                                                0    10   MHz
       J2       Boundary Scan                                                 0    20
       J3       JTAG and CJTAG                                                0    40    ns
                Serial Wire Debug
       J4                                                                            --    ns
       J5   TCLK cycle period                                                 1/J1         ns
       J6                                                                            --    ns
       J7   TCLK clock pulse width                                                   --    ns
       J8                                                                            --    ns
       J9    Boundary Scan                                                   50           ns
      J10                                                                             3    ns
      J11    JTAG and CJTAG                                                  25     --    ns
      J12                                                                            --    ns
             Serial Wire Debug                                               12.5   25    ns
                                                                                     25    ns
            TCLK rise and fall times                                          --     --    ns
                                                                                     --
            Boundary scan input data setup time to TCLK rise                  20    22.1
                                                                                    22.1
            Boundary scan input data hold time after TCLK rise                2.4

            TCLK low to boundary scan output data valid                       --

            TCLK low to boundary scan output high-Z                           --

            TMS, TDI input data setup time to TCLK rise                       8

            TMS, TDI input data hold time after TCLK rise                     1.4

            TCLK low to TDO data valid                                        --

            TCLK low to TDO high-Z                                            --

                                         Table continues on the next page...

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

26                                                                                  Freescale Semiconductor, Inc.
                                                                           Peripheral operating requirements and behaviors

        Table 14. JTAG full voltage range electricals (continued)

Symbol  Description                                              Min.                          Max.  Unit
  J13   TRST assert time
  J14   TRST setup time (negation) to TCLK high                  100                           --    ns

                                                                 8                             --    ns

                                                         J2

                                                 J3          J3

TCLK (input)

                               J4                        J4

                               Figure 6. Test clock input timing

        TCLK                                                 J5             J6
        Data inputs
        Data outputs                                         Input data valid
        Data outputs
        Data outputs                                 J7
                                                                            Output data valid

                                                     J8

                                                     J7
                                                                            Output data valid

                               Figure 7. Boundary scan (JTAG) timing

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                              27
Peripheral operating requirements and behaviors                                                   J9  J10

                       TCLK                                                                       Input data valid

                       TDI/TMS                                                                    Output data valid

                                                                                             J11  Output data valid

                       TDO

                                                                                             J12

                       TDO

                                                                                             J11

                       TDO

TCLK           Figure 8. Test Access Port timing
TRST
                                        J14
      J13

                   Figure 9. TRST timing

6.2 System modules

There are no specifications necessary for the device's system modules.

6.3 Clock modules

      K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

28                                                                                                                   Freescale Semiconductor, Inc.
6.3.1                                                                                       Peripheral operating requirements and behaviors

          MCG specifications

                                        Table 15. MCG specifications

Symbol Description                                              Min.      Typ.      Max.   Unit   Notes
                                                                                     --    kHz       1
fints_ft  Internal reference frequency (slow clock) --          --        32.768           kHz       1
          factory trimmed at nominal VDD and 25 C                                39.0625  %fdco     1
                                                                                     0.6            1
fints_t Internal reference frequency (slow clock) -- user 31.25               --           %fdco
                                                                                     0.5          2, 3
          trimmed                                                                          %fdco
                                                                                     --    %fdco   4, 5
fdco_res_t Resolution of trimmed average DCO output             --         0.3      --
                                                                                           MHz
          frequency at fixed voltage and temperature --                               4    MHz
                                                                                      5    kHz
          using SCTRIM and SCFTRIM                                                   --    kHz
                                                                                     --
fdco_res_t Resolution of trimmed average DCO output             --         0.2            kHz
                                                                                  39.0625  MHz
          frequency at fixed voltage and temperature --                              25    MHz
                                                                                     50    MHz
          using SCTRIM only                                                          75    MHz
                                                                                    100    MHz
fdco_t Total deviation of trimmed average DCO output            --        7         --    MHz
                                                                                     --    MHz
          frequency over voltage and temperature                                     --    MHz
                                                                                     --
fdco_t Total deviation of trimmed average DCO output            --         4.5

          frequency over fixed voltage and temperature

          range of 070C

fintf_ft  Internal reference frequency (fast clock) --
          factory trimmed at nominal VDD and 25C

fintf_t Internal reference frequency (fast clock) -- user       3             --

          trimmed at nominal VDD and 25 C

floc_low Loss of external clock minimum frequency --            (3/5) x       --

          RANGE = 00                                            fints_t

floc_high Loss of external clock minimum frequency --           (16/5) x      --

          RANGE = 01, 10, or 11                                 fints_t

                                                           FLL

ffll_ref  FLL reference frequency range                         31.25       --
fdco                                                              20      20.97
          DCO output             Low range (DRS=00)
          frequency range              640 ffll_ref             40      41.94

                                 Mid range (DRS=01)

                                 1280 ffll_ref

                               Mid-high range (DRS=10)          60        62.91

                                       1920 ffll_ref          80        83.89
                                 High range (DRS=11)

fdco_t_DMX32 DCO output               2560 ffll_ref           --        23.99
                frequency        Low range (DRS=00)

                                       732 ffll_ref           --        47.97
                                 Mid range (DRS=01)

                                 1464 ffll_ref

                               Mid-high range (DRS=10)          --        71.99

                                       2197 ffll_ref          --        95.98
                                 High range (DRS=11)

                                 2929 ffll_ref

                                         Table continues on the next page...

                                 K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                            29
Peripheral operating requirements and behaviors

                                  Table 15. MCG specifications (continued)

Symbol        Description                                        Min.  Typ.        Max.        Unit  Notes
Jcyc_fll                                                              180          --          ps      6
              FLL period jitter                                  --    150          --
tfll_acquire                                                            --           1          ms      7
  fpll_ref    fVCO = 48 MHz                                    --                            MHz      7
               fVCO = 98 MHz                                           --          16         MHz      7
fvcoclk_2x                                                              --         360         MHz      7
  fvcoclk     FLL target frequency acquisition time              --     --         180         MHz      8
                                                                        --         180         mA       9
fvcoclk_90                                           PLL0,1                         --                 10
    Ipll                                                               2.8                     mA
              PLL reference frequency range                      8
    Ipll                                                                                       mA
              VCO output frequency                               180
    Ipll                                                                                       mA
              PLL output frequency                               90                              s
    Ipll
              PLL quadrature output frequency                    90                             ps
tpll_lock                                                                                      ps
              PLL0 operating current                             --
                   VCO @ 180 MHz (fosc_hi_1 = 32 MHz, fpll_ref                                 ps
              = 8 MHz, VDIV multiplier = 22)                                                    ps

              PLL0 operating current                             --    4.7         --
                   VCO @ 360 MHz (fosc_hi_1 = 32 MHz, fpll_ref
              = 8 MHz, VDIV multiplier = 45)

              PLL1 operating current                             --    2.3         --
                   VCO @ 180 MHz (fosc_hi_1 = 32 MHz, fpll_ref
              = 8 MHz, VDIV multiplier = 22)

              PLL1 operating current                             --    3.6         --
                   VCO @ 360 MHz (fosc_hi_1 = 32 MHz, fpll_ref
              = 8 MHz, VDIV multiplier = 45)

              Lock detector detection time                       --    --          100 10-6

                                                                                   + 1075(1/

                                                                                   fpll_ref)

    Jcyc_pll PLL period jitter (RMS)

               fvco = 180 MHz                                   --    100         --

               fvco = 360 MHz                                   --    75          --

    Jacc_pll  PLL accumulated jitter over 1s (RMS)
                   fvco = 180 MHz
                   fvco = 360 MHz                               --    600         --

                                                                 --    300         --

1. This parameter is measured with the internal reference (slow clock) being used as a reference to the FLL (FEI clock
     mode).

2. These typical values listed are with the slow internal reference clock (FEI) using factory trim and DMX32=0.
3. The resulting system clock frequencies should not exceed their maximum specified values. The DCO frequency deviation

     (fdco_t) over voltage and temperature should be considered.
4. These typical values listed are with the slow internal reference clock (FEI) using factory trim and DMX32=1.
5. The resulting clock frequency must not exceed the maximum specified clock frequency of the device.
6. This specification applies to any time the FLL reference source or reference divider is changed, trim value is changed,

     DMX32 bit is changed, DRS bits are changed, or changing from FLL disabled (BLPE, BLPI) to FLL enabled (FEI, FEE,
     FBE, FBI). If a crystal/resonator is being used as the reference, this specification assumes it is already running.
7. Excludes any oscillator currents that are also consuming power while PLL is in operation.
8. This specification applies to any time the PLL VCO divider or reference divider is changed, or changing from PLL disabled
     (BLPE, BLPI) to PLL enabled (PBE, PEE). If a crystal/resonator is being used as the reference, this specification assumes
     it is already running.

                                      K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

30                                                                                 Freescale Semiconductor, Inc.
                                                                                                  Peripheral operating requirements and behaviors

9. This specification was obtained using a Freescale developed PCB. PLL jitter is dependent on the noise characteristics of
     each PCB and results will vary.

10. Accumulated jitter depends on VCO frequency and VDIV.

6.3.2 Oscillator electrical specifications
This section provides the electrical characteristics of the module.

6.3.2.1 Oscillator DC electrical specifications

                             Table 16. Oscillator DC electrical specifications

Symbol  Description                                     Min.  Typ.          Max.  Unit  Notes
  VDD   Supply voltage                                  1.71   --           3.6
        Supply current -- low-power mode (HGO=0)                                  V
IDDOSC                                                   --   500            --
             32 kHz                                     --   200            --         1
             4 MHz                                      --   300            --
             8 MHz (RANGE=01)                           --   950            --   nA
             16 MHz                                     --   1.2            --
             24 MHz                                     --   1.5            --   A
             32 MHz
                                                                                  A

                                                                                  A

                                                                                  mA

                                                                                  mA

IDDOSC  Supply current -- high gain mode (HGO=1)                                        1
             32 kHz
             4 MHz                                     --    25            --    A
             8 MHz (RANGE=01)
             16 MHz                                    --    400           --    A
             24 MHz
             32 MHz                                    --    500           --    A

                                                        --    2.5           --    mA

                                                        --           3      --    mA

                                                        --           4      --    mA

Cx      EXTAL load capacitance                          --           --     --          2, 3

Cy      XTAL load capacitance                           --           --     --          2, 3

RF      Feedback resistor -- low-frequency, low-power   --           --     --    M     2, 4

        mode (HGO=0)

        Feedback resistor -- low-frequency, high-gain   --    10            --    M

        mode (HGO=1)

        Feedback resistor -- high-frequency, low-power  --           --     --    M

        mode (HGO=0)

        Feedback resistor -- high-frequency, high-gain  --           1      --    M

        mode (HGO=1)

                                Table continues on the next page...

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                  31
Peripheral operating requirements and behaviors

                     Table 16. Oscillator DC electrical specifications (continued)

Symbol Description                                            Min.  Typ.  Max.  Unit  Notes

    RS     Series resistor -- low-frequency, low-power        --    --    --    k

           mode (HGO=0)

           Series resistor -- low-frequency, high-gain mode   --    200   --    k

           (HGO=1)

           Series resistor -- high-frequency, low-power       --    --    --    k
           mode (HGO=0)

           Series resistor -- high-frequency, high-gain
           mode (HGO=1)

                                                              --    0     --    k

    Vpp5 Peak-to-peak amplitude of oscillation (oscillator    --    0.6   --    V

           mode) -- low-frequency, low-power mode

           (HGO=0)

           Peak-to-peak amplitude of oscillation (oscillator  --    VDD   --    V

           mode) -- low-frequency, high-gain mode

           (HGO=1)

           Peak-to-peak amplitude of oscillation (oscillator  --    0.6   --    V

           mode) -- high-frequency, low-power mode

           (HGO=0)

           Peak-to-peak amplitude of oscillation (oscillator  --    VDD   --    V

           mode) -- high-frequency, high-gain mode

           (HGO=1)

1. VDD=3.3 V, Temperature =25 C
2. See crystal or resonator manufacturer's recommendation
3. Cx,Cy can be provided by using either the integrated capacitors or by using external components.
4. When low power mode is selected, RF is integrated and must not be attached externally.
5. The EXTAL and XTAL pins should only be connected to required oscillator components and must not be connected to any

     other devices.

6.3.2.2 Oscillator frequency specifications

                               Table 17. Oscillator frequency specifications

Symbol     Description                                        Min.  Typ.  Max.  Unit  Notes
fosc_lo                                                       32    --    40   kHz      1
fosc_hi_1  Oscillator crystal or resonator frequency -- low    3     --     8   MHz
           frequency mode (MCG_C2[RANGE]=00)                                           2, 3
fosc_hi_2                                                      8     --    32   MHz
           Oscillator crystal or resonator frequency -- high
fec_extal  frequency mode (low range)                          --    --    60   MHz
tdc_extal  (MCG_C2[RANGE]=01)                                  40    50    60    %

           Oscillator crystal or resonator frequency -- high
           frequency mode (high range)
           (MCG_C2[RANGE]=1x)

           Input clock frequency (external clock mode)

           Input clock duty cycle (external clock mode)

                         Table continues on the next page...

                         K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

32                                                                        Freescale Semiconductor, Inc.
                                                                            Peripheral operating requirements and behaviors

         Table 17. Oscillator frequency specifications (continued)

Symbol   Description                                    Min.  Typ.          Max.  Unit  Notes
   tcst                                                  --   1000           --
         Crystal startup time -- 32 kHz low-frequency,   --   500            --   ms    4, 5
         low-power mode (HGO=0)                          --    0.6           --
                                                                                  ms
         Crystal startup time -- 32 kHz low-frequency,   --     1            --
         high-gain mode (HGO=1)                                                   ms

         Crystal startup time -- 8 MHz high-frequency                             ms
         (MCG_C2[RANGE]=01), low-power mode
         (HGO=0)

         Crystal startup time -- 8 MHz high-frequency
         (MCG_C2[RANGE]=01), high-gain mode
         (HGO=1)

1. Frequencies less than 8 MHz are not in the PLL range.
2. Other frequency limits may apply when external clock is being used as a reference for the FLL or PLL.
3. When transitioning from FBE to FEI mode, restrict the frequency of the input clock so that, when it is divided by FRDIV, it

     remains within the limits of the DCO input clock frequency.
4. Proper PC board layout procedures must be followed to achieve specifications.
5. Crystal startup time is defined as the time between the oscillator being enabled and the OSCINIT bit in the MCG_S register

     being set.

                                                  NOTE
               The 32 kHz oscillator works in low power mode bu default and
               cannot be moved into high power/gain mode.

6.3.3 32 kHz Oscillator Electrical Characteristics
This section describes the module electrical characteristics.

6.3.3.1 32 kHz oscillator DC electrical specifications

                        Table 18. 32kHz oscillator DC electrical specifications

Symbol   Description                                          Min.          Typ.  Max.  Unit

VBAT    Supply voltage                                       1.71          --    3.6   V
   RF
Cpara   Internal feedback resistor                           --            100   --    M
  Vpp1
         Parasitical capacitance of EXTAL32 and XTAL32        --            5     7     pF

         Peak-to-peak amplitude of oscillation                --            0.6   --    V

1. When a crystal is being used with the 32 kHz oscillator, the EXTAL32 and XTAL32 pins should only be connected to
     required oscillator components and must not be connected to any other devices.

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                                        33
Peripheral operating requirements and behaviors

6.3.3.2 32kHz oscillator frequency specifications

                          Table 19. 32kHz oscillator frequency specifications

Symbol Description                                             Min.  Typ.           Max.  Unit  Notes

  fosc_lo    Oscillator crystal                                --    32.768         --    kHz      1
   tstart    Crystal start-up time                                                               2, 3
vec_extal32  Externally provided input clock amplitude         --    1000           --    ms

                                                               700              --  VBAT  mV

1. Proper PC board layout procedures must be followed to achieve specifications.
2. This specification is for an externally supplied clock driven to EXTAL32 and does not apply to any other clock input. The

     oscillator remains enabled and XTAL32 must be left unconnected.
3. The parameter specified is a peak-to-peak value and VIH and VIL specifications do not apply. The voltage of the applied

     clock must be within the range of VSS to VBAT.

6.4 Memories and memory interfaces

6.4.1 Flash (FTFE) electrical specifications
This section describes the electrical characteristics of the FTFE module.

6.4.1.1 Flash timing specifications -- program and erase

The following specifications represent the amount of time the internal charge pumps are
active and do not include command overhead.

             Table 20. NVM program/erase timing specifications

Symbol Description                                            Min.  Typ.           Max.  Unit  Notes
                                                                --   7.5             18
  thvpgm8 Program Phrase high-voltage time                      --    13            113   s
  thversscr Erase Flash Sector high-voltage time                --   104            1808
thversblk128k Erase Flash Block high-voltage time for 128 KB    --   208            3616  ms    1
thversblk256k Erase Flash Block high-voltage time for 256 KB
                                                                                          ms    1

                                                                                          ms    1

1. Maximum time based on expectations at cycling end-of-life.

6.4.1.2 Flash timing specifications -- commands

                             Table 21. Flash command timing specifications

Symbol       Description                                       Min.  Typ.           Max.  Unit  Notes
             Read 1s Block execution time
trd1blk128k                                                     --    --            0.5   ms
trd1blk256k       128 KB data flash                            --    --            1.0   ms
                  256 KB program flash

                                           Table continues on the next page...

                    K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

34                                                                                  Freescale Semiconductor, Inc.
                                                                                          Peripheral operating requirements and behaviors

                    Table 21. Flash command timing specifications (continued)

Symbol        Description                                   Min.  Typ.         Max.  Unit  Notes
trd1sec4k     Read 1s Section execution time (4 KB flash)    --    --          100
tpgmchk      Program Check execution time                   --    --           80   s     1
              Read Resource execution time                   --    --           40
  trdrsrc     Program Phrase execution time                  --    70          150   s     1
  tpgm8       Erase Flash Block execution time
                                                             --   110          925   s     1
tersblk128k       128 KB data flash                        --   220          1850
tersblk256k       256 KB program flash                                             s

                                                                                           2

                                                                                     ms

                                                                                     ms

  tersscr     Erase Flash Sector execution time             --    15           115   ms    2
tpgmsec4k     Program Section execution time (4KB flash)
              Read 1s All Blocks execution time             --    20           --    ms
  trd1all     Read Once execution time
trdonce      Program Once execution time                   --             --  1.0   ms
tpgmonce      Erase All Blocks execution time
  tersall     Verify Backdoor Access Key execution time     --             --  30    s     1
tvfykey      Swap Control execution time
                                                            --    70           --    s
tswapx01          control code 0x01
tswapx02          control code 0x02                       --    650          5600  ms    2
tswapx04          control code 0x04
tswapx08          control code 0x08                       --             --  30    s     1

                                                            --    200          --    s

                                                            --    70           150   s

                                                            --    70           150   s

                                                            --             --  30    s

              Program Partition for EEPROM execution time

tpgmpart64k    64 KB FlexNVM                               --    235          --    ms
tpgmpart256k   256 KB FlexNVM
                                                            --    240          --    ms

              Set FlexRAM Function execution time:

tsetramff    Control Code 0xFF                           --    205          --    s
tsetram64k    64 KB EEPROM backup
tsetram128k    128 KB EEPROM backup                        --    1.6          2.5   ms
tsetram256k    256 KB EEPROM backup
                                                            --    2.7          3.8   ms

                                                            --    4.8          6.2   ms

teewr8bers Byte-write to erased FlexRAM location execution  --    140          225   s     3

              time

              Byte-write to FlexRAM execution time:

teewr8b64k    64 KB EEPROM backup                         --    400          1700  s
teewr8b128k    128 KB EEPROM backup
teewr8b256k    256 KB EEPROM backup                        --    450          1800  s

                                                            --    525          2000  s

teewr16bers 16-bit write to erased FlexRAM location         --    140          225   s
               execution time

                                      Table continues on the next page...

                                K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                     35
Peripheral operating requirements and behaviors

                     Table 21. Flash command timing specifications (continued)

Symbol Description                                          Min.                 Typ.   Max.            Unit  Notes

              16-bit write to FlexRAM execution time:

teewr16b64k    64 KB EEPROM backup                         --                   400    1700            s
teewr16b128k   128 KB EEPROM backup
teewr16b256k   256 KB EEPROM backup                        --                   450    1800            s

                                                            --                   525    2000            s

teewr32bers 32-bit write to erased FlexRAM location         --                   180    275             s
               execution time

              32-bit write to FlexRAM execution time:

teewr32b64k    64 KB EEPROM backup                         --                   475    1850            s
teewr32b128k   128 KB EEPROM backup
teewr32b256k   256 KB EEPROM backup                        --                   525    2000            s

                                                            --                   600    2200            s

1. Assumes 25MHz flash clock frequency.
2. Maximum times for erase parameters based on expectations at cycling end-of-life.
3. For byte-writes to an erased FlexRAM location, the aligned word containing the byte must be erased.

6.4.1.3 Flash high voltage current behaviors

                             Table 22. Flash high voltage current behaviors

    Symbol    Description                             Min.                 Typ.         Max.                  Unit
    IDD_PGM                                            --                  3.5          7.5                   mA
              Average current
    IDD_ERS   adder during high                        --                  1.5          4.0                   mA
              voltage flash
              programming
              operation

              Average current
              adder during high
              voltage flash erase
              operation

6.4.1.4 Reliability specifications

                                   Table 23. NVM reliability specifications

Symbol Description                                          Min.                 Typ.1  Max.   Unit           Notes
                                                                                                                 2
                                                            Program Flash                --   years
                                                                                         --   years
tnvmretp10k   Data retention after up to 10 K cycles                      5       50     --   cycles
tnvmretp1k    Data retention after up to 1 K cycles                       20     100
nnvmcycp     Cycling endurance                                         10 K     50 K    --   years
                                                            Data Flash                   --   years

tnvmretd10k Data retention after up to 10 K cycles          5                    50
tnvmretd1k Data retention after up to 1 K cycles
                                                            20                   100

                                      Table continues on the next page...

                    K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

36                                                                                      Freescale Semiconductor, Inc.
                                                                                  Peripheral operating requirements and behaviors

                    Table 23. NVM reliability specifications (continued)

Symbol Description                                         Min.   Typ.1     Max.   Unit   Notes
                                                                  50 K       --   cycles     2
nnvmcycd Cycling endurance                         10 K
                               FlexRAM as EEPROM                    50       --   years      2
                                                                   100       --   years      3
tnvmretee100 Data retention up to 100% of write endurance    5    50 K       --   cycles
tnvmretee10 Data retention up to 10% of write endurance     20
nnvmcycee Cycling endurance for EEPROM backup             20 K   175 K      --   writes
                                                                  1.6 M      --   writes
                Write endurance                                   6.4 M      --   writes
                                                                  25 M       --   writes
nnvmwree16    EEPROM backup to FlexRAM ratio = 16         70 K   50 M       --   writes
nnvmwree128   EEPROM backup to FlexRAM ratio = 128        630 K
nnvmwree512   EEPROM backup to FlexRAM ratio = 512        2.5 M
nnvmwree2k    EEPROM backup to FlexRAM ratio = 2,048      10 M
nnvmwree4k    EEPROM backup to FlexRAM ratio = 4,096      20 M

1. Typical data retention values are based on measured response accelerated at high temperature and derated to a constant
     25C use profile. Engineering Bulletin EB618 does not apply to this technology. Typical endurance defined in Engineering
     Bulletin EB619.

2. Cycling endurance represents number of program/erase cycles at -40C  Tj  125C.
3. Write endurance represents the number of writes to each FlexRAM location at -40C Tj  125C influenced by the cycling

     endurance of the FlexNVM (same value as data flash) and the allocated EEPROM backup per subsystem. Minimum and
     typical values assume all byte-writes to FlexRAM.

6.4.1.5 Write endurance to FlexRAM for EEPROM

When the FlexNVM partition code is not set to full data flash, the EEPROM data set size
can be set to any of several non-zero values.

The bytes not assigned to data flash via the FlexNVM partition code are used by the
FTFE to obtain an effective endurance increase for the EEPROM data. The built-in
EEPROM record management system raises the number of program/erase cycles that can
be attained prior to device wear-out by cycling the EEPROM data through a larger
EEPROM NVM storage space.

While different partitions of the FlexNVM are available, the intention is that a single
choice for the FlexNVM partition code and EEPROM data set size is used throughout the
entire lifetime of a given application. The EEPROM endurance equation and graph
shown below assume that only one configuration is ever used.

Writes_subsystem =  EEPROM 2 EEESPLIT EEESIZE                Write_efficiency nnvmcycee
                              EEESPLIT EEESIZE

where

Writes_subsystem -- minimum number of writes to each FlexRAM location for
  subsystem (each subsystem can have different endurance)

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                     37
Peripheral operating requirements and behaviors

   EEPROM -- allocated FlexNVM for each EEPROM subsystem based on DEPART;
     entered with Program Partition command

   EEESPLIT -- FlexRAM split factor for subsystem; entered with the Program
     Partition command

   EEESIZE -- allocated FlexRAM based on DEPART; entered with Program Partition
     command

   Write_efficiency --
         0.25 for 8-bit writes to FlexRAM
         0.50 for 16-bit or 32-bit writes to FlexRAM

   nnvmcycee -- EEPROM-backup cycling endurance

         Figure 10. EEPROM backup writes to FlexRAM

6.4.2 EzPort Switching Specifications

                                 Table 24. EzPort switching specifications

    Num  Description                                             Min.       Max.  Unit
         Operating voltage
                                                                 1.71       3.6   V

                            Table continues on the next page...

                            K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

38                                                                          Freescale Semiconductor, Inc.
                                                                                Peripheral operating requirements and behaviors

                Table 24. EzPort switching specifications (continued)

Num   Description                                                           Min.     Max.    Unit
EP1   EZP_CK frequency of operation (all commands except                     --      fSYS/2  MHz
      READ)
EP1a  EZP_CK frequency of operation (READ command)                           --      fSYS/8  MHz
EP2   EZP_CS negation to next EZP_CS assertion                          2 x tEZP_CK    --     ns
EP3   EZP_CS input valid to EZP_CK high (setup)                                        --     ns
EP4   EZP_CK high to EZP_CS input invalid (hold)                              5        --     ns
EP5   EZP_D input valid to EZP_CK high (setup)                                5        --     ns
EP6   EZP_CK high to EZP_D input invalid (hold)                               2        --     ns
EP7   EZP_CK low to EZP_Q output valid                                        5        16     ns
EP8   EZP_CK low to EZP_Q output invalid (hold)                              --        --     ns
EP9   EZP_CS negation to EZP_Q tri-state                                      0        12     ns
                                                                             --

EZP_CK                         EP3       EP4                       EP2
EZP_CS
EZP_Q (output)                                                EP9
EZP_D (input)                                         EP8
                                    EP7

                               EP5  EP6

                               Figure 11. EzPort Timing Diagram

6.4.3 NFC specifications

The NAND flash controller (NFC) implements the interface to standard NAND flash
memory devices. This section describes the timing parameters of the NFC.

In the following table:

   TH is the flash clock high time and
   TL is flash clock low time,

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                      39
Peripheral operating requirements and behaviors

which are defined as:

          T NFC = T L + T H =                    T input clock
                                                 SCALER

The SCALER value is derived from the fractional divider specified in the SIM's
CLKDIV4 register:

          SCALER =                               SIM_CLKDIV4[NFCFRAC] + 1
                                                  SIM_CLKDIV4[NFCDIV] + 1

In case the reciprocal of SCALER is an integer, the duty cycle of NFC clock is 50%,
means TH = TL. In case the reciprocal of SCALER is not an integer:

          T L = (1 + SCALER / 2) x               T NFC
                                                    2

          T H = (1 SCALER / 2) x               T NFC
                                                    2

For example, if SCALER is 0.2, then TH = TL = TNFC/2.

                                                                            TNFC
                                                                          TH TL

However, if SCALER is 0.667, then TL = 2/3 x TNFC and TH = 1/3 x TNFC.

                                                                            TNFC
                                                                         TH TL

                                            NOTE
          The reciprocal of SCALER must be a multiple of 0.5. For
          example, 1, 1.5, 2, 2.5, etc.

          Table 25. NFC specifications

    Num   Description                                                             Min.  Max.  Unit

    tCLS  NFC_CLE setup time                     2TH + TL 1                           --    ns
    tCLH  NFC_CLE hold time
     tCS  NFC_CEn setup time                     TH + TL 1                            --    ns
    tCH   NFC_CEn hold time
    tWP   NFC_WP pulse width                     2TH + TL 1                           --    ns
    tALS  NFC_ALE setup time
                                                 TH + TL                                --    ns

                                                 TL 1                                 --    ns

                                                 2TH + TL                               --    ns

          Table continues on the next page...

          K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

40                                                                                      Freescale Semiconductor, Inc.
                                                                                   Peripheral operating requirements and behaviors

                               Table 25. NFC specifications (continued)

Num                                   Description                  Min.     Max.  Unit
                                 NFC_ALE hold time                           --    ns
tALH                                                             TH + TL     --    ns
tDS                                Data setup time               TL 1     --    ns
tDH                                  Data hold time              TH 1      --    ns
tWC                                 Write cycle time          TH + TL 1    --    ns
tWH                              NFC_WE hold time                TH 1      --    ns
tRR                            Ready to NFC_RE low          4TH + 3TL + 90   --    ns
tRP                            NFC_RE pulse width               TL + 1      --    ns
tRC                                 Read cycle time           TL + TH 1    --    ns
tREH                           NFC_RE high hold time             TH 1      --    ns
tIS                            Data input setup time
                                                                    11

      NFC_CLE                  tCLS                         tCLH
      NFC_CEn
      NFC_WE                   tCS                     tWP       tCH
      NFC_IOn
                                                       tDS tDH

                               Figure 12. Command latch cycle timing

      NFC_ALE                  tALS                         tALH
      NFC_CEn
      NFC_WE                   tCS                     tWP       tCH
      NFC_IOn
                                                       tDS tDH
                                                        address

                               Figure 13. Address latch cycle timing

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                           41
Peripheral operating requirements and behaviors

             tCS       tWC                                                         tCH
                                                                        data
    NFC_CEn       tWP tWH
    NFC_WE
    NFC_IOn            tDS tDH

                       data                            data

             Figure 14. Write data latch cycle timing

    NFC_CEn                      tRC                                               tCH
    NFC_RE                   tRP tREH                                         data
    NFC_IOn
    NFC_RB                                       tIS

                                                 data             data

                  tRR

    Figure 15. Read data latch cycle timing in non-fast mode

    NFC_CEn                      tRC                                                       tCH
    NFC_RE                   tRP tREH                                                   data
    NFC_IOn
    NFC_RB                                                   tIS

                                                       data             data

                  tRR

             Figure 16. Read data latch cycle timing in fast mode

6.4.4 Flexbus Switching Specifications

All processor bus timings are synchronous; input setup/hold and output delay are given in
respect to the rising edge of a reference clock, FB_CLK. The FB_CLK frequency may be
the same as the internal system bus frequency or an integer divider of that frequency.

             K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

42                                                                                              Freescale Semiconductor, Inc.
                                                                                                  Peripheral operating requirements and behaviors

The following timing numbers indicate when data is latched or driven onto the external
bus, relative to the Flexbus output clock (FB_CLK). All other timing relationships can be
derived from these values.

     Table 26. Flexbus limited voltage range switching specifications

Num  Description                              Min.        Max.              Unit  Notes
     Operating voltage                        2.7          3.6                V
FB1  Frequency of operation                    --       FB_CLK                       1
FB2  Clock period                              20           --              MHz      1
FB3  Address, data, and control output valid   --         11.5               ns      2
FB4  Address, data, and control output hold   0.5           --               ns      2
FB5  Data and FB_TA input setup               8.5           --               ns
     Data and FB_TA input hold                0.5           --               ns
                                                                             ns

1. Specification is valid for all FB_AD[31:0], FB_BE/BWEn, FB_CSn, FB_OE, FB_R/W,FB_TBST, FB_TSIZ[1:0], FB_ALE,
     and FB_TS.

2. Specification is valid for all FB_AD[31:0] and FB_TA.

     Table 27. Flexbus full voltage range switching specifications

Num  Description                                  Min.    Max.              Unit  Notes
     Operating voltage                            1.71     3.6                V
FB1  Frequency of operation                        --   FB_CLK                       1
FB2  Clock period                             1/FB_CLK      --              MHz      1
FB3  Address, data, and control output valid       --     13.5               ns      2
FB4  Address, data, and control output hold                 --               ns      2
FB5  Data and FB_TA input setup                     0       --               ns
     Data and FB_TA input hold                    13.7      --               ns
                                                  0.5                        ns

1. Specification is valid for all FB_AD[31:0], FB_BE/BWEn, FB_CSn, FB_OE, FB_R/W,FB_TBST, FB_TSIZ[1:0], FB_ALE,
     and FB_TS.

2. Specification is valid for all FB_AD[31:0] and FB_TA.

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                                    43
Peripheral operating requirements and behaviors

                  FB1

    FB_CLK                                                              FB3
    FB_A[Y]                                      FB5
    FB_D[X]
                           Address

                  FB2      FB4

                  Address                        Data

    FB_RW

    FB_TS

    FB_ALE

                                                       AA=1

    FB_CSn                                             AA=0

    FB_OEn                       FB4                   FB5
    FB_BEn
    FB_TA                             AA=1
                                      AA=0

    FB_TSIZ[1:0]           TSIZ

                       Figure 17. FlexBus read timing diagram

                       K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

44                                                                           Freescale Semiconductor, Inc.
                                                              Peripheral operating requirements and behaviors

                               FB1

FB_CLK

              FB2                                             FB3

FB_A[Y]                                 Address

FB_D[X]                        Address           Data

FB_RW

FB_TS

FB_ALE

                                                        AA=1

FB_CSn                                                  AA=0

FB_OEn                                        FB4       FB5
FB_BEn
FB_TA                                             AA=1
                                                  AA=0

FB_TSIZ[1:0]                            TSIZ

                               Figure 18. FlexBus write timing diagram

6.5 Security and integrity modules

There are no specifications necessary for the device's security and integrity modules.

6.6 Analog

                                    K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                           45
Peripheral operating requirements and behaviors

6.6.1 ADC electrical specifications

The 16-bit accuracy specifications listed in Table 28 and Table 29 are achievable on the
differential pins ADCx_DP0, ADCx_DM0.

The ADCx_DP2 and ADCx_DM2 ADC inputs are connected to the PGA outputs and are
not direct device pins. Accuracy specifications for these pins are defined in Table 30 and
Table 31.

All other ADC channels meet the 13-bit differential/12-bit single-ended accuracy
specifications.

6.6.1.1 16-bit ADC operating conditions

                                Table 28. 16-bit ADC operating conditions

Symbol     Description        Conditions                        Min.  Typ.1       Max.   Unit  Notes
VDDA                         Absolute                         1.71    --          3.6     V      2
VDDA       Supply voltage     Delta to VDD (VDD-VDDA)          -100     0        +100     mV      2
VSSA                          Delta to VSS (VSS - VSSA)        -100     0        +100     mV
VREFH     Supply voltage                                      1.13              VDDA      V      3
                                  16-bit differential mode          VDDA                 V      4
VREFL     Ground voltage                                      VSSA              VSSA      V      4
                                                                      VSSA                        5
VADIN     ADC reference                                      VREFL             31/32 *    V
           voltage high                                                --       VREFH     pF
                                                              VREFL             VREFH
           ADC reference                                               --        VREFH    k
           voltage low                                        VREFL
                                                                 --    --          10     k
           Input voltage                                         --     8           5
                                                                        4                MHz
                               All other modes                                          MHz

    VADIN  Input voltage       16-bit mode                                              Ksps
    CADIN  Input capacitance   8-/10-/12-bit modes

    RADIN  Input resistance                                   --            2   5
     RAS
           Analog source      13-/12-bit modes
           resistance         fADCK < 4 MHz                   --            --  5

    fADCK  ADC conversion  13-bit mode                        1.0           --    18.0
    fADCK  clock frequency                                                        12.0
    Crate
           ADC conversion 16-bit mode                         2.0           --  818.330
           clock frequency

           ADC conversion  13 bit modes

           rate               No ADC hardware averaging 20.000              --

                              Continuous conversions
                              enabled, subsequent
                              conversion time

                                       Table continues on the next page...

                              K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

46                                                                                 Freescale Semiconductor, Inc.
                                                                           Peripheral operating requirements and behaviors

         Table 28. 16-bit ADC operating conditions (continued)

Symbol   Description           Conditions                      Min.      Typ.1  Max.               Unit             Notes
  Crate                                                       37.037                                                   5
         ADC conversion        16-bit mode
         rate                                                            --     461.467            Ksps
                               No ADC hardware averaging

                               Continuous conversions
                               enabled, subsequent
                               conversion time

1. Typical values assume VDDA = 3.0 V, Temp = 25 C, fADCK = 1.0 MHz unless otherwise stated. Typical values are for
     reference only and are not tested in production.

2. DC potential difference.
3. This resistance is external to MCU. The analog source resistance must be kept as low as possible to achieve the best

     results. The results in this data sheet were derived from a system which has < 8  analog source resistance. The RAS/CAS
     time constant should be kept to < 1ns.
4. To use the maximum ADC conversion clock frequency, the ADHSC bit must be set and the ADLPC bit must be clear.
5. For guidelines and examples of conversion rate calculation, download the ADC calculator tool

                             ZAS                          SIMPLIFIED     ZADIN                     ADC SAR
         RAS                                       INPUT PIN EQUIVALENT                SIMPLIFIED   ENGINE

                                                            CIRCUIT                CHANNEL SELECT
                                                                                         CIRCUIT
                                                    Pad
                                                    leakage                        RADIN
                                                    due to
                                                    input
                                                    protection

                                            VADIN

VAS                            CAS

                                                   INPUT PIN                    RADIN
                                                   INPUT PIN                    RADIN
                                                   INPUT PIN                    RADIN

                                                                                                             CADIN

         Figure 19. ADC input impedance equivalency diagram

6.6.1.2 16-bit ADC electrical characteristics

            Table 29. 16-bit ADC characteristics (VREFH = VDDA, VREFL = VSSA)

Symbol Description             Conditions1                    Min.       Typ.2  Max.               Unit             Notes
                                                                                                                       3
IDDA_ADC Supply current                                       0.215      --     1.7                mA

                                    Table continues on the next page...

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                                              47
Peripheral operating requirements and behaviors

    Table 29. 16-bit ADC characteristics (VREFH = VDDA, VREFL = VSSA) (continued)

Symbol Description             Conditions1               Min.  Typ.2               Max.          Unit  Notes

            ADC                ADLPC = 1, ADHSC = 0 1.2                     2.4  3.9           MHz   tADACK = 1/

            asynchronous       ADLPC = 1, ADHSC = 1 2.4                     4.0  6.1           MHz   fADACK
            clock source       ADLPC = 0, ADHSC = 0 3.0                     5.2
    fADACK
                                                                                   7.3           MHz

                               ADLPC = 0, ADHSC = 1 4.4                     6.2  9.5           MHz

            Sample Time        See Reference Manual chapter for sample times

    TUE     Total unadjusted    12-bit modes            --                   4   6.8          LSB4  5
            error               <12-bit modes
                                                         --    1.4                2.1

    DNL     Differential non-   12-bit modes            --    0.7 -1.1 to +1.9 LSB4                  5
            linearity
                               <12-bit modes                                     -0.3 to 0.5
                               12-bit modes
                                                         --    0.2
                               <12-bit modes
    INL Integral non-          12-bit modes            --    1.0 -2.7 to +1.9 LSB4                  5
               linearity       <12-bit modes
                                                                                   -0.7 to +0.5
                               16-bit modes
                               13-bit modes            --    0.5

    EFS Full-scale error                                 --                   -4   -5.4          LSB4  VADIN =

                                                         --    -1.4                -1.8                VDDA

                                                                                                       5

    EQ      Quantization                                 --    -1 to 0             --            LSB4

            error                                        --                   --   0.5

    ENOB    Effective number 16-bit differential mode                                                  6

            of bits             Avg = 32                12.8  14.5                --            bits

                               Avg = 4                 11.9  13.8                --            bits

                               16-bit single-ended mode

                               Avg = 32                12.2  13.9                --            bits
                               Avg = 4
                                                         11.4  13.1                --            bits

    SINAD   Signal-to-noise    See ENOB                        6.02 ENOB + 1.76                dB
            plus distortion

    THD     Total harmonic     16-bit differential mode                                                7
            distortion               Avg = 32
                                                         --    94                 --            dB

                               16-bit single-ended mode  --    -85                 --            dB
                                    Avg = 32

    SFDR    Spurious free      16-bit differential mode                                                7
            dynamic range            Avg = 32
                                                         82                   95   --            dB

                               16-bit single-ended mode  78                   90   --            dB
                                    Avg = 32

                                         Table continues on the next page...

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

48                                                                                 Freescale Semiconductor, Inc.
                                                                  Peripheral operating requirements and behaviors

Table 29. 16-bit ADC characteristics (VREFH = VDDA, VREFL = VSSA) (continued)

Symbol Description             Conditions1                  Min.  Typ.2      Max.  Unit   Notes

EIL  Input leakage                                                IIn RAS        mV     IIn =

     error                                                                                leakage

                                                                                          current

                                                                                            (refer to
                                                                                          the MCU's

                                                                                            voltage
                                                                                          and current
                                                                                           operating

                                                                                            ratings)

     Temp sensor               Across the full temperature  --    1.715      --    mV/C
     slope                     range of the device

VTEMP25 Temp sensor            25 C                        --    719        --    mV
              voltage

1. All accuracy numbers assume the ADC is calibrated with VREFH = VDDA
2. Typical values assume VDDA = 3.0 V, Temp = 25C, fADCK = 2.0 MHz unless otherwise stated. Typical values are for

     reference only and are not tested in production.
3. The ADC supply current depends on the ADC conversion clock speed, conversion rate and the ADLPC bit (low power).

     For lowest power operation the ADLPC bit must be set, the HSC bit must be clear with 1 MHz ADC conversion clock
     speed.
4. 1 LSB = (VREFH - VREFL)/2N
5. ADC conversion clock < 16 MHz, Max hardware averaging (AVGE = %1, AVGS = %11)
6. Input data is 100 Hz sine wave. ADC conversion clock < 12 MHz.
7. Input data is 1 kHz sine wave. ADC conversion clock < 12 MHz.

     Figure 20. Typical ENOB vs. ADC_CLK for 16-bit differential mode

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                                         49
Peripheral operating requirements and behaviors

           Figure 21. Typical ENOB vs. ADC_CLK for 16-bit single-ended mode

6.6.1.3 16-bit ADC with PGA operating conditions

                         Table 30. 16-bit ADC with PGA operating conditions

Symbol     Description         Conditions         Min.  Typ.1                   Max.  Unit     Notes
  VDDA     Supply voltage      Absolute                                                V        2, 3
           PGA ref voltage                        1.71  --                      3.6    V
VREFPGA                                                                                V    IN+ to IN-4
                                                  VREF_OU VREF_OU VREF_OU              V          5
                                                                                      k           6
                                                  T     T                       T
                                                                                       
    VADIN  Input voltage                          VSSA  --                      VDDA  s
     VCM   Input Common
    RPGAD  Mode range                             VSSA  --                      VDDA
           Differential input
     RAS   impedance           Gain = 1, 2, 4, 8  --    128                     --
      TS                       Gain = 16, 32
           Analog source       Gain = 64          --    64                      --
           resistance
           ADC sampling                           --    32                      --
           time
                                                  --    100                     --

                                                  1.25  --                      --

                                           Table continues on the next page...

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

50                                                                                    Freescale Semiconductor, Inc.
                                                                                     Peripheral operating requirements and behaviors

         Table 30. 16-bit ADC with PGA operating conditions (continued)

Symbol   Description           Conditions                Min.       Typ.1         Max.       Unit  Notes
  Crate                                                 18.484       --           450        Ksps     7
         ADC conversion         13 bit modes
         rate                                           37.037       --           250        Ksps     8
                               No ADC hardware
                               averaging

                               Continuous conversions
                               enabled

                               Peripheral clock = 50
                               MHz

                               16 bit modes

                               No ADC hardware
                               averaging

                               Continuous conversions
                               enabled

                               Peripheral clock = 50
                               MHz

1. Typical values assume VDDA = 3.0 V, Temp = 25C, fADCK = 6 MHz unless otherwise stated. Typical values are for
     reference only and are not tested in production.

2. ADC must be configured to use the internal voltage reference (VREF_OUT)
3. PGA reference is internally connected to the VREF_OUT pin. If the user wishes to drive VREF_OUT with a voltage other

     than the output of the VREF module, the VREF module must be disabled.
4. For single ended configurations the input impedance of the driven input is RPGAD/2
5. The analog source resistance (RAS), external to MCU, should be kept as minimum as possible. Increased RAS causes drop

     in PGA gain without affecting other performances. This is not dependent on ADC clock frequency.
6. The minimum sampling time is dependent on input signal frequency and ADC mode of operation. A minimum of 1.25s

     time should be allowed for Fin=4 kHz at 16-bit differential mode. Recommended ADC setting is: ADLSMP=1, ADLSTS=2 at
     8 MHz ADC clock.
7. ADC clock = 18 MHz, ADLSMP = 1, ADLST = 00, ADHSC = 1
8. ADC clock = 12 MHz, ADLSMP = 1, ADLST = 01, ADHSC = 1

6.6.1.4 16-bit ADC with PGA characteristics

                             Table 31. 16-bit ADC with PGA characteristics

Symbol Description             Conditions                       Min.       Typ.1  Max.       Unit  Notes
IDDA_PGA Supply current                                                                               2
                               Low power                        --         420          644  A
IDC_PGA Input DC current       (ADC_PGA[PGALPb]=0)                                                    3

                                                                                             A

                               Gain =1, VREFPGA=1.2V,           --         1.54         --   A
                               VCM=0.5V
                               Gain =64, VREFPGA=1.2V,          --         0.57         --   A
                               VCM=0.1V

                               Table continues on the next page...

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                             51
Peripheral operating requirements and behaviors

                     Table 31. 16-bit ADC with PGA characteristics (continued)

    Symbol Description              Conditions            Min.  Typ.1                   Max.  Unit        Notes
                                        PGAG=0                                                      RAS < 100
    G         Gain4                      PGAG=1          0.95                      1   1.05
                                        PGAG=2
                                        PGAG=3          1.9                       2   2.1
                                        PGAG=4
                                        PGAG=5          3.8                       4   4.2
                                        PGAG=6
                                                          7.6                       8   8.4

                                                          15.2                      16  16.6

                                                          30.0  31.6                    33.2

                                                          58.8  63.3                    67.8

     BW       Input signal               16-bit modes    --                        --  4     kHz
    PSRR      bandwidth                  < 16-bit modes
                                                          --                        --  40    kHz
              Power supply          Gain=1
              rejection ratio                             --    -84                     --    dB      VDDA= 3V

                                                                                                      100mV,

                                                                                                      fVDDA= 50Hz,
                                                                                                           60Hz

    CMRR Common mode                Gain=1              --    -84                     --    dB      VCM=
                  rejection ratio    Gain=64
                                                          --    -85                     --    dB       500mVpp,
                                                                                                      fVCM= 50Hz,
                                                                                                      100Hz

    VOFS      Input offset          Chopping disabled   --    2.4                     --    mV Output offset =
              voltage                  (ADC_PGA[PGACHPb]                                                 VOFS*(Gain+1)
                                       =1)
                                                          --    0.2                     --    mV
                                     Chopping enabled
    TGSW      Gain switching           (ADC_PGA[PGACHPb]  --                        --  10    s      5
    dG/dT     settling time            =0)
                                                          --                        6   10    ppm/C
              Gain drift over full   Gain=1                                                  ppm/C
              temperature range      Gain=64             --                        31  42
                                                                                                %/V
dG/dVDDA Gain drift over             Gain=1              --    0.07                    0.21    %/V   VDDA from 1.71
                supply voltage       Gain=64                                                   mV         to 3.6V
                                                          --    0.14                    0.31
                                                                                                  V    IIn = leakage
    EIL       Input leakage         All modes                   IIn RAS                                  current

              error                                                                                     (refer to the
                                                                                                      MCU's voltage
    VPP,DIFF  Maximum
              differential input                                                                        and current
              signal swing                                                                               operating
                                                                                                           ratings)

                                                                                                               6

                                                          where VX = VREFPGA 0.583

    SNR       Signal-to-noise       Gain=1              80                        90  --    dB      16-bit
              ratio                  Gain=64
                                                          52                        66  --    dB      differential
                                                                                                        mode,

                                                                                                      Average=32

                                               Table continues on the next page...

                                    K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

52                                                                                            Freescale Semiconductor, Inc.
                                                                              Peripheral operating requirements and behaviors

        Table 31. 16-bit ADC with PGA characteristics (continued)

Symbol  Description            Conditions                Min.  Typ.1              Max.  Unit  Notes
  THD                               Gain=1               85   100                 --
        Total harmonic             Gain=64              49    95                 --   dB    16-bit
        distortion
                                                          85                            dB    differential
                                                          53                                    mode,

                                                         11.6                                 Average=32,
                                                         8.0
                                                         7.2                                  fin=100Hz
                                                         6.3
SFDR Spurious free             Gain=1                  12.8  105                --    dB    16-bit
             dynamic range      Gain=64                 11.0
                                                         7.9                  88  --    dB    differential
                                                         7.3                                    mode,
                                                         6.8
                                                         6.8                                  Average=32,
                                                         7.5
                                                                                              fin=100Hz

ENOB Effective number          Gain=1, Average=4             13.4               --    bits  16-bit
             of bits            Gain=1, Average=8
                               Gain=64, Average=4            13.6               --    bits     differential
                               Gain=64, Average=8                                           mode,fin=100Hz
                               Gain=1, Average=32            9.6                --    bits
                               Gain=2, Average=32
                               Gain=4, Average=32            9.6                --    bits
                               Gain=8, Average=32
                               Gain=16, Average=32           14.5               --    bits
                               Gain=32, Average=32
                               Gain=64, Average=32           14.3               --    bits

                                                               13.8               --    bits

                                                               13.1               --    bits

                                                               12.5               --    bits

                                                               11.5               --    bits

                                                               10.6               --    bits

SINAD   Signal-to-noise        See ENOB                  6.02 ENOB + 1.76             dB
        plus distortion
        ratio

1. Typical values assume VDDA =3.0V, Temp=25C, fADCK=6MHz unless otherwise stated.
2. This current is a PGA module adder, in addition to ADC conversion currents.
3. Between IN+ and IN-. The PGA draws a DC current from the input terminals. The magnitude of the DC current is a strong

     function of input common mode voltage (VCM) and the PGA gain.
4. Gain = 2PGAG
5. After changing the PGA gain setting, a minimum of 2 ADC+PGA conversions should be ignored.
6. Limit the input signal swing so that the PGA does not saturate during operation. Input signal swing is dependent on the

     PGA reference voltage and gain setting.

6.6.2 CMP and 6-bit DAC electrical specifications

                  Table 32. Comparator and 6-bit DAC electrical specifications

Symbol  Description                                         Min.                  Typ.  Max.  Unit
        Supply voltage                                      1.71                   --   3.6    V
  VDD   Supply current, High-speed mode (EN=1, PMODE=1)      --                    --   200   A
IDDHS  Supply current, low-speed mode (EN=1, PMODE=0)       --                    --    20   A
IDDLS  Analog input voltage                             VSS 0.3                 --   VDD    V
  VAIN  Analog input offset voltage                          --                    --    20   mV
  VAIO
                                                                                                      53
                                         Table continues on the next page...

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.
Peripheral operating requirements and behaviors

          Table 32. Comparator and 6-bit DAC electrical specifications (continued)

    Symbol  Description                                Min.       Typ.  Max.        Unit
       VH   Analog comparator hysteresis1

                  CR0[HYSTCTR] = 00                   --         5     --          mV
                  CR0[HYSTCTR] = 01
                  CR0[HYSTCTR] = 10                   --         10    --          mV
                  CR0[HYSTCTR] = 11
                                                       --         20    --          mV

                                                       --         30    --          mV

    VCMPOh  Output high                                VDD 0.5  --    --          V
    VCMPOl
            Output low                                 --         --    0.5         V
      tDHS
            Propagation delay, high-speed mode (EN=1,  20         50    200         ns
      tDLS  PMODE=1)
                                                       80         250   600         ns
    IDAC6b  Propagation delay, low-speed mode (EN=1,
      INL   PMODE=0)                                   --         --    40          s
      DNL   Analog comparator initialization delay2
                                                       --         7     --          A
            6-bit DAC current adder (enabled)
                                                       0.5       --    0.5         LSB3
            6-bit DAC integral non-linearity
                                                       0.3       --    0.3         LSB
            6-bit DAC differential non-linearity

1. Typical hysteresis is measured with input voltage range limited to 0.6 to VDD-0.6V.
2. Comparator initialization delay is defined as the time between software writes to change control inputs (Writes to DACEN,

     VRSEL, PSEL, MSEL, VOSEL) and the comparator output settling to a stable level.
3. 1 LSB = Vreference/64

            K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

54                                                                      Freescale Semiconductor, Inc.
                               Peripheral operating requirements and behaviors

                     0.08

                     0.07

CM P Hystereris (V)  0.06                                                                                       HYSTCTR
                     0.05                                                                                       Setting
                     0.04
                     0.03                                                                                               00
                                                                                                                        01
                                                                                                                        10
                                                                                                                        11

                     0.02

                     0.01

                     0

                        0.1 0.4 0.7 1 1.3 1.6 1.9 2.2 2.5 2.8 3.1

                                                                                                 Vin level (V)

                            Figure 22. Typical hysteresis vs. Vin level (VDD=3.3V, PMODE=0)

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                                   55
Peripheral operating requirements and behaviors

      0.18

                     0.16

                     0.14

CM P Hystereris (V)  0.12                                                                                        HYSTCTR
                      0.1                                                                                        Setting

                     0.08                                                                                                00
                     0.06                                                                                                01
                                                                                                                         10
                                                                                                                         11

                     0.04

                     0.02

                         0

                            0.1 0.4 0.7 1 1.3 1.6 1.9 2.2 2.5 2.8 3.1

                                                                                                  Vin level (V)

                                Figure 23. Typical hysteresis vs. Vin level (VDD=3.3V, PMODE=1)

6.6.3 12-bit DAC electrical characteristics

6.6.3.1 12-bit DAC operating requirements

                             Table 33. 12-bit DAC operating requirements

    Symbol                 Desciption               Min.  Max.                                    Unit           Notes
                           Supply voltage                                                                           1
     VDDA                  Reference voltage        1.71                                     3.6  V                 2
    VDACR                  Temperature
                                                    1.13                                     3.6  V
       TA
                                                    Operating temperature                         C

                                                    range of the device

                     CL    Output load capacitance  --    100                                     pF

                     IL    Output load current      --                                       1    mA

1. The DAC reference can be selected to be VDDA or the voltage output of the VREF module (VREF_OUT)
2. A small load capacitance (47 pF) can improve the bandwidth performance of the DAC

                                                K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

56                                                                                                Freescale Semiconductor, Inc.
6.6.3.2                                                                                 Peripheral operating requirements and behaviors

         12-bit DAC operating behaviors

                          Table 34. 12-bit DAC operating behaviors

Symbol Description                                       Min.     Typ.    Max.     Unit  Notes
                                                          --       --     150       A
IDDA_DACL Supply current -- low-power mode                                                  1
                                                          --       --     700       A       1
       P                                                                                    1
                                                          --      100     200       s
IDDA_DACH Supply current -- high-speed mode                                                 2
                                                          --       15      30       s       3
       P                                                                                    4
                                                          --       0.7      1       s       5
  tDACLP Full-scale settling time (0x080 to 0xF7F) --                                       5
               low-power mode                             --       --     100      mV       6

tDACHP Full-scale settling time (0x080 to 0xF7F) --     VDACR      --    VDACR     mV
            high-power mode                             -100               8
                                                                   --              LSB
tCCDACLP Code-to-code settling time (0xBF8 to 0xC08)      --               1
              -- low-power mode and high-speed mode                --              LSB
                                                          --               1
Vdacoutl DAC output voltage range low -- high-speed                --              LSB
             mode, no load, DAC set to 0x000              --              0.8
                                                                  0.4    0.6   %FSR
Vdacouth DAC output voltage range high -- high-           --      0.1     90    %FSR
             speed mode, no load, DAC set to 0xFFF        --       --      --
                                                          60       3.7     --       dB
INL Integral non-linearity error -- high speed            --   0.000421   250     V/C
          mode                                            --       --           %FSR/C
                                                          --               --
DNL      Differential non-linearity error -- VDACR > 2             1.7     --      
         V                                                1.2     0.12            V/s
                                                         0.05
DNL      Differential non-linearity error -- VDACR =
         VREF_OUT

VOFFSET  Offset error
   EG    Gain error
         Power supply rejection ratio, VDDA  2.4 V
PSRR    Temperature coefficient offset voltage
         Temperature coefficient gain error
  TCO    Output resistance load = 3 k
  TGE
  Rop

SR Slew rate -80h F7Fh 80h

          High power (SPHP)
          Low power (SPLP)

CT Channel to channel cross talk                        --     --        -80    dB
BW 3dB bandwidth
                                                                                kHz
                High power (SPHP)
                Low power (SPLP)                       550    --        --

                                                        40     --        --

1. Settling within 1 LSB
2. The INL is measured for 0 + 100 mV to VDACR -100 mV
3. The DNL is measured for 0 + 100 mV to VDACR -100 mV
4. The DNL is measured for 0 + 100 mV to VDACR -100 mV with VDDA > 2.4 V
5. Calculated by a best fit curve from VSS + 100 mV to VDACR - 100 mV
6. VDDA = 3.0 V, reference select set for VDDA (DACx_CO:DACRFS = 1), high power mode (DACx_C0:LPEN = 0), DAC set to

     0x800, temperature range is across the full range of the device

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                            57
Peripheral operating requirements and behaviors

    Figure 24. Typical INL error vs. digital code

    K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

58                                                 Freescale Semiconductor, Inc.
                                 Peripheral operating requirements and behaviors

                               Figure 25. Offset at half scale vs. temperature

6.6.4 Voltage reference electrical specifications

        Table 35. VREF full-range operating requirements

Symbol  Description              Min.              Max.                          Unit  Notes
VDDA   Supply voltage                                                                  1, 2
   TA   Temperature              1.71                                       3.6  V

                                 Operating temperature                           C

                                 range of the device

CL      Output load capacitance        100                                       nF

1. CL must be connected to VREF_OUT if the VREF_OUT functionality is being used for either an internal or external
     reference.

2. The load capacitance should not exceed +/-25% of the nominal specified CL value over the operating temperature range of
     the device.

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                 59
Peripheral operating requirements and behaviors

                             Table 36. VREF full-range operating behaviors

Symbol    Description                                           Min.    Typ.       Max.   Unit   Notes
  Vout                                                         1.1915  1.195      1.1977   V
          Voltage reference output with factory trim at                                             1
  Vout    nominal VDDA and temperature=25C                     1.1584    --       1.2376   V        1
  Vout    Voltage reference output -- factory trim             1.193     --       1.197    V      1, 2
Vstep    Voltage reference output -- user trim                         0.5               mV
Vtdrift  Voltage reference trim step                             --     --          --   mV
          Temperature drift (Vmax -Vmin across the full           --                80
   Ibg    temperature range)                                             --               A
   Ihp    Bandgap only current                                    --     --         80    mA
VLOAD     High-power buffer current                               --                 1    mV
          Load regulation
                                                               --             2   --
               current = + 1.0 mA
                                                               --             5   --
               current = - 1.0 mA

    Tstup Buffer startup time                                  --             --  100        s

    Vvdrift Voltage drift (Vmax -Vmin across the full voltage  --             2   --      mV                          1

          range)

1. See the chip's Reference Manual for the appropriate settings of the VREF Status and Control register.
2. Load regulation voltage is the difference between the VREF_OUT voltage with no load vs. voltage with defined load

                  Table 37. VREF limited-range operating requirements

    Symbol Description                                                 Min.       Max.    Unit   Notes
                                                                        0          50
    TA    Temperature                                                                     C

                  Table 38. VREF limited-range operating behaviors

    Symbol Description                                                 Min.       Max.    Unit   Notes

    Vout  Voltage reference output with factory trim                   1.173      1.225   V

6.7 Timers

See General switching specifications.

6.8 Communication interfaces

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

60                                                                                       Freescale Semiconductor, Inc.
                                                                                                  Peripheral operating requirements and behaviors

6.8.1 Ethernet switching specifications

The following timing specs are defined at the chip I/O pin and must be translated
appropriately to arrive at timing specs/constraints for the physical interface.

6.8.1.1 MII signal switching specifications

The following timing specs meet the requirements for MII style interfaces for a range of
transceiver devices.

                               Table 39. MII signal switching specifications

Symbol  Description                                                Min.       Max.    Unit
   --   RXCLK frequency                                             --         25    MHz
  MII1  RXCLK pulse width high                                     35%        65%   RXCLK
                                                                                    period
MII2    RXCLK pulse width low                                      35%        65%   RXCLK
                                                                                    period
MII3    RXD[3:0], RXDV, RXER to RXCLK setup                          5         --      ns
                                                                     5         --      ns
MII4    RXCLK to RXD[3:0], RXDV, RXER hold                          --         25    MHz
                                                                   35%        65%   TXCLK
--      TXCLK frequency                                                             period
                                                                   35%        65%   TXCLK
MII5    TXCLK pulse width high                                                      period
                                                                     2         --      ns
MII6    TXCLK pulse width low                                       --         25      ns

MII7    TXCLK to TXD[3:0], TXEN, TXER invalid

MII8    TXCLK to TXD[3:0], TXEN, TXER valid

                                               MII6        MII5

        TXCLK (input)           MII8                         MII7
        TXD[n:0]                               Valid data
        TXEN
        TXER                                   Valid data
                                               Valid data

                               Figure 26. MII transmit signal timing diagram

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                               61
Peripheral operating requirements and behaviors      MII2        MII1
                                      RXCLK (input)
                                      RXD[n:0]       MII3        MII4

                                                     Valid data

           RXDV                                      Valid data

           RXER                                      Valid data

                 Figure 27. MII receive signal timing diagram

6.8.1.2 RMII signal switching specifications

The following timing specs meet the requirements for RMII style interfaces for a range of
transceiver devices.

           Table 40. RMII signal switching specifications

     Num   Description                                                 Min.  Max.      Unit
      --   EXTAL frequency (RMII input clock RMII_CLK)                  --    50
           RMII_CLK pulse width high                                   35%   65%      MHz
    RMII1                                                                          RMII_CLK
           RMII_CLK pulse width low                                    35%   65%
    RMII2                                                                            period
           RXD[1:0], CRS_DV, RXER to RMII_CLK setup                      4    --   RMII_CLK
    RMII3  RMII_CLK to RXD[1:0], CRS_DV, RXER hold                       2    --
    RMII4  RMII_CLK to TXD[1:0], TXEN invalid                            4    --     period
    RMII7  RMII_CLK to TXD[1:0], TXEN valid                             --    15        ns
    RMII8                                                                               ns
                                                                                        ns
                                                                                        ns

6.8.2 USB electrical specifications

The USB electricals for the USB On-the-Go module conform to the standards
documented by the Universal Serial Bus Implementers Forum. For the most up-to-date
standards, visit http://www.usb.org.

                 K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

62                                                                           Freescale Semiconductor, Inc.
6.8.3                                                                                        Peripheral operating requirements and behaviors

           USB DCD electrical specifications

                               Table 41. USB DCD electrical specifications

Symbol    Description                                               Min.         Typ.      Max.   Unit
           USB_DP source voltage (up to 250 A)
VDP_SRC    Threshold voltage for logic high                          0.5          --        0.7    V
  VLGC     USB_DP source current
           USB_DM sink current                                       0.8          --        2.0    V
IDP_SRC   D- pulldown resistance for data pin contact detect
IDM_SINK   Data detect voltage                                       7            10        13     A
RDM_DWN
VDAT_REF                                                             50           100       150    A

                                                                     14.25        --        24.8   k

                                                                     0.25         0.325     0.4    V

6.8.4 USB VREG electrical specifications

                               Table 42. USB VREG electrical specifications

Symbol     Description                                         Min.        Typ.1      Max.  Unit   Notes
VREGIN                                                         2.7          --        5.5
           Input supply voltage                                 --         120        186       V
  IDDon    Quiescent current -- Run mode, load current
           equal zero, input supply (VREGIN) > 3.6 V            --          1.1        10   A
IDDstby   Quiescent current -- Standby mode, load current
           equal zero                                           --         650         --   A
  IDDoff   Quiescent current -- Shutdown mode                   --          --          4
                                                                                            nA
                VREGIN = 5.0 V and temperature=25C                                         A

                Across operating voltage and temperature                                   mA
                                                                                            mA
ILOADrun   Maximum load current -- Run mode                    --           --        120
ILOADstby  Maximum load current -- Standby mode
VReg33out  Regulator output voltage -- Input supply            --           --           1
           (VREGIN) > 3.6 V
                                                               3            3.3        3.6      V
                Run mode
                                                               2.1          2.8        3.6      V
                Standby mode

VReg33out  Regulator output voltage -- Input supply            2.1          --         3.6      V  2
           (VREGIN) < 3.6 V, pass-through mode
  COUT                                                         1.76         2.2       8.16  F
  ESR      External output capacitor                                                        m
                                                               1            --        100
   ILIM    External output capacitor equivalent series
           resistance                                          --           290        --   mA

           Short circuit current

1. Typical values assume VREGIN = 5.0 V, Temp = 25 C unless otherwise stated.
2. Operating in pass-through mode: regulator output voltage equal to the input voltage minus a drop proportional to ILoad.

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                                               63
Peripheral operating requirements and behaviors

6.8.5 ULPI timing specifications

The ULPI interface is fully compliant with the industry standard UTMI+ Low Pin
Interface. Control and data timing requirements for the ULPI pins are given in the
following table. These timings apply to synchronous mode only. All timings are
measured with respect to the clock as seen at the USB_CLKIN pin.

         Table 43. ULPI timing specifications

    Num       Description      Min.                              Typ.         Max.  Unit
                                --                                60           --   MHz
     U1      USB_CLKIN
     U2        operating        --                                50           --    %
     U3        frequency        --                              16.67          --    ns
     U4                         5                                              --    ns
     U5   USB_CLKIN duty        1                                 --           --    ns
                  cycle         --                                --          9.5    ns
                                1                                 --           --    ns
          USB_CLKIN clock                                         --
                  period

         Input setup (control
               and data)

          Input hold (control
               and data)

              Output valid
          (control and data)

         Output hold (control
               and data)

         USB_CLKIN                                                        U1
                                                            U3
                                                        U2
                                                            U4                U5
         ULPI_DIR/ULPI_NXT
         (control input)
         ULPI_DATAn (input)

         ULPI_STP
         (control output)
         ULPI_DATAn (output)

         Figure 28. ULPI timing diagram

         K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

64                                                                                Freescale Semiconductor, Inc.
                                                                                 Peripheral operating requirements and behaviors

6.8.6 CAN switching specifications
See General switching specifications.

6.8.7 DSPI switching specifications (limited voltage range)

The DMA Serial Peripheral Interface (DSPI) provides a synchronous serial bus with
master and slave operations. Many of the transfer attributes are programmable. The tables
below provide DSPI timing characteristics for classic SPI timing modes. Refer to the
DSPI chapter of the Reference Manual for information on the modified transfer formats
used for communicating with slower peripheral devices.

           Table 44. Master mode DSPI timing (limited voltage range)

Num                                    Description                              Min.                 Max.      Unit  Notes
           Operating voltage                                                     2.7                  3.6        V
DS1        Frequency of operation                                                 --                  30                1
DS2        DSPI_SCK output cycle time                                         2 x tBUS                 --      MHz      2
DS3        DSPI_SCK output high/low time                                    (tSCK/2) - 2         (tSCK/2) + 2   ns
           DSPI_PCSn valid to DSPI_SCK delay                                (tBUS x 2) -               --       ns
                                                                                  2                             ns
DS4 DSPI_SCK to DSPI_PCSn invalid delay                                     (tBUS x 2) -               --
                                                                                  2                             ns
DS5 DSPI_SCK to DSPI_SOUT valid                                                   --                  8.5
DS6 DSPI_SCK to DSPI_SOUT invalid                                                -2                    --       ns
DS7 DSPI_SIN to DSPI_SCK input setup                                             15                    --       ns
DS8 DSPI_SCK to DSPI_SIN input hold                                               0                    --       ns
                                                                                                                ns

1. The delay is programmable in SPIx_CTARn[PSSCK] and SPIx_CTARn[CSSCK].
2. The delay is programmable in SPIx_CTARn[PASC] and SPIx_CTARn[ASC].

DSPI_PCSn                      DS3                  DS2                          DS1             DS4

DSPI_SCK                       DS7  DS8
(CPOL=0)
DSPI_SIN                            First data                  Data             Last data
                                                           DS5
DSPI_SOUT                                                                   DS6

                                    First data                        Data            Last data

           Figure 29. DSPI classic SPI timing -- master mode

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                                               65
Peripheral operating requirements and behaviors

                      Table 45. Slave mode DSPI timing (limited voltage range)

    Num                                    Description                                    Min.               Max.      Unit
          Operating voltage                                                                2.7                3.6        V
    DS9   Frequency of operation                                                                              15
    DS10  DSPI_SCK input cycle time                                                     4 x tBUS               --      MHz
    DS11  DSPI_SCK input high/low time                                                (tSCK/2) - 2       (tSCK/2) + 2   ns
    DS12  DSPI_SCK to DSPI_SOUT valid                                                                         10        ns
    DS13  DSPI_SCK to DSPI_SOUT invalid                                                     --                 --       ns
    DS14  DSPI_SIN to DSPI_SCK input setup                                                  0                  --       ns
    DS15  DSPI_SCK to DSPI_SIN input hold                                                   2                  --       ns
    DS16  DSPI_SS active to DSPI_SOUT driven                                                7                 14        ns
          DSPI_SS inactive to DSPI_SOUT not driven                                          --                14        ns
                                                                                            --                          ns

    DSPI_SS                                         DS10                              DS9

    DSPI_SCK                      DS15                  DS12                          DS11               DS16
    (CPOL=0)                                                         Data                     Last data
    DSPI_SOUT                           First data                    Data
                             DS13             DS14
    DSPI_SIN
                                        First data                                    Last data

               Figure 30. DSPI classic SPI timing -- slave mode

6.8.8 DSPI switching specifications (full voltage range)

The DMA Serial Peripheral Interface (DSPI) provides a synchronous serial bus with
master and slave operations. Many of the transfer attributes are programmable. The tables
below provides DSPI timing characteristics for classic SPI timing modes. Refer to the
DSPI chapter of the Reference Manual for information on the modified transfer formats
used for communicating with slower peripheral devices.

               Table 46. Master mode DSPI timing (full voltage range)

    Num                      Description                                    Min.           Max.                Unit    Notes
    DS1                                                                                    3.6                   V        1
          Operating voltage                                                 1.71            15
                                                                                            --                 MHz
          Frequency of operation                                            --                                  ns

          DSPI_SCK output cycle time                                        4 x tBUS

                                        Table continues on the next page...

                             K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

66                                                                                                       Freescale Semiconductor, Inc.
                                                                                         Peripheral operating requirements and behaviors

           Table 46. Master mode DSPI timing (full voltage range) (continued)

Num                                    Description                              Min.                 Max.      Unit          Notes
DS2        DSPI_SCK output high/low time                                    (tSCK/2) - 4         (tSCK/2) + 4   ns              2
DS3        DSPI_PCSn valid to DSPI_SCK delay                                (tBUS x 2) -                        ns              3
                                                                                                      --
DS4        DSPI_SCK to DSPI_PCSn invalid delay                                    4                             ns
                                                                            (tBUS x 2) -              --
DS5        DSPI_SCK to DSPI_SOUT valid                                                                          ns
DS6        DSPI_SCK to DSPI_SOUT invalid                                          4                   10        ns
DS7        DSPI_SIN to DSPI_SCK input setup                                       --                  --        ns
DS8        DSPI_SCK to DSPI_SIN input hold                                      -4.5                  --        ns
                                                                                20.5                  --
                                                                                  0

1. The DSPI module can operate across the entire operating voltage for the processor, but to run across the full voltage
     range the maximum frequency of operation is reduced.

2. The delay is programmable in SPIx_CTARn[PSSCK] and SPIx_CTARn[CSSCK].
3. The delay is programmable in SPIx_CTARn[PASC] and SPIx_CTARn[ASC].

DSPI_PCSn                      DS3              DS2                              DS1             DS4

DSPI_SCK                       DS7  DS8
(CPOL=0)
DSPI_SIN                            First data                  Data             Last data
                                                           DS5
DSPI_SOUT                                                                   DS6

                                    First data                        Data            Last data

           Figure 31. DSPI classic SPI timing -- master mode

           Table 47. Slave mode DSPI timing (full voltage range)

Num                                         Description                                         Min.               Max.      Unit
           Operating voltage                                                                    1.71                3.6        V
DS9        Frequency of operation                                                                --                 7.5
DS10       DSPI_SCK input cycle time                                                          8 x tBUS              --       MHz
DS11       DSPI_SCK input high/low time                                                     (tSCK/2) - 4       (tSCK/2) + 4   ns
DS12       DSPI_SCK to DSPI_SOUT valid                                                           --                 20        ns
DS13       DSPI_SCK to DSPI_SOUT invalid                                                                            --        ns
DS14       DSPI_SIN to DSPI_SCK input setup                                                       0                 --        ns
DS15       DSPI_SCK to DSPI_SIN input hold                                                        2                 --        ns
DS16       DSPI_SS active to DSPI_SOUT driven                                                     7                 19        ns
           DSPI_SS inactive to DSPI_SOUT not driven                                              --                 19        ns
                                                                                                 --                           ns

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                                                       67
Peripheral operating requirements and behaviors

    DSPI_SS                                      DS10                         DS9

    DSPI_SCK     DS15                            DS12                         DS11               DS16
    (CPOL=0)                                                  Data                    Last data
    DSPI_SOUT          First data                              Data
                 DS13        DS14
    DSPI_SIN
                       First data                                             Last data

                 Figure 32. DSPI classic SPI timing -- slave mode

6.8.9 I2C switching specifications
See General switching specifications.

6.8.10 UART switching specifications
See General switching specifications.

6.8.11 SDHC specifications

The following timing specs are defined at the chip I/O pin and must be translated
appropriately to arrive at timing specs/constraints for the physical interface.

    Table 48. SDHC switching specifications over a limited operating voltage
                   range

    Num  Symbol  Description                                                       Min.                Max.  Unit
                 Operating voltage                                                 2.7                 3.6     V
    SD1     fpp
            fpp                                             Card input clock        0                  400   kHz
    SD2     fpp  Clock frequency (low speed)                                        0                   25   MHz
    SD3     fOD  Clock frequency (SD\SDIO full speed)                               0                   20   MHz
    SD4     tWL  Clock frequency (MMC full speed)                                   0                  400   kHz
    SD5    tWH   Clock frequency (identification mode)                              7                   --    ns
           tTLH  Clock low time                                                     7                   --    ns
           tTHL  Clock high time                                                    --                   3    ns
                 Clock rise time                                                    --                   3    ns
                 Clock fall time

                                       Table continues on the next page...

                 K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

68                                                                                               Freescale Semiconductor, Inc.
                                                                                                     Peripheral operating requirements and behaviors

Table 48. SDHC switching specifications over a limited operating voltage range (continued)

Num  Symbol Description                                                   Min.   Max.       Unit

SD6                   SDHC output / card inputs SDHC_CMD, SDHC_DAT (reference to SDHC_CLK)

SD7  tOD              SDHC output delay (output valid)                      -5   6.5        ns
SD8
                      SDHC input / card inputs SDHC_CMD, SDHC_DAT (reference to SDHC_CLK)

     tISU             SDHC input setup time                                 5    --         ns

     tIH              SDHC input hold time                                  0    --         ns

Table 49. SDHC switching specifications over the full operating voltage
               range

Num  Symbol           Description                                         Min.   Max.       Unit
                                                                                              V
SD1     fpp           Operating voltage                                   1.71   3.6
        fpp                                                                                 kHz
SD2     fpp                                             Card input clock                    MHz
SD3     fOD                                                                                 MHz
SD4     tWL           Clock frequency (low speed)                           0    400        kHz
SD5    tWH                                                                                   ns
SD6    tTLH           Clock frequency (SD\SDIO full speed)                  0    25          ns
SD7    tTHL                                                                                  ns
SD8                   Clock frequency (MMC full speed)                      0    20          ns
        tOD
                      Clock frequency (identification mode)                 0    400         ns
       tISU
        tIH           Clock low time                                        7    --          ns
                                                                                             ns
                      Clock high time                                       7    --

                      Clock rise time                                       --   3

                      Clock fall time                                       --   3

                      SDHC output / card inputs SDHC_CMD, SDHC_DAT (reference to SDHC_CLK)

                      SDHC output delay (output valid)                      -5   6.5

                      SDHC input / card inputs SDHC_CMD, SDHC_DAT (reference to SDHC_CLK)

                      SDHC input setup time                                 5    --

                      SDHC input hold time                                  1.3  --

                               SD3       SD2                 SD1

     SDHC_CLK

                               SD6

     Output SDHC_CMD

     Output SDHC_DAT[3:0]                   SD7    SD8
     Input SDHC_CMD

     Input SDHC_DAT[3:0]

                                         Figure 33. SDHC timing

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                     69
Peripheral operating requirements and behaviors

6.8.12 I2S/SAI Switching Specifications

This section provides the AC timing for the I2S/SAI module in master mode (clocks are
driven) and slave mode (clocks are input). All timing is given for noninverted serial clock
polarity (TCR2[BCP] is 0, RCR2[BCP] is 0) and a noninverted frame sync (TCR4[FSP]
is 0, RCR4[FSP] is 0). If the polarity of the clock and/or the frame sync have been
inverted, all the timing remains valid by inverting the bit clock signal (BCLK) and/or the
frame sync (FS) signal shown in the following figures.

6.8.12.1 Normal Run, Wait and Stop mode performance over a limited
              operating voltage range

This section provides the operating performance over a limited operating voltage for the
device in Normal Run, Wait and Stop modes.

    Table 50. I2S/SAI master mode timing in Normal Run, Wait and Stop modes
                   (limited voltage range)

     Num.                             Characteristic            Min.       Max.                 Unit
                                                           2.7        3.6        V
S1         Operating voltage                               40         --         ns
S2         I2S_MCLK cycle time                             45%        55%        MCLK period
S3         I2S_MCLK pulse width high/low                   80         --         ns
S4         I2S_TX_BCLK/I2S_RX_BCLK cycle time (output)     45%        55%        BCLK period
S5         I2S_TX_BCLK/I2S_RX_BCLK pulse width high/low    --         15         ns
           I2S_TX_BCLK/I2S_RX_BCLK to I2S_TX_FS/
S6         I2S_RX_FS output valid                          0          --         ns
           I2S_TX_BCLK/I2S_RX_BCLK to I2S_TX_FS/
S7         I2S_RX_FS output invalid                        --         15         ns
S8         I2S_TX_BCLK to I2S_TXD valid                    0          --         ns
S9         I2S_TX_BCLK to I2S_TXD invalid                  15         --         ns
           I2S_RXD/I2S_RX_FS input setup before
S10        I2S_RX_BCLK                                     0          --         ns
           I2S_RXD/I2S_RX_FS input hold after I2S_RX_BCLK

           K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

70                                                                               Freescale Semiconductor, Inc.
                                   S1      S2                                             Peripheral operating requirements and behaviors

                                                                             S2

I2S_MCLK (output)                      S3

I2S_TX_BCLK/                                                             S4
I2S_RX_BCLK (output)           S4

I2S_TX_FS/            S5                                                                               S6
I2S_RX_FS (output)
                               S9                                                                      S10
I2S_TX_FS/                                                                                                   S8
I2S_RX_FS (input)     S7                                                          S7
                                                                             S8
I2S_TXD
                               S9              S10
I2S_RXD

                               Figure 34. I2S/SAI timing -- master modes

     Table 51. I2S/SAI slave mode timing in Normal Run, Wait and Stop modes
                    (limited voltage range)

     Num.                             Characteristic                              Min.       Max.                 Unit
                                                                             2.7        3.6        V
S11        Operating voltage                                                 80         --         ns
S12                                                                          45%        55%        MCLK period
S13        I2S_TX_BCLK/I2S_RX_BCLK cycle time (input)
S14                                                                          4.5        --         ns
S15        I2S_TX_BCLK/I2S_RX_BCLK pulse width high/low
           (input)                                                           2          --         ns

           I2S_TX_FS/I2S_RX_FS input setup before                            --         21         ns
           I2S_TX_BCLK/I2S_RX_BCLK                                           --         15

           I2S_TX_FS/I2S_RX_FS input hold after
           I2S_TX_BCLK/I2S_RX_BCLK

           I2S_TX_BCLK to I2S_TXD/I2S_TX_FS output valid

                Multiple SAI Synchronous mode

                All other modes

S16        I2S_TX_BCLK to I2S_TXD/I2S_TX_FS output invalid 0                            --         ns

S17        I2S_RXD setup before I2S_RX_BCLK                                  4.5        --         ns

S18        I2S_RXD hold after I2S_RX_BCLK                                    2          --         ns

S19        I2S_TX_FS input assertion to I2S_TXD output valid1 --                        25         ns

1. Applies to first bit in each frame and only if the TCR4[FSE] bit is clear

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                                           71
Peripheral operating requirements and behaviors

I2S_TX_BCLK/                                           S11       S12                                                         S16
I2S_RX_BCLK (input)               S12                                                                         S14
                     S15                                                                      S15
I2S_TX_FS/                                                                   S16                                                S16
I2S_RX_FS (output)                     S13

I2S_TX_FS/                             S19
I2S_RX_FS (input)    S15

I2S_TXD              S17                                    S18

I2S_RXD

                     Figure 35. I2S/SAI timing -- slave modes

6.8.12.2 Normal Run, Wait and Stop mode performance over the full
              operating voltage range

This section provides the operating performance over the full operating voltage for the
device in Normal Run, Wait and Stop modes.

    Table 52. I2S/SAI master mode timing in Normal Run, Wait and Stop modes
                   (full voltage range)

     Num.                             Characteristic                  Min.                              Max.                 Unit
                                                                 1.71                              3.6        V
S1         Operating voltage                                     40                                --         ns
S2         I2S_MCLK cycle time                                   45%                               55%        MCLK period
S3         I2S_MCLK pulse width high/low                         80                                --         ns
S4         I2S_TX_BCLK/I2S_RX_BCLK cycle time (output)           45%                               55%        BCLK period
S5         I2S_TX_BCLK/I2S_RX_BCLK pulse width high/low          --                                15         ns
           I2S_TX_BCLK/I2S_RX_BCLK to I2S_TX_FS/
S6         I2S_RX_FS output valid                                -1.0                              --         ns
           I2S_TX_BCLK/I2S_RX_BCLK to I2S_TX_FS/
S7         I2S_RX_FS output invalid                              --                                15         ns
S8         I2S_TX_BCLK to I2S_TXD valid                          0                                 --         ns
S9         I2S_TX_BCLK to I2S_TXD invalid                        20.5                              --         ns
           I2S_RXD/I2S_RX_FS input setup before
S10        I2S_RX_BCLK                                           0                                 --         ns
           I2S_RXD/I2S_RX_FS input hold after I2S_RX_BCLK

                     K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

72                                                                                                            Freescale Semiconductor, Inc.
                                   S1      S2                                             Peripheral operating requirements and behaviors

                                                                             S2

I2S_MCLK (output)                      S3

I2S_TX_BCLK/                                                             S4
I2S_RX_BCLK (output)           S4

I2S_TX_FS/            S5                                                                               S6
I2S_RX_FS (output)
                               S9                                                                      S10
I2S_TX_FS/                                                                                                   S8
I2S_RX_FS (input)     S7                                                          S7
                                                                             S8
I2S_TXD
                               S9              S10
I2S_RXD

                               Figure 36. I2S/SAI timing -- master modes

     Table 53. I2S/SAI slave mode timing in Normal Run, Wait and Stop modes
                    (full voltage range)

     Num.                             Characteristic                              Min.       Max.                 Unit
                                                                             1.71       3.6        V
S11        Operating voltage                                                 80         --         ns
S12                                                                          45%        55%        MCLK period
S13        I2S_TX_BCLK/I2S_RX_BCLK cycle time (input)
S14                                                                          5.8        --         ns
S15        I2S_TX_BCLK/I2S_RX_BCLK pulse width high/low
           (input)                                                           2          --         ns

           I2S_TX_FS/I2S_RX_FS input setup before                            --         24         ns
           I2S_TX_BCLK/I2S_RX_BCLK                                           --         20.6

           I2S_TX_FS/I2S_RX_FS input hold after
           I2S_TX_BCLK/I2S_RX_BCLK

           I2S_TX_BCLK to I2S_TXD/I2S_TX_FS output valid

                Multiple SAI Synchronous mode

                All other modes

S16        I2S_TX_BCLK to I2S_TXD/I2S_TX_FS output invalid 0                            --         ns

S17        I2S_RXD setup before I2S_RX_BCLK                                  5.8        --         ns

S18        I2S_RXD hold after I2S_RX_BCLK                                    2          --         ns

S19        I2S_TX_FS input assertion to I2S_TXD output valid1 --                        25         ns

1. Applies to first bit in each frame and only if the TCR4[FSE] bit is clear

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                                           73
Peripheral operating requirements and behaviors

I2S_TX_BCLK/                                           S11       S12                                                         S16
I2S_RX_BCLK (input)               S12                                                                         S14
                     S15                                                                      S15
I2S_TX_FS/                                                                   S16                                                S16
I2S_RX_FS (output)                     S13

I2S_TX_FS/                             S19
I2S_RX_FS (input)    S15

I2S_TXD              S17                                    S18

I2S_RXD

                     Figure 37. I2S/SAI timing -- slave modes

6.8.12.3 VLPR, VLPW, and VLPS mode performance over the full
              operating voltage range

This section provides the operating performance over the full operating voltage for the
device in VLPR, VLPW, and VLPS modes.

    Table 54. I2S/SAI master mode timing in VLPR, VLPW, and VLPS modes
                   (full voltage range)

     Num.                             Characteristic                  Min.                              Max.                 Unit
                                                                 1.71                              3.6        V
S1         Operating voltage                                     62.5                              --         ns
S2         I2S_MCLK cycle time                                   45%                               55%        MCLK period
S3         I2S_MCLK pulse width high/low                         250                               --         ns
S4         I2S_TX_BCLK/I2S_RX_BCLK cycle time (output)           45%                               55%        BCLK period
S5         I2S_TX_BCLK/I2S_RX_BCLK pulse width high/low          --                                45         ns
           I2S_TX_BCLK/I2S_RX_BCLK to I2S_TX_FS/
S6         I2S_RX_FS output valid                                0                                 --         ns
           I2S_TX_BCLK/I2S_RX_BCLK to I2S_TX_FS/
S7         I2S_RX_FS output invalid                              --                                45         ns
S8         I2S_TX_BCLK to I2S_TXD valid                          -1.6                              --         ns
S9         I2S_TX_BCLK to I2S_TXD invalid                        45                                --         ns
           I2S_RXD/I2S_RX_FS input setup before
S10        I2S_RX_BCLK                                           0                                 --         ns
           I2S_RXD/I2S_RX_FS input hold after I2S_RX_BCLK

                     K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

74                                                                                                            Freescale Semiconductor, Inc.
                                   S1      S2                                             Peripheral operating requirements and behaviors

                                                                             S2

I2S_MCLK (output)                      S3

I2S_TX_BCLK/                                                             S4
I2S_RX_BCLK (output)           S4

I2S_TX_FS/            S5                                                                           S6
I2S_RX_FS (output)
                               S9                                                                  S10
I2S_TX_FS/                                                                                               S8
I2S_RX_FS (input)     S7                                                          S7
                                                                             S8
I2S_TXD
                               S9              S10
I2S_RXD

                               Figure 38. I2S/SAI timing -- master modes

Table 55. I2S/SAI slave mode timing in VLPR, VLPW, and VLPS modes (full
               voltage range)

     Num.                             Characteristic                              Min.       Max.                 Unit
                                                                             1.71       3.6        V
S11        Operating voltage                                                 250        --         ns
S12                                                                          45%        55%        MCLK period
           I2S_TX_BCLK/I2S_RX_BCLK cycle time (input)
S13                                                                          30         --         ns
           I2S_TX_BCLK/I2S_RX_BCLK pulse width high/low
S14        (input)                                                           3          --         ns

S15        I2S_TX_FS/I2S_RX_FS input setup before                            --         63         ns
S16        I2S_TX_BCLK/I2S_RX_BCLK                                           0          --         ns
S17                                                                          30         --         ns
S18        I2S_TX_FS/I2S_RX_FS input hold after                              2          --         ns
S19        I2S_TX_BCLK/I2S_RX_BCLK                                           --         72         ns

           I2S_TX_BCLK to I2S_TXD/I2S_TX_FS output valid

           I2S_TX_BCLK to I2S_TXD/I2S_TX_FS output invalid

           I2S_RXD setup before I2S_RX_BCLK

           I2S_RXD hold after I2S_RX_BCLK
           I2S_TX_FS input assertion to I2S_TXD output valid1

1. Applies to first bit in each frame and only if the TCR4[FSE] bit is clear

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                                           75
Peripheral operating requirements and behaviors

I2S_TX_BCLK/                                           S11       S12                                                             S16
I2S_RX_BCLK (input)               S12                                                                             S14
                     S15                                                                      S15
I2S_TX_FS/                                                                   S16                                                    S16
I2S_RX_FS (output)                     S13

I2S_TX_FS/                             S19
I2S_RX_FS (input)    S15

I2S_TXD                      S17                            S18

I2S_RXD

                             Figure 39. I2S/SAI timing -- slave modes

6.9 Human-machine interfaces (HMI)

6.9.1 TSI electrical specifications

                                    Table 56. TSI electrical specifications

Symbol Description                                                Min.                              Typ.    Max.    Unit                 Notes
                                                                 1.71                                 --     3.6      V
    VDDTSI   Operating voltage                                                                       20     500      pF                     1
     CELE    Target electrode capacitance range                    1                                  8      15                           2, 3
    fREFmax  Reference oscillator frequency                        --                                 1      1.8    MHz                   2, 4
    fELEmax  Electrode oscillator frequency                        --                                 1      --     MHz
     CREF    Internal reference capacitor                          --                                600     --      pF                   2, 5
    VDELTA   Oscillator delta voltage                              --                                                mV                   2, 6
      IREF   Reference oscillator current source base current                                         2       3      A
                                                                   --                                36      50                           2, 7
                  2 A setting (REFCHRG = 0)                       --                                                A
                   32 A setting (REFCHRG = 15)                                                       2       3                             8
                                                                   --                                36      50   fF/count                  9
    IELE Electrode oscillator current source base current          --                              8.3333  38400  fF/count                 10
                     2 A setting (EXTCHRG = 0)                    --                              8.3333  38400  fF/count                 11
                     32 A setting (EXTCHRG = 15)                  --                              8.3333  38400  fF/count
                                                                   --                               1.46     --                            12
    Pres5 Electrode capacitance measurement precision            0.008                                --     16      bits
                                                                   --                                15      25      s                     13
    Pres20 Electrode capacitance measurement precision             8                                 55      --      A
                                                                   --                                1.3     2.5     A
Pres100 Electrode capacitance measurement precision                --

MaxSens Maximum sensitivity

    Res Resolution

TCon20      Response time @ 20 pF
ITSI_RUN     Current added in run mode
ITSI_LP     Low power mode current adder

                             K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

76                                                                                                         Freescale Semiconductor, Inc.
                                                                                                                                                        Dimensions

1. The TSI module is functional with capacitance values outside this range. However, optimal performance is not guaranteed.
2. Fixed external capacitance of 20 pF.
3. REFCHRG = 2, EXTCHRG=0.
4. REFCHRG = 0, EXTCHRG = 10.
5. VDD = 3.0 V.
6. The programmable current source value is generated by multiplying the SCANC[REFCHRG] value and the base current.
7. The programmable current source value is generated by multiplying the SCANC[EXTCHRG] value and the base current.
8. Measured with a 5 pF electrode, reference oscillator frequency of 10 MHz, PS = 128, NSCN = 8; Iext = 16.
9. Measured with a 20 pF electrode, reference oscillator frequency of 10 MHz, PS = 128, NSCN = 2; Iext = 16.
10. Measured with a 20 pF electrode, reference oscillator frequency of 10 MHz, PS = 16, NSCN = 3; Iext = 16.
11. Sensitivity defines the minimum capacitance change when a single count from the TSI module changes. Sensitivity

     depends on the configuration used. The documented values are provided as examples calculated for a specific
     configuration of operating conditions using the following equation: (Cref * Iext)/( Iref * PS * NSCN)

     The typical value is calculated with the following configuration:

     Iext = 6 A (EXTCHRG = 2), PS = 128, NSCN = 2, Iref = 16 A (REFCHRG = 7), Cref = 1.0 pF

     The minimum value is calculated with the following configuration:

     Iext = 2 A (EXTCHRG = 0), PS = 128, NSCN = 32, Iref = 32 A (REFCHRG = 15), Cref = 0.5 pF

     The highest possible sensitivity is the minimum value because it represents the smallest possible capacitance that can be
     measured by a single count.
12. Time to do one complete measurement of the electrode. Sensitivity resolution of 0.0133 pF, PS = 0, NSCN = 0, 1
     electrode, EXTCHRG = 7.
13. REFCHRG=0, EXTCHRG=4, PS=7, NSCN=0F, LPSCNITV=F, LPO is selected (1 kHz), and fixed external capacitance of
     20 pF. Data is captured with an average of 7 periods window.

7 Dimensions

7.1 Obtaining package dimensions

Package dimensions are provided in package drawings.

To find a package drawing, go to www.freescale.com and perform a keyword search for
the drawing's document number:

             If you want the drawing for this package                    Then use this document number
144-pin LQFP                                           98ASS23177W
144-pin MAPBGA                                         98ASA00222D

8 Pinout

8.1 Pins with active pull control after reset

The following pins are actively pulled up or down after reset:

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                           77
Pinout                   Table 57. Pins with active pull control after reset

PTA0                         Pin                                     Active pull direction after reset
PTA1
PTA3                                                       pulldown
PTA4
RESET_b                                                    pullup

                                                           pullup

                                                           pullup

                                                           pullup

8.2 K60 Signal Multiplexing and Pin Assignments

The following table shows the signals available on each pin and the locations of these
pins on the devices supported by this document. The Port Control Module is responsible
for selecting which ALT functionality is available on each pin.

144 144 Pin Name Default          ALT0  ALT1     ALT2         ALT3   ALT4          ALT5  ALT6      ALT7       EzPort

LQFP MAP

    BGA

-- L5 RTC_         RTC_      RTC_

          WAKEUP_B WAKEUP_B WAKEUP_B

-- M5 NC           NC        NC

-- A10 NC          NC        NC

-- B10 NC          NC        NC

-- C10 NC          NC        NC

    1 D3 PTE0      ADC1_SE4a ADC1_SE4a PTE0      SPI1_PCS1 UART1_TX SDHC0_D1             I2C1_SDA RTC_CLKOUT

    2 D2 PTE1/     ADC1_SE5a ADC1_SE5a PTE1/     SPI1_SOUT UART1_RX SDHC0_D0             I2C1_SCL SPI1_SIN

          LLWU_P0                       LLWU_P0

    3 D1 PTE2/     ADC1_SE6a ADC1_SE6a PTE2/     SPI1_SCK UART1_CTS_ SDHC0_DCLK

          LLWU_P1                       LLWU_P1            b

    4 E4 PTE3      ADC1_SE7a ADC1_SE7a PTE3      SPI1_SIN  UART1_RTS_ SDHC0_CMD                    SPI1_SOUT
                                                           b

    5 E5 VDD       VDD       VDD

    6 F6 VSS       VSS       VSS

    7 E3 PTE4/     DISABLED             PTE4/    SPI1_PCS0 UART3_TX SDHC0_D3
                                        LLWU_P2
          LLWU_P2

    8 E2 PTE5      DISABLED             PTE5     SPI1_PCS2 UART3_RX SDHC0_D2             FTM3_CH0

    9 E1 PTE6      DISABLED             PTE6     SPI1_PCS3 UART3_CTS_ I2S0_MCLK          FTM3_CH1 USB_SOF_
                                                                                                       OUT
                                                           b

10 F4 PTE7         DISABLED             PTE7               UART3_RTS_ I2S0_RXD0          FTM3_CH2
                                                           b

11 F3 PTE8         ADC2_SE16 ADC2_SE16 PTE8      I2S0_RXD1 UART5_TX I2S0_RX_FS           FTM3_CH3

12 F2 PTE9         ADC2_SE17 ADC2_SE17 PTE9      I2S0_TXD1 UART5_RX I2S0_RX_             FTM3_CH4
                                                                             BCLK

13 F1 PTE10        DISABLED             PTE10              UART5_CTS_ I2S0_TXD0          FTM3_CH5
                                                           b

                                   K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

78                                                                                       Freescale Semiconductor, Inc.
                                                                                                         Pinout

144 144     Pin Name    Default     ALT0       ALT1  ALT2  ALT3  ALT4              ALT5  ALT6      ALT7  EzPort
LQFP MAP              ADC3_SE16  ADC3_SE16  PTE11

       BGA

14 G4 PTE11                                                UART5_RTS_ I2S0_TX_FS         FTM3_CH6
                                                           b                             FTM3_CH7
15 G3 PTE12           ADC3_SE17 ADC3_SE17 PTE12
                                                                         I2S0_TX_
                                                                         BCLK

16 E6 VDD             VDD        VDD

17 F7 VSS             VSS        VSS

18 H3 VSS             VSS        VSS

19 H1 USB0_DP USB0_DP USB0_DP

20 H2 USB0_DM USB0_DM USB0_DM

21 G1 VOUT33 VOUT33 VOUT33

22 G2 VREGIN VREGIN VREGIN

23 J1 PGA2_DP/ PGA2_DP/ PGA2_DP/
            ADC2_DP0/ ADC2_DP0/ ADC2_DP0/
            ADC3_DP3/ ADC3_DP3/ ADC3_DP3/
            ADC0_DP1 ADC0_DP1 ADC0_DP1

24 J2 PGA2_DM/ PGA2_DM/ PGA2_DM/
            ADC2_DM0/ ADC2_DM0/ ADC2_DM0/
            ADC3_DM3/ ADC3_DM3/ ADC3_DM3/
            ADC0_DM1 ADC0_DM1 ADC0_DM1

25 K1 PGA3_DP/ PGA3_DP/ PGA3_DP/
            ADC3_DP0/ ADC3_DP0/ ADC3_DP0/
            ADC2_DP3/ ADC2_DP3/ ADC2_DP3/
            ADC1_DP1 ADC1_DP1 ADC1_DP1

26 K2 PGA3_DM/ PGA3_DM/ PGA3_DM/
            ADC3_DM0/ ADC3_DM0/ ADC3_DM0/
            ADC2_DM3/ ADC2_DM3/ ADC2_DM3/
            ADC1_DM1 ADC1_DM1 ADC1_DM1

27 L1 PGA0_DP/ PGA0_DP/ PGA0_DP/
            ADC0_DP0/ ADC0_DP0/ ADC0_DP0/
            ADC1_DP3 ADC1_DP3 ADC1_DP3

28 L2 PGA0_DM/ PGA0_DM/ PGA0_DM/
            ADC0_DM0/ ADC0_DM0/ ADC0_DM0/
            ADC1_DM3 ADC1_DM3 ADC1_DM3

29 M1 PGA1_DP/ PGA1_DP/ PGA1_DP/
            ADC1_DP0/ ADC1_DP0/ ADC1_DP0/
            ADC0_DP3 ADC0_DP3 ADC0_DP3

30 M2 PGA1_DM/ PGA1_DM/ PGA1_DM/
            ADC1_DM0/ ADC1_DM0/ ADC1_DM0/
            ADC0_DM3 ADC0_DM3 ADC0_DM3

31 H5 VDDA            VDDA       VDDA

32 G5 VREFH           VREFH      VREFH

33 G6 VREFL           VREFL      VREFL

34 H6 VSSA            VSSA       VSSA

35 K3 ADC1_SE16/ ADC1_SE16/ ADC1_SE16/
            CMP2_IN2/ CMP2_IN2/ CMP2_IN2/
            ADC0_SE22 ADC0_SE22 ADC0_SE22

                                       K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                                    79
Pinout

144 144 Pin Name Default            ALT0   ALT1     ALT2        ALT3        ALT4       ALT5  ALT6     ALT7         EzPort

LQFP MAP

    BGA

36 J3 ADC0_SE16/ ADC0_SE16/ ADC0_SE16/
            CMP1_IN2/ CMP1_IN2/ CMP1_IN2/
            ADC0_SE21 ADC0_SE21 ADC0_SE21

37 M3 VREF_OUT/ VREF_OUT/ VREF_OUT/
            CMP1_IN5/ CMP1_IN5/ CMP1_IN5/
            CMP0_IN5/ CMP0_IN5/ CMP0_IN5/
            ADC1_SE18 ADC1_SE18 ADC1_SE18

38 L3 DAC0_OUT/ DAC0_OUT/ DAC0_OUT/
            CMP1_IN3/ CMP1_IN3/ CMP1_IN3/
            ADC0_SE23 ADC0_SE23 ADC0_SE23

39 L4 DAC1_OUT/ DAC1_OUT/ DAC1_OUT/
            CMP0_IN4/ CMP0_IN4/ CMP0_IN4/
            CMP2_IN3/ CMP2_IN3/ CMP2_IN3/
            ADC1_SE23 ADC1_SE23 ADC1_SE23

40 M7 XTAL32         XTAL32    XTAL32

41 M6 EXTAL32 EXTAL32 EXTAL32

42 L6 VBAT           VBAT      VBAT

43 -- VDD            VDD       VDD

44 -- VSS            VSS       VSS

45 M4 PTE24          ADC0_SE17/ ADC0_SE17/ PTE24    CAN1_TX UART4_TX I2S1_TX_FS              EWM_OUT_b I2S1_RXD1
                                                                                             EWM_IN I2S1_TXD1
                     EXTAL1    EXTAL1                                                        RTC_CLKOUT USB_CLKIN

46 K5 PTE25          ADC0_SE18/ ADC0_SE18/ PTE25    CAN1_RX     UART4_RX I2S1_TX_
                                                                              BCLK
                     XTAL1     XTAL1                ENET_1588_
                                                    CLKIN       UART4_CTS_ I2S1_TXD0
47 K4 PTE26          ADC3_SE5b ADC3_SE5b PTE26                  b

48 J4 PTE27          ADC3_SE4b ADC3_SE4b PTE27                  UART4_RTS_ I2S1_MCLK
                                                                b

49 H4 PTE28          ADC3_SE7a ADC3_SE7a PTE28      UART0_CTS_  FTM0_CH5                              JTAG_TCLK/ EZP_CLK
50 J5 PTA0                                          b/                                                SWD_CLK
                     JTAG_TCLK/ TSI0_CH1 PTA0       UART0_COL_
                     SWD_CLK/                       b                                                 JTAG_TDI EZP_DI
                     EZP_CLK

51 J6 PTA1           JTAG_TDI/ TSI0_CH2    PTA1     UART0_RX FTM0_CH6
52 K6 PTA2           EZP_DI                PTA2

53 K7 PTA3           JTAG_TDO/ TSI0_CH3    PTA3     UART0_TX FTM0_CH7                                 JTAG_TDO/ EZP_DO
54 L7 PTA4/          TRACE_SWO/            PTA4/                                                      TRACE_SWO
                     EZP_DO                LLWU_P3
            LLWU_P3                        PTA5
55 M8 PTA5           JTAG_TMS/ TSI0_CH4             UART0_RTS_ FTM0_CH0                               JTAG_TMS/
                     SWD_DIO                        b                                                 SWD_DIO

                     NMI_b/    TSI0_CH5                           FTM0_CH1                            NMI_b        EZP_CS_b

                     EZP_CS_b

                     DISABLED                       USB_CLKIN FTM0_CH2 RMII0_RXER/ CMP2_OUT I2S0_TX_  JTAG_TRST_
                                                                                                      b
                                                                            MII0_RXER        BCLK

56 E7 VDD            VDD       VDD
57 G7 VSS
58 J7 PTA6           VSS       VSS

                     ADC3_SE6a ADC3_SE6a PTA6       ULPI_CLK FTM0_CH3 I2S1_RXD0 CLKOUT                TRACE_
                                                                                                      CLKOUT

                                      K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

80                                                                                           Freescale Semiconductor, Inc.
144 144     Pin Name    Default     ALT0       ALT1     ALT2        ALT3     ALT4         ALT5  ALT6        ALT7       Pinout
LQFP MAP              ADC0_SE10  ADC0_SE10  PTA7                                                                       EzPort
                                                     ULPI_DIR
       BGA                                           ULPI_NXT

59 J8 PTA7                                                       FTM0_CH4    I2S1_RX_                       TRACE_D3
                                                                 FTM1_CH0    BCLK
60 K8 PTA8            ADC0_SE11 ADC0_SE11 PTA8                                                  FTM1_QD_    TRACE_D2
                                                                             I2S1_RX_FS         PHA
                                                                                                FTM1_QD_    TRACE_D1
61 L8 PTA9            ADC3_SE5a ADC3_SE5a PTA9       ULPI_STP FTM1_CH1 MII0_RXD3                PHB
                                                                                                FTM2_QD_    TRACE_D0
62 M9 PTA10           ADC3_SE4a ADC3_SE4a PTA10      ULPI_DATA0 FTM2_CH0 MII0_RXD2              PHA
                                                                                                FTM2_QD_    FTM1_QD_
63 L9 PTA11           ADC3_SE15 ADC3_SE15 PTA11      ULPI_DATA1 FTM2_CH1 MII0_RXCLK             PHB         PHA
                                                                                                I2S0_TXD0   FTM1_QD_
64 K9 PTA12           CMP2_IN0 CMP2_IN0 PTA12        CAN0_TX     FTM1_CH0 RMII0_RXD1/                       PHB
65 J9 PTA13/                                         CAN0_RX                   MII0_RXD1        I2S0_TX_FS  I2S0_TXD1
                                                     SPI0_PCS0
            LLWU_P4   CMP2_IN1   CMP2_IN1   PTA13/   SPI0_SCK    FTM1_CH1 RMII0_RXD0/           I2S0_RX_
66 L10 PTA14          CMP3_IN0   CMP3_IN0   LLWU_P4  SPI0_SOUT                 MII0_RXD0        BCLK

67 L11 PTA15                                PTA14    SPI0_SIN    UART0_TX    RMII0_CRS_
68 K10 PTA16                                                                 DV/
                                                                             MII0_RXDV
69 K11 PTA17
70 E8 VDD             CMP3_IN1 CMP3_IN1 PTA15                    UART0_RX RMII0_TXEN/           I2S0_RXD0
71 G8 VSS             CMP3_IN2 CMP3_IN2 PTA16                                  MII0_TXEN
72 M12 PTA18
73 M11 PTA19                                                     UART0_CTS_  RMII0_TXD0/        I2S0_RX_FS I2S0_RXD1
                                                                 b/          MII0_TXD0
                                                                 UART0_COL_
                                                                 b

                      ADC1_SE17 ADC1_SE17 PTA17                  UART0_RTS_ RMII0_TXD1/         I2S0_MCLK

                                                                 b           MII0_TXD1

                      VDD        VDD

                      VSS        VSS

                      EXTAL0     EXTAL0     PTA18                FTM0_FLT2 FTM_CLKIN0
                                                                 FTM1_FLT0 FTM_CLKIN1
                      XTAL0      XTAL0      PTA19                                               LPTMR0_
                                                                                                ALT1
74 L12 RESET_b        RESET_b    RESET_b    PTA24    ULPI_DATA2  FTM1_CH0    MII0_TXD2
75 K12 PTA24                                PTA25    ULPI_DATA3              MII0_TXCLK         FB_A29
76 J12 PTA25          CMP3_IN4   CMP3_IN4   PTA26    ULPI_DATA4              MII0_TXD3          FB_A28
77 J11 PTA26                                PTA27    ULPI_DATA5              MII0_CRS           FB_A27
78 J10 PTA27          CMP3_IN5   CMP3_IN5   PTA28    ULPI_DATA6              MII0_TXER          FB_A26
79 H12 PTA28                                PTA29    ULPI_DATA7              MII0_COL           FB_A25
80 H11 PTA29          ADC2_SE15  ADC2_SE15  PTB0/    I2C0_SCL                RMII0_MDIO/        FB_A24
81 H10 PTB0/                                LLWU_P5                          MII0_MDIO          FTM1_QD_
                      ADC2_SE14  ADC2_SE14                                                      PHA
            LLWU_P5                         PTB1     I2C0_SDA    FTM1_CH1 RMII0_MDC/
                      ADC2_SE13  ADC2_SE13                                     MII0_MDC         FTM1_QD_
82 H9 PTB1                                                                                      PHB
                      ADC2_SE12  ADC2_SE12

                      ADC0_SE8/  ADC0_SE8/
                      ADC1_SE8/  ADC1_SE8/
                      ADC2_SE8/  ADC2_SE8/
                      ADC3_SE8/  ADC3_SE8/
                      TSI0_CH0   TSI0_CH0

                      ADC0_SE9/  ADC0_SE9/
                      ADC1_SE9/  ADC1_SE9/
                      ADC2_SE9/  ADC2_SE9/
                      ADC3_SE9/  ADC3_SE9/
                      TSI0_CH6   TSI0_CH6

                                        K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                                          81
Pinout

144 144 Pin Name Default             ALT0  ALT1            ALT2          ALT3     ALT4         ALT5        ALT6       ALT7  EzPort

LQFP MAP

    BGA

83 G12 PTB2           ADC0_SE12/ ADC0_SE12/ PTB2           I2C0_SCL   UART0_RTS_ ENET0_1588_               FTM0_FLT3
                      TSI0_CH7 TSI0_CH7
                                                                      b           TMR0

84 G11 PTB3           ADC0_SE13/ ADC0_SE13/ PTB3           I2C0_SDA   UART0_CTS_  ENET0_1588_              FTM0_FLT0
                      TSI0_CH8 TSI0_CH8                               b/          TMR1
                                                                      UART0_COL_
                                                                      b

85 G10 PTB4           ADC1_SE10 ADC1_SE10 PTB4                                    ENET0_1588_              FTM1_FLT0
                                                                                  TMR2

86 G9 PTB5            ADC1_SE11 ADC1_SE11 PTB5                                    ENET0_1588_              FTM2_FLT0
                                                                                  TMR3

87 F12 PTB6           ADC1_SE12 ADC1_SE12 PTB6                                                 FB_AD23

88 F11 PTB7           ADC1_SE13 ADC1_SE13 PTB7                                                 FB_AD22

89 F10 PTB8           DISABLED             PTB8                       UART3_RTS_               FB_AD21
                                                                      b

90 F9 PTB9            DISABLED             PTB9            SPI1_PCS1 UART3_CTS_                FB_AD20

                                                                      b

91 E12 PTB10          ADC1_SE14 ADC1_SE14 PTB10            SPI1_PCS0 UART3_RX I2S1_TX_         FB_AD19     FTM0_FLT1
                                                                                       BCLK

92 E11 PTB11          ADC1_SE15 ADC1_SE15 PTB11            SPI1_SCK UART3_TX I2S1_TX_FS FB_AD18 FTM0_FLT2

93 H7 VSS             VSS       VSS

94 F5 VDD             VDD       VDD

95 E10 PTB16          TSI0_CH9 TSI0_CH9 PTB16              SPI1_SOUT UART0_RX I2S1_TXD0 FB_AD17 EWM_IN

96 E9 PTB17           TSI0_CH10 TSI0_CH10 PTB17            SPI1_SIN UART0_TX I2S1_TXD1 FB_AD16 EWM_OUT_b

97 D12 PTB18          TSI0_CH11 TSI0_CH11 PTB18            CAN0_TX    FTM2_CH0 I2S0_TX_        FB_AD15     FTM2_QD_
                                                                                    BCLK                   PHA

98 D11 PTB19          TSI0_CH12 TSI0_CH12 PTB19            CAN0_RX FTM2_CH1 I2S0_TX_FS FB_OE_b             FTM2_QD_
                                                                                                           PHB

99 D10 PTB20          ADC2_SE4a ADC2_SE4a PTB20            SPI2_PCS0                           FB_AD31/ CMP0_OUT
                                                                                               NFC_DATA15

100 D9 PTB21          ADC2_SE5a ADC2_SE5a PTB21            SPI2_SCK                            FB_AD30/ CMP1_OUT
                                                                                               NFC_DATA14

101 C12 PTB22         DISABLED             PTB22           SPI2_SOUT                           FB_AD29/ CMP2_OUT
                                                                                               NFC_DATA13

102 C11 PTB23         DISABLED             PTB23           SPI2_SIN SPI0_PCS5                  FB_AD28/ CMP3_OUT
                                                                                               NFC_DATA12

103 B12 PTC0          ADC0_SE14/ ADC0_SE14/ PTC0           SPI0_PCS4 PDB0_EXTRG                FB_AD14/ I2S0_TXD1
                      TSI0_CH13 TSI0_CH13                                                      NFC_DATA11

104 B11 PTC1/         ADC0_SE15/ ADC0_SE15/ PTC1/          SPI0_PCS3 UART1_RTS_ FTM0_CH0 FB_AD13/ I2S0_TXD0
             LLWU_P6  TSI0_CH14 TSI0_CH14 LLWU_P6
                                                                      b                        NFC_DATA10

105 A12 PTC2          ADC0_SE4b/ ADC0_SE4b/ PTC2           SPI0_PCS2 UART1_CTS_ FTM0_CH1 FB_AD12/ I2S0_TX_FS
                      CMP1_IN0/ CMP1_IN0/
                      TSI0_CH15 TSI0_CH15                             b                        NFC_DATA9

106 A11 PTC3/         CMP1_IN1 CMP1_IN1 PTC3/              SPI0_PCS1 UART1_RX FTM0_CH2 CLKOUT              I2S0_TX_
             LLWU_P7                              LLWU_P7                                                  BCLK

107 H8 VSS            VSS       VSS

108 -- VDD            VDD       VDD

                                     K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

82                                                                                                         Freescale Semiconductor, Inc.
144 144     Pin Name     Default     ALT0      ALT1   ALT2          ALT3     ALT4         ALT5         ALT6        ALT7        Pinout
LQFP MAP                                                                                                                       EzPort
                       DISABLED   CMP0_IN0  PTC4/
       BGA             DISABLED   CMP0_IN1  LLWU_P8                                                                                  83
                       CMP0_IN0             PTC5/
109 A9 PTC4/           CMP0_IN1             LLWU_P9   SPI0_PCS0  UART1_TX FTM0_CH3        FB_AD11/     CMP1_OUT    I2S1_TX_
             LLWU_P8                        PTC6/     SPI0_SCK                            NFC_DATA8    CMP0_OUT    BCLK
                                            LLWU_P10  SPI0_SOUT                           FB_AD10/     I2S0_MCLK
110 D8 PTC5/                                PTC7      SPI0_SIN   LPTMR0_     I2S0_RXD0    NFC_DATA7                I2S1_TX_FS
             LLWU_P9                                             ALT2                     FB_AD9/      FTM2_FLT0
                                                      I2C1_SCL                            NFC_DATA6    I2S1_MCLK
111 C8 PTC6/                                          I2C1_SDA   PDB0_EXTRG I2S0_RX_      FB_AD8/
             LLWU_P10                                                          BCLK       NFC_DATA5    FTM3_FLT0
                                                                                          FB_AD7/
112 B8 PTC7                                                      USB_SOF_ I2S0_RX_FS      NFC_DATA4
                                                                 OUT                      FB_AD6/
                                                                                          NFC_DATA3
113 A8 PTC8            ADC1_SE4b/ ADC1_SE4b/ PTC8                FTM3_CH4 I2S0_MCLK       FB_AD5/
114 D7 PTC9            CMP0_IN2 CMP0_IN2                                                  NFC_DATA2
115 C7 PTC10                                                     FTM3_CH5    I2S0_RX_     FB_RW_b/
                       ADC1_SE5b/ ADC1_SE5b/ PTC9                FTM3_CH6    BCLK         NFC_WE
                       CMP0_IN3 CMP0_IN3                                                  FB_AD27
                                                                             I2S0_RX_FS
                       ADC1_SE6b ADC1_SE6b PTC10                                          FB_AD26

116 B7 PTC11/          ADC1_SE7b ADC1_SE7b PTC11/                FTM3_CH7 I2S0_RXD1       FB_AD25
                                                                                          FB_AD24
            LLWU_P11                        LLWU_P11

117 A7 PTC12           DISABLED             PTC12                UART4_RTS_
                                                                 b
118 D6 PTC13           DISABLED             PTC13
                                                                 UART4_CTS_
119 C6 PTC14           DISABLED             PTC14                b

120 B6 PTC15           DISABLED             PTC15                UART4_RX

                                                                 UART4_TX

121 -- VSS             VSS        VSS

122 -- VDD             VDD        VDD

123 A6 PTC16           DISABLED             PTC16     CAN1_RX    UART3_RX    ENET0_1588_  FB_CS5_b/    NFC_RB
                                                      CAN1_TX                TMR0         FB_TSIZ1/
                                                                                          FB_BE23_16_
                                                      SPI0_PCS0                           b
                                                      SPI0_SCK
124 D5 PTC17           DISABLED             PTC17     SPI0_SOUT  UART3_TX    ENET0_1588_  FB_CS4_b/    NFC_CE0_b
                                                                             TMR1         FB_TSIZ0/
                                                                                          FB_BE31_24_
                                                                                          b

125 C5 PTC18           DISABLED             PTC18                UART3_RTS_ ENET0_1588_ FB_TBST_b/ NFC_CE1_b

                                                                 b           TMR2         FB_CS2_b/

                                                                                          FB_BE15_8_b

126 B5 PTC19           DISABLED             PTC19                UART3_CTS_ ENET0_1588_ FB_CS3_b/ FB_TA_b

                                                                 b           TMR3         FB_BE7_0_b

127 A5 PTD0/           DISABLED             PTD0/                UART2_RTS_ FTM3_CH0      FB_ALE/      I2S1_RXD1
                                            LLWU_P12             b                        FB_CS1_b/
            LLWU_P12                                                                      FB_TS_b

128 D4 PTD1            ADC0_SE5b ADC0_SE5b PTD1                  UART2_CTS_ FTM3_CH1 FB_CS0_b I2S1_RXD0
                                                                 b

129 C4 PTD2/           DISABLED             PTD2/                UART2_RX FTM3_CH2 FB_AD4              I2S1_RX_FS
                                            LLWU_P13
            LLWU_P13
                                            PTD3
130 B4 PTD3            DISABLED                       SPI0_SIN   UART2_TX FTM3_CH3        FB_AD3       I2S1_RX_
                                                      SPI0_PCS1                                        BCLK
131 A4 PTD4/           DISABLED             PTD4/                UART0_RTS_ FTM0_CH4      FB_AD2/
                                            LLWU_P14             b                        NFC_DATA1    EWM_IN

            LLWU_P14

                                       K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.
Pinout

144 144 Pin Name Default           ALT0  ALT1      ALT2          ALT3     ALT4      ALT5  ALT6         ALT7  EzPort

LQFP MAP

    BGA

132 A3 PTD5         ADC0_SE6b ADC0_SE6b PTD5       SPI0_PCS2  UART0_CTS_  FTM0_CH5  FB_AD1/ EWM_OUT_b
                                                              b/                    NFC_DATA0
                                                              UART0_COL_
                                                              b

133 A2 PTD6/        ADC0_SE7b ADC0_SE7b PTD6/      SPI0_PCS3 UART0_RX FTM0_CH6 FB_AD0     FTM0_FLT0

          LLWU_P15                       LLWU_P15

134 M10 VSS         VSS       VSS

135 F8 VDD          VDD       VDD

136 A1 PTD7         DISABLED             PTD7      CMT_IRO UART0_TX FTM0_CH7              FTM0_FLT1

137 C9 PTD8         DISABLED             PTD8      I2C0_SCL UART5_RX                      FB_A16/
                                                                                          NFC_CLE

138 B9 PTD9         DISABLED             PTD9      I2C0_SDA UART5_TX                      FB_A17/
                                                                                          NFC_ALE

139 B3 PTD10        DISABLED             PTD10                UART5_RTS_                  FB_A18/
                                                              b                           NFC_RE

140 B2 PTD11        DISABLED             PTD11     SPI2_PCS0 UART5_CTS_ SDHC0_            FB_A19

                                                              b           CLKIN

141 B1 PTD12        DISABLED             PTD12     SPI2_SCK FTM3_FLT0 SDHC0_D4            FB_A20

142 C3 PTD13        DISABLED             PTD13     SPI2_SOUT              SDHC0_D5        FB_A21

143 C2 PTD14        DISABLED             PTD14     SPI2_SIN               SDHC0_D6        FB_A22

144 C1 PTD15        DISABLED             PTD15     SPI2_PCS1              SDHC0_D7        FB_A23

8.3 K60 Pinouts

The below figure shows the pinout diagram for the devices supported by this document.
Many signals may be multiplexed onto a single pin. To determine what signals can be
used on which pin, see the previous section.

                                   K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

84                                                                                        Freescale Semiconductor, Inc.
                                                                                                                                                                                                                                                                                     Pinout

                                                          PTE0 1   144 PTD15
                                           PTE1/LLWU_P0 2               143 PTD14
                                           PTE2/LLWU_P1 3                    142 PTD13
                                                                                  141 PTD12
                                                         PTE3 4                        140 PTD11
                                                           VDD 5                            139 PTD10
                                                           VSS 6                                  138 PTD9
                                           PTE4/LLWU_P2 7                                              137 PTD8
                                                         PTE5 8                                             136 PTD7
                                                         PTE6 9                                                  135 VDD
                                                         PTE7 10                                                      134 VSS
                                                          PTE8 11                                                           133 PTD6/LLWU_P15
                                                         PTE9 12                                                                 132 PTD5
                                                        PTE10 13                                                                      131 PTD4/LLWU_P14
                                                        PTE11 14                                                                           130 PTD3
                                                        PTE12 15                                                                                129 PTD2/LLWU_P13
                                                           VDD 16                                                                                     128 PTD1
                                                           VSS 17                                                                                          127 PTD0/LLWU_P12
                                                           VSS 18                                                                                               126 PTC19
                                                   USB0_DP 19                                                                                                        125 PTC18
                                                   USB0_DM 20                                                                                                             124 PTC17
                                                      VOUT33 21                                                                                                                 123 PTC16
                                                     VREGIN 22                                                                                                                       122 VDD
  PGA2_DP/ADC2_DP0/ADC3_DP3/ADC0_DP1 23                                                                                                                                                   121 VSS
PGA2_DM/ADC2_DM0/ADC3_DM3/ADC0_DM1 24                                                                                                                                                          120 PTC15
  PGA3_DP/ADC3_DP0/ADC2_DP3/ADC1_DP1 25                                                                                                                                                             119 PTC14
PGA3_DM/ADC3_DM0/ADC2_DM3/ADC1_DM1 26                                                                                                                                                                     118 PTC13
                  PGA0_DP/ADC0_DP0/ADC1_DP3 27                                                                                                                                                                 117 PTC12
                 PGA0_DM/ADC0_DM0/ADC1_DM3 28                                                                                                                                                                       116 PTC11/LLWU_P11
                  PGA1_DP/ADC1_DP0/ADC0_DP3 29                                                                                                                                                                           115 PTC10
                 PGA1_DM/ADC1_DM0/ADC0_DM3 30                                                                                                                                                                                 114 PTC9
                                                         VDDA 31                                                                                                                                                                    113 PTC8
                                                       VREFH 32                                                                                                                                                                          112 PTC7
                                                       VREFL 33                                                                                                                                                                               111 PTC6/LLWU_P10
                                                         VSSA 34                                                                                                                                                                                   110 PTC5/LLWU_P9
              ADC1_SE16/CMP2_IN2/ADC0_SE22 35                                                                                                                                                                                                           109 PTC4/LLWU_P8
              ADC0_SE16/CMP1_IN2/ADC0_SE21 36                                                                   108                                                                                                                                                           VDD

                                                                                                                107                                                                                                                                                           VSS

                                                                                                                106                                                                                                                                                           PTC3/LLWU_P7

                                                                                                                105                                                                                                                                                           PTC2

                                                                                                                104                                                                                                                                                           PTC1/LLWU_P6

                                                                                                                103                                                                                                                                                           PTC0

                                                                                                                102                                                                                                                                                           PTB23

                                                                                                                101 PTB22

                                                                                                                100                                                                                                                                                           PTB21

                                                                                                                                                                                                                                                                          99  PTB20

                                                                                                                                                                                                                                                                          98  PTB19

                                                                                                                                                                                                                                                                          97  PTB18

                                                                                                                                                                                                                                                                          96  PTB17

                                                                                                                                                                                                                                                                          95  PTB16

                                                                                                                                                                                                                                                                          94  VDD

                                                                                                                                                                                                                                                                          93  VSS

                                                                                                                                                                                                                                                                          92  PTB11

                                                                                                                                                                                                                                                                          91 PTB10

                                                                                                                                                                                                                                                                          90  PTB9

                                                                                                                                                                                                                                                                          89  PTB8

                                                                                                                                                                                                                                                                          88  PTB7

                                                                                                                                                                                                                                                                          87  PTB6

                                                                                                                                                                                                                                                                          86  PTB5

                                                                                                                                                                                                                                                                          85  PTB4

                                                                                                                                                                                                                                                                          84  PTB3

                                                                                                                                                                                                                                                                          83  PTB2

                                                                                                                                                                                                                                                                          82  PTB1

                                                                                                                                                                                                                                                                          81 PTB0/LLWU_P5

                                                                                                                                                                                                                                                                          80  PTA29

                                                                                                                                                                                                                                                                          79  PTA28

                                                                                                                                                                                                                                                                          78  PTA27

                                                                                                                                                                                                                                                                          77  PTA26

                                                                                                                                                                                                                                                                          76  PTA25

                                                                                                                                                                                                                                                                          75  PTA24

                                                                                                                                                                                                                                                                          74  RESET_b

                                                                   VREF_OUT/CMP1_IN5/CMP0_IN5/ADC1_SE18 37                                                                                                                                                                73  PTA19
                                                                        DAC0_OUT/CMP1_IN3/ADC0_SE23 38

                                                                             DAC1_OUT/CMP0_IN4/CMP2_IN3/ADC1_SE23 39
                                                                                  XTAL32 40

                                                                                       EXTAL32 41
                                                                                            VBAT 42
                                                                                                  VDD 43
                                                                                                       VSS 44
                                                                                                            PTE24 45
                                                                                                                 PTE25 46
                                                                                                                      PTE26 47
                                                                                                                            PTE27 48
                                                                                                                                 PTE28 49
                                                                                                                                      PTA0 50
                                                                                                                                           PTA1 51
                                                                                                                                                PTA2 52
                                                                                                                                                      PTA3 53

                                                                                                                                                           PTA4/LLWU_P3 54
                                                                                                                                                                PTA5 55
                                                                                                                                                                     VDD 56
                                                                                                                                                                          VSS 57
                                                                                                                                                                                PTA6 58
                                                                                                                                                                                     PTA7 59
                                                                                                                                                                                          PTA8 60
                                                                                                                                                                                               PTA9 61

                                                                                                                                                                                                    PTA10 62
                                                                                                                                                                                                          PTA11 63
                                                                                                                                                                                                               PTA12 64
                                                                                                                                                                                                                    PTA13/LLWU_P4 65
                                                                                                                                                                                                                         PTA14 66
                                                                                                                                                                                                                              PTA15 67
                                                                                                                                                                                                                                    PTA16 68
                                                                                                                                                                                                                                         PTA17 69

                                                                                                                                                                                                                                              VDD 70
                                                                                                                                                                                                                                                   VSS 71
                                                                                                                                                                                                                                                        PTA18 72

                                                                   Figure 40. K60 144 LQFP Pinout Diagram

                                                                   K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                                                                                                                                                                                                                                          85
Revision History

       1            2          3           4          5         6        7         8         9        10       11       12

    A  PTD7            PTD6/   PTD5        PTD4/      PTD0/     PTC16    PTC12     PTC8        PTC4/  NC         PTC3/  PTC2   A
                    LLWU_P15               LLWU_P14 LLWU_P12                                 LLWU_P8           LLWU_P7

    B PTD12         PTD11      PTD10       PTD3       PTC19     PTC15      PTC11/  PTC7      PTD9     NC         PTC1/  PTC0   B
                                                                         LLWU_P11                              LLWU_P6

    C PTD15         PTD14      PTD13          PTD2/   PTC18     PTC14    PTC10        PTC6/  PTD8     NC       PTB23    PTB22 C
                                           LLWU_P13                                LLWU_P10

    D    PTE2/        PTE1/    PTE0        PTD1       PTC17     PTC13    PTC9        PTC5/   PTB21    PTB20    PTB19    PTB18 D
       LLWU_P1      LLWU_P0                                                        LLWU_P9

    E  PTE6         PTE5         PTE4/     PTE3       VDD       VDD      VDD       VDD       PTB17    PTB16    PTB11    PTB10 E
                               LLWU_P2

    F PTE10         PTE9       PTE8        PTE7       VDD       VSS      VSS       VDD       PTB9     PTB8     PTB7     PTB6   F

    G VOUT33        VREGIN     PTE12       PTE11      VREFH     VREFL    VSS       VSS       PTB5     PTB4     PTB3     PTB2   G

    H USB0_DP USB0_DM          VSS         PTE28      VDDA      VSSA     VSS       VSS       PTB1       PTB0/  PTA29    PTA28 H
                                                                                                      LLWU_P5

    J  PGA2_DP/     PGA2_DM/   ADC0_SE16/  PTE27      PTA0      PTA1     PTA6      PTA7       PTA13/  PTA27    PTA26    PTA25  J
       ADC2_DP0/    ADC2_DM0/   CMP1_IN2/                                                    LLWU_P4
       ADC3_DP3/    ADC3_DM3/  ADC0_SE21
       ADC0_DP1     ADC0_DM1

    K  PGA3_DP/     PGA3_DM/   ADC1_SE16/  PTE26      PTE25     PTA2     PTA3      PTA8      PTA12    PTA16    PTA17    PTA24  K
       ADC2_DP3/    ADC3_DM0/   CMP2_IN2/
       ADC1_DP1     ADC2_DM3/  ADC0_SE22
                    ADC1_DM1

    L  PGA0_DP/     PGA0_DM/   DAC0_OUT/   DAC1_OUT/      RTC_  VBAT       PTA4/   PTA9      PTA11    PTA14    PTA15    RESET_b L
       ADC0_DP0/    ADC0_DM0/  CMP1_IN3/   CMP0_IN4/  WAKEUP_B           LLWU_P3
       ADC1_DP3     ADC1_DM3   ADC0_SE23   CMP2_IN3/
                                           ADC1_SE23

          PGA1_DP/  PGA1_DM/   VREF_OUT/   PTE24      NC        EXTAL32  XTAL32    PTA5      PTA10    VSS      PTA19    PTA18  M
    M ADC1_DP0/     ADC1_DM0/  CMP1_IN5/                                                                         11
                    ADC0_DM3   CMP0_IN5/
         ADC0_DP3              ADC1_SE18

       1            2          3           4          5         6        7         8         9        10                12

                                  Figure 41. K60 144 MAPBGA Pinout Diagram

9 Revision History

The following table provides a revision history for this document.

                                                      Table 58. Revision History

    Rev. No.          Date           Substantial Changes
        3           3/2012           Initial public release
        4           10/2012          Replaced TBDs throughout.

                                           K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

86                                                                                                    Freescale Semiconductor, Inc.
                                                                            Revision History

                               K60 Sub-Family Data Sheet, Rev. 4, 10/2012.

Freescale Semiconductor, Inc.                                               87
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                                       the part.
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Document Number: K60P144M150SF3
Rev. 4, 10/2012
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