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MK60DX256ZVLQ10

器件型号:MK60DX256ZVLQ10
器件类别:半导体    其他集成电路(IC)   
厂商名称:FREESCALE (NXP )
标准:  
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器件描述

arm microcontrollers - mcu kinetis cortex M4 256kflex enet

参数
Manufacturer: Freescale Semiconductor
Product Category: ARM Microcontrollers - MCU
RoHS: Yes
Core: ARM Cortex M4
Data Bus Width: 32 bit
Maximum Clock Frequency: 100 MHz
Program Memory Size: 256 kB
Data RAM Size: 128 kB
Operating Supply Voltage: 1.71 V to 3.6 V
Maximum Operating Temperature: + 105 C
Package / Case: LQFP-144
Mounting Style: SMD/SMT
Brand: Freescale Semiconductor
Data RAM Type: RAM
Interface Type: CAN, I2C, SPI, UART, USB
Minimum Operating Temperature: - 40 C
Number of Programmable I/Os: 2
Number of Timers: 2
Packaging: Tray
Processor Series: K60
Program Memory Type: Flash
Series: K60_100
Factory Pack Quantity: 60
Tradename: Kinetis
Unit Weight: 1.319 g

MK60DX256ZVLQ10器件文档内容

Freescale Semiconductor                                                     Document Number: K60P144M100SF2
Data Sheet: Technical Data                                                                                 Rev. 7, 02/2013

K60 Sub-Family Data Sheet                                 K60P144M100SF2

Supports the following:                                 Security and integrity modules
MK60DN256ZVLQ10,                                           Hardware CRC module to support fast cyclic
MK60DX256ZVLQ10,                                             redundancy checks
MK60DN512ZVLQ10,                                           Hardware random-number generator
MK60DN256ZVMD10,                                           Hardware encryption supporting DES, 3DES, AES,
MK60DX256ZVMD10,                                             MD5, SHA-1, and SHA-256 algorithms
MK60DN512ZVMD10                                           128-bit unique identification (ID) number per chip

Features                                                Human-machine interface
Operating Characteristics                               Low-power hardware touch sensor interface (TSI)
                                                          General-purpose input/output
    Voltage range: 1.71 to 3.6 V
    Flash write voltage range: 1.71 to 3.6 V          Analog modules
    Temperature range (ambient): -40 to 105C             Two 16-bit SAR ADCs
                                                          Programmable gain amplifier (PGA) (up to x64)
Performance                                                integrated into each ADC
    Up to 100 MHz ARM Cortex-M4 core with DSP             Two 12-bit DACs
      instructions delivering 1.25 Dhrystone MIPS per      Three analog comparators (CMP) containing a 6-bit
      MHz                                                    DAC and programmable reference input
                                                          Voltage reference
Memories and memory interfaces
    Up to 512 KB program flash memory on non-          Timers
      FlexMemory devices                                  Programmable delay block
    Up to 256 KB program flash memory on                  Eight-channel motor control/general purpose/PWM
      FlexMemory devices                                     timer
    Up to 256 KB FlexNVM on FlexMemory devices            Two 2-channel quadrature decoder/general purpose
    4 KB FlexRAM on FlexMemory devices                      timers
    Up to 128 KB RAM                                     IEEE 1588 timers
    Serial programming interface (EzPort)                Periodic interrupt timers
    FlexBus external bus interface                        16-bit low-power timer
                                                          Carrier modulator transmitter
Clocks                                                   Real-time clock
    3 to 32 MHz crystal oscillator
    32 kHz crystal oscillator
    Multi-purpose clock generator

System peripherals
    Multiple low-power modes to provide power
      optimization based on application requirements
    Memory protection unit with multi-master
      protection
    16-channel DMA controller, supporting up to 63
      request sources
    External watchdog monitor
    Software watchdog
    Low-leakage wakeup unit

Freescale reserves the right to change the detail specifications as may be
required to permit improvements in the design of its products.

20112013 Freescale Semiconductor, Inc.
Communication interfaces
    Ethernet controller with MII and RMII interface to external PHY and hardware IEEE 1588 capability
    USB full-/low-speed On-the-Go controller with on-chip transceiver
    Two Controller Area Network (CAN) modules
    Three SPI modules
    Two I2C modules
    Six UART modules
    Secure Digital host controller (SDHC)
    I2S module

   K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

2  Freescale Semiconductor, Inc.
                               Table of Contents

1 Ordering parts...........................................................................5                5.4.2 Thermal attributes...............................................23
   1.1 Determining valid orderable parts......................................5                    6 Peripheral operating requirements and behaviors....................24

2 Part identification......................................................................5          6.1 Core modules....................................................................24
   2.1 Description.........................................................................5                6.1.1 Debug trace timing specifications.......................24
   2.2 Format...............................................................................5               6.1.2 JTAG electricals..................................................25
   2.3 Fields.................................................................................5
   2.4 Example............................................................................6           6.2 System modules................................................................28
                                                                                                      6.3 Clock modules...................................................................28
3 Terminology and guidelines......................................................6
   3.1 Definition: Operating requirement......................................6                             6.3.1 MCG specifications.............................................28
   3.2 Definition: Operating behavior...........................................7                           6.3.2 Oscillator electrical specifications.......................30
   3.3 Definition: Attribute............................................................7                   6.3.3 32 kHz Oscillator Electrical Characteristics........32
   3.4 Definition: Rating...............................................................8             6.4 Memories and memory interfaces.....................................33
   3.5 Result of exceeding a rating..............................................8                          6.4.1 Flash electrical specifications.............................33
   3.6 Relationship between ratings and operating                                                           6.4.2 EzPort Switching Specifications.........................37
         requirements......................................................................8                6.4.3 Flexbus Switching Specifications........................38
   3.7 Guidelines for ratings and operating requirements............9                                 6.5 Security and integrity modules..........................................41
   3.8 Definition: Typical value.....................................................9                6.6 Analog...............................................................................41
   3.9 Typical value conditions....................................................10                       6.6.1 ADC electrical specifications..............................41
                                                                                                            6.6.2 CMP and 6-bit DAC electrical specifications......49
4 Ratings......................................................................................11           6.6.3 12-bit DAC electrical characteristics...................51
   4.1 Thermal handling ratings...................................................11                        6.6.4 Voltage reference electrical specifications..........54
   4.2 Moisture handling ratings..................................................11                  6.7 Timers................................................................................55
   4.3 ESD handling ratings.........................................................11                6.8 Communication interfaces.................................................55
   4.4 Voltage and current operating ratings...............................11                               6.8.1 Ethernet switching specifications........................55
                                                                                                            6.8.2 USB electrical specifications...............................57
5 General.....................................................................................12            6.8.3 USB DCD electrical specifications......................57
   5.1 AC electrical characteristics..............................................12                        6.8.4 USB VREG electrical specifications...................58
   5.2 Nonswitching electrical specifications...............................12                              6.8.5 CAN switching specifications..............................58
         5.2.1 Voltage and current operating requirements......13                                           6.8.6 DSPI switching specifications (limited voltage
         5.2.2 LVD and POR operating requirements...............14
         5.2.3 Voltage and current operating behaviors............14                                                    range).................................................................59
         5.2.4 Power mode transition operating behaviors.......16                                           6.8.7 DSPI switching specifications (full voltage
         5.2.5 Power consumption operating behaviors............17
         5.2.6 EMC radiated emissions operating behaviors....20                                                         range).................................................................60
         5.2.7 Designing with radiated emissions in mind.........21                                         6.8.8 Inter-Integrated Circuit Interface (I2C) timing..... 62
         5.2.8 Capacitance attributes........................................21                             6.8.9 UART switching specifications............................63
   5.3 Switching specifications.....................................................21                      6.8.10 SDHC specifications...........................................63
         5.3.1 Device clock specifications.................................21                               6.8.11 I2S switching specifications................................64
         5.3.2 General switching specifications.........................21                            6.9 Human-machine interfaces (HMI)......................................67
   5.4 Thermal specifications.......................................................22                      6.9.1 TSI electrical specifications................................67
         5.4.1 Thermal operating requirements.........................22                           7 Dimensions...............................................................................68
                                                                                                      7.1 Obtaining package dimensions.........................................68

K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                                                                                                                                                       3
8 Pinout........................................................................................68     8.2 K60 Pinouts.......................................................................74
   8.1 K60 Signal Multiplexing and Pin Assignments..................68                              9 Revision History........................................................................76

   K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

4                                                                                                   Freescale Semiconductor, Inc.
                                                                                                                                                    Ordering parts

1 Ordering parts

1.1 Determining valid orderable parts

Valid orderable part numbers are provided on the web. To determine the orderable part
numbers for this device, go to freescale.com and perform a part number search for the
following device numbers: PK60 and MK60.

2 Part identification

2.1 Description

Part numbers for the chip have fields that identify the specific part. You can use the
values of these fields to determine the specific part you have received.

2.2 Format

Part numbers for this device have the following format:
Q K## A M FFF R T PP CC N

2.3 Fields

This table lists the possible values for each field in the part number (not all combinations
are valid):

        Field                             Description                            Values
Q              Qualification status
                                                       M = Fully qualified, general market flow
K##            Kinetis family                           P = Prequalification
A              Key attribute
                                                       K60
M              Flash memory type
                                                       D = Cortex-M4 w/ DSP
                                                       F = Cortex-M4 w/ DSP and FPU

                                                       N = Program flash only
                                                       X = Program flash and FlexMemory

                               Table continues on the next page...

               K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                                                      5
Terminology and guidelines

        Field                             Description                            Values
FFF            Program flash memory size
                                                       32 = 32 KB
R              Silicon revision                         64 = 64 KB
                                                       128 = 128 KB
T              Temperature range (C)                   256 = 256 KB
                                                       512 = 512 KB
PP             Package identifier                      1M0 = 1 MB
                                                       2M0 = 2 MB
CC             Maximum CPU frequency (MHz)
                                                       Z = Initial
N              Packaging type                           (Blank) = Main
                                                       A = Revision after main

                                                       V = 40 to 105
                                                       C = 40 to 85

                                                       FM = 32 QFN (5 mm x 5 mm)
                                                       FT = 48 QFN (7 mm x 7 mm)
                                                       LF = 48 LQFP (7 mm x 7 mm)
                                                       LH = 64 LQFP (10 mm x 10 mm)
                                                       MP = 64 MAPBGA (5 mm x 5 mm)
                                                       LK = 80 LQFP (12 mm x 12 mm)
                                                       LL = 100 LQFP (14 mm x 14 mm)
                                                       MC = 121 MAPBGA (8 mm x 8 mm)
                                                       LQ = 144 LQFP (20 mm x 20 mm)
                                                       MD = 144 MAPBGA (13 mm x 13 mm)
                                                       MJ = 256 MAPBGA (17 mm x 17 mm)

                                                       5 = 50 MHz
                                                       7 = 72 MHz
                                                       10 = 100 MHz
                                                       12 = 120 MHz
                                                       15 = 150 MHz

                                                       R = Tape and reel
                                                       (Blank) = Trays

2.4 Example

This is an example part number:
MK60DN512ZVMD10

3 Terminology and guidelines

3.1 Definition: Operating requirement

An operating requirement is a specified value or range of values for a technical
characteristic that you must guarantee during operation to avoid incorrect operation and
possibly decreasing the useful life of the chip.

                            K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

6                                                      Freescale Semiconductor, Inc.
                                                                           Terminology and guidelines

3.1.1 Example
This is an example of an operating requirement:

           Symbol              Description       Min.               Max.                Unit
VDD                                                    1.1                 V
                   1.0 V core supply        0.9

                   voltage

3.2 Definition: Operating behavior

An operating behavior is a specified value or range of values for a technical
characteristic that are guaranteed during operation if you meet the operating requirements
and any other specified conditions.

3.2.1 Example
This is an example of an operating behavior:

           Symbol          Description           Min.               Max.                Unit
IWP                                                    130                 A
                   Digital I/O weak pullup/ 10
                   pulldown current

3.3 Definition: Attribute

An attribute is a specified value or range of values for a technical characteristic that are
guaranteed, regardless of whether you meet the operating requirements.

3.3.1 Example
This is an example of an attribute:

           Symbol              Description       Min.               Max.                Unit
CIN_D                                                  7                   pF
                   Input capacitance:       --

                   digital pins

                   K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                                                 7
Terminology and guidelines

3.4 Definition: Rating

A rating is a minimum or maximum value of a technical characteristic that, if exceeded,
may cause permanent chip failure:

   Operating ratings apply during operation of the chip.
   Handling ratings apply when the chip is not powered.

3.4.1 Example
This is an example of an operating rating:

           Symbol                   Description                                  Min.               Max.                                        Unit
VDD                                                                 0.3               1.2                                         V
                            1.0 V core supply
                            voltage

3.5 Result of exceeding a rating

       40

Failures in time (ppm)  30

                        20                                          The likelihood of permanent chip failure increases rapidly as

                                                                    soon as a characteristic begins to exceed one of its operating ratings.

                        10

                        0                                           Operating rating
                                           Measured characteristic

                            K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

8                                                                                                                                  Freescale Semiconductor, Inc.
                                                                                                                                 Terminology and guidelines

3.6 Relationship between ratings and operating requirements

                            Operating rating (min.)         Operating requirement (min.)  Operating requirement (max.)    Operating rating (max.)

   Fatal range              Degraded operating range Normal operating range Degraded operating range                      Fatal range

Expected permanent failure  - No permanent failure          - No permanent failure        - No permanent failure          Expected permanent failure
                            - Possible decreased life       - Correct operation           - Possible decreased life
                            - Possible incorrect operation                                - Possible incorrect operation

                                                           Operating (power on)                                                                     

                            Handling rating (min.)                                                                        Handling rating (max.)
                                                                                                                                        Fatal range
   Fatal range                                                       Handling range
                                                                    No permanent failure                                       Expected permanent failure
Expected permanent failure
                                                            Handling (power off)                                                                       


3.7 Guidelines for ratings and operating requirements

Follow these guidelines for ratings and operating requirements:

   Never exceed any of the chip's ratings.
   During normal operation, don't exceed any of the chip's operating requirements.
   If you must exceed an operating requirement at times other than during normal

     operation (for example, during power sequencing), limit the duration as much as
     possible.

3.8 Definition: Typical value

A typical value is a specified value for a technical characteristic that:
   Lies within the range of values specified by the operating behavior
   Given the typical manufacturing process, is representative of that characteristic
     during operation when you meet the typical-value conditions or other specified
     conditions

Typical values are provided as design guidelines and are neither tested nor guaranteed.

                            K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                                                                                                         9
Terminology and guidelines

3.8.1 Example 1
This is an example of an operating behavior that includes a typical value:

        Symbol                 Description           Min.            Typ.                   Max.            Unit
IWP                                                        70                     130             A
                          Digital I/O weak 10
                          pullup/pulldown
                          current

3.8.2 Example 2

This is an example of a chart that shows typical values for various voltage and
temperature conditions:

              5000

              4500

IDD_STOP (A)  4000                                                                TJ
              3500                                                                 150 C
              3000                                                                  105 C
              2500                                                                  25 C
              2000                                                                 40 C
              1500

              1000

              500

              0

                    0.90    0.95               1.00        1.05  1.10

                                  VDD (V)

3.9 Typical value conditions

Typical values assume you meet the following conditions (or other conditions as
specified):

               Symbol                   Description                        Value                   Unit
TA                          Ambient temperature            25                     C
VDD                         3.3 V supply voltage           3.3                    V

                            K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

10                                                                                Freescale Semiconductor, Inc.
                                                                                   Ratings

4 Ratings

4.1 Thermal handling ratings

Symbol  Description                                            Min.   Max.   Unit  Notes
TSTG   Storage temperature                                    55    150
TSDR   Solder temperature, lead-free                           --    260    C    1
        Solder temperature, leaded                              --    245
                                                                             C    2

1. Determined according to JEDEC Standard JESD22-A103, High Temperature Storage Life.
2. Determined according to IPC/JEDEC Standard J-STD-020, Moisture/Reflow Sensitivity Classification for Nonhermetic

     Solid State Surface Mount Devices.

4.2 Moisture handling ratings                                  Min.   Max.   Unit  Notes
                                                                --      3
    Symbol Description                                                       --    1
      MSL Moisture sensitivity level

1. Determined according to IPC/JEDEC Standard J-STD-020, Moisture/Reflow Sensitivity Classification for Nonhermetic
     Solid State Surface Mount Devices.

4.3 ESD handling ratings

Symbol  Description                                             Min.   Max.  Unit  Notes
        Electrostatic discharge voltage, human body model      -2000  +2000   V       1
VHBM   Electrostatic discharge voltage, charged-device model  -500   +500    V       2
VCDM   Latch-up current at ambient temperature of 105C       -100   +100   mA       3
  ILAT

1. Determined according to JEDEC Standard JESD22-A114, Electrostatic Discharge (ESD) Sensitivity Testing Human Body
     Model (HBM).

2. Determined according to JEDEC Standard JESD22-C101, Field-Induced Charged-Device Model Test Method for
     Electrostatic-Discharge-Withstand Thresholds of Microelectronic Components.

3. Determined according to JEDEC Standard JESD78, IC Latch-Up Test.

4.4 Voltage and current operating ratings

           K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                                                                        11
General

    Symbol Description                                                    Min.       Max.                  Unit

    VDD   Digital supply voltage                                          0.3                        3.8  V

    IDD   Digital supply current                                          --         185                   mA

    VDIO  Digital input voltage (except RESET, EXTAL, and XTAL)           0.3                        5.5  V

    VAIO  Analog1, RESET, EXTAL, and XTAL input voltage                   0.3       VDD + 0.3             V

    ID    Maximum current single pin limit (applies to all digital pins)  25                         25   mA

    VDDA  Analog supply voltage                                           VDD 0.3  VDD + 0.3             V

    VUSB_DP USB_DP input voltage                                          0.3       3.63                  V

    VUSB_DM USB_DM input voltage                                          0.3       3.63                  V

    VREGIN USB regulator input                                            0.3                        6.0  V

    VBAT  RTC battery supply voltage                                      0.3                        3.8  V

1. Analog pins are defined as pins that do not have an associated general purpose I/O port function.

5 General

5.1 AC electrical characteristics

Unless otherwise specified, propagation delays are measured from the 50% to the 50%
point, and rise and fall times are measured at the 20% and 80% points, as shown in the
following figure.

                              Figure 1. Input signal measurement reference

All digital I/O switching characteristics assume:
1. output pins
         have CL=30pF loads,
         are configured for fast slew rate (PORTx_PCRn[SRE]=0), and
         are configured for high drive strength (PORTx_PCRn[DSE]=1)
2. input pins
         have their passive filter disabled (PORTx_PCRn[PFE]=0)

                        K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

12                                                                                   Freescale Semiconductor, Inc.
                                                                                                General

5.2 Nonswitching electrical specifications

5.2.1 Voltage and current operating requirements

                        Table 1. Voltage and current operating requirements

Symbol Description                                                    Min.        Max.    Unit  Notes
                                                                      1.71         3.6     V
VDD      Supply voltage                                               1.71         3.6     V       1
                                                                      0.1         0.1     V       3
VDDA Analog supply voltage                                            0.1         0.1     V       4
                                                                      1.71         3.6     V
VDD VDDA VDD-to-VDDA differential voltage
                                                                  0.7 VDD        --      V
VSS VSSA VSS-to-VSSA differential voltage                       0.75 VDD       --      V

VBAT RTC battery supply voltage                                               0.35 VDD   V
                                                                              0.3 VDD    V
VIH      Input high voltage                                                                V
                                                                                   --     mA
          2.7 V  VDD  3.6 V                                                       --
                                                                                          mA
          1.7 V  VDD  2.7 V                                                       --
                                                                                   +5     mA
VIL      Input low voltage
                                                                                   --
          2.7 V  VDD  3.6 V                                      --              +25

          1.7 V  VDD  2.7 V                                      --

VHYS     Input hysteresis                                         0.06 VDD
IICDIO   Digital pin negative DC injection current -- single pin       -5

             VIN < VSS-0.3V

IICAIO   Analog2, EXTAL, and XTAL pin DC injection current --
         single pin

          VIN < VSS-0.3V (Negative current injection)            -5

          VIN > VDD+0.3V (Positive current injection)            --

IICcont  Contiguous pin DC injection current --regional limit,
         includes sum of negative injection currents or sum of

         positive injection currents of 16 contiguous pins        -25

          Negative current injection                             --

          Positive current injection

VODPU Open drain pullup voltage level                             VDD         VDD         V

VRAM VDD voltage required to retain RAM                           1.2         --          V

VRFVBAT VBAT voltage required to retain the VBAT register file    VPOR_VBAT   --          V

1. All 5 V tolerant digital I/O pins are internally clamped to VSS through an ESD protection diode. There is no diode
     connection to VDD. If VIN is less than VDIO_MIN, a current limiting resistor is required. The negative DC injection current
     limiting resistor is calculated as R=(VDIO_MIN-VIN)/|IICDIO|.

2. Analog pins are defined as pins that do not have an associated general purpose I/O port function. Additionally, EXTAL and
     XTAL are analog pins.

3. All analog pins are internally clamped to VSS and VDD through ESD protection diodes. If VIN is less than VAIO_MIN or greater
     than VAIO_MAX, a current limiting resistor is required. The negative DC injection current limiting resistor is calculated as
     R=(VAIO_MIN-VIN)/|IICAIO|. The positive injection current limiting resistor is calculated as R=(VIN-VAIO_MAX)/|IICAIO|. Select the
     larger of these two calculated resistances if the pin is exposed to positive and negative injection currents.

4. Open drain outputs must be pulled to VDD.

                         K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                                                          13
General

5.2.2 LVD and POR operating requirements

                    Table 2. VDD supply LVD and POR operating requirements

Symbol Description                                               Min.  Typ.  Max.  Unit  Notes
                                                                                            1
    VPOR    Falling VDD POR detect voltage                       0.8   1.1   1.5   V        1
    VLVDH
            Falling low-voltage detect threshold -- high         2.48  2.56  2.64  V     Notes
            range (LVDV=01)

            Low-voltage warning thresholds -- high range

    VLVW1H   Level 1 falling (LVWV=00)                          2.62  2.70  2.78  V
    VLVW2H   Level 2 falling (LVWV=01)
    VLVW3H   Level 3 falling (LVWV=10)                          2.72  2.80  2.88  V
    VLVW4H   Level 4 falling (LVWV=11)
                                                                 2.82  2.90  2.98  V

                                                                 2.92  3.00  3.08  V

    VHYSH Low-voltage inhibit reset/recover hysteresis --        --    80   --    mV

            high range

    VLVDL Falling low-voltage detect threshold -- low range      1.54  1.60  1.66  V

            (LVDV=00)

            Low-voltage warning thresholds -- low range

    VLVW1L   Level 1 falling (LVWV=00)                          1.74  1.80  1.86  V
    VLVW2L   Level 2 falling (LVWV=01)
    VLVW3L   Level 3 falling (LVWV=10)                          1.84  1.90  1.96  V
    VLVW4L   Level 4 falling (LVWV=11)
                                                                 1.94  2.00  2.06  V

                                                                 2.04  2.10  2.16  V

    VHYSL Low-voltage inhibit reset/recover hysteresis --        --    60   --    mV

            low range

    VBG Bandgap voltage reference                                0.97  1.00  1.03  V

    tLPO Internal low power oscillator period -- factory         900   1000  1100  s
               trimmed

1. Rising thresholds are falling threshold + hysteresis voltage

                        Table 3. VBAT power operating requirements

Symbol Description                                              Min.  Typ.  Max.  Unit
VPOR_VBAT Falling VBAT supply POR detect voltage
                                                                 0.8   1.1   1.5   V

                        K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

14                                                                           Freescale Semiconductor, Inc.
                                                                                    General

5.2.3 Voltage and current operating behaviors

                           Table 4. Voltage and current operating behaviors

Symbol  Description                                  Min.       Typ.1   Max.  Unit  Notes
  VOH   Output high voltage -- high drive strength
                                                                         --
             2.7 V  VDD  3.6 V, IOH = -9mA          VDD 0.5      --   --   V
             1.71 V  VDD  2.7 V, IOH = -3mA                                 V
                                                     VDD 0.5      --

        Output high voltage -- low drive strength

         2.7 V  VDD  3.6 V, IOH = -2mA              VDD 0.5      --  --    V

         1.71 V  VDD  2.7 V, IOH = -0.6mA           VDD 0.5      --  --    V

IOHT Output high current total for all ports         --             --  100   mA
VOL Output low voltage -- high drive strength
                                                                                    2
                  2.7 V  VDD  3.6 V, IOL = 9mA
                  1.71 V  VDD  2.7 V, IOL = 3mA     --             --  0.5   V

                                                     --             --  0.5   V

        Output low voltage -- low drive strength     --             --  0.5   V
             2.7 V  VDD  3.6 V, IOL = 2mA
             1.71 V  VDD  2.7 V, IOL = 0.6mA       --             --  0.5   V

IOLT Output low current total for all ports          --             --  100   mA

IINA Input leakage current, analog pins and digital                                 3, 4

        pins configured as analog inputs

         VSS  VIN  VDD

         All pins except EXTAL32, XTAL32,           --         0.002   0.5   A
           EXTAL, XTAL

         EXTAL (PTA18) and XTAL (PTA19)             --         0.004   1.5   A

         EXTAL32, XTAL32                            --         0.075   10    A

IIND Input leakage current, digital pins                                            4, 5
                VSS  VIN  VIL
                         All digital pins           --         0.002   0.5   A

         VIN = VDD                                  --         0.002   0.5   A
                All digital pins except PTD7                                A
                PTD7                               --         0.004   1
                                                                                            4, 5, 6
IIND Input leakage current, digital pins             --         18      26
                VIL < VIN < VDD                                             A
                         VDD = 3.6 V                --         12      49    A
                         VDD = 3.0 V                                         A
                         VDD = 2.5 V                --             8   13    A
                         VDD = 1.7 V
                                                     --             3   6

                               Table continues on the next page...

        K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                                                        15
General

             Table 4. Voltage and current operating behaviors (continued)

Symbol    Description                               Min.  Typ.1  Max.  Unit  Notes
  IIND    Input leakage current, digital pins                                 4, 5
                                                                              4, 7
               VDD < VIN < 5.5 V                   --    1      50    A
                                                                                8
    ZIND  Input impedance examples, digital pins                                9
                VDD = 3.6 V
                VDD = 3.0 V                        --    --     48    k
                VDD = 2.5 V
                VDD = 1.7 V                        --    --     55    k

                                                    --    --     57    k

                                                    --    --     85    k

    RPU Internal pullup resistors                   20    35     50    k
    RPD Internal pulldown resistors
                                                    20    35     50    k

1. Typical values characterized at 25C and VDD = 3.6 V unless otherwise noted.
2. Open drain outputs must be pulled to VDD.
3. Analog pins are defined as pins that do not have an associated general purpose I/O port function.
4. Digital pins have an associated GPIO port function and have 5V tolerant inputs, except EXTAL and XTAL.
5. Internal pull-up/pull-down resistors disabled.
6. Characterized, not tested in production.
7. Examples calculated using VIL relation, VDD, and max IIND: ZIND=VIL/IIND. This is the impedance needed to pull a high

     signal to a level below VIL due to leakage when VIL < VIN < VDD. These examples assume signal source low = 0 V.
8. Measured at VDD supply voltage = VDD min and Vinput = VSS
9. Measured at VDD supply voltage = VDD min and Vinput = VDD

             I IND

                                     Digital input

          +  Z IND

Source

5.2.4 Power mode transition operating behaviors

All specifications except tPOR, and VLLSxRUN recovery times in the following table
assume this clock configuration:

   CPU and system clocks = 100 MHz
   Bus clock = 50 MHz
   FlexBus clock = 50 MHz
   Flash clock = 25 MHz
   MCG mode: FEI

             K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

16                                                               Freescale Semiconductor, Inc.
          Table 5. Power mode transition operating behaviors                                        General

Symbol    Description                                             Min.        Max.          Unit  Notes
  tPOR                                                                                               1
          After a POR event, amount of time from the point VDD                              s
          reaches 1.71 V to execution of the first instruction
          across the operating temperature range of the chip.     --          300

                VDD slew rate  5.7 kV/s                          --          1.7 V / (VDD
                VDD slew rate < 5.7 kV/s
                                                                              slew rate)

          VLLS1  RUN                                            --          134           s

          VLLS2  RUN                                            --          96            s

          VLLS3  RUN                                            --          96            s

          LLS  RUN                                              --          6.2           s

          VLPS  RUN                                             --          5.9           s

          STOP  RUN                                             --          5.9           s

1. Normal boot (FTFL_OPT[LPBOOT]=1)

5.2.5 Power consumption operating behaviors

                           Table 6. Power consumption operating behaviors

Symbol    Description                                       Min.        Typ.  Max.          Unit  Notes
  IDDA    Analog supply current                              --                                      1
          Run mode current -- all peripheral clocks                       --  See note      mA       2
IDD_RUN   disabled, code executing from flash                --
                                                             --                                    3, 4
               @ 1.8V                                                  45         70       mA
                                                             --                                      2
               @ 3.0V                                                  47         72       mA       5
                                                             --                                      6
IDD_RUN   Run mode current -- all peripheral clocks          --
          enabled, code executing from flash                 --                                           17
                                                             --         61         85       mA
                @ 1.8V                                      --
                @ 3.0V                                                 63         71       mA

                        @ 25C                                         72         87       mA
                        @ 125C

IDD_WAIT  Wait mode high frequency current at 3.0 V -- all              35         --       mA
IDD_WAIT  peripheral clocks disabled
IDD_VLPR                                                                15         --       mA
          Wait mode reduced frequency current at 3.0 V --
          all peripheral clocks disabled                                N/A        --       mA

          Very-low-power run mode current at 3.0 V -- all
          peripheral clocks disabled

                                     Table continues on the next page...

                                    K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.
Freescale Semiconductor, Inc.
General

             Table 6. Power consumption operating behaviors (continued)

Symbol Description                                         Min.  Typ.         Max.  Unit  Notes
                                                                                             7
IDD_VLPR Very-low-power run mode current at 3.0 V -- all   --    N/A          --    mA       8

             peripheral clocks enabled                                                       9
                                                                                             9
IDD_VLPW Very-low-power wait mode current at 3.0 V -- all  --    N/A          --    mA

             peripheral clocks disabled

IDD_STOP Stop mode current at 3.0 V                        --    0.59         1.4   mA
                     @ 40 to 25C

             @ 70C                                      --    2.26         7.9   mA

             @ 105C                                     --    5.94         19.2  mA

IDD_VLPS     Very-low-power stop mode current at 3.0 V
                  @ 40 to 25C
                  @ 70C                                  --    93           435   A
                  @ 105C
                                                           --    520          2000  A

                                                           --    1350         4000  A

    IDD_LLS  Low leakage stop mode current at 3.0 V
                  @ 40 to 25C
                  @ 70C                                  --    4.8          20    A
                  @ 105C
                                                           --    28           68    A

                                                           --    126          270   A

IDD_VLLS3 Very low-leakage stop mode 3 current at 3.0 V

             @ 40 to 25C                               --    3.1          8.9   A

             @ 70C                                      --    17           35    A

             @ 105C                                     --    82           148   A

IDD_VLLS2 Very low-leakage stop mode 2 current at 3.0 V

             @ 40 to 25C                               --    2.2          5.4   A

             @ 70C                                      --    7.1          12.5  A

             @ 105C                                     --    41           125   A

IDD_VLLS1 Very low-leakage stop mode 1 current at 3.0 V

             @ 40 to 25C                               --    2.1          7.6   A

             @ 70C                                      --    6.2          13.5  A

             @ 105C                                     --    30           46    A

IDD_VBAT Average current with RTC and 32kHz disabled at
              3.0 V

             @ 40 to 25C                               --    0.33         0.39  A
             @ 70C
             @ 105C                                     --    0.60         0.78  A

                                                           --    1.97         2.9   A

                                         Table continues on the next page...

                        K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

18                                                                            Freescale Semiconductor, Inc.
Table 6. Power consumption operating behaviors (continued)                         General

Symbol Description                                      Min.  Typ.  Max.    Unit  Notes
                                                                                    10
IDD_VBAT Average current when CPU is not accessing RTC
              registers

@ 1.8V

         @ 40 to 25C                                 --    0.71  0.81    A
         @ 70C
         @ 105C                                       --    1.01  1.3     A
@ 3.0V
                                                        --    2.82  4.3     A

@ 40 to 25C                                         --    0.84  0.94    A
@ 70C
@ 105C                                               --    1.17  1.5     A

                                                        --    3.16  4.6     A

1. The analog supply current is the sum of the active or disabled current for each of the analog modules on the device. See
     each module's specification for its supply current.

2. 100MHz core and system clock, 50MHz bus and FlexBus clock, and 25MHz flash clock . MCG configured for FEI mode.
     All peripheral clocks disabled.

3. 100MHz core and system clock, 50MHz bus and FlexBus clock, and 25MHz flash clock. MCG configured for FEI mode. All
     peripheral clocks enabled.

4. Max values are measured with CPU executing DSP instructions.
5. 25MHz core and system clock, 25MHz bus clock, and 12.5MHz FlexBus and flash clock. MCG configured for FEI mode.
6. 2 MHz core, system, FlexBus, and bus clock and 1MHz flash clock. MCG configured for BLPE mode. All peripheral clocks

     disabled. Code executing from flash.
7. 2 MHz core, system, FlexBus, and bus clock and 1MHz flash clock. MCG configured for BLPE mode. All peripheral clocks

     enabled but peripherals are not in active operation. Code executing from flash.
8. 2 MHz core, system, FlexBus, and bus clock and 1MHz flash clock. MCG configured for BLPE mode. All peripheral clocks

     disabled.
9. Data reflects devices with 128 KB of RAM. For devices with 64 KB of RAM, power consumption is reduced by 2 A.
10. Includes 32kHz oscillator current and RTC operation.

5.2.5.1 Diagram: Typical IDD_RUN operating behavior

The following data was measured under these conditions:

   MCG in FBE mode for 50 MHz and lower frequencies. MCG in FEE mode at greater
     than 50 MHz frequencies.

   USB regulator disabled
   No GPIOs toggled
   Code execution from flash with cache enabled
   For the ALLOFF curve, all peripheral clocks are disabled except FTFL

                    K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                                     19
General

         Figure 2. Run mode supply current vs. core frequency

      5.2.6 EMC radiated emissions operating behaviors

Table 7. EMC radiated emissions operating behaviors as measured on 144LQFP and
             144MAPBGA packages

Symbol Description                           Frequency   144LQFP  144MAPBGA   Unit  Notes
                                             band (MHz)                             1,2
VRE1    Radiated emissions voltage, band 1                  23          12  dBV
VRE2    Radiated emissions voltage, band 2    0.1550       27          24  dBV     2, 3
VRE3    Radiated emissions voltage, band 3    50150        28          27  dBV
VRE4    Radiated emissions voltage, band 4   150500        14          11  dBV
VRE_IEC  IEC level                            5001000        K          K
                                             0.151000                         --

1. Determined according to IEC Standard 61967-1, Integrated Circuits - Measurement of Electromagnetic Emissions, 150
     kHz to 1 GHz Part 1: General Conditions and Definitions and IEC Standard 61967-2, Integrated Circuits - Measurement of
     Electromagnetic Emissions, 150 kHz to 1 GHz Part 2: Measurement of Radiated Emissions--TEM Cell and Wideband
     TEM Cell Method. Measurements were made while the microcontroller was running basic application code. The reported
     emission level is the value of the maximum measured emission, rounded up to the next whole number, from among the
     measured orientations in each frequency range.

                    K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

20                                                                Freescale Semiconductor, Inc.
                                                                                                                                                              General

2. VDD = 3.3 V, TA = 25 C, fOSC = 12 MHz (crystal), fSYS = 96 MHz, fBUS = 48MHz
3. Specified according to Annex D of IEC Standard 61967-2, Measurement of Radiated Emissions--TEM Cell and Wideband

     TEM Cell Method

5.2.7 Designing with radiated emissions in mind

To find application notes that provide guidance on designing your system to minimize
interference from radiated emissions:

1. Go to www.freescale.com.
2. Perform a keyword search for "EMC design."

5.2.8 Capacitance attributes

                                        Table 8. Capacitance attributes

Symbol    Description                                                              Min.        Max.     Unit
CIN_A    Input capacitance: analog pins
CIN_D    Input capacitance: digital pins                                          --          7        pF

                                                                                   --          7        pF

5.3 Switching specifications

5.3.1 Device clock specifications

                                     Table 9. Device clock specifications

Symbol    Description                                                        Min.        Max.     Unit  Notes
                                                            Normal run mode
   fSYS                                                                       --         100      MHz
fSYS_USB  System and core clock                                               20          --      MHz
          System and core clock when Full Speed USB in                                            MHz
  fENET   operation                                                           5           --
          System and core clock when ethernet in operation                    50          --      MHz
  fBUS                                                                        --          50      MHz
FB_CLK          10 Mbps                                                      --          50      MHz
                100 Mbps                                                     --          25      MHz
fFLASH                                                                       --          25
fLPTMR   Bus clock
          FlexBus clock
          Flash clock
          LPTMR clock

          K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                                                                  21
General

5.3.2 General switching specifications

These general purpose specifications apply to all signals configured for GPIO, UART,
CAN, CMT, IEEE 1588 timer, and I2C signals.

            Table 10. General switching specifications

    Symbol  Description                                                  Min.  Max.     Unit    Notes
            GPIO pin interrupt pulse width (digital glitch filter        1.5    --   Bus clock   1, 2
            disabled) -- Synchronous path                                100
            GPIO pin interrupt pulse width (digital glitch filter         16    --     cycles      3
            disabled, analog filter enabled) -- Asynchronous path        100             ns        3
            GPIO pin interrupt pulse width (digital glitch filter         2     --                 3
            disabled, analog filter disabled) -- Asynchronous path                       ns
            External reset pulse width (digital glitch filter disabled)   --    --                 4
            Mode select (EZP_CS) hold time after reset                    --    --       ns
            deassertion                                                              Bus clock
            Port rise and fall time (high drive strength)                 --
                                                                          --           cycles
                Slew disabled
                                                                          --   12    ns
                         1.71  VDD  2.7V                                --
                         2.7  VDD  3.6V                                      6     ns
                  Slew enabled                                           --
                                                                          --   36    ns
                         1.71  VDD  2.7V
                         2.7  VDD  3.6V                                      24    ns

            Port rise and fall time (low drive strength)                                        5

                Slew disabled                                                12    ns

                         1.71  VDD  2.7V                                     6     ns
                         2.7  VDD  3.6V
                  Slew enabled                                                36    ns

                         1.71  VDD  2.7V                                     24    ns
                         2.7  VDD  3.6V

1. This is the minimum pulse width that is guaranteed to pass through the pin synchronization circuitry. Shorter pulses may or
     may not be recognized. In Stop, VLPS, LLS, and VLLSx modes, the synchronizer is bypassed so shorter pulses can be
     recognized in that case.

2. The greater synchronous and asynchronous timing must be met.
3. This is the minimum pulse width that is guaranteed to be recognized as a pin interrupt request in Stop, VLPS, LLS, and

     VLLSx modes.
4. 75 pF load
5. 15 pF load

5.4 Thermal specifications

            K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

22                                                                                   Freescale Semiconductor, Inc.
5.4.1 Thermal operating requirements                                                    General

                                Table 11. Thermal operating requirements               Unit
                                                                                       C
    Symbol    Description                                          Min.          Max.  C
       TJ     Die junction temperature                             40           125
       TA     Ambient temperature                                  40           105

5.4.2 Thermal attributes

Board type Symbol              Description 144 LQFP                   144  Unit        Notes
                                                                  MAPBGA   C/W        1
Single-layer  RJA              Thermal            45           48                      1
(1s)                                                                                   1
                               resistance,                                             1
                                                                                       2
                               junction to                                             3
                                                                                       4
                               ambient (natural

                               convection)

Four-layer    RJA              Thermal            36           29          C/W
(2s2p)
                               resistance,

                               junction to

                               ambient (natural

                               convection)

Single-layer  RJMA             Thermal            36           38          C/W
(1s)
                               resistance,

                               junction to

                               ambient (200 ft./

                               min. air speed)

Four-layer    RJMA             Thermal            30           25          C/W
(2s2p)
                               resistance,

                               junction to

                               ambient (200 ft./

                               min. air speed)

--            RJB              Thermal            24           16          C/W

                               resistance,

                               junction to

                               board

--            RJC              Thermal            9            9           C/W

                               resistance,

                               junction to case

--            JT               Thermal            2            2           C/W

                               characterization

                               parameter,

                               junction to

                               package top

                               outside center

                               (natural

                               convection)

1.  Determined according to JEDEC Standard JESD51-2, Integrated Circuits Thermal Test Method Environmental

    Conditions--Natural Convection (Still Air), or EIA/JEDEC Standard JESD51-6, Integrated Circuit Thermal Test Method

    Environmental Conditions--Forced Convection (Moving Air).

                    K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                                                               23
Peripheral operating requirements and behaviors

2.  Determined according to JEDEC Standard JESD51-8, Integrated Circuit Thermal Test Method Environmental

    Conditions--Junction-to-Board.

3.  Determined according to Method 1012.1 of MIL-STD 883, Test Method Standard, Microcircuits, with the cold plate

    temperature used for the case temperature. The value includes the thermal resistance of the interface material

    between the top of the package and the cold plate.

4.  Determined according to JEDEC Standard JESD51-2, Integrated Circuits Thermal Test Method Environmental

    Conditions--Natural Convection (Still Air).

6 Peripheral operating requirements and behaviors

6.1 Core modules

6.1.1 Debug trace timing specifications

                               Table 12. Debug trace operating behaviors

    Symbol  Description                                     Min.              Max.  Unit
            Clock period                                                            MHz
      Tcyc  Low pulse width                                 Frequency dependent      ns
       Twl  High pulse width                                                         ns
      Twh   Clock and data rise time                        2                 --     ns
       Tr   Clock and data fall time                                                 ns
       Tf   Data setup                                      2                 --     ns
       Ts   Data hold                                                                ns
       Th                                                   --                3

                                                            --                3

                                                            3                 --

                                                            2                 --

              Figure 3. TRACE_CLKOUT specifications

TRACE_CLKOUT                                     Ts     Th  Ts            Th
TRACE_D[3:0]

                  Figure 4. Trace data specifications

              K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

24                                                                        Freescale Semiconductor, Inc.
                                                            Peripheral operating requirements and behaviors

6.1.2 JTAG electricals

                            Table 13. JTAG limited voltage range electricals

Symbol  Description                                                       Min.  Max.  Unit
   J1   Operating voltage                                                 2.7   3.6     V
        TCLK frequency of operation
                                                                           0     10   MHz
             Boundary Scan                                                0     25
             JTAG and CJTAG                                               0     50    ns
             Serial Wire Debug
                                                                                       ns
J2      TCLK cycle period                                                 1/J1  --     ns
                                                                                       ns
J3      TCLK clock pulse width                                                         ns
                                                                                       ns
         Boundary Scan                                                   50    --     ns
                                                                                       ns
         JTAG and CJTAG                                                  20    --     ns
                                                                                       ns
         Serial Wire Debug                                               10    --     ns
                                                                                       ns
J4      TCLK rise and fall times                                          --    3      ns
                                                                                       ns
J5      Boundary scan input data setup time to TCLK rise                  20    --     ns

J6      Boundary scan input data hold time after TCLK rise                0     --    Unit
                                                                                        V
J7      TCLK low to boundary scan output data valid                       --    25
                                                                                      MHz
J8      TCLK low to boundary scan output high-Z                           --    25
                                                                                       ns
J9      TMS, TDI input data setup time to TCLK rise                       8     --

J10     TMS, TDI input data hold time after TCLK rise                     1     --

J11     TCLK low to TDO data valid                                        --    17

J12     TCLK low to TDO high-Z                                            --    17

J13     TRST assert time                                                  100   --

J14     TRST setup time (negation) to TCLK high                           8     --

                               Table 14. JTAG full voltage range electricals

Symbol  Description                                                       Min.  Max.
   J1   Operating voltage                                                 1.71  3.6
        TCLK frequency of operation
   J2                                                                       0    10
             Boundary Scan                                                 0    20
             JTAG and CJTAG                                                0    40
             Serial Wire Debug                                                  --

        TCLK cycle period                                                 1/J1

                                     Table continues on the next page...

        K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                                               25
Peripheral operating requirements and behaviors

                       Table 14. JTAG full voltage range electricals (continued)

    Symbol  Description                                                 Min.   Max.  Unit
       J3   TCLK clock pulse width

                Boundary Scan                                         50     --    ns
                JTAG and CJTAG
                Serial Wire Debug                                     25     --    ns

                                                                    12.5       --    ns

    J4      TCLK rise and fall times                                    --     3     ns

    J5      Boundary scan input data setup time to TCLK rise            20     --    ns

    J6      Boundary scan input data hold time after TCLK rise          0      --    ns

    J7      TCLK low to boundary scan output data valid                 --     25    ns

    J8      TCLK low to boundary scan output high-Z                     --     25    ns

    J9      TMS, TDI input data setup time to TCLK rise                 8      --    ns

    J10     TMS, TDI input data hold time after TCLK rise               1.4    --    ns

    J11     TCLK low to TDO data valid                                  --     22.1  ns

    J12     TCLK low to TDO high-Z                                      --     22.1  ns

    J13     TRST assert time                                            100    --    ns

    J14     TRST setup time (negation) to TCLK high                     8      --    ns

                                                                J2

                                                     J3             J3

         TCLK (input)

                                        J4                      J4

                              Figure 5. Test clock input timing

                       K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

26                                                                            Freescale Semiconductor, Inc.
                                        Peripheral operating requirements and behaviors

TCLK                                        J5                            J6
Data inputs
Data outputs                                Input data valid
Data outputs
Data outputs                        J7
                                                           Output data valid

                                    J8

                                    J7
                                                           Output data valid

                               Figure 6. Boundary scan (JTAG) timing

TCLK                                    J9                        J10
TDI/TMS
TDO                                     Input data valid
TDO
TDO                            J11
                                                       Output data valid

                               J12

                               J11
                                                       Output data valid

                               Figure 7. Test Access Port timing

              K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                                 27
Peripheral operating requirements and behaviors

TCLK                                                             J14
TRST                           J13

                                            Figure 8. TRST timing

6.2 System modules

There are no specifications necessary for the device's system modules.

6.3 Clock modules

6.3.1 MCG specifications

                                          Table 15. MCG specifications

Symbol Description                                                         Min.      Typ.      Max.   Unit   Notes
                                                                                                --    kHz
    fints_ft  Internal reference frequency (slow clock) --                 --        32.768    38.2   kHz       1
              factory trimmed at nominal VDD and 25 C                                                          1
                                                                                                0.6  %fdco
    fints_t Internal reference frequency (slow clock) -- user 31.25                  --
                                                                                                --    %fdco
              trimmed -- over fixed voltage and temperature
                                                                                                --    MHz
              range of 070C                                                                    5    MHz
                                                                                                --    kHz
fdco_res_t Resolution of trimmed average DCO output                        --         0.3      --    kHz

              frequency at fixed voltage and temperature --                                  39.0625  kHz

              using SCTRIM and SCFTRIM

    fdco_t Total deviation of trimmed average DCO output                   --         4.5

              frequency over fixed voltage and temperature

              range of 070C

    fintf_ft  Internal reference frequency (fast clock) --                 --        4
              factory trimmed at nominal VDD and 25C

    fintf_t Internal reference frequency (fast clock) -- user              3         --

              trimmed at nominal VDD and 25 C

    floc_low Loss of external clock minimum frequency --                   (3/5) x   --

              RANGE = 00                                                   fints_t

    floc_high Loss of external clock minimum frequency --                  (16/5) x  --

              RANGE = 01, 10, or 11                                        fints_t

                                                                      FLL

    ffll_ref FLL reference frequency range                                 31.25     --

                                            Table continues on the next page...

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

28                                                                                           Freescale Semiconductor, Inc.
                                                                                      Peripheral operating requirements and behaviors

                                 Table 15. MCG specifications (continued)

Symbol Description                                           Min.          Typ.  Max.        Unit  Notes
                                                                          20.97   25         MHz    2, 3
fdco          DCO output             Low range (DRS=00)      20           41.94   50         MHz
                                                                          62.91   75         MHz    4, 5
              frequency range          640 ffll_ref                     83.89  100         MHz
                                                                          23.99   --         MHz      6
                                     Mid range (DRS=01)      40           47.97   --         MHz      7
                                                                          71.99   --         MHz      7
                                       1280 ffll_ref                    95.98   --         MHz      8
                                                                                              ps
                                 Mid-high range (DRS=10)     60            180    --
                                                                           150    --          ms
                                       1920 ffll_ref                      --     1         MHz
                                                                            --   100          A
                                     High range (DRS=11)     80           1060    --
                                                                                              A
                                       2560 ffll_ref                     600    --         MHz
                                                                            --   4.0          ps
fdco_t_DMX32 DCO output              Low range (DRS=00)      --            120    --          ps
                frequency                                                   50    --
                                       732 ffll_ref

                                     Mid range (DRS=01)      --

                                       1464 ffll_ref

                                 Mid-high range (DRS=10)     --

                                       2197 ffll_ref

                                     High range (DRS=11)     --

                                       2929 ffll_ref

Jcyc_fll     FLL period jitter                                       --
tfll_acquire                                                          --
                   fVCO = 48 MHz
                   fVCO = 98 MHz                                    --
              FLL target frequency acquisition time          PLL

fvco          VCO operating frequency                        48.0
                                                              --
Ipll          PLL operating current

               PLL @ 96 MHz (fosc_hi_1 = 8 MHz, fpll_ref =
              2 MHz, VDIV multiplier = 48)

Ipll          PLL operating current                          --

               PLL @ 48 MHz (fosc_hi_1 = 8 MHz, fpll_ref =
              2 MHz, VDIV multiplier = 24)

fpll_ref PLL reference frequency range                       2.0

Jcyc_pll PLL period jitter (RMS)

               fvco = 48 MHz                                --

               fvco = 100 MHz                               --

Jacc_pll      PLL accumulated jitter over 1s (RMS)                                                8
                   fvco = 48 MHz
                   fvco = 100 MHz                           --           1350   --          ps

                                                             --           600    --          ps

Dlock        Lock entry frequency tolerance                  1.49       --      2.98      %
Dunl         Lock exit frequency tolerance
tpll_lock     Lock detector detection time                   4.47       --      5.97      %

                                                             --           --     150 10-6  s     9

                                                                                 + 1075(1/

                                                                                 fpll_ref)

                                 K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                                                             29
Peripheral operating requirements and behaviors

1. This parameter is measured with the internal reference (slow clock) being used as a reference to the FLL (FEI clock
     mode).

2. These typical values listed are with the slow internal reference clock (FEI) using factory trim and DMX32=0.
3. The resulting system clock frequencies should not exceed their maximum specified values. The DCO frequency deviation

     (fdco_t) over voltage and temperature should be considered.
4. These typical values listed are with the slow internal reference clock (FEI) using factory trim and DMX32=1.
5. The resulting clock frequency must not exceed the maximum specified clock frequency of the device.
6. This specification applies to any time the FLL reference source or reference divider is changed, trim value is changed,

     DMX32 bit is changed, DRS bits are changed, or changing from FLL disabled (BLPE, BLPI) to FLL enabled (FEI, FEE,
     FBE, FBI). If a crystal/resonator is being used as the reference, this specification assumes it is already running.
7. Excludes any oscillator currents that are also consuming power while PLL is in operation.
8. This specification was obtained using a Freescale developed PCB. PLL jitter is dependent on the noise characteristics of
     each PCB and results will vary.
9. This specification applies to any time the PLL VCO divider or reference divider is changed, or changing from PLL disabled
     (BLPE, BLPI) to PLL enabled (PBE, PEE). If a crystal/resonator is being used as the reference, this specification assumes
     it is already running.

6.3.2 Oscillator electrical specifications
This section provides the electrical characteristics of the module.

6.3.2.1 Oscillator DC electrical specifications

                             Table 16. Oscillator DC electrical specifications

Symbol      Description                               Min.  Typ.             Max.  Unit  Notes
  VDD       Supply voltage                            1.71   --              3.6
            Supply current -- low-power mode (HGO=0)                               V
IDDOSC                                                 --   500               --
                32 kHz                               --   200               --         1
                4 MHz                                --   300               --
                8 MHz (RANGE=01)                     --   950               --   nA
                16 MHz                               --   1.2               --
                24 MHz                               --   1.5               --   A
                32 MHz
                                                                                   A

                                                                                   A

                                                                                   mA

                                                                                   mA

    IDDOSC  Supply current -- high gain mode (HGO=1)                                     1
                32 kHz
                4 MHz                               --    25               --    A
                8 MHz (RANGE=01)
                16 MHz                              --    400              --    A
                24 MHz
                32 MHz                              --    500              --    A

                                                      --    2.5              --    mA

                                                      --                 3   --    mA

                                                      --                 4   --    mA

    Cx      EXTAL load capacitance                    --                 --  --          2, 3

    Cy      XTAL load capacitance                     --                 --  --          2, 3

                                    Table continues on the next page...

            K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

30                                                                           Freescale Semiconductor, Inc.
                                                                                 Peripheral operating requirements and behaviors

           Table 16. Oscillator DC electrical specifications (continued)

Symbol     Description                                        Min.  Typ.  Max.  Unit  Notes
   RF                                                          --    --    --
           Feedback resistor -- low-frequency, low-power       --    10    --   M     2, 4
   RS      mode (HGO=0)                                        --    --    --
                                                               --    1     --   M
           Feedback resistor -- low-frequency, high-gain       --    --    --
           mode (HGO=1)                                        --   200    --   M
                                                               --    --    --
           Feedback resistor -- high-frequency, low-power                       M
           mode (HGO=0)
                                                                                k
           Feedback resistor -- high-frequency, high-gain
           mode (HGO=1)                                                         k

           Series resistor -- low-frequency, low-power                          k
           mode (HGO=0)

           Series resistor -- low-frequency, high-gain mode
           (HGO=1)

           Series resistor -- high-frequency, low-power
           mode (HGO=0)

           Series resistor -- high-frequency, high-gain
           mode (HGO=1)

                                                              --    0     --    k

Vpp5 Peak-to-peak amplitude of oscillation (oscillator        --    0.6   --    V

           mode) -- low-frequency, low-power mode

           (HGO=0)

           Peak-to-peak amplitude of oscillation (oscillator  --    VDD   --    V

           mode) -- low-frequency, high-gain mode

           (HGO=1)

           Peak-to-peak amplitude of oscillation (oscillator  --    0.6   --    V

           mode) -- high-frequency, low-power mode

           (HGO=0)

           Peak-to-peak amplitude of oscillation (oscillator  --    VDD   --    V

           mode) -- high-frequency, high-gain mode

           (HGO=1)

1. VDD=3.3 V, Temperature =25 C
2. See crystal or resonator manufacturer's recommendation
3. Cx,Cy can be provided by using either the integrated capacitors or by using external components.
4. When low power mode is selected, RF is integrated and must not be attached externally.
5. The EXTAL and XTAL pins should only be connected to required oscillator components and must not be connected to any

     other devices.

6.3.2.2 Oscillator frequency specifications

                               Table 17. Oscillator frequency specifications

Symbol     Description                                        Min.  Typ.  Max.  Unit  Notes
fosc_lo                                                       32    --    40   kHz
           Oscillator crystal or resonator frequency -- low
fosc_hi_1  frequency mode (MCG_C2[RANGE]=00)                   3     --     8   MHz

           Oscillator crystal or resonator frequency -- high
           frequency mode (low range)
           (MCG_C2[RANGE]=01)

                               Table continues on the next page...

                    K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                                                31
Peripheral operating requirements and behaviors

                       Table 17. Oscillator frequency specifications (continued)

Symbol     Description                                        Min.  Typ.  Max.   Unit  Notes
fosc_hi_2                                                      8     --    32    MHz
           Oscillator crystal or resonator frequency -- high                            1, 2
fec_extal  frequency mode (high range)                         --    --   50     MHz    3, 4
tdc_extal  (MCG_C2[RANGE]=1x)                                  40    50
                                                               --   750   60      %
   tcst    Input clock frequency (external clock mode)         --   250
                                                               --   0.6   --      ms
           Input clock duty cycle (external clock mode)
                                                               --    1    --      ms
           Crystal startup time -- 32 kHz low-frequency,
           low-power mode (HGO=0)                                         --      ms

           Crystal startup time -- 32 kHz low-frequency,                  --      ms
           high-gain mode (HGO=1)

           Crystal startup time -- 8 MHz high-frequency
           (MCG_C2[RANGE]=01), low-power mode
           (HGO=0)

           Crystal startup time -- 8 MHz high-frequency
           (MCG_C2[RANGE]=01), high-gain mode
           (HGO=1)

1. Other frequency limits may apply when external clock is being used as a reference for the FLL or PLL.
2. When transitioning from FBE to FEI mode, restrict the frequency of the input clock so that, when it is divided by FRDIV, it

     remains within the limits of the DCO input clock frequency.
3. Proper PC board layout procedures must be followed to achieve specifications.
4. Crystal startup time is defined as the time between the oscillator being enabled and the OSCINIT bit in the MCG_S register

     being set.

                                                  NOTE
               The 32 kHz oscillator works in low power mode by default and
               cannot be moved into high power/gain mode.

6.3.3 32 kHz Oscillator Electrical Characteristics
This section describes the module electrical characteristics.

6.3.3.1 32 kHz oscillator DC electrical specifications

                        Table 18. 32kHz oscillator DC electrical specifications

    Symbol  Description                                             Min.  Typ.   Max.  Unit

     VBAT   Supply voltage                                          1.71  --      3.6  V
       RF
     Cpara  Internal feedback resistor                              --    100     --   M
      Vpp1
            Parasitical capacitance of EXTAL32 and XTAL32           --    5       7    pF

            Peak-to-peak amplitude of oscillation                   --    0.6     --   V

1. When a crystal is being used with the 32 kHz oscillator, the EXTAL32 and XTAL32 pins should only be connected to
     required oscillator components and must not be connected to any other devices.

            K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

32                                                                           Freescale Semiconductor, Inc.
6.3.3.2                                                                                     Peripheral operating requirements and behaviors

             32 kHz oscillator frequency specifications

                        Table 19. 32 kHz oscillator frequency specifications

Symbol Description                                             Min.   Typ.   Max.  Unit  Notes
                                                                --   32.768   --
  fosc_lo    Oscillator crystal                                 --    1000    --   kHz
   tstart    Crystal start-up time                              --   32.768   --
fec_extal32  Externally provided input clock frequency         700                 ms    1
vec_extal32  Externally provided input clock amplitude                  --   VBAT
                                                                                   kHz   2

                                                                                   mV    2, 3

1. Proper PC board layout procedures must be followed to achieve specifications.
2. This specification is for an externally supplied clock driven to EXTAL32 and does not apply to any other clock input. The

     oscillator remains enabled and XTAL32 must be left unconnected.
3. The parameter specified is a peak-to-peak value and VIH and VIL specifications do not apply. The voltage of the applied

     clock must be within the range of VSS to VBAT.

6.4 Memories and memory interfaces

6.4.1 Flash electrical specifications
This section describes the electrical characteristics of the flash memory module.

6.4.1.1 Flash timing specifications -- program and erase

The following specifications represent the amount of time the internal charge pumps are
active and do not include command overhead.

             Table 20. NVM program/erase timing specifications

Symbol Description                                            Min.  Typ.    Max.  Unit  Notes
                                                                --   7.5      18
  thvpgm4 Longword Program high-voltage time                    --    13     113   s
  thversscr Sector Erase high-voltage time                      --   416     3616
thversblk256k Erase Block high-voltage time for 256 KB                             ms    1

                                                                                   ms    1

1. Maximum time based on expectations at cycling end-of-life.

6.4.1.2 Flash timing specifications -- commands

                             Table 21. Flash command timing specifications

Symbol       Description                                       Min.  Typ.    Max.  Unit  Notes
trd1blk256k  Read 1s Block execution time                       --    --     1.7
                                                                                   ms
                  256 KB program/data flash

trd1sec2k Read 1s Section execution time (flash sector)        --    --      60    s     1

                               Table continues on the next page...

                    K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                                                                                 33
Peripheral operating requirements and behaviors

                     Table 21. Flash command timing specifications (continued)

Symbol        Description                                   Min.  Typ.         Max.  Unit  Notes
tpgmchk      Program Check execution time                                                    1
  trdrsrc     Read Resource execution time                  --             --  45    s        1
  tpgm4       Program Longword execution time                                                 2
              Erase Flash Block execution time              --             --  30    s        2
tersblk256k
                   256 KB program/data flash               --    65           145   s        1
                                                                                              2
                                                            --    435          3700  ms       1

    tersscr   Erase Flash Sector execution time             --    14           114   ms       3
              Program Section execution time

tpgmsec512    512 bytes flash                             --    2.4          --    ms
tpgmsec1k      1 KB flash
tpgmsec2k      2 KB flash                                  --    4.7          --    ms

                                                            --    9.3          --    ms

     trd1all  Read 1s All Blocks execution time             --             --  1.8   ms
     trdonce  Read Once execution time
    tpgmonce  Program Once execution time                   --             --  25    s
     tersall  Erase All Blocks execution time
     tvfykey  Verify Backdoor Access Key execution time     --    65           --    s
              Swap Control execution time
    tswapx01                                                --    870          7400  ms
    tswapx02       control code 0x01
    tswapx04       control code 0x02                       --             --  30    s
    tswapx08       control code 0x04
                   control code 0x08                       --    200          --    s

                                                            --    70           150   s

                                                            --    70           150   s

                                                            --             --  30    s

              Program Partition for EEPROM execution time

tpgmpart64k    256 KB FlexNVM                              --    450          --    ms

tpgmpart256k

              Set FlexRAM Function execution time:

tsetramff    Control Code 0xFF                           --    70           --    s
tsetram32k    32 KB EEPROM backup
tsetram64k    64 KB EEPROM backup                         --    0.8          1.2   ms
tsetram256k    256 KB EEPROM backup
                                                            --    1.3          1.9   ms

                                                            --    4.5          5.5   ms

                                 Byte-write to FlexRAM for EEPROM operation

teewr8bers Byte-write to erased FlexRAM location execution  --    175          260   s

              time

              Byte-write to FlexRAM execution time:

teewr8b32k    32 KB EEPROM backup                         --    385          1800  s
teewr8b64k    64 KB EEPROM backup
teewr8b128k    128 KB EEPROM backup                        --    475          2000  s
teewr8b256k    256 KB EEPROM backup
                                                            --    650          2400  s

                                                            --    1000         3200  s

                                 Word-write to FlexRAM for EEPROM operation

                                      Table continues on the next page...

                    K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

34                                                                             Freescale Semiconductor, Inc.
                                                                                    Peripheral operating requirements and behaviors

              Table 21. Flash command timing specifications (continued)

Symbol Description                                       Min.              Typ.        Max.             Unit  Notes
                                                          --               175         260
teewr16bers Word-write to erased FlexRAM location                                                       s
               execution time

              Word-write to FlexRAM execution time:

teewr16b32k    32 KB EEPROM backup                      --                385         1800             s
teewr16b64k    64 KB EEPROM backup
teewr16b128k   128 KB EEPROM backup                     --                475         2000             s
teewr16b256k   256 KB EEPROM backup
                                                         --                650         2400             s

                                                         --                1000        3200             s

                    Longword-write to FlexRAM for EEPROM operation

teewr32bers Longword-write to erased FlexRAM location    --                360         540              s
               execution time

              Longword-write to FlexRAM execution time:

teewr32b32k    32 KB EEPROM backup                      --                630         2050             s
teewr32b64k    64 KB EEPROM backup
teewr32b128k   128 KB EEPROM backup                     --                810         2250             s
teewr32b256k   256 KB EEPROM backup
                                                         --                1200        2675             s

                                                         --                1900        3500             s

1. Assumes 25 MHz flash clock frequency.
2. Maximum times for erase parameters based on expectations at cycling end-of-life.
3. For byte-writes to an erased FlexRAM location, the aligned word containing the byte must be erased.

6.4.1.3 Flash high voltage current behaviors

                             Table 22. Flash high voltage current behaviors

Symbol Description                                       Min.                    Typ.        Max.             Unit

IDD_PGM Average current adder during high voltage        --                       2.5        6.0              mA

              flash programming operation

IDD_ERS Average current adder during high voltage        --                       1.5        4.0              mA

              flash erase operation

6.4.1.4 Reliability specifications

                                   Table 23. NVM reliability specifications

Symbol Description                                       Min.              Typ.1       Max.        Unit       Notes
                                                                                                                 2
                                                      Program Flash                     --        years
                                                                                        --        years               35
tnvmretp10k   Data retention after up to 10 K cycles                   5    50          --        cycles
tnvmretp1k    Data retention after up to 1 K cycles                    20  100
nnvmcycp     Cycling endurance                                      10 K  50 K         --        years
                                                         Data Flash

tnvmretd10k Data retention after up to 10 K cycles       5                 50

                                           Table continues on the next page...

                                    K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.
Freescale Semiconductor, Inc.
Peripheral operating requirements and behaviors

                           Table 23. NVM reliability specifications (continued)

Symbol Description                                         Min.               Typ.1  Max.   Unit   Notes
                                                                               100    --   years      2
tnvmretd1k   Data retention after up to 1 K cycles                        20   50 K   --   cycles
nnvmcycd     Cycling endurance                                          10 K                          3
                                                    FlexRAM as EEPROM           50    --   years
                                                                               100    --   years
tnvmretee100 Data retention up to 100% of write endurance  5
                                                                              175 K   --   writes
tnvmretee10 Data retention up to 10% of write endurance    20                 1.6 M   --   writes
                                                                              6.4 M   --   writes
             Write endurance                                                  50 M    --   writes
                                                                              400 M   --   writes
nnvmwree16    EEPROM backup to FlexRAM ratio = 16          35 K
nnvmwree128   EEPROM backup to FlexRAM ratio = 128        315 K
nnvmwree512   EEPROM backup to FlexRAM ratio = 512        1.27 M
nnvmwree4k    EEPROM backup to FlexRAM ratio = 4096        10 M
nnvmwree32k   EEPROM backup to FlexRAM ratio =             80 M

                32,768

1. Typical data retention values are based on measured response accelerated at high temperature and derated to a constant
     25C use profile. Engineering Bulletin EB618 does not apply to this technology. Typical endurance defined in Engineering
     Bulletin EB619.

2. Cycling endurance represents number of program/erase cycles at -40C  Tj  125C.
3. Write endurance represents the number of writes to each FlexRAM location at -40C Tj  125C influenced by the cycling

     endurance of the FlexNVM (same value as data flash) and the allocated EEPROM backup per subsystem. Minimum and
     typical values assume all byte-writes to FlexRAM.

6.4.1.5 Write endurance to FlexRAM for EEPROM

When the FlexNVM partition code is not set to full data flash, the EEPROM data set size
can be set to any of several non-zero values.

The bytes not assigned to data flash via the FlexNVM partition code are used by the flash
memory module to obtain an effective endurance increase for the EEPROM data. The
built-in EEPROM record management system raises the number of program/erase cycles
that can be attained prior to device wear-out by cycling the EEPROM data through a
larger EEPROM NVM storage space.

While different partitions of the FlexNVM are available, the intention is that a single
choice for the FlexNVM partition code and EEPROM data set size is used throughout the
entire lifetime of a given application. The EEPROM endurance equation and graph
shown below assume that only one configuration is ever used.

Writes_subsystem =  EEPROM 2 EEESPLIT EEESIZE                            Write_efficiency nnvmcycd
                              EEESPLIT EEESIZE

where

    Writes_subsystem -- minimum number of writes to each FlexRAM location for
      subsystem (each subsystem can have different endurance)

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36                                                                                   Freescale Semiconductor, Inc.
                                                                                              Peripheral operating requirements and behaviors

EEPROM -- allocated FlexNVM for each EEPROM subsystem based on DEPART;
  entered with the Program Partition command

EEESPLIT -- FlexRAM split factor for subsystem; entered with the Program
  Partition command

EEESIZE -- allocated FlexRAM based on DEPART; entered with the Program
  Partition command

Write_efficiency --
      0.25 for 8-bit writes to FlexRAM
      0.50 for 16-bit or 32-bit writes to FlexRAM

nnvmcycd -- data flash cycling endurance (the following graph assumes 10,000
  cycles)

     Figure 9. EEPROM backup writes to FlexRAM

6.4.2 EzPort Switching Specifications

                                 Table 24. EzPort switching specifications

Num  Description                                             Min.                           Max.  Unit
     Operating voltage                                       1.71                           3.6    V

                        Table continues on the next page...                                                37

                                    K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.
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Peripheral operating requirements and behaviors

                         Table 24. EzPort switching specifications (continued)

    Num   Description                                                  Min.     Max.    Unit
    EP1   EZP_CK frequency of operation (all commands except            --      fSYS/2  MHz
          READ)
    EP1a  EZP_CK frequency of operation (READ command)                  --      fSYS/8  MHz
    EP2   EZP_CS negation to next EZP_CS assertion                 2 x tEZP_CK    --     ns
    EP3   EZP_CS input valid to EZP_CK high (setup)                               --     ns
    EP4   EZP_CK high to EZP_CS input invalid (hold)                     5        --     ns
    EP5   EZP_D input valid to EZP_CK high (setup)                       5        --     ns
    EP6   EZP_CK high to EZP_D input invalid (hold)                      2        --     ns
    EP7   EZP_CK low to EZP_Q output valid                               5        16     ns
    EP8   EZP_CK low to EZP_Q output invalid (hold)                     --        --     ns
    EP9   EZP_CS negation to EZP_Q tri-state                             0        12     ns
                                                                        --

    EZP_CK          EP3       EP4                             EP2
    EZP_CS
    EZP_Q (output)                                 EP9
    EZP_D (input)                          EP8
                         EP7

                    EP5  EP6

                                       Figure 10. EzPort Timing Diagram

6.4.3 Flexbus Switching Specifications
All processor bus timings are synchronous; input setup/hold and output delay are given in
respect to the rising edge of a reference clock, FB_CLK. The FB_CLK frequency may be
the same as the internal system bus frequency or an integer divider of that frequency.

                    K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

38                                                                              Freescale Semiconductor, Inc.
                                                                                                  Peripheral operating requirements and behaviors

The following timing numbers indicate when data is latched or driven onto the external
bus, relative to the Flexbus output clock (FB_CLK). All other timing relationships can be
derived from these values.

     Table 25. Flexbus limited voltage range switching specifications

Num  Description                              Min.        Max.  Unit   Notes
     Operating voltage                        2.7          3.6    V
FB1  Frequency of operation                    --       FB_CLK            1
FB2  Clock period                              20           --  MHz       1
FB3  Address, data, and control output valid   --         11.5   ns       2
FB4  Address, data, and control output hold   0.5           --   ns       2
FB5  Data and FB_TA input setup               8.5           --   ns
     Data and FB_TA input hold                0.5           --   ns
                                                                 ns

1. Specification is valid for all FB_AD[31:0], FB_BE/BWEn, FB_CSn, FB_OE, FB_R/W,FB_TBST, FB_TSIZ[1:0], FB_ALE,
     and FB_TS.

2. Specification is valid for all FB_AD[31:0] and FB_TA.

     Table 26. Flexbus full voltage range switching specifications

Num  Description                                  Min.    Max.  Unit   Notes
     Operating voltage                            1.71     3.6    V
FB1  Frequency of operation                        --   FB_CLK            1
FB2  Clock period                             1/FB_CLK      --  MHz       1
FB3  Address, data, and control output valid       --     13.5   ns       2
FB4  Address, data, and control output hold                 --   ns       2
FB5  Data and FB_TA input setup                     0       --   ns
     Data and FB_TA input hold                    13.7      --   ns
                                                  0.5            ns

1. Specification is valid for all FB_AD[31:0], FB_BE/BWEn, FB_CSn, FB_OE, FB_R/W,FB_TBST, FB_TSIZ[1:0], FB_ALE,
     and FB_TS.

2. Specification is valid for all FB_AD[31:0] and FB_TA.

     K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                                                                    39
Peripheral operating requirements and behaviors

                  FB1

    FB_CLK                                                              FB3
    FB_A[Y]                                      FB5
    FB_D[X]
                           Address

                  FB2      FB4

                  Address                        Data

    FB_RW

    FB_TS

    FB_ALE

                                                       AA=1

    FB_CSn                                             AA=0

    FB_OEn                       FB4                   FB5
    FB_BEn
    FB_TA                             AA=1
                                      AA=0

    FB_TSIZ[1:0]           TSIZ

                       Figure 11. FlexBus read timing diagram

                  K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

40                                                                           Freescale Semiconductor, Inc.
                                                              Peripheral operating requirements and behaviors

                               FB1

FB_CLK

              FB2                                             FB3

FB_A[Y]                                 Address

FB_D[X]                        Address           Data

FB_RW

FB_TS

FB_ALE

                                                        AA=1

FB_CSn                                                  AA=0

FB_OEn                                        FB4       FB5
FB_BEn
FB_TA                                             AA=1
                                                  AA=0

FB_TSIZ[1:0]                            TSIZ

                               Figure 12. FlexBus write timing diagram

6.5 Security and integrity modules

There are no specifications necessary for the device's security and integrity modules.

6.6 Analog

              K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                                           41
Peripheral operating requirements and behaviors

6.6.1 ADC electrical specifications

The 16-bit accuracy specifications listed in Table 27 and Table 28 are achievable on the
differential pins ADCx_DP0, ADCx_DM0, ADCx_DP1, ADCx_DM1, ADCx_DP3, and
ADCx_DM3.

The ADCx_DP2 and ADCx_DM2 ADC inputs are connected to the PGA outputs and are
not direct device pins. Accuracy specifications for these pins are defined in Table 29 and
Table 30.

All other ADC channels meet the 13-bit differential/12-bit single-ended accuracy
specifications.

6.6.1.1 16-bit ADC operating conditions

                                Table 27. 16-bit ADC operating conditions

Symbol     Description       Conditions                        Min.  Typ.1        Max.   Unit  Notes
VDDA                        Absolute                         1.71    --           3.6     V      2
VDDA       Supply voltage    Delta to VDD (VDD - VDDA)        -100     0         +100     mV      2
VSSA                         Delta to VSS (VSS - VSSA)        -100     0         +100     mV
VREFH     Supply voltage                                     1.13               VDDA      V      3
                                  16-bit differential mode          VDDA                  V      4
VREFL     Ground voltage                                     VSSA               VSSA      V      4
                                                                     VSSA                         5
VADIN     ADC reference                                     VREFL              31/32 *   pF
           voltage high                                               --        VREFH
                                                             VREFL              VREFH     k
           ADC reference                                        --    --                  k
           voltage low                                          --     8           10    MHz
                                                                       4            5    MHz
           Input voltage
                                                                                         Ksps
                              All other modes

    CADIN Input capacitance   16-bit mode

                              8-bit / 10-bit / 12-bit
                                modes

    RADIN  Input resistance                                  --             2   5
     RAS
           Analog source     13-bit / 12-bit modes
           resistance        fADCK < 4 MHz                   --             --  5

    fADCK  ADC conversion  13-bit mode                       1.0            --    18.0
    fADCK  clock frequency                                                        12.0
    Crate
           ADC conversion 16-bit mode                        2.0            --  818.330
           clock frequency

           ADC conversion  13-bit modes

           rate              No ADC hardware averaging 20.000               --

                             Continuous conversions
                             enabled, subsequent
                             conversion time

                                       Table continues on the next page...

                             K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

42                                                                                 Freescale Semiconductor, Inc.
                                                                           Peripheral operating requirements and behaviors

         Table 27. 16-bit ADC operating conditions (continued)

Symbol   Description           Conditions                      Min.      Typ.1  Max.               Unit             Notes
  Crate                                                       37.037                                                   5
         ADC conversion        16-bit mode
         rate                                                            --     461.467            Ksps
                               No ADC hardware averaging

                               Continuous conversions
                               enabled, subsequent
                               conversion time

1. Typical values assume VDDA = 3.0 V, Temp = 25 C, fADCK = 1.0 MHz, unless otherwise stated. Typical values are for
     reference only, and are not tested in production.

2. DC potential difference.
3. This resistance is external to MCU. To achieve the best results, the analog source resistance must be kept as low as

     possible. The results in this data sheet were derived from a system that had < 8  analog source resistance. The RAS/CAS
     time constant should be kept to < 1 ns.
4. To use the maximum ADC conversion clock frequency, the ADHSC bit must be set and the ADLPC bit must be clear.
5. For guidelines and examples of conversion rate calculation, download the ADC calculator tool.

                             ZAS                          SIMPLIFIED     ZADIN                     ADC SAR
         RAS                                       INPUT PIN EQUIVALENT                SIMPLIFIED   ENGINE

                                                            CIRCUIT                CHANNEL SELECT
                                                                                         CIRCUIT
                                                    Pad
                                                    leakage                        RADIN
                                                    due to
                                                    input
                                                    protection

                                            VADIN

VAS                            CAS

                                                   INPUT PIN                    RADIN
                                                   INPUT PIN                    RADIN
                                                   INPUT PIN                    RADIN

                                                                                                             CADIN

         Figure 13. ADC input impedance equivalency diagram

6.6.1.2 16-bit ADC electrical characteristics

            Table 28. 16-bit ADC characteristics (VREFH = VDDA, VREFL = VSSA)

Symbol Description             Conditions1                    Min.       Typ.2  Max.               Unit             Notes
                                                                                                                       3
IDDA_ADC Supply current                                       0.215      --     1.7                mA

                                    Table continues on the next page...

                         K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                                                                              43
Peripheral operating requirements and behaviors

    Table 28. 16-bit ADC characteristics (VREFH = VDDA, VREFL = VSSA) (continued)

Symbol Description             Conditions1               Min.  Typ.2               Max.          Unit  Notes

            ADC                ADLPC = 1, ADHSC = 0 1.2                     2.4  3.9           MHz   tADACK = 1/

            asynchronous       ADLPC = 1, ADHSC = 1 2.4                     4.0  6.1           MHz   fADACK
            clock source       ADLPC = 0, ADHSC = 0 3.0                     5.2
    fADACK
                                                                                   7.3           MHz

                               ADLPC = 0, ADHSC = 1 4.4                     6.2  9.5           MHz

            Sample Time        See Reference Manual chapter for sample times

    TUE     Total unadjusted    12-bit modes            --                   4   6.8          LSB4  5
            error               <12-bit modes
                                                         --    1.4                2.1

    DNL     Differential non-   12-bit modes            --    0.7 -1.1 to +1.9 LSB4                  5
            linearity
                               <12-bit modes                                     -0.3 to 0.5
                               12-bit modes
                                                         --    0.2
                               <12-bit modes
    INL Integral non-          12-bit modes            --    1.0 -2.7 to +1.9 LSB4                  5
               linearity       <12-bit modes
                                                                                   -0.7 to +0.5
                               16-bit modes
                               13-bit modes            --    0.5

    EFS Full-scale error                                 --                   -4   -5.4          LSB4  VADIN =

                                                         --    -1.4                -1.8                VDDA

                                                                                                       5

    EQ      Quantization                                 --    -1 to 0             --            LSB4

            error                                        --                   --   0.5

    ENOB    Effective number 16-bit differential mode                                                  6

            of bits             Avg = 32                12.8  14.5                --            bits

                               Avg = 4                 11.9  13.8                --            bits

                               16-bit single-ended mode

                               Avg = 32                12.2  13.9                --            bits
                               Avg = 4
                                                         11.4  13.1                --            bits

    SINAD   Signal-to-noise    See ENOB                        6.02 ENOB + 1.76                dB
            plus distortion

    THD     Total harmonic     16-bit differential mode                                                7
            distortion               Avg = 32
                                                         --    94                 --            dB

                               16-bit single-ended mode  --    -85                 --            dB
                                    Avg = 32

    SFDR    Spurious free      16-bit differential mode                                                7
            dynamic range            Avg = 32
                                                         82                   95   --            dB

                               16-bit single-ended mode  78                   90   --            dB
                                    Avg = 32

                                         Table continues on the next page...

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

44                                                                                 Freescale Semiconductor, Inc.
                                                                  Peripheral operating requirements and behaviors

Table 28. 16-bit ADC characteristics (VREFH = VDDA, VREFL = VSSA) (continued)

Symbol Description             Conditions1                  Min.  Typ.2      Max.  Unit   Notes

EIL  Input leakage                                                IIn RAS        mV     IIn =

     error                                                                                leakage

                                                                                          current

                                                                                            (refer to
                                                                                          the MCU's

                                                                                            voltage
                                                                                          and current
                                                                                           operating

                                                                                            ratings)

     Temp sensor               Across the full temperature  1.55  1.62       1.69  mV/C

     slope                     range of the device

VTEMP25 Temp sensor            25 C                        706   716        726   mV
              voltage

1. All accuracy numbers assume the ADC is calibrated with VREFH = VDDA
2. Typical values assume VDDA = 3.0 V, Temp = 25C, fADCK = 2.0 MHz unless otherwise stated. Typical values are for

     reference only and are not tested in production.
3. The ADC supply current depends on the ADC conversion clock speed, conversion rate and the ADLPC bit (low power).

     For lowest power operation the ADLPC bit must be set, the HSC bit must be clear with 1 MHz ADC conversion clock
     speed.
4. 1 LSB = (VREFH - VREFL)/2N
5. ADC conversion clock < 16 MHz, Max hardware averaging (AVGE = %1, AVGS = %11)
6. Input data is 100 Hz sine wave. ADC conversion clock < 12 MHz.
7. Input data is 1 kHz sine wave. ADC conversion clock < 12 MHz.

     Figure 14. Typical ENOB vs. ADC_CLK for 16-bit differential mode

                       K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                                                                         45
Peripheral operating requirements and behaviors

           Figure 15. Typical ENOB vs. ADC_CLK for 16-bit single-ended mode

6.6.1.3 16-bit ADC with PGA operating conditions

                         Table 29. 16-bit ADC with PGA operating conditions

Symbol     Description         Conditions         Min.  Typ.1                   Max.   Unit     Notes
  VDDA     Supply voltage      Absolute                                                 V        2, 3
           PGA ref voltage                        1.71  --                      3.6     V
VREFPGA                                                                                 V    IN+ to IN-4
                                                  VREF_OU VREF_OU VREF_OU               V          5
                                                                                       k           6
                                                  T     T                       T
                                                                                       
    VADIN  Input voltage                          VSSA  --                      VDDA   s
     VCM   Input Common
    RPGAD  Mode range                             VSSA  --                      VDDA
           Differential input
     RAS   impedance           Gain = 1, 2, 4, 8  --    128                     --
      TS                       Gain = 16, 32
           Analog source       Gain = 64          --    64                      --
           resistance
           ADC sampling                           --    32                      --
           time
                                                  --    100                     --

                                                  1.25  --                      --

                                           Table continues on the next page...

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

46                                                                                    Freescale Semiconductor, Inc.
                                                                                     Peripheral operating requirements and behaviors

         Table 29. 16-bit ADC with PGA operating conditions (continued)

Symbol   Description           Conditions                Min.       Typ.1         Max.       Unit  Notes
  Crate                                                 18.484       --           450        Ksps     7
         ADC conversion         13 bit modes
         rate                                           37.037       --           250        Ksps     8
                               No ADC hardware
                               averaging

                               Continuous conversions
                               enabled

                               Peripheral clock = 50
                               MHz

                               16 bit modes

                               No ADC hardware
                               averaging

                               Continuous conversions
                               enabled

                               Peripheral clock = 50
                               MHz

1. Typical values assume VDDA = 3.0 V, Temp = 25C, fADCK = 6 MHz unless otherwise stated. Typical values are for
     reference only and are not tested in production.

2. ADC must be configured to use the internal voltage reference (VREF_OUT)
3. PGA reference is internally connected to the VREF_OUT pin. If the user wishes to drive VREF_OUT with a voltage other

     than the output of the VREF module, the VREF module must be disabled.
4. For single ended configurations the input impedance of the driven input is RPGAD/2
5. The analog source resistance (RAS), external to MCU, should be kept as minimum as possible. Increased RAS causes drop

     in PGA gain without affecting other performances. This is not dependent on ADC clock frequency.
6. The minimum sampling time is dependent on input signal frequency and ADC mode of operation. A minimum of 1.25s

     time should be allowed for Fin=4 kHz at 16-bit differential mode. Recommended ADC setting is: ADLSMP=1, ADLSTS=2 at
     8 MHz ADC clock.
7. ADC clock = 18 MHz, ADLSMP = 1, ADLST = 00, ADHSC = 1
8. ADC clock = 12 MHz, ADLSMP = 1, ADLST = 01, ADHSC = 1

6.6.1.4 16-bit ADC with PGA characteristics

                             Table 30. 16-bit ADC with PGA characteristics

Symbol Description             Conditions                       Min.       Typ.1  Max.       Unit  Notes
IDDA_PGA Supply current                                                                               2
                               Low power                        --         420          644  A
IDC_PGA Input DC current       (ADC_PGA[PGALPb]=0)                                                    3

                                                                                             A

                               Gain =1, VREFPGA=1.2V,           --         1.54         --   A
                               VCM=0.5V
                               Gain =64, VREFPGA=1.2V,          --         0.57         --   A
                               VCM=0.1V

                               Table continues on the next page...

                         K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                                                             47
Peripheral operating requirements and behaviors

                     Table 30. 16-bit ADC with PGA characteristics (continued)

    Symbol Description             Conditions            Min.  Typ.1                   Max.  Unit        Notes
                                        PGAG=0                                                     RAS < 100
    G         Gain4                     PGAG=1          0.95                      1   1.05
                                        PGAG=2                                                       VDDA= 3V
                                        PGAG=3          1.9                       2   2.1            100mV,
                                        PGAG=4                                                     fVDDA= 50Hz,
                                        PGAG=5          3.8                       4   4.2
                                        PGAG=6                                                          60Hz
                                                         7.6                       8   8.4               VCM=
                                                                                                      500mVpp,
                                                         15.2                      16  16.6         fVCM= 50Hz,
                                                                                                        100Hz
                                                         30.0  31.6                    33.2        Output offset =
                                                                                                   VOFS*(Gain+1)
                                                         58.8  63.3                    67.8
                                                                                                            5
     BW       Input signal             16-bit modes    --                        --  4     kHz
    PSRR      bandwidth                < 16-bit modes                                             IIn = leakage
                                                         --                        --  40    kHz        current
              Power supply         Gain=1
              rejection ratio                            --    -84                     --    dB      (refer to the
                                                                                                   MCU's voltage
    CMRR Common mode                Gain=1              --    -84                     --    dB
                  rejection ratio   Gain=64                                                         and current
                                                         --    -85                     --    dB       operating
                                                                                                       ratings)
    VOFS      Input offset                               --    0.2                     --    mV
    TGSW      voltage                                                                                       6
                                                         --                        --  10    s
     EIL      Gain switching                                                                             16-bit
              settling time        All modes                   IIn RAS                     mV      differential

              Input leakage                                                                             mode,
              error                                                                                 Average=32

    VPP,DIFF  Maximum                                                                        V           16-bit
              differential input                                                                     differential
              signal swing                               where VX = VREFPGA 0.583
                                                                                                        mode,
    SNR       Signal-to-noise       Gain=1              80                        90  --    dB     Average=32,
              ratio                Gain=64
                                                         52                        66  --    dB       fin=100Hz
                                    Gain=1                                                              16-bit
    THD       Total harmonic       Gain=64             85    100                     --    dB
              distortion                                                                             differential
                                                         49                        95  --    dB         mode,

    SFDR Spurious free             Gain=1              85    105                     --    dB     Average=32,
                 dynamic range      Gain=64                                                          fin=100Hz
                                                         53                        88  --    dB

                                              Table continues on the next page...

                                   K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

48                                                                                           Freescale Semiconductor, Inc.
                                                                              Peripheral operating requirements and behaviors

        Table 30. 16-bit ADC with PGA characteristics (continued)

Symbol  Description       Conditions                     Min.      Typ.1  Max.              Unit  Notes
ENOB                           Gain=1, Average=4        11.6      13.4    --
        Effective number       Gain=64, Average=4       7.2        9.6    --               bits  16-bit
        of bits                Gain=1, Average=32       12.8      14.5    --
                               Gain=2, Average=32       11.0      14.3    --               bits     differential
                               Gain=4, Average=32       7.9       13.8    --                     mode,fin=100Hz
                               Gain=8, Average=32       7.3       13.1    --               bits
                               Gain=16, Average=32      6.8       12.5    --
                               Gain=32, Average=32      6.8       11.5    --               bits
                               Gain=64, Average=32      7.5       10.6    --
                                                                                            bits

                                                                                            bits

                                                                                            bits

                                                                                            bits

                                                                                            bits

SINAD   Signal-to-noise   See ENOB                       6.02 ENOB + 1.76                 dB
        plus distortion
        ratio

1. Typical values assume VDDA =3.0V, Temp=25C, fADCK=6MHz unless otherwise stated.
2. This current is a PGA module adder, in addition to ADC conversion currents.
3. Between IN+ and IN-. The PGA draws a DC current from the input terminals. The magnitude of the DC current is a strong

     function of input common mode voltage (VCM) and the PGA gain.
4. Gain = 2PGAG
5. After changing the PGA gain setting, a minimum of 2 ADC+PGA conversions should be ignored.
6. Limit the input signal swing so that the PGA does not saturate during operation. Input signal swing is dependent on the

     PGA reference voltage and gain setting.

6.6.2 CMP and 6-bit DAC electrical specifications

                  Table 31. Comparator and 6-bit DAC electrical specifications

Symbol  Description                                         Min.          Typ.              Max.  Unit
        Supply voltage                                      1.71           --               3.6    V
  VDD   Supply current, High-speed mode (EN=1, PMODE=1)      --            --               200   A
IDDHS  Supply current, low-speed mode (EN=1, PMODE=0)       --            --                20   A
IDDLS  Analog input voltage                             VSS 0.3         --               VDD    V
  VAIN  Analog input offset voltage                          --            --                20   mV
  VAIO  Analog comparator hysteresis1
                                                             --            5                 --   mV
   VH         CR0[HYSTCTR] = 00                             --            10                --   mV
             CR0[HYSTCTR] = 01                             --            20                --   mV
             CR0[HYSTCTR] = 10                             --            30                --   mV
             CR0[HYSTCTR] = 11                                                                   V
                                                                                                   V
VCMPOh  Output high                                      VDD 0.5        --                --     ns
VCMPOl
        Output low                                             --         --                0.5           49
  tDHS
        Propagation delay, high-speed mode (EN=1,              20         50                200
        PMODE=1)

                                    Table continues on the next page...

                                    K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.
Freescale Semiconductor, Inc.
Peripheral operating requirements and behaviors

          Table 31. Comparator and 6-bit DAC electrical specifications (continued)

    Symbol                 Description                               Min.  Typ.    Max.                         Unit
      tDLS                                                            80   250     600                           ns
                           Propagation delay, low-speed mode (EN=1,
     IDAC6b                PMODE=0)                                   --    --      40                           s
      INL                  Analog comparator initialization delay2    --    7       --                           A
      DNL                  6-bit DAC current adder (enabled)         0.5   --     0.5                          LSB3
                           6-bit DAC integral non-linearity          0.3   --     0.3                          LSB
                           6-bit DAC differential non-linearity

1. Typical hysteresis is measured with input voltage range limited to 0.6 to VDD-0.6 V.
2. Comparator initialization delay is defined as the time between software writes to change control inputs (Writes to DACEN,

     VRSEL, PSEL, MSEL, VOSEL) and the comparator output settling to a stable level.
3. 1 LSB = Vreference/64

      0.08

                     0.07

CM P Hystereris (V)  0.06                                                                                       HYSTCTR
                     0.05                                                                                       Setting
                     0.04
                     0.03                                                                                               00
                                                                                                                        01
                                                                                                                        10
                                                                                                                        11

                     0.02

                     0.01

                     0

                        0.1 0.4 0.7 1 1.3 1.6 1.9 2.2 2.5 2.8 3.1

                                                                                                 Vin level (V)

                            Figure 16. Typical hysteresis vs. Vin level (VDD=3.3V, PMODE=0)

                           K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

50                                                                               Freescale Semiconductor, Inc.
                                                    Peripheral operating requirements and behaviors

                     0.18

                     0.16

                     0.14

CM P Hystereris (V)  0.12                                                                                        HYSTCTR
                      0.1                                                                                        Setting

                     0.08                                                                                                00
                     0.06                                                                                                01
                                                                                                                         10
                                                                                                                         11

                     0.04

                     0.02

                         0

                            0.1 0.4 0.7 1 1.3 1.6 1.9 2.2 2.5 2.8 3.1

                                                                                                  Vin level (V)

                                Figure 17. Typical hysteresis vs. Vin level (VDD=3.3V, PMODE=1)

6.6.3 12-bit DAC electrical characteristics

6.6.3.1 12-bit DAC operating requirements

                             Table 32. 12-bit DAC operating requirements

Symbol                     Desciption               Min.  Max.                     Unit                          Notes
                           Supply voltage                                                                           1
VDDA                      Reference voltage        1.71  3.6                      V                                2
VDACR                      Temperature
                                                    1.13  3.6                      V
   TA
                                                    Operating temperature          C

                                                    range of the device

                     CL    Output load capacitance  --    100                      pF

                     IL    Output load current      --    1                        mA

1. The DAC reference can be selected to be VDDA or the voltage output of the VREF module (VREF_OUT)
2. A small load capacitance (47 pF) can improve the bandwidth performance of the DAC

                           K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                                                                           51
Peripheral operating requirements and behaviors

6.6.3.2 12-bit DAC operating behaviors

                                Table 33. 12-bit DAC operating behaviors

Symbol Description                                       Min.     Typ.    Max.     Unit  Notes
                                                          --       --     150       A
IDDA_DACL Supply current -- low-power mode                                          A       1
                                                          --       --     700       s       1
       P                                                                            s       1
                                                          --      100     200       s
IDDA_DACH Supply current -- high-speed mode                                        mV       2
                                                          --       15      30      mV       3
       P                                                                           LSB      4
                                                          --       0.7      1      LSB      5
  tDACLP Full-scale settling time (0x080 to 0xF7F) --                              LSB      5
               low-power mode                             --       --     100    %FSR       6
                                                                                 %FSR
tDACHP Full-scale settling time (0x080 to 0xF7F) --     VDACR      --    VDACR      dB
            high-power mode                             -100               8     V/C
                                                                   --           %FSR/C
tCCDACLP Code-to-code settling time (0xBF8 to 0xC08)      --               1      
              -- low-power mode and high-speed mode                --             V/s
                                                          --               1
Vdacoutl DAC output voltage range low -- high-speed                --               dB
             mode, no load, DAC set to 0x000              --              0.8     kHz
                                                                  0.4    0.6
Vdacouth DAC output voltage range high -- high-           --      0.1     90
             speed mode, no load, DAC set to 0xFFF        --       --      --
                                                          60       3.7     --
    INL Integral non-linearity error -- high speed        --   0.000421   250
              mode                                        --       --
                                                          --               --
    DNL  Differential non-linearity error -- VDACR > 2             1.7     --
         V                                                1.2     0.12
                                                         0.05
    DNL  Differential non-linearity error -- VDACR =
         VREF_OUT

VOFFSET  Offset error
   EG    Gain error
         Power supply rejection ratio, VDDA  2.4 V
PSRR    Temperature coefficient offset voltage
         Temperature coefficient gain error
  TCO    Output resistance load = 3 k
  TGE
  Rop

    SR Slew rate -80h F7Fh 80h

          High power (SPHP)
          Low power (SPLP)

    CT Channel to channel cross talk                    --     --        -80
    BW 3dB bandwidth
                                                        550    --        --
                   High power (SPHP)
                   Low power (SPLP)                   40     --        --

1. Settling within 1 LSB
2. The INL is measured for 0 + 100 mV to VDACR -100 mV
3. The DNL is measured for 0 + 100 mV to VDACR -100 mV
4. The DNL is measured for 0 + 100 mV to VDACR -100 mV with VDDA > 2.4 V
5. Calculated by a best fit curve from VSS + 100 mV to VDACR - 100 mV
6. VDDA = 3.0 V, reference select set for VDDA (DACx_CO:DACRFS = 1), high power mode (DACx_C0:LPEN = 0), DAC set to

     0x800, temperature range is across the full range of the device

                    K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

52                                                                              Freescale Semiconductor, Inc.
                               Peripheral operating requirements and behaviors

                               Figure 18. Typical INL error vs. digital code

K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                                 53
Peripheral operating requirements and behaviors

                            Figure 19. Offset at half scale vs. temperature

6.6.4 Voltage reference electrical specifications

            Table 34. VREF full-range operating requirements

    Symbol  Description                          Min.       Max.                    Unit  Notes
     VDDA   Supply voltage                                                                 1, 2
       TA   Temperature                          1.71       3.6                     V

                                                 Operating temperature              C

                                                 range of the device

    CL      Output load capacitance                    100                          nF

1. CL must be connected to VREF_OUT if the VREF_OUT functionality is being used for either an internal or external
     reference.

2. The load capacitance should not exceed +/-25% of the nominal specified CL value over the operating temperature range of
     the device.

                            K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

54                                                                           Freescale Semiconductor, Inc.
                                                                                  Peripheral operating requirements and behaviors

                       Table 35. VREF full-range operating behaviors

Symbol    Description                                       Min.    Typ.       Max.   Unit   Notes
  Vout                                                     1.1915  1.195      1.1977   V
          Voltage reference output with factory trim at                                         1
  Vout    nominal VDDA and temperature=25C                 1.1584    --       1.2376   V        1
Vstep    Voltage reference output -- factory trim            --    0.5          --   mV        1
Vtdrift  Voltage reference trim step                         --     --         80    mV      1, 2
          Temperature drift (Vmax -Vmin across the full
   Ibg    temperature range)                                  --     --         80    A
   Ilp    Bandgap only current                                --     --         360   uA
   Ihp    Low-power buffer current                            --     --               mA
VLOAD     High-power buffer current                                              1    mV
          Load regulation
                                                           --             2   --
               current = + 1.0 mA
                                                           --             5   --
               current = - 1.0 mA

Tstup Buffer startup time                                  --             --  100        s

Vvdrift Voltage drift (Vmax -Vmin across the full voltage  --             2   --      mV                              1

          range)

1. See the chip's Reference Manual for the appropriate settings of the VREF Status and Control register.
2. Load regulation voltage is the difference between the VREF_OUT voltage with no load vs. voltage with defined load

                  Table 36. VREF limited-range operating requirements

Symbol Description                                                 Min.       Max.    Unit   Notes
                                                                    0          50
TA        Temperature                                                                 C

                  Table 37. VREF limited-range operating behaviors

Symbol Description                                                 Min.       Max.    Unit   Notes

Vout      Voltage reference output with factory trim               1.173      1.225   V

6.7 Timers

See General switching specifications.

6.8 Communication interfaces

                       K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                                                                            55
Peripheral operating requirements and behaviors

6.8.1 Ethernet switching specifications

The following timing specs are defined at the chip I/O pin and must be translated
appropriately to arrive at timing specs/constraints for the physical interface.

6.8.1.1 MII signal switching specifications

The following timing specs meet the requirements for MII style interfaces for a range of
transceiver devices.

            Table 38. MII signal switching specifications

    Symbol  Description                                                Min.  Max.    Unit
       --   RXCLK frequency                                             --    25    MHz
      MII1  RXCLK pulse width high                                     35%   65%   RXCLK
                                                                                   period
    MII2    RXCLK pulse width low                                      35%   65%   RXCLK
                                                                                   period
    MII3    RXD[3:0], RXDV, RXER to RXCLK setup                          5    --      ns
                                                                         5    --      ns
    MII4    RXCLK to RXD[3:0], RXDV, RXER hold                          --    25    MHz
                                                                       35%   65%   TXCLK
    --      TXCLK frequency                                                        period
                                                                       35%   65%   TXCLK
    MII5    TXCLK pulse width high                                                 period
                                                                         2    --      ns
    MII6    TXCLK pulse width low                                       --    25      ns

    MII7    TXCLK to TXD[3:0], TXEN, TXER invalid

    MII8    TXCLK to TXD[3:0], TXEN, TXER valid

                                                   MII6        MII5

            TXCLK (input)           MII8                         MII7
            TXD[n:0]                               Valid data
            TXEN
            TXER                                   Valid data
                                                   Valid data

            Figure 20. MII transmit signal timing diagram

            K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

56                                                                           Freescale Semiconductor, Inc.
                                                          Peripheral operating requirements and behaviors

                               MII2                 MII1

       RXCLK (input)           MII3                 MII4
       RXD[n:0]
       RXDV                    Valid data
       RXER
                               Valid data
                               Valid data

                               Figure 21. MII receive signal timing diagram

6.8.1.2 RMII signal switching specifications

The following timing specs meet the requirements for RMII style interfaces for a range of
transceiver devices.

                               Table 39. RMII signal switching specifications

Num   Description                                        Min.                 Max.      Unit
  --   EXTAL frequency (RMII input clock RMII_CLK)         --                   50
       RMII_CLK pulse width high                          35%                  65%      MHz
RMII1                                                                                RMII_CLK
       RMII_CLK pulse width low                           35%                  65%
RMII2                                                                                  period
       RXD[1:0], CRS_DV, RXER to RMII_CLK setup             4                   --   RMII_CLK
RMII3  RMII_CLK to RXD[1:0], CRS_DV, RXER hold              2                   --
RMII4  RMII_CLK to TXD[1:0], TXEN invalid                   4                   --     period
RMII7  RMII_CLK to TXD[1:0], TXEN valid                    --                   15        ns
RMII8                                                                                     ns
                                                                                          ns
                                                                                          ns

6.8.2 USB electrical specifications

The USB electricals for the USB On-the-Go module conform to the standards
documented by the Universal Serial Bus Implementers Forum. For the most up-to-date
standards, visit usb.org.

       K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                                                  57
Peripheral operating requirements and behaviors

6.8.3 USB DCD electrical specifications

                                Table 40. USB DCD electrical specifications

Symbol    Description                                               Min.         Typ.      Max.   Unit
           USB_DP source voltage (up to 250 A)
VDP_SRC    Threshold voltage for logic high                          0.5          --        0.7    V
  VLGC     USB_DP source current
           USB_DM sink current                                       0.8          --        2.0    V
IDP_SRC   D- pulldown resistance for data pin contact detect
IDM_SINK   Data detect voltage                                       7            10        13     A
RDM_DWN
VDAT_REF                                                             50           100       150    A

                                                                     14.25        --        24.8   k

                                                                     0.25         0.33      0.4    V

6.8.4 USB VREG electrical specifications

                               Table 41. USB VREG electrical specifications

Symbol     Description                                         Min.        Typ.1      Max.  Unit   Notes
VREGIN                                                         2.7          --        5.5
           Input supply voltage                                 --         120        186       V
  IDDon    Quiescent current -- Run mode, load current
           equal zero, input supply (VREGIN) > 3.6 V            --         1.27        30   A
IDDstby   Quiescent current -- Standby mode, load current
           equal zero                                           --         650         --   A
  IDDoff   Quiescent current -- Shutdown mode                   --          --          4
                                                                                            nA
                VREGIN = 5.0 V and temperature=25 C                                       A

                Across operating voltage and temperature                                   mA
                                                                                            mA
ILOADrun   Maximum load current -- Run mode                    --           --        120
ILOADstby  Maximum load current -- Standby mode
VReg33out  Regulator output voltage -- Input supply            --           --          1
           (VREGIN) > 3.6 V
                                                               3            3.3        3.6      V
                Run mode
                                                               2.1          2.8        3.6      V
                Standby mode

VReg33out  Regulator output voltage -- Input supply            2.1          --         3.6      V  2
           (VREGIN) < 3.6 V, pass-through mode
  COUT                                                         1.76         2.2       8.16  F
  ESR      External output capacitor                                                        m
                                                               1            --        100
   ILIM    External output capacitor equivalent series
           resistance                                          --           290         --  mA

           Short circuit current

1. Typical values assume VREGIN = 5.0 V, Temp = 25 C unless otherwise stated.
2. Operating in pass-through mode: regulator output voltage equal to the input voltage minus a drop proportional to ILoad.

           K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

58                                                                                         Freescale Semiconductor, Inc.
                                                                                 Peripheral operating requirements and behaviors

6.8.5 CAN switching specifications
See General switching specifications.

6.8.6 DSPI switching specifications (limited voltage range)

The DMA Serial Peripheral Interface (DSPI) provides a synchronous serial bus with
master and slave operations. Many of the transfer attributes are programmable. The tables
below provide DSPI timing characteristics for classic SPI timing modes. Refer to the
DSPI chapter of the Reference Manual for information on the modified transfer formats
used for communicating with slower peripheral devices.

           Table 42. Master mode DSPI timing (limited voltage range)

Num                                    Description                              Min.                 Max.      Unit  Notes
           Operating voltage                                                     2.7                  3.6        V
DS1        Frequency of operation                                                 --                  25                1
DS2        DSPI_SCK output cycle time                                         2 x tBUS                 --      MHz      2
DS3        DSPI_SCK output high/low time                                    (tSCK/2) - 2         (tSCK/2) + 2   ns
           DSPI_PCSn valid to DSPI_SCK delay                                (tBUS x 2) -               --       ns
                                                                                  2                             ns
DS4 DSPI_SCK to DSPI_PCSn invalid delay                                     (tBUS x 2) -               --
                                                                                  2                             ns
DS5 DSPI_SCK to DSPI_SOUT valid                                                   --                  8.5
DS6 DSPI_SCK to DSPI_SOUT invalid                                                -2                    --       ns
DS7 DSPI_SIN to DSPI_SCK input setup                                             15                    --       ns
DS8 DSPI_SCK to DSPI_SIN input hold                                               0                    --       ns
                                                                                                                ns

1. The delay is programmable in SPIx_CTARn[PSSCK] and SPIx_CTARn[CSSCK].
2. The delay is programmable in SPIx_CTARn[PASC] and SPIx_CTARn[ASC].

DSPI_PCSn                      DS3                  DS2                          DS1             DS4

DSPI_SCK                       DS7  DS8
(CPOL=0)
DSPI_SIN                            First data                  Data             Last data
                                                           DS5
DSPI_SOUT                                                                   DS6

                                    First data                        Data            Last data

           Figure 22. DSPI classic SPI timing -- master mode

           K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                                                                               59
Peripheral operating requirements and behaviors

                      Table 43. Slave mode DSPI timing (limited voltage range)

    Num                                    Description                                    Min.               Max.      Unit
          Operating voltage                                                                2.7                3.6        V
    DS9   Frequency of operation                                                                             12.5
    DS10  DSPI_SCK input cycle time                                                     4 x tBUS               --      MHz
    DS11  DSPI_SCK input high/low time                                                (tSCK/2) - 2       (tSCK/2) + 2   ns
    DS12  DSPI_SCK to DSPI_SOUT valid                                                                         10        ns
    DS13  DSPI_SCK to DSPI_SOUT invalid                                                     --                 --       ns
    DS14  DSPI_SIN to DSPI_SCK input setup                                                  0                  --       ns
    DS15  DSPI_SCK to DSPI_SIN input hold                                                   2                  --       ns
    DS16  DSPI_SS active to DSPI_SOUT driven                                                7                 14        ns
          DSPI_SS inactive to DSPI_SOUT not driven                                          --                14        ns
                                                                                            --                          ns

    DSPI_SS                                         DS10                              DS9

    DSPI_SCK                      DS15                  DS12                          DS11               DS16
    (CPOL=0)                                                         Data                     Last data
    DSPI_SOUT                           First data                    Data
                             DS13             DS14
    DSPI_SIN
                                        First data                                    Last data

               Figure 23. DSPI classic SPI timing -- slave mode

6.8.7 DSPI switching specifications (full voltage range)

The DMA Serial Peripheral Interface (DSPI) provides a synchronous serial bus with
master and slave operations. Many of the transfer attributes are programmable. The tables
below provides DSPI timing characteristics for classic SPI timing modes. Refer to the
DSPI chapter of the Reference Manual for information on the modified transfer formats
used for communicating with slower peripheral devices.

               Table 44. Master mode DSPI timing (full voltage range)

    Num                      Description                                    Min.           Max.                Unit    Notes
    DS1                                                                                    3.6                   V        1
          Operating voltage                                                 1.71           12.5
                                                                                            --                 MHz
          Frequency of operation                                            --                                  ns

          DSPI_SCK output cycle time                                        4 x tBUS

                                        Table continues on the next page...

               K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

60                                                                                                       Freescale Semiconductor, Inc.
                                                                                         Peripheral operating requirements and behaviors

           Table 44. Master mode DSPI timing (full voltage range) (continued)

Num                                    Description                              Min.                 Max.      Unit          Notes
DS2        DSPI_SCK output high/low time                                    (tSCK/2) - 4         (tSCK/2) + 4   ns              2
DS3        DSPI_PCSn valid to DSPI_SCK delay                                (tBUS x 2) -                        ns              3
                                                                                                      --
DS4        DSPI_SCK to DSPI_PCSn invalid delay                                    4                             ns
                                                                            (tBUS x 2) -              --
DS5        DSPI_SCK to DSPI_SOUT valid                                                                          ns
DS6        DSPI_SCK to DSPI_SOUT invalid                                          4                   10        ns
DS7        DSPI_SIN to DSPI_SCK input setup                                       --                  --        ns
DS8        DSPI_SCK to DSPI_SIN input hold                                      -4.5                  --        ns
                                                                                20.5                  --
                                                                                  0

1. The DSPI module can operate across the entire operating voltage for the processor, but to run across the full voltage
     range the maximum frequency of operation is reduced.

2. The delay is programmable in SPIx_CTARn[PSSCK] and SPIx_CTARn[CSSCK].
3. The delay is programmable in SPIx_CTARn[PASC] and SPIx_CTARn[ASC].

DSPI_PCSn                      DS3              DS2                              DS1             DS4

DSPI_SCK                       DS7  DS8
(CPOL=0)
DSPI_SIN                            First data                  Data             Last data
                                                           DS5
DSPI_SOUT                                                                   DS6

                                    First data                        Data            Last data

           Figure 24. DSPI classic SPI timing -- master mode

           Table 45. Slave mode DSPI timing (full voltage range)

Num                                         Description                                         Min.               Max.      Unit
           Operating voltage                                                                    1.71                3.6        V
DS9        Frequency of operation                                                                --                6.25
DS10       DSPI_SCK input cycle time                                                          8 x tBUS              --       MHz
DS11       DSPI_SCK input high/low time                                                     (tSCK/2) - 4       (tSCK/2) + 4   ns
DS12       DSPI_SCK to DSPI_SOUT valid                                                           --                 20        ns
DS13       DSPI_SCK to DSPI_SOUT invalid                                                                            --        ns
DS14       DSPI_SIN to DSPI_SCK input setup                                                       0                 --        ns
DS15       DSPI_SCK to DSPI_SIN input hold                                                        2                 --        ns
DS16       DSPI_SS active to DSPI_SOUT driven                                                     7                 19        ns
           DSPI_SS inactive to DSPI_SOUT not driven                                              --                 19        ns
                                                                                                 --                           ns

           K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                                                                                       61
Peripheral operating requirements and behaviors

    DSPI_SS                                               DS10                       DS9

    DSPI_SCK                            DS15              DS12                       DS11               DS16
    (CPOL=0)                                                           Data                  Last data
    DSPI_SOUT                                 First data                Data
                                    DS13            DS14
    DSPI_SIN
                                              First data                             Last data

                Figure 25. DSPI classic SPI timing -- slave mode

6.8.8 Inter-Integrated Circuit Interface (I2C) timing

                                                Table 46. I 2C timing

    Characteristic                            Symbol      Standard Mode                                 Fast Mode      Unit

                                                          Minimum Maximum Minimum Maximum

    SCL Clock Frequency                       fSCL        0                   100         0                   400      kHz

Hold time (repeated) START condition. tHD; STA            4                   --          0.6                      --  s

After this period, the first clock pulse is

    generated.

    LOW period of the SCL clock               tLOW        4.7                 --          1.3                      --  s

    HIGH period of the SCL clock              tHIGH       4                   --          0.6                      --  s

    Set-up time for a repeated START          tSU; STA    4.7                 --          0.6                      --  s

    condition

    Data hold time for I2C bus devices        tHD; DAT    01                  3.452       03                  0.91     s

    Data set-up time                          tSU; DAT    2504                --     1002, 5                       --  ns

    Rise time of SDA and SCL signals          tr          --                  1000   20 +0.1Cb6               300      ns

    Fall time of SDA and SCL signals          tf          --                  300    20 +0.1Cb5               300      ns

    Set-up time for STOP condition            tSU; STO    4                   --          0.6                      --  s

    Bus free time between STOP and            tBUF        4.7                 --          1.3                      --  s

    START condition

    Pulse width of spikes that must be        tSP         N/A                 N/A         0                   50       ns

    suppressed by the input filter

1. The master mode I2C deasserts ACK of an address byte simultaneously with the falling edge of SCL. If no slaves
     acknowledge this address byte, then a negative hold time can result, depending on the edge rates of the SDA and SCL
     lines.

2. The maximum tHD; DAT must be met only if the device does not stretch the LOW period (tLOW) of the SCL signal.
3. Input signal Slew = 10ns and Output Load = 50pf
4. Set-up time in slave-transmitter mode is 1 IPBus clock period, if the TX FIFO is empty.
5. A Fast mode I2C bus device can be used in a Standard mode I2C bus system, but the requirement tSU; DAT  250 ns must

     then be met. This is automatically the case if the device does not stretch the LOW period of the SCL signal. If such a
     device does stretch the LOW period of the SCL signal, then it must output the next data bit to the SDA line trmax + tSU; DAT
     = 1000 + 250 = 1250 ns (according to the Standard mode I2C bus specification) before the SCL line is released.

                      K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

62                                                                                                      Freescale Semiconductor, Inc.
                                                                        Peripheral operating requirements and behaviors

6. Cb = total capacitance of the one bus line in pF.

SDA          tLOW      tr                tSU; DAT     tf                tHD; STA     tSP        tr      tBUF

      tf
SCL

          S  tHD; STA          tHD; DAT  tHIGH            tSU; STA  SR                tSU; STO       P        S

          Figure 26. Timing definition for fast and standard mode devices on the I2C bus

6.8.9 UART switching specifications
See General switching specifications.

6.8.10 SDHC specifications

The following timing specs are defined at the chip I/O pin and must be translated
appropriately to arrive at timing specs/constraints for the physical interface.

                               Table 47. SDHC switching specifications

Num          Symbol        Description                                            Min.          Max.          Unit

SD1             fpp                                       Card input clock                                    kHz
                fpp                                                                                           MHz
SD2             fpp    Clock frequency (low speed)                                0             400           MHz
SD3             fOD                                                                                           kHz
SD4             tWL    Clock frequency (SD\SDIO full speed\high speed)            0             25\50          ns
SD5            tWH                                                                                             ns
SD6            tTLH    Clock frequency (MMC full speed\high speed)                0             20\50          ns
SD7            tTHL                                                                                            ns
SD8                    Clock frequency (identification mode)                      0             400
                tOD                                                                                            ns
                       Clock low time                                             7             --
               tISU                                                                                            ns
                tIH    Clock high time                                            7             --             ns

                       Clock rise time                                            --            3

                       Clock fall time                                            --            3

                       SDHC output / card inputs SDHC_CMD, SDHC_DAT (reference to SDHC_CLK)

                       SDHC output delay (output valid)                           -5            8.3

                           SDHC input / card inputs SDHC_CMD, SDHC_DAT (reference to SDHC_CLK)

                       SDHC input setup time                                      5             --

                       SDHC input hold time                                       0             --

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Freescale Semiconductor, Inc.                                                                                       63
Peripheral operating requirements and behaviors

                          SD3  SD2                    SD1

    SDHC_CLK

                          SD6

    Output SDHC_CMD

    Output SDHC_DAT[3:0]       SD7               SD8
    Input SDHC_CMD

    Input SDHC_DAT[3:0]

                               Figure 27. SDHC timing

6.8.11 I2S switching specifications

This section provides the AC timings for the I2S in master (clocks driven) and slave
modes (clocks input). All timings are given for non-inverted serial clock polarity
(TCR[TSCKP] = 0, RCR[RSCKP] = 0) and a non-inverted frame sync (TCR[TFSI] = 0,
RCR[RFSI] = 0). If the polarity of the clock and/or the frame sync have been inverted, all
the timings remain valid by inverting the clock signal (I2S_BCLK) and/or the frame sync
(I2S_FS) shown in the figures below.

              Table 48. I2S master mode timing (limited voltage range)

    Num  Description                                         Min.                Max.        Unit
         Operating voltage                                    2.7                3.6          V
     S1  I2S_MCLK cycle time                               2 x tSYS                           ns
     S2  I2S_MCLK pulse width high/low                       45%                 55%
     S3  I2S_BCLK cycle time                               5 x tSYS               --   MCLK period
     S4  I2S_BCLK pulse width high/low                       45%                 55%          ns
     S5  I2S_BCLK to I2S_FS output valid                      --                  15
     S6  I2S_BCLK to I2S_FS output invalid                   -2.5                 --   BCLK period
     S7  I2S_BCLK to I2S_TXD valid                            --                  15          ns
     S8  I2S_BCLK to I2S_TXD invalid                          -3                  --          ns
     S9  I2S_RXD/I2S_FS input setup before I2S_BCLK           20                  --          ns
    S10  I2S_RXD/I2S_FS input hold after I2S_BCLK              0                  --          ns
                                                                                              ns
                                                                                              ns

                         K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

64                                                                   Freescale Semiconductor, Inc.
                                   S1      S2                                             Peripheral operating requirements and behaviors

                                                                             S2

I2S_MCLK (output)                      S3
I2S_BCLK (output)
I2S_FS (output)                                                          S4
I2S_FS (input)                 S4
I2S_TXD
I2S_RXD            S5                                                                                 S6

                               S9                                                                     S10
                                                                                                            S8
                   S7                                                             S7
                                                                             S8

                               S9              S10

                               Figure 28. I2S timing -- master mode

                   Table 49. I2S slave mode timing (limited voltage range)

Num  Description                                                                        Min.    Max.        Unit
     Operating voltage                                                                   2.7    3.6          V
S11  I2S_BCLK cycle time (input)                                                      8 x tSYS   --          ns
S12  I2S_BCLK pulse width high/low (input)                                              45%     55%
S13  I2S_FS input setup before I2S_BCLK                                                  10      --   MCLK period
S14  I2S_FS input hold after I2S_BCLK                                                     3      --          ns
S15  I2S_BCLK to I2S_TXD/I2S_FS output valid                                             --      20          ns
S16  I2S_BCLK to I2S_TXD/I2S_FS output invalid                                            0      --          ns
S17  I2S_RXD setup before I2S_BCLK                                                       10      --          ns
S18  I2S_RXD hold after I2S_BCLK                                                          2      --          ns
                                                                                                             ns

                   K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                                                                   65
Peripheral operating requirements and behaviors

I2S_BCLK (input)                                    S11       S12                                                        S16
I2S_FS (output)                S12                                                                        S14
I2S_FS (input)    S15                                                                      S15
I2S_TXD                                                                   S16                                               S16
I2S_RXD                             S13

                  S15

                  S17                                    S18

                  Figure 29. I2S timing -- slave modes

                  Table 50. I2S master mode timing (full voltage range)

    Num           Description                                                                     Min.    Max.        Unit
                  Operating voltage                                                               1.71    3.6          V
     S1           I2S_MCLK cycle time                                                           2 x tSYS               ns
     S2           I2S_MCLK pulse width high/low                                                   45%     55%
     S3           I2S_BCLK cycle time                                                           5 x tSYS   --   MCLK period
     S4           I2S_BCLK pulse width high/low                                                   45%     55%          ns
     S5           I2S_BCLK to I2S_FS output valid                                                  --      15
     S6           I2S_BCLK to I2S_FS output invalid                                               -4.3     --   BCLK period
     S7           I2S_BCLK to I2S_TXD valid                                                        --      15          ns
     S8           I2S_BCLK to I2S_TXD invalid                                                     -4.6     --          ns
     S9           I2S_RXD/I2S_FS input setup before I2S_BCLK                                      23.9     --          ns
    S10           I2S_RXD/I2S_FS input hold after I2S_BCLK                                                 --          ns
                                                                                                    0                  ns
                                                                                                                       ns

                  Table 51. I2S slave mode timing (full voltage range)

    Num           Description                                                                     Min.    Max.        Unit
                  Operating voltage                                                               1.71    3.6          V
    S11           I2S_BCLK cycle time (input)                                                   8 x tSYS   --          ns
    S12           I2S_BCLK pulse width high/low (input)                                           45%     55%
    S13           I2S_FS input setup before I2S_BCLK                                               10      --   MCLK period
    S14           I2S_FS input hold after I2S_BCLK                                                 3.5     --          ns
    S15           I2S_BCLK to I2S_TXD/I2S_FS output valid                                          --     28.6         ns
    S16           I2S_BCLK to I2S_TXD/I2S_FS output invalid                                                --          ns
    S17           I2S_RXD setup before I2S_BCLK                                                     0      --          ns
    S18           I2S_RXD hold after I2S_BCLK                                                      10      --          ns
                                                                                                    2                  ns

                  K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

66                                                                                                        Freescale Semiconductor, Inc.
                                                                   Peripheral operating requirements and behaviors

6.9 Human-machine interfaces (HMI)

6.9.1 TSI electrical specifications

                                    Table 52. TSI electrical specifications

Symbol Description                                           Min.   Typ.      Max.    Unit    Notes
                                                            1.71      --       3.6      V
VDDTSI    Operating voltage                                          20       500      pF        1
CELE                                                         1      5.5      12.7               2
fREFmax   Target electrode capacitance range                  --     0.5       4.0    MHz        3
fELEmax                                                       --      1        1.2    MHz
CREF     Reference oscillator frequency                     0.5     600      760      pF        4
VDELTA                                                       100                       mV     3,5
  IREF    Electrode oscillator frequency                           1.133       1.5     A
                                                              --     36        50             3,6
          Internal reference capacitor                        --                       A
                                                                   1.133       1.5               7
          Oscillator delta voltage                            --     36        50   fF/count     8
                                                              --             38400  fF/count     9
          Reference oscillator current source base current    --   8.3333    38400  fF/count    10
               1uA setting (REFCHRG=0)                       --   8.3333    38400  fF/count
               32uA setting (REFCHRG=31)                     --   8.3333      --               11
                                                            0.003              16      bits
IELE Electrode oscillator current source base current         --    12.5       25      s        12
                1uA setting (EXTCHRG=0)                     8       --       --      A
                32uA setting (EXTCHRG=31)                   --     15        2.5     A
                                                              --     55
Pres5 Electrode capacitance measurement precision                    1.3

Pres20 Electrode capacitance measurement precision

Pres100 Electrode capacitance measurement precision

MaxSens Maximum sensitivity

Res Resolution

TCon20   Response time @ 20 pF
ITSI_RUN  Current added in run mode
ITSI_LP  Low power mode current adder

1. The TSI module is functional with capacitance values outside this range. However, optimal performance is not guaranteed.
2. CAPTRM=7, DELVOL=7, and fixed external capacitance of 20 pF.
3. CAPTRM=0, DELVOL=2, and fixed external capacitance of 20 pF.
4. CAPTRM=0, EXTCHRG=9, and fixed external capacitance of 20 pF.
5. The programmable current source value is generated by multiplying the SCANC[REFCHRG] value and the base current.
6. The programmable current source value is generated by multiplying the SCANC[EXTCHRG] value and the base current.
7. Measured with a 5 pF electrode, reference oscillator frequency of 10 MHz, PS = 128, NSCN = 8; Iext = 16.
8. Measured with a 20 pF electrode, reference oscillator frequency of 10 MHz, PS = 128, NSCN = 2; Iext = 16.
9. Measured with a 20 pF electrode, reference oscillator frequency of 10 MHz, PS = 16, NSCN = 3; Iext = 16.
10. Sensitivity defines the minimum capacitance change when a single count from the TSI module changes, it is equal to (Cref

     * Iext)/( Iref * PS * NSCN). Sensitivity depends on the configuration used. The typical value listed is based on the following
     configuration: Iext = 5 A, EXTCHRG = 4, PS = 128, NSCN = 2, Iref = 16 A, REFCHRG = 15, Cref = 1.0 pF. The
     minimum sensitivity describes the smallest possible capacitance that can be measured by a single count (this is the best
     sensitivity but is described as a minimum because it's the smallest number). The minimum sensitivity parameter is based
     on the following configuration: Iext = 1 A, EXTCHRG = 0, PS = 128, NSCN = 32, Iref = 32 A, REFCHRG = 31, Cref= 0.5
     pF
11. Time to do one complete measurement of the electrode. Sensitivity resolution of 0.0133 pF, PS = 0, NSCN = 0, 1
     electrode, DELVOL = 2, EXTCHRG = 15.
12. CAPTRM=7, DELVOL=2, REFCHRG=0, EXTCHRG=4, PS=7, NSCN=0F, LPSCNITV=F, LPO is selected (1 kHz), and
     fixed external capacitance of 20 pF. Data is captured with an average of 7 periods window.

                    K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                                                        67
Dimensions

7 Dimensions

7.1 Obtaining package dimensions

Package dimensions are provided in package drawings.

To find a package drawing, go to freescale.com and perform a keyword search for the
drawing's document number:

             If you want the drawing for this package                              Then use this document number
144-pin LQFP                                                     98ASS23177W
144-pin MAPBGA                                                   98ASA00222D

8 Pinout

8.1 K60 Signal Multiplexing and Pin Assignments

The following table shows the signals available on each pin and the locations of these
pins on the devices supported by this document. The Port Control Module is responsible
for selecting which ALT functionality is available on each pin.

144 144 Pin Name Default       ALT0  ALT1              ALT2         ALT3  ALT4         ALT5  ALT6      ALT7       EzPort

LQFP MAP

    BGA

-- L5 RESERVED RESERVED RESERVED

-- M5 NC           NC     NC

-- A10 NC          NC     NC

-- B10 NC          NC     NC

-- C10 NC          NC     NC

    1 D3 PTE0      ADC1_SE4a ADC1_SE4a PTE0            SPI1_PCS1 UART1_TX SDHC0_D1           I2C1_SDA

    2 D2 PTE1/     ADC1_SE5a ADC1_SE5a PTE1/           SPI1_SOUT UART1_RX SDHC0_D0           I2C1_SCL

          LLWU_P0                    LLWU_P0

    3 D1 PTE2/     ADC1_SE6a ADC1_SE6a PTE2/           SPI1_SCK UART1_CTS_ SDHC0_DCLK

          LLWU_P1                    LLWU_P1                     b

    4 E4 PTE3      ADC1_SE7a ADC1_SE7a PTE3            SPI1_SIN  UART1_RTS_ SDHC0_CMD
                                                                 b

    5 E5 VDD       VDD    VDD

    6 F6 VSS       VSS    VSS

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68                                                                                           Freescale Semiconductor, Inc.
144 144 Pin Name Default            ALT0   ALT1     ALT2     ALT3  ALT4             ALT5  ALT6        ALT7  Pinout
                                                                                                            EzPort

LQFP MAP

BGA

7 E3 PTE4/         DISABLED                PTE4/    SPI1_PCS0 UART3_TX SDHC0_D3
                                           LLWU_P2
          LLWU_P2

8 E2 PTE5          DISABLED                PTE5     SPI1_PCS2 UART3_RX SDHC0_D2

9 E1 PTE6          DISABLED                PTE6     SPI1_PCS3 UART3_CTS_ I2S0_MCLK        I2S0_CLKIN

                                                          b

10 F4 PTE7         DISABLED                PTE7           UART3_RTS_ I2S0_RXD
                                                          b

11 F3 PTE8         DISABLED                PTE8           UART5_TX I2S0_RX_FS

12 F2 PTE9         DISABLED                PTE9           UART5_RX I2S0_RX_
                                                                        BCLK

13 F1 PTE10        DISABLED                PTE10          UART5_CTS_ I2S0_TXD
                                                          b

14 G4 PTE11        DISABLED                PTE11          UART5_RTS_ I2S0_TX_FS
                                                          b

15 G3 PTE12        DISABLED                PTE12                   I2S0_TX_
                                                                   BCLK

16 E6 VDD          VDD         VDD

17 F7 VSS          VSS         VSS

18 H3 VSS          VSS         VSS

19 H1 USB0_DP USB0_DP USB0_DP

20 H2 USB0_DM USB0_DM USB0_DM

21 G1 VOUT33 VOUT33 VOUT33

22 G2 VREGIN VREGIN VREGIN

23 J1 ADC0_DP1 ADC0_DP1 ADC0_DP1

24 J2 ADC0_DM1 ADC0_DM1 ADC0_DM1

25 K1 ADC1_DP1 ADC1_DP1 ADC1_DP1

26 K2 ADC1_DM1 ADC1_DM1 ADC1_DM1

27 L1 PGA0_DP/ PGA0_DP/ PGA0_DP/
            ADC0_DP0/ ADC0_DP0/ ADC0_DP0/
            ADC1_DP3 ADC1_DP3 ADC1_DP3

28 L2 PGA0_DM/ PGA0_DM/ PGA0_DM/
            ADC0_DM0/ ADC0_DM0/ ADC0_DM0/
            ADC1_DM3 ADC1_DM3 ADC1_DM3

29 M1 PGA1_DP/ PGA1_DP/ PGA1_DP/
            ADC1_DP0/ ADC1_DP0/ ADC1_DP0/
            ADC0_DP3 ADC0_DP3 ADC0_DP3

30 M2 PGA1_DM/ PGA1_DM/ PGA1_DM/
            ADC1_DM0/ ADC1_DM0/ ADC1_DM0/
            ADC0_DM3 ADC0_DM3 ADC0_DM3

31 H5 VDDA         VDDA        VDDA

32 G5 VREFH        VREFH       VREFH

33 G6 VREFL        VREFL       VREFL

34 H6 VSSA         VSSA        VSSA

                             K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

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Pinout

144 144 Pin Name Default            ALT0   ALT1     ALT2        ALT3        ALT4       ALT5  ALT6    ALT7          EzPort

LQFP MAP

    BGA

35 K3 ADC1_SE16/ ADC1_SE16/ ADC1_SE16/
            CMP2_IN2/ CMP2_IN2/ CMP2_IN2/
            ADC0_SE22 ADC0_SE22 ADC0_SE22

36 J3 ADC0_SE16/ ADC0_SE16/ ADC0_SE16/
            CMP1_IN2/ CMP1_IN2/ CMP1_IN2/
            ADC0_SE21 ADC0_SE21 ADC0_SE21

37 M3 VREF_OUT/ VREF_OUT/ VREF_OUT/
            CMP1_IN5/ CMP1_IN5/ CMP1_IN5/
            CMP0_IN5/ CMP0_IN5/ CMP0_IN5/
            ADC1_SE18 ADC1_SE18 ADC1_SE18

38 L3 DAC0_OUT/ DAC0_OUT/ DAC0_OUT/
            CMP1_IN3/ CMP1_IN3/ CMP1_IN3/
            ADC0_SE23 ADC0_SE23 ADC0_SE23

39 L4 DAC1_OUT/ DAC1_OUT/ DAC1_OUT/
            CMP2_IN3/ CMP2_IN3/ CMP2_IN3/
            ADC1_SE23 ADC1_SE23 ADC1_SE23

40 M7 XTAL32         XTAL32    XTAL32

41 M6 EXTAL32 EXTAL32 EXTAL32

42 L6 VBAT           VBAT      VBAT

43 -- VDD            VDD       VDD

44 -- VSS            VSS       VSS

45 M4 PTE24          ADC0_SE17 ADC0_SE17 PTE24      CAN1_TX  UART4_TX                        EWM_OUT_b
                                                    CAN1_RX                                  EWM_IN
46 K5 PTE25          ADC0_SE18 ADC0_SE18 PTE25               UART4_RX                        RTC_CLKOUT USB_CLKIN

47 K4 PTE26          DISABLED              PTE26             UART4_CTS_ ENET_1588_

                                                             b              CLKIN

48 J4 PTE27          DISABLED              PTE27             UART4_RTS_
                                                             b

49 H4 PTE28          DISABLED              PTE28
50 J5 PTA0                                 PTA0
                     JTAG_TCLK/ TSI0_CH1            UART0_CTS_ FTM0_CH5                              JTAG_TCLK/ EZP_CLK
51 J6 PTA1           SWD_CLK/              PTA1     b                                                SWD_CLK
52 K6 PTA2           EZP_CLK               PTA2

53 K7 PTA3           JTAG_TDI/ TSI0_CH2    PTA3     UART0_RX FTM0_CH6                                JTAG_TDI EZP_DI
54 L7 PTA4/          EZP_DI                PTA4/
                                           LLWU_P3
            LLWU_P3  JTAG_TDO/ TSI0_CH3    PTA5     UART0_TX FTM0_CH7                                JTAG_TDO/ EZP_DO
55 M8 PTA5           TRACE_SWO/                                                                      TRACE_SWO
                     EZP_DO

                     JTAG_TMS/ TSI0_CH4             UART0_RTS_ FTM0_CH0                              JTAG_TMS/
                     SWD_DIO                        b                                                SWD_DIO

                     NMI_b/    TSI0_CH5                           FTM0_CH1                           NMI_b         EZP_CS_b

                     EZP_CS_b

                     DISABLED                                FTM0_CH2 RMII0_RXER/ CMP2_OUT I2S0_RX_  JTAG_TRST

                                                                            MII0_RXER        BCLK

56 E7 VDD            VDD       VDD

57 G7 VSS            VSS       VSS

58 J7 PTA6           DISABLED              PTA6              FTM0_CH3                                TRACE_
                                                             FTM0_CH4                                CLKOUT
59 J8 PTA7           ADC0_SE10 ADC0_SE10 PTA7
                                                                                                     TRACE_D3

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

70                                                                                           Freescale Semiconductor, Inc.
144 144 Pin Name Default             ALT0  ALT1           ALT2         ALT3        ALT4      ALT5  ALT6        ALT7      Pinout
                                                                                                                         EzPort
LQFP MAP
                                                                                                                               71
BGA

60 K8 PTA8           ADC0_SE11 ADC0_SE11 PTA8                       FTM1_CH0                       FTM1_QD_ TRACE_D2
                                                                                                   PHA

61 L8 PTA9           DISABLED              PTA9                     FTM1_CH1 MII0_RXD3             FTM1_QD_ TRACE_D1
                                                                                                   PHB

62 M9 PTA10          DISABLED              PTA10                    FTM2_CH0 MII0_RXD2             FTM2_QD_ TRACE_D0
                                                                                                   PHA

63 L9 PTA11          DISABLED              PTA11                    FTM2_CH1 MII0_RXCLK            FTM2_QD_
                                                                                                   PHB

64 K9 PTA12          CMP2_IN0 CMP2_IN0 PTA12              CAN0_TX   FTM1_CH0 RMII0_RXD1/           I2S0_TXD    FTM1_QD_
                                                                                  MII0_RXD1                    PHA

65 J9 PTA13/         CMP2_IN1 CMP2_IN1 PTA13/             CAN0_RX   FTM1_CH1 RMII0_RXD0/           I2S0_TX_FS FTM1_QD_
            LLWU_P4                              LLWU_P4                          MII0_RXD0                      PHB

66 L10 PTA14         DISABLED              PTA14          SPI0_PCS0 UART0_TX RMII0_CRS_            I2S0_TX_
                                                                                                   BCLK
                                                                              DV/

                                                                              MII0_RXDV

67 L11 PTA15         DISABLED              PTA15          SPI0_SCK UART0_RX RMII0_TXEN/            I2S0_RXD

                                                                              MII0_TXEN

68 K10 PTA16         DISABLED              PTA16          SPI0_SOUT UART0_CTS_ RMII0_TXD0/         I2S0_RX_FS

                                                                    b         MII0_TXD0

69 K11 PTA17         ADC1_SE17 ADC1_SE17 PTA17            SPI0_SIN  UART0_RTS_ RMII0_TXD1/         I2S0_MCLK I2S0_CLKIN

                                                                    b         MII0_TXD1

70 E8 VDD            VDD        VDD

71 G8 VSS            VSS        VSS

72 M12 PTA18         EXTAL      EXTAL      PTA18                    FTM0_FLT2 FTM_CLKIN0

73 M11 PTA19         XTAL       XTAL       PTA19                    FTM1_FLT0 FTM_CLKIN1           LPT0_ALT1

74 L12 RESET_b RESET_b RESET_b

75 K12 PTA24         DISABLED              PTA24                              MII0_TXD2            FB_A29

76 J12 PTA25         DISABLED              PTA25                              MII0_TXCLK           FB_A28

77 J11 PTA26         DISABLED              PTA26                              MII0_TXD3            FB_A27

78 J10 PTA27         DISABLED              PTA27                              MII0_CRS             FB_A26

79 H12 PTA28         DISABLED              PTA28                              MII0_TXER            FB_A25

80 H11 PTA29         DISABLED              PTA29                              MII0_COL             FB_A24

81 H10 PTB0/         ADC0_SE8/  ADC0_SE8/  PTB0/          I2C0_SCL  FTM1_CH0 RMII0_MDIO/           FTM1_QD_
            LLWU_P5  ADC1_SE8/  ADC1_SE8/  LLWU_P5                                MII0_MDIO        PHA
                     TSI0_CH0   TSI0_CH0

82 H9 PTB1           ADC0_SE9/ ADC0_SE9/ PTB1             I2C0_SDA  FTM1_CH1 RMII0_MDC/            FTM1_QD_
                     ADC1_SE9/ ADC1_SE9/                                          MII0_MDC         PHB
                     TSI0_CH6 TSI0_CH6

83 G12 PTB2          ADC0_SE12/ ADC0_SE12/ PTB2           I2C0_SCL  UART0_RTS_ ENET0_1588_         FTM0_FLT3
                     TSI0_CH7 TSI0_CH7
                                                                    b         TMR0

84 G11 PTB3          ADC0_SE13/ ADC0_SE13/ PTB3           I2C0_SDA  UART0_CTS_ ENET0_1588_         FTM0_FLT0
                     TSI0_CH8 TSI0_CH8
                                                                    b         TMR1

85 G10 PTB4          ADC1_SE10 ADC1_SE10 PTB4                                 ENET0_1588_          FTM1_FLT0
                                                                              TMR2

86 G9 PTB5           ADC1_SE11 ADC1_SE11 PTB5                                 ENET0_1588_          FTM2_FLT0
                                                                              TMR3

                                    K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.
Freescale Semiconductor, Inc.
Pinout

144 144 Pin Name Default        ALT0  ALT1                 ALT2          ALT3     ALT4      ALT5     ALT6       ALT7  EzPort

LQFP MAP

    BGA

87 F12 PTB6           ADC1_SE12 ADC1_SE12 PTB6                                              FB_AD23

88 F11 PTB7           ADC1_SE13 ADC1_SE13 PTB7                                              FB_AD22

89 F10 PTB8                           PTB8                            UART3_RTS_            FB_AD21

                                                                      b

90 F9 PTB9                            PTB9                 SPI1_PCS1 UART3_CTS_             FB_AD20

                                                                      b

91 E12 PTB10          ADC1_SE14 ADC1_SE14 PTB10            SPI1_PCS0 UART3_RX               FB_AD19 FTM0_FLT1

92 E11 PTB11          ADC1_SE15 ADC1_SE15 PTB11            SPI1_SCK UART3_TX                FB_AD18 FTM0_FLT2

93 H7 VSS             VSS  VSS

94 F5 VDD             VDD  VDD

95 E10 PTB16          TSI0_CH9 TSI0_CH9 PTB16              SPI1_SOUT UART0_RX               FB_AD17 EWM_IN

96 E9 PTB17           TSI0_CH10 TSI0_CH10 PTB17            SPI1_SIN UART0_TX                FB_AD16 EWM_OUT_b

97 D12 PTB18          TSI0_CH11 TSI0_CH11 PTB18            CAN0_TX    FTM2_CH0 I2S0_TX_     FB_AD15  FTM2_QD_
                                                                                    BCLK             PHA

98 D11 PTB19          TSI0_CH12 TSI0_CH12 PTB19            CAN0_RX FTM2_CH1 I2S0_TX_FS FB_OE_b       FTM2_QD_
                                                                                                     PHB

99 D10 PTB20                          PTB20                SPI2_PCS0                        FB_AD31 CMP0_OUT

100 D9 PTB21                          PTB21                SPI2_SCK                         FB_AD30 CMP1_OUT

101 C12 PTB22                         PTB22                SPI2_SOUT                        FB_AD29 CMP2_OUT

102 C11 PTB23                         PTB23                SPI2_SIN SPI0_PCS5               FB_AD28

103 B12 PTC0          ADC0_SE14/ ADC0_SE14/ PTC0           SPI0_PCS4 PDB0_EXTRG I2S0_TXD FB_AD14
                      TSI0_CH13 TSI0_CH13

104 B11 PTC1/         ADC0_SE15/ ADC0_SE15/ PTC1/          SPI0_PCS3 UART1_RTS_ FTM0_CH0 FB_AD13
             LLWU_P6  TSI0_CH14 TSI0_CH14 LLWU_P6                        b

105 A12 PTC2          ADC0_SE4b/ ADC0_SE4b/ PTC2           SPI0_PCS2 UART1_CTS_ FTM0_CH1 FB_AD12
                      CMP1_IN0/ CMP1_IN0/                                b
                      TSI0_CH15 TSI0_CH15

106 A11 PTC3/         CMP1_IN1 CMP1_IN1 PTC3/              SPI0_PCS1 UART1_RX FTM0_CH2 FB_CLKOUT
             LLWU_P7                              LLWU_P7

107 H8 VSS            VSS  VSS

108 -- VDD            VDD  VDD

109 A9 PTC4/                          PTC4/                SPI0_PCS0 UART1_TX FTM0_CH3 FB_AD11       CMP1_OUT
             LLWU_P8                  LLWU_P8

110 D8 PTC5/                          PTC5/                SPI0_SCK               LPT0_ALT2 FB_AD10 CMP0_OUT
             LLWU_P9                  LLWU_P9

111 C8 PTC6/          CMP0_IN0 CMP0_IN0 PTC6/              SPI0_SOUT PDB0_EXTRG             FB_AD9

          LLWU_P10                    LLWU_P10

112 B8 PTC7           CMP0_IN1 CMP0_IN1 PTC7               SPI0_SIN                         FB_AD8

113 A8 PTC8           ADC1_SE4b/ ADC1_SE4b/ PTC8                      I2S0_MCLK I2S0_CLKIN FB_AD7
                      CMP0_IN2 CMP0_IN2

114 D7 PTC9           ADC1_SE5b/ ADC1_SE5b/ PTC9                                  I2S0_RX_  FB_AD6   FTM2_FLT0
                      CMP0_IN3 CMP0_IN3                                           BCLK

115 C7 PTC10          ADC1_SE6b/ ADC1_SE6b/ PTC10          I2C1_SCL               I2S0_RX_FS FB_AD5
                      CMP0_IN4 CMP0_IN4

                           K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

72                                                                                                   Freescale Semiconductor, Inc.
144 144 Pin Name Default              ALT0  ALT1      ALT2         ALT3     ALT4      ALT5         ALT6       ALT7  Pinout
                                                                                                                    EzPort

LQFP MAP

BGA

116 B7 PTC11/          ADC1_SE7b ADC1_SE7b PTC11/     I2C1_SDA              I2S0_RXD FB_RW_b

          LLWU_P11                          LLWU_P11

117 A7 PTC12                                PTC12               UART4_RTS_         FB_AD27

                                                                b

118 D6 PTC13                                PTC13               UART4_CTS_         FB_AD26

                                                                b

119 C6 PTC14                                PTC14               UART4_RX           FB_AD25

120 B6 PTC15                                PTC15               UART4_TX           FB_AD24

121 -- VSS             VSS       VSS

122 -- VDD             VDD       VDD

123 A6 PTC16                                PTC16     CAN1_RX UART3_RX ENET0_1588_ FB_CS5_b/

                                                                            TMR0   FB_TSIZ1/

                                                                                   FB_BE23_16_

                                                                                   b

124 D5 PTC17                                PTC17     CAN1_TX UART3_TX ENET0_1588_ FB_CS4_b/

                                                                            TMR1   FB_TSIZ0/

                                                                                   FB_BE31_24_

                                                                                   b

125 C5 PTC18                                PTC18               UART3_RTS_ ENET0_1588_ FB_TBST_b/

                                                                b           TMR2   FB_CS2_b/

                                                                                   FB_BE15_8_b

126 B5 PTC19                                PTC19               UART3_CTS_ ENET0_1588_ FB_CS3_b/ FB_TA_b

                                                                b           TMR3   FB_BE7_0_b

127 A5 PTD0/                                PTD0/     SPI0_PCS0 UART2_RTS_         FB_ALE/
             LLWU_P12                                                              FB_CS1_b/
                                            LLWU_P12            b                  FB_TS_b

128 D4 PTD1            ADC0_SE5b ADC0_SE5b PTD1       SPI0_SCK UART2_CTS_          FB_CS0_b
                                                                    b

129 C4 PTD2/                                PTD2/     SPI0_SOUT UART2_RX           FB_AD4
             LLWU_P13
                                            LLWU_P13

130 B4 PTD3                                 PTD3      SPI0_SIN UART2_TX            FB_AD3

131 A4 PTD4/                                PTD4/     SPI0_PCS1 UART0_RTS_ FTM0_CH4 FB_AD2         EWM_IN
             LLWU_P14
                                            LLWU_P14            b

132 A3 PTD5            ADC0_SE6b ADC0_SE6b PTD5       SPI0_PCS2 UART0_CTS_ FTM0_CH5 FB_AD1         EWM_OUT_b
                                                                    b

133 A2 PTD6/           ADC0_SE7b ADC0_SE7b PTD6/      SPI0_PCS3 UART0_RX FTM0_CH6 FB_AD0           FTM0_FLT0

          LLWU_P15                          LLWU_P15

134 M10 VSS            VSS       VSS

135 F8 VDD             VDD       VDD

136 A1 PTD7                                 PTD7      CMT_IRO UART0_TX FTM0_CH7                    FTM0_FLT1

137 C9 PTD8            DISABLED             PTD8      I2C0_SCL UART5_RX                            FB_A16

138 B9 PTD9            DISABLED             PTD9      I2C0_SDA UART5_TX                            FB_A17

139 B3 PTD10           DISABLED             PTD10               UART5_RTS_                         FB_A18
                                                                b

140 B2 PTD11           DISABLED             PTD11     SPI2_PCS0 UART5_CTS_ SDHC0_                  FB_A19

                                                                b           CLKIN

                                 K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                                                                       73
Pinout

144 144     Pin Name    Default  ALT0  ALT1   ALT2       ALT3  ALT4      ALT5            ALT6  ALT7  EzPort
LQFP MAP
                      DISABLED
       BGA            DISABLED
                      DISABLED
141 B1 PTD12          DISABLED         PTD12  SPI2_SCK         SDHC0_D4        FB_A20
                                                               SDHC0_D5        FB_A21
142 C3 PTD13                           PTD13  SPI2_SOUT        SDHC0_D6        FB_A22
                                                               SDHC0_D7        FB_A23
143 C2 PTD14                           PTD14  SPI2_SIN

144 C1 PTD15                           PTD15  SPI2_PCS1

8.2 K60 Pinouts

The below figure shows the pinout diagram for the devices supported by this document.
Many signals may be multiplexed onto a single pin. To determine what signals can be
used on which pin, see the previous section.

                                 K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

74                                                                             Freescale Semiconductor, Inc.
                                                                                                                                                                                                                                                       Pinout

                                           PTE0 1   144 PTD15
                                           PTE1 2        143 PTD14
                                           PTE2 3             142 PTD13
                                           PTE3 4                  141 PTD12
                                            VDD 5                       140 PTD11
                                            VSS 6                            139 PTD10
                                           PTE4 7                                  138 PTD9
                                           PTE5 8                                       137 PTD8
                                           PTE6 9                                            136 PTD7
                                           PTE7 10                                                135 VDD
                                           PTE8 11                                                     134 VSS
                                           PTE9 12                                                           133 PTD6
                                         PTE10 13                                                                 132 PTD5
                                         PTE11 14                                                                      131 PTD4
                                         PTE12 15                                                                           130 PTD3
                                            VDD 16                                                                               129 PTD2
                                            VSS 17                                                                                     128 PTD1
                                            VSS 18                                                                                          127 PTD0
                                     USB0_DP 19                                                                                                  126 PTC19
                                    USB0_DM 20                                                                                                        125 PTC18
                                       VOUT33 21                                                                                                           124 PTC17
                                       VREGIN 22                                                                                                                 123 PTC16
                                   ADC0_DP1 23                                                                                                                        122 VDD
                                  ADC0_DM1 24                                                                                                                              121 VSS
                                   ADC1_DP1 25                                                                                                                                  120 PTC15
                                  ADC1_DM1 26                                                                                                                                        119 PTC14
   PGA0_DP/ADC0_DP0/ADC1_DP3 27                                                                                                                                                            118 PTC13
  PGA0_DM/ADC0_DM0/ADC1_DM3 28                                                                                                                                                                  117 PTC12
   PGA1_DP/ADC1_DP0/ADC0_DP3 29                                                                                                                                                                      116 PTC11
  PGA1_DM/ADC1_DM0/ADC0_DM3 30                                                                                                                                                                            115 PTC10
                                          VDDA 31                                                                                                                                                              114 PTC9
                                        VREFH 32                                                                                                                                                                     113 PTC8
                                         VREFL 33                                                                                                                                                                         112 PTC7
                                          VSSA 34                                                                                                                                                                              111 PTC6
ADC1_SE16/CMP2_IN2/ADC0_SE22 35                                                                                                                                                                                                     110 PTC5
ADC0_SE16/CMP1_IN2/ADC0_SE21 36                                                                                                                                                                                                          109 PTC4
                                                                                                            108                                                                                                                                        VDD

                                                                                                            107                                                                                                                                        VSS

                                                                                                            106                                                                                                                                        PTC3

                                                                                                            105                                                                                                                                        PTC2

                                                                                                            104                                                                                                                                        PTC1

                                                                                                            103                                                                                                                                        PTC0

                                                                                                            102 PTB23

                                                                                                            101 PTB22

                                                                                                            100                                                                                                                                        PTB21

                                                                                                                                                                                                                                                   99  PTB20

                                                                                                                                                                                                                                                   98  PTB19

                                                                                                                                                                                                                                                   97  PTB18

                                                                                                                                                                                                                                                   96  PTB17

                                                                                                                                                                                                                                                   95  PTB16

                                                                                                                                                                                                                                                   94  VDD

                                                                                                                                                                                                                                                   93  VSS

                                                                                                                                                                                                                                                   92  PTB11

                                                                                                                                                                                                                                                   91 PTB10

                                                                                                                                                                                                                                                   90  PTB9

                                                                                                                                                                                                                                                   89  PTB8

                                                                                                                                                                                                                                                   88  PTB7

                                                                                                                                                                                                                                                   87  PTB6

                                                                                                                                                                                                                                                   86  PTB5

                                                                                                                                                                                                                                                   85  PTB4

                                                                                                                                                                                                                                                   84  PTB3

                                                                                                                                                                                                                                                   83  PTB2

                                                                                                                                                                                                                                                   82  PTB1

                                                                                                                                                                                                                                                   81 PTB0

                                                                                                                                                                                                                                                   80  PTA29

                                                                                                                                                                                                                                                   79  PTA28

                                                                                                                                                                                                                                                   78  PTA27

                                                                                                                                                                                                                                                   77  PTA26

                                                                                                                                                                                                                                                   76  PTA25

                                                                                                                                                                                                                                                   75  PTA24

                                                                                                                                                                                                                                                   74  RESET_b

VREF_OUT/CMP1_IN5/                                                                                                                                                                                                                                 73  PTA19
   CMP0_IN5/ADC1_SE18 37
        DAC0_OUT/CMP1_IN3/ADC0_SE23 38
             DAC1_OUT/CMP2_IN3/ADC1_SE23 39

                  XTAL32 40
                        EXTAL32 41

                             VBAT 42
                                  VDD 43
                                       VSS 44
                                            PTE24 45
                                                  PTE25 46
                                                       PTE26 47
                                                            PTE27 48
                                                                 PTE28 49
                                                                      PTA0 50
                                                                            PTA1 51
                                                                                 PTA2 52
                                                                                      PTA3 53
                                                                                           PTA4 54
                                                                                                PTA5 55
                                                                                                      VDD 56
                                                                                                           VSS 57
                                                                                                                PTA6 58
                                                                                                                     PTA7 59
                                                                                                                          PTA8 60
                                                                                                                                PTA9 61
                                                                                                                                     PTA10 62
                                                                                                                                          PTA11 63
                                                                                                                                               PTA12 64
                                                                                                                                                    PTA13 65
                                                                                                                                                          PTA14 66
                                                                                                                                                               PTA15 67
                                                                                                                                                                    PTA16 68
                                                                                                                                                                         PTA17 69
                                                                                                                                                                              VDD 70
                                                                                                                                                                                    VSS 71
                                                                                                                                                                                         PTA18 72

                                                    Figure 30. K60 144 LQFP Pinout Diagram

                                                    K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                                                                                                                                                                                                                75
Revision History

       1            2          3           4      5      6        7       8                9      10     11     12

    A  PTD7         PTD6       PTD5        PTD4   PTD0   PTC16    PTC12   PTC8             PTC4   NC     PTC3   PTC2   A

    B PTD12         PTD11      PTD10       PTD3   PTC19  PTC15    PTC11   PTC7             PTD9   NC     PTC1   PTC0   B

    C PTD15         PTD14      PTD13       PTD2   PTC18  PTC14    PTC10   PTC6             PTD8   NC     PTB23  PTB22 C

    D  PTE2         PTE1       PTE0        PTD1   PTC17  PTC13    PTC9    PTC5             PTB21  PTB20  PTB19  PTB18 D

    E  PTE6         PTE5       PTE4        PTE3   VDD    VDD      VDD     VDD              PTB17  PTB16  PTB11  PTB10 E

    F PTE10         PTE9       PTE8        PTE7   VDD    VSS      VSS     VDD              PTB9   PTB8   PTB7   PTB6   F

    G VOUT33        VREGIN     PTE12       PTE11  VREFH  VREFL    VSS     VSS              PTB5   PTB4   PTB3   PTB2   G

    H USB0_DP USB0_DM          VSS         PTE28  VDDA   VSSA     VSS     VSS              PTB1   PTB0   PTA29  PTA28 H

    J ADC0_DP1      ADC0_DM1   ADC0_SE16/  PTE27  PTA0   PTA1     PTA6    PTA7             PTA13  PTA27  PTA26  PTA25  J
                                CMP1_IN2/
                               ADC0_SE21

    K ADC1_DP1      ADC1_DM1   ADC1_SE16/  PTE26  PTE25  PTA2     PTA3    PTA8             PTA12  PTA16  PTA17  PTA24  K
                                CMP2_IN2/
                               ADC0_SE22

         PGA0_DP/ PGA0_DM/ DAC0_OUT/ DAC1_OUT/           VBAT     PTA4    PTA9             PTA11  PTA14  PTA15  RESET_b L
    L ADC0_DP0/ ADC0_DM0/ CMP1_IN3/ CMP2_IN3/ RESERVED

         ADC1_DP3 ADC1_DM3 ADC0_SE23 ADC1_SE23

          PGA1_DP/  PGA1_DM/   VREF_OUT/   PTE24  NC     EXTAL32  XTAL32  PTA5             PTA10  VSS    PTA19  PTA18  M
    M ADC1_DP0/     ADC1_DM0/  CMP1_IN5/      4                                                    10      11
                    ADC0_DM3   CMP0_IN5/
         ADC0_DP3              ADC1_SE18

       1            2          3                  5      6        7       8                9                    12

                                  Figure 31. K60 144 MAPBGA Pinout Diagram

9 Revision History

The following table provides a revision history for this document.

                                                  Table 53. Revision History

    Rev. No.          Date           Substantial Changes
        1           11/2010          Initial public revision

                                                      Table continues on the next page...

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

76                                                                                                Freescale Semiconductor, Inc.
                                                                          Revision History

                               Table 53. Revision History (continued)

Rev. No.   Date                Substantial Changes
    2     3/2011
    3     3/2011               Many updates throughout
    4     3/2011
                               Added sections that were inadvertently removed in previous revision
    5     6/2011
                               Reworded IIC footnote in "Voltage and Current Operating Requirements" table.

                               Added paragraph to "Peripheral operating requirements and behaviors" section.

                               Added "JTAG full voltage range electricals" table to the "JTAG electricals" section.

                                    Changed supported part numbers per new part number scheme
                                    Changed DC injection current specs in "Voltage and current operating requirements"

                                       table
                                     Changed Input leakage current and internal pullup/pulldown resistor specs in "Voltage

                                       and current operating behaviors" table
                                     Split Low power stop mode current specs by temperature range in "Power

                                       consumption operating behaviors" table
                                     Changed typical IDD_VBAT spec in "Power consumption operating behaviors" table
                                     Added ENET and LPTMR clock specs to "Device clock specifications" table
                                     Changed Minimum external reset pulse width in "General switching specifications"

                                       table
                                     Changed PLL operating current in "MCG specifications" table
                                     Added footnote to PLL period jitter in "MCG specifications" table
                                     Changed Supply current in "Oscillator DC electrical specifications" table
                                     Changed Crystal startup time in "Oscillator frequency specifications" table
                                     Changed Operating voltage in "EzPort switching specifications" table
                                     Changed title of "FlexBus switching specifications" table and added Output valid and

                                       hold specs
                                     Added "FlexBus full range switching specifications" table
                                     Changed ADC asynchronous clock source specs in "16-bit ADC characteristics" table
                                     Changed Gain spec in "16-bit ADC with PGA characteristics" table
                                     Added typical Input DC current to "16-bit ADC with PGA characteristics" table
                                     Changed Input offset voltage and ENOB notes field in "16-bit ADC with PGA

                                       characteristics" table
                                     Changed Analog comparator initialization delay in "Comparator and 6-bit DAC

                                       electrical specifications"
                                     Changed Code-to-code settling time, DAC output voltage range low, and Temperature

                                       coefficient offset voltage in "12-bit DAC operating behaviors" table
                                     Changed Temperature drift and Load regulation in "VREF full-range operating

                                       behaviors" table
                                     Changed Regulator output voltage in "USB VREG electrical specifications" table
                                     Changed ILIM description and specs in "USB VREG electrical specifications" table
                                     Changed DSPI_SCK cycle time specs in "DSPI timing" tables
                                     Changed DSPI_SS specs in "Slave mode DSPI timing (low-speed mode)" table
                                     Changed DSPI_SCK to DSPI_SOUT valid spec in "Slave mode DSPI timing (high-

                                       speed mode)" table
                                     Changed Reference oscillator current source base current spec and added Low-power

                                       current adder footer in "TSI electrical specifications" table

                               Table continues on the next page...

                  K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

Freescale Semiconductor, Inc.                                             77
Revision History

    Rev. No.        Date      Table 53. Revision History (continued)
        6         01/2012
                           Substantial Changes
    7             02/2013
                               Added AC electrical specifications.
                               Replaced TBDs with silicon data throughout.
                               In "Power mode transition operating behaviors" table, removed entry times.
                               Updated "EMC radiated emissions operating behaviors" to remove SAE level and also

                                  added data for 144LQFP.
                               Clarified "EP7" in "EzPort switching specifications" table and "EzPort Timing Diagram".
                               Added "ENOB vs. ADC_CLK for 16-bit differential and 16-bit single-ended modes"

                                  figures.
                               Updated IDD_RUN numbers in 'Power consumption operating behaviors' section.
                               Clarified 'Diagram: Typical IDD_RUN operating behavior' section and updated 'Run

                                  mode supply current vs. core frequency -- all peripheral clocks disabled' figure.
                               In 'Voltage reference electrical specifications' section, updated CL, Vtdrift, and Vvdrift

                                  values.
                               In 'USB electrical specifications' section, updated VDP_SRC, IDDstby, and 'VReg33out

                                  values.

                               In "ESD handling ratings", added a note for ILAT.
                               Updated "Voltage and current operating requirements".
                               Updated "Voltage and current operating behaviors".
                               Updated "Power mode transition operating behaviors".
                               Updated "EMC radiated emissions operating behaviors" to add MAPBGA data.
                               In "MCG specifications", updated the description of fints_t.
                               In "16-bit ADC operating conditions", updated the max spec of VADIN.
                               In "16-bit ADC electrical characteristics", updated the temp sensor slope and voltage

                                  specs.
                               Updated "I2C switching specifications".
                               In "SDHC specifications", removed the operating voltage limits and updated the SD1

                                  and SD6 specs.
                               In "I2S switching specifications", added separate specification tables for the full

                                  operating voltage range.

                           K60 Sub-Family Data Sheet Data Sheet, Rev. 7, 02/2013.

78                         Freescale Semiconductor, Inc.
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Rev. 7, 02/2013
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