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MK60DN512ZVLQ10

器件型号:MK60DN512ZVLQ10
器件类别:微处理器
文件大小:20600.09KB,共0页
厂商名称:FREESCALE [Freescale Semiconductor, Inc]
厂商官网:http://www.freescale.com
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MK60DN512ZVLQ10在线购买

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器件描述

32-BIT, FLASH, 100 MHz, RISC MICROCONTROLLER,

32位, FLASH, 100 MHz, 精简指令集微控制器,

参数

MK60DN512ZVLQ10功能数量 1
MK60DN512ZVLQ10端子数量 144
MK60DN512ZVLQ10最大工作温度 105 Cel
MK60DN512ZVLQ10最小工作温度 -40 Cel
MK60DN512ZVLQ10最大供电/工作电压 3.6 V
MK60DN512ZVLQ10最小供电/工作电压 1.71 V
MK60DN512ZVLQ10额定供电电压 3.3 V
MK60DN512ZVLQ10外部数据总线宽度 0.0
MK60DN512ZVLQ10输入输出总线数量 104
MK60DN512ZVLQ10线速度 100 MHz
MK60DN512ZVLQ10加工封装描述 20 × 20 MM, LQFP-144
MK60DN512ZVLQ10状态 ACTIVE
MK60DN512ZVLQ10工艺 CMOS
MK60DN512ZVLQ10包装形状 SQUARE
MK60DN512ZVLQ10包装尺寸 FLATPACK, 低 PROFILE, FINE PITCH
MK60DN512ZVLQ10表面贴装 Yes
MK60DN512ZVLQ10端子形式 GULL WING
MK60DN512ZVLQ10端子间距 0.5000 mm
MK60DN512ZVLQ10端子涂层 MATTE 锡
MK60DN512ZVLQ10端子位置
MK60DN512ZVLQ10包装材料 塑料/环氧树脂
MK60DN512ZVLQ10温度等级 INDUSTRIAL
MK60DN512ZVLQ10ADC通道 Yes
MK60DN512ZVLQ10地址总线宽度 0.0
MK60DN512ZVLQ10位数 32
MK60DN512ZVLQ10最大FCLK时钟频率 32 MHz
MK60DN512ZVLQ10DAC通道 Yes
MK60DN512ZVLQ10DMA通道 Yes
MK60DN512ZVLQ10微处理器类型 精简指令集微控制器
MK60DN512ZVLQ10PWM通道 Yes
MK60DN512ZVLQ10ROM编程 FLASH

MK60DN512ZVLQ10器件文档内容

Freescale Semiconductor                                                     Document Number: K60P144M100SF2
Data Sheet: Technical Data                                                                                   Rev. 6, 9/2011

K60 Sub-Family Data Sheet                                 K60P144M100SF2

Supports the following:                                 Security and integrity modules
MK60DN256ZVLQ10,                                           Hardware CRC module to support fast cyclic
MK60DX256ZVLQ10,                                             redundancy checks
MK60DN512ZVLQ10,                                           Hardware random-number generator
MK60DN256ZVMD10,                                           Hardware encryption supporting DES, 3DES, AES,
MK60DX256ZVMD10,                                             MD5, SHA-1, and SHA-256 algorithms
MK60DN512ZVMD10                                           128-bit unique identification (ID) number per chip

Features                                                Human-machine interface
Operating Characteristics                               Low-power hardware touch sensor interface (TSI)
                                                          General-purpose input/output
    Voltage range: 1.71 to 3.6 V
    Flash write voltage range: 1.71 to 3.6 V          Analog modules
    Temperature range (ambient): -40 to 105C             Two 16-bit SAR ADCs
                                                          Programmable gain amplifier (PGA) (up to x64)
Performance                                                integrated into each ADC
    Up to 100 MHz ARM Cortex-M4 core with DSP             Two 12-bit DACs
      instructions delivering 1.25 Dhrystone MIPS per      Three analog comparators (CMP) containing a 6-bit
      MHz                                                    DAC and programmable reference input
                                                          Voltage reference
Memories and memory interfaces
    Up to 512 KB program flash memory on non-          Timers
      FlexMemory devices                                  Programmable delay block
    Up to 256 KB program flash memory on                  Eight-channel motor control/general purpose/PWM
      FlexMemory devices                                     timer
    Up to 256 KB FlexNVM on FlexMemory devices            Two 2-channel quadrature decoder/general purpose
    4 KB FlexRAM on FlexMemory devices                      timers
    Up to 128 KB RAM                                     IEEE 1588 timers
    Serial programming interface (EzPort)                Periodic interrupt timers
    FlexBus external bus interface                        16-bit low-power timer
                                                          Carrier modulator transmitter
Clocks                                                   Real-time clock
    3 to 32 MHz crystal oscillator
    32 kHz crystal oscillator
    Multi-purpose clock generator

System peripherals
    10 low-power modes to provide power optimization
      based on application requirements
    Memory protection unit with multi-master
      protection
    16-channel DMA controller, supporting up to 64
      request sources
    External watchdog monitor
    Software watchdog
    Low-leakage wakeup unit

Freescale reserves the right to change the detail specifications as may be
required to permit improvements in the design of its products.

20102011 Freescale Semiconductor, Inc.
Communication interfaces
    Ethernet controller with MII and RMII interface to external PHY and hardware IEEE 1588 capability
    USB full-/low-speed On-the-Go controller with on-chip transceiver
    Two Controller Area Network (CAN) modules
    Three SPI modules
    Two I2C modules
    Six UART modules
    Secure Digital host controller (SDHC)
    I2S module

   K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

2                                                         Freescale Semiconductor, Inc.
                               Table of Contents

1 Ordering parts...........................................................................5                5.4.2 Thermal attributes...............................................22
   1.1 Determining valid orderable parts......................................5                    6 Peripheral operating requirements and behaviors....................23

2 Part identification......................................................................5          6.1 Core modules....................................................................23
   2.1 Description.........................................................................5                6.1.1 Debug trace timing specifications.......................23
   2.2 Format...............................................................................5               6.1.2 JTAG electricals..................................................24
   2.3 Fields.................................................................................5
   2.4 Example............................................................................6           6.2 System modules................................................................27
                                                                                                      6.3 Clock modules...................................................................27
3 Terminology and guidelines......................................................6
   3.1 Definition: Operating requirement......................................6                             6.3.1 MCG specifications.............................................27
   3.2 Definition: Operating behavior...........................................7                           6.3.2 Oscillator electrical specifications.......................29
   3.3 Definition: Attribute............................................................7                   6.3.3 32kHz Oscillator Electrical Characteristics.........31
   3.4 Definition: Rating...............................................................8             6.4 Memories and memory interfaces.....................................32
   3.5 Result of exceeding a rating..............................................8                          6.4.1 Flash (FTFL) electrical specifications.................32
   3.6 Relationship between ratings and operating                                                           6.4.2 EzPort Switching Specifications.........................37
         requirements......................................................................8                6.4.3 Flexbus Switching Specifications........................38
   3.7 Guidelines for ratings and operating requirements............9                                 6.5 Security and integrity modules..........................................41
   3.8 Definition: Typical value.....................................................9                6.6 Analog...............................................................................41
   3.9 Typical value conditions....................................................10                       6.6.1 ADC electrical specifications..............................41
                                                                                                            6.6.2 CMP and 6-bit DAC electrical specifications......49
4 Ratings......................................................................................10           6.6.3 12-bit DAC electrical characteristics...................52
   4.1 Thermal handling ratings...................................................11                        6.6.4 Voltage reference electrical specifications..........55
   4.2 Moisture handling ratings..................................................11                  6.7 Timers................................................................................56
   4.3 ESD handling ratings.........................................................11                6.8 Communication interfaces.................................................56
   4.4 Voltage and current operating ratings...............................11                               6.8.1 Ethernet switching specifications........................56
                                                                                                            6.8.2 USB electrical specifications...............................58
5 General.....................................................................................12            6.8.3 USB DCD electrical specifications......................58
   5.1 AC electrical characteristics..............................................12                        6.8.4 USB VREG electrical specifications...................59
   5.2 Nonswitching electrical specifications...............................12                              6.8.5 CAN switching specifications..............................59
         5.2.1 Voltage and current operating requirements......13                                           6.8.6 DSPI switching specifications (limited voltage
         5.2.2 LVD and POR operating requirements...............14
         5.2.3 Voltage and current operating behaviors............14                                                    range).................................................................60
         5.2.4 Power mode transition operating behaviors.......15                                           6.8.7 DSPI switching specifications (full voltage
         5.2.5 Power consumption operating behaviors............16
         5.2.6 EMC radiated emissions operating behaviors....19                                                         range).................................................................61
         5.2.7 Designing with radiated emissions in mind.........20                                         6.8.8 I2C switching specifications................................63
         5.2.8 Capacitance attributes........................................20                             6.8.9 UART switching specifications............................63
   5.3 Switching specifications.....................................................20                      6.8.10 SDHC specifications...........................................63
         5.3.1 Device clock specifications.................................20                               6.8.11 I2S switching specifications................................64
         5.3.2 General switching specifications.........................21                            6.9 Human-machine interfaces (HMI)......................................66
   5.4 Thermal specifications.......................................................21                      6.9.1 TSI electrical specifications................................66
         5.4.1 Thermal operating requirements.........................21                           7 Dimensions...............................................................................67
                                                                                                      7.1 Obtaining package dimensions.........................................67

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                                                                                                                                       3
8 Pinout........................................................................................68     8.2 K60 Pinouts.......................................................................74
   8.1 K60 Signal Multiplexing and Pin Assignments..................68                              9 Revision History........................................................................76

   K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

4                                                                                                   Freescale Semiconductor, Inc.
                                                                                                                                                    Ordering parts

1 Ordering parts

1.1 Determining valid orderable parts

Valid orderable part numbers are provided on the web. To determine the orderable part
numbers for this device, go to http://www.freescale.com and perform a part number
search for the following device numbers: PK60 and MK60.

2 Part identification

2.1 Description

Part numbers for the chip have fields that identify the specific part. You can use the
values of these fields to determine the specific part you have received.

2.2 Format

Part numbers for this device have the following format:
Q K## A M FFF R T PP CC N

2.3 Fields

This table lists the possible values for each field in the part number (not all combinations
are valid):

       Field                             Description                           Values
Q             Qualification status
                                                       M = Fully qualified, general market flow
K##           Kinetis family                           P = Prequalification
A             Key attribute
                                                       K60
M             Flash memory type
                                                       D = Cortex-M4 w/ DSP
                                                       F = Cortex-M4 w/ DSP and FPU

                                                       N = Program flash only
                                                       X = Program flash and FlexMemory

                               Table continues on the next page...

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                                     5
Terminology and guidelines

       Field                             Description                           Values
FFF           Program flash memory size
                                                       32 = 32 KB
R             Silicon revision                         64 = 64 KB
                                                       128 = 128 KB
T             Temperature range (C)                   256 = 256 KB
                                                       512 = 512 KB
PP            Package identifier                      1M0 = 1 MB

CC            Maximum CPU frequency (MHz)             Z = Initial
                                                       (Blank) = Main
N             Packaging type                           A = Revision after main

                                                       V = 40 to 105
                                                       C = 40 to 85

                                                       FM = 32 QFN (5 mm x 5 mm)
                                                       FT = 48 QFN (7 mm x 7 mm)
                                                       LF = 48 LQFP (7 mm x 7 mm)
                                                       EX = 64 LQFN (9 mm x 9 mm)
                                                       LH = 64 LQFP (10 mm x 10 mm)
                                                       LK = 80 LQFP (12 mm x 12 mm)
                                                       MB = 81 MAPBGA (8 mm x 8 mm)
                                                       LL = 100 LQFP (14 mm x 14 mm)
                                                       MC = 121 MAPBGA (8 mm x 8 mm)
                                                       LQ = 144 LQFP (20 mm x 20 mm)
                                                       MD = 144 MAPBGA (13 mm x 13 mm)
                                                       MF = 196 MAPBGA (15 mm x 15 mm)
                                                       MJ = 256 MAPBGA (17 mm x 17 mm)

                                                       5 = 50 MHz
                                                       7 = 72 MHz
                                                       10 = 100 MHz
                                                       12 = 120 MHz
                                                       15 = 150 MHz

                                                       R = Tape and reel
                                                       (Blank) = Trays

2.4 Example

This is an example part number:
MK60DN512ZVMD10

3 Terminology and guidelines

                            K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

6                                                                                  Freescale Semiconductor, Inc.
                                                                                      Terminology and guidelines

3.1 Definition: Operating requirement

An operating requirement is a specified value or range of values for a technical
characteristic that you must guarantee during operation to avoid incorrect operation and
possibly decreasing the useful life of the chip.

3.1.1 Example

This is an example of an operating requirement, which you must meet for the
accompanying operating behaviors to be guaranteed:

          Symbol               Description       Min.              Max.                            Unit
VDD                                                    1.1                            V
                  1.0 V core supply         0.9

                  voltage

3.2 Definition: Operating behavior

An operating behavior is a specified value or range of values for a technical
characteristic that are guaranteed during operation if you meet the operating requirements
and any other specified conditions.

3.2.1 Example

This is an example of an operating behavior, which is guaranteed if you meet the
accompanying operating requirements:

          Symbol         Description             Min.              Max.                            Unit
IWP                                                    130                            A
                  Digital I/O weak pullup/ 10
                  pulldown current

3.3 Definition: Attribute

An attribute is a specified value or range of values for a technical characteristic that are
guaranteed, regardless of whether you meet the operating requirements.

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                                            7
Terminology and guidelines

3.3.1 Example
This is an example of an attribute:

          Symbol            Description                                               Min.              Max.                                    Unit
CIN_D                                                                                       7                                      pF
                            Input capacitance:                      --

                            digital pins

3.4 Definition: Rating

A rating is a minimum or maximum value of a technical characteristic that, if exceeded,
may cause permanent chip failure:

   Operating ratings apply during operation of the chip.
   Handling ratings apply when the chip is not powered.

3.4.1 Example
This is an example of an operating rating:

          Symbol                   Description                                   Min.                   Max.                                    Unit
VDD                                                                 0.3                    1.2                                    V
                            1.0 V core supply
                            voltage

3.5 Result of exceeding a rating

       40

Failures in time (ppm)  30

                        20                                          The likelihood of permanent chip failure increases rapidly as

                                                                    soon as a characteristic begins to exceed one of its operating ratings.

                        10

                        0                                           Operating rating
                                           Measured characteristic

                            K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

8                                                                                                                                  Freescale Semiconductor, Inc.
                                                                                                                                 Terminology and guidelines

3.6 Relationship between ratings and operating requirements

                                 Operating or handling rating (min.)  Operating requirement (min.)  Operating requirement (max.)    Operating or handling rating (max.)

                Fatal                        Limited                          Normal                            Limited                          Fatal
                range                      operating                        operating                         operating                          range

   - Probable permanent failure               range                            range                             range              - Probable permanent failure

                                 - No permanent failure               - No permanent failure        - No permanent failure
                                 - Possible decreased life            - Correct operation           - Possible decreased life
                                 - Possible incorrect operation                                     - Possible incorrect operation

                                                                        Handling range
                                                                      - No permanent failure

                                                                                                                                                                        

3.7 Guidelines for ratings and operating requirements

Follow these guidelines for ratings and operating requirements:

   Never exceed any of the chip's ratings.
   During normal operation, don't exceed any of the chip's operating requirements.
   If you must exceed an operating requirement at times other than during normal

     operation (for example, during power sequencing), limit the duration as much as
     possible.

3.8 Definition: Typical value

A typical value is a specified value for a technical characteristic that:
   Lies within the range of values specified by the operating behavior
   Given the typical manufacturing process, is representative of that characteristic
     during operation when you meet the typical-value conditions or other specified
     conditions

Typical values are provided as design guidelines and are neither tested nor guaranteed.

3.8.1 Example 1
This is an example of an operating behavior that includes a typical value:

                                 K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                                                                                                            9
Ratings                   Description                Min.            Typ.                   Max.            Unit
         Symbol                                            70                     130             A
                          Digital I/O weak 10
IWP                      pullup/pulldown
                          current

3.8.2 Example 2

This is an example of a chart that shows typical values for various voltage and
temperature conditions:

              5000

              4500

IDD_STOP (A)  4000                                                                TJ
              3500                                                                 150 C
              3000                                                                  105 C
              2500                                                                  25 C
              2000                                                                 40 C
              1500

              1000

              500

              0

                    0.90  0.95                 1.00        1.05  1.10

                                       VDD (V)

3.9 Typical value conditions

Typical values assume you meet the following conditions (or other conditions as
specified):

              Symbol                  Description                          Value                   Unit
TA                        Ambient temperature              25                     C
VDD                       3.3 V supply voltage             3.3                    V

4 Ratings                 K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.
                                                                                                                 Freescale Semiconductor, Inc.
10
                                                                                                  Ratings

4.1 Thermal handling ratings

Symbol  Description                                            Min.                Max.     Unit  Notes
TSTG   Storage temperature                                    55                 150
TSDR   Solder temperature, lead-free                           --                 260      C    1
        Solder temperature, leaded                              --                 245
                                                                                            C    2

1. Determined according to JEDEC Standard JESD22-A103, High Temperature Storage Life.
2. Determined according to IPC/JEDEC Standard J-STD-020, Moisture/Reflow Sensitivity Classification for Nonhermetic

     Solid State Surface Mount Devices.

4.2 Moisture handling ratings

Symbol  Description                                            Min.                Max.     Unit  Notes
  MSL   Moisture sensitivity level                              --                   3
                                                                                            --    1

1. Determined according to IPC/JEDEC Standard J-STD-020, Moisture/Reflow Sensitivity Classification for Nonhermetic
     Solid State Surface Mount Devices.

4.3 ESD handling ratings

Symbol  Description                                             Min.                Max.    Unit  Notes
VHBM   Electrostatic discharge voltage, human body model      -2000               +2000     V       1
VCDM   Electrostatic discharge voltage, charged-device model  -500                +500      V       2
  ILAT  Latch-up current at ambient temperature of 105C       -100                +100     mA

1. Determined according to JEDEC Standard JESD22-A114, Electrostatic Discharge (ESD) Sensitivity Testing Human Body
     Model (HBM).

2. Determined according to JEDEC Standard JESD22-C101, Field-Induced Charged-Device Model Test Method for
     Electrostatic-Discharge-Withstand Thresholds of Microelectronic Components.

4.4 Voltage and current operating ratings

Symbol  Description                                                                Min.     Max.  Unit
  VDD   Digital supply voltage                                                     0.3     3.8    V
   IDD  Digital supply current                                                      --      185   mA
  VDIO  Digital input voltage (except RESET, EXTAL, and XTAL)                      0.3     5.5    V

                                              Table continues on the next page...                          11

                                     K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.
Freescale Semiconductor, Inc.
General

    Symbol Description                                                    Min.       Max.                  Unit

    VAIO  Analog1, RESET, EXTAL, and XTAL input voltage                   0.3       VDD + 0.3             V

    ID    Instantaneous maximum current single pin limit (applies to all  25                         25   mA

          port pins)

    VDDA  Analog supply voltage                                           VDD 0.3  VDD + 0.3             V

    VUSB_DP USB_DP input voltage                                          0.3       3.63                  V

    VUSB_DM USB_DM input voltage                                          0.3       3.63                  V

    VREGIN USB regulator input                                            0.3                        6.0  V

    VBAT  RTC battery supply voltage                                      0.3                        3.8  V

1. Analog pins are defined as pins that do not have an associated general purpose I/O port function.

5 General

5.1 AC electrical characteristics

Unless otherwise specified, propagation delays are measured from the 50% to the 50%
point, and rise and fall times are measured at the 20% and 80% points, as shown in the
following figure.

                              Figure 1. Input signal measurement reference

All digital I/O switching characteristics assume:
1. output pins
         have CL=30pF loads,
         are configured for fast slew rate (PORTx_PCRn[SRE]=0), and
         are configured for high drive strength (PORTx_PCRn[DSE]=1)
2. input pins
         have their passive filter disabled (PORTx_PCRn[PFE]=0)

5.2 Nonswitching electrical specifications

                        K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

12                                                                                   Freescale Semiconductor, Inc.
                                                                                              General

5.2.1 Voltage and current operating requirements

                        Table 1. Voltage and current operating requirements

Symbol Description                                              Min.        Max.        Unit  Notes

VDD      Supply voltage                                         1.71        3.6         V

VDDA     Analog supply voltage                                  1.71        3.6         V

VDD VDDA VDD-to-VDDA differential voltage                     0.1        0.1         V

VSS VSSA VSS-to-VSSA differential voltage                     0.1        0.1         V

VBAT     RTC battery supply voltage                             1.71        3.6         V

VIH      Input high voltage

          2.7 V  VDD  3.6 V                                    0.7 VDD   --          V

          1.7 V  VDD  2.7 V                                    0.75 VDD  --          V

VIL      Input low voltage

          2.7 V  VDD  3.6 V                                    --          0.35 VDD  V

          1.7 V  VDD  2.7 V                                    --          0.3 VDD   V

VHYS     Input hysteresis                                       0.06 VDD  --          V

IICDIO Digital pin negative DC injection current -- single pin                                1

          VIN < VSS-0.3V                                       -5          --          mA

IICAIO   Analog2, EXTAL, and XTAL pin DC injection current                                                  3
         -- single pin                                                                  mA

          VIN < VSS-0.3V (Negative current injection)          -5          --

          VIN > VDD+0.3V (Positive current injection)          --          +5

IICcont  Contiguous pin DC injection current --regional limit,
         includes sum of negative injection currents or sum of

         positive injection currents of 16 contiguous pins      -25         --          mA

          Negative current injection                           --          +25

          Positive current injection

VRAM     VDD voltage required to retain RAM                     1.2         --          V

VRFVBAT VBAT voltage required to retain the VBAT register file VPOR_VBAT    --          V

1. All 5 volt tolerant digital I/O pins are internally clamped to VSS through a ESD protection diode. There is no diode
     connection to VDD. If VIN greater than VDIO_MIN (=VSS-0.3V) is observed, then there is no need to provide current limiting
     resistors at the pads. If this limit cannot be observed then a current limiting resistor is required. The negative DC injection
     current limiting resistor is calculated as R=(VDIO_MIN-VIN)/|IIC|.

2. Analog pins are defined as pins that do not have an associated general purpose I/O port function.
3. All analog pins are internally clamped to VSS and VDD through ESD protection diodes. If VIN is greater than VAIO_MIN

     (=VSS-0.3V) and VIN is less than VAIO_MAX(=VDD+0.3V) is observed, then there is no need to provide current limiting
     resistors at the pads. If these limits cannot be observed then a current limiting resistor is required. The negative DC
     injection current limiting resistor is calculated as R=(VAIO_MIN-VIN)/|IIC|. The positive injection current limiting resistor is
     calcualted as R=(VIN-VAIO_MAX)/|IIC|. Select the larger of these two calculated resistances.

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                                                  13
General

5.2.2 LVD and POR operating requirements

                    Table 2. VDD supply LVD and POR operating requirements

Symbol Description                                               Min.  Typ.  Max.  Unit  Notes
                                                                                            1
    VPOR    Falling VDD POR detect voltage                       0.8   1.1   1.5   V        1
    VLVDH
            Falling low-voltage detect threshold -- high         2.48  2.56  2.64  V     Notes
            range (LVDV=01)

            Low-voltage warning thresholds -- high range

    VLVW1H   Level 1 falling (LVWV=00)                          2.62  2.70  2.78  V
    VLVW2H   Level 2 falling (LVWV=01)
    VLVW3H   Level 3 falling (LVWV=10)                          2.72  2.80  2.88  V
    VLVW4H   Level 4 falling (LVWV=11)
                                                                 2.82  2.90  2.98  V

                                                                 2.92  3.00  3.08  V

    VHYSH Low-voltage inhibit reset/recover hysteresis --        --    80   --    mV

            high range

    VLVDL Falling low-voltage detect threshold -- low range 1.54       1.60  1.66  V

            (LVDV=00)

            Low-voltage warning thresholds -- low range

    VLVW1L   Level 1 falling (LVWV=00)                          1.74  1.80  1.86  V
    VLVW2L   Level 2 falling (LVWV=01)
    VLVW3L   Level 3 falling (LVWV=10)                          1.84  1.90  1.96  V
    VLVW4L   Level 4 falling (LVWV=11)
                                                                 1.94  2.00  2.06  V

                                                                 2.04  2.10  2.16  V

    VHYSL Low-voltage inhibit reset/recover hysteresis --        --    60   --    mV

            low range

    VBG Bandgap voltage reference                                0.97  1.00  1.03  V

    tLPO Internal low power oscillator period -- factory         900   1000  1100  s

            trimmed

1. Rising thresholds are falling threshold + hysteresis voltage

                        Table 3. VBAT power operating requirements

Symbol Description                                              Min.  Typ.  Max.  Unit
VPOR_VBAT Falling VBAT supply POR detect voltage
                                                                 0.8   1.1   1.5   V

                        K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

14                                                                             Freescale Semiconductor, Inc.
5.2.3 Voltage and current operating behaviors                                                 General
                                                                                            Notes
                           Table 4. Voltage and current operating behaviors
                                                                                               1
Symbol  Description                                              Min.    Max.         Unit     1
  VOH   Output high voltage -- high drive strength                                             2
                                                              VDD 0.5   --           V       3
             2.7 V  VDD  3.6 V, IOH = -9mA                   VDD 0.5   --           V
             1.71 V  VDD  2.7 V, IOH = -3mA

        Output high voltage -- low drive strength             VDD 0.5  --           V
             2.7 V  VDD  3.6 V, IOH = -2mA
             1.71 V  VDD  2.7 V, IOH = -0.6mA               VDD 0.5  --           V

IOHT    Output high current total for all ports               --         100          mA

VOL     Output low voltage -- high drive strength

         2.7 V  VDD  3.6 V, IOL = 9mA                        --         0.5          V

         1.71 V  VDD  2.7 V, IOL = 3mA                       --         0.5          V

        Output low voltage -- low drive strength              --         0.5          V
             2.7 V  VDD  3.6 V, IOL = 2mA
             1.71 V  VDD  2.7 V, IOL = 0.6mA                --         0.5          V

IOLT    Output low current total for all ports                --         100          mA

IIN     Input leakage current (per pin) for full temperature  --         1            A

        range

IIN     Input leakage current (per pin) at 25C               --         0.025        A

IOZ     Hi-Z (off-state) leakage current (per pin)            --         1            A

RPU     Internal pullup resistors                             20         50           k

RPD     Internal pulldown resistors                           20         50           k

1. Measured at VDD=3.6V
2. Measured at VDD supply voltage = VDD min and Vinput = VSS
3. Measured at VDD supply voltage = VDD min and Vinput = VDD

5.2.4 Power mode transition operating behaviors

All specifications except tPOR, and VLLSxRUN recovery times in the following table
assume this clock configuration:

   CPU and system clocks = 100 MHz
   Bus clock = 50 MHz
   FlexBus clock = 50 MHz
   Flash clock = 25 MHz

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                               15
General     Table 5. Power mode transition operating behaviors

    Symbol  Description                                                 Min.        Max.      Unit  Notes
      tPOR                                                                                             1
            After a POR event, amount of time from the point VDD        --          300       s

            reaches 1.71 V to execution of the first instruction

            across the operating temperature range of the chip.

             VLLS1  RUN                                                --          112       s

             VLLS2  RUN                                                --          74        s

             VLLS3  RUN                                                --          73        s

             LLS  RUN                                                  --          5.9       s

             VLPS  RUN                                                 --          5.8       s

             STOP  RUN                                                 --          4.2       s

1. Normal boot (FTFL_OPT[LPBOOT]=1)

5.2.5 Power consumption operating behaviors

                           Table 6. Power consumption operating behaviors

Symbol      Description                                           Min.        Typ.  Max.      Unit  Notes
  IDDA      Analog supply current                                  --                                  1
                                                                              --    See note  mA       2
IDD_RUN     Run mode current -- all peripheral clocks              --
            disabled, code executing from flash                    --                                3, 4
                                                                              45         70   mA
                @ 1.8V                                           --                                  2
                @ 3.0V                                           --         47         72   mA       5
                                                                   --                                  6
IDD_RUN     Run mode current -- all peripheral clocks              --
            enabled, code executing from flash                     --
                                                                   --         61         85   mA
                  @ 1.8V
                  @ 3.0V                                                     63         71   mA

                         @ 25C                                             72         87   mA
                         @ 125C

IDD_WAIT    Wait mode high frequency current at 3.0 V -- all                  35         --   mA
IDD_WAIT    peripheral clocks disabled
IDD_VLPR                                                                      15         --   mA
            Wait mode reduced frequency current at 3.0 V
            -- all peripheral clocks disabled                                 N/A        --   mA

            Very-low-power run mode current at 3.0 V -- all
            peripheral clocks disabled

                                     Table continues on the next page...

                         K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

16                                                                                        Freescale Semiconductor, Inc.
          Table 6. Power consumption operating behaviors (continued)                         General
                                                                                            Notes
Symbol Description                                         Min.  Typ.      Max.       Unit
                                                                                               7
IDD_VLPR Very-low-power run mode current at 3.0 V -- all   --    N/A       --         mA       8

          peripheral clocks enabled                                                            9
                                                                                               9
IDD_VLPW Very-low-power wait mode current at 3.0 V -- all  --    N/A       --         mA

          peripheral clocks disabled

IDD_STOP Stop mode current at 3.0 V                        --    0.59      1.4        mA
                     @ 40 to 25C

          @ 70C                                         --    2.26      7.9        mA

          @ 105C                                        --    5.94      19.2       mA

IDD_VLPS  Very-low-power stop mode current at 3.0 V
               @ 40 to 25C
               @ 70C                                     --    93        435        A
               @ 105C
                                                           --    520       2000       A

                                                           --    1350      4000       A

IDD_LLS   Low leakage stop mode current at 3.0 V
               @ 40 to 25C
               @ 70C                                     --    4.8       20         A
               @ 105C
                                                           --    28        68         A

                                                           --    126       270        A

IDD_VLLS3 Very low-leakage stop mode 3 current at 3.0 V

          @ 40 to 25C                                  --    3.1       8.9        A

          @ 70C                                         --    17        35         A

          @ 105C                                        --    82        148        A

IDD_VLLS2 Very low-leakage stop mode 2 current at 3.0 V

          @ 40 to 25C                                  --    2.2       5.4        A

          @ 70C                                         --    7.1       12.5       A

          @ 105C                                        --    41        125        A

IDD_VLLS1 Very low-leakage stop mode 1 current at 3.0 V

          @ 40 to 25C                                  --    2.1       7.6        A

          @ 70C                                         --    6.2       13.5       A

          @ 105C                                        --    30        46         A

IDD_VBAT Average current with RTC and 32kHz disabled at
               3.0 V

          @ 40 to 25C                                  --    0.33      0.39       A
          @ 70C
          @ 105C                                        --    0.60      0.78       A

                                                           --    1.97      2.9        A

                                      Table continues on the next page...

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                               17
General

          Table 6. Power consumption operating behaviors (continued)

Symbol    Description                                Min.  Typ.  Max.  Unit  Notes
IDD_VBAT  Average current when CPU is not accessing
          RTC registers                                                      10

               @ 1.8V                               --    0.71  0.81  A
                        @ 40 to 25C
                        @ 70C                      --    1.01  1.3   A
                        @ 105C
                                                     --    2.82  4.3   A
                @ 3.0V
                        @ 40 to 25C               --    0.84  0.94  A
                        @ 70C
                        @ 105C                     --    1.17  1.5   A

                                                     --    3.16  4.6   A

1. The analog supply current is the sum of the active or disabled current for each of the analog modules on the device. See
     each module's specification for its supply current.

2. 100MHz core and system clock, 50MHz bus and FlexBus clock, and 25MHz flash clock . MCG configured for FEI mode.
     All peripheral clocks disabled.

3. 100MHz core and system clock, 50MHz bus and FlexBus clock, and 25MHz flash clock. MCG configured for FEI mode. All
     peripheral clocks enabled.

4. Max values are measured with CPU executing DSP instructions.
5. 25MHz core and system clock, 25MHz bus clock, and 12.5MHz FlexBus and flash clock. MCG configured for FEI mode.
6. 2 MHz core, system, FlexBus, and bus clock and 1MHz flash clock. MCG configured for BLPE mode. All peripheral clocks

     disabled. Code executing from flash.
7. 2 MHz core, system, FlexBus, and bus clock and 1MHz flash clock. MCG configured for BLPE mode. All peripheral clocks

     enabled but peripherals are not in active operation. Code executing from flash.
8. 2 MHz core, system, FlexBus, and bus clock and 1MHz flash clock. MCG configured for BLPE mode. All peripheral clocks

     disabled.
9. Data reflects devices with 128 KB of RAM. For devices with 64 KB of RAM, power consumption is reduced by 2 A.
10. Includes 32kHz oscillator current and RTC operation.

5.2.5.1 Diagram: Typical IDD_RUN operating behavior

The following data was measured under these conditions:

   MCG in FBE mode for 50 MHz and lower frequencies. MCG in FEE mode at greater
     than 50 MHz frequencies

   USB regulator disabled
   No GPIOs toggled
   Code execution from flash with cache enabled
   For the ALLOFF curve, all peripheral clocks are disabled except FTFL

          K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

18                                                               Freescale Semiconductor, Inc.
                                                                                             General

         Figure 2. Run mode supply current vs. core frequency

5.2.6 EMC radiated emissions operating behaviors

              Table 7. EMC radiated emissions operating behaviors for 144LQFP

Symbol Description                           Frequency   Typ.                          Unit  Notes
                                             band (MHz)                                       1, 2
VRE1    Radiated emissions voltage, band 1               23                          dBV
VRE2    Radiated emissions voltage, band 2    0.1550    27                          dBV     2, 3
VRE3    Radiated emissions voltage, band 3    50150     28                          dBV
VRE4    Radiated emissions voltage, band 4   150500     14                          dBV
VRE_IEC  IEC level                            5001000    K
                                             0.151000                                  --

1. Determined according to IEC Standard 61967-1, Integrated Circuits - Measurement of Electromagnetic Emissions, 150
     kHz to 1 GHz Part 1: General Conditions and Definitions and IEC Standard 61967-2, Integrated Circuits - Measurement of
     Electromagnetic Emissions, 150 kHz to 1 GHz Part 2: Measurement of Radiated Emissions--TEM Cell and Wideband
     TEM Cell Method. Measurements were made while the microcontroller was running basic application code. The reported
     emission level is the value of the maximum measured emission, rounded up to the next whole number, from among the
     measured orientations in each frequency range.

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                                       19
General

2. VDD = 3.3 V, TA = 25 C, fOSC = 12 MHz (crystal), fSYS = 96 MHz, fBUS = 48 MHz
3. Specified according to Annex D of IEC Standard 61967-2, Measurement of Radiated Emissions--TEM Cell and Wideband

     TEM Cell Method

5.2.7 Designing with radiated emissions in mind

To find application notes that provide guidance on designing your system to minimize
interference from radiated emissions:

1. Go to http://www.freescale.com.
2. Perform a keyword search for "EMC design."

5.2.8 Capacitance attributes

                                        Table 8. Capacitance attributes

    Symbol    Description                                             Min.         Max.     Unit
     CIN_A    Input capacitance: analog pins
     CIN_D    Input capacitance: digital pins                            --        7        pF

                                                                         --        7        pF

5.3 Switching specifications

5.3.1 Device clock specifications

                                     Table 9. Device clock specifications

    Symbol    Description                                       Min.         Max.     Unit  Notes

       fSYS                                    Normal run mode   --          100      MHz
    fSYS_USB                                                     20           --      MHz
              System and core clock                                           --      MHz
      fENET                                                      5
              System and core clock when Full Speed USB in       50           50      MHz
      fBUS    operation                                          --           50      MHz
    FB_CLK                                                       --           25      MHz
              System and core clock when ethernet in operation   --           25      MHz
     fFLASH                                                      --
     fLPTMR         10 Mbps
                   100 Mbps

              Bus clock

              FlexBus clock
              Flash clock

              LPTMR clock

                           K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

20                                                                                 Freescale Semiconductor, Inc.
                                                                                                 General

5.3.2 General switching specifications

These general purpose specifications apply to all signals configured for GPIO, UART,
CAN, CMT, IEEE 1588 timer, and I2C signals.

                               Table 10. General switching specifications

Symbol  Description                                                  Min.  Max.          Unit    Notes
                                                                     1.5    --        Bus clock     1
        GPIO pin interrupt pulse width (digital glitch filter        100    --                      2
        disabled) -- Synchronous path                                 16    --          cycles      2
                                                                     100    --            ns        2
        GPIO pin interrupt pulse width (digital glitch filter         2     --
        disabled, analog filter enabled) -- Asynchronous path                             ns        3
                                                                      --    12
        GPIO pin interrupt pulse width (digital glitch filter         --     6            ns
        disabled, analog filter disabled) -- Asynchronous path                        Bus clock
                                                                      --    36
        External reset pulse width (digital glitch filter disabled)   --    24          cycles

        Mode select (EZP_CS) hold time after reset                                        ns
        deassertion                                                                       ns

        Port rise and fall time (high drive strength)                                     ns
             Slew disabled                                                               ns
                      1.71  VDD  2.7V
                      2.7  VDD  3.6V
             Slew enabled
                      1.71  VDD  2.7V
                      2.7  VDD  3.6V

        Port rise and fall time (low drive strength)                                             4
             Slew disabled
                      1.71  VDD  2.7V                               --    12         ns
                      2.7  VDD  3.6V
             Slew enabled                                          --    6          ns
                      1.71  VDD  2.7V
                      2.7  VDD  3.6V                                --    36         ns

                                                                     --    24         ns

1. The greater synchronous and asynchronous timing must be met.
2. This is the shortest pulse that is guaranteed to be recognized.
3. 75pF load
4. 15pF load

5.4 Thermal specifications

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                                           21
General

5.4.1 Thermal operating requirements

                                Table 11. Thermal operating requirements

    Symbol    Description                                          Min.          Max.  Unit
       TJ     Die junction temperature
       TA     Ambient temperature                                  40           125          C

                                                                   40           105          C

5.4.2 Thermal attributes

Board type Symbol   Description 144 LQFP                              144  Unit        Notes
                                                                  MAPBGA   C/W        1
Single-layer  RJA   Thermal             45                     48                      1
(1s)                                                                                   1
                    resistance,                                                        1
                                                                                       2
                    junction to                                                        3
                                                                                       4
                    ambient (natural

                    convection)

Four-layer    RJA   Thermal             36                     29          C/W
(2s2p)
                    resistance,

                    junction to

                    ambient (natural

                    convection)

Single-layer  RJMA  Thermal             36                     38          C/W
(1s)
                    resistance,

                    junction to

                    ambient (200 ft./

                    min. air speed)

Four-layer    RJMA  Thermal             30                     25          C/W
(2s2p)
                    resistance,

                    junction to

                    ambient (200 ft./

                    min. air speed)

--            RJB   Thermal             24                     16          C/W

                    resistance,

                    junction to

                    board

--            RJC   Thermal             9                      9           C/W

                    resistance,

                    junction to case

--            JT    Thermal             2                      2           C/W

                    characterization

                    parameter,

                    junction to

                    package top

                    outside center

                    (natural

                    convection)

1.  Determined according to JEDEC Standard JESD51-2, Integrated Circuits Thermal Test Method Environmental

    Conditions--Natural Convection (Still Air), or EIA/JEDEC Standard JESD51-6, Integrated Circuit Thermal Test Method

    Environmental Conditions--Forced Convection (Moving Air).

                    K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

22                                                                         Freescale Semiconductor, Inc.
                                                            Peripheral operating requirements and behaviors

2.  Determined according to JEDEC Standard JESD51-8, Integrated Circuit Thermal Test Method Environmental

    Conditions--Junction-to-Board.

3.  Determined according to Method 1012.1 of MIL-STD 883, Test Method Standard, Microcircuits, with the cold plate

    temperature used for the case temperature. The value includes the thermal resistance of the interface material

    between the top of the package and the cold plate.

4.  Determined according to JEDEC Standard JESD51-2, Integrated Circuits Thermal Test Method Environmental

    Conditions--Natural Convection (Still Air).

6 Peripheral operating requirements and behaviors

6.1 Core modules

6.1.1 Debug trace timing specifications

                               Table 12. Debug trace operating behaviors

    Symbol  Description                                     Min.                      Max.  Unit
      Tcyc  Clock period                                                                    MHz
       Twl  Low pulse width                                 Frequency dependent              ns
      Twh   High pulse width                                                                 ns
       Tr   Clock and data rise time                        2                         --     ns
       Tf   Clock and data fall time                                                         ns
       Ts   Data setup                                      2                         --     ns
       Th   Data hold                                                                        ns
                                                            --                        3

                                                            --                        3

                                                            3                         --

                                                            2                         --

                               Figure 3. TRACE_CLKOUT specifications

TRACE_CLKOUT                                     Ts     Th  Ts            Th
TRACE_D[3:0]

                               Figure 4. Trace data specifications

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                                                       23
Peripheral operating requirements and behaviors

6.1.2 JTAG electricals

                            Table 13. JTAG limited voltage range electricals

    Symbol  Description                                         Min.                              Max.  Unit
       J1   Operating voltage                                   2.7                               3.6     V
            TCLK frequency of operation
                                                                 0                                 10   MHz
                Boundary Scan                                  0                                 25
                JTAG and CJTAG                                 0                                 50    ns
                Serial Wire Debug
                                                                                                         ns
    J2      TCLK cycle period                                   1/J1                              --     ns
                                                                                                         ns
    J3      TCLK clock pulse width                                                                       ns
                                                                                                         ns
             Boundary Scan                                     50                                --     ns
                                                                                                         ns
             JTAG and CJTAG                                    20                                --     ns
                                                                                                         ns
             Serial Wire Debug                                 10                                --     ns
                                                                                                         ns
    J4      TCLK rise and fall times                            --                                3      ns
                                                                                                         ns
    J5      Boundary scan input data setup time to TCLK rise    20                                --     ns

    J6      Boundary scan input data hold time after TCLK rise  0                                 --    Unit
                                                                                                          V
    J7      TCLK low to boundary scan output data valid         --                                25
                                                                                                        MHz
    J8      TCLK low to boundary scan output high-Z             --                                25
                                                                                                         ns
    J9      TMS, TDI input data setup time to TCLK rise         8                                 --

    J10     TMS, TDI input data hold time after TCLK rise       1                                 --

    J11     TCLK low to TDO data valid                          --                                17

    J12     TCLK low to TDO high-Z                              --                                17

    J13     TRST assert time                                    100                               --

    J14     TRST setup time (negation) to TCLK high             8                                 --

            Table 14. JTAG full voltage range electricals

    Symbol  Description                                         Min.                              Max.
       J1   Operating voltage                                   1.71                              3.6

       J2   TCLK frequency of operation                                                            10
                                                                                                   20
             Boundary Scan                                     0                                  40
                                                                                                   --
             JTAG and CJTAG                                    0

             Serial Wire Debug                                 0

            TCLK cycle period                                                               1/J1
                                        Table continues on the next page...

            K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

24                                                                                                Freescale Semiconductor, Inc.
                                                                           Peripheral operating requirements and behaviors

        Table 14. JTAG full voltage range electricals (continued)

Symbol  Description                                                 Min.              Max.  Unit
   J3   TCLK clock pulse width
                                                                    50                --    ns
   J4       Boundary Scan
   J5       JTAG and CJTAG                                        25                --    ns
   J6       Serial Wire Debug
   J7                                                           12.5                  --    ns
   J8
   J9   TCLK rise and fall times                                    --                3     ns
  J10   Boundary scan input data setup time to TCLK rise
  J11   Boundary scan input data hold time after TCLK rise          20                --    ns
  J12   TCLK low to boundary scan output data valid
  J13   TCLK low to boundary scan output high-Z                     0                 --    ns
  J14   TMS, TDI input data setup time to TCLK rise
        TMS, TDI input data hold time after TCLK rise               --                25    ns
        TCLK low to TDO data valid
        TCLK low to TDO high-Z                                      --                25    ns
        TRST assert time
        TRST setup time (negation) to TCLK high                     8                 --    ns

                                                                    1.4               --    ns

                                                                    --                22.1  ns

                                                                    --                22.1  ns

                                                                    100               --    ns

                                                                    8                 --    ns

                                                            J2

                                     J3                         J3

TCLK (input)

                                 J4                         J4

                               Figure 5. Test clock input timing

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                                     25
Peripheral operating requirements and behaviors               J5                            J6
                 TCLK
                 Data inputs                                  Input data valid
                 Data outputs
                 Data outputs                         J7
                 Data outputs                                                Output data valid

                                                      J8

                                                      J7
                                                                             Output data valid

             Figure 6. Boundary scan (JTAG) timing

    TCLK                                                  J9      J10
    TDI/TMS
    TDO                                                   Input data valid
    TDO
    TDO                                          J11
                                                                         Output data valid

                                                 J12

                                                 J11
                                                                         Output data valid

             Figure 7. Test Access Port timing

             K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

26                                                                                          Freescale Semiconductor, Inc.
                                                                        Peripheral operating requirements and behaviors

TCLK                                                  J14
TRST                J13

                               Figure 8. TRST timing

6.2 System modules

There are no specifications necessary for the device's system modules.

6.3 Clock modules

6.3.1 MCG specifications

                                          Table 15. MCG specifications

Symbol Description                                              Min.     Typ.   Max.   Unit   Notes
                                                                 --     32.768   --    kHz
fints_ft  Internal reference frequency (slow clock) --                          38.2   kHz       1
          factory trimmed at nominal VDD and 25 C             31.25       --    --     A       1
                                                                          20           %fdco
fints_t   Internal reference frequency (slow clock) -- user      --       0.3   0.6
          trimmed                                                --                    %fdco
                                                                         4.5   --
Iints     Internal reference (slow clock) current                --                    MHz
                                                                           4     --    MHz
fdco_res_t Resolution of trimmed average DCO output              --        --     5     A
               frequency at fixed voltage and temperature --              25     --    kHz
               using SCTRIM and SCFTRIM                           3        --    --    kHz
                                                                           --    --
fdco_t    Total deviation of trimmed average DCO output          --
          frequency over fixed voltage and temperature        (3/5) x
          range of 070C                                      fints_t
                                                              (16/5) x
fintf_ft  Internal reference frequency (fast clock) --         fints_t
          factory trimmed at nominal VDD and 25C

fintf_t Internal reference frequency (fast clock) -- user
            trimmed at nominal VDD and 25 C

  Iintf   Internal reference (fast clock) current
floc_low
          Loss of external clock minimum frequency --
          RANGE = 00

floc_high Loss of external clock minimum frequency --
              RANGE = 01, 10, or 11

                               Table continues on the next page...

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                                        27
Peripheral operating requirements and behaviors

                                  Table 15. MCG specifications (continued)

Symbol Description                                              Min.   Typ.          Max.     Unit  Notes
                                                                                              kHz    2, 3
                                                           FLL                                MHz
                                                                                              MHz    4, 5
    ffll_ref FLL reference frequency range                      31.25    --          39.0625  MHz
                                                                       20.97            25    MHz      6
    fdco  DCO output                  Low range (DRS=00)        20                            MHz      7
                                                                                              MHz      7
          frequency range             640 ffll_ref                                          MHz      8
                                                                                              MHz
                                      Mid range (DRS=01)        40     41.94         50        ps

                                      1280 ffll_ref                                          ms
                                                                                              MHz
                                Mid-high range (DRS=10)         60     62.91         75        A

                                      1920 ffll_ref                                          A
                                                                                              MHz
                                      High range (DRS=11)       80     83.89         100       ps
                                                                                               ps
                                      2560 ffll_ref

fdco_t_DMX3 DCO output                Low range (DRS=00)        --     23.99         --

    2     frequency                   732 ffll_ref

                                      Mid range (DRS=01)        --     47.97         --

                                      1464 ffll_ref

                                Mid-high range (DRS=10)         --     71.99         --

                                      2197 ffll_ref

                                      High range (DRS=11)       --     95.98         --

                                      2929 ffll_ref

    Jcyc_fll FLL period jitter                                  --     180           --

          fVCO = 48 MHz                                       --     150           --
          fVCO = 98 MHz

tfll_acquire FLL target frequency acquisition time              --               --  1

                                                           PLL

    fvco  VCO operating frequency                               48.0             --  100

    Ipll  PLL operating current                                 --     1060          --

          PLL @ 96 MHz (fosc_hi_1 = 8 MHz, fpll_ref =

          2 MHz, VDIV multiplier = 48)

    Ipll  PLL operating current                                 --     600           --

          PLL @ 48 MHz (fosc_hi_1 = 8 MHz, fpll_ref =

          2 MHz, VDIV multiplier = 24)

    fpll_ref PLL reference frequency range                      2.0              --  4.0

    Jcyc_pll PLL period jitter (RMS)

          fvco = 48 MHz                                       --     120           --

          fvco = 100 MHz                                      --     50            --

                                            Table continues on the next page...

                                K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

28                                                                                      Freescale Semiconductor, Inc.
                                                                                    Peripheral operating requirements and behaviors

                               Table 15. MCG specifications (continued)

Symbol     Description                               Min.    Typ.                   Max.        Unit  Notes
Jacc_pll   PLL accumulated jitter over 1s (RMS)
                                                      --     1350                    --               8
                fvco = 48 MHz                        --     600                     --
                fvco = 100 MHz                                                                 ps

                                                                                                ps

Dlock     Lock entry frequency tolerance             1.49                     --   2.98      %
Dunl      Lock exit frequency tolerance
tpll_lock  Lock detector detection time               4.47                     --   5.97      %

                                                     --                         --  150 10-6  s     9

                                                                                    + 1075(1/

                                                                                    fpll_ref)

1. This parameter is measured with the internal reference (slow clock) being used as a reference to the FLL (FEI clock
     mode).

2. These typical values listed are with the slow internal reference clock (FEI) using factory trim and DMX32=0.
3. The resulting system clock frequencies should not exceed their maximum specified values. The DCO frequency deviation

     (fdco_t) over voltage and temperature should be considered.
4. These typical values listed are with the slow internal reference clock (FEI) using factory trim and DMX32=1.
5. The resulting clock frequency must not exceed the maximum specified clock frequency of the device.
6. This specification applies to any time the FLL reference source or reference divider is changed, trim value is changed,

     DMX32 bit is changed, DRS bits are changed, or changing from FLL disabled (BLPE, BLPI) to FLL enabled (FEI, FEE,
     FBE, FBI). If a crystal/resonator is being used as the reference, this specification assumes it is already running.
7. Excludes any oscillator currents that are also consuming power while PLL is in operation.
8. This specification was obtained using a Freescale developed PCB. PLL jitter is dependent on the noise characteristics of
     each PCB and results will vary.
9. This specification applies to any time the PLL VCO divider or reference divider is changed, or changing from PLL disabled
     (BLPE, BLPI) to PLL enabled (PBE, PEE). If a crystal/resonator is being used as the reference, this specification assumes
     it is already running.

6.3.2 Oscillator electrical specifications
This section provides the electrical characteristics of the module.

6.3.2.1 Oscillator DC electrical specifications

                             Table 16. Oscillator DC electrical specifications

Symbol     Description                               Min.    Typ.                   Max.        Unit  Notes
  VDD      Supply voltage                            1.71     --                    3.6
                                                                                                V
IDDOSC     Supply current -- low-power mode (HGO=0)   --     500                     --
                32 kHz                               --     200                     --                           1
                4 MHz                                --     300                     --         nA
                8 MHz (RANGE=01)                     --     950                     --         A
                16 MHz                               --     1.2                     --         A
                24 MHz                               --     1.5                     --         A
                32 MHz                                                                         mA
                                                                                                mA

                                           Table continues on the next page...

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                                                        29
Peripheral operating requirements and behaviors

                     Table 16. Oscillator DC electrical specifications (continued)

Symbol  Description                                         Min.  Typ.  Max.                         Unit  Notes
IDDOSC  Supply current -- high gain mode (HGO=1)                                                              1

             32 kHz                                        --    25    --                           A      2, 3
             4 MHz                                                                                         2, 3
             8 MHz (RANGE=01)                              --    400   --                           A      2, 4
             16 MHz
             24 MHz                                        --    500   --                           A
             32 MHz
                                                            --    2.5   --                           mA

                                                            --    3     --                           mA

                                                            --    4     --                           mA

    Cx  EXTAL load capacitance                              --    --    --

    Cy  XTAL load capacitance                               --    --    --

    RF  Feedback resistor -- low-frequency, low-power       --    --    --                           M

        mode (HGO=0)

        Feedback resistor -- low-frequency, high-gain       --    10    --                           M

        mode (HGO=1)

        Feedback resistor -- high-frequency, low-power      --    --    --                           M

        mode (HGO=0)

        Feedback resistor -- high-frequency, high-gain      --    1     --                           M

        mode (HGO=1)

    RS  Series resistor -- low-frequency, low-power         --    --    --                           k

        mode (HGO=0)

        Series resistor -- low-frequency, high-gain mode    --    200   --                           k

        (HGO=1)

        Series resistor -- high-frequency, low-power        --    --    --                           k

        mode (HGO=0)

        Series resistor -- high-frequency, high-gain
        mode (HGO=1)

                                                            --    0     --                           k

    Vpp5 Peak-to-peak amplitude of oscillation (oscillator  --    0.6   --                           V

        mode) -- low-frequency, low-power mode

        (HGO=0)

        Peak-to-peak amplitude of oscillation (oscillator   --    VDD   --                           V

        mode) -- low-frequency, high-gain mode

        (HGO=1)

        Peak-to-peak amplitude of oscillation (oscillator   --    0.6   --                           V

        mode) -- high-frequency, low-power mode

        (HGO=0)

        Peak-to-peak amplitude of oscillation (oscillator   --    VDD   --                           V

        mode) -- high-frequency, high-gain mode

        (HGO=1)

1. VDD=3.3 V, Temperature =25 C
2. See crystal or resonator manufacturer's recommendation
3. Cx,Cy can be provided by using either the integrated capacitors or by using external components.
4. When low power mode is selected, RF is integrated and must not be attached externally.

                      K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

30                                                                           Freescale Semiconductor, Inc.
                                                                                                  Peripheral operating requirements and behaviors

5. The EXTAL and XTAL pins should only be connected to required oscillator components and must not be connected to any
     other devices.

6.3.2.2 Oscillator frequency specifications

                               Table 17. Oscillator frequency specifications

Symbol     Description                                        Min.        Typ.  Max.        Unit  Notes
fosc_lo                                                       32          --    40         kHz
fosc_hi_1  Oscillator crystal or resonator frequency -- low    3           --
           frequency mode (MCG_C2[RANGE]=00)                                      8         MHz
fosc_hi_2                                                      8           --
           Oscillator crystal or resonator frequency -- high                    32          MHz
fec_extal  frequency mode (low range)                          --          --
tdc_extal  (MCG_C2[RANGE]=01)                                  40          50   50          MHz   1, 2
                                                               --         750
   tcst    Oscillator crystal or resonator frequency -- high   --         250   60          %
           frequency mode (high range)                         --         0.6
           (MCG_C2[RANGE]=1x)                                                   --          ms    3, 4
                                                               --          1
           Input clock frequency (external clock mode)                          --          ms

           Input clock duty cycle (external clock mode)                         --          ms

           Crystal startup time -- 32 kHz low-frequency,                        --          ms
           low-power mode (HGO=0)

           Crystal startup time -- 32 kHz low-frequency,
           high-gain mode (HGO=1)

           Crystal startup time -- 8 MHz high-frequency
           (MCG_C2[RANGE]=01), low-power mode
           (HGO=0)

           Crystal startup time -- 8 MHz high-frequency
           (MCG_C2[RANGE]=01), high-gain mode
           (HGO=1)

1. Other frequency limits may apply when external clock is being used as a reference for the FLL or PLL.
2. When transitioning from FBE to FEI mode, restrict the frequency of the input clock so that, when it is divided by FRDIV, it

     remains within the limits of the DCO input clock frequency.
3. Proper PC board layout procedures must be followed to achieve specifications.
4. Crystal startup time is defined as the time between the oscillator being enabled and the OSCINIT bit in the MCG_S register

     being set.

6.3.3 32kHz Oscillator Electrical Characteristics
This section describes the module electrical characteristics.

6.3.3.1 32kHz oscillator DC electrical specifications

                        Table 18. 32kHz oscillator DC electrical specifications

Symbol     Description                                              Min.        Typ.        Max.  Unit
VBAT      Supply voltage                                           1.71         --         3.6    V
   RF      Internal feedback resistor                                --         100          --   M

                                       Table continues on the next page...                              31

                                     K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.
Freescale Semiconductor, Inc.
Peripheral operating requirements and behaviors

                Table 18. 32kHz oscillator DC electrical specifications (continued)

    Symbol  Description                                              Min.         Typ.  Max.  Unit
     Cpara  Parasitical capacitance of EXTAL32 and XTAL32             --           5
     Cload  Internal load capacitance (programmable)                  --           15   7     pF
      Vpp1  Peak-to-peak amplitude of oscillation                     --          0.6
                                                                                        --    pF

                                                                                        --    V

1. The EXTAL32 and XTAL32 pins should only be connected to required oscillator components and must not be connected to
     any other devices.

6.3.3.2 32kHz oscillator frequency specifications

                          Table 19. 32kHz oscillator frequency specifications

Symbol      Description                                        Min.        Typ.   Max.  Unit  Notes
fosc_lo    Oscillator crystal                                                                   1
  tstart    Crystal start-up time                              --    32.768       --    kHz

                                                               --          1000   --    ms

1. Proper PC board layout procedures must be followed to achieve specifications.

6.4 Memories and memory interfaces

6.4.1 Flash (FTFL) electrical specifications
This section describes the electrical characteristics of the FTFL module.

6.4.1.1 Flash timing specifications -- program and erase

The following specifications represent the amount of time the internal charge pumps are
active and do not include command overhead.

            Table 20. NVM program/erase timing specifications

Symbol Description                                            Min.        Typ.   Max.  Unit  Notes
  thvpgm4 Longword Program high-voltage time                    --         7.5     18
  thversscr Sector Erase high-voltage time                      --          13    113   s
thversblk256k Erase Block high-voltage time for 256 KB          --         416    3616
                                                                                        ms    1

                                                                                        ms    1

1. Maximum time based on expectations at cycling end-of-life.

            K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

32                                                                                      Freescale Semiconductor, Inc.
6.4.1.2                                                                                      Peripheral operating requirements and behaviors

              Flash timing specifications -- commands

                            Table 21. Flash command timing specifications

Symbol        Description                                   Min.  Typ.              Max.  Unit  Notes
trd1blk256k   Read 1s Block execution time                   --    --               1.7
                                                                                          ms
                   256 KB program/data flash

trd1sec2k Read 1s Section execution time (flash sector)     --                  --  60    s     1

tpgmchk Program Check execution time                        --                  --  45    s     1

trdrsrc Read Resource execution time                        --                  --  30    s     1

tpgm4 Program Longword execution time                       --    65                145   s

              Erase Flash Block execution time                                                  2

tersblk256k    256 KB program/data flash                   --    435               3700  ms

tersscr Erase Flash Sector execution time                   --    14                114   ms    2

              Program Section execution time

tpgmsec512    512 B flash                                 --    2.4               --    ms
tpgmsec1k      1 KB flash
tpgmsec2k      2 KB flash                                  --    4.7               --    ms

                                                            --    9.3               --    ms

trd1all Read 1s All Blocks execution time                   --                  --  1.8   ms

trdonce Read Once execution time                            --                  --  25    s     1

tpgmonce Program Once execution time                        --    65                --    s

tersall Erase All Blocks execution time                     --    870               7400  ms    2

tvfykey Verify Backdoor Access Key execution time           --                  --  30    s     1

tswapx01      Swap Control execution time                   --    200               --    s
tswapx02          control code 0x01
tswapx04          control code 0x02                       --    70                150   s
tswapx08          control code 0x04
                   control code 0x08                       --    70                150   s

                                                            --                  --  30    s

              Program Partition for EEPROM execution time

tpgmpart256k   256 KB FlexNVM                              --    450               --    ms

              Set FlexRAM Function execution time:

tsetramff    Control Code 0xFF                           --    70                --    s
tsetram32k    32 KB EEPROM backup
tsetram256k    256 KB EEPROM backup                        --    0.8               1.2   ms

                                                            --    4.5               5.5   ms

                                  Byte-write to FlexRAM for EEPROM operation

teewr8bers Byte-write to erased FlexRAM location execution  --    175               260   s     3

              time

                                           Table continues on the next page...

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                                          33
Peripheral operating requirements and behaviors

                     Table 21. Flash command timing specifications (continued)

Symbol Description                                       Min.             Typ.   Max.                   Unit   Notes

              Byte-write to FlexRAM execution time:                              1800                   s
                                                                                 2000                   s
teewr8b32k    32 KB EEPROM backup                      --               385    2400                   s
teewr8b64k    64 KB EEPROM backup                                              3200                   s
teewr8b128k    128 KB EEPROM backup                     --               475
teewr8b256k    256 KB EEPROM backup                                             260                    s
                                                         --               650
                                                                                 1800                   s
                                                         --               1000   2000                   s
                                                                                 2400                   s
                    Word-write to FlexRAM for EEPROM operation                   3200                   s

teewr16bers Word-write to erased FlexRAM location        --               175    540                    s
               execution time
                                                                                 2050                   s
              Word-write to FlexRAM execution time:                              2250                   s
                                                                                 2675                   s
teewr16b32k    32 KB EEPROM backup                      --               385    3500                   s
teewr16b64k    64 KB EEPROM backup
teewr16b128k   128 KB EEPROM backup                     --               475
teewr16b256k   256 KB EEPROM backup
                                                         --               650

                                                         --               1000

                    Longword-write to FlexRAM for EEPROM operation

teewr32bers Longword-write to erased FlexRAM location    --               360
               execution time

              Longword-write to FlexRAM execution time:

teewr32b32k    32 KB EEPROM backup                      --               630
teewr32b64k    64 KB EEPROM backup
teewr32b128k   128 KB EEPROM backup                     --               810
teewr32b256k   256 KB EEPROM backup
                                                         --               1200

                                                         --               1900

1. Assumes 25MHz flash clock frequency.
2. Maximum times for erase parameters based on expectations at cycling end-of-life.
3. For byte-writes to an erased FlexRAM location, the aligned word containing the byte must be erased.

6.4.1.3 Flash (FTFL) current and power specfications

                       Table 22. Flash (FTFL) current and power specfications

    Symbol    Description                                                        Typ.                          Unit
    IDD_PGM   Worst case programming current in program flash
                                                                                 10                            mA

6.4.1.4 Reliability specifications

                                   Table 23. NVM reliability specifications

Symbol Description                                                  Min.  Typ.1  Max.                    Unit  Notes
                                                     Program Flash                                      years     2

tnvmretp10k Data retention after up to 10 K cycles       5                50     --

                                      Table continues on the next page...

                    K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

34                                                                               Freescale Semiconductor, Inc.
                                                                                  Peripheral operating requirements and behaviors

                    Table 23. NVM reliability specifications (continued)

Symbol Description                                         Min.         Typ.1  Max.    Unit   Notes
                                                                         100    --    years      2
tnvmretp1k Data retention after up to 1 K cycles           10            100    --    years      2
                                                                         35 K   --    cycles     3
tnvmretp100 Data retention after up to 100 cycles          15
                                                                          50
nnvmcycp Cycling endurance                                 10 K          100
                                                                         100
                                                         Data Flash      35 K

tnvmretd10k Data retention after up to 10 K cycles                   5    50   --     years   2
                                                                         100
tnvmretd1k Data retention after up to 1 K cycles           10            100   --     years   2

tnvmretd100 Data retention after up to 100 cycles          15           175 K  --     years   2
                                                                        1.6 M
nnvmcycd Cycling endurance                                 10 K         6.4 M  --     cycles  3
                                                                        50 M
                                                    FlexRAM as EEPROM   400 M

tnvmretee100 Data retention up to 100% of write endurance            5         --     years   2

tnvmretee10 Data retention up to 10% of write endurance    10                  --     years   2

tnvmretee1 Data retention up to 1% of write endurance      15                  --     years   2

             Write endurance                                                                  4

nnvmwree16    EEPROM backup to FlexRAM ratio = 16          35 K               --     writes
nnvmwree128   EEPROM backup to FlexRAM ratio = 128        315 K
nnvmwree512   EEPROM backup to FlexRAM ratio = 512        1.27 M              --     writes
nnvmwree4k    EEPROM backup to FlexRAM ratio = 4096        10 M
nnvmwree32k   EEPROM backup to FlexRAM ratio =             80 M               --     writes

                32,768                                                         --     writes

                                                                               --     writes

1. Typical data retention values are based on measured response accelerated at high temperature and derated to a constant
     25C use profile. Engineering Bulletin EB618 does not apply to this technology.

2. Data retention is based on Tjavg = 55C (temperature profile over the lifetime of the application).
3. Cycling endurance represents number of program/erase cycles at -40C  Tj  125C.
4. Write endurance represents the number of writes to each FlexRAM location at -40C Tj  125C influenced by the cycling

     endurance of the FlexNVM (same value as data flash) and the allocated EEPROM backup per subsystem. Minimum and
     typical values assume all byte-writes to FlexRAM.

6.4.1.5 Write endurance to FlexRAM for EEPROM

When the FlexNVM partition code is not set to full data flash, the EEPROM data set size
can be set to any of several non-zero values.

The bytes not assigned to data flash via the FlexNVM partition code are used by the
FTFL to obtain an effective endurance increase for the EEPROM data. The built-in
EEPROM record management system raises the number of program/erase cycles that can
be attained prior to device wear-out by cycling the EEPROM data through a larger
EEPROM NVM storage space.

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                                        35
Peripheral operating requirements and behaviors

While different partitions of the FlexNVM are available, the intention is that a single
choice for the FlexNVM partition code and EEPROM data set size is used throughout the
entire lifetime of a given application. The EEPROM endurance equation and graph
shown below assume that only one configuration is ever used.

Writes_subsystem =  EEPROM 2 EEESPLIT EEESIZE   Write_efficiency nnvmcycd
                              EEESPLIT EEESIZE

where

    Writes_subsystem -- minimum number of writes to each FlexRAM location for
      subsystem (each subsystem can have different endurance)

    EEPROM -- allocated FlexNVM for each EEPROM subsystem based on DEPART;
      entered with Program Partition command

    EEESPLIT -- FlexRAM split factor for subsystem; entered with the Program
      Partition command

    EEESIZE -- allocated FlexRAM based on DEPART; entered with Program Partition
      command

    Write_efficiency --
          0.25 for 8-bit writes to FlexRAM
          0.50 for 16-bit or 32-bit writes to FlexRAM

    nnvmcycd -- data flash cycling endurance

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36                                                                         Freescale Semiconductor, Inc.
                                                          Peripheral operating requirements and behaviors

                               Figure 9. EEPROM backup writes to FlexRAM

6.4.2 EzPort Switching Specifications

                                 Table 24. EzPort switching specifications

Num   Description                                         Min.                        Max.    Unit
EP1   Operating voltage                                   1.71                         3.6      V
EP1a                                                       --                         fSYS/2
      EZP_CK frequency of operation (all commands except                                      MHz
      READ)                                                --                         fSYS/8
                                                                                        --    MHz
      EZP_CK frequency of operation (READ command)                                      --     ns
                                                                                        --     ns
EP2   EZP_CS negation to next EZP_CS assertion            2 x tEZP_CK                   --     ns
                                                                5                       --     ns
EP3   EZP_CS input valid to EZP_CK high (setup)                 5                       16     ns
                                                                2                       --     ns
EP4   EZP_CK high to EZP_CS input invalid (hold)                5                       12     ns
                                                               --                              ns
EP5   EZP_D input valid to EZP_CK high (setup)                  0
                                                               --
EP6   EZP_CK high to EZP_D input invalid (hold)

EP7   EZP_CK low to EZP_Q output valid

EP8   EZP_CK low to EZP_Q output invalid (hold)

EP9   EZP_CS negation to EZP_Q tri-state

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                                       37
Peripheral operating requirements and behaviors

    EZP_CK          EP3       EP4                       EP2
    EZP_CS
    EZP_Q (output)                                 EP9
    EZP_D (input)                          EP8
                         EP7

                    EP5  EP6

                    Figure 10. EzPort Timing Diagram

6.4.3 Flexbus Switching Specifications

All processor bus timings are synchronous; input setup/hold and output delay are given in
respect to the rising edge of a reference clock, FB_CLK. The FB_CLK frequency may be
the same as the internal system bus frequency or an integer divider of that frequency.

The following timing numbers indicate when data is latched or driven onto the external
bus, relative to the Flexbus output clock (FB_CLK). All other timing relationships can be
derived from these values.

         Table 25. Flexbus limited voltage range switching specifications

    Num  Description                                    Min.    Max.       Unit  Notes
         Operating voltage                              2.7      3.6         V
    FB1  Frequency of operation                          --   FB_CLK                1
    FB2  Clock period                                    20       --       MHz      1
    FB3  Address, data, and control output valid         --     11.5        ns      2
    FB4  Address, data, and control output hold         0.5       --        ns      2
    FB5  Data and FB_TA input setup                     8.5       --        ns
         Data and FB_TA input hold                      0.5       --        ns
                                                                            ns

1. Specification is valid for all FB_AD[31:0], FB_BE/BWEn, FB_CSn, FB_OE, FB_R/W,FB_TBST, FB_TSIZ[1:0], FB_ALE,
     and FB_TS.

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38                                                                         Freescale Semiconductor, Inc.
                                                          Peripheral operating requirements and behaviors

2. Specification is valid for all FB_AD[31:0] and FB_TA.

     Table 26. Flexbus full voltage range switching specifications

Num  Description                                              Min.    Max.            Unit  Notes
     Operating voltage                                        1.71     3.6              V
FB1  Frequency of operation                                    --   FB_CLK                     1
FB2  Clock period                                         1/FB_CLK      --            MHz      1
FB3  Address, data, and control output valid                   --     13.5             ns      2
FB4  Address, data, and control output hold                             --             ns      2
FB5  Data and FB_TA input setup                                 0       --             ns
     Data and FB_TA input hold                                13.7      --             ns
                                                              0.5                      ns

1. Specification is valid for all FB_AD[31:0], FB_BE/BWEn, FB_CSn, FB_OE, FB_R/W,FB_TBST, FB_TSIZ[1:0], FB_ALE,
     and FB_TS.

2. Specification is valid for all FB_AD[31:0] and FB_TA.

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                                                    39
Peripheral operating requirements and behaviors

                  FB1

    FB_CLK                                                              FB3
    FB_A[Y]                                      FB5
    FB_D[X]
                           Address

                  FB2      FB4

                  Address                        Data

    FB_RW

    FB_TS

    FB_ALE

                                                       AA=1

    FB_CSn                                             AA=0

    FB_OEn                       FB4                   FB5
    FB_BEn
    FB_TA                             AA=1
                                      AA=0

    FB_TSIZ[1:0]           TSIZ

                       Figure 11. FlexBus read timing diagram

                  K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

40                                                                           Freescale Semiconductor, Inc.
                                                              Peripheral operating requirements and behaviors

                               FB1

FB_CLK

              FB2                                             FB3

FB_A[Y]                                 Address

FB_D[X]                        Address           Data

FB_RW

FB_TS

FB_ALE

                                                        AA=1

FB_CSn                                                  AA=0

FB_OEn                                        FB4       FB5
FB_BEn
FB_TA                                             AA=1
                                                  AA=0

FB_TSIZ[1:0]                            TSIZ

                               Figure 12. FlexBus write timing diagram

6.5 Security and integrity modules

There are no specifications necessary for the device's security and integrity modules.

6.6 Analog

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                           41
Peripheral operating requirements and behaviors

6.6.1 ADC electrical specifications

The 16-bit accuracy specifications listed in Table 27 and Table 28 are achievable on the
differential pins ADCx_DP0, ADCx_DM0, ADCx_DP1, ADCx_DM1, ADCx_DP3, and
ADCx_DM3.

The ADCx_DP2 and ADCx_DM2 ADC inputs are connected to the PGA outputs and are
not direct device pins. Accuracy specifications for these pins are defined in Table 29 and
Table 30.

All other ADC channels meet the 13-bit differential/12-bit single-ended accuracy
specifications.

6.6.1.1 16-bit ADC operating conditions

                                Table 27. 16-bit ADC operating conditions

Symbol Description           Conditions           Min.  Typ.1                 Max.  Unit  Notes
VDDA Supply voltage         Absolute            1.71    --                   3.6    V       2
VDDA Supply voltage          Delta to VDD (VDD-  -100     0                  +100   mV       2
                             VDDA)
    VSSA Ground voltage      Delta to VSS (VSS-  -100     0                  +100   mV       3
                             VSSA)                                                           4
    VREFH  ADC reference                         1.13   VDDA                 VDDA    V       4
    VREFL  voltage high          16 bit modes                                      V
    VADIN                         8/10/12 bit   VSSA   VSSA                 VSSA    V
    CADIN  Reference                                                                pF
           voltage low               modes       VREFL   --                  VREFH
                                                   --     8                    10
           Input voltage                           --     4                     5

           Input
           capacitance

    RADIN  Input resistance                      --     2                    5      k
     RAS
           Analog source     13/12 bit modes
           resistance        fADCK < 4MHz        --     --                   5      k

    fADCK  ADC conversion  13 bit modes
           clock frequency
                                                 1.0    --                   18.0   MHz
                                                                                    MHz
    fADCK  ADC conversion 16 bit modes
           clock frequency
                                                 2.0    --                   12.0

                                        Table continues on the next page...

                             K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

42                                                                                  Freescale Semiconductor, Inc.
                                                                           Peripheral operating requirements and behaviors

         Table 27. 16-bit ADC operating conditions (continued)

Symbol   Description           Conditions              Min.      Typ.1  Max.          Unit                  Notes
  Crate  ADC conversion                               20.000                                                   5
         rate                   13 bit modes                     --     818.330       Ksps
  Crate                                               37.037                                                   5
         ADC conversion        No ADC hardware
         rate                  averaging                         --     461.467       Ksps

                               Continuous
                               conversions enabled,
                               subsequent conversion
                               time

                               16 bit modes

                               No ADC hardware
                               averaging

                               Continuous
                               conversions enabled,
                               subsequent conversion
                               time

1. Typical values assume VDDA = 3.0 V, Temp = 25C, fADCK = 1.0 MHz unless otherwise stated. Typical values are for
     reference only and are not tested in production.

2. DC potential difference.
3. This resistance is external to MCU. The analog source resistance should be kept as low as possible in order to achieve the

     best results. The results in this datasheet were derived from a system which has <8  analog source resistance. The RAS/
     CAS time constant should be kept to <1ns.
4. To use the maximum ADC conversion clock frequency, the ADHSC bit should be set and the ADLPC bit should be clear.
5. For guidelines and examples of conversion rate calculation, download the ADC calculator tool: http://cache.freescale.com/
     files/soft_dev_tools/software/app_software/converters/ADC_CALCULATOR_CNV.zip?fpsp=1

                             ZAS                  SIMPLIFIED            ZADIN                     ADC SAR
         RAS                               INPUT PIN EQUIVALENT                       SIMPLIFIED   ENGINE

                                                    CIRCUIT                       CHANNEL SELECT
                                                                                        CIRCUIT
                                            Pad
                                            leakage                               RADIN
                                            due to
                                            input
                                            protection

                                    VADIN

VAS                            CAS

                                                      INPUT PIN         RADIN
                                                      INPUT PIN         RADIN
                                                      INPUT PIN         RADIN

                                                                                                     CADIN

         Figure 13. ADC input impedance equivalency diagram

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                                                      43
Peripheral operating requirements and behaviors

6.6.1.2 16-bit ADC electrical characteristics

            Table 28. 16-bit ADC characteristics (VREFH = VDDA, VREFL = VSSA)

Symbol Description             Conditions1                Min.  Typ.2              Max.        Unit     Notes
                                                         0.215   --                1.7         mA          3
IDDA_ADC Supply current             ADLPC=1, ADHSC=0                              3.9
                                    ADLPC=1, ADHSC=1     1.2    2.4               7.3         MHz   tADACK = 1/
    fADACK  ADC                     ADLPC=0, ADHSC=0     3.0    4.0               6.1         MHz     fADACK
            asynchronous            ADLPC=0, ADHSC=1     2.4    5.2               9.5         MHz
            clock source                                  4.4    6.2                           MHz         5
                                                                                                           5
            Sample Time        See Reference Manual chapter for sample times
                                                                                                           5
    TUE     Total unadjusted    12 bit modes            --                   4   6.8        LSB4
            error               <12 bit modes                                     2.1                VADIN =
                                                         --     1.4                                    VDDA
                                                                                                           5
    DNL     Differential non-   12 bit modes            --     0.7              -1.1 to      LSB4
            linearity                                                                                      6
                               <12 bit modes                                     +1.9
                               12 bit modes
                                                         --     0.2              -0.3 to 0.5
                               <12 bit modes
    INL Integral non-          12 bit modes            --     1.0              -2.7 to      LSB4
               linearity       <12 bit modes
                                                                                   +1.9

                                                         --     0.5              -0.7 to
                                                                                   +0.5

    EFS     Full-scale error                             --                   -4   -5.4        LSB4

                                                         --     -1.4               -1.8

    EQ      Quantization       16 bit modes            --     -1 to 0            --          LSB4
                               13 bit modes
            error                                        --                   --   0.5

    ENOB    Effective number 16 bit differential mode

            of bits             Avg=32                  12.8   14.5               --          bits

                               Avg=4                   11.9   13.8               --          bits

                               16 bit single-ended mode

                               Avg=32                  12.2   13.9               --          bits
                               Avg=4
                                                         11.4   13.1               --          bits

    SINAD   Signal-to-noise    See ENOB                        6.02 ENOB + 1.76              dB
            plus distortion

    THD     Total harmonic     16 bit differential mode                                              7
            distortion             Avg=32
                                                         --     94                --          dB

                               16 bit single-ended mode  --     -85                --          dB
                                     Avg=32

                                         Table continues on the next page...

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

44                                                                                    Freescale Semiconductor, Inc.
                                                                                             Peripheral operating requirements and behaviors

Table 28. 16-bit ADC characteristics (VREFH = VDDA, VREFL = VSSA) (continued)

Symbol Description             Conditions1               Min.  Typ.2      Max.        Unit   Notes
                               16 bit differential mode   82    95         --
SFDR Spurious free                                                                                    7
              dynamic range         Avg=32                                           dB

                               16 bit single-ended mode  78    90         --          dB
                                     Avg=32

EIL      Input leakage                                         IIn RAS                mV       IIn =
                                                                                      mV/C   leakage
         error                                                                                 current

                                                                                              (refer to
                                                                                             the MCU's

                                                                                               voltage
                                                                                                 and

                                                                                               current
                                                                                             operating
                                                                                              ratings)

         Temp sensor           40C to 105C            --    1.715      --
         slope                 25C
VTEMP25                                                  --    719        --          mV
         Temp sensor
         voltage

1. All accuracy numbers assume the ADC is calibrated with VREFH = VDDA
2. Typical values assume VDDA = 3.0 V, Temp = 25C, fADCK = 2.0 MHz unless otherwise stated. Typical values are for

     reference only and are not tested in production.
3. The ADC supply current depends on the ADC conversion clock speed, conversion rate and the ADLPC bit (low power).

     For lowest power operation the ADLPC bit should be set, the HSC bit should be clear with 1MHz ADC conversion clock
     speed.
4. 1 LSB = (VREFH - VREFL)/2N
5. ADC conversion clock <16MHz, Max hardware averaging (AVGE = %1, AVGS = %11)
6. Input data is 100 Hz sine wave. ADC conversion clock <12MHz.
7. Input data is 1 kHz sine wave. ADC conversion clock <12MHz.

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                                                            45
Peripheral operating requirements and behaviors

                Figure 14. Typical ENOB vs. ADC_CLK for 16-bit differential mode

    Figure 15. Typical ENOB vs. ADC_CLK for 16-bit single-ended mode

    K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

46                                                         Freescale Semiconductor, Inc.
6.6.1.3                                                                                 Peripheral operating requirements and behaviors

         16-bit ADC with PGA operating conditions

                   Table 29. 16-bit ADC with PGA operating conditions

Symbol   Description           Conditions             Min.    Typ.1  Max.             Unit     Notes
  VDDA   Supply voltage        Absolute                                                 V       2, 3
         PGA ref voltage                              1.71    --     3.6                V
VREFPGA                                                                                 V   IN+ to IN-4
                                                      VREF_OU VREF_OU VREF_OU           V         5
                                                                                       k          6
                                                      T       T      T                            7
                                                                                       
VADIN    Input voltage                                VSSA    --     VDDA              s         8
VCM                                                                                  Ksps
RPGAD    Input Common                                 VSSA    --     VDDA
         Mode range                                                                   Ksps
RAS
  TS     Differential input    Gain = 1, 2, 4, 8      --      128    --
Crate   impedance             Gain = 16, 32
                               Gain = 64              --      64     --

                                                      --      32     --

         Analog source                                --      100    --
         resistance

         ADC sampling                                 1.25    --     --
         time

         ADC conversion         13 bit modes          18.484  --     450
         rate
                               No ADC hardware
                               averaging

                               Continuous
                               conversions enabled

                               Peripheral clock = 50
                               MHz

                               16 bit modes           37.037  --     250

                               No ADC hardware
                               averaging

                               Continuous
                               conversions enabled

                               Peripheral clock = 50
                               MHz

1. Typical values assume VDDA = 3.0 V, Temp = 25C, fADCK = 6 MHz unless otherwise stated. Typical values are for
     reference only and are not tested in production.

2. ADC must be configured to use the internal voltage reference (VREF_OUT)
3. PGA reference is internally connected to the VREF_OUT pin. If the user wishes to drive VREF_OUT with a voltage other

     than the output of the VREF module, the VREF module must be disabled.
4. For single ended configurations the input impedance of the driven input is RPGAD/2
5. The analog source resistance (RAS), external to MCU, should be kept as minimum as possible. Increased RAS causes drop

     in PGA gain without affecting other performances. This is not dependent on ADC clock frequency.
6. The minimum sampling time is dependent on input signal frequency and ADC mode of operation. A minimum of 1.25s

     time should be allowed for Fin=4 kHz at 16-bit differential mode. Recommended ADC setting is: ADLSMP=1, ADLSTS=2 at
     8 MHz ADC clock.
7. ADC clock = 18 MHz, ADLSMP = 1, ADLST = 00, ADHSC = 1
8. ADC clock = 12 MHz, ADLSMP = 1, ADLST = 01, ADHSC = 1

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

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Peripheral operating requirements and behaviors

6.6.1.4 16-bit ADC with PGA characteristics

                             Table 30. 16-bit ADC with PGA characteristics

Symbol        Description          Conditions               Min.  Typ.1      Max.                       Unit  Notes
IDDA_PGA      Supply current                                                                                     2
                                   Low power                --    420        644                        A
IDC_PGA       Input DC current     (ADC_PGA[PGALPb]=0)                                                           3

                                                                                                        A

                                   Gain =1, VREFPGA=1.2V,   --    1.54       --                         A
                                   VCM=0.5V                                                             A
                                   Gain =64, VREFPGA=1.2V,  --    0.57       --
                                   VCM=0.1V                                                                         RAS < 100
    G         Gain4                                         0.95  1          1.05
                                        PGAG=0
                                        PGAG=1             1.9   2          2.1
                                        PGAG=2
                                        PGAG=3             3.8   4          4.2
                                        PGAG=4
                                        PGAG=5             7.6   8          8.4
                                        PGAG=6
                                                            15.2  16         16.6
                                        16-bit modes
                                        < 16-bit modes     30.0  31.6       33.2

                                   Gain=1                   58.8  63.3       67.8

     BW       Input signal                                  --    --         4                          kHz
    PSRR      bandwidth
                                                            --    --         40                         kHz
              Power supply
              rejection ratio                               --    -84        --                         dB    VDDA= 3V

                                                                                                              100mV,

                                                                                                              fVDDA= 50Hz,

                                                                                                              60Hz

    CMRR Common mode                Gain=1                 --    -84        --                         dB    VCM=
                  rejection ratio   Gain=64
                                                            --    -85        --                         dB     500mVpp,
                                                                                                              fVCM= 50Hz,

                                                                                                              100Hz

    VOFS      Input offset                                  --    0.2        --                         mV Output offset =
    TGSW      voltage                                                                                              VOFS*(Gain+1)

     EIL      Gain switching                                --    --         10                         s    5
              settling time
                                   All modes                      IIn RAS                             mV    IIn = leakage
              Input leakage
              error                                                                                           current

                                                                                                               (refer to the
                                                                                                              MCU's voltage

                                                                                                                and current
                                                                                                                 operating
                                                                                                                  ratings)

    VPP,DIFF  Maximum                                                                                   V     6
              differential input
              signal swing                                                  where VX = VREFPGA 0.583
                                              Table continues on the next page...

                                   K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

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                                                                              Peripheral operating requirements and behaviors

        Table 30. 16-bit ADC with PGA characteristics (continued)

Symbol  Description       Conditions                     Min.        Typ.1   Max.           Unit  Notes
SNR                           Gain=1                    80          90      --
        Signal-to-noise       Gain=64                   52          66      --            dB    16-bit
        ratio
                                                          85                                dB    differential
                                                          49                                        mode,

                                                          85                                      Average=32
                                                          53
THD     Total harmonic    Gain=1                                   100     --             dB    16-bit
        distortion         Gain=64                      11.6
                                                         7.2             95  --             dB    differential
                                                         12.8                                       mode,
                                                         11.0
                                                         7.9                                      Average=32,
                                                         7.3
                                                         6.8                                      fin=100Hz
                                                         6.8
SFDR    Spurious free      Gain=1                       7.5         105     --             dB    16-bit
        dynamic range      Gain=64
                                                                         88  --             dB    differential
                                                                                                    mode,

                                                                                                  Average=32,

                                                                                                  fin=100Hz

ENOB    Effective number   Gain=1, Average=4                        13.4    --             bits  16-bit
        of bits            Gain=64, Average=4
                           Gain=1, Average=32                       9.6     --             bits     differential
                           Gain=2, Average=32                                                    mode,fin=100H
                           Gain=4, Average=32                       14.5    --             bits
                           Gain=8, Average=32                                                    z
                           Gain=16, Average=32
                           Gain=32, Average=32                      14.3    --             bits
                           Gain=64, Average=32
                                                                     13.8    --             bits

                                                                     13.1    --             bits

                                                                     12.5    --             bits

                                                                     11.5    --             bits

                                                                     10.6    --             bits

SINAD   Signal-to-noise   See ENOB                       6.02 ENOB + 1.76                 dB
        plus distortion
        ratio

1. Typical values assume VDDA =3.0V, Temp=25C, fADCK=6MHz unless otherwise stated.
2. This current is a PGA module adder, in addition to and ADC conversion currents.
3. Between IN+ and IN-. The PGA draws a DC current from the input terminals. The magnitude of the DC current is a strong

     function of input common mode voltage (VCM) and the PGA gain.
4. Gain = 2PGAG
5. After changing the PGA gain setting, a minimum of 2 ADC+PGA conversions should be ignored.
6. Limit the input signal swing so that the PGA does not saturate during operation. Input signal swing is dependent on the

     PGA reference voltage and gain setting.

6.6.2 CMP and 6-bit DAC electrical specifications

                  Table 31. Comparator and 6-bit DAC electrical specifications

Symbol  Description                                            Min.          Typ.           Max.  Unit
  VDD   Supply voltage                                         1.71           --            3.6    V
IDDHS  Supply current, High-speed mode (EN=1, PMODE=1)         --            --            200   A

                                    Table continues on the next page...                                   49

                                     K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.
Freescale Semiconductor, Inc.
Peripheral operating requirements and behaviors

          Table 31. Comparator and 6-bit DAC electrical specifications (continued)

    Symbol Description                                      Min.       Typ.    Max.  Unit

    IDDLS   Supply current, low-speed mode (EN=1, PMODE=0)  --         --      20    A

    VAIN    Analog input voltage                            VSS 0.3  --      VDD   V

    VAIO    Analog input offset voltage                     --         --      20    mV

    VH      Analog comparator hysteresis1

             CR0[HYSTCTR] = 00                             --         5       --    mV

             CR0[HYSTCTR] = 01                             --         10      --    mV

             CR0[HYSTCTR] = 10                             --         20      --    mV

             CR0[HYSTCTR] = 11                             --         30      --    mV

    VCMPOh  Output high                                     VDD 0.5  --      --    V
    VCMPOl
            Output low                                      --         --      0.5   V
      tDHS
      tDLS  Propagation delay, high-speed mode (EN=1,       20         50      200   ns
            PMODE=1)
    IDAC6b  Propagation delay, low-speed mode (EN=1,        120        250     600   ns
      INL   PMODE=0)
      DNL   Analog comparator initialization delay2         --         --      40    s
            6-bit DAC current adder (enabled)
                                                            --         7       --    A
            6-bit DAC integral non-linearity
                                                            0.5       --      0.5   LSB3
            6-bit DAC differential non-linearity
                                                            0.3       --      0.3   LSB

1. Typical hysteresis is measured with input voltage range limited to 0.6 to VDD-0.6V.
2. Comparator initialization delay is defined as the time between software writes to change control inputs (Writes to DACEN,

     VRSEL, PSEL, MSEL, VOSEL) and the comparator output settling to a stable level.
3. 1 LSB = Vreference/64

                        K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

50                                                                             Freescale Semiconductor, Inc.
                               Peripheral operating requirements and behaviors

                     0.08

                     0.07

CM P Hystereris (V)  0.06                                                                                       HYSTCTR
                     0.05                                                                                       Setting
                     0.04
                     0.03                                                                                               00
                                                                                                                        01
                                                                                                                        10
                                                                                                                        11

                     0.02

                     0.01

                     0

                        0.1 0.4 0.7 1 1.3 1.6 1.9 2.2 2.5 2.8 3.1

                                                                                                 Vin level (V)

                            Figure 16. Typical hysteresis vs. Vin level (VDD=3.3V, PMODE=0)

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                                                   51
Peripheral operating requirements and behaviors

      0.18

                     0.16

                     0.14

CM P Hystereris (V)  0.12                                                                                    HYSTCTR
                      0.1                                                                                    Setting

                     0.08                                                                                            00
                     0.06                                                                                            01
                                                                                                                     10
                                                                                                                     11

                     0.04

                     0.02

                     0

                        0.1 0.4 0.7 1 1.3 1.6 1.9 2.2 2.5 2.8 3.1

                                                                                              Vin level (V)

                            Figure 17. Typical hysteresis vs. Vin level (VDD=3.3V, PMODE=1)

6.6.3 12-bit DAC electrical characteristics

6.6.3.1 12-bit DAC operating requirements

                             Table 32. 12-bit DAC operating requirements

    Symbol                 Desciption               Min.  Max.                    Unit                       Notes
     VDDA                  Supply voltage                                                                       1
    VDACR                  Reference voltage        1.71  3.6                     V                             2
       TA                  Temperature
       CL                  Output load capacitance  1.13  3.6                     V
        IL                 Output load current
                                                    -40   105                     C

                                                    --    100                     pF

                                                    --    1                       mA

1. The DAC reference can be selected to be VDDA or the voltage output of the VREF module (VREF_OUT)
2. A small load capacitance (47 pF) can improve the bandwidth performance of the DAC

                           K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

52                                                                                Freescale Semiconductor, Inc.
6.6.3.2                                                                                 Peripheral operating requirements and behaviors

         12-bit DAC operating behaviors

                          Table 33. 12-bit DAC operating behaviors

Symbol Description                                       Min.     Typ.    Max.           Unit  Notes
                                                          --       --     150             A
IDDA_DACL Supply current -- low-power mode                         --                             1
                                                          --      100     700             A       1
       P                                                           15                             1
                                                          --       0.7    200             s
IDDA_DAC Supply current -- high-speed mode                                 30             s       2
                                                          --       --       1             s       3
      HP                                                           --                             4
                                                          --       --     100            mV       5
  tDACLP Full-scale settling time (0x080 to 0xF7F) --              --    VDACR           mV       5
               low-power mode                             --       --                             6
                                                                  0.4     8            LSB
tDACHP Full-scale settling time (0x080 to 0xF7F) --     VDACR     0.1     1            LSB
             high-power mode                            -100
                                                                   3.7     1            LSB
tCCDACLP Code-to-code settling time (0xBF8 to             --   0.000421
              0xC08) -- low-power mode and high-speed                     0.8         %FSR
              mode                                        --       --     0.6         %FSR
                                                                           90
Vdacoutl DAC output voltage range low -- high-            --       1.7     --             dB
             speed mode, no load, DAC set to 0x000                0.12     --           V/C
                                                          --              250         %FSR/C
Vdacouth DAC output voltage range high -- high-           --
             speed mode, no load, DAC set to 0xFFF        60               --            
                                                          --               --           V/s
INL Integral non-linearity error -- high speed            --
           mode                                           --

DNL      Differential non-linearity error -- VDACR > 2    1.2
         V                                               0.05

DNL      Differential non-linearity error -- VDACR =
         VREF_OUT

VOFFSET Offset error
   EG Gain error

PSRR Power supply rejection ratio, VDDA > = 2.4 V
  TCO Temperature coefficient offset voltage
  TGE Temperature coefficient gain error
  Rop Output resistance load = 3 k

SR Slew rate -80h F7Fh 80h
                High power (SPHP)
                Low power (SPLP)

CT Channel to channel cross talk                        --     --        -80          dB
BW 3dB bandwidth
                                                                                      kHz
                High power (SPHP)
                Low power (SPLP)                      550    --        --

                                                        40     --        --

1. Settling within 1 LSB
2. The INL is measured for 0+100mV to VDACR-100 mV
3. The DNL is measured for 0+100 mV to VDACR-100 mV
4. The DNL is measured for 0+100mV to VDACR-100 mV with VDDA > 2.4V
5. Calculated by a best fit curve from VSS+100 mV to VDACR-100 mV

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                                  53
Peripheral operating requirements and behaviors

6. VDDA = 3.0V, reference select set for VDDA (DACx_CO:DACRFS = 1), high power mode(DACx_C0:LPEN = 0), DAC set
     to 0x800, Temp range from -40C to 105C

    Figure 18. Typical INL error vs. digital code

    K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

54                                                         Freescale Semiconductor, Inc.
                                 Peripheral operating requirements and behaviors

                               Figure 19. Offset at half scale vs. temperature

6.6.4 Voltage reference electrical specifications

        Table 34. VREF full-range operating requirements

Symbol  Description              Min.              Max.                               Unit  Notes
VDDA   Supply voltage           1.71              3.6
   TA   Temperature                                                                   V
   CL   Output load capacitance
                                 -40               105                                C

                                       100                                            nF                            1

1. CL must be connected to VREF_OUT if the VREF_OUT functionality is being used for either an internal or external
     reference.

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                                                          55
Peripheral operating requirements and behaviors

                             Table 35. VREF full-range operating behaviors

Symbol      Description                                         Min.          Typ.   Max.   Unit   Notes
  Vout      Voltage reference output with factory trim at      1.1965         1.2   1.2027   V        1
            nominal VDDA and temperature=25C
  Vout      Voltage reference output with-- factory trim       1.1584          --   1.2376   V
Vstep                                                            --          0.5      --   mV
Vtdrift    Voltage reference trim step                           --           --     80    mV

   Ibg      Temperature drift (Vmax -Vmin across the full         --           --     80    A
    Itr     temperature range)                                    --           --     1.1   mA
VLOAD       Bandgap only (MODE_LV = 00) current                                             mV
                                                                  --
            Tight-regulation buffer (MODE_LV =10) current         --          2     --

            Load regulation (MODE_LV = 10)                                    5     --
                current = + 1.0 mA
                current = - 1.0 mA

    Tstup Buffer startup time                                  --             --    100        s

    Vvdrift Voltage drift (Vmax -Vmin across the full voltage  --             2     --      mV

            range) (MODE_LV = 10, REGEN = 1)

1. Load regulation voltage is the difference between the VREF_OUT voltage with no load vs. voltage with defined load

            Table 36. VREF limited-range operating requirements

    Symbol  Description                                                Min.         Max.    Unit   Notes
       TA   Temperature                                                 0            50
                                                                                            C

            Table 37. VREF limited-range operating behaviors

    Symbol  Description                                                Min.         Max.    Unit   Notes
      Vout  Voltage reference output with factory trim
                                                                       1.173        1.225   V

6.7 Timers

See General switching specifications.

6.8 Communication interfaces

                         K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

56                                                                                         Freescale Semiconductor, Inc.
                                                                                                  Peripheral operating requirements and behaviors

6.8.1 Ethernet switching specifications

The following timing specs are defined at the chip I/O pin and must be translated
appropriately to arrive at timing specs/constraints for the physical interface.

6.8.1.1 MII signal switching specifications

The following timing specs meet the requirements for MII style interfaces for a range of
transceiver devices.

                               Table 38. MII signal switching specifications

Symbol  Description                                                Min.               Max.    Unit
   --   RXCLK frequency                                             --                 25    MHz
  MII1  RXCLK pulse width high                                     35%                65%   RXCLK
                                                                                            period
MII2    RXCLK pulse width low                                      35%                65%   RXCLK
                                                                                            period
MII3    RXD[3:0], RXDV, RXER to RXCLK setup                          5                 --      ns
                                                                     5                 --      ns
MII4    RXCLK to RXD[3:0], RXDV, RXER hold                          --                 25    MHz
                                                                   35%                65%   TXCLK
--      TXCLK frequency                                                                     period
                                                                   35%                65%   TXCLK
MII5    TXCLK pulse width high                                                              period
                                                                     2                 --      ns
MII6    TXCLK pulse width low                                       --                 25      ns

MII7    TXCLK to TXD[3:0], TXEN, TXER invalid

MII8    TXCLK to TXD[3:0], TXEN, TXER valid

                                               MII6        MII5

        TXCLK (input)           MII8                         MII7
        TXD[n:0]                               Valid data
        TXEN
        TXER                                   Valid data
                                               Valid data

                               Figure 20. MII transmit signal timing diagram

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                                       57
Peripheral operating requirements and behaviors      MII2        MII1
                                      RXCLK (input)
                                      RXD[n:0]       MII3        MII4

                                                     Valid data

           RXDV                                      Valid data

           RXER                                      Valid data

                 Figure 21. MII receive signal timing diagram

6.8.1.2 RMII signal switching specifications

The following timing specs meet the requirements for RMII style interfaces for a range of
transceiver devices.

           Table 39. RMII signal switching specifications

     Num   Description                                                 Min.  Max.      Unit
      --   EXTAL frequency (RMII input clock RMII_CLK)                  --    50      MHz
           RMII_CLK pulse width high                                   35%   65%
    RMII1                                                                          RMII_CLK
           RMII_CLK pulse width low                                    35%   65%     period
    RMII2
           RXD[1:0], CRS_DV, RXER to RMII_CLK setup                      4    --   RMII_CLK
    RMII3  RMII_CLK to RXD[1:0], CRS_DV, RXER hold                       2    --     period
    RMII4  RMII_CLK to TXD[1:0], TXEN invalid                            4    --
    RMII7  RMII_CLK to TXD[1:0], TXEN valid                             --    15        ns
    RMII8
                                                                                        ns

                                                                                        ns

                                                                                        ns

6.8.2 USB electrical specifications

The USB electricals for the USB On-the-Go module conform to the standards
documented by the Universal Serial Bus Implementers Forum. For the most up-to-date
standards, visit http://www.usb.org.

                 K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

58                                                                           Freescale Semiconductor, Inc.
6.8.3                                                                                        Peripheral operating requirements and behaviors

           USB DCD electrical specifications

                               Table 40. USB DCD electrical specifications

Symbol    Description                                               Min.         Typ.      Max.   Unit
VDP_SRC    USB_DP source voltage (up to 250 A)
           Threshold voltage for logic high                          0.5          --        0.7    V
  VLGC     USB_DP source current
IDP_SRC   USB_DM sink current                                       0.8          --        2.0    V
IDM_SINK   D- pulldown resistance for data pin contact detect
RDM_DWN    Data detect voltage                                       7            10        13     A
VDAT_REF
                                                                     50           100       150    A

                                                                     14.25        --        24.8   k

                                                                     0.25         0.33      0.4    V

6.8.4 USB VREG electrical specifications

                               Table 41. USB VREG electrical specifications

Symbol Description                                             Min.        Typ.1      Max.  Unit   Notes
                                                               2.7          --        5.5
VREGIN Input supply voltage                                     --         120        186       V

IDDon      Quiescent current -- Run mode, load current          --         1.27        30   A
           equal zero, input supply (VREGIN) > 3.6 V
                                                                --         650         --
IDDstby Quiescent current -- Standby mode, load                 --          --          4   A
             current equal zero

IDDoff     Quiescent current -- Shutdown mode                                               nA
                VREGIN = 5.0 V and temperature=25C                                         A
                Across operating voltage and temperature

ILOADrun   Maximum load current -- Run mode                    --           --        120   mA
ILOADstby
VReg33out  Maximum load current -- Standby mode                --           --          1   mA

           Regulator output voltage -- Input supply            3            3.3        3.6      V
           (VREGIN) > 3.6 V
                                                               2.1          2.8        3.6      V
                Run mode
                Standby mode

VReg33out  Regulator output voltage -- Input supply            2.1          --         3.6      V  2
  COUT     (VREGIN) < 3.6 V, pass-through mode
  ESR                                                          1.76         2.2       8.16  F
           External output capacitor
   ILIM                                                        1            --        100   m
           External output capacitor equivalent series
           resistance                                          --           290         --  mA

           Short circuit current

1. Typical values assume VREGIN = 5.0 V, Temp = 25 C unless otherwise stated.
2. Operating in pass-through mode: regulator output voltage equal to the input voltage minus a drop proportional to ILoad.

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                                                               59
Peripheral operating requirements and behaviors

6.8.5 CAN switching specifications
See General switching specifications.

6.8.6 DSPI switching specifications (limited voltage range)

The DMA Serial Peripheral Interface (DSPI) provides a synchronous serial bus with
master and slave operations. Many of the transfer attributes are programmable. The tables
below provide DSPI timing characteristics for classic SPI timing modes. Refer to the
DSPI chapter of the Reference Manual for information on the modified transfer formats
used for communicating with slower peripheral devices.

           Table 42. Master mode DSPI timing (limited voltage range)

    Num                       Description                                       Min.            Max.      Unit  Notes
                                                                                                            V
    DS1    Operating voltage                                                    2.7                  3.6           1
    DS2                                                                                                   MHz      2
    DS3    Frequency of operation                                               --                   25    ns
                                                                                                           ns
           DSPI_SCK output cycle time                                           2 x tBUS             --    ns

           DSPI_SCK output high/low time                                   (tSCK/2) - 2 (tSCK/2) + 2       ns

           DSPI_PCSn valid to DSPI_SCK delay                               (tBUS x 2) -              --    ns
                                                                                                           ns
                                                                                2                          ns
                                                                                                           ns
    DS4    DSPI_SCK to DSPI_PCSn invalid delay                             (tBUS x 2) -              --

                                                                                2

    DS5    DSPI_SCK to DSPI_SOUT valid                                          --                   8.5

    DS6    DSPI_SCK to DSPI_SOUT invalid                                        -2                   --

    DS7    DSPI_SIN to DSPI_SCK input setup                                     15                   --

    DS8    DSPI_SCK to DSPI_SIN input hold                                      0                    --

1. The delay is programmable in SPIx_CTARn[PSSCK] and SPIx_CTARn[CSSCK].
2. The delay is programmable in SPIx_CTARn[PASC] and SPIx_CTARn[ASC].

DSPI_PCSn                     DS3                  DS2                          DS1             DS4

DSPI_SCK                      DS7      DS8
(CPOL=0)
DSPI_SIN                           First data                  Data             Last data
                                                          DS5
DSPI_SOUT                                                                  DS6

                                       First data                    Data            Last data

           Figure 22. DSPI classic SPI timing -- master mode

           K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

60                                                                                                        Freescale Semiconductor, Inc.
                                                                                Peripheral operating requirements and behaviors

           Table 43. Slave mode DSPI timing (limited voltage range)

Num                                  Description                                Min.               Max.      Unit
                                                                                 2.7                3.6        V
DS9   Operating voltage                                                                            12.5
DS10                                                                          4 x tBUS               --      MHz
DS11  Frequency of operation                                                (tSCK/2) - 2       (tSCK/2) + 2   ns
DS12                                                                                                10        ns
DS13  DSPI_SCK input cycle time                                                   --                 --       ns
DS14                                                                              0                  --       ns
DS15  DSPI_SCK input high/low time                                                2                  --       ns
DS16                                                                              7                 14        ns
      DSPI_SCK to DSPI_SOUT valid                                                 --                14        ns
                                                                                  --                          ns
      DSPI_SCK to DSPI_SOUT invalid

      DSPI_SIN to DSPI_SCK input setup

      DSPI_SCK to DSPI_SIN input hold

      DSPI_SS active to DSPI_SOUT driven

      DSPI_SS inactive to DSPI_SOUT not driven

DSPI_SS                                           DS10                      DS9

DSPI_SCK                       DS15               DS12                      DS11               DS16
(CPOL=0)                                                       Data                 Last data
DSPI_SOUT                            First data                 Data
                               DS13        DS14
DSPI_SIN
                                     First data                             Last data

           Figure 23. DSPI classic SPI timing -- slave mode

6.8.7 DSPI switching specifications (full voltage range)

The DMA Serial Peripheral Interface (DSPI) provides a synchronous serial bus with
master and slave operations. Many of the transfer attributes are programmable. The tables
below provides DSPI timing characteristics for classic SPI timing modes. Refer to the
DSPI chapter of the Reference Manual for information on the modified transfer formats
used for communicating with slower peripheral devices.

           Table 44. Master mode DSPI timing (full voltage range)

Num                               Description                         Min.       Max.                Unit    Notes
      Operating voltage                                               1.71       3.6                   V        1
      Frequency of operation                                           --        12.5
                                                                                                     MHz

                                     Table continues on the next page...

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                                                       61
Peripheral operating requirements and behaviors

               Table 44. Master mode DSPI timing (full voltage range) (continued)

Num                                     Description                             Min.                 Max.      Unit          Notes
DS1         DSPI_SCK output cycle time                                        4 x tBUS                --        ns
DS2         DSPI_SCK output high/low time                                   (tSCK/2) - 4                        ns              2
DS3         DSPI_PCSn valid to DSPI_SCK delay                               (tBUS x 2) -         (tSCK/2) + 4   ns              3
                                                                                                      --
DS4         DSPI_SCK to DSPI_PCSn invalid delay                                   4                             ns
                                                                            (tBUS x 2) -              --
DS5         DSPI_SCK to DSPI_SOUT valid                                                                         ns
                                                                                  4                   10        ns
DS6         DSPI_SCK to DSPI_SOUT invalid                                        --                   --        ns
                                                                                -4.5                  --        ns
DS7         DSPI_SIN to DSPI_SCK input setup                                    20.5                  --
                                                                                  0
DS8         DSPI_SCK to DSPI_SIN input hold

1. The DSPI module can operate across the entire operating voltage for the processor, but to run across the full voltage
     range the maximum frequency of operation is reduced.

2. The delay is programmable in SPIx_CTARn[PSSCK] and SPIx_CTARn[CSSCK].
3. The delay is programmable in SPIx_CTARn[PASC] and SPIx_CTARn[ASC].

DSPI_PCSn                      DS3                   DS2                         DS1             DS4

DSPI_SCK                       DS7     DS8
(CPOL=0)
DSPI_SIN                            First data                  Data             Last data
                                                           DS5
DSPI_SOUT                                                                   DS6

                                       First data                     Data            Last data

            Figure 24. DSPI classic SPI timing -- master mode

            Table 45. Slave mode DSPI timing (full voltage range)

       Num                          Description                                                 Min.               Max.      Unit
                                                                                                1.71                3.6        V
       DS9  Operating voltage                                                                    --                6.25
      DS10                                                                                    8 x tBUS              --       MHz
      DS11  Frequency of operation                                                          (tSCK/2) - 4       (tSCK/2) + 4   ns
      DS12                                                                                       --                 20        ns
      DS13  DSPI_SCK input cycle time                                                                               --        ns
      DS14                                                                                        0                 --        ns
      DS15  DSPI_SCK input high/low time                                                          2                 --        ns
                                                                                                  7                 19        ns
62          DSPI_SCK to DSPI_SOUT valid                                                          --                           ns

            DSPI_SCK to DSPI_SOUT invalid

            DSPI_SIN to DSPI_SCK input setup

            DSPI_SCK to DSPI_SIN input hold

            DSPI_SS active to DSPI_SOUT driven

                                       Table continues on the next page...

            K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.
                                                                                                   Freescale Semiconductor, Inc.
                                                                                  Peripheral operating requirements and behaviors

      Table 45. Slave mode DSPI timing (full voltage range) (continued)

Num                                    Description                        Min.                     Max.  Unit
DS16  DSPI_SS inactive to DSPI_SOUT not driven
                                                                          --                       19    ns

DSPI_SS                                          DS10                     DS9

DSPI_SCK                       DS15                 DS12                  DS11               DS16
(CPOL=0)                                                         Data             Last data
DSPI_SOUT                            First data                   Data
                               DS13        DS14
DSPI_SIN
                                     First data                           Last data

              Figure 25. DSPI classic SPI timing -- slave mode

6.8.8 I2C switching specifications
See General switching specifications.

6.8.9 UART switching specifications
See General switching specifications.

6.8.10 SDHC specifications

The following timing specs are defined at the chip I/O pin and must be translated
appropriately to arrive at timing specs/constraints for the physical interface.

                               Table 46. SDHC switching specifications

Num   Symbol  Description                                                      Min.                Max.  Unit
              Operating voltage
                                                                                2.7                3.6   V

                                                    Card input clock

                                     Table continues on the next page...

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                                                  63
Peripheral operating requirements and behaviors

                          Table 46. SDHC switching specifications
                                         (continued)

    Num  Symbol  Description                                       Min.  Max.          Unit
    SD1     fpp  Clock frequency (low speed)                        0    400           kHz
            fpp                                                                        MHz
    SD2     fpp  Clock frequency (SD\SDIO full speed)              0     25            MHz
    SD3     fOD                                                                        kHz
    SD4     tWL  Clock frequency (MMC full speed)                  0     20             ns
    SD5    tWH                                                                          ns
           tTLH  Clock frequency (identification mode)             0     400            ns
    SD6    tTHL                                                                         ns
                 Clock low time                                    7     --
    SD7     tOD                                                                         ns
    SD8          Clock high time                                   7     --
           tISU                                                                         ns
            tIH  Clock rise time                                   --    3              ns

                 Clock fall time                                   --    3

                 SDHC output / card inputs SDHC_CMD, SDHC_DAT (reference to SDHC_CLK)

                 SDHC output delay (output valid)                  -5    6.5

                 SDHC input / card inputs SDHC_CMD, SDHC_DAT (reference to SDHC_CLK)

                 SDHC input setup time                             5     --

                 SDHC input hold time                              0     --

                               SD3  SD2                 SD1

         SDHC_CLK              SD6
         Output SDHC_CMD
         Output SDHC_DAT[3:0]            SD7            SD8
         Input SDHC_CMD
         Input SDHC_DAT[3:0]

                                    Figure 26. SDHC timing

6.8.11 I2S switching specifications

This section provides the AC timings for the I2S in master (clocks driven) and slave
modes (clocks input). All timings are given for non-inverted serial clock polarity
(TCR[TSCKP] = 0, RCR[RSCKP] = 0) and a non-inverted frame sync (TCR[TFSI] = 0,

                 K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

64                                                                       Freescale Semiconductor, Inc.
                                                                                                  Peripheral operating requirements and behaviors

RCR[RFSI] = 0). If the polarity of the clock and/or the frame sync have been inverted, all
the timings remain valid by inverting the clock signal (I2S_BCLK) and/or the frame sync
(I2S_FS) shown in the figures below.

                       Table 47. I2S master mode timing

Num  Description                                                                             Min.    Max.        Unit
     Operating voltage                                                                        2.7    3.6          V
S1  I2S_MCLK cycle time                                                                   2 x tSYS               ns
S2  I2S_MCLK pulse width high/low                                                           45%     55%
S3  I2S_BCLK cycle time                                                                   5 x tSYS   --   MCLK period
S4  I2S_BCLK pulse width high/low                                                           45%                  ns
S5  I2S_BCLK to I2S_FS output valid                                                          --     55%
S6  I2S_BCLK to I2S_FS output invalid                                                       -2.5     15   BCLK period
S7  I2S_BCLK to I2S_TXD valid                                                                --      --          ns
S8  I2S_BCLK to I2S_TXD invalid                                                              -3      15          ns
S9  I2S_RXD/I2S_FS input setup before I2S_BCLK                                               20      --          ns
S10  I2S_RXD/I2S_FS input hold after I2S_BCLK                                                  0      --          ns
                                                                                                      --          ns
                                                                                                                  ns

                           S1     S2                                          S2

I2S_MCLK (output)                                    S3                                                       S6
I2S_BCLK (output)                                                                                          S10
I2S_FS (output)                                                           S4
I2S_FS (input)                  S4                                                                               S8
I2S_TXD            S5
I2S_RXD
                       S9

                   S7                                                                  S7
                                                                                  S8

                       S9             S10

                       Figure 27. I2S timing -- master mode

                       Table 48. I2S slave mode timing

Num  Description                                                                             Min.    Max.  Unit
S11  Operating voltage                                                                        2.7    3.6    V
     I2S_BCLK cycle time (input)                                                           8 x tSYS   --    ns

                                  Table continues on the next page...                                               65

                                     K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.
Freescale Semiconductor, Inc.
Peripheral operating requirements and behaviors

                               Table 48. I2S slave mode timing (continued)

    Num           Description                                                                   Min.        Max.        Unit
    S12           I2S_BCLK pulse width high/low (input)                                         45%         55%   MCLK period
    S13           I2S_FS input setup before I2S_BCLK                                             10
    S14           I2S_FS input hold after I2S_BCLK                                                           --          ns
    S15           I2S_BCLK to I2S_TXD/I2S_FS output valid                                         3          --          ns
    S16           I2S_BCLK to I2S_TXD/I2S_FS output invalid                                      --          20          ns
    S17           I2S_RXD setup before I2S_BCLK                                                   0          --          ns
    S18           I2S_RXD hold after I2S_BCLK                                                    10          --          ns
                                                                                                  2          --          ns

I2S_BCLK (input)                                    S11       S12                                                          S16
I2S_FS (output)                S12                                                                          S14
I2S_FS (input)    S15                                                                      S15
I2S_TXD                                                                   S16                                                 S16
I2S_RXD                             S13

                  S15

                  S17                                    S18

                  Figure 28. I2S timing -- slave modes

6.9 Human-machine interfaces (HMI)

6.9.1 TSI electrical specifications

                                    Table 49. TSI electrical specifications

Symbol   Description                                          Min.                              Typ.  Max.  Unit                   Notes
VDDTSI   Operating voltage                                    1.71                               --   3.6     V
CELE    Target electrode capacitance range                                                      20   500    pF                       1
fREFmax  Reference oscillator frequency                         1                               5.5   12.7                            2
fELEmax  Electrode oscillator frequency                        --                               0.5   4.0   MHz                       3
CREF    Internal reference capacitor                          --                                1    1.2   MHz
VDELTA   Oscillator delta voltage                             0.5                               600   760    pF                       4
                                                              100                                           mV

                       Table continues on the next page...

                  K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

66                                                                                                    Freescale Semiconductor, Inc.
                                                                                                Dimensions

        Table 49. TSI electrical specifications (continued)

Symbol  Description                                        Min.   Typ.    Max.          Unit    Notes
  IREF                                                                                   A       3, 5
        Reference oscillator current source base current    --   1.133     1.5
             1uA setting (REFCHRG=0)                       --     36      50            A       3,6
             32uA setting (REFCHRG=31)
                                                            --   1.133     1.5            %        7
IELE Electrode oscillator current source base current       --     36      50             %        8
                  1uA setting (EXTCHRG=0)                  --           38400            %        9
                  32uA setting (EXTCHRG=31)                --   8.3333  38400        fF/count    10
                                                            --   8.3333  38400           bits     11
  Pres5 Electrode capacitance measurement precision       0.003  8.3333    --            s
Pres20 Electrode capacitance measurement precision         --             16            A        12
Pres100 Electrode capacitance measurement precision         8     12.5     25            A
MaxSens Maximum sensitivity                                 --      --     --
                                                            --     15      2.5
   Res Resolution                                                  55
  TCon20 Response time @ 20 pF                                     1.3
ITSI_RUN Current added in run mode
  ITSI_LP Low power mode current adder

1. The TSI module is functional with capacitance values outside this range. However, optimal performance is not guaranteed.
2. CAPTRM=7, DELVOL=7, and fixed external capacitance of 20 pF.
3. CAPTRM=0, DELVOL=2, and fixed external capacitance of 20 pF.
4. CAPTRM=0, EXTCHRG=9, and fixed external capacitance of 20 pF.
5. The programmable current source value is generated by multiplying the SCANC[REFCHRG] value and the base current.
6. The programmable current source value is generated by multiplying the SCANC[EXTCHRG] value and the base current.
7. Measured with a 5 pF electrode, reference oscillator frequency of 10 MHz, PS = 128, NSCN = 8; Iext = 16.
8. Measured with a 20 pF electrode, reference oscillator frequency of 10 MHz, PS = 128, NSCN = 2; Iext = 16.
9. Measured with a 20 pF electrode, reference oscillator frequency of 10 MHz, PS = 16, NSCN = 3; Iext = 16.
10. Sensitivity defines the minimum capacitance change when a single count from the TSI module changes, it is equal to (Cref

     * Iext)/( Iref * PS * NSCN). Sensitivity depends on the configuration used. The typical value listed is based on the following
     configuration: Iext = 5 A, EXTCHRG = 4, PS = 128, NSCN = 2, Iref = 16 A, REFCHRG = 15, Cref = 1.0 pF. The
     minimum sensitivity describes the smallest possible capacitance that can be measured by a single count (this is the best
     sensitivity but is described as a minimum because it's the smallest number). The minimum sensitivity parameter is based
     on the following configuration: Iext = 1 A, EXTCHRG = 0, PS = 128, NSCN = 32, Iref = 32 A, REFCHRG = 31, Cref= 0.5
     pF
11. Time to do one complete measurement of the electrode. Sensitivity resolution of 0.0133 pF, PS = 0, NSCN = 0, 1
     electrode, DELVOL = 2, EXTCHRG = 15.
12. CAPTRM=7, DELVOL=2, REFCHRG=0, EXTCHRG=4, PS=7, NSCN=0F, LPSCNITV=F, LPO is selected (1 kHz), and
     fixed external capacitance of 20 pF. Data is captured with an average of 7 periods window.

7 Dimensions

7.1 Obtaining package dimensions

Package dimensions are provided in package drawings.

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                                          67
Pinout

To find a package drawing, go to http://www.freescale.com and perform a keyword
search for the drawing's document number:

            If you want the drawing for this package                          Then use this document number
144-pin LQFP                                                98ASS23177W
144-pin MAPBGA                                              98ASA00222D

8 Pinout

8.1 K60 Signal Multiplexing and Pin Assignments

The following table shows the signals available on each pin and the locations of these
pins on the devices supported by this document. The Port Control Module is responsible
for selecting which ALT functionality is available on each pin.

144 144 Pin Name Default      ALT0  ALT1              ALT2  ALT3      ALT4          ALT5  ALT6        ALT7   EzPort

LQF MAP

P BGA

-- L5 RESERVED RESERVED RESERVED

-- M5 NC       NC         NC

-- A10 NC      NC         NC

-- B10 NC      NC         NC

-- C10 NC      NC         NC

    1 D3 PTE0  ADC1_SE4 ADC1_SE4 PTE0                 SPI1_PCS1 UART1_TX SDHC0_D1         I2C1_SDA

               a          a

    2 D2 PTE1  ADC1_SE5 ADC1_SE5 PTE1                 SPI1_SOUT UART1_RX SDHC0_D0         I2C1_SCL

               a          a

    3 D1 PTE2  ADC1_SE6 ADC1_SE6 PTE2                 SPI1_SCK UART1_CT SDHC0_DC

               a          a                                 S_b   LK

    4 E4 PTE3  ADC1_SE7 ADC1_SE7 PTE3                 SPI1_SIN UART1_RT SDHC0_CM

               a          a                                 S_b   D

    5 E5 VDD   VDD        VDD

    6 F6 VSS   VSS        VSS

    7 E3 PTE4  DISABLED             PTE4              SPI1_PCS0 UART3_TX SDHC0_D3

    8 E2 PTE5  DISABLED             PTE5              SPI1_PCS2 UART3_RX SDHC0_D2

    9 E1 PTE6  DISABLED             PTE6              SPI1_PCS3 UART3_CT I2S0_MCLK        I2S0_CLKIN

                                                            S_b

10 F4 PTE7     DISABLED             PTE7                    UART3_RT I2S0_RXD
                                                            S_b

11 F3 PTE8     DISABLED             PTE8                    UART5_TX I2S0_RX_F
                                                                          S

12 F2 PTE9     DISABLED             PTE9                    UART5_RX I2S0_RX_B
                                                                          CLK

                          K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

68                                                                                        Freescale Semiconductor, Inc.
                                                                                                  Pinout

144 144 Pin Name Default           ALT0     ALT1   ALT2  ALT3     ALT4       ALT5     ALT6  ALT7  EzPort

LQF MAP

P BGA

13 F1 PTE10  DISABLED                       PTE10        UART5_CT I2S0_TXD
                                                         S_b

14 G4 PTE11  DISABLED                       PTE11        UART5_RT I2S0_TX_F

                                                         S_b   S

15 G3 PTE12  DISABLED                       PTE12              I2S0_TX_B
                                                               CLK

16 E6 VDD    VDD               VDD

17 F7 VSS    VSS               VSS

18 H3 VSS    VSS               VSS

19 H1 USB0_DP USB0_DP USB0_DP

20 H2 USB0_DM USB0_DM USB0_DM

21 G1 VOUT33 VOUT33 VOUT33

22 G2 VREGIN VREGIN VREGIN

23 J1 ADC0_DP1 ADC0_DP1 ADC0_DP1

24 J2 ADC0_DM1 ADC0_DM1 ADC0_DM1

25 K1 ADC1_DP1 ADC1_DP1 ADC1_DP1

26 K2 ADC1_DM1 ADC1_DM1 ADC1_DM1

27 L1 PGA0_DP/ PGA0_DP/ PGA0_DP/
             ADC0_DP0/ ADC0_DP0/ ADC0_DP0/
             ADC1_DP3 ADC1_DP3 ADC1_DP3

28 L2 PGA0_DM/ PGA0_DM/ PGA0_DM/
             ADC0_DM0/ ADC0_DM0/ ADC0_DM0/
             ADC1_DM3 ADC1_DM3 ADC1_DM3

29 M1 PGA1_DP/ PGA1_DP/ PGA1_DP/
             ADC1_DP0/ ADC1_DP0/ ADC1_DP0/
             ADC0_DP3 ADC0_DP3 ADC0_DP3

30 M2 PGA1_DM/ PGA1_DM/ PGA1_DM/
             ADC1_DM0/ ADC1_DM0/ ADC1_DM0/
             ADC0_DM3 ADC0_DM3 ADC0_DM3

31 H5 VDDA   VDDA              VDDA

32 G5 VREFH VREFH VREFH

33 G6 VREFL VREFL VREFL

34 H6 VSSA   VSSA              VSSA

35 K3 ADC1_SE1 ADC1_SE1 ADC1_SE1

         6/  6/                6/

         CMP2_IN2/ CMP2_IN2/ CMP2_IN2/

         ADC0_SE2 ADC0_SE2 ADC0_SE2

         2   2                 2

36 J3 ADC0_SE1 ADC0_SE1 ADC0_SE1

         6/  6/                6/

         CMP1_IN2/ CMP1_IN2/ CMP1_IN2/

         ADC0_SE2 ADC0_SE2 ADC0_SE2

         1   1                 1

37 M3 VREF_OUT/ VREF_OUT/ VREF_OUT/
             CMP1_IN5/ CMP1_IN5/ CMP1_IN5/
             CMP0_IN5/ CMP0_IN5/ CMP0_IN5/

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                                             69
Pinout

144 144 Pin Name Default     ALT0       ALT1   ALT2      ALT3          ALT4   ALT5  ALT6     ALT7        EzPort

LQF MAP

P BGA

         ADC1_SE1 ADC1_SE1 ADC1_SE1

         8   8            8

38 L3 DAC0_OUT/ DAC0_OUT/ DAC0_OUT/

         CMP1_IN3/ CMP1_IN3/ CMP1_IN3/

         ADC0_SE2 ADC0_SE2 ADC0_SE2

         3   3            3

39 L4 DAC1_OUT/ DAC1_OUT/ DAC1_OUT/

         CMP2_IN3/ CMP2_IN3/ CMP2_IN3/

         ADC1_SE2 ADC1_SE2 ADC1_SE2

         3   3            3

40 M7 XTAL32 XTAL32 XTAL32

41 M6 EXTAL32 EXTAL32 EXTAL32

42 L6 VBAT   VBAT         VBAT

43 -- VDD    VDD          VDD

44 -- VSS    VSS          VSS

45 M4 PTE24  ADC0_SE1 ADC0_SE1 PTE24           CAN1_TX UART4_TX                     EWM_OUT
                                                                                    _b
             7            7                                                         EWM_IN

46 K5 PTE25  ADC0_SE1 ADC0_SE1 PTE25           CAN1_RX UART4_RX                     RTC_CLKO USB_CLKIN
                                                                                    UT
             8            8

47 K4 PTE26  DISABLED                   PTE26            UART4_CT  ENET_1588
                                                         S_b       _CLKIN

48 J4 PTE27  DISABLED                   PTE27            UART4_RT
                                                         S_b

49 H4 PTE28  DISABLED                   PTE28
50 J5 PTA0                              PTA0
             JTAG_TCL     TSI0_CH1             UART0_CT FTM0_CH5                          JTAG_TCL EZP_CLK
51 J6 PTA1   K/                         PTA1   S_b                                        K/
52 K6 PTA2   SWD_CLK/                   PTA2                                              SWD_CLK
             EZP_CLK
53 K7 PTA3                              PTA3
54 L7 PTA4   JTAG_TDI/ TSI0_CH2         PTA4   UART0_RX FTM0_CH6                          JTAG_TDI EZP_DI
55 M8 PTA5   EZP_DI                     PTA5

             JTAG_TDO/ TSI0_CH3                UART0_TX FTM0_CH7                          JTAG_TDO/ EZP_DO
             TRACE_SW                                                                     TRACE_SW
             O/EZP_DO                                                                     O

             JTAG_TMS/ TSI0_CH4                UART0_RT  FTM0_CH0                         JTAG_TMS/
             SWD_DIO                           S_b       FTM0_CH1                         SWD_DIO

             NMI_b/ TSI0_CH5                                                              NMI_b          EZP_CS_b
             EZP_CS_b

             DISABLED                                    FTM0_CH2 RMII0_RXE CMP2_OUT I2S0_RX_B JTAG_TRS

                                                                   R/               CLK   T

                                                                   MII0_RXER

56 E7 VDD    VDD          VDD
57 G7 VSS
58 J7 PTA6   VSS          VSS

59 J8 PTA7   DISABLED                   PTA6             FTM0_CH3                         TRACE_CL
                                                         FTM0_CH4                         KOUT
             ADC0_SE1 ADC0_SE1 PTA7
                                                                                          TRACE_D3

             0            0

                          K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

70                                                                                  Freescale Semiconductor, Inc.
                                                                                                                  Pinout

144 144 Pin Name Default          ALT0  ALT1   ALT2      ALT3          ALT4           ALT5     ALT6    ALT7       EzPort

LQF MAP

P BGA

60 K8 PTA8    ADC0_SE1 ADC0_SE1 PTA8                     FTM1_CH0                           FTM1_QD_ TRACE_D2
                                                                                            PHA
              1                1

61 L8 PTA9    DISABLED                  PTA9             FTM1_CH1 MII0_RXD3                 FTM1_QD_ TRACE_D1
                                                                                            PHB

62 M9 PTA10   DISABLED                  PTA10            FTM2_CH0 MII0_RXD2                 FTM2_QD_ TRACE_D0
                                                                                            PHA

63 L9 PTA11   DISABLED                  PTA11            FTM2_CH1 MII0_RXCL                 FTM2_QD_
                                                                       K                    PHB

64 K9 PTA12   CMP2_IN0 CMP2_IN0 PTA12          CAN0_TX   FTM1_CH0 RMII0_RXD                 I2S0_TXD FTM1_QD_
                                                                       1/                                 PHA
                                                                       MII0_RXD1

65 J9 PTA13   CMP2_IN1 CMP2_IN1 PTA13          CAN0_RX   FTM1_CH1 RMII0_RXD                 I2S0_TX_F FTM1_QD_
                                                                       0/
                                                                       MII0_RXD0            S          PHB

66 L10 PTA14  DISABLED                  PTA14  SPI0_PCS0 UART0_TX RMII0_CRS                 I2S0_TX_B
                                                                           _DV/             CLK
                                                                           MII0_RXDV

67 L11 PTA15  DISABLED                  PTA15  SPI0_SCK  UART0_RX RMII0_TXE                 I2S0_RXD
                                                                       N/
                                                                       MII0_TXEN

68 K10 PTA16  DISABLED                  PTA16  SPI0_SOUT UART0_CT RMII0_TXD                 I2S0_RX_F
                                                                                            S
                                                         S_b       0/

                                                                   MII0_TXD0

69 K11 PTA17  ADC1_SE1 ADC1_SE1 PTA17          SPI0_SIN  UART0_RT RMII0_TXD                 I2S0_MCLK I2S0_CLKIN

              7                7                         S_b       1/

                                                                   MII0_TXD1

70 E8 VDD     VDD              VDD

71 G8 VSS     VSS              VSS

72 M12 PTA18  EXTAL            EXTAL    PTA18            FTM0_FLT2 FTM_CLKIN
                                                                       0

73 M11 PTA19  XTAL             XTAL     PTA19            FTM1_FLT0 FTM_CLKIN                LPT0_ALT1
                                                                       1

74 L12 RESET_b RESET_b RESET_b

75 K12 PTA24  DISABLED                  PTA24                      MII0_TXD2                FB_A29

76 J12 PTA25  DISABLED                  PTA25                      MII0_TXCL                FB_A28
                                                                   K

77 J11 PTA26  DISABLED                  PTA26                      MII0_TXD3                FB_A27

78 J10 PTA27  DISABLED                  PTA27                      MII0_CRS                 FB_A26

79 H12 PTA28  DISABLED                  PTA28                      MII0_TXER                FB_A25

80 H11 PTA29  DISABLED                  PTA29                      MII0_COL                 FB_A24

81 H10 PTB0   /                /        PTB0   I2C0_SCL  FTM1_CH0 RMII0_MDI                 FTM1_QD_
                                                                       O/                   PHA
              ADC0_SE8/ ADC0_SE8/                                      MII0_MDIO

              ADC1_SE8/ ADC1_SE8/

              TSI0_CH0 TSI0_CH0

82 H9 PTB1    /                /        PTB1   I2C0_SDA FTM1_CH1 RMII0_MDC                  FTM1_QD_
                                                                           /MII0_MDC        PHB
              ADC0_SE9/ ADC0_SE9/

              ADC1_SE9/ ADC1_SE9/

              TSI0_CH6 TSI0_CH6

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                                                             71
Pinout

144 144 Pin Name Default      ALT0    ALT1   ALT2       ALT3         ALT4    ALT5     ALT6       ALT7  EzPort

LQF MAP

P BGA

83 G12 PTB2    /          /           PTB2   I2C0_SCL UART0_RT ENET0_158              FTM0_FLT3

               ADC0_SE1 ADC0_SE1                        S_b       8_TMR0

               2/TSI0_CH7 2/TSI0_CH7

84 G11 PTB3    /          /           PTB3   I2C0_SDA UART0_CT ENET0_158              FTM0_FLT0

               ADC0_SE1 ADC0_SE1                        S_b       8_TMR1

               3/TSI0_CH8 3/TSI0_CH8

85 G10 PTB4    /          /           PTB4                        ENET0_158           FTM1_FLT0
                                                                  8_TMR2
               ADC1_SE1 ADC1_SE1

               0          0

86 G9 PTB5     /          /           PTB5                        ENET0_158           FTM2_FLT0
                                                                  8_TMR3
               ADC1_SE1 ADC1_SE1

               1          1

87 F12 PTB6    /          /           PTB6                                   FB_AD23

               ADC1_SE1 ADC1_SE1

               2          2

88 F11 PTB7    /          /           PTB7                                   FB_AD22

               ADC1_SE1 ADC1_SE1

               3          3

89 F10 PTB8                           PTB8              UART3_RT             FB_AD21

                                                        S_b

90 F9 PTB9                            PTB9   SPI1_PCS1 UART3_CT              FB_AD20

                                                        S_b

91 E12 PTB10   /          /           PTB10  SPI1_PCS0 UART3_RX              FB_AD19 FTM0_FLT1

               ADC1_SE1 ADC1_SE1

               4          4

92 E11 PTB11   /          /           PTB11  SPI1_SCK UART3_TX               FB_AD18 FTM0_FLT2

               ADC1_SE1 ADC1_SE1

               5          5

93 H7 VSS      VSS        VSS

94 F5 VDD      VDD        VDD

95 E10 PTB16   /TSI0_CH9 /TSI0_CH9 PTB16     SPI1_SOUT UART0_RX              FB_AD17 EWM_IN

96 E9 PTB17    /TSI0_CH10 /TSI0_CH10 PTB17   SPI1_SIN UART0_TX               FB_AD16 EWM_OUT
                                                                                           _b

97 D12 PTB18   /TSI0_CH11 /TSI0_CH11 PTB18   CAN0_TX FTM2_CH0 I2S0_TX_B FB_AD15 FTM2_QD_

                                                                  CLK                 PHA

98 D11 PTB19   /TSI0_CH12 /TSI0_CH12 PTB19   CAN0_RX FTM2_CH1 I2S0_TX_F FB_OE_b FTM2_QD_

                                                                  S                   PHB

99 D10 PTB20                          PTB20  SPI2_PCS0                       FB_AD31 CMP0_OUT

100 D9 PTB21                          PTB21  SPI2_SCK                        FB_AD30 CMP1_OUT

101 C12 PTB22                         PTB22  SPI2_SOUT                       FB_AD29 CMP2_OUT

102 C11 PTB23                         PTB23  SPI2_SIN SPI0_PCS5              FB_AD28

103 B12 PTC0   /          /           PTC0   SPI0_PCS4 PDB0_EXT I2S0_TXD FB_AD14
                                                           RG
               ADC0_SE1 ADC0_SE1

               4/         4/

               TSI0_CH13 TSI0_CH13

104 B11 PTC1   /          /           PTC1   SPI0_PCS3 UART1_RT FTM0_CH0 FB_AD13
                                                           S_b
               ADC0_SE1 ADC0_SE1

                          K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

72                                                                                    Freescale Semiconductor, Inc.
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                                                                                                             EzPort
LQF MAP
                                                                                                                   73
P BGA

              5/          5/

              TSI0_CH14 TSI0_CH14

105 A12 PTC2  /           /         PTC2   SPI0_PCS2 UART1_CT FTM0_CH1 FB_AD12
                                                         S_b
              ADC0_SE4 ADC0_SE4

              b/          b/

              CMP1_IN0/ CMP1_IN0/

              TSI0_CH15 TSI0_CH15

106 A11 PTC3  /CMP1_IN1 /CMP1_IN1 PTC3     SPI0_PCS1 UART1_RX FTM0_CH2 FB_CLKOU
                                                                                     T

107 H8 VSS    VSS         VSS

108 -- VDD    VDD         VDD

109 A9 PTC4                         PTC4   SPI0_PCS0 UART1_TX FTM0_CH3 FB_AD11 CMP1_OUT

110 D8 PTC5                         PTC5   SPI0_SCK            LPT0_ALT2 FB_AD10 CMP0_OUT

111 C8 PTC6   /CMP0_IN0 /CMP0_IN0 PTC6     SPI0_SOUT PDB0_EXT             FB_AD9
                                                         RG

112 B8 PTC7   /CMP0_IN1 /CMP0_IN1 PTC7     SPI0_SIN                       FB_AD8

113 A8 PTC8   /           /         PTC8             I2S0_MCLK I2S0_CLKIN FB_AD7

              ADC1_SE4 ADC1_SE4

              b/          b/

              CMP0_IN2 CMP0_IN2

114 D7 PTC9   /           /         PTC9                       I2S0_RX_B FB_AD6             FTM2_FLT0
                                                               CLK
              ADC1_SE5 ADC1_SE5

              b/          b/

              CMP0_IN3 CMP0_IN3

115 C7 PTC10  /           /         PTC10  I2C1_SCL            I2S0_RX_F FB_AD5
              ADC1_SE6    ADC1_SE6                             S
              b/          b/
              CMP0_IN4    CMP0_IN4

116 B7 PTC11  /           /         PTC11  I2C1_SDA            I2S0_RXD FB_RW_b

              ADC1_SE7 ADC1_SE7

              b           b

117 A7 PTC12                        PTC12            UART4_RT             FB_AD27
                                                     S_b

118 D6 PTC13                        PTC13            UART4_CT             FB_AD26
                                                     S_b

119 C6 PTC14                        PTC14            UART4_RX             FB_AD25

120 B6 PTC15                        PTC15            UART4_TX             FB_AD24

121 -- VSS    VSS         VSS

122 -- VDD    VDD         VDD

123 A6 PTC16                        PTC16  CAN1_RX   UART3_RX  ENET0_158  FB_CS5_b/
                                                               8_TMR0     FB_TSIZ1/
                                                                          FB_BE23_1
                                                                          6_BLS15_8
                                                                          _b

124 D5 PTC17                        PTC17  CAN1_TX   UART3_TX  ENET0_158  FB_CS4_b/
                                                               8_TMR1     FB_TSIZ0/
                                                                          FB_BE31_2
                                                                          4_BLS7_0_
                                                                          b

                                     K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.
Freescale Semiconductor, Inc.
Pinout

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LQF MAP

P BGA

125 C5 PTC18                       PTC18             UART3_RT  ENET0_158  FB_TBST_b
                                                     S_b       8_TMR2     /FB_CS2_b/
                                                                          FB_BE15_8
                                                                          _BLS23_16
                                                                          _b

126 B5 PTC19                       PTC19             UART3_CT  ENET0_158  FB_CS3_b/   FB_TA_b
                                                     S_b       8_TMR3     FB_BE7_0_
                                                                          BLS31_24_
                                                                          b

127 A5 PTD0                        PTD0   SPI0_PCS0 UART2_RT              FB_ALE/
                                                                          FB_CS1_b/
                                                     S_b                  FB_TS_b

128 D4 PTD1   /           /        PTD1   SPI0_SCK UART2_CT               FB_CS0_b
                                                        S_b
              ADC0_SE5 ADC0_SE5

              b           b

129 C4 PTD2                        PTD2   SPI0_SOUT UART2_RX              FB_AD4

130 B4 PTD3                        PTD3   SPI0_SIN UART2_TX               FB_AD3

131 A4 PTD4                        PTD4   SPI0_PCS1 UART0_RT FTM0_CH4 FB_AD2 EWM_IN

                                                     S_b

132 A3 PTD5   /           /        PTD5   SPI0_PCS2 UART0_CT FTM0_CH5 FB_AD1          EWM_OUT
                                                        S_b                           _b
              ADC0_SE6 ADC0_SE6

              b           b

133 A2 PTD6   /           /        PTD6   SPI0_PCS3 UART0_RX FTM0_CH6 FB_AD0 FTM0_FLT0

              ADC0_SE7 ADC0_SE7

              b           b

134 M10 VSS   VSS         VSS

135 F8 VDD    VDD         VDD

136 A1 PTD7                        PTD7   CMT_IRO UART0_TX FTM0_CH7                   FTM0_FLT1

137 C9 PTD8   DISABLED             PTD8   I2C0_SCL UART5_RX                           FB_A16

138 B9 PTD9   DISABLED             PTD9   I2C0_SDA UART5_TX                           FB_A17

139 B3 PTD10  DISABLED             PTD10             UART5_RT                         FB_A18
                                                     S_b

140 B2 PTD11  DISABLED             PTD11  SPI2_PCS0 UART5_CT SDHC0_CL                 FB_A19

                                                     S_b       KIN

141 B1 PTD12  DISABLED             PTD12  SPI2_SCK             SDHC0_D4               FB_A20

142 C3 PTD13  DISABLED             PTD13  SPI2_SOUT            SDHC0_D5               FB_A21

143 C2 PTD14  DISABLED             PTD14  SPI2_SIN             SDHC0_D6               FB_A22

144 C1 PTD15  DISABLED             PTD15  SPI2_PCS1            SDHC0_D7               FB_A23

8.2 K60 Pinouts

The below figure shows the pinout diagram for the devices supported by this document.
Many signals may be multiplexed onto a single pin. To determine what signals can be
used on which pin, see the previous section.

                          K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

74                                                                                    Freescale Semiconductor, Inc.
                                                                                                                                                                                                                                                       Pinout

                                           PTE0 1   144 PTD15
                                           PTE1 2        143 PTD14
                                           PTE2 3             142 PTD13
                                           PTE3 4                  141 PTD12
                                            VDD 5                       140 PTD11
                                            VSS 6                            139 PTD10
                                           PTE4 7                                  138 PTD9
                                           PTE5 8                                       137 PTD8
                                           PTE6 9                                            136 PTD7
                                           PTE7 10                                                135 VDD
                                           PTE8 11                                                     134 VSS
                                           PTE9 12                                                           133 PTD6
                                         PTE10 13                                                                 132 PTD5
                                         PTE11 14                                                                      131 PTD4
                                         PTE12 15                                                                           130 PTD3
                                            VDD 16                                                                               129 PTD2
                                            VSS 17                                                                                     128 PTD1
                                            VSS 18                                                                                          127 PTD0
                                     USB0_DP 19                                                                                                  126 PTC19
                                    USB0_DM 20                                                                                                        125 PTC18
                                       VOUT33 21                                                                                                           124 PTC17
                                       VREGIN 22                                                                                                                 123 PTC16
                                   ADC0_DP1 23                                                                                                                        122 VDD
                                  ADC0_DM1 24                                                                                                                              121 VSS
                                   ADC1_DP1 25                                                                                                                                  120 PTC15
                                  ADC1_DM1 26                                                                                                                                        119 PTC14
   PGA0_DP/ADC0_DP0/ADC1_DP3 27                                                                                                                                                            118 PTC13
  PGA0_DM/ADC0_DM0/ADC1_DM3 28                                                                                                                                                                  117 PTC12
   PGA1_DP/ADC1_DP0/ADC0_DP3 29                                                                                                                                                                      116 PTC11
  PGA1_DM/ADC1_DM0/ADC0_DM3 30                                                                                                                                                                            115 PTC10
                                          VDDA 31                                                                                                                                                              114 PTC9
                                        VREFH 32                                                                                                                                                                     113 PTC8
                                         VREFL 33                                                                                                                                                                         112 PTC7
                                          VSSA 34                                                                                                                                                                              111 PTC6
ADC1_SE16/CMP2_IN2/ADC0_SE22 35                                                                                                                                                                                                     110 PTC5
ADC0_SE16/CMP1_IN2/ADC0_SE21 36                                                                                                                                                                                                          109 PTC4
                                                                                                           108                                                                                                                                         VDD

                                                                                                           107                                                                                                                                         VSS

                                                                                                           106                                                                                                                                         PTC3

                                                                                                           105                                                                                                                                         PTC2

                                                                                                           104                                                                                                                                         PTC1

                                                                                                           103                                                                                                                                         PTC0

                                                                                                           102 PTB23

                                                                                                           101 PTB22

                                                                                                           100                                                                                                                                         PTB21

                                                                                                                                                                                                                                                   99  PTB20

                                                                                                                                                                                                                                                   98  PTB19

                                                                                                                                                                                                                                                   97  PTB18

                                                                                                                                                                                                                                                   96  PTB17

                                                                                                                                                                                                                                                   95  PTB16

                                                                                                                                                                                                                                                   94  VDD

                                                                                                                                                                                                                                                   93  VSS

                                                                                                                                                                                                                                                   92  PTB11

                                                                                                                                                                                                                                                   91 PTB10

                                                                                                                                                                                                                                                   90  PTB9

                                                                                                                                                                                                                                                   89  PTB8

                                                                                                                                                                                                                                                   88  PTB7

                                                                                                                                                                                                                                                   87  PTB6

                                                                                                                                                                                                                                                   86  PTB5

                                                                                                                                                                                                                                                   85  PTB4

                                                                                                                                                                                                                                                   84  PTB3

                                                                                                                                                                                                                                                   83  PTB2

                                                                                                                                                                                                                                                   82  PTB1

                                                                                                                                                                                                                                                   81 PTB0

                                                                                                                                                                                                                                                   80  PTA29

                                                                                                                                                                                                                                                   79  PTA28

                                                                                                                                                                                                                                                   78  PTA27

                                                                                                                                                                                                                                                   77  PTA26

                                                                                                                                                                                                                                                   76  PTA25

                                                                                                                                                                                                                                                   75  PTA24

                                                                                                                                                                                                                                                   74  RESET_b

VREF_OUT/CMP1_IN5/                                                                                                                                                                                                                                 73  PTA19
   CMP0_IN5/ADC1_SE18 37
        DAC0_OUT/CMP1_IN3/ADC0_SE23 38
             DAC1_OUT/CMP2_IN3/ADC1_SE23 39

                  XTAL32 40
                        EXTAL32 41

                             VBAT 42
                                  VDD 43
                                       VSS 44
                                            PTE24 45
                                                  PTE25 46
                                                       PTE26 47
                                                            PTE27 48
                                                                 PTE28 49
                                                                      PTA0 50
                                                                            PTA1 51
                                                                                 PTA2 52
                                                                                      PTA3 53
                                                                                           PTA4 54
                                                                                                PTA5 55
                                                                                                      VDD 56
                                                                                                           VSS 57
                                                                                                                PTA6 58
                                                                                                                     PTA7 59
                                                                                                                          PTA8 60
                                                                                                                                PTA9 61
                                                                                                                                     PTA10 62
                                                                                                                                          PTA11 63
                                                                                                                                               PTA12 64
                                                                                                                                                    PTA13 65
                                                                                                                                                          PTA14 66
                                                                                                                                                               PTA15 67
                                                                                                                                                                    PTA16 68
                                                                                                                                                                         PTA17 69
                                                                                                                                                                              VDD 70
                                                                                                                                                                                    VSS 71
                                                                                                                                                                                         PTA18 72

                                                    Figure 29. K60 144 LQFP Pinout Diagram

                                                    K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                                                                                                                                                                                                75
Revision History

       1            2          3           4      5            6        7       8      9      10     11     12

    A  PTD7         PTD6       PTD5        PTD4   PTD0         PTC16    PTC12   PTC8   PTC4   NC     PTC3   PTC2   A

    B PTD12         PTD11      PTD10       PTD3   PTC19        PTC15    PTC11   PTC7   PTD9   NC     PTC1   PTC0   B

    C PTD15         PTD14      PTD13       PTD2   PTC18        PTC14    PTC10   PTC6   PTD8   NC     PTB23  PTB22 C

    D  PTE2         PTE1       PTE0        PTD1   PTC17        PTC13    PTC9    PTC5   PTB21  PTB20  PTB19  PTB18 D

    E  PTE6         PTE5       PTE4        PTE3   VDD          VDD      VDD     VDD    PTB17  PTB16  PTB11  PTB10 E

    F PTE10         PTE9       PTE8        PTE7   VDD          VSS      VSS     VDD    PTB9   PTB8   PTB7   PTB6   F

    G VOUT33        VREGIN     PTE12       PTE11  VREFH        VREFL    VSS     VSS    PTB5   PTB4   PTB3   PTB2   G

    H USB0_DP USB0_DM          VSS         PTE28  VDDA         VSSA     VSS     VSS    PTB1   PTB0   PTA29  PTA28 H

    J ADC0_DP1      ADC0_DM1   ADC0_SE16/  PTE27  PTA0         PTA1     PTA6    PTA7   PTA13  PTA27  PTA26  PTA25  J
                                CMP1_IN2/
                               ADC0_SE21

    K ADC1_DP1      ADC1_DM1   ADC1_SE16/  PTE26  PTE25        PTA2     PTA3    PTA8   PTA12  PTA16  PTA17  PTA24  K
                                CMP2_IN2/
                               ADC0_SE22

         PGA0_DP/ PGA0_DM/ DAC0_OUT/ DAC1_OUT/                 VBAT     PTA4    PTA9   PTA11  PTA14  PTA15  RESET_b L
    L ADC0_DP0/ ADC0_DM0/ CMP1_IN3/ CMP2_IN3/ RESERVED

         ADC1_DP3 ADC1_DM3 ADC0_SE23 ADC1_SE23

          PGA1_DP/  PGA1_DM/   VREF_OUT/   PTE24  NC           EXTAL32  XTAL32  PTA5   PTA10  VSS    PTA19  PTA18  M
    M ADC1_DP0/     ADC1_DM0/  CMP1_IN5/      4                                                10      11
                    ADC0_DM3   CMP0_IN5/
         ADC0_DP3              ADC1_SE18

       1            2          3                  5            6        7       8      9                    12

                                  Figure 30. K60 144 MAPBGA Pinout Diagram

9 Revision History

The following table provides a revision history for this document.

                                                  Table 50. Revision History

    Rev. No.          Date            Substantial Changes
        1           11/2010           Initial public revision

                                                  Table continues on the next page...

                                  K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

76                                                                                            Freescale Semiconductor, Inc.
                                                                                      Revision History

                               Table 50. Revision History (continued)

Rev. No.   Date                Substantial Changes
    2     3/2011
    3     3/2011               Many updates throughout
    4     3/2011
                               Added sections that were inadvertently removed in previous revision
    5     6/2011
                               Reworded IIC footnote in "Voltage and Current Operating Requirements" table.

                               Added paragraph to "Peripheral operating requirements and behaviors" section.

                               Added "JTAG full voltage range electricals" table to the "JTAG electricals" section.

                                    Changed supported part numbers per new part number scheme
                                    Changed DC injection current specs in "Voltage and current operating requirements"

                                       table
                                     Changed Input leakage current and internal pullup/pulldown resistor specs in "Voltage

                                       and current operating behaviors" table
                                     Split Low power stop mode current specs by temperature range in "Power

                                       consumption operating behaviors" table
                                     Changed typical IDD_VBAT spec in "Power consumption operating behaviors" table
                                     Added ENET and LPTMR clock specs to "Device clock specifications" table
                                     Changed Minimum external reset pulse width in "General switching specifications"

                                       table
                                     Changed PLL operating current in "MCG specifications" table
                                     Added footnote to PLL period jitter in "MCG specifications" table
                                     Changed Supply current in "Oscillator DC electrical specifications" table
                                     Changed Crystal startup time in "Oscillator frequency specifications" table
                                     Changed Operating voltage in "EzPort switching specifications" table
                                     Changed title of "FlexBus switching specifications" table and added Output valid and

                                       hold specs
                                     Added "FlexBus full range switching specifications" table
                                     Changed ADC asynchronous clock source specs in "16-bit ADC characteristics" table
                                     Changed Gain spec in "16-bit ADC with PGA characteristics" table
                                     Added typical Input DC current to "16-bit ADC with PGA characteristics" table
                                     Changed Input offset voltage and ENOB notes field in "16-bit ADC with PGA

                                       characteristics" table
                                     Changed Analog comparator initialization delay in "Comparator and 6-bit DAC

                                       electrical specifications"
                                     Changed Code-to-code settling time, DAC output voltage range low, and Temperature

                                       coefficient offset voltage in "12-bit DAC operating behaviors" table
                                     Changed Temperature drift and Load regulation in "VREF full-range operating

                                       behaviors" table
                                     Changed Regulator output voltage in "USB VREG electrical specifications" table
                                     Changed ILIM description and specs in "USB VREG electrical specifications" table
                                     Changed DSPI_SCK cycle time specs in "DSPI timing" tables
                                     Changed DSPI_SS specs in "Slave mode DSPI timing (low-speed mode)" table
                                     Changed DSPI_SCK to DSPI_SOUT valid spec in "Slave mode DSPI timing (high-

                                       speed mode)" table
                                     Changed Reference oscillator current source base current spec and added Low-

                                       power current adder footer in "TSI electrical specifications" table

                               Table continues on the next page...

                               K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

Freescale Semiconductor, Inc.                                                         77
Revision History

    Rev. No.       Date      Table 50. Revision History (continued)
        6         9/2011
                          Substantial Changes

                               Added AC electrical specifications.
                               Replaced TBDs with silicon data throughout.
                               In "Power mode transition operating behaviors" table, removed entry times.
                               Updated "EMC radiated emissions operating behaviors" to remove SAE level and also

                                 added data for 144LQFP.
                               Clarified "EP7" in "EzPort switching specifications" table and "EzPort Timing Diagram".
                               Added "ENOB vs. ADC_CLK for 16-bit differential and 16-bit single-ended modes"

                                 figures.
                               Updated IDD_RUN numbers in 'Power consumption operating behaviors' section.
                               Clarified 'Diagram: Typical IDD_RUN operating behavior' section and updated 'Run

                                 mode supply current vs. core frequency -- all peripheral clocks disabled' figure.
                               In 'Voltage reference electrical specifications' section, updated CL, Vtdrift, and Vvdrift

                                 values.
                               In 'USB electrical specifications' section, updated VDP_SRC, IDDstby, and 'VReg33out

                                 values.

                          K60 Sub-Family Data Sheet Data Sheet, Rev. 6, 9/2011.

78                                                                               Freescale Semiconductor, Inc.
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Fax: +1-303-675-2150
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Rev. 6, 9/2011
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