电子工程世界电子工程世界电子工程世界

产品描述

搜索
 

MK60DN256VMC10

器件型号:MK60DN256VMC10
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:FREESCALE (NXP )
下载文档 在线购买

MK60DN256VMC10在线购买

供应商 器件名称 价格 最低购买 库存  
MK60DN256VMC10 ¥65.97 1 点击查看 点击购买

器件描述

32-BIT, FLASH, 100 MHz, RISC MICROCONTROLLER, PBGA121

32位, FLASH, 100 MHz, 精简指令集微控制器, PBGA121

参数
MK60DN256VMC10功能数量 1
MK60DN256VMC10端子数量 121
MK60DN256VMC10最大工作温度 105 Cel
MK60DN256VMC10最小工作温度 -40 Cel
MK60DN256VMC10最大供电/工作电压 3.6 V
MK60DN256VMC10最小供电/工作电压 1.71 V
MK60DN256VMC10额定供电电压 3.3 V
MK60DN256VMC10外部数据总线宽度 0.0
MK60DN256VMC10输入输出总线数量 81
MK60DN256VMC10线速度 100 MHz
MK60DN256VMC10加工封装描述 8 × 8 MM, MAPBGA-121
MK60DN256VMC10状态 ACTIVE
MK60DN256VMC10工艺 CMOS
MK60DN256VMC10包装形状 SQUARE
MK60DN256VMC10包装尺寸 GRID 阵列, 低 PROFILE, FINE PITCH
MK60DN256VMC10表面贴装 Yes
MK60DN256VMC10端子形式 BALL
MK60DN256VMC10端子间距 0.6500 mm
MK60DN256VMC10端子位置 BOTTOM
MK60DN256VMC10包装材料 塑料/环氧树脂
MK60DN256VMC10温度等级 INDUSTRIAL
MK60DN256VMC10ADC通道 Yes
MK60DN256VMC10地址总线宽度 0.0
MK60DN256VMC10位数 32
MK60DN256VMC10最大FCLK时钟频率 32 MHz
MK60DN256VMC10DAC通道 Yes
MK60DN256VMC10DMA通道 Yes
MK60DN256VMC10微处理器类型 精简指令集微控制器
MK60DN256VMC10PWM通道 Yes
MK60DN256VMC10ROM编程 FLASH

MK60DN256VMC10器件文档内容

Freescale Semiconductor                                   Document Number: K60P121M100SF2V2
Data Sheet: Advance Information                                                                Rev. 1, 6/2012

K60 Sub-Family                                          K60P121M100SF2V2

Supports the following:                                 Security and integrity modules
MK60DN256VMC10,                                           Hardware CRC module to support fast cyclic
MK60DX256VMC10,                                              redundancy checks
MK60DN512VMC10                                             Hardware random-number generator
                                                          Hardware encryption supporting DES, 3DES, AES,
Features                                                     MD5, SHA-1, and SHA-256 algorithms
Operating Characteristics                               128-bit unique identification (ID) number per chip

    Voltage range: 1.71 to 3.6 V                      Analog modules
    Flash write voltage range: 1.71 to 3.6 V             Two 16-bit SAR ADCs
    Temperature range (ambient): -40 to 105C             Programmable gain amplifier (PGA) (up to x64)
                                                             integrated into each ADC
Performance                                              Two 12-bit DACs
    Up to 100 MHz ARM Cortex-M4 core with DSP             Two transimpedance amplifiers
      instructions delivering 1.25 Dhrystone MIPS per      Three analog comparators (CMP) containing a 6-bit
      MHz                                                    DAC and programmable reference input
                                                          Voltage reference
Memories and memory interfaces
    Up to 512 KB program flash memory on non-          Timers
      FlexMemory devices                                  Programmable delay block
    Up to 256 KB program flash memory on                  Eight-channel motor control/general purpose/PWM
      FlexMemory devices                                     timer
    Up to 256 KB FlexNVM on FlexMemory devices            Two 2-channel quadrature decoder/general purpose
    4 KB FlexRAM on FlexMemory devices                      timers
    Up to 128 KB RAM                                     IEEE 1588 timers
    Serial programming interface (EzPort)                Periodic interrupt timers
    FlexBus external bus interface                        16-bit low-power timer
                                                          Carrier modulator transmitter
Clocks                                                   Real-time clock
    3 to 32 MHz crystal oscillator
    32 kHz crystal oscillator
    Multi-purpose clock generator

System peripherals
    Multiple low-power modes to provide power
      optimization based on application requirements
    Memory protection unit with multi-master
      protection
    16-channel DMA controller, supporting up to 63
      request sources
    External watchdog monitor
    Software watchdog
    Low-leakage wakeup unit

This document contains information on a new product. Specifications and
information herein are subject to change without notice.

2012 Freescale Semiconductor, Inc.
Preliminary
General Business Information
Communication interfaces
    Ethernet controller with MII and RMII interface to external PHY and hardware IEEE 1588 capability
    USB full-/low-speed On-the-Go controller with on-chip transceiver
    Two Controller Area Network (CAN) modules
    Three SPI modules
    Two I2C modules
    Six UART modules
    Secure Digital host controller (SDHC)
    I2S module

   K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

2  Preliminary                                 Freescale Semiconductor, Inc.

   General Business Information
                               Table of Contents

1 Ordering parts...........................................................................5                5.4.2 Thermal attributes...............................................22
   1.1 Determining valid orderable parts......................................5                    6 Peripheral operating requirements and behaviors....................23

2 Part identification......................................................................5          6.1 Core modules....................................................................23
   2.1 Description.........................................................................5                6.1.1 Debug trace timing specifications.......................23
   2.2 Format...............................................................................5               6.1.2 JTAG electricals..................................................24
   2.3 Fields.................................................................................5
   2.4 Example............................................................................6           6.2 System modules................................................................27
                                                                                                      6.3 Clock modules...................................................................27
3 Terminology and guidelines......................................................6
   3.1 Definition: Operating requirement......................................6                             6.3.1 MCG specifications.............................................27
   3.2 Definition: Operating behavior...........................................7                           6.3.2 Oscillator electrical specifications.......................29
   3.3 Definition: Attribute............................................................7                   6.3.3 32 kHz Oscillator Electrical Characteristics........32
   3.4 Definition: Rating...............................................................8             6.4 Memories and memory interfaces.....................................32
   3.5 Result of exceeding a rating..............................................8                          6.4.1 Flash electrical specifications.............................32
   3.6 Relationship between ratings and operating                                                           6.4.2 EzPort Switching Specifications.........................37
         requirements......................................................................8                6.4.3 Flexbus Switching Specifications........................38
   3.7 Guidelines for ratings and operating requirements............9                                 6.5 Security and integrity modules..........................................41
   3.8 Definition: Typical value.....................................................9                6.6 Analog...............................................................................41
   3.9 Typical value conditions....................................................10                       6.6.1 ADC electrical specifications..............................41
                                                                                                            6.6.2 CMP and 6-bit DAC electrical specifications......49
4 Ratings......................................................................................11           6.6.3 12-bit DAC electrical characteristics...................52
   4.1 Thermal handling ratings...................................................11                        6.6.4 Voltage reference electrical specifications..........55
   4.2 Moisture handling ratings..................................................11                  6.7 Timers................................................................................56
   4.3 ESD handling ratings.........................................................11                6.8 Communication interfaces.................................................56
   4.4 Voltage and current operating ratings...............................11                               6.8.1 Ethernet switching specifications........................56
                                                                                                            6.8.2 USB electrical specifications...............................58
5 General.....................................................................................12            6.8.3 USB DCD electrical specifications......................58
   5.1 AC electrical characteristics..............................................12                        6.8.4 USB VREG electrical specifications...................59
   5.2 Nonswitching electrical specifications...............................12                              6.8.5 CAN switching specifications..............................59
         5.2.1 Voltage and current operating requirements......13                                           6.8.6 DSPI switching specifications (limited voltage
         5.2.2 LVD and POR operating requirements...............14
         5.2.3 Voltage and current operating behaviors............14                                                    range).................................................................60
         5.2.4 Power mode transition operating behaviors.......15                                           6.8.7 DSPI switching specifications (full voltage
         5.2.5 Power consumption operating behaviors............16
         5.2.6 EMC radiated emissions operating behaviors....19                                                         range).................................................................61
         5.2.7 Designing with radiated emissions in mind.........20                                         6.8.8 I2C switching specifications................................63
         5.2.8 Capacitance attributes........................................20                             6.8.9 UART switching specifications............................63
   5.3 Switching specifications.....................................................20                      6.8.10 SDHC specifications...........................................63
         5.3.1 Device clock specifications.................................20                               6.8.11 I2S/SAI Switching Specifications........................64
         5.3.2 General switching specifications.........................21                            6.9 Human-machine interfaces (HMI)......................................70
   5.4 Thermal specifications.......................................................22                      6.9.1 TSI electrical specifications................................70
         5.4.1 Thermal operating requirements.........................22                           7 Dimensions...............................................................................71
                                                                                                      7.1 Obtaining package dimensions.........................................71

                               K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.  Preliminary                                                                                                                                                          3

                               General Business Information
8 Pinout........................................................................................71  8.2 K60 Pinouts.......................................................................76
   8.1 K60 Signal Multiplexing and Pin Assignments..................72

   K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

4  Preliminary                                                                                      Freescale Semiconductor, Inc.

   General Business Information
                                                                                                                                                    Ordering parts

1 Ordering parts

1.1 Determining valid orderable parts

Valid orderable part numbers are provided on the web. To determine the orderable part
numbers for this device, go to http://www.freescale.com and perform a part number
search for the following device numbers: PK60 and MK60.

2 Part identification

2.1 Description

Part numbers for the chip have fields that identify the specific part. You can use the
values of these fields to determine the specific part you have received.

2.2 Format

Part numbers for this device have the following format:
Q K## A M FFF R T PP CC N

2.3 Fields

This table lists the possible values for each field in the part number (not all combinations
are valid):

        Field                             Description                                         Values
Q              Qualification status
                                                                     M = Fully qualified, general market flow
K##            Kinetis family                                        P = Prequalification
A              Key attribute
                                                                     K60
M              Flash memory type
                                                                     D = Cortex-M4 w/ DSP
                                                                     F = Cortex-M4 w/ DSP and FPU

                                                                     N = Program flash only
                                                                     X = Program flash and FlexMemory

                               Table continues on the next page...

                               K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.                          Preliminary                                              5

                               General Business Information
Terminology and guidelines

        Field                             Description                                         Values
FFF            Program flash memory size
                                                                     32 = 32 KB
R              Silicon revision                                     64 = 64 KB
                                                                     128 = 128 KB
T              Temperature range (C)                               256 = 256 KB
                                                                     512 = 512 KB
PP             Package identifier                                    1M0 = 1 MB

CC             Maximum CPU frequency (MHz)                           Z = Initial
                                                                     (Blank) = Main
N              Packaging type                                        A = Revision after main

                                                                     V = 40 to 105
                                                                     C = 40 to 85

                                                                     FM = 32 QFN (5 mm x 5 mm)
                                                                     FT = 48 QFN (7 mm x 7 mm)
                                                                     LF = 48 LQFP (7 mm x 7 mm)
                                                                     LH = 64 LQFP (10 mm x 10 mm)
                                                                     MP = 64 MAPBGA (5 mm x 5 mm)
                                                                     LK = 80 LQFP (12 mm x 12 mm)
                                                                     MB = 81 MAPBGA (8 mm x 8 mm)
                                                                     LL = 100 LQFP (14 mm x 14 mm)
                                                                     ML = 104 MAPBGA (8 mm x 8 mm)
                                                                     MC = 121 MAPBGA (8 mm x 8 mm)
                                                                     LQ = 144 LQFP (20 mm x 20 mm)
                                                                     MD = 144 MAPBGA (13 mm x 13 mm)
                                                                     MJ = 256 MAPBGA (17 mm x 17 mm)

                                                                     5 = 50 MHz
                                                                     7 = 72 MHz
                                                                     10 = 100 MHz
                                                                     12 = 120 MHz
                                                                     15 = 150 MHz

                                                                     R = Tape and reel
                                                                     (Blank) = Trays

2.4 Example

This is an example part number:
MK60DN512ZVMD10

3 Terminology and guidelines

3.1 Definition: Operating requirement

An operating requirement is a specified value or range of values for a technical
characteristic that you must guarantee during operation to avoid incorrect operation and
possibly decreasing the useful life of the chip.

                                   K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

6                                                      Preliminary             Freescale Semiconductor, Inc.

                                       General Business Information
                                                                             Terminology and guidelines

3.1.1 Example

This is an example of an operating requirement, which you must meet for the
accompanying operating behaviors to be guaranteed:

           Symbol              Description       Min.               Max.                  Unit
VDD                                                    1.1                   V
                   1.0 V core supply        0.9

                   voltage

3.2 Definition: Operating behavior

An operating behavior is a specified value or range of values for a technical
characteristic that are guaranteed during operation if you meet the operating requirements
and any other specified conditions.

3.2.1 Example

This is an example of an operating behavior, which is guaranteed if you meet the
accompanying operating requirements:

           Symbol          Description           Min.               Max.                  Unit
IWP                                                    130                   A
                   Digital I/O weak pullup/ 10
                   pulldown current

3.3 Definition: Attribute

An attribute is a specified value or range of values for a technical characteristic that are
guaranteed, regardless of whether you meet the operating requirements.

3.3.1 Example
This is an example of an attribute:

           Symbol              Description       Min.               Max.                  Unit
CIN_D                                                  7                     pF
                   Input capacitance:       --
                                                                                                            7
                   digital pins

Freescale Semiconductor, Inc.    K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

                                                       Preliminary
                                          General Business Information
Terminology and guidelines

3.4 Definition: Rating

A rating is a minimum or maximum value of a technical characteristic that, if exceeded,
may cause permanent chip failure:

   Operating ratings apply during operation of the chip.
   Handling ratings apply when the chip is not powered.

3.4.1 Example
This is an example of an operating rating:

           Symbol                   Description                                  Min.               Max.                                        Unit
VDD                                                                 0.3               1.2                                         V
                            1.0 V core supply
                            voltage

3.5 Result of exceeding a rating

       40

Failures in time (ppm)  30

                        20                                          The likelihood of permanent chip failure increases rapidly as

                                                                    soon as a characteristic begins to exceed one of its operating ratings.

                        10

                        0                                           Operating rating
                                           Measured characteristic

                                                                    K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

8                                                                   Preliminary                                                    Freescale Semiconductor, Inc.

                                                                    General Business Information
                                                                                                                                 Terminology and guidelines

3.6 Relationship between ratings and operating requirements

                            Operating rating (min.)         Operating requirement (min.)  Operating requirement (max.)    Operating rating (max.)

   Fatal range              Degraded operating range Normal operating range Degraded operating range                      Fatal range

Expected permanent failure  - No permanent failure          - No permanent failure        - No permanent failure          Expected permanent failure
                            - Possible decreased life       - Correct operation           - Possible decreased life
                            - Possible incorrect operation                                - Possible incorrect operation

                                                           Operating (power on)                                                                     

                            Handling rating (min.)                                                                        Handling rating (max.)
                                                                                                                                        Fatal range
   Fatal range                                                       Handling range
                                                                    No permanent failure                                       Expected permanent failure
Expected permanent failure
                                                            Handling (power off)                                                                       


3.7 Guidelines for ratings and operating requirements

Follow these guidelines for ratings and operating requirements:

   Never exceed any of the chip's ratings.
   During normal operation, don't exceed any of the chip's operating requirements.
   If you must exceed an operating requirement at times other than during normal

     operation (for example, during power sequencing), limit the duration as much as
     possible.

3.8 Definition: Typical value

A typical value is a specified value for a technical characteristic that:
   Lies within the range of values specified by the operating behavior
   Given the typical manufacturing process, is representative of that characteristic
     during operation when you meet the typical-value conditions or other specified
     conditions

Typical values are provided as design guidelines and are neither tested nor guaranteed.

                               K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.                               Preliminary                                                                               9

                                                     General Business Information
Terminology and guidelines

3.8.1 Example 1
This is an example of an operating behavior that includes a typical value:

        Symbol                 Description           Min.            Typ.                   Max.            Unit
IWP                                                        70                     130             A
                          Digital I/O weak 10
                          pullup/pulldown
                          current

3.8.2 Example 2

This is an example of a chart that shows typical values for various voltage and
temperature conditions:

              5000

              4500

IDD_STOP (A)  4000                                                                TJ
              3500                                                                 150 C
              3000                                                                  105 C
              2500                                                                  25 C
              2000                                                                 40 C
              1500

              1000

              500

              0

                    0.90    0.95               1.00        1.05         1.10

                                  VDD (V)

3.9 Typical value conditions

Typical values assume you meet the following conditions (or other conditions as
specified):

               Symbol                   Description                        Value                   Unit
TA                          Ambient temperature            25                     C
VDD                         3.3 V supply voltage           3.3                    V

                                  K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

10                                                         Preliminary            Freescale Semiconductor, Inc.

                                               General Business Information
                                                                                         Ratings

4 Ratings

4.1 Thermal handling ratings

Symbol  Description                                            Min.         Max.   Unit  Notes
TSTG   Storage temperature                                    55          150
TSDR   Solder temperature, lead-free                           --          260    C    1

                                                                                   C    2

1. Determined according to JEDEC Standard JESD22-A103, High Temperature Storage Life.
2. Determined according to IPC/JEDEC Standard J-STD-020, Moisture/Reflow Sensitivity Classification for Nonhermetic

     Solid State Surface Mount Devices.

4.2 Moisture handling ratings                                  Min.         Max.   Unit  Notes
                                                                --            3
    Symbol Description                                                             --    1
      MSL Moisture sensitivity level

1. Determined according to IPC/JEDEC Standard J-STD-020, Moisture/Reflow Sensitivity Classification for Nonhermetic
     Solid State Surface Mount Devices.

4.3 ESD handling ratings

Symbol  Description                                             Min.         Max.  Unit  Notes
VHBM   Electrostatic discharge voltage, human body model      -2000        +2000   V       1
VCDM   Electrostatic discharge voltage, charged-device model  -500         +500    V       2
  ILAT  Latch-up current at ambient temperature of 105C       -100         +100   mA

1. Determined according to JEDEC Standard JESD22-A114, Electrostatic Discharge (ESD) Sensitivity Testing Human Body
     Model (HBM).

2. Determined according to JEDEC Standard JESD22-C101, Field-Induced Charged-Device Model Test Method for
     Electrostatic-Discharge-Withstand Thresholds of Microelectronic Components.

4.4 Voltage and current operating ratings

Symbol  Description                                                         Min.   Max.  Unit
  VDD   Digital supply voltage                                              0.3   3.8    V

                                       Table continues on the next page...                        11

Freescale Semiconductor, Inc.   K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

                                                      Preliminary
                                         General Business Information
General

    Symbol Description                                                 Min.       Max.                     Unit

    IDD   Digital supply current                                       --         185                      mA

    VDIO  Digital input voltage (except RESET, EXTAL, and XTAL)        0.3                           5.5  V

    VAIO  Analog1, RESET, EXTAL, and XTAL input voltage                0.3       VDD + 0.3                V

    ID    Maximum current single pin limit (applies to all port pins)  25                            25   mA

    VDDA  Analog supply voltage                                        VDD 0.3  VDD + 0.3                V

    VUSB_DP USB_DP input voltage                                       0.3       3.63                     V

    VUSB_DM USB_DM input voltage                                       0.3       3.63                     V

    VREGIN USB regulator input                                         0.3                           6.0  V

    VBAT  RTC battery supply voltage                                   0.3                           3.8  V

1. Analog pins are defined as pins that do not have an associated general purpose I/O port function.

5 General

5.1 AC electrical characteristics

Unless otherwise specified, propagation delays are measured from the 50% to the 50%
point, and rise and fall times are measured at the 20% and 80% points, as shown in the
following figure.

                              Figure 1. Input signal measurement reference

All digital I/O switching characteristics assume:
1. output pins
         have CL=30pF loads,
         are configured for fast slew rate (PORTx_PCRn[SRE]=0), and
         are configured for high drive strength (PORTx_PCRn[DSE]=1)
2. input pins
         have their passive filter disabled (PORTx_PCRn[PFE]=0)

                                  K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

12                                    Preliminary                                 Freescale Semiconductor, Inc.

                                      General Business Information
                                                                                                  General

5.2 Nonswitching electrical specifications

5.2.1 Voltage and current operating requirements

                        Table 1. Voltage and current operating requirements

Symbol Description                                              Min.        Max.        Unit      Notes

VDD      Supply voltage                                         1.71        3.6         V            1
                                                                                                     3
VDDA Analog supply voltage                                      1.71        3.6         V

VDD VDDA VDD-to-VDDA differential voltage                     0.1        0.1         V

VSS VSSA VSS-to-VSSA differential voltage                     0.1        0.1         V

VBAT RTC battery supply voltage                                 1.71        3.6         V

VIH      Input high voltage

          2.7 V  VDD  3.6 V                                    0.7 VDD   --          V

          1.7 V  VDD  2.7 V                                    0.75 VDD  --          V

VIL      Input low voltage

          2.7 V  VDD  3.6 V                                    --          0.35 VDD  V

          1.7 V  VDD  2.7 V                                    --          0.3 VDD   V

VHYS Input hysteresis                                           0.06 VDD  --          V

IICDIO Digital pin negative DC injection current -- single pin  -5          --          mA

          VIN < VSS-0.3V

IICAIO   Analog2, EXTAL, and XTAL pin DC injection current --
         single pin
                                                                                              mA
          VIN < VSS-0.3V (Negative current injection)          -5          --

          VIN > VDD+0.3V (Positive current injection)          --          +5

IICcont  Contiguous pin DC injection current --regional limit,
         includes sum of negative injection currents or sum of

         positive injection currents of 16 contiguous pins      -25         --          mA

          Negative current injection                           --          +25

          Positive current injection

VRAM VDD voltage required to retain RAM                         1.2         --          V

VRFVBAT VBAT voltage required to retain the VBAT register file  VPOR_VBAT   --          V

1. All 5 V tolerant digital I/O pins are internally clamped to VSS through a ESD protection diode. There is no diode connection
     to VDD. If VIN greater than VDIO_MIN (=VSS-0.3V) is observed, then there is no need to provide current limiting resistors at
     the pads. If this limit cannot be observed then a current limiting resistor is required. The negative DC injection current
     limiting resistor is calculated as R=(VDIO_MIN-VIN)/|IIC|.

2. Analog pins are defined as pins that do not have an associated general purpose I/O port function.
3. All analog pins are internally clamped to VSS and VDD through ESD protection diodes. If VIN is greater than VAIO_MIN

     (=VSS-0.3V) and VIN is less than VAIO_MAX(=VDD+0.3V) is observed, then there is no need to provide current limiting
     resistors at the pads. If these limits cannot be observed then a current limiting resistor is required. The negative DC
     injection current limiting resistor is calculated as R=(VAIO_MIN-VIN)/|IIC|. The positive injection current limiting resistor is
     calcualted as R=(VIN-VAIO_MAX)/|IIC|. Select the larger of these two calculated resistances.

                               K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.                Preliminary                                                 13

                                       General Business Information
General

5.2.2 LVD and POR operating requirements

                    Table 2. VDD supply LVD and POR operating requirements

Symbol Description                                               Min.  Typ.  Max.  Unit  Notes
                                                                                            1
    VPOR    Falling VDD POR detect voltage                       0.8   1.1   1.5   V        1
    VLVDH
            Falling low-voltage detect threshold -- high         2.48  2.56  2.64  V     Notes
            range (LVDV=01)

            Low-voltage warning thresholds -- high range

    VLVW1H   Level 1 falling (LVWV=00)                          2.62  2.70  2.78  V
    VLVW2H   Level 2 falling (LVWV=01)
    VLVW3H   Level 3 falling (LVWV=10)                          2.72  2.80  2.88  V
    VLVW4H   Level 4 falling (LVWV=11)
                                                                 2.82  2.90  2.98  V

                                                                 2.92  3.00  3.08  V

    VHYSH Low-voltage inhibit reset/recover hysteresis --        --    80   --    mV

            high range

    VLVDL Falling low-voltage detect threshold -- low range      1.54  1.60  1.66  V

            (LVDV=00)

            Low-voltage warning thresholds -- low range

    VLVW1L   Level 1 falling (LVWV=00)                          1.74  1.80  1.86  V
    VLVW2L   Level 2 falling (LVWV=01)
    VLVW3L   Level 3 falling (LVWV=10)                          1.84  1.90  1.96  V
    VLVW4L   Level 4 falling (LVWV=11)
                                                                 1.94  2.00  2.06  V

                                                                 2.04  2.10  2.16  V

    VHYSL Low-voltage inhibit reset/recover hysteresis --        --    60   --    mV

            low range

    VBG Bandgap voltage reference                                0.97  1.00  1.03  V

    tLPO Internal low power oscillator period -- factory         900   1000  1100  s
               trimmed

1. Rising thresholds are falling threshold + hysteresis voltage

                        Table 3. VBAT power operating requirements

Symbol Description                                              Min.  Typ.  Max.  Unit
VPOR_VBAT Falling VBAT supply POR detect voltage
                                                                 0.8   1.1   1.5   V

                        K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

14                                                        Preliminary        Freescale Semiconductor, Inc.

                                   General Business Information
5.2.3 Voltage and current operating behaviors                                              General
                                                                                         Notes
                           Table 4. Voltage and current operating behaviors
                                                                                            1
Symbol  Description                                                 Min.    Max.   Unit     1
  VOH   Output high voltage -- high drive strength                                          2
                                                                 VDD 0.5   --     V       3
             2.7 V  VDD  3.6 V, IOH = -9mA                      VDD 0.5   --     V
             1.71 V  VDD  2.7 V, IOH = -3mA

        Output high voltage -- low drive strength                VDD 0.5  --     V
             2.7 V  VDD  3.6 V, IOH = -2mA
             1.71 V  VDD  2.7 V, IOH = -0.6mA                  VDD 0.5  --     V

IOHT    Output high current total for all ports                  --         100    mA

VOL     Output low voltage -- high drive strength

         2.7 V  VDD  3.6 V, IOL = 9mA                           --         0.5    V

         1.71 V  VDD  2.7 V, IOL = 3mA                          --         0.5    V

        Output low voltage -- low drive strength                 --         0.5    V
             2.7 V  VDD  3.6 V, IOL = 2mA
             1.71 V  VDD  2.7 V, IOL = 0.6mA                   --         0.5    V

IOLT    Output low current total for all ports                   --         100    mA

IIN     Input leakage current (per pin) for full temperature     --         1      A

        range

IIN     Input leakage current (per pin) at 25C                  --         0.025  A

IOZ     Hi-Z (off-state) leakage current (per pin)               --         1      A

RPU     Internal pullup resistors                                20         50     k

RPD     Internal pulldown resistors                              20         50     k

1. Measured at VDD=3.6V
2. Measured at VDD supply voltage = VDD min and Vinput = VSS
3. Measured at VDD supply voltage = VDD min and Vinput = VDD

5.2.4 Power mode transition operating behaviors

All specifications except tPOR, and VLLSxRUN recovery times in the following table
assume this clock configuration:

   CPU and system clocks = 100 MHz
   Bus clock = 50 MHz
   FlexBus clock = 50 MHz
   Flash clock = 25 MHz

                               K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.                       Preliminary                          15

                                     General Business Information
General

          Table 5. Power mode transition operating behaviors

    Symbol Description                                                Min.         Max.      Unit  Notes
                                                                                                      1
    tPOR  After a POR event, amount of time from the point VDD        --           300       s

          reaches 1.71 V to execution of the first instruction

          across the operating temperature range of the chip.

          VLLS1  RUN                                                --           112       s

          VLLS2  RUN                                                --           74        s

          VLLS3  RUN                                                --           73        s

          LLS  RUN                                                  --           5.9       s

          VLPS  RUN                                                 --           5.8       s

          STOP  RUN                                                 --           4.2       s

1. Normal boot (FTFL_OPT[LPBOOT]=1)

5.2.5 Power consumption operating behaviors

                           Table 6. Power consumption operating behaviors

Symbol    Description                                           Min.        Typ.   Max.      Unit  Notes
  IDDA    Analog supply current                                  --                                   1
                                                                               --  See note  mA       2
IDD_RUN   Run mode current -- all peripheral clocks              --
          disabled, code executing from flash                    --                                 3, 4
                                                                            32     TBD       mA
               @ 1.8V                                                                                2
               @ 3.0V                                                      34     TBD       mA       5
                                                                                                      6
IDD_RUN   Run mode current -- all peripheral clocks                                                   7
          enabled, code executing from flash
                                                                --          46     TBD       mA
                @ 1.8V
                @ 3.0V                                         --          48     TBD       mA

                        @ 25C                                 --          TBD    TBD       mA
                        @ 125C

IDD_WAIT Wait mode high frequency current at 3.0 V -- all       --          20          --   mA

          peripheral clocks disabled

IDD_WAIT Wait mode reduced frequency current at 3.0 V --        --             9        --   mA

          all peripheral clocks disabled

IDD_VLPR Very-low-power run mode current at 3.0 V -- all        --          1.12        --   mA

          peripheral clocks disabled

IDD_VLPR Very-low-power run mode current at 3.0 V -- all        --          1.71        --   mA

          peripheral clocks enabled

                                          Table continues on the next page...

                        K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

16                                                   Preliminary                         Freescale Semiconductor, Inc.

                                          General Business Information
          Table 6. Power consumption operating behaviors (continued)                    General
                                                                                       Notes
Symbol Description                                         Min.   Typ.     Max.  Unit
                                                                                          8
IDD_VLPW Very-low-power wait mode current at 3.0 V -- all  --     0.77     --    mA
                                                                                          9
          peripheral clocks disabled                                                      9

IDD_STOP  Stop mode current at 3.0 V                                             mA
               @ 40 to 25C
               @ 70C                                     --     0.74     TBD   mA
               @ 105C
                                                           --     2.45     TBD   mA

                                                           --     6.61     TBD

IDD_VLPS  Very-low-power stop mode current at 3.0 V
               @ 40 to 25C
               @ 70C                                     --     83       TBD   A
               @ 105C
                                                           --     425      TBD   A

                                                           --     1280     TBD   A

IDD_LLS   Low leakage stop mode current at 3.0 V
               @ 40 to 25C
               @ 70C                                     --     4.58     TBD   A
               @ 105C
                                                           --     30.6     TBD   A

                                                           --     137      TBD   A

IDD_VLLS3 Very low-leakage stop mode 3 current at 3.0 V

          @ 40 to 25C                                  --     3.0      TBD   A

          @ 70C                                         --     18.6     TBD   A

          @ 105C                                        --     84.9     TBD   A

IDD_VLLS2 Very low-leakage stop mode 2 current at 3.0 V

          @ 40 to 25C                                  --     2.2      TBD   A

          @ 70C                                         --     9.3      TBD   A

          @ 105C                                        --     41.4     TBD   A

IDD_VLLS1 Very low-leakage stop mode 1 current at 3.0 V

          @ 40 to 25C                                  --     2.1      TBD   A

          @ 70C                                         --     7.6      TBD   A

          @ 105C                                        --     33.5     TBD   A

IDD_VBAT Average current with RTC and 32kHz disabled at
              3.0 V

          @ 40 to 25C                                  --     0.19     0.22  A
          @ 70C
          @ 105C                                        --     0.49     0.64  A

                                                           --     2.2      3.2   A

                                      Table continues on the next page...

                               K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.                        Preliminary                       17

                                      General Business Information
General

         Table 6. Power consumption operating behaviors (continued)

Symbol Description                                      Min.  Typ.  Max.  Unit  Notes
                                                                                  10
IDD_VBAT Average current when CPU is not accessing RTC
              registers

          @ 1.8V

                  @ 40 to 25C                        --    0.57  0.67  A
                  @ 70C
                  @ 105C                              --    0.90  1.2   A
          @ 3.0V
                                                        --    2.4   3.5   A

          @ 40 to 25C                                --    0.67  0.94  A
          @ 70C
          @ 105C                                      --    1.0   1.4   A

                                                        --    2.7   3.9   A

1. The analog supply current is the sum of the active or disabled current for each of the analog modules on the device. See
     each module's specification for its supply current.

2. 100MHz core and system clock, 50MHz bus and FlexBus clock, and 25MHz flash clock . MCG configured for FEI mode.
     All peripheral clocks disabled.

3. 100MHz core and system clock, 50MHz bus and FlexBus clock, and 25MHz flash clock. MCG configured for FEI mode. All
     peripheral clocks enabled.

4. Max values are measured with CPU executing DSP instructions.
5. 25MHz core and system clock, 25MHz bus clock, and 12.5MHz FlexBus and flash clock. MCG configured for FEI mode.
6. 4 MHz core, system, FlexBus, and bus clock and 1MHz flash clock. MCG configured for BLPE mode. All peripheral clocks

     disabled. Code executing from flash.
7. 4 MHz core, system, FlexBus, and bus clock and 1MHz flash clock. MCG configured for BLPE mode. All peripheral clocks

     enabled but peripherals are not in active operation. Code executing from flash.
8. 4 MHz core, system, FlexBus, and bus clock and 1MHz flash clock. MCG configured for BLPE mode. All peripheral clocks

     disabled.
9. Data reflects devices with 128 KB of RAM. For devices with 64 KB of RAM, power consumption is reduced by 2 A.
10. Includes 32kHz oscillator current and RTC operation.

5.2.5.1 Diagram: Typical IDD_RUN operating behavior

The following data was measured under these conditions:

   MCG in FBE mode for 50 MHz and lower frequencies. MCG in FEE mode at greater
     than 50 MHz frequencies.

   USB regulator disabled
   No GPIOs toggled
   Code execution from flash with cache enabled
   For the ALLOFF curve, all peripheral clocks are disabled except FTFL

                    K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

18                                Preliminary                       Freescale Semiconductor, Inc.

                                  General Business Information
                                                                                        General

         Figure 2. Run mode supply current vs. core frequency

5.2.6 EMC radiated emissions operating behaviors

              Table 7. EMC radiated emissions operating behaviors for 144LQFP

Symbol Description                                        Frequency        Typ.   Unit  Notes
                                                          band (MHz)                    1,2
VRE1    Radiated emissions voltage, band 1                                 23   dBV
VRE2    Radiated emissions voltage, band 2                 0.1550         27   dBV     2, 3
VRE3    Radiated emissions voltage, band 3                 50150          28   dBV
VRE4    Radiated emissions voltage, band 4                150500          14   dBV
VRE_IEC  IEC level                                         5001000         K
                                                          0.151000                --

1. Determined according to IEC Standard 61967-1, Integrated Circuits - Measurement of Electromagnetic Emissions, 150
     kHz to 1 GHz Part 1: General Conditions and Definitions and IEC Standard 61967-2, Integrated Circuits - Measurement of
     Electromagnetic Emissions, 150 kHz to 1 GHz Part 2: Measurement of Radiated Emissions--TEM Cell and Wideband
     TEM Cell Method. Measurements were made while the microcontroller was running basic application code. The reported
     emission level is the value of the maximum measured emission, rounded up to the next whole number, from among the
     measured orientations in each frequency range.

                               K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.                Preliminary                                       19

                               General Business Information
General

2. VDD = 3.3 V, TA = 25 C, fOSC = 12 MHz (crystal), fSYS = 96 MHz, fBUS = 48MHz
3. Specified according to Annex D of IEC Standard 61967-2, Measurement of Radiated Emissions--TEM Cell and Wideband

     TEM Cell Method

5.2.7 Designing with radiated emissions in mind

To find application notes that provide guidance on designing your system to minimize
interference from radiated emissions:

1. Go to http://www.freescale.com.
2. Perform a keyword search for "EMC design."

5.2.8 Capacitance attributes

                                        Table 8. Capacitance attributes

    Symbol    Description                                                              Min.        Max.     Unit
     CIN_A    Input capacitance: analog pins
     CIN_D    Input capacitance: digital pins                                          --          7        pF

                                                                                       --          7        pF

5.3 Switching specifications

5.3.1 Device clock specifications

                                     Table 9. Device clock specifications

    Symbol    Description                                                        Min.        Max.     Unit  Notes

       fSYS                                                     Normal run mode   --         100      MHz
    fSYS_USB  System and core clock                                               20          --      MHz
                                                                                                      MHz
      fENET   System and core clock when Full Speed USB in                        5           --
              operation                                                           50          --      MHz
      fBUS    System and core clock when ethernet in operation                    --          50      MHz
    FB_CLK                                                                        --          50      MHz
                   10 Mbps                                                      --          25      MHz
     fFLASH         100 Mbps                                                     --          25
     fLPTMR                                                                                           MHz
              Bus clock                        VLPR mode1                         --           4
       fSYS   FlexBus clock
              Flash clock
              LPTMR clock

              System and core clock

                                     Table continues on the next page...

              K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

20                                             Preliminary                                         Freescale Semiconductor, Inc.

                                     General Business Information
                     Table 9. Device clock specifications (continued)                        General
                                                                                            Notes
Symbol Description                                                   Min.  Max.  Unit
                                                                      --     4   MHz
fBUS    Bus clock                                                     --     4   MHz
                                                                      --     1   MHz
FB_CLK FlexBus clock                                                  --    16   MHz
                                                                      --    25   MHz
fFLASH  Flash clock                                                   --    16   MHz
                                                                      --     8   MHz
fERCLK  External reference clock                                      --         MHz
                                                                      --   12.5  MHz
fLPTMR_pin LPTMR clock                                                       4

fLPTMR_ERCLK LPTMR external reference clock

fFlexCAN_ERCLK FlexCAN external reference clock

fI2S_MCLK I2S master clock

fI2S_BCLK I2S bit clock

1. The frequency limitations in VLPR mode here override any frequency specification listed in the timing specification for any
     other module.

5.3.2 General switching specifications

These general purpose specifications apply to all signals configured for GPIO, UART,
CAN, CMT, IEEE 1588 timer, and I2C signals.

                               Table 10. General switching specifications

Symbol  Description                                                  Min.  Max.     Unit    Notes
                                                                     1.5    --   Bus clock   1, 2
        GPIO pin interrupt pulse width (digital glitch filter        100    --
        disabled) -- Synchronous path                                 16    --     cycles      3
        GPIO pin interrupt pulse width (digital glitch filter        100    --       ns        3
        disabled, analog filter enabled) -- Asynchronous path         2     --                 3
        GPIO pin interrupt pulse width (digital glitch filter                        ns
        disabled, analog filter disabled) -- Asynchronous path        --    12                 4
        External reset pulse width (digital glitch filter disabled)   --             ns
        Mode select (EZP_CS) hold time after reset                           6   Bus clock
        deassertion                                                   --
        Port rise and fall time (high drive strength)                 --    36     cycles
                                                                            24
             Slew disabled                                                          ns
                                                                                     ns
                      1.71  VDD  2.7V
                                                                                     ns
                      2.7  VDD  3.6V                                                ns

             Slew enabled

                      1.71  VDD  2.7V

                      2.7  VDD  3.6V

                                  Table continues on the next page...

                               K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.                    Preliminary                                       21

                                  General Business Information
General

                   Table 10. General switching specifications (continued)

    Symbol  Description                                                Min.       Max.  Unit         Notes
            Port rise and fall time (low drive strength)                                                5

                Slew disabled                                        --          12   ns
                         1.71  VDD  2.7V
                         2.7  VDD  3.6V                              --          6    ns

                  Slew enabled                                        --          36   ns
                         1.71  VDD  2.7V
                         2.7  VDD  3.6V                              --          24   ns

1. This is the minimum pulse width that is guaranteed to pass through the pin synchronization circuitry. Shorter pulses may or
     may not be recognized. In Stop, VLPS, LLS, and VLLSx modes, the synchronizer is bypassed so shorter pulses can be
     recognized in that case.

2. The greater synchronous and asynchronous timing must be met.
3. This is the minimum pulse width that is guaranteed to be recognized as a pin interrupt request in Stop, VLPS, LLS, and

     VLLSx modes.
4. 75pF load
5. 15pF load

5.4 Thermal specifications

5.4.1 Thermal operating requirements

                                Table 11. Thermal operating requirements

    Symbol  Description                                                      Min.       Max.         Unit
       TJ   Die junction temperature
       TA   Ambient temperature                                              40        125          C

                                                                             40                     C

5.4.2 Thermal attributes

Board type         Symbol             Description           121 MAPBGA       Unit             Notes
Single-layer (1s)  RJA                                                       C/W             1
                                      Thermal               65
                                                                             C/W             1
                                      resistance, junction

                                      to ambient (natural

                                      convection)

Four-layer (2s2p) RJA                 Thermal               36

                                      resistance, junction

                                      to ambient (natural

                                      convection)

                                      Table continues on the next page...

                           K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

22                                                        Preliminary                   Freescale Semiconductor, Inc.

                                      General Business Information
                                                                Peripheral operating requirements and behaviors

Board type         Symbol             Description           121 MAPBGA     Unit                 Notes
Single-layer (1s)  RJMA                                                    C/W                 1
                                      Thermal               52
                                                                           C/W                 1
                                      resistance, junction
                                                                           C/W                 2
                                      to ambient (200 ft./                 C/W                 3
                                                                           C/W                 4
                                      min. air speed)

Four-layer (2s2p) RJMA                Thermal               31

                                      resistance, junction

                                      to ambient (200 ft./

                                      min. air speed)

--                 RJB                Thermal               17

                                      resistance, junction

                                      to board

--                 RJC                Thermal               13

                                      resistance, junction

                                      to case

--                 JT                 Thermal               3

                                      characterization

                                      parameter, junction

                                      to package top

                                      outside center

                                      (natural

                                      convection)

1.  Determined according to JEDEC Standard JESD51-2, Integrated Circuits Thermal Test Method Environmental

    Conditions--Natural Convection (Still Air), or EIA/JEDEC Standard JESD51-6, Integrated Circuit Thermal Test Method

    Environmental Conditions--Forced Convection (Moving Air).

2.  Determined according to JEDEC Standard JESD51-8, Integrated Circuit Thermal Test Method Environmental

    Conditions--Junction-to-Board.

3.  Determined according to Method 1012.1 of MIL-STD 883, Test Method Standard, Microcircuits, with the cold plate

    temperature used for the case temperature. The value includes the thermal resistance of the interface material

    between the top of the package and the cold plate.

4.  Determined according to JEDEC Standard JESD51-2, Integrated Circuits Thermal Test Method Environmental

    Conditions--Natural Convection (Still Air).

6 Peripheral operating requirements and behaviors

6.1 Core modules

6.1.1 Debug trace timing specifications

                               Table 12. Debug trace operating behaviors

    Symbol  Description                                                    Min.  Max.                  Unit
      Tcyc  Clock period                                                                               MHz
       Twl  Low pulse width                                                Frequency dependent          ns
      Twh   High pulse width                                                                            ns
       Tr   Clock and data rise time                                       2     --                     ns

                                                                           2     --                              23

                                                                           --    3

                                      Table continues on the next page...

Freescale Semiconductor, Inc.  K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

                                                     Preliminary
                                        General Business Information
Peripheral operating requirements and behaviors

                       Table 12. Debug trace operating behaviors (continued)

    Symbol  Description                                                       Min.      Max.  Unit
       Tf   Clock and data fall time
       Ts   Data setup                                                        --        3     ns
       Th   Data hold
                                                                              3         --    ns

                                                                              2         --    ns

              Figure 3. TRACE_CLKOUT specifications

TRACE_CLKOUT                             Ts  Th                               Ts    Th
TRACE_D[3:0]

                               Figure 4. Trace data specifications

6.1.2 JTAG electricals

                            Table 13. JTAG limited voltage range electricals

    Symbol  Description                                                       Min.      Max.  Unit
       J1   Operating voltage                                                 2.7       3.6     V
            TCLK frequency of operation
                                                                               0         10   MHz
                Boundary Scan                                                0         25
                JTAG and CJTAG                                               0         50
                Serial Wire Debug

    J2      TCLK cycle period                                                 1/J1      --    ns

    J3      TCLK clock pulse width

             Boundary Scan                                                   50        --    ns

             JTAG and CJTAG                                                  20        --    ns

             Serial Wire Debug                                               10        --    ns

    J4      TCLK rise and fall times                                          --        3     ns

    J5      Boundary scan input data setup time to TCLK rise                  20        --    ns

                                         Table continues on the next page...

                               K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

24                                           Preliminary                            Freescale Semiconductor, Inc.

                                         General Business Information
                                                                               Peripheral operating requirements and behaviors

        Table 13. JTAG limited voltage range electricals (continued)

Symbol  Description                                                Min.       Max.  Unit
   J6   Boundary scan input data hold time after TCLK rise
   J7   TCLK low to boundary scan output data valid                0          --    ns
   J8   TCLK low to boundary scan output high-Z
   J9   TMS, TDI input data setup time to TCLK rise                --         25    ns
  J10   TMS, TDI input data hold time after TCLK rise
  J11   TCLK low to TDO data valid                                 --         25    ns
  J12   TCLK low to TDO high-Z
  J13   TRST assert time                                           8          --    ns
  J14   TRST setup time (negation) to TCLK high
                                                                   1          --    ns

                                                                   --         17    ns

                                                                   --         17    ns

                                                                   100        --    ns

                                                                   8          --    ns

                               Table 14. JTAG full voltage range electricals

Symbol  Description                                                Min.       Max.  Unit
        Operating voltage                                          1.71       3.6     V
   J1   TCLK frequency of operation
                                                                     0         10   MHz
   J2       Boundary Scan                                          0         20
   J3       JTAG and CJTAG                                         0         40    ns
             Serial Wire Debug
   J4                                                                          --    ns
   J5   TCLK cycle period                                          1/J1              ns
   J6                                                                          --    ns
   J7   TCLK clock pulse width                                                 --    ns
   J8                                                                          --    ns
   J9    Boundary Scan                                            50                ns
  J10                                                                           3    ns
  J11    JTAG and CJTAG                                           25          --    ns
  J12                                                                          --    ns
  J13    Serial Wire Debug                                        12.5        25    ns
  J14                                                                          25    ns
        TCLK rise and fall times                                   --          --    ns
                                                                               --    ns
        Boundary scan input data setup time to TCLK rise           20         22.1   ns
                                                                              22.1
        Boundary scan input data hold time after TCLK rise         0           --
                                                                               --
        TCLK low to boundary scan output data valid                --

        TCLK low to boundary scan output high-Z                    --

        TMS, TDI input data setup time to TCLK rise                8

        TMS, TDI input data hold time after TCLK rise              1.4

        TCLK low to TDO data valid                                 --

        TCLK low to TDO high-Z                                     --

        TRST assert time                                           100

        TRST setup time (negation) to TCLK high                    8

                               K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.        Preliminary                                          25

                                     General Business Information
Peripheral operating requirements and behaviors

                                                              J2

                                                 J3               J3

    TCLK (input)

                  J4                                          J4

                  Figure 5. Test clock input timing

    TCLK                                                          J5  J6
    Data inputs
    Data outputs                                                  Input data valid
    Data outputs
    Data outputs                                     J7
                                                                            Output data valid

                                                     J8

                                                     J7
                                                                            Output data valid

                  Figure 6. Boundary scan (JTAG) timing

                  K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

26                                               Preliminary                        Freescale Semiconductor, Inc.

                  General Business Information
                                            Peripheral operating requirements and behaviors

      TCLK                                  J9                             J10
      TDI/TMS
      TDO                                   Input data valid
      TDO
      TDO                      J11
                                                       Output data valid

                               J12

                               J11
                                                       Output data valid

TCLK                    Figure 7. Test Access Port timing
TRST
                                                 J14
               J13

                               Figure 8. TRST timing

6.2 System modules

There are no specifications necessary for the device's system modules.

6.3 Clock modules

                               K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.  Preliminary                                      27

                               General Business Information
Peripheral operating requirements and behaviors

6.3.1 MCG specifications

                                          Table 15. MCG specifications

Symbol Description                                                  Min.      Typ.         Max.   Unit   Notes
                                                                                            --    kHz       1
    fints_ft Internal reference frequency (slow clock) --           --         32.768             kHz       1
                                                                                  --     39.0625  %fdco     1
             factory trimmed at nominal VDD and 25 C                                       0.6            1
                                                                                 0.3             %fdco
    fints_t  Internal reference frequency (slow clock) -- user      31.25                   0.5          2, 3
             trimmed                                                             0.2             %fdco
                                                                                            3    %fdco   4, 5
fdco_res_t Resolution of trimmed average DCO output                 --        +0.5/-0.7    TBD
                                                                                 0.3             MHz
             frequency at fixed voltage and temperature --                                  --    MHz
                                                                                   4         5    kHz
             using SCTRIM and SCFTRIM                                             --        --    kHz
                                                                                  --        --
fdco_res_t Resolution of trimmed average DCO output                 --            --              kHz
                                                                                         39.0625  MHz
             frequency at fixed voltage and temperature --                        --        25    MHz
                                                                                20.97       50    MHz
             using SCTRIM only                                                  41.94       75    MHz
                                                                                           100    MHz
    fdco_t Total deviation of trimmed average DCO output            --                      --    MHz
                                                                                            --    MHz
             frequency over voltage and temperature                                         --    MHz
                                                                                            --
    fdco_t Total deviation of trimmed average DCO output            --

             frequency over fixed voltage and temperature

             range of 070C

    fintf_ft Internal reference frequency (fast clock) --           --

             factory trimmed at nominal VDD and 25C

    fintf_t Internal reference frequency (fast clock) -- user       3

             trimmed at nominal VDD and 25 C

    floc_low Loss of external clock minimum frequency --            (3/5) x
                 RANGE = 00                                          fints_t

    floc_high Loss of external clock minimum frequency --           (16/5) x
                 RANGE = 01, 10, or 11                               fints_t

                                                               FLL

    ffll_ref FLL reference frequency range                          31.25

    fdco     DCO output         Low range (DRS=00)                  20

             frequency range    640 ffll_ref

                                Mid range (DRS=01)                  40

                                1280 ffll_ref

                                Mid-high range (DRS=10)             60        62.91

                                      1920 ffll_ref               80        83.89
                                High range (DRS=11)

fdco_t_DMX32 DCO output              2560 ffll_ref                --        23.99
                frequency       Low range (DRS=00)

                                      732 ffll_ref                --        47.97
                                Mid range (DRS=01)

                                1464 ffll_ref

                                Mid-high range (DRS=10)             --        71.99

                                      2197 ffll_ref               --        95.98
                                High range (DRS=11)

                                2929 ffll_ref

                                            Table continues on the next page...

                                K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

28                                                         Preliminary                   Freescale Semiconductor, Inc.

                                            General Business Information
                                                                                      Peripheral operating requirements and behaviors

                                 Table 15. MCG specifications (continued)

Symbol        Description                                              Min.    Typ.  Max.        Unit  Notes
Jcyc_fll                                                                      180    --
              FLL period jitter                                        --      150    --         ps
tfll_acquire                                                                    --     1
   fvco       fVCO = 48 MHz                                          --
    Ipll       fVCO = 98 MHz                                                   --   100
                                                                               1060   --
    Ipll      FLL target frequency acquisition time                    --                        ms    6
                                                                               600    --
  fpll_ref                                                        PLL
Jcyc_pll                                                                       --   4.0
              VCO operating frequency                                  48.0                      MHz
                                                                               120    --
              PLL operating current                                    --       50    --         A    7
                   PLL @ 96 MHz (fosc_hi_1 = 8 MHz, fpll_ref =

              2 MHz, VDIV multiplier = 48)

              PLL operating current                                    --                        A    7
                   PLL @ 48 MHz (fosc_hi_1 = 8 MHz, fpll_ref =

              2 MHz, VDIV multiplier = 24)

              PLL reference frequency range                            2.0                       MHz
                                                                                                                    8
              PLL period jitter (RMS)
                                                                                                  ps
               fvco = 48 MHz                                          --                         ps

               fvco = 100 MHz                                         --

Jacc_pll      PLL accumulated jitter over 1s (RMS)                                                    8
                   fvco = 48 MHz
                   fvco = 100 MHz                                     --      1350  --          ps

                                                                       --      600   --          ps

Dlock        Lock entry frequency tolerance                            1.49  --    2.98      %
Dunl         Lock exit frequency tolerance
tpll_lock     Lock detector detection time                              4.47  --    5.97      %

                                                                       --      --    150 10-6  s     9

                                                                                     + 1075(1/

                                                                                     fpll_ref)

1. This parameter is measured with the internal reference (slow clock) being used as a reference to the FLL (FEI clock
     mode).

2. These typical values listed are with the slow internal reference clock (FEI) using factory trim and DMX32=0.
3. The resulting system clock frequencies should not exceed their maximum specified values. The DCO frequency deviation

     (fdco_t) over voltage and temperature should be considered.
4. These typical values listed are with the slow internal reference clock (FEI) using factory trim and DMX32=1.
5. The resulting clock frequency must not exceed the maximum specified clock frequency of the device.
6. This specification applies to any time the FLL reference source or reference divider is changed, trim value is changed,

     DMX32 bit is changed, DRS bits are changed, or changing from FLL disabled (BLPE, BLPI) to FLL enabled (FEI, FEE,
     FBE, FBI). If a crystal/resonator is being used as the reference, this specification assumes it is already running.
7. Excludes any oscillator currents that are also consuming power while PLL is in operation.
8. This specification was obtained using a Freescale developed PCB. PLL jitter is dependent on the noise characteristics of
     each PCB and results will vary.
9. This specification applies to any time the PLL VCO divider or reference divider is changed, or changing from PLL disabled
     (BLPE, BLPI) to PLL enabled (PBE, PEE). If a crystal/resonator is being used as the reference, this specification assumes
     it is already running.

                                       K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.                        Preliminary                                                       29

                                              General Business Information
Peripheral operating requirements and behaviors

6.3.2 Oscillator electrical specifications
This section provides the electrical characteristics of the module.

6.3.2.1 Oscillator DC electrical specifications

                             Table 16. Oscillator DC electrical specifications

Symbol      Description                                       Min.  Typ.       Max.  Unit  Notes
  VDD       Supply voltage                                    1.71   --        3.6
            Supply current -- low-power mode (HGO=0)                                 V
IDDOSC                                                         --   500         --
                32 kHz                                       --   200         --         1
                4 MHz                                        --   300         --
                8 MHz (RANGE=01)                             --   950         --   nA
                16 MHz                                       --   1.2         --
                24 MHz                                       --   1.5         --   A
                32 MHz
                                                                                     A

                                                                                     A

                                                                                     mA

                                                                                     mA

    IDDOSC  Supply current -- high gain mode (HGO=1)                                       1
                32 kHz
                4 MHz                                       --    25         --    A
                8 MHz (RANGE=01)
                16 MHz                                      --    400        --    A
                24 MHz
                32 MHz                                      --    500        --    A

                                                              --    2.5        --    mA

                                                              --         3     --    mA

                                                              --         4     --    mA

    Cx      EXTAL load capacitance                            --         --    --          2, 3

    Cy      XTAL load capacitance                             --         --    --          2, 3

    RF      Feedback resistor -- low-frequency, low-power     --         --    --    M     2, 4

            mode (HGO=0)

            Feedback resistor -- low-frequency, high-gain     --    10         --    M

            mode (HGO=1)

            Feedback resistor -- high-frequency, low-power    --         --    --    M

            mode (HGO=0)

            Feedback resistor -- high-frequency, high-gain    --         1     --    M

            mode (HGO=1)

    RS      Series resistor -- low-frequency, low-power       --         --    --    k

            mode (HGO=0)

            Series resistor -- low-frequency, high-gain mode  --    200        --    k

            (HGO=1)

            Series resistor -- high-frequency, low-power      --         --    --    k
            mode (HGO=0)

            Series resistor -- high-frequency, high-gain
            mode (HGO=1)

                                                              --         0     --    k

                                    Table continues on the next page...

                                   K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

30                                  Preliminary                                Freescale Semiconductor, Inc.

                                    General Business Information
                                                                                 Peripheral operating requirements and behaviors

           Table 16. Oscillator DC electrical specifications (continued)

Symbol     Description                                        Min.  Typ.   Max.  Unit  Notes
  Vpp5                                                         --   0.6     --
           Peak-to-peak amplitude of oscillation (oscillator   --           --   V
           mode) -- low-frequency, low-power mode              --   VDD     --
           (HGO=0)                                             --   0.6     --   V

           Peak-to-peak amplitude of oscillation (oscillator        VDD          V
           mode) -- low-frequency, high-gain mode
           (HGO=1)                                                               V

           Peak-to-peak amplitude of oscillation (oscillator
           mode) -- high-frequency, low-power mode
           (HGO=0)

           Peak-to-peak amplitude of oscillation (oscillator
           mode) -- high-frequency, high-gain mode
           (HGO=1)

1. VDD=3.3 V, Temperature =25 C
2. See crystal or resonator manufacturer's recommendation
3. Cx,Cy can be provided by using either the integrated capacitors or by using external components.
4. When low power mode is selected, RF is integrated and must not be attached externally.
5. The EXTAL and XTAL pins should only be connected to required oscillator components and must not be connected to any

     other devices.

6.3.2.2 Oscillator frequency specifications

                               Table 17. Oscillator frequency specifications

Symbol     Description                                        Min.  Typ.   Max.  Unit  Notes
fosc_lo                                                       32    --     40   kHz
fosc_hi_1  Oscillator crystal or resonator frequency -- low    3     --      8   MHz    1, 2
           frequency mode (MCG_C2[RANGE]=00)                                            3, 4
fosc_hi_2                                                      8     --     32   MHz
           Oscillator crystal or resonator frequency -- high
fec_extal  frequency mode (low range)                          --    --     50   MHz
tdc_extal  (MCG_C2[RANGE]=01)                                  40    50     60    %
                                                               --   750     --    ms
   tcst    Oscillator crystal or resonator frequency -- high   --   250     --    ms
           frequency mode (high range)                         --   0.6     --    ms
           (MCG_C2[RANGE]=1x)
                                                               --    1      --    ms
           Input clock frequency (external clock mode)

           Input clock duty cycle (external clock mode)

           Crystal startup time -- 32 kHz low-frequency,
           low-power mode (HGO=0)

           Crystal startup time -- 32 kHz low-frequency,
           high-gain mode (HGO=1)

           Crystal startup time -- 8 MHz high-frequency
           (MCG_C2[RANGE]=01), low-power mode
           (HGO=0)

           Crystal startup time -- 8 MHz high-frequency
           (MCG_C2[RANGE]=01), high-gain mode
           (HGO=1)

1. Other frequency limits may apply when external clock is being used as a reference for the FLL or PLL.
2. When transitioning from FBE to FEI mode, restrict the frequency of the input clock so that, when it is divided by FRDIV, it

     remains within the limits of the DCO input clock frequency.

                               K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.  Preliminary                                                    31

                               General Business Information
Peripheral operating requirements and behaviors

3. Proper PC board layout procedures must be followed to achieve specifications.
4. Crystal startup time is defined as the time between the oscillator being enabled and the OSCINIT bit in the MCG_S register

     being set.

6.3.3 32 kHz Oscillator Electrical Characteristics
This section describes the module electrical characteristics.

6.3.3.1 32 kHz oscillator DC electrical specifications

                        Table 18. 32kHz oscillator DC electrical specifications

    Symbol  Description                                             Min.    Typ.  Max.  Unit
     VBAT
       RF   Supply voltage                                          1.71    --    3.6   V
     Cpara
      Vpp1  Internal feedback resistor                              --      100   --    M

            Parasitical capacitance of EXTAL32 and XTAL32           --      5     7     pF

            Peak-to-peak amplitude of oscillation                   --      0.6   --    V

1. When a crystal is being used with the 32 kHz oscillator, the EXTAL32 and XTAL32 pins should only be connected to
     required oscillator components and must not be connected to any other devices.

6.3.3.2 32kHz oscillator frequency specifications

                          Table 19. 32kHz oscillator frequency specifications

Symbol Description                                    Min.         Typ.    Max.  Unit  Notes
  fosc_lo Oscillator crystal
   tstart Crystal start-up time                        --           32.768  --    kHz      1
fec_extal32 Externally provided input clock frequency                                      2
vec_extal32 Externally provided input clock amplitude  --           1000    --    ms     2, 3

                                                       --           32.768  --    kHz

                                                       700          --      VBAT  mV

1. Proper PC board layout procedures must be followed to achieve specifications.
2. This specification is for an externally supplied clock driven to EXTAL32 and does not apply to any other clock input. The

     oscillator remains enabled and XTAL32 must be left unconnected.
3. The parameter specified is a peak-to-peak value and VIH and VIL specifications do not apply. The voltage of the applied

     clock must be within the range of VSS to VBAT.

6.4 Memories and memory interfaces

6.4.1 Flash electrical specifications
This section describes the electrical characteristics of the flash memory module.

            K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

32                                                     Preliminary             Freescale Semiconductor, Inc.

                            General Business Information
                                                                                                  Peripheral operating requirements and behaviors

6.4.1.1 Flash timing specifications -- program and erase

The following specifications represent the amount of time the internal charge pumps are
active and do not include command overhead.

             Table 20. NVM program/erase timing specifications

Symbol Description                                            Min.  Typ.             Max.  Unit  Notes
  thvpgm4 Longword Program high-voltage time                    --   7.5               18
  thversscr Sector Erase high-voltage time                      --    13              113   s
thversblk256k Erase Block high-voltage time for 256 KB          --   104              904
                                                                                            ms    1

                                                                                            ms    1

1. Maximum time based on expectations at cycling end-of-life.

6.4.1.2 Flash timing specifications -- commands

                             Table 21. Flash command timing specifications

Symbol Description                                             Min.  Typ.             Max.  Unit  Notes
                                                                --    --              1.7
             Read 1s Block execution time

trd1blk256k   256 KB program/data flash                                                    ms

trd1sec2k Read 1s Section execution time (flash sector)        --                 --  60    s     1

tpgmchk Program Check execution time                           --                 --  45    s     1

trdrsrc Read Resource execution time                           --                 --  30    s     1

tpgm4 Program Longword execution time                          --    65               145   s

             Erase Flash Block execution time                                                     2

tersblk256k   256 KB program/data flash                       --    122              985   ms

tersscr Erase Flash Sector execution time                      --    14               114   ms    2

             Program Section execution time

tpgmsec512    512 B flash                                     --    2.4              --    ms
tpgmsec1k    1 KB flash
tpgmsec2k    2 KB flash                                      --    4.7              --    ms

                                                               --    9.3              --    ms

trd1all Read 1s All Blocks execution time                      --                 --  1.8   ms

trdonce Read Once execution time                               --                 --  25    s     1

tpgmonce Program Once execution time                           --    65               --    s

tersall Erase All Blocks execution time                        --    250              2000  ms    2

tvfykey Verify Backdoor Access Key execution time              --                 --  30    s     1

             Swap Control execution time

tswapx01      control code 0x01                               --    200              --    s
tswapx02      control code 0x02
tswapx04      control code 0x04                               --    70               150   s
tswapx08      control code 0x08
                                                               --    70               150   s

                                                               --                 --  30    s

                                             Table continues on the next page...

                                  K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.                           Preliminary                                      33

                                             General Business Information
Peripheral operating requirements and behaviors

                     Table 21. Flash command timing specifications (continued)

Symbol Description                                          Min.   Typ.          Max.                   Unit  Notes
                                                                                                                 3
               Program Partition for EEPROM execution time                        --                    ms
                                                                                  --                    ms
tpgmpart64k    64 KB FlexNVM                              --     138
tpgmpart256k    256 KB FlexNVM                                                   --                    s
                                                            --     145            1.2                   ms
                                                                                  1.9                   ms
               Set FlexRAM Function execution time:                               5.5                   ms

    tsetramff   Control Code 0xFF                          --     70            260                    s

tsetram32k      32 KB EEPROM backup                        --     0.8           1800                   s
tsetram64k      64 KB EEPROM backup                                             2000                   s
tsetram256k    256 KB EEPROM backup                       --     1.3           2400                   s
                                                                                 3200                   s
                                                            --     4.5
                                                                                 260                    s
                                    Byte-write to FlexRAM for EEPROM operation
                                                                                 1800                   s
teewr8bers Byte-write to erased FlexRAM location execution  --     175           2000                   s
                                                                                 2400                   s
               time                                                              3200                   s

               Byte-write to FlexRAM execution time:                             540                    s

teewr8b32k      32 KB EEPROM backup                        --     385           2050                   s
                                                                                 2250                   s
teewr8b64k      64 KB EEPROM backup                        --     475           2675                   s
teewr8b128k    128 KB EEPROM backup                                            3500                   s
teewr8b256k    256 KB EEPROM backup                       --     650

                                                            --     1000

                                    Word-write to FlexRAM for EEPROM operation

teewr16bers Word-write to erased FlexRAM location           --     175
               execution time

               Word-write to FlexRAM execution time:

teewr16b32k    32 KB EEPROM backup                        --     385

teewr16b64k    64 KB EEPROM backup                        --     475
teewr16b128k    128 KB EEPROM backup
teewr16b256k    256 KB EEPROM backup                       --     650

                                                            --     1000

                                 Longword-write to FlexRAM for EEPROM operation

teewr32bers Longword-write to erased FlexRAM location       --     360
               execution time

               Longword-write to FlexRAM execution time:

teewr32b32k    32 KB EEPROM backup                        --     630
teewr32b64k    64 KB EEPROM backup
teewr32b128k    128 KB EEPROM backup                       --     810
teewr32b256k    256 KB EEPROM backup
                                                            --     1200

                                                            --     1900

1. Assumes 25MHz flash clock frequency.
2. Maximum times for erase parameters based on expectations at cycling end-of-life.
3. For byte-writes to an erased FlexRAM location, the aligned word containing the byte must be erased.

                                 K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

34                                                    Preliminary                Freescale Semiconductor, Inc.

                                       General Business Information
6.4.1.3                                                                                     Peripheral operating requirements and behaviors

             Flash high voltage current behaviors

                            Table 22. Flash high voltage current behaviors

Symbol Description                                         Min.            Typ.              Max.         Unit

IDD_PGM Average current adder during high voltage          --                     2.5        6.0          mA

             flash programming operation

IDD_ERS Average current adder during high voltage          --                     1.5        4.0          mA

             flash erase operation

6.4.1.4 Reliability specifications

                                   Table 23. NVM reliability specifications

Symbol Description                                         Min.            Typ.1       Max.        Unit   Notes
                                                                                                             2
                                                     Program Flash           50         --        years      2
                                                                            100         --        years      3
tnvmretp10k  Data retention after up to 10 K cycles                    5    50 K        --        cycles
tnvmretp1k   Data retention after up to 1 K cycles                     20
nnvmcycp    Cycling endurance                                       10 K    50         --        years
                                                         Data Flash         100         --        years
                                                                            50 K        --        cycles
tnvmretd10k  Data retention after up to 10 K cycles        5
tnvmretd1k                                                                   50         --        years
nnvmcycd    Data retention after up to 1 K cycles         20               100         --        years

             Cycling endurance                             10 K            175 K        --        writes
                                                                           1.6 M        --        writes
                                                     FlexRAM as EEPROM     6.4 M        --        writes
                                                                           50 M         --        writes
tnvmretee100 Data retention up to 100% of write endurance  5               400 M        --        writes

tnvmretee10 Data retention up to 10% of write endurance    20

             Write endurance

nnvmwree16    EEPROM backup to FlexRAM ratio = 16          35 K
nnvmwree128   EEPROM backup to FlexRAM ratio = 128        315 K
nnvmwree512   EEPROM backup to FlexRAM ratio = 512        1.27 M
nnvmwree4k    EEPROM backup to FlexRAM ratio = 4096        10 M
nnvmwree32k   EEPROM backup to FlexRAM ratio =             80 M

                32,768

1. Typical data retention values are based on measured response accelerated at high temperature and derated to a constant
     25C use profile. Engineering Bulletin EB618 does not apply to this technology. Typical endurance defined in Engineering
     Bulletin EB619.

2. Cycling endurance represents number of program/erase cycles at -40C  Tj  125C.
3. Write endurance represents the number of writes to each FlexRAM location at -40C Tj  125C influenced by the cycling

     endurance of the FlexNVM (same value as data flash) and the allocated EEPROM backup per subsystem. Minimum and
     typical values assume all byte-writes to FlexRAM.

6.4.1.5 Write endurance to FlexRAM for EEPROM

When the FlexNVM partition code is not set to full data flash, the EEPROM data set size
can be set to any of several non-zero values.

                                    K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.                        Preliminary                                                 35

                                          General Business Information
Peripheral operating requirements and behaviors

The bytes not assigned to data flash via the FlexNVM partition code are used by the flash
memory module to obtain an effective endurance increase for the EEPROM data. The
built-in EEPROM record management system raises the number of program/erase cycles
that can be attained prior to device wear-out by cycling the EEPROM data through a
larger EEPROM NVM storage space.

While different partitions of the FlexNVM are available, the intention is that a single
choice for the FlexNVM partition code and EEPROM data set size is used throughout the
entire lifetime of a given application. The EEPROM endurance equation and graph
shown below assume that only one configuration is ever used.

Writes_subsystem =  EEPROM 2 EEESPLIT EEESIZE   Write_efficiency nnvmcycd
                              EEESPLIT EEESIZE

where

    Writes_subsystem -- minimum number of writes to each FlexRAM location for
      subsystem (each subsystem can have different endurance)

    EEPROM -- allocated FlexNVM for each EEPROM subsystem based on DEPART;
      entered with the Program Partition command

    EEESPLIT -- FlexRAM split factor for subsystem; entered with the Program
      Partition command

    EEESIZE -- allocated FlexRAM based on DEPART; entered with the Program
      Partition command

    Write_efficiency --
          0.25 for 8-bit writes to FlexRAM
          0.50 for 16-bit or 32-bit writes to FlexRAM

    nnvmcycd -- data flash cycling endurance (the following graph assumes 10,000
      cycles)

                    K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

36                  Preliminary                                 Freescale Semiconductor, Inc.

                    General Business Information
                                                          Peripheral operating requirements and behaviors

                               Figure 9. EEPROM backup writes to FlexRAM

6.4.2 EzPort Switching Specifications

                                 Table 24. EzPort switching specifications

Num   Description                                                Min.       Max.    Unit
      Operating voltage                                          1.71        3.6      V
EP1   EZP_CK frequency of operation (all commands except          --        fSYS/2
      READ)                                                                         MHz
EP1a  EZP_CK frequency of operation (READ command)                --        fSYS/8
EP2                                                          2 x tEZP_CK      --    MHz
EP3   EZP_CS negation to next EZP_CS assertion                                --     ns
EP4                                                                5          --     ns
EP5   EZP_CS input valid to EZP_CK high (setup)                    5          --     ns
EP6   EZP_CK high to EZP_CS input invalid (hold)                   2          --     ns
EP7   EZP_D input valid to EZP_CK high (setup)                     5          16     ns
EP8   EZP_CK high to EZP_D input invalid (hold)                   --          --     ns
EP9   EZP_CK low to EZP_Q output valid                             0          12     ns
      EZP_CK low to EZP_Q output invalid (hold)                   --                 ns
      EZP_CS negation to EZP_Q tri-state

                               K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.  Preliminary                                                37

                               General Business Information
Peripheral operating requirements and behaviors

    EZP_CK          EP3       EP4                              EP2
    EZP_CS
    EZP_Q (output)                                 EP9
    EZP_D (input)                          EP8
                         EP7

                    EP5  EP6

                    Figure 10. EzPort Timing Diagram

6.4.3 Flexbus Switching Specifications

All processor bus timings are synchronous; input setup/hold and output delay are given in
respect to the rising edge of a reference clock, FB_CLK. The FB_CLK frequency may be
the same as the internal system bus frequency or an integer divider of that frequency.

The following timing numbers indicate when data is latched or driven onto the external
bus, relative to the Flexbus output clock (FB_CLK). All other timing relationships can be
derived from these values.

         Table 25. Flexbus limited voltage range switching specifications

    Num  Description                                           Min.    Max.  Unit  Notes
         Operating voltage                                     2.7      3.6    V
    FB1  Frequency of operation                                 --   FB_CLK           1
    FB2  Clock period                                           20       --  MHz      1
    FB3  Address, data, and control output valid                --     11.5   ns      2
    FB4  Address, data, and control output hold                0.5       --   ns      2
    FB5  Data and FB_TA input setup                            8.5       --   ns
         Data and FB_TA input hold                             0.5       --   ns
                                                                              ns

1. Specification is valid for all FB_AD[31:0], FB_BE/BWEn, FB_CSn, FB_OE, FB_R/W,FB_TBST, FB_TSIZ[1:0], FB_ALE,
     and FB_TS.

                    K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

38                                                Preliminary                Freescale Semiconductor, Inc.

                         General Business Information
                                                           Peripheral operating requirements and behaviors

2. Specification is valid for all FB_AD[31:0] and FB_TA.

     Table 26. Flexbus full voltage range switching specifications

Num  Description                                               Min.    Max.  Unit  Notes
     Operating voltage                                         1.71     3.6    V
FB1  Frequency of operation                                     --   FB_CLK           1
FB2  Clock period                                          1/FB_CLK      --  MHz      1
FB3  Address, data, and control output valid                    --     13.5   ns      2
FB4  Address, data, and control output hold                              --   ns      2
FB5  Data and FB_TA input setup                                  0       --   ns
     Data and FB_TA input hold                                 13.7      --   ns
                                                               0.5            ns

1. Specification is valid for all FB_AD[31:0], FB_BE/BWEn, FB_CSn, FB_OE, FB_R/W,FB_TBST, FB_TSIZ[1:0], FB_ALE,
     and FB_TS.

2. Specification is valid for all FB_AD[31:0] and FB_TA.

                               K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.                 Preliminary                                                        39

                               General Business Information
Peripheral operating requirements and behaviors

                  FB1

    FB_CLK                                                              FB3
    FB_A[Y]                                      FB5
    FB_D[X]
                           Address

                  FB2      FB4

                  Address                        Data

    FB_RW

    FB_TS

    FB_ALE

                                                       AA=1

    FB_CSn                                             AA=0

    FB_OEn                       FB4                   FB5
    FB_BEn
    FB_TA                             AA=1
                                      AA=0

    FB_TSIZ[1:0]           TSIZ

                       Figure 11. FlexBus read timing diagram

                       K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

40                                               Preliminary                 Freescale Semiconductor, Inc.

                           General Business Information
                                                              Peripheral operating requirements and behaviors

                               FB1

FB_CLK

              FB2                                             FB3

FB_A[Y]                                 Address

FB_D[X]                        Address           Data

FB_RW

FB_TS

FB_ALE

                                                        AA=1

FB_CSn                                                  AA=0

FB_OEn                                        FB4       FB5
FB_BEn
FB_TA                                             AA=1
                                                  AA=0

FB_TSIZ[1:0]                            TSIZ

                               Figure 12. FlexBus write timing diagram

6.5 Security and integrity modules

There are no specifications necessary for the device's security and integrity modules.

6.6 Analog

                                    K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.                    Preliminary                            41

                                        General Business Information
Peripheral operating requirements and behaviors

6.6.1 ADC electrical specifications

The 16-bit accuracy specifications listed in Table 27 and Table 28 are achievable on the
differential pins ADCx_DP0, ADCx_DM0, ADCx_DP1, ADCx_DM1, ADCx_DP3, and
ADCx_DM3.

The ADCx_DP2 and ADCx_DM2 ADC inputs are connected to the PGA outputs and are
not direct device pins. Accuracy specifications for these pins are defined in Table 29 and
Table 30.

All other ADC channels meet the 13-bit differential/12-bit single-ended accuracy
specifications.

6.6.1.1 16-bit ADC operating conditions

                                Table 27. 16-bit ADC operating conditions

Symbol     Description       Conditions                Min.       Typ.1            Max.    Unit  Notes
VDDA                                                 1.71         --              3.6       V      2
VDDA       Supply voltage Absolute                    -100          0             +100      mV      2
VSSA                                                  -100          0             +100      mV
VREFH     Supply voltage    Delta to VDD (VDD-VDDA)  1.13                        VDDA       V      3
                             Delta to VSS (VSS-VSSA)              VDDA                       V      4
VREFL     Ground voltage                             VSSA                        VSSA       V      4
                                                                  VSSA                      pF      5
VADIN     ADC reference                              VREFL                       VREFH
CADIN     voltage high                                 --         --               10      k
                                                        --          8                5
           Reference                                                4                       k
           voltage low
                                                                                           MHz
           Input voltage
                                                                                           MHz
           Input capacitance 16 bit modes
                                                                                           Ksps
                              8/10/12 bit modes

    RADIN  Input resistance                           --                      2   5
     RAS
           Analog source     13/12 bit modes
           resistance        fADCK < 4MHz             --                      --  5

    fADCK  ADC conversion  13 bit modes               1.0                     --    18.0
    fADCK  clock frequency                                                          12.0
    Crate                                                                         818.330
           ADC conversion 16 bit modes                2.0                     --
           clock frequency

           ADC conversion  13 bit modes

           rate              No ADC hardware averaging 20.000                 --

                             Continuous conversions
                             enabled, subsequent
                             conversion time

                                         Table continues on the next page...

                             K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

42                                                   Preliminary                     Freescale Semiconductor, Inc.

                                         General Business Information
                                                                           Peripheral operating requirements and behaviors

         Table 27. 16-bit ADC operating conditions (continued)

Symbol   Description           Conditions                      Min.      Typ.1  Max.               Unit             Notes
  Crate                                                       37.037                                                   5
         ADC conversion        16 bit modes
         rate                                                            --     461.467            Ksps
                               No ADC hardware averaging

                               Continuous conversions
                               enabled, subsequent
                               conversion time

1. Typical values assume VDDA = 3.0 V, Temp = 25C, fADCK = 1.0 MHz unless otherwise stated. Typical values are for
     reference only and are not tested in production.

2. DC potential difference.
3. This resistance is external to MCU. The analog source resistance should be kept as low as possible in order to achieve the

     best results. The results in this datasheet were derived from a system which has <8  analog source resistance. The RAS/
     CAS time constant should be kept to <1ns.
4. To use the maximum ADC conversion clock frequency, the ADHSC bit should be set and the ADLPC bit should be clear.
5. For guidelines and examples of conversion rate calculation, download the ADC calculator tool: http://cache.freescale.com/
     files/soft_dev_tools/software/app_software/converters/ADC_CALCULATOR_CNV.zip?fpsp=1

                             ZAS                          SIMPLIFIED     ZADIN                     ADC SAR
         RAS                                       INPUT PIN EQUIVALENT                SIMPLIFIED   ENGINE

                                                            CIRCUIT                CHANNEL SELECT
                                                                                         CIRCUIT
                                                    Pad
                                                    leakage                        RADIN
                                                    due to
                                                    input
                                                    protection

                                            VADIN

VAS                            CAS

                                                   INPUT PIN                    RADIN
                                                   INPUT PIN                    RADIN
                                                   INPUT PIN                    RADIN

                                                                                                             CADIN

         Figure 13. ADC input impedance equivalency diagram

6.6.1.2 16-bit ADC electrical characteristics

            Table 28. 16-bit ADC characteristics (VREFH = VDDA, VREFL = VSSA)

Symbol Description             Conditions1                    Min.       Typ.2  Max.               Unit             Notes
IDDA_ADC Supply current                                                                                                3
                                                              0.215      --     1.7                mA

                                    Table continues on the next page...

                                    K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.                      Preliminary                                                             43

                                    General Business Information
Peripheral operating requirements and behaviors

    Table 28. 16-bit ADC characteristics (VREFH = VDDA, VREFL = VSSA) (continued)

Symbol     Description        Conditions1               Min.         Typ.2               Max.  Unit     Notes
fADACK                            ADLPC=1, ADHSC=0    1.2           2.4                3.9
           ADC                     ADLPC=1, ADHSC=1    3.0           4.0                7.3   MHz   tADACK = 1/
           asynchronous            ADLPC=0, ADHSC=0    2.4           5.2                6.1   MHz     fADACK
           clock source            ADLPC=0, ADHSC=1    4.4           6.2                9.5   MHz
                                                                                               MHz

           Sample Time        See Reference Manual chapter for sample times

    TUE    Total unadjusted    12 bit modes            --                   4          6.8  LSB4  5
           error               <12 bit modes
                                                        --           1.4                2.1

    DNL    Differential non-   12 bit modes            --           0.7 -1.1 to +1.9 LSB4          5
           linearity
                               <12 bit modes                                    -0.3 to 0.5
                               12 bit modes
                                                        --           0.2
                               <12 bit modes
    INL Integral non-          12 bit modes            --           1.0 -2.7 to +1.9 LSB4          5
               linearity       <12 bit modes
                                                                                 -0.7 to +0.5
                               16 bit modes
                               13 bit modes            --           0.5

    EFS Full-scale error                                --                   -4          -5.4  LSB4  VADIN =

                                                        --           -1.4                -1.8        VDDA

                                                                                                     5

    EQ     Quantization                                 --           -1 to 0             --    LSB4

           error                                        --                   --          0.5

    ENOB   Effective number 16 bit differential mode                                                 6

           of bits             Avg=32                  12.8         14.5                --    bits

                               Avg=4                   11.9         13.8                --    bits

                              16 bit single-ended mode

                               Avg=32                  12.2         13.9                --    bits
                               Avg=4
                                                        11.4         13.1                --    bits

    SINAD  Signal-to-noise    See ENOB                               6.02 ENOB + 1.76        dB
           plus distortion

    THD    Total harmonic     16 bit differential mode                                               7
           distortion             Avg=32
                                                        --           94                 --    dB

                              16 bit single-ended mode  --           -85                 --    dB
                                    Avg=32

    SFDR   Spurious free      16 bit differential mode                                               7
           dynamic range          Avg=32
                                                        82                   95          --    dB

                              16 bit single-ended mode  78                   90          --    dB
                                    Avg=32

                                        Table continues on the next page...

                              K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

44                                                      Preliminary                      Freescale Semiconductor, Inc.

                                        General Business Information
                                                                                             Peripheral operating requirements and behaviors

Table 28. 16-bit ADC characteristics (VREFH = VDDA, VREFL = VSSA) (continued)

Symbol   Description           Conditions1     Min.           Typ.2        Max.   Unit     Notes
   EIL                                                      IIn RAS              mV
         Input leakage                                                      --              IIn =
         error                                                              --   mV/C    leakage
                                                                                          current

                                                                                          (refer to
                                                                                        the MCU's

                                                                                          voltage
                                                                                        and current
                                                                                         operating

                                                                                          ratings)

         Temp sensor           40C to 105C  --           1.715
         slope                 25C
VTEMP25                                        --           719                  mV
         Temp sensor
         voltage

1. All accuracy numbers assume the ADC is calibrated with VREFH = VDDA
2. Typical values assume VDDA = 3.0 V, Temp = 25C, fADCK = 2.0 MHz unless otherwise stated. Typical values are for

     reference only and are not tested in production.
3. The ADC supply current depends on the ADC conversion clock speed, conversion rate and the ADLPC bit (low power).

     For lowest power operation the ADLPC bit should be set, the HSC bit should be clear with 1MHz ADC conversion clock
     speed.
4. 1 LSB = (VREFH - VREFL)/2N
5. ADC conversion clock <16MHz, Max hardware averaging (AVGE = %1, AVGS = %11)
6. Input data is 100 Hz sine wave. ADC conversion clock <12MHz.
7. Input data is 1 kHz sine wave. ADC conversion clock <12MHz.

         Figure 14. Typical ENOB vs. ADC_CLK for 16-bit differential mode

                               K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.                  Preliminary                                                               45

                               General Business Information
Peripheral operating requirements and behaviors

           Figure 15. Typical ENOB vs. ADC_CLK for 16-bit single-ended mode

6.6.1.3 16-bit ADC with PGA operating conditions

                         Table 29. 16-bit ADC with PGA operating conditions

Symbol     Description         Conditions         Min.         Typ.1            Max.  Unit     Notes
  VDDA     Supply voltage      Absolute                                                V        2, 3
           PGA ref voltage                        1.71         --               3.6    V
VREFPGA                                                                                V    IN+ to IN-4
                                                  VREF_OU VREF_OU VREF_OU              V          5
                                                                                      k           6
                                                  T            T                T
                                                                                       
    VADIN  Input voltage                          VSSA         --               VDDA  s
     VCM   Input Common
    RPGAD  Mode range                             VSSA         --               VDDA
           Differential input
     RAS   impedance           Gain = 1, 2, 4, 8  --           128              --
      TS                       Gain = 16, 32
           Analog source       Gain = 64          --           64               --
           resistance
           ADC sampling                           --           32               --
           time
                                                  --           100              --

                                                  1.25         --               --

                                           Table continues on the next page...

                               K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

46                                                Preliminary                         Freescale Semiconductor, Inc.

                                           General Business Information
                                                                                     Peripheral operating requirements and behaviors

         Table 29. 16-bit ADC with PGA operating conditions (continued)

Symbol   Description           Conditions                Min.           Typ.1         Max.       Unit  Notes
  Crate                                                 18.484           --           450        Ksps     7
         ADC conversion         13 bit modes
         rate                                           37.037           --           250        Ksps     8
                               No ADC hardware
                               averaging

                               Continuous conversions
                               enabled

                               Peripheral clock = 50
                               MHz

                               16 bit modes

                               No ADC hardware
                               averaging

                               Continuous conversions
                               enabled

                               Peripheral clock = 50
                               MHz

1. Typical values assume VDDA = 3.0 V, Temp = 25C, fADCK = 6 MHz unless otherwise stated. Typical values are for
     reference only and are not tested in production.

2. ADC must be configured to use the internal voltage reference (VREF_OUT)
3. PGA reference is internally connected to the VREF_OUT pin. If the user wishes to drive VREF_OUT with a voltage other

     than the output of the VREF module, the VREF module must be disabled.
4. For single ended configurations the input impedance of the driven input is RPGAD/2
5. The analog source resistance (RAS), external to MCU, should be kept as minimum as possible. Increased RAS causes drop

     in PGA gain without affecting other performances. This is not dependent on ADC clock frequency.
6. The minimum sampling time is dependent on input signal frequency and ADC mode of operation. A minimum of 1.25s

     time should be allowed for Fin=4 kHz at 16-bit differential mode. Recommended ADC setting is: ADLSMP=1, ADLSTS=2 at
     8 MHz ADC clock.
7. ADC clock = 18 MHz, ADLSMP = 1, ADLST = 00, ADHSC = 1
8. ADC clock = 12 MHz, ADLSMP = 1, ADLST = 01, ADHSC = 1

6.6.1.4 16-bit ADC with PGA characteristics with Chop enabled
            (ADC_PGA[PGACHPb] =0)

                             Table 30. 16-bit ADC with PGA characteristics

Symbol Description             Conditions                       Min.           Typ.1  Max.       Unit  Notes
IDDA_PGA Supply current                                                                                   2
                               Low power                            --         420          644  A
IDC_PGA Input DC current       (ADC_PGA[PGALPb]=0)                                                        3

                                                                                                 A

                               Gain =1, VREFPGA=1.2V,               --         1.54         --   A
                               VCM=0.5V
                                                                    --         0.57         --   A
                               Gain =64, VREFPGA=1.2V,
                               VCM=0.1V

                               Table continues on the next page...

                               K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.                          Preliminary                                            47

                               General Business Information
Peripheral operating requirements and behaviors

                     Table 30. 16-bit ADC with PGA characteristics (continued)

    Symbol Description              Conditions            Min.              Typ.1       Max.  Unit    Notes
                                        PGAG=0
    G         Gain4                      PGAG=1          0.95                      1   1.05          RAS < 100
                                        PGAG=2
                                        PGAG=3                       1.9          2   2.1
                                        PGAG=4
                                        PGAG=5                       3.8          4   4.2
                                        PGAG=6
                                                                       7.6          8   8.4

                                                          15.2                      16  16.6

                                                          30.0              31.6        33.2

                                                          58.8              63.3        67.8

     BW       Input signal               16-bit modes                 --           --  4     kHz
    PSRR      bandwidth                  < 16-bit modes
                                                                       --           --  40    kHz
              Power supply          Gain=1
              rejection ratio                                          --   -84         --    dB      VDDA= 3V

                                                                                                      100mV,

                                                                                                      fVDDA= 50Hz,

                                                                                                      60Hz

    CMRR Common mode                Gain=1                           --   -84         --    dB      VCM=
                  rejection ratio    Gain=64
                                                                       --   -85         --    dB       500mVpp,
                                                                                                      fVCM= 50Hz,

                                                                                                      100Hz

    VOFS      Input offset                                             --   0.2         --    mV Output offset =
    TGSW      voltage                                                                                    VOFS*(Gain+1)
    dG/dT
              Gain switching                                           --           --  10    s      5
              settling time
                                     Gain=1                           --           6   10    ppm/C
              Gain drift over full   Gain=64                                                 ppm/C
              temperature range                                        --           31  42
                                                                                                %/V
dG/dVDDA Gain drift over             Gain=1                           --   0.07        0.21    %/V   VDDA from 1.71
                supply voltage       Gain=64                                                   mV         to 3.6V
                                                                       --   0.14        0.31
                                                                                                  V    IIn = leakage
    EIL       Input leakage         All modes                               IIn RAS                      current

              error                                                                                     (refer to the
                                                                                                      MCU's voltage
    VPP,DIFF  Maximum
              differential input                                                                        and current
              signal swing                                                                               operating
                                                                                                           ratings)

                                                                                                               6

                                                          where VX = VREFPGA 0.583

    SNR       Signal-to-noise       Gain=1                           80           90  --    dB      16-bit
              ratio                  Gain=64
                                                                       52           66  --    dB      differential
                                                                                                        mode,

                                                                                                      Average=32

                                               Table continues on the next page...

                                    K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

48                                                        Preliminary                         Freescale Semiconductor, Inc.

                                               General Business Information
                                                                              Peripheral operating requirements and behaviors

        Table 30. 16-bit ADC with PGA characteristics (continued)

Symbol  Description            Conditions                Min.  Typ.1              Max.  Unit  Notes
  THD                               Gain=1               85   100                 --
        Total harmonic             Gain=64              49    95                 --   dB    16-bit
        distortion
                                                          85                            dB    differential
                                                          53                                    mode,

                                                         11.6                                 Average=32,
                                                         8.0
                                                         7.2                                  fin=100Hz
                                                         6.3
SFDR Spurious free             Gain=1                  12.8  105                --    dB    16-bit
             dynamic range      Gain=64                 11.0
                                                         7.9                  88  --    dB    differential
                                                         7.3                                    mode,
                                                         6.8
                                                         6.8                                  Average=32,
                                                         7.5
                                                                                              fin=100Hz

ENOB Effective number          Gain=1, Average=4             13.4               --    bits  16-bit
             of bits            Gain=1, Average=8
                               Gain=64, Average=4            13.6               --    bits     differential
                               Gain=64, Average=8                                           mode,fin=100Hz
                               Gain=1, Average=32            9.6                --    bits
                               Gain=2, Average=32
                               Gain=4, Average=32            9.6                --    bits
                               Gain=8, Average=32
                               Gain=16, Average=32           14.5               --    bits
                               Gain=32, Average=32
                               Gain=64, Average=32           14.3               --    bits

                                                               13.8               --    bits

                                                               13.1               --    bits

                                                               12.5               --    bits

                                                               11.5               --    bits

                                                               10.6               --    bits

SINAD   Signal-to-noise        See ENOB                  6.02 ENOB + 1.76             dB
        plus distortion
        ratio

1. Typical values assume VDDA =3.0V, Temp=25C, fADCK=6MHz unless otherwise stated.
2. This current is a PGA module adder, in addition to ADC conversion currents.
3. Between IN+ and IN-. The PGA draws a DC current from the input terminals. The magnitude of the DC current is a strong

     function of input common mode voltage (VCM) and the PGA gain.
4. Gain = 2PGAG
5. After changing the PGA gain setting, a minimum of 2 ADC+PGA conversions should be ignored.
6. Limit the input signal swing so that the PGA does not saturate during operation. Input signal swing is dependent on the

     PGA reference voltage and gain setting.

6.6.2 CMP and 6-bit DAC electrical specifications

                  Table 31. Comparator and 6-bit DAC electrical specifications

Symbol  Description                                         Min.                  Typ.  Max.  Unit
  VDD   Supply voltage                                      1.71                   --   3.6    V
IDDHS  Supply current, High-speed mode (EN=1, PMODE=1)      --                    --   200   A
IDDLS  Supply current, low-speed mode (EN=1, PMODE=0)       --                    --    20   A
  VAIN  Analog input voltage                             VSS 0.3                 --   VDD    V

                                         Table continues on the next page...                          49

Freescale Semiconductor, Inc.  K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

                                                     Preliminary
                                        General Business Information
Peripheral operating requirements and behaviors

          Table 31. Comparator and 6-bit DAC electrical specifications (continued)

    Symbol  Description                                 Min.       Typ.  Max.       Unit
      VAIO  Analog input offset voltage
       VH   Analog comparator hysteresis1               --         --    20         mV

                  CR0[HYSTCTR] = 00                    --         5     --         mV
                  CR0[HYSTCTR] = 01
                  CR0[HYSTCTR] = 10                    --         10    --         mV
                  CR0[HYSTCTR] = 11
                                                        --         20    --         mV

                                                        --         30    --         mV

    VCMPOh  Output high                                 VDD 0.5  --    --         V
    VCMPOl
            Output low                                  --         --    0.5        V
      tDHS
            Propagation delay, high-speed mode (EN=1,   20         50    200        ns
      tDLS  PMODE=1)
            Propagation delay, low-speed mode (EN=1,    80         250   600        ns
    IDAC6b  PMODE=0)
      INL   Analog comparator initialization delay2     --         --    40         s
      DNL   6-bit DAC current adder (enabled)
                                                        --         7     --         A
            6-bit DAC integral non-linearity
                                                        0.5       --    0.5        LSB3
            6-bit DAC differential non-linearity
                                                        0.3       --    0.3        LSB

1. Typical hysteresis is measured with input voltage range limited to 0.6 to VDD-0.6V.
2. Comparator initialization delay is defined as the time between software writes to change control inputs (Writes to DACEN,

     VRSEL, PSEL, MSEL, VOSEL) and the comparator output settling to a stable level.
3. 1 LSB = Vreference/64

            K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

50                                         Preliminary                   Freescale Semiconductor, Inc.

            General Business Information
                                            Peripheral operating requirements and behaviors

                     0.08

                     0.07

CM P Hystereris (V)  0.06                                                                                       HYSTCTR
                     0.05                                                                                       Setting
                     0.04
                     0.03                                                                                               00
                                                                                                                        01
                                                                                                                        10
                                                                                                                        11

                     0.02

                     0.01

                     0

                        0.1 0.4 0.7 1 1.3 1.6 1.9 2.2 2.5 2.8 3.1

                                                                                                 Vin level (V)

                            Figure 16. Typical hysteresis vs. Vin level (VDD=3.3V, PMODE=0)

                               K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.  Preliminary                                                                      51

                               General Business Information
Peripheral operating requirements and behaviors

      0.18

                     0.16

                     0.14

CM P Hystereris (V)  0.12                                                                                    HYSTCTR
                      0.1                                                                                    Setting

                     0.08                                                                                            00
                     0.06                                                                                            01
                                                                                                                     10
                                                                                                                     11

                     0.04

                     0.02

                     0

                        0.1 0.4 0.7 1 1.3 1.6 1.9 2.2 2.5 2.8 3.1

                                                                                              Vin level (V)

                            Figure 17. Typical hysteresis vs. Vin level (VDD=3.3V, PMODE=1)

6.6.3 12-bit DAC electrical characteristics

6.6.3.1 12-bit DAC operating requirements

                             Table 32. 12-bit DAC operating requirements

    Symbol                 Desciption                            Min.             Max.  Unit                 Notes
     VDDA                  Supply voltage                                                                       1
    VDACR                  Reference voltage                     1.71             3.6   V                       2
       TA                  Temperature
       CL                  Output load capacitance               1.13             3.6   V
        IL                 Output load current
                                                                 -40              105   C

                                                                 --               100   pF

                                                                 --               1     mA

1. The DAC reference can be selected to be VDDA or the voltage output of the VREF module (VREF_OUT)
2. A small load capacitance (47 pF) can improve the bandwidth performance of the DAC

                           K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

52                                                  Preliminary                         Freescale Semiconductor, Inc.

                                                    General Business Information
6.6.3.2                                                                                 Peripheral operating requirements and behaviors

         12-bit DAC operating behaviors

                          Table 33. 12-bit DAC operating behaviors

Symbol Description                                       Min.     Typ.    Max.     Unit  Notes
                                                          --       --     TBD       A
IDDA_DACL Supply current -- low-power mode                                                  1
                                                          --       --     TBD       A       1
       P                                                                                    1
                                                          --      100     200       s
IDDA_DACH Supply current -- high-speed mode                        15      30               2
                                                          --       0.7      1       s       3
       P                                                           --     100               4
                                                          --       --    VDACR      s       5
  tDACLP Full-scale settling time (0x080 to 0xF7F) --                      8               5
               low-power mode                             --       --      1      mV       6
                                                                   --
tDACHP Full-scale settling time (0x080 to 0xF7F) --     VDACR              1      mV
            high-power mode                             -100       --
                                                                          0.8     LSB
tCCDACLP Code-to-code settling time (0xBF8 to 0xC08)      --      0.4    0.6
              -- low-power mode and high-speed mode               0.1     90      LSB
                                                          --       --      --
Vdacoutl DAC output voltage range low -- high-speed                3.7     --      LSB
             mode, no load, DAC set to 0x000              --   0.000421   250
                                                                   --            %FSR
Vdacouth DAC output voltage range high -- high-           --               --    %FSR
             speed mode, no load, DAC set to 0xFFF        --       1.7     --
                                                          60      0.12              dB
INL Integral non-linearity error -- high speed            --                      V/C
          mode                                            --                    %FSR/C
                                                          --
DNL      Differential non-linearity error -- VDACR > 2                              
         V                                                1.2                     V/s
                                                         0.05
DNL      Differential non-linearity error -- VDACR =
         VREF_OUT

VOFFSET Offset error
   EG Gain error

PSRR     Power supply rejection ratio, VDDA > = 2.4 V
TCO     Temperature coefficient offset voltage
TGE     Temperature coefficient gain error

Rop Output resistance load = 3 k

SR Slew rate -80h F7Fh 80h

          High power (SPHP)

          Low power (SPLP)

CT Channel to channel cross talk                        --           --  -80    dB
BW 3dB bandwidth
                                                                                kHz
                High power (SPHP)
                Low power (SPLP)                       550          --  --

                                                        40           --  --

1. Settling within 1 LSB
2. The INL is measured for 0+100mV to VDACR-100 mV
3. The DNL is measured for 0+100 mV to VDACR-100 mV
4. The DNL is measured for 0+100mV to VDACR-100 mV with VDDA > 2.4V
5. Calculated by a best fit curve from VSS+100 mV to VDACR-100 mV
6. VDDA = 3.0V, reference select set for VDDA (DACx_CO:DACRFS = 1), high power mode(DACx_C0:LPEN = 0), DAC set

     to 0x800, Temp range from -40C to 105C

                               K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.                           Preliminary                      53

                                    General Business Information
Peripheral operating requirements and behaviors

    Figure 18. Typical INL error vs. digital code

    K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

54                                               Preliminary  Freescale Semiconductor, Inc.

    General Business Information
                                              Peripheral operating requirements and behaviors

                               Figure 19. Offset at half scale vs. temperature

6.6.4 Voltage reference electrical specifications

        Table 34. VREF full-range operating requirements

Symbol  Description                           Min.                         Max.  Unit  Notes
VDDA   Supply voltage                                                                  1, 2
   TA   Temperature                           1.71                         3.6   V
   CL   Output load capacitance
                                              -40                          105   C

                                                               100               nF

1. CL must be connected to VREF_OUT if the VREF_OUT functionality is being used for either an internal or external
     reference.

2. The load capacitance should not exceed +/-25% of the nominal specified CL value over the operating temperature range of
     the device.

                               K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.    Preliminary                                                  55

                                 General Business Information
Peripheral operating requirements and behaviors

                             Table 35. VREF full-range operating behaviors

Symbol    Description                                           Min.    Typ.        Max.   Unit   Notes
  Vout    Voltage reference output with factory trim at        1.1915  1.195       1.1977   V
          nominal VDDA and temperature=25C                                                           1
  Vout    Voltage reference output -- factory trim             1.1584    --        1.2376   V        1
  Vout    Voltage reference output -- user trim                1.193     --        1.197    V        1
Vstep    Voltage reference trim step                                   0.5                mV      1, 2
Vtdrift  Temperature drift (Vmax -Vmin across the full           --     --           --   mV
          temperature range)                                      --                 80
   Ibg    Bandgap only current                                           --                A
   Ilp    Low-power buffer current                                --     --          80    uA
   Ihp    High-power buffer current                               --     --          360   mA
VLOAD     Load regulation                                         --                       V
                                                                                      1
               current = 1.0 mA
                                                               --             200  --

    Tstup Buffer startup time                                  --             --   100        s

    Vvdrift Voltage drift (Vmax -Vmin across the full voltage  --             2    --      mV                         1

          range)

1. See the chip's Reference Manual for the appropriate settings of the VREF Status and Control register.
2. Load regulation voltage is the difference between the VREF_OUT voltage with no load vs. voltage with defined load

                  Table 36. VREF limited-range operating requirements

    Symbol Description                                                 Min.        Max.    Unit   Notes
                                                                        0           50
    TA    Temperature                                                                      C

                  Table 37. VREF limited-range operating behaviors

    Symbol Description                                                 Min.        Max.    Unit   Notes

    Vout  Voltage reference output with factory trim                   1.173       1.225   V

6.7 Timers

See General switching specifications.

6.8 Communication interfaces

                               K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

56                                                    Preliminary                         Freescale Semiconductor, Inc.

                               General Business Information
                                                                                                  Peripheral operating requirements and behaviors

6.8.1 Ethernet switching specifications

The following timing specs are defined at the chip I/O pin and must be translated
appropriately to arrive at timing specs/constraints for the physical interface.

6.8.1.1 MII signal switching specifications

The following timing specs meet the requirements for MII style interfaces for a range of
transceiver devices.

                               Table 38. MII signal switching specifications

Symbol  Description                                                Min.       Max.    Unit
   --   RXCLK frequency                                             --         25    MHz
  MII1  RXCLK pulse width high                                     35%        65%   RXCLK
                                                                                    period
MII2    RXCLK pulse width low                                      35%        65%   RXCLK
                                                                                    period
MII3    RXD[3:0], RXDV, RXER to RXCLK setup                          5         --      ns
                                                                     5         --      ns
MII4    RXCLK to RXD[3:0], RXDV, RXER hold                          --         25    MHz
                                                                   35%        65%   TXCLK
--      TXCLK frequency                                                             period
                                                                   35%        65%   TXCLK
MII5    TXCLK pulse width high                                                      period
                                                                     2         --      ns
MII6    TXCLK pulse width low                                       --         25      ns

MII7    TXCLK to TXD[3:0], TXEN, TXER invalid

MII8    TXCLK to TXD[3:0], TXEN, TXER valid

                                               MII6        MII5

        TXCLK (input)           MII8                         MII7
        TXD[n:0]                               Valid data
        TXEN
        TXER                                   Valid data
                                               Valid data

                               Figure 20. MII transmit signal timing diagram

                               K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.                Preliminary                                    57

                                General Business Information
Peripheral operating requirements and behaviors      MII2        MII1
                                      RXCLK (input)
                                      RXD[n:0]       MII3        MII4

                                                     Valid data

           RXDV                                      Valid data

           RXER                                      Valid data

                 Figure 21. MII receive signal timing diagram

6.8.1.2 RMII signal switching specifications

The following timing specs meet the requirements for RMII style interfaces for a range of
transceiver devices.

           Table 39. RMII signal switching specifications

     Num   Description                                                 Min.  Max.      Unit
      --   EXTAL frequency (RMII input clock RMII_CLK)                  --    50
           RMII_CLK pulse width high                                   35%   65%      MHz
    RMII1                                                                          RMII_CLK
           RMII_CLK pulse width low                                    35%   65%
    RMII2                                                                            period
           RXD[1:0], CRS_DV, RXER to RMII_CLK setup                      4    --   RMII_CLK
    RMII3  RMII_CLK to RXD[1:0], CRS_DV, RXER hold                       2    --
    RMII4  RMII_CLK to TXD[1:0], TXEN invalid                            4    --     period
    RMII7  RMII_CLK to TXD[1:0], TXEN valid                             --    15        ns
    RMII8                                                                               ns
                                                                                        ns
                                                                                        ns

6.8.2 USB electrical specifications

The USB electricals for the USB On-the-Go module conform to the standards
documented by the Universal Serial Bus Implementers Forum. For the most up-to-date
standards, visit http://www.usb.org.

                 K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

58                                                   Preliminary             Freescale Semiconductor, Inc.

                 General Business Information
6.8.3                                                                                        Peripheral operating requirements and behaviors

           USB DCD electrical specifications

                               Table 40. USB DCD electrical specifications

Symbol    Description                                               Min.         Typ.      Max.   Unit
VDP_SRC    USB_DP source voltage (up to 250 A)
           Threshold voltage for logic high                          0.5          --        0.7    V
  VLGC     USB_DP source current
IDP_SRC   USB_DM sink current                                       0.8          --        2.0    V
IDM_SINK   D- pulldown resistance for data pin contact detect
RDM_DWN    Data detect voltage                                       7            10        13     A
VDAT_REF
                                                                     50           100       150    A

                                                                     14.25        --        24.8   k

                                                                     0.25         0.33      0.4    V

6.8.4 USB VREG electrical specifications

                               Table 41. USB VREG electrical specifications

Symbol Description                                             Min.        Typ.1      Max.  Unit   Notes
                                                               2.7          --        5.5
VREGIN     Input supply voltage                                 --         120        186       V
  IDDon
           Quiescent current -- Run mode, load current          --          1.1       1.54  A
IDDstby   equal zero, input supply (VREGIN) > 3.6 V
                                                                --         650         --   A
  IDDoff   Quiescent current -- Standby mode, load current      --          --          4
           equal zero                                                                       nA
                                                                                            A
           Quiescent current -- Shutdown mode
                                                                                            mA
                VREGIN = 5.0 V and temperature=25C                                         mA

            Across operating voltage and temperature

ILOADrun   Maximum load current -- Run mode                    --           --        120
ILOADstby
VReg33out  Maximum load current -- Standby mode                --           --          1

           Regulator output voltage -- Input supply            3            3.3        3.6      V
           (VREGIN) > 3.6 V
                                                               2.1          2.8        3.6      V
                Run mode
                Standby mode

VReg33out  Regulator output voltage -- Input supply            2.1          --         3.6      V  2
  COUT     (VREGIN) < 3.6 V, pass-through mode
  ESR                                                          1.76         2.2       8.16  F
           External output capacitor                                                        m
   ILIM                                                        1            --        100
           External output capacitor equivalent series
           resistance                                          --           290         --  mA

           Short circuit current

1. Typical values assume VREGIN = 5.0 V, Temp = 25 C unless otherwise stated.
2. Operating in pass-through mode: regulator output voltage equal to the input voltage minus a drop proportional to ILoad.

                               K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.                           Preliminary                                                         59

                               General Business Information
Peripheral operating requirements and behaviors

6.8.5 CAN switching specifications
See General switching specifications.

6.8.6 DSPI switching specifications (limited voltage range)

The DMA Serial Peripheral Interface (DSPI) provides a synchronous serial bus with
master and slave operations. Many of the transfer attributes are programmable. The tables
below provide DSPI timing characteristics for classic SPI timing modes. Refer to the
DSPI chapter of the Reference Manual for information on the modified transfer formats
used for communicating with slower peripheral devices.

           Table 42. Master mode DSPI timing (limited voltage range)

    Num                                Description                        Min.                Max.      Unit  Notes
           Operating voltage                                                                   3.6        V
    DS1    Frequency of operation                                          2.7                 25                1
    DS2    DSPI_SCK output cycle time                                       --                  --      MHz      2
    DS3    DSPI_SCK output high/low time                                2 x tBUS          (tSCK/2) + 2   ns
           DSPI_PCSn valid to DSPI_SCK delay                          (tSCK/2) - 2              --       ns
                                                                      (tBUS x 2) -                       ns
    DS4 DSPI_SCK to DSPI_PCSn invalid delay                                 2                   --
                                                                      (tBUS x 2) -                       ns
    DS5 DSPI_SCK to DSPI_SOUT valid                                         2                   8
    DS6 DSPI_SCK to DSPI_SOUT invalid                                       --                  --       ns
    DS7 DSPI_SIN to DSPI_SCK input setup                                    0                   --       ns
    DS8 DSPI_SCK to DSPI_SIN input hold                                    14                   --       ns
                                                                            0                            ns

1. The delay is programmable in SPIx_CTARn[PSSCK] and SPIx_CTARn[CSSCK].
2. The delay is programmable in SPIx_CTARn[PASC] and SPIx_CTARn[ASC].

DSPI_PCSn  DS3                                      DS2                   DS1             DS4

DSPI_SCK   DS7  DS8
(CPOL=0)
DSPI_SIN        First data                               Data             Last data
                                       DS5
DSPI_SOUT                                                            DS6

                First data                                     Data            Last data

           Figure 22. DSPI classic SPI timing -- master mode

                K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

60                                                       Preliminary                           Freescale Semiconductor, Inc.

                General Business Information
                                                                                Peripheral operating requirements and behaviors

           Table 43. Slave mode DSPI timing (limited voltage range)

Num                                    Description                                    Min.               Max.      Unit
      Operating voltage                                                                2.7                3.6        V
DS9   Frequency of operation                                                                             12.5
DS10  DSPI_SCK input cycle time                                                     4 x tBUS               --      MHz
DS11  DSPI_SCK input high/low time                                                (tSCK/2) - 2       (tSCK/2) + 2   ns
DS12  DSPI_SCK to DSPI_SOUT valid                                                                         20        ns
DS13  DSPI_SCK to DSPI_SOUT invalid                                                     --                 --       ns
DS14  DSPI_SIN to DSPI_SCK input setup                                                  0                  --       ns
DS15  DSPI_SCK to DSPI_SIN input hold                                                   2                  --       ns
DS16  DSPI_SS active to DSPI_SOUT driven                                                7                 14        ns
      DSPI_SS inactive to DSPI_SOUT not driven                                          --                14        ns
                                                                                        --                          ns

DSPI_SS                                          DS10                             DS9

DSPI_SCK                       DS15                 DS12                          DS11               DS16
(CPOL=0)                                                         Data                     Last data
DSPI_SOUT                            First data                   Data
                               DS13        DS14
DSPI_SIN
                                     First data                                   Last data

           Figure 23. DSPI classic SPI timing -- slave mode

6.8.7 DSPI switching specifications (full voltage range)

The DMA Serial Peripheral Interface (DSPI) provides a synchronous serial bus with
master and slave operations. Many of the transfer attributes are programmable. The tables
below provides DSPI timing characteristics for classic SPI timing modes. Refer to the
DSPI chapter of the Reference Manual for information on the modified transfer formats
used for communicating with slower peripheral devices.

           Table 44. Master mode DSPI timing (full voltage range)

Num                            Description                              Min.           Max.                Unit    Notes
DS1                                                                                    3.6                   V        1
      Operating voltage                                                   1.71         12.5
      Frequency of operation                                               --           --                 MHz
      DSPI_SCK output cycle time                                        4 x tBUS                            ns

                                     Table continues on the next page...

                               K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.                    Preliminary                                                              61

                                     General Business Information
Peripheral operating requirements and behaviors

               Table 44. Master mode DSPI timing (full voltage range) (continued)

    Num                                Description                        Min.                Max.      Unit          Notes
    DS2    DSPI_SCK output high/low time                                                  (tSCK/2) + 4   ns              2
    DS3    DSPI_PCSn valid to DSPI_SCK delay                          (tSCK/2) - 4                       ns              3
                                                                      (tBUS x 2) -             --
    DS4 DSPI_SCK to DSPI_PCSn invalid delay                                                              ns
                                                                            4                  --
    DS5 DSPI_SCK to DSPI_SOUT valid                                   (tBUS x 2) -                       ns
    DS6 DSPI_SCK to DSPI_SOUT invalid                                                          8.5       ns
    DS7 DSPI_SIN to DSPI_SCK input setup                                    4                  --        ns
    DS8 DSPI_SCK to DSPI_SIN input hold                                     --                 --        ns
                                                                          -1.2                 --
                                                                          19.1
                                                                            0

1. The DSPI module can operate across the entire operating voltage for the processor, but to run across the full voltage
     range the maximum frequency of operation is reduced.

2. The delay is programmable in SPIx_CTARn[PSSCK] and SPIx_CTARn[CSSCK].
3. The delay is programmable in SPIx_CTARn[PASC] and SPIx_CTARn[ASC].

DSPI_PCSn  DS3                                      DS2                   DS1             DS4

DSPI_SCK   DS7  DS8
(CPOL=0)
DSPI_SIN        First data                               Data             Last data
                                       DS5
DSPI_SOUT                                                            DS6

                First data                                     Data            Last data

           Figure 24. DSPI classic SPI timing -- master mode

           Table 45. Slave mode DSPI timing (full voltage range)

    Num                                     Description                                  Min.               Max.      Unit
           Operating voltage                                                             1.71                3.6        V
    DS9    Frequency of operation                                                         --                6.25
    DS10   DSPI_SCK input cycle time                                                   8 x tBUS              --       MHz
    DS11   DSPI_SCK input high/low time                                              (tSCK/2) - 4       (tSCK/2) + 4   ns
    DS12   DSPI_SCK to DSPI_SOUT valid                                                    --                 24        ns
    DS13   DSPI_SCK to DSPI_SOUT invalid                                                                     --        ns
    DS14   DSPI_SIN to DSPI_SCK input setup                                                0                 --        ns
    DS15   DSPI_SCK to DSPI_SIN input hold                                                3.2                --        ns
    DS16   DSPI_SS active to DSPI_SOUT driven                                              7                 19        ns
           DSPI_SS inactive to DSPI_SOUT not driven                                       --                 19        ns
                                                                                          --                           ns

                K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

62                                                       Preliminary                               Freescale Semiconductor, Inc.

                General Business Information
                                                                     Peripheral operating requirements and behaviors

DSPI_SS                                          DS10                     DS9

DSPI_SCK                       DS15              DS12                     DS11               DS16
(CPOL=0)                                                      Data                Last data
DSPI_SOUT                            First data                Data
                               DS13        DS14
DSPI_SIN
                                     First data                           Last data

             Figure 25. DSPI classic SPI timing -- slave mode

6.8.8 I2C switching specifications
See General switching specifications.

6.8.9 UART switching specifications
See General switching specifications.

6.8.10 SDHC specifications

The following timing specs are defined at the chip I/O pin and must be translated
appropriately to arrive at timing specs/constraints for the physical interface.

                               Table 46. SDHC switching specifications

Num  Symbol  Description                                                       Min.                Max.  Unit
                                                                               2.7                 3.6     V
SD1     fpp  Operating voltage
        fpp                                                                     0                  400   kHz
SD2     fpp                                      Card input clock               0                   25   MHz
SD3     fOD                                                                     0                   20   MHz
SD4     tWL  Clock frequency (low speed)                                        0                  400   kHz
SD5    tWH   Clock frequency (SD\SDIO full speed)                               7                   --    ns
       tTLH                                                                     7                   --    ns
       tTHL  Clock frequency (MMC full speed)                                   --                   3    ns
             Clock frequency (identification mode)                              --                   3    ns

             Clock low time

             Clock high time

             Clock rise time

             Clock fall time

                                     Table continues on the next page...

                               K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.                    Preliminary                                                   63

                                     General Business Information
Peripheral operating requirements and behaviors

                          Table 46. SDHC switching specifications
                                         (continued)

    Num  Symbol Description                                                Min.  Max.  Unit

    SD6        SDHC output / card inputs SDHC_CMD, SDHC_DAT (reference to SDHC_CLK)

    SD7  tOD   SDHC output delay (output valid)                            -5    6.5   ns
    SD8
               SDHC input / card inputs SDHC_CMD, SDHC_DAT (reference to SDHC_CLK)

         tISU  SDHC input setup time                                       5     --    ns

         tIH   SDHC input hold time                                        0     --    ns

                               SD3  SD2          SD1

         SDHC_CLK              SD6
         Output SDHC_CMD
         Output SDHC_DAT[3:0]        SD7  SD8
         Input SDHC_CMD
         Input SDHC_DAT[3:0]

                                    Figure 26. SDHC timing

6.8.11 I2S/SAI Switching Specifications

This section provides the AC timing for the I2S/SAI module in master mode (clocks are
driven) and slave mode (clocks are input). All timing is given for noninverted serial clock
polarity (TCR2[BCP] is 0, RCR2[BCP] is 0) and a noninverted frame sync (TCR4[FSP]
is 0, RCR4[FSP] is 0). If the polarity of the clock and/or the frame sync have been
inverted, all the timing remains valid by inverting the bit clock signal (BCLK) and/or the
frame sync (FS) signal shown in the following figures.

6.8.11.1 Normal Run, Wait and Stop mode performance over a limited
              operating voltage range

This section provides the operating performance over a limited operating voltage for the
device in Normal Run, Wait and Stop modes.

                               K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

64                                        Preliminary                            Freescale Semiconductor, Inc.

                                    General Business Information
                                                                                      Peripheral operating requirements and behaviors

Table 47. I2S/SAI master mode timing in Normal Run, Wait and Stop modes
               (limited voltage range)

     Num.                             Characteristic                                      Min.       Max.                 Unit
                                                                                     2.7        3.6        V
S1         Operating voltage                                                         40         --         ns
S2         I2S_MCLK cycle time                                                       45%        55%        MCLK period
S3         I2S_MCLK pulse width high/low                                             80         --         ns
S4         I2S_TX_BCLK/I2S_RX_BCLK cycle time (output)                               45%        55%        BCLK period
S5         I2S_TX_BCLK/I2S_RX_BCLK pulse width high/low                              --         15         ns
           I2S_TX_BCLK/I2S_RX_BCLK to I2S_TX_FS/
S6         I2S_RX_FS output valid                                                    0          --         ns
           I2S_TX_BCLK/I2S_RX_BCLK to I2S_TX_FS/
S7         I2S_RX_FS output invalid                                                  --         15         ns
S8         I2S_TX_BCLK to I2S_TXD valid                                              0          --         ns
S9         I2S_TX_BCLK to I2S_TXD invalid                                            15         --         ns
           I2S_RXD/I2S_RX_FS input setup before
S10        I2S_RX_BCLK                                                               0          --         ns
           I2S_RXD/I2S_RX_FS input hold after I2S_RX_BCLK

                                   S1  S2                                        S2

I2S_MCLK (output)                                       S3                                                    S6
                                                                                                           S10
I2S_TX_BCLK/                                                                 S4
I2S_RX_BCLK (output)               S4                                                                            S8
                      S5
I2S_TX_FS/
I2S_RX_FS (output)             S9

I2S_TX_FS/            S7                                                                  S7
I2S_RX_FS (input)                                                                    S8

I2S_TXD                        S9          S10

I2S_RXD

                               Figure 27. I2S/SAI timing -- master modes

Table 48. I2S/SAI slave mode timing in Normal Run, Wait and Stop modes
               (limited voltage range)

     Num.                             Characteristic                                      Min.       Max.                 Unit
                                                                                     2.7        3.6        V
S11        Operating voltage                                                         80         --         ns
S12        I2S_TX_BCLK/I2S_RX_BCLK cycle time (input)                                45%        55%        MCLK period
           I2S_TX_BCLK/I2S_RX_BCLK pulse width high/low
           (input)

                                       Table continues on the next page...

                               K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.                   Preliminary                                                                     65

                                       General Business Information
  Peripheral operating requirements and behaviors

Table 48. I2S/SAI slave mode timing in Normal Run, Wait and Stop modes (limited voltage
               range) (continued)

    Num.             Characteristic                                                                Min.      Max.       Unit

S13        I2S_TX_FS/I2S_RX_FS input setup before                             4.5                        --         ns

           I2S_TX_BCLK/I2S_RX_BCLK

S14        I2S_TX_FS/I2S_RX_FS input hold after                               2                          --         ns

           I2S_TX_BCLK/I2S_RX_BCLK

S15        I2S_TX_BCLK to I2S_TXD/I2S_TX_FS output valid --                                              15         ns

S16        I2S_TX_BCLK to I2S_TXD/I2S_TX_FS output invalid 0                                             --         ns

S17        I2S_RXD setup before I2S_RX_BCLK                                   4.5                        --         ns

S18        I2S_RXD hold after I2S_RX_BCLK                                     2                          --         ns

S19        I2S_TX_FS input assertion to I2S_TXD output valid1 --                                         25         ns

1. Applies to first bit in each frame and only if the TCR4[FSE] bit is clear

I2S_TX_BCLK/                                           S11       S12                                                                   S16
I2S_RX_BCLK (input)               S12                                                                                   S14
                     S15                                                                      S15
I2S_TX_FS/                                                                   S16                                                          S16
I2S_RX_FS (output)                     S13

I2S_TX_FS/                             S19
I2S_RX_FS (input)    S15

I2S_TXD              S17                                    S18

I2S_RXD

                     Figure 28. I2S/SAI timing -- slave modes

6.8.11.2 Normal Run, Wait and Stop mode performance over the full
              operating voltage range

This section provides the operating performance over the full operating voltage for the
device in Normal Run, Wait and Stop modes.

     Table 49. I2S/SAI master mode timing in Normal Run, Wait and Stop modes
                    (full voltage range)

     Num.                             Characteristic                               Min.                       Max.                 Unit
           Operating voltage                                                  1.71                       3.6        V
S1         I2S_MCLK cycle time                                                40                         --         ns
S2         I2S_MCLK pulse width high/low                                      45%                        55%        MCLK period
S3         I2S_TX_BCLK/I2S_RX_BCLK cycle time (output)                        80                         --         ns

                                    Table continues on the next page...

                     K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

66                                                               Preliminary                                        Freescale Semiconductor, Inc.

                                    General Business Information
                                                                                                     Peripheral operating requirements and behaviors

Table 49. I2S/SAI master mode timing in Normal Run, Wait and Stop modes (full voltage
               range) (continued)

     Num.                             Characteristic                                      Min.       Max.                 Unit
S4                                                                                   45%        55%        BCLK period
S5         I2S_TX_BCLK/I2S_RX_BCLK pulse width high/low                              --         15         ns

S6         I2S_TX_BCLK/I2S_RX_BCLK to I2S_TX_FS/                                     -1.0       --         ns
           I2S_RX_FS output valid
S7                                                                                   --         15         ns
S8         I2S_TX_BCLK/I2S_RX_BCLK to I2S_TX_FS/                                     0          --         ns
S9         I2S_RX_FS output invalid                                                  20.5       --         ns

S10        I2S_TX_BCLK to I2S_TXD valid                                              0          --         ns

           I2S_TX_BCLK to I2S_TXD invalid

           I2S_RXD/I2S_RX_FS input setup before
           I2S_RX_BCLK

           I2S_RXD/I2S_RX_FS input hold after I2S_RX_BCLK

                                   S1  S2                                        S2

I2S_MCLK (output)                                       S3                                                    S6
                                                                                                           S10
I2S_TX_BCLK/                                                                 S4
I2S_RX_BCLK (output)               S4                                                                            S8
                      S5
I2S_TX_FS/
I2S_RX_FS (output)             S9

I2S_TX_FS/            S7                                                                  S7
I2S_RX_FS (input)                                                                    S8

I2S_TXD                        S9          S10

I2S_RXD

                               Figure 29. I2S/SAI timing -- master modes

Table 50. I2S/SAI slave mode timing in Normal Run, Wait and Stop modes
               (full voltage range)

     Num.                             Characteristic                                      Min.       Max.                 Unit
                                                                                     1.71       3.6        V
S11        Operating voltage                                                         80         --         ns
S12                                                                                  45%        55%        MCLK period
S13        I2S_TX_BCLK/I2S_RX_BCLK cycle time (input)
S14                                                                                  5.8        --         ns
S15        I2S_TX_BCLK/I2S_RX_BCLK pulse width high/low
           (input)                                                                   2          --         ns

           I2S_TX_FS/I2S_RX_FS input setup before                                    --         20.6       ns
           I2S_TX_BCLK/I2S_RX_BCLK

           I2S_TX_FS/I2S_RX_FS input hold after
           I2S_TX_BCLK/I2S_RX_BCLK

           I2S_TX_BCLK to I2S_TXD/I2S_TX_FS output valid

                                       Table continues on the next page...

                               K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.                   Preliminary                                                                     67

                                       General Business Information
  Peripheral operating requirements and behaviors

Table 50. I2S/SAI slave mode timing in Normal Run, Wait and Stop modes (full voltage
               range) (continued)

    Num.             Characteristic                                                                Min.      Max.       Unit

S16        I2S_TX_BCLK to I2S_TXD/I2S_TX_FS output invalid 0                                             --         ns

S17        I2S_RXD setup before I2S_RX_BCLK                                   5.8                        --         ns

S18        I2S_RXD hold after I2S_RX_BCLK                                     2                          --         ns

S19        I2S_TX_FS input assertion to I2S_TXD output valid1 --                                         25         ns

1. Applies to first bit in each frame and only if the TCR4[FSE] bit is clear

I2S_TX_BCLK/                                           S11       S12                                                                   S16
I2S_RX_BCLK (input)               S12                                                                                   S14
                     S15                                                                      S15
I2S_TX_FS/                                                                   S16                                                          S16
I2S_RX_FS (output)                     S13

I2S_TX_FS/                             S19
I2S_RX_FS (input)    S15

I2S_TXD              S17                                    S18

I2S_RXD

                     Figure 30. I2S/SAI timing -- slave modes

6.8.11.3 VLPR, VLPW, and VLPS mode performance over the full
              operating voltage range

This section provides the operating performance over the full operating voltage for the
device in VLPR, VLPW, and VLPS modes.

     Table 51. I2S/SAI master mode timing in VLPR, VLPW, and VLPS modes
                    (full voltage range)

     Num.                             Characteristic                               Min.                       Max.                 Unit
                                                                              1.71                       3.6        V
S1         Operating voltage                                                  62.5                       --         ns
S2         I2S_MCLK cycle time                                                45%                        55%        MCLK period
S3         I2S_MCLK pulse width high/low                                      250                        --         ns
S4         I2S_TX_BCLK/I2S_RX_BCLK cycle time (output)                        45%                        55%        BCLK period
S5         I2S_TX_BCLK/I2S_RX_BCLK pulse width high/low                       --                         45         ns
           I2S_TX_BCLK/I2S_RX_BCLK to I2S_TX_FS/
S6         I2S_RX_FS output valid                                             0                          --         ns
           I2S_TX_BCLK/I2S_RX_BCLK to I2S_TX_FS/
           I2S_RX_FS output invalid

                          Table continues on the next page...

                     K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

68                                                               Preliminary                                        Freescale Semiconductor, Inc.

                          General Business Information
                                                                                                     Peripheral operating requirements and behaviors

Table 51. I2S/SAI master mode timing in VLPR, VLPW, and VLPS modes (full voltage range)
               (continued)

    Num.                       Characteristic                                                 Min.      Max.       Unit

S7         I2S_TX_BCLK to I2S_TXD valid                                              --             45         ns

S8         I2S_TX_BCLK to I2S_TXD invalid                                            0              --         ns

S9         I2S_RXD/I2S_RX_FS input setup before                                      45             --         ns

           I2S_RX_BCLK

S10        I2S_RXD/I2S_RX_FS input hold after I2S_RX_BCLK 0                                         --         ns

                                   S1      S2                                    S2

I2S_MCLK (output)                                       S3                                                            S6
                                                                                                                   S10
I2S_TX_BCLK/                                                                 S4
I2S_RX_BCLK (output)               S4                                                                                    S8
                      S5
I2S_TX_FS/
I2S_RX_FS (output)             S9

I2S_TX_FS/            S7                                                                  S7
I2S_RX_FS (input)                                                                    S8

I2S_TXD                        S9              S10

I2S_RXD

                               Figure 31. I2S/SAI timing -- master modes

     Table 52. I2S/SAI slave mode timing in VLPR, VLPW, and VLPS modes (full
                    voltage range)

     Num.                             Characteristic                                      Min.           Max.                 Unit
                                                                                     1.71           3.6        V
S11        Operating voltage                                                         250            --         ns
S12        I2S_TX_BCLK/I2S_RX_BCLK cycle time (input)                                45%            55%        MCLK period
           I2S_TX_BCLK/I2S_RX_BCLK pulse width high/low
S13        (input)                                                                   30             --         ns
           I2S_TX_FS/I2S_RX_FS input setup before
S14        I2S_TX_BCLK/I2S_RX_BCLK                                                   3              --         ns
           I2S_TX_FS/I2S_RX_FS input hold after
S15        I2S_TX_BCLK/I2S_RX_BCLK                                                   --             63         ns
S16        I2S_TX_BCLK to I2S_TXD/I2S_TX_FS output valid                             0              --         ns
S17        I2S_TX_BCLK to I2S_TXD/I2S_TX_FS output invalid                           30             --         ns
S18        I2S_RXD setup before I2S_RX_BCLK                                          2              --         ns
S19        I2S_RXD hold after I2S_RX_BCLK                                            --             72         ns

           I2S_TX_FS input assertion to I2S_TXD output valid1

                               K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.                       Preliminary                                                                     69

                                       General Business Information
Peripheral operating requirements and behaviors
1. Applies to first bit in each frame and only if the TCR4[FSE] bit is clear

I2S_TX_BCLK/                                           S11       S12                                                             S16
I2S_RX_BCLK (input)               S12                                                                             S14
                     S15                                                                      S15
I2S_TX_FS/                                                                   S16                                                    S16
I2S_RX_FS (output)                     S13

I2S_TX_FS/                             S19
I2S_RX_FS (input)    S15

I2S_TXD              S17                                    S18

I2S_RXD

                     Figure 32. I2S/SAI timing -- slave modes

6.9 Human-machine interfaces (HMI)

6.9.1 TSI electrical specifications

                                    Table 53. TSI electrical specifications

Symbol Description                                               Min.                              Typ.     Max.    Unit                 Notes
                                                                                                             3.6      V
VDDTSI Operating voltage                                        1.71                                 --    500      pF                     1
   CELE Target electrode capacitance range                         1                                 20      15                           2, 3
fREFmax Reference oscillator frequency                            --                                 8      1.8    MHz                   2, 4
fELEmax Electrode oscillator frequency                            --                                 1      --     MHz
  CREF Internal reference capacitor                                --                                 1      --      pF                   2, 5
VDELTA Oscillator delta voltage                                   --                                500             mV                   2, 6
   IREF Reference oscillator current source base current                                                      3      A
                                                                   --                                 2      50                           2, 7
                     2 A setting (REFCHRG = 0)                    --                                36              A
                     32 A setting (REFCHRG = 15)                                                             3                             8
   IELE Electrode oscillator current source base current           --                                 2      50   fF/count                  9
                     2 A setting (EXTCHRG = 0)                    --                                36    38400  fF/count                 10
                     32 A setting (EXTCHRG = 15)                  --                              8.3333  38400  fF/count                 11
  Pres5 Electrode capacitance measurement precision                --                              8.3333  38400  fF/count
Pres20 Electrode capacitance measurement precision                --                              8.3333    --                            12
Pres100 Electrode capacitance measurement precision              0.008                              1.46     16      bits
MaxSens Maximum sensitivity                                        --                                 --     25      s
   Res Resolution                                                  8                                 15
  TCon20 Response time @ 20 pF

                          Table continues on the next page...

                     K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

70                                                               Preliminary                               Freescale Semiconductor, Inc.

                          General Business Information
                                                                                                        Dimensions

          Table 53. TSI electrical specifications (continued)

Symbol    Description                                  Min.         Typ.   Max.  Unit                   Notes
ITSI_RUN  Current added in run mode                     --           55     --
ITSI_LP  Low power mode current adder                  --          1.3    2.5   A

                                                                                 A                      13

1. The TSI module is functional with capacitance values outside this range. However, optimal performance is not guaranteed.
2. Fixed external capacitance of 20 pF.
3. REFCHRG = 2, EXTCHRG=0.
4. REFCHRG = 0, EXTCHRG = 10.
5. VDD = 3.0 V.
6. The programmable current source value is generated by multiplying the SCANC[REFCHRG] value and the base current.
7. The programmable current source value is generated by multiplying the SCANC[EXTCHRG] value and the base current.
8. Measured with a 5 pF electrode, reference oscillator frequency of 10 MHz, PS = 128, NSCN = 8; Iext = 16.
9. Measured with a 20 pF electrode, reference oscillator frequency of 10 MHz, PS = 128, NSCN = 2; Iext = 16.
10. Measured with a 20 pF electrode, reference oscillator frequency of 10 MHz, PS = 16, NSCN = 3; Iext = 16.
11. Sensitivity defines the minimum capacitance change when a single count from the TSI module changes. Sensitivity

     depends on the configuration used. The documented values are provided as examples calculated for a specific
     configuration of operating conditions using the following equation: (Cref * Iext)/( Iref * PS * NSCN)

     The typical value is calculated with the following configuration:

     Iext = 6 A (EXTCHRG = 2), PS = 128, NSCN = 2, Iref = 16 A (REFCHRG = 7), Cref = 1.0 pF

     The minimum value is calculated with the following configuration:

     Iext = 2 A (EXTCHRG = 0), PS = 128, NSCN = 32, Iref = 32 A (REFCHRG = 15), Cref = 0.5 pF

     The highest possible sensitivity is the minimum value because it represents the smallest possible capacitance that can be
     measured by a single count.
12. Time to do one complete measurement of the electrode. Sensitivity resolution of 0.0133 pF, PS = 0, NSCN = 0, 1
     electrode, EXTCHRG = 7.
13. REFCHRG=0, EXTCHRG=4, PS=7, NSCN=0F, LPSCNITV=F, LPO is selected (1 kHz), and fixed external capacitance of
     20 pF. Data is captured with an average of 7 periods window.

7 Dimensions

7.1 Obtaining package dimensions

Package dimensions are provided in package drawings.

To find a package drawing, go to http://www.freescale.com and perform a keyword
search for the drawing's document number:

             If you want the drawing for this package                    Then use this document number
121-pin MAPBGA                                         98ASA00344D

8 Pinout

                               K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.                          Preliminary                                             71

                                        General Business Information
Pinout

8.1 K60 Signal Multiplexing and Pin Assignments

The following table shows the signals available on each pin and the locations of these
pins on the devices supported by this document. The Port Control Module is responsible
for selecting which ALT functionality is available on each pin.

121 Pin Name       Default      ALT0       ALT1  ALT2       ALT3      ALT4         ALT5  ALT6      ALT7        EzPort
MAP
BGA             ADC1_SE4a   ADC1_SE4a  PTE0      SPI1_PCS1  UART1_TX  SDHC0_D1           I2C1_SDA  RTC_CLKOUT
                ADC1_SE5a   ADC1_SE5a  PTE1/     SPI1_SOUT  UART1_RX  SDHC0_D0           I2C1_SCL  SPI1_SIN
E4 PTE0                                LLWU_P0
                ADC1_SE6a   ADC1_SE6a  PTE2/     SPI1_SCK UART1_CTS_b SDHC0_DCLK
E3 PTE1/                               LLWU_P1
      LLWU_P0   ADC1_SE7a   ADC1_SE7a  PTE3      SPI1_SIN UART1_RTS_b SDHC0_CMD                    SPI1_SOUT
                VDD         VDD
E2 PTE2/        VSS         VSS        PTE4/
      LLWU_P1   DISABLED               LLWU_P2
                                       PTE5      SPI1_PCS0 UART3_TX SDHC0_D3
F4 PTE3         DISABLED               PTE6
                DISABLED                         SPI1_PCS2  UART3_RX SDHC0_D2                      USB_SOF_
E7 VDD                                           SPI1_PCS3  UART3_CTS_b I2S0_MCLK                  OUT

F7 VSS

H7 PTE4/
      LLWU_P2

G4 PTE5

F3 PTE6

E6 VDD          VDD         VDD

G7 VSS          VSS         VSS

L6 VSS          VSS         VSS

F1 USB0_DP      USB0_DP     USB0_DP

F2 USB0_DM      USB0_DM     USB0_DM

G1 VOUT33       VOUT33      VOUT33

G2 VREGIN       VREGIN      VREGIN

H1 ADC0_DP1     ADC0_DP1    ADC0_DP1

H2 ADC0_DM1     ADC0_DM1    ADC0_DM1

J1 ADC1_DP1     ADC1_DP1    ADC1_DP1

J2 ADC1_DM1     ADC1_DM1    ADC1_DM1

K1 PGA0_DP/     PGA0_DP/    PGA0_DP/
     ADC0_DP0/  ADC0_DP0/   ADC0_DP0/
     ADC1_DP3   ADC1_DP3    ADC1_DP3

K2 PGA0_DM/     PGA0_DM/    PGA0_DM/
     ADC0_DM0/  ADC0_DM0/   ADC0_DM0/
     ADC1_DM3   ADC1_DM3    ADC1_DM3

L1 PGA1_DP/     PGA1_DP/    PGA1_DP/
     ADC1_DP0/  ADC1_DP0/   ADC1_DP0/
     ADC0_DP3   ADC0_DP3    ADC0_DP3

L2 PGA1_DM/     PGA1_DM/    PGA1_DM/
     ADC1_DM0/  ADC1_DM0/   ADC1_DM0/
     ADC0_DM3   ADC0_DM3    ADC0_DM3

F5 VDDA         VDDA        VDDA

                                       K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

72                                               Preliminary                             Freescale Semiconductor, Inc.

                                       General Business Information
                                                                                                                           Pinout

121 Pin Name        Default      ALT0        ALT1  ALT2  ALT3              ALT4  ALT5            ALT6  ALT7                EzPort
MAP
BGA              VREFH       VREFH       PTE24     CAN1_TX UART4_TX                              EWM_OUT_b
                                         PTE25                                                   EWM_IN
G5 VREFH         VREFL       VREFL       PTE26     CAN1_RX UART4_RX                              RTC_CLKOUT USB_CLKIN

G6 VREFL         VSSA        VSSA                  ENET_1588_ UART4_CTS_b                                      JTAG_TCLK/ EZP_CLK
                                                   CLKIN                                                       SWD_CLK
F6 VSSA          ADC1_SE16/  ADC1_SE16/
                 CMP2_IN2/   CMP2_IN2/             UART0_CTS_ FTM0_CH5                                         JTAG_TDI EZP_DI
J3 ADC1_SE16/   ADC0_SE22   ADC0_SE22             b/
      CMP2_IN2/                                    UART0_COL_b
      ADC0_SE22  ADC0_SE16/  ADC0_SE16/
                 CMP1_IN2/   CMP1_IN2/             UART0_RX FTM0_CH6
H3 ADC0_SE16/    ADC0_SE21   ADC0_SE21
      CMP1_IN2/
      ADC0_SE21  VREF_OUT/   VREF_OUT/
                 CMP1_IN5/   CMP1_IN5/
L3 VREF_OUT/     CMP0_IN5/   CMP0_IN5/
      CMP1_IN5/  ADC1_SE18   ADC1_SE18
      CMP0_IN5/
      ADC1_SE18  DAC0_OUT/   DAC0_OUT/
                 CMP1_IN3/   CMP1_IN3/
K5 DAC0_OUT/     ADC0_SE23   ADC0_SE23
      CMP1_IN3/
      ADC0_SE23  DAC1_OUT/   DAC1_OUT/
                 CMP0_IN4/   CMP0_IN4/
K4 DAC1_OUT/     CMP2_IN3/   CMP2_IN3/
      CMP0_IN4/  ADC1_SE23   ADC1_SE23
      CMP2_IN3/
      ADC1_SE23  RTC_        RTC_
                 WAKEUP_B    WAKEUP_B
L7 RTC_
      WAKEUP_B   XTAL32      XTAL32

L4 XTAL32        EXTAL32     EXTAL32

L5 EXTAL32       VBAT        VBAT

K6 VBAT          ADC0_SE17   ADC0_SE17

H5 PTE24         ADC0_SE18   ADC0_SE18

J5 PTE25        DISABLED

H6 PTE26

J6 PTA0          JTAG_TCLK/  TSI0_CH1    PTA0      UART0_TX FTM0_CH7                                   JTAG_TDO/ EZP_DO
                 SWD_CLK/                                                                              TRACE_SWO
H8 PTA1          EZP_CLK     TSI0_CH2    PTA1
J7 PTA2                      TSI0_CH3    PTA2      UART0_RTS_b FTM0_CH0                                JTAG_TMS/           EZP_CS_b
                 JTAG_TDI/                                       FTM0_CH1                              SWD_DIO
H9 PTA3          EZP_DI      TSI0_CH4    PTA3
J8 PTA4/                     TSI0_CH5    PTA4/                                                         NMI_b
                 JTAG_TDO/               LLWU_P3
     LLWU_P3     TRACE_SWO/              PTA5      USB_CLKIN FTM0_CH2      RMII0_RXER/ CMP2_OUT  I2S0_TX_BCLK JTAG_TRST_b
K7 PTA5          EZP_DO                                                    MII0_RXER

                 JTAG_TMS/
                 SWD_DIO

                 NMI_b/
                 EZP_CS_b

                 DISABLED

E5 VDD           VDD         VDD

G3 VSS           VSS         VSS

J9 PTA10         DISABLED                PTA10           FTM2_CH0 MII0_RXD2                      FTM2_QD_ TRACE_D0
                                                                                                 PHA

                                         K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.                      Preliminary                                                                       73

                                                General Business Information
Pinout

121 Pin Name      Default  ALT0        ALT1     ALT2           ALT3     ALT4         ALT5     ALT6         ALT7       EzPort
MAP            DISABLED
BGA                                    PTA11               FTM2_CH1 MII0_RXCLK                FTM2_QD_
                                                                                              PHB
J4 PTA11

K8 PTA12       CMP2_IN0 CMP2_IN0 PTA12          CAN0_TX    FTM1_CH0     RMII0_RXD1/           I2S0_TXD0    FTM1_QD_
                                                CAN0_RX                 MII0_RXD1                          PHA
L8 PTA13/                                       SPI0_PCS0
      LLWU_P4  CMP2_IN1    CMP2_IN1    PTA13/              FTM1_CH1     RMII0_RXD0/           I2S0_TX_FS FTM1_QD_
               DISABLED                LLWU_P4  SPI0_SCK                MII0_RXD0                           PHB
K9 PTA14                                        SPI0_SOUT
                                       PTA14               UART0_TX     RMII0_CRS_            I2S0_RX_BCLK I2S0_TXD1
L9 PTA15                                        SPI0_SIN                DV/
                                                                        MII0_RXDV
J10 PTA16
               DISABLED                PTA15               UART0_RX RMII0_TXEN/               I2S0_RXD0
H10 PTA17                                                                MII0_TXEN            I2S0_RX_FS I2S0_RXD1

L10 VDD        DISABLED                PTA16               UART0_CTS_ RMII0_TXD0/
K10 VSS
L11 PTA18                                                  b/           MII0_TXD0
K11 PTA19
J11 RESET_b                                                UART0_COL_b
H11 PTA29
G11 PTB0/      ADC1_SE17 ADC1_SE17 PTA17                   UART0_RTS_b RMII0_TXD1/            I2S0_MCLK
                                                                         MII0_TXD1
      LLWU_P5
               VDD         VDD         PTA18               FTM0_FLT2    FTM_CLKIN0            LPTMR0_ALT1
G10 PTB1                   VSS         PTA19               FTM1_FLT0    FTM_CLKIN1
               VSS         EXTAL0                                                             FB_A24
G9 PTB2                    XTAL0       PTA29    I2C0_SCL   FTM1_CH0     MII0_COL              FTM1_QD_
               EXTAL0      RESET_b     PTB0/                                                  PHA
G8 PTB3                                LLWU_P5                          RMII0_MDIO/
               XTAL0       ADC0_SE8/   PTB1                             MII0_MDIO             FTM1_QD_
F11 PTB6                   ADC1_SE8/                                                          PHB
E11 PTB7       RESET_b     TSI0_CH0    PTB2     I2C0_SDA   FTM1_CH1     RMII0_MDC/
D11 PTB8                   ADC0_SE9/   PTB3                             MII0_MDC              FTM0_FLT3
E10 PTB9       DISABLED    ADC1_SE9/
D10 PTB10                  TSI0_CH6             I2C0_SCL   UART0_RTS_b ENET0_1588_            FTM0_FLT0
C10 PTB11      ADC0_SE8/   ADC0_SE12/           I2C0_SDA                 TMR0
B10 PTB16      ADC1_SE8/   TSI0_CH7
E9 PTB17       TSI0_CH0    ADC0_SE13/           SPI1_PCS1  UART0_CTS_ ENET0_1588_
D9 PTB18                   TSI0_CH8             SPI1_PCS0
               ADC0_SE9/                        SPI1_SCK   b/           TMR1
               ADC1_SE9/                        SPI1_SOUT
               TSI0_CH6                         SPI1_SIN
                                                CAN0_TX
               ADC0_SE12/
               TSI0_CH7

               ADC0_SE13/
               TSI0_CH8

                                                           UART0_COL_b

               ADC1_SE12 ADC1_SE12 PTB6                                              FB_AD23

               ADC1_SE13 ADC1_SE13 PTB7                                              FB_AD22

               DISABLED                PTB8                UART3_RTS_b               FB_AD21

               DISABLED                PTB9                UART3_CTS_b               FB_AD20

               ADC1_SE14 ADC1_SE14 PTB10                   UART3_RX                  FB_AD19  FTM0_FLT1
                                                                                              FTM0_FLT2
               ADC1_SE15 ADC1_SE15 PTB11                   UART3_TX                  FB_AD18  EWM_IN
                                                                                              EWM_OUT_b
               TSI0_CH9 TSI0_CH9 PTB16                     UART0_RX                  FB_AD17  FTM2_QD_
                                                                                              PHA
               TSI0_CH10 TSI0_CH10 PTB17                   UART0_TX                  FB_AD16  FTM2_QD_
                                                                                              PHB
               TSI0_CH11 TSI0_CH11 PTB18                   FTM2_CH0 I2S0_TX_BCLK FB_AD15      CMP0_OUT

C9 PTB19       TSI0_CH12 TSI0_CH12 PTB19        CAN0_RX FTM2_CH1 I2S0_TX_FS FB_OE_b            Freescale Semiconductor, Inc.

F10 PTB20      DISABLED                PTB20    SPI2_PCS0                            FB_AD31

74                                     K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

                                                             Preliminary
                                                General Business Information
121 Pin Name   Default         ALT0  ALT1             ALT2       ALT3         ALT4  ALT5             ALT6          ALT7  Pinout
                                                                                                                         EzPort

MAP

BGA

F9 PTB21       DISABLED              PTB21            SPI2_SCK                      FB_AD30 CMP1_OUT

F8 PTB22       DISABLED              PTB22            SPI2_SOUT                     FB_AD29 CMP2_OUT

E8 PTB23       DISABLED              PTB23            SPI2_SIN SPI0_PCS5            FB_AD28

B9 PTC0        ADC0_SE14/ ADC0_SE14/ PTC0             SPI0_PCS4 PDB0_EXTRG          FB_AD14 I2S0_TXD1
               TSI0_CH13 TSI0_CH13

D8 PTC1/       ADC0_SE15/ ADC0_SE15/ PTC1/            SPI0_PCS3 UART1_RTS_b FTM0_CH0 FB_AD13         I2S0_TXD0
     LLWU_P6   TSI0_CH14 TSI0_CH14 LLWU_P6

C8 PTC2        ADC0_SE4b/ ADC0_SE4b/ PTC2             SPI0_PCS2 UART1_CTS_b FTM0_CH1 FB_AD12 I2S0_TX_FS
               CMP1_IN0/ CMP1_IN0/
               TSI0_CH15 TSI0_CH15

B8 PTC3/       CMP1_IN1  CMP1_IN1    PTC3/            SPI0_PCS1 UART1_RX FTM0_CH2 CLKOUT             I2S0_TX_BCLK
     LLWU_P7                         LLWU_P7

A8 PTC4/       DISABLED              PTC4/            SPI0_PCS0 UART1_TX FTM0_CH3 FB_AD11            CMP1_OUT
     LLWU_P8                         LLWU_P8

D7 PTC5/       DISABLED              PTC5/            SPI0_SCK LPTMR0_ALT2 I2S0_RXD0 FB_AD10         CMP0_OUT
     LLWU_P9                         LLWU_P9

C7 PTC6/       CMP0_IN0  CMP0_IN0    PTC6/            SPI0_SOUT PDB0_EXTRG I2S0_RX_BCLK FB_AD9       I2S0_MCLK
     LLWU_P10                        LLWU_P10

B7 PTC7        CMP0_IN1 CMP0_IN1 PTC7                 SPI0_SIN   USB_SOF_ I2S0_RX_FS FB_AD8
                                                                 OUT

A7 PTC8        ADC1_SE4b/ ADC1_SE4b/ PTC8                                     I2S0_MCLK FB_AD7
               CMP0_IN2 CMP0_IN2

D6 PTC9        ADC1_SE5b/ ADC1_SE5b/ PTC9                                     I2S0_RX_BCLK FB_AD6    FTM2_FLT0
               CMP0_IN3 CMP0_IN3

C6 PTC10       ADC1_SE6b ADC1_SE6b PTC10              I2C1_SCL                I2S0_RX_FS FB_AD5

C5 PTC11/      ADC1_SE7b ADC1_SE7b PTC11/             I2C1_SDA                I2S0_RXD1 FB_RW_b
     LLWU_P11                               LLWU_P11

B6 PTC12       DISABLED              PTC12                       UART4_RTS_b        FB_AD27

A6 PTC13       DISABLED              PTC13                       UART4_CTS_b        FB_AD26

A5 PTC14       DISABLED              PTC14                       UART4_RX           FB_AD25

B5 PTC15       DISABLED              PTC15                       UART4_TX           FB_AD24

D5 PTC16       DISABLED              PTC16            CAN1_RX UART3_RX ENET0_1588_ FB_CS5_b/

                                                                              TMR0  FB_TSIZ1/

                                                                                    FB_BE23_16_b

C4 PTC17       DISABLED              PTC17            CAN1_TX UART3_TX ENET0_1588_ FB_CS4_b/

                                                                              TMR1  FB_TSIZ0/

                                                                                    FB_BE31_24_b

B4 PTC18       DISABLED              PTC18                       UART3_RTS_b ENET0_1588_ FB_TBST_b/

                                                                              TMR2  FB_CS2_b/

                                                                                    FB_BE15_8_b

A4 PTC19       DISABLED              PTC19                       UART3_CTS_b ENET0_1588_ FB_CS3_b/ FB_TA_b

                                                                              TMR3  FB_BE7_0_b

D4 PTD0/       DISABLED              PTD0/            SPI0_PCS0 UART2_RTS_b         FB_ALE/
     LLWU_P12                        LLWU_P12                                       FB_CS1_b/
                                                                                    FB_TS_b

D3 PTD1        ADC0_SE5b ADC0_SE5b PTD1               SPI0_SCK UART2_CTS_b          FB_CS0_b

                                     K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.                                   Preliminary                                              75

                                            General Business Information
Pinout

121 Pin Name       Default      ALT0  ALT1            ALT2       ALT3         ALT4       ALT5    ALT6       ALT7  EzPort

MAP

BGA

C3 PTD2/       DISABLED               PTD2/           SPI0_SOUT UART2_RX                 FB_AD4
     LLWU_P13                         LLWU_P13

B3 PTD3        DISABLED               PTD3            SPI0_SIN UART2_TX                  FB_AD3

A3 PTD4/       DISABLED               PTD4/           SPI0_PCS1 UART0_RTS_b FTM0_CH4     FB_AD2  EWM_IN
     LLWU_P14                         LLWU_P14

A2 PTD5        ADC0_SE6b ADC0_SE6b PTD5               SPI0_PCS2  UART0_CTS_ FTM0_CH5     FB_AD1  EWM_OUT_b
                                                                 b/
                                                                 UART0_COL_b

B2 PTD6/       ADC0_SE7b ADC0_SE7b PTD6/              SPI0_PCS3 UART0_RX      FTM0_CH6   FB_AD0  FTM0_FLT0
     LLWU_P15                               LLWU_P15

A1 PTD7        DISABLED               PTD7            CMT_IRO UART0_TX FTM0_CH7                  FTM0_FLT1

A10 PTD8       DISABLED               PTD8            I2C0_SCL UART5_RX                          FB_A16

A9 PTD9        DISABLED               PTD9            I2C0_SDA UART5_TX                          FB_A17

B1 PTD10       DISABLED               PTD10                      UART5_RTS_b                     FB_A18

C2 PTD11       DISABLED               PTD11           SPI2_PCS0 UART5_CTS_b SDHC0_CLKIN          FB_A19

C1 PTD12       DISABLED               PTD12           SPI2_SCK                SDHC0_D4           FB_A20

D2 PTD13       DISABLED               PTD13           SPI2_SOUT               SDHC0_D5           FB_A21

D1 PTD14       DISABLED               PTD14           SPI2_SIN                SDHC0_D6           FB_A22

E1 PTD15       DISABLED               PTD15           SPI2_PCS1               SDHC0_D7           FB_A23

A11 NC         NC           NC

B11 NC         NC           NC

C11 NC         NC           NC

K3 NC          NC           NC

H4 NC          NC           NC

8.2 K60 Pinouts

The below figure shows the pinout diagram for the devices supported by this document.
Many signals may be multiplexed onto a single pin. To determine what signals can be
used on which pin, see the previous section.

                                      K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

76                                                              Preliminary                      Freescale Semiconductor, Inc.

                                             General Business Information
                                                                                                                       Pinout

   1                           2  3           4             5         6   7         8        9       10    11
                                                         PTC14     PTC13                            PTD8
A  PTD7       PTD5                   PTD4/    PTC19                       PTC8        PTC4/  PTD9          NC       A
                                  LLWU_P14                                          LLWU_P8

B  PTD10         PTD6/            PTD3        PTC18      PTC15     PTC12  PTC7        PTC3/  PTC0   PTB16  NC       B
              LLWU_P15                                                              LLWU_P7

C PTD12       PTD11                  PTD2/    PTC17        PTC11/  PTC10     PTC6/  PTC2     PTB19  PTB11  NC       C
                                  LLWU_P13               LLWU_P11         LLWU_P10

D PTD14       PTD13               PTD1           PTD0/   PTC16     PTC9   PTC5/     PTC1/    PTB18  PTB10  PTB8     D
                                              LLWU_P12
                                                                          LLWU_P9 LLWU_P6

E  PTD15      PTE2/               PTE1/       PTE0       VDD       VDD    VDD       PTB23    PTB17  PTB9   PTB7     E

              LLWU_P1 LLWU_P0

F USB0_DP USB0_DM PTE6                        PTE3       VDDA      VSSA   VSS       PTB22    PTB21  PTB20  PTB6     F

G VOUT33 VREGIN                   VSS         PTE5       VREFH VREFL      VSS       PTB3     PTB2   PTB1     PTB0/  G
                                                                                                           LLWU_P5

                                  ADC0_SE16/                                PTE4/
                                                                          LLWU_P2
H ADC0_DP1 ADC0_DM1 CMP1_IN2/                 NC         PTE24     PTE26            PTA1     PTA3   PTA17  PTA29 H

                                  ADC0_SE21

                                           ADC1_SE16/    PTE25     PTA0   PTA2        PTA4/  PTA10  PTA16 RESET_b J
J ADC1_DP1 ADC1_DM1 CMP2_IN2/ PTA11                                                 LLWU_P3

                                           ADC0_SE22

      PGA0_DP/ PGA0_DM/                       DAC1_OUT/
K ADC0_DP0/ ADC0_DM0/                         CMP0_IN4/ DAC0_OUT/
                                  NC          CMP2_IN3/ CMP1_IN3/  VBAT   PTA5      PTA12    PTA14  VSS    PTA19 K
                                                                   VSS                       PTA15
   ADC1_DP3 ADC1_DM3                          ADC1_SE23ADC0_SE23
                                                                      6                         9
L  PGA1_DP/   PGA1_DM/            VREF_OUT/   XTAL32     EXTAL32          RTC_      PTA13/          VDD    PTA18 L
   ADC1_DP0/  ADC1_DM0/           CMP1_IN5/
   ADC0_DP3   ADC0_DM3            CMP0_IN5/                               WAKEUP_B LLWU_P4
                                  ADC1_SE18

   1                           2  3           4          5                7         8               10     11

                               Figure 33. K60 121 MAPBGA Pinout Diagram

                                  K60 Sub-Family Data Sheet, Rev. 1, 6/2012.

Freescale Semiconductor, Inc.                               Preliminary                                                77

                                              General Business Information
How to Reach Us:                       Information in this document is provided solely to enable system and software
                                       implementers to use Freescale Semiconductors products. There are no express or implied
Home Page:                             copyright licenses granted hereunder to design or fabricate any integrated circuits or
www.freescale.com                      integrated circuits based on the information in this document.

Web Support:                           Freescale Semiconductor reserves the right to make changes without further notice to any
http://www.freescale.com/support       products herein. Freescale Semiconductor makes no warranty, representation, or
                                       guarantee regarding the suitability of its products for any particular purpose, nor does
USA/Europe or Locations Not Listed:    Freescale Semiconductor assume any liability arising out of the application or use of any
Freescale Semiconductor                product or circuit, and specifically disclaims any liability, including without limitation
Technical Information Center, EL516    consequential or incidental damages. "Typical" parameters that may be provided in
2100 East Elliot Road                  Freescale Semiconductor data sheets and/or specifications can and do vary in different
Tempe, Arizona 85284                   applications and actual performance may vary over time. All operating parameters,
+1-800-521-6274 or +1-480-768-2130     including "Typicals", must be validated for each customer application by customer's
www.freescale.com/support              technical experts. Freescale Semiconductor does not convey any license under its patent
                                       rights nor the rights of others. Freescale Semiconductor products are not designed,
Europe, Middle East, and Africa:       intended, or authorized for use as components in systems intended for surgical implant
Freescale Halbleiter Deutschland GmbH  into the body, or other applications intended to support or sustain life, or for any other
Technical Information Center           application in which failure of the Freescale Semiconductor product could create a
Schatzbogen 7                          situation where personal injury or death may occur. Should Buyer purchase or use
81829 Muenchen, Germany                Freescale Semiconductor products for any such unintended or unauthorized application,
+44 1296 380 456 (English)             Buyer shall indemnify Freescale Semiconductor and its officers, employees, subsidiaries,
+46 8 52200080 (English)               affiliates, and distributors harmless against all claims, costs, damages, and expenses, and
+49 89 92103 559 (German)              reasonable attorney fees arising out of, directly or indirectly, any claim of personal injury
+33 1 69 35 48 48 (French)             or death associated with such unintended or unauthorized use, even if such claims alleges
www.freescale.com/support              that Freescale Semiconductor was negligent regarding the design or manufacture of
                                       the part.
Japan:
Freescale Semiconductor Japan Ltd.     RoHS-compliant and/or Pb-free versions of Freescale products have the functionality and
Headquarters                           electrical characteristics as their non-RoHS-complaint and/or non-Pb-free counterparts.
ARCO Tower 15F                         For further information, see http://www.freescale.com or contact your Freescale
1-8-1, Shimo-Meguro, Meguro-ku,        sales representative.
Tokyo 153-0064
Japan                                  For information on Freescale's Environmental Products program, go to
0120 191014 or +81 3 5437 9125         http://www.freescale.com/epp.
support.japan@freescale.com
                                       FreescaleTM and the Freescale logo are trademarks of Freescale Semiconductor, Inc.
Asia/Pacific:                          All other product or service names are the property of their respective owners.
Freescale Semiconductor China Ltd.
Exchange Building 23F                   2012 Freescale Semiconductor, Inc.
No. 118 Jianguo Road
Chaoyang District
Beijing 100022
China
+86 10 5879 8000
support.asia@freescale.com

Document Number: K60P121M100SF2V2
Rev. 1, 6/2012

Preliminary
General Business Information
This datasheet has been downloaded from:
            datasheet.eeworld.com.cn

                 Free Download
           Daily Updated Database
      100% Free Datasheet Search Site
  100% Free IC Replacement Search Site
     Convenient Electronic Dictionary

               Fast Search System
             www.EEworld.com.cn

                                                 All Datasheets Cannot Be Modified Without Permission
                                                                Copyright Each Manufacturing Company

小广播

MK60DN256VMC10器件购买:

数量 单价(人民币) mouser购买
1 ¥65.97 购买
10 ¥59.56 购买
25 ¥54.20 购买
100 ¥49.36 购买
250 ¥48.38 购买
500 ¥47.47 购买
1000 ¥41.32 购买
2000 ¥39.82 购买

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2019 EEWORLD.com.cn, Inc. All rights reserved