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MFR4200MPB40

器件型号:MFR4200MPB40
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:FREESCALE (NXP )
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器件描述

2 CHANNEL(S), 10M bps, SERIAL COMM CONTROLLER, PQFP64

参数
MFR4200MPB40功能数量 1
MFR4200MPB40端子数量 64
MFR4200MPB40最大工作温度 125 Cel
MFR4200MPB40最小工作温度 -40 Cel
MFR4200MPB40最大供电/工作电压 2.75 V
MFR4200MPB40最小供电/工作电压 2.25 V
MFR4200MPB40额定供电电压 2.5 V
MFR4200MPB40最大数据传输率 10M
MFR4200MPB40外部数据总线宽度 16
MFR4200MPB40输入输出总线数量 2
MFR4200MPB40加工封装描述 10 X 10 MM, 1.40 MM HEIGHT, 0.50 PITCH, MS-026BCD, LQFP-64
MFR4200MPB40状态 ACTIVE
MFR4200MPB40工艺 CMOS
MFR4200MPB40包装形状 SQUARE
MFR4200MPB40包装尺寸 FLATPACK, LOW PROFILE, FINE PITCH
MFR4200MPB40表面贴装 Yes
MFR4200MPB40端子形式 GULL WING
MFR4200MPB40端子间距 0.5000 mm
MFR4200MPB40端子涂层 TIN LEAD
MFR4200MPB40端子位置 QUAD
MFR4200MPB40包装材料 PLASTIC/EPOXY
MFR4200MPB40温度等级 AUTOMOTIVE
MFR4200MPB40地址总线宽度 10
MFR4200MPB40最大FCLK时钟频率 40 MHz
MFR4200MPB40通信协议 FLEXRAY
MFR4200MPB40数据编码解码方法 NRZ
MFR4200MPB40微处理器类型 SERIAL COMM CONTROLLER

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MFR4200MPB40器件文档内容

MFR4200

Data Sheet

FlexRay
Communication
Controllers

  MFR4200
  Rev. 0
  8/2005

  freescale.com
MFR4200 Data Sheet

                                              MFR4200
                                                  Rev. 0
                                                  8/2005
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     Date   Revision                    Description                    Page
   08/2005    Level                                                 Number(s)

            0         Initial release.                                   N/A

                                        MFR4200 Data Sheet, Rev. 0

4                                                                   Freescale Semiconductor
                                                                            Introduction
                                                                      Device Overview
                             MFR4200 FlexRay Communication Controller
                             Dual Output Voltage Regulator (VREG3V3V2)
                                                     Clocks and Reset Generator
                                                                   Oscillator (OSCV2)
                                                          Electrical Characteristics
                                                                Package Information
                         Printed Circuit Board Layout Recommendations
                            MFR4200 Protocol Implementation Document
                                                                   Index of Registers

                         MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                              5
   MFR4200 Data Sheet, Rev. 0

6                              Freescale Semiconductor
                         Contents

Section Number           Title                       Page

                                               Chapter 1
                                             Introduction

1.1 Audience . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
1.2 Additional Reading . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
1.3 Terminology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
1.4 Part Number Coding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

                                               Chapter 2
                                          Device Overview

2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
         2.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
         2.1.2 Implementation Details and Constraints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
         2.1.3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
         2.1.4 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
         2.1.5 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
         2.1.6 Part ID Assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

2.2 Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
         2.2.1 System Pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
         2.2.2 Pin Functions and Signal Properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
         2.2.3 Detailed Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
         2.2.4 Power Supply Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

2.3 System Clock Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
2.4 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

         2.4.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
         2.4.2 Recommended Pullup/down Resistor Values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
         2.4.3 Host Controller Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
         2.4.4 External Output Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
         2.4.5 MFR4200 Connection to FlexRay Network . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
         2.4.6 Power Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
2.5 Resets and Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
         2.5.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
         2.5.2 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
         2.5.3 Interrupt Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

                         MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                              7
Section Number  Title                       Page

                                               Chapter 3
                      MFR4200 FlexRay Communication Controller

3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
         3.1.1 MFR4200 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
         3.1.2 MFR4200 Implementation Parameters and Constraints . . . . . . . . . . . . . . . . . . . . . . . . . 54

3.2 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
         3.2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
         3.2.2 Register Map Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
         3.2.3 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

3.3 Message Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
         3.3.1 Message Buffer Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
         3.3.2 Message Buffer Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
         3.3.3 Message Buffer Slot Status Vector . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
         3.3.4 Message ID . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
         3.3.5 NMVector Fields . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
         3.3.6 Data[0:31] -- Data Fields . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

3.4 Message Buffer Control, Configuration, Status and Filtering Register Set . . . . . . . . . . . . . . . . . 150
         3.4.1 Message Buffer Control, Configuration and Status Register . . . . . . . . . . . . . . . . . . . . . 150
         3.4.2 Message Buffer Filter Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
         3.4.3 Receive FIFO Filters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159

3.5 Message Buffer Handling and Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
         3.5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
         3.5.2 Buffer Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
         3.5.3 Active Message Buffers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
         3.5.4 Buffer Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
         3.5.5 Buffer Reconfiguration in the Normal State of Operation . . . . . . . . . . . . . . . . . . . . . . . 172
         3.5.6 Message Buffer Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173

3.6 Receive FIFO Function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186
3.7 Host Controller Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189

         3.7.1 MFR4200 Asynchronous Memory Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189
         3.7.2 MFR4200 HCS12 Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
3.8 External 4/10 MHz Output Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197
3.9 Communication Controller States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197
         3.9.1 Hard Reset State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197
         3.9.2 Configuration State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199
         3.9.3 Diagnosis Stop State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200
         3.9.4 Normal Active State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201
         3.9.5 Normal Passive State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201
3.10 Debug Port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202
         3.10.1 Debug Port Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202
         3.10.2 Debug Port Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
         3.10.3 Debug Port Function Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204

                MFR4200 Data Sheet, Rev. 0

8                                           Freescale Semiconductor
Section Number           Title                       Page

                                               Chapter 4
                      Dual Output Voltage Regulator (VREG3V3V2)

4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
         4.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
         4.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
         4.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207

4.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209
         4.2.1 VDDR, VSSR -- Regulator Power Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209
         4.2.2 VDDA, VSSA -- Regulator Reference Supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209
         4.2.3 VDD, VSS -- Regulator Output1 (Core Logic) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210
         4.2.4 VDDOSC, VSSOSC -- Regulator Output2 (OSC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210
         4.2.5 VREGEN -- Optional Regulator Enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210

4.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210
         4.3.1 REG -- Regulator Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210
         4.3.2 Full-performance Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210
         4.3.3 POR -- Power On Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211
         4.3.4 LVR -- Low Voltage Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211
         4.3.5 CTRL -- Regulator Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211

4.4 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211
         4.4.1 Power On Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211
         4.4.2 Low Voltage Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211

                                               Chapter 5
                                  Clocks and Reset Generator

5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
         5.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213

5.2 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
         5.2.1 MFR4200 Pins Relevant to the CRG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
         5.2.2 Reset Generation and CLKOUT Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214

                                               Chapter 6
                                         Oscillator (OSCV2)

6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217
         6.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217
         6.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217

6.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217
         6.2.1 VDDOSC and VSSOSC -- OSC Operating Voltage, OSC Ground . . . . . . . . . . . . . . . . . . 217
         6.2.2 EXTAL and XTAL -- Clock/Crystal Source Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217

6.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218

                         MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                              9
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                                              Appendix A
                                    Electrical Characteristics

A.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219
         A.1.1 Parameter Classification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219
         A.1.2 Power Supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220
         A.1.3 Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220
         A.1.4 Current Injection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
         A.1.5 Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
         A.1.6 ESD Protection and Latch-up Immunity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222
         A.1.7 Operating Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
         A.1.8 Power Dissipation and Thermal Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
         A.1.9 I/O Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
         A.1.10 Supply Currents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228

A.2 Voltage Regulator (VREG). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229
         A.2.1 Operating Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229
         A.2.2 Chip Power-up and Voltage Drops . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230
         A.2.3 Output Loads. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230

A.3 Reset and Oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231
         A.3.1 Startup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231
         A.3.2 Oscillator. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232

A.4 AMI Interface Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232
A.5 HCS12 Interface Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236

                                              Appendix B
                                       Package Information

B.1 64-pin LQFP package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239

                                              Appendix C
                   Printed Circuit Board Layout Recommendations

                                              Appendix C
                     MFR4200 Protocol Implementation Document

C.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245
         C.1.1 Purpose . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245
         C.1.2 Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245
         C.1.3 References. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245

C.2 Overall Protocol State Machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246
C.3 Coding and Decoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249

         C.3.1 Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249
         C.3.2 NRZ Coding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249
         C.3.3 NRZ Decoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250

                MFR4200 Data Sheet, Rev. 0

10                                          Freescale Semiconductor
Section Number           Title                       Page

         C.3.4 Signal Integrity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
C.4 Frame Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
C.5 Media Access Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
C.6 Frame and Symbol Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251
C.7 Wakeup, Startup, and Reintegration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251

         C.7.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251
         C.7.2 Cluster Wakeup. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251
         C.7.3 Communication Startup and Reintegration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251
C.8 Clock Synchronization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252
         C.8.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252
         C.8.2 Time Representation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252
         C.8.3 Synchronization Process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252
         C.8.4 Clock Startup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252
         C.8.5 Time Measurement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252
         C.8.6 Correction Term Calculation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252
         C.8.7 Clock Correction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253
         C.8.8 Sync Frame Configuration Rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253
C.9 Controller Host Interface. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253
C.10 Device Specific Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253
C.11 Bus Guardian Schedule Monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253
C.12 System Parameters and Configuration Constraints. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254
         C.12.1 System Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254
         C.12.2 Configuration Constraints. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254

                                              Appendix D
                                         Index of Registers

                         MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                              11
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                MFR4200 Data Sheet, Rev. 0

12                                          Freescale Semiconductor
                         List of Figures

Figure Number            Title                       Page

Figure 1-1.   Order Part Number Coding. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
Figure 2-1.   MFR4200 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Figure 2-2.   Pin Assignments for MFR4200 in 64-pin LQFP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
Figure 2-3.   Pierce Oscillator Connections. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
Figure 2-4.   External Clock Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Figure 2-5.   Clock Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
Figure 2-6.   CLKOUT Generation During Power-on Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
Figure 2-7.   CLKOUT Generation during Low Voltage Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
Figure 2-8.   CLKOUT Generation During External Hard Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
Figure 2-9.   Example: Connecting a FlexRay Optical/Electrical PHY to the MFR4200. . . . . . . . . . . 50
Figure 2-10.  Example: Connecting an RS485 PHY to the MFR4200. . . . . . . . . . . . . . . . . . . . . . . . . . 50
Figure 3-1.   Key to Register Diagrams. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
Figure 3-2.   Module Version Register 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
Figure 3-3.   Module Version Register 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
Figure 3-4.   Magic Number Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
Figure 3-5.   Module Configuration Register 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
Figure 3-6.   Module Configuration Register 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
Figure 3-7.   Host Interface Pins Drive Strength Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
Figure 3-8.   Physical Layer Pins Drive Strength Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
Figure 3-9.   Host Interface Pins Pullup/down Enable Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
Figure 3-10.  Host Interface Pins Pullup/down Control Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
Figure 3-11.  Physical Layer Pins Pullup/down Enable Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
Figure 3-12.  Physical Layer Pins Pullup/down Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Figure 3-13.  Voltage Regulator Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Figure 3-14.  Bit Duration Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
Figure 3-15.  Delay Compensation Channel A Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Figure 3-16.  Delay Compensation Channel B Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Figure 3-17.  Cluster Drift Damping Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
Figure 3-18.  Maximum Sync Frames Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
Figure 3-19.  Nominal Macrotick Length Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
Figure 3-20.  Microticks Per Cycle Low Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
Figure 3-21.  Microticks Per Cycle High Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

                         MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                              13
Figure Number  Title                       Page

Figure 3-22.  Static Slot Length Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
Figure 3-23.  Number of Static Slots Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
Figure 3-24.  Static Payload Length Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
Figure 3-25.  Minislot Length Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
Figure 3-26.  Minislot Action Point Offset Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
Figure 3-27.  Static Slot Action Point Offset Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
Figure 3-28.  Latest Dynamic Transmission Start Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
Figure 3-29.  Maximum Payload Length Dynamic Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
Figure 3-30.  Symbol Window Configuration Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
Figure 3-31.  Network Idle Time Configuration Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
Figure 3-32.  Cycle Length Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
Figure 3-33.  Maximum Cycle Length Deviation Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
Figure 3-34.  External Offset Correction Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
Figure 3-35.  External Rate Correction Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
Figure 3-36.  External Correction Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
Figure 3-37.  Maximum Offset Correction Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
Figure 3-38.  Maximum Rate Correction Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Figure 3-39.  Coldstart Maximum Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Figure 3-40.  Transmit Start Sequence Length Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
Figure 3-41.  Network Management Vector Length Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
Figure 3-42.  Sync Frame Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
Figure 3-43.  Sync Frame Header Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
Figure 3-44.  Bus Guardian Tick Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
Figure 3-45.  Delay Counter Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
Figure 3-46.  Debug Port Control Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
Figure 3-47.  Start of Offset Correction Cycle Time Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
Figure 3-48.  Idle Detection Length Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
Figure 3-49.  Symbol Window Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
Figure 3-50.  Wakeup Mechanism Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
Figure 3-51.  Wakeup Symbol TX Idle Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
Figure 3-52.  Wakeup Symbol TX Low Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
Figure 3-53.  Listen Timeout With Noise Length Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
Figure 3-54.  Protocol State Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
Figure 3-55.  Current Cycle Counter Value Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
Figure 3-56.  Current Macrotick Counter Value Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

               MFR4200 Data Sheet, Rev. 0

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Figure 3-57.  Offset Correction Value Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
Figure 3-58.  Rate Correction Value Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
Figure 3-59.  Global Network Management Vector n Register, n = [0:5] . . . . . . . . . . . . . . . . . . . . . . . 96
Figure 3-60.  Symbol Window Status Channel A Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Figure 3-61.  Symbol Window Status Channel B Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
Figure 3-62.  Bus Guardian Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
Figure 3-63.  Startup Interrupt Enable Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
Figure 3-64.  Maximum Odd Cycles Without Clock Correction Fatal Register . . . . . . . . . . . . . . . . . 101
Figure 3-65.  Maximum Odd Cycles Without Clock Correction Passive Register . . . . . . . . . . . . . . . 101
Figure 3-66.  Channel Status Error Counter n Register, n = [0:1] . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
Figure 3-67.  Interrupt Enable Register 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
Figure 3-68.  Slot Status Selection n Register, n = [0:3] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
Figure 3-69.  Slot Status Counter n Register, n = [0:7] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
Figure 3-70.  Slot Status Counter Condition n Register, n = [0:7] . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
Figure 3-71.  Slot Status Counter Incrementation Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Figure 3-72.  Slot Status Counter Interrupt Mask Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Figure 3-73.  Receive Buffer Interrupt Vector Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
Figure 3-74.  Transmit Buffer Interrupt Vector Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
Figure 3-75.  CHI Error Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
Figure 3-76.  Clock Correction Failed Counter Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
Figure 3-77.  Error Handling Level Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
Figure 3-78.  Interrupt Status Register 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
Figure 3-79.  Startup Interrupt Status Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
Figure 3-80.  Slot Status n Register, n = [0:7] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
Figure 3-81.  Odd Sync Frame ID n Register, n = [0:15]. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
Figure 3-82.  Even Sync Frame ID n Register, n = [0:15] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
Figure 3-83.  Odd Measurement Channel A n Register, n = [0:15] . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
Figure 3-84.  Odd Measurement Channel B n Register, n = [0:15] . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
Figure 3-85.  Even Measurement Channel A n Register, n = [0:15] . . . . . . . . . . . . . . . . . . . . . . . . . . 122
Figure 3-86.  Even Measurement Channel B n Register, n = [0:15] . . . . . . . . . . . . . . . . . . . . . . . . . . 123
Figure 3-87.  Even Measurement Counter Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
Figure 3-88.  Odd Measurement Counter Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
Figure 3-89.  FIFO Size Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
Figure 3-90.  Message Buffer Control, Configuration and Status n Register, n = [0:58] . . . . . . . . . . 126
Figure 3-91.  Active Transmit Buffer Frame ID Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

                         MFR4200 Data Sheet, Rev. 0

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Figure Number  Title                       Page

Figure 3-92. Active Transmit Buffer Cycle Counter and Payload Length Register . . . . . . . . . . . . . . 127
Figure 3-93. Active Transmit Buffer Header CRC Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
Figure 3-94. Active Transmit Buffer Data n Register, n = [0:15] . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
Figure 3-95. Active Transmit Buffer Message Buffer Slot Status Vector Register . . . . . . . . . . . . . . 128
Figure 3-96. Active Receive Buffer Frame ID Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
Figure 3-97. Active Receive Buffer Cycle Counter and Payload Length Register . . . . . . . . . . . . . . . 129
Figure 3-98. Active Receive Buffer Header CRC Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
Figure 3-99. Active Receive Buffer Data n Register, n = [0:15]. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
Figure 3-100. Active Receive Buffer Message Buffer Slot Status Vector Register . . . . . . . . . . . . . . . 131
Figure 3-101. Active FIFO Buffer Frame ID Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131
Figure 3-102. Active FIFO Buffer Cycle Counter and Payload Length Register . . . . . . . . . . . . . . . . . 132
Figure 3-103. Active FIFO Buffer Header CRC Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132
Figure 3-104. Active FIFO Buffer Data n Register, n = [0:15]. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
Figure 3-105. Active FIFO Buffer Message Buffer Slot Status Vector Register . . . . . . . . . . . . . . . . . 133
Figure 3-106. Sync Frame Acceptance Filter Value Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
Figure 3-107. Sync Frame Acceptance Filter Mask Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
Figure 3-108. Sync Frame Rejection Filter Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
Figure 3-109. Cycle Counter Filter n Register, n = [0:58] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
Figure 3-110. FIFO Acceptance Filter Message ID Value Register . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
Figure 3-111. FIFO Acceptance Filter Message ID Mask Register . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
Figure 3-112. FIFO Acceptance/Rejection Filter Channel Register . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
Figure 3-113. FIFO Rejection Filter Frame ID Value Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
Figure 3-114. FIFO Rejection Filter Frame ID Mask Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
Figure 3-115. Timer Interrupt Configuration Register 0 Cycle Set . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
Figure 3-116. Timer Interrupt Configuration Register 0 Macrotick Offset . . . . . . . . . . . . . . . . . . . . . 140
Figure 3-117. Timer Interrupt Configuration Register 1 Cycle Set . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
Figure 3-118. Timer Interrupt Configuration Register 1 High . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
Figure 3-119. Transmit Message Buffer Slot Status Vector . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
Figure 3-120. Receive and Receive FIFO Message Buffer Slot Status Vector. . . . . . . . . . . . . . . . . . . 147
Figure 3-121. BUFCSnR of a Receive Message Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
Figure 3-122. BUFCSnR of a Transmit Message Single Buffer for the Dynamic Segment. . . . . . . . . 150
Figure 3-123. BUFCSnR of a Host Part Transmit Message Buffer of a Double Tx Buffer

                  for the Dynamic Segment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
Figure 3-124. BUFCSnR of a Host Part Transmit Message Buffer of a Double Tx Buffer

                  for the Static Segment. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151

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Figure Number            Title                       Page

Figure 3-125. BUFCSnR of a Single Transmit Message Buffer for the Static Segment . . . . . . . . . . . 151
Figure 3-126. BUFCSnR of a CC Part Transmit Message Buffer of a Double Tx Buffer

                  for Dynamic and Static Segment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
Figure 3-127. BUFCSnR of FIFO Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
Figure 3-128. CCFnR, Transmit and Receive Message Buffer Filter Registers . . . . . . . . . . . . . . . . . . 158
Figure 3-129. CCFnR, CC Part Buffer of a Double Transmit Message Buffer Filter Registers. . . . . . 158
Figure 3-130. CCFnR, FIFO Buffer Filter Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
Figure 3-131. Buffer Control, Configuration, Status/Filtering Register Set for Transmit/Receive

                  Buffers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
Figure 3-132. Buffer Control, Configuration, Status/Filtering Register Set for Receive FIFO Buffers 163
Figure 3-133. Buffer Busy Bit Timing for a Transmit Message Buffer . . . . . . . . . . . . . . . . . . . . . . . . 165
Figure 3-134. Example of a Buffer Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170
Figure 3-135. Transition Scheme Between Different Buffer Types Depending on Operational

                  Mode of CC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
Figure 3-136. Operations During a Frame Reception . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175
Figure 3-137. Operations with a Single Transmit Message Buffer during an Event Type of

                  Transmission for a Static Segment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180
Figure 3-138. Double Transmit Message Buffer Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181
Figure 3-139. Doubled Buffer Data Collection with State Driven Transmit Operation . . . . . . . . . . . . 184
Figure 3-140. Doubled Buffer Data collection with Event Driven Transmit Operation . . . . . . . . . . . . 185
Figure 3-141. FIFO Status (Empty, Not Empty, Overrun) -- Example of FIFO with Three

                  Message Buffers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
Figure 3-142. Connecting MFR4200 to MPC5xx Using the AMI (Example) . . . . . . . . . . . . . . . . . . . 190
Figure 3-143. Connecting MFR4200 to MAC71xx Using the AMI (Example) . . . . . . . . . . . . . . . . . . 191
Figure 3-144. Connecting MFR4200 to DSP56F83x (Hawk) Using the AMI (Example) . . . . . . . . . . 191
Figure 3-145. FlexRay CC to HCS12 Device Connection with HCS12 EBI Paged Mode Support. . . 193
Figure 3-146. FlexRay CC to HCS12 Device Connection with HCS12 EBI Unpaged Mode Support 194
Figure 3-147. HCS12 interface Address Decoding and Internal CS Signal Generation . . . . . . . . . . . . 195
Figure 3-148. Timing Diagram of CC State Transition from Configuration State to Normal State . . . 200
Figure 3-149. Start of Communication Cycle and Start of Offset Correction Functions Timing . . . . . 204
Figure 3-150. Timing for Debug Functions with Three EXTAL or CC_CLK Clock Cycles

                  of High State (Logic "1") . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204
Figure 3-151. Slot Start in Static Segment Function Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
Figure 4-1. VREG3V3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208
Figure 5-1. Power-on Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
Figure 5-2. Low Voltage Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
Figure 5-3. External Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216

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Figure Number  Title                       Page

Figure A-1.  Voltage Regulator -- Chip Power-up and Voltage Drops (not scaled) . . . . . . . . . . . . . 230
Figure A-2.  AMI Interface Read and Write Timing Diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233
Figure A-3.  AMI Interface Write-after-Read Transactions Timing Diagram . . . . . . . . . . . . . . . . . . 234
Figure A-4.  AMI Interface Read-after-Write Transactions Timing Diagram . . . . . . . . . . . . . . . . . . 234
Figure A-5.  HCS12 Interface Read/write Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236
Figure B-1.  64-pin LQFP Mechanical Dimensions (Case N 840F-02) (Page 1) . . . . . . . . . . . . . . . . 239
Figure B-2.  64-pin LQFP Mechanical Dimensions (Case N 840F-02) (Page 2) . . . . . . . . . . . . . . . . 240
Figure B-3.  64-pin LQFP Mechanical Dimensions (Case N 840F-02) (Page 3) . . . . . . . . . . . . . . . . 241
Figure C-1.  Recommended PCB Layout (64-pin LQFP) for Standard Pierce Oscillator Mode . . . . 244
Figure C-1.  Protocol Operation Control (POC) - 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246
Figure C-2.  Protocol Operation Control (POC) - 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247
Figure C-3.  POC -- Normal Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248
Figure C-4.  POC -- Passive Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249

               MFR4200 Data Sheet, Rev. 0

18                                         Freescale Semiconductor
                         List of Tables

Table Number             Title                       Page

Table 1-1. Acronyms and Abbreviations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Table 1-2. Notational Conventions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Table 2-1. Interface Selection. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Table 2-2. Clockout Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
Table 2-3. Bus Driver Type Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
Table 2-4. Voltage Regulator VDDR Connection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Table 2-5. Device Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
Table 2-6. Assigned Part ID Numbers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
Table 2-7. Pin Functions and Signal Properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
Table 2-8. MFR4200 Power and Ground Connection Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Table 2-9. Recommended Pullup/down Resistor Values for IF_SEL[0:1] and CLK_S[0:1] Inputs . . 46
Table 3-1. Register Map Summary. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
Table 3-2. Bus Driver Type Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
Table 3-3. Encoding of Debug Port Control Fields CNTRL[7:4] and CNTRL[3:0] . . . . . . . . . . . . . . 88
Table 3-4. CC State Coding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
Table 3-5. Mapping between Receive Message Buffer Payload Bytes and GNMVnR Registers . . . . 96
Table 3-6. Channel Configuration for SSCCnR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
Table 3-7. Error Handling Level Coding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
Table 3-8. Mapping between SSSnR and SSnR. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
Table 3-9. FIFO Size . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
Table 3-10. FIFO Channel Filtering Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
Table 3-11. Receive Message Buffer Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
Table 3-12. Receive FIFO Message Buffer Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Table 3-13. Transmit Message Buffer Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Table 3-14. Mapping between Buffer Layout and Active Receive/Transmit/FIFO Message Buffers. 143
Table 3-15. Channel Filtering Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
Table 3-16. CC Buffer Fields Accessibility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
Table 3-17. Double Transmit Message Buffer Data Collection with State Driven Transmit

                Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183
Table 3-18. Double Transmit Message Buffer Data Collection with Event Driven Transmit

                Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186
Table 3-19. FlexRay CC MCU Interface Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189
Table 3-20. AMI Interface Signals and Pins Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192

                         MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                              19
Table Number  Title                       Page

Table 3-21. HCS12 Interface Signal and Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196
Table 3-22. CLKOUT Frequency Selection. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197
Table 3-23. Debug Port Functions Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Table 4-1. VREG3V3V2 -- Signal Properties. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209
Table 4-2. VREG3V3V2 -- Reset Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211
Table 5-1. MFR4200 Pins Relevant to the CRG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
Table A-1. Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Table A-2. ESD and Latch-up Test Conditions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222
Table A-3. ESD and Latch-up Protection Characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222
Table A-4. Operating Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
Table A-5. Thermal Package Simulation Details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225
Table A-6. 5V I/O Characteristics (VDD5 = 5V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
Table A-7. 3.3V I/O Characteristics (VDD5 = 3.3V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
Table A-8. Supply Current Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228
Table A-9. Voltage Regulator - Operating Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229
Table A-10. Voltage Regulator Recommended Capacitive Loads . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230
Table A-11. Startup Characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231
Table A-12. Oscillator Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232
Table A-13. AMI Interface AC Switching Characteristics over the Operating Range . . . . . . . . . . . . 235
Table A-14. HCS12 Interface Timing Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237
Table C-1. Suggested External Component Values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243

              MFR4200 Data Sheet, Rev. 0

20                                        Freescale Semiconductor
Chapter 1
Introduction

This data sheet provides information on a system that includes the MFR4200 FlexRay Communication
Controller Module.

1.1 Audience

This data sheet is intended for application and system hardware developers who wish to develop products
for the FlexRay MFR4200. It is assumed that the reader understands FlexRay protocol functionality and
microcontroller system design.

1.2 Additional Reading

For additional reading that provides background to, or supplements, the information in this manual:
    Appendix C, "MFR4200 Protocol Implementation Document"
    For more information about the FlexRay protocol, refer to the following document:
         -- FlexRay Communications System Protocol Specification V1.1, FlexRay Consortium, 2004.
    For more information about Philips Bus Guardian and Bus Driver devices, refer to the following
         documents:
         -- FlexRay Electrical Physical Layer Specification, v1.5, FlexRay Consortium, 2004,
         -- FlexRay Bus Guardian Preliminary Functional Specification, v1.9, FlexRay Consortium, June
             2004.
    For more information about RS485 transceivers:
         -- About the MAX3078 transceiver (IDLE state coded as "1")
             http://pdfserv.maxim-ic.com/en/ds/MAX3070E-MAX3079E.pdf
         -- About the MAX3485 transceiver (IDLE state coded as "0")
             http://pdfserv.maxim-ic.com/en/ds/MAX3483-MAX3491.pdf
    For more information about the Power PC interface, refer to the Freescale products section at
         www.freescale.com.
    For more information about M9HCS12 Family devices and M9HCS12 programming, refer to the
         Freescale Products section at www.freescale.com.

                         MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                              21
Introduction

1.3 Terminology

                                                Table 1-1. Acronyms and Abbreviations

    Term            Meaning

AMI                 Asynchronous memory interface
BG                  Bus guardian
CC                  Communication controller (an alternative term for the MFR4200)
ceil                Function ceil(x) returns the nearest integer greater than or equal to x
Cycle length in T  The actual length of a cycle in T for the ideal controller ( 0 ppm)
EBI                 External bus interface
FSS                 Frame start sequence
Host                The FlexRay CC host MCU
LSB                 Less/least significant bit
MCU                 Microcontroller
MSB                 More/most significant bit
MT                  Macrotick
T                  Microtick
NIT                 Network idle time
PHY                 Physical interface
PS                  FlexRay Communications System Protocol Specification
PWD                 Protocol working document
RX                  Reception
TCU                 Time control unit
TX                  Transmission
TDMA                Time division multiplex access

active-high                                  Table 1-2. Notational Conventions
active-low
                    Names of signals that are active-high are shown in upper case text, without a `#' symbol at the end.
asserted            Active-high signals are asserted (active) when they are high and negated when they are low.
negated
set                 A `#' symbol at the end of a signal name indicates that the signal is active-low.
clear               An active-low signal is asserted (active) when it is at the logic low level and is negated when it is at the
                    logic high level.

                    A signal that is asserted is in its active logic state. An active-low signal changes from high to low when
                    asserted; an active-high signal changes from low to high when asserted.

                    A signal that is negated is in its inactive logic state. An active-low signal changes from low tohigh when
                    negated; an active-high signal changes fromhigh to low when negated.

                    To set a bit means to establish logic level one on the bit.

                    To clear a bit means to establish logic level zero on the bit.

                    MFR4200 Data Sheet, Rev. 0

22                                                                                           Freescale Semiconductor
0x0F                                                                                                                                   Part Number Coding
0b0011
x                       Table 1-2. Notational Conventions (continued)
        The prefix "0x" denotes a hexadecimal number.
==      The prefix "0x" denotes a binary number.
        In certain contexts, such as a signal encoding, this indicates "don't care". For example, if a field is binary
        encoded 0bx001, the state of the first bit is "don't care".
        Used in equations, this symbol signifies comparison.

1.4 Part Number Coding

P FR 4200 M PB 40

                         Speed Option        40 = 40 MHz
                         Package Option      PB = 64-pin LQFP
                                             AE = 64-pin Lead Free / Halide Free LQFP
                         Temperature Option  M = -40oC to +125oC
                         Device Title
                         Controller Family   P = Engineering Sample
                         Qualification       M = Qualified part

                         Figure 1-1. Order Part Number Coding

                         MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                23
Introduction

              MFR4200 Data Sheet, Rev. 0

24                                        Freescale Semiconductor
                                                     Introduction

Chapter 2
Device Overview

2.1 Introduction

The FlexRay Communication Controller MFR4200 implements the FlexRay protocol in accordance with
Appendix C, "MFR4200 Protocol Implementation Document". This appendix refers to FlexRay
Communications System Protocol Specification V1.1 for most protocol mechanisms, and complements
the protocol specification where necessary.

The controller host interface (CHI) of the FlexRay Communication Controller MFR4200 is implemented
in accordance with Chapter 3, "MFR4200 FlexRay Communication Controller".

2.1.1 Features

The following list of features is not comprehensive, but is a selection of the most important features.
Detailed descriptions of the protocol and the CHI features are provided in the following.

    Chapter 3, "MFR4200 FlexRay Communication Controller"
    Appendix C, "MFR4200 Protocol Implementation Document"

The most important features are:
    Bit rate up to a maximum of 10 Mbit/sec on each of two channels.
    59 message buffers, each with a payload of up to 32 bytes of data.
    FlexRay frames with up to 254 payload data bytes. Padding is used for FlexRay payload data that
         exceeds the 32-byte data size boundary.
    One configurable receive FIFO.
    Each message buffer configurable as a receive message buffer, or as a transmit message buffer
         (single or double), or as part of the receive FIFO.
    Two receive shadow message buffers available to each channel.
    Message buffer configurable with state or event semantics.
    Flexible error signaling mechanism providing eight configurable counters, slot status indicators
         and interrupts.
    Internal measured time difference values used for clock synchronization can be read via the CHI.
    The status of up to four slots can be observed independently of the communication controller
         receive buffers.
    The host accesses all message buffers by means of three active message buffers (active transmit
         message buffer, active message receive buffer, and active receive FIFO buffer) in the CHI.
    Configurable message filtering based on frame ID, cycle counter, and channel, for transmit and
         receive message buffers.
    Configurable message filtering based on frame ID, channel, and message ID, for the receive FIFO.
    Duration of the communication cycle configurable in microticks.

                         MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                              25
Device Overview

2.1.2 Implementation Details and Constraints

    The MFR4200 provides two hardware selectable host interfaces:
         -- HCS12 interface, for direct connection to Freescale's HCS12 family of microcontrollers.
             The HCS12 interface clock signal used to synchronize data transfer can run at a maximum rate
             of 8 MHz.
         -- Asynchronous memory interface (AMI), for asynchronous connection to microcontrollers.

    Internal 40 MHz quartz oscillator.
    Internal voltage regulator for the digital logic and the oscillator.
    Hardware selectable clock output to drive external host devices: Disabled/4/10/40 MHz.
    Maskable interrupt sources available over one interrupt output line.
    Glueless electrical physical layer interface compatible with dedicated FlexRay physical layer.

         Industry standard RS485 physical layer device can be used with additional glue logic.
    Two pins have multiplexed strobe functions.

                                                           NOTE
                  Refer to Chapter 3, "MFR4200 FlexRay Communication Controller" for
                  more implementation details and constraints.

2.1.3 Modes of Operation

                                                           NOTE
                  This section depicts only the MFR4200 device modes, not the FlexRay
                  protocol operating modes of the MFR4200 FlexRay module. Refer to
                  Chapter 3, "MFR4200 FlexRay Communication Controller for more
                  information on the FlexRay module operating modes.

Only one user mode is available on the MFR4200 -- normal operating mode.

In normal operating mode, the selections described below are possible.

2.1.3.1 Interface Selection
The external interface is selected by means of the IF_SEL[0:1] pins, as shown in Table 2-1.

                                                       Table 2-1. Interface Selection

             Pin

    IF_SEL0       IF_SEL1                          Interface

    0             0        Reserved
                           HCS12 synchronous interface
    0             1        Asynchronous Memory Interface
                           Reserved
    1             0

    1             1

                  MFR4200 Data Sheet, Rev. 0

26                                                            Freescale Semiconductor
                                                                                            Introduction

                                         NOTE
As the IF_SEL[0:1] signals share pins with physical layer interface signals,
the interface type must be selected using either pullup or pulldown resistors.

IF_SEL[0:1] signals are inputs during the internal reset sequence and are
latched by the internal reset signal level. Refer to Chapter 5, "Clocks and
Reset Generator" for more information.

2.1.3.2 Clockout Selection
The CLK_S[0:1] pins select the CLKOUT pin output clock frequency or disable the output clock.

                                                       Table 2-2. Clockout Selection

                                 Pin

                         CLK_S0       CLK_S1                         CLKOUT Function

                         0            0             4 MHz output
                                                    10 MHz output
                         1            0             40 MHz output
                                                    Disabled (CLKOUT output is "0")
                         0            1

                         1            1

                                         NOTE

As CLK_S[0:1] signals share pins with physical layer interface signals, the
CLKOUT function must be selected using either pullup or pulldown
resistors.

CLK_S[0:1] signals are inputs during the internal reset sequence and are
latched by the internal reset signal level. Refer to Chapter 5, "Clocks and
Reset Generator for more information.

2.1.3.3 Bus Driver Type Selection

The SCM[0:1] bits of the MCR0 register (see Chapter 3, "MFR4200 FlexRay Communication Controller)
select the bus driver type.

                                                  Table 2-3. Bus Driver Type Selection

                                 Driver Type               SCM1                       SCM0

                         RS485 (IDLE state coded as '0')1  0                          0

                            Optical/Electrical PHY         0                          1

                                 Reserved                  1                          0

                         RS485 (IDLE state coded as '1')1  1                          1

1 Refer to Section 1.2, "Additional Reading" for more information on RS485.

                                      MFR4200 Data Sheet, Rev. 0

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Device Overview

                                                           NOTE
                  It is not possible to mix in a cluster or per channel:
                   Different RS485;
                   RS485 and Optical/Electrical PHY.

2.1.3.4  Internal VREG Enable/Disable Selection

         Table 2-4. Voltage Regulator VDDR Connection

         VDDR                                            Description

         Supplied with VDD51  Internal Voltage Regulator enabled

         Tied to ground       Internal Voltage Regulator disabled

         1 Refer to Section A.1.7, "Operating Conditions" for the VDD5

2.1.4 Block Diagram

Figure 2-1 shows a block diagram of the MFR4200 device.

                              MFR4200 Data Sheet, Rev. 0

28                                                                        Freescale Semiconductor
                                                                                                  Introduction

                                   VDDR   Voltage Regulator                     VDDA
                                   VSSR                                         VSSA
                                VDD2_5
                                VSS2_5    Oscillator           Clock and Reset
                                                             Generation Module
                           RESET#
                                    XTAL   HCS12        Asynchronous            D1/PAD14
                                          Interface   Memory Interface          D0/PAD15
                    EXTAL/CC_CLK                                                D2/PAD13
                              VDDOSC           Host Interface                   D3/PAD12
                              VSSOSC                                            D4/PAD11
                                                                                D5/PAD10
                        A1/XADDR19                                              D6/PAD9
                        A2/XADDR18                                              D7/PAD8
                        A3/XADDR17                                              D8/PAD7
                        A4/XADDR16                                              D9/PAD6
                        A5/XADDR15                                              D10/PAD5
                        A6/XADDR14                                              D11/PAD4
                                                                                D12/PAD3
                               A7/ACS0                                          D13/PAD2
                               A8/ACS1                                          D14/PAD1
                               A9/ACS2                                          D15/PAD0
                            OE#/ACS3
                                          Receiver Channel A
                                   ACS4
                                   ACS5   Receiver Channel B
                      WE#/RW_CC#
                          CE#/LSTRB       Transmitter Channel A
                             ECLK_CC
                              INT_CC#     Transmitter Channel B
            RXD_BG1/RXD1_485
                                    BGE1  TCU                Debug Strobe

            RXD_BG2/RXD2_485              External Clock Generator
                                   BGE2

TXD_BG1/TXD1_485/IF_SEL1
             TXEN1#/ TXE1_485#

             TXD_BG2/TXD2_485
             TXEN2#/ TXE2_485#

                           MT/CLK_S1
              ARM/DBG1/CLK_S0
              BGT/DBG2/IF_SEL0

                       CLKOCULTK/OTMUT0

                                    TEST

Supply Pins                 VREG input       Internal Logic         Oscillator        I/O Driver
VREG input analog
                         VDDR             VDD2_5               VDDOSC           VDDX[1..4]
VDDA                     VSSR             VSS2_5               VSSOSC           VSSX[1..4]
VSSA

                                          Figure 2-1. MFR4200 Block Diagram

                                          MFR4200 Data Sheet, Rev. 0

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Device Overview

2.1.5 Memory Map

Table 2-5 shows the device memory map of the MFR4200 after a hard reset.

                                                      Table 2-5. Device Memory Map

    Address (Hex)                                            Module                 Size (bytes)
     0x0000x018   General Control Registers                                              26
    0x01A0x01E    Acceptance Filter Registers                                             6
    0x0240x04A    General Control Registers                                              40
    0x04C0x082    Slot Status Registers                                                  56
    0x0840x0FE    General Control Registers                                             124
     0x1000x126   Active Receive FIFO Buffer                                             40
    0x1280x13E    Reserved, read-only location                                           24
     0x1400x166   Active Receive Message Buffer                                          40
    0x1680x17E    Reserved, read-only location                                           24
    0x1800x1A6    Active Transmit Message Buffer                                         40
    0x1A80x1FE    Reserved, read-only location                                           88
    0x2000x2FE    Buffer Control, Configuration and Status Registers,                   256
                   Cycle Counter Filters Registers
    0x3000x31E    Reserved, read-only location                                           32
    0x3200x3FE    General Status Registers                                              224

The FlexRay block defines the MFR4200 address memory map. Refer to Chapter 3, "MFR4200 FlexRay
Communication Controller for the detailed register map.

                   MFR4200 Data Sheet, Rev. 0

30                                                                                  Freescale Semiconductor
                                                                                       Signal Descriptions

2.1.6 Part ID Assignments

The part ID is located in two 16-bit registers, MVR0 and MVR1, at addresses 0x002 and 0x098 (see
Chapter 3, "MFR4200 FlexRay Communication Controller). This read-only value is a unique part ID for
each revision of the chip. Table 2-6 shows the assigned part ID number.

                                                  Table 2-6. Assigned Part ID Numbers

                                                                             Part ID1

Device                     Mask Set Number

                                                                     MVR0              MVR1

MFR4200                    0L60X                                     0x9042            0x0000

MFR4200                    1L60X                                     0x9042            0x0001

1 The coding is as follows (see also the MVR0 and MVR1 register descriptions in Chapter 3, "MFR4200
   FlexRay Communication Controller):

MVR0:
Bit 15-12: Major release of the FlexRay block in the MFR4200 device
Bit 11-08: Minor release of the FlexRay block in the MFR4200 device
Bit 07-00: Device Part ID1

MVR1:
Bit 15-08: Device Part ID2.
Bit 07-04: Major release of the MFR4200 device.
Bit 03-00: Minor release of the MFR4200 device.

2.2 Signal Descriptions

This section describes the signals that connect off-chip. It includes a pinout diagram, a table of signal
properties, and a detailed discussion of each signal.

2.2.1 System Pinout

The MFR4200 is available in a 64-pin low profile quad flat package (LQFP). Most pins perform two or
more functions, as described in Section 2.2.2, "Pin Functions and Signal Properties". Figure 2-2 shows the
pin assignments.

                           MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                    31
Device Overview

                        INT_CC#     CLKOUT   D8/PAD7  D7/PAD8  VSS2_5   VDD2_5   D6/PAD9  D5/PAD10      D4/PAD11  D3/PAD12  VDDX3     VSSX3  ECLK_CC    D2/PAD13   VDDA   VSSA

                        64          63       62       61       60       59       58       57            56        55        54        53     52         51         50     49                  MT/CLK_S12

                 TEST   1                                                                                                                                                       48

    D9/PAD6             2                                                                                                                                                       47            ARM/DBG11/CLK_S02

    D10/PAD5            3                                                                                                                                                       46            BGE2

    D11/PAD4            4                                                                                                                                                       45            TXD_BG2/TXD2_485

    D12/PAD3            5                                                                                                                                                       44            TXEN2#TXE2_485#

    D13/PAD2            6                                                                                                                                                       43            RXD_BG2/RXD2_485

    D14/PAD1            7                                                                                                                                                       42            BGE1

                 VDDX1  8                                                                                                                                                       41            TXD_BG1/TXD1_485/IF_SEL12

                 VSSX1  9                                                                                                                                                       40            D1/PAD14

    D15/PAD0            10                                                                                                                                                      39            D0/PAD15

    A1/XADDR19          11                                                                                                                                                      38            VSSX2

    A2/XADDR18          12                                                                                                                                                      37            VDDX2

    A3/XADDR17          13                                                                                                                                                      36            TXEN1#/TXE1_485#

    A4/XADDR16          14                                                                                                                                                      35            VDDX4

    A5/XADDR15          15                                                                                                                                                      34            ACS5

    RESET#              1617        18       19       20       21       22       23       24            25        26        27        28     29         30         31     32    33            RXD_BG1/RXD1_485

                        A6/XADDR14  A7/ACS0  VSSR     VDDR     A8/ACS1  A9/ACS2  VSSOSC   EXTAL/CC_CLK  XTAL      VDDOSC    OE#/ACS3  ACS4   CE#/LSTRB  WE#/RW_CC  VSSX4  BGT/DBG21/IF_SEL02

              Notes:
              1 One of the following internal signals can be output through the DBG1 or DBG2 pin:

                  PCS, SSS, RAGFB, MSS, DSSB, SFB, RCFB, SCC, RAGFA, MTS, SOC, DSSA, SFA, RCFA. (See
                  Table 3-3 and Table 3-23.)
              2 CLK_S[1:0] and IF_SEL[1:0] are inputs during the internal reset sequence, and are latched by the
                  internal reset signal level.

                                   Figure 2-2. Pin Assignments for MFR4200 in 64-pin LQFP

2.2.2 Pin Functions and Signal Properties

Table 2-7 provides a summary of all pin functions and signal properties shown in Figure 2-2.

                                                                                MFR4200 Data Sheet, Rev. 0

32                                                                                                                                                                                                        Freescale Semiconductor
                                                                                     Signal Descriptions

                         Table 2-7. Pin Functions and Signal Properties

Pin Pin1  Pin1           Pin1    Powered In/  Pin Re                  Functional Description

N Function1 Function2 Function3  by    Out type2,3 set

                                       Host Interface Pins

11  A1    XADDR19        -       VDDX I       PC            - AMI address bus / HCS12 expanded address

                                                             lines. A1= LSB of the AMI address bus.

12  A2    XADDR18        -       VDDX I       PC            - AMI address bus / HCS12 expanded address

                                                             lines.

13  A3    XADDR17        -       VDDX I       PC            - AMI address bus / HCS12 expanded address

                                                             lines.

14  A4    XADDR16        -       VDDX I       PC            - AMI address bus / HCS12 expanded address

                                                             lines.

15  A5    XADDR15        -       VDDX I       PC            - AMI address bus / HCS12 expanded address

                                                             lines.

17  A6    XADDR14        -       VDDX I       PC            - AMI address bus / HCS12 expanded address

                                                             lines. XADDR14 = LSB of the HCS12 expanded

                                                             address lines

18  A7    ACS0           -       VDDX I       PC            - AMI address bus / HCS12 address select

                                                             inputs.

21  A8    ACS1           -       VDDX I       PC            - AMI address bus / HCS12 address select

                                                             inputs.

22  A9    ACS2           -       VDDX I       PC            - AMI address bus / HCS12 address select

                                                             inputs.

27 OE#4   ACS3           -       VDDX I       PC            - AMI read output enable signal / HCS12 address

                                                             select input.

28 ACS4   -              -       VDDX I       PC            - HCS12 address select inputs.

34 ACS5   -              -       VDDX I       PC            - HCS12 address select inputs. MSB of the

                                                             address select inputs.

10 D15    PAD0           -       VDDX  I/O Z/DC/PC Z AMI data bus / HCS12 multiplexed address/data
                                                                   bus. PAD0 is the LSB of the HCS12
                                                                   address/data bus.

7   D14   PAD1           -       VDDX I/O Z/DC/PC Z AMI data bus / HCS12 multiplexed address/data
                                                                           bus.

6   D13   PAD2           -       VDDX I/O Z/DC/PC Z AMI data bus / HCS12 multiplexed address/data
                                                                           bus.

5   D12   PAD3           -       VDDX I/O Z/DC/PC Z AMI data bus / HCS12 multiplexed address/data
                                                                           bus.

4   D11   PAD4           -       VDDX I/O Z/DC/PC Z AMI data bus / HCS12 multiplexed address/data
                                                                           bus.

3   D10   PAD5           -       VDDX I/O Z/DC/PC Z AMI data bus / HCS12 multiplexed address/data
                                                                           bus.

2   D9    PAD6           -       VDDX I/O Z/DC/PC Z AMI data bus / HCS12 multiplexed address/data
                                                                           bus.

                                 MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                 33
Device Overview

                        Table 2-7. Pin Functions and Signal Properties (continued)

Pin Pin1         Pin1    Pin1    Powered In/  Pin Re                   Functional Description

N Function1 Function2 Function3  by    Out type2,3 set

62  D8           PAD7    -       VDDX I/O Z/DC/PC Z AMI data bus / HCS12 multiplexed address/data
                                                                           bus.

61  D7           PAD8    -       VDDX I/O Z/DC/PC Z AMI data bus / HCS12 multiplexed address/data
                                                                           bus.

58  D6           PAD9    -       VDDX I/O Z/DC/PC Z AMI data bus / HCS12 multiplexed address/data
                                                                           bus.

57  D5           PAD10   -       VDDX I/O Z/DC/PC Z AMI data bus / HCS12 multiplexed address/data
                                                                           bus.

56  D4           PAD11   -       VDDX I/O Z/DC/PC Z AMI data bus / HCS12 multiplexed address/data
                                                                           bus.

55  D3           PAD12   -       VDDX I/O Z/DC/PC Z AMI data bus / HCS12 multiplexed address/data
                                                                           bus.

51  D2           PAD13   -       VDDX I/O Z/DC/PC Z AMI data bus / HCS12 multiplexed address/data
                                                                           bus.

40  D1           PAD14   -       VDDX I/O Z/DC/PC Z AMI data bus / HCS12 multiplexed address/data
                                                                           bus.

39  D0           PAD15   -       VDDX I/O Z/DC/PC Z AMI data bus / HCS12 multiplexed address/data
                                                                           bus. D0 is the LSB of the AMI data bus

29 CE#           LSTRB   -       VDDX I       PC  - AMI chip select signal / HCS12 low-byte strobe

                                                               signal

30 WE#           RW_CC#  -       VDDX I       PC  - AMI write enable signal/ HCS12 read/write

                                                               select signal

52 ECLK_CC       -       -       VDDX I       PC  - HCS12 clock input

                                     Physical Layer Interface

32 BGT           DBG2 IF_SEL0    VDDX  I/O DC/PD - Bus Guardian Tick / Debug strobe point signal
                                                                   2/Host interface selection 0

48  MT           CLK_S1  -       VDDX I/O DC/PD - Bus Guardian Macrotick/Controller clock output
                                                                           select signal 1

47 ARM           DBG1 CLK_S0     VDDX  I/O DC/PD - Bus Guardian ARM signal / Debug strobe point
                                                                   signal1/Controller clock output select signal 0

33 RXD_BG1 RXD2_485      -       VDDX I       PC  - PHY Data receiver input / RS485 Data receiver

                                                               input

43 RXD_BG2 RXD2_485      -       VDDX I       PC  - PHY Data receiver input / RS485 Data receiver

                                                               input

36 TXEN1# TXE1_485#      -       VDDX O       DC  1 Transmit enable for PHY / Transmit enable for

                                                               RS485

44 TXEN2# TXE2_485#      -       VDDX O       DC  1 Transmit enable for PHY / Transmit enable for

                                                               RS485

                                 MFR4200 Data Sheet, Rev. 0

34                                                                                  Freescale Semiconductor
                                                                                          Signal Descriptions

                         Table 2-7. Pin Functions and Signal Properties (continued)

Pin Pin1     Pin1        Pin1     Powered In/  Pin Re                Functional Description

N Function1 Function2 Function3   by    Out type2,3 set

41 TXD_BG1 TXD1_485      IF_SEL1  VDDX  I/O DC/PD - PHY Data transmitter output / RS485 Data
                                                                    transmitter output / Host interface selection 1
                              -
45 TXD_BG2 TXD2_485               VDDX O       DC      0 PHY Data transmitter output / RS485 Data
                              -
                              -                               transmitter output

42 BGEN1     -                -   VDDX I       PC      - Bus Guardian Enable monitor input

46 BGEN2     -                -   VDDX I       PC      - Bus Guardian Enable monitor input
                              -
                              -         Clock Signals

63 CLKOUT    -                -   VDDX I/O DC          - Controller clock output selectable as disabled or
                              -                            4/10/40 MHz

                              -             Others
                              -
16 RESET#    -                -   VDDX I            -  - Hardware reset input
                              -
64 INT_CC#   -                -   VDDX O OD/DC 1 Controller interrupt output
                              -
1 TEST       -                -   VDDX I            -  - Must be tied to logic low in application.
                              -
                              -         Oscillator

24 EXTAL     CC_CLK           -   VDDOSC I          -  - Crystal driver / External clock pin
25 XTAL           -
                              -         I           -  - Crystal driver pin
                              -
                              -   Supply/Bypass Filter pins

8 VDDX1      -                -   -     -           -  - Supply voltage, I/O

37 VDDX2     -                    -     -           -  - Supply voltage, I/O

54 VDDX3     -                    -     -           -  - Supply voltage, I/O

35 VDDX4     -                    -     -           -  - Supply voltage, I/O

9 VSSX1      -                    -     -           -  - Supply voltage ground, I/O

38 VSSX2     -                    -     -           -  - Supply voltage ground, I/O

53 VSSX3     -                    -     -           -  - Supply voltage ground, I/O

31 VSSX4     -                    -     -           -  - Supply voltage ground, I/O

20 VDDR      -                    -     -           -  - Supply voltage, supply to pin drivers and

                                                              internal voltage regulator

19 VSSR      -                    -     -           -  - Supply voltage ground, ground to pin drivers

                                                              and internal voltage regulator

50 VDDA      -                    -     -           -  - Supply analog voltage

49 VSSA      -                    -     -           -  - Supply analog voltage ground

59 VDD2_5,4  -                    -     -           -  - Core voltage power supply output (nominally

                                                              2.5V)

60 VSS2_54   -                    -     -           -  - Core voltage ground output

                                  MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                              35
Device Overview

                       Table 2-7. Pin Functions and Signal Properties (continued)

Pin Pin1         Pin1  Pin1      Powered In/  Pin Re         Functional Description

N Function1 Function2 Function3  by  Out type2,3 set

26 VDDOSC4       -     -         -   -        -  - Oscillator voltage power supply output

                                                             (nominally 2.5 V)

23 VSSOSC4       -     -         -   -        -  - Oscillator voltage ground output

1 # signal is active-low.
2 PC (Pullup/down Controlled) Register controlled internal weak pullup/down for a pin in input mode. Refer to the following

   sections for more information:
       Section 3.2.3.2.5, "Host Interface Pins Pullup/down Enable Register (HIPPER)"
       Section 3.2.3.2.6, "Host Interface Pins Pullup/down Control Register (HIPPCR)"
       Section 3.2.3.2.7, "Physical Layer Pins Pullup/down Enable Register (PLPPER)"
       Section 3.2.3.2.8, "Physical Layer Pins Pullup/down Control Register (PLPPCR)"

   PD (Pull Down) Internal weak pulldown for a pin in input mode.
   DC (Drive strength Controlled) Register controlled drive strength for a pin in the output mode. Refer to the following for more
   information:

       Section 3.2.3.2.3, "Host Interface and Physical Layer Pins Drive Strength Register (HIPDSR)"
       Section 3.2.3.2.4, "Physical Layer Pins Drive Strength Register (PLPDSR)"
   Z Three-stated pin.
   OD (Open Drain) Output pin with open drain.
3 Reset state:
       All pins with the PC option have pullup/down resistors disabled.
       All pins with the DC option have full drive strength.
4 No load allowed except for bypass capacitors.

2.2.3 Detailed Signal Descriptions

2.2.3.1 A[1:6]/XADDR[19:14] -- AMI Address Bus, HCS12 Expanded Address
              Inputs

A[1:6]/XADDR[19:14] are general purpose input pins. Their function is selected by the IF_SEL[0:1] pins.
Refer to Section 3.7, "Host Controller Interfaces" for more information. The pins can be configured to
enable or disable either pullup or pulldown resistors on the pins. (See Section 3.2.3.2.5, "Host Interface
Pins Pullup/down Enable Register (HIPPER)" and Section 3.2.3.2.6, "Host Interface Pins Pullup/down
Control Register (HIPPCR)".)

A[1:6] are AMI interface address signals. A1 is the LSB of the AMI address bus.

XADDR[19:14] are HCS12 interface expanded address lines. XADDR14 is the LSB of the HCS12
interface expanded address lines.

2.2.3.2 A[7:9]/ACS[0:2] -- AMI Address Bus, HCS12 Expanded Address Inputs

A[7:9]/ACS[0:2] are general purpose input pins. Their function is selected by the IF_SEL[0:1] pins. Refer
to Section 3.7, "Host Controller Interfaces" for more information. The pins can be configured to enable or
disable either pullup or pulldown resistors on the pins.

                                 MFR4200 Data Sheet, Rev. 0

36                                                                                 Freescale Semiconductor
                                                      Signal Descriptions

A[7:9] are AMI interface address signals.
ACS[0:2] are HCS12 interface address select signals.

2.2.3.3 OE#/ACS3 -- AMI Read Output Enable, HCS12 Address Select Input.

OE#/ACS3 is a general purpose input pin. Its function is selected by the IF_SEL[0:1] pins. Refer to
Section 3.7, "Host Controller Interfaces" for more information. The pin can be configured to enable or
disable either a pullup or pulldown resistor on the pin.

OE# is the AMI interface output enable signal. This signal controls MFR4200 data output and the state of
three-stated data pins D[15:0] during host read operations.

ACS3 is an HCS12 interface address select signal.

2.2.3.4 ACS[4:5] -- HCS12 Address Select Inputs

ACS[4:5] are general purpose input pins.Their function is selected by the IF_SEL[0:1] pins. Refer to
Section 3.7, "Host Controller Interfaces" for more information. The pins can be configured to enable or
disable either pullup or pulldown resistors on the pins.

ACS[4:5] are HCS12 interface address select signals. ACS5 is the MSB of the address select inputs.

2.2.3.5 D[15:0]/PAD[0:15] -- AMI Data Bus, HCS12 Multiplexed Address/Data
              Bus

D[15:0]/PAD[0:15] are general purpose input or output pins. Their functions are selected by the
IF_SEL[0:1] pins. Refer to Section 3.7, "Host Controller Interfaces" for more information. These pins can
be configured to provide either high or reduced output drive, and also to enable or disable either pullup or
pulldown resistors on the pins.

D[15:0] are data signals of the AMI interface. D0 is the LSB of the AMI data bus.

PAD[0:15] are HCS12 interface multiplexed address/data signals in the HCS12 Host interface mode of
operation. PAD0 is the LSB of the HCS12 address/data bus.

2.2.3.6 CE#/LSTRB -- AMI Chip Select, HCS12 Low-byte Strobe

The function of this pin is selected by IF_SEL[0:1] pins. Section 3.7, "Host Controller Interfaces" for more
information. The pin can be configured to enable or disable either a pullup or pulldown resistor on the pin.

CE# is an AMI interface transfer size input signal. It indicates the size of the requested data transfer in the
current bus cycle.

LSTRB is an HCS12 interface low-byte strobe input signal. It indicates the type of bus access.

                         MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                               37
Device Overview

2.2.3.7 WE#/RW_CC# -- AMI Write Enable, HCS12 Read/Write Select

The function of this pin is selected by IF_SEL[0:1] pins. Refer to Section 3.7, "Host Controller Interfaces"
for more information. The pin can be configured to enable or disable either a pullup or pulldown resistor
on the pin.

WE# is an AMI interface write select signal. It strobes the valid data provided by the host on the D[15:0]
pins during write operations to the MFR4200 memory.

RW_CC# is an HCS12 interface read/write input signal. It indicates the direction of data transfer for a
transaction.

2.2.3.8 ECLK_CC -- HCS12 Clock Input

ECLK_CC is the HCS12 interface clock input signal. The input clock frequency can be up to 8 MHz in
the HCS12 mode of the external interface block. The pin can be configured to enable or disable either a
pullup or pulldown resistor on the pin.

2.2.3.9 BGT/DBG2/IF_SEL0 -- Bus Guardian Tick, Debug Strobe Point 2, Host
              Interface Selection 0

BGT is a bus guardian tick clock output signal provided from the CC. If a Bus Guardian device is not used
in an application, this pin may be left open.

BGT is active, irrespective of which physical layer is selected. If the RS485 Driver type is selected, this
pin is not used.

This signal should be connected to the bus guardian on each channel. The pin can be configured to provide
either high or reduced output drive.

DBG2 is debug strobe point output 2. The function output on this pin is selected by the debug port control
register. Refer to Section 3.10, "Debug Port" for more information.

IF_SEL0 is the CC external interface selection input signal. Refer to Table 2-1 for the selection coding.

                                                           NOTE
                  The IF_SEL[0:1] signals are inputs during the internal reset sequence and
                  are latched by the internal reset signal level.

                  While the IF_SEL0 value is being latched, the output drive control is
                  disabled and the internal pulldown resistor is connected to the pin.

                  As the IF_SEL[0:1] signals share pins with Physical Layer Interface signals,
                  pullup/down devices must be used for selection. Recommended
                  pullup/down resistor values for the IF_SEL[0:1] inputs are given in
                  Section 2.4.2, "Recommended Pullup/down Resistor Values".

2.2.3.10 MT/CLK_S1 -- Bus Guardian Macrotick, Clock Output Select 1

MT is a Bus Guardian macrotick output signal from the CC. If a bus guardian device is not used in an
application, this pin may be left open.

    MFR4200 Data Sheet, Rev. 0

38                              Freescale Semiconductor
                                                                                                                                                                   Signal Descriptions

MT is active, irrespective of which physical layer is selected. If the RS485 driver type is selected, this pin
is not used.

This signal should be connected to the Bus Guardians on each channel. The pin can be configured to
provide either high or reduced output drive.

CLK_S1 is the CLKOUT clock frequency selection input signal. See Table 2-2.

                                                           NOTE
                  CLK_S[0:1] signals are inputs during the internal reset sequence and are
                  latched by the internal reset signal level.

                  While the CLK_S1 value is being latched, the output drive control is
                  disabled and the internal pulldown resistor is connected to the pin.

                  As CLK_S[0:1] signals share pins with Physical Layer Interface signals,
                  pullup/down devices must be used for the selection. Recommended
                  pullup/down resistor values for the CLK_S[0:1] inputs are given in
                  Section 2.4.2, "Recommended Pullup/down Resistor Values".

2.2.3.11 ARM/DBG1/CLK_S0 -- Bus Guardian ARM, Debug Strobe Point 1, Clock
              Output Select 0

ARM is an output signal from the CC to a bus guardian. If a bus guardian device is not used in an
application, this pin may be left open.

ARM is active, irrespective of which physical layer is selected. If the RS485 driver type is selected, this
pin is not used.

This signal should be connected to the bus guardian on each channel. The pin can be configured to provide
either high or reduced output drive.

DBG1 is the debug strobe point output 1. The function output on this pin is selected by the debug port
control register. Refer to Section 3.10, "Debug Port" for more information.

CLK_S0 is the CLKOUT clock frequency selection input signal. See Table 2-2.

                                                           NOTE
                  CLK_S[0:1] signals are inputs during the internal reset sequence and are
                  latched by the internal reset signal level.

                  While the CLK_S0 value is being latched, the output drive control is
                  disabled and the internal pulldown resistor is connected to the pin.

                  As CLK_S[0:1] signals share pins with Physical Layer Interface signals,
                  pullup/down devices must be used for selection. Recommended
                  pullup/down resistor values for the CLK_S[0:1] inputs are given in the
                  Section 2.4.2, "Recommended Pullup/down Resistor Values".

                         MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                              39
Device Overview

2.2.3.12 RXD_BG[1:2]/RXD[1:2]_485 -- PHY Received Data, RS485 Received Data

The function of this pin is selected by the SCM[0:1] bits in the MCR0 register. Refer to Section 3.2.3.2.1,
"Module Configuration Register 0 (MCR0)" for more information. The pins can be configured to enable
or disable either pullup or pulldown resistors on the pins.

RXD_BG[1:2] are bus driver receive data input signals if the FlexRay Optical/Electrical PHY is
configured:

    RXD_BG1 is the input to the CC from Physical Layer Channel 1.
    RXD_BG2 is the input to the CC from Physical Layer Channel 2.

RXD[1:2]_485 are bus driver receive data input signals if the RS485 Driver type is configured:
    RXD1_485 is the input to the CC from Physical Layer Channel 1
    RXD2_485 is the input to the CC from Physical Layer Channel 2.

2.2.3.13 TXEN[1:2]#/TXE[1:2]_485# -- PHY Transmit Enable, RS485 Transmit
              Enable

TXEN[1:2]# are bus driver transmit enable output signals if the FlexRay Optical/Electrical PHY is
configured:

    TXEN1# is the output of the CC to Physical Layer Channel 1
    TXEN2# is the output of the CC to Physical Layer Channel 2.

TXE[1:2]_485# are Bus Driver Transmit Enable output signals if the RS485 Driver type is configured:
    TXE1_485# is the output of the CC to the Physical Layer Channel 1.
    TXE2_485# is the output of the CC to the Physical Layer Channel 2.

Refer to Figure 2-10 for an example RS485 bus driver connection using external glue logic.

The pins can be configured to provide either high or reduced output drive.

2.2.3.14 TXD_BG1/TXD1_485/ IF_SEL1 -- PHY Transmit Data 1, RS485 Transmit
              Data 1, Host Interface Selection 1

The function of this pin is selected by the SCM[0:1] bits in the MCR0 register. Refer to Section 3.2.3.2.1,
"Module Configuration Register 0 (MCR0)" for more information. The pins can be configured to provide
either high or reduced output drive.

TXD_BG[1:2] are bus driver transmit data output signals if the FlexRay Optical/Electrical PHY is
configured:

    TXD_BG1 is the output of the CC to Physical Layer Channel 1
    TXD_BG2 is the output of the CC to Physical Layer Channel 2.

TXD[1:2]_485 are bus driver transmit data output signals if the RS485 Driver type is configured:
    TXD1_485 is the output of the CC to Physical Layer Channel 1.
    TXD2_485 is the output of the CC to Physical Layer Channel 2.

    MFR4200 Data Sheet, Rev. 0

40                              Freescale Semiconductor
                                                                                                                                                                   Signal Descriptions

IF_SEL1 is the CC external interface selection input signal. Refer to Table 2-1 for the selection coding.
                                                           NOTE

                  IF_SEL[0:1] signals are inputs during the internal reset sequence and are
                  latched by the internal reset signal level.

                  While the IF_SEL1 level is being latched, the output drive control is
                  disabled and the internal pulldown resistor is connected to the pin.

                  As IF_SEL[0:1] signals share pins with Physical Layer Interface signals,
                  pullup/down devices must be used for the selection. Recommended
                  pullup/down resistor values for the IF_SEL[0:1] inputs are given in
                  Section 2.4.2, "Recommended Pullup/down Resistor Values".

2.2.3.15 TXD_BG2/TXD2_485 -- PHY Transmit Data 2, RS485 Transmit Data 2

The function of this pin is selected by the SCM[0:1] bits in the MCR0 register. Refer to Section 3.2.3.2.1,
"Module Configuration Register 0 (MCR0)" for more information.

TXD_BG[1:2] are bus driver transmit data output signals if the FlexRay Optical/Electrical PHY is
configured:

    TXD_BG1 is the output of the CC to Physical Layer Channel 1.
    TXD_BG2 is the output of the CC to Physical Layer Channel 2.

TXD[1:2]_485 are bus driver transmit data output signals if the RS485 Driver type is configured:
    TXD1_485 is the output of the CC to the Physical Layer Channel 1.
    TXD2_485 is the output of the CC to the Physical Layer Channel 2.

2.2.3.16 BGEN[1:2] -- Bus Guardian Enable

The CC monitors the schedule of Bus Guardians operations by checking the BGEN[1:2] input signals
provided by Bus Guardians:

BGEN1 is the input from the Physical Layer Channel 1 to the CC.

BGEN2 is the input from the Physical Layer Channel 2 to the CC.

If the RS485 Driver type is configured, the BGEN[1:2] inputs are not used and may be left open, but it is
recommended to connect these pins to the logic "0" or logic "1" level either by enabling either pullup or
pulldown resistors or by using external components. The pins can be configured to enable or disable either
pullup or pulldown resistors on the pins.

2.2.3.17 CLKOUT -- Clock Output

CLKOUT is an external continuous clock output signal. The frequency of CLKOUT is selected by the
CLK_S[0:1] pins. The CLKOUT signal is always active after power-up of the CC, in all CC states
including the hard reset state. The pin can be configured to provide either high or reduced output drive.

                         MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                              41
Device Overview

                  As the CLKOUT signal can be disabled during internal resets, refer to
                  Section 2.4.4, "External Output Clock" for more information on CLKOUT
                  generation during external hard and internal resets.

2.2.3.18 RESET# -- External Reset
RESET# is an active-low control signal that acts as an input to initialize the CC to a known startup state.

2.2.3.19 INT_CC# -- Interrupt Output
INT_CC# is an AMI and HCS12 interfaces interrupt request output signal. The CC may request a service
routine from the host to run. The interrupt is indicated by the logic level: it is asserted if the INT_CC#
outputs a logic "0" and negated if it outputs a logic "1".
The pin can be configured to provide either high or reduced output drive.

2.2.3.20 TEST
The TEST pin must be tied to VSS in all applications.

2.2.3.21 EXTAL/CC_CLK -- Crystal Driver, External Clock Pin
This pin can act as a crystal driver pin (EXTAL) or as an external clock input pin (CC_CLK). On reset, the
device clock is derived from the input frequency on this pin. Refer to Figure 2-3 for Pierce oscillator
connections and and Figure 2-4 for external clock connections. See also Chapter 6, "Oscillator (OSCV2)".

2.2.3.22 XTAL -- Crystal Driver Pin
XTAL is a crystal driver pin. Refer to Figure 2-3 for Pierce oscillator connections and and Figure 2-4 for
external clock connections. See also Chapter 6, "Oscillator (OSCV2)".

    MFR4200                    Rb          C1  Where:
                       Rs          Q                  Q = 40 MHz crystal
               EXTAL                                  Rb is in the range 1M - 10 Mohms
                                           C2         Rs is a lower value, which can be 0 Ohms
                 XTAL                                 C1 = C2
            VDDOSC                                    Oscillator supply output capacitor C3 = 220 nF
            VSSOSC
                                               Refer to crystal manufacturer's product specification for
                                               recommended values

                       C3          VSSOSC
                       VSSOSC

                                   Figure 2-3. Pierce Oscillator Connections

                                   MFR4200 Data Sheet, Rev. 0

42                                                                            Freescale Semiconductor
                                                                                 Signal Descriptions

MFR4200                        Clkout

EXTAL/CC_CLK

                                        Where:
                                        G = 40MHz CMOS-compatible External Oscillator (VDDOSC-level)

     XTAL     Not connected
              (left open)
VDDOSC
VSSOSC            C3
                  VSSOSC

                               Figure 2-4. External Clock Connections

2.2.4 Power Supply Pins

MFR4200 power and ground pins are summarized in Table 2-8 and described below.

                                                           NOTE
                  All VSS pins must be connected together in the application.

                  Because fast signal transitions place high, short-duration current demands
                  on the power supply, use bypass capacitors with high-frequency
                  characteristics and place them as close to the MFR4200 as possible. Bypass
                  requirements depend on how heavily the MFR4200 pins are loaded.

                         Table 2-8. MFR4200 Power and Ground Connection Summary

                   Pin Number  Nominal                              Description
Mnemonic                       Voltage

                  64-pin LQFP

VDD2_5             59         2.5V     Internal power and ground generated by internal regulator
VSS2_5             60          0V
  VDDR              20         3.3V     External power and ground, supply to supply to pin drivers and internal
  VSSR              19          0V      voltage regulator.
VDDX[1:4]     8, 37, 54, 35    3.3V     External power and ground, supply to pin drivers.
VSSX[1:4]     9, 38, 53, 31     0V
  VDDA              50         3.3V     Operating voltage and ground for the internal voltage regulator.
  VSSA              49          0V
VDDOSC              26         2.5V     Provides operating voltage and ground for the internal oscillator. This
VSSOSC              23          0V      allows the supply voltage to the oscillator to be bypassed independently.
                                        Internal power and ground generated by internal regulator.

                                        MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                            43
Device Overview

2.2.4.1 VDDX, VSSX -- Power and Ground Pins for I/O Drivers
External power and ground for I/O drivers.

2.2.4.2 VDDR, VSSR -- Power and Ground Pins for I/O Drivers and Internal
              Voltage Regulator

External power and ground for I/O drivers and input to the internal voltage regulator.
                                                           NOTE

                  The VDDR pin enables the internal 3.3 V to 2.5 V voltage regulator. If this
                  pin is tied to ground, the internal voltage regulator is turned off.

2.2.4.3 VDD2_5, VSS2_5 -- Core Power Pins
Power is supplied to the MFR4200 core through VDD2_5 and VSS2_5. This 2.5 V supply is derived from
the internal voltage regulator. No static load is allowed on these pins. If VDDR is tied to ground, the
internal voltage regulator is turned off.

                                                           NOTE
                                  No load is allowed except for bypass capacitors.

2.2.4.4 VDDA, VSSA -- Power Supply Pins for VREG
VDDA, VSSA are the power supply and ground input pins for the voltage regulator. They also provide the
reference voltages for the internal voltage regulator.

2.2.4.5 VDDOSC, VSSOSC -- Power Supply Pins for OSC
VDDOSC, VSSOSC provide operating voltage and ground for the oscillator. This allows the supply
voltage to the oscillator to be bypassed independently. This 2.5V voltage is generated by the internal
voltage regulator.

                                                           NOTE
                                  No load is allowed except for bypass capacitors.

2.3 System Clock Description

The internal Clock and Reset Generator block provides the internal clock signals for the FlexRay block
and all other modules. Figure 2-5 shows the clock connections from the CRG to all modules.
Refer to Chapter 5, "Clocks and Reset Generator" for detailed information on clock generation.

    MFR4200 Data Sheet, Rev. 0

44                              Freescale Semiconductor
                                                                          System Clock Description

                                                          Host Interface

EXTAL                                                     Receiver Channel A
                                                          Receiver Channel B
                         CRG  oscillator clock

XTAL                                                      Transmitter Channel A

                                                                                 Transmitter Channel A
                                                                                            TCU

                                                                                       Debug Strobe
                                                                               External Clock Generator
                              Figure 2-5. Clock Connections

                              MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                  45
Device Overview

2.4 Modes of Operation

2.4.1 Overview

The MFR4200 device operates only in one user mode -- the normal mode. In normal mode, different host
interfaces can be selected, each with its own associated external pin and interface configurations. The
device has no low power modes.

2.4.2 Recommended Pullup/down Resistor Values

As IF_SEL[0:1] and CLK_S[0:1] signals share pins with physical layer interface signals, pullup/down
devices must be used for selection. Recommended pullup/down resistor values for the IF_SEL[0:1] and
CLK_S[0:1] inputs are given in Table 2-9.

         Table 2-9. Recommended Pullup/down Resistor Values for IF_SEL[0:1] and CLK_S[0:1] Inputs

    IO, Regulator, and Analog Supply Level (VDD5)  Pullup Resistor1 Pulldown Resistor1  Units

    3.3V                                           16  47                               kOhm

    5V                                             10  47                               kOhm

1 The listed values are calculated for the MFR4200 physical layer connection where no internal pullup/down resistors are
   assumed in the Electrical PHY at the TXD_BG1, BGT, ARM and MT interface lines. If an Electrical PHY device has internal
   pullup/down resistors connected to those signals, then the external pullup/down resistor values must be recalculated to
   ensure that VIL requirements for pulldown resistors or VIH requirements for pullup resistors for the chosen VDD5 are met.
   Refer to Section A.1.9, "I/O Characteristics" for more information on VIL, VIH and VDD5.

2.4.3 Host Controller Interfaces

The FlexRay communication controller can be connected to and controlled by microcontrollers with two
types of interface. The MCU type is selected by the IF_SEL0 and IF_SEL1 inputs as shown in
Section 2.1.3.1, "Interface Selection".

The CC latches the values of the IF_SEL0 and IF_SEL1 signals when it leaves the hard reset state. The
CC configures the interface for the type of MCU based on the latched values. The CC latches the values
again after it has left the hard reset state (see Section 3.9.1, "Hard Reset State").

                                                           NOTE
                  If the CC senses an unsupported mode on its IF_SEL pins, it stops all
                  internal operations, does not perform or respond to any host transactions,
                  stays in configuration mode, and does not integrate into the communication
                  process. The following steps must be taken to select a correct MCU interface
                  mode:

                  1. IF_SEL0, IF_SEL1 must be set to AMI or to HCS12 mode;

                  2. The hard reset signal of the CC must be asserted again.

                        MFR4200 Data Sheet, Rev. 0

46                                                         Freescale Semiconductor
                                                                                                                                                                  Modes of Operation

2.4.4 External Output Clock

The CC provides a continuous external output clock signal on the CLKOUT pin; this signal can be either
disabled or set to a frequency of 4, 10, or 40 MHz. The signal is always active after the power-up of the
CC, in all CC states including the hard reset state. The CLKOUT signal is disabled during the internal
power-on and low voltage reset procedures (refer to Chapter 5, "Clocks and Reset Generator",
Section A.2.2, "Chip Power-up and Voltage Drops", and the figures below (Figure 2-6, Figure 2-7, and
Figure 2-8) for more information). The CLK_S[1:0] input pins enable/disable the CLKOUT signal and
select its output frequency in accordance with the Table 2-2.

Figure 2-6 and Figure 2-7 depict the CLKOUT generation during external hard reset and internal resets.
Refer to Chapter 5, "Clocks and Reset Generator for more information.

                                     VDD                        tUPOSC2
                                           1
                                                                                              ~16000
                                     POR                       0

                       OSC clk output                                   ~16000 T
                                            3                        Latching window

             Internal startup counter             Max. count value defined by
                                                  CLK_S[1:0] latched values
                                            3
          Internal CLK_S[1:0] latches

                                        3
CLKOUT divider internal reset ,
the divider is based on a counter

  CLKOUT divider/counter output

                       CLKOUT output

Where:                                         Counter maximum value       Counter is reset
                                                                           Counter does not count
                         Counter starts counting

Notes:
1 For more information on the POR, refer to A.2.2, "Chip Power-up and Voltage Drops".
2 For more information on the tUPOSC, refer to A.3, "Reset and Oscillator".
3 For more information on the Internal Startup Counter, the Internal CLK_S[1:0] latches, and the CLKOUT

   divider internal reset signals, refer to Chapter 5, "Clocks and Reset Generator.

                         Figure 2-6. CLKOUT Generation During Power-on Reset

                                               MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                  47
Device Overview

                                            1                                                 ~16000
                                      LVR                       0

                                            2                            ~16000 T
             Internal startup counter
                                                                     Latching window
                                            2
          Internal CLK_S[1:0] latches             Max. count value defined by
                                                  CLK_S[1:0] latched values
                                        2
CLKOUT divider internal reset ,
the divider is based on a counter

  CLKOUT divider/counter output

                       CLKOUT output

                 Where:                        Counter maximum value       Counter is reset
                                                                           Counter does not count
                         Counter starts counting

    Notes:
    1 For more information about the POR, refer to A.2.2, "Chip Power-up and Voltage Drops.
    2 For more information about the Internal Startup Counter, the Internal CLK_S[1:0] latches, and the CLKOUT

       divider internal reset signals, refer to Chapter 5, "Clocks and Reset Generator.

                         Figure 2-7. CLKOUT Generation during Low Voltage Reset

                                               MFR4200 Data Sheet, Rev. 0

48                                                                                                    Freescale Semiconductor
                                                                                                               Modes of Operation

                        External Reset                                Latching window
                        RESET# pin
                 External reset after 1           10 MHz                               4 MHz
                  internal glitch filter

                                            2
          Internal CLK_S[1:0] latches

CLKOUT divider internal reset,
the divider is based on a counter

  CLKOUT divider/counter output

CLKOUT output

                                                                                       max 8 T  CLKOUT stabilization time  3

Where:                                         Counter maximum value                   Counter is reset
                                                                                       Counter does not count
                         Counter starts counting

Notes:
1 Refer to Chapter 5, "Clocks and Reset Generator for more information on the reset glitch filter.
2 For example, running at 10 MHz, then switching to 4 MHz.
3 When the external hard reset signal applied to the RESET# pin is negated, the CLKOUT signal frequency

   is stabilized after maximum 8 T.

                                 Figure 2-8. CLKOUT Generation During External Hard Reset

2.4.5 MFR4200 Connection to FlexRay Network

Figure 2-9 shows an example of connecting a FlexRay Optical/Electrical PHY to the MFR4200.
Figure 2-10 shows how to connect the RS485 transceiver to the CC.

                                               MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                                        49
Device Overview

                          RXD_BG1     RXD1                                     Bus
                          TXD_BG1     TXD1                                     Driver 1
                                      TXEN1
                              TXEN1
                                      BGE1
                                BGE1

                                                                  Bus
                                                                  Guardian 1

                 MFR4200              MT
                                      BGT
                             MT       ARM                         Bus
                           BGT        BGE2                        Guardian 2
                           ARM
                          BGE2        RXD2
                                      TXD2
                          RXD_BG2     TXEN2                                    Bus
                          TXD_BG2                                              Driver 2

                              TXEN1

    Figure 2-9. Example: Connecting a FlexRay Optical/Electrical PHY to the MFR4200

                  RXD1_485            RXD1                                     RS485
                  TXD1_485            TXD1                                     Transceiver 1
                 TXEN1_485            TXEN1
                                             Not Connected
                         BGE1         BGE1

                 MFR4200              MT                          Inverter
                                      BGT
                             MT       ARM    Not Connected
                           BGT        BGE2   Not Connected
                           ARM               Not Connected
                          BGE2        RXD2   Not Connected
                                      TXD2
                   RXD2_485           TXEN2                                    RS485
                   TXD2_485                                                    Transceiver 2
                 TXEN2_485

                 Figure 2-10. Example: Connecting an RS485 PHY to the MFR4200

                                      MFR4200 Data Sheet, Rev. 0

50                                                                            Freescale Semiconductor
                                                                                                                                                                Resets and Interrupts

                                                           NOTE
                  TXENn signals for the FlexRay Optical/Electrical PHY are multiplexed
                  with TXENn_485 signals for the RS485 interfaces. Therefore, additional
                  external inverters are required for these signals in the RS485 mode.

2.4.6 Power Mode

No power saving features are implemented in the MFR4200; the device operates only in power mode.

2.5 Resets and Interrupts

2.5.1 Overview

All possible MFR4200 internal interrupt sources are combined and provided to the host by means of one
available interrupt line: INT_CC#. Refer to Chapter 3, "MFR4200 FlexRay Communication Controller"
for more information on available interrupt sources. The type of interrupt is level sensitive.
MFR4200 has the following resets:

    external hard reset input signal RESET#.
    internal power-on and low-voltage resets provided by the internal voltage regulator (refer to

         Chapter 5, "Clocks and Reset Generator" and Chapter 4, "Dual Output Voltage Regulator
         (VREG3V3V2)" for more information).

2.5.2 Resets

When a reset occurs, MFR4200 registers and control bits are changed to known startup states. Refer to the
respective module chapters for register reset states for information of the different kind of resets and for
register reset states.

2.5.2.1 I/O Pins
Refer to Chapter 3, "MFR4200 FlexRay Communication Controller" for configuration of MFR4200 pins
out of reset.

2.5.3 Interrupt Sources

All interrupt sources available in the MFR4200 are controlled and indicated by the following registers:
    Interrupt status register 0 (ISR0)
    Interrupt enable register 0 (IER0)
    Startup interrupt status register (SISR)
    Startup interrupt enable register (SIER)

For more information on interrupt sources, refer to Chapter 3, "MFR4200 FlexRay Communication
Controller.

                         MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                              51
Device Overview

                 MFR4200 Data Sheet, Rev. 0

52                                           Freescale Semiconductor
Chapter 3
MFR4200 FlexRay Communication Controller

3.1 Introduction

This version of the MFR4200 communication controller block guide supports MFR4200 devices with the
mask numbers 0L60X and 1L60X.

3.1.1 MFR4200 Features

The MFR4200 provides the following features.
    The FlexRay protocol according to FlexRay Protocol Working document (PWD) V1.1, with
         differences described in the MFR4200 Protocol Implementation Document (PID)
    Data rate of up to 10 Mbit/s on each of two channels
    FlexRay frames with up to 254 payload bytes (padding is used for FlexRay payload data that
         exceeds 32-byte data size boundary)
    One configurable receive FIFO
    Configurable counters, status indicators, and interrupts dedicated to error signalling
    Measured value indicators for clock synchronization
    The status of up to four slots can be observed independently of CC receive message buffers
    Configurable error signaling
    Fractional macroticks (MT) supported for clock correction
    59 message buffers, each with up to 32 payload bytes
    Message buffers configurable with state or event semantics
    Each message buffer can be configured as a receive message buffer, as a transmit message buffer
         (single or double), or as a part of the receive FIFO
    Receive background buffers for each channel
    The host accesses all buffers by means of three active message buffers (active transmit message
         buffer, active receive message buffer and active receive FIFO buffer)
    Filtering for frame ID, cycle counter, and channel for receive and transmit message buffers
    Filtering for frame ID, channel, and message ID for the receive FIFO
    Maskable interrupt sources provided over one interrupt line
    Two types of host interface: HCS12 interface and asynchronous memory interfaces
    Minislot action point offset is configurable
    Static slot action point offset is configurable
    Hardware selectable clock output to drive external host devices: disabled/4/10/40 MHz
    Electrical physical layer interface compatible with dedicated FlexRay physical layer. Industry
         standard RS485 physical layer interface also available.

                         MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                              53
MFR4200 FlexRay Communication Controller

3.1.2 MFR4200 Implementation Parameters and Constraints

3.1.2.1 Implementation Parameters
    The duration of a microtick (T) is one CC_CLK period (25 ns at 40 MHz); a microtick starts with
         a rising edge of CC_CLK.
    The CC internal initialization procedure lasts for 1025 cycles of the CC_CLK clock; it starts after
         leaving the hard reset state (see Section 3.9.1, "Hard Reset State").
    After the external hard reset signal on the RESET# pin is negated, the CLKOUT signal frequency
         is stabilized after 8 T.
                                                           NOTE
                  Refer to Section 3.8, "External 4/10 MHz Output Clock" for more
                  information on the CLKOUT output.

3.1.2.2 Implementation Constraints
    The maximum external clock frequency is 40 MHz (CC_CLK).
    Minislot length down to 2 s (at CC_CLK frequency of 40 MHz) for the dynamic segment.
    Minislot length is configurable (minimum 2 MT).
    The maximum communication cycle length is 16 ms.
    Collision avoidance symbol length is set to 30 bits.
    The maximum configurable static slot length is 255 MT.

3.2 Memory Map and Registers

3.2.1 Introduction

This section describes the memory map, and the content and use of the registers in the host interface
module. A memory map of the CC is shown in Table 3-1.

The host accesses four types of CC registers:
    General control registers
    Buffer control, configuration, status and filtering register sets
    FIFO acceptance/rejection filter register sets
    Fifty-nine (59) configurable message buffers. The host can configure every buffer as a receive
         message buffer, as a transmit message buffer (single or double), or as a FIFO receive message
         buffer. All buffers are accessible through three active windows mirrored to the memory map:
         -- One active transmit message buffer
         -- One active receive message buffer
         -- One active FIFO buffer

    MFR4200 Data Sheet, Rev. 0

54                              Freescale Semiconductor
                                                                                                                                           Memory Map and Registers

                                                        NOTE
               The CC has two shadow receive message buffers per channel (four shadow
               buffers, in total); these allow reception while the host accesses the receive
               message buffers. One additional shadow message buffer is used for internal
               operations. Therefore, only 59 buffers out of 64 are available to the user as
               message buffers.

3.2.2 Register Map Summary

                         Table 3-1. Register Map Summary

     Register                      Description              Address  Address  Hard Reset
                                                              (Hex)    (Dec)      (Hex)
MNR            Magic Number Register                             0        0        815
MVR0           Module Version Register 0                         2        2       9042
MCR0           Module Configuration Register 0                   4        4       8000
MCR1           Module Configuration Register 1                   6        6          0
CMCVR          Current Macrotick Counter Value Register          8        8          0
CCCVR          Current Cycle Counter Value Register             0A       10          0
PSR            Protocol State Register                          0C       12          0
ISR0           Interrupt Status Register 0                      0E       14          0
SISR           Startup Interrupt Status Register                10       16          0
CHIER          CHI Error Register                               12       18          0
IER0           Interrupt Enable Register 0                      14       20          0
SIER           Startup Interrupt Enable Register                16       22          0
FSIZR          FIFO Size Register                               18       24          0
FAFCHR         FIFO Acceptance/Rejection Filter Channel         1A       26          0
               Register
FAFMIDVR       FIFO Acceptance Filter Message ID Value          1C       28          0
               Register
FAFMIDMR       FIFO Acceptance Filter Message ID Mask           1E       30          0
               Register
FRFFIDVR       FIFO Rejection Filter Frame ID Value             20       32          0
               Register
FRFFIDMR       FIFO Rejection Filter Frame ID Mask              22       34          0
               Register
RBIVECR        Receive Buffer Interrupt Vector Register         24       36          0
TBIVECR        Transmit Buffer Interrupt Vector Register        26       38          0
SSCIR          Slot Status Counter Incrementation Register      28       40          0
SSCIMR         Slot Status Counter Interrupt Mask Register      2A       42          0

                         MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                   55
MFR4200 FlexRay Communication Controller

                                          Table 3-1. Register Map Summary

     Register                      Description               Address          Address   Hard Reset
CSECnR                                                         (Hex)            (Dec)       (Hex)
TICR0CS        Channel Status Error Counter n Register,                                        0
TICR0MO        n=[0:1]                                        2C, 2E            44, 46         0
TICR1CS                                                                                        0
TICR1MO        Timer Interrupt Configuration Register 0          30               48           0
DBPCR          Cycle Set                                                                       0
BGSR                                                             32               50           0
DCR            Timer Interrupt Configuration Register 0                                        0
NMVLR          Macrotick Offset                                  34               52           0
GNMVnR                                                                                         0
               Timer Interrupt Configuration Register 1          36               54           0
               Cycle Set
                                                                 38               56           0
               Timer Interrupt Configuration Register 1
               Macrotick Offset                                  3A               58           0

               Debug Port Control Register                       3C               60           0

               Bus Guardian Status Register                      3E               62

               Delay Counter Register                     GNMV0R=40        GNMV0R=64
                                                          GNMV1R=42        GNMV1R=66
               Network Management Vector Length           GNMV2R=44        GNMV2R=68
               Register                                   GNMV3R=46        GNMV3R=70
                                                          GNMV4R=48        GNMV4R=72
               Global Network Management Vector n         GNMV5R=4A        GNMV5R=74
               Register, n=[0:5]
                                                           SSC0R=4C         SSC0R=76
SSCnR          Slot Status Counter n Register, n=[0:7]     SSC1R=4E         SSC1R=78
                                                           SSC2R=50         SSC2R=80
SSCCnR         Slot Status Counter Condition n Register,   SSC3R=52         SSC3R=82
               n=[0:7]                                     SSC4R=54         SSC4R=84
                                                           SSC5R=56         SSC5R=86
SSSnR          Slot Status Selection n Register, n=[0:3]   SSC6R=58         SSC6R=88
                                                           SSC7R=5A         SSC7R=90

                                                          SSCC0R=5C        SSCC0R=92
                                                          SSCC1R=5E        SSCC1R=94
                                                          SSCC2R=60        SSCC2R=96
                                                          SSCC3R=62        SSCC3R=98
                                                          SSCC4R=64        SSCC4R=100
                                                          SSCC5R=66        SSCC5R=102
                                                          SSCC6R=68        SSCC6R=104
                                                          SSCC7R=6A        SSCC7R=106

                                                           SSS0R=6C         SSS0R=108
                                                           SSS1R=6E         SSS1R=110
                                                           SSS2R=70         SSS2R=112
                                                           SSS3R=72         SSS3R=114

                                          MFR4200 Data Sheet, Rev. 0

56                                                                         Freescale Semiconductor
                                                                        Memory Map and Registers

                                      Table 3-1. Register Map Summary

     Register                      Description              Address      Address   Hard Reset
SSnR           Slot Status n Register, n=[0:7]                 (Hex)       (Dec)       (Hex)
                                                                                          0
SWCTRLR        Symbol Window Control Register               SS0R=74     SS0R=116
SWSAR          Symbol Window Status channel A Register      SS1R=76     SS1R=118          0
SWSBR          Symbol Window Status channel B Register      SS2R=78     SS2R=120          0
WMCTRLR        Wakeup Mechanism Control Register            SS3R=7A     SS3R=122          0
NSSR           Number of Static Slots Register              SS4R=7C     SS4R=124          0
SPLR           Static Payload Length Register               SS5R=7E     SS5R=126          1
MPLDR          Maximum Payload Length Dynamic               SS6R=80     SS6R=128          0
SYNCFR         Register                                     SS7R=82     SS7R=130          0
SYNCHR         Sync Frame Register
MVR1           Sync Frame Header Register                        84         132           0
               Module Version Register 1                                    134     undefined
                                                                 86         136   For mask set
                                                                            138      number:
                                                                 88         142     0L60X 0;
                                                                            144   1L60X 0001
                                                                8A          146
                                                                                          0
                                                                8E          148           0
                                                                            150           0
                                                                 90         152
                                                                                          0
                                                                 92         154
                                                                            156           0
                                                                 94         158
                                                                                          0
                                                                 96         160
                                                                                          0
                                                                 98         162     undefined
                                                                                    undefined
HIPDSR         Host Interface Pins Drive Strength Register  9A              164     undefined
                                                                                    undefined
PLPDSR         Physical Layer Pins Drive Strength Register  9C              166     undefined
                                                                            168
HIPPER         Host Interface Pins Pullup/down Enable       9E              170
                                                                            172
               Register                                                     174
                                                                            176
HIPPCR         Host Interface Pins Pullup/down Control      A0

               Register

PLPPER         Physical Layer Pins Pullup/down Enable       A2

               Register

PLPPCR         Physical Layer Pins Pullup/down Control      A4

               Register

VREGSR         Voltage Regulator Status Register            A6

BDR            Bit Duration Register                        A8

IDLR           Idle Detection Length Register               AA

NMLR           Nominal Macrotick Length Register            AC

BGTR           Bus Guardian Tick Register                   AE

SSLR           Static Slot Length Register                  B0

                                            MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                           57
MFR4200 FlexRay Communication Controller

                                          Table 3-1. Register Map Summary

     Register                      Description             Address                          Address  Hard Reset
                                                             (Hex)                            (Dec)      (Hex)
CLR            Cycle Length Register                           B2                              178
MPCLR          Microticks per Cycle Low Register               B4                              180    undefined
MPCHR          Microticks per Cycle High Register              B6                              182    undefined
MCLDAR         Maximum Cycle Length Deviation Register         B8                              184    undefined
TSSLR          Transmit Start Sequence Length Register         BA                              186    undefined
SWCR           Symbol Window Configuration Register           BC                               188    undefined
NITCR          Network Idle Time Configuration Register        BE                              190    undefined
CSMR           Coldstart Maximum Register                      C0                              192    undefined
MSFR           Maximum Sync Frames Register                    C2                              194    undefined
LDTSR          Latest Dynamic Transmission Start Register      C4                              196    undefined
MSLR           Minislot Length Register                        C6                              198    undefined
MSAPOR         Minislot Action Point Offset Register           C8                              200    undefined
SSAPOR         Static Slot Action Point Offset Register       CA                               202    undefined
MOCWCFR        Maximum Odd Cycles Without Clock               CC                               204    undefined
               Correction Fatal Register                                                              undefined
DCAR           Delay Compensation Channel A Register           D0                              208
DCBR           Delay Compensation Channel B Register           D2                              210    undefined
LNLR           Listen timeout with Noise Length Register       D6                              214    undefined
MOCWCPR        Maximum Odd Cycles Without clock                D8                              216    undefined
               Correction Passive Register                                                            undefined
MOCR           Maximum Offset Correction Register             DA                               218
MRCR           Maximum Rate Correction Register               DC                               220    undefined
CDDR           Cluster Drift Damping Register                 DE                               222    undefined
SOCCTR         Start of Offset Correction Cycle Time           E0                              224    undefined
               Register                                                                               undefined
WUSTXIR        Wakeup Symbol TX Idle Register                  EA                              234
WUSTXLR        Wakeup Symbol TX Low Register                  EC                               236          0
SYNFAFMR       Sync Frame Acceptance Filter Mask               EE                              238          0
               Register                                                                               undefined
SYNFAFVR       Sync Frame Acceptance Filter Value              F0                              240
               Register                                                                               undefined
SYNFRFR        Sync Frame Rejection Filter Register            F2                              242
EOCR           External Offset Correction Register             F4                              244    undefined
ERCR           External Rate Correction Register               F6                              246    undefined
                                                                                                      undefined

                                                                MFR4200 Data Sheet, Rev. 0  Freescale Semiconductor
58
                                                                                Memory Map and Registers

                                       Table 3-1. Register Map Summary

     Register            Description                       Address         Address          Hard Reset
ECCR                                                         (Hex)           (Dec)              (Hex)
AFBFRID
AFBCCPLR       External Correction Control Register        F8              248              undefined
AFBCRCR
AFBDATAnR      Active FIFO Buffer Frame ID Register        100             256              undefined

AFBMBSSVR      Active FIFO Buffer Cycle Counter and        102             258              undefined
ARBFRID
ARBCCPLR       Payload Length Register
ARBCRCR
ARBDATAnR      Active FIFO Buffer Header CRC Register      104             260              undefined

ARBMBSSVR      Active FIFO Buffer Data n Register, n=[0:15] ARFBDATA0R=106 ARFBDATA0R=262   undefined
ATBFRID
ATBCCPLR                                                   ...             ...
ATBCRCR
ATBDATAnR                                                  ARFBDATA15R=124 ARFBDATA15R=292

ATBMBSSVR      Active FIFO Buffer Message Buffer Slot      126             294              undefined
BUFCSnR
               Status Vector Register
CCFnR
               Active Receive Buffer Frame ID Register     140             320              undefined
CCFCR
EHLR           Active Receive Buffer Cycle Counter and     142             322              undefined

               Payload Length Register

               Active Receive Buffer Header CRC Register   144             324              undefined

               Active Receive Buffer Data n Register,      ARBDATA0R=146   ARBDATA0R=326    undefined
               n=[0:15]                                               ...             ...

                                                           ARBDATA15R=164  ARBDATA15R=356

               Active Receive Buffer Message Buffer Slot   166             358              undefined

               Status Vector Register

               Active Transmit Buffer Frame ID Register    180             384              undefined

               Active Transmit Buffer Cycle Counter and    182             386              undefined

               Payload Length Register

               Active Transmit Buffer Header CRC Register  184             388              undefined

               Active Transmit Buffer Data n Register,      ATBDATA0R=186  ATBDATA0R=390    undefined
               n=[0:15]                                               ...             ...

                                                           ATBDATA15R=1A4  ATBDATA15R=420

               Active Transmit Buffer Message Buffer Slot  1A6             422              undefined

               Status Vector Register

               Message Buffer Control, Configuration and    BUFCS0R=200    BUFCS0R=512        IFLG, IENA,
               Status n Register, n=[0:58]                  BUFCS1R=204    BUFCS1R=516      CFG and VALID
                                                                                            bits are reset to
                                                                    ...             ...
                                                           BUFCS57R=2E4    BUFCS57R=740       0; others are
                                                           BUFCS58R=2E8    BUFCS58R=744         undefined

               Cycle Counter Filter n Register, n=[0:58]    CCF0R=202      CCF0R=514        undefined
                                                            CCF1R=206      CCF1R=518

                                                                   ...            ...
                                                           CCF57R=2E6      CCF57R=742
                                                           CCF58R=2EA.     CCF58R=746

               Clock Correction Failed Counter Register    326             806              undefined

               Error Handling Level Register               328             808              undefined

                                              MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                 59
MFR4200 FlexRay Communication Controller

                                          Table 3-1. Register Map Summary

     Register                      Description              Address             Address   Hard Reset
                                                              (Hex)               (Dec)       (Hex)
RCVR           Rate Correction Value Register
OCVR           Offset Correction Value Register                32A                  810    undefined
EMCR           Even Measurement Counter Register                                           undefined
OMCR           Odd Measurement Counter Register                32C                  812    undefined
EMAnR          Even Measurement channel A n Register,                                      undefined
               n=[0:15]                                        33C                  828    undefined

EMBnR          Even Measurement channel B n Register,          33E                  830    undefined
               n=[0:15]
                                                         EMA0R=340            EMA0R=832    undefined
ESFIDnR        Even Sync ID n Register, n=[0:15]                ...                  ...
                                                                                           undefined
OMAnR          Odd Measurement channel A n Register,    EMA15R=35E           EMA15R=862
OMBnR          n=[0:15]                                                                    undefined
OSFIDnR                                                  EMB0R=360            EMB0R=864
               Odd Measurement channel B n Register,            ...                  ...   undefined
               n=[0:15]
                                                        EMB15R=37E           EMB15R=894
               Odd Sync Frame ID n Register, n=[0:15]
                                                          EID0R=380           EID0R=896
                                                                ...                  ...

                                                         EID15R=39E          EID15R=926

                                                         OMA0R=3A0           OMA0R=928
                                                                ...                  ...

                                                        OMA15R=3BE          OMA15R=958

                                                         OMB0R=3C0           OMB0R=960
                                                                ...                  ...

                                                        OMB15R=3DE          OMB15R=990

                                                       OSFID0R=3E0         OSFID0R=1008
                                                                ...                  ...

                                                       OSFID15R=3FE        OSFID15R=1022

3.2.3 Register Descriptions

A condensed overview of all registers is provided in Section 3.2.2, "Register Map Summary"

                                                           NOTE
                   All registers not shown in the CC memory map registers are not

                      implemented in hardware.
                   Any read operation on bits marked as `Reserved' will return an

                      undefined value (either `1' or `0').
                   The host must take care that bits marked as `Reserved' are set to 0 when

                      writing.
                   The reset value indicated for each register is the value that the register

                      has after a hard reset operation.
                   Meaning of the bit field character in the registers layout:

                      `r' indicates that the bit-field may be read by host

                      `w' denotes that the bit-field may be updated by host

                      `h' means that the bit-field is updated by the communication controller

                                          MFR4200 Data Sheet, Rev. 0

60                                                                         Freescale Semiconductor
                                                                                                                                                       Memory Map and Registers

                   Combinations such as `rh', `rw' or `rwh' appear in the text indicating
                      the different access possibilities.

                   An additional asterisk `*' indicates an exceptional behavior, i.e. under
                      which conditions the host is allowed to write a `rw' or `rwh' bit-field,
                      etc. In such cases, refer to the detailed bit-field description.

                   Descriptions of configuration registers specify the possible range of
                      values in square brackets [,].

                                                           NOTE
                  The configuration registers' possible ranges of values, specified in square
                  brackets [ : ], denote only the MFR4200 implementation constraints. Not
                  every configuration supported by the MFR4200 implementation is
                  necessarily a valid configuration of an application network. For more
                  information about configuration constraints, refer to the PWD:
                  Configuration Constraints Notations chapter.

A key to the register diagrams is shown in Figure 3-1.

Section Number           Register Full Name  Register Short Name

                                                            FlexRay Protocol
                                                            Related Parameter

3.2.3.3.1 Bit Duration Register (BDR)

FlexRay Protocol Related Parameter gdBit
Address0xA8
Reset undefined state

15              14       13                  12       11                     10         9         8
                                                  Reserved               Reserved  Reserved  Reserved
Reserved Reserved Reserved Reserved
                                                       r                       r         r         r
r               r        r                   r

7               6        5                   4              3            2         1         0

Reserved        BD6      BD5                 BD4            BD3          BD2       BD1       BD0

r               rw*      rw*                 rw*            rw*          rw*       rw*       rw*

   Register              Register Reset         Bit Number        Bit Access       Bit Name
   Address                 Value/State                             Scheme

                             Figure 3-1. Key to Register Diagrams

                                             MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                61
MFR4200 FlexRay Communication Controller

3.2.3.1 Controller's Constants Registers

3.2.3.1.1 Module Version Register 0 (MVR0)

Address 0x2
Reset 0x9042

    15        14       13             12     11                      10             9       8
                                                                  MINFR2        MINFR1  MINFR0
    MJFR3     MJFR2    MJFR1          MJFR0  MINFR3
                                                                       r             r       r
    r         r        r              r      r

       7         6     5              4      3                    2                1       0
    PDA7      PDA6                                                              PDA1    PDA0
                       PDA5           PDA4   PDA3                 PDA2
       r         r                                                                 r       r
                       r              r      r                    r

                           Figure 3-2. Module Version Register 0

The read-only MVR0, together with MVR1 (see following section), holds the version number of the
implementation. The MVR0 contains the following fields:

PDA[0:7] denotes the device PartID1.

MINFR[0:3] denotes the minor release of the FlexRay core in the MFR4200 device.

MJFR[0:3] denotes the major release of the FlexRay core in the MFR4200 device.

3.2.3.1.2 Module Version Register 1 (MVR1)

Address 0x98
Reset

               Device                 Mask Set Number                     Reset Value
              MFR4200                         0L60X                          0x0000
              MFR4200                         1L60X                          0x0001

      15        14       13             12     11                   10             9       8
    PDB7      PDB6     PDB5           PDB4   PDB3                 PDB2          PDB1    PDB0

       r         r        r              r      r                    r             r       r

        7         6    5              4      3                    2                  1       0
    MJMR3     MJMR2                                                             MINMR1  MINMR0
                       MJMR1          MJMR0  MINMR3               MINMR2
        r         r                                                                  r       r
                       r              r      r                    r

                           Figure 3-3. Module Version Register 1

The read-only MVR1, together with MVR0 (see previous section), holds the version number of the
implementation. The MVR1 contains:

                                      MFR4200 Data Sheet, Rev. 0

62                                                                              Freescale Semiconductor
                                                                       Memory Map and Registers

PDB[0:7] denotes the device PartID2.
MINMR[0:3] denotes the minor release of the MFR4200 device.
MJMR[0:3] denotes the major release of the MFR4200 device.

3.2.3.1.3 Magic Number Register (MNR)

Address 0x0
Reset 0x0815

15            14         13    12        11                        10    9                          8
                                       MN11                      MN10  MN9                        MN8
MN15          MN14       MN13  MN12
                                          r                         r    r                          r
r             r          r     r

  7             6        5     4       3                         2       1                          0
MN7           MN6                                                      MN1                        MN0
                         MN5   MN4     MN3                       MN2
  r             r                                                        r                          r
                         r     r       r                         r

                              Figure 3-4. Magic Number Register

This read-only register contains the arbitrary value 0x0815; it is used for endianess and memory map
address offset checks.

                                                       NOTE

              The MNR contains 0x0000 while the controller is initializing after leaving
              the hard reset state. Only after this initialization is completed, does it contain
              the value 0x0815. After the controller leaves the hard reset state, the host
              must wait until the initialization is completed before reading or writing to
              the controller. The initialization takes 1025 cycles (CC_CLK) after
              de-assertion of the hard reset.

              During the internal initialization procedure time, the host must not access
              any CC register except MNR (see Section 3.2.3.1.3, "Magic Number
              Register (MNR)"), which acknowledges the completion of the internal
              initialization procedure.

                               MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                63
MFR4200 FlexRay Communication Controller

3.2.3.2 Configuration Registers

3.2.3.2.1 Module Configuration Register 0 (MCR0)

Address 0x4
Reset 0x8000

    15        14        13                12             11         10        9                     8

    CONFIG    Reserved  Reserved  Reserved               Reserved   Reserved  CBE                   CAE

    rwh       r         r                 r              r          r         rw*                   rw*

         7    6         5                 4              3          2         1                          0
    Reserved                                                                                        Reserved
              ENSYNFF   NSYNC             SCM1           SCM0       Reserved DIAGSTOP
         r                                                                                               r
              rw*       rh                rw*            rw*        r         rw

                        Figure 3-5. Module Configuration Register 0

                                                       NOTE

              Setting the CONFIG bit and writing to other bits in this register can be done
              in separate instructions only. Trying to set CONFIG and change other bits at
              the same time will change CONFIG only -- the other bits will not be
              changed. Clearing CONFIG and writing to other bits in the MCR0 can be
              done simultaneously in one instruction.

DIAGSTOP -- Diagnosis Stop State Bit

When this bit is set by the host, the CC immediately enters the Diagnosis Stop state. Any ongoing
transmission or reception is aborted, and synchronization with the FlexRay communication bus is lost.
When this bit is cleared by the host, the controller enters the configuration state.
1 The CC is in the Diagnosis Stop state.
0 The CC is not in the Diagnosis Stop state.

SCM0, SCM1 -- Serial Communication Mode Bits 0 and 1

These bits define the type of bus driver connected to the controller. It can be written during the
configuration state only.

                                                  Table 3-2. Bus Driver Type Selection

                                      Driver type             SCM1      SCM0
                        RS485 (IDLE state coded as "0")          0         0
                                                                 0         1
                               Optical/Electrical PHY            1         0
                                            --                   1         1

                        RS485 (IDLE state coded as "1")

                                  MFR4200 Data Sheet, Rev. 0

64                                                                            Freescale Semiconductor
                                                                                                                                                       Memory Map and Registers

                                                           NOTE
                  It is not possible to mix different RS485's in a cluster or per channel, or to
                  mix RS485 and Optical/Electrical PHY.

NSYNC -- Node Synchronized

This read-only bit is set when the controller enters the normal state in the course of startup or reintegration.
The NSYNC is set by the CC in the NIT preceding a transition to normal operation. The NSYNC is cleared
by the CC in the NIT, prior to switching to the normal passive state (the `yellow' error state; see
Section 3.2.3.6.5, "Error Handling Level Register (EHLR)") or the Diagnosis Stop state (the `red' error
state; see Section 3.2.3.6.5, "Error Handling Level Register (EHLR)"), due to...

    ...the correction value exceeding MRCR (see Section 3.2.3.3.25, "Maximum Rate Correction
         Register (MRCR)")

    ...the offset correction value exceeding MOCR (see Section 3.2.3.3.24, "Maximum Offset
         Correction Register (MOCR)")

    ...the CCFCR value (see Section 3.2.3.6.4, "Clock Correction Failed Counter Register (CCFCR)")
         exceeding MOCWCPR (see Section 3.2.3.5.3, "Maximum Odd Cycles Without clock Correction
         Passive Register (MOCWCPR)") or MOCWCFR (see Section 3.2.3.5.2, "Maximum Odd Cycles
         Without Clock Correction Fatal Register (MOCWCFR)).

1 Node is synchronized to cluster.

0 Node is not synchronized to cluster.

ENSYNFF -- Enable Sync Frame Filters

This bit enables/disables acceptance and rejection filtering for sync frames (see Section 3.2.3.8.1, "Sync
Frame Acceptance Filter Value Register (SYNFAFVR)", Section 3.2.3.8.2, "Sync Frame Acceptance
Filter Mask Register (SYNFAFMR)" and Section 3.2.3.8.3, "Sync Frame Rejection Filter Register
(SYNFRFR)").

1 Sync frames are used for the clock synchronization only when they pass the acceptance filter and are
not rejected by the rejection filter.

0 Sync frames are used for the clock synchronization independently of the acceptance and rejection filter.

CAE -- Channel A Enable

This bit enables channel A. It can be written during the configuration state only.

1 Channel A is enabled.

0 Channel A is disabled.

CBE -- Channel B Enable

This bit enables channel B. It can be written during the configuration state only.

1 Channel B is enabled.

0 Channel B disabled.

                         MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                              65
MFR4200 FlexRay Communication Controller

CONFIG -- Configuration State Bit

When the host sets this bit, the CC immediately enters the configuration state. The controller aborts any
ongoing transmission or reception and abandons synchronization to the FlexRay cluster. When the host
clears this bit, the controller resumes normal operation (see Section 3.9.2, "Configuration State"). After a
hard reset, the controller automatically enters the configuration state (CONFIG bit set).

1 Configuration state.

0 Normal operation.

3.2.3.2.2 Module Configuration Register 1 (MCR1)

Address 0x6
Reset 0x0

    15        14        13                12        11                10    9         8

    Reserved  Reserved  Reserved          Reserved  Reserved          AYTG  ARL       CSI

    r         r         r                 r         r                 rw*   rw*       rw*

         7       6      5                 4         3                 2          1         0
    Reserved  ECSE                                                          Reserved  Reserved
                        BGSMDSE BGSMSWE Reserved                      MATE
         r     rw*                                                               r         r
                        rw*               rw*       r                 rw*

                        Figure 3-6. Module Configuration Register 1

MATE -- Media Access Test Enable

This flag enables the media access test in the MFR4200 bus guardian (BG) monitor. This flag may be
written in the configuration state only.

1 Media access test is enabled.

0 Media access test is disabled.

BGSMSWE -- BG Schedule Monitoring Symbol Window Enable

This flag determines the behavior of the MFR4200 bus guardian schedule monitor during the symbol
window. It may be written in the configuration state only.
1 BG is expected to be open during symbol window of the communication cycle.
0 BG is expected to be closed during symbol window of the communication cycle.

BGSMDSE -- BG Schedule Monitoring Dynamic Segment Enable

This flag determines the behavior of the MFR4200 bus guardian monitor during the dynamic segment of
the communication cycle. It may be written in the configuration state only.
1 BG expected to be open during dynamic segment of the communication cycle.
0 BG expected to be closed during dynamic segment of the communication cycle.

                                          MFR4200 Data Sheet, Rev. 0

66                                                                          Freescale Semiconductor
                                                                                  Memory Map and Registers

ECSE -- External Clock Synchronization Enable

This configuration flag enables/disables the External Clock Synchronization. It can be written during the
configuration state only.
1 External Clock Synchronization is enabled.
0 External Clock Synchronization is disabled.

CSI -- Coldstart Inhibit Mode

The node can be prevented from initializing the TDMA communication schedule by setting the CSI bit to
`1' in the configuration state. It can be written during the configuration state only.
1 Node is in Coldstart Inhibit mode.
0 Node is not in Coldstart Inhibit mode.

ARL -- Allow Red Level

If this bit is set, the transition to the red error handling level (Diagnosis Stop state) due to clock sync errors
is allowed. It may be written in the configuration state only.
1 Error handling level red is allowed (the CC enters the Diagnosis Stop state).
0 Error handling level red is prohibited (the CC enters the configuration state).

AYTG -- Allow Yellow to Green

If this bit is set, the transition from the yellow error handling level to the green error handling level is
allowed. It may be written in the configuration state only.
1 Transition from yellow to green is allowed.
0 Transition from yellow to green is prohibited.

3.2.3.2.3 Host Interface and Physical Layer Pins Drive Strength Register (HIPDSR)

Address 0x9A
Reset 0x0

15            14         13        12        11                10                 9         8

Reserved      Reserved   Reserved  Reserved  Reserved          Reserved           Reserved  Reserved

r             r          r         r         r                 r                  r         r

     7        6          5         4         3                 2                  1               0
Reserved
              Reserved   INT_CC#   CLKOUT    ARM/DBG1/ MT/CLK_S1 BGT/DBG2/                  PAD[0:15]/
     r                                                                                        D[15:0]
                                             CLK_S0                               IF_SEL0
                                                                                                 rw
              r          rw        rw        rw                rw                 rw

                         Figure 3-7. Host Interface Pins Drive Strength Register

This register controls the drive strength of the MFR4200 pins identified in Figure 3-7.

                                   MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                       67
MFR4200 FlexRay Communication Controller

1 Pin drive strength is partial (see Appendix A.1.9, "I/O Characteristics").
0 Pin drive strength is full (see Appendix A.1.9, "I/O Characteristics").

3.2.3.2.4 Physical Layer Pins Drive Strength Register (PLPDSR)

Address 0x9C
Reset 0x0

    15        14        13                12         11                     10        9          8
                                                                                 Reserved   Reserved
    Reserved  Reserved  Reserved          Reserved   Reserved         Reserved
                                                                                      r          r
    r         r         r                 r          r                      r

         7    6         5                 4          3                      2    1                 0
    Reserved                                                                                 TXEN1#/
              Reserved  Reserved          Reserved   TXD_BG2/         TXD_BG1/    TXEN2#/   TXE1_485#
         r                                           TXD2_485         TXD1_485/  TXE2_485#
                                                                                                  rw
                                                                       IF_SEL1

              r         r                 r          rw                     rw   rw

                        Figure 3-8. Physical Layer Pins Drive Strength Register

This register controls the drive strength of the MFR4200 pins identified in Figure 3-8.

1 Pin drive strength is partial (see Section A.1.9, "I/O Characteristics").

0 Pin drive strength is full (see Section A.1.9, "I/O Characteristics").

3.2.3.2.5 Host Interface Pins Pullup/down Enable Register (HIPPER)

Address 0x9E
Reset 0x0

    15        14        13                12         11                     10   9               8
                                                                                            A9/ACS2
ECLK_CC         WE#/    CE#/LSTRB          D[15:0]/  ACS5             ACS4       OE#/ACS3
              RW_CC#                      PAD[0:15]                                             rw

    rw        rw        rw                rw         rw                     rw   rw

         7    6         5                 4          3                      2    1                0
    A8/ACS1
              A7/ACS0       A6/               A5/        A4/              A3/        A2/        A1/
        rw              XADDR14           XADDR15    XADDR16          XADDR17    XADDR18    XADDR19

              rw        rw                rw         rw                     rw   rw              rw

                  Figure 3-9. Host Interface Pins Pullup/down Enable Register

This register enables the pullups and pulldowns on MFR4200 pins identified in Figure 3-9. The
pullup/down state is controlled by the HIPPCR (see Section 3.2.3.2.6, "Host Interface Pins Pullup/down
Control Register (HIPPCR)").

1 Pullup/down resistor enabled.

                                          MFR4200 Data Sheet, Rev. 0

68                                                                               Freescale Semiconductor
                                                                                        Memory Map and Registers

0 Pullup/down resistor disabled.

3.2.3.2.6 Host Interface Pins Pullup/down Control Register (HIPPCR)

Address 0xA0
Reset 0x0

15            14           13         12         11               10                    9        8
                                                                                            A9/ACS2
ECLK_CC         WE#/       CE#/LSTRB   D[15:0]/  ACS5             ACS4      OE#/ACS3
              RW_CC#                  PAD[0:15]                                                 rw

rw            rw           rw         rw         rw               rw                    rw

     7        6            5          4          3                2                     1         0
A8/ACS1
              A7/ACS0          A6/        A5/        A4/              A3/       A2/             A1/
    rw                     XADDR14    XADDR15    XADDR16          XADDR17   XADDR18         XADDR19

              rw           rw         rw         rw               rw                    rw       rw

                         Figure 3-10. Host Interface Pins Pullup/down Control Register

This register controls the pullups and pulldowns on MFR4200 pins identified in Figure 3-10. These
functions can be enabled/disabled by the HIPPER (see Section 3.2.3.2.5, "Host Interface Pins Pullup/down
Enable Register (HIPPER)").

1 Pullup selected.

0 Pulldown selected.

3.2.3.2.7 Physical Layer Pins Pullup/down Enable Register (PLPPER)

Address 0xA2
Reset 0x0

15            14           13         12         11               10                    9        8
                                                                                            Reserved
Reserved      Reserved     Reserved   Reserved   Reserved         Reserved  Reserved
                                                                                                 r
r             r            r          r          r                r                     r

     7        6            5          4          3                2                     1   0
Reserved
              Reserved     Reserved   Reserved   BGEN2            BGEN1     RXD_BG2/ RXD_BG1/RX
     r
                                                                            RXD2_485        D1_485

              r            r          r          rw               rw                    rw  rw

                         Figure 3-11. Physical Layer Pins Pullup/down Enable Register

This register enables the pullups and pulldowns on MFR4200 pins identified in Figure 3-11. The
pullup/down state is controlled by the PLPPCR (see Section 3.2.3.2.8, "Physical Layer Pins Pullup/down
Control Register (PLPPCR)").

1 Pullup/down enabled.

0 Pullup/down disabled.

                                      MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                              69
MFR4200 FlexRay Communication Controller

3.2.3.2.8 Physical Layer Pins Pullup/down Control Register (PLPPCR)

Address 0xA4
Reset 0x0

    15        14        13                12        11                10             9            8
                                                                                             Reserved
    Reserved  Reserved  Reserved          Reserved  Reserved          Reserved  Reserved
                                                                                                  r
    r         r         r                 r         r                 r              r

         7    6         5                 4         3                 2              1       0
    Reserved
              Reserved  Reserved          Reserved  BGEN2             BGEN1     RXD_BG2/ RXD_BG1/RX
         r
                                                                                RXD2_485     D1_485

              r         r                 r         rw                rw             rw      rw

                      Figure 3-12. Physical Layer Pins Pullup/down Control Register

This register controls the pullups and pulldowns on MFR4200 pins identified in Figure 3-12. These
function can be enabled/disabled by the PLPPER (see Section 3.2.3.2.7, "Physical Layer Pins Pullup/down
Enable Register (PLPPER)").

1 Pullup selected.

0 Pulldown selected.

3.2.3.2.9 Voltage Regulator Status Register (VREGSR)

Address 0xA6
Reset

    15        14        13                12        11                10             9            8
                                                                                Reserved     Reserved
    Reserved  Reserved  Reserved          Reserved  Reserved          Reserved
                                                                                     r            r
    r         r         r                 r         r                 r

         7         6         5                 4         3                 2           1          0
    Reserved  Reserved  Reserved          Reserved  Reserved          Reserved
                                                                                Low-voltage  Power-on
         r         r    r                 r         r                 r            Status      Status

                                                                                     rwh        rwh

                        Figure 3-13. Voltage Regulator Status Register

This register indicates the occurrence of internal low-voltage and/or power-on reset events caused by
power-on of MFR4200 device or supply voltage disturbances. The Low-voltage Status and Power-on
Status bits do not cause an interrupt over the INT_CC# pin; therefore, the host may read this register to
check the status.

The host clears any status bit in VREGSR by reading VREGSR. The CC sets a status bit in the VREGSR
again when it detects the condition for that bit.

                                          MFR4200 Data Sheet, Rev. 0

70                                                                                   Freescale Semiconductor
                                                                                                                                                       Memory Map and Registers

Low-voltage Status, Power-on Status

1 MFR4200 has been reset internally due to reset conditions sensed by the voltage regulator.

0 MFR4200 has not been reset internally.

                                                           NOTE
                  Low-voltage and power-on events generated by the MFR4200 voltage
                  regulator cause the internal MFR4200 reset with the same consequences as
                  in the case of an external hard reset. Therefore, changes to the VREGSR bits
                  can be read by the host only after the MFR4200 leaves the internal reset
                  state.

3.2.3.3 Control Registers

3.2.3.3.1 Bit Duration Register (BDR)

FlexRay Protocol Related Parameter gdBit
Address 0xA8
Reset undefined state

15        14             13                 12            11                10         9         8
                                                      Reserved          Reserved  Reserved  Reserved
Reserved  Reserved       Reserved           Reserved
                                                           r                 r         r         r
r         r              r                  r

7         6              5                  4         3                 2         1         0

Reserved  BD6            BD5                BD4       BD3               BD2       BD1       BD0

r         rw*            rw*                rw*       rw*               rw*       rw*       rw*

                              Figure 3-14. Bit Duration Register

This register controls the number of microticks per bit. Writing this register is possible only during the
configuration state.

                                            MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                     71
MFR4200 FlexRay Communication Controller

3.2.3.3.2 Delay Compensation Channel A Register (DCAR)

FlexRay Protocol Related Parameter pDelayCompensation[A]
Address 0xD0
Reset undefined state

    15     14     13                      12                11        10        9     8
                                                                             DCA9  DCA8
    DCA15  DCA14  DCA13                   DCA12             DCA11     DCA10
                                                                              rw*   rw*
    rw*    rw*    rw*                     rw*               rw*       rw*

       7      6   5                       4                 3         2         1     0
    DCA7   DCA6                                                              DCA1  DCA0
                  DCA5                    DCA4              DCA3      DCA2
     rw*    rw*                                                               rw*   rw*
                  rw*                     rw*               rw*       rw*

                  Figure 3-15. Delay Compensation Channel A Register

This register holds the value used to compensate for reception delays on channel A in microticks. The
register can be written during the configuration state only. The value of this register must be within the
range [0:127].

3.2.3.3.3 Delay Compensation Channel B Register (DCBR)

FlexRay Protocol Related Parameter pDelayCompensation[B]
Address 0xD2
Reset undefined state

    15     14     13                      12                11        10        9     8
                                                                             DCB9  DCB8
    DCB15  DCB14  DCB13                   DCB12             DCB11     DCB10
                                                                              rw*   rw*
    rw*    rw*    rw*                     rw*               rw*       rw*

       7      6   5                       4                 3         2         1     0
    DCB7   DCB6                                                              DCB1  DCB0
                  DCB5                    DCB4              DCB3      DCB2
     rw*    rw*                                                               rw*   rw*
                  rw*                     rw*               rw*       rw*

                  Figure 3-16. Delay Compensation Channel B Register

This register holds the value used to compensate for reception delays on channel B in microticks. The
register can be written during the configuration state only. The value of this register must be within the
range [0:127].

                                          MFR4200 Data Sheet, Rev. 0

72                                                                           Freescale Semiconductor
                                                                         Memory Map and Registers

3.2.3.3.4 Cluster Drift Damping Register (CDDR)

FlexRay Protocol Related Parameter pClusterDriftDamping
Address 0xDE
Reset undefined state

15     14                13     12                         11        10     9     8
                                                                  CDD10  CDD9  CDD8
CDD15  CDD14             CDD13  CDD12                      CDD11
                                                                    rw*   rw*   rw*
rw*    rw*               rw*    rw*                        rw*

   7      6              5      4                          3      2         1     0
CDD7   CDD6                                                              CDD1  CDD0
                         CDD5   CDD4                       CDD3   CDD2
rw*    rw*                                                               rw*   rw*
                         rw*    rw*                        rw*    rw*

                         Figure 3-17. Cluster Drift Damping Register

This register defines the value used, in clock synchronization, to minimize the accumulation of rounding
errors. This register can be written in the configuration state only. The register value is given in microticks
and must be within the range [1:15].

3.2.3.3.5 Maximum Sync Frames Register (MSFR)

FlexRay Protocol Related Parameter gSyncNodeMax
Address 0xC2
Reset undefined state

15     14                13     12                         11        10     9     8
                                                                  MSF10  MSF9  MSF8
MSF15  MSF14             MSF13  MSF12                      MSF11
                                                                    rw*   rw*   rw*
rw*    rw*               rw*    rw*                        rw*

   7      6              5      4                          3      2         1     0
MSF7   MSF6                                                              MSF1  MSF0
                         MSF5   MSF4                       MSF3   MSF2
rw*    rw*                                                               rw*   rw*
                         rw*    rw*                        rw*    rw*

                         Figure 3-18. Maximum Sync Frames Register

This register holds the maximum number of sync frames that can be transmitted on either channel in a
network, including a node's own sync frame. The host may modify this register in the configuration state
only. The value of this register must be within the range [2:15].

                                MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                              73
MFR4200 FlexRay Communication Controller

3.2.3.3.6 Nominal Macrotick Length Register (NMLR)

FlexRay Protocol Related Parameter pMicroPerMacroNom
Address 0xAC
Reset undefined state

    15        14        13                12            11                             10         9         8
                                                                                   Reserved  Reserved  Reserved
    Reserved  Reserved  Reserved          Reserved      Reserved
                                                                                        r         r         r
    r         r         r                 r             r

       7         6      5                 4             3                          2            1         0
    NML7      NML6                                                                           NML1      NML0
                        NML5              NML4          NML3                       NML2
     rw*       rw*                                                                            rw*       rw*
                        rw*               rw*           rw*                        rw*

                        Figure 3-19. Nominal Macrotick Length Register

This register defines the integer number of microticks per nominal macrotick, according to Equation 3-1.

                                            NMLR = int (cycle length in T / CLR)                      Eqn. 3-1

Writing this register is possible only in the configuration state.

3.2.3.3.7 Microticks Per Cycle Low Register (MPCLR)

Address 0xB4
Reset undefined state

    15        14        13                12            11                             10        9         8
                                                                                   MPCL10    MPCL9     MPCL8
    MPCL15    MPCL14    MPCL13            MPCL12        MPCL11
                                                                                      rw*      rw*       rw*
    rw*       rw*       rw*               rw*           rw*

        7         6     5                 4             3                          2             1         0
    MPCL7     MPCL6                                                                          MPCL1     MPCL0
                        MPCL5             MPCL4         MPCL3                      MPCL2
      rw*       rw*                                                                            rw*       rw*
                        rw*               rw*           rw*                        rw*

                        Figure 3-20. Microticks Per Cycle Low Register

The MPCHR and MPCLR are described in the following section.

The MPCLR can be written during the configuration state only.

                                          MFR4200 Data Sheet, Rev. 0

74                                                                                           Freescale Semiconductor
                                                                                  Memory Map and Registers

3.2.3.3.8 Microticks Per Cycle High Register (MPCHR)

Address 0xB6
Reset undefined state

15        14             13                        12     11        10                 9         8
                                                                                  Reserved  Reserved
Reserved  Reserved       Reserved  Reserved               Reserved  Reserved
                                                                                       r         r
r         r              r                         r      r         r

    7         6          5                         4      3         2                 1         0
MPCH7     MPCH6                                                                   MPCH1     MPCH0
                         MPCH5                     MPCH4  MPCH3     MPCH2
   rw*       rw*                                                                     rw*       rw*
                         rw*                       rw*    rw*       rw*

                         Figure 3-21. Microticks Per Cycle High Register

The MPCHR and MPCLR define the number of microticks per cycle. Writing these registers is possible
only in the configuration state. The relationship between registers MPCHR, MPCLR, and CLR is given by
Equation 3-2.

                                 MPCHR * 2^16 + MPCLR = (Cycle Length) k * CLR            Eqn. 3-2

Where:
    Cycle Length = the length of a communication cycle in microticks
    k = 1 [microtick/macrotick]

3.2.3.3.9 Static Slot Length Register (SSLR)

FlexRay Protocol Related Parameter gdStaticSlot
Address 0xB0
Reset undefined state

15        14             13                        12     11            10             9         8
                                                                    Reserved      Reserved  Reserved
Reserved  Reserved       Reserved  Reserved               Reserved
                                                                         r             r         r
r         r              r                         r      r

  7         6            5                         4      3         2               1         0
SSL7      SSL6                                                                    SSL1      SSL0
rw*                     SSL5                      SSL4   SSL3      SSL2           rw*       rw*
           rw*
                         rw*                       rw*    rw*       rw*

                         Figure 3-22. Static Slot Length Register

This register defines the number of macroticks per slot. Writing this register is possible only in the
configuration state.

                                   MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                 75
MFR4200 FlexRay Communication Controller

3.2.3.3.10 Number of Static Slots Register (NSSR)

FlexRay Protocol Related Parameter gNumberOfStaticSlots
Address 0x8E
Reset 0x1

    15        14        13                12               11            10        9         8
                                                                      NSS10     NSS9      NSS8
    Reserved  Reserved  Reserved          Reserved         Reserved
                                                                        rw*      rw*       rw*
    r         r         r                 r                r

       7         6      5                 4                3          2            1         0
    NSS7      NSS6                                                              NSS1      NSS0
                        NSS5              NSS4             NSS3       NSS2
     rw*       rw*                                                               rw*       rw*
                        rw*               rw*              rw*        rw*

                        Figure 3-23. Number of Static Slots Register

This register defines the number of static slots in a cycle. Writing this register is possible only during the
configuration state.

                                                           NOTE
                  The range of possible values for the NSSR is from 0x2 to 0x3FF. This means
                  that at least two static slots must be programmed.

3.2.3.3.11 Static Payload Length Register (SPLR)

FlexRay Protocol Related Parameter gPayloadLengthStatic
Address 0x90
Reset 0x0

    15        14        13                12               11             10         9         8
                                                                      Reserved  Reserved  Reserved
    Reserved  Reserved  Reserved          Reserved         Reserved
                                                                           r         r         r
    r         r         r                 r                r

         7      6       5                 4                3          2           1         0
    Reserved  SPL6                                                              SPL1      SPL0
                        SPL5              SPL4             SPL3       SPL2       rw*       rw*
         r     rw*
                        rw*               rw*              rw*        rw*

                        Figure 3-24. Static Payload Length Register

This register defines the maximum data length for static frames in words (1 word = 2 bytes). Writing this
register is possible only during the configuration state.

                                          MFR4200 Data Sheet, Rev. 0

76                                                                              Freescale Semiconductor
                                                                                      Memory Map and Registers

3.2.3.3.12 Minislot Length Register (MSLR)

FlexRay Protocol Related Parameter gdMinislot
Address 0xC6
Reset undefined state

15        14             13                      12                   11        10         9         8
                                                                  Reserved  Reserved  Reserved  Reserved
Reserved  Reserved       Reserved                Reserved
                                                                       r         r         r         r
r         r              r                       r

     7       6           5                       4                3         2            1         0
Reserved  MSL6                                                                        MSL1      MSL0
                         MSL5                    MSL4             MSL3      MSL2
     r     rw*                                                                         rw*       rw*
                         rw*                     rw*              rw*       rw*

                             Figure 3-25. Minislot Length Register

This register defines the minislot length in macroticks. The register can be written during the configuration
state only. The value of this register must be within the range [2:63].

3.2.3.3.13 Minislot Action Point Offset Register (MSAPOR)

FlexRay Protocol Related Parameter gdMinislotActionPointOffset
Address 0xC8
Reset undefined state

15        14             13                      12               11        10             9         8
                                                                                      Reserved  Reserved
Reserved  Reserved       Reserved                Reserved         Reserved  Reserved
                                                                                           r         r
r         r              r                       r                r         r

     7         6         5                       4                3         2              1         0
Reserved  Reserved                                                                    MSAPO1    MSAPO0
                         Reserved                Reserved         MSAPO3    MSAPO2
     r         r                                                                          rw*       rw*
                         r                       r                rw*       rw*

                         Figure 3-26. Minislot Action Point Offset Register

This register defines the offset of the action point within the minislot in macroticks. The register can be
written during the configuration state only. The value of this register must be within the range [1:15].

                                   MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                  77
MFR4200 FlexRay Communication Controller

3.2.3.3.14 Static Slot Action Point Offset Register (SSAPOR)

FlexRay Protocol Related Parameter gdActionPointOffset
Address 0xCA
Reset undefined state

    15        14        13                      12        11          10              9         8
                                                                                 Reserved  Reserved
    Reserved  Reserved  Reserved                Reserved  Reserved    Reserved
                                                                                      r         r
    r         r         r                       r         r           r

         7         6    5                       4         3           2               1         0
    Reserved  Reserved                                                           SSAPO1    SSAPO0
                        Reserved                Reserved  SSAPO3      SSAPO2
         r         r                                                                rw*       rw*
                        r                       r         rw*         rw*

                        Figure 3-27. Static Slot Action Point Offset Register

This register defines the offset of the action point in macroticks. The register can be written only during
the configuration state. The value of this register must be within the range [1:15].

3.2.3.3.15 Latest Dynamic Transmission Start Register (LDTSR)

FlexRay Protocol Related Parameter pLatestTx
Address 0xC4
Reset undefined state

    15        14        13                      12        11          10           9         8
                                                                                 LDT9      LDT8
    Reserved  Reserved  LDT13                   LDT12     LDT11       LDT10
                                                                                  rw*       rw*
    r         r         rw*                     rw*       rw*         rw*

      7         6       5                       4         3           2            1         0
    LDT7      LDT6                                                               LDT1      LDT0
     rw*                LDT5                    LDT4      LDT3        LDT2                  rw*
               rw*                                                                rw*
                        rw*                     rw*       rw*         rw*

                        Figure 3-28. Latest Dynamic Transmission Start Register

This register defines the cycle time after which dynamic frame transmission can start. If the cycle time is
greater than this register's value, the controller continues an ongoing dynamic frame transmission (started
before this point in time) and does not start any new dynamic frame transmissions. The latest dynamic
transmission start is expressed in macroticks. The register can be written only in the configuration state.

                                          MFR4200 Data Sheet, Rev. 0

78                                                                               Freescale Semiconductor
                                                                               Memory Map and Registers

3.2.3.3.16 Maximum Payload Length Dynamic Register (MPLDR)

FlexRay Protocol Related Parameter gMaxPayloadLengthDynamic
Address 0x92
Reset 0x0

15        14             13        12                          11    10             9            8
                                                                               Reserved     Reserved
Reserved  Reserved       Reserved  Reserved          Reserved        Reserved
                                                                                    r            r
r         r              r         r                           r     r

     7    6              5         4                           3     2         1                0
Reserved                                                                                    MPLD0*
          MPLD6*         MPLD5*    MPLD4*            MPLD3*          MPLD2*    MPLD1*
     r                                                                                         rw*
          rw*            rw*       rw*                         rw*   rw*       rw*

                         Figure 3-29. Maximum Payload Length Dynamic Register

This register defines the maximum payload length in the dynamic segment, in terms of words
(1 word = 2 bytes). This register can be written only during the configuration state.

                                                   NOTE

          The value of the maximum payload length dynamic register is used for
          checking transmit message buffers (see the MDPLE bit description in
          Section 3.2.3.6.3, "CHI Error Register (CHIER)" and Section 3.3.2.7,
          "LEN[6: 0] -- Payload Length").

3.2.3.3.17 Symbol Window Configuration Register (SWCR)

FlexRay Protocol Related Parameter gdSymbolWindow
Address 0xBC
Reset undefined state

15        14             13        12                          11    10           9            8
                                                                               SWC9         SWC8
Reserved  Reserved       SWC13     SWC12             SWC11           SWC10
                                                                                 rw*          rw*
r         r              rw*       rw*                         rw*   rw*

   7         6           5         4                           3     2            1            0
SWC7      SWC6                                                                 SWC1         SWC0
                         SWC5      SWC4                        SWC3  SWC2
  rw*       rw*                                                                  rw*          rw*
                         rw*       rw*                         rw*   rw*

                         Figure 3-30. Symbol Window Configuration Register

This register defines the cycle time in which the symbol window starts. The cycle time is measured in
macroticks. This register may be modified only in the configuration state.

                                   MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                79
MFR4200 FlexRay Communication Controller

3.2.3.3.18 Network Idle Time Configuration Register (NITCR)

FlexRay Protocol Related Parameter gdNIT
Address 0xBE
Reset undefined state

    15        14        13                  12       11                 10         9      8
                                                                                NITC9  NITC8
    Reserved  Reserved  NITC13              NITC12   NITC11             NITC10
                                                                                  rw*    rw*
    r         r         rw*                 rw*      rw*                rw*

       7         6      5                   4        3                  2          1      0
    NITC7     NITC6                                                             NITC1  NITC0
                        NITC5               NITC4    NITC3              NITC2
      rw*       rw*                                                               rw*    rw*
                        rw*                 rw*      rw*                rw*

                        Figure 3-31. Network Idle Time Configuration Register

This register defines the cycle time in which the network idle time starts. The cycle time is measured in
macroticks. The register may be modified in the configuration state only. This register is related to the
SOCCTR register (refer to the note in Section 3.2.3.3.34, "Start of Offset Correction Cycle Time Register
(SOCCTR)").

                                                           NOTE
                  Since the duration of the NIT must be longer than or equal to

                       ceil ((1300T + 170T * MSFR)/NMLR) + 1 [nominal MT],           Eqn. 3-3

              this register must be configured to, at most

                        CLR - NIT duration [nominal MT]                                Eqn. 3-4

3.2.3.3.19 Cycle Length Register (CLR)

FlexRay Protocol Related Parameter gMacroPerCycle
Address 0xB2
Reset undefined state

    15        14        13                  12       11                 10      9      8

    Reserved  Reserved  CL13                CL12     CL11               CL10    CL9    CL8

    r         r         rw*                 rw*      rw*                rw*     rw*    rw*

    7         6         5                   4        3                  2       1      0

    CL7       CL6       CL5                 CL4      CL3                CL2     CL1    CL0

    rw*       rw*       rw*                 rw*      rw*                rw*     rw*    rw*

                              Figure 3-32. Cycle Length Register

This register defines the number of macroticks per cycle. Writing this register is possible during the
configuration state only. The CC uses this register value during startup only.

                                            MFR4200 Data Sheet, Rev. 0

80                                                                              Freescale Semiconductor
                                                                                  Memory Map and Registers

3.2.3.3.20 Maximum Cycle Length Deviation Register (MCLDAR)

FlexRay protocol related parameter gdMaxDrift
Address 0xB8
Reset undefined state

15        14             13                      12           11        10             9       8
                                                                                  MCLDA9  MCLDA8
Reserved  Reserved       Reserved                Reserved     Reserved  Reserved
                                                                                     rw*     rw*
r         r              r                       r            r         r

     7    6              5                       4            3         2         1            0
MCLDA7                                                                                    MCLDA0
          MCLDA6         MCLDA5                  MCLDA4       MCLDA3    MCLDA2    MCLDA1
   rw*                                                                                       rw*
          rw*            rw*                     rw*          rw*       rw*       rw*

                         Figure 3-33. Maximum Cycle Length Deviation Register

This register defines the number of microticks for a communication cycle of another CC with the
maximum deviation of 1500 ppm with respect to the local oscillator.

Writing this register is possible only during the configuration state. The value for the MCLDAR is
calculated from Equation 3-5:

                         MCLDAR = ceil ( cycle_length[T] * 1.5*10-3 )                    Eqn. 3-5

3.2.3.3.21 External Offset Correction Register (EOCR)

FlexRay Protocol Related Parameter pExternOffsetCorrection
Address 0xF4
Reset undefined state

15        14             13                      12           11           10        9       8
                                                                        EOC10     EOC9    EOC8
EOC15     EOC14          EOC13                   EOC12        EOC11
                                                                          rw*      rw*     rw*
rw*       rw*            rw*                     rw*          rw*

   7         6           5                       4            3         2            1       0
EOC7      EOC6                                                                    EOC1    EOC0
                         EOC5                    EOC4         EOC3      EOC2
rw*       rw*                                                                     rw*     rw*
                         rw*                     rw*          rw*       rw*

                         Figure 3-34. External Offset Correction Register

This register holds the absolute value of the initial external offset correction to be applied, together with
the internal clock synchronization value (see Section 3.2.3.3.23, "External Correction Control Register
(ECCR)"). The host may write this register during the configuration state only. The register value is
expressed in microticks.

                                   MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                             81
MFR4200 FlexRay Communication Controller

3.2.3.3.22 External Rate Correction Register (ERCR)

FlexRay Protocol Related Parameter pExternRateCorrection
Address 0xF6
Reset undefined state

    15        14        13                12                11           10        9          8
                                                                      ECR10     ECR9       ECR8
    ECR15     ECR14     ECR13             ECR12             ECR11
                                                                        rw*      rw*        rw*
    rw*       rw*       rw*               rw*               rw*

       7         6      5                 4                 3         2            1          0
    ERC7      ERC6                                                              ERC1       ERC0
                        ERC5              ERC4              ERC3      ERC2
     rw*       rw*                                                               rw*        rw*
                        rw*               rw*               rw*       rw*

                        Figure 3-35. External Rate Correction Register

This register holds the absolute value of the initial external rate correction to be applied, together with the
internal clock synchronization value (see Section 3.2.3.3.23, "External Correction Control Register
(ECCR)"). The host may write this register in the configuration state only. The register value is expressed
in microticks.

3.2.3.3.23 External Correction Control Register (ECCR)

Address 0xF8
Reset undefined state

    15        14        13                12                11        10             9          8
                                                                                Reserved   Reserved
    Reserved  Reserved  Reserved          Reserved          Reserved  Reserved
                                                                                     r          r
    r         r         r                 r                 r         r

         7         6    5                 4                 3         2            1          0
    Reserved  Reserved                                                          EOCA       EOCE
                        Reserved          Reserved          ERCA      ERCE
         r         r                                                              rw        rwh
                        r                 r                 rw        rwh

                        Figure 3-36. External Correction Control Register

                                                       NOTE

              This register must be set before the NIT start of communication cycle x, in
              order to affect the clock correction in the communication cycle x+1.

EOCE -- External Offset Correction Enable

0 External offset correction disabled.
1 External offset correction enabled.

                                          MFR4200 Data Sheet, Rev. 0

82                                                                              Freescale Semiconductor
                                                                                                                                   Memory Map and Registers

                                                NOTE
       If this bit is set by the host, external offset correction will be performed once
       during the subsequent double cycle; afterwards, this bit will be cleared
       automatically by the communication controller.

EOCA -- External Offset Correction Application

0 Add external offset correction value.
1 Subtract external offset correction value.

ERCE -- External Rate Correction Enable

0 External rate correction disabled.

1 External rate correction enabled.

                                                           NOTE
                  If this bit is set by the host, the external rate correction will be performed
                  once during the subsequent double cycle, and afterwards this bit will be
                  automatically cleared by the communication controller.

ERCA -- External Rate Correction Application

0 Add external rate correction.
1 Subtract external rate correction.

3.2.3.3.24 Maximum Offset Correction Register (MOCR)

FlexRay Protocol Related Parameter pOffsetCorrectionOut
Address 0xDA
Reset undefined state

15     14                13     12                         11     10         9                       8
                                                                          MOC9                    MOC8
MOC15  MOC14             MOC13  MOC12                      MOC11  MOC10
                                                                            rw*                     rw*
rw*    rw*               rw*    rw*                        rw*    rw*

   7      6              5      4                          3      2          1                       0
MOC7   MOC6                                                               MOC1                    MOC0
                         MOC5   MOC4                       MOC3   MOC2
  rw*    rw*                                                                rw*                     rw*
                         rw*    rw*                        rw*    rw*

                         Figure 3-37. Maximum Offset Correction Register

This register defines the maximum permitted absolute offset correction value, in microticks, to be applied
by the internal clock synchronization algorithms. This register can be written during the configuration state
only. The value of this register does not effect the external clock correction value.

                                MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                  83
MFR4200 FlexRay Communication Controller

3.2.3.3.25 Maximum Rate Correction Register (MRCR)

FlexRay Protocol Related Parameter pRateCorrectionOut
Address 0xDC
Reset undefined state

    15     14     13                      12             11              10     9      8
                                                                      MRC10  MRC9   MRC8
    MRC15  MRC14  MRC13                   MRC12          MRC11
                                                                        rw*    rw*    rw*
    rw*    rw*    rw*                     rw*            rw*

       7      6   5                       4              3            2         1      0
    MRC7   MRC6                                                              MRC1   MRC0
                  MRC5                    MRC4           MRC3         MRC2
      rw*    rw*                                                               rw*    rw*
                  rw*                     rw*            rw*          rw*

                  Figure 3-38. Maximum Rate Correction Register

This register defines the maximum permitted absolute rate correction value, in microticks, to be applied
by the internal clock synchronization algorithms. This register can be written during the configuration state
only. The value of this register does not effect the external clock correction value.

3.2.3.3.26 Coldstart Maximum Register (CSMR)

FlexRay Protocol Related Parameter gColdStartAttempts
Address 0xC0
Reset undefined state

    15     14     13                      12             11              10     9      8
                                                                      CMS10  CMS9   CMS8
    CMS15  CMS14  CMS13                   CMS12          CMS11
                                                                        rw*    rw*    rw*
    rw*    rw*    rw*                     rw*            rw*

       7      6   5                       4              3            2         1      0
    CSM7   CSM6                                                              CSM1   CSM0
                  CSM5                    CSM4           CSM3         CSM2
      rw*    rw*                                                               rw*    rw*
                  rw*                     rw*            rw*          rw*

                  Figure 3-39. Coldstart Maximum Register

The value in this register determines the maximum number of coldstart attempts that a coldstarting startup
node is allowed to make, when trying to start up the network without receiving a valid response from
another node. After this number of coldstart attempts, the CC falls back to the integration listen state and
does not perform another coldstart attempt, until the controller enters and leaves the configuration state
again. If the register is programmed with the value `0', then the CC is not allowed to start communication.
Writing the coldstart maximum register is possible during the configuration state only. The value of this
register must be within the range [0:32767].

                                          MFR4200 Data Sheet, Rev. 0

84                                                                           Freescale Semiconductor
                                                                                 Memory Map and Registers

3.2.3.3.27 Transmit Start Sequence Length Register (TSSLR)

FlexRay Protocol Related Parameter gdTSSTransmitter/pdTSSReceiver
Address 0xBA
Reset undefined state

15        14             13        12                     11         10              9            8
                                                                                 TSSLR1       TSSLR0
TSSLR7    TSSLR6         TSSLR5    TSSLR4                 TSSLR3     TSSLR2
                                                                                    rw*          rw*
rw*       rw*            rw*       rw*                    rw*        rw*

    7         6          5         4                      3          2               1            0
TSSLT7    TSSLT6                                                                 TSSLT1       TSSLT0
                         TSSLT5    TSSLT4                 TSSLT3     TSSLT2
   rw*       rw*                                                                    rw*          rw*
                         rw*       rw*                    rw*        rw*

                         Figure 3-40. Transmit Start Sequence Length Register

The TSSLR defines the length, in bits, of the transmit start sequence on the physical layer.

Bits TSSLT[0:7] (LSB) define the nominal length of the transmit start sequence for transmission.

Bits TSSLR[8:15] (MSB) define maximum length of the transmit start sequence for reception.

Writing is possible only during the configuration state.

3.2.3.3.28 Network Management Vector Length Register (NMVLR)

FlexRay Protocol Related Parameter gNetworkManagementVectorLength
Address 0x3E
Reset 0x0

15        14             13        12                     11         10               9            8
                                                                                 Reserved     Reserved
Reserved  Reserved       Reserved  Reserved               Reserved   Reserved
                                                                                      r            r
r         r              r         r                      r          r

     7    6              5         4                      3          2           1                0
Reserved                                                                                      NMVL0
          Reserved       Reserved  Reserved               NMVL3      NMVL2       NMVL1
     r                                                                                          rw*
          r              r         r                      rw*        rw*         rw*

                         Figure 3-41. Network Management Vector Length Register

This register defines the length, in bytes, of the network management vector (see Section 3.2.3.4.6,
"Global Network Management Vector n Register, n = [0:5] (GNMVnR)"). Writing is possible during the
configuration state only. The value of this register must be within the range [0:12].

                                   MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                               85
MFR4200 FlexRay Communication Controller

3.2.3.3.29 Sync Frame Register (SYNCFR)

Address 0x94
Reset 0x0

    15        14        13                12            11                 10            9          8
                                                    Reserved          SYNCF10       SYNCF9     SYNCF8
    SUP       Reserved  Reserved          Reserved
                                                         r                rw*          rw*        rw*
    rw*       r         r                 r

         7         6    5                 4         3                       2            1          0
    SYNCF7    SYNCF6                                                                SYNCF1     SYNCF0
                        SYNCF5            SYNCF4    SYNCF3                  SYNCF2
       rw*       rw*                                                                   rw*        rw*
                        rw*               rw*       rw*                     rw*

                                          Figure 3-42. Sync Frame Register

This register contains the identifier of the sync frame to be transmitted. This register can be written during
the configuration state only. There is no sync frame to transmit, if this register holds the value 0x0. A hard
reset clears the register.

SUP -- Startup

This bit sets the startup frame indicator. It can be written in the configuration state only.
1 CC is a startup node and has its startup frame indicator set.
0 CC is not a startup node.

3.2.3.3.30 Sync Frame Header Register (SYNCHR)

Address 0x96
Reset undefined state

    15        14        13                12        11                      10            9          8
                                                                      SYNCRC10      SYNCRC9    SYNCRC8
    Reserved  Reserved  Reserved          Reserved  Reserved
                                                                           rw*           rw*        rw*
    r         r         r                 r         r

      7             6   5                 4         3                       2             1          0
SYNCRC7       SYNCRC6                                                               SYNCRC1    SYNCRC0
                        SYNCRC5 SYNCRC4 SYNCRC3 SYNCRC2
     rw*           rw*                                                                   rw*        rw*
                        rw*               rw*       rw*                     rw*

                        Figure 3-43. Sync Frame Header Register

This register contains the header CRC of the sync frame to be transmitted. This register can be written
during the configuration state only.

                                          MFR4200 Data Sheet, Rev. 0

86                                                                                  Freescale Semiconductor
                                                                                           Memory Map and Registers

                                                       NOTE

              The SYNCHR value overwrites the header CRC field of a transmit message
              buffer that: a) has the same frame ID as the SYNCF[0:10] field of the
              SYNCFR (see Section 3.2.3.3.29, "Sync Frame Register (SYNCFR)"), and
              b) was selected by the CC for transmission as a sync message.

3.2.3.3.31 Bus Guardian Tick Register (BGTR)

Address 0xAE
Reset undefined state

15            14         13        12         11                   10                           9         8
                                                               Reserved                    Reserved  Reserved
Reserved      Reserved   Reserved  Reserved  Reserved
                                                                    r                           r         r
r             r          r         r          r

     7             6     5         4          3                                       2       1         0
Reserved      Reserved                                                                     BGT1      BGT0
                         Reserved  BGT4       BGT3                 BGT2
     r             r                                                                        rw*       rw*
                         r         rw*        rw*                                     rw*

                         Figure 3-44. Bus Guardian Tick Register

This register defines the period length of the bus guardian tick to be provided by the CC to the bus guardian.

The value BGT[0:4], is expressed in multiples of the CC microtick. Writing this register is possible only
during the configuration state. The value of this register must be within the range [2:16].

3.2.3.3.32 Delay Counter Register (DCR)

Address 0x3C
Reset 0x0

15            14         13        12         11                                      10   9         8

DC15          DC14       DC13      DC12       DC11                 DC10                    DC9       DC8

rw*           rw*        rw*       rw*        rw*                                     rw*  rw*       rw*

7             6          5         4          3                                       2    1         0

DC7           DC6        DC5       DC4        DC3                                     DC2  DC1       DC0

rw*           rw*        rw*       rw*        rw*                                     rw*  rw*       rw*

                              Figure 3-45. Delay Counter Register

This register specifies the configurable part of the delay between the reset of the CONFIG bit (host writing
MCR0.CONFIG) and the point in time when the controller actually leaves the configuration state (see
Section 3.9.2, "Configuration State"). The delay is configurable in steps of eight microticks, i.e.

                                      the configured value * 8 = delay in microticks                 Eqn. 3-6

The host may write this register only during the configuration state.

                                   MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                    87
MFR4200 FlexRay Communication Controller

3.2.3.3.33 Debug Port Control Register (DBPCR)

Address 0x38
Reset 0x0

    15              14           13                    12  11                  10         9               8
                                                                           Reserved  Reserved        Reserved
    Reserved     Reserved        Reserved        Reserved  Reserved
                                                                                r         r               r
    r               r            r                     r   r

         7            6          5                     4   3                 2            1               0
    CNTRL7       CNTRL6                                                              CNTRL1          CNTRL0
                                 CNTRL5           CNTRL4   CNTRL3          CNTRL2
        rw           rw                                                                  rw              rw
                                 rw                    rw  rw                rw

                                 Figure 3-46. Debug Port Control Register

This register controls the output functions of the BGT and ARM_BG pins of the controller as described in
Table 3-3.

Bits CNTRL[7:4] determine the functionality of the port BGT pin.

Bits CNTRL[3:0] determine the functionality of the port ARM_BG pin.

Refer to 3.10, "Debug Port" for a detailed description of the debug functions.

                                                           NOTE
                  The output function controls of BGT and ARM_BG pins are independent of
                  each other. Therefore, they may be set with equal or different values.

                 Table 3-3. Encoding of Debug Port Control Fields CNTRL[7:4] and CNTRL[3:0]

    CNTRL[7:4],                         Mode of the BGT, Mode of the ARM_BG                          Signal
    CNTRL[3:0]
                                                                                                         
       0         Normal operation of BGT and ARM_BG                                                    PCS
                                                                                                       SSS
       1         Protocol state change                                                                MSS
                                                                                                     RAGFA
       2         Slot start in static segment                                                         DSSA
                                                                                                       SFA
       3         Minislot start                                                                       RCFA
                                                                                                      SCC
       4         RxD after glitch filter on channel A                                                 MTS
                                                                                                      SOC
       5         Dynamic slot start on channel A
                                                                                                         
       6         Start of frame on channel A                                                         RAGFB

       7         Received syntactically correct an semantically valid frame indication on channel A

       8         Start of a communication cycle

       9         Macrotick

    10           Start of offset correction

    11           

    12           RxD after glitch filter on channel B

                                               MFR4200 Data Sheet, Rev. 0

88                                                                                                   Freescale Semiconductor
                                                                                                 Memory Map and Registers

    Table 3-3. Encoding of Debug Port Control Fields CNTRL[7:4] and CNTRL[3:0] (continued)

CNTRL[7:4],                   Mode of the BGT, Mode of the ARM_BG                                     Signal
CNTRL[3:0]
                                                                                                      DSSB
13           Dynamic slot start on channel B                                                           SFB
                                                                                                      RCFB
14           Start of frame on channel B

15           Received syntactically correct an semantically valid frame indication on channel B

3.2.3.3.34 Start of Offset Correction Cycle Time Register (SOCCTR)

FlexRay Protocol Related Parameter gOffsetCorrectionStart
Address 0xE0
Reset undefined state

15           14          13                   12             11       10                         9         8
                                                                                                      SOCCT8
Reserved     Reserved    SOCCT13 SOCCT12 SOCCT11 SOCCT10                              SOCCT9
                                                                                                          rw*
r            r           rw*                  rw*            rw*      rw*                        rw*

     7       6           5                    4              3        2                          1         0
SOCCT7                                                                                                SOCCT0
             SOCCT6      SOCCT5               SOCCT4         SOCCT3   SOCCT2          SOCCT1
   rw*                                                                                                    rw*
             rw*         rw*                  rw*            rw*      rw*                        rw*

                         Figure 3-47. Start of Offset Correction Cycle Time Register

This register defines the delay time (in multiples of macroticks) after which the offset correction will start.
Writing this register is possible only during the configuration state.

                                                      NOTE

             The time interval between the start time of the NIT (see NITCR) and the
             Start of Offset Correction time is used by the CC for clock correction
             calculations. The minimum interval that must be ensured during NITCR and
             SOCCTR programming can be calculated from Equation 3-7:

                Delaymin = ceil(500T + 110T*MSFR)/NMLR) + 1 [nominal MT]                            Eqn. 3-7

             Therefore, the SOCCTR value must be:

                         SOCCTR >= NITCR + Delaymin [nominal MT]                                      Eqn. 3-8

                                          MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                        89
MFR4200 FlexRay Communication Controller

3.2.3.3.35 Idle Detection Length Register (IDLR)

FlexRay protocol related parameter gdDynamicSlotIdlePhase
Address 0xAA
Reset undefined state

    15        14        13                12                 11            10                 9         8
                                                                       Reserved          Reserved  Reserved
    Reserved  Reserved  Reserved          Reserved           Reserved
                                                                            r                 r         r
    r         r         r                 r                  r

         7         6    5                 4                  3                     2       1         0
    Reserved  Reserved                                                                   IDL1      IDL0
                        Reserved          Reserved           IDL3                  IDL2   rw*       rw*
         r         r
                        r                 r                  rw*                   rw*

                        Figure 3-48. Idle Detection Length Register

This register defines the number of minislots used by the CC for checking the duration of the network idle
time between two consecutive frames in the dynamic segment. This includes the dynamic slot idle phase.
Writing this register is possible only during the configuration state.

The value of IDLR depends on the values of the bit duration register (Section 3.2.3.3.1, "Bit Duration
Register (BDR)) and the minislot length register (Section 3.2.3.3.12, "Minislot Length Register (MSLR)).
It can be calculated using Equation 3-9.

                                       IDLR = ceil( (11 * BDR) / (NMLR * MSLR) ).                  Eqn. 3-9

The value in the register must be in the range [1:15].

3.2.3.3.36 Symbol Window Control Register (SWCTRLR)

Address 0x84
Reset 0x0

    15        14        13                12                 11                    10         9         8
                                                                                         Reserved  Reserved
    Reserved  Reserved  Reserved          Reserved           Reserved  Reserved
                                                                                              r         r
    r         r         r                 r                  r                     r

         7      6       5                 4                  3                     2          1         0
    Reserved  CHB                                                                        Reserved  Reserved
                        CHA               Reserved           Reserved  Reserved
         r     rw                                                                             r         r
                        rw                r                  r                     r

                        Figure 3-49. Symbol Window Control Register

This register controls the transmission of symbols in a symbol window of a communication cycle. The
register may be modified during the configuration state and during normal operation.

CHB and CHA determine whether a symbol will be transmitted on channel B or channel A, respectively.

1 Symbol transmission enabled.

                                          MFR4200 Data Sheet, Rev. 0

90                                                                                       Freescale Semiconductor
                                                                               Memory Map and Registers

0 Symbol transmission disabled.

3.2.3.3.37 Wakeup Mechanism Control Register (WMCTRLR)

Address 0x8A
Reset 0x0

15            14         13               12               11        10             9         8
                                                                               Reserved  Reserved
Reserved      Reserved   Reserved  Reserved                Reserved  Reserved
                                                                                    r         r
r             r          r                r                r         r

     7          6        5                4                3         2            1                0
Reserved      CHB                                                              CNT1             CNT0
               rw*       CHA              CNT4             CNT3      CNT2
     r                                                                          rw*              rw*
                         rw*              rw*              rw*       rw*

                         Figure 3-50. Wakeup Mechanism Control Register

This register controls the transmission of wakeup symbols. The register may be modified in the
configuration state only.

CHB and CHA determine whether a wakeup symbol will be transmitted on channel B or channel A,
respectively.

1 Wakeup symbol transmission enabled.

0 Wakeup symbol transmission disabled.

CNT[4:0] determine the number of wakeup symbols to be transmitted. The controller will transmit at least
two wakeup symbols if wakeup symbol transmission is enabled.

3.2.3.3.38 Wakeup Symbol TX Idle Register (WUSTXIR)

FlexRay protocol related parameter gdWakeupSymbolTxIdle
Address 0xEA
Reset 0x0

15            14         13               12               11        10             9         8
                                                                               Reserved  Reserved
Reserved      Reserved   Reserved  Reserved                Reserved  Reserved
                                                                                    r         r
r             r          r                r                r         r

   7             6       5                4                3         2            1                0
CNT7          CNT6                                                             CNT1             CNT0
                         CNT5             CNT4             CNT3      CNT2
rw*           rw*                                                              rw*              rw*
                         rw*              rw*              rw*       rw*

                         Figure 3-51. Wakeup Symbol TX Idle Register

This register controls the duration of the idle period of wakeup symbols. Bits CNT[7:0] determine the
duration of the idle period in bit durations on the network. The register may be modified in the
configuration state only.

                                   MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                91
MFR4200 FlexRay Communication Controller

3.2.3.3.39 Wakeup Symbol TX Low Register (WUSTXLR)

FlexRay protocol related parameter gdWakeupSymbolTxLow
Address 0xEC
Reset 0x0

    15        14        13                         12     11          10             9         8
                                                                                Reserved  Reserved
    Reserved  Reserved  Reserved          Reserved        Reserved    Reserved
                                                                                     r         r
    r         r         r                          r      r           r

         7         6    5                          4      3           2            1         0
    Reserved  Reserved                                                          CNT1      CNT0
                        CNT5                       CNT4   CNT3        CNT2
         r         r                                                             rw*       rw*
                        rw*                        rw*    rw*         rw*

                        Figure 3-52. Wakeup Symbol TX Low Register

This register controls the duration of the low period of wakeup symbols. Bits CNT[5:0] determine the
duration of the low period in bit durations on the network. The register may be modified only during the
configuration state.

3.2.3.3.40 Listen Timeout With Noise Length Register (LNLR)

FlexRay protocol related parameter gListenNoise
Address 0xD6
Reset undefined state

    15        14        13                         12     11          10             9         8
                                                                                Reserved  Reserved
    Reserved  Reserved  Reserved          Reserved        Reserved    Reserved
                                                                                     r         r
    r         r         r                          r      r           r

         7    6         5                          4      3           2            1         0
    Reserved                                                                    CNT1      CNT0
              Reserved  Reserved                   CNT4   CNT3        CNT2
         r                                                                       rw*       rw*
              r         r                          rw*    rw*         rw*

                        Figure 3-53. Listen Timeout With Noise Length Register

This register controls the duration of the listen timeout with noise. Bits CNT[4:0] determine the duration
of the listen timeout as a number of communication cycles. The register may be modified in the
configuration state only.

                                          MFR4200 Data Sheet, Rev. 0

92                                                                              Freescale Semiconductor
                                                                                    Memory Map and Registers

3.2.3.4 Status Registers

3.2.3.4.1 Protocol State Register (PSR)

Address 0x0C
Reset 0x0

15            14         13                   12            11                10         9             8
                                                        Reserved          Reserved  Reserved      Reserved
Reserved      Reserved   Reserved             Reserved
                                                             r                 r         r             r
r             r          r                    r

7             6          5                    4         3                 2         1             0

Reserved      Reserved   Reserved             PS4       PS3               PS2       PS1           PS0

r             r          r                    rh        rh                rh        rh            rh

                             Figure 3-54. Protocol State Register

This register is used to indicate the internal state of the CC. This register is read-only for the host. A hard
reset clears the register.

                                                         Table 3-4. CC State Coding

                                 CC State          Code (Decimal)         Slot Status Monitoring
                                                                                   available
              Configuration                                  0
              Initialize Schedule                            1                          No
              Normal Active Operation                        2                          No
              Normal Passive Operation                       3                         Yes
              Integration Consistency Check                  4                         Yes
              Integration Listen                             5                         Yes
              Coldstart Listen                              21                          No
              Integration Coldstart Check                   22                          No
              Join Coldstart                                23                         Yes
              Coldstart Collision Resolution                24                         Yes
              Coldstart Consistency Check                   25                          No
              Coldstart Gap                                 26                         Yes
              Wakeup                                        11                          No
                                                                                        No

                                                       NOTE

              Refer to note 2 in Section 3.2.3.5.7, "Slot Status Counter n Register,
              n = [0:7] (SSCnR)" for information on the MFR4200 slot status monitoring
              mechanisms.

                                              MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                93
MFR4200 FlexRay Communication Controller

3.2.3.4.2 Current Cycle Counter Value Register (CCCVR)

FlexRay protocol related parameter vCycle
Address 0x0A
Reset 0x0

    15        14        13                       12        11            10             9         8
                                                                                   Reserved  Reserved
    Reserved  Reserved  Reserved                 Reserved  Reserved      Reserved
                                                                                        r         r
    r         r         r                        r         r             r

         7         6    5                        4         3             2             1         0
    Reserved  Reserved                                                             CCCV1     CCCV0
                        CCCV5                    CCCV4     CCCV3         CCCV2
         r         r                                                                  rh        rh
                        rh                       rh        rh            rh

                        Figure 3-55. Current Cycle Counter Value Register

This register provides the current cycle counter value (bits CCCV[4:0]). The register is cleared by a hard
reset or when leaving the configuration state. If the maximum value is reached, the counter wraps around
to zero and continues counting.

The current cycle counter value is measured in communication cycles.

3.2.3.4.3 Current Macrotick Counter Value Register (CMCVR)

FlexRay protocol related parameter vMacrotick
Address 0x08
Reset 0x0

    15        14        13                       12        11            10            9         8
                                                                                   CMCV9     CMCV8
    Reserved  Reserved  CMCV13                   CMCV12    CMCV11        CMCV10
                                                                                      rh        rh
    r         r         rh                       rh        rh            rh

        7         6     5                        4         3             2             1         0
    CMCV7     CMCV6                                                                CMCV1     CMCV0
                        CMCV5                    CMCV4     CMCV3         CMCV2
       rh        rh                                                                   rh        rh
                        rh                       rh        rh            rh

                        Figure 3-56. Current Macrotick Counter Value Register

This register indicates the current cycle time in macroticks (bits CMCV[13:0]. The register is cleared by a
hard reset or when leaving the configuration state. The CC increments the register during the cycle, and
clears it at the start of a new cycle.

                                             MFR4200 Data Sheet, Rev. 0

94                                                                                 Freescale Semiconductor
                                                                        Memory Map and Registers

3.2.3.4.4 Offset Correction Value Register (OCVR)

FlexRay protocol related parameter vOffsetCorrection
Address 0x32C
Reset undefined state

15     14                13                           12  11        10     9     8
                                                                 OCV10  OCV9  OCV8
OCV15  OCV14             OCV13  OCV12                     OCV11
                                                                    rh    rh    rh
rh     rh                rh                           rh  rh

   7      6              5                            4   3      2         1     0
OCV7   OCV6                                                             OCV1  OCV0
                         OCV5   OCV4                      OCV3   OCV2
  rh     rh                                                               rh    rh
                         rh                           rh  rh     rh

                         Figure 3-57. Offset Correction Value Register

This read-only register indicates the offset correction value, in microticks, calculated by the clock
synchronization algorithm (before external offset correction and before value limitation), at the end of each
communication cycle. Data in this register is presented in 2's complement form. The value in this register
is valid after a communication cycle start and until its NIT start. The CC modifies OCVR during the NIT.

3.2.3.4.5 Rate Correction Value Register (RCVR)

FlexRay protocol related parameter vRateCorrection
Address 0x32A
Reset undefined state

15     14                13                           12  11        10     9     8
                                                                 RCV10  RCV9  RCV8
RCV15  RCV14             RCV13  RCV12                     RCV11
                                                                    rh    rh    rh
rh     rh                rh                           rh  rh

   7      6              5                            4   3      2         1     0
RCV7   RCV6                                                             RCV1  RCV0
                         RCV5   RCV4                      RCV3   RCV2
  rh     rh                                                               rh    rh
                         rh                           rh  rh     rh

                         Figure 3-58. Rate Correction Value Register

This read-only register indicates the rate correction value, in microticks, calculated by the clock
synchronization algorithm (before external rate correction and value limitation), at the end of each odd
communication cycle. Data in this register is presented in 2's complement form.

                                MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                   95
MFR4200 FlexRay Communication Controller

3.2.3.4.6 Global Network Management Vector n Register, n = [0:5] (GNMVnR)

Address GNMV0R=0x40, GNMV1R=0x42, GNMV2R=0x44, GNMV3R=0x46, GNMV4R=0x48, GNMV5R=0x4A,
Reset 0x0

    15      14      13                    12           11             10      9        8

    GNMV15  GNMV14  GNMV13                GNMV12       GNMV11         GNMV10  GNMV9    GNMV8

    rh      rh      rh                    rh           rh             rh      rh       rh

        7   6       5                     4            3              2       1            0
    GNMV7                                                                              GNMV0
            GNMV6   GNMV5                 GNMV4        GNMV3          GNMV2   GNMV1
        rh                                                                                 rh
            rh      rh                    rh           rh             rh      rh

            Figure 3-59. Global Network Management Vector n Register, n = [0:5]

These read-only registers hold the global network management vector. The length of the network
management vector is configured by means of the NMVLR register (see Section 3.2.3.3.28, "Network
Management Vector Length Register (NMVLR)"). The GNMVnR registers are cleared during a hard reset.

                                                           NOTE
                  If the NMVLR register is programmed with a value less than 12, then the
                  remaining bytes of the GNMVnR registers (which are not used for network
                  management vector accumulating) will remain 0's.

The global network management vector, as presented in the communication cycle x, is the
OR-combination of all network management vectors received in the communication cycle x-1. The
controller ensures that the value read from GNMV0R is consistent.

The mapping between the receive message buffer payload bytes and the GNMVnR registers is shown in
Table 3-5. (See also Section , "Receive, receive FIFO, and transmit message buffers are accessible to the
host MCU only through the active receive, active transmit, and active receive FIFO buffers.".)

          Table 3-5. Mapping between Receive Message Buffer Payload Bytes and GNMVnR Registers

                    GNMVnR                Byte                 NMVectorn
                    GNMV0R                MSB                  NMVector1
                    GNMV1R                LSB                  NMVector0
                                          MSB                  NMVector3
                    GNMV5R                LSB                  NMVector2

                                                  ...          NMVector11
                                          MSB                  NMVector10
                                          LSB

                                          MFR4200 Data Sheet, Rev. 0

96                                                                            Freescale Semiconductor
                                                                               Memory Map and Registers

3.2.3.4.7 Symbol Window Status channel A Register (SWSAR)

Address 0x86
Reset 0x0

15            14         13        12        11                      10        9      8

Reserved      Reserved   Reserved  Reserved  Reserved                Reserved  SYMB   CH

r             r          r         r         r                       r         rh     rh

  7           6          5         4         3                       2            1       0
VCE                                                                            BVIOL  TXCON
              SYNCF      NULLF     SUPF      SERR                    CERR
rh                                                                               rh     rh
              rh         rh        rh        rh                      rh

                         Figure 3-60. Symbol Window Status Channel A Register

This register holds the symbol window status for channel A. The symbol window status is the same as a
regular slot status as described in Section 3.3.3, "Message Buffer Slot Status Vector", with the addition of
the SYMB flag.

SYMB -- Symbol

This flag indicates the reception of a symbol in the symbol window.
0 No symbol received.
1 Symbol received.

TXCON -- TX Conflict

This flag indicates transmission conflicts, i.e. indicates that a reception is ongoing when the controller
starts transmission. This bit indicates conflicts during transmission in a symbol window.

0 No transmission conflict detected

1 Transmission conflict detected

Refer to Section 3.3.3, "Message Buffer Slot Status Vector" for a description of the other bits in this
register.

                                   MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                     97
MFR4200 FlexRay Communication Controller

3.2.3.4.8 Symbol Window Status Channel B Register (SWSBR)

Address 0x88
Reset 0x0

    15        14        13                12        11                10        9      8

    Reserved  Reserved  Reserved          Reserved  Reserved          Reserved  SYMB   CH

    r         r         r                 r         r                 r         rh     rh

      7       6         5                 4         3                 2            1       0
    VCE                                                                         BVIOL  TXCON
              SYNCF     NULLF             SUPF      SERR              CERR
     rh                                                                            rh     rh
              rh        rh                rh        rh                rh

                        Figure 3-61. Symbol Window Status Channel B Register

This register holds the symbol window status for channel B. The symbol window status is the same as a
regular slot status as described in Section 3.3.3, "Message Buffer Slot Status Vector", with the addition of
the SYMB flag.

SYMB -- Symbol

This flag indicates the reception of a symbol in the symbol window.
0 No symbol received.
1 Symbol received.

TXCON -- TX Conflict

This flag indicates transmission conflicts, i.e. indicates that a reception is ongoing when the controller
starts transmission. This bit indicates conflicts during transmission in a symbol window.

0 No transmission conflict detected

1 Transmission conflict detected

Refer to Section 3.3.3, "Message Buffer Slot Status Vector" for a description of the other bits in this
register.

                                          MFR4200 Data Sheet, Rev. 0

98                                                                              Freescale Semiconductor
                                                                          Memory Map and Registers

3.2.3.4.9 Bus Guardian Status Register (BGSR)

Address 0x3A
Reset 0x0

15            14         13                     12  11             10         9                       8
                                                               Reserved  Reserved                Reserved
Reserved      Reserved   Reserved  Reserved         Reserved
                                                                    r         r                       r
r             r          r                      r   r

     7             6     5                      4   3          2              1                     0
Reserved      Reserved                                                   BGSME0                  BGRR
                         Reserved  Reserved         Reserved   BGSME1
     r             r                                                         rh                     rh
                         r                      r   r          rh

                         Figure 3-62. Bus Guardian Status Register

This register holds the bus guardian status.

BGRR -- Bus Guardian Reset Request

Request to the host to reset the bus guardian.
1 BG reset request.
0 No BG reset request.

BGSME0 Bus Guardian Schedule Monitoring Error Indication for channel A

Indication of a bus guardian schedule monitoring error on channel A.
1 BGSM error on channel A.
0 No BGSM error on channel A.

BGSME1 -- Bus Guardian Schedule Monitoring Error Indication for channel B

Indication of a bus guardian schedule monitoring error on channel B.

1 BGSM error on channel B.

0 No BGSM error on channel B.

                                                           NOTE
                  If at least one of the BGSME bits is set, the BGS bit is set in the ISR0 (see
                  Section 3.2.3.6.6, "Interrupt Status Register 0 (ISR0)"), and an interrupt is
                  generated if enabled (see Section 3.2.3.5.5, "Interrupt Enable Register 0
                  (IER0)").

                                   MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                 99
MFR4200 FlexRay Communication Controller

3.2.3.5 Interrupt and Error Signaling Related Control Registers

3.2.3.5.1 Startup Interrupt Enable Register (SIER)

Address 0x16
Reset 0x0

     15       14        13        12                11            10         9         8
                                                              Reserved  Reserved  Reserved
Reserved      Reserved  Reserved  Reserved     Reserved
                                                                   r         r         r
     r        r         r         r                 r

     7             6    5         4                 3         2            1           0
Reserved      Reserved                                                  PLFIE     CDSTMIE
                        Reserved  Reserved CDSTPNSIE CDSTPNIE
     r             r                                                      rw           rw
                        r         r                 rw        rw

                        Figure 3-63. Startup Interrupt Enable Register

This register holds the interrupt enable flags related to the startup interrupt status register (see
Section 3.2.3.6.7, "Startup Interrupt Status Register (SISR)"). The SIER register is cleared during a hard
reset.

CDSTMIE -- Coldstart Max Interrupt Enable

1 Coldstart max interrupt enabled.
0 Coldstart max interrupt disabled.

PLFIE -- Plausibility Failed Interrupt Enable

1 Plausibility failed interrupt enabled.
0 Plausibility failed interrupt disabled.

CDSTPNIE -- Coldstart Path Normal Interrupt Enable

1 Coldstart path normal interrupt enabled.
0 Coldstart path normal interrupt disabled.

CDSTPNSIE -- Coldstart Path Noise Interrupt Enable

1 Coldstart path noise interrupt enabled.
0 Coldstart path noise interrupt disabled.

CDSTPNSIE -- Coldstart Path Noise Interrupt Enable

1 Coldstart path noise interrupt enabled.
0 Coldstart path noise interrupt disabled

                                  MFR4200 Data Sheet, Rev. 0

100                                                                     Freescale Semiconductor
                                                                               Memory Map and Registers

3.2.3.5.2 Maximum Odd Cycles Without Clock Correction Fatal Register (MOCWCFR)

FlexRay protocol related parameter gMaxWithoutClockCorrectionFatal
Address 0xCC
Reset undefined state

15        14             13      12      11                            10      9       8

MCWCF15 MCWCF14 MCWCF14 MCWCF14 MCWCF14 MCWCF14 MCWCF14 MCWCF14

rw*       rw*            rw*     rw*     rw*                           rw*     rw*     rw*

      7   6              5       4       3                             2       1            0
MCWCF14                                                                                MCWCF0
          MCWCF14 MCWCF14 MCWCF4         MCWCF3                        MCWCF2  MCWCF1
     rw*                                                                                   rw*
          rw*            rw*     rw*     rw*                           rw*     rw*

          Figure 3-64. Maximum Odd Cycles Without Clock Correction Fatal Register

This register holds the maximum number of odd communication cycles (double cycles) before a node
enters the diagnosis stop state due to missing sync frame pairs (missing rate correction).

The register can be written only in the configuration state. If the CCFCV register value equals the
MOCWCFR register value, the CC will enter the `red' error state (see Section 3.2.3.6.5, "Error Handling
Level Register (EHLR)"), and will signal this to the host by raising an interrupt.

According to the protocol specification, the value of this register lies in the range [1:15]; however, the
current implementation supports values in the range [1:32767].

3.2.3.5.3 Maximum Odd Cycles Without clock Correction Passive Register (MOCWCPR)

FlexRay protocol related parameter gMaxWithoutClockCorrectonPassive
Address 0xD8
Reset undefined state

15        14             13      12      11                            10      9       8

MCWCP15 MCWCP14 MCWCP13 MCWCP12 MCWCP11 MCWCP10 MCWCP9 MCWCP8

rw*       rw*            rw*     rw*     rw*                           rw*     rw*     rw*

     7    6              5       4       3                             2       1            0
MCWCP7                                                                                 MCWCP0
          MCWCP6         MCWCP5  MCWCP4  MCWCP3                        MCWCP2  MCWCP1
    rw*                                                                                    rw*
          rw*            rw*     rw*     rw*                           rw*     rw*

          Figure 3-65. Maximum Odd Cycles Without Clock Correction Passive Register

This register holds the maximum number of odd communication cycles (double cycles) before a node
enters the passive state due to missing sync frame pairs (missing rate correction).

The register can be written only in the configuration state. If the CCFCR register value (see
Section 3.2.3.6.4, "Clock Correction Failed Counter Register (CCFCR)") equals the MOCWCPR register
value, the CC will enter the `yellow' error state (see Section 3.2.3.6.5, "Error Handling Level Register
(EHLR)"), and will signal this to the host by raising an interrupt. According to the protocol specification,

                                 MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                     101
MFR4200 FlexRay Communication Controller

the value of this register lies in the range [1:15]; however, the current implementation supports values in
the range [1:32767].

3.2.3.5.4 Channel Status Error Counter n Register, n = [0:1] (CSECnR)

Address 0x2C, 0x2E
Reset 0x0

     15             14    13                12   11                   10                 9        8
                                                                                               CNT8
     CNT15  CNT14         CNT13           CNT12  CNT11                CNT10              CNT9
                                                                                                 rh
     rh             rh    rh                rh   rh                   rh                 rh

        7           6     5                 4    3                    2                  1        0
     CNT7                                                                                      CNT0
                    CNT6  CNT5            CNT4   CNT3                 CNT2               CNT1
       rh                                                                                        rh
                    rh    rh                rh   rh                   rh                 rh

                        Figure 3-66. Channel Status Error Counter n Register, n = [0:1]

Channel status error counters CSEC0R and CSEC1R wrap around after they reach the maximum value.
These registers are reset when leaving the configuration state.

CSEC0R is assigned to channel A of the CC.

CSEC1R is assigned to channel B of the CC.

The controller generates a slot status vector for:
    every static slot
    dynamic slots during which the controller receives or transmits a frame
    symbol window
    network idle time on either channel

The controller increments the corresponding channel status error counter once if any slot status error bit
(bits 03 of the slot status vector) is set.

Channel status error counters are independent of other slot status monitoring mechanisms, i.e. message
buffers (Section 3.2.3.7, "Message Buffers and FIFO Configuration Related Registers"), slot status
registers (Section 3.2.3.6.8, "Slot Status n Register with n = [0:7] (SSnR)"), and slot status counters
(Section 3.2.3.5.7, "Slot Status Counter n Register, n = [0:7] (SSCnR)").

                                                     NOTE

             To determine the number of errors that occurred during a certain period
                of time, the host must store intermediate values of the channel status
                error counters.

             If a frame exceeds a slot boundary, the controller increments the channel
                status error counter twice, because a slot boundary violation always
                affects two slots.

                                          MFR4200 Data Sheet, Rev. 0

102                                                                                      Freescale Semiconductor
                                                                                   Memory Map and Registers

               Refer to Table 3-4 for slot status monitoring availability in different
                  protocol states.

3.2.3.5.5 Interrupt Enable Register 0 (IER0)

Address 0x14
Reset 0x0

15            14         13                     12      11         10                 9        8
                                                               SSINTIE             BGSIE  MOCEIE
FATALIE       CCLRIE MAXSYNCIE EHLCIE                MRCEIE
                                                                   rw                 rw      rw
rw            rw         rw                     rw      rw

   7             6       5                      4       3          2                 1      0
TIF1IE        TIF0IE                                                               TXIE   RXIE
                         CYCIE            RFOIE      RFNEIE    CHIERRIE
  rw            rw                                                                  rw     rw
                         rw                     rw      rw     rw

                         Figure 3-67. Interrupt Enable Register 0

Each bit in the IER0 register enables its corresponding interrupt in the ISR0 register (see Section 3.2.3.6.6,
"Interrupt Status Register 0 (ISR0)"). Their meaning is as follows:

0 The corresponding interrupt is disabled.

1 The corresponding interrupt enabled.

3.2.3.5.6 Slot Status Selection n Register, n = [0:3] (SSSnR)

Address SSS0R=0x6C, SSS1R=0x6E, SSS2R=0x70, SSS3R=0x72
Reset 0x0

15            14         13                     12      11     10                  9      8

Reserved      Reserved   Reserved         Reserved   Reserved  ID10                ID9    ID8

r             r          r                      r       r      rw                  rw     rw

7             6          5                      4       3          2               1      0

ID7           ID6        ID5                    ID4     ID3    ID2                 ID1    ID0

rw            rw         rw                     rw      rw     rw                  rw     rw

                         Figure 3-68. Slot Status Selection n Register, n = [0:3]

This set of n registers selects the static slot IDs for which the status will be provided in the SSnR registers
(see Section 3.2.3.6.8, "Slot Status n Register with n = [0:7] (SSnR)").

                                                     NOTE
                         SSSnR cannot be used for dynamic slots or minislots.

ID[0:10] -- Slot Status Slot ID Selection

ID[0:10] select the ID of the slot to observe.

                                   MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                         103
MFR4200 FlexRay Communication Controller

3.2.3.5.7 Slot Status Counter n Register, n = [0:7] (SSCnR)

Address SSC0R=0x4C, SSC1R=0x4E, SSC2R=0x50, SSC3R=0x52, SSC4R=0x54, SSC5R=0x56, SSC6R=0x58,
SSC7R=0x5A
Reset 0x0

     15     14     13                     12     11                   10     9                8

     CNT15  CNT14  CNT13                  CNT12  CNT11                CNT10  CNT9             CNT8

     rh     rh     rh                     rh     rh                   rh     rh               rh

        7      6   5                      4      3                    2         1                0
     CNT7   CNT6                                                             CNT1             CNT0
                   CNT5                   CNT4   CNT3                 CNT2
       rh     rh                                                               rh               rh
                   rh                     rh     rh                   rh

                   Figure 3-69. Slot Status Counter n Register, n = [0:7]

Slot status counters may trigger interrupts via the SSCIR register (see Section 3.2.3.5.9, "Slot Status
Counter Incrementation Register (SSCIR)"). These interrupts may be enabled via the SSCIMR register
(see Section 3.2.3.5.10, "Slot Status Counter Interrupt Mask Register (SSCIMR)"). Refer to Table 3-4 for
slot status monitoring availability in different protocol states.

The controller increments the internal slot status counter whenever the slot status provided by the protocol
engine fulfills the status condition specified in the corresponding slot status counter condition register
SSCCnR. The internal slot status counter is not directly visible to the host. Depending on the value of bit
MULTCYC of the corresponding register SSCCnR (see Section 3.2.3.5.8, "Slot Status Counter Condition
n Register, n = [0:7] (SSCCnR)"), the controller either clears the internal slot status counter with every
cycle start (MULTCYC = 0) or keeps on incrementing continuously (MULTCYC = 1).

The host always gets the value of the internal slot status counter for the previous comunication cycle
(MULTCYC = 0) or cycles (MULTCYC = 1), when accessing slot status counters SSCnR.

Slot status counters do not wraparound.

                                                    NOTE 1

             To clear slot status counter SSCnR, the host must reset bit MULTCYC
                in the corresponding slot status counter condition register SSCCnR. The
                controller will then reset the internal slot status counter at the beginning
                of the following cycle, and the host will get the accumulated value of the
                internal slot status counter at the end of the following cycle.

             The controller clears all internal slot status counters when leaving the
                configuration state.

             The controller clears an internal slot status counter at the beginning of
                every cycle, if bit MULTCYC is 0 in the corresponding slot status
                counter condition register.

                                                    NOTE 2

            The controller provides four independent slot status monitoring
            mechanisms:

                                          MFR4200 Data Sheet, Rev. 0

104                                                                          Freescale Semiconductor
                                                                                  Memory Map and Registers

          Slot status registers SSnR configured via slot status selection registers
              SSSnR, as described in Section 3.2.3.6.8, "Slot Status n Register with
              n = [0:7] (SSnR)" and Section 3.2.3.5.6, "Slot Status Selection n
              Register, n = [0:3] (SSSnR)".

          Channel status error counters CSEC0R and CSEC1R, as described in
              Section 3.2.3.5.4, "Channel Status Error Counter n Register, n = [0:1]
              (CSECnR)".

          Slot status information within message buffers, as described in
              Section 3.3.3, "Message Buffer Slot Status Vector".

          Slot status counter registers SSCnR configured via slot status counter
              condition registers SSCCnR as described in Section 3.2.3.5.7, "Slot
              Status Counter n Register, n = [0:7] (SSCnR)" and Section 3.2.3.5.8,
              "Slot Status Counter Condition n Register, n = [0:7] (SSCCnR)".

          Refer to Table 3-4 for slot status monitoring availability in different
              protocol states.

3.2.3.5.8 Slot Status Counter Condition n Register, n = [0:7] (SSCCnR)

Address SSCC0R=0x5C, SSCC1R=0x5E, SSCC2R=0x60, SSCC3R=0x62, SSCC4R=0x64, SSCC5R=0x66, SSCC6R=0x68,
SSCC7R=0x6A
Reset 0x0

15        14             13        12        11                           10               9         8

Reserved  Reserved       Reserved  Reserved  Reserved                     CHCFG1  CHCFG0 MULTCYC

r         r              r         r         r                            rw               rw        rw

   7      6              5         4         3                            2                1             0
VCES                                                                                                 SSCM0
          SYNCFS         NULLFS    SUPFS     SSCM3                        SSCM2   SSCM1
  rw                                                                                                    rw
          rw             rw        rw        rw                           rw               rw

                         Figure 3-70. Slot Status Counter Condition n Register, n = [0:7]

Each of these registers serves as condition to detect if the corresponding slot status counter (see
Section 3.2.3.5.7, "Slot Status Counter n Register, n = [0:7] (SSCnR)") is to be incremented.

SSCMx, x = [0:3] -- Slot Status Mask

A binary AND operation is performed on this 4-bit vector and the status of each slot-channel tuple that is
not booked for transmission in the static part of the communication cycle.

If the result is 0, and conditions for null frame selection (NULLS), sync frame selection (SYNCS), startup
frame selection (SUPFS), and valid communication element selection (VCES) are not met, the counter will
not be incremented for that slot-channel tuple.

NULLFS -- NULL Frame Selection

This register is used to restrict counting to received null frames only.

                                   MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                  105
MFR4200 FlexRay Communication Controller

0 The slot status counter is incremented independently of the null frame indication bit.
1 The slot status counter is incremented only when a syntactically correct null frame is received.

SYNCFS -- SYNC Frame Selection

This register can be used to restrict counting to received sync frames only.
0 The slot status counter can be incremented independently of the sync frame bit.
1 The slot status counter can be incremented only when a syntactically correct sync frame is received.

SUPFS -- StartUP Frame Selection

This register can be used to restrict counting to received startup frames only.
0 The slot status counter can be incremented independently of the startup bit.
1 The slot status counter can be incremented only when a syntactically correct startup frame is received.

VCES -- Valid Communication Element Selection

This register can be used to restrict counting to semantically valid frames only.
0 The slot status counter can be incremented for semantically valid and invalid frames.
1 The slot status counter can be incremented only when a semantically valid frame is received.

MULTCYC -- Multiple Cycle

This bit determines if the slot status counter reflects the values of multiple communication cycles or of the
previous communication cycle only. Note that MULTCYC may be written during normal operation, but its
value must not be modified by the host during the NIT.

0 The internal slot status counter starts at 0 at the beginning of every communication cycle, and SSCnR
reflects the values of the previous communication cycle.

1 The internal slot status counter is not reset to 0 at the beginning of every communication cycle; this
allows counting of specific slot status conditions over several communication cycles. SSCnR reflects the
accumulated values counted in previous communication cycles.

CHCFG1, CHCFG0 -- Channel Configuration

These bits determine the channel assignment for slot status counters SSCnR, as defined in Table 3-6.

                                           Table 3-6. Channel Configuration for SSCCnR

     CHCFG1  CHCFG0                                            Meaning
          0
          0  0                            Count for channel A

             1                            Count for channel B

                                          MFR4200 Data Sheet, Rev. 0

106                                                                     Freescale Semiconductor
                                                                                           Memory Map and Registers

                         Table 3-6. Channel Configuration for SSCCnR

              CHCFG1     CHCFG0                 Meaning
                   1
                         0         Count for both channels only once even if the counting
                   1
                                   condition is fulfilled for both channels

                         1         Count for both channels independently. If the counting

                                   condition is fulfilled for both channels, count twice.

                                                         NOTE
                         Slot status counting is supported for the static segment only.

3.2.3.5.9 Slot Status Counter Incrementation Register (SSCIR)

Address 0x28
Reset 0x0

15            14         13        12        11                              10            9         8

0             0          0         0         0                               0             0         0

r             r          r         r         r                               r             r         r

    7         6          5         4         3                               2             1             0
SSCIR7                                                                                               SSCIR0
              SSCIR6     SSCIR5    SSCIR4    SSCIR3                          SSCIR2        SSCIR1
   rwh                                                                                                  rwh
              rwh        rwh       rwh       rwh                             rwh           rwh

                         Figure 3-71. Slot Status Counter Incrementation Register

This register contains one bit, SSCIRn, for each slot status counter SSCnR (see Section 3.2.3.5.7, "Slot
Status Counter n Register, n = [0:7] (SSCnR)"). Bit SSCIRn is set when the slot status counter SSCnR is
incremented. The register is reset on leaving the configuration state. The host may clear individually each
bit in register SSCIR by writing a `1' to it.

3.2.3.5.10 Slot Status Counter Interrupt Mask Register (SSCIMR)

Address 0x2A
Reset 0x0

15            14         13        12        11                              10                 9         8
                                                                                           Reserved  Reserved
Reserved      Reserved   Reserved  Reserved  Reserved          Reserved
                                                                                                r         r
r             r          r         r         r                               r

     7        6          5         4         3                               2             1              0
SSCIMR7                                                                                              SSCIMR0
              SSCIMR6    SSCIMR5   SSCIMR4   SSCIMR3           SSCIMR2                     SSCIMR1
     rw                                                                                                   rw
              rw         rw        rw        rw                              rw            rw

                         Figure 3-72. Slot Status Counter Interrupt Mask Register

                                   MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                 107
MFR4200 FlexRay Communication Controller

Via this register, the host may enable individually each bit in the SSCIR (see Section 3.2.3.5.9, "Slot Status
Counter Incrementation Register (SSCIR)") to trigger the interrupt SSINT in the ISR0 (see
Section 3.2.3.6.6, "Interrupt Status Register 0 (ISR0)".
1 If the corresponding bit in register SSCIR is set, trigger the interrupt SSINT.
0 Ignore the corresponding bit in register SSCIR; do not trigger an interrupt.

3.2.3.6 Interrupt and Error Signaling Related Status Registers

3.2.3.6.1 Receive Buffer Interrupt Vector Register (RBIVECR)

Address 0x24
Reset 0x0

     15       14        13        12        11                10                    9         8
                                                                               Reserved  Reserved
Reserved      Reserved  Reserved  Reserved  Reserved          Reserved
                                                                                    r         r
     r        r         r         r         r                 r

     7             6    5         4         3                 2                     1         0
Reserved      Reserved                                                         RBIVEC1   RBIVEC0
                        RBIVEC5   RBIVEC4   RBIVEC3           RBIVEC2
     r             r                                                                rh        rh
                        rh        rh        rh                rh

                        Figure 3-73. Receive Buffer Interrupt Vector Register

This register indicates the lowest numbered receive message buffer that has its interrupt status flag (IFLG)
and its interrupt enable (IENA) bits set. The register is cleared by a hard reset or by leaving the
configuration state.

                                                       NOTE

               After an IFLG has been set or cleared, the CC updates the RBIVECR
                  register after 1 T.

               The RBIVECR register contains valid data only if the RXIF bit is set
                  (see Section 3.2.3.6.6, "Interrupt Status Register 0 (ISR0)").

               If there are no IFLG bits set for any receive message buffers that have
                  their IENA bit set, then the CC sets the RBIVECR register to 0x0000
                  (IFLG, IENA -- see Section 3.2.3.7.2, "Message Buffer Control,
                  Configuration and Status n Register, n = [0:58] (BUFCSnR)").

                                  MFR4200 Data Sheet, Rev. 0

108                                                                            Freescale Semiconductor
                                                                                 Memory Map and Registers

3.2.3.6.2 Transmit Buffer Interrupt Vector Register (TBIVECR)

Address 0x26
Reset 0x0

15            14         13        12        11                     10                9         8
                                                                                 Reserved  Reserved
Reserved      Reserved   Reserved  Reserved  Reserved               Reserved
                                                                                      r         r
r             r          r            r      r                      r

     7        6          5         4         3                      2                 1         0
Reserved                                                                         TBIVEC1   TBIVEC0
              Reserved   TBIVEC5   TBIVEC4   TBIVEC3                TBIVEC2
     r                                                                               rh        rh
              r          rh        rh        rh                     rh

                         Figure 3-74. Transmit Buffer Interrupt Vector Register

This register indicates the lowest numbered transmit message buffer that has its interrupt status flag (IFLG)
and its interrupt enable (IENA) bits set. A hard reset or leaving the configuration state clear the register.

                                                       NOTE

               After an IFLG has been set or cleared, the CC updates the TBIVECR
                  register after 1 T.

               The TBIVECR register contains valid data only if the TXIF bit is set (see
                  Section 3.2.3.6.6, "Interrupt Status Register 0 (ISR0)").

               If there are no IFLG bits set for any transmit message buffers that have
                  their IENA bit set, then the CC sets the TBIVECR register to 0x0000
                  (IFLG, IENA -- see Section 3.2.3.7.2, "Message Buffer Control,
                  Configuration and Status n Register, n = [0:58] (BUFCSnR)").

3.2.3.6.3 CHI Error Register (CHIER)

Address 0x12
Reset 0x0

15            14         13        12           11                    10           9         8
                                             MDPLE                  BULE         EFLE      FBLE
ILLADR        NMENF      NMEFTS    SPLME                             rwh          rwh       rwh
                                               rwh
rwh           rwh        rwh       rwh

7             6          5         4         3                      2            1         0

TBLE          RBLE       Reserved  CCPBLE    BB                     Reserved     IRE       FLE

rwh           rwh        r         rwh       rwh                    r            rwh       rwh

                                   Figure 3-75. CHI Error Register

This register holds CHI status flags. The host clears any status bit in the CHIER by writing a '1' to it;
writing a `0' does not change the bit state. The CC sets a status bit in the CHIER again, when it detects the
condition for that bit. If the host and the CC try to write the CHIER register at the same time, the CC write

                                   MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                          109
MFR4200 FlexRay Communication Controller

operation has the higher priority. If the host tries to clear a set error flag in the CHIER register, while the
CC at the same time sets this bit, the error flag will remain set. A hard reset clears the register.

                                                           NOTE
                  When any error is processed by the CC, and indicated in the CHIER register,
                  the CC raises an interrupt, if configured to do so by means of the ISR0 and
                  IER0 bits, and continues operation without changing state.

FLE -- Frame Lost Error

This error occurs if the host has locked a receive message buffer, and two semantically valid frames for
that buffer are received during this locked time. The first frame will be lost.
1 Frame lost error detected.
0 No frame lost error detected.

IRE -- Illegal Reconfiguration Error

This error appears if the host tries to reconfigure a dynamic transmit message buffer to a static one. The
reconfiguration, in that case, is ignored by the CC.
1 Illegal reconfiguration error detected.
0 No illegal reconfiguration error detected.

BB -- Buffer Busy

This bit is set if the host tries to lock a message buffer that is locked by the CC for internal operations. The
CC, in that case, does not grant access to the message buffer through the locking mechanism.
1 Buffer busy detected.
0 No buffer busy detected.

Buffer Locking Errors:

CCPBLE -- CC Part Buffer of a Double Transmit Message Buffer Lock Error

This error is raised if the host tries to lock a CC part buffer of a double transmit message buffer. The CC,
in that case, does not grant access to the CC part buffer of a double transmit message buffer through the
locking mechanism.
1 CCPBLE detected.
0 No CCPBLE detected.

RBLE -- Receive Message Buffers Locking Error

This error appears if the host tries to lock more than 1 receive message buffer. The CC in that case does
not grant access to the buffer through the locking mechanism.
1 RBLE detected.

     MFR4200 Data Sheet, Rev. 0

110                              Freescale Semiconductor
                                                                                                                                                       Memory Map and Registers

0 No RBLE detected.

TBLE -- Transmit Message Buffers Locking Error

This error appears if the host tries to lock more than one transmit message buffer. The CC, in that case,
does not grant access to the buffer through the locking mechanism.
1 TBLE detected.
0 No TBLE detected.

FBLE -- FIFO Message Buffer Lock Error

This error appears if the host tries to lock a FIFO message buffer not through message buffer 0. The CC,
in that case, does not grant access to the message buffer through the locking mechanism.
1 FBLE detected.
0 No FBLE detected.

EFLE -- Empty FIFO Lock Error

This error appears if the host tries to lock an empty FIFO. The CC, in that case, does not grant access to
the FIFO through the locking mechanism.
1 EFLE detected.
0 No EFLE detected.

BULE -- Unlocked Message Buffer Lock Error

This error appears if the host tries to access an unlocked message buffer through any active message buffer.
In that case, the host write operations to an active message buffer are ignored, and read operations return
0's.
1 BULE detected.
0 No BULE detected.

Other Error Indicators:

MDPLE -- Maximum Dynamic Payload Length Exceeded Error

This error appears if the payload length written into a dynamic segment transmit message buffer
PayloadLength field is greater than the maximum payload length dynamic configured in the maximum
payload length dynamic register MPLDR (see Section 3.2.3.3.16, "Maximum Payload Length Dynamic
Register (MPLDR)"). In that case, the wrong payload length is ignored.
1 MDPLE detected.
0 No MDPLE detected.

                         MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                              111
MFR4200 FlexRay Communication Controller

SPLME -- Static Payload Length Mismatch Error

This error appears if the payload length written into a static segment transmit message buffer is not equal
to the static payload length configured within the static payload length register SPLR (see
Section 3.2.3.3.11, "Static Payload Length Register (SPLR)"). In that case, the wrong payload length is
ignored.
1 SPLME detected.
0 No SPLME detected.

NMEFTS -- Network Management Error Frame Too Short

This error appears if the payload length value of a received message is not big enough to hold the complete
configured NM vector. However, the received part of the NM vector is used for the NM vector update (see
Section 3.2.3.4.6, "Global Network Management Vector n Register, n = [0:5] (GNMVnR)").
1 NMEFTS detected.
0 No NMEFTS detected.

NMENF -- Network Management Error Null Frame

This error appears if a received message with an NM bit set has a null frame bit set. In that case, the
GNMVnR registers are not updated.
1 NMENF detected.
0 No NMENF detected.

ILLADR -- Illegal Address

This error appears if the host tries to perform a byte access (a write access, if the HCS12 interface is
selected) or an unaligned word access.
If the HCS12 interface is selected (see chapter Section 3.7, "Host Controller Interfaces"), and this error
appears, the CC presents the data value 0x0000 to the host and indicates an IILADR error.

                                                           NOTE
                  The address space from 0x0400 to 0x1FFF in the MFR4200 memory map
                  is reserved. Reading this address space results in data 0x0000, while writing
                  does not change the memory. Reading or writing this address space will set
                  the ILLADR bit.
1 ILLADR detected.
0 No ILLADR detected.

     MFR4200 Data Sheet, Rev. 0

112                              Freescale Semiconductor
                                                                                 Memory Map and Registers

3.2.3.6.4 Clock Correction Failed Counter Register (CCFCR)

FlexRay Protocol Related Parameter vClockCorrectionFailed
Address 0x326
Reset undefined state

15        14             13        12                        11        10             9         8
                                                                                 Reserved  Reserved
Reserved  Reserved       Reserved  Reserved                  Reserved  Reserved
                                                                                      r         r
r         r              r         r                         r         r

     7    6              5         4                         3         2             1         0
Reserved                                                                         OWCC1     OWCC0
          Reserved       Reserved  Reserved                  OWCC3     OWCC2
     r                                                                               rh        rh
          r              r         r                         rh        rh

                         Figure 3-76. Clock Correction Failed Counter Register

This register holds the clock correction failed counter. This counter is reset when a node enters normal
active operation. It is incremented by one at the end of any odd communication cycle, when either the
missing offset correction error or the missing rate correction error, or both, are active. The counter is reset
to zero at the end of an odd communication cycle if neither the offset correction failed error nor the rate
correction failed error is active. The counter is not incremented after it reaches the maximum odd
communication cycles without clock correction programmed value (see Section 3.2.3.5.2, "Maximum
Odd Cycles Without Clock Correction Fatal Register (MOCWCFR)"). The host has read-only access to
this register.

3.2.3.6.5 Error Handling Level Register (EHLR)

Address 0x328
Reset undefined state

15        14             13        12                        11            10         9         8
                                                                       Reserved  Reserved  Reserved
Reserved  Reserved       Reserved  Reserved                  Reserved
                                                                            r         r         r
r         r              r         r                         r

     7         6         5         4                         3         2           1         0
Reserved  Reserved                                                               EHL1      EHL0
                         Reserved  Reserved                  Reserved  Reserved
     r         r                                                                   rh        rh
                         r         r                         r         r

                         Figure 3-77. Error Handling Level Register

This register holds the current value of the error handling level. Error handling levels are defined in
Table 3-7:

                                   MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                  113
MFR4200 FlexRay Communication Controller

                          Table 3-7. Error Handling Level Coding

              EHL1  EHL0                  Error Handling Level            CC state
                 0     0                         Green level           Normal Active
                 0     1                         Yellow level         Normal Passive
                 1     0                          Red level           Diagnosis Stop
                 1     1                          Not used
                                                                              

3.2.3.6.6 Interrupt Status Register 0 (ISR0)

Address 0x0E
Reset 0x0

     15       14    13                    12     11                   10              9          8
                                                                                              MOCE
     FATAL    CCLR  MAXSYNC               EHLC   MRCE                 SSINT     BGS
                                                                                                rwh
     rwh      rwh   rwh                   rwh    rwh                  rwh       rwh

       7        6   5                     4      3                    2           1             0
     TIF1     TIF0                                                              TXIF          RXIF
     rwh      rwh   CYCIF                 RFOIF  RFNEIF               CHIERRIF  rwh           rwh

                    rwh                   rwh    rwh                  rwh

                    Figure 3-78. Interrupt Status Register 0

This register indicates the occurrence of interrupt events. Together with IER0 (see Section 3.2.3.5.5,
"Interrupt Enable Register 0 (IER0)"), it allows the module to operate in a polled or interrupt driven
system.

                                                       NOTE

               The host clears any status bit in the ISR0 by writing a '1' to the bit.
                  Writing a `0' does not change the bit state.

               The CC sets a status bit of the ISR0 again when it detects the condition
                  for that bit.

               The host must resolve the conditions causing the RFNEIF, CHIERRIF,
                  TXIF, and RXIF bits to be asserted, as these flags are updated
                  automatically by the CC, depending on conditions related to these flags.
                  If the host does not resolve the conditions that lead to these flags being
                  asserted, the CC ignores the host's clear operation for these bits and the
                  bits remain asserted.

               If the host and the CC try to write the ISR0 register at the same time, the
                  CC operation has the higher priority.

Every flag has an associated interrupt enable flag in interrupt enable register 0. The ISR0 register is cleared
by a hard reset or by leaving the configuration state.

                                          MFR4200 Data Sheet, Rev. 0

114                                                                             Freescale Semiconductor
                                                                                                                                                       Memory Map and Registers

RXIF -- Receive Interrupt Flag

This bit is set when any of the enabled (IENAn = 1) receive message buffers or the receive FIFO has
successfully received a frame. Sources of this interrupt are set IFLG bits (see Section 3.4.1, "Message
Buffer Control, Configuration and Status Register") of the corresponding message buffers. If RXIE is set
(see Section 3.2.3.5.5, "Interrupt Enable Register 0 (IER0)"), a receive interrupt remains pending while
the RXIF flag is set.
1 At least one receive message buffer is full.
0 All receive message buffers are empty.

TXIF -- Transmit Interrupt Flag

This read-only bit is set when any of the enabled (IENAn = 1) transmit message buffers is empty
(IFLG = 1). Sources of this interrupt are set IFLG bits (see Section 3.4.1, "Message Buffer Control,
Configuration and Status Register") of the corresponding message buffers. If TXIE is set (see
Section 3.2.3.5.5, "Interrupt Enable Register 0 (IER0)"), an interrupt remains pending while this flag is set.
1 At least one transmit message buffer is empty.
0 All transmit message buffers are full.

CHIERRIF -- CHI Error Interrupt Flag

This bit is set when a CHI error is detected. Sources of this interrupt are CHI errors in the CHIER register
(see Section 3.2.3.6.3, "CHI Error Register (CHIER)"). If CHIERRIF is set, an interrupt remains pending
while this flag is set.
1 A CHI error was detected.
0 No CHI error was detected.

RFNEIF -- Receive FIFO Not Empty Interrupt Flag

This bit is set when the receive FIFO is not empty. If enabled, a FIFO not empty interrupt remains pending
while this flag is set. The flag will be cleared if the FIFO is empty and message buffer 0 is unlocked. The
CC sets this flag when the FIFO is not empty.
1 Receive FIFO is not empty.
0 Receive FIFO is empty.

RFOIF -- Receive FIFO Overrun Interrupt Flag

This bit is set when a receive FIFO overrun occurs. If enabled, an interrupt remains pending while this flag
is set.
1 A receive FIFO overrun has been detected.
0 No receive FIFO overrun has occurred.

                         MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                              115
MFR4200 FlexRay Communication Controller

CYCIF -- Cycle Start Interrupt Flag

This bit is set when a communication cycle starts. If enabled, an interrupt remains pending while this flag
is set.

1 A communication cycle started.

0 No communication cycle started.

TIF0/TIF1 -- Timer Interrupt Flag 0/1

This bit is set when:
    the result of the timer 0/1 interrupt calculation, based on the cycle base and repetition fields of the
         timer interrupt configuration register 0 (see Section 3.2.3.9.1, "Timer Interrupt Configuration
         Register 0 Cycle Set (TICR0CS)"), matches the current cycle counter value in the CCCV register
         (see Section 3.2.3.4.2, "Current Cycle Counter Value Register (CCCVR)");
    and the macrotick offset programmed in the timer interrupt configuration register 0 (see
         Section 3.2.3.9.1, "Timer Interrupt Configuration Register 0 Cycle Set (TICR0CS)") matches the
         current macrotick value from CMCVR (see Section 3.2.3.4.3, "Current Macrotick Counter Value
         Register (CMCVR)").

If enabled, an interrupt remains pending while this flag is set.

1 Timer 0/1 has reached the limit.

0 Timer 0/1 has not reached the limit.
                                                           NOTE

                  After a hard reset, timer interrupt configuration registers are cleared. The
                  CC indicates timers interrupts (ISR0 = 0x00C0) immediately after the hard
                  reset, as the protocol engine provides cycle time and cycle counter values
                  equal to zero during the whole configuration state. No interrupt is indicated
                  to the host, as the interrupt enable register IER0 is also 0 after a hard reset.

MOCE -- Missing Offset Correction error

This bit is set if an insufficient number of measurements is available for offset correction at the end of the
communication cycle (even and odd).

1 Insufficient number of measurements available for offset correction.

0 Sufficient number of measurements available for offset correction

BGS -- Bus Guardian Status

This bit indicates bus guardian schedule monitoring errors on channel A and/or channel B. The host may
read the bus guardian status register BGSR (see Section 3.2.3.4.9, "Bus Guardian Status Register
(BGSR)") to determine on which channel the error occurred. The host may reset BGS by writing a `1'.

1 Bus guardian schedule monitoring error.

0 No bus guardian schedule monitoring error

     MFR4200 Data Sheet, Rev. 0

116                              Freescale Semiconductor
                                                                                                                                                       Memory Map and Registers

SSINT -- Slot Status Interrupt

This bit indicates that at least one slot status counter register SSCnR (see Section 3.2.3.5.7, "Slot Status
Counter n Register, n = [0:7] (SSCnR)") that is enabled as an interrupt source via slot status counter
interrupt mask register SSCIMR (see Section 3.2.3.5.10, "Slot Status Counter Interrupt Mask Register
(SSCIMR)") has been incremented.
1 At least one slot status counter that is enabled as an interrupt source has been incremented.
0 No slot status counter that is enabled as an interrupt source has been incremented.

MRCE -- Missing Rate Correction error

This bit is set if an insufficient number of measurement pairs is available for rate correction at the end of
the odd communication cycle.
1 Insufficient number of measurement pairs available for rate correction
0 Sufficient number of measurement pairs available for rate correction

EHLC -- Error Handling Level Changed/ Startup Interrupt detected

This signal indicates, to the host, changes to the error handling level.
1 Error handling level has changed.
0 Error handling level has not changed.

MAXSYNC -- Max Sync Frames Detected

The controller sets this bit when more than the configured maximum number of sync frames (see
Section 3.2.3.3.5, "Maximum Sync Frames Register (MSFR)") are detected within a single cycle. In this
case, the controller is not able to capture all time difference measurements.
1 More than the configured maximum number of sync frames have been received.
0 Not more than the configured maximum number of sync frames have been received.

CCLR -- Clock Correction Limit Reached

This bit is set if offset or rate calculation reaches the threshold as configured in registers MOCR and
MRCR (see Section 3.2.3.3.24, "Maximum Offset Correction Register (MOCR)" and Section 3.2.3.3.25,
"Maximum Rate Correction Register (MRCR)").
1 Offset or rate calculation has reached the limit.
0 Offset and rate correction are within the limit.

FATAL -- Fatal Error

This bit is set if an illegal condition is detected in the protocol state machine; this can be caused by illegal
configuration. In this as, the controller goes into the diagnosis stop state immediately.
1 Fatal error detected.

                         MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                              117
MFR4200 FlexRay Communication Controller

0 No fatal error detected.

3.2.3.6.7 Startup Interrupt Status Register (SISR)

Address 0x10
Reset 0x0

     15       14              13          12        11                    10         9         8
                                                                      Reserved  Reserved  Reserved
Reserved      Reserved        Reserved    Reserved  Reserved
                                                                           r         r         r
     r        r               r           r         r

     7             6          5           4         3                 2            1           0
Reserved      Reserved                                                          PLFIF     CDSTMIF
                              Reserved    Reserved CDSTPNSIF CDSTPNIF
     r             r                                                             rwh          rwh
                              r           r         rwh               rwh

                              Figure 3-79. Startup Interrupt Status Register

This register holds the interrupt flags related to the startup procedure. All flags are read/write for the host.
Each flag has an associated interrupt enable flag in the startup interrupt enable register (see
Section 3.2.3.5.1, "Startup Interrupt Enable Register (SIER)"). The SISR register is cleared during a hard
reset or when leaving the configuration state.

The host clears a status bit in the SISR by writing a '1' to it. Writing a `0' does not change the bit state. The
CC sets a status bit in the SISR again when it detects the condition for that bit. If the host and the CC try
to access the SISR register at the same time, the CC operation has the higher priority.

CDSTMIF -- Coldstart Max Interrupt Flag

This error signal is set if the maximum number of allowed retries of a coldstarting CC (CSMR
programmed value see Section 3.2.3.3.26, "Coldstart Maximum Register (CSMR)") is reached. That is,
if the CSMR register is programmed with the value N, the CC sets the CDSTMIF bit after the Nth retry
has failed. If enabled, an interrupt remains pending while this flag is set.

1 Coldstart Maximum value has been reached.

0 Coldstart Maximum value has not been reached.

PLFIF -- Plausibility Failed Interrupt Flag

This error signal is set if the consistency check of the local CC within the startup sequence failed, i.e. the
number of received valid startup frames is less than required. If enabled, an interrupt remains pending
while this flag is set.

1 A Plausibility Check of the local CC within the startup sequence failed.

0 A Plausibility Check of the local CC within the startup sequence did not fail.

                                          MFR4200 Data Sheet, Rev. 0

118                                                                             Freescale Semiconductor
                                                                         Memory Map and Registers

CDSTPNSIF -- Coldstart Path Noise Interrupt Flag

This signal is set if the CC has entered startup via the coldstart noise path. This indicates that the CC tried
to start the network. If enabled, an interrupt remains pending while this flag is set.
1 The startup has been entered via the coldstart noise path.
0 The startup has not been entered via the coldstart noise path.

CDSTPNIF -- Coldstart Path Normal Interrupt Flag

This signal is set if the CC has entered the startup via the normal coldstart path. This indicates that the CC
tried to start the network. If enabled, an interrupt is pending while this flag is set.
1 Startup has been entered via the normal coldstart path.
0 Startup has not been entered via the normal coldstart path.

3.2.3.6.8 Slot Status n Register with n = [0:7] (SSnR)

Address SS0R=0x74, SS1R=0x76, SS2R=0x78, SS3R=0x7A, SS4R=0x7C, SS5R=0x7E, SS6R=0x80, SS7R=0x82
Reset 0x0

15     14                13       12      11                  10         9                      8

VCE_B  SYNCF_B           NULLF_B  SUPF_B  SERR_B              CERR_B     BVIOL_B TXCON_B

rh     rh                rh       rh      rh                  rh         rh                     rh

    7        6           5        4       3                   2               1              0
VCE_A  SYNCF_A                                                           BVIOL_A       TXCON_A
                         NULLF_A  SUPF_A  SERR_A              CERR_A
   rh       rh                                                               rh             rh
                         rh       rh      rh                  rh

                         Figure 3-80. Slot Status n Register, n = [0:7]

Each of these registers holds the status of the slot specified in the corresponding slot status selection
register SSSnR for both channel A and channel B. The suffices "_A" and "_B" indicate whether the slot
status is valid for channel A or channel B, respectively. For a detailed description of the slot status flags,
refer to Section 3.3.3, "Message Buffer Slot Status Vector".

The controller provides a pair of slot status registers for each monitored slot with the first register being
assigned to even communication cycles, and the second to odd communication cycles, as shown in
Table 3-8.

The controller clears the slot status registers SSnR (see Section 3.2.3.6.8, "Slot Status n Register with
n = [0:7] (SSnR)") when leaving the configuration state.

                                                NOTE
       Refer to Table 3-4 for slot status monitoring availability in different

           protocol states.
       The slot status of slot n is updated within the first macrotick of slot n+1.

                                  MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                    119
MFR4200 FlexRay Communication Controller

          Empty slots exhibit the slot status 0x00 for both channels, because the
              slot status registers SSnR do not include the slot status channel bit.

                               Table 3-8. Mapping between SSSnR and SSnR

                                          Even communication cycle    Odd communication cycle

               Slot Status                Channel A      Channel B    Channel A   Channel B
          Selection Register              (low byte)     (high byte)  (low byte)  (high byte)

                  SSS0R                   SS0R           SS0R         SS1R            SS1R
                  SSS1R                   SS2R           SS2R         SS3R            SS3R
                  SSS2R                   SS4R           SS4R         SS5R            SS5R
                  SSS3R                   SS6R           SS6R         SS7R            SS7R

3.2.3.6.9 Odd Sync Frame ID n Register, n = [0:15] (OSFIDnR)

Address OSFID0R=0x3E0 ... OSFID15R=0x3FE
Reset undefined state

     15   14                  13                12       11           10          9            8

Reserved  Reserved            Reserved    Reserved       Reserved     ID10        ID9          ID8

     r    r                   r                       r  r            rh          rh           rh

     7    6                   5                 4        3            2           1            0

     ID7  ID6                 ID5               ID4      ID3          ID2         ID1          ID0

     rh   rh                  rh                rh       rh           rh          rh           rh

                    Figure 3-81. Odd Sync Frame ID n Register, n = [0:15]

These registers hold the frame IDs of all sync frames received in odd communication cycles and used for
clock synchronization. The CC does not change the odd ID values from the end of the static part in the odd
cycle to the beginning of the NIT in the even communication cycle.

                                                   NOTE

          If a CC is configured to send sync frames (see Section 3.2.3.3.29, "Sync
          Frame Register (SYNCFR)"), the CC will store its sync frame ID in register
          OSFID0R.

                                          MFR4200 Data Sheet, Rev. 0

120                                                                               Freescale Semiconductor
                                                                                 Memory Map and Registers

3.2.3.6.10 Even Sync Frame ID n Register, n = [0:15] (ESFIDnR)

Address EID0R=0x380 ... EID15R=0x39E
Reset undefined state

15        14             13           12        11                10                    9    8

Reserved  Reserved       Reserved     Reserved  Reserved          ID10                  ID9  ID8

r         r              r            r         r                 rh                    rh   rh

7         6              5            4         3                 2                     1    0

ID7       ID6            ID5          ID4       ID3               ID2                   ID1  ID0

rh        rh             rh           rh        rh                rh                    rh   rh

                         Figure 3-82. Even Sync Frame ID n Register, n = [0:15]

These registers hold the slot IDs of all sync frames received in even communication cycles and used for
clock synchronization. The CC does not change the even ID values from the end of the static part in the
even cycle to the beginning of the NIT in the odd communication cycle.

                                                   NOTE

          If a CC is configured to send sync frames (see Section 3.2.3.3.29, "Sync
          Frame Register (SYNCFR)), each time the CC clears the EMCR or OMCR,
          it:

          initializes the ESFID0R (or OSFID0R) with its sync frame ID,
          increments EMCR or OMCR,
          initializes EMA0R and EMB0R or OMA0R and EMB0R with the

              following value:

          NMLR * SSAPOR TSSLR * BDR max(DCAR,DCBR) 4                                   Eqn. 3-10

3.2.3.6.11 Odd Measurement Channel A n Register, n = [0:15] (OMAnR)

Address OMA0R=0x3A0 ... OMA15R=0x3BE
Reset undefined state

15        14             13           12        11                10                    9       8
                                                                                             OMA8
OMA15     OMA14          OMA13        OMA12     OMA11             OMA10          OMA9
                                                                                               rh
rh        rh             rh           rh        rh                rh                    rh

   7      6              5            4         3                 2                     1       0
OMA7                                                                                         OMA0
          OMA6           OMA5         OMA4      OMA3              OMA2           OMA1
  rh                                                                                           rh
          rh             rh           rh        rh                rh                    rh

                         Figure 3-83. Odd Measurement Channel A n Register, n = [0:15]

                                      MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                            121
MFR4200 FlexRay Communication Controller

These registers hold the sync frame arrival time measured in microticks relative to the slot start boundary.
Registers OMA0R to OMA15R contain all measurement values from channel A for the odd
communication cycle.

3.2.3.6.12 Odd Measurement Channel B n Register, n = 0:15] (OMBnR)

Address OMB0R=0x3C0 ... OMB15R=0x3DE
Reset undefined state

     15     14     13                     12     11                   10        9      8
                                                                                    OMB8
OMB15       OMB14  OMB13                  OMB12  OMB11                OMB10  OMB9
                                                                                      rh
     rh     rh     rh                     rh     rh                   rh        rh

        7   6      5                      4      3                    2         1      0
     OMB7                                                                           OMB0
            OMB6   OMB5                   OMB4   OMB3                 OMB2   OMB1
       rh                                                                             rh
            rh     rh                     rh     rh                   rh        rh

                Figure 3-84. Odd Measurement Channel B n Register, n = [0:15]

These registers hold the sync frame arrival time measured in microticks relative to the slot start boundary.
Registers OMB0R to OMB15R contain all measurement values from channel B for the odd
communication cycle.

3.2.3.6.13 Even Measurement Channel A n Register, n = [0:15] (EMAnR)

Address EMA0R=0x340 ... EMA15R=0x35E
Reset undefined state

     15     14     13                     12     11                   10        9      8
                                                                                    EMA8
     EMA15  EMA14  EMA13                  EMA12  EMA11                EMA10  EMA9
                                                                                      rh
     rh     rh     rh                     rh     rh                   rh        rh

        7   6      5                      4      3                    2         1      0
     EMA7                                                                           EMA0
            EMA6   EMA5                   EMA4   EMA3                 EMA2   EMA1
       rh                                                                             rh
            rh     rh                     rh     rh                   rh        rh

                Figure 3-85. Even Measurement Channel A n Register, n = [0:15]

These registers hold the sync frame arrival time measured in microticks relative to the slot start boundary.
Registers EMA[0:15]R contain all measurement values from channel A for the even communication cycle.

                                          MFR4200 Data Sheet, Rev. 0

122                                                                            Freescale Semiconductor
                                                                         Memory Map and Registers

3.2.3.6.14 Even Measurement Channel B n Register, n = [0:15] (EMBnR)

Address EMB0R=0x360 ... EMB15R=0x37E
Reset undefined state

15     14                13           12     11                   10       9            8
                                                                                     EMB8
EMB15  EMB14             EMB13        EMB12  EMB11                EMB10  EMB9
                                                                                       rh
rh     rh                rh           rh     rh                   rh       rh

   7   6                 5            4      3                    2        1            0
EMB7                                                                                 EMB0
       EMB6              EMB5         EMB4   EMB3                 EMB2   EMB1
  rh                                                                                   rh
       rh                rh           rh     rh                   rh       rh

           Figure 3-86. Even Measurement Channel B n Register, n = [0:15]

These registers hold the sync frame arrival time measured in microticks relative to the slot start boundary.
Registers EMB[0:15]R contain all measurement values from channel B for the even communication cycle.

                                                NOTE

       To get the time difference based on the expected time reference point, one
       must subtract the nominal action point offset in microticks, the frame start
       sequence length and the delay compensation according to the formula
       below:

       Time difference = (EMAnR, EMBnR, OMAnR, or OMBnR) NMLR * SSAPOR             Eqn. 3-11
                                     TSSLR * BDR max(DCAR,DCBR) 4

As the transmission start sequence length is given in bits, it must be converted to T by multiplying it by
the bit duration. As the channel information is not available for the list of sync frame arrival times, the CC
standardizes the values based on the channel with the larger delay compensation value; thereby, the frame
arrival time is always positive.

A sync frame arrival time of 0 in one of the measurement registers denotes an invalid time difference. For
example, if, in a given slot, only a sync frame on channel A has been received, the corresponding EMBnR
will hold the value 0.

                                      MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                    123
MFR4200 FlexRay Communication Controller

3.2.3.6.15 Even Measurement Counter Register (EMCR)

Address 0x33C
Reset undefined state

     15   14           13                 12        11                10             9         8
                                                                                Reserved  Reserved
Reserved  Reserved     Reserved           Reserved  Reserved          Reserved
                                                                                     r         r
     r    r            r                  r         r                 r

     7         6       5                  4         3                 2              1         0
Reserved  Reserved                                                                EMC1      EMC0
                       Reserved           Reserved  EMC3              EMC2
     r         r                                                                     rh        rh
                       r                  r         rh                rh
                                                                                     9         8
                       Figure 3-87. Even Measurement Counter Register           Reserved  Reserved

The EMCR and OMCR are described in the following section.                            r         r

3.2.3.6.16 Odd Measurement Counter Register (OMCR)

Address 0x33E
Reset undefined state

     15   14           13                 12        11                10

Reserved  Reserved     Reserved           Reserved  Reserved          Reserved

     r    r            r                  r         r                 r

     7         6       5                  4         3                 2            1         0
Reserved  Reserved                                                              OMC1      OMC0
                       Reserved           Reserved  OMC3              OMC2
     r         r                                                                   rh        rh
                       r                  r         rh                rh

                       Figure 3-88. Odd Measurement Counter Register

The EMCR and OMCR hold the number of valid sync frames received during the static segment of an even
or odd cycle, respectively. If sync frame filtering is enabled, only sync frames that have passed the sync
frame rejection and/or acceptance filters (see Section 3.2.3.8.3, "Sync Frame Rejection Filter Register
(SYNFRFR)" and Section 3.2.3.8.1, "Sync Frame Acceptance Filter Value Register (SYNFAFVR)") are
considered. The EMCR and OMCR registers hold the number of valid measurements in the measurement
tables (see Section 3.2.3.6.9, "Odd Sync Frame ID n Register, n = [0:15] (OSFIDnR)" and
Section 3.2.3.6.11, "Odd Measurement Channel A n Register, n = [0:15] (OMAnR)"). For example, if the
value of EMCR is two, then two valid sync frames are available for clock sync calculations; the remaining
fourteen values in the measurement table for the even cycle are invalid and may have undefined content.

The EMCR and OMCR counters are incremented each time, when a valid sync frame has been received
on at least one of the channels.

EMCR and OMCR are reset when the CC enters the initialize schedule and coldstart collision resolution
states. In the normal active state and the normal passive state, EMCR is reset in the NIT of the odd cycle,
and OMCR is reset at the end of the even cycle. If the node is a non sync node, EMCR and OMCR are

                                          MFR4200 Data Sheet, Rev. 0

124                                                                             Freescale Semiconductor
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reset to zero. If the node is a sync node, EMCR and OMCR are reset to 1, as a sync node considers its own
sync frames as zero values in the measurement tables.

3.2.3.7 Message Buffers and FIFO Configuration Related Registers

3.2.3.7.1 FIFO Size Register (FSIZR)

Address 0x18
Reset 0x0

15            14         13         12            11                    10          9         8
                                              Reserved              Reserved   Reserved  Reserved
Reserved      Reserved   Reserved   Reserved
                                                   r                     r          r         r
r             r          r            r

     7             6     5            4       3                     2             1         0
Reserved      Reserved                                                         FSIZ1     FSIZ0
                         FSIZ5      FSIZ4     FSIZ3                 FSIZ2
     r             r                                                            rw*       rw*
                         rw*        rw*       rw*                   rw*

                                   Figure 3-89. FIFO Size Register

This register is used to configure the FIFO. The number of message buffers assigned to the receive FIFO,
starting from message buffer 0, can be selected. Writing the FSIZR register is possible only during the
configuration state.

                                                              Table 3-9. FIFO Size

                         FSIZ[5:0]                         FIFO Size
                          000000                     No FIFO is defined
                          000001                   only message buffer 0
                          000010         message buffer 0...message buffer 1
                          000011         message buffer 0...message buffer 2

                             ...                                 ...
                          111001         message buffer 0...message buffer 56
                          111010         message buffer 0...message buffer 57
                           others        message buffer 0...message buffer 58

                                    MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                         125
MFR4200 FlexRay Communication Controller

3.2.3.7.2 Message Buffer Control, Configuration and Status n Register, n = [0:58]
                (BUFCSnR)

Address BUFCS0R=0x200, BUFCS1R=0x204, ..., BUFCS57R=0x2E4, BUFCS58R=0x2E8.
BUFCSnR=0x200 + 0x4*dec2hex(n)
Reset IFLG, IENA, CFG and VALID bits are reset to 0, others in undefined state

     15     14         13                 12        11                10          9               8

     VALID  TT         CCFE               BT        DATUPD            CHB         CHA             BUFCMT

     *      *          *                  *         *                 *           *               *

     7      6          5                  4         3                 2           1                 0
                                                                                                  CFG
Reserved    LOCK       Reserved           Reserved  IENA              IFLG        Reserved
                                                                                                    *
     r      *          r                  r         *                 *           r

            Figure 3-90. Message Buffer Control, Configuration and Status n Register, n = [0:58]

For a description of these registers and the bit access scheme, see Section 3.4.1, "Message Buffer Control,
Configuration and Status Register".

3.2.3.7.3 Active Transmit Buffer Frame ID Register (ATBFRID)

Address 0x180
Reset undefined state

     15     14         13                 12        11                10          9               8

     R*     PP         NFI                SYNC      STARTUP           ID10        ID9             ID8

     rw     rw*        r                  r         r                 rw*         rw*             rw*

     7      6          5                  4         3                 2           1               0

     ID7    ID6        ID5                ID4       ID3               ID2         ID1             ID0

     rw*    rw*        rw*                rw*       rw*               rw*         rw*             rw*

                       Figure 3-91. Active Transmit Buffer Frame ID Register

For a description of this register and the bit access scheme, refer to Section 3.5, "Message Buffer Handling
and Operations".

                                          MFR4200 Data Sheet, Rev. 0

126                                                                               Freescale Semiconductor
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3.2.3.7.4 Active Transmit Buffer Cycle Counter and Payload Length Register
                (ATBCCPLR)

Address 0x182
Reset undefined state

15        14             13        12        11                10                 9      8

Reserved  Reserved CYCL_CNT5 CYCL_CNT4 CYCL_CNT3 CYCL_CNT2 CYCL_CNT1 CYCL_CNT0

r         r              r*        r*        r*                r*                 r*     r*

     7    6              5         4         3                 2                  1        0
Reserved                                                                                 LEN0
          LEN6           LEN5      LEN4      LEN3              LEN2               LEN1
     r                                                                                    rw*
          rw*            rw*       rw*       rw*               rw*                rw*

          Figure 3-92. Active Transmit Buffer Cycle Counter and Payload Length Register

                                                   NOTE

          The host may read the CYCL_CNT[5:0] bits but, as those bits are not
          updated by the CC, they will be in an undefined state.

For a description of this register and the bit access scheme, refer to Section 3.5, "Message Buffer Handling
and Operations".

3.2.3.7.5 Active Transmit Buffer Header CRC Register (ATBCRCR)

Address 0x184
Reset undefined state

15        14             13        12        11                10                 9          8
                                                                                         HCRC8
Reserved  Reserved       Reserved  Reserved  Reserved          HCRC10             HCRC9
                                                                                            rw*
r         r              r         r         r                 rw*                rw*

    7     6              5         4         3                 2                  1          0
HCRC7                                                                                    HCRC0
          HCRC6          HCRC5     HCRC4     HCRC3             HCRC2              HCRC1
   rw*                                                                                      rw*
          rw*            rw*       rw*       rw*               rw*                rw*

                         Figure 3-93. Active Transmit Buffer Header CRC Register

For a description of this register and the bit access scheme, refer to Section 3.5, "Message Buffer Handling
and Operations".

                                   MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                        127
MFR4200 FlexRay Communication Controller

3.2.3.7.6 Active Transmit Buffer Data n Register, n = [0:15] (ATBDATAnR)

Address ATBDATA0R=0x186 ... ATBDATA15R=0x1A4
Reset undefined state

     15    14          13                     12    11                10                9            8

DATA(2n+1)15 DATA(2n+1)14 DATA(2n+1)13 DATA(2n+1)12 DATA(2n+1)11 DATA(2n+1)10 DATA(2n+1)9 DATA(2n+1)8

     rw    rw          rw                     rw    rw                rw                rw           rw

      7    6           5                      4     3                 2                 1            0
DATA(2n)7                                                                                      DATA(2n)0
           DATA(2n)6 DATA(2n)5 DATA(2n)4 DATA(2n)3 DATA(2n)2 DATA(2n)1
     rw                                                                                             rw
           rw          rw                     rw    rw                rw                rw

                       Figure 3-94. Active Transmit Buffer Data n Register, n = [0:15]

For a description of these registers, refer to Section 3.5, "Message Buffer Handling and Operations".

3.2.3.7.7 Active Transmit Buffer Message Buffer Slot Status Vector Register
                (ATBMBSSVR)

Address 0x1A6
Reset undefined state

     15    14          13                     12    11                10                9            8

Reserved   Reserved    Reserved           Reserved  Reserved          Reserved  Reserved       CH

     r     r           r                      r     r                 r                 r            r

     7     6           5                      4     3                 2                 1            0

     VCE   SYNCF       NULLF              SUPF      SERR              CERR              BVIOL  TXCON

     r     r           r                      r     r                 r                 r            rh

           Figure 3-95. Active Transmit Buffer Message Buffer Slot Status Vector Register

For a description of this register, refer to Section 3.5, "Message Buffer Handling and Operations".

                                          MFR4200 Data Sheet, Rev. 0

128                                                                                     Freescale Semiconductor
                                                                               Memory Map and Registers

3.2.3.7.8 Active Receive Buffer Frame ID Register (ARBFRID)

Address 0x140
Reset undefined state

15        14             13    12    11                    10                  9                     8

R*        PP             NFI   SYNC  STARTUP               ID10                ID9      ID8

rh        rh             rh    rh    rh                    rw*                 rw*      rw*

7         6              5     4     3                     2                   1                     0

ID7       ID6            ID5   ID4   ID3                   ID2                 ID1      ID0

rw*       rw*            rw*   rw*   rw*                   rw*                 rw*      rw*

                         Figure 3-96. Active Receive Buffer Frame ID Register

For a description of this register, refer to Section 3.5, "Message Buffer Handling and Operations".

3.2.3.7.9 Active Receive Buffer Cycle Counter and Payload Length Register
                (ARBCCPLR)

Address 0x142
Reset undefined state

15        14             13    12    11                    10                  9                     8

Reserved  Reserved CYCL_CNT5 CYCL_CNT4 CYCL_CNT3 CYCL_CNT2 CYCL_CNT1 CYCL_CNT0

r         r              rh    rh    rh                    rh                  rh                    rh

     7    6              5     4     3                     2                   1          0
Reserved                                                                                LEN0
          LEN6           LEN5  LEN4  LEN3                  LEN2                LEN1
     r                                                                                    rh
          rh             rh    rh    rh                    rh                  rh

          Figure 3-97. Active Receive Buffer Cycle Counter and Payload Length Register

For a description of this register, refer to Section 3.5, "Message Buffer Handling and Operations".

                               MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                  129
MFR4200 FlexRay Communication Controller

3.2.3.7.10 Active Receive Buffer Header CRC Register (ARBCRCR)

Address 0x144
Reset undefined state

     15    14          13                 12        11                10               9          8
                                                                                              HCRC8
Reserved   Reserved    Reserved           Reserved  Reserved          HCRC10           HCRC9
                                                                                                 rh
     r     r           r                      r     r                 rh               rh

    7      6           5                      4     3                 2                1          0
HCRC7                                                                                         HCRC0
           HCRC6       HCRC5              HCRC4     HCRC3             HCRC2            HCRC1
   rh                                                                                            rh
           rh          rh                 rh        rh                rh               rh

                       Figure 3-98. Active Receive Buffer Header CRC Register

For a description of this register, refer to Section 3.5, "Message Buffer Handling and Operations".

3.2.3.7.11 Active Receive Buffer Data n Register, n = [0:15] (ARBDATAnR)

Address ARBDATA0R=0x146 ... ARBDATA15R=0x164
Reset undefined state

     15    14          13                 12        11                10               9             8

DATA(2n+1)15 DATA(2n+1)14 DATA(2n+1)13 DATA(2n+1)12 DATA(2n+1)11 DATA(2n+1)10 DATA(2n+1)9 DATA(2n+1)8

     rh    rh          rh                 rh        rh                rh               rh            rh

      7    6           5                      4     3                 2                1            0
DATA(2n)7                                                                                     DATA(2n)0
           DATA(2n)6 DATA(2n)5 DATA(2n)4 DATA(2n)3 DATA(2n)2 DATA(2n)1
     rh                                                                                            rh
           rh          rh                 rh        rh                rh               rh

                       Figure 3-99. Active Receive Buffer Data n Register, n = [0:15]

For a description of these registers, refer to Section 3.5, "Message Buffer Handling and Operations".

                                          MFR4200 Data Sheet, Rev. 0

130                                                                                    Freescale Semiconductor
                                                                             Memory Map and Registers

3.2.3.7.12 Active Receive Buffer Message Buffer Slot Status Vector Register
                (ARBMBSSVR)

Address 0x166
Reset undefined state

15        14             13        12        11                10            9                       8

Reserved  Reserved       Reserved  Reserved  Reserved          Reserved      Reserved     CH

r         r              r         r         r                 r             r                       r

7         6              5         4         3                 2             1                       0

VCE       SYNCF          NULLF     SUPF      SERR              CERR          BVIOL        TXCON

rh        rh             rh        rh        rh                rh            rh                      r

          Figure 3-100. Active Receive Buffer Message Buffer Slot Status Vector Register

For a description of this register, refer to Section 3.5, "Message Buffer Handling and Operations".

3.2.3.7.13 Active FIFO Buffer Frame ID Register (AFBFRID)

Address 0x100
Reset undefined state

15        14             13        12        11                10            9                       8

R*        PP             NFI       SYNC      STARTUP           ID10          ID9          ID8

rh        rh             rh        rh        rh                rh            rh                      rh

7         6              5         4         3                 2             1                       0

ID7       ID6            ID5       ID4       ID3               ID2           ID1          ID0

rh        rh             rh        rh        rh                rh            rh                      rh

                         Figure 3-101. Active FIFO Buffer Frame ID Register

For a description of this register, refer to Section 3.5, "Message Buffer Handling and Operations".

                                   MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                  131
MFR4200 FlexRay Communication Controller

3.2.3.7.14 Active FIFO Buffer Cycle Counter and Payload Length Register (AFBCCPLR)

Address 0x102
Reset undefined state

     15   14           13                 12        11                10      9                      8

Reserved  Reserved CYCL_CNT5 CYCL_CNT4 CYCL_CNT3 CYCL_CNT2 CYCL_CNT1 CYCL_CNT0

     r    r            rh                 rh        rh                rh      rh                     rh

     7    6            5                  4         3                 2       1         0
Reserved                                                                              LEN0
          LEN6         LEN5               LEN4      LEN3              LEN2    LEN1
     r                                                                                  rh
          rh           rh                 rh        rh                rh      rh

          Figure 3-102. Active FIFO Buffer Cycle Counter and Payload Length Register

For a description of this register, refer to Section 3.5, "Message Buffer Handling and Operations".

3.2.3.7.15 Active FIFO Buffer Header CRC Register (AFBCRCR)

Address 0x104
Reset undefined state

     15   14           13                 12        11                10          9       8
                                                                              HCRC9   HCRC8
Reserved  Reserved     Reserved           Reserved  Reserved          HCRC10
                                                                                 rh      rh
     r    r            r                  r         r                 rh

    7         6        5                  4         3                 2           1       0
HCRC7     HCRC6                                                               HCRC1   HCRC0
                       HCRC5              HCRC4     HCRC3             HCRC2
   rh        rh                                                                  rh      rh
                       rh                 rh        rh                rh

                       Figure 3-103. Active FIFO Buffer Header CRC Register

For a description of this register, refer to Section 3.5, "Message Buffer Handling and Operations".

                                          MFR4200 Data Sheet, Rev. 0

132                                                                           Freescale Semiconductor
                                                                                       Memory Map and Registers

3.2.3.7.16 Active FIFO Buffer Data n Register, n = [0:15] (AFBDATAnR)

Address ARFBDATA0R=0x106 ... ARFBDATA15R=0x124
Reset undefined state

15         14            13        12           11             10                      9             8

DATA(2n+1)15 DATA(2n+1)14 DATA(2n+1)13 DATA(2n+1)12 DATA(2n+1)11 DATA(2n+1)10 DATA(2n+1)9 DATA(2n+1)8

rh         rh            rh        rh           rh             rh                      rh            rh

      7    6             5         4            3              2                       1               0
DATA(2n)7                                                                                        DATA(2n)0
           DATA(2n)6 DATA(2n)5 DATA(2n)4 DATA(2n)3 DATA(2n)2 DATA(2n)1
     rh                                                                                               rh
           rh            rh        rh           rh             rh                      rh

                         Figure 3-104. Active FIFO Buffer Data n Register, n = [0:15]

For a description of these registers, refer to Section 3.5, "Message Buffer Handling and Operations".

3.2.3.7.17 Active FIFO Buffer Message Buffer Slot Status Vector Register (AFBMBSSVR)

Address 0x126
Reset undefined state

15         14            13        12           11             10                      9             8

Reserved   Reserved      Reserved  Reserved     Reserved       Reserved                Reserved  CH

r          r             r         r            r              r                       r             r

7          6             5         4            3              2                       1             0

VCE        SYNCF         NULLF     SUPF         SERR           CERR                    BVIOL     TXCON

rh         rh            rh        rh           rh             rh                      rh            r

           Figure 3-105. Active FIFO Buffer Message Buffer Slot Status Vector Register

For a description of this register, refer to Section 3.5, "Message Buffer Handling and Operations".

                                   MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                  133
MFR4200 FlexRay Communication Controller

3.2.3.8 Filtering Related Registers

3.2.3.8.1 Sync Frame Acceptance Filter Value Register (SYNFAFVR)

Address 0xF0
Reset undefined state

     15   14                     13   12        11                10              9          8
                                                                                       SYNFAFV8
Reserved  Reserved     Reserved       Reserved  Reserved SYNFAFV10 SYNFAFV9
                                                                                            rw*
     r    r                      r    r         r                 rw*             rw*

      7   6                      5    4         3                 2               1          0
SYNFAFV7                                                                               SYNFAFV0
          SYNFAFV6 SYNFAFV5 SYNFAFV4 SYNFAFV3 SYNFAFV2 SYNFAFV1
     rw*                                                                                    rw*
          rw*                    rw*  rw*       rw*               rw*             rw*

                       Figure 3-106. Sync Frame Acceptance Filter Value Register

If ENSYNFF bit is set (see Section 3.2.3.2.1, "Module Configuration Register 0 (MCR0)"), every valid
sync frame with the identifier ID must fulfill the following condition before its arrival time measurement
values can be used for the clock synchronization.

An identifier is accepted when:

                 ( NOT((ID XOR SynFAFV) AND SynFAFM) AND NOT(ID == SynFRF) ) == TRUE   Eqn. 3-12

This register may be written only in the configuration state.

3.2.3.8.2 Sync Frame Acceptance Filter Mask Register (SYNFAFMR)

Address 0xEE
Reset undefined state

     15   14                     13   12        11                10              9           8
                                                                                       SYNFAFM8
Reserved  Reserved     Reserved       Reserved  Reserved SYNFAFM10 SYNFAFM9
                                                                                            rw*
     r    r                      r    r         r                 rw*             rw*

       7  6                      5    4         3                 2               1           0
SYNFAFM7                                                                               SYNFAFM0
          SYNFAFM6 SYNFAFM5 SYNFAFM4 SYNFAFM3 SYNFAFM2 SYNFAFM1
     rw*                                                                                    rw*
          rw*                    rw*  rw*       rw*               rw*             rw*

                       Figure 3-107. Sync Frame Acceptance Filter Mask Register

SYNFAFM[10:0]

0 This bit position is "don't care" for acceptance.
1 This bit of the identifier must be identical to the corresponding bit in the acceptance value, for it to be
accepted by the sync frame acceptance filter.
This register may be written only in the configuration state.

                                      MFR4200 Data Sheet, Rev. 0

134                                                                               Freescale Semiconductor
                                                                                    Memory Map and Registers

3.2.3.8.3 Sync Frame Rejection Filter Register (SYNFRFR)

Address 0xF2
Reset undefined state

15        14             13        12        11                     10                    9        8
                                                                                    SYNFRF9  SYNFRF8
Reserved  Reserved       Reserved  Reserved  Reserved SYNFRF10
                                                                                         rw       rw
r         r              r         r         r                      rw

      7         6        5         4         3                      2                     1        0
SYNFRF7   SYNFRF6                                                                   SYNFRF1  SYNFRF0
                         SYNFRF5   SYNFRF4   SYNFRF3                SYNFRF2
     rw        rw                                                                        rw       rw
                         rw        rw        rw                     rw

                         Figure 3-108. Sync Frame Rejection Filter Register

If the ENSYNFF bit is set (see Section 3.2.3.2.1, "Module Configuration Register 0 (MCR0)"), this
register is used to identify a sync frame ID whose arrival time measurement values are to be rejected for
clock synchronization. Note that this register can be written at any time by the host, unlike SYNFAFMR
and SYNFAFVR (see Section 3.2.3.8.2, "Sync Frame Acceptance Filter Mask Register (SYNFAFMR)"
and Section 3.2.3.8.1, "Sync Frame Acceptance Filter Value Register (SYNFAFVR)").

                                                   NOTE

          To ensure correct operation of the CC, the host should update this register
          only during the NIT.

3.2.3.8.4 Cycle Counter Filter n Register, n = [0:58] (CCFnR)

Address CCF0R=0x202, CCF1R=0x206, ..., CCF57R=0x2E6, CCF58R=0x2EA.
CCFnR=0x202 + 0x4*dec2hex(n)
Reset undefined state

15        14             13        12        11                     10                 9        8
                                                                                    CCM1     CCM0
Reserved  Reserved       CCM5      CCM4      CCM3                   CCM2
                                                                                      rw*      rw*
r         r              rw*       rw*       rw*                    rw*

     7    6              5         4         3                      2                  1        0
Reserved                                                                            CCV1     CCV0
          Reserved       CCV5      CCV4      CCV3                   CCV2
     r                                                                               rw*      rw*
          r              rw*       rw*       rw*                    rw*

                         Figure 3-109. Cycle Counter Filter n Register, n = [0:58]

Each cycle counter filter register is related to an appropriate message buffer: CCF0R to message buffer 0,
CCF1R to message buffer 1, ... , CCF58R to message buffer 58. (For more information, refer to Section ,
"Receive, receive FIFO, and transmit message buffers are accessible to the host MCU only through the
active receive, active transmit, and active receive FIFO buffers.").

                                   MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                             135
MFR4200 FlexRay Communication Controller

CCV[0:5] -- Cycle Count Value n Bit[0:5]

These bits determine the cycle count value to be used for the cycle filtering.

CCM[0:5] -- Cycle Count Mask n Bit[0:5]

These bits define the mask used in the filtering process.
0 This bit of the cycle counter is not used for filtering.
1 This bit of the cycle counter is used for filtering.
For a description of the read and write character of each bit-field, refer to Section 3.4.1, "Message Buffer
Control, Configuration and Status Register" and Section 3.4.2, "Message Buffer Filter Registers".

3.2.3.8.5 FIFO Acceptance Filter Message ID Value Register (FAFMIDVR)

Address 0x1C
Reset 0x0

     15       14   13                     12   11                     10           9          8
                                                                                        FMDAFV8
FMDAFV15 FMDAFV14 FMDAFV13 FMDAFV12 FMDAFV11 FMDAFV10 FMDAFV9
                                                                                            rw*
     rw*      rw*  rw*                    rw*  rw*                    rw*          rw*

      7       6    5                      4    3                      2            1          0
FMDAFV7                                                                                 FMDAFV0
              FMDAFV6 FMDAFV5 FMDAFV4 FMDAFV3 FMDAFV2 FMDAFV1
    rw*                                                                                     rw*
              rw*  rw*                    rw*  rw*                    rw*          rw*

                   Figure 3-110. FIFO Acceptance Filter Message ID Value Register

FMDAFV[0:15]

These bit-fields define the FIFO message ID filter value, for comparison with the message ID field of
received frames. It defines the acceptable pattern value of the message ID to be received. These bits may
be written only in the configuration state.

3.2.3.8.6 FIFO Acceptance Filter Message ID Mask Register (FAFMIDMR)

Address 0x1E
Reset 0x0

     15       14   13                     12   11                     10           9          8
                                                                                        FMDAFM8
FMDAFM15 FMDAFM14 FMDAFM13 FMDAFM12 FMDAFM11 FMDAFM10 FMDAFM9
                                                                                             rw*
     rw*      rw*  rw*                    rw*  rw*                    rw*          rw*

      7       6    5                      4    3                      2            1          0
FMDAFM7                                                                                 FMDAFM0
              FMDAFM6 FMDAFM5 FMDAFM4 FMDAFM3 FMDAFM2 FMDAFM1
     rw*                                                                                     rw*
              rw*  rw*                    rw*  rw*                    rw*          rw*

                   Figure 3-111. FIFO Acceptance Filter Message ID Mask Register

                                          MFR4200 Data Sheet, Rev. 0

136                                                                             Freescale Semiconductor
                                                                         Memory Map and Registers

FMDAFM[0:15]

These bit-fields define the mask for the FIFO message ID filter.
0 This bit in the message ID field of a received frame is not considered for acceptance filtering.
1 This bit in the message ID field of a received frame is used for the acceptance filtering.
These bits may be written only in the configuration state.

3.2.3.8.7 FIFO Acceptance/Rejection Filter Channel Register (FAFCHR)

Address 0x1A
Reset 0x0

15            14         13        12        11                10                   9             8
                                                                                             Reserved
Reserved      Reserved   Reserved  Reserved  Reserved          Reserved  Reserved
                                                                                                  r
r             r          r         r         r                 r                    r

     7        6          5         4         3                 2                    1              0
Reserved                                                                                     FCHAAFV
              Reserved   Reserved  Reserved  Reserved          Reserved FCHBAFV
     r                                                                                           rw*
              r          r         r         r                 r                    rw*

                   Figure 3-112. FIFO Acceptance/Rejection Filter Channel Register

FCHAAFV, FCHBAFV

These are FIFO channel filtering value bits. They define the channel from which the received frame will
be accepted or rejected. These bits may be written only in the configuration state.

                                         Table 3-10. FIFO Channel Filtering Configuration

          FCHAAFV        FCHBAFV                                Receive message buffer
                                                                  Store valid Rx frame
                1              1
                1              0   Frame received on both channels are accepted or rejected
                0              1   Frame received on channel A is accepted or rejected
                0              0   Frame received on channel B is accepted or rejected
                                   Ignore frame

                                   MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                               137
MFR4200 FlexRay Communication Controller

3.2.3.8.8 FIFO Rejection Filter Frame ID Value Register (FRFFIDVR)

Address 0x20
Reset 0x0

     15        14       13                12                11        10         9          8
                                                                                      FFIDRFV8
Reserved      Reserved  Reserved          Reserved  Reserved FFIDRFV10 FFIDRFV9
                                                                                           rw*
     r         r        r                 r                 r         rw*        rw*

      7        6        5                 4                 3         2          1          0
FFIDRFV7                                                                              FFIDRFV0
              FFIDRFV6 FFIDRFV5 FFIDRFV4 FFIDRFV3 FFIDRFV2 FFIDRFV1
     rw*                                                                                   rw*
               rw*      rw*               rw*               rw*       rw*        rw*

                    Figure 3-113. FIFO Rejection Filter Frame ID Value Register

FFIDRFV[0:10]

This field contains the FIFO frame ID rejection filter value, for comparison with frame ID fields of
received frames. It defines the acceptable pattern value of the frame ID to be rejected. These bits may be
written only in the configuration state.

3.2.3.8.9 FIFO Rejection Filter Frame ID Mask Register (FRFFIDMR)

Address 0x22
Reset 0x0

     15        14       13                12                11        10         9          8
                                                                                      FFIDRFM8
Reserved      Reserved  Reserved          Reserved  Reserved FFIDRFM10 FFIDRFM9
                                                                                           rw*
     r         r        r                 r                 r         rw*        rw*

      7        6        5                 4                 3         2          1          0
FFIDRFM7                                                                              FFIDRFM0
              FFIDRFM6 FFIDRFM5 FFIDRFM4 FFIDRFM3 FFIDRFM2 FFIDRFM1
     rw*                                                                                   rw*
               rw*      rw*               rw*               rw*       rw*        rw*

                    Figure 3-114. FIFO Rejection Filter Frame ID Mask Register

FFIDRFM[0:10]

These bit-fields indicate the mask for the FIFO Rejection frame ID filter.

0 This bit of the internal slot ID (when a frame was received) is not considered for the rejection filtering.

1 This bit of the internal slot ID (when a frame was received) is used for the rejection filtering.

These bits may be written only in the configuration state.

                                          MFR4200 Data Sheet, Rev. 0

138                                                                              Freescale Semiconductor
                                                                               Memory Map and Registers

3.2.3.9 Timer Related Registers

The CC provides two timers with timer interrupt configuration registers for setting interrupts for specific
points of global time. Each timer contains two parameters:

    1. Cycle Set: A 9-bit register is used to specify in which set of communication cycles the interrupt
         will occur. It consists of two fields, the base cycle [b] and the cycle repetition [c]. The set of cycle
         numbers where the interrupt is to generated is determined from these two fields using the formula:

                                       b + n*2^c (n = 0, 1, 2, ...)                      Eqn. 3-13

    where:
    -- b is a 6-bit cycle number used to identify the initial value for generating the cycle set.
    -- c is a 3-bit value used to determine a constant repetition factor to be added to the base cycle

        (c = 0 ... 6)
    -- b must be smaller than 2^c:

                                         b<2^c.                                          Eqn. 3-14

2. Macrotick Offset: This 16-bit value is the macrotick offset from the beginning of the cycle in
    which the interrupt is to occur. The interrupt occurs at this offset for each cycle in the interrupt
    cycle set.

3.2.3.9.1 Timer Interrupt Configuration Register 0 Cycle Set (TICR0CS)

Address 0x30
Reset 0x0

15            14                   13    12        11                    10         9    8

Reserved      Reserved         Reserved  Reserved  Reserved              CR2        CR1  CR0

r             r                    r     r         r                     rw         rw   rw

     7        6                    5     4         3                     2          1       0
Reserved                                                                                 BCT0
              Reserved         BCT5      BCT4      BCT3                  BCT2  BCT1
     r                                                                                     rw
              r                    rw    rw        rw                    rw         rw

                  Figure 3-115. Timer Interrupt Configuration Register 0 Cycle Set

This register holds base cycle and cycle repetition values for timer 0.

A hard reset clears the register.

BCT[0:5]

Base cycle value for timer 0.

CR[0:2]

Cycle repetition value for timer 0.

                                         MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                        139
MFR4200 FlexRay Communication Controller

3.2.3.9.2 Timer Interrupt Configuration Register 0 Macrotick Offset (TICR0MO)

Address 0x32
Reset 0x0

     15       14                   13     12        11                   10         9          8

     MO15     MO14             MO13       MO12      MO11                 MO10  MO9             MO8

     rw       rw                   rw     rw        rw                   rw         rw         rw

       7      6                    5      4         3                    2          1            0
     MO7                                                                                       MO0
              MO6              MO5        MO4       MO3                  MO2   MO1
      rw                                                                                        rw
              rw                   rw     rw        rw                   rw         rw

              Figure 3-116. Timer Interrupt Configuration Register 0 Macrotick Offset

This register holds the macrotick offset value for timer 0. A hard reset clears the register.

3.2.3.9.3 Timer Interrupt Configuration Register 1 Cycle Set (TICR1CS)

Address 0x34
Reset 0x0

     15       14                   13     12        11                   10         9          8

Reserved      Reserved         Reserved   Reserved  Reserved             CR2        CR1        CR0

     r        r                    r      r         r                    rw         rw         rw

     7        6                    5      4         3                    2          1             0
Reserved                                                                                       BCT0
              Reserved         BCT5       BCT4      BCT3                 BCT2  BCT1
     r                                                                                           rw
              r                    rw     rw        rw                   rw         rw

                  Figure 3-117. Timer Interrupt Configuration Register 1 Cycle Set

This register holds base cycle and cycle repetition values for timer 1.

A hard reset clears the register.

BCT[0:5]

Base cycle value for timer 1.

CR[0:2]

Cycle repetition value for timer 1.

                                          MFR4200 Data Sheet, Rev. 0

140                                                                            Freescale Semiconductor
                                                                                                         Message Buffer

3.2.3.9.4 Timer Interrupt Configuration Register 1 Macrotick Offset (TICR1MO)

Address 0x36
Reset 0x0

     15        14                    13               12   11                     10             9              8

     MO15      MO14          MO13        MO12              MO11                MO10              MO9            MO8

     rw        rw                    rw               rw   rw                     rw             rw             rw

       7       6                     5                4    3                      2              1                0
     MO7                                                                                                        MO0
               MO6           MO5                      MO4  MO3                 MO2               MO1
      rw                                                                                                         rw
               rw                    rw               rw   rw                     rw             rw

                         Figure 3-118. Timer Interrupt Configuration Register 1 High

The timer interrupt configuration register 1 macrotick offset holds the macrotick offset value for timer 1.
A hard reset clears the register.

3.3 Message Buffer

Receive, receive FIFO, and transmit message buffers are accessible to the host MCU only through the
active receive, active transmit, and active receive FIFO buffers.

3.3.1 Message Buffer Layout

The layout shown in below, apply to transmit, receive buffer, and FIFO buffers.

                                             Table 3-11. Receive Message Buffer Layout

     15 14 13 12                     11  10 9 8 7                6             5      4       3       2      1       0

0 R* PP NFI SYNC START UP                                        Frame ID (11 bits)

     RO RO RO            RO          RO                              RO_NO/WR_CS

1        R NU                Cycle Count (6 bits) RO       R NU                   PayloadLength (7 bits) RO

2              R NU                                              Header CRC (11 bits) RO

3              Message ID1/Data1/NMVector1 RO                        Message ID0/Data0/NMVector0 RO

4                  Data3/NMVector3 RO                                          Data2/NMVector2 RO

5                  Data5/NMVector5 RO                                          Data4/NMVector4 RO

6                  Data7/NMVector7 RO                                          Data6/NMVector6 RO

7                  Data9/NMVector9 RO                                          Data8/NMVector8 RO

8              Data11/NMVector11 RO                                  Data10/NMVector10 RO

9                            Data13 RO                                                Data12 RO

...                          ... RO                                                   ... RO

18                           Data31 RO                                                Data30 RO

19                                       Message Buffer Slot Status Vector RO

                                         MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                              141
MFR4200 FlexRay Communication Controller

                         Table 3-12. Receive FIFO Message Buffer Layout

     15 14 13 12                 11       10 9 8 7          6                   5     4       3     2         1  0

0 R* PP NFI SYNC START UP                                   Frame ID (11 bits)

     RO RO RO      RO            RO                                      RO

1    R NU                Cycle Count (6 bits) RO  R NU                             PayloadLength (7 bits) RO

2                  R NU                                 Header CRC (11 bits) RO

3              Message ID1/Data1/NMVector1RO                          Message ID0/Data0/NMVector0 RO

4                  Data3/NMVector3RO                                            Data2/NMVector2 RO

5                  Data5/NMVector5 RO                                           Data4/NMVector4 RO

6                  Data7/NMVector7 RO                                           Data6/NMVector6 RO

7                  Data9/NMVector9 RO                                           Data8/NMVector8 RO

8                  Data11/NMVector11 RO                                  Data10/NMVector10 RO

9                        Data13 RO                                                    Data12 RO

...                      ... RO                                                       ... RO

18                       Data31 RO                                                    Data30 RO

19                                        Message Buffer Slot Status Vector RO

                         Table 3-13. Transmit Message Buffer Layout

     15        14        13 12            11      10 9 8 7            6            5     432                  1  0

0 R*           PP  NFI SYNC START UP                                  Frame ID (11 bits)

     WR    TX_CS_NO NU   NU               NU                                 TX_CS_NO

1        R NU            Cycle Count (6 bits) NU    R NU                        PayloadLength (7 bits) TX_CS_NO

2                  R NU                                     Header CRC (11 bits) TX_CS_NO

3              Message ID1/Data1/NMVector1 WR                         Message ID0/Data0/NMVector0 WR

4                  Data3/NMVector3 WR                                              Data2/NMVector2 WR

5                  Data5/NMVector5 WR                                                 Data4/NMVector4

6                  Data7/NMVector7 WR                                              Data6/NMVector6 WR

7                  Data9/NMVector9 WR                                              Data8/NMVector8 WR

8                  Data11/NMVector11 WR                                            Data10/NMVector10 WR

9                        Data13 WR                                                    Data12 WR

...                      ... WR                                                          ... WR

18                       Data31 WR                                                    Data30 WR

19                                        Message Buffer Slot Status Vector RO

                                                        NOTE

               The host cannot access the CC part of a double transmit message buffer. CC
               raises a locking error if the host tries to lock the CC part of a double transmit
               message buffer.

                                          MFR4200 Data Sheet, Rev. 0

142                                                                                           Freescale Semiconductor
                                                                                      Message Buffer

Where:

RO_NO/WR_CS Host read access; host write access during the configuration state only

   TX_CS_NO         Host read access; host write access:
                         during the configuration state for all transmit message buffers
                         during normal mode of operation for buffers configured for the dynamic segment of the
                          communication cycle (read-only access for static segment buffers)

        RO          Host read-only access

   WR               Host read/write access

        NU          Reserved or read-only bits not used by the CC during operation

The size of the data field in the MFR4200 is limited to 32 bytes.

        Table 3-14. Mapping between Buffer Layout and Active Receive/Transmit/FIFO Message Buffers

             Message Buffer Layout                      Active FIFO/Receive/Transmit
                                                          Message Buffers Register

R P N SYN STAR                Frame ID (11 bits)        Active FIFO/Receive/Transmit Buffer Frame ID Register
* P FI C T UP

R       Cycle Count (6 bits)  R    PayloadLength (7     Active FIFO/Receive/Transmit Buffer Cycle Counter and Payload
                                            bits)       Length Register

        R                     Header CRC (11 bits)      Active FIFO/Receive/Transmit Buffer Header CRC Register

           Message                 Message              Active FIFO/Receive/Transmit Buffer Data 0 Register
   ID1/Data1/NMVector1
                                   ID0/Data0/NMVector0

   Data3/NMVector3                 Data2/NMVector2      Active FIFO/Receive/Transmit Buffer Data 1 Register
                                                        Active FIFO/Receive/Transmit Buffer Data 2 Register
   Data5/NMVector5                 Data4/NMVector4      Active FIFO/Receive/Transmit Buffer Data 3 Register
                                                        Active FIFO/Receive/Transmit Buffer Data 4 Register
   Data7/NMVector7                 Data6/NMVector6      Active FIFO/Receive/Transmit Buffer Data 5 Register
                                                        Active FIFO/Receive/Transmit Buffer Data 6 Register
   Data9/NMVector9                 Data8/NMVector8
                                                                                                  ...
   Data11/NMVector11               Data10/NMVector10    Active FIFO/Receive/Transmit Buffer Data 15 Register
                                                        Active FIFO/Receive/Transmit Buffer Message Buffer Slot Status
            Data13                  Data12              Vector Register

            ...                             ...

            Data31                  Data30

Message Buffer Slot Status Vector

3.3.2 Message Buffer Field Descriptions

3.3.2.1 ID[10:0] -- Frame ID Field

Each transmit and receive message buffer and the FIFO buffer contains a frame ID field. This field is
interpreted differently for receive message buffers, transmit message buffers, and the receive FIFO.

                                                 MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                                          143
MFR4200 FlexRay Communication Controller

Receive message buffers:

The Frame ID field contains a frame ID filtering value. A received frame is stored in the first receive
message buffer with a filter matching the received frame ID. The channel and cycle counter receive
filtering criteria must also be met.

Transmit message buffers:

The frame ID field in the message buffer is used to determine the appropriate slot for frame transmission.
The frame is transmitted in the time slot corresponding to the frame ID, provided the channel and cycle
counter criteria are also met.

Receive FIFO message buffer:

The frame ID field in each element of the receive FIFO buffer stores a received frame ID value, if the frame
is accepted by the FIFO acceptance filter and not rejected by the FIFO rejection filter and if there is no
matching dedicated receive message buffer. For more information on FIFO filters, refer to Section 3.2.3.8,
"Filtering Related Registers")

3.3.2.2 R* -- Reserved Bit

The reserved bit R* corresponds to the reserved bit in the header of the FlexRay frame. The controller
transmits that bit within the frame header. This bit must be cleared by the host for PS V1.9/V2.0 compliant
operation.

3.3.2.3 R -- Reserved Bits

These bits are reserved for future use and have no correlation with the R* bit.

3.3.2.4 PP -- Payload Preamble Bit

The payload preamble bit indicates that a static frame's payload data hold a network management vector,
and that a dynamic frame's payload data hold a message ID, respectively.

3.3.2.5 NFI -- Null Frame Indication Bit

The null frame indication bit shows the value of the null frame indication flag for received frames stored
in message receive/FIFO buffers. This bit has no function for transmit message buffers. The NULLF bit,
described in Section 3.3.3, "Message Buffer Slot Status Vector", indicates the reception of a null frame on
the physical layer.

                                                           NOTE
                  During the transition from the hard reset to the configuration state, the CC
                  initializes the NFI bits of all buffers to `0'. In the normal passive and active
                  states, the CC receives but does not store null frames. Therefore, after the
                  first reception and storage of a valid receive frame's header and payload data
                  to a receive message/FIFO buffer, the CC sets the NFI bit of that buffer.
                  From that moment on, this bit remains set.

     MFR4200 Data Sheet, Rev. 0

144                              Freescale Semiconductor
                                                                                                                                                                        Message Buffer

3.3.2.6 CYCLCNT[5:0] -- Cycle Counter
The cycle counter field holds the CC cycle counter value at frame reception time. This field is not used in
message buffers configured for transmission.

3.3.2.7 LEN[6: 0] -- Payload Length
The payload length field holds the number of words (1 word = 2 bytes) contained in the payload segment
of the frame.

Receive message buffers and receive FIFO:

The payload field indicates the value of the payload length field in the received frame (see Section 3.3.3,
"Message Buffer Slot Status Vector).

Transmit message buffers:

The payload field indicates the number of words to be transmitted.
If the host writes a payload length not equal to SPLR into a static frame, the CC generates the CHI error
interrupt SPLME (see Section 3.2.3.6.3, "CHI Error Register (CHIER)").
If the host writes a payload length greater than MPLDR into a dynamic frame, the CC generates the CHI
error interrupt MDPLE (see Section 3.2.3.6.3, "CHI Error Register (CHIER)").
Note that the size of the data field in the MFR4200 is limited to 32 bytes (see Section 3.1.1, "MFR4200
Features").

3.3.2.8 HCRC[10:0] -- Header CRC
The header CRC field contains a cyclic redundancy check code (CRC) computed over the sync bit, startup
bit, the frame ID, and the payload length fields of the frame.

Receive message buffers and Receive FIFO:

The header CRC field contains the header CRC of the semantically valid and syntactically correct received
frame.

Transmit message buffers:

The Header CRC field contains the Header CRC value calculated and provided by the host. Note that the
controller does not check if the Header CRC provided by the host is correct.

3.3.2.9 SYNC -- Sync Bit
The SYNC bit determines whether the frame is to be used for clock synchronization.

Receive message buffers and Receive FIFO:

The bit contains the SYNC bit of the stored frame. This bit is updated only when a new semantically valid
frame matching the buffer filters has been stored in the message buffer.

                         MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                              145
MFR4200 FlexRay Communication Controller

Transmit message buffers:

This bit is not used.
                                                           NOTE

                  The host sets up the slot ID determining the slot during which the CC
                  transmits a sync frame via the sync frame register SYNCFR (see
                  Section 3.2.3.3.29, "Sync Frame Register (SYNCFR)").

3.3.2.10 STARTUP -- Startup Bit
The STARTUP bit determines whether the frame is to be used for clock synchronization during startup.

Receive message buffers and Receive FIFO

The bit contains the STARTUP bit of the stored frame. This bit is updated only when a new semantically
valid frame matching the buffer filters has been stored in the message buffer.

Transmit message buffers

This bit is not used.
                                                           NOTE

                  The host sets up the STARTUP bit for transmit frames via the startup bit
                  SUP in register SYNCFR (see Section 3.2.3.3.29, "Sync Frame Register
                  (SYNCFR)").

3.3.3 Message Buffer Slot Status Vector

All message buffers, including transmit buffers, comprise a message buffer slot status vector holding a
9-bit wide slot status information field.

     15   14        13        12        11                10                             9  8

Reserved  Reserved  Reserved  Reserved  Reserved          Reserved            Reserved      CH

     r    r         r         r         r                 r                              r  r

     7    6         5         4         3                 2                              1  0

     VCE  SYNCF     NULLF     SUPF      SERR              CERR                BVIOL         TXCON

     r    r         r         r         r                 r                              r  rh*

                    Figure 3-119. Transmit Message Buffer Slot Status Vector

                              MFR4200 Data Sheet, Rev. 0

146                                                                           Freescale Semiconductor
                                                                                          Message Buffer

15        14             13        12        11                10        9                8

Reserved  Reserved       Reserved  Reserved  Reserved          Reserved  Reserved         CH

r         r              r         r         r                 r         r                rh*

7         6              5         4         3                 2         1                0

VCE       SYNCF          NULLF     SUPF      SERR              CERR      BVIOL            TXCON

rh*       rh*            rh*       rh*       rh*               rh*       rh*              r

          Figure 3-120. Receive and Receive FIFO Message Buffer Slot Status Vector

                                                   NOTE

          The CC indicates status information for transmit message buffers only,
              in the TXCON bit; the remaining bits are used to indicated receive status
              information. Therefore, if a message buffer is configured as a receive or
              receive FIFO message buffer, its TXCON bit is not used by the CC. If a
              message buffer is configured as a transmit message buffer, only its
              TXCON bit is updated by the CC, while the remaining bits are not used
              by the controller.

          Refer to Table 3-4 for slot status monitoring availability in different
              protocol states.

          After reception of a null frame or an invalid frame, the controller updates
              only the slot status vector of a selected receive message buffer or FIFO
              buffer. Other fields (see Table 3-11 and Table 3-12) of those buffers stay
              unaltered.

          After reception of a valid frame, the controller updates the slot status
              vector and the remainder of the receive message buffer or FIFO buffer.

          After transmission of a frame, the controller updates the slot status
              vector in the current transmit message buffer.

          The controller updates a message buffer assigned to slot n within the first
              macrotick of the slot n+1.

          Empty static slots exhibit slot status 0x0000 on channel A and 0x0100
              on channel B.

3.3.3.1 TXCON -- TX Conflict
This flag indicates transmission conflicts, i.e. indicates that a reception is in progress when the controller
starts transmission. This bit indicates conflicts during transmission in static and dynamic segments.
0 No transmission conflict detected.
1 Transmission conflict detected.

                                   MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                        147
MFR4200 FlexRay Communication Controller

3.3.3.2 BVIOL -- Boundary Violation
This flag provides information about media activity at slot boundaries (either the end or the beginning of
the current slot). Note that this is not necessarily an error condition, as a semantically valid frame can be
received between the slot boundaries, provided that the idle conditions before and after the frame are
fulfilled.
0 No media activity detected at slot boundaries.
1 Media activity detected at slot boundaries.

3.3.3.3 CERR -- Content Error
This flag indicates the reception of a semantically incorrect frame.
0 No content error occurred in current slot.
1 Content error occurred in current slot.

3.3.3.4 SERR -- Syntax Error
This flag indicates the reception of a syntactically incorrect frame.
0 No syntax error occurred in current slot.
1 Syntax error occurred in current slot.

3.3.3.5 SUPF -- Startup Frame Indication
This flag indicates the reception of a frame header having its startup bit set.
0 No syntactically correct startup frame received in current slot.
1 Syntactically correct startup frame received in current slot.

3.3.3.6 NULLF -- NULL Frame Indication
This flag indicates the reception of a frame header having its null frame indication bit set.
0 No syntactically correct null frame received in current slot.
1 Syntactically correct null frame received in current slot.

3.3.3.7 SYNCF -- SYNC Frame Indication
This flag indicates the reception of a frame header having its sync frame indication set.
0 No syntactically correct sync frame received in current slot.
1 Syntactically correct sync frame received in current slot.

     MFR4200 Data Sheet, Rev. 0

148                              Freescale Semiconductor
                                                                                                                                                                        Message Buffer

3.3.3.8 VCE -- Valid Communication Element
This flag indicates the reception of a valid communication element. A valid communication element is
either a syntactically and semantically correct frame or symbol.
0 No valid communication element received in current slot.
1 Valid frame received in current slot.

3.3.3.9 CH -- Channel
This flag indicates the channel the slot status refers to.
0 Slot status of channel A.
1 Slot status of channel B.

3.3.4 Message ID

If the payload preamble bit PP is set, the message ID field holds the message ID of a dynamic frame located
in the message buffer. The FIFO filter may use the received message ID for message ID filtering.

3.3.5 NMVector Fields

If the payload preamble bit PP is set, the network management vector fields hold the network management
vector of a static frame located in the message buffer.

3.3.6 Data[0:31] -- Data Fields

Receive message buffers:

The data fields store received frame payload data, if all the receive filtering criteria are met.

Transmit message buffers:

The host writes these data fields with payload data to be transmitted.

Receive FIFO:

The data fields in the FIFO buffer stores a received frame's payload data values if the channel, message
ID, and cycle counter are accepted by the configured receive FIFO acceptance filter value and mask, and
not rejected by the configured receive FIFO rejection filter value and mask, and if there is no matching
dedicated receive message buffer in the mailbox.

                         MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                              149
MFR4200 FlexRay Communication Controller

3.4 Message Buffer Control, Configuration, Status and Filtering
         Register Set

3.4.1 Message Buffer Control, Configuration and Status Register

Message buffer control, configuration and status register (BUFCSnR[0:58]). The BUFCS[0:58] layout is
the same for receive message buffers, transmit message buffers and FIFO. However, the access rules for
register bits depend on various modes of operation and on the buffer configuration.

     Bit    15        14    13          12           11       10         9                         8

     Name   VALID     TT    CCFE        BT           DATUPD   ChB        ChA                  BUFCMT

            RO_NO/WR_CS NU RO_NO/WR_CS  NU        RO_NO/WR_CS RO_NO/WR_CS RO_NO/WR_CS              NU

Hard Reset  0

Access      rwh*      r     rw*         r            rwh*     rw*        rw*                  r

     Bit         7    6     5           4            3        2               1               0
   Name     Reserved                                                     Reserved           CFG
                      LOCK Reserved     Reserved     IENA     IFLG
Hard Reset        NU                                                           NU      RO_NO/WR_CS
  Access              WR    NU                NU       WR       RO
                 r                                                            r               0
                                                     0        0                              rw*

                      rw    r           r            rw       rh

                      Figure 3-121. BUFCSnR of a Receive Message Buffer

     Bit      15      14    13             12        11       10         9                    8
   Name     VALID
                      TT    CCFE           BT        DATUPD   ChB        ChA                  BUFCMT
Hard Reset     RO
  Access              WR    RO_NO/WR_CS RO_NO/WR_CS  NU       RO_NO/WR_CS RO_NO/WR_CS         WR
               0
              rh      rw    rw*            rw*          r     rw*        rw*                  rw

     Bit    7         6        5            4        3        2          1                    0

     Name   Reserved  LOCK  Reserved    Reserved     IENA     IFLG       Reserved             CFG

                  NU    WR        NU          NU       WR       RO       NU            RO_NO/WR_CS

Hard Reset                                           0        0                               0

Access      r         rw       r            r        rw       rh         r                    rw*

           Figure 3-122. BUFCSnR of a Transmit Message Single Buffer for the Dynamic Segment

                                  MFR4200 Data Sheet, Rev. 0

150                                                                      Freescale Semiconductor
                                         Message Buffer Control, Configuration, Status and Filtering Register Set

     Bit      15         14    13        12                   11      10    9                       8
   Name     VALID                                                                              BUFCMT
                         TT    CCFE      BT                   DATUPD  ChB   ChA
Hard Reset     RO                                                                                   WR
  Access                 RO_NO/WR_CS RO_NO/WR_CS RO_NO/WR_CS  NU      RO_NO/WR_CS RO_NO/WR_CS
               0                                                                                   rw
              rh         rw*   rw*       rw*                  r       rw*   rw*

Bit         7            6     5         4                    3       2     1                  0

Name        Reserved     LOCK  Reserved  Reserved             IENA    IFLG  Reserved           CFG

                  NU       WR        NU        NU               WR      RO  NU                 RO_NO/WR_CS

Hard Reset                                                    0       0                        0

Access      r            rw    r         r                    rw      rh    r                  rw*

Figure 3-123. BUFCSnR of a Host Part Transmit Message Buffer of a Double Tx Buffer for the Dynamic
                                                                   Segment

     Bit      15         14    13        12                   11      10    9                       8
   Name     VALID                                                                              BUFCMT
                         TT    CCFE      BT                   DATUPD  ChB   ChA
Hard Reset     RO                                                                                   WR
  Access                 RO_NO/WR_CS RO_NO/WR_CS RO_NO/WR_CS  NU      RO_NO/WR_CS RO_NO/WR_CS
               0                                                                                   rw
              rh         rw*   rw*       rw*                  r       rw*   rw*

Bit         7            6     5         4                    3       2     1                  0

Name        Reserved     LOCK  Reserved  Reserved             IENA    IFLG  Reserved           CFG

                  NU       WR        NU        NU               WR      RO  NU                 RO_NO/WR_CS

Hard Reset                                                    0       0                        0

Access      r            rw    r         r                    rw      rh    r                  rw*

Figure 3-124. BUFCSnR of a Host Part Transmit Message Buffer of a Double Tx Buffer for the Static Segment

     Bit      15         14    13        12                   11      10    9                       8
   Name     VALID                                                                              BUFCMT
                         TT    CCFE      BT                   DATUPD  ChB   ChA
Hard Reset     RO                                                                                   WR
  Access                 RO_NO/WR_CS RO_NO/WR_CS RO_NO/WR_CS  NU      RO_NO/WR_CS RO_NO/WR_CS
               0                                                                                   rw
              rh         rw*   rw*       rw*                  r       rw*   rw*

Bit         7            6     5         4                    3       2     1                  0

Name        Reserved     LOCK  Reserved  Reserved             IENA    IFLG  Reserved           CFG

                  NU       WR        NU        NU               WR      RO  NU                 RO_NO/WR_CS

Hard Reset                                                    0       0                        0

Access      r            rw    r         r                    rw      rh    r                  rw*

            Figure 3-125. BUFCSnR of a Single Transmit Message Buffer for the Static Segment

                                  MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                                                                             151
MFR4200 FlexRay Communication Controller

     Bit     15        14                 13     12          11       10      9            8

     Name    VALID     TT                 CCFE   BT          DATUPD   ChB   ChA       BUFCMT

             RO        RO                 RO     RO          NU       RO     RO            RO

Hard Reset   0

     Access  rh        r                  r      r           r        r     r                                      r

     Bit     7         6                  5      4           3        2     1                                      0

     Name    Reserved  LOCK               Reserved Reserved  IENA     IFLG  Reserved                               CFG

                   NU     NU              NU     NU            RO       RO        NU                                RO

Hard Reset                                                   0        0                                            0

     Access        r   r                  r      r           r        rh    r                                      r

Figure 3-126. BUFCSnR of a CC Part Transmit Message Buffer of a Double Tx Buffer for Dynamic and Static
                                                                      Segment

     Bit     15        14                   13   12          11       10      9            8
                                          CCFE
     Name    VALID     TT                        BT          DATUPD   ChB   ChA       BUFCMT
                                             NU
             NU        NU                        NU          NU       NU     NU            NU
                                             r
Hard Reset   0

     Access        r   r                         r           r        r     r                                      r

     Bit          7    6                  5      4           3          2        1                                   0
   Name      Reserved                                                 IFLG  Reserved                               CFG
                       LOCK               Reserved Reserved  IENA
Hard Reset         NU                                                   NU        NU                                NU
  Access                 WR               NU     NU            NU
                  r                                                     0        r                                   0
                                                             0          r                                            r

                       rwh                r      r           r

                              Figure 3-127. BUFCSnR of FIFO Buffer

Where:                 Host read/write access during the configuration state, in other states Host read access;
                       Host read-only access
      RO_NO/WR_CS      Host read/write access
               RO      Reserved or not used
               WR
               NU

3.4.1.1 CFG -- Message Buffer Configuration Bit
This bit is used to configure the corresponding buffer as a transmit or receive message buffer. CFG bit is
cleared by a hard reset. The access to this bit is defined in Table 3-16.
1 The corresponding buffer is configured as a transmit message buffer.
0 The corresponding buffer is configured as a receive message buffer.

                                          MFR4200 Data Sheet, Rev. 0

152                                                                         Freescale Semiconductor
                                                                                       Message Buffer Control, Configuration, Status and Filtering Register Set

3.4.1.2 IFLG -- Interrupt Status Flag

The IFLG flag is provided by the CC. It performs different functions depending on the configuration of the
corresponding message buffer.

Receive message buffer:

The flag indicates that the controller has updated the receive message buffer due to frame reception (update
of data fields and the slot status vector after reception of a valid frame, or update of the slot status vector
after reception of an invalid frame). The host can clear the flag by a buffer lock operation.

1 The controller sets the flag when the receive message buffer was updated after a frame reception. The
host must process received data and clear the IFLG bit.

0 The message buffer is not updated, or the host has cleared the IFLG bit implicitly by locking the
message buffer.

Transmit message buffer:

The flag indicates that the message buffer is empty, or that the controller has transmitted a frame from that
message buffer. The host can clear the flag by a buffer lock operation.

1 The flag is set by the controller when the transmit message buffer is empty/not updated (i.e. has been
transmitted). The host may write new data to the buffer.

0 The flag is cleared implicitly by the host when the transmit message buffer is updated (i.e. locked).

Receive FIFO buffer:

The flag has no meaning; it will never be set.
                                                           NOTE

    1. The IFLG bit is set to the value of the CFG bit with each write to a BUFCSnR register, during the
         configuration state. During normal operation, the controller updates the IFLG bit after frame
         transmission (transmit message buffer) and after frame reception (receive message buffer).
         -- If CFG is clear (receive message buffer) the CC clears the IFLG bit, also, indicating that the
             receive message buffer does not hold new receive data.
         -- If CFG is set (transmit message buffer) the CC sets the IFLG bit, also, indicating that the
             transmit message buffer is empty and will be filled by the host application.

    2. If the host does not write to a BUFCSnR register during the configuration state, the IFLG holds
         the value it had before it entered the configuration state.

3.4.1.3 IENA -- IFLG Interrupt Enable

This bit enables the corresponding message buffer as an IFLG bit interrupt source. If the message buffer
is configured as a receive message buffer, the generated by the CC interrupt is a read interrupt. If the
message buffer is configured as a transmit message buffer, the interrupt generated by the CC is a write
interrupt.

1 The corresponding message buffer interrupt is enabled.

                         MFR4200 Data Sheet, Rev. 0

Freescale Semiconductor                              153
MFR4200 FlexRay Communication Controller

0 The corresponding message buffer interrupt is disabled.

This bit is not used for the FIFO.

3.4.1.4 LOCK -- Message Buffer Lock Request

The bit has various functions depending on the configuration of the corresponding message buffer.

The host can implicitly lock/unlock the buffer by writing `1' to the LOCK bit. Writing a `1' to the LOCK
bit toggles the value of the LOCK bit:

    A buffer is locked when the LOCK bit read operation returns `1'.
    A buffer is unlocked when the LOCK bit read operation returns `0'.

Receive FIFO:

The host must lock a FIFO buffer to make it accessible in the active receive FIFO buffer window. The host
can request a FIFO buffer lock by writing a `1' to the LOCK bit of buffer 0, provided the FIFO is
configured. Writing a `0' to the LOCK bit has no effect on the bit. An attempt to lock the FIFO through,
not buffer 0, but another FIFO buffer's LOCK bit, causes a FIFO buffer lock error (see Section 3.2.3.6.3,
"CHI Error Register (CHIER)").

Receive message buffer:

The host must lock a receive message buffer in order to make it accessible in the active receive message
buffer window. The host can request a message buffer lock by writing a'1' to the LOCK bit. Writing a `0'
to the LOCK bit has no effect on the bit. When the buffer is locked, the LOCK bit read operation returns
`1'.

Transmit message buffer:

The host must lock the buffer in order to make it accessible through the active transmit message buffer
window. The host can request a buffer lock by writing a `1' to the LOCK bit. Writing a `0' to the LOCK
bit has no effect on this bit. When the buffer is locked, the LOCK bit read operation returns `1'. A buffer
committed for transmission (appropriate BUFCMT bit is `1') cannot be locked. If the host sends a lock
request for the committed transmit message buffer, a lock error will be raised (see Section 3.2.3.6.3, "CHI
Error Register (CHIER)").

                                                           NOTE
                   For more information about the locking/unlocking procedure, see

                      Section 3.5.3.4, "Active Buffers Locking/Unlocking and Locking
                      Timing".
                   Writing to the LOCK bit causes all other bits of a message buffer control
                      and status register to be ignored for this write access to the buffer control
                      register, i.e. it is not possible to update the buffer control register with
                      the same write operation as toggles the locked/unlocked status of the
                      buffer. The lock/unlock request is not stored -- there is no pending lock
                      request.

     MFR4200 Data Sheet, Rev. 0

154                              Freescale Semiconductor
                                                                                       Message Buffer Control, Configuration, Status and Filtering Register Set

                   Unlocking the buffer in the FIFO moves the FIFO buffer access pointer
                      to the next buffer in the FIFO (see Section 3.6, "Receive FIFO
                      Function"). So, the FIFO does not support multiple consecutive
              &nb