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MCF5212

器件型号:MCF5212
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:FREESCALE (NXP )
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器件描述

32-BIT, FLASH, 80 MHz, RISC MICROCONTROLLER, PQFP100

32位, FLASH, 80 MHz, 精简指令集微控制器, PQFP100

参数

MCF5212功能数量 1
MCF5212端子数量 100
MCF5212最大工作温度 85 Cel
MCF5212最小工作温度 -40 Cel
MCF5212最大供电/工作电压 3.6 V
MCF5212最小供电/工作电压 3 V
MCF5212额定供电电压 3.3 V
MCF5212外部数据总线宽度 0.0
MCF5212输入输出总线数量 56
MCF5212线速度 80 MHz
MCF5212加工封装描述 14 × 14 MM, 1.40 MM HEIGHT, 0.50 PITCH, ROHS COMPLIANT, LQFP-100
MCF5212无铅 Yes
MCF5212欧盟RoHS规范 Yes
MCF5212中国RoHS规范 Yes
MCF5212状态 ACTIVE
MCF5212包装形状 SQUARE
MCF5212包装尺寸 FLATPACK, 低 PROFILE, FINE PITCH
MCF5212表面贴装 Yes
MCF5212端子形式 GULL WING
MCF5212端子间距 0.5000 mm
MCF5212端子涂层 MATTE 锡
MCF5212端子位置
MCF5212包装材料 塑料/环氧树脂
MCF5212温度等级 INDUSTRIAL
MCF5212ADC通道 Yes
MCF5212地址总线宽度 0.0
MCF5212位数 32
MCF5212最大FCLK时钟频率 48 MHz
MCF5212DMA通道 Yes
MCF5212微处理器类型 精简指令集微控制器
MCF5212PWM通道 Yes
MCF5212ROM编程 FLASH

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MCF5212器件文档内容

Freescale Semiconductor                                         Document Number: MCF5213EC
Data Sheet                                                                             Rev. 3, 05/2007

MCF5213 ColdFire                                                MCF5213
Microcontroller
Supports MCF5213,                                               LQFP64                    QFN64
MCF5212, & MCF5211                                              10 mm x 10 mm              9 mm x 9 mm

The MCF5213 is a member of the ColdFire family of              MAPBGA81                  LQFP100
reduced instruction set computing (RISC) microprocessors.       10 mm x 10 mm              14 mm x 14 mm

This document provides an overview of the 32-bit MCF5213
microcontroller, focusing on its highly integrated and diverse
feature set.
This 32-bit device is based on the Version 2 ColdFire core
operating at a frequency up to 80 MHz, offering high
performance and low power consumption. On-chip memories
connected tightly to the processor core include up to
256 Kbytes of flash memory and 32 Kbytes of static random
access memory (SRAM). On-chip modules include:
V2 ColdFire core delivering 76 MIPS (Dhrystone 2.1) at

   80 MHz running from internal flash memory with Multiply
   Accumulate (MAC) Unit and hardware divider
FlexCAN controller area network (CAN) module
Three universal asynchronous/synchronous
   receiver/transmitters (UARTs)
Inter-integrated circuit (I2CTM) bus controller
Queued serial peripheral interface (QSPI) module
Eight-channel 12-bit fast analog-to-digital converter
   (ADC)
Four-channel direct memory access (DMA) controller
Four 32-bit input capture/output compare timers with
   DMA support (DTIM)
Four-channel general-purpose timer (GPT) capable of
   input capture/output compare, pulse width modulation
   (PWM), and pulse accumulation
Eight-channel/Four-channel, 8-bit/16-bit pulse width
   modulation timer
Two 16-bit periodic interrupt timers (PITs)
Programmable software watchdog timer
Interrupt controller capable of handling 57 sources
Clock module with 8 MHz on-chip relaxation oscillator
   and integrated phase-locked loop (PLL)
Test access/debug port (JTAG, BDM)

This document contains information on a product under development. Freescale reserves the
right to change or discontinue this product without notice.

Freescale Semiconductor, Inc., 2007. All rights reserved.
   Table of Contents

1 MCF5213 Family Configurations . . . . . . . . . . . . . . . . . . . . . . .3                 Figure 8. Equivalent Circuit for A/D Loading. . . . . . . . . . . . . . . . 37
     1.1 Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4       Figure 9. QSPI Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
     1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4   Figure 10.Test Clock Input Timing . . . . . . . . . . . . . . . . . . . . . . . 39
     1.3 Reset Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .20       Figure 11.Boundary Scan (JTAG) Timing . . . . . . . . . . . . . . . . . 40
     1.4 PLL and Clock Signals . . . . . . . . . . . . . . . . . . . . . . . . .20             Figure 12.Test Access Port Timing . . . . . . . . . . . . . . . . . . . . . . 40
     1.5 Mode Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .20        Figure 13.TRST Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
     1.6 External Interrupt Signals . . . . . . . . . . . . . . . . . . . . . . .21            Figure 14.Real-Time Trace AC Timing . . . . . . . . . . . . . . . . . . . . 41
     1.7 Queued Serial Peripheral Interface (QSPI). . . . . . . . . .21                        Figure 15.BDM Serial Port AC Timing . . . . . . . . . . . . . . . . . . . . 42
     1.8 I2C I/O Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .21
     1.9 UART Module Signals . . . . . . . . . . . . . . . . . . . . . . . . . .22            List of Tables
     1.10 DMA Timer Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . .22
     1.11 ADC Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22      Table 1. MCF5213 Family Configurations . . . . . . . . . . . . . . . . . . 3
     1.12 General Purpose Timer Signals . . . . . . . . . . . . . . . . . .23                  Table 2. Orderable Part Number Summary. . . . . . . . . . . . . . . . 12
     1.13 Pulse Width Modulator Signals . . . . . . . . . . . . . . . . . . .23                Table 3. Pin Functions by Primary and Alternate Purpose . . . . 16
     1.14 Debug Support Signals . . . . . . . . . . . . . . . . . . . . . . . . .23            Table 4. Reset Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
     1.15 EzPort Signal Descriptions . . . . . . . . . . . . . . . . . . . . . .24             Table 5. PLL and Clock Signals . . . . . . . . . . . . . . . . . . . . . . . . 20
     1.16 Power and Ground Pins . . . . . . . . . . . . . . . . . . . . . . . .25              Table 6. Mode Selection Signals . . . . . . . . . . . . . . . . . . . . . . . . 20
                                                                                               Table 7. Clocking Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
2 Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . .25         Table 8. External Interrupt Signals . . . . . . . . . . . . . . . . . . . . . . 21
     2.1 Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . .26           Table 9. Queued Serial Peripheral Interface (QSPI) Signals. . . 21
     2.2 Current Consumption . . . . . . . . . . . . . . . . . . . . . . . . . .27             Table 10.I2C I/O Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
     2.3 Thermal Characteristics . . . . . . . . . . . . . . . . . . . . . . . .28             Table 11.UART Module Signals . . . . . . . . . . . . . . . . . . . . . . . . . 22
     2.4 Flash Memory Characteristics . . . . . . . . . . . . . . . . . . .30                  Table 12.DMA Timer Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
     2.5 ESD Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31        Table 13.ADC Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
     2.6 DC Electrical Specifications . . . . . . . . . . . . . . . . . . . . .31              Table 14.GPT Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
     2.7 Clock Source Electrical Specifications . . . . . . . . . . . . .32                    Table 15.PWM Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
     2.8 General Purpose I/O Timing . . . . . . . . . . . . . . . . . . . . .33                Table 16.Debug Support Signals . . . . . . . . . . . . . . . . . . . . . . . . 23
     2.9 Reset Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .34       Table 17.EzPort Signal Descriptions . . . . . . . . . . . . . . . . . . . . . 24
     2.10 I2C Input/Output Timing Specifications . . . . . . . . . . . . .35                   Table 18.Power and Ground Pins. . . . . . . . . . . . . . . . . . . . . . . . 25
     2.11 Analog-to-Digital Converter (ADC) Parameters . . . . . .36                           Table 19.Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . 26
     2.12 Equivalent Circuit for ADC Inputs . . . . . . . . . . . . . . . . .37                Table 20.Current Consumption in Low-Power Mode, . . . . . . . . . 27
     2.13 DMA Timers Timing Specifications . . . . . . . . . . . . . . . .38                   Table 21.Typical Active Current Consumption Specifications. . . 28
     2.14 QSPI Electrical Specifications. . . . . . . . . . . . . . . . . . . .38              Table 22.Thermal Characteristics. . . . . . . . . . . . . . . . . . . . . . . . 28
     2.15 JTAG and Boundary Scan Timing. . . . . . . . . . . . . . . . .39                     Table 23.SGFM Flash Program and Erase Characteristics . . . . 30
     2.16 Debug AC Timing Specifications. . . . . . . . . . . . . . . . . .41                  Table 24.SGFM Flash Module Life Characteristics . . . . . . . . . . 30
                                                                                               Table 25.ESD Protection Characteristics, . . . . . . . . . . . . . . . . . 31
3 Mechanical Outline Drawings . . . . . . . . . . . . . . . . . . . . . . . . .43              Table 26.DC Electrical Specifications . . . . . . . . . . . . . . . . . . . . 31
     3.1 64-pin LQFP Package. . . . . . . . . . . . . . . . . . . . . . . . . .43              Table 27.PLL Electrical Specifications . . . . . . . . . . . . . . . . . . . . 32
     3.2 64 QFN Package. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46           Table 28.GPIO Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
     3.3 81 MAPBGA Package. . . . . . . . . . . . . . . . . . . . . . . . . .50                Table 29.Reset and Configuration Override Timing . . . . . . . . . . 34
     3.4 100-pin LQFP Package. . . . . . . . . . . . . . . . . . . . . . . . .52               Table 30.I2C Input Timing Specifications between I2C_SCL

4 Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .54                 and I2C_SDA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
                                                                                               Table 31.I2C Output Timing Specifications between I2C_SCL
List of Figures
                                                                                                           and I2C_SDA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Figure 1. MCF5213 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . 4               Table 32.ADC Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Figure 2. 100 LQFP Pin Assignments . . . . . . . . . . . . . . . . . . . . 13                 Table 33.Timer Module AC Timing Specifications . . . . . . . . . . . 38
Figure 3. 81 MAPBGA Pin Assignments . . . . . . . . . . . . . . . . . . 14                    Table 34.QSPI Modules AC Timing Specifications. . . . . . . . . . . 38
Figure 4. 64 LQFP and 64 QFN Pin Assignments . . . . . . . . . . . 15                         Table 35.JTAG and Boundary Scan Timing . . . . . . . . . . . . . . . . 39
Figure 5. GPIO Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34      Table 36.Debug AC Timing Specification . . . . . . . . . . . . . . . . . . 41
Figure 6. RSTI and Configuration Override Timing . . . . . . . . . . 34                       Table 37.Revision History. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
Figure 7. I2C Input/Output Timings . . . . . . . . . . . . . . . . . . . . . . 36

   MCF5213 ColdFire Microcontroller, Rev. 3

2                                                                                             Freescale Semiconductor
                                                                                                                           MCF5213 Family Configurations

1 MCF5213 Family Configurations

                                               Table 1. MCF5213 Family Configurations

                         Module                 5211           5212                      5213

ColdFire Version 2 Core with MAC                                                            
(Multiply-Accumulate Unit)

System Clock                                                   66, 80 MHz

Performance (Dhrystone 2.1 MIPS)                63                             up to 76

Flash / Static RAM (SRAM)                       128/16 Kbytes                  256/32 Kbytes
Interrupt Controller (INTC)
                                                                                            

Fast Analog-to-Digital Converter (ADC)                                                      

FlexCAN 2.0B Module                             See note1                  --                 

Four-channel Direct-Memory Access (DMA)                                                     

Watchdog Timer Module (WDT)                                                                 

Programmable Interval Timer Module (PIT)        2                          2                  2

Four-Channel General-Purpose Timer              3                          3                  3

32-bit DMA Timers                               4                          4                  4
QSPI
                                                                                            

UARTs                                           3                          3                  3
I2C
                                                                                            

PWM                                             8                          8                  8
General Purpose I/O Module (GPIO)
                                                                                            

Chip Configuration and Reset Controller Module                                              

Background Debug Mode (BDM)                                                                 

JTAG - IEEE 1149.1 Test Access Port2                                                        

Package                                           64 LQFP        64 LQFP       81 MAPBGA
                                                   64 QFN      81 MAPBGA        100 LQFP
                                                81 MAPBGA

1 FlexCAN is available on the MCF5211 only in the 64 QFN package.
2 The full debug/trace interface is available only on the 100-pin packages. A reduced debug interface is

   bonded on smaller packages.

Figure 1 shows a top-level block diagram of the MCF5213. Package options for this family are described later in this document.

                                 MCF5213 ColdFire Microcontroller, Rev. 3

Freescale Semiconductor                                                                                   3
MCF5213 Family Configurations

                      EzPD     EzPort                EzPCK
                      EzPQ                           EzPCS
                                                                                                        GPTn
                               Arbiter                            Interrupt
                                                                 Controller                             QSPI_DIN,
                                                                                                        QSPI_DOUT

                                                                                                        QSPI_CLK,
                                                                                                        QSPI_CSn

            4 CH DMA           UART UART UART                   I2C          QSPI    PADI Pin Muxing          UTXDn
                                                                                                                URXDn
                               0             1       2                                                          URTSn
                                                                                                                UCTSn
                To/From PADI   SWT DTIM DTIM DTIM DTIM                                                          DTINn/DTOUTn
   JTAG_EN MUX                                                                                                  CANRX
                                        0            1          2            3                                  CANTX
                                                                                                                PWMn
                                             V2 ColdFire CPU
                                                                                                        PMM
            JTAG                        IFP          OEP        MAC
            TAP                                                                                                          RSTI
                                                                                                        CIM
   AN[7:0]  ADC                     32 Kbytes           256 Kbytes           PORTS
                                      SRAM                  Flash            (GPIO)                                      RSTO

                                   (4K16)4            (32K16)4

            VRH VRL            VSTBY

            FlexCAN   Edge     PLL OCO                    PIT0               PIT1    GPT                PWM
                      Port      CLKGEN

                                                 EXTAL XTAL CLKOUT
                                                  CLKMOD0 CLKMOD1
                      To/From Interrupt Controller

                                                    Figure 1. MCF5213 Block Diagram

1.1 Features

This document contains information on a new product under development. Freescale reserves the right to change or discontinue
this product without notice. Specifications and information herein are subject to change without notice.

1.1.1 Feature Overview

The MCF5213 family includes the following features:

                               MCF5213 ColdFire Microcontroller, Rev. 3

4                                                                                                       Freescale Semiconductor
                                                                                                                     MCF5213 Family Configurations

Version 2 ColdFire variable-length RISC processor core
     -- Static operation
     -- 32-bit address and data paths on-chip
     -- Up to 80 MHz processor core frequency
     -- Sixteen general-purpose, 32-bit data and address registers
     -- Implements ColdFire ISA_A with extensions to support the user stack pointer register and four new instructions
          for improved bit processing (ISA_A+)
     -- Multiply-Accumulate (MAC) unit with 32-bit accumulator to support 1616  32 or 3232  32 operations
     -- Illegal instruction decode that allows for 68-Kbyte emulation support

System debug support
     -- Real-time trace for determining dynamic execution path
     -- Background debug mode (BDM) for in-circuit debugging (DEBUG_B+)
     -- Real-time debug support, with six hardware breakpoints (4 PC, 1 address and 1 data) configurable into a 1- or
          2-level trigger

On-chip memories
     -- 32-Kbyte dual-ported SRAM on CPU internal bus, supporting core and DMA access with standby power supply
          support
     -- 256 Kbytes of interleaved flash memory supporting 2-1-1-1 accesses

Power management
     -- Fully static operation with processor sleep and whole chip stop modes
     -- Rapid response to interrupts from the low-power sleep mode (wake-up feature)
     -- Clock enable/disable for each peripheral when not used

FlexCAN 2.0B module
     -- Based on and includes all existing features of the Freescale TouCAN module
     -- Full implementation of the CAN protocol specification version 2.0B
          Standard data and remote frames (up to 109 bits long)
          Extended data and remote frames (up to 127 bits long)
          Zero to eight bytes data length
          Programmable bit rate up to 1 Mbit/sec
     -- Flexible message buffers (MBs), totalling up to 16 message buffers of 08 byte data length each, configurable as
          Rx or Tx, all supporting standard and extended messages
     -- Unused MB space can be used as general purpose RAM space
     -- Listen-only mode capability
     -- Content-related addressing
     -- No read/write semaphores
     -- Three programmable mask registers: global for MBs 0-13, special for MB14, and special for MB15
     -- Programmable transmit-first scheme: lowest ID or lowest buffer number
     -- Time stamp based on 16-bit free-running timer
     -- Global network time, synchronized by a specific message
     -- Maskable interrupts

Three universal asynchronous/synchronous receiver transmitters (UARTs)
     -- 16-bit divider for clock generation
     -- Interrupt control logic with maskable interrupts
     -- DMA support
     -- Data formats can be 5, 6, 7 or 8 bits with even, odd, or no parity
     -- Up to two stop bits in 1/16 increments

                         MCF5213 ColdFire Microcontroller, Rev. 3

Freescale Semiconductor                                            5
MCF5213 Family Configurations

          -- Error-detection capabilities
          -- Modem support includes request-to-send (RTS) and clear-to-send (CTS) lines for two UARTs
          -- Transmit and receive FIFO buffers
      I2C module
          -- Interchip bus interface for EEPROMs, LCD controllers, A/D converters, and keypads
          -- Fully compatible with industry-standard I2C bus
          -- Master and slave modes support multiple masters
          -- Automatic interrupt generation with programmable level
      Queued serial peripheral interface (QSPI)
          -- Full-duplex, three-wire synchronous transfers
          -- Up to four chip selects available
          -- Master mode operation only
          -- Programmable bit rates up to half the CPU clock frequency
          -- Up to 16 pre-programmed transfers
      Fast analog-to-digital converter (ADC)
          -- Eight analog input channels
          -- 12-bit resolution
          -- Minimum 1.125 s conversion time
          -- Simultaneous sampling of two channels for motor control applications
          -- Single-scan or continuous operation
          -- Optional interrupts on conversion complete, zero crossing (sign change), or under/over low/high limit
          -- Unused analog channels can be used as digital I/O
      Four 32-bit timers with DMA support
          -- 12.5 ns resolution at 80 MHz
          -- Programmable sources for clock input, including an external clock option
          -- Programmable prescaler
          -- Input capture capability with programmable trigger edge on input pin
          -- Output compare with programmable mode for the output pin
          -- Free run and restart modes
          -- Maskable interrupts on input capture or output compare
          -- DMA trigger capability on input capture or output compare
      Four-channel general purpose timer
          -- 16-bit architecture
          -- Programmable prescaler
          -- Output pulse-widths variable from microseconds to seconds
          -- Single 16-bit input pulse accumulator
          -- Toggle-on-overflow feature for pulse-width modulator (PWM) generation
          -- One dual-mode pulse accumulation channel
      Pulse-width modulation timer
          -- Operates as eight channels with 8-bit resolution or four channels with 16-bit resolution
          -- Programmable period and duty cycle
          -- Programmable enable/disable for each channel
          -- Software selectable polarity for each channel
          -- Period and duty cycle are double buffered. Change takes effect when the end of the current period is reached

                (PWM counter reaches zero) or when the channel is disabled.

   MCF5213 ColdFire Microcontroller, Rev. 3

6                                            Freescale Semiconductor
                                                                                                                     MCF5213 Family Configurations

     -- Programmable center or left aligned outputs on individual channels
     -- Four clock sources (A, B, SA, and SB) provide for a wide range of frequencies
     -- Emergency shutdown
Two periodic interrupt timers (PITs)
     -- 16-bit counter
     -- Selectable as free running or count down
Software watchdog timer
     -- 32-bit counter
     -- Low-power mode support
Clock generation features
     -- One to 48 MHz crystal, 8 MHz on-chip relaxation oscillator, or external oscillator reference options
     -- Trimmed relaxation oscillator
     -- Two to 10 MHz reference frequency for normal PLL mode with a pre-divider programmable from 1 to 8
     -- System can be clocked from PLL or directly from crystal oscillator or relaxation oscillator
     -- Low power modes supported
     -- 2n (n  0  15) low-power divider for extremely low frequency operation
Interrupt controller
     -- Uniquely programmable vectors for all interrupt sources
     -- Fully programmable level and priority for all peripheral interrupt sources
     -- Seven external interrupt signals with fixed level and priority
     -- Unique vector number for each interrupt source
     -- Ability to mask any individual interrupt source or all interrupt sources (global mask-all)
     -- Support for hardware and software interrupt acknowledge (IACK) cycles
     -- Combinatorial path to provide wake-up from low-power modes
DMA controller
     -- Four fully programmable channels
     -- Dual-address transfer support with 8-, 16-, and 32-bit data capability, along with support for 16-byte (432-bit)

          burst transfers
     -- Source/destination address pointers that can increment or remain constant
     -- 24-bit byte transfer counter per channel
     -- Auto-alignment transfers supported for efficient block movement
     -- Bursting and cycle steal support
     -- Software-programmable DMA requesters for the UARTs (3) and 32-bit timers (4)
Reset
     -- Separate reset in and reset out signals
     -- Seven sources of reset:

          Power-on reset (POR)
          External
          Software
          Watchdog
          Loss of clock
          Loss of lock
          Low-voltage detection (LVD)
     -- Status flag indication of source of last reset
Chip integration module (CIM)

                         MCF5213 ColdFire Microcontroller, Rev. 3

Freescale Semiconductor                                            7
MCF5213 Family Configurations

          -- System configuration during reset
          -- Selects one of six clock modes
          -- Configures output pad drive strength
          -- Unique part identification number and part revision number
      General purpose I/O interface
          -- Up to 56 bits of general purpose I/O
          -- Bit manipulation supported via set/clear functions
          -- Programmable drive strengths
          -- Unused peripheral pins may be used as extra GPIO
      JTAG support for system level board testing

1.1.2 V2 Core Overview

The version 2 ColdFire processor core is comprised of two separate pipelines decoupled by an instruction buffer. The two-stage
instruction fetch pipeline (IFP) is responsible for instruction-address generation and instruction fetch. The instruction buffer is
a first-in-first-out (FIFO) buffer that holds prefetched instructions awaiting execution in the operand execution pipeline (OEP).
The OEP includes two pipeline stages. The first stage decodes instructions and selects operands (DSOC); the second stage
(AGEX) performs instruction execution and calculates operand effective addresses, if needed.

The V2 core implements the ColdFire instruction set architecture revision A+ with added support for a separate user stack
pointer register and four new instructions to assist in bit processing. Additionally, the MCF5213 core includes the
multiply-accumulate (MAC) unit for improved signal processing capabilities. The MAC implements a three-stage arithmetic
pipeline, optimized for 1616 bit operations, with support for one 32-bit accumulator. Supported operands include 16- and
32-bit signed and unsigned integers, signed fractional operands, and a complete set of instructions to process these data types.
The MAC provides support for execution of DSP operations within the context of a single processor at a minimal hardware cost.

1.1.3 Integrated Debug Module

The ColdFire processor core debug interface is provided to support system debugging with low-cost debug and emulator
development tools. Through a standard debug interface, access to debug information and real-time tracing capability is provided
on 100-lead packages. This allows the processor and system to be debugged at full speed without the need for costly in-circuit
emulators.

The on-chip breakpoint resources include a total of nine programmable 32-bit registers: an address and an address mask register,
a data and a data mask register, four PC registers, and one PC mask register. These registers can be accessed through the
dedicated debug serial communication channel or from the processor's supervisor mode programming model. The breakpoint
registers can be configured to generate triggers by combining the address, data, and PC conditions in a variety of single- or
dual-level definitions. The trigger event can be programmed to generate a processor halt or initiate a debug interrupt exception.
The MCF5213 implements revision B+ of the ColdFire Debug Architecture.

The MCF5213's interrupt servicing options during emulator mode allow real-time critical interrupt service routines to be
serviced while processing a debug interrupt event. This ensures the system continues to operate even during debugging.

To support program trace, the V2 debug module provides processor status (PST[3:0]) and debug data (DDATA[3:0]) ports.
These buses and the PSTCLK output provide execution status, captured operand data, and branch target addresses defining
processor activity at the CPU's clock rate. The MCF5213 includes a new debug signal, ALLPST. This signal is the logical AND
of the processor status (PST[3:0]) signals and is useful for detecting when the processor is in a halted state (PST[3:0] = 1111).

The full debug/trace interface is available only on the 100-pin packages. However, every product features the dedicated debug
serial communication channel (DSI, DSO, DSCLK) and the ALLPST signal.

   MCF5213 ColdFire Microcontroller, Rev. 3

8                                            Freescale Semiconductor
                                                                                                                           MCF5213 Family Configurations

1.1.4 JTAG

The MCF5213 supports circuit board test strategies based on the Test Technology Committee of IEEE and the Joint Test Action
Group (JTAG). The test logic includes a test access port (TAP) consisting of a 16-state controller, an instruction register, and
three test registers (a 1-bit bypass register, a 256-bit boundary-scan register, and a 32-bit ID register). The boundary scan register
links the device's pins into one shift register. Test logic, implemented using static logic design, is independent of the device
system logic.

The MCF5213 implementation can:
      Perform boundary-scan operations to test circuit board electrical continuity
      Sample MCF5213 system pins during operation and transparently shift out the result in the boundary scan register
      Bypass the MCF5213 for a given circuit board test by effectively reducing the boundary-scan register to a single bit
      Disable the output drive to pins during circuit-board testing
      Drive output pins to stable levels

1.1.5 On-Chip Memories

1.1.5.1 SRAM

The dual-ported SRAM module provides a general-purpose 32-Kbyte memory block that the ColdFire core can access in a
single cycle. The location of the memory block can be set to any 32-Kbyte boundary within the 4-Gbyte address space. This
memory is ideal for storing critical code or data structures and for use as the system stack. Because the SRAM module is
physically connected to the processor's high-speed local bus, it can quickly service core-initiated accesses or
memory-referencing commands from the debug module.

The SRAM module is also accessible by the DMA. The dual-ported nature of the SRAM makes it ideal for implementing
applications with double-buffer schemes, where the processor and a DMA device operate in alternate regions of the SRAM to
maximize system performance.

1.1.5.2 Flash Memory

The ColdFire flash module (CFM) is a non-volatile memory (NVM) module that connects to the processor's high-speed local
bus. The CFM is constructed with four banks of 32-Kbyte16-bit flash memory arrays to generate 256 Kbytes of 32-bit flash
memory. These electrically erasable and programmable arrays serve as non-volatile program and data memory. The flash
memory is ideal for program and data storage for single-chip applications, allowing for field reprogramming without requiring
an external high voltage source. The CFM interfaces to the ColdFire core through an optimized read-only memory controller
that supports interleaved accesses from the 2-cycle flash memory arrays. A backdoor mapping of the flash memory is used for
all program, erase, and verify operations, as well as providing a read datapath for the DMA. Flash memory may also be
programmed via the EzPort, which is a serial flash memory programming interface that allows the flash memory to be read,
erased and programmed by an external controller in a format compatible with most SPI bus flash memory chips.

1.1.6 Power Management

The MCF5213 incorporates several low-power modes of operation entered under program control and exited by several external
trigger events. An integrated power-on reset (POR) circuit monitors the input supply and forces an MCU reset as the supply
voltage rises. The low voltage detector (LVD) monitors the supply voltage and is configurable to force a reset or interrupt
condition if it falls below the LVD trip point. The RAM standby switch provides power to RAM when the supply voltage to the
chip falls below the standby battery voltage.

                         MCF5213 ColdFire Microcontroller, Rev. 3

Freescale Semiconductor                                            9
MCF5213 Family Configurations

1.1.7 FlexCAN

The FlexCAN module is a communication controller implementing version 2.0 of the CAN protocol parts A and B. The CAN
protocol can be used as an industrial control serial data bus, meeting the specific requirements of reliable operation in a harsh
EMI environment with high bandwidth. This instantiation of FlexCAN has 16 message buffers.

1.1.8 UARTs

The MCF5213 has three full-duplex UARTs that function independently. The three UARTs can be clocked by the system bus
clock, eliminating the need for an external clock source. On smaller packages, the third UART is multiplexed with other digital
I/O functions.

1.1.9 I2C Bus

The I2C bus is a two-wire, bidirectional serial bus that provides a simple, efficient method of data exchange and minimizes the
interconnection between devices. This bus is suitable for applications requiring occasional communications over a short
distance between many devices.

1.1.10 QSPI

The queued serial peripheral interface (QSPI) provides a synchronous serial peripheral interface with queued transfer capability.
It allows up to 16 transfers to be queued at once, minimizing the need for CPU intervention between transfers.

1.1.11 Fast ADC

The fast ADC consists of an eight-channel input select multiplexer and two independent sample and hold (S/H) circuits feeding
separate 12-bit ADCs. The two separate converters store their results in accessible buffers for further processing.
The ADC can be configured to perform a single scan and halt, a scan when triggered, or a programmed scan sequence repeatedly
until manually stopped.
The ADC can be configured for sequential or simultaneous conversion. When configured for sequential conversions, up to eight
channels can be sampled and stored in any order specified by the channel list register. Both ADCs may be required during a
scan, depending on the inputs to be sampled.
During a simultaneous conversion, both S/H circuits are used to capture two different channels at the same time. This
configuration requires that a single channel may not be sampled by both S/H circuits simultaneously.
Optional interrupts can be generated at the end of the scan sequence if a channel is out of range (measures below the low
threshold limit or above the high threshold limit set in the limit registers) or at several different zero crossing conditions.

1.1.12 DMA Timers (DTIM0DTIM3)

There are four independent, DMA transfer capable 32-bit timers (DTIM0, DTIM1, DTIM2, and DTIM3) on the MCF5213.
Each module incorporates a 32-bit timer with a separate register set for configuration and control. The timers can be configured
to operate from the system clock or from an external clock source using one of the DTINn signals. If the system clock is selected,
it can be divided by 16 or 1. The input clock is further divided by a user-programmable 8-bit prescaler that clocks the actual
timer counter register (TCRn). Each of these timers can be configured for input capture or reference (output) compare mode.
Timer events may optionally cause interrupt requests or DMA transfers.

    MCF5213 ColdFire Microcontroller, Rev. 3

10                                            Freescale Semiconductor
                                                                                                                           MCF5213 Family Configurations

1.1.13 General Purpose Timer (GPT)

The general purpose timer (GPT) is a four-channel timer module consisting of a 16-bit programmable counter driven by a
seven-stage programmable prescaler. Each of the four channels can be configured for input capture or output compare.
Additionally, channel three, can be configured as a pulse accumulator.
A timer overflow function allows software to extend the timing capability of the system beyond the 16-bit range of the counter.
The input capture and output compare functions allow simultaneous input waveform measurements and output waveform
generation. The input capture function can capture the time of a selected transition edge. The output compare function can
generate output waveforms and timer software delays. The 16-bit pulse accumulator can operate as a simple event counter or a
gated time accumulator.

1.1.14 Periodic Interrupt Timers (PIT0 and PIT1)

The two periodic interrupt timers (PIT0 and PIT1) are 16-bit timers that provide interrupts at regular intervals with minimal
processor intervention. Each timer can count down from the value written in its PIT modulus register or it can be a free-running
down-counter.

1.1.15 Pulse-Width Modulation (PWM) Timers

The MCF5213 has an 8-channel, 8-bit PWM timer. Each channel has a programmable period and duty cycle as well as a
dedicated counter. Each of the modulators can create independent continuous waveforms with software-selectable duty rates
from 0% to 100%. The PWM outputs have programmable polarity, and can be programmed as left aligned outputs or center
aligned outputs. For higher period and duty cycle resolution, each pair of adjacent channels ([7:6], [5:4], [3:2], and [1:0]) can
be concatenated to form a single 16-bit channel. The module can, therefore, be configured to support 8/0, 6/1, 4/2, 2/3, or 0/4
8-/16-bit channels.

1.1.16 Software Watchdog Timer

The watchdog timer is a 32-bit timer that facilitates recovery from runaway code. The watchdog counter is a free-running
down-counter that generates a reset on underflow. To prevent a reset, software must periodically restart the countdown.

1.1.17 Phase-Locked Loop (PLL)

The clock module contains a crystal oscillator, 8 MHz on-chip relaxation oscillator (OCO), phase-locked loop (PLL), reduced
frequency divider (RFD), low-power divider status/control registers, and control logic. To improve noise immunity, the PLL,
crystal oscillator, and relaxation oscillator have their own power supply inputs: VDDPLL and VSSPLL. All other circuits are
powered by the normal supply pins, VDD and VSS.

1.1.18 Interrupt Controller (INTC)

The MCF5213 has a single interrupt controller that supports up to 63 interrupt sources. There are 56 programmable sources, 49
of which are assigned to unique peripheral interrupt requests. The remaining seven sources are unassigned and may be used for
software interrupt requests.

1.1.19 DMA Controller

The direct memory access (DMA) controller provides an efficient way to move blocks of data with minimal processor
intervention. It has four channels that allow byte, word, longword, or 16-byte burst line transfers. These transfers are triggered
by software explicitly setting a DCRn[START] bit or by the occurrence of certain UART or DMA timer events.

                         MCF5213 ColdFire Microcontroller, Rev. 3

Freescale Semiconductor                                            11
MCF5213 Family Configurations

1.1.20 Reset

The reset controller determines the source of reset, asserts the appropriate reset signals to the system, and keeps track of what
caused the last reset. There are seven sources of reset:

      External reset input
      Power-on reset (POR)
      Watchdog timer
      Phase locked-loop (PLL) loss of lock
      PLL loss of clock
      Software
      Low-voltage detector (LVD)

Control of the LVD and its associated reset and interrupt are managed by the reset controller. Other registers provide status flags
indicating the last source of reset and a control bit for software assertion of the RSTO pin.

1.1.21 GPIO

Nearly all pins on the MCF5213 have general purpose I/O capability and are grouped into 8-bit ports. Some ports do not use all
eight bits. Each port has registers that configure, monitor, and control the port pins.

1.1.22 Part Numbers and Packaging

This product is RoHS-compliant. Refer to the product page at freescale.com or contact your sales office for up-to-date RoHS
information.

                  Table 2. Orderable Part Number Summary

  Freescale Part                       Description           Speed     Package  Temperature
      Number
                        MCF5211 ColdFire Microcontroller     66 MHz    64 LQFP  -40 to +85 C
MCF5211CAE66     MCF5211 ColdFire Microcontroller, FlexCAN  66 MHz     64 QFN  -40 to +85 C
MCF5211CEP66                                                66 MHz     64 QFN  -40 to +85 C
MCF5211LCEP66           MCF5211 ColdFire Microcontroller     66 MHz  81 MAPBGA  -40 to +85 C
MCF5211LCVM66           MCF5211 ColdFire Microcontroller     80 MHz  81 MAPBGA  -40 to +85 C
MCF5211LCVM80           MCF5211 ColdFire Microcontroller     66 MHz    64 LQFP  -40 to +85 C
MCF5212CAE66           MCF5212 ColdFire Microcontroller     66 MHz  81 MAPBGA  -40 to +85 C
MCF5212LCVM66           MCF5212 ColdFire Microcontroller     80 MHz  81 MAPBGA  -40 to +85 C
MCF5212LCVM80           MCF5212 ColdFire Microcontroller     66 MHz   100 LQFP  -40 to +85 C
MCF5213CAF66     MCF5213 ColdFire Microcontroller, FlexCAN  80 MHz   100 LQFP  -40 to +85 C
MCF5213CAF80     MCF5213 ColdFire Microcontroller, FlexCAN  66 MHz  81 MAPBGA  -40 to +85 C
MCF5213LCVM66     MCF5213 ColdFire Microcontroller, FlexCAN  80 MHz  81 MAPBGA  -40 to +85 C
MCF5213LCVM80     MCF5213 ColdFire Microcontroller, FlexCAN

                  MCF5213 ColdFire Microcontroller, Rev. 3

12                                                                   Freescale Semiconductor
                                                                                                                                                                                           MCF5213 Family Configurations

Figure 2 shows the pinout configuration for the 100 LQFP.

                             URXD1    UTXD1  UCTS1  RSTO   RSTI   IRQ7   IRQ6   VDD   VSS  IRQ5  IRQ4   IRQ3   IRQ2  IRQ1     ALLPST   DSCLK  DDATA3  DDATA2  VSS  VDD  DSO  DSI   DDATA1  DDATA0  BKPT

                             100      99     98     97     96     95     94     93    92   91    90     89     88    87       86       85     84      83      82   81   80   79    78      77      76

VDD                      1                                                                                                                                                                               75  VSS

VDD                      2                                                                                                                                                                               74  VDDPLL

VSS                      3                                                                                                                                                                               73  EXTAL

URTS1                    4                                                                                                                                                                               72  XTAL

TEST                     5                                                                                                                                                                               71  VSSPLL

UCTS0                    6                                                                                                                                                                               70  PST3

URXD0                    7                                                                                                                                                                               69  PST2

UTXD0                    8                                                                                                                                                                               68  VDD

URTS0                    9                                                                                                                                                                               67  VSS

SCL                      10                                                                                                                                                                              66  PST1

SDA                      11                                                                                                                                                                              65  PST0

QSPI_CS3                 12                                                                                                                                                                              64  PSTCLK

QSPI_CS2                 13                                                                      100 LQFP                                                                                                63  PWM7

VDD                      14                                                                                                                                                                              62  GPT3

VSS                      15                                                                                                                                                                              61  GPT2

QSPI_DIN                 16                                                                                                                                                                              60  PWM5

QSPI_DOUT                17                                                                                                                                                                              59  GPT1

QSPI_CLK                 18                                                                                                                                                                              58  GPT0

QSPI_CS1                 19                                                                                                                                                                              57  VDD

QSPI_CS0                 20                                                                                                                                                                              56  VSS

RCON                     21                                                                                                                                                                              55  VSTBY

VDD                      22                                                                                                                                                                              54  AN4

VDD                      23                                                                                                                                                                              53  AN5

VSS                      24                                                                                                                                                                              52  AN6

VSS                      25                                                                                                                                                                              51  AN7

                             26       27     28     29     30     31     32     33    34   35    36     37     38    39       40       41     42      43      44   45   46   47    48      49      50

                             JTAG_EN  UCTS2  URXD2  UTXD2  URTS2  DTIN2  DTIN3  PWM3  VDD  VSS   DTIN0  DTIN1  PWM1  CLKMOD1  CLKMOD0  VDD    VSS     AN0     AN1  AN2  AN3  VSSA  VRL     VRH     VDDA

                                                           Figure 2. 100 LQFP Pin Assignments

                                                           MCF5213 ColdFire Microcontroller, Rev. 3

Freescale Semiconductor                                                                                                                                                                                              13
MCF5213 Family Configurations

Figure 3 shows the pinout configuration for the 81 MAPBGA.

       1     2                 3      4                     5    6          7     8       9

    A  VSS   UTXD1             RSTI   IRQ5  IRQ3                 ALLPST     TDO   TMS     VSS

    B URTS1  URXD1             RSTO   IRQ6  IRQ2                 TRST       TDI   VDDPLL  EXTAL

    C UCTS0  TEST              UCTS1  IRQ7  IRQ4                 IRQ1       TCLK  VSSPLL  XTAL

    D URXD0  UTXD0             URTS0  VSS                   VDD  VSS        PWM7  GPT3    GPT2

    E  SCL   SDA               VDD    VDD                   VDD  VDD        VDD   PWM5    GPT1

    F QSPI_CS3 QSPI_CS2 QSPI_DIN      VSS                   VDD  VSS        GPT0  VSTBY   AN4

    G QSPI_DOUT QSPI_CLK RCON         DTIN1 CLKMOD0              AN2        AN3   AN5     AN6

    H QSPI_CS0 QSPI_CS1 DTIN3         DTIN0 CLKMOD1              AN1        VSSA  VDDA    AN7
                                                                                  VRH     VSSA
    J  VSS   JTAG_EN           DTIN2  PWM3  PWM1                 AN0        VRL

                               Figure 3. 81 MAPBGA Pin Assignments

                                  MCF5213 ColdFire Microcontroller, Rev. 3

14                                                                                Freescale Semiconductor
                                                                                                                                                   MCF5213 Family Configurations

Figure 4 shows the pinout configuration for the 64 LQFP and 64 QFN.

                                    VSS      URXD1  UTXD1  UCTS1  RSTO  RSTI   IRQ7   IRQ4     IRQ1  ALLPST  DSCLK  VSS  VDD   DSO  DSI  BKPT

                                    64       63     62     61     60    59     58     57       56    55      54     53   52    51   50   49

                         VDD    1                                                                                                              48  VDDPLL

                         URTS1  2                                                                                                              47  EXTAL

                         TEST   3                                                                                                              46  XTAL

                         UCTS0  4                                                                                                              45  VSSPLL

                         URXD0  5                                                                                                              44  PSTCLK

                         UTXD0  6                                                                                                              43  GPT3

                         URTS0  7                                                                                                              42  GPT2

                         SCL    8                                                                                                              41  GPT1

                         SDA    9                                 64-Pin Packages                                                              40  GPT0

                         VDD    10                                                                                                             39  VDD

                         VSS    11                                                                                                             38  VSS

QSPI_DIN                        12                                                                                                             37  VSTBY

QSPI_DOUT                       13                                                                                                             36  AN4

QSPI_CLK                        14                                                                                                             35  AN5

QSPI_CS0                        15                                                                                                             34  AN6

                         RCON   16                                                                                                             33  AN7

                                    17       18     19     20     21    22     23     24       25    26      27     28   29    30   31   32

                                    JTAG_EN  DTIN2  DTIN3  VDD    VSS   DTIN0  DTIN1  CLKMOD0  AN0   AN1     AN2    AN3  VSSA  VRL  VRH  VDDA

                                          Figure 4. 64 LQFP and 64 QFN Pin Assignments
Table 3 shows the pin functions by primary and alternate purpose, and illustrates which packages contain each pin.

                                MCF5213 ColdFire Microcontroller, Rev. 3

Freescale Semiconductor                                                                                                                                    15
16                                                                                                 Table 3. Pin Functions by Primary and Alternate Purpose                                      MCF5213 Family Configurations

                                                                     Pin       Primary Secondary   Tertiary  Quaternary     Drive    Slew Rate /   Pull-up /    Pin on     Pin on 81 Pin on 64
                                                                   Group       Function Function   Function   Function                Control1    Pull-down2  100 LQFP     MAPBGA LQFP/QFN
                                                                                                                         Strength /
                                                                                                       --                 Control1
                                                                                                       --
                                                                       ADC         AN7         --      --    GPIO        Low         FAST         --          51           H9      33
                                                                                   AN6         --      --
                                                                       Clock       AN5         --      --    GPIO        Low         FAST         --          52           G9      34
                                                                   Generation      AN4         --      --
                                                                   Debug Data      AN3         --      --    GPIO        Low         FAST         --          53           G8      35
                                                                                   AN2         --      --
                                                                        I2C        AN1         --      --    GPIO        Low         FAST         --          54           F9      36
                                                                                   AN0         --      --
                                                                                SYNCA3         --      --    GPIO        Low         FAST         --          46           G7      28
                                                                                SYNCB3         --      --
                                                                                  VDDA         --      --    GPIO        Low         FAST         --          45           G6      27
                                                                                  VSSA         --      --
                         MCF5213 ColdFire Microcontroller, Rev. 3                  VRH         --      --    GPIO        Low         FAST         --          44           H6      26
                                                                                   VRL         --      --
                                                                                  EXTAL        --      --    GPIO        Low         FAST         --          43           J6      25
                                                                                   XTAL        --      --
                                                                                VDDPLL         --      --    --          N/A         N/A          --          --           --      --
                                                                                VSSPLL         --      --
                                                                                 ALLPST        --      --    --          N/A         N/A          --          --           --      --
                                                                               DDATA[3:0]      --   UTXD2
                                                                                PST[3:0]       --   URXD2    --          N/A         N/A          --          50           H8      32
                                                                                   SCL     CANTX4
                                                                                   SDA     CANRX3            --          N/A         N/A          --          47           H7, J9  29

                                                                                                             --          N/A         N/A          --          49           J8      31

                                                                                                             --          N/A         N/A          --          48           J7      30

                                                                                                             --          N/A         N/A          --          73           B9      47

                                                                                                             --          N/A         N/A          --          72           C9      46

                                                                                                             --          N/A         N/A          --          74           B8      48

                                                                                                             --          N/A         N/A          --          71           C8      45

                                                                                                             --          High        FAST         --          86           A6      55

                                                                                                             GPIO        High        FAST         --          84,83,78,77  --      --

Freescale Semiconductor                                                                                      GPIO        High        FAST         --          70,69,66,65  --      --

                                                                                                             GPIO        PDSR[0] PSRR[0] pull-up5             10           E1      8

                                                                                                             GPIO        PDSR[0] PSRR[0] pull-up5             11           E2      9
Freescale Semiconductor                                                                   Table 3. Pin Functions by Primary and Alternate Purpose (continued)

                                                                        Pin     Primary Secondary  Tertiary  Quaternary     Drive    Slew Rate /   Pull-up /    Pin on  Pin on 81 Pin on 64
                                                                     Group      Function Function  Function   Function                Control1    Pull-down2  100 LQFP  MAPBGA LQFP/QFN
                                                                    Interrupts                                           Strength /
                                                                                                       --                 Control1
                                                                   JTAG/BDM                            --
                                                                                   IRQ7       --       --    GPIO        Low         FAST         pull-up      95       C4  58
                                                                      Mode         IRQ6       --       --    GPIO
                                                                   Selection7      IRQ5       --       --    GPIO        Low         FAST         pull-up      94       B4  --
                                                                                   IRQ4       --       --    GPIO
                                                                      PWM          IRQ3       --    PWM1     GPIO        Low         FAST         pull-up      91       A4  --
                                                                                   IRQ2       --       --    GPIO
                                                                                   IRQ1   SYNCA        --    GPIO        Low         FAST         pull-up      90       C5  57
                                                                                JTAG_EN       --
                                                                                   TCLK/  CLKOUT       --      --        Low         FAST         pull-up      89       A5  --
                                                                                 PSTCLK                --      --
                                                                                 TDI/DSI      --       --                Low         FAST         pull-up      88       B5  --
                                                                                TDO/DSO       --
                         MCF5213 ColdFire Microcontroller, Rev. 3                   TMS       --       --                High        FAST         pull-up5     87       C6  56
                                                                                  /BKPT
                                                                                   TRST       --       --                N/A         N/A          pull-down    26       J2  17
                                                                                 /DSCLK                --
                                                                                CLKMOD0       --       --                High        FAST         pull-up6     64       C7  44
                                                                                CLKMOD1       --
                                                                                  RCON/       --       --    --          N/A         N/A          pull-up6     79       B7  50
                                                                                  EZPCS                --
                                                                                  PWM7        --       --    --          High        FAST         --           80       A7  51
                                                                                  PWM5        --       --
                                                                                  PWM3        --             --          N/A         N/A          pull-up6     76       A8  49
                                                                                  PWM1        --
                                                                                                             --          N/A         N/A          pull-up6     85       B6  54

                                                                                                             --          N/A         N/A          pull-down7   40       G5  24

                                                                                                             --          N/A         N/A          pull-down7   39       H5  --

                                                                                                             --          N/A         N/A          pull-up      21       G3  16

                                                                                                             GPIO PDSR[31] PSRR[31]               --           63       D7  --               MCF5213 Family Configurations

                                                                                                             GPIO PDSR[30] PSRR[30]               --           60       E8  --

                                                                                                             GPIO PDSR[29] PSRR[29]               --           33       J4  --

                                                                                                             GPIO PDSR[28] PSRR[28]               --           38       J5  --

17
18                                                                                       Table 3. Pin Functions by Primary and Alternate Purpose (continued)                               MCF5213 Family Configurations

                                                                     Pin   Primary Secondary     Tertiary  Quaternary     Drive    Slew Rate /   Pull-up /    Pin on  Pin on 81 Pin on 64
                                                                   Group   Function Function     Function   Function                Control1    Pull-down2  100 LQFP  MAPBGA LQFP/QFN
                                                                                                                       Strength /
                                                                                                  URXD1                 Control1

                                                                   QSPI    QSPI_DIN/     CANRX4   UTXD1    GPIO        PDSR[2] PSRR[2]          --            16      F3  12
                                                                              EZPD
                                                                                         CANTX4   URTS1
                                                                           QSPI_DOUT/                      GPIO        PDSR[1] PSRR[1]          --            17      G1  13
                                                                                EZPQ        SCL   SYNCB
                                                                                                     --
                                                                           QSPI_CLK/     SYNCA       --    GPIO        PDSR[3] PSRR[3] pull-up8               18      G2  14
                                                                             EZPCK           --
                                                                                             --   UCTS1
                                                                           QSPI_CS3                  --    GPIO        PDSR[7] PSRR[7]          --            12      F1  --
                                                                                           SDA       --
                         MCF5213 ColdFire Microcontroller, Rev. 3          QSPI_CS2          --      --    GPIO        PDSR[6] PSRR[6]          --            13      F2  --
                                                                                             --
                                                                           QSPI_CS1          --   PWM7     GPIO        PDSR[5] PSRR[5]          --            19      H2  --
                                                                                             --   PWM5
                                                                           QSPI_CS0          --   PWM3     GPIO        PDSR[4] PSRR[4] pull-up8               20      H1  15
                                                                              RSTI           --   PWM1
                                                                   Reset9                    --   PWM6     --          N/A         N/A          pull-up9      96      A3  59
                                                                                                  PWM4
                                                                           RSTO          DTOUT3   PWM2     --          high        FAST         --            97      B3  60
                                                                                         DTOUT2   PWM0
                                                                   Test    TEST          DTOUT1            --          N/A         N/A          pull-down     5       C2  3
                                                                                         DTOUT0      --
                                                                   Timers, 16-bit GPT3   CANRX       --    GPIO        PDSR[23] PSRR[23] pull-up10            62      D8  43
                                                                                         CANTX       --
                                                                           GPT2                      --    GPIO        PDSR[22] PSRR[22] pull-up10            61      D9  42
                                                                                             --
                                                                           GPT1              --            GPIO        PDSR[21] PSRR[21] pull-up10            59      E9  41

                                                                           GPT0                            GPIO        PDSR[20] PSRR[20] pull-up10            58      F7  40

                                                                   Timers, 32-bit DTIN3                    GPIO PDSR[19] PSRR[19]               --            32      H3  19

                                                                           DTIN2                           GPIO PDSR[18] PSRR[18]               --            31      J3  18

                                                                           DTIN1                           GPIO PDSR[17] PSRR[17]               --            37      G4  23

                                                                           DTIN0                           GPIO PDSR[16] PSRR[16]               --            36      H4  22

Freescale Semiconductor                                            UART 0  UCTS0                           GPIO PDSR[11] PSRR[11]               --            6       C1  4

                                                                           URTS0                           GPIO PDSR[10] PSRR[10]               --            9       D3  7

                                                                           URXD0                           GPIO        PDSR[9] PSRR[9]          --            7       D1  5

                                                                           UTXD0                           GPIO        PDSR[8] PSRR[8]          --            8       D2  6
Freescale Semiconductor                                                               Table 3. Pin Functions by Primary and Alternate Purpose (continued)

                                                                     Pin   Primary    Secondary  Tertiary  Quaternary     Drive    Slew Rate /   Pull-up /    Pin on     Pin on 81 Pin on 64
                                                                   Group   Function    Function  Function   Function                Control1    Pull-down2  100 LQFP     MAPBGA LQFP/QFN
                                                                                                                       Strength /
                                                                                                                        Control1

                                                                   UART 1  UCTS1      SYNCA      URXD2     GPIO PDSR[15] PSRR[15]               --          98           C3  61

                                                                           URTS1      SYNCB      UTXD2     GPIO PDSR[14] PSRR[14]               --          4            B1  2

                                                                           URXD1      --         --        GPIO PDSR[13] PSRR[13]               --          100          B2  63

                                                                           UTXD1      --         --        GPIO PDSR[12] PSRR[12]               --          99           A2  62

                                                                   UART 2  UCTS2      --         --        GPIO PDSR[27] PSRR[27]               --          27           --  --

                                                                           URTS2      --         --        GPIO PDSR[26] PSRR[26]               --          30           --  --

                         MCF5213 ColdFire Microcontroller, Rev. 3          URXD2      --         --        GPIO PDSR[25] PSRR[25]               --          28           --  --

                                                                           UTXD2      --         --        GPIO PDSR[24] PSRR[24]               --          29           --  --

                                                                   FlexCAN CANRX4,11                                   N/A         N/A          --          --           --  --

                                                                           CANTX4,11                                   N/A         N/A          --          --           --  --

                                                                   VSTBY   VSTBY      --         --        --          N/A         N/A          --          55           F8  37

                                                                   VDD     VDD        --         --        --          N/A         N/A          --          1,2,14,22, D5,E3E7, 1,10,20,39,5

                                                                                                                                                            23,34,41,    F5  2

                                                                                                                                                            57,68,81,93

                                                                   VSS     VSS        --         --        --          N/A         N/A          --          3,15,24,25,3 A1,A9,D4,D 11,21,38,

                                                                                                                                                            5,42,56, 6,F4,F6,J1 53,64

                                                                                                                                                            67,75,82,92

                                                                   1 The PDSR and PSSR registers are described in the General Purpose I/O chapter. All programmable signals default to 2 mA drive and FAST slew rate in  MCF5213 Family Configurations

                                                                      normal (single-chip) mode.
                                                                   2 All signals have a pull-up in GPIO mode.
                                                                   3 These signals are multiplexed on other pins.

                                                                   4 The multiplexed CANTX and CANRX signals are not available on the MCF5211 or MCF5212.
                                                                   5 For primary and GPIO functions only.
                                                                   6 Only when JTAG mode is enabled.
                                                                   7 CLKMOD0 and CLKMOD1 have internal pull-down resistors; however, the use of external resistors is very strongly recommended.
                                                                   8 For secondary and GPIO functions only.
                                                                   9 RSTI has an internal pull-up resistor; however, the use of an external resistor is very strongly recommended.
                                                                   10 For GPIO function. Primary Function has pull-up control within the GPT module.
                                                                   11 CANTX and CANRX are secondary functions only.

19
MCF5213 Family Configurations

1.2 Reset Signals

Table 4 describes signals used to reset the chip or as a reset indication.
                                                            Table 4. Reset Signals

    Signal Name          Abbreviation                                  Function                            I/O
       Reset In
                         RSTI          Primary reset input to the device. Asserting RSTI for at least 8 CPU I
      Reset Out          RSTO          clock cycles immediately resets the CPU and peripherals.

                                       Driven low for 1024 CPU clocks after the reset source has deasserted. O

1.3 PLL and Clock Signals

Table 5 describes signals used to support the on-chip clock generation circuitry.
                                                      Table 5. PLL and Clock Signals

    Signal Name          Abbreviation                                  Function                            I/O

    External Clock In    EXTAL Crystal oscillator or external clock input except when the on-chip          I
          Crystal
                                       relaxation oscillator is used.
        Clock Out
                               XTAL    Crystal oscillator output except when CLKMOD1=1, then sampled as O
                                       part of the clock mode selection mechanism.

                         CLKOUT This output signal reflects the internal system clock.                     O

1.4 Mode Selection

Table 6 describes signals used in mode selection; Table 7 describes the particular clocking modes.
                                                     Table 6. Mode Selection Signals

    Signal Name          Abbreviation                                  Function                            I/O

    Clock Mode Selection CLKMOD[1:0] Selects the clock boot mode.                                          I

    Reset Configuration        RCON    The Serial Flash Programming mode is entered by asserting the
                                       RCON pin (with the TEST pin negated) as the chip comes out of
                                       reset. During this mode, the EzPort has access to the flash memory
                                       which can be programmed from an external device.

    Test                       TEST    Reserved for factory testing only and in normal modes of operation I

                                       should be connected to VSS to prevent unintentional activation of

                                       test functions.

                                       Table 7. Clocking Modes

    CLKMOD[1:0]                XTAL                             Configure the clock mode.
            00                   0     PLL disabled, clock driven by external oscillator
            00                   1     PLL disabled, clock driven by on-chip oscillator
            01                         PLL disabled, clock driven by crystal
            10                  N/A    PLL in normal mode, clock driven by external oscillator
            10                   0     PLL in normal mode, clock driven by on-chip oscillator
            11                   1     PLL in normal mode, clock driven by crystal

                                N/A

                                     MCF5213 ColdFire Microcontroller, Rev. 3

20                                                                                                  Freescale Semiconductor
1.5 External Interrupt Signals                                                           MCF5213 Family Configurations

Table 8 describes the external interrupt signals.                                                                        I/O
                                                    Table 8. External Interrupt Signals                                    I

   Signal Name           Abbreviation                          Function
External Interrupts
                         IRQ[7:1] External interrupt sources.

1.6 Queued Serial Peripheral Interface (QSPI)

Table 9 describes the QSPI signals.
                                   Table 9. Queued Serial Peripheral Interface (QSPI) Signals

Signal Name              Abbreviation                          Function                                    I/O

QSPI Synchronous QSPI_DOUT Provides the serial data from the QSPI and can be programmed to be O

Serial Output                          driven on the rising or falling edge of QSPI_CLK.

QSPI Synchronous QSPI_DIN Provides the serial data to the QSPI and can be programmed to be                 I

Serial Data Input                      sampled on the rising or falling edge of QSPI_CLK.

QSPI Serial Clock        QSPI_CLK Provides the serial clock from the QSPI. The polarity and phase of       O

                                       QSPI_CLK are programmable.

Synchronous Peripheral QSPI_CS[3:0] QSPI peripheral chip select; can be programmed to be active high or O

Chip Selects                           low.

1.7 I2C I/O Signals

Table 10 describes the I2C serial interface module signals.
                                                           Table 10. I2C I/O Signals

Signal Name              Abbreviation                          Function                                    I/O
Serial Clock
                         SCL           Open-drain clock signal for the for the I2C interface. When the bus is I/O
Serial Data             SDA           In master mode, this clock is driven by the I2C module; when the bus

                                       is in slave mode, this clock becomes the clock input.

                                       Open-drain signal that serves as the data input/output for the I2C  I/O

                                       interface.

                              MCF5213 ColdFire Microcontroller, Rev. 3

Freescale Semiconductor                                                                                            21
MCF5213 Family Configurations

1.8 UART Module Signals

Table 11 describes the UART module signals.
                                                      Table 11. UART Module Signals

        Signal Name       Abbreviation                                 Function                             I/O
    Transmit Serial Data
                          UTXDn         Transmitter serial data outputs for the UART modules. The output is O
             Output                     held high (mark condition) when the transmitter is disabled, idle, or in
                          URXDn         the local loopback mode. Data is shifted out, LSB first, on this pin at
    Receive Serial Data   UCTSn         the falling edge of the serial clock source.
              Input       URTSn
                                        Receiver serial data inputs for the UART modules. Data is received on I
        Clear-to-Send                   this pin LSB first. When the UART clock is stopped for power-down
                                        mode, any transition on this pin restarts the clock.
      Request-to-Send
                                        Indication to the UART modules that they can begin data             I

                                        transmission.

                                        Automatic request-to-send outputs from the UART modules. This       O

                                        signal can also be configured to be asserted and negated as a

                                        function of the RxFIFO level.

1.9 DMA Timer Signals

Table 12 describes the signals of the four DMA timer modules.
                                                        Table 12. DMA Timer Signals

    Signal Name           Abbreviation                                 Function                             I/O

    DMA Timer Input       DTIN          Event input to the DMA timer modules.                               I

    DMA Timer Output      DTOUT Programmable output from the DMA timer modules.                             O

1.10 ADC Signals

Table 13 describes the signals of the Analog-to-Digital Converter.
                                                            Table 13. ADC Signals

    Signal Name           Abbreviation                                 Function                        I/O

    Analog Inputs              AN[7:0] Inputs to the analog-to-digital converter.                      I

    Analog Reference           VRH      Reference voltage high and low inputs.                         I

                               VRL                                                                     I

    Analog Supply              VDDA     Isolate the ADC circuitry from power supply noise.             --

                               VSSA                                                                    --

    ADC Sync Inputs            SYNCA / These signals can initiate an analog-to-digital conversion      I

                               SYNCB process.

                                MCF5213 ColdFire Microcontroller, Rev. 3

22                                                                                          Freescale Semiconductor
                                                                                             MCF5213 Family Configurations

1.11 General Purpose Timer Signals

Table 14 describes the general purpose timer signals.
                                                            Table 14. GPT Signals

Signal Name              Abbreviation                                              Function                         I/O

General Purpose Timer    GPT[3:0] Inputs to or outputs from the general purpose timer module.                       I/O

Input/Output

1.12 Pulse Width Modulator Signals

Table 15 describes the PWM signals.

                                       Table 15. PWM Signals

Signal Name              Abbreviation                        Function                                  I/O

PWM Output Channels PWM[7:0] Pulse width modulated output for PWM channels.                            O

1.13 Debug Support Signals

These signals are used as the interface to the on-chip JTAG controller and the BDM logic.
                                                     Table 16. Debug Support Signals

    Signal Name          Abbreviation                        Function                                  I/O
    JTAG Enable
                         JTAG_EN Select between debug module and JTAG signals at reset.                I
      Test Reset
      Test Clock         TRST This active-low signal is used to initialize the JTAG logic              I
Test Mode Select
  Test Data Input                      asynchronously.
Test Data Output
                         TCLK Used to synchronize the JTAG logic.                                      I
Development Serial
         Clock           TMS           Used to sequence the JTAG state machine. TMS is sampled on the  I

     Breakpoint                        rising edge of TCLK.

                         TDI           Serial input for test instructions and data. TDI is sampled on the rising I

                                       edge of TCLK.

                         TDO           Serial output for test instructions and data. TDO is tri-stateable and is O
                                       actively driven in the shift-IR and shift-DR controller states. TDO
                                       changes on the falling edge of TCLK.

                         DSCLK Development Serial Clock - Internally synchronized input. (The logic I
                                         level on DSCLK is validated if it has the same value on two
                                         consecutive rising bus clock edges.) Clocks the serial communication
                                         port to the debug module during packet transfers. Maximum frequency
                                         is PSTCLK/5. At the synchronized rising edge of DSCLK, the data
                                         input on DSI is sampled and DSO changes state.

                         BKPT          Breakpoint - Input used to request a manual breakpoint. Assertion of I
                                       BKPT puts the processor into a halted state after the current
                                       instruction completes. Halt status is reflected on processor
                                       status/debug data signals (PST[3:0] and PSTDDATA[7:0]) as the
                                       value 0xF. If CSR[BKD] is set (disabling normal BKPT functionality),
                                       asserting BKPT generates a debug interrupt exception in the
                                       processor.

                                     MCF5213 ColdFire Microcontroller, Rev. 3

Freescale Semiconductor                                                                                                  23
MCF5213 Family Configurations

                               Table 16. Debug Support Signals (continued)

    Signal Name           Abbreviation                            Function                                       I/O

    Development Serial         DSI      Development Serial Input - Internally synchronized input that provides I
             Input
                                        data input for the serial communication port to the debug module, after

                                        the DSCLK has been seen as high (logic 1).

    Development Serial         DSO      Development Serial Output - Provides serial output communication for O
            Output                      debug module responses. DSO is registered internally. The output is
                                        delayed from the validation of DSCLK high.

    Debug Data            DDATA[3:0] Display captured processor data and breakpoint status. The CLKOUT O
                                             signal can be used by the development system to know when to
                                             sample DDATA[3:0].

    Processor Status Clock PSTCLK Processor Status Clock - Delayed version of the processor clock. Its O
                                                          rising edge appears in the center of valid PST and DDATA output.
                                                          PSTCLK indicates when the development system should sample PST
                                                          and DDATA values.
                                                          If real-time trace is not used, setting CSR[PCD] keeps PSTCLK, and
                                                          PST and DDATA outputs from toggling without disabling triggers.
                                                          Non-quiescent operation can be reenabled by clearing CSR[PCD],
                                                          although the external development systems must resynchronize with
                                                          the PST and DDATA outputs.
                                                          PSTCLK starts clocking only when the first non-zero PST value (0xC,
                                                          0xD, or 0xF) occurs during system reset exception processing.

    Processor Status      PST[3:0] Indicate core status. Debug mode timing is synchronous with the               O
          Outputs
                                        processor clock; status is unrelated to the current bus transfer. The

                                        CLKOUT signal can be used by the development system to know

                                        when to sample PST[3:0].

    All Processor Status  ALLPST Logical AND of PST[3:0]. The CLKOUT signal can be used by the                   O

    Outputs                             development system to know when to sample ALLPST.

1.14 EzPort Signal Descriptions

Table contains a list of EzPort external signals.
                                                  Table 17. EzPort Signal Descriptions

          Signal Name                   Abbreviation              Function                     I/O
          EzPort Clock
      EzPort Chip Select                EZPCK         Shift clock for EzPort transfers.             I
                                        EZPCS
     EzPort Serial Data In               EZPD         Chip select for signalling the start and end of I
                                        EZPQ          serial transfers.
    EzPort Serial Data Out
                                                      EZPD is sampled on the rising edge of         I

                                                      EZPCK.

                                                      EZPQ transitions on the falling edge of  O

                                                      EZPCK.

                                    MCF5213 ColdFire Microcontroller, Rev. 3

24                                                                                             Freescale Semiconductor
                                                                   Electrical Characteristics

1.15 Power and Ground Pins

The pins described in Table 18 provide system power and ground to the chip. Multiple pins are provided for adequate current
capability. All power supply pins must have adequate bypass capacitance for high-frequency noise suppression.

                                                    Table 18. Power and Ground Pins

   Signal Name           Abbreviation  Function
PLL Analog Supply
                         VDDPLL,       Dedicated power supply signals to isolate the sensitive PLL analog
  Positive Supply        VSSPLL        circuitry from the normal levels of noise present on the digital power
       Ground                          supply.
                            VDD
                            VSS        These pins supply positive power to the core logic.

                                       This pin is the negative supply (ground) to the chip.

2 Electrical Characteristics

This section contains electrical specification tables and reference timing diagrams for the MCF5213 microcontroller unit,
including detailed information on power considerations, DC/AC electrical characteristics, and AC timing specifications.

                                                           NOTE

                     The parameters specified in this data sheet supersede any values found in the module
                     specifications.

                         MCF5213 ColdFire Microcontroller, Rev. 3

Freescale Semiconductor                                                                                                    25
Electrical Characteristics

2.1 Maximum Ratings

                                               Table 19. Absolute Maximum Ratings1, 2

                            Rating              Symbol                                 Value  Unit

    Supply voltage                              VDD        0.3 to +4.0                       V
    Clock synthesizer supply voltage
    RAM standby supply voltage                  VDDPLL     0.3 to +4.0                       V
    Digital input voltage 3
    EXTAL pin voltage                           VSTBY      0.3 to +4.0                       V
    XTAL pin voltage
    Instantaneous maximum current               VIN        0.3 to +4.0                       V
    Single pin limit (applies to all pins)4, 5
                                                VEXTAL                   0 to 3.3             V

                                                VXTAL                    0 to 3.3             V

                                                IDD                                    25     mA

    Operating temperature range (packaged)      TA                       40 to 85            C

                                                (TL - TH)

    Storage temperature range                   Tstg       65 to 150                         C

    1 Functional operating conditions are given in DC Electrical Specifications. Absolute Maximum Ratings

       are stress ratings only, and functional operation at the maxima is not guaranteed. Stress beyond
       those listed may affect device reliability or cause permanent damage to the device.
    2 This device contains circuitry protecting against damage due to high static voltage or electrical fields;
       however, it is advised that normal precautions be taken to avoid application of any voltages higher

       than maximum-rated voltages to this high-impedance circuit. Reliability of operation is enhanced if

       unused inputs are tied to an appropriate logic voltage level (VSS or VDD).
    3 Input must be current limited to the IDD value specified. To determine the value of the required

       current-limiting resistor, calculate resistance values for positive and negative clamp voltages, then

       use the larger of the two values.

    4 All functional non-supply pins are internally clamped to VSS and VDD.
    5 The power supply must maintain regulation within operating VDD range during instantaneous and

       operating maximum current conditions. If positive injection current (Vin > VDD) is greater than IDD, the
       injection current may flow out of VDD and could result in the external power supply going out of
       regulation. Ensure that the external VDD load shunts current greater than maximum injection current.
       This is the greatest risk when the MCU is not consuming power (e.g., no clock).

                               MCF5213 ColdFire Microcontroller, Rev. 3

26                                                                                            Freescale Semiconductor
                                                                                Electrical Characteristics

2.2  Current Consumption

                            Table 20. Current Consumption in Low-Power Mode1,2

                Mode           8MHz (Typ)3 16MHz (Typ)2 64MHz (Typ)2 80MHz (Typ)2 Units

      Stop mode 3 (Stop 11)4                 0.13                                          mA
      Stop mode 2 (Stop 10)4
     Stop mode 1 (Stop 01)4,5                2.29                        5.38
      Stop mode 0 (Stop 00)4                                             5.39
                               2.80   3.08         4.76
                               2.80
                                      3.08         4.76

                Wait / Doze    11.12  20.23        30.17                 33.36

                Run            12.40  22.74        39.92                 45.47

     1 All values are measured with a 3.30 V power supply
     2 Refer to the Power Management chapter in the MCF5213 Reference Manual for more information on

        low-power modes.
     3 CLKOUT and all peripheral clocks except UART0 and CFM off before entering low power mode. CLKOUT

        is disabled. All code executed from flash memory. Code run from SRAM reduces power consumption
        further. Tests performed at room temperature.
     4 See the description of the Low-Power Control Register (LPCR) in the MCF5213 Reference Manual for
        more information on stop modes 03.
     5 Results are identical to STOP 00 for typical values because they only differ by CLKOUT power
        consumption. CLKOUT is already disabled in this instance prior to entering low power mode.

     mA @ 3.3V  50.00                                                                                            Stop 0 - Flash
                45.00                                                                                            Stop 1 - Flash
                40.00                                                                                            Stop 2 - Flash
                35.00                                                                                            Stop 3 - Flash
                30.00                                                                                            Wait/Doze - Flash
                25.00                                                                                            Run - Flash
                20.00
                15.00      8 16 24 32 40 48 56 64 72 80
                10.00
                                                            System Clock (MHz)
                 5.00
                 0.00         Typical Current Consumption in Low-Power Modes

                        0

                               MCF5213 ColdFire Microcontroller, Rev. 3

Freescale Semiconductor                                                                                                             27
Electrical Characteristics

                            Table 21. Typical Active Current Consumption Specifications

                       Characteristic                         Symbol      Typical1           Typical1  Peak2 Unit
                                                                           Active             Active
                                                                          (SRAM)             (Flash)

    1 MHz core & I/O                                          IDD             --             3.48      --      mA
    8 MHz core & I/O
                                                                          7.28               13.37     19.02

    16 MHz core & I/O                                                     12.08              25.08     35.66

    64 MHz core & I/O                                                     40.14              54.62     85.01

    80 MHz core & I/O                                                     49.2               64.09     100.03

    RAM standby supply current                                ISTBY                    N/A3            N/A3
                                                                                       N/A3
    Normal operation: VDD > VSTBY - 0.3 V                                            N/A3                    A
    Transient condition: VSTBY - 0.3 V > VDD > VSS + 0.5 V
    Standby operation: VDD < VSS + 0.5 V                                                             N/A3    mA

                                                                                                       N/A3    A

    Analog supply current                                     IDDA                           --        16      mA
    Normal operation                                                           --
    Low-power stop                                                                         --        50      A
                                                                                 --

    1 Tested at room temperature with CPU polling a status register. All clocks were off except the UART and CFM (when

       running from flash memory).
    2 Peak current measured with all modules active, and default drive strength with matching load.
    3 Due to the errata "Non-functional RAM Standby Supply" in the MCF5213 Device Errata, VSTBY should be connected

       directly to VDD and cannot be used for RAM standby operation.

2.3 Thermal Characteristics

Table 22 lists thermal resistance values.
                                                    Table 22. Thermal Characteristics

                                          Characteristic                               Symbol          Value   Unit
                                                                                                       531,2
    100 LQFP  Junction to ambient, natural convection Single layer board (1s)             JA           391,3   C / W
                                                                                          JA           421,3   C / W
              Junction to ambient, natural convection Four layer board (2s2p)            JMA           331,3   C / W
                                                                                         JMA            254    C / W
              Junction to ambient, (@200 ft/min)          Single layer board (1s)         JB                   C / W
                                                                                          JC             95    C / W
              Junction to ambient, (@200 ft/min)          Four layer board (2s2p)         jt             26    C / W
                                                                                           Tj
              Junction to board                                       --                                105     oC

              Junction to case                                        --

              Junction to top of package                  Natural convection

              Maximum operating junction temperature                  --

                                       MCF5213 ColdFire Microcontroller, Rev. 3

28                                                                                                     Freescale Semiconductor
                                                                                   Electrical Characteristics

                         Table 22. Thermal Characteristics (continued)

                            Characteristic                                 Symbol  Value                         Unit

81 MAPBGA Junction to ambient, natural convection Single layer board (1s)  JA      611,2                         C / W

Junction to ambient, natural convection Four layer board (2s2p)            JA      352,3                         C / W

Junction to ambient, (@200 ft/min)          Single layer board (1s)        JMA     502,3                         C / W

Junction to ambient, (@200 ft/min)          Four layer board (2s2p)        JMA     312,3                         C / W

Junction to board                           --                             JB      204                           C / W

Junction to case                            --                             JC      125                           C / W

Junction to top of package                  Natural convection             jt      26                            C / W

Maximum operating junction temperature      --                             Tj      105                           oC

64 LQFP Junction to ambient, natural convection Single layer board (1s)    JA      621,2                         C / W

Junction to ambient, natural convection Four layer board (2s2p)            JA      431,3                         C / W

Junction to ambient (@200 ft/min)           Single layer board (1s)        JMA     501,3                         C / W

Junction to ambient (@200 ft/min)           Four layer board (2s2p)        JMA     361,3                         C / W

Junction to board                           --                             JB      264                           C / W

Junction to case                            --                             JC      95                            C / W

Junction to top of package                  Natural convection             jt      26                            C / W

Maximum operating junction temperature      --                             Tj      105                           oC

64 QFN Junction to ambient, natural convection Single layer board (1s)     JA      681,2                         C / W

Junction to ambient, natural convection Four layer board (2s2p)            JA      241,3                         C / W

Junction to ambient (@200 ft/min)           Single layer board (1s)        JMA     551,3                         C / W

Junction to ambient (@200 ft/min)           Four layer board (2s2p)        JMA     191,3                         C / W

Junction to board                           --                             JB      84                            C / W

Junction to case (bottom)                   --                             JC      0.65                          C / W

Junction to top of package                  Natural convection             jt      36                            C / W

Maximum operating junction temperature      --                             Tj      105                           oC

1 JA and jt parameters are simulated in conformance with EIA/JESD Standard 51-2 for natural convection. Freescale
   recommends the use of JA and power dissipation specifications in the system design to prevent device junction
   temperatures from exceeding the rated specification. System designers should be aware that device junction temperatures

   can be significantly influenced by board layout and surrounding devices. Conformance to the device junction temperature
   specification can be verified by physical measurement in the customer's system using the jt parameter, the device power
   dissipation, and the method described in EIA/JESD Standard 51-2.
2 Per JEDEC JESD51-2 with the single-layer board (JESD51-3) horizontal.
3 Per JEDEC JESD51-6 with the board JESD51-7) horizontal.
4 Thermal resistance between the die and the printed circuit board in conformance with JEDEC JESD51-8. Board

   temperature is measured on the top surface of the board near the package.
5 Thermal resistance between the die and the case top surface as measured by the cold plate method (MIL SPEC-883

   Method 1012.1).
6 Thermal characterization parameter indicating the temperature difference between package top and the junction

temperature per JEDEC JESD51-2. When Greek letters are not available, the thermal characterization parameter is written
in conformance with Psi-JT.

                         MCF5213 ColdFire Microcontroller, Rev. 3

Freescale Semiconductor                                                                                                  29
Electrical Characteristics

The average chip-junction temperature (TJ) in C can be obtained from:

                                        TJ = TA + (PD JMA) (1)

Where:

        TA    = ambient temperature, C

        JA    = package thermal resistance, junction-to-ambient, C/W

        PD    = PINT + PI/O

        PINT  = chip internal power, IDD VDD, watts

        PI/O  = power dissipation on input and output pins -- user determined, watts

For most applications PI/O < PINT and can be ignored. An approximate relationship between PD and TJ (if PI/O is neglected) is:

                                        PD = K (TJ + 273C) (2)

Solving equations 1 and 2 for K gives:

                                       K = PD (TA + 273 C) + JMA PD 2 (3)

where K is a constant pertaining to the particular part. K can be determined from equation (3) by measuring PD (at equilibrium)
for a known TA. Using this value of K, the values of PD and TJ can be obtained by solving equations (1) and (2) iteratively for
any value of TA.

2.4 Flash Memory Characteristics

The flash memory characteristics are shown in Table 23 and Table 24.
                                   Table 23. SGFM Flash Program and Erase Characteristics
                                                                      (VDDF = 2.7 to 3.6 V)

              Parameter                   Symbol                        Min             Typ  Max      Unit

System clock (read only)                  fsys(R)                         0             --   66.67 or 801 MHz
                                                                        0.15
System clock (program/erase)2             fsys(P/E)                                     --   66.67 or 801 MHz

1 Depending on packaging; see Table 2.
2 Refer to the flash memory section for more information

                               Table 24. SGFM Flash Module Life Characteristics
                                                        (VDDF = 2.7 to 3.6 V)

                               Parameter                                           Symbol     Value    Unit
                                                                                             10,0002  Cycles
    Maximum number of guaranteed program/erase cycles1 before failure              P/E                Years
                                                                                                10
    Data retention at average operating temperature of 85C                   Retention

    1 A program/erase cycle is defined as switching the bits from 1  0  1.
    2 Reprogramming of a flash memory array block prior to erase is not required.

                                        MCF5213 ColdFire Microcontroller, Rev. 3

30                                                                                           Freescale Semiconductor
                                                                                                      Electrical Characteristics

2.5  ESD Protection

                                   Table 25. ESD Protection Characteristics1, 2

     Characteristics                                        Symbol   Value                     Units

     ESD target for Human Body Model                        HBM      2000                             V

     ESD target for Machine Model                           MM       200                              V

     HBM circuit description                                Rseries  1500                             

                                                            C        100                             pF

     MM circuit description                                 Rseries  0                                

                                                            C        200                             pF

     Number of pulses per pin (HBM)                                                                   --

      Positive pulses                                      --       1

      Negative pulses                                      --       1

     Number of pulses per pin (MM)                                                                    --

      Positive pulses                                      --       3

      Negative pulses                                      --       3

     Interval of pulses                                     --       1                               sec

     1 All ESD testing is in conformity with CDF-AEC-Q100 Stress Test Qualification for
        Automotive Grade Integrated Circuits.

     2 A device is defined as a failure if after exposure to ESD pulses the device no longer
        meets the device specification requirements. Complete DC parametric and functional
        testing is performed per applicable device specification at room temperature followed by
        hot temperature, unless specified otherwise in the device specification.

2.6 DC Electrical Specifications

                                                Table 26. DC Electrical Specifications 1

                                    Characteristic                   Symbol               Min                 Max     Unit
                                                                                                               3.6     V
Supply voltage                                                         VDD                     3.0             3.6     V
                                                                      VSTBY                    3.0             4.0     V
Standby voltage                                                                           0.7 VDD       0.35 VDD   V
                                                                        VIH                VSS 0.3           --     mV
Input high voltage                                                      VIL               0.06 VDD           2.3     V
                                                                       VHYS                   2.15            120     mV
Input low voltage                                                      VLVD                    60              1.0     A
                                                                     VLVDHYS                  1.0
Input hysteresis                                                         Iin

Low-voltage detect trip voltage (VDD falling)                        VOH                  VDD 0.5       --          V
Low-voltage detect hysteresis (VDD rising)
Input leakage current                                                VOL                  --              0.5         V

    Vin = VDD or VSS, digital pins
Output high voltage (all input/output and all output pins)
IOH = 2.0 mA
Output low voltage (all input/output and all output pins)
IOL = 2.0mA

                             MCF5213 ColdFire Microcontroller, Rev. 3

Freescale Semiconductor                                                                                                     31
Electrical Characteristics

                                  Table 26. DC Electrical Specifications (continued)1

                            Characteristic                     Symbol                      Min  Max           Unit

    Output high voltage (high drive)                           VOH                   VDD 0.5  --            V
    IOH = -5 mA

    Output low voltage (high drive)                            VOL                         --   0.5           V
    IOL = 5 mA

    Output high voltage (low drive)                            VOH                   VDD - 0.5  --            V
    IOH = -2 mA

    Output low voltage (low drive)                             VOL                         --   0.5           V
    IOL = 2 mA
                                                               IAPU                        10  130          A
    Weak internal pull Up device current, tested at VIL Max.2
                                                               Cin                                             pF
    Input Capacitance 3                                                          --             7
    All input-only pins                                                                       7
    All input/output (three-state) pins                                        --

    1 Refer to Table 27 for additional PLL specifications.
    2 Refer to Table 3 for pins having internal pull-up devices.
    3 This parameter is characterized before qualification rather than 100% tested.

2.7 Clock Source Electrical Specifications

                                          Table 27. PLL Electrical Specifications
                                      (VDD and VDDPLL = 2.7 to 3.6 V, VSS = VSSPLL = 0 V)

                           Characteristic                      Symbol                Min             Max      Unit
                                                                                                              MHz
PLL reference frequency range                                  fref_crystal             2            10.0
Crystal reference                                             fref_ext                2            10.0     MHz
External reference                                              fsys
                                                                                        0       66.67 or 802  kHz
System frequency 1                                                fLOR               fref / 32  66.67 or 802  MHz
External clock mode                                            fSCM                                          ms
On-chip PLL frequency                                            tcst                100          1000
                                                                VIHEXT                  1              5        V
Loss of reference frequency 3, 5                                                        --            10        V
                                                                                                               s
Self clocked mode frequency 4                                                          2.0           VDD      % fref

Crystal start-up time 5, 6                                                                            0.8
                                                                                                     500
EXTAL input high voltage                                                                              60
External reference

EXTAL input low voltage                                        VILEXT                VSS
External reference                                                                  --
                                                                 tlpll               40
PLL lock time4,7                                                 tdc

Duty cycle of reference 4

                                      MCF5213 ColdFire Microcontroller, Rev. 3

32                                                                                              Freescale Semiconductor
                                                                                       Electrical Characteristics

                              Table 27. PLL Electrical Specifications (continued)
                                  (VDD and VDDPLL = 2.7 to 3.6 V, VSS = VSSPLL = 0 V)

                         Characteristic                Symbol           Min            Max       Unit

Frequency un-LOCK range                                 fUL             1.5           1.5       % fref
                                                       fLCK             0.75          0.75      % fref
Frequency LOCK range                                   Cjitter
                                                                          --            10       % fsys
CLKOUT period jitter 4, 5, 8 ,9, measured at fSYS Max                     --           .01
Peak-to-peak (clock edge to clock edge)
Long term (averaged over 2 ms interval)

On-chip oscillator frequency                           foco             7.84           8.16      MHz

1 All internal registers retain data at 0 Hz.
2 Depending on packaging; see Table 2.
3 Loss of Reference Frequency is the reference frequency detected internally, which transitions the PLL into self clocked mode.
4 Self clocked mode frequency is the frequency at which the PLL operates when the reference frequency falls below fLOR with

   default MFD/RFD settings.
5 This parameter is characterized before qualification rather than 100% tested.
6 Proper PC board layout procedures must be followed to achieve specifications.
7 This specification applies to the period required for the PLL to relock after changing the MFD frequency control bits in the

   synthesizer control register (SYNCR).
8 Jitter is the average deviation from the programmed frequency measured over the specified interval at maximum fsys.

   Measurements are made with the device powered by filtered supplies and clocked by a stable external clock signal. Noise

   injected into the PLL circuitry via VDDPLL and VSSPLL and variation in crystal oscillator frequency increase the Cjitter percentage
   for a given interval.
9 Based on slow system clock of 40 MHz measured at fsys max.

2.8 General Purpose I/O Timing

GPIO can be configured for certain pins of the QSPI, DDR Control, timer, UART, and Interrupt interfaces. When in GPIO mode,
the timing specification for these pins is given in Table 28 and Figure 5.

The GPIO timing is met under the following load test conditions:
      50 pF / 50  for high drive
      25 pF / 25  for low drive
                                                            Table 28. GPIO Timing

NUM                 Characteristic                     Symbol           Min            Max       Unit
G1   CLKOUT High to GPIO Output Valid
G2  CLKOUT High to GPIO Output Invalid                tCHPOV           --                   10  ns
G3    GPIO Input Valid to CLKOUT High
G4   CLKOUT High to GPIO Input Invalid                tCHPOI           1.5                  --  ns

                                                       tPVCH                  9              --  ns

                                                             tCHPI      1.5                  --  ns

                              MCF5213 ColdFire Microcontroller, Rev. 3

Freescale Semiconductor                                                                                  33
Electrical Characteristics

                            CLKOUT

                                                G1               G2

                            GPIO Outputs

                                            G3  G4

                            GPIO Inputs

                                          Figure 5. GPIO Timing

2.9 Reset Timing

                            Table 29. Reset and Configuration Override Timing
                                     (VDD = 2.7 to 3.6 V, VSS = 0 V, TA = TL to TH)1

    NUM                     Characteristic              Symbol              Min           Max  Unit

    R1 RSTI input valid to CLKOUT High                           tRVCH        9           --   ns

    R2 CLKOUT High to RSTI Input invalid                         tCHRI      1.5           --   ns
    R3 RSTI input valid time 2
                                                                 tRIVT        5           --   tCYC

    R4 CLKOUT High to RSTO Valid                                 tCHROV       --          10   ns

    1 All AC timing is shown with respect to 50% VDD levels unless otherwise noted.
    2 During low power STOP, the synchronizers for the RSTI input are bypassed and RSTI is asserted asynchronously to the

       system. Thus, RSTI must be held a minimum of 100 ns.

         CLKOUT             1R1                 R2
              RSTI
            RSTO                          R3

                                                    R4                                R4

                            Figure 6. RSTI and Configuration Override Timing

                                  MCF5213 ColdFire Microcontroller, Rev. 3

34                                                                                    Freescale Semiconductor
                                                                                                                                     Electrical Characteristics

2.10 I2C Input/Output Timing Specifications

Table 30 lists specifications for the I2C input timing parameters shown in Figure 7.
                        Table 30. I2C Input Timing Specifications between I2C_SCL and I2C_SDA

Num                      Characteristic                        Min              Max            Units

11 Start condition hold time                             2 tCYC               --             ns
I2 Clock low period
I3 SCL/SDA rise time (VIL = 0.5 V to VIH = 2.4 V)        8 tCYC               --             ns
I4 Data hold time
                                                                   --           1              ms

                                                                   0            --             ns

I5 SCL/SDA fall time (VIH = 2.4 V to VIL = 0.5 V)                  --           1              ms
I6 Clock high time
I7 Data setup time                                       4 tCYC               --             ns

                                                                   0            --             ns

I8 Start condition setup time (for repeated start condition only) 2 tCYC      --             ns

I9 Stop condition setup time                             2 tCYC               --             ns

Table 31 lists specifications for the I2C output timing parameters shown in Figure 7.
                       Table 31. I2C Output Timing Specifications between I2C_SCL and I2C_SDA

Num                      Characteristic             Min                Max           Units

111 Start condition hold time                       6 tCYC                --       ns

I21 Clock low period                                10 tCYC               --       ns

I32 I2C_SCL/I2C_SDA rise time                       --                      --       s

     (VIL = 0.5 V to VIH = 2.4 V)

I41 Data hold time                                  7 tCYC                --       ns

I53 I2C_SCL/I2C_SDA fall time                       --                      3        ns

     (VIH = 2.4 V to VIL = 0.5 V)

I61 Clock high time                                 10 tCYC               --       ns

I71 Data setup time                                 2 tCYC                --       ns

I81 Start condition setup time (for repeated start  20 tCYC               --       ns

     condition only)

I91 Stop condition setup time                       10 tCYC               --       ns

1 Output numbers depend on the value programmed into the IFDR; an IFDR programmed with the
   maximum frequency (IFDR = 0x20) results in minimum output timings as shown in Table 31. The I2C
   interface is designed to scale the actual data transition time to move it to the middle of the SCL low
   period. The actual position is affected by the prescale and division values programmed into the IFDR;
   however, the numbers given in Table 31 are minimum values.

2 Because SCL and SDA are open-collector-type outputs, which the processor can only actively drive
   low, the time SCL or SDA take to reach a high level depends on external signal capacitance and pull-up
   resistor values.

3 Specified at a nominal 50-pF load.

                         MCF5213 ColdFire Microcontroller, Rev. 3

Freescale Semiconductor                                                                                    35
Electrical Characteristics

Figure 7 shows timing for the values in Table 30 and Table 31.

                            I2                     I6                                       I5

           SCL                                                                                  I3

                I1                  I4                                          I8                       I9

                                                                I7

          SDA

                                                  Figure 7. I2C Input/Output Timings

2.11 Analog-to-Digital Converter (ADC) Parameters

Table 32 lists specifications for the analog-to-digital converter.
                                                         Table 32. ADC Parameters1

    Name                    Characteristic                                Min         Typical       Max          Unit
                                                                          VSS                                      V
    VREFL       Low reference voltage                                    VREFL        --            VREFH          V
    VREFH       High reference voltage                                     3.0                                     V
    VDDA        ADC analog supply voltage                                VREFL        --            VDDA           V
    VADIN       Input voltages                                             12                                     Bits
     RES        Resolution                                                 --         3.3           3.6
                Integral non-linearity (full input signal range)2          --                                    LSB3
     INL        Integral non-linearity (10% to 90% input signal range)4    --         --            VREFH        LSB
     INL                                                                                                         LSB
                                                                           0.1        --            12
                                                                         VREFL                                   MHz
                                                                                      2.5          3             V
                                                                           --
                                                                           --         2.5          3       tAIC cycles6
                                                                           --                                tAIC cycles
    DNL Differential non-linearity                                         --         1 < DNL < +1 <+1      tAIC cycles
                                                                           --                                tAIC cycles
                            Monotonicity                                   --         GUARANTEED
                                                                           --                                     pF
  fADIC         ADC internal clock                                         --         --            5.0            W
  RAD           Conversion range                                           --                                     mA
tADPU          ADC power-up time5                                        .99         --            VREFH          m
  tREC          Recovery from auto standby                                 --                                     mV
  tADC          Conversion time                                            --         6             13             --
  tADS          Sample time                                                                                       mV
  CADI          Input capacitance                                                     0             1             dB
   XIN          Input impedance
   IADI         Input injection current7, per pin                                     6             --
IVREFH         VREFH current
VOFFSET         Offset voltage internal reference                                            1       --
EGAIN          Gain error (transfer path)                                            See Figure 8   --
VOFFSET         Offset voltage external reference                                     See Figure 8   --
  SNR           Signal-to-noise ratio                                                                 3
                                                                                             --      --
                                                                                             0      15
                                                                                             8     1.01
                                                                                             1      TBD
                                                                                             3      --
                                                                                         62 to 66

                                    MCF5213 ColdFire Microcontroller, Rev. 3

36                                                                                                  Freescale Semiconductor
                                                                                             Electrical Characteristics

                               Table 32. ADC Parameters1 (continued)

Name                        Characteristic                            Min     Typical        Max                   Unit

THD   Total harmonic distortion                                      --      -75            --                    dB
SFDR   Spurious free dynamic range
SINAD  Signal-to-noise plus distortion                                --      67 to 70.3     --                    dB

                                                                      --      61 to 63.9     --                    dB

ENOB Effective number of bits                                         9.1     10.6           --                    Bits

1 All measurements are preliminary pending full characterization, and made at VDD = 3.3V, VREFH = 3.3V, and VREFL = ground
2 INL measured from VIN = VREFL to VIN = VREFH
3 LSB = Least Significant Bit

4 INL measured from VIN = 0.1VREFH to VIN = 0.9VREFH
5 Includes power-up of ADC and VREF
6 ADC clock cycles

7 Current that can be injected or sourced from an unselected ADC signal input without impacting the performance of the ADC

2.12 Equivalent Circuit for ADC Inputs

Figure 10-17 shows the ADC input circuit during sample and hold. S1 and S2 are always open/closed at the same time that S3
is closed/open. When S1/S2 are closed & S3 is open, one input of the sample and hold circuit moves to (VREFH-VREFL)/2, while
the other charges to the analog input voltage. When the switches are flipped, the charge on C1 and C2 are averaged via S3, with
the result that a single-ended analog input is switched to a differential voltage centered about (VREFH-VREFL)/2. The switches
switch on every cycle of the ADC clock (open one-half ADC clock, closed one-half ADC clock). There are additional
capacitances associated with the analog input pad, routing, etc., but these do not filter into the S/H output voltage, as S1 provides
isolation during the charge-sharing phase. One aspect of this circuit is that there is an on-going input current, which is a function
of the analog input voltage, VREF and the ADC clock frequency.

                                                                        125W ESD Resistor

                                                               8pF noise damping capacitor

       Analog Input                         3                                 4
                                                                  S1                    C1

       1                 2                  (VREFH- VREFL)/ 2         S2       S3            S/H
                                                                                        C2          C1 = C2 = 1pF

1. Parasitic capacitance due to package, pin-to-pin and pin-to-package base coupling; 1.8pF

2. Parasitic capacitance due to the chip bond pad, ESD protection devices and signal routing; 2.04pF

3. Equivalent resistance for the channel select mux; 100 s

4. Sampling capacitor at the sample and hold circuit. Capacitor C1 is normally disconnected from the input and is only
     connected to it at sampling time; 1.4pF

5. Equivalent input impedance, when the input is selected =                1

                                                             (ADC Clock Rate) (1.410-12)

                               Figure 8. Equivalent Circuit for A/D Loading

                               MCF5213 ColdFire Microcontroller, Rev. 3

Freescale Semiconductor                                                                                                  37
Electrical Characteristics

2.13 DMA Timers Timing Specifications

Table 33 lists timer module AC timings.
                                         Table 33. Timer Module AC Timing Specifications

    Name                           Characteristic1                           Min               Max          Unit

    T1    DTIN0 / DTIN1 / DTIN2 / DTIN3 cycle time                           3 tCYC               --      ns

    T2    DTIN0 / DTIN1 / DTIN2 / DTIN3 pulse width                          1 tCYC               --      ns

    1 All timing references to CLKOUT are given to its rising edge.

2.14 QSPI Electrical Specifications

Table 34 lists QSPI timings.

                              Table 34. QSPI Modules AC Timing Specifications

    Name                           Characteristic                                         Min       Max     Unit

    QS1 QSPI_CS[3:0] to QSPI_CLK                                                          1         510     tCYC

    QS2 QSPI_CLK high to QSPI_DOUT valid                                                  --            10  ns

    QS3 QSPI_CLK high to QSPI_DOUT invalid (Output hold)                                  2             --  ns

    QS4 QSPI_DIN to QSPI_CLK (Input setup)                                                9             --  ns

    QS5 QSPI_DIN to QSPI_CLK (Input hold)                                                 9             --  ns

The values in Table 34 correspond to Figure 9.

                        QS1
    QSPI_CS[3:0]

      QSPI_CLK                                  QS2
    QSPI_DOUT
                              QS3                                      QS4                     QS5
       QSPI_DIN

                                                Figure 9. QSPI Timing

                                   MCF5213 ColdFire Microcontroller, Rev. 3

38                                                                                             Freescale Semiconductor
                                                                                                     Electrical Characteristics

2.15 JTAG and Boundary Scan Timing

                                             Table 35. JTAG and Boundary Scan Timing

Num                      Characteristics1                        Symbol                    Min       Max  Unit

J1   TCLK frequency of operation                                 fJCYC                     DC        1/4  fsys/2
                                                                                                           ns
J2   TCLK cycle period                                           tJCYC                     4 tCYC  --    ns
                                                                                                           ns
J3   TCLK clock pulse width                                      tJCW                      26        --    ns
                                                                                                           ns
J4   TCLK rise and fall times                                    tJCRF                     0         3     ns
                                                                                                           ns
J5   Boundary scan input data setup time to TCLK rise            tBSDST                    4         --    ns
                                                                                                           ns
J6   Boundary scan input data hold time after TCLK rise          tBSDHT                    26        --    ns
                                                                                                           ns
J7   TCLK low to boundary scan output data valid                 tBSDV                     0         33    ns
                                                                                                           ns
J8   TCLK low to boundary scan output high Z                     tBSDZ                     0         33

J9   TMS, TDI input data setup time to TCLK rise                 tTAPBST                   4         --

J10 TMS, TDI Input data hold time after TCLK rise                tTAPBHT                   10        --

J11 TCLK low to TDO data valid                                   tTDODV                    0         26

J12 TCLK low to TDO high Z                                       tTDODZ                    0         8

J13 TRST assert time                                             tTRSTAT                   100       --

J14 TRST setup time (negation) to TCLK high                      tTRSTST                   10        --

1 JTAG_EN is expected to be a static signal. Hence, it is not associated with any timing.

                                                             J2

                                                  J3                         J3

     TCLK                          VIH
     (input)
                                        VIL
                               J4                        J4

                                   Figure 10. Test Clock Input Timing

                                   MCF5213 ColdFire Microcontroller, Rev. 3

Freescale Semiconductor                                                                                           39
Electrical Characteristics

              TCLK               VIL                                       VIH
                                                       J7
      Data Inputs                                     J8       J5                J6
    Data Outputs
    Data Outputs                                               Input Data Valid
    Data Outputs
                                                                      Output Data Valid

                                                 J7
                                                                                                Output Data Valid

                                 Figure 11. Boundary Scan (JTAG) Timing

    TCLK                    VIL                                       VIH

                                                           J9              J10

     TDI                                                                Input Data Valid
    TMS                          J11

    TDO                                                                         Output Data Valid
                                 J12

    TDO

    TDO                              J11
                                                                                      Output Data Valid

                                 Figure 12. Test Access Port Timing

       TCLK                                                       14
    TRST
                                 13

                                 Figure 13. TRST Timing

                                 MCF5213 ColdFire Microcontroller, Rev. 3

40                                                                                                                 Freescale Semiconductor
                                                                                            Electrical Characteristics

2.16 Debug AC Timing Specifications

Table 36 lists specifications for the debug AC timing parameters shown in Figure 15.
                                               Table 36. Debug AC Timing Specification

                                                                            66/80 MHz

Num                      Characteristic                                                       Units

                                                                            Min         Max

D1 PST, DDATA to CLKOUT setup                                               4           --    ns

D2 CLKOUT to PST, DDATA hold                                                1.5         --    ns

D3 DSI-to-DSCLK setup                                                       1 tCYC    --    ns
D41 DSCLK-to-DSO hold
D5 DSCLK cycle time                                                         4 tCYC    --    ns
D6 BKPT input data setup time to CLKOUT rise
                                                                            5 tCYC    --    ns

                                                                            4           --    ns

D7 BKPT input data hold time to CLKOUT rise                                 1.5         --    ns

D8 CLKOUT high to BKPT high Z                                               0.0         10.0  ns

1 DSCLK and DSI are synchronized internally. D4 is measured from the synchronized DSCLK input relative to
   the rising edge of CLKOUT.

Figure 14 shows real-time trace timing for the values in Table 36.

                         CLKOUT

                                                                    D1  D2

                             PST[3:0]
                         DDATA[3:0]

                         Figure 14. Real-Time Trace AC Timing

                         MCF5213 ColdFire Microcontroller, Rev. 3

Freescale Semiconductor                                                                                    41
Electrical Characteristics

Figure 15 shows BDM serial port AC timing for the values in Table 36.

    CLKOUT
                                                                                              D5

    DSCLK

                       D3   Current                                                               Next
    DSI                                              D4                                             Current

    DSO                     Past

                            Figure 15. BDM Serial Port AC Timing

                            MCF5213 ColdFire Microcontroller, Rev. 3

42                                                                                                Freescale Semiconductor
                                                                                    Mechanical Outline Drawings

3 Mechanical Outline Drawings

This section describes the physical properties of the MCF5213 and its derivatives.

3.1 64-pin LQFP Package

                         MCF5213 ColdFire Microcontroller, Rev. 3

Freescale Semiconductor                                                             43
Mechanical Outline Drawings

                             MCF5213 ColdFire Microcontroller, Rev. 3

44                                                                     Freescale Semiconductor
                                                                   Mechanical Outline Drawings

                         MCF5213 ColdFire Microcontroller, Rev. 3

Freescale Semiconductor                                            45
Mechanical Outline Drawings

3.2 64 QFN Package

                             MCF5213 ColdFire Microcontroller, Rev. 3

46                                                                     Freescale Semiconductor
                                                                   Mechanical Outline Drawings

                         MCF5213 ColdFire Microcontroller, Rev. 3

Freescale Semiconductor                                            47
Mechanical Outline Drawings

                             MCF5213 ColdFire Microcontroller, Rev. 3

48                                                                     Freescale Semiconductor
                                                                   Mechanical Outline Drawings

                         MCF5213 ColdFire Microcontroller, Rev. 3

Freescale Semiconductor                                            49
Mechanical Outline Drawings

3.3 81 MAPBGA Package

    MCF5213 ColdFire Microcontroller, Rev. 3

50                                            Freescale Semiconductor
                                                                   Mechanical Outline Drawings

                         MCF5213 ColdFire Microcontroller, Rev. 3

Freescale Semiconductor                                            51
Mechanical Outline Drawings

3.4 100-pin LQFP Package

    MCF5213 ColdFire Microcontroller, Rev. 3

52                                            Freescale Semiconductor
                                                                   Mechanical Outline Drawings

                         MCF5213 ColdFire Microcontroller, Rev. 3

Freescale Semiconductor                                            53
Revision History

4 Revision History

                                                         Table 37. Revision History

    Revision                                                                  Description
         2
                   Formatting, layout, spelling, and grammar corrections.
         3         Added revision history.
                   Corrected signal names in block diagram to match those in signal description table.
                   Added the following footnote to the MCF5211 FlexCAN entry:

                                         "FlexCAN is available on the MCF5211 only in the 64 QFN package."
                   Added an entry for standby voltage (VSTBY) to the "DC electrical specifications" table.
                   Deleted the PSTCLK cycle time row in the "Debug AC timing specifications" table.
                   Changed the frequency above the "Min" and "Max" column headings in the "Debug AC timing

                    specifications" table (was 166 MHz, is 66/80 MHz).
                   Changed the minimum value for SNR, THD, SFDR, and SINAD in the "ADC parameters" table (was

                    TBD, is "--").
                   In the "Pin Functions by Primary and Alternate Purpose" table, changed the value in the

                    "Pull-up/pull-down" column for IRQ2-IRQ6 (was "--", is "pull-up").
                   Added values for IOH and IOL to the "DC electrical specifications" table.
                   Added load test condition information to the "General Purpose I/O Timing" section.
                   Deleted the "80 MHz (Peak)" column from the "Current Consumption in Low-Power Mode" table.
                   In the "Typical Active Current Consumption Specifications" table, changed the typical active (SRAM)

                    and peak IDD values for the 1 MHz core & I/O entry (were TBD, are "--").
                   Changed the ISTBY values In the "Typical Active Current Consumption Specifications" table (were 0 or

                    TBD, are "--") and added an explanatory footnote referring to the MCF5213 Device Errata.
                   Changed the IDDA values In the "Typical Active Current Consumption Specifications" table (were TBD,

                    are 16 mA for normal operation and 50 A for low-power stop).

                   Formatting, layout, spelling, and grammar corrections.
                   Synchronized the "Pin Functions by Primary and Alternate Purpose" table in this document and the

                    reference manual.
                   Restructured the part number summary table to include full orderable parts, and changed its name (was

                    "Part Number Summary", is "Orderable Part Number Summary").
                   Updated the family configurations table to show that FlexCAN is not available on the MCF5212.
                   Added specifications for VLVD and VLVDHYS to the "DC electrical specifications" table.

                  MCF5213 ColdFire Microcontroller, Rev. 3

54                                                                                   Freescale Semiconductor
                                                                   Revision History

                         MCF5213 ColdFire Microcontroller, Rev. 3

Freescale Semiconductor                                            55
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Rev. 3
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