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MC9S12XS128J1MAAR

器件型号:MC9S12XS128J1MAAR
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:FREESCALE (NXP )
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器件描述

16-BIT, FLASH, 40 MHz, MICROCONTROLLER, PQFP64

16位, FLASH, 40 MHz, 单片机, PQFP64

参数
MC9S12XS128J1MAAR功能数量 1
MC9S12XS128J1MAAR端子数量 64
MC9S12XS128J1MAAR最大工作温度 85 Cel
MC9S12XS128J1MAAR最小工作温度 -40 Cel
MC9S12XS128J1MAAR最大供电/工作电压 1.98 V
MC9S12XS128J1MAAR最小供电/工作电压 1.72 V
MC9S12XS128J1MAAR额定供电电压 1.8 V
MC9S12XS128J1MAAR外部数据总线宽度 0.0
MC9S12XS128J1MAAR输入输出总线数量 44
MC9S12XS128J1MAAR线速度 40 MHz
MC9S12XS128J1MAAR加工封装描述 10 X 10 MM, 1.40 MM HEIGHT, 0.50 MM PITCH, MS-026BCD, LQFP-64
MC9S12XS128J1MAAR状态 ACTIVE
MC9S12XS128J1MAAR包装形状 SQUARE
MC9S12XS128J1MAAR包装尺寸 FLATPACK, LOW PROFILE, FINE PITCH
MC9S12XS128J1MAAR表面贴装 Yes
MC9S12XS128J1MAAR端子形式 GULL WING
MC9S12XS128J1MAAR端子间距 0.5000 mm
MC9S12XS128J1MAAR端子位置 QUAD
MC9S12XS128J1MAAR包装材料 PLASTIC/EPOXY
MC9S12XS128J1MAAR温度等级 INDUSTRIAL
MC9S12XS128J1MAARADC通道 Yes
MC9S12XS128J1MAAR地址总线宽度 0.0
MC9S12XS128J1MAAR位数 16
MC9S12XS128J1MAAR最大FCLK时钟频率 40 MHz
MC9S12XS128J1MAARDAC通道 Yes
MC9S12XS128J1MAAR微处理器类型 MICROCONTROLLER
MC9S12XS128J1MAARPWM通道 Yes
MC9S12XS128J1MAARROM编程 FLASH

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MC9S12XS128J1MAAR器件文档内容

MC9S12XS256
Reference Manual

Covers MC9S12XS Family
MC9S12XS256
MC9S12XS128
MC9S12XS64

HCS12
Microcontrollers

  MC9S12XS256RMV1
  Rev. 1.09
  09/2009

  freescale.com
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This document contains information for the complete S12XS Family and thus includes a set of separate
flash (FTMR) module sections to cover the whole family. A full list of family members and options is
included in the appendices.

This document contains information for all constituent modules, with the exception of the CPU. For CPU
information please refer to CPU12XV1 in the CPU12/CPU12X Reference Manual.

Revision History                    Revision                                             Description
                                      Level
                            Date       1.07   Corrected pin name in 112LQPF pinout
                       March, 2009     1.08   Updated XMMC, MSCAN, PIM sections

                        May, 2009      1.09   Removed all KGD references
                                              Corrected Detailed Register Map (FERSTAT)
                        September,            Corrected statement on VDDA/VDDX protection diodes
                            2009
                                              Updated Chapter 8 S12XE Clocks and Reset Generator (S12XECRGV1)
                                              Updated Chapter 14 Serial Communication Interface (S12SCIV5)
                                              Updated Chapter 16 Timer Module (TIM16B8CV2) Block Description
                                              Updated Chapter 18 256 KByte Flash Module (S12XFTMR256K1V1)
                                              Updated Chapter 19 128 KByte Flash Module (S12XFTMR128K1V1)
                                              Updated Chapter 20 64 KByte Flash Module (S12XFTMR64K1V1)
Chapter 1   Device Overview S12XS Family . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .19
Chapter 2   Port Integration Module (S12XSPIMV1) . . . . . . . . . . . . . . . . . . . . . . . . . . .57
Chapter 3   Memory Mapping Control (S12XMMCV4) . . . . . . . . . . . . . . . . . . . . . . . .125
Chapter 4   Interrupt (S12XINTV2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .149
Chapter 5   Background Debug Module (S12XBDMV2) . . . . . . . . . . . . . . . . . . . . . . .165
Chapter 6   S12X Debug (S12XDBGV3) Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . .191
Chapter 7   Security (S12XS9SECV2). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .227
Chapter 8   S12XE Clocks and Reset Generator (S12XECRGV1) . . . . . . . . . . . . . . .233
Chapter 9   Pierce Oscillator (S12XOSCLCPV2) . . . . . . . . . . . . . . . . . . . . . . . . . . . .263
Chapter 10  Analog-to-Digital Converter (ADC12B16CV1) . . . . . . . . . . . . . . . . . . . . .267
Chapter 11  Freescale's Scalable Controller Area Network (S12MSCANV3) . . . . . .293
Chapter 12  Periodic Interrupt Timer (S12PIT24B4CV1) . . . . . . . . . . . . . . . . . . . . . . .347
Chapter 13  Pulse-Width Modulator (S12PWM8B8CV1) . . . . . . . . . . . . . . . . . . . . . . .363
Chapter 14  Serial Communication Interface (S12SCIV5) . . . . . . . . . . . . . . . . . . . . . .395
Chapter 15  Serial Peripheral Interface (S12SPIV5) . . . . . . . . . . . . . . . . . . . . . . . . . . .433
Chapter 16  Timer Module (TIM16B8CV2) Block Description . . . . . . . . . . . . . . . . . . .459
Chapter 17  Voltage Regulator (S12VREGL3V3V1) . . . . . . . . . . . . . . . . . . . . . . . . . . .487
Chapter 18  256 KByte Flash Module (S12XFTMR256K1V1). . . . . . . . . . . . . . . . . . . .505
Chapter 19  128 KByte Flash Module (S12XFTMR128K1V1). . . . . . . . . . . . . . . . . . . .555
Chapter 20  64 KByte Flash Module (S12XFTMR64K1V1). . . . . . . . . . . . . . . . . . . . . .605
Appendix A  Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .655
Appendix B  Package Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .696
Appendix C  PCB Layout Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .706
Appendix D  Derivative Differences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .710
Appendix E  Detailed Register Address Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .711
Appendix F  Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .733

                         S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                            3
   S12XS Family Reference Manual, Rev. 1.09

4                                            Freescale Semiconductor
                                               Chapter 1
                                Device Overview S12XS Family

1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
         1.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
         1.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
         1.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
         1.1.4 Device Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
         1.1.5 Address Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
         1.1.6 Detailed Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
         1.1.7 Part ID Assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

1.2 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
         1.2.1 Device Pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
         1.2.2 Pin Assignment Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
         1.2.3 Detailed Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
         1.2.4 Power Supply Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

1.3 System Clock Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
1.4 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

         1.4.1 Chip Configuration Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
         1.4.2 Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
         1.4.3 Freeze Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
1.5 Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
1.6 Resets and Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
         1.6.1 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
         1.6.2 Vectors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
         1.6.3 Effects of Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
1.7 ATD0 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
         1.7.1 External Trigger Input Connection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
         1.7.2 ATD0 Channel[17] Connection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
1.8 VREG Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
         1.8.1 Temperature Sensor Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
1.9 Oscillator Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

                                               Chapter 2
                          Port Integration Module (S12XSPIMV1)

2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
         2.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
         2.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

2.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
2.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

         2.3.1 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

                         S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                            5
   2.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
   2.3.3 Port A Data Register (PORTA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
   2.3.4 Port B Data Register (PORTB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
   2.3.5 Port A Data Direction Register (DDRA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
   2.3.6 Port B Data Direction Register (DDRB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
   2.3.7 PIM Reserved Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
   2.3.8 Port E Data Register (PORTE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
   2.3.9 Port E Data Direction Register (DDRE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
   2.3.10 Ports ABEK, BKGD pin Pull-up Control Register (PUCR) . . . . . . . . . . . . . . . . . . . . . . 77
   2.3.11 Ports ABEK Reduced Drive Register (RDRIV) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
   2.3.12 ECLK Control Register (ECLKCTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
   2.3.13 PIM Reserved Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
   2.3.14 IRQ Control Register (IRQCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
   2.3.15 PIM Reserved Register PIMTEST . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
   2.3.16 Port K Data Register (PORTK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
   2.3.17 Port K Data Direction Register (DDRK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
   2.3.18 Port T Data Register (PTT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
   2.3.19 Port T Input Register (PTIT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
   2.3.20 Port T Data Direction Register (DDRT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
   2.3.21 Port T Reduced Drive Register (RDRT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
   2.3.22 Port T Pull Device Enable Register (PERT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
   2.3.23 Port T Polarity Select Register (PPST) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
   2.3.24 PIM Reserved Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
   2.3.25 Port T Routing Register (PTTRR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
   2.3.26 Port S Data Register (PTS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
   2.3.27 Port S Input Register (PTIS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
   2.3.28 Port S Data Direction Register (DDRS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
   2.3.29 Port S Reduced Drive Register (RDRS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
   2.3.30 Port S Pull Device Enable Register (PERS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
   2.3.31 Port S Polarity Select Register (PPSS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
   2.3.32 Port S Wired-Or Mode Register (WOMS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
   2.3.33 PIM Reserved Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
   2.3.34 Port M Data Register (PTM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
   2.3.35 Port M Input Register (PTIM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
   2.3.36 Port M Data Direction Register (DDRM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
   2.3.37 Port M Reduced Drive Register (RDRM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
   2.3.38 Port M Pull Device Enable Register (PERM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
   2.3.39 Port M Polarity Select Register (PPSM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
   2.3.40 Port M Wired-Or Mode Register (WOMM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
   2.3.41 Module Routing Register (MODRR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
   2.3.42 Port P Data Register (PTP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
   2.3.43 Port P Input Register (PTIP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
   2.3.44 Port P Data Direction Register (DDRP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
   2.3.45 Port P Reduced Drive Register (RDRP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
   2.3.46 Port P Pull Device Enable Register (PERP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

   S12XS Family Reference Manual, Rev. 1.09

6                                            Freescale Semiconductor
         2.3.47 Port P Polarity Select Register (PPSP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
         2.3.48 Port P Interrupt Enable Register (PIEP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
         2.3.49 Port P Interrupt Flag Register (PIFP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
         2.3.50 Port H Data Register (PTH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
         2.3.51 Port H Input Register (PTIH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
         2.3.52 Port H Data Direction Register (DDRH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
         2.3.53 Port H Reduced Drive Register (RDRH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
         2.3.54 Port H Pull Device Enable Register (PERH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
         2.3.55 Port H Polarity Select Register (PPSH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
         2.3.56 Port H Interrupt Enable Register (PIEH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
         2.3.57 Port H Interrupt Flag Register (PIFH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
         2.3.58 Port J Data Register (PTJ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
         2.3.59 Port J Input Register (PTIJ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
         2.3.60 Port J Data Direction Register (DDRJ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
         2.3.61 Port J Reduced Drive Register (RDRJ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
         2.3.62 Port J Pull Device Enable Register (PERJ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
         2.3.63 Port J Polarity Select Register (PPSJ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
         2.3.64 Port J Interrupt Enable Register (PIEJ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
         2.3.65 Port J Interrupt Flag Register (PIFJ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
         2.3.66 Port AD0 Data Register 0 (PT0AD0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
         2.3.67 Port AD0 Data Register 1 (PT1AD0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
         2.3.68 Port AD0 Data Direction Register 0 (DDR0AD0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
         2.3.69 Port AD0 Data Direction Register 1 (DDR1AD0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
         2.3.70 Port AD0 Reduced Drive Register 0 (RDR0AD0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
         2.3.71 Port AD0 Reduced Drive Register 1 (RDR1AD0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
         2.3.72 Port AD0 Pull Up Enable Register 0 (PER0AD0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
         2.3.73 Port AD0 Pull Up Enable Register 1 (PER1AD0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
         2.3.74 PIM Reserved Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
2.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
         2.4.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
         2.4.2 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
         2.4.3 Pins and Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
         2.4.4 Pin interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
2.5 Initialization Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
         2.5.1 Port Data and Data Direction Register writes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

                                               Chapter 3
                         Memory Mapping Control (S12XMMCV4)

3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
         3.1.1 Terminology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
         3.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
         3.1.3 S12X Memory Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
         3.1.4 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
         3.1.5 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

3.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

                         S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                            7
3.3 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
         3.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
         3.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

3.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
         3.4.1 MCU Operating Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
         3.4.2 Memory Map Scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
         3.4.3 Chip Bus Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145

3.5 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
         3.5.1 CALL and RTC Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146

                                               Chapter 4
                                      Interrupt (S12XINTV2)

4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
         4.1.1 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
         4.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
         4.1.3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
         4.1.4 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

4.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
4.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

         4.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
         4.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
4.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159
         4.4.1 S12X Exception Requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
         4.4.2 Interrupt Prioritization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
         4.4.3 XGATE Requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
         4.4.4 Priority Decoders . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
         4.4.5 Reset Exception Requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
         4.4.6 Exception Priority . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
4.5 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163
         4.5.1 Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163
         4.5.2 Interrupt Nesting . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163
         4.5.3 Wake Up from Stop or Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164

                                               Chapter 5
                        Background Debug Module (S12XBDMV2)

5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
         5.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
         5.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
         5.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167

5.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
5.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

         5.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168
         5.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168
         5.3.3 Family ID Assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173

   S12XS Family Reference Manual, Rev. 1.09

8                                            Freescale Semiconductor
5.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
         5.4.1 Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
         5.4.2 Enabling and Activating BDM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
         5.4.3 BDM Hardware Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175
         5.4.4 Standard BDM Firmware Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176
         5.4.5 BDM Command Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177
         5.4.6 BDM Serial Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179
         5.4.7 Serial Interface Hardware Handshake Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182
         5.4.8 Hardware Handshake Abort Procedure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184
         5.4.9 SYNC -- Request Timed Reference Pulse . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
         5.4.10 Instruction Tracing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188
         5.4.11 Serial Communication Time Out . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189

                                               Chapter 6
                             S12X Debug (S12XDBGV3) Module

6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
         6.1.1 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
         6.1.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
         6.1.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
         6.1.4 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193
         6.1.5 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194

6.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
6.3 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194

         6.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
         6.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195
6.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211
         6.4.1 S12XDBG Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212
         6.4.2 Comparator Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212
         6.4.3 Trigger Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216
         6.4.4 State Sequence Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217
         6.4.5 Trace Buffer Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218
         6.4.6 Tagging . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
         6.4.7 Breakpoints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224

                                               Chapter 7
                                    Security (S12XS9SECV2)

7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
         7.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
         7.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228
         7.1.3 Securing the Microcontroller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228
         7.1.4 Operation of the Secured Microcontroller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229
         7.1.5 Unsecuring the Microcontroller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231
         7.1.6 Reprogramming the Security Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231
         7.1.7 Complete Memory Erase (Special Modes) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232

                         S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                            9
                                               Chapter 8
                 S12XE Clocks and Reset Generator (S12XECRGV1)

8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233
         8.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233
         8.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 234
         8.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 234

8.2 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235
         8.2.1 VDDPLL, VSSPLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235
         8.2.2 RESET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

8.3 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236
         8.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236
         8.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237

8.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
         8.4.1 Functional Blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
         8.4.2 Operation Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255
         8.4.3 Low Power Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 256

8.5 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258
         8.5.1 Description of Reset Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259

8.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261
         8.6.1 Description of Interrupt Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262

                                               Chapter 9
                             Pierce Oscillator (S12XOSCLCPV2)

9.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263
         9.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263
         9.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263
         9.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264

9.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264
         9.2.1 VDDPLL and VSSPLL -- Operating and Ground Voltage Pins . . . . . . . . . . . . . . . . . . . . 264
         9.2.2 EXTAL and XTAL -- Input and Output Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264

9.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266
9.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266

         9.4.1 Gain Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266
         9.4.2 Clock Monitor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266
         9.4.3 Wait Mode Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266
         9.4.4 Stop Mode Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266

                                              Chapter 10
                      Analog-to-Digital Converter (ADC12B16CV1)

10.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
         10.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
         10.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 269
         10.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 270

10.2 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271

    S12XS Family Reference Manual, Rev. 1.09

10                                            Freescale Semiconductor
         10.2.1 Detailed Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271
10.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271

         10.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271
         10.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274
10.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290
         10.4.1 Analog Sub-Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290
         10.4.2 Digital Sub-Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290
10.5 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291
10.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292

                                              Chapter 11
          Freescale's Scalable Controller Area Network (S12MSCANV3)

11.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
         11.1.1 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294
         11.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294
         11.1.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295
         11.1.4 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295

11.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296
         11.2.1 RXCAN -- CAN Receiver Input Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296
         11.2.2 TXCAN -- CAN Transmitter Output Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296
         11.2.3 CAN System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296

11.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297
         11.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297
         11.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 299
         11.3.3 Programmer's Model of Message Storage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318

11.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 329
         11.4.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 329
         11.4.2 Message Storage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 329
         11.4.3 Identifier Acceptance Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
         11.4.4 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
         11.4.5 Low-Power Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 340
         11.4.6 Reset Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 344
         11.4.7 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 344

11.5 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
         11.5.1 MSCAN initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
         11.5.2 Bus-Off Recovery . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346

                                              Chapter 12
                        Periodic Interrupt Timer (S12PIT24B4CV1)

12.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347
         12.1.1 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347
         12.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347
         12.1.3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347
         12.1.4 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348

                         S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                            11
12.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348
12.3 Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 349
12.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 358

         12.4.1 Timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 358
         12.4.2 Interrupt Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
         12.4.3 Hardware Trigger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360
12.5 Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360
         12.5.1 Startup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360
         12.5.2 Shutdown . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360
         12.5.3 Flag Clearing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360
12.6 Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 361

                                              Chapter 13
                        Pulse-Width Modulator (S12PWM8B8CV1)

13.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
         13.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
         13.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 364
         13.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 364

13.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 364
         13.2.1 PWM7 -- PWM Channel 7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365
         13.2.2 PWM6 -- PWM Channel 6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365
         13.2.3 PWM5 -- PWM Channel 5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365
         13.2.4 PWM4 -- PWM Channel 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365
         13.2.5 PWM3 -- PWM Channel 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365
         13.2.6 PWM3 -- PWM Channel 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365
         13.2.7 PWM3 -- PWM Channel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365
         13.2.8 PWM3 -- PWM Channel 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365

13.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365
         13.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365
         13.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366

13.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381
         13.4.1 PWM Clock Select . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381
         13.4.2 PWM Channel Timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384

13.5 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 392
13.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393

                                              Chapter 14
                       Serial Communication Interface (S12SCIV5)

14.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 395
         14.1.1 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 395
         14.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396
         14.1.3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396
         14.1.4 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397

14.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 398

    S12XS Family Reference Manual, Rev. 1.09

12                                            Freescale Semiconductor
         14.2.1 TXD -- Transmit Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 398
         14.2.2 RXD -- Receive Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 398
14.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 398
         14.3.1 Module Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 398
         14.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 399
14.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 411
         14.4.1 Infrared Interface Submodule . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 412
         14.4.2 LIN Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 412
         14.4.3 Data Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 413
         14.4.4 Baud Rate Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 414
         14.4.5 Transmitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 415
         14.4.6 Receiver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 420
         14.4.7 Single-Wire Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 428
         14.4.8 Loop Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 429
14.5 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 429
         14.5.1 Reset Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 429
         14.5.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 429
         14.5.3 Interrupt Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 430
         14.5.4 Recovery from Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 432
         14.5.5 Recovery from Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 432

                                              Chapter 15
                           Serial Peripheral Interface (S12SPIV5)

15.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 433
         15.1.1 Glossary of Terms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 433
         15.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 433
         15.1.3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 433
         15.1.4 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434

15.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 435
         15.2.1 MOSI -- Master Out/Slave In Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 435
         15.2.2 MISO -- Master In/Slave Out Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 435
         15.2.3 SS -- Slave Select Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 436
         15.2.4 SCK -- Serial Clock Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 436

15.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 436
         15.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 436
         15.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 437

15.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 445
         15.4.1 Master Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446
         15.4.2 Slave Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 447
         15.4.3 Transmission Formats . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 448
         15.4.4 SPI Baud Rate Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453
         15.4.5 Special Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 454
         15.4.6 Error Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455
         15.4.7 Low Power Mode Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456

                         S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                            13
                                              Chapter 16
                    Timer Module (TIM16B8CV2) Block Description

16.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 459
         16.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460
         16.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460
         16.1.3 Block Diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461

16.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 463
         16.2.1 IOC7 -- Input Capture and Output Compare Channel 7 Pin . . . . . . . . . . . . . . . . . . . . 463
         16.2.2 IOC6 -- Input Capture and Output Compare Channel 6 Pin . . . . . . . . . . . . . . . . . . . . 463
         16.2.3 IOC5 -- Input Capture and Output Compare Channel 5 Pin . . . . . . . . . . . . . . . . . . . . 463
         16.2.4 IOC4 -- Input Capture and Output Compare Channel 4 Pin . . . . . . . . . . . . . . . . . . . . 463
         16.2.5 IOC3 -- Input Capture and Output Compare Channel 3 Pin . . . . . . . . . . . . . . . . . . . . 463
         16.2.6 IOC2 -- Input Capture and Output Compare Channel 2 Pin . . . . . . . . . . . . . . . . . . . . 463
         16.2.7 IOC1 -- Input Capture and Output Compare Channel 1 Pin . . . . . . . . . . . . . . . . . . . . 464
         16.2.8 IOC0 -- Input Capture and Output Compare Channel 0 Pin . . . . . . . . . . . . . . . . . . . . 464

16.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 464
         16.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 464
         16.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 464

16.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 481
         16.4.1 Prescaler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 482
         16.4.2 Input Capture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 483
         16.4.3 Output Compare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 483
         16.4.4 Pulse Accumulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484
         16.4.5 Event Counter Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484
         16.4.6 Gated Time Accumulation Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484

16.5 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
16.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485

         16.6.1 Channel [7:0] Interrupt (C[7:0]F) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
         16.6.2 Pulse Accumulator Input Interrupt (PAOVI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
         16.6.3 Pulse Accumulator Overflow Interrupt (PAOVF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
         16.6.4 Timer Overflow Interrupt (TOF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 486

                                              Chapter 17
                           Voltage Regulator (S12VREGL3V3V1)

17.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 487
         17.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 487
         17.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 487
         17.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488

17.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 490
         17.2.1 VDDR -- Regulator Power Input Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 490
         17.2.2 VDDA, VSSA -- Regulator Reference Supply Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . 490
         17.2.3 VDD, VSS -- Regulator Output1 (Core Logic) Pins . . . . . . . . . . . . . . . . . . . . . . . . . . 490
         17.2.4 VDDF -- Regulator Output2 (NVM Logic) Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 491
         17.2.5 VDDPLL, VSSPLL -- Regulator Output3 (PLL) Pins . . . . . . . . . . . . . . . . . . . . . . . . . 491

    S12XS Family Reference Manual, Rev. 1.09

14                                            Freescale Semiconductor
         17.2.6 VDDX -- Power Input Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 491
         17.2.7 VREGEN -- Optional Regulator Enable Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 491
         17.2.8 VREG_API -- Optional Autonomous Periodical Interrupt Output Pin . . . . . . . . . . . . . . 491
17.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 491
         17.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 492
         17.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 493
17.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
         17.4.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
         17.4.2 Regulator Core (REG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
         17.4.3 Low-Voltage Detect (LVD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
         17.4.4 Power-On Reset (POR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
         17.4.5 Low-Voltage Reset (LVR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
         17.4.6 HTD - High Temperature Detect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501
         17.4.7 Regulator Control (CTRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501
         17.4.8 Autonomous Periodical Interrupt (API) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501
         17.4.9 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 502
         17.4.10Description of Reset Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 502
         17.4.11Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 502

                                              Chapter 18
                     256 KByte Flash Module (S12XFTMR256K1V1)

18.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 505
         18.1.1 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
         18.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 507
         18.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 507

18.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508
18.3 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

         18.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 509
         18.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 512
18.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 533
         18.4.1 Flash Command Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 533
         18.4.2 Flash Command Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 538
         18.4.3 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 551
         18.4.4 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 552
         18.4.5 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 552
18.5 Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 552
         18.5.1 Unsecuring the MCU using Backdoor Key Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . 552
         18.5.2 Unsecuring the MCU in Special Single Chip Mode using BDM . . . . . . . . . . . . . . . . . 553
         18.5.3 Mode and Security Effects on Flash Command Availability . . . . . . . . . . . . . . . . . . . . . 554
18.6 Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 554

                                              Chapter 19
                     128 KByte Flash Module (S12XFTMR128K1V1)

19.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 555

                         S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                            15
         19.1.1 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 556
         19.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 557
         19.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 557
19.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 558
19.3 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 558
         19.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 559
         19.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 562
19.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 583
         19.4.1 Flash Command Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 583
         19.4.2 Flash Command Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 588
         19.4.3 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 601
         19.4.4 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 602
         19.4.5 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 602
19.5 Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 602
         19.5.1 Unsecuring the MCU using Backdoor Key Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . 602
         19.5.2 Unsecuring the MCU in Special Single Chip Mode using BDM . . . . . . . . . . . . . . . . . 603
         19.5.3 Mode and Security Effects on Flash Command Availability . . . . . . . . . . . . . . . . . . . . . 604
19.6 Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 604

                                              Chapter 20
                       64 KByte Flash Module (S12XFTMR64K1V1)

20.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 605
         20.1.1 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 606
         20.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 607
         20.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 608

20.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 608
20.3 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 609

         20.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 609
         20.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 613
20.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 633
         20.4.1 Flash Command Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 633
         20.4.2 Flash Command Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 638
         20.4.3 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 651
         20.4.4 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 652
         20.4.5 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 652
20.5 Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 652
         20.5.1 Unsecuring the MCU using Backdoor Key Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . 653
         20.5.2 Unsecuring the MCU in Special Single Chip Mode using BDM . . . . . . . . . . . . . . . . . 653
         20.5.3 Mode and Security Effects on Flash Command Availability . . . . . . . . . . . . . . . . . . . . . 654
20.6 Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 654

                                              Appendix A
                                    Electrical Characteristics

A.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 655

    S12XS Family Reference Manual, Rev. 1.09

16                                            Freescale Semiconductor
         A.1.1 Parameter Classification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 655
         A.1.2 Power Supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 655
         A.1.3 Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 656
         A.1.4 Current Injection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 657
         A.1.5 Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 657
         A.1.6 ESD Protection and Latch-up Immunity. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 658
         A.1.7 Operating Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 659
         A.1.8 Power Dissipation and Thermal Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 660
         A.1.9 I/O Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 664
         A.1.10 Supply Currents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 667
A.2 ATD Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 671
         A.2.1 ATD Operating Characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 671
         A.2.2 Factors Influencing Accuracy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 671
         A.2.3 ATD Accuracy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 673
A.3 NVM, Flash. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 677
         A.3.1 Timing Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 677
         A.3.2 NVM Reliability Parameters. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 681
A.4 Voltage Regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 683
A.5 Output Loads . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 684
         A.5.1 Resistive Loads . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 684
         A.5.2 Capacitive Loads. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 684
         A.5.3 Chip Power-up and Voltage Drops . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 684
A.6 Reset, Oscillator and PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 686
         A.6.1 Startup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 686
         A.6.2 Oscillator. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 688
         A.6.3 Phase Locked Loop. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 689
A.7 MSCAN. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 691
A.8 SPI Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 692
         A.8.1 Master Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 692
         A.8.2 Slave Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 694

                                              Appendix B
                                       Package Information

B.1 112-pin LQFP Mechanical Dimensions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 697
B.2 80-Pin QFP Mechanical Dimensions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 700
B.3 64-Pin LQFP Mechanical Dimensions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 703

                                              Appendix C
                                     PCB Layout Guidelines

C.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 706
         C.1.1 112-Pin LQFP Recommended PCB Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 707
         C.1.2 80-Pin QFP Recommended PCB Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 708
         C.1.3 64-Pin LQFP Recommended PCB Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 709

                         S12XS Family Reference Manual, Rev. 1.09

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                                              Appendix D
                                      Derivative Differences

D.1 Memory Sizes and Package Options S12XS family . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 710

                                              Appendix E
                                Detailed Register Address Map

E.1 Detailed Register Map. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 711

                                              Appendix F
                                       Ordering Information

F.1 Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 733

    S12XS Family Reference Manual, Rev. 1.09

18                                            Freescale Semiconductor
Chapter 1
Device Overview S12XS Family

1.1 Introduction

The new S12XS family of 16-bit micro controllers is a compatible, reduced version of the S12XE family.
These families provide an easy approach to develop common platforms from low-end to high-end
applications, minimizing the redesign of software and hardware.

Targeted at generic automotive applications and CAN nodes, some typical examples of these applications
are: Body Controllers, Occupant Detection, Door Modules, RKE Receivers, Smart Actuators, Lighting
Modules and Smart Junction Boxes amongst many others.

The S12XS family retains many of the features of the S12XE family including Error Correction Code
(ECC) on Flash memory, a separate Data-Flash Module for code or data storage, a Frequency Modulated
Locked Loop (IPLL) that improves the EMC performance and a fast ATD converter.

S12XS family delivers 32-bit performance with all the advantages and efficiencies of a 16-bit MCU while
retaining the low cost, power consumption, EMC and code-size efficiency advantages currently enjoyed
by users of Freescale's existing 16-bit S12 and S12X MCU families. Like members of other S12X
families, the S12XS family runs 16-bit wide accesses without wait states for all peripherals and memories.

The S12XS family is available in 112-pin LQFP, 80-pin QFP, 64-pin LQFP package options and maintains
a high level of pin compatibility with the S12XE family. In addition to the I/O ports available in each
module, up to 18 further I/O ports are available with interrupt capability allowing Wake-Up from stop or
wait modes.

The peripheral set includes MSCAN, SPI, two SCIs, an 8-channel 24-bit periodic interrupt timer, 8-
channel 16-bit Timer, 8-channel PWM and up to 16- channel 12-bit ATD converter.

Software controlled peripheral-to-port routing enables access to a flexible mix of the peripheral modules
in the lower pin count package options.

1.1.1 Features

Features of the S12XS Family are listed here. Please see Table D-1 for memory options and Table D-2 for
the peripheral features that are available on the different family members.

    16-bit CPU12X
         -- Upward compatible with S12 instruction set with the exception of five Fuzzy instructions
             (MEM, WAV, WAVR, REV, REVW) which have been removed
         -- Enhanced indexed addressing
         -- Access to large data segments independent of PPAGE

                         S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                            19
Device Overview S12XS Family

    INT (interrupt module)
         -- Seven levels of nested interrupts
         -- Flexible assignment of interrupt sources to each interrupt level.
         -- External non-maskable high priority interrupt (XIRQ)
         -- The following inputs can act as Wake-up Interrupts
             IRQ and non-maskable XIRQ
             CAN receive pins
             SCI receive pins
             Depending on the package option up to 20 pins on ports J, H and P configurable as rising or
                 falling edge sensitive

    MMC (module mapping control)
    DBG (debug module)

         -- Monitoring of CPU bus with tag-type or force-type breakpoint requests
         -- 64 x 64-bit circular trace buffer captures change-of-flow or memory access information
    BDM (background debug mode)
    OSC_LCP (oscillator)
         -- Low power loop control Pierce oscillator utilizing a 4MHz to 16MHz crystal
         -- Good noise immunity
         -- Full-swing Pierce option utilizing a 2MHz to 40MHz crystal
         -- Transconductance sized for optimum start-up margin for typical crystals
    IPLL (Internally filtered, frequency modulated phase-locked-loop clock generation)
         -- No external components required
         -- Configurable option to spread spectrum for reduced EMC radiation (frequency modulation)
    CRG (clock and reset generation)
         -- COP watchdog
         -- Real time interrupt
         -- Clock monitor
         -- Fast wake up from STOP in self clock mode
    Memory Options
         -- 64K, 128K and 256K byte Flash
         -- Flash General Features

             64 data bits plus 8 syndrome ECC (Error Correction Code) bits allow single bit failure
                 correction and double fault detection

             Erase sector size 1024 bytes
             Automated program and erase algorithm
             Protection scheme to prevent accidental program or erase
             Security option to prevent unauthorized access
             Sense-amp margin level setting for reads
         -- 4K and 8K byte Data Flash space

    S12XS Family Reference Manual, Rev. 1.09

20                                            Freescale Semiconductor
                                                                                                                                           Device Overview S12XS Family

          16 data bits plus 6 syndrome ECC (Error Correction Code) bits allow single bit failure
            correction and double fault detection

          Erase sector size 256 bytes
          Automated program and erase algorithm
    -- 4K, 8K and 12K byte RAM
16-channel, 12-bit Analog-to-Digital converter
    -- 8/10/12 Bit resolution
    -- 3s, 10-bit single conversion time
    -- Left or right justified result data
    -- External and internal conversion trigger capability
    -- Internal oscillator for conversion in Stop modes
    -- Wake from low power modes on analog comparison > or <= match
    -- Continuous conversion mode
    -- Multiplexer for 16 analog input channels
    -- Multiple channel scans
    -- Pins can also be used as digital I/O
MSCAN (1 M bit per second, CAN 2.0 A, B software compatible module)
    -- 1 Mbit per second, CAN 2.0 A, B software compatible module
          Standard and extended data frames
          0 - 8 bytes data length
          Programmable bit rate up to 1 Mbps
    -- Five receive buffers with FIFO storage scheme
    -- Three transmit buffers with internal prioritization
    -- Flexible identifier acceptance filter programmable as:
          2 x 32-bit
          4 x 16-bit
          8 x 8-bit
    -- Wake-up with integrated low pass filter option
    -- Loop back for self test
    -- Listen-only mode to monitor CAN bus
    -- Bus-off recovery by software intervention or automatically
    -- 16-bit time stamp of transmitted/received messages
TIM (standard timer module)
    -- 8 x 16-bit channels for input capture or output compare
    -- 16-bit free-running counter with 8-bit precision prescaler
    -- 1 x 16-bit pulse accumulator
PIT (periodic interrupt timer)
    -- Up to four timers with independent time-out periods
    -- Time-out periods selectable between 1 and 224 bus clock cycles

                         S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                            21
Device Overview S12XS Family

         -- Time-out interrupt and peripheral triggers
         -- Start of timers can be aligned
    Up to 8 channel x 8-bit or 4 channel x 16-bit Pulse Width Modulator
         -- Programmable period and duty cycle per channel
         -- Center- or left-aligned outputs
         -- Programmable clock select logic with a wide range of frequencies
    Serial Peripheral Interface Module (SPI)
         -- Configurable for 8 or 16-bit data size
         -- Full-duplex or single-wire bidirectional
         -- Double-buffered transmit and receive
         -- Master or Slave mode
         -- MSB-first or LSB-first shifting
         -- Serial clock phase and polarity options
    Two Serial Communication Interfaces (SCI)
         -- Full-duplex or single wire operation
         -- Standard mark/space non-return-to-zero (NRZ) format
         -- Selectable IrDA 1.4 return-to-zero-inverted (RZI) format with programmable pulse widths
         -- 13-bit baud rate selection
         -- Programmable character length
         -- Programmable polarity for transmitter and receiver
         -- Receive wakeup on active edge
         -- Break detect and transmit collision detect supporting LIN
    On-Chip Voltage Regulator
         -- Two parallel, linear voltage regulators with bandgap reference
         -- Low-voltage detect (LVD) with low-voltage interrupt (LVI)
         -- Power-on reset (POR) circuit
         -- Low-voltage reset (LVR)
    Low-power wake-up timer (API)
         -- Internal oscillator driving a down counter
         -- Trimmable to +/-10% accuracy
         -- Time-out periods range from 0.2ms to ~13s with a 0.2ms resolution
    Input/Output
         -- Up to 91 general-purpose input/output (I/O) pins depending on the package option and 2 input-

             only pins
         -- Hysteresis and configurable pull up/pull down device on all input pins
         -- Configurable drive strength on all output pins
    Package Options
         -- 112-pin low-profile quad flat-pack (LQFP)
         -- 80-pin quad flat-pack (QFP)

    S12XS Family Reference Manual, Rev. 1.09

22                                            Freescale Semiconductor
                                                                                                                                                  Device Overview S12XS Family

         -- 64-pin low-profile quad flat-pack (LQFP)
    Operating Conditions

         -- Wide single Supply Voltage range 3.135 V to 5.5 V at full performance
             Separate supply for internal voltage regulator and I/O allow optimized EMC filtering

         -- 40MHz maximum CPU bus frequency
         -- Ambient temperature range 40C to 125C
         -- Temperature Options:

             40C to 85C
             40C to 105C
             40C to 125C

1.1.2 Modes of Operation

Operating modes:
    Normal single-chip mode
    Special single-chip mode with active background debug mode

                                                           NOTE
                  This chip family does not support external bus modes.

Low-power modes:
    System stop modes
         -- Pseudo stop mode
         -- Full stop mode with fast wake-up option
    System wait mode

                         S12XS Family Reference Manual, Rev. 1.09

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Device Overview S12XS Family

1.1.3 Block Diagram

Figure 1-1 shows a block diagram of the S12XS Family devices

                                 64K ... 256K bytes Flash                ATD                                                                      VDDA
                                   4K ... 12K bytes RAM                                                                                           VSSA
                                                                         8/10/12-bit 16-channel                                                   VRH
                                                                         Analog-Digital Converter                                                 VRL

                                 4K ... 8K bytes Data Flash                                      AN[15:0]  PTAD                                 PAD[15:0]

                VDDR             Voltage Regulator                       TIM                       IOC0                                         PT0
                   VDD                                                                             IOC1                                         PT1
                                                                         16-bit 8 channel          IOC2    PTT                                  PT2
                 VDDF                                                    Timer                     IOC3                                         PT3
             VDDPLL                                                                                IOC4                                         PT4
                                         CPU12X                                                    IOC5                                         PT5
                 BKGD                                                                              IOC6                                         PT6
                                                 Debug Module                                      IOC7                                         PT7
                EXTAL
                 XTAL      Single-wire Background 4 address breakpoints                                                                         PP0
                                                                                                                                                PP1
               RESET       Debug Module          2 data breakpoints      PWM                       PWM0    PTP (Wake-Up Int)                    PP2
                 TEST                                                                              PWM1                                         PP3
                                                 512 Byte Trace Buffer   8-bit 8 channel           PWM2                                         PP4
        PE0                                                              Pulse Width Modulator     PWM3                                         PP5
        PE1                Amplitude Controlled        Clock Monitor                               PWM4                                         PP6
        PE2                Low Power Pierce or        COP Watchdog                                 PWM5                                         PP7
        PE3                                          Periodic Interrupt                            PWM6
        PE4                  Full drive Pierce     Async. Periodic Int.                            PWM7                                         PM0
        PE5                       Oscillator     PIT                                                                                            PM1
        PE6                                        4ch 24-bit Timer                                                                             PM2
        PE7                PLL with Frequency                                                                                                   PM3
                            Modulation option                                                                                                   PM4
    PA[7:0]                                                                                                                                     PM5
                           Reset Generation          Multilevel          CAN0                    RXCAN                                          PM6
    PB[7:0]                  and Test Entry      Interrupt Module        msCAN 2.0B              TXCAN                                          PM7

                           XIRQ                                                                            PTM                                  PS0
                           IRQ                                                                                                                  PS1
                                                                                                                                                PS2
                      PTE  ECLK                                                                                                                 PS3
                                                                                                                                                PS4
                           XCLKS/ECLKX2                                  SCI0                      RXD                                          PS5
                                                                         Asynchronous Serial IF     TXD                                         PS6
                      PTA                                                SCI1                      RXD     PTS                                  PS7
                                                                         Asynchronous Serial IF     TXD
                      PTB                                                SPI0                      MISO                                         PH0
                                                                                                   MOSI                                         PH1
                                                                         Synchronous Serial IF      SCK                                         PH2
                                                                                                                                                PH3
                                                                                                      SS                                        PH4
                                                                                                                                                PH5
    PK[7,5:0]  PTK                                                                                         PTJ (Wake-up Int) PTH (Wake-up Int)  PH6
                                                                                                                                                PH7

                                                                                                                                                PJ0
                                                                                                                                                PJ1

                                                                                                                                                PJ6
                                                                                                                                                PJ7

                                 Figure 1-1. S12XS Family Block Diagram

                                 S12XS Family Reference Manual, Rev. 1.09

24                                                                                                         Freescale Semiconductor
                                                                                       Device Overview S12XS Family

1.1.4 Device Memory Map

Table 1-1 shows the device register memory map.

                                                Table 1-1. Device Register Memory Map

     Address                                 Module                                      Size
                                                                                       (Bytes)
0x00000x0009
0x000A0x000B            PIM (port integration module)                                 10
0x000C0x000D
0x000E0x000F            MMC (memory map control)                                      2
0x00100x0017
0x00180x0019            PIM (port integration module)                                 2
0x001A0x001B
0x001C0x001F            Reserved                                                      2
0x00200x002F
0x00300x0031            MMC (memory map control)                                      8
0x00320x0033
0x00340x003F            Reserved                                                      2
0x00400x006F
0x00700x00C7            Device ID register                                            2
0x00C80x00CF
0x00D00x00D7            PIM (port integration module)                                 4
0x00D80x00DF
0x00E00x00FF            DBG (debug module)                                            16
0x01000x0113
0x01140x011F            Reserved                                                      2
0x01200x012F
0x01300x013F            PIM (port integration module)                                 2
0x01400x017F
0x01800x023F            ECRG (clock and reset generator)                              12
0x02400x027F
0x02800x02BF            TIM (timer module)                                            48
0x02C00x02EF
0x02F00x02F7            Reserved                                                      88
0x02F80x02FF
0x03000x0327            SCI0 (serial communications interface)                        8
0x03280x033F
0x03400x0367            SCI1 (serial communications interface)                        8

                         SPI0 (serial peripheral interface)                            8

                         Reserved                                                      32

                         FTMR control registers                                        20

                         Reserved                                                      12

                         INT (interrupt module)                                        16

                         Reserved                                                      16

                         CAN0                                                          64

                         Reserved                                                      192

                         PIM (port integration module)                                 64

                         Reserved                                                      64

                         ATD0 (analog-to-digital converter 12 bit 16-channel) 48

                         Voltage regulator                                             8

                         Reserved                                                      8

                         PWM (pulse-width modulator 8 channels)                        40

                         Reserved                                                      24

                         PIT (periodic interrupt timer)                                40

                         S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                         25
Device Overview S12XS Family

                              Table 1-1. Device Register Memory Map (continued)

        Address               Module                                               Size
    0x03680x07FF Reserved                                                       (Bytes)

                                                                                  1176

                                                           NOTE
                  Reserved register space shown in Table 1-1 is not allocated to any module.
                  This register space is reserved for future use. Writing to these locations has
                  no effect. Read access to these locations returns zero.

1.1.5 Address Mapping

Figure 1-2 shows S12XS CPU and BDM local address translation to the global memory map. It indicates
also the location of the internal resources in the memory map.

                              S12XS Family Reference Manual, Rev. 1.09

26                                                                               Freescale Semiconductor
                                                                               Device Overview S12XS Family

CPU and BDM                                 Global Memory Map
Local Memory Map

                                 0x00_0000  2K REGISTERS
                                 0x00_07FF

                                                       Unimplemented
                                                              RAM

                                 RAM_LOW

0x0000    2K REGISTERS                                                 RAM     RAMSIZE
0x0800  1K DFLASH window
0x0C00                    EPAGE  0x0F_FFFF                           DFLASH
0x1000         Reserved   RPAGE    DF_HIGH
          4K RAM window                                              DFLASH
0x2000                    PPAGE  0x13_FFFF                          Resources
                8K RAM

0x4000

         Unpaged
        16K FLASH

0x8000                                                 Unimplemented
                                                             Space
        16K FLASH window
                                 0x3F_FFFF
0xC000
0xFFFF                                                 Unimplemented
                                                            FLASH

         Unpaged                 FLASH_LOW
        16K FLASH

          Vectors

                                                                    FLASH      FLASHSIZE

                                                                    0x7F_FFFF
                         Figure 1-2. S12XS Family Global Memory Map

                          S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                   27
Device Overview S12XS Family

Accessing the reserved area in the range of 0x0C00 to 0x0FFF will return undefined data values.
A CPU access to any unimplemented space causes an illegal address reset.
The range between 0x10_0000 and 0x13_FFFF is mapped to DFLASH (Data Flash). The DFLASH block
sizes are listed in Table 1-2.

    Table 1-2. Derivative Dependent Memory Parameters of Device Internal Resources

    Device    FLASH_LOW   SIZE/                  RAM_LOW         SIZE/          DF_HIGH     SIZE/
                         PPAGE1                                RPAGE2                      EPAGE3
                                                                               0x10_1FFF
    S12XS256  0x7C_0000  256K / 16 0x0F_D000                    12K / 3        0x10_1FFF    8K / 8
                                                                8K / 2         0x10_0FFF    8K / 8
    S12XS128  0x7E_0000  128K / 8 0x0F_E000                     4K / 1                      4K / 4

    S12XS64   0x7F_0000  64K / 4                 0x0F_F000

    1 Number of 16K pages addressable via PPAGE register
    2 Number of 4K pages addressing the RAM.
    3 Number of 1K pages addressing the DFLASH

1.1.6 Detailed Register Map

The detailed register map is listed in the appendix of the reference manual.

1.1.7 Part ID Assignments

The part ID is located in two 8-bit registers PARTIDH and PARTIDL (addresses 0x001A and 0x001B).
The read-only value is a unique part ID for each revision of the chip. Table 1-3 shows the assigned part ID
number and Mask Set number.

The Version ID is a word located in a flash information row at 0x40_00E8. The version ID number
indicates a specific version of internal NVM variables used to patch NVM errata. The default is no patch
(0xFFFF).

                         Table 1-3. Assigned Part ID Numbers

              Device     Mask Set Number                       Part ID1        Version ID
                                                                                 0xFFFF
            MC9S12XS256  0M05M                                 $C0C0             0xFFFF
                                                                                 0xFFFF
            MC9S12XS128  0M04M                                 $C1C0             0xFFFF
                                                                                 0xFFFF
                         1M04M                                 $C1C1

             MC9S12XS64  0M04M                                 $C1C0

                         1M04M                                 $C1C1

    1 The coding is as follows:
           Bit 15-12: Major family identifier

              Bit 11-6: Minor family identifier

              Bit 5-4: Major mask set revision number including FAB transfers

              Bit 3-0: Minor -- non full -- mask set revision

                         S12XS Family Reference Manual, Rev. 1.09

28                                                                             Freescale Semiconductor
                                                                                                                                                  Device Overview S12XS Family

1.2 Signal Description

This section describes signals that connect off-chip. It includes a pinout diagram, a table of signal
properties, and detailed discussion of signals. It is built from the signal description sections of the
individual IP blocks on the device.

1.2.1 Device Pinout

The XS family of devices offers pin-compatible packaged devices to assist with system development and
accommodate expansion of the application.
The S12XS family devices are offered in the following package options:

    112-pin LQFP
    80-pin QFP
    64-pin LQFP

                         S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                            29
Device Overview S12XS Family

                PWM3/KWP3/PP3 1      112 PP4/KWP4/PWM4                                                                                         84 VRH
    TXD1/IOC2/PWM2/KWP2/PP2 2           111 PP5/KPW5/PWM5                                                                                      83 VDDA
                                            110 PP6/KWP6/PWM6                                                                                  82 PAD15/AN15
          IOC1/PWM1/KWP1/PP1 3                  109 PP7/KWP7/PWM7                                                                              81 PAD07/AN07
    RXD1/IOC0/PWM0/KWP0/PP0 4                      108 PK7                                                                                     80 PAD14/AN14
                                                       107 VDDX1                                                                               79 PAD06/AN06
                             PK3 5                         106 VSSX1                                                                           78 PAD13/AN13
                             PK2 6                            105 PM0/RXCAN0/RXD1                                                              77 PAD05/AN05
                             PK1 7                                104 PM1/TXCAN0/TXD1                                                          76 PAD12/AN12
                             PK0 8                                    103 PM2/MISO0                                                            75 PAD04/AN04
                        IOC0/PT0 9                                        102 PM3/SS0                                                          74 PAD11/AN11
                        IOC1/PT1 10                                          101 PM4/MOSI0                                                     73 PAD03/AN03
                        IOC2/PT2 11                                              100 PM5/SCK0                                                  72 PAD10/AN10
                        IOC3/PT3 12                                                  99 PJ6/KWJ6                                               71 PAD02/AN02
                            VDDF 13                                                     98 PJ7/KWJ7                                            70 PAD09/AN09
                            VSS1 14                                                         97 TEST                                            69 PAD01/AN01
                 PWM4/IOC4/PT4 15                                                               96 PS7/SS0                                     68 PAD08/AN08
     VREG_API/PWM5/IOC5/PT5 16                                                                      95 PS6/SCK0                                67 PAD00/AN00
                 PWM6/IOC6/PT6 17                                                                      94 PS5/MOSI0                            66 VSS2
                 PWM7/IOC7/PT7 18                                                                          93 PS4/MISO0                        65 VDD
                             PK5 19                                                                            92 PS3/TXD1                     64 PA7
                             PK4 20                                                                               91 PS2/RXD1                  63 PA6
                       KWJ1/PJ1 21                                                                                    90 PS1/TXD0              62 PA5
                       KWJ0/PJ0 22                                                                                        89 PS0/RXD0          61 PA4
                    MODC/BKGD 23                                                                                              88 PM6           60 PA3
                             PB0 24                                                                                              87 PM7        59 PA2
                             PB1 25                                                                                                  86 VSSA   58 PA1
                             PB2 26                                                                                                      85 VRL57 PA0
                             PB3 27
                             PB4 28   S12XS Family
                                         112LQFP

                                     Pins shown in BOLD are not
                                       available on the 80 QFP
                                                  package

                                     PB5 29
                                        PB6 30
                                            PB7 31
                                                KWH7/PH7 32
                                                   KWH6/PH6 33
                                                       KWH5/PH5 34
                                                           KWH4/PH4 35
                                                              XCLKS/ECLKX2/PE7 36
                                                                  PE6 37
                                                                      PE5 38
                                                                          ECLK/PE4 39
                                                                             VSSX2 40
                                                                                 VDDX2 41
                                                                                     RESET 42
                                                                                        VDDR 43
                                                                                            VSS3 44
                                                                                                VSSPLL 45
                                                                                                    EXTAL 46
                                                                                                       XTAL 47
                                                                                                           VDDPLL 48
                                                                                                               KWH3/PH3 49
                                                                                                                  KWH2/PH2 50
                                                                                                                      KWH1/PH1 51
                                                                                                                          KWH0/PH0 52
                                                                                                                              PE3 53
                                                                                                                                 PE2 54
                                                                                                                                     IRQ/PE1 55
                                                                                                                                         XIRQ/PE0 56

    Figure 1-3. S12XS Family Pin Assignments 112-pin LQFP Package

                                     S12XS Family Reference Manual, Rev. 1.09

30                                                                             Freescale Semiconductor
                                                                                                                          Device Overview S12XS Family

                                             80 PP4/KWP4/PWM4
                                                79 PP5/KPW5/PWM5
                                                   78 PP7/KPW7/PWM7
                                                       77 VDDX1
                                                          76 VSSX1
                                                              75 PM0/RXCAN0/RXD1
                                                                 74 PM1/TXCAN0/TXD1
                                                                    73 PM2/MISO0
                                                                        72 PM3/SS0
                                                                           71 PM4/MOSI0
                                                                               70 PM5/SCK0
                                                                                  69 PJ6/KWJ6
                                                                                     68 PJ7/KWJ7
                                                                                         67 TEST
                                                                                            66 PS3/TXD1
                                                                                                65 PS2/RXD1
                                                                                                   64 PS1/TXD0
                                                                                                      63 PS0/RXD0
                                                                                                          62 VSSA
                                                                                                             61 VRL

                         PWM3/KWP3/PP3       1                                                                          60 VRH
                                                                                                                        59 VDDA
TXD1/IOC2/PWM2/KWP2/PP2                      2                                                                          58 PAD07/AN07
                                                                                                                        57 PAD06/AN06
                         IOC1/PWM1/KWP1/PP1  3                                                                          56 PAD05/AN05
                                                                                                                        55 PAD04/AN04
RXD1/IOC0/PWM0/KWP0/PP0                      4  S12XS Family                                                            54 PAD03/AN03
                                                     80QFP                                                              53 PAD02/AN02
                         IOC0/PT0            5                                                                          52 PAD01/AN01
                                                Pins shown in BOLD are                                                  51 PAD00/AN00
                         IOC1/PT1            6   not available on the 64                                                50 VSS2
                                                                                                                        49 VDD
                         IOC2/PT2            7         QFP package                                                      48 PA7
                                                                                                                        47 PA6
                         IOC3/PT3            8                                                                          46 PA5
                                                                                                                        45 PA4
                         VDDF                9                                                                          44 PA3
                                                                                                                        43 PA2
                         VSS1 10                                                                                        42 PA1
                                                                                                                        41 PA0
                         PWM4/IOC4/PT4 11

VREG_API/PWM5/IOC5/PT5 12

                         PWM6/IOC6/PT6 13

                         PWM7/IOC7/PT7 14

                         MODC/BKGD 15

                         PB0 16

                         PB1 17

                         PB2 18

                         PB3 19

                         PB4 20              PB5 21
                                                PB6 22
                                                   PB7 23
                                                       XCLKS/ECLKX2/PE7 24
                                                          PE6 25
                                                             PE5 26
                                                                 ECLK/PE5 27
                                                                    VSSX2 28
                                                                        VDDX2 29
                                                                           RESET 30
                                                                               VDDR 31
                                                                                  VSS3 32
                                                                                     VSSPLL 33
                                                                                         EXTAL 34
                                                                                            XTAL 35
                                                                                                VDDPLL 36
                                                                                                   PE3 37
                                                                                                      PE2 38
                                                                                                          IRQ/PE1 39
                                                                                                             XIRQ/PE0 40

Figure 1-4. S12XS Family Pin Assignments 80-pin QFP Package

                         S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                                                                31
Device Overview S12XS Family

                                         64 PP5/KPW5/PWM5
                                            63 PP7/KWP7/PWM7
                                               62 VDDX1
                                                   61 VSSX1
                                                      60 PM0/RXCAN0/RXD1
                                                          59 PM1/TXCAN0/TXD1
                                                             58 PM2/MISO0
                                                                57 PM3/SS0
                                                                    56 PM4/MOSI0
                                                                       55 PM5/SCK0
                                                                           54 TEST
                                                                              53 PS3/TXD1
                                                                                 52 PS2/RXD1
                                                                                     51 PS1/TXD0
                                                                                        50 PS0/RXD0
                                                                                            49 VSSA/VRL

                 PWM3/KWP3/PP3 1         S12XS Family                                                    48 VRH
    TXD1/IOC2/PWM2/KWP2/PP2 2                64LQFP                                                      47 VDDA
                                                                                                         46 PAD07/AN07
           IOC1/PWM1/KWP1/PP1 3                                                                          45 PAD06/AN06
    RXD1/IOC0/PWM0/KWP0/PP0 4                                                                            44 PAD05/AN05
                                                                                                         43 PAD04/AN04
                           IOC0/PT0 5                                                                    42 PAD03/AN03
                           IOC1/PT1 6                                                                    41 PAD02/AN02
                           IOC2/PT2 7                                                                    40 PAD01/AN01
                           IOC3/PT3 8                                                                    39 PAD00/AN00
                                                                                                         38 VSS2
                               VDDF 9                                                                    37 VDD
                                VSS1 10                                                                  36 PA3
                   PWM4/IOC4/PT4 11                                                                      35 PA2
      VREG_API/PWM5/IOC5/PT5 12                                                                          34 PA1
                   PWM6/IOC6/PT6 13                                                                      33 PA0
                   PWM7/IOC7/PT7 14
                       MODC/BKGD 15

                                 PB0 16

                                         PB5 17
                                            PB6 18
                                               PB7 19
                                                   XCLKS/ECLKX2/PE7 20
                                                      ECLK/PE4 21
                                                          VSSX2 22
                                                             VDDX2 23
                                                                RESET 24
                                                                    VDDR 25
                                                                       VSS3 26
                                                                           VSSPLL 27
                                                                              EXTAL 28
                                                                                 XTAL 29
                                                                                     VDDPLL 30
                                                                                        IRQ/PE1 31
                                                                                            XIRQ/PE0 32

    Figure 1-5. S12XS Family Pin Assignments 64-pin LQFP Package

                              S12XS Family Reference Manual, Rev. 1.09

32                                                                                                       Freescale Semiconductor
                                                                                                                                                  Device Overview S12XS Family

1.2.2 Pin Assignment Overview

Table 1-4 provides a summary of which ports are available for each package option. Routing of pin
functions is summarized in Table 1-5.

                         Table 1-4. Port Availability by Package Option

                     Port               112 LQFP     80 QFP                               64 LQFP
        Port AD/ADC Channels               16/16        8/8                                   8/8
                                              8          8                                     4
                Port A pins                   8          8                                     4
                Port B pins                   8          8                                     4
Port E pins inc. IRQ/XIRQ input only          8          0                                     0
                                              4          2                                     0
                    Port H                    7          0                                     0
                    Port J                    8          6                                     6
                    Port K                    8          7                                     6
                   Port M                     8          4                                     4
                    Port P                    8          8                                     8
                    Port S                   91         59                                    44
                    Port T                  2/2         2/2                                   2/2
              Sum of Ports
    I/O Power Pairs VDDX/VSSX

                         Table 1-5. Peripheral - Port Routing Options1

                                  SCI1  SPI0 PWM                   TIM

                         PM[1:0]  O

                         PM[5:2]        O

                         PP[2,0]  O

                         PP[2:0]                                   O

                         PP[7:4]                  X

                         PS[3:2]  X

                         PS[7:4]        X

                         PT[2:0]                                   X

                         PT[7:4]                  O

                         1 "X" denotes reset condition, "O" denotes a possible rerouting
                            under software control

                         S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                            33
34                                                                 Table 1-6 provides a pin out summary listing the availability and functionality of individual pins for each package option.  Device Overview S12XS Family

                                                                                                      Table 1-6. Pin-Out Summary1

                                                                   Package Terminal               Function                         Internal Pull
                                                                                                                                     Resistor
                                                                                                                          Power
                                                                                                                          Supply                        Description

                                                                   LQFP QFP LQFP     Pin    2nd     3rd      4th    5th            CTRL       Reset
                                                                                           Func.  Func.     Func.  Func.                      State
                                                                   112 80  64
                                                                                           KWP3   PWM3        --     --
                                                                   1   1   1         PP3                                  VDDX     PERP/PPSP Disabled Port P I/O, interrupt,
                                                                                                                   TXD1                                                 PWM channel
                                                                                                                          VDDX
                         S12XS Family Reference Manual, Rev. 1.09  2   2   2         PP2   KWP2 PWM2        IOC2     --            PERP/PPSP  Disabled  Port P I/O, interrupt,
                                                                                                                          VDDX                          PWM/TIM channel, TXD
                                                                                                                   RXD1                                 of SCI1
                                                                                                                          VDDX
                                                                   3   3   3         PP1   KWP1 PWM1        IOC1     --            PERP/PPSP Disabled Port P I/O, interrupt,
                                                                                                                     --   VDDX                                          PWM/TIM channel
                                                                                                                     --   VDDX
                                                                   4   4   4         PP0   KWP0 PWM0        IOC0     --   VDDX     PERP/PPSP  Disabled  Port P I/O, interrupt,
                                                                                                                     --   VDDX                          PWM/TIM channel,
                                                                                                                     --   VDDX                          RXD of SCI1
                                                                                                                     --   VDDX
                                                                   5   -   -         PK3   --     --        --       --   VDDX     PUCR           Up    Port K I/O
                                                                                                                     --   VDDX
                                                                   6   -   -         PK2   --     --        --       --            PUCR           Up    Port K I/O
                                                                                                                     --     --
                                                                   7   -   -         PK1   --     --        --              --     PUCR           Up    Port K I/O
                                                                                                                          VDDX
                                                                   8   -   -         PK0   --     --        --                     PUCR           Up    Port K I/O

                                                                   9   5   5         PT0   IOC0   --        --                     PERT/PPST Disabled Port T I/O, TIM channel

                                                                   10  6   6         PT1   IOC1   --        --                     PERT/PPST Disabled Port T I/O, TIM channel

                                                                   11  7   7         PT2   IOC2   --        --                     PERT/PPST Disabled Port T I/O, TIM channel

Freescale Semiconductor                                            12  8   8         PT3   IOC3   --        --                     PERT/PPST Disabled Port T I/O, TIM channel

                                                                   13  9   9         VDDF  --     --        --                     --             --                --

                                                                   14  10  10        VSS1  --     --        --                     --             --                --

                                                                   15  11  11        PT4   IOC4   PWM4      --                     PERT/PPST Disabled Port T I/O, PWM/TIM
                                                                                                                                                                        channel
Freescale Semiconductor                                                                           Table 1-6. Pin-Out Summary1 (continued)

                                                                   Package Terminal               Function                                 Internal Pull
                                                                                                                                             Resistor
                                                                                                                           Power
                                                                                                                           Supply                             Description

                                                                   LQFP QFP LQFP     Pin    2nd     3rd       4th    5th                   CTRL  Reset
                                                                                           Func.  Func.      Func.  Func.                        State
                                                                   112 80  64              IOC5   PWM5
                                                                                                            VREG_     --
                                                                   16  12  12        PT5   IOC6   PWM6        API          VDDX    PERT/PPST Disabled Port T I/O, PWM/TIM
                                                                                                                      --                                                channel, API output
                                                                                                               --          VDDX
                                                                   17  13  13        PT6                              --           PERT/PPST Disabled Port T I/O, channel of
                                                                                                                           VDDX                                         PWM/TIM
                                                                                                                      --
                                                                   18  14  14        PT7   IOC7   PWM7      --        --   VDDX    PERT/PPST Disabled Port T I/O, channel of
                                                                                                                      --   VDDX                                         PWM/TIM
                         S12XS Family Reference Manual, Rev. 1.09                                                     --   VDDX
                                                                   19  -   -         PK5   --     --        --        --   VDDX            PUCR           Up  Port K I/O
                                                                                                                      --   VDDX
                                                                   20  -   -         PK4   --     --        --        --   VDDX            PUCR           Up  Port K I/O
                                                                                                                      --   VDDX
                                                                   21  -   -         PJ1   KWJ1   --        --        --   VDDX    PERJ/PPSJ              Up  Port J I/O, interrupt
                                                                                                                      --   VDDX
                                                                   22  -   -         PJ0   KWJ0   --        --        --   VDDX    PERJ/PPSJ              Up  Port J I/O, interrupt
                                                                                                                      --   VDDX
                                                                   23  15  15        BKGD  MODC   --        --        --   VDDX    Always on              Up  Background debug
                                                                                                                      --   VDDX
                                                                   24  16  16        PB0   --     --        --        --   VDDX            PUCR  Disabled Port B I/O
                                                                                                                      --   VDDX
                                                                   25  17  -         PB1   --     --        --        --   VDDX            PUCR  Disabled Port B I/O
                                                                                                                           VDDX
                                                                   26  18  -         PB2   --     --        --                             PUCR  Disabled Port B I/O

                                                                   27  19  -         PB3   --     --        --                             PUCR  Disabled Port B I/O

                                                                   28  20  -         PB4   --     --        --                             PUCR  Disabled Port B I/O

                                                                   29  21  17        PB5   --     --        --                             PUCR  Disabled Port B I/O

                                                                   30  22  18        PB6   --     --        --                             PUCR  Disabled Port B I/O                         Device Overview S12XS Family

                                                                   31  23  19        PB7   --     --        --                             PUCR  Disabled Port B I/O

                                                                   32  -   -         PH7   KWH7   --        --                     PERH/PPSH Disabled Port H I/O, interrupt

                                                                   33  -   -         PH6   KWH6   --        --                     PERH/PPSH Disabled Port H I/O, interrupt

                                                                   34  -   -         PH5   KWH5   --        --                     PERH/PPSH Disabled Port H I/O, interrupt

                                                                   35  -   -         PH4   KWH4   --        --                     PERH/PPSH Disabled Port H I/O, interrupt

35
36                                                                                                 Table 1-6. Pin-Out Summary1 (continued)                                               Device Overview S12XS Family

                                                                   Package Terminal                Function                                 Internal Pull
                                                                                                                                              Resistor
                                                                                                                           Power
                                                                                                                           Supply                                     Description

                                                                   LQFP QFP LQFP     Pin      2nd     3rd     4th    5th                    CTRL        Reset
                                                                                            Func.   Func.    Func.  Func.                               State
                                                                   112 80  64
                                                                                            XCLKS  ECLKX2      --     --
                                                                   36  24  20        PE7                                    VDDX            PUCR           Up  Port E I/O, system clock
                                                                                                                      --
                                                                                                                            VDDX                               output, clock select
                                                                                                                      --
                                                                                                                            VDDX                               input
                                                                                                                      --
                                                                   37  25  -         PE6    --     --        --             VDDX            While RESET pin    Port E I/O
                                                                                                                      --                      is low: down2
                                                                                                                      --      --
                         S12XS Family Reference Manual, Rev. 1.09  38  26  -         PE5    --     --        --       --      --            While RESET pin    Port E I/O
                                                                                                                      --    VDDX              is low: down2
                                                                                                                      --      --
                                                                   39  27  21        PE4    ECLK   --        --       --      --            PUCR           Up  Port E I/O, bus clock
                                                                                                                      --      --
                                                                                                                      --   VDDPLL                              output
                                                                                                                      --   VDDPLL
                                                                   40  28  22        VSSX2  --     --        --       --      --            --             --              --
                                                                                                                      --    VDDX
                                                                   41  29  23        VDDX2  --     --        --       --    VDDX            --             --              --
                                                                                                                      --    VDDX
                                                                   42  30  24        RESET  --     --        --       --    VDDX                PULLUP         External reset
                                                                                                                      --    VDDX
                                                                   43  31  25        VDDR   --     --        --             VDDX            --             --              --

                                                                   44  32  26        VSS3   --     --        --                             --             --              --

                                                                   45  33  27 VSSPLL        --     --        --                             --             --              --

                                                                   46  34  28        EXTAL  --     --        --                             NA             NA Oscillator pin

                                                                   47  35  29        XTAL   --     --        --                             NA             NA Oscillator pin

                                                                   48  36  30 VDDPLL        --     --        --                             --             --              --

                                                                   49  -   -         PH3    KWH3   --        --                    PERH/PPSH Disabled Port H I/O, interrupt

Freescale Semiconductor                                            50  -   -         PH2    KWH2   --        --                    PERH/PPSH Disabled Port H I/O, interrupt

                                                                   51  -   -         PH1    KWH1   --        --                    PERH/PPSH Disabled Port H I/O, interrupt

                                                                   52  -   -         PH0    KWH0   --        --                    PERH/PPSH Disabled Port H I/O, interrupt

                                                                   53  37  -         PE3    --     --        --                             PUCR           Up  Port E I/O

                                                                   54  38  -         PE2    --     --        --                             PUCR           Up  Port E I/O
Freescale Semiconductor                                                                            Table 1-6. Pin-Out Summary1 (continued)

                                                                   Package Terminal                Function                                 Internal Pull
                                                                                                                                              Resistor
                                                                                                                           Power
                                                                                                                           Supply                              Description

                                                                   LQFP QFP LQFP     Pin     2nd    3rd       4th    5th    VDDX            CTRL    Reset
                                                                                            Func.  Func.     Func.  Func.                           State
                                                                   112 80  64
                                                                                             IRQ     --        --     --
                                                                   55  39  31        PE1                                                    PUCR           Up  Port E Input, maskable

                                                                                                                                                               interrupt

                                                                   56  40  32        PE0    XIRQ   --        --     --     VDDX             PUCR           Up  Port E Input, non-

                                                                                                                                                               maskable interrupt

                                                                   57  41  33        PA0    --     --        --     --     VDDX             PUCR    Disabled Port A I/O

                         S12XS Family Reference Manual, Rev. 1.09  58  42  34        PA1    --     --        --     --     VDDX             PUCR    Disabled Port A I/O

                                                                   59  43  35        PA2    --     --        --     --     VDDX             PUCR    Disabled Port A I/O

                                                                   60  44  36        PA3    --     --        --     --     VDDX             PUCR    Disabled Port A I/O

                                                                   61  45  -         PA4    --     --        --     --     VDDX             PUCR    Disabled Port A I/O

                                                                   62  46  -         PA5    --     --        --     --     VDDX             PUCR    Disabled Port A I/O

                                                                   63  47  -         PA6    --     --        --     --     VDDX             PUCR    Disabled Port A I/O

                                                                   64  48  -         PA7    --     --        --     --     VDDX             PUCR    Disabled Port A I/O

                                                                   65  49  37        VDD    --     --        --     --     --               --             --             --

                                                                   66  50  38        VSS2   --     --        --     --     --               --             --             --

                                                                   67  51  39        PAD00  AN00   --        --     --     VDDA             PER1AD  Disabled Port AD I/O,
                                                                                                                                                                   analog input of ATD

                                                                   68  -   -         PAD08  AN08   --        --     --     VDDA             PER0AD  Disabled Port AD I/O,
                                                                                                                                                                   analog input of ATD
                                                                                                                                                                                        Device Overview S12XS Family
                                                                   69  52  40        PAD01  AN01   --        --     --     VDDA             PER1AD  Disabled Port AD I/O,
                                                                                                                                                                   analog input of ATD

                                                                   70  -   -         PAD09  AN09   --        --     --     VDDA             PER0AD  Disabled Port AD I/O,
                                                                                                                                                                   analog input of ATD

                                                                   71  53  41        PAD02  AN02   --        --     --     VDDA             PER1AD  Disabled Port AD I/O,
                                                                                                                                                                   analog input of ATD

37
38                                                                                                 Table 1-6. Pin-Out Summary1 (continued)                                              Device Overview S12XS Family

                                                                   Package Terminal                Function                                 Internal Pull
                                                                                                                                              Resistor
                                                                                                                           Power
                                                                                                                           Supply                              Description

                                                                   LQFP QFP LQFP       Pin   2nd    3rd       4th    5th    VDDA            CTRL    Reset
                                                                                     PAD10  Func.  Func.     Func.  Func.                           State
                                                                   112 80  64
                                                                                            AN10     --        --     --
                                                                   72  -   -                                                                PER0AD  Disabled Port AD I/O,
                                                                                                                                                                   analog input of ATD

                                                                   73  54  42        PAD03  AN03   --        --     --     VDDA             PER1AD  Disabled Port AD I/O,
                                                                                                                                                                   analog input of ATD

                                                                   74  -   -         PAD11  AN11   --        --     --     VDDA             PER0AD  Disabled Port AD I/O,
                                                                                                                                                                   analog input of ATD
                         S12XS Family Reference Manual, Rev. 1.09
                                                                   75  55  43        PAD04  AN04   --        --     --     VDDA             PER1AD  Disabled Port AD I/O,
                                                                                                                                                                   analog input of ATD

                                                                   76  -   -         PAD12  AN12   --        --     --     VDDA             PER0AD  Disabled Port AD I/O,
                                                                                                                                                                   analog input of ATD

                                                                   77  56  44        PAD05  AN05   --        --     --     VDDA             PER1AD  Disabled Port AD I/O,
                                                                                                                                                                   analog input of ATD

                                                                   78  -   -         PAD13  AN13   --        --     --     VDDA             PER0AD  Disabled Port AD I/O,
                                                                                                                                                                   analog input of ATD

                                                                   79  57  45        PAD06  AN06   --        --     --     VDDA             PER1AD  Disabled Port AD I/O,
                                                                                                                                                                   analog input of ATD

                                                                   80  -   -         PAD14  AN14   --        --     --     VDDA             PER0AD  Disabled Port AD I/O,
                                                                                                                                                                   analog input of ATD

                                                                   81  58  46        PAD07  AN07   --        --     --     VDDA             PER1AD  Disabled Port AD I/O,
                                                                                                                                                                   analog input of ATD

                                                                   82  -   -         PAD15  AN15   --        --     --     VDDA             PER0AD  Disabled Port AD I/O,
                                                                                                                                                                   analog input of ATD
Freescale Semiconductor
                                                                   83  59  47        VDDA   --     --        --     --     --               --             --  --

                                                                   84  60  48        VRH    --     --        --     --     --               --             --  --
                                                                                     VRL3
                                                                   85  61  49               --     --        --     --     --               --             --  --

                                                                   86  62  49        VSSA   --     --        --     --     --               --             --  --
Freescale Semiconductor                                                                           Table 1-6. Pin-Out Summary1 (continued)

                                                                   Package Terminal               Function                                 Internal Pull
                                                                                                                                             Resistor
                                                                                                                          Power
                                                                                                                          Supply                              Description

                                                                   LQFP QFP LQFP      Pin    2nd   3rd       4th    5th                    CTRL  Reset
                                                                                           Func.  Func.     Func.  Func.                         State
                                                                   112 80  64        PM7
                                                                                     PM6      --    --        --     --
                                                                   87  -   -          PS0     --    --        --     --   VDDX    PERM/PPSM Disabled Port M I/O
                                                                                      PS1  RXD0     --        --     --   VDDX
                                                                   88  -   -          PS2  TXD0     --        --     --   VDDX    PERM/PPSM Disabled Port M I/O
                                                                                      PS3  RXD1     --        --     --   VDDX
                                                                   89  63  50         PS4  TXD1     --        --     --   VDDX    PERS/PPSS               Up  Port S I/O, RXD of SCI0
                                                                                      PS5  MISO0    --        --     --   VDDX
                                                                   90  64  51         PS6  MOSI0    --        --     --   VDDX    PERS/PPSS               Up  Port S I/O, TXD of SCI0
                                                                                      PS7  SCK0     --        --     --   VDDX
                         S12XS Family Reference Manual, Rev. 1.09  91  65  52        TEST   SS0     --        --     --   VDDX    PERS/PPSS               Up  Port S I/O, RXD of SCI1
                                                                                      PJ7     --    --        --     --   VDDX
                                                                   92  66  53         PJ6  KWJ7     --        --     --   N.A.    PERS/PPSS               Up  Port S I/O, TXD of SCI1
                                                                                     PM5   KWJ6     --        --     --   VDDX
                                                                   93  -   -         PM4   SCK0     --        --     --   VDDX    PERS/PPSS               Up  Port S I/O, MISO of SPI0
                                                                                           MOSI0    --        --     --   VDDX
                                                                   94  -   -         PM3                                  VDDX    PERS/PPSS               Up  Port S I/O, MOSI of SPI0
                                                                                     PM2                             --
                                                                   95  -   -                                         --   VDDX    PERS/PPSS               Up  Port S I/O, SCK of SPI0
                                                                                     PM1                                  VDDX
                                                                   96  -   -                                         --           PERS/PPSS               Up  Port S I/O, SS of SPI0
                                                                                     PM0                                  VDDX
                                                                   97  67  54                                        --           RESET pin DOWN Test input
                                                                                                                          VDDX
                                                                   98  68  -                                                      PERJ/PPSJ               Up  Port J I/O, interrupt

                                                                   99  69  -                                                      PERJ/PPSJ               Up  Port J I/O, interrupt

                                                                   100 70  55                                                     PERM/PPSM Disabled Port M I/O, SCK of SPI0

                                                                   101 71  56                                                     PERM/PPSM Disabled Port M I/O, MOSI of
                                                                                                                                                                        SPI0

                                                                   102 72  57              SS0    --        --                    PERM/PPSM Disabled Port M I/O, SS of SPI0             Device Overview S12XS Family

                                                                   103 73  58              MISO0  --        --                    PERM/PPSM Disabled Port M I/O, MISO of
                                                                                                                                                                        SPI0

                                                                   104 74  59              TXCAN0 TXD1      --                    PERM/PPSM Disabled Port M I/O, TX of CAN0,
                                                                                                                                                                        TXD of SCI1

                                                                   105 75  60              RXCAN0 RXD1      --                    PERM/PPSM Disabled Port M I/O, RX of CAN0,
                                                                                                                                                                        RXD of SCI1

39
40                                                                                                 Table 1-6. Pin-Out Summary1 (continued)                                                                              Device Overview S12XS Family

                                                                   Package Terminal                Function                                                           Internal Pull
                                                                                                                                                                        Resistor
                                                                                                                           Power
                                                                                                                           Supply                                                        Description

                                                                   LQFP QFP LQFP     Pin     2nd    3rd       4th    5th                                              CTRL  Reset
                                                                                            Func.  Func.     Func.  Func.                                                   State
                                                                   112 80  64

                                                                   106 76  61        VSSX1  --     --        --     --                                            --  --             --              --

                                                                   107 77  62        VDDX1  --     --        --     --                                            --  --             --              --

                                                                   108  -  -         PK7    --     --        --     --     VDDX                                       PUCR           Up  Port K I/O

                                                                   109 78  63        PP7    KWP7 PWM7        --     --     VDDX                                       PERP/PPSP Disabled Port P I/O, interrupt,
                                                                                                                                                                                                           PWM channel
                         S12XS Family Reference Manual, Rev. 1.09
                                                                   110  -  -         PP6    KWP6 PWM6        --     --     VDDX                                       PERP/PPSP Disabled Port P I/O, interrupt,
                                                                                                                                                                                                           PWM channel

                                                                   111 79  64        PP5    KWP5 PWM5        --     --     VDDX                                       PERP/PPSP Disabled Port P I/O, interrupt,
                                                                                                                                                                                                           PWM channel

                                                                   112 80  -         PP4    KWP4 PWM4        --     --     VDDX                                       PERP/PPSP Disabled Port P I/O, interrupt,
                                                                                                                                                                                                           PWM channel

                                                                   1 Table shows a superset of pin functions. Not all functions are available on all derivatives
                                                                   2 For compatibility to XE family
                                                                   3 VRL and VSSA share single pin on 64 package option

Freescale Semiconductor
1.2.3                                                                                                                              Device Overview S12XS Family

       Detailed Signal Descriptions

                                                   NOTE
          The pin list of the largest package version of each S12XS Family derivative
          gives the complete of interface signals that also exist on smaller package
          options, although some of them are not bonded out. For devices assembled
          in smaller packages all non-bonded out pins should be configured as outputs
          after reset in order to avoid current drawn from floating inputs. Refer to
          Table 1-6 for affected pins.

1.2.3.1 EXTAL, XTAL -- Oscillator Pins

EXTAL and XTAL are the crystal driver and external clock pins. On reset all the device clocks are derived
from the EXTAL input frequency. XTAL is the oscillator output.

1.2.3.2 RESET -- External Reset Pin

The RESET pin is an active low bidirectional control signal. It acts as an input to initialize the MCU to a
known start-up state. As an output it is driven low to indicate when any internal MCU reset source triggers.
The RESET pin has an internal pull-up device.

1.2.3.3 TEST -- Test Pin
This input only pin is reserved for factory test. This pin has a pull-down device.

                                                           NOTE
                  The TEST pin must be tied to VSS in all applications.

1.2.3.4 BKGD / MODC -- Background Debug and Mode Pin
The BKGD/MODC pin is used as a pseudo-open-drain pin for the background debug communication. It
is used as a MCU operating mode select pin during reset. The state of this pin is latched to the MODC bit
at the rising edge of RESET. The BKGD pin has an internal pull-up device.

1.2.3.5 PAD[15:0] / AN[15:0] -- Port AD Input Pins of ATD0

PAD[15:0] are general-purpose input or output pins and analog inputs AN[15:0] of the analog-to-digital
converter ATD0.

1.2.3.6 PA[7:0] -- Port A I/O Pins
PA[7:0] are general-purpose input or output pins.

1.2.3.7 PB[7:0] -- Port B I/O Pins
PB[7:0] are general-purpose input or output pins.

                         S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                            41
Device Overview S12XS Family

1.2.3.8 PE7 / ECLKX2 / XCLKS -- Port E I/O Pin 7
PE7 is a general-purpose input or output pin. ECLKX2 is a clock output of twice the internal bus
frequency. The XCLKS is an input signal which controls whether a crystal in combination with the internal
loop controlled Pierce oscillator is used or whether full swing Pierce oscillator/external clock circuitry is
used (refer to Section 1.9 Oscillator Configuration). An internal pull-up is enabled during reset.

1.2.3.9 PE[6:5] -- Port E I/O Pin 6-5
PE[6:5] are a general-purpose input or output pins.

1.2.3.10 PE4 / ECLK -- Port E I/O Pin 4
PE4 is a general-purpose input or output pin. It can be configured to output the internal bus clock ECLK.
ECLK can be used as a timing reference. The ECLK output has a programmable prescaler.

1.2.3.11 PE[3:2] -- Port E I/O Pin 3
PE[3:2] are a general-purpose input or output pins.

1.2.3.12 PE1 / IRQ -- Port E Input Pin 1
PE1 is a general-purpose input pin and the maskable interrupt request input that provides a means of
applying asynchronous interrupt requests. This will wake up the MCU from stop or wait mode.

1.2.3.13 PE0 / XIRQ -- Port E Input Pin 0
PE0 is a general-purpose input pin and the non-maskable interrupt request input that provides a means of
applying asynchronous interrupt requests. This will wake up the MCU from stop or wait mode. The XIRQ
interrupt is level sensitive and active low. As XIRQ is level sensitive, while this pin is low the MCU will
not enter STOP mode.

1.2.3.14 PH[7:0] / KWH[7:0] -- Port H I/O Pins
PH[7:0] are a general-purpose input or output pins. They can be configured as keypad wakeup inputs.

1.2.3.15 PJ[7:6] / KWJ[7:6] -- PORT J I/O Pins 7-6
PJ[7:6] are a general-purpose input or output pins. They can be configured as keypad wakeup inputs.

1.2.3.16 PJ[1:0] / KWJ[1:0] -- PORT J I/O Pins 1-0
PJ[1:0] are a general-purpose input or output pins. They can be configured as keypad wakeup inputs.

1.2.3.17 PK[7,5:0] -- Port K I/O Pins 7 and 5-0
PK[7,5:0] are a general-purpose input or output pins.

    S12XS Family Reference Manual, Rev. 1.09

42                                            Freescale Semiconductor
                                                                   Device Overview S12XS Family

1.2.3.18 PM[7:6] -- Port M I/O Pins 7-6
PM[7:6] are a general-purpose input or output pins.

1.2.3.19 PM5 / SCK0 -- Port M I/O Pin 5

PM5 is a general-purpose input or output pin. It can be configured as the serial clock pin SCK of the serial
peripheral interface 0 (SPI0).

1.2.3.20 PM4 / MOSI0 -- Port M I/O Pin 4

PM4 is a general-purpose input or output pin. It can be configured as the master output (during master
mode) or slave input pin (during slave mode) MOSI for the serial peripheral interface 0 (SPI0).

1.2.3.21 PM3 / SS0 -- Port M I/O Pin 3

PM3 is a general-purpose input or output pin. It can be configured as the slave select pin SS of the serial
peripheral interface 0 (SPI0).

1.2.3.22 PM2 / MISO0 -- Port M I/O Pin 2

PM2 is a general-purpose input or output pin. It can be configured as the master input (during master
mode) or slave output pin (during slave mode) MISO for the serial peripheral interface 0 (SPI0).

1.2.3.23 PM1 / TXCAN0 / TXD1 -- Port M I/O Pin 1

PM1 is a general-purpose input or output pin. It can be configured as the transmit pin TXCAN of the
scalable controller area network controller 0 (CAN0). It can be configured as the transmit pin TXD of
serial communication interface 1 (SCI1).

1.2.3.24 PM0 / RXCAN0 / RXD1 -- Port M I/O Pin 0

PM0 is a general-purpose input or output pin. It can be configured as the receive pin RXCAN of the
scalable controller area network controller 0 (CAN0). It can be configured as the receive pin RXD of serial
communication interface 1 (SCI1).

1.2.3.25 PP7 / KWP7 / PWM7 -- Port P I/O Pin 7

PP7 is a general-purpose input or output pin. It can be configured as keypad wakeup input. It can be
configured as pulse width modulator (PWM) channel 7 output or emergency shutdown input.

1.2.3.26 PP[6:3] / KWP[6:3] / PWM[6:3] -- Port P I/O Pins 6-3

PP[6:3] are a general-purpose input or output pins. They can be configured as keypad wakeup inputs. They
can be configured as pulse width modulator (PWM) channel 6-3 output.

                         S12XS Family Reference Manual, Rev. 1.09

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Device Overview S12XS Family

1.2.3.27 PP2 / KWP2 / PWM2 / TXD1 / IOC2 -- Port P I/O Pin 2
PP2 is a general-purpose input or output pin. It can be configured as a keypad wakeup input. It can be
configured as pulse width modulator (PWM) channel 2 output, TIM channel 2 or as the transmit pin TXD
of serial communication interface 1 (SCI1).

1.2.3.28 PP1 / KWP1 / PWM1 / IOC1 -- Port P I/O Pin 1
PP1 is a general-purpose input or output pin. It can be configured as a keypad wakeup input. It can be
configured as pulse width modulator (PWM) channel 1 output, TIM channel 1.

1.2.3.29 PP0 / KWP0 / PWM0 / RXD1 / IOC0 -- Port P I/O Pin 0
PP0 is a general-purpose input or output pin. It can be configured as a keypad wakeup input. It can be
configured as pulse width modulator (PWM) channel 0 output, TIM channel 0 or as the receive pin RXD
of serial communication interface 1 (SCI1).

1.2.3.30 PS7 / SS0 -- Port S I/O Pin 7
PS7 is a general-purpose input or output pin. It can be configured as the slave select pin SS of the serial
peripheral interface 0 (SPI0).

1.2.3.31 PS6 / SCK0 -- Port S I/O Pin 6
PS6 is a general-purpose input or output pin. It can be configured as the serial clock pin SCK of the serial
peripheral interface 0 (SPI0).

1.2.3.32 PS5 / MOSI0 -- Port S I/O Pin 5
PS5 is a general-purpose input or output pin. It can be configured as master output (during master mode)
or slave input pin (during slave mode) MOSI of the serial peripheral interface 0 (SPI0).

1.2.3.33 PS4 / MISO0 -- Port S I/O Pin 4
PS4 is a general-purpose input or output pin. It can be configured as master input (during master mode) or
slave output pin (during slave mode) MOSI of the serial peripheral interface 0 (SPI0).

1.2.3.34 PS3 / TXD1 -- Port S I/O Pin 3
PS3 is a general-purpose input or output pin. It can be configured as the transmit pin TXD of serial
communication interface 1 (SCI1).

1.2.3.35 PS2 / RXD1 -- Port S I/O Pin 2
PS2 is a general-purpose input or output pin. It can be configured as the receive pin RXD of serial
communication interface 1 (SCI1).

    S12XS Family Reference Manual, Rev. 1.09

44                                            Freescale Semiconductor
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1.2.3.36 PS1 / TXD0 -- Port S I/O Pin 1
PS1 is a general-purpose input or output pin. It can be configured as the transmit pin TXD of serial
communication interface 0 (SCI0).

1.2.3.37 PS0 / RXD0 -- Port S I/O Pin 0
PS0 is a general-purpose input or output pin. It can be configured as the receive pin RXD of serial
communication interface 0 (SCI0).

1.2.3.38 PT[7:6] / IOC[7:6] / PWM[7:6] -- Port T I/O Pins 7-6
PT[7:6] are general-purpose input or output pins. They can be configured as timer (TIM) channel 7-6 or
pulse width modulator (PWM) outputs 7-6

1.2.3.39 PT5 / IOC5 / VREG_API -- Port T I/O Pin 5
PT[5] is a general-purpose input or output pin. It can be configured as timer (TIM) channel 5, pulse width
modulator (PWM) output 5 or as the VREG_API signal output.

1.2.3.40 PT4 / IOC4 / PWM4 -- Port T I/O Pin 4
PT4 is a general-purpose input or output pin. It can be configured as timer (TIM) channel 4 or pulse width
modulator (PWM) output 4.

1.2.3.41 PT[3:0] / IOC[3:0] -- Port T I/O Pin [3:0]
PT[3:0] are a general-purpose input or output pins. They can be configured as timer (TIM) channels 3-0.

1.2.4 Power Supply Pins

S12XS Family power and ground pins are described below.
Because fast signal transitions place high, short-duration current demands on the power supply, use bypass
capacitors with high-frequency characteristics and place them as close to the MCU as possible.

                                                           NOTE
                  All VSS pins must be connected together in the application.

1.2.4.1 VDDX[2:1], VSSX[2:1] -- Power and Ground Pins for I/O Drivers
External power and ground for I/O drivers. Bypass requirements depend on how heavily the MCU pins are
loaded. All VDDX pins are connected together internally. All VSSX pins are connected together internally.

1.2.4.2 VDDR -- Power Pin for Internal Voltage Regulator
Power supply input to the internal voltage regulator.

                         S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                            45
Device Overview S12XS Family

1.2.4.3 VDD, VSS2, VSS3 -- Core Power Pins
The voltage supply of nominally 1.8 V is derived from the internal voltage regulator. The return current
path is through the VSS2 and VSS3 pins. No static external loading of these pins is permitted.

1.2.4.4 VDDF, VSS1 -- NVM Power Pins

The voltage supply of nominally 2.8 V is derived from the internal voltage regulator. The return current
path is through the VSS1 pin. No static external loading of these pins is permitted.

1.2.4.5 VDDA, VSSA -- Power Supply Pins for ATD and Voltage Regulator

These are the power supply and ground input pins for the analog-to-digital converters and the voltage
regulator.

1.2.4.6 VRH, VRL -- ATD Reference Voltage Input Pins
VRH and VRL are the reference voltage input pins for the analog-to-digital converter.

1.2.4.7 VDDPLL, VSSPLL -- Power Supply Pins for PLL

These pins provide operating voltage and ground for the oscillator and the phased-locked loop. The voltage
supply of nominally 1.8 V is derived from the internal voltage regulator. This allows the supply voltage to
the oscillator and PLL to be bypassed independently. This voltage is generated by the internal voltage
regulator. No static external loading of these pins is permitted.

                                       Table 1-7. Power and Ground Connection Summary

     Mnemonic    Nominal                      Description
                 Voltage
        VDDR              External power supply to internal voltage
                   5.0 V  regulator
     VDDX[2:1]            External power and ground, supply to pin
      VSSX[2:1]    5.0 V  drivers
                    0V
        VDDA       5.0 V  Operating voltage and ground for the
        VSSA        0V    analog-to-digital converters and the
                          reference for the internal voltage regulator,
          VRL       0V    allows the supply voltage to the A/D to be
         VRH       5.0 V  bypassed independently.
         VDD       1.8 V  Reference voltages for the analog-to-digital
    VSS1, VSS2,     0V    converter.
         VSS3
        VDDF       2.8 V  Internal power and ground generated by
                          internal regulator for the internal core.

                          Internal power and ground generated by
                          internal regulator for the internal NVM.

                 S12XS Family Reference Manual, Rev. 1.09

46                                                                       Freescale Semiconductor
Device Overview S12XS Family

                              Table 1-7. Power and Ground Connection Summary

    Mnemonic                  Nominal                      Description
                              Voltage
     VDDPLL                            Provides operating voltage and ground for
     VSSPLL                     1.8 V  the phased-locked loop. This allows the
                                 0V    supply voltage to the PLL to be bypassed
                                       independently. Internal power and ground
                                       generated by internal regulator.

                              S12XS Family Reference Manual, Rev. 1.09

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Device Overview S12XS Family

1.3 System Clock Description

The clock and reset generator module (CRG) provides the internal clock signals for the core and all
peripheral modules. Figure 1-6 shows the clock connections from the CRG to all modules.
Consult the S12XECRG section for details on clock generation.

                                                           NOTE
                  The XS family uses the XE family clock and reset generator module.
                  Therefore all CRG references are related to S12XECRG.

    SCI0 . . SCI 1

                               SPI0  CAN0  ATD0

                    Bus Clock                                             PIT
    EXTAL                                                                 TIM
                                                                          PIM
                                           Oscillator Clock              PWM

    XTAL  CRG
                  Core Clock

          RAM                  S12X                          FLASH

                                                      Figure 1-6. Clock Connections

The system clock can be supplied in several ways enabling a range of system operating frequencies to be
supported:

    The on-chip phase locked loop (PLL)
    the PLL self clocking
    the oscillator

                               S12XS Family Reference Manual, Rev. 1.09

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The clock generated by the PLL or oscillator provides the main system clock frequencies core clock and
bus clock. As shown in Figure 1-6, these system clocks are used throughout the MCU to drive the core,
the memories, and the peripherals.

The program Flash memory is supplied by the bus clock and the oscillator clock. The oscillator clock is
used as a time base to derive the program and erase times for the NVMs.

The CAN modules may be configured to have their clock sources derived either from the bus clock or
directly from the oscillator clock. This allows the user to select its clock based on the required jitter
performance.

In order to ensure the presence of the clock the MCU includes an on-chip clock monitor connected to the
output of the oscillator. The clock monitor can be configured to invoke the PLL self-clocking mode or to
generate a system reset if it is allowed to time out as a result of no oscillator clock being present.

In addition to the clock monitor, the MCU also provides a clock quality checker which performs a more
accurate check of the clock. The clock quality checker counts a predetermined number of clock edges
within a defined time window to insure that the clock is running. The checker can be invoked following
specific events such as on wake-up or clock monitor failure.

1.4 Modes of Operation

The MCU can operate in different modes. These are described in 1.4.1 Chip Configuration Summary.

The MCU can operate in different power modes to facilitate power saving when full system performance
is not required. These are described in 1.4.2 Power Modes.

Some modules feature a software programmable option to freeze the module status whilst the background
debug module is active to facilitate debugging. This is described in 1.4.3 Freeze Mode.

1.4.1 Chip Configuration Summary

The different modes and the security state of the MCU affect the debug features (enabled or disabled).

The operating mode out of reset is determined by the state of the MODC signal during reset (see Table 1-
8). The MODC bit in the MODE register shows the current operating mode and provides limited mode
switching during operation. The state of the MODC signal is latched into this bit on the rising edge of
RESET.

                                                            Table 1-8. Chip Modes

                                 Chip Modes   MODC
                         Normal single chip      1
                         Special single chip     0

1.4.1.1 Normal Single-Chip Mode

This mode is intended for normal device operation. The opcode from the on-chip memory is being
executed after reset (requires the reset vector to be programmed correctly). The processor program is
executed from internal memory.

                         S12XS Family Reference Manual, Rev. 1.09

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Device Overview S12XS Family

1.4.1.2 Special Single-Chip Mode

This mode is used for debugging single-chip operation, boot-strapping, or security related operations. The
background debug module BDM is active in this mode. The CPU executes a monitor program located in
an on-chip ROM. BDM firmware waits for additional serial commands through the BKGD pin.

1.4.2 Power Modes

The MCU features two main low-power modes. Consult the respective section for module specific
behavior in system stop, system pseudo stop, and system wait mode. An important source of information
about the clock system is the Clock and Reset Generator section (CRG).

1.4.2.1 System Stop Modes

The system stop modes are entered if the CPU executes the STOP instruction unless an NVM command
is active. Depending on the state of the PSTP bit in the CLKSEL register the MCU goes into pseudo stop
mode or full stop mode. Please refer to CRG section. Asserting RESET, XIRQ, IRQ or any other interrupt
that is not masked exits system stop modes. System stop modes can be exited by CPU activity, depending
on the configuration of the interrupt request.

If the CPU executes the STOP instruction whilst an NVM command is being processed, then the system
clocks continue running until NVM activity is completed. If a non-masked interrupt occurs within this time
then the system does not effectively enter stop mode although the STOP instruction has been executed.

1.4.2.2 Full Stop Mode

The oscillator is stopped in this mode. By default all clocks are switched off and all counters and dividers
remain frozen. The Autonomous Periodic Interrupt (API) and ATD module may be enabled to self wake
the device. A Fast wake up mode is available to allow the device to wake from Full Stop mode immediately
on the PLL internal clock without starting the oscillator clock.

1.4.2.3 Pseudo Stop Mode

In this mode the system clocks are stopped but the oscillator is still running and the real time interrupt
(RTI) and watchdog (COP), API and ATD modules may be enabled. Other peripherals are turned off. This
mode consumes more current than system stop mode but, as the oscillator continues to run, the full speed
wake up time from this mode is significantly shorter.

1.4.2.4 Wait Mode

This mode is entered when the CPU executes the WAI instruction. In this mode the CPU will not execute
instructions. The internal CPU clock is switched off. All peripherals can be active in system wait mode.
For further power consumption the peripherals can individually turn off their local clocks. Asserting
RESET, XIRQ, IRQ or any other interrupt that is not masked ends system wait mode.

    S12XS Family Reference Manual, Rev. 1.09

50                                            Freescale Semiconductor
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1.4.2.5 Run Mode
Although this is not a low-power mode, unused peripheral modules should not be enabled in order to save
power.

1.4.3 Freeze Mode

The timer module, pulse width modulator, analog-to-digital converters, and the periodic interrupt timer
provide a software programmable option to freeze the module status when the background debug module
is active. This is useful when debugging application software. For detailed description of the behavior of
the ATD, TIM, PWM, and PIT when the background debug module is active consult the corresponding
section.

1.5 Security

The MCU security mechanism prevents unauthorized access to the Flash memory. For a detailed
description of the security features refer to the S12XS9SEC section.

1.6 Resets and Interrupts

Consult the CPU12/CPU12X Reference Manual and the S12XINT section for information on exception
processing.

                                                           NOTE
                  When referring to the S12XINT section please be aware that the XS family
                  neither features an XGATE nor an MPU module.

1.6.1 Resets

Resets are explained in detail in the Clock Reset Generator (S12XECRG) section.

                                          Table 1-9. Reset Sources and Vector Locations

Vector Address           Reset Source             CCR              Local Enable
                                                  Mask

$FFFE                    Power-On Reset (POR)     None                        None
$FFFE                    Low Voltage Reset (LVR)  None                        None
$FFFE                                             None                        None
$FFFE                       External pin RESET    None                        None
$FFFC                      Illegal Address Reset  None             PLLCTL (CME, SCME)
$FFFA                       Clock monitor reset   None                 COP rate select
                           COP watchdog reset

1.6.2 Vectors

Table 1-10 lists all interrupt sources and vectors in the default order of priority. The interrupt module
(S12XINT) provides an interrupt vector base register (IVBR) to relocate the vectors. Associated with each

                         S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                  51
Device Overview S12XS Family

I-bit maskable service request is a configuration register. It selects if the service request is enabled and the
service request priority level.

                                       Table 1-10. Interrupt Vector Locations (Sheet 1 of 2)

Vector Address1               Interrupt Source       CCR       Local Enable            STOP WAIT
                     Unimplemented instruction trap  Mask                            Wake up Wake up
Vector base + $F8
Vector base+ $F6                       SWI           None             None           --   --
Vector base+ $F4                      XIRQ           None             None
Vector base+ $F2                       IRQ           X Bit            None           --   --
Vector base+ $F0             Real time interrupt      I bit    IRQCR (IRQEN)
                                                      I bit    CRGINT (RTIE)         Yes  Yes
Vector base+ $EE            TIM timer channel 0
Vector base + $EC           TIM timer channel 1                                      Yes  Yes
Vector base+ $EA            TIM timer channel 2
Vector base+ $E8            TIM timer channel 3                                       Refer to CRG
Vector base+ $E6            TIM timer channel 4                                      interrupt section
Vector base+ $E4            TIM timer channel 5
Vector base + $E2           TIM timer channel 6      I bit     TIE (C0I)             No   Yes
Vector base+ $E0            TIM timer channel 7
Vector base+ $DE             TIM timer overflow      I bit     TIE (C1I)             No   Yes
Vector base+ $DC   TIM Pulse accumulator A overflow
Vector base + $DA  TIM Pulse accumulator input edge  I bit     TIE (C2I)             No   Yes
Vector base + $D8
Vector base+ $D6                      SPI0           I bit     TIE (C3I)             No   Yes
                                      SCI0
Vector base + $D4                                    I bit     TIE (C4I)             No   Yes
                                      SCI1
Vector base + $D2                                    I bit     TIE (C5I)             No   Yes
Vector base + $D0                     ATD0
Vector base + $CE                                    I bit     TIE (C6I)             No   Yes
Vector base + $CC                     Port J
Vector base + $CA                    Port H          I bit     TIE (C7I)             No   Yes
Vector base + $C8
Vector base + $C6               CRG PLL lock         I bit     TSRC2 (TOF)           No   Yes

Vector base + $C4          CRG self-clock mode       I bit     PACTL (PAOVI)         No   Yes

Vector base + $C2                                    I bit     PACTL (PAI)           No   Yes
           to
                                                     I bit SPI0CR1 (SPIE, SPTIE)     No   Yes
Vector base + $BC
                                                     I bit     SCI0CR2               Yes  Yes

                                                             (TIE, TCIE, RIE, ILIE)

                                                     I bit     SCI1CR2               Yes  Yes

                                                             (TIE, TCIE, RIE, ILIE)

                                                     I bit     ATD0CTL2 (ASCIE)      Yes  Yes

                                                     Reserved

                                                     I bit     PIEJ (PIEJ7-PIEJ0)    Yes  Yes

                                                     I bit   PIEH (PIEH7-PIEH0)      Yes  Yes

                                                     Reserved

                                                     Reserved

                                                     I bit     CRGINT(LOCKIE)         Refer to CRG
                                                                                     interrupt section
                                                     I bit     CRGINT (SCMIE)
                                                                                      Refer to CRG
                                                                                     interrupt section

                                                     Reserved

                              S12XS Family Reference Manual, Rev. 1.09

52                                                                                   Freescale Semiconductor
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                                Table 1-10. Interrupt Vector Locations (Sheet 2 of 2)

Vector Address1                  Interrupt Source            CCR       Local Enable         STOP WAIT
                                                             Mask                         Wake up Wake up
Vector base + $BA               FLASH Fault Detect
Vector base + $B8                       FLASH                I bit FCNFG2 (SFDIE, DFDIE) No    No
Vector base + $B6
Vector base + $B4                  CAN0 wake-up              I bit     FCNFG (CCIE)       No   Yes
                                    CAN0 errors
                                                             I bit  CAN0RIER (WUPIE)      Yes  Yes

                                                             I bit     CAN0RIER (CSCIE,   No   Yes

                                                                          OVRIE)

Vector base + $B2               CAN0 receive                 I bit     CAN0RIER (RXFIE)   No   Yes

Vector base + $B0               CAN0 transmit                I bit CAN0TIER (TXEIE[2:0])  No   Yes

Vector base + $AE                                            Reserved
           to

Vector base + $90

Vector base + $8E               Port P Interrupt             I bit  PIEP (PIEP7-PIEP0)    Yes  Yes

Vector base+ $8C                PWM emergency shutdown       I bit     PWMSDN (PWMIE)     No   Yes

Vector base + $8A                                            Reserved
           to

Vector base + $82

Vector base + $80               Low-voltage interrupt (LVI)  I bit     VREGCTRL (LVIE)    No   Yes

Vector base + $7E Autonomous periodical interrupt (API)      I bit VREGAPICTRL (APIE)     Yes  Yes

Vector base + $7C        High Temperature Interrupt (HTI)    I bit     VREGHTCL (HTIE)    No   Yes

Vector base + $7A        Periodic interrupt timer channel 0  I bit     PITINTE (PINTE0)   No   Yes

Vector base + $78        Periodic interrupt timer channel 1  I bit     PITINTE (PINTE1)   No   Yes

Vector base + $76        Periodic interrupt timer channel 2  I bit     PITINTE (PINTE2)   No   Yes

Vector base + $74        Periodic interrupt timer channel 3  I bit     PITINTE (PINTE3)   No   Yes

Vector base + $72                                            Reserved
          to

Vector base + $40

Vector base + $3E               ATD0 Compare Interrupt       I bit  ATD0CTL2 (ACMPIE)     Yes  Yes

Vector base + $3C                                            Reserved
           to

Vector base + $14

Vector base + $12               System Call Interrupt (SYS)  --           None            --   --

   Vector base + $10            Spurious interrupt           --           None            --   --
1 16 bits vector address based

1.6.3 Effects of Reset

When a reset occurs, MCU registers and control bits are initialized. Refer to the respective block sections
for register reset states.

On each reset, the Flash module executes a reset sequence to load Flash configuration registers.

                                S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                             53
Device Overview S12XS Family

1.6.3.1 Flash Configuration Reset Sequence Phase

On each reset, the Flash module will hold CPU activity while loading Flash module registers from the
Flash memory. If double faults are detected in the reset phase, Flash module protection and security may
be active on leaving reset. This is explained in more detail in the Flash module section.

1.6.3.2 Reset While Flash Command Active

If a reset occurs while any Flash command is in progress, that command will be immediately aborted. The
state of the word being programmed or the sector/block being erased is not guaranteed.

1.6.3.3 I/O Pins
Refer to the PIM section for reset configurations of all peripheral module ports.

1.6.3.4 Memory
The RAM arrays are not initialized out of reset.

1.6.3.5 COP Configuration

The COP time-out rate bits CR[2:0] and the WCOP bit in the COPCTL register are loaded from the Flash
register FOPT. See Table 1-11 and Table 1-12 for coding. The FOPT register is loaded from the Flash
configuration field byte at global address $7FFF0E during the reset sequence.

If the MCU is secured the COP time-out rate is always set to the longest period (CR[2:0] = 111) after any
reset into Special Single Chip mode.

                                              Table 1-11. Initial COP Rate Configuration

       NV[2:0] in                                      CR[2:0] in
    FOPT Register                                 COPCTL Register

           000                                              111
           001                                              110
           010                                              101
           011                                              100
           100                                              011
           101                                              010
           110                                              001
           111                                              000

    Table 1-12. Initial WCOP Configuration

        NV[3] in                                        WCOP in
    FOPT Register                                 COPCTL Register

             1                                               0
             0                                               1

    S12XS Family Reference Manual, Rev. 1.09

54                                                                                 Freescale Semiconductor
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1.7 ATD0 Configuration

1.7.1 External Trigger Input Connection

The ATD module includes four external trigger inputs ETRIG0, ETRIG1, ETRIG2, and ETRIG3. The
external trigger allows the user to synchronize ATD conversion to external trigger events. Table 1-13
shows the connection of the external trigger inputs.

                                              Table 1-13. ATD0 External Trigger Sources

                         External Trigger                    Connectivity
                                Input
                                                 Pulse width modulator channel 1
                               ETRIG0            Pulse width modulator channel 3
                               ETRIG1      Periodic interrupt timer hardware trigger 0
                               ETRIG2      Periodic interrupt timer hardware trigger 1
                               ETRIG3

Consult the ATD section for information about the analog-to-digital converter module. References to
freeze mode are equivalent to active BDM mode.

1.7.2 ATD0 Channel[17] Connection

Further to the 16 externally available channels, ATD0 features an extra channel[17] that is connected to
the internal temperature sensor at device level. To access this channel ATD0 must use the channel encoding
SC:CD:CC:CB:CA = 1:0:0:0:1 in ATDCTL5. For more temperature sensor information, please refer to
1.8.1 Temperature Sensor Configuration.

1.8 VREG Configuration

The device must be configured with the internal voltage regulator enabled. Operation in conjunction with
an external voltage regulator is not supported.

The API trimming register APITR is loaded from the Flash IFR option field at global address 0x40_00F0
bits[5:0] during the reset sequence. Currently factory programming of this IFR range is not supported.

Read access to reserved VREG register space returns "0". Write accesses have no effect. This device does
not support access abort of reserved VREG register space.

1.8.1 Temperature Sensor Configuration

The VREG high temperature trimming register bits VREGHTTR[3:0] are loaded from the internal Flash
during the reset sequence. To use the high temperature interrupt within the specified limits (THTIA and
THTID) these bits must be loaded with 0x8. Currently factory programming is not supported.

The device temperature can be monitored on ATD0 channel[17]. The internal bandgap reference voltage
can also be mapped to ATD0 analog input channel[17]. The voltage regulator VSEL bit when set, maps
the bandgap and, when clear, maps the temperature sensor to ATD0 channel[17].

                         S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                                55
Device Overview S12XS Family

1.9 Oscillator Configuration

The XCLKS is an input signal which controls whether a crystal in combination with the internal loop
controlled (low power) Pierce oscillator is used or whether full swing Pierce oscillator/external clock
circuitry is used.

The XCLKS signal selects the oscillator configuration during reset low phase while a clock quality check
is ongoing. This is the case for:

    Power on reset or low-voltage reset
    Clock monitor reset
    Any reset while in self-clock mode or full stop mode

The selected oscillator configuration is frozen with the rising edge of the RESET pin in any of these above
described reset cases.

              EXTAL

    MCU                            C1

                             Crystal or
                         Ceramic Resonator

              XTAL

                         C2
                                     VSSPLL

    Figure 1-7. Loop Controlled Pierce Oscillator Connections (XCLKS = 1)

      EXTAL         RB            C1
    MCU       RS
                               Crystal or
        XTAL             Ceramic Resonator

              RB=1M ; RS specified by crystal vCe2ndor VSSPLL

    Figure 1-8. Full Swing Pierce Oscillator Connections (XCLKS = 0)

                 EXTAL                CMOS-Compatible
              MCU                     External Oscillator

                   XTAL  Not Connected

    Figure 1-9. External Clock Connections (XCLKS = 0)

              S12XS Family Reference Manual, Rev. 1.09

56                                                             Freescale Semiconductor
Chapter 2
Port Integration Module (S12XSPIMV1)

Revision History

Revision  Revision Date  Sections                                    Description of Changes
Number                   Affected  Changed PTTRR register description.

V01.03 23 Nov 2007

V01.04 02 Apr 2008                 Corrected reduced drive strength to 1/5
                                   Separated PE1,0 bit descriptions from other PE GPIO
V01.05 31 Mar 2009
                                   Corrected PERJ bit description
                                   Orthographical corrections

2.1 Introduction

2.1.1 Overview

The S12XS family Port Integration Module establishes the interface between the peripheral modules and
the I/O pins for all ports. It controls the electrical pin properties as well as the signal prioritization and
multiplexing on shared pins.

This document covers:
    Port A, B and K used as general purpose I/O
    Port E associated with the IRQ, XIRQ interrupt inputs
    Port T associated with 1 timer module
    Port S associated with 2 SCI module and 1 SPI module
    Port M associated with 1 MSCAN
    Port P connected to the PWM - inputs can be used as an external interrupt source
    Port H and J used as general purpose I/O - inputs can be used as an external interrupt source
    Port AD associated with one 16-channel ATD module

Most I/O pins can be configured by register bits to select data direction and drive strength, to enable and
select pull-up or pull-down devices.

                         S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                      57
Port Integration Module (S12XSPIMV1)

                                                           NOTE
                  This document assumes the availabitity of all features (112-pin package
                  option). Some functions are not available on lower pin count package
                  options. Refer to the pin-out summary section.

2.1.2 Features

The Port Integration Module includes these distinctive registers:
    Data and data direction registers for Ports A, B, E, K, T, S, M, P, H, J, and AD when used as
         general-purpose I/O
    Control registers to enable/disable pull-device and select pull-ups/pull-downs on Ports T, S, M, P,
         H, and J on per-pin basis
    Control registers to enable/disable pull-up devices on Port AD on per-pin basis
    Single control register to enable/disable pull-ups on Ports A, B, E, and K on per-port basis and on
         BKGD pin
    Control registers to enable/disable reduced output drive on Ports T, S, M, P, H, J, and AD on per-pin
         basis
    Single control register to enable/disable reduced output drive on Ports A, B, E, and K on per-port
         basis
    Control registers to enable/disable open-drain (wired-or) mode on Ports S, and M
    Interrupt flag register for pin interrupts on Ports P, H, and J
    Control register to configure IRQ pin operation
    Routing registers to support module port relocation
    Free-running clock outputs

A standard port pin has the following minimum features:
    Input/output selection
    5V output drive with two selectable drive strengths
    5V digital and analog input
    Input with selectable pull-up or pull-down device

Optional features supported on dedicated pins:
    Open drain for wired-or connections
    Interrupt inputs with glitch filtering

2.2 External Signal Description

This section lists and describes the signals that connect off-chip.

Table shows all the pins and their functions that are controlled by the Port Integration Module. Refer to
the device definition for the availability of the individual pins in the different package options.

    S12XS Family Reference Manual, Rev. 1.09

58                                            Freescale Semiconductor
                                                                          Port Integration Module (S12XSPIMV1)

                                                           NOTE
                  If there is more than one function associated with a pin, the priority is
                  indicated by the position in the table from top (highest priority) to bottom
                  (lowest priority)

                                             Table 2-1. Pin Functions and Priorities

Port Pin Name     Pin Function  I/O  Description                                                Pin Function
                   & Priority1                                                                   after Reset
-  BKGD              MODC 2      I MODC input during RESET
                      BKGD      I/O S12X_BDM communication pin                                      BKGD
A PA[7:0]              GPIO     I/O General purpose                                                  GPIO
                       GPIO     I/O General purpose                                                  GPIO
B PB[7:0]            XCLKS 2                                                                         GPIO
                     ECLKX2      I External clock selection input during RESET
E  PE[7]               GPIO     O Free-running clock at core clock rate (ECLK x 2)                   GPIO
                       GPIO     I/O General purpose
         PE[6:5]       ECLK     I/O General purpose
          PE[4]                 O Free-running clock at bus clock rate or programmable
                       GPIO
         PE[3:2]       GPIO           down-scaled bus clock
          PE[1]         IRQ     I/O General purpose
          PE[0]         GPI     I/O General purpose
K PK[7,5:0]            XIRQ
                        GPI      I Maskable level- or falling edge-sensitive interrupt
                       GPIO      I General-purpose
                                 I Non-maskable level-sensitive interrupt
                                 I General-purpose
                                I/O General purpose

                                S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                         59
Port Integration Module (S12XSPIMV1)

                Table 2-1. Pin Functions and Priorities (continued)

Port Pin Name   Pin Function          I/O  Description                                                       Pin Function
                 & Priority1                                                                                  after Reset
                     IOC7
    T  PT7         (PWM7)             I/O Timer Channel 7                                                    GPIO
                     GPIO             I/O Pulse Width Modulator channel 7; emergency shut-down               GPIO
       PT6           IOC6             I/O General purpose
                   (PWM6)             I/O Timer Channel 6
       PT5           GPIO             O Pulse Width Modulator channel 6
                     IOC5             I/O General purpose
       PT4         (PWM5)             I/O Timer Channel 5
                 VREG_API             O Pulse Width Modulator channel 5
       PT[3:0]       GPIO             O VREG Autonomous Periodical Interrupt Clock
                     IOC4             I/O General purpose
S      PS7         (PWM4)             I/O Timer Channel 4
                     GPIO             O Pulse Width Modulatort channel 4
       PS6         IOC[3:0]           I/O General purpose
       PS5           GPIO             I/O Timer Channel 3 - 0
       PS4            SS0             I/O General purpose
       PS3                            I/O Serial Peripheral Interface 0 slave select output in master mode,
       PS2           GPIO
       PS1           SCK0                   input in slave mode or master mode.
       PS0           GPIO             I/O General purpose
                    MOSI0             I/O Serial Peripheral Interface 0 serial clock pin
                     GPIO             I/O General purpose
                    MISO0             I/O Serial Peripheral Interface 0 master out/slave in pin
                     GPIO             I/O General purpose
                     TXD1             I/O Serial Peripheral Interface 0 master in/slave out pin
                     GPIO             I/O General purpose
                     RXD1             O Serial Communication Interface 1 transmit pin
                     GPIO             I/O General purpose
                     TXD0
                     GPIO              I Serial Communication Interface 1 receive pin
                     RXD0             I/O General purpose
                     GPIO             O Serial Communication Interface 0 transmit pin
                                      I/O General purpose

                                       I Serial Communication Interface 0 receive pin
                                      I/O General purpose

                                      S12XS Family Reference Manual, Rev. 1.09

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                         Table 2-1. Pin Functions and Priorities (continued)

Port Pin Name     Pin Function  I/O  Description                                                       Pin Function
M PM[7:6]         & Priority1                                                                          after Reset
             PM5       GPIO
             PM4      (SCK0)    I/O General purpose                                                    GPIO
             PM3       GPIO     I/O Serial Peripheral Interface 0 serial clock pin
                     (MOSI0)    I/O General purpose
             PM2       GPIO     I/O Serial Peripheral Interface 0 master out/slave in pin
             PM1       (SS0)    I/O General purpose
                                I/O Serial Peripheral Interface 0 slave select output in master mode,
             PM0       GPIO
                     (MISO0)          input in slave mode or master mode.
                                I/O General purpose
                       GPIO     I/O Serial Peripheral Interface 0 master in/slave out pin
                     TXCAN0     I/O General purpose
                      (TXD1)    O MSCAN0 transmit pin
                                O Serial Communication Interface 1 transmit pin
                       GPIO     I/O General purpose
                     RXCAN0
                      (RXD1)     I MSCAN0 receive pin
                                 I Serial Communication Interface 1 transmit pin
                       GPIO     I/O General purpose

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Port Integration Module (S12XSPIMV1)

                      Table 2-1. Pin Functions and Priorities (continued)

Port Pin Name   Pin Function          I/O                      Description                      Pin Function
                 & Priority1                                                                     after Reset

P      PP7      PWM7                  I/O Pulse Width Modulator channel 7; emergency shut-down       GPIO

                GPIO/KWP7 I/O General purpose; with interrupt                                        GPIO
                                                                                                     GPIO
       PP[6:3]  PWM[6:3]              O Pulse Width Modulator channel 6 - 3                          GPIO

                GPIO/KWP[6:3] I/O General purpose; with interrupt

       PP2      PWM2                  O Pulse Width Modulator channel 2

                (IOC2)                I/O Timer Channel 2

                (TXD1)                O Serial Communication Interface 1 transmit pin

                GPIO/KWP2 I/O General purpose; with interrupt

       PP1      PWM1                  O Pulse Width Modulator channel 1

                (IOC1)                I/O Timer Channel 1

                GPIO/KWP1 I/O General purpose; with interrupt

       PP0      PWM0                  O Pulse Width Modulator channel 0

                (IOC0)                I/O Timer Channel 0

                (RXD1)                I Serial Communication Interface 1 transmit pin

                GPIO/KWP0 I/O General purpose; with interrupt

H PH[7:0] GPIO/KWH[7:0] I/O General purpose; with interrupt

    J  PJ[7:6]  GPIO/KWJ[7:6] I/O General purpose; with interrupt

       PJ[1:0] GPIO/KWJ[1:0] I/O General purpose; with interrupt

AD PAD[15:0]    GPIO                  I/O General purpose

                AN[15:0]              I ATD analog

1 Signals in brackets denote alternative module routing pins.
2 Function active when RESET asserted.

2.3 Memory Map and Register Definition

This section provides a detailed description of all Port Integration Module registers.

                                      S12XS Family Reference Manual, Rev. 1.09

62                                                                                      Freescale Semiconductor
                                                                                    Port Integration Module (S12XSPIMV1)

2.3.1 Memory Map

Table 2-2 shows the register map of the Port Integration Module.

                                                       Table 2-2. Block Memory Map

Port  Offset or                          Register                                   Access Reset Value Section/Page
      Address

A 0x0000 PORTA--Port A Data Register                                                R/W   0x00        2.3.3/2-73
B                                                                                                     2.3.4/2-73
                                                                                    R/W   0x00        2.3.5/2-74
        0x0001 PORTB--Port B Data Register                                                            2.3.6/2-74
                                                                                                      2.3.7/2-75
      0x0002 DDRA--Port A Data Direction Register                                   R/W   0x00

      0x0003 DDRB--Port B Data Direction Register                                   R/W   0x00

      0x0004     PIM Reserved                                                       R     0x00
          :

      0x0007

E 0x0008 PORTE--Port E Data Register                                                R/W1  0x00        2.3.8/2-75
                                                                                    R/W1  0x00        2.3.9/2-76
      0x0009     DDRE--Port E Data Direction Register
                 Non-PIM address range2                                                -    -               -
      0x000A
          :

      0x000B

A 0x000C PUCR--Pull-up Control Register                                             R/W1  0xD0        2.3.10/2-77
B                                                                                   R/W1  0x00        2.3.11/2-78
E 0x000D RDRIV--Reduced Drive Register
K                                                                                      -     -               -

      0x000E     Non-PIM address range2
          :

      0x001B

E 0x001C ECLKCTL--ECLK Control Register                                             R/W1 0b3100_0000  2.3.12/2-79
                                                                                                      2.3.13/2-80
      0x001D PIM Reserved                                                             R   0x00        2.3.14/2-81
                                                                                    R/W1  0x40        2.3.15/2-81
      0x001E IRQCR--IRQ Control Register
                                                                                                             -
      0x001F     PIM Reserved                                                       R     0x00
                 Non-PIM address range2
      0x0020                                                                        -     -
          :

      0x0031

K 0x0032 PORTK--Port K Data Register                                                R/W   0x00        2.3.16/2-82

      0x0033     DDRK--Port K Data Direction Register                               R/W   0x00        2.3.17/2-82
                 Non-PIM address range2
      0x0034                                                                        -     -           -
          :

      0x023F

                               S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                                  63
Port Integration Module (S12XSPIMV1)

                                      Table 2-2. Block Memory Map (continued)

Port  Offset or                       Register                                  Access Reset Value Section/Page
      Address

T 0x0240 PTT--Port T Data Register                                              R/W  0x00  2.3.18/2-83
        0x0241 PTIT--Port T Input Register
        0x0242 DDRT--Port T Data Direction Register                             R    4     2.3.19/2-84
        0x0243 RDRT--Port T Reduced Drive Register
        0x0244 PERT--Port T Pull Device Enable Register                         R/W  0x00  2.3.20/2-85
        0x0245 PPST--Port T Polarity Select Register
        0x0246 PIM Reserved                                                     R/W  0x00  2.3.21/2-85
        0x0247 Port T Routing Register
                                                                                R/W  0x00  2.3.22/2-86
S 0x0248 PTS--Port S Data Register
        0x0249 PTIS--Port S Input Register                                      R/W  0x00  2.3.23/2-86
        0x024A DDRS--Port S Data Direction Register
        0x024B RDRS--Port S Reduced Drive Register                              R    0x00  2.3.24/2-87
        0x024C PERS--Port S Pull Device Enable Register
        0x024D PTPS--Port S Polarity Select Register                            R/W  0x00  2.3.25/2-87
        0x024E WOMS--Port S Wired-Or Mode Register
        0x024F PIM Reserved                                                     R/W  0x00  2.3.26/2-89

M 0x0250 PTM--Port M Data Register                                              R    4     2.3.27/2-90
        0x0251 PTIM--Port M Input Register
        0x0252 DDRM--Port M Data Direction Register                             R/W  0x00  2.3.28/2-91
        0x0253 RDRM--Port M Reduced Drive Register
        0x0254 PERM--Port M Pull Device Enable Register                         R/W  0x00  2.3.29/2-92
        0x0255 PPSM--Port M Polarity Select Register
        0x0256 WOMM--Port M Wired-Or Mode Register                              R/W  0xFF  2.3.30/2-92
        0x0257 MODRR--Module Routing Register
                                                                                R/W  0x00  2.3.31/2-93
P 0x0258 PTP--Port P Data Register
        0x0259 PTIP--Port P Input Register                                      R/W  0x00  2.3.32/2-93
        0x025A DDRP--Port P Data Direction Register
        0x025B RDRP--Port P Reduced Drive Register                              R    0x00  2.3.33/2-94
        0x025C PERP--Port P Pull Device Enable Register
        0x025D PTPP--Port P Polarity Select Register                            R/W  0x00  2.3.34/2-94
        0x025E PIEP--Port P Interrupt Enable Register
        0x025F PIFP--Port P Interrupt Flag Register                             R    4     2.3.35/2-96

                                                                                R/W  0x00  2.3.36/2-96

                                                                                R/W  0x00  2.3.37/2-97

                                                                                R/W  0x00  2.3.38/2-98

                                                                                R/W  0x00  2.3.39/2-98

                                                                                R/W  0x00  2.3.40/2-99

                                                                                R/W  0x00  2.3.41/2-99

                                                                                R/W  0x00  2.3.42/2-100

                                                                                R    4     2.3.43/2-102

                                                                                R/W  0x00  2.3.44/2-103

                                                                                R/W  0x00  2.3.45/2-104

                                                                                R/W  0x00  2.3.46/2-104

                                                                                R/W  0x00  2.3.47/2-105

                                                                                R/W  0x00  2.3.48/2-105

                                                                                R/W  0x00  2.3.49/2-106

                                      S12XS Family Reference Manual, Rev. 1.09

64                                                                                   Freescale Semiconductor
                                                                                             Port Integration Module (S12XSPIMV1)

                           Table 2-2. Block Memory Map (continued)

Port  Offset or                           Register                   Access Reset Value Section/Page
      Address

H 0x0260 PTH--Port H Data Register                                                           R/W  0x00  2.3.50/2-106
                                                                                                        2.3.51/2-107
      0x0261 PTIH--Port H Input Register                                                     R       4  2.3.52/2-107
                                                                                                        2.3.53/2-108
      0x0262 DDRH--Port H Data Direction Register                                            R/W  0x00  2.3.54/2-108
                                                                                                  0x00  2.3.55/2-109
      0x0263 RDRH--Port H Reduced Drive Register                                             R/W  0x00  2.3.56/2-109
                                                                                                  0x00  2.3.57/2-110
      0x0264 PERH--Port H Pull Device Enable Register                                        R/W  0x00  2.3.58/2-110
                                                                                                  0x00  2.3.59/2-111
      0x0265 PPSH--Port H Polarity Select Register                                           R/W  0x00  2.3.60/2-111
                                                                                                        2.3.61/2-112
      0x0266 PIEH--Port H Interrupt Enable Register                                          R/W     4  2.3.62/2-112
                                                                                                        2.3.63/2-113
      0x0267 PIFH--Port H Interrupt Flag Register                                            R/W  0x00  2.3.64/2-113
                                                                                                  0x00  2.3.65/2-114
J 0x0268 PTJ--Port J Data Register                                                           R/W  0xFF  2.3.66/2-114
                                                                                                  0x00  2.3.67/2-115
      0x0269 PTIJ--Port J Input Register                                                     R    0x00  2.3.68/2-115
                                                                                                  0x00  2.3.69/2-116
      0x026A DDRJ--Port J Data Direction Register                                            R/W  0x00  2.3.70/2-116
                                                                                                  0x00  2.3.71/2-117
      0x026B RDRJ--Port J Reduced Drive Register                                             R/W  0x00  2.3.72/2-117
                                                                                                  0x00  2.3.73/2-118
      0x026C PERJ--Port J Pull Device Enable Register                                        R/W  0x00  2.3.74/2-118
                                                                                                  0x00
      0x026D PPSJ--Port J Polarity Select Register                                           R/W  0x00
                                                                                                  0x00
      0x026E PIEJ--Port J Interrupt Enable Register                                          R/W  0x00

      0x026F PIFJ--Port J Interrupt Flag Register                                            R/W

AD 0x0270 PT0AD0--Port AD0 Data Register 0                                                   R/W

      0x0271 PT1AD0--Port AD0 Data Register 1                                                R/W

      0x0272 DDR0AD0--Port AD0 Data Direction Register 0                                     R/W

      0x0273 DDR1AD0--Port AD0 Data Direction Register 1                                     R/W

      0x0274 RDR0AD0--Port AD0 Reduced Drive Register 0                                      R/W

      0x0275 RDR1AD0--Port AD0 Reduced Drive Register 1                                      R/W

      0x0276 PER0AD0--Port AD0 Pull Up Enable Register 0                                     R/W

      0x0277 PER1AD0--Port AD0 Pull Up Enable Register 1                                     R/W

      0x0278 PIM Reserved                                                                    R

      :

      0x027F

1 Write access not applicable for one or more register bits. Refer to register description.
2 Refer to memory map in SoC Guide to determine related module.
3 Mode dependent.
4 Read always returns logic level on pins.

                           S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                                 65
Port Integration Module (S12XSPIMV1)

Register    Bit 7  6                  5         4     3                             2      1   Bit 0
Name                                                                             PA2    PA1    PA0
                                                                                  PB2    PB1    PB0
0x0000 R    PA7    PA6                PA5       PA4   PA3                       DDRA2  DDRA1  DDRA0
                                                                                DDRB2  DDRB1  DDRB0
PORTA W
                                                                                    0      0      0
0x0001 R    PB7    PB6                PB5       PB4   PB3                           0      0      0
                                                                                    0      0      0
PORTB W                                                                             0      0      0
                                                                                  PE2    PE1    PE0
0x0002 R           DDRA6              DDRA5  DDRA4    DDRA3                     DDRE2      0      0
DDRA W DDRA7
                                                                                    0  PUPBE  PUPAE
0x0003 R           DDRB6              DDRB5  DDRB4    DDRB3                         0  RDPB    RDPA
DDRB W DDRB7

0x0004 R    0      0                  0         0     0

Reserved W

0x0005 R    0      0                  0         0     0

Reserved W

0x0006 R    0      0                  0         0     0

Reserved W

0x0007 R    0      0                  0         0     0

Reserved W

0x0008 R    PE7    PE6                PE5       PE4   PE3

PORTE W

0x0009 R           DDRE6              DDRE5  DDRE4    DDRE3
DDRE W DDRE7

0x000A R                                     Non-PIM Address Range
0x000B W
Non-PIM
Address
Range

0x000C R                              0               0
    PUCR W PUPKE   BKPUE                     PUPEE

0x000D R           0                  0               0
RDRIV W RDPK                                    RDPE

0x000E R                                    Non-PIM Address Range
0x001B W
Non-PIM
Address
Range

                   = Unimplemented or Reserved

                                      S12XS Family Reference Manual, Rev. 1.09

66                                                                                     Freescale Semiconductor
                                                                            Port Integration Module (S12XSPIMV1)

Register           Bit 7       6     5                    4      3              2       1    Bit 0
  Name            NECLK   NCLKX2  DIV16                EDIV4  EDIV3         EDIV2   EDIV1   EDIV0

0x001C R                                                                       0       0       0
ECLKCTL W                                                                       0       0       0
                                                                                0       0       0
0x001D R          0       0       0                    0      0
                                                                              PK2     PK1     PK0
Reserved W                                                                  DDRK2   DDRK1   DDRK0

0x001E R                          0                    0      0              PTT2    PTT1    PTT0
IRQCR W IRQE              IRQEN                                              PTIT2   PTIT1   PTIT0
                                                                            DDRT2   DDRT1   DDRT0
0x001F R          0       0       0                    0      0             RDRT2   RDRT1   RDRT0
                                                                            PERT2   PERT1   PERT0
               W                                                            PPST2   PPST1   PPST0
Reserved

0x0020 R                                Non-PIM Address Range
0x0031 W
Non-PIM
Address
Range

0x0032 R          PK7     0       PK5                  PK4    PK3

PORTK W

0x0033 R                  0
DDRK W DDRK7                      DDRK5  DDRK4                DDRK3

0x0034 R                                Non-PIM Address Range
0x023F W
Non-PIM
Address
Range

0x0240 R          PTT7    PTT6    PTT5                 PTT4   PTT3
  PTT W

0x0241 R          PTIT7   PTIT6   PTIT5                PTIT4  PTIT3
PTIT W

0x0242 R                  DDRT6   DDRT5  DDRT4                DDRT3
DDRT W DDRT7

0x0243 R                  RDRT6   RDRT5  RDRT4                RDRT3
RDRT W RDRT7

0x0244 R                  PERT6   PERT5  PERT4                PERT3
PERT W PERT7

0x0245 R                  PPST6   PPST5  PPST4                PPST3
PPST W PPST7

                          = Unimplemented or Reserved

                                  S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                             67
Port Integration Module (S12XSPIMV1)

Register    Bit 7  6                  5         4          3                         2       1    Bit 0
Name                                                      0                         0       0       0
                                                           0
0x0246 R    0      0                  0         0                               PTTRR2  PTTRR1  PTTRR0
                                                        PTS3                      PTS2    PTS1    PTS0
Reserved W                                              PTIS3                    PTIS2   PTIS1   PTIS0

0x0247 R           PTTRR6             PTTRR5  PTTRR4   DDRS3                    DDRS2   DDRS1   DDRS0
PTTRR W PTTRR7                                         RDRS3                    RDRS2   RDRS1   RDRS0
                                                       PERS3                    PERS2   PERS1   PERS0
0x0248 R    PTS7   PTS6               PTS5      PTS4   PPSS3                     PPSS2   PPSS1   PPSS0
  PTS W                                                WOMS3                    WOMS2   WOMS1   WOMS0

0x0249 R    PTIS7  PTIS6              PTIS5     PTIS4      0                         0       0       0
PTIS W
                                                        PTM3                     PTM2    PTM1    PTM0
0x024A R           DDRS6              DDRS5   DDRS4     PTIM3                    PTIM2   PTIM1   PTIM0
DDRS W DDRS7
                                                       DDRM3                    DDRM2   DDRM1   DDRM0
0x024B R           RDRS6              RDRS5   RDRS4    RDRM3                    RDRM2   RDRM1   RDRM0
RDRS W RDRS7                                           PERM3                    PERM2   PERM1   PERM0
                                                       PPSM3                    PPSM2   PPSM1   PPSM0
0x024C R           PERS6              PERS5   PERS4
PERS W PERS7

0x024D R           PPSS6              PPSS5   PPSS4
PPSS W PPSS7

0x024E R           WOMS6              WOMS5   WOMS4
WOMS W WOMS7

0x024F R    0      0                  0         0

Reserved W

0x0250 R    PTM7   PTM6               PTM5      PTM4
PTM W

0x0251 R PTIM7     PTIM6              PTIM5   PTIM4
PTIM W

0x0252 R           DDRM6              DDRM5   DDRM4
DDRM W DDRM7

0x0253 R           RDRM6              RDRM5   RDRM4
RDRM W RDRM7

0x0254 R           PERM6              PERM5   PERM4
PERM W PERM7

0x0255 R           PPSM6              PPSM5   PPSM4
PPSM W PPSM7

                   = Unimplemented or Reserved

                                      S12XS Family Reference Manual, Rev. 1.09

68                                                                                      Freescale Semiconductor
                                                                          Port Integration Module (S12XSPIMV1)

Register  Bit 7          6       5                    4  3                     2       1    Bit 0
Name                                                                     WOMM2   WOMM1   WOMM0

0x0256 R                 WOMM6   WOMM5  WOMM4            WOMM3                 0       0       0
WOMM W WOMM7
                                                                            PTP2    PTP1    PTP0
0x0257 R                 MODRR6     0   MODRR4              0              PTIP2   PTIP1   PTIP0
MODRR W MODRR7                            PTP4
                                 PTP5     PTIP4          PTP3             DDRP2   DDRP1   DDRP0
0x0258 R  PTP7           PTP6    PTIP5                   PTIP3            RDRP2   RDRP1   RDRP0
  PTP W                                                                   PERP2   PERP1   PERP0
                                                                           PPSP2   PPSP1   PPSP0
0x0259 R  PTIP7          PTIP6                                             PIEP2   PIEP1   PIEP0
PTIP W                                                                    PIFP2   PIFP1   PIFP0
                                                                            PTH2    PTH1    PTH0
0x025A R                 DDRP6   DDRP5  DDRP4            DDRP3             PTIH2   PTIH1   PTIH0
DDRP W DDRP7             RDRP6   RDRP5  RDRP4            RDRP3
0x025B R                 PERP6   PERP5  PERP4            PERP3            DDRH2   DDRH1   DDRH0
RDRP W RDRP7                                                              RDRH2   RDRH1   RDRH0
0x025C R                                                                  PERH2   PERH1   PERH0
PERP W PERP7

0x025D R                 PPSP6   PPSP5  PPSP4            PPSP3
PPSP W PPSP7            PIEP6   PIEP5  PIEP4            PIEP3
                         PIFP6   PIFP5  PIFP4            PIFP3
0x025E R
PIEP W PIEP7

0x025F R  PIFP7
PIFP W

0x0260 R  PTH7            PTH6    PTH5   PTH4             PTH3
PTH W                   PTIH6   PTIH5  PTIH4            PTIH3

0x0261 R PTIH7           DDRH6   DDRH5  DDRH4            DDRH3
PTIH W

0x0262 R
DDRH W DDRH7

0x0263 R                 RDRH6   RDRH5  RDRH4            RDRH3
RDRH W RDRH7                                             PERH3

0x0264 R                 PERH6   PERH5  PERH4
PERH W PERH7

                         = Unimplemented or Reserved

                                S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                            69
Port Integration Module (S12XSPIMV1)

Register     Bit 7      6                 5        4        3                       2        1     Bit 0
Name       PPSH7   PPSH6             PPSH5    PPSH4    PPSH3                   PPSH2    PPSH1    PPSH0

0x0265 R
PPSH W

0x0266 R            PIEH6             PIEH5    PIEH4    PIEH3                   PIEH2    PIEH1    PIEH0
PIEH W PIEH7

0x0267 R            PIFH6             PIFH5    PIFH4    PIFH3                   PIFH2    PIFH1    PIFH0
PIFH W PIFH7

0x0268 R                              0        0        0                       0
    PTJ W PTJ7      PTJ6                                                                 PTJ1     PTJ0

0x0269 R PTIJ7      PTIJ6             0        0        0                       0        PTIJ1    PTIJ0

    PTIJ W

0x026A R                              0        0        0                       0
    DDRJ W DDRJ7    DDRJ6                                                                DDRJ1    DDRJ0

0x026B R                              0        0        0                       0
    RDRJ W RDRJ7    RDRJ6                                                                RDRJ1    RDRJ0

0x026C R                              0        0        0                       0
    PERJ W PERJ7    PERJ6                                                                PERJ1    PERJ0

0x026D R                              0        0        0                       0
    PPSJ W PPSJ7    PPSJ6                                                                PPSJ1    PPSJ0

0x026E R                              0        0        0                       0
    PIEJ W PIEJ7    PIEJ6                                                                PIEJ1    PIEJ0

0x026F R                              0        0        0                       0
    PIFJ W PIFJ7    PIFJ6                                                                PIFJ1    PIFJ0

0x0270 R            PT0AD06           PT0AD05  PT0AD04  PT0AD03                 PT0AD02  PT0AD01  PT0AD00
PT0AD0 W PT0AD07

0x0271 R            PT1AD06           PT1AD05  PT1AD04  PT1AD03                 PT1AD02  PT1AD01  PT1AD00
PT1AD0 W PT1AD07

  0x0272 R
DDR0AD0 W DDR0AD07 DDR0AD06 DDR0AD05 DDR0AD04 DDR0AD03 DDR0AD02 DDR0AD01 DDR0AD00

  0x0273 R
DDR1AD0 W DDR1AD07 DDR1AD06 DDR1AD05 DDR1AD04 DDR1AD03 DDR1AD02 DDR1AD01 DDR1AD00

  0x0274 R
RDR0AD0 W RDR0AD07 RDR0AD06 RDR0AD05 RDR0AD04 RDR0AD03 RDR0AD02 RDR0AD01 RDR0AD00

                                       = Unimplemented or Reserved

                                      S12XS Family Reference Manual, Rev. 1.09

70                                                                                       Freescale Semiconductor
                                                                      Port Integration Module (S12XSPIMV1)

Register    Bit 7        6  5                         4  3            2  1  Bit 0
Name

  0x0275 R
RDR1AD0 W RDR1AD07 RDR1AD06 RDR1AD05 RDR1AD04 RDR1AD03 RDR1AD02 RDR1AD01 RDR1AD00

0x0276 R
PER0AD0 W PER0AD07 PER0AD06 PER0AD05 PER0AD04 PER0AD03 PER0AD02 PER0AD01 PER0AD00

0x0277 R
PER1AD0 W PER1AD07 PER1AD06 PER1AD05 PER1AD04 PER1AD03 PER1AD02 PER1AD01 PER1AD00

0x0278 R    0            0  0                         0  0            0  0  0

Reserved W

0x0279 R    0            0  0                         0  0            0  0  0

Reserved W

0x027A R    0            0  0                         0  0            0  0  0

Reserved W

0x027B R    0            0  0                         0  0            0  0  0

Reserved W

0x027C R    0            0  0                         0  0            0  0  0

Reserved W

0x027D R    0            0  0                         0  0            0  0  0

Reserved W

0x027E R    0            0  0                         0  0            0  0  0

Reserved W

0x027F R    0            0  0                         0  0            0  0  0

Reserved W

                         = Unimplemented or Reserved

2.3.2 Register Descriptions

The following table summarizes the effect of the various configuration bits, i.e. data direction (DDR),
output level (IO), reduced drive (RDR), pull enable (PE), pull select (PS) on the pin function and pull
device activity.

The configuration bit PS is used for two purposes:
    1. Configure the sensitive interrupt edge (rising or falling), if interrupt enabled.
    2. Select either a pull-up or pull-down device if PE is active.

                            S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                                  71
Port Integration Module (S12XSPIMV1)

                                          Table 2-3. Pin Configuration Summary

    DDR  IO  RDR  PE                      PS1  IE2         Function                  Pull Device    Interrupt
                                                                                    Disabled      Disabled
    0    x   x    0                       x    0    Input                           Pull Up       Disabled
                                                                                    Pull Down     Disabled
    0    x   x    1                       0    0    Input                           Disabled      Falling edge
                                                                                    Disabled      Rising edge
    0    x   x    1                       1    0    Input                           Pull Up       Falling edge
                                                                                    Pull Down     Rising edge
    0    x   x    0                       0    1    Input                           Disabled      Disabled
                                                                                    Disabled      Disabled
    0    x   x    0                       1    1    Input                           Disabled      Disabled
                                                                                    Disabled      Disabled
    0    x   x    1                       0    1    Input                           Disabled      Falling edge
                                                                                    Disabled      Rising edge
    0    x   x    1                       1    1    Input                           Disabled      Falling edge
                                                                                    Disabled      Rising edge
    1    0   0    x                       x    0    Output, full drive to 0

    1    1   0    x                       x    0    Output, full drive to 1

    1    0   1    x                       x    0    Output, reduced drive to 0

    1    1   1    x                       x    0    Output, reduced drive to 1

    1    0   0    x                       0    1    Output, full drive to 0

    1    1   0    x                       1    1    Output, full drive to 1

    1    0   1    x                       0    1    Output, reduced drive to 0

    1    1   1    x                       1    1    Output, reduced drive to 1

1 Always "0" on Port A, B, E, K, and AD.
2 Applicable only on Port P, H, and J.

                                                      NOTE
             All register bits in this module are completely synchronous to internal
             clocks during a register read.

                                                      NOTE
             Figures of port data registers also display the alternative functions if
             applicable on the related pin as defined in Table . Names in brackets denote
             the availability of the function when using a specific routing option.

                                                      NOTE
             Figures of module routing registers also display the module instance or
             module channel associated with the related routing bit.

                                          S12XS Family Reference Manual, Rev. 1.09

72                                                                                  Freescale Semiconductor
                                                                                         Port Integration Module (S12XSPIMV1)

2.3.3 Port A Data Register (PORTA)

Address 0x0000 (PRR)                                                                          Access: User read/write1

       7                 6    5    4    3                                                2    1    0

R

       PA7               PA6  PA5  PA4  PA3                                              PA2  PA1  PA0

W

Reset  0                 0    0    0    0                                                0    0    0

                                               Figure 2-1. Port A Data Register (PORTA)
1 Read: Anytime. The data source depends on the data direction value.

   Write: Anytime.

Field                              Table 2-4. PORTA Register Field Descriptions

7-0                                                                       Description
PA
       Port A general purpose input/output data--Data Register
       The associated pin can be used as general purpose I/O. In general purpose output mode the register bit value is
       driven to the pin.
       If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
       pin input state is read.

2.3.4 Port B Data Register (PORTB)

Address 0x0001 (PRR)                                                                          Access: User read/write1

       7                 6    5    4    3                                                2    1    0

R

       PB7               PB6  PB5  PB4  PB3                                              PB2  PB1  PB0

W

Reset  0                 0    0    0    0                                                0    0    0

                                               Figure 2-2. Port B Data Register (PORTB)
1 Read: Anytime. The data source depends on the data direction value.

   Write: Anytime.

Field                              Table 2-5. PORTB Register Field Descriptions

7-0                                                                       Description
PB
       Port B general purpose input/output data--Data Register
       The associated pin can be used as general purpose I/O. In general purpose output mode the register bit value is
       driven to the pin.
       If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
       pin input state is read.

                              S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                                 73
Port Integration Module (S12XSPIMV1)

2.3.5 Port A Data Direction Register (DDRA)

Address 0x0002 (PRR)                                                                                Access: User read/write1

                   7       6       5                   4       3                                 2  1      0

    R                 DDRA6   DDRA5               DDRA4   DDRA3                             DDRA2   DDRA1  DDRA0
            DDRA7

    W

    Reset  0          0       0                   0       0                                 0       0      0

                                         Figure 2-3. Port A Data Direction Register (DDRA)
1 Read: Anytime. The data source depends on the data direction value.

   Write: Anytime.

                              Table 2-6. DDRA Register Field Descriptions

Field                                                                          Description

  7-0      Port A Data Direction--
DDRA       This bit determines whether the associated pin is an input or output.

           1 Associated pin configured as output
           0 Associated pin configured as input

2.3.6 Port B Data Direction Register (DDRB)

Address 0x0003 (PRR)                                                                                Access: User read/write1

                   7       6       5                   4       3                                 2  1      0

    R                 DDRB6   DDRB5               DDRB4   DDRB3                             DDRB2   DDRB1  DDRB0
            DDRB7

    W

    Reset  0          0       0                   0       0                                 0       0      0

                                         Figure 2-4. Port B Data Direction Register (DDRB)
1 Read: Anytime. The data source depends on the data direction value.

   Write: Anytime.

                              Table 2-7. DDRB Register Field Descriptions

Field                                                                          Description

  7-0      Port B Data Direction--
DDRB       This bit determines whether the associated pin is an input or output.

           1 Associated pin configured as output
           0 Associated pin configured as input

                              S12XS Family Reference Manual, Rev. 1.09

74                                                                                                  Freescale Semiconductor
                                                                          Port Integration Module (S12XSPIMV1)

2.3.7 PIM Reserved Registers

Address 0x0004 (PRR) to 0x0007 (PRR)                                                Access: User read1

           7               6          5            4     3                2    1    0

R          0               0          0            0     0                0    0    0

W

Reset      0               0          0            0     0                0    0    0

                      = Unimplemented or Reserved

                                      Figure 2-5. PIM Reserved Registers

1 Read: Always reads 0x00
   Write: Unimplemented

2.3.8 Port E Data Register (PORTE)

Address 0x0008 (PRR)                                                           Access: User read/write1

               7             6          5            4     3                2    1    0

R                          PE6        PE5          PE4   PE3              PE2  PE1  PE0
          PE7

W

  Altern.  XCLKS           --         --           ECLK  --               --   IRQ  XIRQ
Function

           ECLKX2          --         --           --    --               --   --   --

Reset      0               0          0            0     0                0    --2  --2

                      = Unimplemented or Reserved

                                               Figure 2-6. Port E Data Register (PORTE)

1 Read: Anytime. The data source depends on the data direction value.
   Write: Anytime.

2 These registers are reset to zero. Two bus clock cycles after reset release the register values are updated with the associated
   pin values.

                                S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                   75
Port Integration Module (S12XSPIMV1)

                                     Table 2-8. PORTE Register Field Descriptions

    Field                                                                      Description

      7    Port E general purpose input/output data--Data Register, ECLKX2 output, XCLKS input
     PE    When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
           purpose output mode the register bit value is driven to the pin.
           If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
           pin input state is read.

            The ECLKX2 output function takes precedence over the general purpose I/O function if enabled.
            The external clock selection feature (XCLKS) is only active during RESET=0

6-5, 3-2   Port E general purpose input/output data--Data Register
   PE      The associated pin can be used as general purpose I/O. In general purpose output mode the register bit value is
           driven to the pin.
           If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
           pin input state is read.

    4      Port E general purpose input/output data--Data Register, ECLK output

    PE When not used with the alternative function, the associated pin can be used as general purpose I/O. In general

           purpose output mode the register bit value is driven to the pin.

           If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered

           pin input state is read.

            The ECLK output function takes precedence over the general purpose I/O function if enabled.

    1      Port E general purpose input data and interrupt--Data Register, IRQ input.

    PE This pin can be used as general purpose and IRQ input.

    0      Port E general purpose input data and interrupt--Data Register, XIRQ input.

    PE This pin can be used as general purpose and XIRQ input.

2.3.9 Port E Data Direction Register (DDRE)

Address 0x0009 (PRR)                                                                        Access: User read/write1

                      7       6            5               4         3                2     1               0

       R                 DDRE6        DDRE5           DDRE4     DDRE3            DDRE2      0               0
               DDRE7

       W

    Reset  0             0            0               0                      0   0          0               0

                         = Unimplemented or Reserved

                                         Figure 2-7. Port E Data Direction Register (DDRE)
1 Read: Anytime. The data source depends on the data direction value.

   Write: Anytime.

                                      S12XS Family Reference Manual, Rev. 1.09

76                                                                                          Freescale Semiconductor
                                                                                        Port Integration Module (S12XSPIMV1)

                                Table 2-9. DDRE Register Field Descriptions

Field                                                                      Description

  7-2  Port E Data Direction--
DDRE   This bit determines whether the associated pin is an input or output.

       1 Associated pin configured as output
       0 Associated pin configured as input

2.3.10 Ports ABEK, BKGD pin Pull-up Control Register (PUCR)

Address 0x000C (PRR)                                                                       Access: User read/write1

       7                 6        5                4      3                             2      1                   0

R                                 0                       0                             0                     PUPAE
                                                                                                       PUPBE      0
       PUPKE             BKPUE                     PUPEE

W

Reset  1                 1        0                1      0                             0      0

                      = Unimplemented or Reserved

                             Figure 2-8. Ports ABEK, BKGD pin Pull-up Control Register (PUCR)
1 Read: Anytime in single-chip modes.

   Write: Anytime, except BKPUE which is writable in Special Single-Chip Mode only.

                                Table 2-10. PUCR Register Field Descriptions

Field                                                 Description

    7  Port K Pull-up Enable--Enable pull-up devices on all port input pins
PUPKE  This bit configures whether a pull-up device is activated on all associated port input pins. If a pin is used as output
       this bit has no effect.

    6  1 Pull-up device enabled
BKPUE  0 Pull-up device disabled

       BKGD pin pull-up Enable--Enable pull-up device on pin
       This bit configures whether a pull-up device is activated, if the pin is used as input. If a pin is used as output this bit
       has no effect.

    4  1 Pull-up device enabled
PUPEE  0 Pull-up device disabled

       Port E Pull-up Enable--Enable pull-up devices on all port input pins except pins 5 and 6
       This bit configures whether a pull-up device is activated on all associated port input pins. If a pin is used as output
       this bit has no effect.
       Pins 5 and 6 have pull-down devices enabled only during reset. This bit has no effect on these pins.

       1 Pull-up device enabled
       0 Pull-up device disabled

                                  S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                                               77
Port Integration Module (S12XSPIMV1)

                      Table 2-10. PUCR Register Field Descriptions (continued)

    Field                                             Description

    1      Port B Pull-up Enable--Enable pull-up devices on all port input pins
PUPBE      This bit configures whether a pull-up device is activated on all associated port input pins. If a pin is used as output
           this bit has no effect.

    0      1 Pull-up device enabled
PUPAE      0 Pull-up device disabled

           Port A Pull-up Enable--Enable pull-up devices on all port input pins
           This bit configures whether a pull-up device is activated on all associated port input pins. If a pin is used as output
           this bit has no effect.

           1 Pull-up device enabled
           0 Pull-up device disabled

2.3.11 Ports ABEK Reduced Drive Register (RDRIV)

Address 0x000D (PRR)                                                                       Access: User read/write1

           7          6               5            4     3                      2          1     0

    R                 0               0                  0                      0

           RDPK                                    RDPE                                    RDPB  RDPA

    W

    Reset  0          0               0            0     0                      0          0     0

                      = Unimplemented or Reserved

                                    Figure 2-9. Ports ABEK Reduced Drive Register (RDRIV)
1 Read: Anytime. The data source depends on the data direction value.

   Write: Anytime.

This register is used to select reduced drive for the pins associated with ports A, B, E, and K. If enabled,
the pins drive at approx. 1/5 of the full drive strength. The reduced drive function is independent of which
function is being used on a particular pin.

                                      S12XS Family Reference Manual, Rev. 1.09

78                                                                                         Freescale Semiconductor
                                                                                     Port Integration Module (S12XSPIMV1)

                            Table 2-11. RDRIV Register Field Descriptions

Field                                                                              Description

   7           Port K reduced drive--Select reduced drive for output port
RDPK           This bit configures the drive strength of all associated port output pins as either full or reduced. If a pin is used as
               input this bit has no effect. The reduced drive function is independent of which function is being used on a particular
               pin.

   4           1 Reduced drive selected (approx. 1/5 of the full drive strength)
RDPE           0 Full drive strength enabled

               Port E reduced drive--Select reduced drive for output port
               This bit configures the drive strength of all associated port output pins as either full or reduced. If a pin is used as
               input this bit has no effect. The reduced drive function is independent of which function is being used on a particular
               pin.

   1           1 Reduced drive selected (approx. 1/5 of the full drive strength)
RDPB           0 Full drive strength enabled

               Port B reduced drive--Select reduced drive for output port
               This bit configures the drive strength of all associated port output pins as either full or reduced. If a pin is used as
               input this bit has no effect. The reduced drive function is independent of which function is being used on a particular
               pin.

   0           1 Reduced drive selected (approx. 1/5 of the full drive strength)
RDPA           0 Full drive strength enabled

               Port A reduced drive--Select reduced drive for output port
               This bit configures the drive strength of all associated port output pins as either full or reduced. If a pin is used as
               input this bit has no effect. The reduced drive function is independent of which function is being used on a particular
               pin.

               1 Reduced drive selected (approx. 1/5 of the full drive strength)
               0 Full drive strength enabled

2.3.12 ECLK Control Register (ECLKCTL)

Address 0x001C (PRR)                                                                        Access: User read/write1

                    7          6      5      4      3                                    2  1      0

            R  NECLK     NCLKX2   DIV16  EDIV4  EDIV3                                EDIV2  EDIV1  EDIV0
           W
                Mode     1        0      0                                        0  0      0      0
  Reset:       Depen-
                         1        0      0                                        0  0      0      0
  Special        dent
single-chip        0     1        0      0                                        0  0      0      0

  Normal           1
single-chip

                         = Unimplemented or Reserved
                                    Figure 2-10. ECLK Control Register (ECLKCTL)

                                  S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                               79
  Port Integration Module (S12XSPIMV1)

1 Read: Anytime.
   Write: Anytime.

                                   Table 2-12. ECLKCTL Register Field Descriptions

    Field                                                      Description

    7      No ECLK--Disable ECLK output
NECLK      This bit controls the availability of a free-running clock on the ECLK pin. This clock has a fixed rate equivalent to the
           internal bus clock.

           1 ECLK disabled
           0 ECLK enabled

    6      No ECLKX2--Disable ECLKX2 output

NCLKX2 This bit controls the availability of a free-running clock on the ECLKX2 pin. This clock has a fixed rate of twice the

           internal bus clock.

   5       1 ECLKX2 disabled
DIV16      0 ECLKX2 enabled

           Free-running ECLK predivider--Divide by 16
           This bit enables a divide-by-16 stage on the selected EDIV rate.

     4-0   1 Divider enabled: ECLK rate = EDIV rate divided by 16
    EDIV   0 Divider disabled: ECLK rate = EDIV rate

           Free-running ECLK Divider--Configure ECLK rate
           These bits determine the rate of the free-running clock on the ECLK pin.

           00000 ECLK rate = bus clock rate
           00001 ECLK rate = bus clock rate divided by 2
           00010 ECLK rate = bus clock rate divided by 3, ...
           11111 ECLK rate = bus clock rate divided by 32

2.3.13 PIM Reserved Register

Address 0x001D (PRR)                                                                       Access: User read1

           7                    6       5          4           3                     2  1  0

       R   0                    0       0          0           0                     0  0  0

       W

    Reset  0                    0       0          0           0                     0  0  0

                      = Unimplemented or Reserved

                                        Figure 2-11. PIM Reserved Register

1 Read: Always reads 0x00
   Write: Unimplemented

                                        S12XS Family Reference Manual, Rev. 1.09

80                                                                                      Freescale Semiconductor
                                                                                          Port Integration Module (S12XSPIMV1)

2.3.14 IRQ Control Register (IRQCR)

Address 0x001E                                                                               Access: User read/write1

       7                 6                5             4  3                              2  1  0

R                                         0             0  0                              0  0  0

       IRQE              IRQEN

W

Reset  0                 1                0             0  0                              0  0  0

                = Unimplemented or Reserved

                                               Figure 2-12. IRQ Control Register (IRQCR)
1 Read: See individual bit descriptions below.

   Write: See individual bit descriptions below.

                                Table 2-13. IRQCR Register Field Descriptions

Field                                                      Description

  7    IRQ select edge sensitive only--
IRQE   Special mode: Read or write anytime.
       Normal mode: Read anytime, write once.

   6   1 IRQ configured to respond only to falling edges. Falling edges on the IRQ pin will be detected anytime IRQE=1
IRQEN     and will be cleared only upon a reset or the servicing of the IRQ interrupt.

       0 IRQ configured for low level recognition.

       IRQ enable--
       Read or write anytime.

       1 IRQ pin is connected to interrupt logic.
       0 IRQ pin is disconnected from interrupt logic.

2.3.15 PIM Reserved Register PIMTEST1

This register is reserved for factory testing of the PIM module and is not available in normal operation.
Writing to this register when in special modes can alter the pin functionality.

Address 0x001F                                                                                  Access: User read1

       7                 6                5             4  3                              2  1  0

R      0                 0                0             0  0                              0  0  0

W

Reset  0                 0                0             0  0                              0  0  0

                = Unimplemented or Reserved

                                          Figure 2-13. PIM Reserved Register

1. Implementation pim_xe.01.01 and later

                                S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                                    81
Port Integration Module (S12XSPIMV1)

1 Read: Always reads 0x00
   Write: Unimplemented

2.3.16 Port K Data Register (PORTK)

Address 0x0032 (PRR)                                                                        Access: User read/write1

           7          6                5      4      3                                   2  1      0

    R                 0

           PK7                         PK5    PK4    PK3                         PK2        PK1    PK0

    W

    Reset  0          0                0      0      0                                   0  0      0

                                              Figure 2-14. Port K Data Register (PORTK)
1 Read: Anytime. The data source depends on the data direction value.

   Write: Anytime.

    Field                             Table 2-14. PORTK Register Field Descriptions

    7,5-0                                                                      Description
     PK
           Port K general purpose input/output data--Data Register
           The associated pin can be used as general purpose I/O. In general purpose output mode the register bit value is
           driven to the pin.
           If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
           pin input state is read.

2.3.17 Port K Data Direction Register (DDRK)

Address 0x0033 (PRR)                                                                        Access: User read/write1

           7          6                5      4      3                                   2  1      0

    R                 0

           DDRK7                       DDRK5  DDRK4  DDRK3                       DDRK2      DDRK1  DDRK0

    W

    Reset  0          0                0      0      0                                   0  0      0

                                        Figure 2-15. Port K Data Direction Register (DDRK)
1 Read: Anytime. The data source depends on the data direction value.

   Write: Anytime.

                                       S12XS Family Reference Manual, Rev. 1.09

82                                                                                          Freescale Semiconductor
                                                                                            Port Integration Module (S12XSPIMV1)

                                 Table 2-15. DDRK Register Field Descriptions

Field                                                                          Description

7,5-0      Port K Data Direction--
DDRK       This bit determines whether the associated pin is an input or output.

           1 Associated pin configured as output
           0 Associated pin configured as input

2.3.18 Port T Data Register (PTT)

Address 0x0240                                                                                    Access: User read/write1

               7            6       5                4       3                                 2  1     0

R                        PTT6    PTT5             PTT4    PTT3                              PTT2  PTT1  PTT0
         PTT7

W

  Altern.    IOC7          IOC6    IOC5             IOC4  IOC3                              IOC2  IOC1  IOC0
Function   (PWM7)        (PWM6)  (PWM5)           (PWM4)    --                                --    --    --
                                                                                                    --    --
           --            --      VREG_API         --      --                                --      0     0

Reset      0             0       0                0       0                                 0

                                                 Figure 2-16. Port T Data Register (PTT)
1 Read: Anytime. The data source depends on the data direction value.

   Write: Anytime.

                                 Table 2-16. PTT Register Field Descriptions

Field                                                                          Description

7-6, 4     Port T general purpose input/output data--Data Register, TIM output, routed PWM output
PTT       When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
           purpose output mode the register bit value is driven to the pin.
           If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
           pin input state is read.

            The TIM output function takes precedence over the routed PWM and the general purpose I/O function if the
             related channel is enabled.

            The routed PWM function takes precedence over the general purpose I/O function if the related channel is
             enabled.

                                 S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                                                83
Port Integration Module (S12XSPIMV1)

                      Table 2-16. PTT Register Field Descriptions (continued)

    Field                                                                      Description
      5
           Port T general purpose input/output data--Data Register, TIM output, routed PWM output, VREG_API output
    PTT    When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
           purpose output mode the register bit value is driven to the pin.
     3-0   If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
    PTT    pin input state is read.

            The TIM output function takes precedence over the routed PWM, VREG_API function and the general purpose
              I/O function if the related channel is enabled.

            The routed PWM function takes precedence over VREG_API and the general purpose I/O function if the related
              channel is enabled.

            The VREG_API takes precedence over the general purpose I/O function if enabled.

           Port T general purpose input/output data--Data Register, TIM output
           When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
           purpose output mode the register bit value is driven to the pin.
           If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
           pin input state is read.

            The TIM output function takes precedence over the general purpose I/O function if the related channel is enabled.

2.3.19 Port T Input Register (PTIT)

Address 0x0241                                                                                       Access: User read1

                   7      6               5            4      3                                2      1      0

    R PTIT7           PTIT6           PTIT5        PTIT4  PTIT3                            PTIT2  PTIT1  PTIT0

    W

    Reset  u          u               u            u      u                                u      u      u

                      = Unimplemented or Reserved         u = Unaffected by reset

                                                Figure 2-17. Port T Input Register (PTIT)
1 Read: Anytime.

   Write:Never, writes to this register have no effect.

    Field                               Table 2-17. PTIT Register Field Descriptions

     7-0                                                                       Description
    PTIT
           Port T input data--
           A read always returns the buffered input state of the associated pin. It can be used to detect overload or short circuit
           conditions on output pins.

                                      S12XS Family Reference Manual, Rev. 1.09

84                                                                                                Freescale Semiconductor
                                                                           Port Integration Module (S12XSPIMV1)

2.3.20 Port T Data Direction Register (DDRT)

Address 0x0242                                                                     Access: User read/write1

             7                6       5             4       3                   2  1      0

     R  DDRT7            DDRT6   DDRT5         DDRT4   DDRT3               DDRT2   DDRT1  DDRT0
     W      0
Reset                    0       0             0       0                   0       0      0

                            Figure 2-18. Port T Data Direction Register (DDRT)

1 Read: Anytime.
   Write: Anytime.

                                 Table 2-18. DDRT Register Field Descriptions

Field                                                                       Description

7-6, 4  Port T data direction--
DDRT    This bit determines whether the pin is an input or output.
        The TIM forces the I/O state to be an output for a timer port associated with an enabled output compare. Else the
        routed PWM forces the I/O state to be an output for an enabled channel. In these cases the data direction bit will not
        change.

   5    1 Associated pin configured as output
DDRT    0 Associated pin configured as input

        Port T data direction--
        This bit determines whether the pin is an input or output.
        The TIM forces the I/O state to be an output for a timer port associated with an enabled output compare. Else the
        routed PWM forces the I/O state to be an output for an enabled channel. Else the VREG_API forces the I/O state to
        be an output if enabled. In these cases the data direction bit will not change.

3-0    1 Associated pin configured as output
DDRT    0 Associated pin configured as input

        Port T data direction--
        This bit determines whether the pin is an input or output.
        The TIM forces the I/O state to be an output for a timer port associated with an enabled output compare. In this case
        the data direction bit will not change.

        1 Associated pin configured as output
        0 Associated pin configured as input

2.3.21 Port T Reduced Drive Register (RDRT)

Address 0x0243                                                                     Access: User read/write1

             7                6       5             4       3                   2  1      0

     R  RDRT7            RDRT6   RDRT5         RDRT4   RDRT3               RDRT2   RDRT1  RDRT0
     W      0
Reset                    0       0             0       0                   0       0      0

                            Figure 2-19. Port T Reduced Drive Register (RDRT)

                                 S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                          85
Port Integration Module (S12XSPIMV1)

1 Read: Anytime.
   Write: Anytime.

                                    Table 2-19. RDRT Register Field Descriptions

Field                                                                           Description

7-0        Port T reduced drive--Select reduced drive for output pin
RDRT        This bit configures the drive strength of the asscociated output pin as either full or reduced. If a pin is used as input
            this bit has no effect. The reduced drive function is independent of which function is being used on a particular pin.

            1 Reduced drive selected (approx. 1/5 of the full drive strength)
            0 Full drive strength enabled

2.3.22 Port T Pull Device Enable Register (PERT)

Address 0x0244                                                                          Access: User read/write1

                 7       6                 5       4       3                         2  1      0

         R  PERT7   PERT6             PERT5   PERT4   PERT3                     PERT2   PERT1  PERT0
         W      0
    Reset           0                 0       0       0                         0       0      0

                    Figure 2-20. Port T Pull Device Enable Register (PERT)

1 Read: Anytime.
   Write: Anytime.

                                    Table 2-20. PERT Register Field Descriptions

Field                                                                           Description

7-0        Port T pull device enable--Enable pull device on input pin
PERT        This bit controls whether a pull device on the associated port input pin is active. If a pin is used as output this bit has
            no effect. The polarity is selected by the related polarity select register bit.

            1 Pull device enabled
            0 Pull device disabled

2.3.23 Port T Polarity Select Register (PPST)

Address 0x0245                                                                          Access: User read/write1

                 7       6                 5       4       3                         2  1      0

         R  PPST7   PPST6             PPST5   PPST4   PPST3                     PPST2   PPST1  PPST0
         W     0
    Reset           0                 0       0       0                         0       0      0

                       Figure 2-21. Port T Polarity Select Register (PPST)

1 Read: Anytime.
   Write: Anytime.

                                      S12XS Family Reference Manual, Rev. 1.09

86                                                                                      Freescale Semiconductor
                                                                              Port Integration Module (S12XSPIMV1)

                                 Table 2-21. PPST Register Field Descriptions

Field                                                                          Description

7-0       Port T pull device select--Configure pull device polarity on input pin
PPST       This bit selects a pull-up or a pull-down device if enabled on the associated port input pin.

           1 A pull-down device selected
           0 A pull-up device selected

2.3.24 PIM Reserved Register

Address 0x0246                                                                                               Access: User read1

           7               6              5      4       3                     2                          1     0

R          0               0              0      0       0                    0                           0     0

W

Reset      0               0              0      0       0                    0                           0     0

                    = Unimplemented or Reserved

                                          Figure 2-22. PIM Reserved Register

1 Read: Always reads 0x00
   Write: Unimplemented

2.3.25 Port T Routing Register (PTTRR)

Address 0x0247                                                                                               Access: User read1

                 7         6              5      4       3                     2                          1     0

        R  PTTRR7                                        0
       W
Routing     PWM7         PTTRR6  PTTRR5          PTTRR4                       PTTRR2  PTTRR1                    PTTRR0
Option         0
  Reset                    PWM6           PWM5   PWM4    --                   IOC2                        IOC1  IOC0
                                                                                                            0     0
                           0              0      0       0                    0

                    = Unimplemented or Reserved

                                 Figure 2-23. Port T Routing Register (PTTRR)

1 Read: Anytime.
   Write: Anytime.

This register configures the re-routing of PWM and TIM channels on alternative pins.

                                 S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                                               87
Port Integration Module (S12XSPIMV1)

                                 Table 2-22. PTTRR Register Field Descriptions

    Field                                                        Description

    7      Port T peripheral routing--

PTTRR This register controls the routing of PWM channel 7.

    6      1 PWM7 routed to PT7
PTTRR      0 PWM7 routed to PP7

           Port T peripheral routing--
           This register controls the routing of PWM channel 6.

    5      1 PWM6 routed to PT6
PTTRR      0 PWM6 routed to PP6

           Port T peripheral routing--
           This register controls the routing of PWM channel 5.

    4      1 PWM5 routed to PT5
PTTRR      0 PWM5 routed to PP5

           Port T peripheral routing--
           This register controls the routing of PWM channel 4.

    2      1 PWM4 routed to PT4
PTTRR      0 PWM4 routed to PP4

           Port T peripheral routing--
           This register controls the routing of TIM channel 2.

    1      1 IOC2 routed to PP2
PTTRR      0 IOC2 routed to PT2

           Port T peripheral routing--
           This register controls the routing of TIM channel 1.

    0      1 IOC1 routed to PP1
PTTRR      0 IOC1 routed to PT1

           Port T peripheral routing--
           This register controls the routing of TIM channel 0.

           1 IOC0 routed to PP0
           0 IOC0 routed to PT0

                                      S12XS Family Reference Manual, Rev. 1.09

88                                                                              Freescale Semiconductor
                                                                                          Port Integration Module (S12XSPIMV1)

2.3.26 Port S Data Register (PTS)

Address 0x0248                                                                                  Access: User read/write1

               7            6     5      4      3                                            2  1     0

R                        PTS6  PTS5   PTS4   PTS3                                         PTS2  PTS1  PTS0
         PTS7

W

  Altern.  SS0           SCK0  MOSI0  MISO0  TXD1                                         RXD1  TXD0  RXD0
Function                                                                                           0     0

Reset      0             0     0      0      0                                            0

                                                 Figure 2-24. Port S Data Register (PTS)
1 Read: Anytime. The data source depends on the data direction value.

   Write: Anytime.

Field                                    Table 2-23. PTS Register Field Descriptions
  7
                                                                               Description
PTS
           Port S general purpose input/output data--Data Register, SPI0 SS input/output
  6        When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
PTS        purpose output mode the register bit value is driven to the pin.
           If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
  5        pin input state is read.
PTS
            The SPI0 function takes precedence over the general purpose I/O function if enabled.
  4
PTS        Port S general purpose input/output data--Data Register, SPI0 SCK input/output
           When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
           purpose output mode the register bit value is driven to the pin.
           If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
           pin input state is read.

            The SPI0 function takes precedence over the general purpose I/O function if enabled.

           Port S general purpose input/output data--Data Register, SPI0 MOSI input/output
           When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
           purpose output mode the register bit value is driven to the pin.
           If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
           pin input state is read.

            The SPI0 function takes precedence over the general purpose I/O function if enabled.

           Port S general purpose input/output data--Data Register, SPI0 MISO input/output
           When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
           purpose output mode the register bit value is driven to the pin.
           If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
           pin input state is read.

            The SPI0 function takes precedence over the general purpose I/O function if enabled.

                               S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                                     89
Port Integration Module (S12XSPIMV1)

                      Table 2-23. PTS Register Field Descriptions (continued)

    Field                                                                      Description
      3
           Port S general purpose input/output data--Data Register, SCI1 TXD output
    PTS    When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
           purpose output mode the register bit value is driven to the pin.
      2    If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
    PTS    pin input state is read.

      1    The SCI1 function takes precedence over the general purpose I/O function if enabled.
    PTS
           Port S general purpose input/output data--Data Register, SCI1 RXD input
      0    When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
    PTS    purpose output mode the register bit value is driven to the pin.
           If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
           pin input state is read.

            The SCI1 function takes precedence over the general purpose I/O function if enabled.

           Port S general purpose input/output data--Data Register, SCI0 TXD output
           When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
           purpose output mode the register bit value is driven to the pin.
           If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
           pin input state is read.

            The SCI0 function takes precedence over the general purpose I/O function if enabled.

           Port S general purpose input/output data--Data Register, SCI0 RXD input
           When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
           purpose output mode the register bit value is driven to the pin.
           If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
           pin input state is read.

            The SCI0 function takes precedence over the general purpose I/O function if enabled.

2.3.27 Port S Input Register (PTIS)

Address 0x0249                                                                                       Access: User read1

                   7      6               5            4      3                                2      1      0

    R PTIS7           PTIS6           PTIS5        PTIS4  PTIS3                            PTIS2  PTIS1  PTIS0

    W

    Reset  u          u               u            u      u                                u      u      u

                      = Unimplemented or Reserved         u = Unaffected by reset

                                                Figure 2-25. Port S Input Register (PTIS)
1 Read: Anytime.

   Write:Never, writes to this register have no effect.

                                      S12XS Family Reference Manual, Rev. 1.09

90                                                                                                Freescale Semiconductor
                                                                           Port Integration Module (S12XSPIMV1)

Field                                Table 2-24. PTIS Register Field Descriptions

7-0                                                                        Description
PTIS
        Port S input data--
        A read always returns the buffered input state of the associated pin. It can be used to detect overload or short circuit
        conditions on output pins.

2.3.28 Port S Data Direction Register (DDRS)

Address 0x0249                                                                     Access: User read/write1

             7                6       5             4       3                   2  1      0

     R  DDRS7            DDRS6   DDRS5         DDRS4   DDRS3               DDRS2   DDRS1  DDRS0
     W      0
Reset                    0       0             0       0                   0       0      0

                            Figure 2-26. Port S Data Direction Register (DDRS)

1 Read: Anytime.
   Write: Anytime.

                                 Table 2-25. DDRS Register Field Descriptions

Field                                             Description

  7-4   Port S data direction--
DDRS    This bit determines whether the associated pin is an input or output.
        Depending on the configuration of the enabled SPI0 the I/O state will be forced to be input or output. In this case the
        data direction bit will not change.

  3-2   1 Associated pin configured as output
DDRS    0 Associated pin configured as input

        Port S data direction--
        This bit determines whether the associated pin is an input or output.
        Depending on the configuration of the enabled SCI1 the I/O state will be forced to be input or output. In this case the
        data direction bit will not change.

  1-0   1 Associated pin configured as output
DDRS    0 Associated pin configured as input

        Port S data direction--
        This bit determines whether the associated pin is an input or output.
        Depending on the configuration of the enabled SCI0 the I/O state will be forced to be input or output. In this case the
        data direction bit will not change.

        1 Associated pin configured as output
        0 Associated pin configured as input

                                 S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                          91
Port Integration Module (S12XSPIMV1)

2.3.29 Port S Reduced Drive Register (RDRS)

Address 0x024A                                                                         Access: User read/write1

                 7       6               5       4       3                          2  1      0

         R  RDRS7   RDRS6           RDRS5   RDRS4   RDRS3                      RDRS2   RDRS1  RDRS0
         W      0
    Reset           0               0       0       0                          0       0      0

                       Figure 2-27. Port S Reduced Drive Register (RDRS)

1 Read: Anytime.
   Write: Anytime.

                                    Table 2-26. RDRS Register Field Descriptions

Field                                                                           Description

  7-0       Port S reduced drive--Select reduced drive for output pin
RDRS        This bit configures the drive strength of the asscociated output pin as either full or reduced. If a pin is used as input
            this bit has no effect. The reduced drive function is independent of which function is being used on a particular pin.

            1 Reduced drive selected (approx. 1/5 of the full drive strength)
            0 Full drive strength enabled

2.3.30 Port S Pull Device Enable Register (PERS)

Address 0x024B                                                                         Access: User read/write1

                 7       6               5       4       3                          2  1      0

         R  PERS7   PERS6           PERS5   PERS4   PERS3                      PERS2   PERS1  PERS0
         W      1
    Reset           1               1       1       1                          1       1      1

                    Figure 2-28. Port S Pull Device Enable Register (PERS)

1 Read: Anytime.
   Write: Anytime.

                                    Table 2-27. PERS Register Field Descriptions

    Field                                      Description

7-0        Port S pull device enable--Enable pull device on input pin or wired-or output pin
PERS        This bit controls whether a pull device on the associated port input pin is active. If a pin is used as output this bit has
            only effect if used in wired-or mode. The polarity is selected by the related polarity select register bit.

            1 Pull device enabled
            0 Pull device disabled

                                    S12XS Family Reference Manual, Rev. 1.09

92                                                                                     Freescale Semiconductor
                                                                            Port Integration Module (S12XSPIMV1)

2.3.31 Port S Polarity Select Register (PPSS)

Address 0x024C                                                                                         Access: User read/write1

             7                6             5       4           3                2                     1  0

     R  PPSS7            PPSS6         PPSS5   PPSS4       PPSS3            PPSS2    PPSS1                PPSS0
     W      0
Reset                    0             0                0  0                0                          0  0

                            Figure 2-29. Port S Polarity Select Register (PPSS)

1 Read: Anytime.
   Write: Anytime.

                                  Table 2-28. PPSS Register Field Descriptions

Field                                                                       Description

7-0    Port S pull device select--Configure pull device polarity on input pin
PPSS    This bit selects a pull-up or a pull-down device if enabled on the associated port input pin.

        1 A pull-down device selected
        0 A pull-up device selected

2.3.32 Port S Wired-Or Mode Register (WOMS)

Address 0x024C                                                                                         Access: User read/write1

              7                6        5            4           3                2                    1  0

     R  WOMS7            WOMS6    WOMS5        WOMS4       WOMS3            WOMS2    WOMS1                WOMS0
     W      0
Reset                    0             0                0  0                0                          0  0

                            Figure 2-30. Port S Wired-Or Mode Register (WOMS)

1 Read: Anytime.
   Write: Anytime.

                                  Table 2-29. WOMS Register Field Descriptions

Field                                                      Description

  7-0   Port S wired-or mode--Enable open-drain functionality on output pin
WOMS    This bit configures an output pin as wired-or (open-drain) or push-pull. In wired-or mode a logic "0" is driven active
        low while a logic "1" remains undriven. This allows a multipoint connection of several serial modules. The bit has no
        influence on pins used as input.

        1 Output buffer operates as open-drain output.
        0 Output buffer operates as push-pull output.

                                  S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                                          93
Port Integration Module (S12XSPIMV1)

2.3.33 PIM Reserved Register

Address 0x024F                                                                                     Access: User read1

           7               6      5                4        3                            2      1        0

    R      0               0      0                0        0                            0      0        0

    W

    Reset  0               0      0                0        0                            0      0        0

                      = Unimplemented or Reserved           u = Unaffected by reset

                                  Figure 2-31. PIM Reserved Register

1 Read: Always reads 0x00
   Write: Unimplemented

2.3.34 Port M Data Register (PTM)

Address 0x0250                                                                                  Access: User read/write1

                   7           6      5                4        3                            2  1        0

    R                      PTM6   PTM5             PTM4     PTM3                         PTM2   PTM1     PTM0
             PTM7

    W

Altern.    --              --     (SCK0)           (MOSI0)  (SS0)           (MISO0)             TXCAN0   RXCAN0
                                                                                                 (TXD1)   (RXD1)
Function
                                                                                                     0        0
           --              --     --               --       --                           --

    Reset  0               0      0                0        0                            0

                                                Figure 2-32. Port M Data Register (PTM)
1 Read: Anytime. The data source depends on the data direction value.

   Write: Anytime.

    Field                               Table 2-30. PTM Register Field Descriptions
     7-6
    PTM                                                                        Description

      5    Port M general purpose input/output data--Data Register
    PTM    When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
           purpose output mode the register bit value is driven to the pin.
           If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
           pin input state is read.

           Port M general purpose input/output data--Data Register, routed SPI0 SCK input/output
           When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
           purpose output mode the register bit value is driven to the pin.
           If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
           pin input state is read.

            The SPI0 function takes precedence over the general purpose I/O function if enabled.

                                  S12XS Family Reference Manual, Rev. 1.09

94                                                                                              Freescale Semiconductor
                                                                   Port Integration Module (S12XSPIMV1)

                         Table 2-30. PTM Register Field Descriptions (continued)

Field                                                                      Description
  4
       Port M general purpose input/output data--Data Register, routed SPI0 MOSI input/output
PTM    When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
       purpose output mode the register bit value is driven to the pin.
  3    If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
PTM    pin input state is read.

  2    The SPI0 function takes precedence over the general purpose I/O function if enabled.
PTM
       Port M general purpose input/output data--Data Register, routed SPI0 SS input/output
  1    When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
PTM    purpose output mode the register bit value is driven to the pin.
       If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
  0    pin input state is read.
PTM
       The SPI0 function takes precedence over the general purpose I/O function if enabled.

       Port M general purpose input/output data--Data Register, routed SPI0 MISO input/output
       When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
       purpose output mode the register bit value is driven to the pin.
       If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
       pin input state is read.

       The SPI0 function takes precedence over the general purpose I/O function if enabled.

       Port M general purpose input/output data--Data Register, CAN0 TXCAN output, SCI1 TXD output
       When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
       purpose output mode the register bit value is driven to the pin.
       If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
       pin input state is read.

       The CAN0 function takes precedence over the general purpose I/O function if enabled.
       The SCI1 function takes precedence over the general purpose I/O function if enabled.

       Port M general purpose input/output data--Data Register, CAN0 RXCAN input, SCI1 RXD input
       When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
       purpose output mode the register bit value is driven to the pin.
       If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
       pin input state is read.

       The CAN0 function takes precedence over the general purpose I/O function if enabled.
       The SCI1 function takes precedence over the general purpose I/O function if enabled.

                         S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                        95
Port Integration Module (S12XSPIMV1)

2.3.35 Port M Input Register (PTIM)

Address 0x0251                                                                                  Access: User read1

                   7      6       5                    4       3            2                    1      0

    R PTIM7           PTIM6   PTIM5                PTIM4   PTIM3        PTIM2                PTIM1  PTIM0

    W

    Reset   u         u       u                    u       u                              u  u      u

                      = Unimplemented or Reserved          u = Unaffected by reset

                                               Figure 2-33. Port M Input Register (PTIM)
1 Read: Anytime.

   Write:Never, writes to this register have no effect.

    Field                                Table 2-31. PTIM Register Field Descriptions

     7-0                                                                        Description
    PTIM
            Port M input data--
            A read always returns the buffered input state of the associated pin. It can be used to detect overload or short circuit
            conditions on output pins.

2.3.36 Port M Data Direction Register (DDRM)

Address 0x0252                                                                               Access: User read/write1

                 7         6       5                    4       3            2               1      0

         R  DDRM7     DDRM6   DDRM5                DDRM4   DDRM3        DDRM2                DDRM1  DDRM0
         W      0
    Reset             0       0                    0       0                              0  0      0

                         Figure 2-34. Port M Data Direction Register (DDRM)

1 Read: Anytime.
   Write: Anytime.

                              S12XS Family Reference Manual, Rev. 1.09

96                                                                                           Freescale Semiconductor
                                                                            Port Integration Module (S12XSPIMV1)

                                 Table 2-32. DDRM Register Field Descriptions

Field                                             Description

  7-6 Port M data direction--
DDRM This bit determines whether the associated pin is an input or output.

  5-2   1 Associated pin configured as output
DDRM    0 Associated pin configured as input

        Port M data direction--
        This bit determines whether the associated pin is an input or output.
        Depending on the configuration of the enabled SPI0 the I/O state will be forced to be input or output. In this case the
        data direction bit will not change.

   1    1 Associated pin configured as output
DDRM    0 Associated pin configured as input

        Port M data direction--
        This bit determines whether the associated pin is an input or output.
        The enabled CAN0 or SCI1 forces the I/O state to be an output. In this case the data direction bit will not change.

   0    1 Associated pin configured as output
DDRM    0 Associated pin configured as input

        Port M data direction--
        This bit determines whether the associated pin is an input or output.
        The enabled CAN0 or SCI1 forces the I/O state to be an input. In this case the data direction bit will not change.

        1 Associated pin configured as output
        0 Associated pin configured as input

2.3.37 Port M Reduced Drive Register (RDRM)

Address 0x0253                                                                      Access: User read/write1

             7                6       5             4       3                    2  1      0

     R  RDRM7            RDRM6   RDRM5         RDRM4   RDRM3                RDRM2   RDRM1  RDRM0
     W      0
Reset                    0       0             0       0                    0       0      0

                            Figure 2-35. Port M Reduced Drive Register (RDRM)

1 Read: Anytime.
   Write: Anytime.

                                 Table 2-33. RDRM Register Field Descriptions

Field                                             Description

  7-0   Port M reduced drive--Select reduced drive for output pin
RDRM    This bit configures the drive strength of the asscociated output pin as either full or reduced. If a pin is used as input
        this bit has no effect. The reduced drive function is independent of which function is being used on a particular pin.

        1 Reduced drive selected (approx. 1/5 of the full drive strength)
        0 Full drive strength enabled

                                 S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                                                     97
Port Integration Module (S12XSPIMV1)

2.3.38 Port M Pull Device Enable Register (PERM)

Address 0x0254                                                                        Access: User read/write1

                 7       6                      5       4       3                  2                       1  0

         R  PERM7   PERM6                  PERM5   PERM4   PERM3              PERM2   PERM1                   PERM0
         W      0
    Reset           0                      0       0       0                  0                            0  0

                    Figure 2-36. Port M Pull Device Enable Register (PERM)

1 Read: Anytime.
   Write: Anytime.

                                    Table 2-34. PERM Register Field Descriptions

Field                                                                           Description

  7-0       Port M pull device enable--Enable pull device on input pin or wired-or output pin
PERM        This bit controls whether a pull device on the associated port input pin is active. If a pin is used as output this bit has
            only effect if used in wired-or mode. The polarity is selected by the related polarity select register bit.

            1 Pull device enabled
            0 Pull device disabled

2.3.39 Port M Polarity Select Register (PPSM)

Address 0x0255                                                                        Access: User read/write1

                 7       6                      5       4       3                  2                       1  0

         R  PPSM7   PPSM6                  PPSM5   PPSM4   PPSM3              PPSM2   PPSM1                   PPSM0
         W      0
    Reset           0                      0       0       0                  0                            0  0

                       Figure 2-37. Port M Polarity Select Register (PPSM)

1 Read: Anytime.
   Write: Anytime.

                                    Table 2-35. PPSM Register Field Descriptions

    Field                                             Description

  7-0       Port M pull device select--Configure pull device polarity on input pin
PPSM        This bit selects a pull-up or a pull-down device if enabled on the associated port input pin.
            If CAN0 is active the selection of a pull-down device on the RXCAN input will have no effect.

            1 A pull-down device selected
            0 A pull-up device selected

                                    S12XS Family Reference Manual, Rev. 1.09

98                                                                                    Freescale Semiconductor
                                                                               Port Integration Module (S12XSPIMV1)

2.3.40 Port M Wired-Or Mode Register (WOMM)

Address 0x0256                                                                          Access: User read/write1

               7               6        5              4          3                  2  1   0

     R   WOMM7           WOMM6    WOMM5          WOMM4      WOMM3              WOMM2    WOMM1 WOMM0
     W        0
Reset                    0          0                    0  0                  0        0   0

                         Figure 2-38. Port M Wired-Or Mode Register (WOMM)

1 Read: Anytime.
   Write: Anytime.

                               Table 2-36. WOMM Register Field Descriptions

Field                                                       Description

  7-0    Port M wired-or mode--Enable open-drain functionality on output pin
WOMM     This bit configures an output pin as wired-or (open-drain) or push-pull. In wired-or mode a logic "0" is driven active
         low while a logic "1" remains undriven. This allows a multipoint connection of several serial modules. The bit has no
         influence on pins used as input.

         1 Output buffer operates as open-drain output.
         0 Output buffer operates as push-pull output.

2.3.41 Module Routing Register (MODRR)

Address 0x0257                                                                          Access: User read/write1

         7               6          5                    4  3                  2        1   0

R                                   0                       0                  0        0   0

         MODRR7 MODRR6                           MODRR4

W

Routing  SCI1            SCI1       --           SPI0       --                 --       --  --

Option

Reset    0               0          0                    0  0                  0        0   0

                    = Unimplemented or Reserved

                               Figure 2-39. Module Routing Register (MODRR)

1 Read: Anytime.
   Write: Anytime.

This register configures the re-routing of SCI1 and SPI0 on alternative ports.

                                        Table 2-37. SCI1 Routing

                            MODRRx                          Related Pins
                             76
                                           TXD                            RXD

                                  S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                         99
Port Integration Module (S12XSPIMV1)

                                          Table 2-37. SCI1 Routing

                          MODRRx                        Related Pins

                           00                PS3                          PS2
                                                                          PP0
                           01                PP2                          PM0
                                                                      Reserved1
                           10                    PM1
                           11                Reserved1

                       1 Defaults to reset value

                                          Table 2-38. SPI0 Routing

                          MODRRx                        Related Pins

                               4      MISO0       MOSI0  SCK0         SS0
                               0       PS4         PS5    PS6         PS7
                               1       PM2         PM4   PM5          PM3

2.3.42 Port P Data Register (PTP)

Address 0x0258                                                                                    Access: User read/write1

                    7     6              5           4      3                                2    1       0

     R                 PTP6           PTP5        PTP4   PTP3                             PTP2    PTP1    PTP0
              PTP7

     W

  Altern.  PWM7        PWM6           PWM5        PWM4   PWM3                             PWM2    PWM1    PWM0
Function      --          --             --          --     --                            (IOC2)  (IOC1)  (IOC0)
                                                                                                          (RXD1)
           --          --             --          --     --                               (TXD1)     --
                                                                                                     0        0
Reset      0           0              0           0      0                                0

                                                 Figure 2-40. Port P Data Register (PTP)
1 Read: Anytime. The data source depends on the data direction value.

   Write: Anytime.

                                      S12XS Family Reference Manual, Rev. 1.09

100                                                                                               Freescale Semiconductor
                                                                   Port Integration Module (S12XSPIMV1)

Field                                Table 2-39. PTP Register Field Descriptions
  7
                                                                           Description
PTP
       Port P general purpose input/output data--Data Register, PWM input/output, pin interrupt input/output
6-3   When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
PTP    purpose output mode the register bit value is driven to the pin.
       If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
  2    pin input state is read.
PTP
       The PWM function takes precedence over the general purpose I/O function if the related channel or the
          emergency shut-down feature is enabled.

       Pin interrupts can be generated if enabled in input or output mode.

       Port P general purpose input/output data--Data Register, PWM output, pin interrupt input/output
       When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
       purpose output mode the register bit value is driven to the pin.
       If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
       pin input state is read.

       The PWM function takes precedence over the general purpose I/O function if the related channel is enabled.
       Pin interrupts can be generated if enabled in input or output mode.

       Port P general purpose input/output data--Data Register, PWM output, routed TIM output, routed SCI1 TXD
       output, pin interrupt input/output
       When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
       purpose output mode the register bit value is driven to the pin.
       If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
       pin input state is read.

       The PWM function takes precedence over the TIM, SCI1 and general purpose I/O function if the related channel
          is enabled.

       The TIM function takes precedence over SCI1 and the general purpose I/O function if the related channel is
          enabled.

       The SCI1 function takes precedence over the general purpose I/O function if enabled.
       Pin interrupts can be generated if enabled in input or output mode.

                         S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                            101
Port Integration Module (S12XSPIMV1)

                          Table 2-39. PTP Register Field Descriptions (continued)

Field                                                                          Description

  1        Port P general purpose input/output data--Data Register, PWM output, routed TIM output, pin interrupt
PTP        input/output
           When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
           purpose output mode the register bit value is driven to the pin.
           If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
           pin input state is read.

            The PWM function takes precedence over the TIM and general purpose I/O function if the related channel is
             enabled.

            The TIM function takes precedence over the general purpose I/O function if the related channel is enabled.
            Pin interrupts can be generated if enabled in input or output mode.

     0     Port P general purpose input/output data--Data Register, PWM output, routed TIM output, routed SCI1 RXD

PTP output, pin interrupt input/output

           When not used with the alternative function, the associated pin can be used as general purpose I/O. In general

           purpose output mode the register bit value is driven to the pin.

           If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered

           pin input state is read.

            The PWM function takes precedence over the TIM, SCI1 and general purpose I/O function if the related channel
             is enabled.

            The TIM function takes precedence over SCI1 and the general purpose I/O function if the related channel is
             enabled.

            The SCI1 function takes precedence over the general purpose I/O function if enabled.
            Pin interrupts can be generated if enabled in input or output mode.

2.3.43 Port P Input Register (PTIP)

Address 0x0259                                                                                       Access: User read1

                       7      6           5                4      3                            2      1      0

        R PTIP7           PTIP6       PTIP5            PTIP4  PTIP3                        PTIP2  PTIP1  PTIP0

        W

Reset      u              u             u              u                     u             u      u      u

                          = Unimplemented or Reserved         u = Unaffected by reset

                                                Figure 2-41. Port P Input Register (PTIP)
1 Read: Anytime.

   Write:Never, writes to this register have no effect.

Field                                   Table 2-40. PTIP Register Field Descriptions

7-0                                                                           Description
PTIP
           Port P input data--
           A read always returns the buffered input state of the associated pin. It can be used to detect overload or short circuit
           conditions on output pins.

                                      S12XS Family Reference Manual, Rev. 1.09

102                                                                                               Freescale Semiconductor
                                                                           Port Integration Module (S12XSPIMV1)

2.3.44 Port P Data Direction Register (DDRP)

Address 0x025A                                                                     Access: User read/write1

             7                6       5             4       3                   2  1      0

     R  DDRP7            DDRP6   DDRP5         DDRP4   DDRP3               DDRP2   DDRP1  DDRP0
     W      0
Reset                    0       0             0       0                   0       0      0

                            Figure 2-42. Port P Data Direction Register (DDRP)

1 Read: Anytime.
   Write: Anytime.

                                 Table 2-41. DDRP Register Field Descriptions

Field                                                                       Description

   7    Port P data direction--
DDRP    This bit determines whether the associated pin is an input or output.
        The PWM forces the I/O state to be an output for an enabled channel. If the PWM shutdown feature is enabled this
        pin is forced to be an input. In this case the data direction bit will not change.

  6-3   1 Associated pin configured as output
DDRP    0 Associated pin configured as input

        Port P data direction--
        This bit determines whether the associated pin is an input or output.
        The PWM forces the I/O state to be an output for an enabled channel. In this case the data direction bit will not
        change.

  2,0   1 Associated pin configured as output
DDRP    0 Associated pin configured as input

        Port P data direction--
        This bit determines whether the associated pin is an input or output.
        The PWM forces the I/O state to be an output for an enabled channel. Else the TIM forces the I/O state to be an
        output for a timer port associated with an enabled output compare. Else depending on the configuration of the
        enabled SCI the I/O state will be forced to be input or output. In this case the data direction bit will not change.

   1    1 Associated pin configured as output
DDRP    0 Associated pin configured as input

        Port P data direction--
        This bit determines whether the associated pin is an input or output.
        The PWM forces the I/O state to be an output for an enabled channel. Else the TIM forces the I/O state to be an
        output for a timer port associated with an enabled output compare. In this case the data direction bit will not change.

        1 Associated pin configured as output
        0 Associated pin configured as input

                                 S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                                                    103
Port Integration Module (S12XSPIMV1)

2.3.45 Port P Reduced Drive Register (RDRP)

Address 0x025B                                                                     Access: User read/write1

             7           6           5       4       3                          2  1      0

     R  RDRP7       RDRP6       RDRP5   RDRP4   RDRP3                      RDRP2   RDRP1  RDRP0
     W      0
Reset               0           0       0       0                          0       0      0

                       Figure 2-43. Port P Reduced Drive Register (RDRP)

1 Read: Anytime.
   Write: Anytime.

                                Table 2-42. RDRP Register Field Descriptions

Field                                                                       Description

  7-0   Port P reduced drive--Select reduced drive for output pin
RDRP    This bit configures the drive strength of the asscociated output pin as either full or reduced. If a pin is used as input
        this bit has no effect. The reduced drive function is independent of which function is being used on a particular pin.

        1 Reduced drive selected (approx. 1/5 of the full drive strength)
        0 Full drive strength enabled

2.3.46 Port P Pull Device Enable Register (PERP)

Address 0x025C                                                                     Access: User read/write1

             7           6           5       4       3                          2  1      0

     R  PPSP7       PPSP6       PPSP5   PPSP4   PPSP3                      PPSP2   PPSP1  PPSP0
     W      0
Reset               0           0       0       0                          0       0      0

                    Figure 2-44. Port P Pull Device Enable Register (PERP)

1 Read: Anytime.
   Write: Anytime.

                                Table 2-43. PERP Register Field Descriptions

Field                                      Description

7-0    Port P pull device enable--Enable pull device on input pin
PERP    This bit controls whether a pull device on the associated port input pin is active. If a pin is used as output this bit has
        no effect. The polarity is selected by the related polarity select register bit.

        1 Pull device enabled
        0 Pull device disabled

                                S12XS Family Reference Manual, Rev. 1.09

104                                                                                Freescale Semiconductor
                                                                           Port Integration Module (S12XSPIMV1)

2.3.47 Port P Polarity Select Register (PPSP)

Address 0x025D                                                                                   Access: User read/write1

             7                6       5       4                   3             2                      1  0

     R  PPSP7            PPSP6   PPSP5   PPSP4               PPSP3         PPSP2                 PPSP1    PPSP0
     W      0
Reset                    0       0       0                   0             0                     0        0

                            Figure 2-45. Port P Polarity Select Register (PPSP)

1 Read: Anytime.
   Write: Anytime.

                                 Table 2-44. PPSP Register Field Descriptions

Field                                                                       Description

7-0    Port P pull device select--Configure pull device and pin interrupt edge polarity on input pin
PPSP    This bit selects a pull-up or a pull-down device if enabled on the associated port input pin.
        This bit also selects the polarity of the active pin interrupt edge.

        1 A pull-down device selected; rising edge selected
        0 A pull-up device selected; falling edge selected

2.3.48 Port P Interrupt Enable Register (PIEP)

        Read: Anytime.                                                                           Access: User read/write1

Address 0x025E

            7                6       5       4                   3             2                       1  0

     R  PIEP7            PIEP6   PIEP5   PIEP4               PIEP3         PIEP2                 PIEP1    PIEP0
     W     0
Reset                    0       0       0                   0             0                     0        0

                            Figure 2-46. Port P Interrupt Enable Register (PIEP)

1 Read: Anytime.
   Write: Anytime.

Field                                Table 2-45. PIEP Register Field Descriptions

7-0                                                                        Description
PIEP
        Port P interrupt enable--
        This bit enables or disables on the edge sensitive pin interrupt on the associated pin.

        1 Interrupt enabled
        0 Interrupt disabled (interrupt flag masked)

                                 S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                                      105
Port Integration Module (S12XSPIMV1)

2.3.49 Port P Interrupt Flag Register (PIFP)

Address 0x025F                                                                                   Access: User read/write1

            7              6      5      4      3                                             2  1      0

     R  PIFP7          PIFP6  PIFP5  PIFP4  PIFP3                                         PIFP2  PIFP1  PIFP0
     W     0
Reset                  0      0      0        0                                           0      0      0

                          Figure 2-47. Port P Interrupt Flag Register (PIFP)

1 Read: Anytime.
   Write: Anytime.

Field                                Table 2-46. PIFP Register Field Descriptions

7-0                                                                        Description
PIFP
        Port P interrupt flag--
        The flag bit is set after an active edge was applied to the associated input pin. This can be a rising or a falling edge
        based on the state of the polarity select register.
        Writing a logic "1" to the corresponding bit field clears the flag.

        1 Active edge on the associated bit has occurred (an interrupt will occur if the associated enable bit is set)
        0 No active edge occured

2.3.50 Port H Data Register (PTH)

Address 0x0260                                                                                   Access: User read/write1

                    7     6      5      4      3                                             2   1      0

     R                 PTH6   PTH5   PTH4   PTH3                                          PTH2   PTH1   PTH0
              PTH7

     W

Reset   0              0      0      0        0                                           0      0      0

                                                 Figure 2-48. Port H Data Register (PTH)
1 Read: Anytime. The data source depends on the data direction value.

   Write: Anytime.

Field                                 Table 2-47. PTH Register Field Descriptions

7-0                                                                        Description
PTH
        Port H general purpose input/output data--Data Register, pin interrupt input/output
        The associated pin can be used as general purpose I/O. In general purpose output mode the register bit value is
        driven to the pin.
        If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
        pin input state is read.

         Pin interrupts can be generated if enabled in input or output mode.

                              S12XS Family Reference Manual, Rev. 1.09

106                                                                                              Freescale Semiconductor
                                                                                           Port Integration Module (S12XSPIMV1)

2.3.51 Port H Input Register (PTIH)

Address 0x0261                                                                                       Access: User read1

               7             6       5               4       3                                 2      1      0

R PTIH7                  PTIH6   PTIH5           PTIH4   PTIH3                             PTIH2  PTIH1  PTIH0

W

Reset   u                u       u               u       u                                 u      u      u

                    = Unimplemented or Reserved          u = Unaffected by reset

                                                Figure 2-49. Port H Input Register (PTIH)
1 Read: Anytime.

   Write:Never, writes to this register have no effect.

Field                                Table 2-48. PTIH Register Field Descriptions

7-0                                                                        Description
PTIH
        Port H input data--
        A read always returns the buffered input state of the associated pin. It can be used to detect overload or short circuit
        conditions on output pins.

2.3.52 Port H Data Direction Register (DDRH)

Address 0x0262                                                                                    Access: User read/write1

             7                6       5               4       3                               2   1      0

     R  DDRH7            DDRH6   DDRH5           DDRH4   DDRH3                           DDRH2    DDRH1  DDRH0
     W      0
Reset                    0       0               0       0                                 0      0      0

                            Figure 2-50. Port H Data Direction Register (DDRH)

1 Read: Anytime.
   Write: Anytime.

                                 Table 2-49. DDRH Register Field Descriptions

Field                                                                       Description

  7-0   Port H data direction--
DDRH    This bit determines whether the associated pin is an input or output.

        1 Associated pin configured as output
        0 Associated pin configured as input

                                 S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                                     107
Port Integration Module (S12XSPIMV1)

2.3.53 Port H Reduced Drive Register (RDRH)

Address 0x0263                                                                     Access: User read/write1

             7           6           5       4       3                          2  1      0

     R  RDRH7       RDRH6       RDRH5   RDRH4   RDRH3                      RDRH2   RDRH1  RDRH0
     W      0
Reset               0           0       0       0                          0       0      0

                       Figure 2-51. Port H Reduced Drive Register (RDRH)

1 Read: Anytime.
   Write: Anytime.

                                Table 2-50. RDRH Register Field Descriptions

Field                                                                       Description

  7-0   Port H reduced drive--Select reduced drive for output pin
RDRH    This bit configures the drive strength of the asscociated output pin as either full or reduced. If a pin is used as input
        this bit has no effect. The reduced drive function is independent of which function is being used on a particular pin.

        1 Reduced drive selected (approx. 1/5 of the full drive strength)
        0 Full drive strength enabled

2.3.54 Port H Pull Device Enable Register (PERH)

Address 0x0264                                                                     Access: User read/write1

             7           6           5       4       3                          2  1      0

     R  PERH7       PERH6       PERH5   PERH4   PERH3                      PERH2   PERH1  PERH0
     W      0
Reset               0           0       0       0                          0       0      0

                    Figure 2-52. Port H Pull Device Enable Register (PERH)

1 Read: Anytime.
   Write: Anytime.

                                Table 2-51. PERH Register Field Descriptions

Field                                      Description

  7-0   Port H pull device enable--Enable pull device on input pin
PERH    This bit controls whether a pull device on the associated port input pin is active. If a pin is used as output this bit has
        no effect. The polarity is selected by the related polarity select register bit.

        1 Pull device enabled
        0 Pull device disabled

                                S12XS Family Reference Manual, Rev. 1.09

108                                                                                Freescale Semiconductor
                                                                           Port Integration Module (S12XSPIMV1)

2.3.55 Port H Polarity Select Register (PPSH)

Address 0x025D                                                                                   Access: User read/write1

             7                6       5       4                   3             2                1      0

     R  PPSH7            PPSH6   PPSH5   PPSH4               PPSH3         PPSH2                 PPSH1  PPSH0
     W      0
Reset                    0       0       0                   0             0                     0      0

                            Figure 2-53. Port H Polarity Select Register (PPSH)

1 Read: Anytime.
   Write: Anytime.

                                 Table 2-52. PPSH Register Field Descriptions

Field                                                                       Description

7-0    Port H pull device select--Configure pull device and pin interrupt edge polarity on input pin
PPSH    This bit selects a pull-up or a pull-down device if enabled on the associated port input pin.
        This bit also selects the polarity of the active pin interrupt edge.

        1 A pull-down device selected; rising edge selected
        0 A pull-up device selected; falling edge selected

2.3.56 Port H Interrupt Enable Register (PIEH)

        Read: Anytime.                                                                           Access: User read/write1

Address 0x025E

            7                6       5       4                   3             2                 1      0

     R  PIEH7            PIEH6   PIEH5   PIEH4               PIEH3         PIEH2                 PIEH1  PIEH0
     W     0
Reset                    0       0       0                   0             0                     0      0

                            Figure 2-54. Port H Interrupt Enable Register (PIEH)

1 Read: Anytime.
   Write: Anytime.

Field                                Table 2-53. PIEH Register Field Descriptions

7-0                                                                        Description
PIEH
        Port H interrupt enable--
        This bit enables or disables on the edge sensitive pin interrupt on the associated pin.

        1 Interrupt enabled
        0 Interrupt disabled (interrupt flag masked)

                                 S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                                    109
Port Integration Module (S12XSPIMV1)

2.3.57 Port H Interrupt Flag Register (PIFH)

Address 0x025F                                                                                   Access: User read/write1

              7         6      5       4      3                                               2  1      0

     R    PIFH7     PIFH6  PIFH5   PIFH4  PIFH3                                           PIFH2  PIFH1  PIFH0
     W       0
Reset               0      0       0          0                                           0      0      0

                          Figure 2-55. Port H Interrupt Flag Register (PIFH)

1 Read: Anytime.
   Write: Anytime.

Field                                  Table 2-54. PIFH Register Field Descriptions

7-0                                                                          Description
PIFH
          Port H interrupt flag--
          The flag bit is set after an active edge was applied to the associated input pin. This can be a rising or a falling edge
          based on the state of the polarity select register.
          Writing a logic "1" to the corresponding bit field clears the flag.

          1 Active edge on the associated bit has occurred (an interrupt will occur if the associated enable bit is set)
          0 No active edge occured

2.3.58 Port J Data Register (PTJ)

Address 0x0268                                                                                   Access: User read/write1

          7         6      5       4          3                                           2      1      0

     R                     0       0          0                                           0

          PTJ7      PTJ6                                                                         PTJ1   PTJ0

     W

Reset     0         0      0       0          0                                           0      0      0

                                                 Figure 2-56. Port J Data Register (PTJ)
1 Read: Anytime. The data source depends on the data direction value.

   Write: Anytime.

                           Table 2-55. PTJ Register Field Descriptions

Field                                 Description

7-6, 1-0  Port J general purpose input/output data--Data Register, pin interrupt input/output
  PTJ     The associated pin can be used as general purpose I/O. In general purpose output mode the register bit value is
          driven to the pin.
          If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
          pin input state is read.

          Pin interrupts can be generated if enabled in input or output mode.

                           S12XS Family Reference Manual, Rev. 1.09

110                                                                                              Freescale Semiconductor
                                                                                           Port Integration Module (S12XSPIMV1)

2.3.59 Port J Input Register (PTIJ)

Address 0x0269                                                                                   Access: User read1

          7              6      5                4  3                                      2      1      0

R PTIJ7                  PTIJ6  0                0  0                                      0  PTIJ1  PTIJ0

W

Reset     u              u      u                u  u                                      u  u      u

                    = Unimplemented or Reserved     u = Unaffected by reset

                                                Figure 2-57. Port J Input Register (PTIJ)
1 Read: Anytime.

   Write:Never, writes to this register have no effect.

                                Table 2-56. PTIJ Register Field Descriptions

Field                                               Description

7-6, 1-0  Port J input data--
  PTIJ    A read always returns the buffered input state of the associated pin. It can be used to detect overload or short circuit
          conditions on output pins.

2.3.60 Port J Data Direction Register (DDRJ)

Address 0x026A                                                                                Access: User read/write1

               7         6      5                4  3                                      2  1      0

     R    DDRJ7                 0                0  0                                      0
     W        0
Reset                    DDRJ6                                                                DDRJ1  DDRJ0

                         0      0                0  0                                      0  0      0

                            Figure 2-58. Port J Data Direction Register (DDRJ)

1 Read: Anytime.
   Write: Anytime.

                                Table 2-57. DDRJ Register Field Descriptions

Field                                               Description

7-6, 1-0 Port J data direction--
DDRJ This bit determines whether the associated pin is an input or output.

          1 Associated pin configured as output
          0 Associated pin configured as input

                                S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                                 111
Port Integration Module (S12XSPIMV1)

2.3.61 Port J Reduced Drive Register (RDRJ)

Address 0x026B                                                                     Access: User read/write1

               7    6             5  4  3                                       2  1      0

     R    RDRJ7                   0  0  0                                     0
     W        0
Reset               RDRJ6                                                          RDRJ1  RDRJ0

                    0             0  0  0                                     0    0      0

                       Figure 2-59. Port J Reduced Drive Register (RDRJ)

1 Read: Anytime.
   Write: Anytime.

                                  Table 2-58. RDRJ Register Field Descriptions

Field                                   Description

7-6, 1-0  Port J reduced drive--Select reduced drive for outputs
RDRJ     This bit configures the drive strength of the asscociated output pin as either full or reduced. If a pin is used as input
          this bit has no effect. The reduced drive function is independent of which function is being used on a particular pin.

          1 Reduced drive selected (approx. 1/5 of the full drive strength).
          0 Full drive strength enabled.

2.3.62 Port J Pull Device Enable Register (PERJ)

Address 0x026C                                                                     Access: User read/write1

               7    6             5  4  3                                       2  1      0

     R    PERJ7                   0  0  0                                     0
     W       1
Reset               PERJ6                                                          PERJ1  PERJ0

                    1             1  1  1                                     1    1      1

                    Figure 2-60. Port J Pull Device Enable Register (PERJ)

1 Read: Anytime.
   Write: Anytime.

                                  Table 2-59. PERJ Register Field Descriptions

Field                                   Description

7-6, 1-0  Port J pull device enable--Enable pull device on input pin
PERJ     This bit controls whether a pull device on the associated port input pin is active. If a pin is used as output this bit has
          no effect. The polarity is selected by the related polarity select register bit.

          1 Pull device enabled
          0 Pull device disabled

                                  S12XS Family Reference Manual, Rev. 1.09

112                                                                                Freescale Semiconductor
                                                                              Port Integration Module (S12XSPIMV1)

2.3.63 Port J Polarity Select Register (PPSJ)

Address 0x026D                                                                                  Access: User read/write1

              7          6      5                       4      3              2                          1  0

     R    PPSJ7                 0                       0      0              0
     W       0
Reset                    PPSJ6                                                                  PPSJ1       PPSJ0

                         0      0                       0      0              0                          0  0

                            Figure 2-61. Port J Polarity Select Register (PPSJ)

1 Read: Anytime.
   Write: Anytime.

                                Table 2-60. PPSJ Register Field Descriptions

Field                                                      Description

7-6, 1-0  Port J pull device select--Configure pull device and pin interrupt edge polarity on input pin
PPSJ     This bit selects a pull-up or a pull-down device if enabled on the associated port input pin.
          This bit also selects the polarity of the active pin interrupt edge.

          1 A pull-down device selected; rising edge selected
          0 A pull-up device selected; falling edge selected

2.3.64 Port J Interrupt Enable Register (PIEJ)

        Read: Anytime.                                                                          Access: User read/write1

Address 0x026E

              7          6      5                       4      3              2                          1  0

     R    PIEJ7                 0                       0      0              0
     W       0
Reset                    PIEJ6                                                                  PIEJ1       PIEJ0

                         0      0                       0      0              0                          0  0

                            Figure 2-62. Port J Interrupt Enable Register (PIEJ)

1 Read: Anytime.
   Write: Anytime.

                                Table 2-61. PIEJ Register Field Descriptions

Field                                                      Description

7-6, 1-0 Port J interrupt enable--
  PIEJ This bit enables or disables on the edge sensitive pin interrupt on the associated pin.

          1 Interrupt enabled
          0 Interrupt disabled (interrupt flag masked)

                                S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                                        113
Port Integration Module (S12XSPIMV1)

2.3.65 Port J Interrupt Flag Register (PIFJ)

Address 0x026F                                                                             Access: User read/write1

               7       6         5         4         3                         2           1                               0

     R     PIFJ7                 0         0         0                         0
     W        0
Reset                  PIFJ6                                                               PIFJ1  PIFJ0

                       0         0         0         0                         0           0                               0

                              Figure 2-63. Port J Interrupt Flag Register (PIFJ)

1 Read: Anytime.
   Write: Anytime.

                                 Table 2-62. PIFJ Register Field Descriptions

Field                                         Description

7-6, 1-0   Port J interrupt flag--
  PIFJ     The flag bit is set after an active edge was applied to the associated input pin. This can be a rising or a falling edge
           based on the state of the polarity select register.
           Writing a logic "1" to the corresponding bit field clears the flag.

           1 Active edge on the associated bit has occurred (an interrupt will occur if the associated enable bit is set)
           0 No active edge occured

2.3.66 Port AD0 Data Register 0 (PT0AD0)

Address 0x0270                                                                             Access: User read/write1

                    7         6         5         4         3         2                    1                               0

     R                 PT0AD06   PT0AD05   PT0AD04   PT0AD03   PT0AD02                     PT0AD01 PT0AD00
           PT0AD07

     W

  Altern.  AN15        AN14      AN13      AN12      AN11                  AN10            AN9    AN8
Function

Reset      0           0         0         0         0                         0           0                               0

                                           Figure 2-64. Port AD0 Data Register 0 (PT0AD0)
1 Read: Anytime. The data source depends on the data direction value.

   Write: Anytime.

                              Table 2-63. PT0AD0 Register Field Descriptions

Field                                         Description

   7-0     Port AD0 general purpose input/output data--Data Register, ATD AN analog input
PT0AD0     When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
           purpose output mode the register bit value is driven to the pin.
           If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
           pin input state is read.

                                 S12XS Family Reference Manual, Rev. 1.09

114                                                                                        Freescale Semiconductor
                                                                               Port Integration Module (S12XSPIMV1)

2.3.67 Port AD0 Data Register 1 (PT1AD0)

Address 0x0271                                                                             Access: User read/write1

               7                6           5            4           3           2         1           0

R                        PT1AD06     PT1AD05      PT1AD04     PT1AD03     PT1AD02          PT1AD01 PT1AD00
      PT1AD07

W

  Altern.  AN7           AN6         AN5          AN4         AN3              AN2         AN1         AN0
Function

Reset      0             0           0            0           0                0           0           0

                                           Figure 2-65. Port AD0 Data Register 1 (PT1AD0)
1 Read: Anytime. The data source depends on the data direction value.

   Write: Anytime.

                              Table 2-64. PT1AD0 Register Field Descriptions

Field                                                  Description

   7-0     Port AD0 general purpose input/output data--Data Register, ATD AN analog input
PT1AD0     When not used with the alternative function, the associated pin can be used as general purpose I/O. In general
           purpose output mode the register bit value is driven to the pin.
           If the associated data direction bit is set to 1, a read returns the value of the port register bit, otherwise the buffered
           pin input state is read.

2.3.68 Port AD0 Data Direction Register 0 (DDR0AD0)

Address 0x0272                                                                             Access: User read/write1

               7                  6           5            4           3           2                1           0

R                        DDR0AD06    DDR0AD05     DDR0AD04    DDR0AD03    DDR0AD02         DDR0AD01    DDR0AD00
     DDR0AD07

W

Reset      0             0           0            0           0                0           0           0

                         Figure 2-66. Port AD0 Data Direction Register 0 (DDR0AD0)

1 Read: Anytime.
   Write: Anytime.

                              Table 2-65. DDR0AD0 Register Field Descriptions

Field                                                  Description

    7-0 Port AD0 data direction--
DDR0AD0 This bit determines whether the associated pin is an input or output.

                To use the digital input function the ATD Digital Input Enable Register (ATD0DIEN) has to be set to logic level "1".

           1 Associated pin configured as output
           0 Associated pin configured as input

                                     S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                                     115
Port Integration Module (S12XSPIMV1)

2.3.69 Port AD0 Data Direction Register 1 (DDR1AD0)

Address 0x0273                                                                        Access: User read/write1

                    7           6           5           4           3              2           1           0

     R                 DDR1AD06    DDR1AD05    DDR1AD04    DDR1AD03       DDR1AD02    DDR1AD01    DDR1AD00
          DDR1AD07

     W

Reset  0               0           0           0           0                 0        0           0

                       Figure 2-67. Port AD0 Data Direction Register 1 (DDR1AD0)

1 Read: Anytime.
   Write: Anytime.

                          Table 2-66. DDR1AD0 Register Field Descriptions

Field                                             Description

    7-0 Port AD0 data direction--
DDR1AD0 This bit determines whether the associated pin is an input or output.

                To use the digital input function the ATD Digital Input Enable Register (ATD0DIEN) has to be set to logic level "1".

       1 Associated pin configured as output
       0 Associated pin configured as input

2.3.70 Port AD0 Reduced Drive Register 0 (RDR0AD0)

Address 0x0274                                                                        Access: User read/write1

                    7           6           5           4           3              2           1           0

     R                 RDR0AD06    RDR0AD05    RDR0AD04    RDR0AD03       RDR0AD02    RDR0AD01    RDR0AD00
          RDR0AD07

     W

Reset  0               0           0           0           0                 0        0           0

                       Figure 2-68. Port AD0 Reduced Drive Register 0 (RDR0AD0)

1 Read: Anytime.
   Write: Anytime.

                          Table 2-67. RDR0AD0 Register Field Descriptions

Field                                             Description

    7-0 Port AD0 reduced drive--Select reduced drive for output pin
RDR0AD0 This bit configures the drive strength of the asscociated output pin as either full or reduced. If a pin is used as input

                this bit has no effect. The reduced drive function is independent of which function is being used on a particular pin.

       1 Reduced drive selected (approx. 1/5 of the full drive strength)
       0 Full drive strength enabled

                                   S12XS Family Reference Manual, Rev. 1.09

116                                                                                   Freescale Semiconductor
2.3.71                                                                                                                   Port Integration Module (S12XSPIMV1)

        Port AD0 Reduced Drive Register 1 (RDR1AD0)

Address 0x0275                                                                         Access: User read/write1

               7                  6           5           4           3             2           1           0

R                        RDR1AD06    RDR1AD05    RDR1AD04    RDR1AD03      RDR1AD02    RDR1AD01    RDR1AD00
     RDR1AD07

W

Reset   0                0           0           0           0                 0       0           0

                         Figure 2-69. Port AD0 Reduced Drive Register 1 (RDR1AD0)

1 Read: Anytime.
   Write: Anytime.

                            Table 2-68. RDR1AD0 Register Field Descriptions

Field                                               Description

    7-0 Port AD0 reduced drive--Select reduced drive for output pin
RDR1AD0 This bit configures the drive strength of the asscociated output pin as either full or reduced. If a pin is used as input

                this bit has no effect. The reduced drive function is independent of which function is being used on a particular pin.

        1 Reduced drive selected (approx. 1/5 of the full drive strength)
        0 Full drive strength enabled

2.3.72 Port AD0 Pull Up Enable Register 0 (PER0AD0)

Address 0x0276                                                                         Access: User read/write1

               7                 6           5           4           3             2           1           0

R                        PER0AD06    PER0AD05    PER0AD04    PER0AD03      PER0AD02    PER0AD01    PER0AD00
     PER0AD07

W

Reset   0                0           0           0           0                 0       0           0

                         Figure 2-70. Port AD0 Pull Device Up Register 0 (PER0AD0)

1 Read: Anytime.
   Write: Anytime.

                            Table 2-69. PER0AD0 Register Field Descriptions

Field                                               Description

    7-0 Port AD0 pull device enable--Enable pull-up device on input pin
PER0AD0 This bit controls whether a pull device on the associated port input pin is active. If a pin is used as output this bit has

                no effect. The polarity is selected by the related polarity select register bit.

        1 Pull device enabled
        0 Pull device disabled

                                     S12XS Family Reference Manual, Rev. 1.09

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Port Integration Module (S12XSPIMV1)

2.3.73 Port AD0 Pull Up Enable Register 1 (PER1AD0)

Address 0x0277                                                                        Access: User read/write1

                    7          6          5          4          3           2                 1          0

     R                 PER1AD06   PER1AD05   PER1AD04   PER1AD03    PER1AD02          PER1AD01   PER1AD00
          PER1AD07

     W

Reset   0                  0      0                 0   0                   0         0          0

                           Figure 2-71. Port AD0 Pull Up Enable Register 1 (PER1AD0)

1 Read: Anytime.
   Write: Anytime.

                              Table 2-70. PER1AD0 Register Field Descriptions

Field                                                  Description

    7-0 Port AD0 pull device enable--Enable pull-up device on input pin
PER1AD0 This bit controls whether a pull device on the associated port input pin is active. If a pin is used as output this bit has

                no effect. The polarity is selected by the related polarity select register bit.

        1 Pull device enabled
        0 Pull device disabled

2.3.74 PIM Reserved Registers

Address 0x0278-0x27F                                                                     Access: User read1

        7                  6      5                 4   3                   2         1          0

     R  0                  0      0                 0   0                   0         0          0

     W

Reset   0                  0      0                 0   0                   0         0          0

                       = Unimplemented or Reserved      u = Unaffected by reset

                                  Figure 2-72. PIM Reserved Registers

1 Read: Always reads 0x00
   Write: Unimplemented

2.4 Functional Description

2.4.1 General

Each pin except PE0, PE1, and BKGD can act as general purpose I/O. In addition each pin can act as an
output or input of a peripheral module.

                                  S12XS Family Reference Manual, Rev. 1.09

118                                                                                   Freescale Semiconductor
                                                                                                                                       Port Integration Module (S12XSPIMV1)

2.4.2 Registers

A set of configuration registers is common to all ports with exception of the ATD port (Table 2-71). All
registers can be written at any time, however a specific configuration might not become active.
For example selecting a pull-up device: This device does not become active while the port is used as a
push-pull output.

                            Table 2-71. Register availability per port1

Port Data  Input               Data Reduced Pull                        Polarity   Wired- Interrupt Interrupt  Routing
                            Direction Drive Enable                       Select   Or Mode Enable Flag
                                                                                                                    -
A   yes                  -  yes  yes  yes                               -         -    -    -                       -
                                                                                                                    -
B   yes                  -  yes                                         -         -    -    -                       -
                                                                                                                  yes
E   yes                  -  yes                                         -         -    -    -                       -
                                                                                                                  yes
K   yes                  -  yes                                         -         -    -    -                       -
                                                                                                                    -
T   yes    yes              yes  yes  yes                               yes       -    -    -                       -
                                                                                                                    -
S   yes    yes              yes  yes  yes                               yes       yes  -    -

M   yes    yes              yes  yes  yes                               yes       yes  -    -

P   yes    yes              yes  yes  yes                               yes       -    yes  yes

H   yes    yes              yes  yes  yes                               yes       -    yes  yes

J   yes    yes              yes  yes  yes                               yes       -    yes  yes

AD  yes                  -  yes  yes  yes                               -         -    -    -

1 Each cell represents one register with individual configuration bits

2.4.2.1 Data register (PORTx, PTx)
This register holds the value driven out to the pin if the pin is used as a general purpose I/O.
Writing to this register has only an effect on the pin if the pin is used as general purpose output. When
reading this address, the buffered state of the pin is returned if the associated data direction register bit is
set to "0".
If the data direction register bits are set to logic level "1", the contents of the data register is returned. This
is independent of any other configuration (Figure 2-73).

2.4.2.2 Input register (PTIx)
This is a read-only register and always returns the buffered state of the pin (Figure 2-73).

2.4.2.3 Data direction register (DDRx)
This register defines whether the pin is used as a input or an output.
If a peripheral module controls the pin the contents of the data direction register is ignored (Figure 2-73).
Independent of the pin usage with a peripheral module this register determines the source of data when
reading the associated data register address (2.4.2.1/2-119).

                                 S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                                        119
Port Integration Module (S12XSPIMV1)

                                                           NOTE
                  Due to internal synchronization circuits, it can take up to 2 bus clock cycles
                  until the correct value is read on port data or port input registers, when
                  changing the data direction register.

     PTI

          0
          1

     PT      0                            PIN

             1

     DDR     0

             1

                           data out

     Module output enable

                           module enable

     Figure 2-73. Illustration of I/O pin functionality

2.4.2.4 Reduced drive register (RDRx)

If the pin is used as an output this register allows the configuration of the drive strength independent of the
use with a peripheral module.

2.4.2.5 Pull device enable register (PERx)

This register turns on a pull-up or pull-down device on the related pins determined by the
associatedpolarity select register (2.4.2.5/2-120).

The pull device becomes active only if the pin is used as an input or as a wired-or output. Some peripheral
modules only allow certain configurations of pull devices to become active. Refer to the respective bit
descriptions.

2.4.2.6 Polarity select register (PPSx)

This register selects either a pull-up or pull-down device if enabled.

It only becomes active if the pin is used as an input. A pull-up device can be activated if the pin is used as
a wired-or output.

     S12XS Family Reference Manual, Rev. 1.09

120                                                      Freescale Semiconductor
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2.4.2.7 Wired-or mode register (WOMx)
If the pin is used as an output this register turns off the active high drive. This allows wired-or type
connections of outputs.

2.4.2.8 Interrupt enable register (PIEx)

If the pin is used as an interrupt input this register serves as a mask to the interrupt flag to enable/disable
the interrupt.

2.4.2.9 Interrupt flag register (PIFx)
If the pin is used as an interrupt input this register holds the interrupt flag after a valid pin event.

2.4.2.10 Module routing registers (MODRR, PTTRR)

These registers allow software re-configuration of the pinouts of the different package options for specific
peripherals:

    MODRR supports the re-routing of the SCI1 and SPI0 pins to alternative ports
    PTTRR supports the re-routing of the PWM and TIM channels to alternative ports

2.4.3  Pins and Ports

                                                   NOTE
          Please refer to the device pinout section to determine the pin availability in
          the different package options.

2.4.3.1 BKGD pin
The BKGD pin is associated with the BDM module.
During reset, the BKGD pin is used as MODC input.

2.4.3.2 Port A, B
Port A pins PA[7:0] and Port B pins PB[7:0] can be used for general-purpose I/O.

2.4.3.3 Port E

Port E is associated with the free-running clock outputs ECLK, ECLKX2 and interrupt inputs IRQ and
XIRQ.

Port E pins PE[7:2] can be used for either general-purpose I/O or with the alternative functions.

Port E pin PE[7] an be used for either general-purpose I/O or as the free-running clock ECLKX2 output
running at the core clock rate.

Port E pin PE[4] an be used for either general-purpose I/O or as the free-running clock ECLK output
running at the bus clock rate or at the programmed divided clock rate.

                         S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                                   121
Port Integration Module (S12XSPIMV1)

Port E pin PE[1] can be used for either general-purpose input or as the level- or falling edge-sensitive IRQ
interrupt input. IRQ will be enabled by setting the IRQEN configuration bit (2.3.14/2-81) and clearing the
I-bit in the CPU condition code register. It is inhibited at reset so this pin is initially configured as a simple
input with a pull-up.
Port E pin PE[0] can be used for either general-purpose input or as the level-sensitive XIRQ interrupt input.
XIRQ can be enabled by clearing the X-bit in the CPU condition code register. It is inhibited at reset so
this pin is initially configured as a high-impedance input with a pull-up.

2.4.3.4 Port K
Port K pins PK[7,5:0] can be used for general-purpose I/O.

2.4.3.5 Port T
This port is associated with TIM and PWM.
Port T pins PT[7:4] can be used for either general-purpose I/O, or with the PWM or with the channels of
the standard Timer subsystem.
Port T pins PT[3:0] can be used for either general-purpose I/O, or with the channels of the standard Timer
subsystem.
The TIM pins IOC2-0 can be re-routed.

2.4.3.6 Port S
This port is associated with SPI0, SCI0 and SCI1.
Port S pins PS[7:4] can be used either for general-purpose I/O, or with the SPI0 subsystem.
Port S pins PS[3:2] can be used either for general-purpose I/O, or with the SCI1 subsystem.
Port S pins PS[1:0] can be used either for general-purpose I/O, or with the SCI0 subsystem.
The SPI0 and SCI1 pins can be re-routed.

2.4.3.7 Port M
This port is associated with CAN0 and SCI1.
Port M pins PM[7:6] can be used for either general purpose I/O.
Port M pins PM[1:0] can be used for either general purpose I/O, or with the CAN0 or with the SCI1
subsystem.
Port M pins PM[5:2] can be used for general purpose I/O.

2.4.3.8 Port P
This port is associated with the PWM, TIM and SCI1.

     S12XS Family Reference Manual, Rev. 1.09

122                                            Freescale Semiconductor
                                                                                                                                       Port Integration Module (S12XSPIMV1)

Port P pins PP[7:3] can be used for either general purpose I/O with pin interrupt capability, or with the
PWM or with the channels of the standard Timer.subsystem.
Port P pins PP[2,0] can be used for either general purpose I/O, or with the PWM or with the TIM or with
the SCI1 subsystem.
Port P pin PP[1] can be used for either general purpose I/O, or with the PWM or with the TIM subsystem.

2.4.3.9 Port H
Port H pins PH[7:0] can be used for general purpose I/O with pin interrupt capability.

2.4.3.10 Port J
Port J pins PJ[7,6,1,0] can be used for general purpose I/O with pin-interrupt capability.

2.4.3.11 Port AD
This port is associated with the ATD.
Port AD pins PAD[15:0] can be used for either general purpose I/O, or with the ATD0 subsystem.

2.4.4 Pin interrupts

Ports P, H and J offer pin interrupt capability. The interrupt enable as well as the sensitivity to rising or
falling edges can be individually configured on a per-pin basis. All bits/pins in a port share the same
interrupt vector. Interrupts can be used with the pins configured as inputs or outputs.
An interrupt is generated when a bit in the port interrupt flag register and its corresponding port interrupt
enable bit are both set. The pin interrupt feature is also capable to wake up the CPU when it is in STOP or
WAIT mode.
A digital filter on each pin prevents pulses (Figure 2-75) shorter than a specified time from generating an
interrupt. The minimum time varies over process conditions, temperature and voltage (Figure 2-74 and
Table 2-72).

                     Glitch, filtered out, no interrupt flag set

Valid pulse, interrupt flag set  uncertain

                                          tpign
                                                 tpval

                         Figure 2-74. Interrupt Glitch Filter on Port P, H and J (PPS=0)

                         S12XS Family Reference Manual, Rev. 1.09

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Port Integration Module (S12XSPIMV1)

                                      Table 2-72. Pulse Detection Criteria

                                            Mode

     Pulse                            STOP                                  STOP1

                                            Unit

     Ignored                          tpulse  3 bus clocks                      tpulse  tpign

     Uncertain                        3 < tpulse < 4 bus clocks  tpign < tpulse < tpval

     Valid                            tpulse  4 bus clocks                      tpulse  tpval

     1These values include the spread of the oscillator frequency over tempera-
        ture, voltage and process.

                                                            tpulse

                                                       Figure 2-75. Pulse Illustration

A valid edge on an input is detected if 4 consecutive samples of a passive level are followed by 4
consecutive samples of an active level directly or indirectly.
The filters are continuously clocked by the bus clock in RUN and WAIT mode. In STOP mode the clock
is generated by an RC-oscillator in the Port Integration Module. To maximize current saving the RC
oscillator runs only if the following condition is true on any pin individually:
Sample count <= 4 and interrupt enabled (PIE=1) and interrupt flag not set (PIF=0).

2.5 Initialization Information

2.5.1 Port Data and Data Direction Register writes

It is not recommended to write PORTx/PTx and DDRx in a word access. When changing the register pins
from inputs to outputs, the data may have extra transitions during the write access. Initialize the port data
register before enabling the outputs.

                                      S12XS Family Reference Manual, Rev. 1.09

124                                                                                Freescale Semiconductor
Chapter 3
Memory Mapping Control (S12XMMCV4)

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(Item No.)           By)     Affected
                                       - Clarifying RPAGE usage for less than 12KB RAMSIZE.
  v04.08        04-May-07              - Some Cleanups
                                       - Minor changes
v04.09      01-Feb-08
                                       - Minor changes
v04.10      17-Feb-09

3.1 Introduction

This section describes the functionality of the module mapping control (MMC) sub-block of the S12X
platform. The block diagram of the MMC is shown in Figure 3-1.

The MMC module controls the multi-master priority accesses, the selection of internal resources . Internal
buses, including internal memories and peripherals, are controlled in this module. The local address space
for each master is translated to a global memory space.

                             S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                       125
Memory Mapping Control (S12XMMCV4)

3.1.1  Terminology

                                     Table 3-1. Acronyms and Abbreviations

           Logic level "1"  Voltage that corresponds to Boolean true state
           Logic level "0"  Voltage that corresponds to Boolean false state
                            Represents hexadecimal number
                  0x        Represents logic level 'don't care'
                   x        8-bit data
                 Byte       16-bit data
                 word       based on the 64KB Memory Space (16-bit address)
           local address    based on the 8MB Memory Space (23-bit address)
          global address    Address on even boundary
         Aligned address    Address on odd boundary
       Mis-aligned address  System Clock. Refer to CRG Block Guide.
             Bus Clock      Normal Single-Chip Mode
                            Special Single-Chip Mode
        single-chip modes   Normal Single-Chip Mode

          normal modes

       special modes        Special Single-Chip Mode

            NS              Normal Single-Chip Mode
            SS              Special Single-Chip Mode
Unimplemented areas         Areas which are accessible by the pages (RPAGE,PPAGE,EPAGE) and not implemented
           PRR              Port Replacement Registers
           PRU              Port Replacement Unit located on the emulator side
           MCU              MicroController Unit
           NVM              Non-volatile Memory; Flash, Data FLASH or ROM
            IFR             Information Row sector located on the top of NVM. For Test purposes.

3.1.2 Features

The main features of this block are:
    Paging capability to support a global 8MB memory address space
    Bus arbitration between the masters CPU, BDM
    Simultaneous accesses to different resources1 (internal, and peripherals) (see Figure 3-1 )
    Resolution of target bus access collision
    MCU operation mode control
    MCU security control
    Separate memory map schemes for each master CPU, BDM
    ROM control bits to enable the on-chip FLASH or ROM selection
    Generation of system reset when CPU accesses an unimplemented address (i.e., an address which
         does not belong to any of the on-chip modules) in single-chip modes

1. Resources are also called targets.                                                           Freescale Semiconductor

                                                      S12XS Family Reference Manual, Rev. 1.09
126
                                                                                                                                     Memory Mapping Control (S12XMMCV4)

3.1.3 S12X Memory Mapping

The S12X architecture implements a number of memory mapping schemes including
    a CPU 8MB global map, defined using a global page (GPAGE) register and dedicated 23-bit
         address load/store instructions.
    a BDM 8MB global map, defined using a global page (BDMGPR) register and dedicated 23-bit
         address load/store instructions.
    a (CPU or BDM) 64KB local map, defined using specific resource page (RPAGE, EPAGE and
         PPAGE) registers and the default instruction set. The 64KB visible at any instant can be considered
         as the local map accessed by the 16-bit (CPU or BDM) address.

The MMC module performs translation of the different memory mapping schemes to the specific global
(physical) memory implementation.

3.1.4 Modes of Operation

This subsection lists and briefly describes all operating modes supported by the MMC.

3.1.4.1 Power Saving Modes
    Run mode
         MMC is functional during normal run mode.
    Wait mode
         MMC is functional during wait mode.
    Stop mode
         MMC is inactive during stop mode.

3.1.4.2 Functional Modes
    Single chip modes
         In normal and special single chip mode the internal memory is used.

3.1.5 Block Diagram

Figure 3-1 shows a block diagram of the MMC.

                         S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                            127
Memory Mapping Control (S12XMMCV4)

             BDM                                                CPU

     MMC

                                    Address Decoder & Priority                DBG

                                    Target Bus Controller

     Data FLASH PGMFLASH            RAM                         Peripherals

                                    Figure 3-1. MMC Block Diagram

3.2 External Signal Description

The user is advised to refer to the SoC Guide for port configuration and location of external bus signals.
Some pins may not be bonded out in all implementations.

Table 3-2 outlines the pin names and functions. It also provides a brief description of their operation.

                                  Table 3-2. External Input Signals Associated with the MMC

     Signal  I/O                    Description                                    Availability
                                    Mode input
     MODC    I                                                                    Latched after
                                                                              RESET (active low)

                                    S12XS Family Reference Manual, Rev. 1.09

128                                                                           Freescale Semiconductor
                                                                                        Memory Mapping Control (S12XMMCV4)

3.3 Memory Map and Registers

3.3.1 Module Memory Map

A summary of the registers associated with the MMC block is shown in Figure 3-2. Detailed descriptions
of the registers and bits are given in the subsections that follow.

Address  Register                 Bit 7       6     5                      4            3  2     1     Bit 0
          Name

0x000A Reserved R                 0           0     0                      0            0  0     0     0

                   W

0x000B MODE R                     MODC        0     0                      0            0  0     0     0

                   W

0x0010 GPAGE R                    0           GP6   GP5   GP4                   GP3        GP2   GP1   GP0

                   W

0x0011 DIRECT R                   DP15        DP14  DP13  DP12                DP11         DP10  DP9   DP8
                               W

0x0012 Reserved R                 0           0     0                      0            0  0     0     0

                   W

0x0013 MMCCTL1 R                  MGRAMON     0     DFIFRON PGMIFRON                    0  0     0     0

                   W

0x0014 Reserved R                 0           0     0                      0            0  0     0     0

                   W

0x0015 PPAGE R                    PIX7        PIX6  PIX5  PIX4                  PIX3       PIX2  PIX1  PIX0
                               W

0x0016 RPAGE R                                RP6   RP5   RP4                   RP3        RP2   RP1   RP0
                                         RP7

                               W

0x0017 EPAGE R                                EP6   EP5   EP4                   EP3        EP2   EP1   EP0
                                         EP7

                               W

                                              = Unimplemented or Reserved

                                              Figure 3-2. MMC Register Summary

3.3.2 Register Descriptions

                                              S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                                   129
Memory Mapping Control (S12XMMCV4)

3.3.2.1 Mode Register (MODE)

Address: 0x000B PRR

                    7  6                      5               4  3             2  1              0

     R       MODC      0                      0               0  0             0  0              0

     W

     Reset MODC1       0                      0               0  0             0  0              0

1. External signal (see Table 3-2).

                       = Unimplemented or Reserved

                                     Figure 3-3. Mode Register (MODE)

Read: Anytime. Write: Only if a transition is allowed (see Figure 3-5).

The MODE bits of the MODE register are used to establish the MCU operating mode.

      Field                                 Table 3-3. MODE Field Descriptions

        7                                                                     Description
     MODC
             Mode Select Bit -- This bit controls the current operating mode during RESET high (inactive). The external
             mode pin MODC determines the operating mode during RESET low (active). The state of the pin is latched into
             the respective register bit after the RESET signal goes inactive (see Figure 3-3).
             Write restrictions exist to disallow transitions between certain modes. Figure 3-5 illustrates all allowed mode
             changes. Attempting non authorized transitions will not change the MODE bits, but it will block further writes to
             these register bits except in special modes.
             Write accesses to the MODE register are blocked when the device is secured.

                                                                                                                                                                                                                                                                                                    Figure 3-4.

                       Normal                                         Special     0
                                                                    Single-Chip           RESET
                  1    Single-Chip                         1
     RESET                                                              (SS)
                       (NS)
                                                                           0
                          1

     Transition done by external pins (MODC)

             RESET     State

     Transition done by write access to the MODE register

             State     State

                       Figure 3-5. Mode Transition Diagram when MCU is Unsecured

                                     S12XS Family Reference Manual, Rev. 1.09

130                                                                               Freescale Semiconductor
                                                                         Memory Mapping Control (S12XMMCV4)

3.3.2.2 Global Page Index Register (GPAGE)

Address: 0x0010

              7            6             5      4                    3     2             1           0

R             0          GP6           GP5    GP4                  GP3   GP2           GP1         GP0
                                                                     0     0             0           0
W

Reset         0          0             0      0

                 = Unimplemented or Reserved

                              Figure 3-6. Global Page Index Register (GPAGE)

Read: Anytime

Write: Anytime

The global page index register is used to construct a 23 bit address in the global map format. It is only used
when the CPU is executing a global instruction (GLDAA, GLDAB, GLDD, GLDS, GLDX,
GLDY,GSTAA, GSTAB, GSTD, GSTS, GSTX, GSTY) (see CPU Block Guide). The generated global
address is the result of concatenation of the CPU local address [15:0] with the GPAGE register [22:16] (see
Figure 3-7).

       Bit22                                Global Address [22:0]                           Bit 0
                                            Bit16 Bit15

                 GPAGE Register [6:0]                              CPU Address [15:0]

                               Figure 3-7. GPAGE Address Mapping

                               Table 3-4. GPAGE Field Descriptions

Field                                                                         Description

  60         Global Page Index Bits 60 -- These page index bits are used to select which of the 128 64KB pages is to be
GP[6:0]       accessed.

                 Example 3-1. This example demonstrates usage of the GPAGE register

         LDX     #0x5000                  ;Set GPAGE offset to the value of 0x5000
         MOVB    #0x14, GPAGE             ;Initialize GPAGE register with the value of 0x14
         GLDAA   X                        ;Load Accu A from the global address 0x14_5000

                               S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                                 131
Memory Mapping Control (S12XMMCV4)

3.3.2.3 Direct Page Register (DIRECT)

Address: 0x0011

          R     7            6         5            4          3                 2    1     0
          W
     Reset   DP15         DP14      DP13         DP12       DP11              DP10  DP9   DP8
               0            0         0            0          0                 0     0     0

                                    Figure 3-8. Direct Register (DIRECT)

Read: Anytime

Write: anytime in special modes, one time only in other modes.

This register determines the position of the 256B direct page within the memory map.It is valid for both
global and local mapping scheme.

                                    Table 3-5. DIRECT Field Descriptions

  Field                                                                       Description

   70       Direct Page Index Bits 158 -- These bits are used by the CPU when performing accesses using the direct
DP[15:8]     addressing mode. The bits from this register form bits [15:8] of the address (see Figure 3-9).

                                    Global Address [22:0]

                   Bit22            Bit16 Bit15             Bit8 Bit7               Bit0

                                                 DP [15:8]

                                                                                       CPU Address [15:0]
                                                 Figure 3-9. DIRECT Address Mapping

Bits [22:16] of the global address will be formed by the GPAGE[6:0] bits in case the CPU executes a global
instruction in direct addressing mode or by the appropriate local address to the global address expansion
(refer to Section 3.4.2.1.1, "Expansion of the Local Address Map).

                   Example 3-2. This example demonstrates usage of the Direct Addressing Mode

             MOVB  #0x80,DIRECT     ;Set DIRECT register to 0x80. Write once only.
                                    ;Global data accesses to the range 0xXX_80XX can be direct.
                                    ;Logical data accesses to the range 0x80XX are direct.

             LDY   <00              ;Load the Y index register from 0x8000 (direct access).
                                    ;< operator forces direct access on some assemblers but in
                                    ;many cases assemblers are "direct page aware" and can
                                    ;automatically select direct mode.

                                    S12XS Family Reference Manual, Rev. 1.09

132                                                                                 Freescale Semiconductor
                                                                         Memory Mapping Control (S12XMMCV4)

3.3.2.4 MMC Control Register (MMCCTL1)

Address: 0x0013 PRR

          7              6             5          4     3                2     1                       0

R       MGRAMON          0     DFIFRON PGMIFRON         0                0     0                       0

W

Reset     0              0             0          0     0                0     0                       0

                     = Unimplemented or Reserved

                               Figure 3-10. MMC Control Register (MMCCTL1)

Read: Anytime. .

Write: Refer to each bit description.

                               Table 3-6. MMCCTL1 Field Descriptions

Field                                                   Description

       7  Flash Memory Controller SCRATCH RAM visible in the global memory map
MGRAMON   Write: Anytime
          This bit is used to made the Flash Memory Controller SCRATCH RAM visible in the global memory map.
          0 Not visible in the global memory map.
          1 Visible in the global memory map.

     5    Data Flash Information Row (IFR) visible in the global memory map
DFIFRON   Write: Anytime
          This bit is used to made the IFR sector of the Data Flash visible in the global memory map.
          0 Not visible in the global memory map.
          1 Visible in the global memory map.

       4  Program Flash Information Row (IFR) visible in the global memory map
PGMIFRON  Write: Anytime
          This bit is used to map the IFR sector of the Program Flash to address range 0x40_000-0x40_3FFF of the global
          memory map.
          0 Not visible in the global memory map.
          1 Visible in the global memory map.

3.3.2.5 Program Page Index Register (PPAGE)

Address: 0x0015

     R       7              6             5          4     3                2     1                       0
     W
Reset     PIX7           PIX6          PIX5       PIX4  PIX3             PIX2  PIX1                    PIX0
            1                                                                    1                       0
                         1             1          1     1                1

                            Figure 3-11. Program Page Index Register (PPAGE)

Read: Anytime

                               S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                                                       133
Memory Mapping Control (S12XMMCV4)

Write: Anytime
These eight index bits are used to page 16KB blocks into the Flash page window located in the local (CPU
or BDM) memory map from address 0x8000 to address 0xBFFF (see Figure 3-12). This supports
accessing up to 4MB of Flash (in the Global map) within the 64KB Local map. The PPAGE register is
effectively used to construct paged Flash addresses in the Local map format. The CPU has special access
to read and write this register directly during execution of CALL and RTC instructions..

                                                                      Global Address [22:0]

                  1 Bit21                        Bit14 Bit13                       Bit0

                           PPAGE Register [7:0]                    Address [13:0]

                                                              Address: CPU Local Address
                                                                          or BDM Local Address

                           Figure 3-12. PPAGE Address Mapping

                                                          NOTE
                 Writes to this register using the special access of the CALL and RTC
                 instructions will be complete before the end of the instruction execution.

                                             Table 3-7. PPAGE Field Descriptions

Field                                                                        Description

  70        Program Page Index Bits 70 -- These page index bits are used to select which of the 256 FLASH or ROM
PIX[7:0]     array pages is to be accessed in the Program Page Window.

The reset value of 0xFE ensures that there is linear Flash space available between addresses 0x4000 and
0xFFFF out of reset.

The fixed 16K page from 0xC000-0xFFFF is the page number 0xFF.

3.3.2.6 RAM Page Index Register (RPAGE)

Address: 0x0016

          R    7    6        5                     4            3      2             1            0
          W
     Reset   RP7  RP6      RP5                   RP4          RP3    RP2           RP1          RP0
               1    1        1                     1            1      1             0            1

                           Figure 3-13. RAM Page Index Register (RPAGE)

                           S12XS Family Reference Manual, Rev. 1.09

134                                                                                Freescale Semiconductor
                                                                                                                                     Memory Mapping Control (S12XMMCV4)

Read: Anytime
Write: Anytime
These eight index bits are used to page 4KB blocks into the RAM page window located in the local (CPU
or BDM) memory map from address 0x1000 to address 0x1FFF (see Figure 3-14). This supports accessing
up to 1022KB of RAM (in the Global map) within the 64KB Local map. The RAM page index register is
effectively used to construct paged RAM addresses in the Local map format.

                                                          Global Address [22:0]

         0 0 0 Bit19 Bit18                     Bit12 Bit11                  Bit0

                         RPAGE Register [7:0]               Address [11:0]

Field                                                                              Address: CPU Local Address
                                                                                                 or BDM Local Address
  70
RP[7:0]                                Figure 3-14. RPAGE Address Mapping

                                                    NOTE
           Because RAM page 0 has the same global address as the register space, it is
           possible to write to registers through the RAM space when RPAGE = 0x00.

                                        Table 3-8. RPAGE Field Descriptions

                                                                          Description
         RAM Page Index Bits 70 -- These page index bits are used to select which of the 256 RAM array pages is to
         be accessed in the RAM Page Window.

The reset value of 0xFD ensures that there is a linear RAM space available between addresses 0x1000 and
0x3FFF out of reset.

The fixed 4K page from 0x20000x2FFF of RAM is equivalent to page 254 (page number 0xFE).

The fixed 4K page from 0x30000x3FFF of RAM is equivalent to page 255 (page number 0xFF).

                                                           NOTE
                  The page 0xFD (reset value) contains unimplemented area in the range not
                  occupied by RAM if RAMSIZE is less than 12KB (Refer to Section 3.4.2.3,
                  "Implemented Memory Map).

                         S12XS Family Reference Manual, Rev. 1.09

Freescale Semiconductor                                                           135
Memory Mapping Control (S12XMMCV4)

                  The two fixed 4KB pages (0xFE, 0xFF) contain unimplemented area in the
                  range not occupied by RAM if RAMSIZE is less than 8KB (Refer to
                  Section 3.4.2.3, "Implemented Memory Map).

     S12XS Family Reference Manual, Rev. 1.09

136                                            Freescale Semiconductor
                                                        &n