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MC9S12XET256MAA

器件型号:MC9S12XET256MAA
器件类别:微处理器   
厂商名称:FREESCALE (NXP )
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MC9S12XET256MAA在线购买

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器件描述

32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, PQFP80

32位, FLASH, 50 MHz, 精简指令集微控制器, PQFP80

参数

MC9S12XET256MAA功能数量 1
MC9S12XET256MAA端子数量 80
MC9S12XET256MAA最大工作温度 125 Cel
MC9S12XET256MAA最小工作温度 -40 Cel
MC9S12XET256MAA最大供电/工作电压 1.98 V
MC9S12XET256MAA最小供电/工作电压 1.72 V
MC9S12XET256MAA额定供电电压 1.8 V
MC9S12XET256MAA外部数据总线宽度 0.0
MC9S12XET256MAA输入输出总线数量 59
MC9S12XET256MAA线速度 50 MHz
MC9S12XET256MAA加工封装描述 方型扁平式封装-80
MC9S12XET256MAA状态 ACTIVE
MC9S12XET256MAA工艺 CMOS
MC9S12XET256MAA包装形状 SQUARE
MC9S12XET256MAA包装尺寸 FLATPACK
MC9S12XET256MAA表面贴装 Yes
MC9S12XET256MAA端子形式 GULL WING
MC9S12XET256MAA端子间距 0.6500 mm
MC9S12XET256MAA端子涂层 MATTE 锡
MC9S12XET256MAA端子位置
MC9S12XET256MAA包装材料 塑料/环氧树脂
MC9S12XET256MAA温度等级 AUTOMOTIVE
MC9S12XET256MAAADC通道 Yes
MC9S12XET256MAA地址总线宽度 0.0
MC9S12XET256MAA位数 32
MC9S12XET256MAA最大FCLK时钟频率 40 MHz
MC9S12XET256MAA微处理器类型 精简指令集微控制器
MC9S12XET256MAAPWM通道 Yes
MC9S12XET256MAAROM编程 FLASH

MC9S12XET256MAA器件文档内容

MC9S12XEP100
Reference Manual
Covers MC9S12XE Family

HCS12X
Microcontrollers

  MC9S12XEP100RMV1
  Rev. 1.25
  02/2013

  freescale.com
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This document contains information for the complete S12XE-Family and thus includes a set of separate
FTM module sections to cover the whole family. A full list of family members and options is included in
the appendices.

This document contains information for all constituent modules, with the exception of the S12X CPU. For
S12X CPU information please refer to CPU12XV2 in the CPU12/CPU12X Reference Manual.

Revision History. Refer to module section revision history tables for more information.

   Date    Revision                                                    Description
Sep, 2008     1.18
                     Updated NVM timing parameter section for brownout case
Dec, 2008     1.19   Specified time delay from RESET to start of CPU code execution
                     Added NVM patch Part IDs
Aug, 2009     1.20   Enhanced ECT GPIO / timer function transitioning description
Apr, 2010     1.21
May, 2010     1.22   Updated 208MAPBGA thermal parameters
Sep, 2010     1.23   Revised TIM flag clearing procedure
Aug, 2012     1.24   Corrected CRG register address
Feb, 2013     1.25   Added maskset identifier suffix for ATMC fab
                     Fixed typos

                     Added 208MAPBGA disclaimer
                     Added VREAPI to PT5. Added LVR Note to electricals.
                     Updates to TIM/ECT/XGATE/SCI/MSCAN (see embedded rev. history)

                     FTM section (see FTM revision history)
                     PIM section (see PIM revision history)

                     ECT and TIM sections (see ECT, TIM revision history tables)
                     BDM Alternate clock source defined in device overview

                     Added S12XEG256 option. Updated MSCAN section

                     Added bandgap voltage to electricals
                     Added new maskset and Part ID numbers
                     Minor updates to MSCAN,SCI and S12XINT sections
                     Removed BGA disclaimer

                     Updated MSCAN section
                     Formatting updates and minor corrections in PWM, CRG, BDM, DBG sections
                     Updated Ordering Information
Chapter 1   Device Overview MC9S12XE-Family. . . . . . . . . . . . . . . . . . . . . 27
Chapter 2   Port Integration Module (S12XEP100PIMV1) . . . . . . . . . . . . . . 89
Chapter 3   Memory Mapping Control (S12XMMCV4) . . . . . . . . . . . . . . . . 187
Chapter 4   Memory Protection Unit (S12XMPUV1) . . . . . . . . . . . . . . . . . 227
Chapter 5   External Bus Interface (S12XEBIV4) . . . . . . . . . . . . . . . . . . . . 241
Chapter 6   Interrupt (S12XINTV2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261
Chapter 7   Background Debug Module (S12XBDMV2) . . . . . . . . . . . . . . 279
Chapter 8   S12X Debug (S12XDBGV3) Module . . . . . . . . . . . . . . . . . . . . 305
Chapter 9   Security (S12XE9SECV2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347
Chapter 10  XGATE (S12XGATEV3). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
Chapter 11  S12XE Clocks and Reset Generator (S12XECRGV1) . . . . . . 469
Chapter 12  Pierce Oscillator (S12XOSCLCPV2) . . . . . . . . . . . . . . . . . . . . 499
Chapter 13  Analog-to-Digital Converter (ADC12B16CV1) . . . . . . . . . . . . 503
Chapter 14  Enhanced Capture Timer (ECT16B8CV3). . . . . . . . . . . . . . . . 527
Chapter 15  Inter-Integrated Circuit (IICV3) Block Description. . . . . . . . . 579
Chapter 16  Scalable Controller Area Network (S12MSCANV3) . . . . . . . . 605
Chapter 17  Periodic Interrupt Timer (S12PIT24B8CV2) . . . . . . . . . . . . . . 659
Chapter 18  Periodic Interrupt Timer (S12PIT24B4CV2) . . . . . . . . . . . . . . 677
Chapter 19  Pulse-Width Modulator (S12PWM8B8CV1) . . . . . . . . . . . . . . 691
Chapter 20  Serial Communication Interface (S12SCIV5) . . . . . . . . . . . . . 723
Chapter 21  Serial Peripheral Interface (S12SPIV5) . . . . . . . . . . . . . . . . . . 761
Chapter 22  Timer Module (TIM16B8CV2) Block Description . . . . . . . . . . 787
Chapter 23  Voltage Regulator (S12VREGL3V3V1) . . . . . . . . . . . . . . . . . . 815
Chapter 24  128 KByte Flash Module (S12XFTM128K2V1) . . . . . . . . . . . . 832
Chapter 25  256 KByte Flash Module (S12XFTM256K2V1) . . . . . . . . . . . . 891

                         MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                              3
Chapter 26 384 KByte Flash Module (S12XFTM384K2V1) . . . . . . . . . . . . 953
Chapter 27 512 KByte Flash Module (S12XFTM512K3V1) . . . . . . . . . . . 1016
Chapter 28 768 KByte Flash Module (S12XFTM768K4V2) . . . . . . . . . . . 1077
Chapter 29 1024 KByte Flash Module (S12XFTM1024K5V2) . . . . . . . . . 1140
Appendix A Electrical Characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . 1201
Appendix B Package Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1258
Appendix C PCB Layout Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1260
Appendix D Derivative Differences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1268
Appendix E Detailed Register Address Map. . . . . . . . . . . . . . . . . . . . . . . 1271
Appendix F Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1322

   MC9S12XE-Family Reference Manual Rev. 1.25

4                                              Freescale Semiconductor
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                         MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                              5
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            MC9S12XE-Family Reference Manual Rev. 1.25

6                                                       Freescale Semiconductor
                                               Chapter 1
                            Device Overview MC9S12XE-Family

1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
         1.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
         1.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
         1.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
         1.1.4 Device Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
         1.1.5 Address Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
         1.1.6 Detailed Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
         1.1.7 Part ID Assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

1.2 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
         1.2.1 Device Pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
         1.2.2 Pin Assignment Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
         1.2.3 Detailed Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
         1.2.4 Power Supply Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

1.3 System Clock Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
1.4 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

         1.4.1 Chip Configuration Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
         1.4.2 Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
         1.4.3 Freeze Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
         1.4.4 System States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
1.5 Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
1.6 Resets and Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
         1.6.1 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
         1.6.2 Vectors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
         1.6.3 Effects of Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
1.7 ADC0 Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
         1.7.1 External Trigger Input Connection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
         1.7.2 ADC0 Channel[17] Connection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
1.8 ADC1 External Trigger Input Connection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
1.9 MPU Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
1.10 VREG Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
         1.10.1 Temperature Sensor Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
1.11 BDM Clock Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
1.12 S12XEPIM Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
1.13 Oscillator Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

                                               Chapter 2
                          Port Integration Module (S12XEPIMV1)

2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

                         MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                              7
         2.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
         2.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
2.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
2.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
         2.3.1 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
         2.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
         2.3.3 Port A Data Register (PORTA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
         2.3.4 Port B Data Register (PORTB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
         2.3.5 Port A Data Direction Register (DDRA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
         2.3.6 Port B Data Direction Register (DDRB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
         2.3.7 Port C Data Register (PORTC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
         2.3.8 Port D Data Register (PORTD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
         2.3.9 Port C Data Direction Register (DDRC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
         2.3.10 Port D Data Direction Register (DDRD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
         2.3.11 Port E Data Register (PORTE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
         2.3.12 Port E Data Direction Register (DDRE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
         2.3.13 S12X_EBI ports, BKGD pin Pull-up Control Register (PUCR) . . . . . . . . . . . . . . . . . . 114
         2.3.14 S12X_EBI ports Reduced Drive Register (RDRIV) . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
         2.3.15 ECLK Control Register (ECLKCTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
         2.3.16 PIM Reserved Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
         2.3.17 IRQ Control Register (IRQCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
         2.3.18 PIM Reserved Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
         2.3.19 Port K Data Register (PORTK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
         2.3.20 Port K Data Direction Register (DDRK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
         2.3.21 Port T Data Register (PTT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
         2.3.22 Port T Input Register (PTIT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
         2.3.23 Port T Data Direction Register (DDRT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
         2.3.24 Port T Reduced Drive Register (RDRT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
         2.3.25 Port T Pull Device Enable Register (PERT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
         2.3.26 Port T Polarity Select Register (PPST) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
         2.3.27 PIM Reserved Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
         2.3.28 PIM Reserved Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
         2.3.29 Port S Data Register (PTS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
         2.3.30 Port S Input Register (PTIS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
         2.3.31 Port S Data Direction Register (DDRS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
         2.3.32 Port S Reduced Drive Register (RDRS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
         2.3.33 Port S Pull Device Enable Register (PERS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
         2.3.34 Port S Polarity Select Register (PPSS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
         2.3.35 Port S Wired-Or Mode Register (WOMS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
         2.3.36 PIM Reserved Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
         2.3.37 Port M Data Register (PTM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
         2.3.38 Port M Input Register (PTIM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131
         2.3.39 Port M Data Direction Register (DDRM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132
         2.3.40 Port M Reduced Drive Register (RDRM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
         2.3.41 Port M Pull Device Enable Register (PERM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

   MC9S12XE-Family Reference Manual Rev. 1.25

8                                              Freescale Semiconductor
2.3.42 Port M Polarity Select Register (PPSM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
2.3.43 Port M Wired-Or Mode Register (WOMM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
2.3.44 Module Routing Register (MODRR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
2.3.45 Port P Data Register (PTP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
2.3.46 Port P Input Register (PTIP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
2.3.47 Port P Data Direction Register (DDRP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
2.3.48 Port P Reduced Drive Register (RDRP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
2.3.49 Port P Pull Device Enable Register (PERP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
2.3.50 Port P Polarity Select Register (PPSP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
2.3.51 Port P Interrupt Enable Register (PIEP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
2.3.52 Port P Interrupt Flag Register (PIFP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
2.3.53 Port H Data Register (PTH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
2.3.54 Port H Input Register (PTIH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144
2.3.55 Port H Data Direction Register (DDRH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144
2.3.56 Port H Reduced Drive Register (RDRH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
2.3.57 Port H Pull Device Enable Register (PERH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
2.3.58 Port H Polarity Select Register (PPSH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
2.3.59 Port H Interrupt Enable Register (PIEH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148
2.3.60 Port H Interrupt Flag Register (PIFH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148
2.3.61 Port J Data Register (PTJ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
2.3.62 Port J Input Register (PTIJ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
2.3.63 Port J Data Direction Register (DDRJ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
2.3.64 Port J Reduced Drive Register (RDRJ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
2.3.65 Port J Pull Device Enable Register (PERJ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
2.3.66 Port J Polarity Select Register (PPSJ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
2.3.67 Port J Interrupt Enable Register (PIEJ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
2.3.68 Port J Interrupt Flag Register (PIFJ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
2.3.69 Port AD0 Data Register 0 (PT0AD0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
2.3.70 Port AD0 Data Register 1 (PT1AD0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
2.3.71 Port AD0 Data Direction Register 0 (DDR0AD0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
2.3.72 Port AD0 Data Direction Register 1 (DDR1AD0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
2.3.73 Port AD0 Reduced Drive Register 0 (RDR0AD0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
2.3.74 Port AD0 Reduced Drive Register 1 (RDR1AD0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
2.3.75 Port AD0 Pull Up Enable Register 0 (PER0AD0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
2.3.76 Port AD0 Pull Up Enable Register 1 (PER1AD0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159
2.3.77 Port AD1 Data Register 0 (PT0AD1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159
2.3.78 Port AD1 Data Register 1 (PT1AD1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
2.3.79 Port AD1 Data Direction Register 0 (DDR0AD1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
2.3.80 Port AD1 Data Direction Register 1 (DDR1AD1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
2.3.81 Port AD1 Reduced Drive Register 0 (RDR0AD1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
2.3.82 Port AD1 Reduced Drive Register 1 (RDR1AD1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
2.3.83 Port AD1 Pull Up Enable Register 0 (PER0AD1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163
2.3.84 Port AD1 Pull Up Enable Register 1 (PER1AD1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163
2.3.85 Port R Data Register (PTR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
2.3.86 Port R Input Register (PTIR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164

                         MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                              9
         2.3.87 Port R Data Direction Register (DDRR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
         2.3.88 Port R Reduced Drive Register (RDRR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
         2.3.89 Port R Pull Device Enable Register (PERR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
         2.3.90 Port R Polarity Select Register (PPSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
         2.3.91 PIM Reserved Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
         2.3.92 Port R Routing Register (PTRRR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
         2.3.93 Port L Data Register (PTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168
         2.3.94 Port L Input Register (PTIL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170
         2.3.95 Port L Data Direction Register (DDRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170
         2.3.96 Port L Reduced Drive Register (RDRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171
         2.3.97 Port L Pull Device Enable Register (PERL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171
         2.3.98 Port L Polarity Select Register (PPSL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
         2.3.99 Port L Wired-Or Mode Register (WOML) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
         2.3.100Port L Routing Register (PTLRR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
         2.3.101Port F Data Register (PTF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
         2.3.102Port F Input Register (PTIF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175
         2.3.103Port F Data Direction Register (DDRF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175
         2.3.104Port F Reduced Drive Register (RDRF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176
         2.3.105Port F Pull Device Enable Register (PERF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176
         2.3.106Port F Polarity Select Register (PPSF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177
         2.3.107PIM Reserved Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177
         2.3.108Port F Routing Register (PTFRR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177
2.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
         2.4.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
         2.4.2 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
         2.4.3 Pins and Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181
         2.4.4 Pin interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
2.5 Initialization Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186
         2.5.1 Port Data and Data Direction Register writes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186

                                               Chapter 3
                         Memory Mapping Control (S12XMMCV4)

3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
         3.1.1 Terminology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188
         3.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188
         3.1.3 S12X Memory Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189
         3.1.4 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189
         3.1.5 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190

3.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
3.3 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192

         3.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
         3.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193
3.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204
         3.4.1 MCU Operating Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204
         3.4.2 Memory Map Scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205

    MC9S12XE-Family Reference Manual Rev. 1.25

10                                              Freescale Semiconductor
         3.4.3 Chip Access Restrictions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217
         3.4.4 Chip Bus Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217
3.5 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218
         3.5.1 CALL and RTC Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218
         3.5.2 Port Replacement Registers (PRRs) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220
         3.5.3 On-Chip ROM Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221

                                               Chapter 4
                           Memory Protection Unit (S12XMPUV1)

4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
         4.1.1 Preface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
         4.1.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
         4.1.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228
         4.1.4 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229

4.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229
4.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229

         4.3.1 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230
4.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237

         4.4.1 Protection Descriptors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237
         4.4.2 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239
4.5 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239
         4.5.1 Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239

                                               Chapter 5
                             External Bus Interface (S12XEBIV4)

5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241
         5.1.1 Glossary or Terms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 242
         5.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 242
         5.1.3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 242
         5.1.4 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243

5.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243
5.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245

         5.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245
         5.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245
5.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248
         5.4.1 Operating Modes and External Bus Properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248
         5.4.2 Internal Visibility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249
         5.4.3 Accesses to Port Replacement Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253
         5.4.4 Stretched External Bus Accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253
         5.4.5 Data Select and Data Direction Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254
         5.4.6 Low-Power Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 256
5.5 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 256
         5.5.1 Normal Expanded Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 256
         5.5.2 Emulation Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257

                         MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                              11
                                               Chapter 6
                                      Interrupt (S12XINTV2)

6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261
         6.1.1 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262
         6.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262
         6.1.3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263
         6.1.4 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264

6.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264
6.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 265

         6.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 265
         6.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266
6.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271
         6.4.1 S12X Exception Requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272
         6.4.2 Interrupt Prioritization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272
         6.4.3 XGATE Requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273
         6.4.4 Priority Decoders . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273
         6.4.5 Reset Exception Requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274
         6.4.6 Exception Priority . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274
6.5 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275
         6.5.1 Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275
         6.5.2 Interrupt Nesting . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275
         6.5.3 Wake Up from Stop or Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276

                                               Chapter 7
                        Background Debug Module (S12XBDMV2)

7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279
         7.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279
         7.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
         7.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281

7.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
7.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282

         7.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282
         7.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282
         7.3.3 Family ID Assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 287
7.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 287
         7.4.1 Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288
         7.4.2 Enabling and Activating BDM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288
         7.4.3 BDM Hardware Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 289
         7.4.4 Standard BDM Firmware Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290
         7.4.5 BDM Command Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291
         7.4.6 BDM Serial Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
         7.4.7 Serial Interface Hardware Handshake Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296
         7.4.8 Hardware Handshake Abort Procedure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298
         7.4.9 SYNC -- Request Timed Reference Pulse . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 301

    MC9S12XE-Family Reference Manual Rev. 1.25

12                                              Freescale Semiconductor
         7.4.10 Instruction Tracing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302
         7.4.11 Serial Communication Time Out . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 303

                                               Chapter 8
                             S12X Debug (S12XDBGV3) Module

8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305
         8.1.1 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305
         8.1.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306
         8.1.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306
         8.1.4 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307
         8.1.5 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308

8.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308
8.3 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308

         8.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308
         8.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310
8.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326
         8.4.1 S12XDBG Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327
         8.4.2 Comparator Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327
         8.4.3 Trigger Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331
         8.4.4 State Sequence Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
         8.4.5 Trace Buffer Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333
         8.4.6 Tagging . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341
         8.4.7 Breakpoints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342

                                               Chapter 9
                                    Security (S12XE9SECV2)

9.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347
         9.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347
         9.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348
         9.1.3 Securing the Microcontroller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348
         9.1.4 Operation of the Secured Microcontroller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 349
         9.1.5 Unsecuring the Microcontroller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
         9.1.6 Reprogramming the Security Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 351
         9.1.7 Complete Memory Erase (Special Modes) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 351

                                              Chapter 10
                                      XGATE (S12XGATEV3)

10.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
         10.1.1 Glossary of Terms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
         10.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354
         10.1.3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355
         10.1.4 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355

10.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 356
10.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 356

                         MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                              13
         10.3.1 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 356
10.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 373

         10.4.1 XGATE RISC Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 374
         10.4.2 Programmer's Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 374
         10.4.3 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375
         10.4.4 Semaphores . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 376
         10.4.5 Software Error Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378
10.5 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 379
         10.5.1 Incoming Interrupt Requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 379
         10.5.2 Outgoing Interrupt Requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 379
10.6 Debug Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 379
         10.6.1 Debug Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 379
         10.6.2 Leaving Debug Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381
10.7 Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381
10.8 Instruction Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 382
         10.8.1 Addressing Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 382
         10.8.2 Instruction Summary and Usage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385
         10.8.3 Cycle Notation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 387
         10.8.4 Thread Execution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 388
         10.8.5 Instruction Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 388
         10.8.6 Instruction Coding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461
10.9 Initialization and Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 463
         10.9.1 Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 463
         10.9.2 Code Example (Transmit "Hello World!" on SCI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 463
         10.9.3 Stack Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466

                                              Chapter 11
                 S12XE Clocks and Reset Generator (S12XECRGV1)

11.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
         11.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
         11.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 470
         11.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 470

11.2 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 471
         11.2.1 VDDPLL, VSSPLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 471
         11.2.2 RESET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 471

11.3 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472
         11.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472
         11.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473

11.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 486
         11.4.1 Functional Blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 486
         11.4.2 Operation Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 491
         11.4.3 Low Power Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 492

11.5 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494
         11.5.1 Description of Reset Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495

11.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497

    MC9S12XE-Family Reference Manual Rev. 1.25

14                                              Freescale Semiconductor
         11.6.1 Description of Interrupt Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 498

                                              Chapter 12
                             Pierce Oscillator (S12XOSCLCPV2)

12.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 499
         12.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 499
         12.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 499
         12.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500

12.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
         12.2.1 VDDPLL and VSSPLL -- Operating and Ground Voltage Pins . . . . . . . . . . . . . . . . . . . . 500
         12.2.2 EXTAL and XTAL -- Input and Output Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500

12.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 502
12.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 502

         12.4.1 Gain Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 502
         12.4.2 Clock Monitor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 502
         12.4.3 Wait Mode Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 502
         12.4.4 Stop Mode Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 502

                                              Chapter 13
                      Analog-to-Digital Converter (ADC12B16CV1)

13.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503
         13.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503
         13.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504
         13.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 505

13.2 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
         13.2.1 Detailed Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506

13.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
         13.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
         13.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

13.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 523
         13.4.1 Analog Sub-Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 523
         13.4.2 Digital Sub-Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 524

13.5 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 525
13.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 525

                                              Chapter 14
                         Enhanced Capture Timer (ECT16B8CV3)

14.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 527
         14.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 527
         14.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 528
         14.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 529

14.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 529
         14.2.1 IOC7 -- Input Capture and Output Compare Channel 7 . . . . . . . . . . . . . . . . . . . . . . . . 529
         14.2.2 IOC6 -- Input Capture and Output Compare Channel 6 . . . . . . . . . . . . . . . . . . . . . . . . 529

                         MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                              15
         14.2.3 IOC5 -- Input Capture and Output Compare Channel 5 . . . . . . . . . . . . . . . . . . . . . . . . 530
         14.2.4 IOC4 -- Input Capture and Output Compare Channel 4 . . . . . . . . . . . . . . . . . . . . . . . . 530
         14.2.5 IOC3 -- Input Capture and Output Compare Channel 3 . . . . . . . . . . . . . . . . . . . . . . . . 530
         14.2.6 IOC2 -- Input Capture and Output Compare Channel 2 . . . . . . . . . . . . . . . . . . . . . . . . 530
         14.2.7 IOC1 -- Input Capture and Output Compare Channel 1 . . . . . . . . . . . . . . . . . . . . . . . . 530
         14.2.8 IOC0 -- Input Capture and Output Compare Channel 0 . . . . . . . . . . . . . . . . . . . . . . . . 530
14.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 530
         14.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 530
         14.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 530
14.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 566
         14.4.1 Enhanced Capture Timer Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 573
         14.4.2 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 577
         14.4.3 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 577

                                              Chapter 15
                   Inter-Integrated Circuit (IICV3) Block Description

15.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 579
         15.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 579
         15.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 580
         15.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 580

15.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 580
         15.2.1 IIC_SCL -- Serial Clock Line Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 580
         15.2.2 IIC_SDA -- Serial Data Line Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 580

15.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 581
         15.3.1 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 581

15.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 593
         15.4.1 I-Bus Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 593
         15.4.2 Operation in Run Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 598
         15.4.3 Operation in Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 598
         15.4.4 Operation in Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 598

15.5 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 598
15.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 598
15.7 Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 599

         15.7.1 IIC Programming Examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 599

                                              Chapter 16
          Freescale's Scalable Controller Area Network (S12MSCANV3)

16.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 605
         16.1.1 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 606
         16.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 606
         16.1.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 607
         16.1.4 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 607

16.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 608
         16.2.1 RXCAN -- CAN Receiver Input Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 608

    MC9S12XE-Family Reference Manual Rev. 1.25

16                                              Freescale Semiconductor
         16.2.2 TXCAN -- CAN Transmitter Output Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 608
         16.2.3 CAN System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 608
16.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 609
         16.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 609
         16.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 611
         16.3.3 Programmer's Model of Message Storage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 630
16.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 641
         16.4.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 641
         16.4.2 Message Storage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 641
         16.4.3 Identifier Acceptance Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 644
         16.4.4 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 650
         16.4.5 Low-Power Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 652
         16.4.6 Reset Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 656
         16.4.7 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 656
16.5 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 658
         16.5.1 MSCAN initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 658
         16.5.2 Bus-Off Recovery . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 658

                                              Chapter 17
                        Periodic Interrupt Timer (S12PIT24B8CV2)

17.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 659
         17.1.1 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 659
         17.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 659
         17.1.3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 659
         17.1.4 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 660

17.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 660
17.3 Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 661
17.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 671

         17.4.1 Timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 672
         17.4.2 Interrupt Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 673
         17.4.3 Hardware Trigger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 673
17.5 Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 674
         17.5.1 Startup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 674
         17.5.2 Shutdown . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 674
         17.5.3 Flag Clearing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 674
17.6 Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 674

                                              Chapter 18
                        Periodic Interrupt Timer (S12PIT24B4CV2)

18.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 677
         18.1.1 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 677
         18.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 677
         18.1.3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 677
         18.1.4 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 678

                         MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                              17
18.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 678
18.3 Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 678
18.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 687

         18.4.1 Timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 687
         18.4.2 Interrupt Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 689
         18.4.3 Hardware Trigger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 689
18.5 Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 689
         18.5.1 Startup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 689
         18.5.2 Shutdown . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 689
         18.5.3 Flag Clearing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 689
18.6 Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 690

                                              Chapter 19
                        Pulse-Width Modulator (S12PWM8B8CV1)

19.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 691
         19.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 691
         19.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 691
         19.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 692

19.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 692
         19.2.1 PWM7 -- PWM Channel 7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 692
         19.2.2 PWM6 -- PWM Channel 6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 693
         19.2.3 PWM5 -- PWM Channel 5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 693
         19.2.4 PWM4 -- PWM Channel 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 693
         19.2.5 PWM3 -- PWM Channel 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 693
         19.2.6 PWM3 -- PWM Channel 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 693
         19.2.7 PWM3 -- PWM Channel 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 693
         19.2.8 PWM3 -- PWM Channel 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 693

19.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 693
         19.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 693
         19.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 694

19.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 709
         19.4.1 PWM Clock Select . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 709
         19.4.2 PWM Channel Timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 712

19.5 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 720
19.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 721

                                              Chapter 20
                       Serial Communication Interface (S12SCIV5)

20.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 723
         20.1.1 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 723
         20.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 724
         20.1.3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 724
         20.1.4 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 725

20.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 726

    MC9S12XE-Family Reference Manual Rev. 1.25

18                                              Freescale Semiconductor
         20.2.1 TXD -- Transmit Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 726
         20.2.2 RXD -- Receive Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 726
20.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 726
         20.3.1 Module Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 726
         20.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 727
20.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 739
         20.4.1 Infrared Interface Submodule . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 740
         20.4.2 LIN Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 740
         20.4.3 Data Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 741
         20.4.4 Baud Rate Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 742
         20.4.5 Transmitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 743
         20.4.6 Receiver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 748
         20.4.7 Single-Wire Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 756
         20.4.8 Loop Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 757
20.5 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 757
         20.5.1 Reset Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 757
         20.5.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 757
         20.5.3 Interrupt Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 758
         20.5.4 Recovery from Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 760
         20.5.5 Recovery from Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 760

                                              Chapter 21
                           Serial Peripheral Interface (S12SPIV5)

21.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 761
         21.1.1 Glossary of Terms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 761
         21.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 761
         21.1.3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 761
         21.1.4 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 762

21.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 763
         21.2.1 MOSI -- Master Out/Slave In Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 763
         21.2.2 MISO -- Master In/Slave Out Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 763
         21.2.3 SS -- Slave Select Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 764
         21.2.4 SCK -- Serial Clock Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 764

21.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 764
         21.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 764
         21.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 765

21.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 773
         21.4.1 Master Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 774
         21.4.2 Slave Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 775
         21.4.3 Transmission Formats . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 776
         21.4.4 SPI Baud Rate Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 781
         21.4.5 Special Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 782
         21.4.6 Error Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 783
         21.4.7 Low Power Mode Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 784

                         MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                              19
                                              Chapter 22
                    Timer Module (TIM16B8CV2) Block Description

22.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 787
         22.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 788
         22.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 788
         22.1.3 Block Diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 789

22.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 791
         22.2.1 IOC7 -- Input Capture and Output Compare Channel 7 Pin . . . . . . . . . . . . . . . . . . . . 791
         22.2.2 IOC6 -- Input Capture and Output Compare Channel 6 Pin . . . . . . . . . . . . . . . . . . . . 791
         22.2.3 IOC5 -- Input Capture and Output Compare Channel 5 Pin . . . . . . . . . . . . . . . . . . . . 791
         22.2.4 IOC4 -- Input Capture and Output Compare Channel 4 Pin . . . . . . . . . . . . . . . . . . . . 791
         22.2.5 IOC3 -- Input Capture and Output Compare Channel 3 Pin . . . . . . . . . . . . . . . . . . . . 791
         22.2.6 IOC2 -- Input Capture and Output Compare Channel 2 Pin . . . . . . . . . . . . . . . . . . . . 791
         22.2.7 IOC1 -- Input Capture and Output Compare Channel 1 Pin . . . . . . . . . . . . . . . . . . . . 792
         22.2.8 IOC0 -- Input Capture and Output Compare Channel 0 Pin . . . . . . . . . . . . . . . . . . . . 792

22.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 792
         22.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 792
         22.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 792

22.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 809
         22.4.1 Prescaler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 810
         22.4.2 Input Capture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 811
         22.4.3 Output Compare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 811
         22.4.4 Pulse Accumulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 812
         22.4.5 Event Counter Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 812
         22.4.6 Gated Time Accumulation Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 813

22.5 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 813
22.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 813

         22.6.1 Channel [7:0] Interrupt (C[7:0]F) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 814
         22.6.2 Pulse Accumulator Input Interrupt (PAOVI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 814
         22.6.3 Pulse Accumulator Overflow Interrupt (PAOVF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 814
         22.6.4 Timer Overflow Interrupt (TOF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 814

                                              Chapter 23
                           Voltage Regulator (S12VREGL3V3V1)

23.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 815
         23.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 815
         23.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 815
         23.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 816

23.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 818
         23.2.1 VDDR -- Regulator Power Input Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 818
         23.2.2 VDDA, VSSA -- Regulator Reference Supply Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . 818
         23.2.3 VDD, VSS -- Regulator Output1 (Core Logic) Pins . . . . . . . . . . . . . . . . . . . . . . . . . . 818
         23.2.4 VDDF -- Regulator Output2 (NVM Logic) Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 819
         23.2.5 VDDPLL, VSSPLL -- Regulator Output3 (PLL) Pins . . . . . . . . . . . . . . . . . . . . . . . . . 819

    MC9S12XE-Family Reference Manual Rev. 1.25

20                                              Freescale Semiconductor
         23.2.6 VDDX -- Power Input Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 819
         23.2.7 VREGEN -- Optional Regulator Enable Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 819
         23.2.8 VREG_API -- Optional Autonomous Periodical Interrupt Output Pin . . . . . . . . . . . . . . 819
23.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 819
         23.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 820
         23.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 820
23.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 826
         23.4.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 826
         23.4.2 Regulator Core (REG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 826
         23.4.3 Low-Voltage Detect (LVD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 826
         23.4.4 Power-On Reset (POR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 827
         23.4.5 Low-Voltage Reset (LVR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 827
         23.4.6 HTD - High Temperature Detect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 827
         23.4.7 Regulator Control (CTRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 827
         23.4.8 Autonomous Periodical Interrupt (API) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 827
         23.4.9 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 828
         23.4.10Description of Reset Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 828
         23.4.11Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 828

                                              Chapter 24
                      128 KByte Flash Module (S12XFTM128K2V1)

24.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 832
         24.1.1 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 832
         24.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 833
         24.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 834

24.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 835
24.3 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 836

         24.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 836
         24.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 841
24.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 862
         24.4.1 Flash Command Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 862
         24.4.2 Flash Command Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 867
         24.4.3 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 887
         24.4.4 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 888
         24.4.5 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 888
24.5 Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 888
         24.5.1 Unsecuring the MCU using Backdoor Key Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . 889
         24.5.2 Unsecuring the MCU in Special Single Chip Mode using BDM . . . . . . . . . . . . . . . . . 890
         24.5.3 Mode and Security Effects on Flash Command Availability . . . . . . . . . . . . . . . . . . . . . 890
24.6 Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 890

                                              Chapter 25
                      256 KByte Flash Module (S12XFTM256K2V1)

25.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 891

                         MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                              21
         25.1.1 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 892
         25.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 893
         25.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 894
25.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 895
25.3 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 896
         25.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 896
         25.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 901
25.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 922
         25.4.1 Flash Command Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 922
         25.4.2 Flash Command Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 927
         25.4.3 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 948
         25.4.4 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 949
         25.4.5 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 949
25.5 Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 949
         25.5.1 Unsecuring the MCU using Backdoor Key Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . 950
         25.5.2 Unsecuring the MCU in Special Single Chip Mode using BDM . . . . . . . . . . . . . . . . . 951
         25.5.3 Mode and Security Effects on Flash Command Availability . . . . . . . . . . . . . . . . . . . . . 951
25.6 Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 951

                                              Chapter 26
                      384 KByte Flash Module (S12XFTM384K2V1)

26.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 953
         26.1.1 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 954
         26.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 955
         26.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 956

26.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 957
26.3 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 958

         26.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 958
         26.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 963
26.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 984
         26.4.1 Flash Command Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 984
         26.4.2 Flash Command Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 989
         26.4.3 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1011
         26.4.4 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1012
         26.4.5 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1012
26.5 Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1012
         26.5.1 Unsecuring the MCU using Backdoor Key Access . . . . . . . . . . . . . . . . . . . . . . . . . . . 1013
         26.5.2 Unsecuring the MCU in Special Single Chip Mode using BDM . . . . . . . . . . . . . . . . 1014
         26.5.3 Mode and Security Effects on Flash Command Availability . . . . . . . . . . . . . . . . . . . . 1014
26.6 Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1014

                                              Chapter 27
                      512 KByte Flash Module (S12XFTM512K3V1)

27.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1016

    MC9S12XE-Family Reference Manual Rev. 1.25

22                                              Freescale Semiconductor
         27.1.1 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1016
         27.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1017
         27.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1018
27.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1019
27.3 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1020
         27.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1020
         27.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1025
27.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1046
         27.4.1 Flash Command Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1046
         27.4.2 Flash Command Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1051
         27.4.3 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1072
         27.4.4 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1073
         27.4.5 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1073
27.5 Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1073
         27.5.1 Unsecuring the MCU using Backdoor Key Access . . . . . . . . . . . . . . . . . . . . . . . . . . . 1074
         27.5.2 Unsecuring the MCU in Special Single Chip Mode using BDM . . . . . . . . . . . . . . . . 1075
         27.5.3 Mode and Security Effects on Flash Command Availability . . . . . . . . . . . . . . . . . . . . 1075
27.6 Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1075

                                              Chapter 28
                      768 KByte Flash Module (S12XFTM768K4V2)

28.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1077
         28.1.1 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1078
         28.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1079
         28.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1080

28.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1081
28.3 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1082

         28.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1082
         28.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1087
28.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1108
         28.4.1 Flash Command Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1108
         28.4.2 Flash Command Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1113
         28.4.3 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1135
         28.4.4 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1136
         28.4.5 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1136
28.5 Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1136
         28.5.1 Unsecuring the MCU using Backdoor Key Access . . . . . . . . . . . . . . . . . . . . . . . . . . . 1137
         28.5.2 Unsecuring the MCU in Special Single Chip Mode using BDM . . . . . . . . . . . . . . . . 1138
         28.5.3 Mode and Security Effects on Flash Command Availability . . . . . . . . . . . . . . . . . . . . 1138
28.6 Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1138

                                              Chapter 29
                    1024 KByte Flash Module (S12XFTM1024K5V2)

29.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1140

                         MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                              23
         29.1.1 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1140
         29.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1141
         29.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1142
29.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1143
29.3 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1144
         29.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1144
         29.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1150
29.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1171
         29.4.1 Flash Command Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1171
         29.4.2 Flash Command Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1176
         29.4.3 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1197
         29.4.4 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1198
         29.4.5 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1198
29.5 Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1198
         29.5.1 Unsecuring the MCU using Backdoor Key Access . . . . . . . . . . . . . . . . . . . . . . . . . . . 1199
         29.5.2 Unsecuring the MCU in Special Single Chip Mode using BDM . . . . . . . . . . . . . . . . 1200
         29.5.3 Mode and Security Effects on Flash Command Availability . . . . . . . . . . . . . . . . . . . . 1200
29.6 Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1200

                                              Appendix A
                                    Electrical Characteristics

A.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1201
         A.1.1 Parameter Classification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1201
         A.1.2 Power Supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1201
         A.1.3 Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1202
         A.1.4 Current Injection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1203
         A.1.5 Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1203
         A.1.6 ESD Protection and Latch-up Immunity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1204
         A.1.7 Operating Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1206
         A.1.8 Power Dissipation and Thermal Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1207
         A.1.9 I/O Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1209
         A.1.10 Supply Currents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1214

A.2 ATD Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1219
         A.2.1 ATD Operating Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1219
         A.2.2 Factors Influencing Accuracy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1219
         A.2.3 ATD Accuracy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1221

A.3 NVM, Flash and Emulated EEPROM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1224
         A.3.1 Timing Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1224
         A.3.2 NVM Reliability Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1231

A.4 Voltage Regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1234
A.5 Output Loads . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1235

         A.5.1 Resistive Loads . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1235
         A.5.2 Capacitive Loads . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1235
         A.5.3 Chip Power-up and Voltage Drops . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1235
A.6 Reset, Oscillator and PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1236

    MC9S12XE-Family Reference Manual Rev. 1.25

24                                              Freescale Semiconductor
         A.6.1 Startup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1236
         A.6.2 Oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1238
         A.6.3 Phase Locked Loop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1239
A.7 External Interface Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1241
         A.7.1 MSCAN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1241
         A.7.2 SPI Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1241
         A.7.3 External Bus Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1247

                                              Appendix B
                                       Package Information

B.1 208 MAPBGA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1259
B.2 144-Pin LQFP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1259
B.3 112-Pin LQFP Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1261
B.4 80-Pin QFP Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1262

                                              Appendix C
                                     PCB Layout Guidelines

                                              Appendix D
                                      Derivative Differences

D.1 Memory Sizes and Package Options S12XE - Family . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1268
D.2 Pinout explanations: . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1270

                                              Appendix E
                                Detailed Register Address Map

                                              Appendix F
                                       Ordering Information

                         MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                              25
    MC9S12XE-Family Reference Manual Rev. 1.25

26                                              Freescale Semiconductor
Chapter 1
Device Overview MC9S12XE-Family

1.1 Introduction

The MC9S12XE-Family of micro controllers is a further development of the S12XD-Family including
new features for enhanced system integrity and greater functionality. These new features include a
Memory Protection Unit (MPU) and Error Correction Code (ECC) on the Flash memory together with
enhanced EEPROM functionality (EEE), an enhanced XGATE, an Internally filtered, frequency
modulated Phase Locked Loop (IPLL) and an enhanced ATD. The E-Family extends the S12X product
range up to 1MB of Flash memory with increased I/O capability in the 208-pin version of the flagship
MC9S12XE100.

The MC9S12XE-Family delivers 32-bit performance with all the advantages and efficiencies of a 16 bit
MCU. It retains the low cost, power consumption, EMC and code-size efficiency advantages currently
enjoyed by users of Freescale's existing 16-Bit MC9S12 and S12X MCU families. There is a high level of
compatibility between the S12XE and S12XD families.

The MC9S12XE-Family features an enhanced version of the performance-boosting XGATE co-processor
which is programmable in "C" language and runs at twice the bus frequency of the S12X with an
instruction set optimized for data movement, logic and bit manipulation instructions and which can service
any peripheral module on the device. The new enhanced version has improved interrupt handling
capability and is fully compatible with the existing XGATE module.

The MC9S12XE-Family is composed of standard on-chip peripherals including up to 64Kbytes of RAM,
eight asynchronous serial communications interfaces (SCI), three serial peripheral interfaces (SPI), an 8-
channel IC/OC enhanced capture timer (ECT), two 16-channel, 12-bit analog-to-digital converters, an 8-
channel pulse-width modulator (PWM), five CAN 2.0 A, B software compatible modules (MSCAN12),
two inter-IC bus blocks (IIC), an 8-channel 24-bit periodic interrupt timer (PIT) and an 8-channel 16-bit
standard timer module (TIM).

The MC9S12XE-Family uses 16-bit wide accesses without wait states for all peripherals and memories.
The non-multiplexed expanded bus interface available on the 144/208-Pin versions allows an easy
interface to external memories.

In addition to the I/O ports available in each module, up to 26 further I/O ports are available with interrupt
capability allowing Wake-Up from STOP or WAIT modes. The MC9S12XE-Family is available in 208-
Pin MAPBGA, 144-Pin LQFP, 112-Pin LQFP or 80-Pin QFP options.

1.1.1 Features

Features of the MC9S12XE-Family are listed here. Please see Table D-2.for memory options and Table D-
2. for the peripheral features that are available on the different family members.

                         MC9S12XE-Family Reference Manual Rev. 1.25

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Chapter 1 Device Overview MC9S12XE-Family

    16-Bit CPU12X
         -- Upward compatible with MC9S12 instruction set with the exception of five Fuzzy instructions
             (MEM, WAV, WAVR, REV, REVW) which have been removed
         -- Enhanced indexed addressing
         -- Access to large data segments independent of PPAGE

    INT (interrupt module)
         -- Eight levels of nested interrupts
         -- Flexible assignment of interrupt sources to each interrupt level.
         -- External non-maskable high priority interrupt (XIRQ)
         -- Internal non-maskable high priority Memory Protection Unit interrupt
         -- Up to 24 pins on ports J, H and P configurable as rising or falling edge sensitive interrupts

    EBI (external bus interface)(available in 208-Pin and 144-Pin packages only)
         -- Up to four chip select outputs to select 16K, 1M, 2M and up to 4MByte address spaces
         -- Each chip select output can be configured to complete transaction on either the time-out of one
             of the two wait state generators or the deassertion of EWAIT signal

    MMC (module mapping control)
    DBG (debug module)

         -- Monitoring of CPU and/or XGATE busses with tag-type or force-type breakpoint requests
         -- 64 x 64-bit circular trace buffer captures change-of-flow or memory access information
    BDM (background debug mode)
    MPU (memory protection unit)
         -- 8 address regions definable per active program task
         -- Address range granularity as low as 8-bytes
         -- No write / No execute Protection Attributes
         -- Non-maskable interrupt on access violation
    XGATE
         -- Programmable, high performance I/O coprocessor module
         -- Transfers data to or from all peripherals and RAM without CPU intervention or CPU wait states
         -- Performs logical, shifts, arithmetic, and bit operations on data
         -- Can interrupt the HCS12X CPU signalling transfer completion
         -- Triggers from any hardware module as well as from the CPU possible
         -- Two interrupt levels to service high priority tasks
         -- Hardware support for stack pointer initialisation
    OSC_LCP (oscillator)
         -- Low power loop control Pierce oscillator utilizing a 4MHz to 16MHz crystal
         -- Good noise immunity
         -- Full-swing Pierce option utilizing a 2MHz to 40MHz crystal
         -- Transconductance sized for optimum start-up margin for typical crystals
    IPLL (Internally filtered, frequency modulated phase-locked-loop clock generation)

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    -- No external components required
    -- Configurable option to spread spectrum for reduced EMC radiation (frequency modulation)
CRG (clock and reset generation)
    -- COP watchdog
    -- Real time interrupt
    -- Clock monitor
    -- Fast wake up from STOP in self clock mode
Memory Options
    -- 128K, 256k, 384K, 512K, 768K and 1M byte Flash
    -- 2K, 4K byte emulated EEPROM
    -- 12K, 16K, 24K, 32K, 48K and 64K Byte RAM
Flash General Features
    -- 64 data bits plus 8 syndrome ECC (Error Correction Code) bits allow single bit failure

         correction and double fault detection
    -- Erase sector size 1024 bytes
    -- Automated program and erase algorithm
D-Flash Features
    -- Up to 32 Kbytes of D-Flash memory with 256 byte sectors for user access.
    -- Dedicated commands to control access to the D-Flash memory over EEE operation.
    -- Single bit fault correction and double bit fault detection within a word during read operations.
    -- Automated program and erase algorithm with verify and generation of ECC parity bits.
    -- Fast sector erase and word program operation.
    -- Ability to program up to four words in a burst sequence
Emulated EEPROM Features
    -- Automatic EEE file handling using an internal Memory Controller.
    -- Automatic transfer of valid EEE data from D-Flash memory to buffer RAM on reset.
    -- Ability to monitor the number of outstanding EEE related buffer RAM words left to be

         programmed into D-Flash memory.
    -- Ability to disable EEE operation and allow priority access to the D-Flash memory.
    -- Ability to cancel all pending EEE operations and allow priority access to the D-Flash memory.
Two 16-channel, 12-bit Analog-to-Digital Converters
    -- 8/10/12 Bit resolution
    -- 3s, 10-bit single conversion time
    -- Left/right, signed/unsigned result data
    -- External and internal conversion trigger capability
    -- Internal oscillator for conversion in Stop modes
    -- Wake from low power modes on analog comparison > or <= match
Five MSCAN (1 M bit per second, CAN 2.0 A, B software compatible modules)
    -- Five receive and three transmit buffers

                         MC9S12XE-Family Reference Manual Rev. 1.25

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Chapter 1 Device Overview MC9S12XE-Family

         -- Flexible identifier filter programmable as 2 x 32 bit, 4 x 16 bit, or 8 x 8 bit
         -- Four separate interrupt channels for Rx, Tx, error, and wake-up
         -- Low-pass filter wake-up function
         -- Loop-back for self-test operation
    ECT (enhanced capture timer)
         -- 8 x 16-bit channels for input capture or output compare
         -- 16-bit free-running counter with 8-bit precision prescaler
         -- 16-bit modulus down counter with 8-bit precision prescaler
         -- Four 8-bit or two 16-bit pulse accumulators
    TIM (standard timer module)
         -- 8 x 16-bit channels for input capture or output compare
         -- 16-bit free-running counter with 8-bit precision prescaler
         -- 1 x 16-bit pulse accumulator
    PIT (periodic interrupt timer)
         -- Up to eight timers with independent time-out periods
         -- Time-out periods selectable between 1 and 224 bus clock cycles
         -- Time-out interrupt and peripheral triggers
    8 PWM (pulse-width modulator) channels
         -- 8 channel x 8-bit or 4 channel x 16-bit Pulse Width Modulator
         -- programmable period and duty cycle per channel
         -- Center- or left-aligned outputs
         -- Programmable clock select logic with a wide range of frequencies
         -- Fast emergency shutdown input
    Three Serial Peripheral Interface Modules (SPI)
         -- Configurable for 8 or 16-bit data size
    Eight Serial Communication Interfaces (SCI)
         -- Standard mark/space non-return-to-zero (NRZ) format
         -- Selectable IrDA 1.4 return-to-zero-inverted (RZI) format with programmable pulse widths
    Two Inter-IC bus (IIC) Modules
         -- Multi-master operation
         -- Software programmable for one of 256 different serial clock frequencies
         -- Broadcast mode support
         -- 10-bit address support
    On-Chip Voltage Regulator
         -- Two parallel, linear voltage regulators with bandgap reference
         -- Low-voltage detect (LVD) with low-voltage interrupt (LVI)
         -- Power-on reset (POR) circuit
         -- 3.3V and 5V range operation
         -- Low-voltage reset (LVR)

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    Low-power wake-up timer (API)
         -- Available in all modes including Full Stop Mode
         -- Trimmable to +-5% accuracy
         -- Time-out periods range from 0.2ms to ~13s with a 0.2ms resolution

    Input/Output
         -- Up to 152 general-purpose input/output (I/O) pins plus 2 input-only pins
         -- Hysteresis and configurable pull up/pull down device on all input pins
         -- Configurable drive strength on all output pins

    Package Options
         -- 208-pin MAPBGA
         -- 144-pin low-profile quad flat-pack (LQFP)
         -- 112-pin low-profile quad flat-pack (LQFP)
         -- 80-pin quad flat-pack (QFP)

    50MHz maximum CPU bus frequency, 100MHz maximum XGATE bus frequency

1.1.2 Modes of Operation

Memory map and bus interface modes:
    Normal and emulation operating modes
         -- Normal single-chip mode
         -- Normal expanded mode
         -- Emulation of single-chip mode
         -- Emulation of expanded mode
    Special Operating Modes
         -- Special single-chip mode with active background debug mode
         -- Special test mode (Freescale use only)

Low-power modes:
    System stop modes
         -- Pseudo stop mode
         -- Full stop mode with fast wake-up option
    System wait mode

Operating system states
    Supervisor state
    User state

                         MC9S12XE-Family Reference Manual Rev. 1.25

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Chapter 1 Device Overview MC9S12XE-Family

1.1.3 Block Diagram

Figure 1-1 shows a block diagram of the MC9S12XE-Family devices

                                                128K ... 1M bytes Flash                                                            ATD0                             PTT PTAD1 PTAD0
                                                 12K ... 64K bytes RAM
                                                2K ... 4K bytes EEPROM                                                             8/10/12-bit 16-channel AN[15:0]                      PAD[15:0]
                                                                                                                                   Analog-Digital Converter
                                                    Voltage Regulator                                                                                                                   PAD[31:16]
                                                                                                                                   ATD1
                                                                                                                                                                                        PT[7:0]
                VDDR                                                                                                               8/10/12-bit 16-channel AN[15:0]
                   VDD                                                                                                             Analog-Digital Converter                             PR[7:0]

                 VDDF                                                                                                              ECT                                                  PP[7:0]
             VDDPLL
                                                                                                                                   16-bit 8 channel       IOC[7:0]                      PS0
                 BKGD                                                                                                                                                                   PS1
                                                        CPU12X                                                                     Enhanced Capture Timer                               PS2
                EXTAL                                                                                                                                                                   PS3
                 XTAL                                                                                                              TIM                                                  PS4
                                                                                                                                                                                        PS5
               RESET                                                                              Debug Module                     16-bit 8 channel       IOC[7:0]  PTR                 PS6
                 TEST                                                                                                              Timer                                                PS7
                                           Single-wire Background 4 address breakpoints                                                                                                 PH0
        PE0                                                                                                                                                                             PH1
        PE1                                Debug Module                                           2 data breakpoints                                                                    PH2
        PE2                                                                                                                                                                             PH3
        PE3                                                                                       512 Byte Trace Buffer                                                                 PH4
        PE4                                                                                                                                                                             PH5
        PE5                                Amplitude Controlled                                         Clock Monitor              PWM                              PTP (Int)           PH6
        PE6                                Low Power Pierce or                                        COP Watchdog                                                                      PH7
        PE7                                                                                          Periodic Interrupt            8-bit 8 channel        PWM[7:0]                      PM0
                                              Full drive Pierce                                     Async. Periodic Int.                                                                PM1
    PK[7:0]                                       Oscillator                                                                       Pulse Width Modulator                                PM2
                                                                                                  INT                                                                                   PM3
    PA[7:0]                                IPLL with Frequency                                                                     SCI0                    RXD                          PM4
                                             Modulation option                                                                                                                          PM5
    PB[7:0]                                                                                                                        Asynchronous Serial IF TXD                           PM6
                                           Reset Generation                                       Enhanced Multilevel                                                                   PM7
    PC[7:0]                                  and Test Entry                                         Interrupt Module               SCI1                    RXD                          PL0
                                                                                                                                                                                        PL1
    PD[7:0]                                                                                                                        Asynchronous Serial IF TXD       PTS                 PL2
                                                                                                                                                                                        PL3
        PF0                                XIRQ                                                   MPU                     XGATE X  SPI0                    MISO                         PL4
        PF1                                IRQ                                                                                                                                          PL5
        PF2                                RW/WE                                                    Memory Protection                                      MOSI                         PL6
        PF3                                LSTRB/LDS                                                       8 regions                                                                    PL7
        PF4                                ECLK                                                                                                            SCK                          PJ0
        PF5                                MODA/TAGLO/RE                                          PIT                                                                                   PJ1
        PF6           PTE                  MODB/TAGHI                                                8ch 16-bit Timer              Synchronous Serial IF   SS                           PJ2
        PF7                                XCLKS/ECLKX2                                                                                                                                 PJ3
                                                                                                                                   SPI1                    MISO     PTH (Wake-up Int)   PJ4
                                           EWAIT                                                                                                                                        PJ5
                                                                                                                                                           MOSI                         PJ6
                                                                                                                                                                                        PJ7
                                                                                                                                                           SCK

                                                                                                                                   Synchronous Serial IF   SS

                                                          Non-Multiplexed External Bus Interface                                   SPI2                    MISO

                      PTD PTC PTB PTA PTK                                                                                                                  MOSI

                                           ADDR[22:16]                                                                                                     SCK

                                                                                                                                   Synchronous Serial IF   SS

                                                                                                                                   CAN0                   RXCAN

                                           ADDR[15:8]                                                                              msCAN 2.0B             TXCAN

                                                                                                                                   CAN1                   RXCAN

                                                                                                                                   msCAN 2.0B             TXCAN     PTM

                                                                                                                                   CAN2                   RXCAN

                                           ADDR[7:0]                                                                               msCAN 2.0B             TXCAN

                                                                                                                                   CAN3                   RXCAN

                                                                                                                                   msCAN 2.0B             TXCAN

                                                                                                                                   SCI4                    RXD

                                           DATA[15:8]                                                                              Asynchronous Serial IF TXD

                                                                                                                                   SCI5                    RXD

                                                                                                                                   Asynchronous Serial IF TXD       PTL

                                                                                                                                   SCI6                    RXD

                                           DATA[7:0]                                                                               Asynchronous Serial IF TXD

                                                                                                                                   SCI7                    RXD

                                                                                                                                   Asynchronous Serial IF TXD

                                           CS0                                                                                     SCI2                    RXD      PTJ (Wake-up Int.)

                                           CS1                                                                                     Asynchronous Serial IF TXD

                                           CS2

                      PTF                  CS3

                                           SDA                                                    IIC0                             IIC1                       SDA
                                                                                                                                   Inter IC Module            SCL
                                           SCL          Inter IC Module                                                            CAN4                   RXCAN
                                                                                                                                   msCAN 2.0B             TXCAN
                                           RXD                                                    SCI3

                                           TXD Asynchronous Serial IF

                                                      Figure 1-1. MC9S12XE-Family Block Diagram

                                                         MC9S12XE-Family Reference Manual Rev. 1.25

32                                                                                                                                                         Freescale Semiconductor
                                                                 Chapter 1 Device Overview MC9S12XE-Family

1.1.4 Device Memory Map

Table 1-1 shows the device register memory map.

                                                Table 1-1. Device Register Memory Map

     Address                                    Module                                   Size
                                                                                       (Bytes)
0x00000x0009
0x000A0x000B            PIM (port integration module)                                 10
0x000C0x000D
0x000E0x000F            MMC (memory map control)                                      2
0x00100x0017
0x00180x0019            PIM (port integration module)                                 2
0x001A0x001B
0x001C0x001F            EBI (external bus interface)                                  2
0x00200x002F
0x00300x0031            MMC (memory map control)                                      8
0x00320x0033
0x00340x003F            Reserved                                                      2
0x00400x007F
0x00800x00AF            Device ID register                                            2
0x00B00x00B7
0x00B80x00BF            PIM (port integration module)                                 4
0x00C00x00C7
0x00C80x00CF            DBG (debug module)                                            16
0x00D00x00D7
0x00D80x00DF            Reserved                                                      2
0x00E00x00E7
0x00E80x00EF            PIM (port integration module)                                 2
0x00F00x00F7
0x00F80x00FF            ECRG (clock and reset generator)                              12
0x01000x0113
0x01140x011F            ECT (enhanced capture timer 16-bit 8-channel)s                64
0x01200x012F
0x01300x0137            ATD1 (analog-to-digital converter 12-bit 16-channel) 48
0x01380x013F
0x01400x017F            IIC1 (inter IC bus)                                           8
0x01800x01BF
0x01C00x01FF            SCI2 (serial communications interface)                        8

                         SCI3 (serial communications interface)                        8

                         SCI0 (serial communications interface)                        8

                         SCI1 (serial communications interface)                        8

                         SPI0 (serial peripheral interface)                            8

                         IIC0 (inter IC bus)                                           8

                         Reserved                                                      8

                         SPI1 (serial peripheral interface)                            8

                         SPI2 (serial peripheral interface)                            8

                         FTM control registers                                         20

                         MPU (memory protection unit)                                  12

                         INT (interrupt module)                                        16

                         SCI4 (serial communications interface)                        8

                         SCI5 (serial communications interface)                        8

                         CAN0                                                          64

                         CAN1                                                          64

                         CAN2                                                          64

                         MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                                                         33
Chapter 1 Device Overview MC9S12XE-Family

    Table 1-1. Device Register Memory Map (continued)

         Address                           Module                          Size
                                                                         (Bytes)
    0x02000x023F
    0x02400x027F  CAN3                                                   64
    0x02800x02BF  PIM (port integration module)                          64
    0x02C00x02EF  CAN4                                                   64
    0x02F00x02F7  ATD0 (analog-to-digital converter 12 bit 16-channel)   48
    0x02F80x02FF  Voltage regulator                                       8
    0x03000x0327  Reserved                                                8
    0x03280x032F  PWM (pulse-width modulator 8 channels)                 40
    0x03300x0337  Reserved                                                8
    0x03380x033F  SCI6 (serial communications interface)                  8
    0x03400x0367  SCI7 (serial communications interface)                  8
    0x03680x037F  PIT (periodic interrupt timer)                         40
    0x03800x03BF  PIM (port integration module)                          24
    0x03C00x03CF  XGATE                                                  64
    0x03D00x03FF  Reserved                                               16
    0x04000x07FF  TIM (timer module)                                     48
                   Reserved                                              1024

                                                           NOTE
                  Reserved register space shown in Table 1-1 is not allocated to any module.
                  This register space is reserved for future use. Writing to these locations have
                  no effect. Read access to these locations returns zero.

1.1.5 Address Mapping

Figure 1-2 shows S12XE CPU & BDM local address translation to the global memory map. It indicates
also the location of the internal resources in the memory map.
EEEPROM size is presented like a fixed 256 KByte in the memory map.

    MC9S12XE-Family Reference Manual Rev. 1.25

34                                                                       Freescale Semiconductor
                                                        Chapter 1 Device Overview MC9S12XE-Family

CPU and BDM                                             Global Memory Map
Local Memory Map

                                             0x00_0000  2K REGISTERS
                                             0x00_07FF

                                                        Unimplemented                 RAMSIZE
                                                               RAM                              CS3

0x0000                                        RAM_LOW                       RAM
0x0800                                       0x0F_FFFF
0x0C00     2K REGISTERS         EPAGE
0x1000  1K EEPROM window        RPAGE                            256 K EEEPROM
0x2000                                                             RESOURCES
             1K EEPROM          PPAGE
           4K RAM window                     0x13_FFFF

                8K RAM

0x4000

         Unpaged                                                                                 CS2
        16K FLASH

                                             0x1F_FFFF                      External
                                                                             Space
0x8000
              16K FLASH window                                                                   CS1

                                             0x3F_FFFF

0xC000                                                  Unimplemented                            CS0
0xFFFF                                                       FLASH

          Unpaged                            FLASH_LOW
         16K FLASH

        Reset Vectors

NOTE: On smaller derivatives the flash                                      FLASH     FLASHSIZE
memory map is split into 2 ranges separated
by an unimplemeted range, as depicted by
the dashed lines. For more information
refer to tables below and MMC section.

                                                                     0x7F_FFFF
                         Figure 1-2. MC9S12XE100 Global Memory Map

                                MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                                                               35
Chapter 1 Device Overview MC9S12XE-Family

Unimplemented RAM pages are mapped externally in expanded modes. Accessing unimplemented RAM
pages in single chip modes causes an illegal address reset if the MPU is not configured to flag an MPU
protection error in that range.

Accessing unimplemented FLASH pages in single chip modes causes an illegal address reset if the MPU
is not configured to flag an MPU protection error in that range.

The PARTID value should be referenced regarding the specific memory map for any given device. For
devices sharing the same part ID, the memory regions which are implemented on the larger device but not
supported on the smaller device are implemented but untested on that smaller device. These regions do not
appear as unimplemented in the memory map and do not result in an illegal address reset if erroneously
accessed.

                                      Table 1-2. Unimplemented Range Mapping to Part ID

    Part ID  RAM_LOW                        EE_LOW          Flash Blocks     Registers
    0xCC8x   0x0F_0000                     0x13_F000   B3, B2, B1S, B1N, B0       2K
    0xCC9x   0x0F_0000                     0x13_F000   B3, B2, B1S, B1N, B0       2K
    0xC48x   0x0F_8000                     0x13_F000                              2K
    0xC08x   0x0F_C000                     0x13_F000        B1N, B1S, B0          2K
                                                           B1S, B0(128K)

From the above the following examples can be derived.

The 9S12XEP768 is currently only available as a 9S12XEP100 die, thus the unimplemented FLASH pages
are those of the 9S12XEP100 device map.

The 9S12XEQ384, 9S12XEG384, 9S12XES384 are currently only available as a 9S12XEQ512 die, thus
the unimplemented FLASH pages are those of the 9S12XEQ512 device map.

The 9S12XEG128 is currently only available as a 9S12XET256 die, thus the unimplemented FLASH
pages are those of the 9S12XET256 device map.

The range between 0x10_0000 and 0x13_FFFF is mapped to EEPROM resources. The actual EEPROM
and dataflash block sizes are listed in Table 1-4. Within EEPROM resource range an address range exists
which is neither used by EEPROM resources nor remapped to external resources via chip selects (see the
FTM/MMC descriptions for details). These ranges do not constitute unimplemented areas.

Accessing reserved registers within the 2K register space does not generate an illegal address reset.

The fixed 8K RAM default location in the global map is 0x0F_E000- 0x0F_FFFF. This is subject to
remapping when configuring the local address map for a larger RAM access range.

             MC9S12XE-Family Reference Manual Rev. 1.25

36                                                                           Freescale Semiconductor
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Figure 1-3 shows XGATE local address translation to the global memory map. It indicates also the location
of used internal resources in the memory map.

                                                       Table 1-3. XGATE Resources

Internal Resource        Size /KByte                       $Address

XGATE RAM                    32K                     XGRAM_LOW = 0x0F_8000

FLASH                        30K(1)                  XGFLASH_HIGH = 0x78_8000

1. This value is calculated by the following formula: (64K -2K- XGRAMSIZE)

                         Table 1-4. Derivative Dependent Memory Parameters

Device                   FLASH_LOW     PPAGE    RAM_LOW    RPAGE               EE_LOW  EPAGE

                                           (1)                 (2)

9S12XEP100 0x70_0000                       64   0x0F_0000  16                  0x13_F000 4(3) + 32(4)

9S12XEP768 0x74_0000                       48   0x0F_4000  12                  0x13_F000 4 + 32

9S12XEQ512 0x78_0000                       32   0x0F_8000                   8  0x13_F000 4 + 32

9S12XEx384 0x78_0000(5)                    24   0x0F_A000  6                   0x13_F000 4 + 32

9S12XET256

9S12XEA256 0x78_0000(7)                    16   0x0F_C000  4                   0x13_F000 4 + 32

(6)

9S12XEG128               0x78_0000(8)      8    0x0F_D000  3                   0x13_F800 2 + 32
9S12XEA1286

1. Number of 16K pages addressable via PPAGE register
2. Number of 4K pages addressing the RAM. RAM can also be mapped to 0x4000 - 0x7FFF
3. Number of 1K pages addressing the Cache RAM via the EPAGE register counting downwards from 0xFF
4. Number of 1K pages addressing the Data flash via the EPAGE register starting upwards from 0x00
5. The 384K memory map is split into a 128K block from 0x78_0000 to 0x79_FFFF and a 256K block from

   0x7C_0000 to 0x7F_FFFF
6. The 9S12XEA devices are a special bondout for access to extra ADC channels in 80QFP.

   Available in 80QFP only. WARNING: NOT PIN-COMPATIBLE WITH REST OF FAMILY.
7. The 256K memory map is split into a 128K block from 0x78_0000 to 0x79_FFFF and a 128K block from

   0x7E_0000 to 0x7F_FFFF
8. The 128K memory map is split into a 64K block from 0x78_0000 to 0x78_FFFF and a 64K block from

   0x7F_0000 to 0x7F_FFFF

                         Table 1-5. Derivative Dependent Flash Block Mapping

    Device               0x70_0000 0x74_0000 0x78_0000 0x7A_0000 0x7C_0000 0x7E_0000
9S12XEP100
9S12XEP768               B3            B2       B1S        B1N                         B0
9S12XEQ512
9S12XEx384               --            B2       B1S        B1N                         B0

                         --            --       B1S        B1N                         B0

                         --            --       B1S        --                          B0

                             MC9S12XE-Family Reference Manual Rev. 1.25

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Chapter 1 Device Overview MC9S12XE-Family

                  Table 1-5. Derivative Dependent Flash Block Mapping (continued)

        Device    0x70_0000  0x74_0000         0x78_0000  0x7A_0000  0x7C_0000              0x7E_0000
                        --         --              B1S           --         --               B0(128K)
    9S12XET256
    9S12XEA256

             (1)

    9S12XEG128    --                       --  B1S (64K)  --         --                     B0 (64K)

    9S12XEA1281

    1. The 9S12XEA devices are special bondouts for access to extra ADC channels in 80QFP.
       Available in 80QFP only. WARNING: NOT PIN-COMPATIBLE WITH REST OF FAMILY.

Block B1 is divided into two 128K blocks. The XGATE is always mapped to block B1S.

On the 9S12XEG128 the flash is divided into two 64K blocks B0 and B1S, the B1S range extending from
0x78_0000 to 0x78_FFFF, the B0 range extending from 0x7F_0000 to 0x7F_FFFF.

The block B0 is a reduced size 128K block on the 256K derivative. On the larger derivatives B0 is a 256K
block. The block B0 is a reduced size 64K block on the 128K derivative.

                      MC9S12XE-Family Reference Manual Rev. 1.25

38                                                                                          Freescale Semiconductor
                              Chapter 1 Device Overview MC9S12XE-Family

XGATE                                    Global Memory Map
Local Memory Map

                              0x00_0000                                                     Registers
                              0x00_07FF

0x0000  Registers             XGRAM_LOW                                                                XGRAMSIZE
0x0800                          0x0F_FFFF                                                                      RAMSIZE

                                                                                            RAM

        FLASH

                         RAM       0x78_0800                                                FLASH
0xFFFF                        XGFLASH_HIGH
                                                                                                       FLASHSIZE

                                                                                 0x7F_FFFF
                              Figure 1-3. XGATE Global Address Mapping

                              MC9S12XE-Family Reference Manual Rev. 1.25

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Chapter 1 Device Overview MC9S12XE-Family

1.1.6 Detailed Register Map

The detailed register map is listed in Appendix A.

1.1.7 Part ID Assignments

The part ID is located in two 8-bit registers PARTIDH and PARTIDL (addresses 0x001A and 0x001B).
The read-only value is a unique part ID for each revision of the chip. Table 1-6 shows the assigned part ID
number and Mask Set number.

    MC9S12XE-Family Reference Manual Rev. 1.25

40                                              Freescale Semiconductor
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The Version ID is a word located in a flash information row at 0x40_00E8. The version ID number
indicates a specific version of internal NVM variables used to patch NVM errata.
The default is no patch (0xFFFF).

                                 Table 1-6. Assigned Part ID Numbers

                         Device  Mask Set Number                               Part ID(1)  Version ID

                                MC9S12XEP100                            0M22E  0xCC80        0xFFFF
                                                                        1M22E  0xCC80        0xFFFF
                                MC9S12XEP100                            2M22E  0xCC82        0xFFFF
                                                                        0M48H  0xCC90        0xFFFF
                                MC9S12XEP100                            1M48H  0xCC91        0xFFFF
                                                                        2M48H  0xCC92        0xFFFF
                                MC9S12XEP100                            3M48H  0xCC93        0xFFFF
                                                                        4M48H  0xCC94        0xFFFF
                                MC9S12XEP100                            5M48H  0xCC94        0x0004
                                                                        0N35H  0xCC95        0xFFFF
                                MC9S12XEP100                            1N35H  0xCC95        0x0004
                                                                        0M25J   0xC480       0xFFFF
                                MC9S12XEP100                            1M25J   0xC481       0xFFFF
                  MC9S12XEP100, MC9S12XEP768(2)                         2M25J   0xC482       0xFFFF
                   MC9S12XEP100, MC9S12XEP7682                          3M25J   0xC482       0x0004
                   MC9S12XEP100, MC9S12XEP7682                          2M25J   0xC482       0xFFFF
                   MC9S12XEP100, MC9S12XEP7682                          3M25J   0xC482       0x0004
                                                                        0M12S   0xC483       0xFFFF
                                MC9S12XEQ512                            1M12S   0xC483       0x0004
                                                                        0M12S   0xC483       0xFFFF
                                MC9S12XEQ512                            1M12S   0xC483       0x0004
                                                                        0M53J   0xC080       0xFFFF
                   MC9S12XEQ512, MC9S12XET512                           1M53J   0xC081       0xFFFF
                                                                        2M53J   0xC081       0x0004
                   MC9S12XEQ512, MC9S12XET512                           1M53J   0xC081       0xFFFF
    MC9S12XEQ384(3), MC9S12XEG3843, MC9S12XES3843                       2M53J   0xC081       0x0004
     MC9S12XEQ3843, MC9S12XEG3843, MC9S12XES3843                        0N36H   0xC082       0xFFFF
                                                                        1N36H   0xC082       0x0004
                   MC9S12XEQ512, MC9S12XET512                           0N36H   0xC082       0xFFFF
                                                                        1N36H   0xC082       0x0004
                   MC9S12XEQ512, MC9S12XET512
     MC9S12XEQ3843, MC9S12XEG3843, MC9S12XES3843
     MC9S12XEQ3843, MC9S12XEG3843, MC9S12XES3843

                   MC9S12XET256, MC9S12XEG256

       MC9S12XET256, MC9S12XEG256, MC9S12XEA256

       MC9S12XET256, MC9S12XEG256, MC9S12XEA256
                 MC9S12XEG128(4), MC9S12XEA1284
                  MC9S12XEG1284, MC9S12XEA1284

       MC9S12XET256, MC9S12XEG256, MC9S12XEA256

       MC9S12XET256, MC9S12XEG256, MC9S12XEA256
                  MC9S12XEG1284, MC9S12XEA1284
                  MC9S12XEG1284, MC9S12XEA1284

1. The coding is as follows:
       Bit 15-12: Major family identifier
       Bit 11-6: Minor family identifier
       Bit 5-4: Major mask set revision number including FAB transfers
       Bit 3-0: Minor -- non full -- mask set revision

2. Currently available as MC9S12XEP100 die only
3. Currently available as MC9S12XEQ512 die only
4. Currently available as MC9S12XET256 die only

1.2 Signal Description

                                 MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                                                                41
Chapter 1 Device Overview MC9S12XE-Family

This section describes signals that connect off-chip. It includes a pinout diagram, a table of signal
properties, and detailed discussion of signals. It is built from the signal description sections of the Block
User Guides of the individual IP blocks on the device.

1.2.1 Device Pinout

The MC9S12XE-Family offers pin-compatible packaged devices to assist with system development and
accommodate expansion of the application.

                                                           NOTE
                  Smaller derivatives within the MC9S12XE-Family feature a subset of the
                  listed modules. Refer to Appendix D Derivative Differences for more
                  information about derivative device module subset and to Table 1-7. Port
                  Availability by Package Option and Table 1-9. Pin-Out Summary for
                  details of pins available in different package options.

The MC9S12XE-Family devices are offered in the following package options:
    208-pin MAPBGA package with an external bus interface (address/data bus)
    144-pin LQFP package with an external bus interface (address/data bus)
    112-pin LQFP without external bus interface
    80-pin QFP without external bus interface

    MC9S12XE-Family Reference Manual Rev. 1.25

42                                              Freescale Semiconductor
                                                             Chapter 1 Device Overview MC9S12XE-Family

1       2     3          4    5  6     7    8    9 10 11 12 13 14 15 16

A N.C. N.C. PP7 PM0 PM1 PF5 PF3 PF1 PJ6 PS6 PS5 PS3 PM6 PAD19 N.C. N.C.

B N.C. PP2 PP6 PF7 PF6 PF4 PF2 PF0 TEST PS4 PS1 PAD23 PAD21 PAD18 PAD31 N.C.

C PJ2 PP1 PP4 PP5 PK7 PM2 PM4 PJ5 PS7 PS2 PM7 PAD20 VRL PAD16 PAD07 PAD14

D PK1 PJ3 PP0 PP3 VDDX PM3 PM5 PJ4 PJ7 VDDX PS0 PAD22 VRH PAD17 PAD30 PAD29

E PK0 PK3 PK2 PK6                                                              VSSA PAD15 PAD06 PAD28

F PR1 PR0 PT0 VDDX                                                             VDDA PAD05 PAD13 PAD27

G PT2 PT3 PR2 PT1                      VSSX VSSX VSSX VSSX                     VDDA PAD12 PAD04 PAD11

H PR3 PR4 PT4 VDDF                     VSSX VSSX VSSX VSSX                     VSSA PAD26 PAD03 PAD10

J PT5 PR5 PT6 VSS1                     VSSX VSSX VSSX VSSX                     VSS2 PAD09 PAD25 PAD02

K PR6 PT7 PK4 PR7                      VSSX VSSX VSSX VSSX                     VDD PD7 PAD24 PAD01

L PK5 PJ1 BKGD VDDX                                                            VDDX PD4 PAD00 PAD08

M PJ0 PC0 PB1 PC1                                                              PA6 PA2 PD5 PD6

N PC2 PC3 PB2 PC7 PL1 PE6 VDDX VDDR VSS3 PH3 PH1 VDDX PE1 PA1 PA5 PA7

P PB0 PB3 PB4 PC4 PL2 PL0 PE4 RESET PL7 PL6 PH0 PE2 PE0 PA0 PA3 PA4

R N.C.  PB5   PB6        PB7 PC6 PH6 PH4 PE5     VSS  VDD    PH2          PL4  PD1  PD3  PE3   N.C.
                                                 PLL  PLL

T N.C.  N.C.  PC5        PL3  PH7 PH5  PE7  VSS  EXTAL XTAL  VDD          PL5  PD0  PD2  N.C.  N.C.
                                            PLL              PLL

                         Figure 1-4. - Pin Assignments, 208 MAPBGA Package

                              MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                                                                43
Chapter 1 Device Overview MC9S12XE-Family

                                          144 PP4/KWP4/PWM4/MISO2/TIMIOC4
                                             143 PP5/KWP5/PWM5/MOSI2/TIMIOC5
                                                 142 PP6/KWP6/PWM6/SS2/TIMIOC6
                                                     141 PP7/KWP7/PWM7/SCK2/TIMIOC7
                                                         140 PK7/ROMCTL/EWAIT
                                                             139 VDDX1
                                                                 138 VSSX1
                                                                     137 PM0/RXCAN0
                                                                         136 PM1/TXCAN0
                                                                             135 PM2/RXCAN1/RXCAN0/MISO0
                                                                                134 PM3/TXCAN1/TXCAN0/SS0
                                                                                    133 PM4/RXCAN2/RXCAN0/RXCAN4/MOSI0
                                                                                        132 PM5/TXCAN2/TXCAN0/TXCAN4/SCK0
                                                                                            131 PJ4/KWJ4/SDA1/CS0
                                                                                                130 PJ5/KWJ5/SCL1/CS2
                                                                                                    129 PJ6/KWJ6/RXCAN4/SDA0/RXCAN0
                                                                                                        128 PJ7/KWJ7/TXCAN4/SCL0/TXACAN0
                                                                                                            127 TEST
                                                                                                                126 PS7/SS0
                                                                                                                    125 PS6/SCK0
                                                                                                                       124 PS5/MOSI0
                                                                                                                           123 PS4/MISO0
                                                                                                                               122 PS3/TXD1
                                                                                                                                   121 PS2/RXD1
                                                                                                                                       120 PS1/TXD0
                                                                                                                                           119 PS0/RXD0
                                                                                                                                               118 PM6/RXCAN3/RXCAN4/RXD3
                                                                                                                                                   117 PM7/TXCAN3/TXCAN4/TXD3
                                                                                                                                                       116 PAD23/AN23
                                                                                                                                                          115 PAD22/AN22
                                                                                                                                                              114 PAD21/AN21
                                                                                                                                                                  113 PAD20/AN20
                                                                                                                                                                      112 PAD19/AN19
                                                                                                                                                                          111 PAD18/AN18
                                                                                                                                                                              110 VSSA1
                                                                                                                                                                                  109 VRL

   TIMIOC3/SS1/PWM3/KWP3/PP3 1                             MC9S12XE-Family                                                                                                                      108 VRH
TIMIOC2/SCK1/PWM2/KWP2/PP2 2                                     144 LQFP                                                                                                                      107 VDDA1
TIMIOC1/MOSI1/PWM1/KWP1/PP1 3                                                                                                                                                                   106 PAD17/AN17
TIMIOC0/MISO1/PWM0/KWP0/PP0 4             Pins shown in BOLD-ITALICS neither available on the 112 LQFP                                                                                          105 PAD16/AN16
                                          nor on the 80 QFP Package Option                                                                                                                      104 PAD15/AN15
                      CS1/KWJ2/PJ2 5       Pins shown in BOLD are not available on the 80 QFP package                                                                                           103 PAD07/AN07
                  ACC/ADDR22/PK6 6                                                                                                                                                              102 PAD14/AN14
                                                                                                                                                                                                101 PAD06/AN06
                        ADDR19/PK3 7                                                                                                                                                            100 PAD13/AN13
             IQSTAT2/ADDR18/PK2 8
             IQSTAT1/ADDR17/PK1 9                                                                                                                                                                99 PAD05/AN05
             IQSTAT0/ADDR16/PK0 10                                                                                                                                                               98 PAD12/AN12
                                                                                                                                                                                                 97 PAD04/AN04
                            IOC0/PT0 11                                                                                                                                                          96 PAD11/AN11
                            IOC1/PT1 12                                                                                                                                                          95 PAD03/AN03
                            IOC2/PT2 13                                                                                                                                                          94 PAD10/AN10
                            IOC3/PT3 14                                                                                                                                                          93 PAD02/AN02
                                                                                                                                                                                                 92 PAD09/AN09
                                 VDDF 15                                                                                                                                                         91 PAD01/AN01
                                 VSS1 16                                                                                                                                                         90 PAD08/AN08
                            IOC4/PT4 17                                                                                                                                                          89 PAD00/AN00
                VREGAPI/IOC5/PT5 18                                                                                                                                                              88 VSS2
                            IOC6/PT6 19                                                                                                                                                          87 VDD
                            IOC7/PT7 20                                                                                                                                                          86 PD7/DATA7
                  ACC/ADDR21/PK5 21                                                                                                                                                              85 PD6/DATA6
                  ACC/ADDR20/PK4 22                                                                                                                                                              84 PD5/DATA5
                    TXD2/KWJ1/PJ1 23                                                                                                                                                             83 PD4/DATA4
                    RXD2/KWJ0/PJ0 24                                                                                                                                                             82 VDDX3
                        MODC/BKGD 25                                                                                                                                                             81 VSSX3
                               VDDX4 26                                                                                                                                                          80 PA7/ADDR15
                               VSSX4 27                                                                                                                                                          79 PA6/ADDR14
                          DATA8/PC0 28                                                                                                                                                           78 PA5/ADDR13
                          DATA9/PC1 29                                                                                                                                                           77 PA4/ADDR12
                         DATA10/PC2 30                                                                                                                                                           76 PA3/ADDR11
                         DATA11/PC3 31                                                                                                                                                           75 PA2/ADDR10
                    UDS/ADDR0/PB0 32                                                                                                                                                             74 PA1/ADDR9
                         ADDR1/PB1 33                                                                                                                                                            73 PA0/ADDR8
                         ADDR2/PB2 34
                         ADDR3/PB3 35
                         ADDR4/PB4 36

                                          ADDR5/PB5 37
                                             ADDR6/PB6 38
                                                 ADDR7/PB7 39
                                                     DATA12/PC4 40
                                                         DATA13/PC5 41
                                                             DATA14/PC6 42
                                                                 DATA15/PC7 43
                                                                     TXD5/SS2/KWH7/PH7 44
                                                                         RXD5/SCK2/KWH6/PH6 45
                                                                             TXD4/MOSI2/KWH5/PH5 46
                                                                                RXD4/MISO2/KWH4/PH4 47
                                                                                    XCLKS/ECLK2X/PE7 48
                                                                                        TAGHI/MODB/PE6 49
                                                                                            RE/TAGLO/MODA/PE5 50

                                                                                                ECLK/PE4 51
                                                                                                    VSSX2 52
                                                                                                        VDDX2 53
                                                                                                            RESET 54
                                                                                                                VDDR 55
                                                                                                                    VSS3 56
                                                                                                                       VSSPLL 57
                                                                                                                           EXTAL 58
                                                                                                                               XTAL 59

                                                                                                                                   VDDPLL 60
                                                                                                                                       TXD7/SS1/KWH3/PH3 61
                                                                                                                                           RXD7/SCK1/KWH2/PH2 62
                                                                                                                                               TXD6/MOSI1/KWH1/PH1 63
                                                                                                                                                   RXD6/MISO1/KWH0/PH0 64

                                                                                                                                                       DATA0/PD0 65
                                                                                                                                                          DATA1/PD1 66
                                                                                                                                                              DATA2/PD2 67
                                                                                                                                                                  DATA3/PD3 68
                                                                                                                                                                      EROMCTL/LDS/LSTRB/PE3 69
                                                                                                                                                                          WE/RW/PE2 70

                                                                                                                                                                              IRQ/PE1 71
                                                                                                                                                                                  XIRQ/PE0 72

    Figure 1-5. MC9S12XE-Family Pin Assignments 144-pin LQFP Package

                                          MC9S12XE-Family Reference Manual Rev. 1.25

44                                                                                    Freescale Semiconductor
Freescale Semiconductor                                              Figure 1-6. MC9S12XE-Family Pin Assignments 112-pin LQFP Package                                                                     MODC/BKGD 23  RXD2/KWJ0/PJ0 22  TXD2/KWJ1/PJ1 21                     IOC6/PT6                                                    VREGAPI/IOC5/PT5 16  IOC4/PT4 15                    IOC3/PT3 12     IOC1/PT1 10     PK0 8                              TIMIOC0/MISO1/PWM0/KWP0/PP0 4  TIMIOC1/MOSI1/PWM1/KWP1/PP1 3  TIMIOC2/SCK1/PWM2/KWP2/PP2 2  TIMIOC3/SS1/PWM3/KWP3/PP3 1
                                                                                                                                                                                                                                                                            IOC7/PT7                                                                                                                        IOC2/PT2 11     IOC0/PT0 9
                                                                                                                                       PB4 28                             PB3 27  PB2 26  PB1 25  PB0 24                                                    PK4 20  PK5 19                                                                                                   VSS1 14  VDDF 13                                                PK1 7  PK2 6  PK3 5
                                                                                                                                                                                                                                                                               17
                                                                                                                                                                                                                                                                            18

                         MC9S12XE-Family Reference Manual Rev. 1.25                                                                                           PB5 29                                                                                                           68                                                                                                                           112LQFP         MC9S12XE-Family                                                                                                                   112 PP4/KWP4/PWM4/MISO2/TIMIOC4
                                                                                                                                                              PB6 30                                                                                                        Pins shown in BOLD are not available on the 80 QFP package 67                                                                                                                                                                                                                     111 PP5/KWP5/PWM5/MOSI2/TIMIOC5
                                                                                                                                                              PB7 31  57  58      59      60      61      62            63                64                65      66                                                                     69                   70           71       72       73              75           76  77           78     79     80     81                             82                             83                            110 PP6/KWP6/PWM6/SS2/TIMIOC6       Chapter 1 Device Overview MC9S12XE-Family
                                                                                                                                          TXD5/SS2/KWH7/PH7 32                                                                                                                                                                                                                                              74                                                                                                                                                109 PP7/KWP7/PWM7/SCK2/TIMIOC7
                                                                                                                                        RXD5/SCK2/KWH6/PH6 33                                                                                                                                                                                                                                                                                                                                                                                                 108 PK7
                                                                                                                                       TXD4/MOSI2/KWH5/PH5 34                                                                                                                                                                                                                                                                                                                                                                                                 107 VDDX1
                                                                                                                                       RXD4/MISO2/KWH4/PH4 35                                                                                                                                                                                                                                                                                                                                                                                                 106 VSSX1
                                                                                                                                           ECLK2X/XCLKS/PE7 36                                                                                                                                                                                                                                                                                                                                                                                                105 PM0/RXCAN0
                                                                                                                                                      MODB/PE6 37                                                                                                                                                                                                                                                                                                                                                                                             104 PM1/TXCAN0
                                                                                                                                                      MODA/PE5 38                                                                                                                                                                                                                                                                                                                                                                                             103 PM2/RXCAN1/RXCAN0/MISO0
                                                                                                                                                       ECLK/PE4 39                                                                                                                                                                                                                                                                                                                                                                                            102 PM3/TXCAN1/TXCAN0/SS0
                                                                                                                                                           VSSX2 40                                                                                                                                                                                                                                                                                                                                                                                           101 PM4/RXCAN2/RXCAN0/RXCAN4/MOSI0
                                                                                                                                                           VDDX2 41                                                                                                                                                                                                                                                                                                                                                                                           100 PM5/TXCAN2/TXCAN0/TXCAN4/SCK0
                                                                                                                                                           RESET 42                                                                                                                                                                                                                                                                                                                                                                                            99 PJ6/KWJ6/RXCAN4/SDA0/RXCAN0
                                                                                                                                                            VDDR 43                                                                                                                                                                                                                                                                                                                                                                                            98 PJ7/KWJ7/TXCAN4/SCL0/TXCAN0
                                                                                                                                                             VSS3 44                                                                                                                                                                                                                                                                                                                                                                                           97 TEST
                                                                                                                                                          VSSPLL 45                                                                                                                                                                                                                                                                                                                                                                                            96 PS7/SS0
                                                                                                                                                            EXTAL 46                                                                                                                                                                                                                                                                                                                                                                                           95 PS6/SCK0
                                                                                                                                                             XTAL 47                                                                                                                                                                                                                                                                                                                                                                                           94 PS5/MOSI0
                                                                                                                                                         VDDPLL 48                                                                                                                                                                                                                                                                                                                                                                                             93 PS4/MISO0
                                                                                                                                          TXD7/SS1/KWH3/PH3 49                                                                                                                                                                                                                                                                                                                                                                                                 92 PS3/TXD1
                                                                                                                                        RXD7/SCK1/KWH2/PH2 50                                                                                                                                                                                                                                                                                                                                                                                                  91 PS2/RXD1
                                                                                                                                       TXD6/MOSI1/KWH1/PH1 51                                                                                                                                                                                                                                                                                                                                                                                                  90 PS1/TXD0
                                                                                                                                       RXD6/MISO1/KWH0/PH0 52                                                                                                                                                                                                                                                                                                                                                                                                  89 PS0/RXD0
                                                                                                                                                              PE3 53                                                                                                                                                                                                                                                                                                                                                                                           88 PM6/RXCAN3/RXCAN4/RXD3
                                                                                                                                                              PE2 54                                                                                                                                                                                                                                                                                                                                                                                           87 PM7/TXCAN3/TXCAN4/TXD3
                                                                                                                                                         IRQ/PE1 55                                                                                                                                                                                                                                                                                                                                                                                            86 VSSA1
                                                                                                                                                        XIRQ/PE0 56                                                                                                                                                                                                                                                                                                                                                                                            85 VRL
                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                              84

                                                                                                                                                                                                                                           VRH
                                                                                                                                                                                                                                       VDDA1
                                                                                                                                                                                                                                   PAD15/AN15
                                                                                                                                                                                                                                PAD07/AN07
                                                                                                                                                                                                                            PAD14/AN14
                                                                                                                                                                                                                        PAD06/AN06
                                                                                                                                                                                                                    PAD13/AN13
                                                                                                                                                                                                                 PAD05/AN05
                                                                                                                                                                                                             PAD12/AN12
                                                                                                                                                                                                         PAD04/AN04
                                                                                                                                                                                                      PAD11/AN11
                                                                                                                                                                                                  PAD03/AN03
                                                                                                                                                                                              PAD10/AN10
                                                                                                                                                                                          PAD02/AN02
                                                                                                                                                                                       PAD09/AN09
                                                                                                                                                                                   PAD01/AN01
                                                                                                                                                                               PAD08/AN08
                                                                                                                                                                            PAD00/AN00
                                                                                                                                                                        VSS2
                                                                                                                                                                    VDD
                                                                                                                                                                PA7
                                                                                                                                                             PA6
                                                                                                                                                         PA5
                                                                                                                                                     PA4
                                                                                                                                                  PA3
                                                                                                                                              PA2
                                                                                                                                          PA1
                                                                                                                                       PA0

45
Chapter 1 Device Overview MC9S12XE-Family

                                           80 PP4/KWP4/PWM4/MISO2/TIMIOC4
                                              79 PP5/KWP5/PWM5/MOSI2/TIMIOC5
                                                 78 PP7/KWP7/PWM7/SCK2/TIMIOC7
                                                     77 VDDX1
                                                        76 VSSX1
                                                            75 PM0/RXCAN0
                                                               74 PM1/TXCAN0
                                                                  73 PM2/RXCAN1/RXCAN0/MISO0
                                                                      72 PM3/TXCAN1/TXCAN0/SS0
                                                                         71 PM4/RXCAN2/RXCAN0/RXCAN4/MOSI0
                                                                             70 PM5/TXCAN2/TXCAN0/TXCAN4/SCK0
                                                                                69 PJ6/KWJ6/RXCAN4/SDA0/RXCAN0
                                                                                   68 PJ7/KWJ7/TXCAN4/SCL0/TXCAN0
                                                                                       67 TEST
                                                                                          66 PS3/TXD1
                                                                                              65 PS2/RXD1
                                                                                                 64 PS1/TXD0
                                                                                                    63 PS0/RXD0
                                                                                                        62 VSSA1
                                                                                                           61 VRL

    TIMIOC3/SS1/PWM3/KWP3/PP3              1                                                                          60 VRH
                                                                                                                      59 VDDA1
    TIMIOC2/SCK1/PWM2/KWP2/PP2             2                                                                          58 PAD07/AN07
                                                                                                                      57 PAD06/AN06
    TIMIOC1/MOSI1/PWM1/KWP1/PP1            3                                                                          56 PAD05/AN05
                                                                                                                      55 PAD04/AN04
    TIMIOC0/MISO1/PWM0/KWP0/PP0            4                                                                          54 PAD03/AN03
                                                                                                                      53 PAD02/AN02
    IOC0/PT0                               5                                                                          52 PAD01/AN01
                                                                                                                      51 PAD00/AN00
    IOC1/PT1                               6                                                                          50 VSS2
                                                                                                                      49 VDD
    IOC2/PT2                               7  MC9S12XE-Family                                                         48 PA7
                                                      80QFP                                                           47 PA6
    IOC3/PT3                               8                                                                          46 PA5
                                                                                                                      45 PA4
    VDDF                                   9                                                                          44 PA3
                                                                                                                      43 PA2
    VSS1 10                                                                                                           42 PA1
                                                                                                                      41 PA0
    IOC4/PT4 11

    VREGAPI/IOC5/PT5 12

    IOC6/PT6 13

    IOC7/PT7 14

    MODC/BKGD 15

    PB0 16

    PB1 17

    PB2 18

    PB3 19

    PB4 20                                 PB5 21
                                              PB6 22
                                                 PB7 23
                                                     ECLK2X/XCLKS/PE7 24
                                                        MODB/PE6 25
                                                            MODA/PE5 26
                                                               ECLK/PE4 27
                                                                  VSSX2 28
                                                                      VDDX2 29
                                                                         RESET 30
                                                                             VDDR 31
                                                                                VSS3 32
                                                                                   VSSPLL 33
                                                                                       EXTAL 34
                                                                                          XTAL 35
                                                                                              VDDPLL 36
                                                                                                 PE3 37
                                                                                                    PE2 38
                                                                                                 IRQ/PE1 39
                                                                                                           XIRQ/PE0 40

    Figure 1-7. MC9S12XE-Family Pin Assignments 80-pin QFP Package

    MC9S12XE-Family Reference Manual Rev. 1.25

46                                                                                                                      Freescale Semiconductor
                                              Chapter 1 Device Overview MC9S12XE-Family

                                   80 PP4/KWP4/PWM4/MISO2/TIMIOC4
                                      79 PP5/KWP5/PWM5/MOSI2/TIMIOC5
                                         78 PP7/KWP7/PWM7/SCK2/TIMIOC7
                                             77 VDDX1
                                                76 VSSX1
                                                    75 PM0/RXCAN0
                                                       74 PM1/TXCAN0
                                                          73 PM2/RXCAN1/RXCAN0/MISO0
                                                              72 PM3/TXCAN1/TXCAN0/SS0
                                                                 71 PM4/RXCAN2/RXCAN0/RXCAN4/MOSI0
                                                                     70 PM5/TXCAN2/TXCAN0/TXCAN4/SCK0
                                                                        69 PJ6/KWJ6/RXCAN4/SDA0/RXCAN0
                                                                           68 PJ7/KWJ7/TXCAN4/SCL0/TXCAN0
                                                                               67 TEST
                                                                                  66 PS3/TXD1
                                                                                      65 PS2/RXD1
                                                                                         64 PS1/TXD0
                                                                                            63 PS0/RXD0
                                                                                                62 VSSA1
                                                                                                   61 VRL

TIMIOC3/SS1/PWM3/KWP3/PP3          1                                                                          60 VRH
                                                                                                              59 VDDA1
TIMIOC2/SCK1/PWM2/KWP2/PP2         2                                                                          58 PAD07/AN07
                                                                                                              57 PAD06/AN06
TIMIOC1/MOSI1/PWM1/KWP1/PP1        3                                                                          56 PAD05/AN05
                                                                                                              55 PAD04/AN04
TIMIOC0/MISO1/PWM0/KWP0/PP0        4                                                                          54 PAD11/AN11
                                                                                                              53 PAD03/AN03
                         IOC0/PT0  5                                                                          52 PAD10/AN10
                                                                                                              51 PAD02/AN02
                         IOC1/PT1  6                                                                          50 PAD09/AN09
                                                                                                              49 PAD01/AN01
                         IOC2/PT2  7          MC9S12XEA256                                                    48 PAD08/AN08
                                              MC9S12XEA128                                                    47 PAD00/AN00
                         IOC3/PT3  8                                                                          46 VSS2
                                                    80QFP                                                     45 VDD
                         VDDF      9                                                                          44 PA3
                                                                                                              43 PA2
                         VSS1 10                                                                              42 PA1
                                                                                                              41 PA0
                         IOC4/PT4 11

                         VREGAPI/IOC5/PT5 12

                         IOC6/PT6 13

                         IOC7/PT7 14

                         MODC/BKGD 15

                         PB0 16

                         PB1 17

                         PB2 18

                         PB3 19

                         PB4 20    PB5 21
                                      PB6 22
                                         PB7 23
                                             ECLK2X/XCLKS/PE7 24
                                                MODB/PE6 25
                                                    MODA/PE5 26
                                                       ECLK/PE4 27
                                                          VSSX2 28
                                                              VDDX2 29
                                                                 RESET 30
                                                                     VDDR 31
                                                                        VSS3 32
                                                                           VSSPLL 33
                                                                               EXTAL 34
                                                                                  XTAL 35
                                                                                      VDDPLL 36
                                                                                         PE3 37
                                                                                            PE2 38
                                                                                         IRQ/PE1 39
                                                                                                   XIRQ/PE0 40

Figure 1-8. MC9S12XEA256/MC9S12XEA128 80-pin QFP Package Pin Assignment

                                            NOTE
   SPECIAL BOND-OUT TO PROVIDE ACCESS TO EXTRA ADC
   CHANNELS IN 80QFP. WARNING: NOT PIN-COMPATIBLE WITH
   REST OF FAMILY. THE MC9S12XET256 AND MC9S12XEG128 USE
   THE STANDARD 80QFP BOND-OUT, COMPATIBLE WITH OTHER
   FAMILY MEMBERS.

                         MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                                                                                      47
Chapter 1 Device Overview MC9S12XE-Family

1.2.2 Pin Assignment Overview

Table 1-7 provides a summary of which Ports are available for each package option.
Routing of pin functions is summarized in Table 1-8.
Table 1-9 provides a pin out summary listing the availability of individual pins for each package option.

    MC9S12XE-Family Reference Manual Rev. 1.25

48                                              Freescale Semiconductor
                                                                 Chapter 1 Device Overview MC9S12XE-Family

Table 1-10 provides a list of individual pin functionality

                         Table 1-7. Port Availability by Package Option

Port                                      208  144 LQFP          112 LQFP  Standard  XEA256(1)
                                      MAPBGA                                80 QFP    80 QFP

Port AD/ADC Channels                  32/32    24/24             16/16     8/8                   12/12

Port A pins                           8                     8    8         8                     4

Port B pins                           8                     8    8         8                     8

Port C pins                           8                     8    0         0                     0

Port D pins                           8                     8    0         0                     0

Port E pins inc. IRQ/XIRQ input only  8                     8    8         8                     8

Port F                                8                     0    0         0                     0

Port H                                8                     8    8         0                     0

Port J                                8                     7    4         2                     2

Port K                                8                     8    7         0                     0

Port L                                8                     0    0         0                     0

Port M                                8                     8    8         6                     6

Port P                                8                     8    8         7                     7

Port R                                8                     0    0         0                     0

Port S                                8                     8    8         4                     4

Port T                                8                     8    8         8                     8

Sum of Ports                          152                   119  91        59                    59

I/O Power Pairs VDDX/VSSX             7/7                   4/4  2/2       2/2                   2/2

1. The 9S12XEA256 is a special bondout for access to extra ADC channels in 80QFP.
   Available in 80QFP / 256K memory size only. WARNING: NOT PIN-COMPATIBLE WITH REST OF FAMILY.
   The 9S12XET256 is the standard 256K/80QFP bondout, compatible with other family members.

                         MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                                                                 49
Chapter 1 Device Overview MC9S12XE-Family

                                           Table 1-8. Peripheral - Port Routing Options(1)

             CAN0
                  CAN1
                        CAN2
                              CAN3
                                   CAN4
                                         SCI0
                                               SCI1
                                                    SCI2
                                                          SCI3
                                                                SCI4
                                                                     SCI5
                                                                           SCI6
                                                                                 SCI7
                                                                                      SPI0
                                                                                            SPI1
                                                                                                  SPI2
                                                                                                       IIC0
                                                                                                             IIC1
                                                                                                                   CS0
                                                                                                                        CS1
                                                                                                                              CS2
                                                                                                                                    CS3
                                                                                                                                         TIM

     PF[0]                   X                                       X                            X
     PF[1]                                    O                                                        X
     PF[2]                                          O     X                                                  X
     PF[3]                                                X                                                        X
    PF[5:4]                        O
    PF[7:6]                              O                     X                                                   O
    PH[1:0]                                                    X                                       O
    PH[3:2]             O
    PH[5:4]             O
    PH[7:6]
     PJ[0]                                                                                     OO
     PJ[1]
     PJ[2]                                                                                     O   O
     PJ[3]
     PJ[4]   X      O                                                                       O
     PJ[5]
    PJ[7:6]                X
    PL[1:0]                     X
    PL[3:2]                           X
    PL[5:4]                                 X
    PL[7:6]
    PM[1:0]  O
    PM[3:2]
    PM[5:4]  XO                                        X
    PM[7:6]
    PP[3:0]  X   O  X                                  X
    PP[7:4]
    PR[7:0]         OX  O

                                                          O                                                           X

                                                                O                                                     X

                                                                                                                      O

                    MC9S12XE-Family Reference Manual Rev. 1.25

50                                                                                                Freescale Semiconductor
                                                                                                          Chapter 1 Device Overview MC9S12XE-Family

                         Table 1-8. Peripheral - Port Routing Options(1) (continued)

              CAN0
                   CAN1
                         CAN2
                               CAN3
                                    CAN4
                                          SCI0
                                                SCI1
                                                     SCI2
                                                           SCI3
                                                                 SCI4
                                                                      SCI5
                                                                            SCI6
                                                                                  SCI7
                                                                                       SPI0
                                                                                             SPI1
                                                                                                   SPI2
                                                                                                        IIC0
                                                                                                              IIC1
                                                                                                                    CS0
                                                                                                                         CS1
                                                                                                                               CS2
                                                                                                                                     CS3
                                                                                                                                          TIM

PS[1:0]                        O

PS[3:2]                           O

PS[7:4]                                                O

1. "O" denotes reset condition, "X" denotes a possible rerouting under software control

                               Table 1-9. Pin-Out Summary (Sheet 1 of 7)

    208       LQFP       LQFP  QFP(1)  Pin     2nd         3rd                                4th     5th
MAPBGA         144        112    80           Func.       Func.                             Func.    Func.
                                                                                         SS1       TIMIOC3
         D4      1       1        1    PP3    KWP3        PWM3                           SCK1      TIMIOC2
         B2      2                                                                       MOSI1     TIMIOC1
         C2      3       2        2    PP2    KWP2        PWM2                           MISO1     TIMIOC0
         D3      4
         D2              3        3    PP1    KWP1        PWM1
         C1      5
         E4      6       4        4    PP0    KWP0        PWM0
         E2      7
         E3      8                     PJ3    KWJ3
         D1      9
         E1     10                     PJ2    KWJ2        CS1
     VDDX
     VSSX       11                     PK6    ADDR22 ACC2
          F3
          F2    12       5             PK3    ADDR19 IQSTAT3
         G4
          F1    13       6             PK2    ADDR18 IQSTAT2
         G1
         G3     14       7             PK1    ADDR17 IQSTAT1
         G2
         H1     15       8             PK0    ADDR16 IQSTAT0
         H4
                                       VDDX7

                                       VSSX7

                         9        5    PT0    IOC0

                                       PR0    TIMIOC0

                         10       6    PT1    IOC1

                                       PR1    TIMIOC1

                         11       7    PT2    IOC2

                                       PR2    TIMIOC2

                         12       8    PT3    IOC3

                                       PR3    TIMIOC3

                         13       9    VDDF

                               MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                                                            51
Chapter 1 Device Overview MC9S12XE-Family

                          Table 1-9. Pin-Out Summary (Sheet 2 of 7)

    208       LQFP  LQFP  QFP(1)               Pin     2nd      3rd          4th   5th
MAPBGA         144   112    80                        Func.    Func.       Func.  Func.
                16
          J4    17  14                     10  VSS1                     CS3
         H3                                                             UDS
         H2     18  15                     11  PT4    IOC4
          J1
          J2    19                             PR4    TIMIOC4
          J3
         K1     20  16                     12  PT5    IOC5     VREGAPI
         K2
         K4     21                             PR5    TIMIOC5
          L1    22
         K3     23  17                     13  PT6    IOC6
          L2    24
         M1     25                             PR6    TIMIOC6
          L3    26
     VDDX       27  18                     14  PT7    IOC7
     VSSX       28
         M2     29                             PR7    TIMIOC7
         M4     30
         N1     31  19                         PK5    ADDR21 ACC1
         N2     32
         P1     33  20                         PK4    ADDR20 ACC0
         M3     34
         N3     35  21                         PJ1    KWJ1     TXD2
         P2     36
         P3     37  22                         PJ0    KWJ0     RXD2
         R2     38
         R3     39  23                     15  BKGD   MODC
         R4     40
         P4                                    VDDX4

                                               VSSX4

                                               PC0    DATA8

                                               PC1    DATA9

                                               PC2    DATA10

                                               PC3    DATA11

                    24                     16  PB0    ADDR0 IVD0

                    25                     17  PB1    ADDR1 IVD1

                    26                     18  PB2    ADDR2 IVD2

                    27                     19  PB3    ADDR3 IVD3

                    28                     20  PB4    ADDR4 IVD4

                    29                     21  PB5    ADDR5 IVD5

                    30                     22  PB6    ADDR6 IVD6

                    31                     23  PB7    ADDR7 IVD7

                                               PC4    DATA12

                          MC9S12XE-Family Reference Manual Rev. 1.25

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                                                       Chapter 1 Device Overview MC9S12XE-Family

                               Table 1-9. Pin-Out Summary (Sheet 3 of 7)

    208       LQFP       LQFP  QFP(1)  Pin      2nd     3rd                     4th   5th
MAPBGA         144        112    80            Func.   Func.                  Func.  Func.
                41
          T3    42                     PC5     DATA13                      TXD5
         R5     43                                                         RXD5
         N4                            PC6     DATA14                      TXD4
          T4    44                                                         RXD4
          T5                           PC7     DATA15                      RE
         P5     45
         R6                            PL3     TXD5                        TXD7
         N5     46                                                         RXD7
          T6             32            PH7     KWH7    SS2
         P6     47
         R7     48                     PL2     RXD5
          T7    49
         N6     50       33            PH6     KWH6    SCK2
         R8     51
         P7     52                     PL1     TXD4
     VSSX       53
     VDDX       54       34            PH5     KWH5    MOSI2
         P8     55
         N8     56                     PL0     RXD4
         N9     57
     R9/T8      58       35            PH4     KWH4    MISO2
          T9    59
        T10     60       36    24      PE7     XCLKS ECLKX2
  R10/T11
         P9     61       37    25      PE6     MODB TAGHI
        N10
        P10     62       38    26      PE5     MODA TAGLO
        R11
        T12              39    27      PE4     ECLK

                         40    28      VSSX2

                         41    29      VDDX2

                         42    30      RESET

                         43    31      VDDR

                         44    32      VSS3

                         45    33      VSSPLL

                         46    34      EXTAL

                         47    35      XTAL

                         48    36      VDDPLL

                                       PL7     TXD7

                         49            PH3     KWH3    SS1

                                       PL6     RXD7

                         50            PH2     KWH2    SCK1

                                       PL5     TXD6

                               MC9S12XE-Family Reference Manual Rev. 1.25

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Chapter 1 Device Overview MC9S12XE-Family

                         Table 1-9. Pin-Out Summary (Sheet 4 of 7)

    208      LQFP  LQFP  QFP(1)                Pin     2nd    3rd         4th   5th
MAPBGA        144   112    80                         Func.  Func.      Func.  Func.
               63
        N11        51                          PH1    KWH1   MOSI1   TXD6
        R12    64
        P11    65                              PL4    RXD6
        T13    66
        R13    67  52                          PH0    KWH0   MISO1   RXD6
        T14    68
        R14                                    PD0    DATA0
     VDDX      69
     VSSX      70                              PD1    DATA1
        R15    71
        P12    72                              PD2    DATA2
        N13    73
        P13    74                              PD3    DATA3
        P14    75
        N14    76                              VDDX5
       M14     77
        P15    78                              VSSX5
        P16    79
        N15    80  53                      37  PE3    LSTRB LDS      EROMCTL
       M13     81
        N16    82  54                      38  PE2    RW     WE
     VSSX      83
     VDDX      84  55                      39  PE1    IRQ
        L14    85
       M15     86  56                      40  PE0    XIRQ
       M16     87
        K14    88  57                      41  PA0    ADDR8 IVD8
        K13
        J13        58                      42  PA1    ADDR9 IVD9

                   59                      43  PA2    ADDR10 IVD10

                   60                      44  PA3    ADDR11 IVD11

                   61                      45  PA4    ADDR12 IVD12

                   62                      46  PA5    ADDR13 IVD13

                   63                      47  PA6    ADDR14 IVD14

                   64                      48  PA7    ADDR15 IVD15

                                               VSSX3

                                               VDDX3

                                               PD4    DATA4

                                               PD5    DATA5

                                               PD6    DATA6

                                               PD7    DATA7

                   65                      49  VDD

                   66                      50  VSS2

                         MC9S12XE-Family Reference Manual Rev. 1.25

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                               Table 1-9. Pin-Out Summary (Sheet 5 of 7)

    208      LQFP        LQFP  QFP(1)  Pin     2nd    3rd                   4th    5th
MAPBGA        144         112    80           Func.  Func.                 Func.  Func.
               89
        L15    90        67    51      PAD00  AN00
        L16
        K15    91        68            PAD08 AN08
        K16    92
        J14                            PAD24 AN24
        J15    93
        J16    94        69    52      PAD01  AN01
        H16
        H14    95        70            PAD09 AN09
        H13    96
       G13                             PAD25 AN25
        H15    97
       G16     98        71    53      PAD02  AN02
        F16
       G15     99        72            PAD10 AN10
       G14    100
        E16                            PAD26 AN26
        F14   101
        F15   102                      VSSA2
        D16
        E15   103                      VDDA2
        C16   104
        D15              73    54      PAD03  AN03
        C15   105
        E14   106        74            PAD11 AN11
        B15   107
        C14                            PAD27 AN27
        D14
        F13              75    55      PAD04  AN04

                         76            PAD12 AN12

                                       PAD28 AN28

                         77    56      PAD05  AN05

                         78            PAD13 AN13

                                       PAD29 AN29

                         79    57      PAD06  AN06

                         80            PAD14 AN14

                                       PAD30 AN30

                         81    58      PAD07  AN07

                         82            PAD15 AN15

                                       PAD31 AN31

                                       PAD16 AN16

                                       PAD17 AN17

                         83    59      VDDA1

                               MC9S12XE-Family Reference Manual Rev. 1.25

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Chapter 1 Device Overview MC9S12XE-Family

                         Table 1-9. Pin-Out Summary (Sheet 6 of 7)

    208      LQFP  LQFP  QFP(1)                Pin     2nd    3rd     4th    5th
MAPBGA        144   112    80                         Func.  Func.   Func.  Func.
              108
        D13   109  84                      60  VRH
        C13   110
        E13   111  85                      61  VRL
        B14   112
        A14   113  86                      62  VSSA1
        C12   114
        B13   115                              PAD18 AN18
        D12   116
        B12   117                              PAD19 AN19
        C11   118
        A13   119                              PAD20 AN20
        D11   120
        B11   121                              PAD21 AN21
        C10   122
        A12                                    PAD22 AN22
     VSSX     123
     VDDX     124                              PAD23 AN23
        B10   125
        A11   126  87                          PM7    TXCAN3 TXCAN4  TXD3
        A10   127                                                    RXD3
              128  88                          PM6    RXCAN3 RXCAN4
         C9   129
         B9   130  89                      63  PS0    RXD0
         D9
         A9   131  90                      64  PS1    TXD0
         C8
         B8   132  91                      65  PS2    RXD1
         D8
         A8        92                      66  PS3    TXD1
         D7
                                               VSSX6

                                               VDDX6

                   93                          PS4    MISO0

                   94                          PS5    MOSI0

                   95                          PS6    SCK0

                   96                          PS7    SS0

                   97                      67  TEST

                   98                      68  PJ7    KWJ7   TXCAN4  SCL0   TXCAN0
                                                                     SDA0   RXCAN0
                   99                      69  PJ6    KWJ6   RXCAN4  CS2

                                               PJ5    KWJ5   SCL1

                                               PF0    CS0

                                               PJ4    KWJ4   SDA1    CS0

                                               PF1    CS1

                   100                     70  PM5    TXCAN2 TXCAN0  TXCAN4 SCK0

                         MC9S12XE-Family Reference Manual Rev. 1.25

56                                                                   Freescale Semiconductor
                                                                  Chapter 1 Device Overview MC9S12XE-Family

                               Table 1-9. Pin-Out Summary (Sheet 7 of 7)

208      LQFP            LQFP  QFP(1)  Pin     2nd                 3rd      4th    5th
                          112    80           Func.               Func.    Func.  Func.
MAPBGA 144

     B7                                PF2    CS2

     C7 133              101   71      PM4    RXCAN2 RXCAN0                RXCAN4 MOSI0

     A7                                PF3    CS3

     D6 134              102   72      PM3    TXCAN1 TXCAN0                SS0

     B6                                PF4    SDA0

     C6 135              103   73      PM2    RXCAN1 RXCAN0                MISO0

     A6                                PF5    SCL0

     A5 136              104   74      PM1    TXCAN0

     B5                                PF6    RXD3

     A4 137              105   75      PM0    RXCAN0

     B4                                PF7    TXD3

VSSX 138                 106   76      VSSX1

VDDX 139                 107   77      VDDX1

     C5 140              108           PK7    ROMCTL EWAIT

     A3 141              109   78      PP7    KWP7                PWM7     SCK2   TIMIOC7
                                                                           SS2    TIMIOC6
     B3 142              110           PP6    KWP6                PWM6     MOSI2  TIMIOC5
                                                                           MISO2  TIMIOC4
     C4 143              111   79      PP5    KWP5                PWM5

     C3 144              112   80      PP4    KWP4                PWM4

1. Standard 80QFP only. NOTE that XEA256 80QFP is not compatible

                               MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                                                  57
Chapter 1 Device Overview MC9S12XE-Family

                        Table 1-10. Signal Properties Summary (Sheet 1 of 4)

     Pin         Pin         Pin         Pin         Pin    Power   Internal Pull
   Name        Name        Name        Name        Name     Supply    Resistor
Function 1  Function 2  Function 3  Function 4  Function 5
                                                                                                 Description

                                                                    CTRL        Reset
                                                                                State

    EXTAL   --          --                 --   --          VDDPLL  NA          NA Oscillator pins

    XTAL    --          --                 --   --          VDDPLL  NA          NA

    RESET   --          --                 --   --          VDDX    PULLUP             External reset

    TEST    --          --                 --   --          N.A. RESET pin DOWN Test input

    BKGD    MODC        --                 --   --          VDDX Always on      Up Background debug

PAD[31:16] AN[31:16]    --                 --   --          VDDA PER0AD1 Disabled Port AD inputs of ATD1,

                                                                    PER1AD1            analog inputs of ATD1

PAD[15:0] AN[15:0]      --                 --   --          VDDA PER0AD0 Disabled Port AD inputs of ATD0,

                                                                    PER1AD0            analog inputs of ATD0

    PA[7:0] ADDR[15:8] IVD[15:8]           --   --          VDDX    PUCR Disabled Port A I/O, address bus,

                                                                                       internal visibility data

    PB[7:1] ADDR[7:1] IVD[7:0]             --   --          VDDX    PUCR Disabled Port B I/O, address bus,

                                                                                       internal visibility data

    PB0     ADDR0       UDS                                 VDDX    PUCR     Disabled Port B I/O, address bus,
                                                                                          upper data strobe

    PC[7:0] DATA[15:8]  --                 --   --          VDDX    PUCR Disabled Port C I/O, data bus

    PD[7:0] DATA[7:0]   --                 --   --          VDDX    PUCR Disabled Port D I/O, data bus

    PE7     ECLKX2 XCLKS                   --   --          VDDX    PUCR        Up Port E I/O, system clock
                                                                                         output, clock select

    PE6     TAGHI       MODB               --   --          VDDX    While RESET        Port E I/O, tag high, mode

                                                                    pin is low: down input

    PE5     RE          MODA TAGLO              --          VDDX    While RESET        Port E I/O, read enable,

                                                                    pin is low: down mode input, tag low input

    PE4     ECLK        --                 --   --          VDDX    PUCR        Up Port E I/O, bus clock output

    PE3     LSTRB       LDS EROMCTL             --          VDDX    PUCR        Up Port E I/O, low byte data
                                                                                         strobe, EROMON control

    PE2     R/W         WE                 --   --          VDDX    PUCR        Up Port E I/O, read/write

    PE1     IRQ         --                 --   --          VDDX    PUCR        Up Port E Input, maskable
                                                                                         interrupt

    PE0     XIRQ        --                 --   --          VDDX    PUCR        Up Port E input, non-maskable

                                                                                       interrupt

    PF7     TXD3        --                 --   --          VDDX    PERF/       Up Port F I/O, interrupt, TXD of

                                                                    PPSF               SCI3

    PF6     RXD3        --                 --   --          VDDX    PERF/       Up Port F I/O, interrupt, RXD of

                                                                    PPSF               SCI3

    PF5     SCL0        --                 --   --          VDDX    PERF/       Up Port F I/O, interrupt, SCL of

                                                                    PPSF               IIC0

    PF4     SDA0        --                 --   --          VDDX    PERF/       Up Port F I/O, interrupt, SDA of

                                                                    PPSF               IIC0

    PF3     CS3         --                 --   --          VDDX    PERF/       Up Port F I/O, interrupt, chip

                                                                    PPSF               select 3

                                    MC9S12XE-Family Reference Manual Rev. 1.25

58                                                                                     Freescale Semiconductor
                                                                     Chapter 1 Device Overview MC9S12XE-Family

                         Table 1-10. Signal Properties Summary (Sheet 2 of 4)

     Pin         Pin          Pin         Pin         Pin    Power   Internal Pull
   Name        Name         Name        Name        Name     Supply    Resistor
Function 1  Function 2   Function 3  Function 4  Function 5
                                                                                                  Description

                                                                     CTRL        Reset
                                                                                 State

PF2         CS2          --          --          --          VDDX    PERF/       Up Port F I/O, interrupt, chip

                                                                     PPSF               select 2

PF1         CS1          --          --          --          VDDX    PERF/       Up Port F I/O, interrupt, chip

                                                                     PPSF               select 1

PF0         CS0          --          --          --          VDDX    PERF/       Up Port F I/O, interrupt, chip

                                                                     PPSF               select 0

PH7         KWH7         SS2         TXD5        --          VDDX    PERH/ Disabled Port H I/O, interrupt, SS of

                                                                     PPSH               SPI2, TXD of SCI5

PH6         KWH6         SCK2        RXD5        --          VDDX    PERH/ Disabled Port H I/O, interrupt, SCK of

                                                                     PPSH               SPI2, RXD of SCI5

PH5         KWH5         MOSI2       TXD4        --          VDDX    PERH/ Disabled Port H I/O, interrupt, MOSI

                                                                     PPSH               of SPI2, TXD of SCI4

PH4         KWH4         MISO2       RXD4        --          VDDX PERH/PPSH Disabled Port H I/O, interrupt, MISO

                                                                                        of SPI2, RXD of SCI4

PH3         KWH3         SS1         TXD7        --          VDDX PERH/PPSH Disabled Port H I/O, interrupt, SS of

                                                                                        SPI1

PH2         KWH2         SCK1        RXD7        --          VDDX PERH/PPSH Disabled Port H I/O, interrupt, SCK of

                                                                                        SPI1

PH1         KWH1         MOSI1       TXD6        --          VDDX PERH/PPSH Disabled Port H I/O, interrupt, MOSI

                                                                                        of SPI1

PH0         KWH0         MISO1       RXD6        --          VDDX PERH/PPSH Disabled Port H I/O, interrupt, MISO

                                                                                        of SPI1

PJ7         KWJ7         TXCAN4      SCL0        TXCAN0 VDDX         PERJ/       Up Port J I/O, interrupt, TX of

                                                                     PPSJ               CAN4, SCL of IIC0, TX of

                                                                                        CAN0

PJ6         KWJ6         RXCAN4 SDA0 RXCAN0 VDDX                     PERJ/       Up Port J I/O, interrupt, RX of

                                                                     PPSJ               CAN4, SDA of IIC0, RX of

                                                                                        CAN0

PJ5         KWJ5         SCL1        CS2         --          VDDX    PERJ/       Up Port J I/O, interrupt, SCL of
                                                                                          IIC1, chip select 2
                                                                     PPSJ

PJ4         KWJ4         SDA1        CS0         --          VDDX    PERJ/       Up Port J I/O, interrupt, SDA of
                                                                                          IIC1, chip select 0
                                                                     PPSJ

PJ3         KWJ3         --          --          --          VDDX    PERJ/       Up Port J I/O, interrupt,

                                                                     PPSJ

PJ2         KWJ2         CS1         --          --          VDDX    PERJ/       Up Port J I/O, interrupt, chip
                                                                                          select 1
                                                                     PPSJ

PJ1         KWJ1         TXD2        --          --          VDDX    PERJ/       Up Port J I/O, interrupt, TXD of
                                                                                          SCI2
                                                                     PPSJ

PJ0         KWJ0         RXD2        CS3         --          VDDX    PERJ/       Up Port J I/O, interrupt, RXD of
                                                                                          SCI2
                                                                     PPSJ

PK7         EWAIT ROMCTL             --          --          VDDX    PUCR        Up Port K I/O, EWAIT input,
                                                                                          ROM on control

                                     MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                                                                           59
Chapter 1 Device Overview MC9S12XE-Family

                         Table 1-10. Signal Properties Summary (Sheet 3 of 4)

     Pin          Pin         Pin         Pin         Pin    Power   Internal Pull
   Name         Name        Name        Name        Name     Supply    Resistor
Function 1   Function 2  Function 3  Function 4  Function 5
                                                                                        Description

                                                                     CTRL        Reset
                                                                                 State

    PK[6:4]   ADDR       ACC[2:0]        --          --      VDDX    PUCR        Up Port K I/O, extended
              [22:20]                                                                     addresses, access source
    PK[3:0]   ADDR        IQSTAT         --          --                                   for external access
      PL7     [19:16]       [3:0]        --          --
      PL6      TXD7          --          --          --      VDDX    PUCR        Up Extended address, PIPE
      PL5      RXD7          --          --          --                                   status
      PL4      TXD6          --          --          --
      PL3      RXD6          --          --          --      VDDX    PERL/       Up Port L I/O, TXD of SCI7
      PL2      TXD5          --          --          --              PPSL
      PL1      RXD5          --          --          --
      PL0      TXD4          --          --          --      VDDX    PERL/       Up Port LI/O, RXD of SCI7
     PM7       RXD4          --      TXCAN4          --              PPSL
     PM6     TXCAN3        TXD3      RXCAN4          --
     PM5     RXCAN3        RXD3      TXCAN4        SCK0      VDDX    PERL/       Up Port L I/O, TXD of SCI6
     PM4     TXCAN2                  RXCAN4       MOSI0              PPSL
     PM3     RXCAN2      TXCAN0         SS0          --
     PM2     TXCAN1      RXCAN0       MISO0          --      VDDX    PERL/       Up Port LI/O, RXD of SCI6
     PM1     RXCAN1      TXCAN0          --          --              PPSL
     PM0     TXCAN0      RXCAN0          --          --
      PP7    RXCAN0                    SCK2      TIMIOC7     VDDX    PERL/       Up Port L I/O, TXD of SCI5
      PP6     KWP7        PWM7          SS2      TIMIOC6             PPSL
      PP5     KWP6        PWM6        MOSI2      TIMIOC5
              KWP5        PWM5                               VDDX    PERL/       Up Port LI/O, RXD of SCI5
                                                                     PPSL

                                                             VDDX    PERL/       Up Port L I/O, TXD of SCI4
                                                                     PPSL

                                                             VDDX    PERL/       Up Port LI/O, RXD of SCI4
                                                                     PPSL

                                                             VDDX    PERM/ Disabled Port M I/O, TX of CAN3 and

                                                                     PPSM               CAN4, TXD of SCI3

                                                             VDDX PERM/PPSM Disabled Port M I/O RX of CAN3 and
                                                                                                        CAN4, RXD of SCI3

                                                             VDDX PERM/PPSM Disabled Port M I/OCAN0, CAN2,
                                                                                                        CAN4, SCK of SPI0

                                                             VDDX PERM/PPSM Disabled Port M I/O, CAN0, CAN2,
                                                                                                        CAN4, MOSI of SPI0

                                                             VDDX PERM/PPSM Disabled Port M I/O TX of CAN1,
                                                                                                        CAN0, SS of SPI0

                                                             VDDX PERM/PPSM Disabled Port M I/O, RX of CAN1,
                                                                                                        CAN0, MISO of SPI0

                                                             VDDX    PERM/PPSM Disabled Port M I/O, TX of CAN0
                                                             VDDX
                                                             VDDX    PERM/PPSM Disabled Port M I/O, RX of CAN0

                                                                     PERP/  Disabled Port P I/O, interrupt, channel
                                                                     PPSP                7 of PWM/TIM , SCK of SPI2

                                                             VDDX    PERP/  Disabled Port P I/O, interrupt, channel
                                                                     PPSP                6 of PWM/TIM, SS of SPI2

                                                             VDDX    PERP/  Disabled Port P I/O, interrupt, channel
                                                                     PPSP                5 of PWM/TIM, MOSI of
                                                                                         SPI2

                                     MC9S12XE-Family Reference Manual Rev. 1.25

60                                                                                      Freescale Semiconductor
                                                                     Chapter 1 Device Overview MC9S12XE-Family

                         Table 1-10. Signal Properties Summary (Sheet 4 of 4)

     Pin         Pin          Pin         Pin         Pin    Power   Internal Pull
   Name        Name         Name        Name        Name     Supply    Resistor
Function 1  Function 2   Function 3  Function 4  Function 5
                                                                                        Description

                                                                     CTRL        Reset
                                                                                 State

PP4         KWP4         PWM4        MISO2 TIMIOC4 VDDX              PERP/  Disabled Port P I/O, interrupt, channel
                                                                     PPSP                4 of PWM/TIM, MISO2 of
                                                                                         SPI2

PP3         KWP3         PWM3        SS1         TIMIOC3 VDDX        PERP/  Disabled Port P I/O, interrupt, channel
                                                                     PPSP                3 of PWM/TIM, SS of SPI1
PP2         KWP2         PWM2        SCK1 TIMIOC2 VDDX               PERP/
                                                                     PPSP   Disabled Port P I/O, interrupt, channel
PP1         KWP1         PWM1        MOSI1 TIMIOC1 VDDX              PERP/               2 of PWM/TIM, SCK of SPI1
                                                                     PPSP
PP0         KWP0         PWM0        MISO1 TIMIOC0 VDDX                     Disabled Port P I/O, interrupt, channel
                                                                     PERP/               1 of PWM/TIM, MOSI of
                                                                     PPSP                SPI1

                                                                            Disabled Port P I/O, interrupt, channel
                                                                                         0 of PWM/TIM, MISO2 of
                                                                                         SPI1

PR[7:0] TIMIOC           --          --          --          VDDX    PERR/  Disabled Port RI/O, TIM channels
                                                                     PPSR      Up Port S I/O, SS of SPI0
            [7:0]                                                              Up Port S I/O, SCK of SPI0
                                                                     PERS/     Up Port S I/O, MOSI of SPI0
PS7         SS0          --          --          --          VDDX    PPSS

PS6         SCK0         --          --          --          VDDX    PERS/
                                                                     PPSS
PS5         MOSI0        --          --          --          VDDX
                                                                     PERS/
                                                                     PPSS

PS4         MISO0        --          --          --          VDDX    PERS/       Up Port S I/O, MISO of SPI0
                                                                     PPSS        Up Port S I/O, TXD of SCI1
PS3         TXD1         --          --          --          VDDX                Up Port S I/O, RXD of SCI1
                                                                     PERS/       Up Port S I/O, TXD of SCI0
PS2         RXD1         --          --          --          VDDX    PPSS

PS1         TXD0         --          --          --          VDDX    PERS/
                                                                     PPSS

                                                                     PERS/
                                                                     PPSS

PS0         RXD0         --          --          --          VDDX    PERS/       Up Port S I/O, RXD of SCI0
                                                                     PPSS

PT[7:6] IOC[7:6]         --          --          --          VDDX    PERT/  Disabled Port T I/O, ECT channels
                                                                     PPST   Disabled Port T I/O, ECT channels
PT[5]       IOC[5] VREGAPI           --          --          VDDX           Disabled Port T I/O, ECT channels
                                                                     PERT/
PT[4:0] IOC[4:0]         --          --          --          VDDX    PPST

                                                                     PERT/
                                                                     PPST

                                     MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                                                                        61
Chapter 1 Device Overview MC9S12XE-Family

1.2.3  Detailed Signal Descriptions

                                                   NOTE

          The pin list of the largest package version of each MC9S12XE-Family
          derivative gives the complete of interface signals that also exist on smaller
          package options, although some of them are not bonded out. For devices
          assembled in smaller packages all non-bonded out pins should be
          configured as outputs after reset in order to avoid current drawn from
          floating inputs. Refer to Table 1-10 for affected pins. Particular attention is
          drawn to Port R, which does not have enabled pull-up/pull-down devices
          coming out of reset.

1.2.3.1 EXTAL, XTAL -- Oscillator Pins

EXTAL and XTAL are the crystal driver and external clock pins. On reset all the device clocks are derived
from the EXTAL input frequency. XTAL is the oscillator output.

1.2.3.2 RESET -- External Reset Pin

The RESET pin is an active low bidirectional control signal. It acts as an input to initialize the MCU to a
known start-up state. As an output it is driven low to indicate when any internal MCU reset source triggers.
The RESET pin has an internal pull-up device.

1.2.3.3 TEST -- Test Pin
This input only pin is reserved for test. This pin has a pull-down device.

                                                           NOTE
                  The TEST pin must be tied to VSS in all applications.

1.2.3.4 BKGD / MODC -- Background Debug and Mode Pin
The BKGD/MODC pin is used as a pseudo-open-drain pin for the background debug communication. It
is used as a MCU operating mode select pin during reset. The state of this pin is latched to the MODC bit
at the rising edge of RESET. The BKGD pin has a pull-up device.

1.2.3.5 PAD[15:0] / AN[15:0] -- Port AD Input Pins of ATD0

PAD[15:0] are general-purpose input or output pins and analog inputs AN[15:0] of the analog-to-digital
converter ATD0.

1.2.3.6 PAD[31:16] / AN[31:16] -- Port AD Input Pins of ATD1

PAD[31:16] are general-purpose input or output pins and analog inputs AN[31:16] of the analog-to-digital
converter ATD1.

       MC9S12XE-Family Reference Manual Rev. 1.25

62                                                 Freescale Semiconductor
                                                                                                                            Chapter 1 Device Overview MC9S12XE-Family

1.2.3.7 PA[7:0] / ADDR[15:8] / IVD[15:8] -- Port A I/O Pins

PA[7:0] are general-purpose input or output pins. In MCU expanded modes of operation, these pins are
used for the external address bus. In MCU emulation modes of operation, these pins are used for external
address bus and internal visibility read data.

1.2.3.8 PB[7:1] / ADDR[7:1] / IVD[7:1] -- Port B I/O Pins

PB[7:1] are general-purpose input or output pins. In MCU expanded modes of operation, these pins are
used for the external address bus. In MCU emulation modes of operation, these pins are used for external
address bus and internal visibility read data.

1.2.3.9 PB0 / ADDR0 / UDS / IVD[0] -- Port B I/O Pin 0

PB0 is a general-purpose input or output pin. In MCU expanded modes of operation, this pin is used for
the external address bus ADDR0 or as upper data strobe signal. In MCU emulation modes of operation,
this pin is used for external address bus ADDR0 and internal visibility read data IVD0.

1.2.3.10 PC[7:0] / DATA [15:8] -- Port C I/O Pins

PC[7:0] are general-purpose input or output pins. In MCU expanded modes of operation, these pins are
used for the external data bus.

The input voltage thresholds for PC[7:0] can be configured to reduced levels, to allow data from an external
3.3-V peripheral to be read by the MCU operating at 5.0 V. The input voltage thresholds for PC[7:0] are
configured to reduced levels out of reset in expanded and emulation modes. The input voltage thresholds
for PC[7:0] are configured to 5-V levels out of reset in normal modes.

1.2.3.11 PD[7:0] / DATA [7:0] -- Port D I/O Pins

PD[7:0] are general-purpose input or output pins. In MCU expanded modes of operation, these pins are
used for the external data bus.

The input voltage thresholds for PD[7:0] can be configured to reduced levels, to allow data from an
external 3.3-V peripheral to be read by the MCU operating at 5.0 V. The input voltage thresholds for
PD[7:0] are configured to reduced levels out of reset in expanded and emulation modes. The input voltage
thresholds for PC[7:0] are configured to 5-V levels out of reset in normal modes.

1.2.3.12 PE7 / ECLKX2 / XCLKS -- Port E I/O Pin 7

PE7 is a general-purpose input or output pin. ECLKX2 is a free running clock of twice the internal bus
frequency, available by default in emulation modes and when enabled in other modes. The XCLKS is an
input signal which controls whether a crystal in combination with the internal loop controlled Pierce
oscillator is used or whether full swing Pierce oscillator/external clock circuitry is used (refer to Oscillator
Configuration). An internal pullup is enabled during reset.

                         MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                              63
Chapter 1 Device Overview MC9S12XE-Family

1.2.3.13 PE6 / MODB / TAGHI -- Port E I/O Pin 6

PE6 is a general-purpose input or output pin. It is used as a MCU operating mode select pin during reset.
The state of this pin is latched to the MODB bit at the rising edge of RESET. This pin is an input with a
pull-down device which is only active when RESET is low. TAGHI is used to tag the high half of the
instruction word being read into the instruction queue.
The input voltage threshold for PE6 can be configured to reduced levels, to allow data from an external
3.3-V peripheral to be read by the MCU operating at 5.0 V. The input voltage threshold for PE6 is
configured to reduced levels out of reset in expanded and emulation modes.

1.2.3.14 PE5 / MODA / TAGLO / RE -- Port E I/O Pin 5

PE5 is a general-purpose input or output pin. It is used as an MCU operating mode select pin during reset.
The state of this pin is latched to the MODA bit at the rising edge of RESET. This pin is shared with the
read enable RE output. This pin is an input with a pull-down device which is only active when RESET is
low. TAGLO is used to tag the low half of the instruction word being read into the instruction queue.
The input voltage threshold for PE5 can be configured to reduced levels, to allow data from an external
3.3-V peripheral to be read by the MCU operating at 5.0 V. The input voltage threshold for PE5 is
configured to reduced levels out of reset in expanded and emulation modes.

1.2.3.15 PE4 / ECLK -- Port E I/O Pin 4

PE4 is a general-purpose input or output pin. It can be configured to drive the internal bus clock ECLK.
ECLK can be used as a timing reference. The ECLK output has a programmable prescaler.

1.2.3.16 PE3 / LSTRB / LDS / EROMCTL-- Port E I/O Pin 3

PE3 is a general-purpose input or output pin. In MCU expanded modes of operation, LSTRB or LDS can
be used for the low byte strobe function to indicate the type of bus access. At the rising edge of RESET
the state of this pin is latched to the EROMON bit.

1.2.3.17 PE2 / R/W / WE-- Port E I/O Pin 2

PE2 is a general-purpose input or output pin. In MCU expanded modes of operations, this pin drives the
read/write output signal or write enable output signal for the external bus. It indicates the direction of data
on the external bus.

1.2.3.18 PE1 / IRQ -- Port E Input Pin 1

PE1 is a general-purpose input pin and the maskable interrupt request input that provides a means of
applying asynchronous interrupt requests. This will wake up the MCU from stop or wait mode.

1.2.3.19 PE0 / XIRQ -- Port E Input Pin 0

PE0 is a general-purpose input pin and the non-maskable interrupt request input that provides a means of
applying asynchronous interrupt requests. This will wake up the MCU from stop or wait mode. The XIRQ

    MC9S12XE-Family Reference Manual Rev. 1.25

64                                              Freescale Semiconductor
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interrupt is level sensitive and active low. As XIRQ is level sensitive, while this pin is low the MCU will
not enter STOP mode.

1.2.3.20 PF7 / TXD3 -- Port F I/O Pin 7
PF7 is a general-purpose input or output pin. It can be configured as the transmit pin TXD of serial
communication interface 3 (SCI3).

1.2.3.21 PF6 / RXD3 -- Port F I/O Pin 6
PF6 is a general-purpose input or output pin. It can be configured as the transmit pin RXD of serial
communication interface 3 (SCI3).

1.2.3.22 PF5 / SCL0 -- Port F I/O Pin 5
PF5 is a general-purpose input or output pin. It can be configured as the serial clock pin SCL of the IIC0
module.

1.2.3.23 PF4 / SDA0 -- Port F I/O Pin 4
PF4 is a general-purpose input or output pin. It can be configured as the serial data pin SDA of the IIC0
module.

1.2.3.24 PF[3:0] / CS[3:0] -- Port F I/O Pins 3 to 0
PF[3:0] are a general-purpose input or output pins. They can be configured as chip select outputs [3:0].

1.2.3.25 PH7 / KWH7 / SS2 / TXD5 -- Port H I/O Pin 7
PH7 is a general-purpose input or output pin. It can be configured as a keypad wakeup input. It can be
configured as slave select pin SS of the serial peripheral interface 2 (SPI2). It can be configured as the
transmit pin TXD of serial communication interface 5 (SCI5).

1.2.3.26 PH6 / KWH6 / SCK2 / RXD5 -- Port H I/O Pin 6
PH6 is a general-purpose input or output pin. It can be configured as a keypad wakeup input. It can be
configured as serial clock pin SCK of the serial peripheral interface 2 (SPI2). It can be configured as the
receive pin (RXD) of serial communication interface 5 (SCI5).

1.2.3.27 PH5 / KWH5 / MOSI2 / TXD4 -- Port H I/O Pin 5
PH5 is a general-purpose input or output pin. It can be configured as a keypad wakeup input. It can be
configured as master output (during master mode) or slave input pin (during slave mode) MOSI of the
serial peripheral interface 2 (SPI2). It can be configured as the transmit pin TXD of serial communication
interface 4 (SCI4).

                         MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                              65
Chapter 1 Device Overview MC9S12XE-Family

1.2.3.28 PH4 / KWH4 / MISO2 / RXD4 -- Port H I/O Pin 4

PH4 is a general-purpose input or output pin. It can be configured as a keypad wakeup input. It can be
configured as master input (during master mode) or slave output (during slave mode) pin MISO of the
serial peripheral interface 2 (SPI2). It can be configured as the receive pin RXD of serial communication
interface 4 (SCI4).

1.2.3.29 PH3 / KWH3 / SS1 -- Port H I/O Pin 3

PH3 is a general-purpose input or output pin. It can be configured as a keypad wakeup input. It can be
configured as slave select pin SS of the serial peripheral interface 1 (SPI1). It can also be configured as the
transmit pin TXD of serial communication interface 7 (SCI7).

1.2.3.30 PH2 / KWH2 / SCK1 -- Port H I/O Pin 2

PH2 is a general-purpose input or output pin. It can be configured as a keypad wakeup input. It can be
configured as serial clock pin SCK of the serial peripheral interface 1 (SPI1). It can be configured as the
receive pin RXD of serial communication interface 7 (SCI7).

1.2.3.31 PH1 / KWH1 / MOSI1 -- Port H I/O Pin 1

PH1 is a general-purpose input or output pin. It can be configured as a keypad wakeup input. It can be
configured as master output (during master mode) or slave input pin (during slave mode) MOSI of the
serial peripheral interface 1 (SPI1). It can also be configured as the transmit pin TXD of serial
communication interface 6 (SCI6).

1.2.3.32 PH0 / KWH0 / MISO1 -- Port H I/O Pin 0

PH0 is a general-purpose input or output pin. It can be configured as a keypad wakeup input. It can be
configured as master input (during master mode) or slave output (during slave mode) pin MISO of the
serial peripheral interface 1 (SPI1). It can be configured as the receive pin RXD of serial communication
interface 6 (SCI6).

1.2.3.33 PJ7 / KWJ7 / TXCAN4 / SCL0 / TXCAN0-- PORT J I/O Pin 7

PJ7 is a general-purpose input or output pin. It can be configured as a keypad wakeup input. It can be
configured as the transmit pin TXCAN for the scalable controller area network controller 0 or 4 (CAN0 or
CAN4) or as the serial clock pin SCL of the IIC0 module.

1.2.3.34 PJ6 / KWJ6 / RXCAN4 / SDA0 / RXCAN0 -- PORT J I/O Pin 6

PJ6 is a general-purpose input or output pin. It can be configured as a keypad wakeup input. It can be
configured as the receive pin RXCAN for the scalable controller area network controller 0 or 4 (CAN0 or
CAN4) or as the serial data pin SDA of the IIC0 module.

    MC9S12XE-Family Reference Manual Rev. 1.25

66                                              Freescale Semiconductor
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1.2.3.35 PJ5 / KWJ5 / SCL1 / CS2 -- PORT J I/O Pin 5
PJ5 is a general-purpose input or output pin. It can be configured as a keypad wakeup input. It can be
configured as the serial clock pin SCL of the IIC1 module. It can be also configured as chip-select output 2.

1.2.3.36 PJ4 / KWJ4 / SDA1 / CS0 -- PORT J I/O Pin 4
PJ4 is a general-purpose input or output pin. It can be configured as a keypad wakeup input. It can be
configured as the serial data pin SDA of the IIC1 module. It can also be configured as chip-select output.

1.2.3.37 PJ3 / KWJ3 -- PORT J I/O Pin 3
PJ3 is a general-purpose input or output pins. It can be configured as a keypad wakeup input.

1.2.3.38 PJ2 / KWJ2 / CS1 -- PORT J I/O Pin 2
PJ2 is a general-purpose input or output pins. It can be configured as a keypad wakeup input. It can also
be configured as chip-select output.

1.2.3.39 PJ1 / KWJ1 / TXD2 -- PORT J I/O Pin 1
PJ1 is a general-purpose input or output pin. It can be configured as a keypad wakeup input. It can be
configured as the transmit pin TXD of the serial communication interface 2 (SCI2).

1.2.3.40 PJ0 / KWJ0 / RXD2 / CS3 -- PORT J I/O Pin 0
PJ0 is a general-purpose input or output pin. It can be configured as a keypad wakeup input. It can be
configured as the receive pin RXD of the serial communication interface 2 (SCI2).It can also be configured
as chip-select output 3.

1.2.3.41 PK7 / EWAIT / ROMCTL -- Port K I/O Pin 7
PK7 is a general-purpose input or output pin. During MCU emulation modes and normal expanded modes
of operation, this pin is used to enable the Flash EEPROM memory in the memory map (ROMCTL). At
the rising edge of RESET, the state of this pin is latched to the ROMON bit. The EWAIT input signal
maintains the external bus access until the external device is ready to capture data (write) or provide data
(read).
The input voltage threshold for PK7 can be configured to reduced levels, to allow data from an external
3.3-V peripheral to be read by the MCU operating at 5.0 V.

1.2.3.42 PK[6:4] / ADDR[22:20] / ACC[2:0] -- Port K I/O Pin [6:4]
PK[6:4] are general-purpose input or output pins. During MCU expanded modes of operation, the
ACC[2:0] signals are used to indicate the access source of the bus cycle. These pins also provide the
expanded addresses ADDR[22:20] for the external bus. In Emulation modes ACC[2:0] is available and is
time multiplexed with the high addresses

                         MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                              67
Chapter 1 Device Overview MC9S12XE-Family

1.2.3.43 PK[3:0] / ADDR[19:16] / IQSTAT[3:0] -- Port K I/O Pins [3:0]
PK3-PK0 are general-purpose input or output pins. In MCU expanded modes of operation, these pins
provide the expanded address ADDR[19:16] for the external bus and carry instruction pipe information.

1.2.3.44 PL7 / TXD7 -- Port L I/O Pin 7
PL7 is a general-purpose input or output pin. It can be configured as the transmit pin TXD of serial
communication interface 7 (SCI7).

1.2.3.45 PL6 / RXD7 -- Port L I/O Pin 6
PL6 is a general-purpose input or output pin. It can be configured as the receive pin RXD of serial
communication interface 7 (SCI7).

1.2.3.46 PL5 / TXD6 -- Port L I/O Pin 5
PL5 is a general-purpose input or output pin. It can be configured as the transmit pin TXD of serial
communication interface 6 (SCI6).

1.2.3.47 PL4 / RXD6 -- Port L I/O Pin 4
PL4 is a general-purpose input or output pin. It can be configured as the receive pin RXD of serial
communication interface 6 (SCI6).

1.2.3.48 PL3 / TXD5 -- Port L I/O Pin 3
PL3 is a general-purpose input or output pin. It can be configured as the transmit pin TXD of serial
communication interface 5 (SCI5).

1.2.3.49 PL2 / RXD5 -- Port L I/O Pin 2
PL2 is a general-purpose input or output pin. It can be configured as the receive pin RXD of serial
communication interface 5 (SCI5).

1.2.3.50 PL1 / TXD4 -- Port L I/O Pin 1
PL1 is a general-purpose input or output pin. It can be configured as the transmit pin TXD of serial
communication interface 4 (SCI4).

1.2.3.51 PL0 / RXD4 -- Port L I/O Pin 0
PL0 is a general-purpose input or output pin. It can be configured as the receive pin RXD of serial
communication interface 4 (SCI4).

    MC9S12XE-Family Reference Manual Rev. 1.25

68                                              Freescale Semiconductor
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1.2.3.52 PM7 / TXCAN3 / TXCAN4 / TXD3 -- Port M I/O Pin 7
PM7 is a general-purpose input or output pin. It can be configured as the transmit pin TXCAN of the
scalable controller area network controller 3 or 4 (CAN3 or CAN4). PM7 can be configured as the transmit
pin TXD3 of the serial communication interface 3 (SCI3).

1.2.3.53 PM6 / RXCAN3 / RXCAN4 / RXD3 -- Port M I/O Pin 6
PM6 is a general-purpose input or output pin. It can be configured as the receive pin RXCAN of the
scalable controller area network controller 3 or 4 (CAN3 or CAN4). PM6 can be configured as the receive
pin RXD3 of the serial communication interface 3 (SCI3).

1.2.3.54 PM5 / TXCAN0 / TXCAN2 / TXCAN4 / SCK0 -- Port M I/O Pin 5
PM5 is a general-purpose input or output pin. It can be configured as the transmit pin TXCAN of the
scalable controller area network controllers 0, 2 or 4 (CAN0, CAN2, or CAN4). It can be configured as
the serial clock pin SCK of the serial peripheral interface 0 (SPI0).

1.2.3.55 PM4 / RXCAN0 / RXCAN2 / RXCAN4 / MOSI0 -- Port M I/O Pin 4
PM4 is a general-purpose input or output pin. It can be configured as the receive pin RXCAN of the
scalable controller area network controllers 0, 2, or 4 (CAN0, CAN2, or CAN4). It can be configured as
the master output (during master mode) or slave input pin (during slave mode) MOSI for the serial
peripheral interface 0 (SPI0).

1.2.3.56 PM3 / TXCAN1 / TXCAN0 / SS0 -- Port M I/O Pin 3
PM3 is a general-purpose input or output pin. It can be configured as the transmit pin TXCAN of the
scalable controller area network controllers 1 or 0 (CAN1 or CAN0). It can be configured as the slave
select pin SS of the serial peripheral interface 0 (SPI0).

1.2.3.57 PM2 / RXCAN1 / RXCAN0 / MISO0 -- Port M I/O Pin 2
PM2 is a general-purpose input or output pin. It can be configured as the receive pin RXCAN of the
scalable controller area network controllers 1 or 0 (CAN1 or CAN0). It can be configured as the master
input (during master mode) or slave output pin (during slave mode) MISO for the serial peripheral
interface 0 (SPI0).

1.2.3.58 PM1 / TXCAN0 -- Port M I/O Pin 1
PM1 is a general-purpose input or output pin. It can be configured as the transmit pin TXCAN of the
scalable controller area network controller 0 (CAN0).

1.2.3.59 PM0 / RXCAN0 -- Port M I/O Pin 0
PM0 is a general-purpose input or output pin. It can be configured as the receive pin RXCAN of the
scalable controller area network controller 0 (CAN0).

                         MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                              69
Chapter 1 Device Overview MC9S12XE-Family

1.2.3.60 PP7 / KWP7 / PWM7 / SCK2 / TIMIOC7-- Port P I/O Pin 7

PP7 is a general-purpose input or output pin. It can be configured as a keypad wakeup input. It can be
configured as pulse width modulator (PWM) channel 7 output, TIM channel 7, or as serial clock pin SCK
of the serial peripheral interface 2 (SPI2).

1.2.3.61 PP6 / KWP6 / PWM6 / SS2 / TIMIOC6-- Port P I/O Pin 6

PP6 is a general-purpose input or output pin. It can be configured as a keypad wakeup input. It can be
configured as pulse width modulator (PWM) channel 6 output, TIM channel 6 or as the slave select pin SS
of the serial peripheral interface 2 (SPI2).

1.2.3.62 PP5 / KWP5 / PWM5 / MOSI2 / TIMIOC5-- Port P I/O Pin 5

PP5 is a general-purpose input or output pin. It can be configured as a keypad wakeup input. It can be
configured as pulse width modulator (PWM) channel 5 output, TIM channel 5 or as the master output
(during master mode) or slave input pin (during slave mode) MOSI of the serial peripheral interface 2
(SPI2).

1.2.3.63 PP4 / KWP4 / PWM4 / MISO2 / TIMIOC4-- Port P I/O Pin 4

PP4 is a general-purpose input or output pin. It can be configured as a keypad wakeup input. It can be
configured as pulse width modulator (PWM) channel 4 output, TIM channel 4 or as the master input
(during master mode) or slave output (during slave mode) pin MISO of the serial peripheral interface 2
(SPI2).

1.2.3.64 PP3 / KWP3 / PWM3 / SS1 / TIMIOC3-- Port P I/O Pin 3

PP3 is a general-purpose input or output pin. It can be configured as a keypad wakeup input. It can be
configured as pulse width modulator (PWM) channel 3 output, TIM channel 3, or as the slave select pin
SS of the serial peripheral interface 1 (SPI1).

1.2.3.65 PP2 / KWP2 / PWM2 / SCK1 / TIMIOC2-- Port P I/O Pin 2

PP2 is a general-purpose input or output pin. It can be configured as a keypad wakeup input. It can be
configured as pulse width modulator (PWM) channel 2 output, TIM channel 2, or as the serial clock pin
SCK of the serial peripheral interface 1 (SPI1).

1.2.3.66 PP1 / KWP1 / PWM1 / MOSI1 / TIMIOC1-- Port P I/O Pin 1

PP1 is a general-purpose input or output pin. It can be configured as a keypad wakeup input. It can be
configured as pulse width modulator (PWM) channel 1 output, TIM channel 1, or master output (during
master mode) or slave input pin (during slave mode) MOSI of the serial peripheral interface 1 (SPI1).

    MC9S12XE-Family Reference Manual Rev. 1.25

70                                              Freescale Semiconductor
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1.2.3.67 PP0 / KWP0 / PWM0 / MISO1 / TIMIOC0-- Port P I/O Pin 0
PP0 is a general-purpose input or output pin. It can be configured as a keypad wakeup input. It can be
configured as pulse width modulator (PWM) channel 0 output, TIM channel 0 or as the master input
(during master mode) or slave output (during slave mode) pin MISO of the serial peripheral interface 1
(SPI1).

1.2.3.68 PR[7:0] / TIMIOC[7:0] -- Port R I/O Pins [7:0]
PR[7:0] are general-purpose input or output pins. They can be configured as input capture or output
compare pins IOC[7:0] of the standard timer (TIM).

1.2.3.69 PS7 / SS0 -- Port S I/O Pin 7
PS7 is a general-purpose input or output pin. It can be configured as the slave select pin SS of the serial
peripheral interface 0 (SPI0).

1.2.3.70 PS6 / SCK0 -- Port S I/O Pin 6
PS6 is a general-purpose input or output pin. It can be configured as the serial clock pin SCK of the serial
peripheral interface 0 (SPI0).

1.2.3.71 PS5 / MOSI0 -- Port S I/O Pin 5
PS5 is a general-purpose input or output pin. It can be configured as master output (during master mode)
or slave input pin (during slave mode) MOSI of the serial peripheral interface 0 (SPI0).

1.2.3.72 PS4 / MISO0 -- Port S I/O Pin 4
PS4 is a general-purpose input or output pin. It can be configured as master input (during master mode) or
slave output pin (during slave mode) MOSI of the serial peripheral interface 0 (SPI0).

1.2.3.73 PS3 / TXD1 -- Port S I/O Pin 3
PS3 is a general-purpose input or output pin. It can be configured as the transmit pin TXD of serial
communication interface 1 (SCI1).

1.2.3.74 PS2 / RXD1 -- Port S I/O Pin 2
PS2 is a general-purpose input or output pin. It can be configured as the receive pin RXD of serial
communication interface 1 (SCI1).

1.2.3.75 PS1 / TXD0 -- Port S I/O Pin 1
PS1 is a general-purpose input or output pin. It can be configured as the transmit pin TXD of serial
communication interface 0 (SCI0).

                         MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                              71
Chapter 1 Device Overview MC9S12XE-Family

1.2.3.76 PS0 / RXD0 -- Port S I/O Pin 0
PS0 is a general-purpose input or output pin. It can be configured as the receive pin RXD of serial
communication interface 0 (SCI0).

1.2.3.77 PT[7:6] / IOC[7:6] -- Port T I/O Pins [7:6]
PT[7:6] are general-purpose input or output pins. They can be configured as input capture or output
compare pins IOC[7:6] of the enhanced capture timer (ECT).

1.2.3.78 PT[5] / IOC[5] / VREG_API-- Port T I/O Pins [5]
PT[5] is a general-purpose input or output pin. It can be configured as input capture or output compare pin
IOC[5] of the enhanced capture timer (ECT) or can be configured to output the VREG_API signal.

1.2.3.79 PT[4:0] / IOC[4:0] -- Port T I/O Pins [4:0]
PT[4:0] are general-purpose input or output pins. They can be configured as input capture or output
compare pins IOC[4:0] of the enhanced capture timer (ECT).

1.2.4 Power Supply Pins

MC9S12XE-Family power and ground pins are described below.
Because fast signal transitions place high, short-duration current demands on the power supply, use bypass
capacitors with high-frequency characteristics and place them as close to the MCU as possible.

                                                           NOTE
                  All VSS pins must be connected together in the application.

1.2.4.1 VDDX[7:1], VSSX[7:1] -- Power and Ground Pins for I/O Drivers
External power and ground for I/O drivers. Bypass requirements depend on how heavily the MCU pins are
loaded. All VDDX pins are connected together internally. All VSSX pins are connected together internally.

1.2.4.2 VDDR -- Power Pin for Internal Voltage Regulator
Input to the internal voltage regulator. The internal voltage regulator is turned off, if VDDR is tied to ground

1.2.4.3 VDD, VSS1,VSS2,VSS3 -- Core Power Pins
Power is supplied to the MCU core from the internal voltage regulator, whose load capacitor must be
connected to VDD. The voltage supply of nominally 1.8V is derived from the internal voltage regulator.
The return current path is through the VSS1,VSS2 and VSS3 pins. No static external loading of these pins
is permitted.

    MC9S12XE-Family Reference Manual Rev. 1.25

72                                              Freescale Semiconductor
                                                                                                                            Chapter 1 Device Overview MC9S12XE-Family

1.2.4.4 VDDF -- NVM Power Pin
Power is supplied to the MCU NVM through VDDF . The voltage supply of nominally 2.8V is derived
from the internal voltage regulator. No static external loading of these pins is permitted.

1.2.4.5 VDDA2, VDDA1, VSSA2, VSSA1 -- Power Supply Pins for ATD and
               Voltage Regulator

These are the power supply and ground input pins for the analog-to-digital converters and the voltage
regulator. Internally the VDDA pins are connected together. Internally the VSSA pins are connected
together.

1.2.4.6 VRH, VRL -- ATD Reference Voltage Input Pins
VRH and VRL are the reference voltage input pins for the analog-to-digital converter.

1.2.4.7 VDDPLL, VSSPL -- Power Supply Pins for PLL

These pins provide operating voltage and ground for the oscillator and the phased-locked loop. The voltage
supply of nominally 1.8V is derived from the internal voltage regulator. This allows the supply voltage to
the oscillator and PLL to be bypassed independently. This voltage is generated by the internal voltage
regulator. No static external loading of these pins is permitted.

                                      Table 1-11. Power and Ground Connection Summary

                          Mnemonic    Nominal                      Description
                                      Voltage
                             VDDR              External power supply to internal voltage
                                        5.0 V  regulator
                          VDDX[7:1]            External power and ground, supply to pin
                           VSSX[7:1]    5.0 V  drivers
                                         0V
                            VDDA2,      5.0 V  Operating voltage and ground for the
                             VDDA1             analog-to-digital converters and the
                            VSSA2,       0V    reference for the internal voltage regulator,
                             VSSA1             allows the supply voltage to the A/D to be
                                         0V    bypassed independently.
                               VRL      5.0 V  Reference voltages for the analog-to-digital
                              VRH       1.8 V  converter.
                              VDD
                         VSS1, VSS2,      0V   Internal power and ground generated by
                              VSS3             internal regulator for the internal core.
                             VDDF       2.8 V
                                               Internal power and ground generated by
                                               internal regulator for the internal NVM.

                         MC9S12XE-Family Reference Manual Rev. 1.25

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Chapter 1 Device Overview MC9S12XE-Family

    Table 1-11. Power and Ground Connection Summary (continued)

    Mnemonic                               Nominal                      Description
                                           Voltage
     VDDPLL                                         Provides operating voltage and ground for
     VSSPLL                                  1.8 V  the phased-locked loop. This allows the
                                              0V    supply voltage to the PLL to be bypassed
                                                    independently. Internal power and ground
                                                    generated by internal regulator.

    MC9S12XE-Family Reference Manual Rev. 1.25

74                                                                                             Freescale Semiconductor
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1.3 System Clock Description

The clock and reset generator module (CRG) provides the internal clock signals for the core and all
peripheral modules. Figure 1-9 shows the clock connections from the CRG to all modules.

Consult the CRG specification for details on clock generation.

      SCI0 . . SCI 7

                                          CAN0 . . CAN4

                           SPI0 . . SPI2

                                                                    IIC0 & IIC1  ATD0 & ATD1

                Bus Clock                                                        PIT
EXTAL                                                                            ECT
                                                                                 PIM
      CRG                                         Oscillator Clock               PWM
                                 Core Clock
XTAL

      RAM                  S12X           XGATE                     FLASH &      TIM

                                                                    EEE

                                                      Figure 1-9. Clock Connections

The system clock can be supplied in several ways enabling a range of system operating frequencies to be
supported:

    The on-chip phase locked loop (PLL)
    the PLL self clocking
    the oscillator

The clock generated by the PLL or oscillator provides the main system clock frequencies core clock and
bus clock. As shown in Figure 1-9, these system clocks are used throughout the MCU to drive the core,
the memories, and the peripherals.

                           MC9S12XE-Family Reference Manual Rev. 1.25

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Chapter 1 Device Overview MC9S12XE-Family

The program Flash memory and the EEPROM are supplied by the bus clock and the oscillator clock. The
oscillator clock is used as a time base to derive the program and erase times for the NVM's.

The CAN modules may be configured to have their clock sources derived either from the bus clock or
directly from the oscillator clock. This allows the user to select its clock based on the required jitter
performance.

In order to ensure the presence of the clock the MCU includes an on-chip clock monitor connected to the
output of the oscillator. The clock monitor can be configured to invoke the PLL self-clocking mode or to
generate a system reset if it is allowed to time out as a result of no oscillator clock being present.

In addition to the clock monitor, the MCU also provides a clock quality checker which performs a more
accurate check of the clock. The clock quality checker counts a predetermined number of clock edges
within a defined time window to insure that the clock is running. The checker can be invoked following
specific events such as on wake-up or clock monitor failure.

1.4 Modes of Operation

The MCU can operate in different modes associated with MCU resource mapping and bus interface
configuration. These are described in 1.4.1 Chip Configuration Summary.

The MCU can operate in different power modes to facilitate power saving when full system performance
is not required. These are described in 1.4.2 Power Modes.

Some modules feature a software programmable option to freeze the module status whilst the background
debug module is active to facilitate debugging. This is described in 1.4.3 Freeze Mode.

For system integrity support separate system states are featured as explained in 1.4.4 System States.

1.4.1 Chip Configuration Summary

The MCU can operate in six different modes associated with resource configuration. The different modes,
the state of ROMCTL and EROMCTL signal on rising edge of RESET and the security state of the MCU
affect the following device characteristics:

    External bus interface configuration
    Flash in memory map, or not
    Debug features enabled or disabled

The operating mode out of reset is determined by the states of the MODC, MODB, and MODA signals
during reset (see Table 1-12). The MODC, MODB, and MODA bits in the MODE register show the current
operating mode and provide limited mode switching during operation. The states of the MODC, MODB,
and MODA signals are latched into these bits on the rising edge of RESET.

In normal expanded mode and in emulation modes the ROMON bit and the EROMON bit in the
MMCCTL1 register defines if the on chip flash memory is the memory map, or not. (See Table 1-12.) For
a detailed explanation of the ROMON and EROMON bits refer to the MMC description.

    MC9S12XE-Family Reference Manual Rev. 1.25

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                                              Chapter 1 Device Overview MC9S12XE-Family

The state of the ROMCTL signal is latched into the ROMON bit in the MMCCTL1 register on the rising
edge of RESET. The state of the EROMCTL signal is latched into the EROMON bit in the MMCCTL1
register on the rising edge of RESET.

                               Table 1-12. Chip Modes and Data Sources

Chip Modes               MODC  MODB  MODA  ROMCTL EROMCTL                     Data Source(1)

Normal single chip       1     0     0     X                               X  Internal

Special single chip      0     0     0

Emulation single chip    0     0     1     X                               0  Emulation memory

                                           X                               1  Internal Flash

Normal expanded          1     0     1     0                               X  External application

                                           1                               X  Internal Flash

Emulation expanded       0     1     1     0                               X  External application

                                           1                               0  Emulation memory

                                           1                               1  Internal Flash

Special test             0     1     0     0                               X  External application

                                           1                               X  Internal Flash

1. Internal means resources inside the MCU are read/written.
   Internal Flash means Flash resources inside the MCU are read/written.
   Emulation memory means resources inside the emulator are read/written (PRU registers, Flash replacement, RAM, EEPROM,
   and register space are always considered internal).
   External application means resources residing outside the MCU are read/written.

1.4.1.1 Normal Expanded Mode

Ports K, A, and B are configured as a 23-bit address bus, ports C and D are configured as a 16-bit data bus,
and port E provides bus control and status signals. This mode allows 16-bit external memory and
peripheral devices to be interfaced to the system. The fastest external bus rate is divide by 2 from the
internal bus rate.

1.4.1.2 Normal Single-Chip Mode

There is no external bus in this mode. The processor program is executed from internal memory. Ports A,
B,C,D, K, and most pins of port E are available as general-purpose I/O.

1.4.1.3 Special Single-Chip Mode

This mode is used for debugging single-chip operation, boot-strapping, or security related operations. The
background debug module BDM is active in this mode. The CPU executes a monitor program located in
an on-chip ROM. BDM firmware waits for additional serial commands through the BKGD pin. There is
no external bus after reset in this mode.

1.4.1.4 Emulation of Expanded Mode

Developers use this mode for emulation systems in which the users target application is normal expanded
mode. Code is executed from external memory or from internal memory depending on the state of
ROMON and EROMON bit. In this mode the internal operation is visible on external bus interface.

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Chapter 1 Device Overview MC9S12XE-Family

1.4.1.5 Emulation of Single-Chip Mode

Developers use this mode for emulation systems in which the user's target application is normal single-
chip mode. Code is executed from external memory or from internal memory depending on the state of
ROMON and EROMON bit. In this mode the internal operation is visible on external bus interface.

1.4.1.6 Special Test Mode

This is for Freescale internal use only.

1.4.2 Power Modes

The MCU features two main low-power modes. Consult the respective module description for module
specific behavior in system stop, system pseudo stop, and system wait mode. An important source of
information about the clock system is the Clock and Reset Generator description (CRG).

1.4.2.1 System Stop Modes

The system stop modes are entered if the CPU executes the STOP instruction unless either the XGATE is
active or an NVM command is active. The XGATE is active if it executes a thread or the XGFACT bit in
the XGMCTL register is set. Depending on the state of the PSTP bit in the CLKSEL register the MCU
goes into pseudo stop mode or full stop mode. Please refer to CRG description. Asserting RESET, XIRQ,
IRQ or any other interrupt that is not masked exits system stop modes. System stop modes can be exited
by XGATE or CPU activity independently, depending on the configuration of the interrupt request. If
System-Stop is exited on an XGATE request then, as long as the XGATE does not set an interrupt flag on
the CPU and the XGATE fake activity bit (FACT) remains cleared, once XGATE activity is completed
System Stop mode will automatically be re-entered.

If the CPU executes the STOP instruction whilst XGATE is active or an NVM command is being
processed, then the system clocks continue running until XGATE/NVM activity is completed. If a non-
masked interrupt occurs within this time then the system does not effectively enter stop mode although the
STOP instruction has been executed.

1.4.2.2 Full Stop Mode

The oscillator is stopped in this mode. By default all clocks are switched off and all counters and dividers
remain frozen. The Autonomous Periodic Interrupt (API) and ATD modules may be enabled to self wake
the device. A Fast wake up mode is available to allow the device to wake from Full Stop mode immediately
on the PLL internal clock without starting the oscillator clock.

1.4.2.3 Pseudo Stop Mode

In this mode the system clocks are stopped but the oscillator is still running and the real time interrupt
(RTI) and watchdog (COP), API and ATD modules may be enabled. Other peripherals are turned off. This
mode consumes more current than system stop mode but, as the oscillator continues to run, the full speed
wake up time from this mode is significantly shorter.

    MC9S12XE-Family Reference Manual Rev. 1.25

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1.4.2.4 XGATE Fake Activity Mode

This mode is entered if the CPU executes the STOP instruction when the XGATE is not executing a thread
and the XGFACT bit in the XGMCTL register is set. The oscillator remains active and any enabled
peripherals continue to function.

1.4.2.5 Wait Mode

This mode is entered when the CPU executes the WAI instruction. In this mode the CPU will not execute
instructions. The internal CPU clock is switched off. All peripherals and the XGATE can be active in
system wait mode. For further power consumption the peripherals can individually turn off their local
clocks. Asserting RESET, XIRQ, IRQ or any other interrupt that is not masked and is not routed to XGATE
ends system wait mode.

1.4.2.6 Run Mode

Although this is not a low-power mode, unused peripheral modules should not be enabled in order to save
power.

1.4.3 Freeze Mode

The enhanced capture timer, pulse width modulator, analog-to-digital converters, and the periodic interrupt
timer provide a software programmable option to freeze the module status when the background debug
module is active. This is useful when debugging application software. For detailed description of the
behavior of the ATD0, ATD1, ECT, PWM, and PIT when the background debug module is active consult
the corresponding Block Guides.

1.4.4 System States

To facilitate system integrity the MCU can run in Supervisor state or User state. The System States strategy
is implemented by additional features on the S12X CPU and a Memory Protection Unit. This is designed
to support restricted access for code modules executed by kernels or operating systems supporting access
control to system resources.

The current system state is indicated by the U bit in the CPU condition code register. In User state certain
CPU instructions are restricted. See the CPU reference guide for details of the U bit and of those
instructions affected by User state.

In the case that software task accesses resources outside those defined for it in the MPU a non-maskable
interrupt is generated.

1.4.4.1 Supervisor State

This state is intended for configuring the MPU for different tasks that are then executed in User state,
returning to Supervisor state on completion of each task. This is the default 'state' following reset and can
be re-entered from User state by an exception (interrupt). If the SVSEN bit in the MPUSEL register of the

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Freescale Semiconductor                                              79
Chapter 1 Device Overview MC9S12XE-Family

MPU is set, access to system resources is only allowed if enabled by a memory range descriptor as defined
in the Memory Protection Unit (MPU) description.

1.4.4.2 User State
This state is intended for carrying out system tasks and is entered by setting the U bit of the condition codes
register while in Supervisor state. Restrictions apply for the execution of several CPU instructions in User
state and access to system resources is only allowed in if enabled by a memory range descriptor as defined
in the Memory Protection Unit (MPU) description.

1.5 Security

The MCU security feature allows the protection of the on chip Flash and emulated EEPROM memory. For
a detailed description of the security features refer to the S12X9SEC description.

1.6 Resets and Interrupts

Consult the S12XCPU manual and the S12XINT description for information on exception processing.

1.6.1 Resets

Resets are explained in detail in the Clock Reset Generator (CRG) description.

                                         Table 1-13. Reset Sources and Vector Locations

    Vector Address  Reset Source             CCR                Local Enable
                                             Mask

    $FFFE           Power-On Reset (POR)     None                          None
    $FFFE           Low Voltage Reset (LVR)  None                          None
    $FFFE                                    None                          None
    $FFFE              External pin RESET    None                          None
    $FFFC             Illegal Address Reset  None               PLLCTL (CME, SCME)
    $FFFA              Clock monitor reset   None                   COP rate select
                      COP watchdog reset

1.6.2 Vectors

Table 1-14 lists all interrupt sources and vectors in the default order of priority. The interrupt module
(S12XINT) provides an interrupt vector base register (IVBR) to relocate the vectors. Associated with each
I-bit maskable service request is a configuration register. It selects if the service request is enabled, the
service request priority level and whether the service request is handled either by the S12X CPU or by the
XGATE module.

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                            Table 1-14. Interrupt Vector Locations (Sheet 1 of 4)

Vector Address(1)  XGATE    Interrupt Source                  CCR     Local Enable              STOP WAIT
                   Channel                                    Mask                            Wake up Wake up
Vector base + $F8
Vector base+ $F6     ID(2)  Unimplemented instruction trap    None           None             --   --
Vector base+ $F4                              SWI             None           None
Vector base+ $F2       --                    XIRQ             X Bit          None             --   --
Vector base+ $F0                              IRQ              I bit  IRQCR (IRQEN)
                       --                                      I bit  CRGINT (RTIE)           Yes  Yes
                                    Real time interrupt
                       --                                                                     Yes  Yes

                       --                                                                      Refer to CRG
                                                                                              interrupt section
                      $78

Vector base+ $EE   $77      Enhanced capture timer channel 0  I bit     TIE (C0I)             No   Yes
                            Enhanced capture timer channel 1
Vector base + $EC  $76      Enhanced capture timer channel 2  I bit     TIE (C1I)             No   Yes
                            Enhanced capture timer channel 3
Vector base+ $EA   $75      Enhanced capture timer channel 4  I bit     TIE (C2I)             No   Yes
                            Enhanced capture timer channel 5
Vector base+ $E8   $74      Enhanced capture timer channel 6  I bit     TIE (C3I)             No   Yes
                            Enhanced capture timer channel 7
Vector base+ $E6   $73       Enhanced capture timer overflow  I bit     TIE (C4I)             No   Yes

Vector base+ $E4   $72         Pulse accumulator A overflow   I bit     TIE (C5I)             No   Yes
                               Pulse accumulator input edge
Vector base + $E2  $71                                        I bit     TIE (C6I)             No   Yes
                                               SPI0
Vector base+ $E0   $70                                        I bit     TIE (C7I)             No   Yes
                                               SCI0
Vector base+ $DE   $6F                                        I bit   TSRC2 (TOF)             No   Yes
                                               SCI1
Vector base+ $DC   $6E                                        I bit   PACTL (PAOVI)           No   Yes
                                               ATD0
Vector base + $DA  $6D                         ATD1           I bit   PACTL (PAI)             No   Yes
                                               Port J
Vector base + $D8  $6C                        Port H          I bit   SPI0CR1                 No   Yes
                            Modulus down counter underflow
                               Pulse accumulator B overflow           (SPIE, SPTIE)
                                         CRG PLL lock
Vector base+ $D6   $6B                                        I bit   SCI0CR2                 Yes  Yes

                                                                      (TIE, TCIE, RIE, ILIE)

Vector base + $D4  $6A                                        I bit   SCI1CR2                 Yes  Yes

                                                                      (TIE, TCIE, RIE, ILIE)

Vector base + $D2  $69                                        I bit ATD0CTL2 (ASCIE)          Yes  Yes

Vector base + $D0  $68                                        I bit ATD1CTL2 (ASCIE)          Yes  Yes

Vector base + $CE  $67                                        I bit PIEJ (PIEJ7-PIEJ0)        Yes  Yes

Vector base + $CC  $66                                        I bit PIEH (PIEH7-PIEH0)        Yes  Yes

Vector base + $CA  $65                                        I bit   MCCTL(MCZI)             No   Yes

Vector base + $C8  $64                                        I bit   PBCTL(PBOVI)            No   Yes

Vector base + $C6  $63                                        I bit CRGINT(LOCKIE)             Refer to CRG
                                                                                              interrupt section

Vector base + $C4  $62      CRG self-clock mode               I bit CRGINT (SCMIE)             Refer to CRG
                                                                                              interrupt section

Vector base + $C2  $61        SCI6                            I bit   SCI6CR2                 Yes  Yes
                            IIC0 bus
                                                                      (TIE, TCIE, RIE, ILIE)

Vector base + $C0  $60                                        I bit   IBCR0 (IBIE)            No   Yes

                            MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                                                                 81
Chapter 1 Device Overview MC9S12XE-Family

                            Table 1-14. Interrupt Vector Locations (Sheet 2 of 4)

Vector Address(1)  XGATE          Interrupt Source    CCR    Local Enable            STOP WAIT
Vector base + $BE  Channel                            Mask                         Wake up Wake up
                                           SPI1
                     ID(2)                            I bit  SPI1CR1 (SPIE,        No   Yes
                                           SPI2
                      $5F
                                 FLASH Fault Detect
                                         FLASH                          SPTIE)

Vector base + $BC  $5E              CAN0 wake-up      I bit  SPI2CR1 (SPIE,        No   Yes
                                      CAN0 errors
                                                                        SPTIE)
                                     CAN0 receive
Vector base + $BA  $5D              CAN0 transmit     I bit  FCNFG2 (FDIE)         No   No

Vector base + $B8  $5C              CAN1 wake-up      I bit FCNFG (CCIE, CBEIE) No      Yes
                                      CAN1 errors
Vector base + $B6  $5B                                I bit CAN0RIER (WUPIE)       Yes  Yes
                                     CAN1 receive
Vector base + $B4  $5A              CAN1 transmit     I bit CAN0RIER (CSCIE,       No   Yes

                                    CAN2 wake-up                        OVRIE)
                                      CAN2 errors
Vector base + $B2  $59                                I bit CAN0RIER (RXFIE)       No   Yes
                                     CAN2 receive
Vector base + $B0  $58              CAN2 transmit     I bit  CAN0TIER              No   Yes

                                    CAN3 wake-up             (TXEIE[2:0])
                                      CAN3 errors
Vector base + $AE  $57                                I bit CAN1RIER (WUPIE)       Yes  Yes
                                     CAN3 receive
Vector base + $AC  $56              CAN3 transmit     I bit CAN1RIER (CSCIE,       No   Yes

                                    CAN4 wake-up                        OVRIE)
                                      CAN4 errors
Vector base + $AA  $55                                I bit CAN1RIER (RXFIE)       No   Yes
                                     CAN4 receive
Vector base + $A8  $54              CAN4 transmit     I bit  CAN1TIER              No   Yes

                                    Port P Interrupt         (TXEIE[2:0])
                            PWM emergency shutdown
Vector base + $A6  $53                                I bit CAN2RIER (WUPIE)       Yes  Yes

Vector base + $A4  $52                                I bit  CAN2RIER              No   Yes

                                                             (CSCIE, OVRIE)

Vector base + $A2  $51                                I bit CAN2RIER (RXFIE)       No   Yes

Vector base + $A0  $50                                I bit  CAN2TIER              No   Yes

                                                             (TXEIE[2:0])

Vector base + $9E  $4F                                I bit CAN3RIER (WUPIE)       Yes  Yes

Vector base+ $9C   $4E                                I bit CAN3RIER (CSCIE,       No   Yes

                                                                        OVRIE)

Vector base+ $9A   $4D                                I bit CAN3RIER (RXFIE)       No   Yes

Vector base + $98  $4C                                I bit  CAN3TIER              No   Yes

                                                             (TXEIE[2:0])

Vector base + $96  $4B                                I bit CAN4RIER (WUPIE)       Yes  Yes

Vector base + $94  $4A                                I bit CAN4RIER (CSCIE,       No   Yes

                                                                        OVRIE)

Vector base + $92  $49                                I bit CAN4RIER (RXFIE)       No   Yes

Vector base + $90  $48                                I bit  CAN4TIER              No   Yes

                                                             (TXEIE[2:0])

Vector base + $8E  $47                                I bit PIEP (PIEP7-PIEP0)     Yes  Yes

Vector base+ $8C   $46                                I bit PWMSDN (PWMIE)         No   Yes

                            MC9S12XE-Family Reference Manual Rev. 1.25

82                                                                                 Freescale Semiconductor
                                                                Chapter 1 Device Overview MC9S12XE-Family

                            Table 1-14. Interrupt Vector Locations (Sheet 3 of 4)

Vector Address(1)  XGATE    Interrupt Source             CCR    Local Enable              STOP WAIT
                   Channel                               Mask                           Wake up Wake up
Vector base + $8A
                     ID(2)  SCI2                         I bit  SCI2CR2                 Yes     Yes
Vector base + $88     $45
                                                                (TIE, TCIE, RIE, ILIE)
Vector base + $86     $44
                            SCI3                         I bit  SCI3CR2                 Yes     Yes
Vector base + $84     $43
                                                                (TIE, TCIE, RIE, ILIE)
Vector base + $82     $42
Vector base + $80           SCI4                         I bit  SCI4CR2                 Yes     Yes
Vector base + $7E     $41
Vector base + $7C     $40                                       (TIE, TCIE, RIE, ILIE)
Vector base + $7A     $3F
Vector base + $78      --   SCI5                         I bit  SCI5CR2                 Yes     Yes
Vector base + $76     $3D
Vector base + $74     $3C                                       (TIE, TCIE, RIE, ILIE)
Vector base + $72     $3B
Vector base + $70     $3A   IIC1 Bus                     I bit  IBCR (IBIE)             No      Yes
Vector base + $6E     $39
Vector base + $6C     $38   Low-voltage interrupt (LVI)  I bit VREGCTRL (LVIE)          No      Yes
Vector base + $6A     $37
Vector base + $68     $36   Autonomous periodical interrupt (API) I bit VREGAPICTRL (APIE) Yes  Yes
Vector base + $66     $35
Vector base + $64     $34   High Temperature Interrupt   I bit VREGHTCL (HTIE)          No      Yes
Vector base + $62     $33
Vector base + $60     $32   Periodic interrupt timer channel 0 I bit PITINTE (PINTE0)   No      Yes
Vector base + $5E
Vector base + $5C     $2F   Periodic interrupt timer channel 1 I bit PITINTE (PINTE1)   No      Yes
Vector base + $5A     $2E
Vector base + $58     $2D   Periodic interrupt timer channel 2 I bit PITINTE (PINTE2)   No      Yes
Vector base + $56     $2C
                      $2B   Periodic interrupt timer channel 3 I bit PITINTE (PINTE3)   No      Yes
Vector base + $54
Vector base + $52     $2A   XGATE software trigger 0     I bit  XGMCTL (XGIE)           No      Yes
Vector base + $50     $29
                      $28   XGATE software trigger 1     I bit  XGMCTL (XGIE)           No      Yes

                            XGATE software trigger 2     I bit  XGMCTL (XGIE)           No      Yes

                            XGATE software trigger 3     I bit  XGMCTL (XGIE)           No      Yes

                            XGATE software trigger 4     I bit  XGMCTL (XGIE)           No      Yes

                            XGATE software trigger 5     I bit  XGMCTL (XGIE)           No      Yes

                            XGATE software trigger 6     I bit  XGMCTL (XGIE)           No      Yes

                            XGATE software trigger 7     I bit  XGMCTL (XGIE)           No      Yes

                                  Reserved

                                  Reserved

                            Periodic interrupt timer channel 4 I bit PITINTE (PINTE4)   No      Yes

                            Periodic interrupt timer channel 5 I bit PITINTE (PINTE5)   No      Yes

                            Periodic interrupt timer channel 6 I bit PITINTE (PINTE6)   No      Yes

                            Periodic interrupt timer channel 7 I bit PITINTE (PINTE7)   No      Yes

                            SCI7                         I bit  SCI7CR2                 Yes     Yes

                                                                (TIE, TCIE, RIE, ILIE)

                            TIM timer channel 0          I bit          TIE (C0I)       No      Yes

                            TIM timer channel 1          I bit          TIE (C1I)       No      Yes

                            TIM timer channel 2          I bit          TIE (C2I)       No      Yes

                            MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                                                              83
Chapter 1 Device Overview MC9S12XE-Family

                             Table 1-14. Interrupt Vector Locations (Sheet 4 of 4)

Vector Address(1)   XGATE                  Interrupt Source     CCR             Local Enable     STOP WAIT
                    Channel                                     Mask                           Wake up Wake up
Vector base+ $4E
Vector base + $4C     ID(2)                TIM timer channel 3  I bit           TIE (C3I)      No    Yes
Vector base+ $4A
Vector base+ $48       $27                 TIM timer channel 4  I bit           TIE (C4I)      No    Yes
Vector base+ $46       $26
Vector base+ $44       $25                 TIM timer channel 5  I bit           TIE (C5I)      No    Yes
Vector base + $42      $24
Vector base+ $40       $23                 TIM timer channel 6  I bit           TIE (C6I)      No    Yes
Vector base + $3E      $22
Vector base + $3C      $21                 TIM timer channel 7  I bit           TIE (C7I)      No    Yes
Vector base+ $18       $20
                       $1F                 TIM timer overflow   I bit           TSRC2 (TOF)    No    Yes
                to     $1E
Vector base + $3A            TIM Pulse accumulator A overflow I bit             PACTL (PAOVI)  No    Yes

                             TIM Pulse accumulator input edge I bit             PACTL (PAI)    No    Yes

                             ATD0 Compare Interrupt             I bit ATD0CTL2 (ACMPIE) Yes          Yes

                             ATD1 Compare Interrupt             I bit ATD1CTL2 (ACMPIE) Yes          Yes

                                           Reserved

Vector base + $16   --       XGATE software error interrupt None                None           No    Yes
                                                                                None
Vector base + $14   --                     MPU Access Error     None            None           No    No
                                                                                None
Vector base + $12   --       System Call Interrupt (SYS)                    --                 --    --

Vector base + $10   --                     Spurious interrupt               --                 --    --

1. 16 bits vector address based
2. For detailed description of XGATE channel ID refer to XGATE Block Guide

1.6.3 Effects of Reset

When a reset occurs, MCU registers and control bits are initialized. Refer to the respective block
descriptions for register reset states.

On each reset, the Flash module executes a reset sequence to load Flash configuration registers and
initialize the buffer RAM EEE partition, if required.

1.6.3.1 Flash Configuration Reset Sequence (Core Hold Phase)

On each reset, the Flash module will hold CPU activity while loading Flash module registers and
configuration from the Flash memory. The duration of this phase is given as tRST in the device electrical
parameter specification. If double faults are detected in the reset phase, Flash module protection and
security may be active on leaving reset. This is explained in more detail in the Flash module section.

1.6.3.2 EEE Reset Sequence Phase (Core Active Phase)

During this phase of the reset sequence (following on from the core hold phase) the CPU can execute
instructions while the FTM initialization completes and, if configured for EEE operation, the EEE RAM

                             MC9S12XE-Family Reference Manual Rev. 1.25

84                                                                                             Freescale Semiconductor
                                                                                                                            Chapter 1 Device Overview MC9S12XE-Family

is loaded with valid data from the D-Flash EEE partition. Completion of this phase is indicated by the
CCIF flag in the FTM FSTAT register becoming set. If the CPU accesses any EEE RAM location before
the CCIF flag is set, the CPU is stalled until the FTM reset sequence is complete and the EEE RAM data
is valid. Once the CCIF flag is set, indicating the end of this phase, the EEE RAM can be accessed without
impacting the CPU and FTM commands can be executed.

1.6.3.3 Reset While Flash Command Active

If a reset occurs while any Flash command is in progress, that command will be immediately aborted. The
state of the word being programmed or the sector/block being erased is not guaranteed.

1.6.3.4 I/O Pins
Refer to the PIM block description for reset configurations of all peripheral module ports.

1.6.3.5 Memory
The RAM arrays are not initialized out of reset.

1.6.3.6 COP Configuration

The COP timeout rate bits CR[2:0] and the WCOP bit in the COPCTL register are loaded on rising edge
of RESET from the Flash register FOPT. See Table 1-15 and Table 1-16 for coding. The FOPT register is
loaded from the Flash configuration field byte at global address $7FFF0E during the reset sequence.

If the MCU is secured the COP timeout rate is always set to the longest period (CR[2:0] = 111) after COP
reset.

                                              Table 1-15. Initial COP Rate Configuration

                            NV[2:0] in                 CR[2:0] in
                         FOPT Register            COPCTL Register

                                000                         111
                                001                         110
                                010                         101
                                011                         100
                                100                         011
                                101                         010
                                110                         001
                                111                         000

                         Table 1-16. Initial WCOP Configuration

                             NV[3] in                   WCOP in
                         FOPT Register            COPCTL Register

                                  1                          0
                                  0                          1

                         MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                                                      85
Chapter 1 Device Overview MC9S12XE-Family

1.7 ADC0 Configuration

1.7.1 External Trigger Input Connection

The ADC module includes four external trigger inputs ETRIG0, ETRIG1, ETRIG2, and ETRIG3. The
external trigger allows the user to synchronize ADC conversion to external trigger events. Table 1-17
shows the connection of the external trigger inputs.

                                              Table 1-17. ATD0 External Trigger Sources

    External Trigger                                         Connectivity
           Input
                                                 Pulse width modulator channel 1
          ETRIG0                                 Pulse width modulator channel 3
          ETRIG1                           Periodic interrupt timer hardware trigger 0
          ETRIG2                           Periodic interrupt timer hardware trigger 1
          ETRIG3

Consult the ATD block description for information about the analog-to-digital converter module. ATD
block description refererences to freeze mode are equivalent to active BDM mode.

1.7.2 ADC0 Channel[17] Connection

Further to the 16 externally available channels, ADC0 features an extra channel[17] that is connected to
the internal temperature sensor at device level. To access this channel ADC0 must use the channel
encoding SC:CD:CC:CB:CA = 1:0:0:0:1 in ATDCTL5. For more temperature sensor information, please
refer to 1.10.1 Temperature Sensor Configuration

1.8 ADC1 External Trigger Input Connection

The ADC module includes four external trigger inputs ETRIG0, ETRIG1, ETRIG2, and ETRIG3. The
external trigger feature allows the user to synchronize ADC conversion to external trigger events. Table 1-
18 shows the connection of the external trigger inputs.

                                              Table 1-18. ATD1 External Trigger Sources

    External Trigger                                         Connectivity
           Input
                                                 Pulse width modulator channel 1
          ETRIG0                                 Pulse width modulator channel 3
          ETRIG1                           Periodic interrupt timer hardware trigger 0
          ETRIG2                           Periodic interrupt timer hardware trigger 1
          ETRIG3

Consult the ADC block description for information about the analog-to-digital converter module. ADC
block description refererences to freeze mode are equivalent to active BDM mode.

    MC9S12XE-Family Reference Manual Rev. 1.25

86                                                                                      Freescale Semiconductor
                                                                                                                            Chapter 1 Device Overview MC9S12XE-Family

1.9 MPU Configuration

The MPU has the option of a third bus master (CPU + XGATE + other) which is not present on this device
family but may be on other parts.

1.10 VREG Configuration

The VREGEN connection of the voltage regulator is tied internally to VDDR such that the voltage
regulator is always enabled with VDDR connected to a positive supply voltage. The device must be
configured with the internal voltage regulator enabled. Operation in conjunction with an external voltage
regulator is not supported.
The autonomous periodic interrupt clock output is mapped to PortT[5].
The API trimming register APITR is loaded on rising edge of RESET from the Flash IFR option field at
global address 0x40_00F0 bits[5:0] during the reset sequence. Currently factory programming of this IFR
range is not supported.

1.10.1 Temperature Sensor Configuration

The VREG high temperature trimming register bits VREGHTTR[3:0] are loaded from the internal Flash
during the reset sequence. To use the high temperature interrupt within the specified limits (THTIA and
THTID) these bits must be loaded with 0x8. Currently factory programming is not supported.
The device temperature can be monitored on ADC0 channel[17].
The internal bandgap reference voltage can also be mapped to ADC0 analog input channel[17]. The
voltage regulator VSEL bit when set, maps the bandgap and, when clear, maps the temperature sensor to
ADC0 channel[17].
Read access to reserved VREG register space returns "0". Write accesses have no effect. This device does
not support access abort of reserved VREG register space.

1.11 BDM Clock Configuration

The BDM alternate clock source is the oscillator clock.

1.12 S12XEPIM Configuration

On smaller derivatives the S12XEPIM module is a subset of the S12XEP100. The registers of the
unavailable ports are unimplemented.

                         MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                              87
Chapter 1 Device Overview MC9S12XE-Family

1.13 Oscillator Configuration

The XCLKS is an input signal which controls whether a crystal in combination with the internal loop
controlled (low power) Pierce oscillator is used or whether full swing Pierce oscillator/external clock
circuitry is used. For this device XCLKS is mapped to PE7.

The XCLKS signal selects the oscillator configuration during reset low phase while a clock quality check
is ongoing. This is the case for:

    Power on reset or low-voltage reset
    Clock monitor reset
    Any reset while in self-clock mode or full stop mode

The selected oscillator configuration is frozen with the rising edge of the RESET pin in any of these above
described reset cases.

              EXTAL

    MCU                                   C1

                                    Crystal or
                                Ceramic Resonator

              XTAL

                                               C2
                                                           VSSPLL

    Figure 1-10. Loop Controlled Pierce Oscillator Connections (XCLKS = 1)

      EXTAL         RB                                  C1
    MCU       RS
                                                     Crystal or
        XTAL                                   Ceramic Resonator

              RB=1M      ;  RS  specified  by  crystal  C2         VSSPLL
                                                        vendor

    Figure 1-11. Full Swing Pierce Oscillator Connections (XCLKS = 0)

                 EXTAL                   CMOS-Compatible
              MCU                        External Oscillator

                   XTAL     Not Connected

    Figure 1-12. External Clock Connections (XCLKS = 0)

    MC9S12XE-Family Reference Manual Rev. 1.25

88                                                                         Freescale Semiconductor
Chapter 2
Port Integration Module (S12XEPIMV1)

                                                         Table 2-1. Revision History

Revision  Revision Date   Sections                                   Description of Changes
Number     02 Apr 2008    Affected
                                       Corrected reduced drive strength to 1/5
V01.17                  2.3.19/120    Separated PE1,0 bit descriptions from other PE GPIO
                         2.4.3.4/181
V01.18    25 Nov 2008                  Corrected alternative functions on Port K (ACC[2:0])
                                       Corrected functions on PE[5] (MODB) and PE[2] (WE)
V01.19    18 Dec 2009
                                       Added function independency to reduced drive and wired-or bit
                                        descriptions

                                       Minor corrections

2.1 Introduction

2.1.1 Overview

The S12XE Family Port Integration Module establishes the interface between the peripheral modules
including the non-multiplexed External Bus Interface module (S12X_EBI) and the I/O pins for all ports.
It controls the electrical pin properties as well as the signal prioritization and multiplexing on shared pins.

This document covers:
    Port A and B used as address output of the S12X_EBI
    Port C and D used as data I/O of the S12X_EBI
    Port E associated with the S12X_EBI control signals and the IRQ, XIRQ interrupt inputs
    Port K associated with address output and control signals of the S12X_EBI
    Port T associated with 1 ECT module
    Port S associated with 2 SCI and 1 SPI modules
    Port M associated with 4 MSCAN and 1 SCI module
    Port P connected to the PWM and 2 SPI modules - inputs can be used as an external interrupt source
    Port H associated with 4 SCI modules - inputs can be used as an external interrupt source
    Port J associated with 1 MSCAN, 1 SCI, 2 IIC modules and chip select outputs - inputs can be used
         as an external interrupt source
    Port AD0 and AD1 associated with two 16-channel ATD modules
    Port R associated with 1 standard timer (TIM) module
    Port L associated with 4 SCI modules

                         MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                                                                89
Chapter 2 Port Integration Module (S12XEPIMV1)

    Port F associated with IIC, SCI and chip select outputs

Most I/O pins can be configured by register bits to select data direction and drive strength, to enable and
select pull-up or pull-down devices.

                                                           NOTE
                  This document assumes the availability of all features (208-pin package
                  option). Some functions are not available on lower pin count package
                  options. Refer to the pin-out summary in the SOC Guide.

2.1.2 Features

The Port Integration Module includes these distinctive registers:
    Data and data direction registers for Ports A, B, C, D, E, K, T, S, M, P, H, J, AD0, AD1, R, L, and
         F when used as general-purpose I/O
    Control registers to enable/disable pull-device and select pull-ups/pull-downs on Ports T, S, M, P,
         H, J, R, L, and F on per-pin basis
    Control registers to enable/disable pull-up devices on Ports AD0 and AD1 on per-pin basis
    Single control register to enable/disable pull-ups on Ports A, B, C, D, E, and K on per-port basis
         and on BKGD pin
    Control registers to enable/disable reduced output drive on Ports T, S, M, P, H, J, AD0, AD1, R, L,
         and F on per-pin basis
    Single control register to enable/disable reduced output drive on Ports A, B, C, D, E, and K on per-
         port basis
    Control registers to enable/disable open-drain (wired-or) mode on Ports S, M, and L
    Interrupt flag register for pin interrupts on Ports P, H, and J
    Control register to configure IRQ pin operation
    Free-running clock outputs

A standard port pin has the following minimum features:
    Input/output selection
    5V output drive with two selectable drive strengths
    5V digital and analog input
    Input with selectable pull-up or pull-down device

Optional features supported on dedicated pins:

    Open drain for wired-or connections

    Interrupt inputs with glitch filtering

    Reduced input threshold to support low voltage applications

2.2 External Signal Description

This section lists and describes the signals that do connect off-chip.

    MC9S12XE-Family Reference Manual Rev. 1.25

90                                                                      Freescale Semiconductor
                                   Chapter 2 Port Integration Module (S12XEPIMV1)

Table 2-2 shows all the pins and their functions that are controlled by the Port Integration Module. Refer
to the SOC Guide for the availability of the individual pins in the different package options.

                                                    NOTE

           If there is more than one function associated with a pin, the priority is
           indicated by the position in the table from top (highest priority) to bottom
           (lowest priority).

                              Table 2-2. Pin Functions and Priorities

Port Pin Name  Pin Function   I/O  Description                                           Pin Function
               & Priority(1)                                                              after Reset
-  BKGD                        I MODC input during RESET
                 MODC (2)                                                                    BKGD
A PA[7:0]          BKGD       I/O S12X_BDM communication pin                                  Mode
                              O High-order external bus address output                   dependent (4)
                ADDR[15:8]
                     mux            (multiplexed with IVIS data)                              Mode
                                                                                         dependent 4
B PB[7:1]      IVD[15:8] (3)  I/O General-purpose I/O
                    GPIO                                                                      Mode
                              O Low-order external bus address output                    dependent 4
                ADDR[7:1]           (multiplexed with IVIS data)
                     mux                                                                      Mode
   PB[0]                      I/O General-purpose I/O                                    dependent 4
                 IVD[7:1] 3
                    GPIO      O Low-order external bus address output
                                    (multiplexed with IVIS data)
                  ADDR[0]
C PC[7:0]            mux      O Upper data strobe
D PD[7:0]                     I/O General-purpose I/O
                   IVD0 3     I/O High-order bidirectional data input/output
                    UDS
                    GPIO            Configurable for reduced input threshold
                DATA[15:8]    I/O General-purpose I/O
                              I/O Low-order bidirectional data input/output
                    GPIO
                 DATA[7:0]          Configurable for reduced input threshold
                              I/O General-purpose I/O
                    GPIO

                              MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                                                  91
Chapter 2 Port Integration Module (S12XEPIMV1)

Port Pin Name  Pin Function   I/O                      Description                               Pin Function
               & Priority(1)                                                                      after Reset

E   PE[7]         XCLKS 2      I External clock selection input during RESET                         Mode
                  ECLKX2       I Free-running clock output at Core Clock rate (ECLK x 2)         dependent 4
    PE[6]                     I/O General-purpose I/O
                    GPIO       I MODB input during RESET                                             Mode
    PE[5]         MODB 2       I Instruction tagging low pin                                     dependent 3
                   TAGHI
    PE[4]                           Configurable for reduced input threshold
    PE[3]           GPIO      I/O General-purpose I/O
                  MODA 2
    PE[2]                      I MODA input during RESET
                      RE      O Read enable signal
    PE[1]          TAGLO       I Instruction tagging low pin

    PE[0]           GPIO            Configurable for reduced input threshold
                    ECLK      I/O General-purpose I/O
K   PK[7]                     O Free-running clock output at the Bus Clock rate or programmable
                    GPIO
    PK[6:4]    EROMCTL 2            divided in normal modes
    PK[3:0]                   I/O General-purpose I/O
                   LSTRB
                     LDS       I EROMON bit control input during RESET
                    GPIO      O Low strobe bar output
                     RW       O Lower data strobe
                     WE       I/O General-purpose I/O
                    GPIO      O Read/write output for external bus
                     IRQ      O Write enable signal
                     GPI      I/O General-purpose I/O
                    XIRQ       I Maskable level- or falling edge-sensitive interrupt input
                     GPI       I General-purpose input
                               I Non-maskable level-sensitive interrupt input
                ROMCTL 2       I General-purpose input
                   EWAIT       I ROMON bit control input during RESET
                               I External Wait signal
                    GPIO
               ADDR[22:20]          Configurable for reduced input threshold
                              I/O General-purpose I/O
                     mux      O Extended external bus address output
                ACC[2:0] 3
                                    (multiplexed with access master output)
                    GPIO
               ADDR[19:16]    I/O General-purpose I/O

                     mux      O Extended external bus address output
               IQSTAT[3:0] 3        (multiplexed with instruction pipe status bits)

                    GPIO      I/O General-purpose I/O

                              MC9S12XE-Family Reference Manual Rev. 1.25

92                                                                                   Freescale Semiconductor
                                   Chapter 2 Port Integration Module (S12XEPIMV1)

Port Pin Name  Pin Function   I/O  Description                                                       Pin Function
               & Priority(1)                                                                          after Reset

T  PT[7]           IOC[7]     I/O Enhanced Capture Timer Channels 7 input/output                     GPIO
                    GPIO      I/O General-purpose I/O
                   IOC[5]
   PT[5]        VREG_API      I/O Enhanced Capture Timer Channel 5 input/output
                    GPIO      O VREG Autonomous Periodical Interrupt output
                  IOC[4:0]    I/O General-purpose I/O
                    GPIO
   PT[4:0]           SS0      I/O Enhanced Capture Timer Channels 4 - 0 input/output
                              I/O General-purpose I/O
S  PS7              GPIO      I/O Serial Peripheral Interface 0 slave select output in master mode,  GPIO
                    SCK0
                    GPIO            input in slave mode or master mode.
                   MOSI0      I/O General-purpose I/O
                    GPIO
   PS6             MISO0      I/O Serial Peripheral Interface 0 serial clock pin
   PS5              GPIO      I/O General-purpose I/O
   PS4              TXD1      I/O Serial Peripheral Interface 0 master out/slave in pin
   PS3              GPIO
   PS2              RXD1      I/O General-purpose I/O
   PS1              GPIO      I/O Serial Peripheral Interface 0 master in/slave out pin
   PS0              TXD0      I/O General-purpose I/O
                    GPIO
                    RXD0      O Serial Communication Interface 1 transmit pin
                    GPIO      I/O General-purpose I/O

                               I Serial Communication Interface 1 receive pin

                              I/O General-purpose I/O
                              O Serial Communication Interface 0 transmit pin
                              I/O General-purpose I/O

                               I Serial Communication Interface 0 receive pin
                              I/O General-purpose I/O

                              MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                                                                    93
Chapter 2 Port Integration Module (S12XEPIMV1)

Port Pin Name  Pin Function   I/O                      Description                                   Pin Function
               & Priority(1)                                                                          after Reset

M   PM7           TXCAN3      O MSCAN3 transmit pin                                                  GPIO
                 (TXCAN4)     O MSCAN4 transmit pin

    PM6             TXD3      O Serial Communication Interface 3 transmit pin
                    GPIO      I/O General-purpose I/O
                  RXCAN3
                 (RXCAN4)      I MSCAN3 receive pin
                    RXD3
    PM5             GPIO       I MSCAN4 receive pin
                  TXCAN2       I Serial Communication Interface 3 receive pin
                 (TXCAN0)     I/O General-purpose I/O
                 (TXCAN4)     O MSCAN2 transmit pin
                   (SCK0)     O MSCAN0 transmit pin

    PM4             GPIO      O MSCAN4 transmit pin
                  RXCAN2
                 (RXCAN0)     I/O Serial Peripheral Interface 0 serial clock pin
                 (RXCAN4)           If CAN0 is routed to PM[3:2] the SPI0 can still be used in
                  (MOSI0)           bidirectional master mode.

                    GPIO      I/O General-purpose I/O
                  TXCAN1
                 (TXCAN0)      I MSCAN2 receive pin

                    (SS0)      I MSCAN0 receive pin

                    GPIO       I MSCAN4 receive pin
                  RXCAN1
                 (RXCAN0)     I/O Serial Peripheral Interface 0 master out/slave in pin
                  (MISO0)           If CAN0 is routed to PM[3:2] the SPI0 can still be used in
                                    bidirectional master mode.
                    GPIO
    PM3           TXCAN0      I/O General-purpose I/O
                              O MSCAN1 transmit pin
    PM2             GPIO      O MSCAN0 transmit pin
    PM1           RXCAN0
    PM0                       I/O Serial Peripheral Interface 0 slave select output in master mode,
                    GPIO            input for slave mode or master mode.

                              I/O General-purpose I/O

                               I MSCAN1 receive pin
                               I MSCAN0 receive pin
                              I/O Serial Peripheral Interface 0 master in/slave out pin

                              I/O General-purpose I/O
                              O MSCAN0 transmit pin
                              I/O General-purpose I/O

                               I MSCAN0 receive pin
                              I/O General-purpose I/O

                              MC9S12XE-Family Reference Manual Rev. 1.25

94                                                                                       Freescale Semiconductor
                                   Chapter 2 Port Integration Module (S12XEPIMV1)

Port Pin Name  Pin Function   I/O  Description                                                       Pin Function
               & Priority(1)                                                                          after Reset

P  PP7             PWM7       I/O Pulse Width Modulator input/output channel 7                       GPIO
                    SCK2      I/O Serial Peripheral Interface 2 serial clock pin
                 (TIMIOC7)
   PP6         GPIO/KWP7      I/O Timer Channel 7 input/output
                   PWM6       I/O General-purpose I/O with interrupt
                     SS2      O Pulse Width Modulator output channel 6
                              I/O Serial Peripheral Interface 2 slave select output in master mode,
                 (TIMIOC6)
               GPIO/KWP6            input for slave mode or master mode.

   PP5             PWM5       I/O Timer Channel 6 input/output
   PP4             MOSI2      I/O General-purpose I/O with interrupt
   PP3           (TIMIOC5)    O Pulse Width Modulator output channel 5
               GPIO/KWP5
                   PWM4       I/O Serial Peripheral Interface 2 master out/slave in pin
                   MISO2      I/O Timer Channel 5 input/output
                 (TIMIOC4)    I/O General-purpose I/O with interrupt
               GPIO/KWP4
                   PWM3       O Pulse Width Modulator output channel 4
                              I/O Serial Peripheral Interface 2 master in/slave out pin
                     SS1      I/O Timer Channel 4 input/output

                 (TIMIOC3)    I/O General-purpose I/O with interrupt
               GPIO/KWP3      O Pulse Width Modulator output channel 3
                              I/O Serial Peripheral Interface 1 slave select output in master mode,
                   PWM2
                    SCK1            input for slave mode or master mode.
                 (TIMIOC2)    I/O Timer Channel 3 input/output
               GPIO/KWP2      I/O General-purpose I/O with interrupt
                   PWM1
   PP2             MOSI1      O Pulse Width Modulator output channel 2
   PP1           (TIMIOC1)    I/O Serial Peripheral Interface 1 serial clock pin
   PP0         GPIO/KWP1      I/O Timer Channel 2 input/output
                   PWM0
                   MISO1      I/O General-purpose I/O with interrupt
                 (TIMIOC0)    O Pulse Width Modulator output channel 1
               GPIO/KWP0      I/O Serial Peripheral Interface 1 master out/slave in pin

                              I/O Timer Channel 1 input/output
                              I/O General-purpose I/O with interrupt
                              O Pulse Width Modulator output channel 0

                              I/O Serial Peripheral Interface 1 master in/slave out pin
                              I/O Timer Channel 0 input/output
                              I/O General-purpose I/O with interrupt

                              MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                                                                    95
Chapter 2 Port Integration Module (S12XEPIMV1)

Port Pin Name  Pin Function   I/O               Description                                          Pin Function
               & Priority(1)                                                                          after Reset

H   PH7             (SS2)     I/O Serial Peripheral Interface 2 slave select output in master mode,  GPIO
                                    input for slave mode or master mode
                    TXD5
               GPIO/KWH7      O Serial Communication Interface 5 transmit pin
                              I/O General-purpose I/O with interrupt
                   (SCK2)
    PH6             RXD5      I/O Serial Peripheral Interface 2 serial clock pin
    PH5        GPIO/KWH6       I Serial Communication Interface 5 receive pin
    PH4           (MOSI2)
    PH3             TXD4      I/O General-purpose I/O with interrupt
               GPIO/KWH5
                  (MISO2)     I/O Serial Peripheral Interface 2 master out/slave in pin
                    RXD4      O Serial Communication Interface 4 transmit pin
               GPIO/KWH4      I/O General-purpose I/O with interrupt
                    (SS1)
                              I/O Serial Peripheral Interface 2 master in/slave out pin
                    TXD7       I Serial Communication Interface 4 receive pin
               GPIO/KWH3
                              I/O General-purpose I/O with interrupt
                   (SCK1)
                    RXD7      I/O Serial Peripheral Interface 1 slave select output in master mode,
               GPIO/KWH2            input for slave mode or master mode.
                  (MOSI1)
                    TXD6      O Serial Communication Interface 7 transmit pin
               GPIO/KWH1
    PH2           (MISO1)     I/O General-purpose I/O with interrupt
    PH1             TXD6      I/O Serial Peripheral Interface 1 serial clock pin
    PH0        GPIO/KWH0
                               I Serial Communication Interface 7 receive pin

                              I/O General-purpose I/O with interrupt
                              I/O Serial Peripheral Interface 1 master out/slave in pin
                              O Serial Communication Interface 6 transmit pin

                              I/O General-purpose I/O with interrupt
                              I/O Serial Peripheral Interface 1 master in/slave out pin
                              O Serial Communication Interface 6 transmit pin

                              I/O General-purpose I/O with interrupt

                              MC9S12XE-Family Reference Manual Rev. 1.25

96                                                                                       Freescale Semiconductor
                                      Chapter 2 Port Integration Module (S12XEPIMV1)

Port Pin Name     Pin Function   I/O  Description                                 Pin Function
                  & Priority(1)                                                    after Reset
J  PJ7                           O MSCAN4 transmit pin
                     TXCAN4      O Inter Integrated Circuit 0 serial clock line        GPIO
   PJ6                 SCL0      O MSCAN0 transmit pin
                                 I/O General-purpose I/O with interrupt                GPIO
             PJ5    (TXCAN0)      I MSCAN4 receive pin                                 GPIO
                  GPIO/KWJ7      I/O Inter Integrated Circuit 0 serial data line       GPIO
             PJ4                  I MSCAN0 receive pin
                     RXCAN4      I/O General-purpose I/O with interrupt
             PJ3       SDA0      O Inter Integrated Circuit 1 serial clock line
             PJ2                 O Chip select 2
             PJ1    (RXCAN0)     I/O General-purpose I/O with interrupt
             PJ0  GPIO/KWJ6      I/O Inter Integrated Circuit 1 serial data line
                                 O Chip select 0
AD0 PAD[15:0]          SCL1      I/O General-purpose I/O with interrupt
AD1 PAD[31:16]          CS2      I/O General-purpose I/O with interrupt
                  GPIO/KWJ5      O Chip select 1
R PR[7:0]             SDA1      I/O General-purpose I/O with interrupt
                        CS0      O Serial Communication Interface 2 transmit pin
                  GPIO/KWJ4      I/O General-purpose I/O with interrupt
                  GPIO/KWJ3       I Serial Communication Interface 2 receive pin
                        CS1      O Chip select 3
                  GPIO/KWJ2      I/O General-purpose I/O with interrupt
                       TXD2      I/O General-purpose I/O
                  GPIO/KWJ1       I ATD0 analog inputs
                       RXD2      I/O General-purpose I/O
                        CS3       I ATD1 analog inputs
                  GPIO/KWJ0      I/O Timer Channels 7- 0 input/output
                       GPIO      I/O General-purpose I/O
                     AN[15:0]
                       GPIO
                     AN[15:0]
                  TIMIOC[7:0]
                       GPIO

                                 MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                                           97
Chapter 2 Port Integration Module (S12XEPIMV1)

Port Pin Name  Pin Function    I/O                              Description              Pin Function
               & Priority(1)                                                              after Reset

    L  PL7     (TXD7)          O Serial Communication Interface 7 transmit pin                GPIO

               GPIO            I/O General-purpose I/O                                        GPIO

       PL6     (RXD7)                    I Serial Communication Interface 7 receive pin

               GPIO            I/O General-purpose I/O

       PL5     (TXD6)          O Serial Communication Interface 6 transmit pin

               GPIO            I/O General-purpose I/O

       PL4     (RXD6)                    I Serial Communication Interface 6 receive pin

               GPIO            I/O General-purpose I/O

       PL3     (TXD5)          O Serial Communication Interface 5 transmit pin

               GPIO            I/O General-purpose I/O

       PL2     (RXD5)                    I Serial Communication Interface 5 receive pin

               GPIO            I/O General-purpose I/O

       PL1     (TXD4)          O Serial Communication Interface 4 transmit pin

               GPIO            I/O General-purpose I/O

       PL0     (RXD4)                    I Serial Communication Interface 4 receive pin

               GPIO            I/O General-purpose I/O

    F  PF7     (TXD3)          O Serial Communication Interface 3 transmit pin

               GPIO            I/O General-purpose I/O

       PF6     (RXD3)                    I Serial Communication Interface 3 receive pin

               GPIO            I/O General-purpose I/O

       PF5     (SCL0)          O Inter Integrated Circuit 0 serial clock line

               GPIO            I/O General-purpose I/O

       PF4     (SDA0)          I/O Inter Integrated Circuit 0 serial data line

               GPIO            I/O General-purpose I/O

       PF3     (CS3)           O Chip select 3

               GPIO            I/O General-purpose I/O

       PF2     (CS2)           O Chip select 2

               GPIO            I/O General-purpose I/O

       PF1     (CS1)           O Chip select 1

               GPIO            I/O General-purpose I/O

       PF0     (CS0)           O Chip select 0

               GPIO            I/O General-purpose I/O

1. Signals in brackets denote alternative module routing pins.

2. Function active when RESET asserted.

3. Only available in emulation modes or in Special Test Mode with IVIS on.

4. Refer to S12X_EBI section.

2.3 Memory Map and Register Definition

This section provides a detailed description of all Port Integration Module registers.

                               MC9S12XE-Family Reference Manual Rev. 1.25

98                                                                                       Freescale Semiconductor
                                                                 Chapter 2 Port Integration Module (S12XEPIMV1)

2.3.1 Memory Map

Register  Bit 7          6      5                     4     3          2      1   Bit 0
Name                                                                PA2    PA1    PA0
                                                                     PB2    PB1    PB0
0x0000 R  PA7            PA6    PA5                   PA4   PA3    DDRA2  DDRA1  DDRA0
                                                                   DDRB2  DDRB1  DDRB0
PORTA W                                                              PC2    PC1    PC0
                                                                     PD2    PD1    PD0
0x0001 R  PB7            PB6    PB5                   PB4   PB3    DDRC2  DDRC1  DDRC0
                                                                   DDRD2  DDRD1  DDRD0
PORTB W                                                              PE2    PE1    PE0
                                                                   DDRE2
0x0002 R                 DDRA6  DDRA5  DDRA4                DDRA3             0      0
DDRA W DDRA7                                                       PUPCE
                                                                   RDPC   PUPBE  PUPAE
0x0003 R                 DDRB6  DDRB5  DDRB4                DDRB3          RDPB   RDPA
DDRB W DDRB7

0x0004 R  PC7            PC6    PC5                   PC4   PC3

PORTC W

0x0005 R  PD7            PD6    PD5                   PD4   PD3

PORTD W

0x0006 R                 DDRC6  DDRC5  DDRC4                DDRC3
DDRC W DDRC7

0x0007 R                 DDRD6  DDRD5  DDRD4                DDRD3
DDRD W DDRD7

0x0008 R  PE7            PE6    PE5                   PE4   PE3

PORTE W

0x0009 R                 DDRE6  DDRE5  DDRE4                DDRE3
DDRE W DDRE7

0x000A R                               Non-PIM Address Range
0x000B W
Non-PIM
Address
Range

0x000C R                        0
PUCR W PUPKE             BKPUE         PUPEE                PUPDE

0x000D R                 0      0
RDRIV W RDPK                                          RDPE  RDPD

                         = Unimplemented or Reserved

                              MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                                                  99
Chapter 2 Port Integration Module (S12XEPIMV1)

Register          Bit 7  6                      5      4      3                   2       1    Bit 0
Name
                                                                              EDIV2   EDIV1   EDIV0
0x000E R                                              Non-PIM Address Range      0       0       0
0x001B W                                                                          0       0       0
Non-PIM                                                                           0       0       0
Address
Range                                                                          PK2     PK1     PK0
                                                                              DDRK2   DDRK1   DDRK0
0x001C R                NCLKX2                 DIV16  EDIV4  EDIV3
ECLKCTL W NECLK                                                                PTT2    PTT1    PTT0
                                                                               PTIT2   PTIT1   PTIT0
0x001D R          0      0                      0      0      0               DDRT2   DDRT1   DDRT0
                                                                              RDRT2   RDRT1   RDRT0
Reserved W

0x001E R                                        0      0      0
IRQCR W IRQE             IRQEN

0x001F R          0      0                      0      0      0

               W
Reserved

0x0020 R                                              Non-PIM Address Range
0x0031 W
Non-PIM
Address
Range

0x0032 R          PK7    PK6                    PK5    PK4    PK3

PORTK W

0x0033 R                 DDRK6   DDRK5                 DDRK4  DDRK3
DDRK W DDRK7

0x0034 R                                              Non-PIM Address Range
0x023F W
Non-PIM
Address
Range

0x0240 R          PTT7   PTT6                   PTT5   PTT4   PTT3
  PTT W

0x0241 R          PTIT7  PTIT6                  PTIT5  PTIT4  PTIT3
PTIT W

0x0242 R                 DDRT6   DDRT5                 DDRT4  DDRT3
DDRT W DDRT7

0x0243 R                 RDRT6   RDRT5                 RDRT4  RDRT3
RDRT W RDRT7

                         = Unimplemented or Reserved

                              MC9S12XE-Family Reference Manual Rev. 1.25

100                                                                                   Freescale Semiconductor
                                                             Chapter 2 Port Integration Module (S12XEPIMV1)

Register     Bit 7          6      5      4                      3       2       1     Bit 0
Name       PERT7        PERT6  PERT5  PERT4                 PERT3   PERT2   PERT1   PERT0
                                                             PPST3   PPST2   PPST1   PPST0
0x0244 R
  PERT W                                                         0       0       0       0
                                                                 0       0       0       0
0x0245 R                 PPST6  PPST5  PPST4
PPST W PPST7                                                 PTS3    PTS2    PTS1    PTS0
                                                              PTIS3   PTIS2   PTIS1   PTIS0
0x0246 R    0            0      0                     0
                                                             DDRS3   DDRS2   DDRS1   DDRS0
Reserved W                                                   RDRS3   RDRS2   RDRS1   RDRS0
                                                             PERS3   PERS2   PERS1   PERS0
0x0247 R    0            0      0                     0      PPSS3   PPSS2   PPSS1   PPSS0
                                                             WOMS3   WOMS2   WOMS1   WOMS0
Reserved W
                                                                 0       0       0       0
0x0248 R    PTS7         PTS6   PTS5                  PTS4
  PTS W                                                       PTM3    PTM2    PTM1    PTM0
                                                              PTIM3   PTIM2   PTIM1   PTIM0
0x0249 R    PTIS7        PTIS6  PTIS5                 PTIS4
PTIS W                                                      DDRM3   DDRM2   DDRM1   DDRM0

0x024A R                 DDRS6  DDRS5  DDRS4
DDRS W DDRS7

0x024B R                 RDRS6  RDRS5  RDRS4
RDRS W RDRS7

0x024C R                 PERS6  PERS5  PERS4
PERS W PERS7

0x024D R                 PPSS6  PPSS5  PPSS4
PPSS W PPSS7

0x024E R                 WOMS6  WOMS5  WOMS4
WOMS W WOMS7

0x024F R    0            0      0                     0

Reserved W

0x0250 R    PTM7         PTM6   PTM5                  PTM4
PTM W

0x0251 R PTIM7           PTIM6  PTIM5  PTIM4
PTIM W

0x0252 R                 DDRM6  DDRM5  DDRM4
DDRM W DDRM7

                         = Unimplemented or Reserved

                            MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                                              101
Chapter 2 Port Integration Module (S12XEPIMV1)

Register     Bit 7      6      5                           4      3      2      1    Bit 0
Name      RDRM7    RDRM6  RDRM5                       RDRM4  RDRM3  RDRM2  RDRM1  RDRM0

0x0253 R
RDRM W

0x0254 R            PERM6  PERM5                       PERM4  PERM3  PERM2  PERM1  PERM0
PERM W PERM7

0x0255 R            PPSM6  PPSM5                       PPSM4  PPSM3  PPSM2  PPSM1  PPSM0
PPSM W PPSM7

0x0256 R            WOMM6  WOMM5                       WOMM4  WOMM3  WOMM2  WOMM1  WOMM0
WOMM W WOMM7

0x0257 R   0        MODRR6 MODRR5 MODRR4 MODRR3 MODRR2 MODRR1 MODRR0

MODRR W

0x0258 R   PTP7     PTP6                        PTP5   PTP4   PTP3   PTP2   PTP1   PTP0
  PTP W

0x0259 R   PTIP7    PTIP6                       PTIP5  PTIP4  PTIP3  PTIP2  PTIP1  PTIP0
PTIP W

0x025A R            DDRP6  DDRP5                       DDRP4  DDRP3  DDRP2  DDRP1  DDRP0
DDRP W DDRP7

0x025B R            RDRP6  RDRP5                       RDRP4  RDRP3  RDRP2  RDRP1  RDRP0
RDRP W RDRP7

0x025C R            PERP6  PERP5                       PERP4  PERP3  PERP2  PERP1  PERP0
PERP W PERP7

0x025D R            PPSP6  PPSP5                       PPSP4  PPSP3  PPSP2  PPSP1  PPSP0
PPSP W PPSP7

0x025E R            PIEP6                       PIEP5  PIEP4  PIEP3  PIEP2  PIEP1  PIEP0
PIEP W PIEP7

0x025F R   PIFP7    PIFP6                       PIFP5  PIFP4  PIFP3  PIFP2  PIFP1  PIFP0
PIFP W

0x0260 R   PTH7     PTH6                        PTH5   PTH4   PTH3   PTH2   PTH1   PTH0
PTH W

0x0261 R PTIH7      PTIH6                       PTIH5  PTIH4  PTIH3  PTIH2  PTIH1  PTIH0
PTIH W

0x0262 R            DDRH6  DDRH5                       DDRH4  DDRH3  DDRH2  DDRH1  DDRH0
DDRH W DDRH7

                    = Unimplemented or Reserved

                    MC9S12XE-Family Reference Manual Rev. 1.25

102                                                                         Freescale Semiconductor
                                                                Chapter 2 Port Integration Module (S12XEPIMV1)

Register  Bit 7          6        5                   4      3          2      1        Bit 0
Name

0x0263 R                 RDRH6    RDRH5    RDRH4             RDRH3    RDRH2    RDRH1    RDRH0
RDRH W RDRH7

0x0264 R                 PERH6    PERH5    PERH4             PERH3    PERH2    PERH1    PERH0
PERH W PERH7             PPSH6    PPSH5    PPSH4             PPSH3    PPSH2    PPSH1    PPSH0
0x0265 R                 PIEH6    PIEH5    PIEH4             PIEH3    PIEH2    PIEH1    PIEH0
PPSH W PPSH7
0x0266 R
PIEH W PIEH7

0x0267 R                 PIFH6    PIFH5               PIFH4  PIFH3    PIFH2    PIFH1    PIFH0
PIFH W PIFH7            PTJ6     PTJ5                PTJ4   PTJ3     PTJ2     PTJ1     PTJ0
                         PTIJ6    PTIJ5               PTIJ4  PTIJ3    PTIJ2    PTIJ1    PTIJ0
0x0268 R  PTJ7
  PTJ W

0x0269 R  PTIJ7
PTIJ W

0x026A R                 DDRJ6    DDRJ5    DDRJ4             DDRJ3    DDRJ2    DDRJ1    DDRJ0
DDRJ W DDRJ7            RDRJ6    RDRJ5    RDRJ4             RDRJ3    RDRJ2    RDRJ1    RDRJ0
0x026B R                 PERJ6    PERJ5    PERJ4             PERJ3    PERJ2    PERJ1    PERJ0
RDRJ W RDRJ7
0x026C R
PERJ W PERJ7

0x026D R                 PPSJ6    PPSJ5    PPSJ4             PPSJ3    PPSJ2    PPSJ1    PPSJ0
PPSJ W PPSJ7

0x026E R  PIEJ7          PIEJ6    PIEJ5               PIEJ4  PIEJ3      PIEJ2  PIEJ1    PIEJ0
PIEJ W

0x026F R  PIFJ7          PIFJ6    PIFJ5               PIFJ4  PIFJ3      PIFJ2  PIFJ1    PIFJ0
PIFJ W

0x0270 R                 PT0AD06  PT0AD05  PT0AD04           PT0AD03  PT0AD02  PT0AD01  PT0AD00
PT0AD0 W PT0AD07

0x0271 R                 PT1AD06  PT1AD05  PT1AD04           PT1AD03  PT1AD02  PT1AD01  PT1AD00
PT1AD0 W PT1AD07

                         = Unimplemented or Reserved

                            MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                                                        103
Chapter 2 Port Integration Module (S12XEPIMV1)

Register   Bit 7  6                             5  4        3             2        1        Bit 0
Name

  0x0272 R
DDR0AD0 W DDR0AD07 DDR0AD06 DDR0AD05 DDR0AD04 DDR0AD03 DDR0AD02 DDR0AD01 DDR0AD00

  0x0273 R
DDR1AD0 W DDR1AD07 DDR1AD06 DDR1AD05 DDR1AD04 DDR1AD03 DDR1AD02 DDR1AD01 DDR1AD00

  0x0274 R
RDR0AD0 W RDR0AD07 RDR0AD06 RDR0AD05 RDR0AD04 RDR0AD03 RDR0AD02 RDR0AD01 RDR0AD00

  0x0275 R
RDR1AD0 W RDR1AD07 RDR1AD06 RDR1AD05 RDR1AD04 RDR1AD03 RDR1AD02 RDR1AD01 RDR1AD00

0x0276 R
PER0AD0 W PER0AD07 PER0AD06 PER0AD05 PER0AD04 PER0AD03 PER0AD02 PER0AD01 PER0AD00

0x0277 R
PER1AD0 W PER1AD07 PER1AD06 PER1AD05 PER1AD04 PER1AD03 PER1AD02 PER1AD01 PER1AD00

0x0278 R          PT0AD16  PT0AD15                 PT0AD14  PT0AD13       PT0AD12  PT0AD11  PT0AD10
PT0AD1 W PT0AD17

0x0279 R          PT1AD16  PT1AD15                 PT1AD14  PT1AD13       PT1AD12  PT1AD11  PT1AD10
PT1AD1 W PT1AD17

0x027A R
DDR0AD1 W DDR0AD17 DDR0AD16 DDR0AD15 DDR0AD14 DDR0AD13 DDR0AD12 DDR0AD11 DDR0AD10

0x027B R
DDR1AD1 W DDR1AD17 DDR1AD16 DDR1AD15 DDR1AD14 DDR1AD13 DDR1AD12 DDR1AD11 DDR1AD10

0x027C R
RDR0AD1 W RDR0AD17 RDR0AD16 RDR0AD15 RDR0AD14 RDR0AD13 RDR0AD12 RDR0AD11 RDR0AD10

0x027D R
RDR1AD1 W RDR1AD17 RDR1AD16 RDR1AD15 RDR1AD14 RDR1AD13 RDR1AD12 RDR1AD11 RDR1AD10

0x027E R
PER0AD1 W PER0AD17 PER0AD16 PER0AD15 PER0AD14 PER0AD13 PER0AD12 PER0AD1` PER0AD10

0x027F R
PER1AD1 W PER1AD17 PER1AD16 PER1AD15 PER1AD14 PER1AD13 PER1AD12 PER1AD11 PER1AD10

0x0280 R                                          Non-PIM Address Range
0x0267 W
Non-PIM
Address
Range

                  = Unimplemented or Reserved

                     MC9S12XE-Family Reference Manual Rev. 1.25

104                                                                                Freescale Semiconductor
                                                      Chapter 2 Port Integration Module (S12XEPIMV1)

Register    Bit 7           6       5       4              3        2        1     Bit 0
Name       PTR7         PTR6    PTR5    PTR4           PTR3     PTR2     PTR1     PTR0
                                                       PTIR3    PTIR2    PTIR1    PTIR0
0x0368 R
   PTR W                                              DDRR3    DDRR2    DDRR1    DDRR0
                                                      RDRR3    RDRR2    RDRR1    RDRR0
0x0369 R PTIR7           PTIR6   PTIR5   PTIR4         PERR3    PERR2    PERR1    PERR0
PTIR W                                                PPSR3    PPSR2    PPSR1    PPSR0

0x036A R                 DDRR6   DDRR5   DDRR4             0        0        0        0
DDRR W DDRR7
                                                      PTRRR3   PTRRR2   PTRRR1   PTRRR0
0x036B R                 RDRR6   RDRR5   RDRR4          PTL3     PTL2     PTL1     PTL0
RDRR W RDRR7                                            PTIL3    PTIL2    PTIL1    PTIL0

0x036C R                 PERR6   PERR5   PERR4         DDRL3    DDRL2    DDRL1    DDRL0
PERR W PERR7                                          RDRL3    RDRL2    RDRL1    RDRL0
                                                       PERL3    PERL2    PERL1    PERL0
0x036D R                 PPSR6   PPSR5   PPSR4         PPSL3    PPSL2    PPSL1    PPSL0
PPSR W PPSR7                                         WOML3    WOML2    WOML1    WOML0

0x036E R    0            0       0       0                 0        0        0        0

Reserved W

0x036F R                 PTRRR6  PTRRR5  PTRRR4
PTRRR W PTRRR7

0x0370 R    PTL7         PTL6    PTL5    PTL4
  PTL W

0x0371 R    PTIL7        PTIL6   PTIL5   PTIL4
PTIL W

0x0372 R                 DDRL6   DDRL5   DDRL4
DDRL W DDRL7

0x0373 R                 RDRL6   RDRL5   RDRL4
RDRL W RDRL7

0x0374 R                 PERL6   PERL5   PERL4
PERL W PERL7

0x0375 R                 PPSL6   PPSL5   PPSL4
PPSL W PPSL7

0x0376 R                 WOML6   WOML5   WOML4
WOML W WOML7

0x0377 R                   PTLRR6 PTLRR5 PTLRR4
PTLRR W PTLRR7           = Unimplemented or Reserved

                            MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                                          105
Chapter 2 Port Integration Module (S12XEPIMV1)

Register    Bit 7  6                            5     4           3       2       1    Bit 0
Name                                                          PTF3    PTF2    PTF1    PTF0
                                                              PTIF3   PTIF2   PTIF1   PTIF0
0x0378 R    PTF7   PTF6                         PTF5  PTF4
  PTF W                                                      DDRF3   DDRF2   DDRF1   DDRF0
                                                             RDRF3   RDRF2   RDRF1   RDRF0
0x0379 R    PTIF7  PTIF6  PTIF5                       PTIF4   PERF3   PERF2   PERF1   PERF0
PTIF W            DDRF6  DDRF5                       DDRF4   PPSF3   PPSF2   PPSF1   PPSF0
                   RDRF6  RDRF5                       RDRF4
0x037A R                                                          0       0       0       0
DDRF W DDRF7
                                                             PTFRR3  PTFRR2  PTFRR1  PTFRR0
0x037B R
RDRF W RDRF7

0x037C R           PERF6  PERF5                       PERF4
PERF W PERF7      PPSF6  PPSF5                       PPSF4

0x037D R               0      0                           0
PPSF W PPSF7

0x037E R    0

Reserved W

0x037F R    0      0
                                PTFRR5 PTFRR4
PTFRR W

                   = Unimplemented or Reserved

2.3.2 Register Descriptions

The following table summarizes the effect of the various configuration bits, i.e. data direction (DDR),
output level (IO), reduced drive (RDR), pull enable (PE), pull select (PS) on the pin function and pull
device activity.

The configuration bit PS is used for two purposes:
    1. Configure the sensitive interrupt edge (rising or falling), if interrupt is enabled.
    2. Select either a pull-up or pull-down device if PE is active.

                      MC9S12XE-Family Reference Manual Rev. 1.25

106                                                                          Freescale Semiconductor
                                                              Chapter 2 Port Integration Module (S12XEPIMV1)

                                         Table 2-3. Pin Configuration Summary

DDR  IO  RDR             PE              PS(1)         IE(2)  Function                     Pull Device    Interrupt
                                                                                          Disabled      Disabled
0    x   x               0               x             0      Input                       Pull Up       Disabled
                                                              Input                       Pull Down     Disabled
0    x   x               1               0             0      Input                       Disabled      Falling edge
                                                              Input                       Disabled      Rising edge
0    x   x               1               1             0      Input                       Pull Up       Falling edge
                                                              Input                       Pull Down     Rising edge
0    x   x               0               0             1      Input                       Disabled      Disabled
                                                              Output, full drive to 0     Disabled      Disabled
0    x   x               0               1             1      Output, full drive to 1     Disabled      Disabled
                                                              Output, reduced drive to 0  Disabled      Disabled
0    x   x               1               0             1      Output, reduced drive to 1  Disabled      Falling edge
                                                              Output, full drive to 0     Disabled      Rising edge
0    x   x               1               1             1      Output, full drive to 1     Disabled      Falling edge
                                                              Output, reduced drive to 0  Disabled      Rising edge
1    0   0               x               x             0      Output, reduced drive to 1

1    1   0               x               x             0

1    0   1               x               x             0

1    1   1               x               x             0

1    0   0               x               0             1

1    1   0               x               1             1

1    0   1               x               0             1

1    1   1               x               1             1

1. Always "0" on Port A, B, C, D, E, K, AD0, and AD1.

2. Applicable only on Port P, H, and J.

                                                  NOTE

         All register bits in this module are completely synchronous to internal
         clocks during a register read.

                                         MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                                                                 107
Chapter 2 Port Integration Module (S12XEPIMV1)

2.3.3 Port A Data Register (PORTA)

Address 0x0000 (PRR)                                                            Access: User read/write(1)

           7           6       5                4       3                  2    1      0

     R

           PA7         PA6     PA5              PA4     PA3                PA2  PA1    PA0

     W

  Altern.  ADDR15      ADDR14  ADDR13           ADDR12  ADDR11  ADDR10          ADDR9  ADDR8
Function      mux         mux     mux              mux     mux     mux            mux    mux
            IVD15       IVD14   IVD13            IVD12   IVD11   IVD10           IVD9   IVD8

Reset      0           0       0                0       0                  0    0      0

                                               Figure 2-1. Port A Data Register (PORTA)
1. Read: Anytime. In emulation modes, read operations will return the data from the external bus, in all other modes the data source

   is depending on the data direction value.

   Write: Anytime. In emulation modes, write operations will also be directed to the external bus.

Field                                  Table 2-4. PORTA Register Field Descriptions

7-0                                                                           Description
PA
           Port A general purpose input/output data--Data Register
           Port A pins 7 through 0 are associated with address outputs ADDR[15:8] respectively in expanded modes. In
           emulation modes the address is multiplexed with IVD[15:8].
           When not used with the alternative function, these pins can be used as general purpose I/O.
           If the associated data direction bits of these pins are set to 1, a read returns the value of the port register, otherwise
           the buffered pin input state is read.

2.3.4 Port B Data Register (PORTB)

Address 0x0001 (PRR)                                                            Access: User read/write(1)

                    7    6       5                4       3       2               1      0

     R                 PB6     PB5              PB4     PB3     PB2             PB1    PB0
               PB7

     W

  Altern.  ADDR7       ADDR6   ADDR5            ADDR4   ADDR3   ADDR2           ADDR1  ADDR0
Function     mux         mux     mux              mux     mux     mux             mux    mux
            IVD7        IVD6    IVD5             IVD4    IVD3    IVD2            IVD1   IVD0
                                                                                          or
                                                                                        UDS

Reset      0           0       0                0       0                  0    0      0

                                               Figure 2-2. Port B Data Register (PORTB)
1. Read: Anytime. In emulation modes, read operations will return the data from the external bus, in all other modes the data source

   is depending on the data direction value.

   Write: Anytime. In emulation modes, write operations will also be directed to the external bus.

                               MC9S12XE-Family Reference Manual Rev. 1.25

108                                                                             Freescale Semiconductor
                                                         Chapter 2 Port Integration Module (S12XEPIMV1)

Field                              Table 2-5. PORTB Register Field Descriptions

7-0                                                                       Description
PB
       Port B general purpose input/output data--Data Register
       Port B pins 7 through 0 are associated with address outputs ADDR[7:0] respectively in expanded modes. In
       emulation modes the address is multiplexed with IVD[7:0]. In normal expanded mode pin 0 is related to the UDS
       input.
       When not used with the alternative function, these pins can be used as general purpose I/O.
       If the associated data direction bits of these pins are set to 1, a read returns the value of the port register, otherwise
       the buffered pin input state is read.

2.3.5 Port A Data Direction Register (DDRA)

Address 0x0002 (PRR)                                                             Access: User read/write(1)

               7              6       5       4       3       2                       1       0

R                        DDRA6   DDRA5   DDRA4   DDRA3   DDRA2                   DDRA1   DDRA0
        DDRA7

W

Reset  0                 0       0       0       0                            0  0       0

                                         Figure 2-3. Port A Data Direction Register (DDRA)
1. Read: Anytime. In emulation modes, read operations will return the data from the external bus, in all other modes the data source

   is depending on the data direction value.

   Write: Anytime. In emulation modes, write operations will also be directed to the external bus.

                                 Table 2-6. DDRA Register Field Descriptions

Field                                                                      Description

  7-0  Port A Data Direction--
DDRA   This register controls the data direction of pins 7 through 0.
       The external bus function forces the I/O state to be outputs for all associated pins. In this case the data direction bits
       will not change.
       When operating a pin as a general purpose I/O, the associated data direction bit determines whether it is an input
       or output.
       1 Associated pin is configured as output.
       0 Associated pin is configured as high-impedance input.

2.3.6 Port B Data Direction Register (DDRB)

Address 0x0003 (PRR)                                                             Access: User read/write(1)

               7              6       5       4       3       2                       1       0

R                        DDRB6   DDRB5   DDRB4   DDRB3   DDRB2                   DDRB1   DDRB0
        DDRB7

W

Reset  0                 0       0       0       0                            0  0       0

                                         Figure 2-4. Port B Data Direction Register (DDRB)
1. Read: Anytime. In emulation modes, read operations will return the data from the external bus, in all other modes the data source

   is depending on the data direction value.

   Write: Anytime. In emulation modes, write operations will also be directed to the external bus.

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                               Table 2-7. DDRB Register Field Descriptions

Field                                                                          Description

  7-0      Port B Data Direction--
DDRB       This register controls the data direction of pins 7 through 0.
           The external bus function forces the I/O state to be outputs for all associated pins. In this case the data direction bits
           will not change.
           When operating a pin as a general purpose I/O, the associated data direction bit determines whether it is an input
           or output.
           1 Associated pin is configured as output.
           0 Associated pin is configured as high-impedance input.

2.3.7 Port C Data Register (PORTC)

Address 0x0004 (PRR)                                                           Access: User read/write(1)

                    7    6       5                4       3       2              1      0

     R                 PC6     PC5              PC4     PC3     PC2            PC1    PC0
               PC7

     W

  Altern.  DATA15      DATA14  DATA13           DATA12  DATA11  DATA10         DATA9  DATA8
Function

Reset      0           0       0                0       0                   0  0      0

                                               Figure 2-5. Port C Data Register (PORTC)
1. Read: Anytime. In emulation modes, read operations will return the data from the external bus, in all other modes the data source

   is depending on the data direction value.

   Write: Anytime. In emulation modes, write operations will also be directed to the external bus.

Field                                  Table 2-8. PORTC Register Field Descriptions

7-0                                                                           Description
PC
           Port C general purpose input/output data--Data Register
           Port C pins 7 through 0 are associated with data I/O lines DATA[15:8] respectively in expanded modes.
           When not used with the alternative function, these pins can be used as general purpose I/O.
           If the associated data direction bits of these pins are set to 1, a read returns the value of the port register, otherwise
           the buffered pin input state is read.

                               MC9S12XE-Family Reference Manual Rev. 1.25

110                                                                            Freescale Semiconductor
                                                         Chapter 2 Port Integration Module (S12XEPIMV1)

2.3.8 Port D Data Register (PORTD)

Address 0x0005 (PRR)                                                            Access: User read/write(1)

               7           6       5       4       3       2                      1       0

R                        PD6     PD5     PD4     PD3     PD2                    PD1     PD0
          PD7

W

  Altern.  DATA7         DATA6   DATA5   DATA4   DATA3   DATA2                  DATA1   DATA0
Function

Reset      0             0       0       0       0                           0  0       0

                                               Figure 2-6. Port D Data Register (PORTD)
1. Read: Anytime. In emulation modes, read operations will return the data from the external bus, in all other modes the data source

   is depending on the data direction value.

   Write: Anytime. In emulation modes, write operations will also be directed to the external bus.

Field                                  Table 2-9. PORTD Register Field Descriptions

7-0                                                                           Description
PD
           Port D general purpose input/output data--Data Register
           Port D pins 7 through 0 are associated with data I/O lines DATA[7:0] respectively in expanded modes.
           When not used with the alternative function, these pins can be used as general purpose I/O.
           If the associated data direction bits of these pins are set to 1, a read returns the value of the port register, otherwise
           the buffered pin input state is read.

2.3.9 Port C Data Direction Register (DDRC)

Address 0x0006 (PRR)                                                            Access: User read/write(1)

               7              6       5       4       3       2                      1       0

R                        DDRC6   DDRC5   DDRC4   DDRC3   DDRC2                  DDRC1   DDRC0
        DDRC7

W

Reset      0             0       0       0       0                           0  0       0

                                         Figure 2-7. Port C Data Direction Register (DDRC)
1. Read: Anytime. In emulation modes, read operations will return the data from the external bus, in all other modes the data source

   is depending on the data direction value.

   Write: Anytime. In emulation modes, write operations will also be directed to the external bus.

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                               Table 2-10. DDRC Register Field Descriptions

Field                                                                      Description

  7-0  Port C Data Direction--
DDRC   This register controls the data direction of pins 7 through 0.
       The external bus function controls the data direction for the associated pins. In this case the data direction bits will
       not change.
       When operating a pin as a general purpose I/O, the associated data direction bit determines whether it is an input
       or output.
       1 Associated pin is configured as output.
       0 Associated pin is configured as high-impedance input.

2.3.10 Port D Data Direction Register (DDRD)

Address 0x0007 (PRR)                                                          Access: User read/write(1)

                    7       6       5                4       3       2             1       0

     R                 DDRD6   DDRD5            DDRD4   DDRD3   DDRD2         DDRD1   DDRD0
             DDRD7

     W

Reset  0               0       0                0       0                  0  0       0

                                         Figure 2-8. Port D Data Direction Register (DDRD)
1. Read: Anytime. In emulation modes, read operations will return the data from the external bus, in all other modes the data source

   is depending on the data direction value.

   Write: Anytime. In emulation modes, write operations will also be directed to the external bus.

                               Table 2-11. DDRD Register Field Descriptions

Field                                                                      Description

  7-0  Port D Data Direction--
DDRD   This register controls the data direction of pins 7 through 0.
       When used with the external bus this function controls the data direction for the associated pins. In this case the data
       direction bits will not change.
       When operating a pin as a general purpose I/O, the associated data direction bit determines whether it is an input
       or output.
       1 Associated pin is configured as output.
       0 Associated pin is configured as high-impedance input.

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112                                                                           Freescale Semiconductor
                                                                Chapter 2 Port Integration Module (S12XEPIMV1)

2.3.11 Port E Data Register (PORTE)

Address 0x0008 (PRR)                                                            Access: User read/write(1)

               7           6      5                  4     3        2             1      0

R                        PE6    PE5                PE4   PE3      PE2           PE1    PE0
          PE7

W

  Altern.                       MODA                     EROMCTL
Function                           or
           XCLKS         MODB      RE                    or                 RW
               or           or     or
                                                   ECLK  LSTRB              or  IRQ    XIRQ
           ECLKX2        TAGHI  TAGLO
                                                         or                 WE

                                                         LDS

Reset      0             0      0                  0     0                  0   --(2)  --2

                      = Unimplemented or Reserved

                                               Figure 2-9. Port E Data Register (PORTE)
1. Read: Anytime. In emulation modes, read operations will return the data from the external bus, in all other modes the data source

   is depending on the data direction value.
   Write: Anytime. In emulation modes, write operations will also be directed to the external bus.

2. These registers are reset to zero. Two bus clock cycles after reset release the register values are updated with the associated
   pin values.

Field                                 Table 2-12. PORTE Register Field Descriptions
7-2
PE                                                                            Description

  1        Port E general purpose input/output data--Data Register
PE        Port E bits 7 through 0 are associated with external bus control signals and interrupt inputs. These include mode
  0        select (MODB, MODA), E clock, double frequency E clock, Instruction Tagging High and Low (TAGHI, TAGLO),
PE        Read/Write (RW), Read Enable and Write Enable (RE, WE), Lower Data Select (LDS).
           When not used with the alternative functions, Port E pins 7-2 can be used as general purpose I/O.
           If the associated data direction bits of these pins are set to 1, a read returns the value of the port register, otherwise
           the buffered pin input state is read.
           Pins 6 and 5 are inputs with enabled pull-down devices while RESET pin is low.
           Pins 7 and 3 are inputs with enabled pull-up devices while RESET pin is low.

           Port E general purpose input data and interrupt--Data Register, IRQ input.
           This pin can be used as general purpose and IRQ input.

           Port E general purpose input data and interrupt--Data Register, XIRQ input.
           This pin can be used as general purpose and XIRQ input.

                                MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                                                      113
Chapter 2 Port Integration Module (S12XEPIMV1)

2.3.12 Port E Data Direction Register (DDRE)

Address 0x0009 (PRR)                                                        Access: User read/write(1)

        7             6      5                     4      3              2  1                   0

     R                                                                      0                   0

        DDRE7         DDRE6  DDRE5                 DDRE4  DDRE3  DDRE2

     W

Reset   0             0      0                     0      0              0  0                   0

                      = Unimplemented or Reserved

                                        Figure 2-10. Port E Data Direction Register (DDRE)
1. Read: Anytime. In emulation modes, read operations will return the data from the external bus, in all other modes the data source

   is depending on the data direction value.

   Write: Anytime. In emulation modes, write operations will also be directed to the external bus.

                             Table 2-13. DDRE Register Field Descriptions

Field                                                                       Description
  7-2
DDRE    Port E Data Direction--
        This register controls the data direction of pins 7 through 2.
  1-0   The external bus function controls the data direction for the associated pins. In this case the data direction bits will
        not change.
        When operating a pin as a general purpose I/O, the associated data direction bit determines whether it is an input
        or output.
        1 Associated pin is configured as output.
        0 Associated pin is configured as high-impedance input.

        Reserved--
        Port E bit 1 (associated with IRQ) and bit 0 (associated with XIRQ) cannot be configured as outputs. Port E, bits 1
        and 0, can be read regardless of whether the alternate interrupt function is enabled.

2.3.13 S12X_EBI ports, BKGD pin Pull-up Control Register (PUCR)

Address 0x000C (PRR)                                                        Access: User read/write(1)

        7             6      5                     4      3              2  1                        0

     R                       0                                                                  PUPAE
                                                                                                    0
        PUPKE         BKPUE                        PUPEE  PUPDE  PUPCE      PUPBE

     W

Reset   1             1      0                     1      0              0  0

                      = Unimplemented or Reserved

                         Figure 2-11. S12X_EBI ports, BKGD pin Pull-up Control Register (PUCR)
1. Read:Anytime in single-chip modes.

   Write:Anytime, except BKPUE which is writable in Special Test Mode only.

                             MC9S12XE-Family Reference Manual Rev. 1.25

114                                                                         Freescale Semiconductor
                                      Chapter 2 Port Integration Module (S12XEPIMV1)

                         Table 2-14. PUCR Register Field Descriptions

Field                    Description

    7  Pull-up Port K Enable--Enable pull-up devices on all Port K input pins
PUPKE  This bit configures whether pull-up devices are activated, if the pins are used as inputs. This bit has no effect if the
       pins are used as outputs. Out of reset the pull-up devices are enabled.
       1 Pull-up devices enabled.
       0 Pull-up devices disabled.

    6  BKGD pin pull-up Enable--Enable pull-up devices on BKGD pin
BKPUE  This bit configures whether a pull-up device is activated, if the pin is used as input. This bit has no effect if the pin is
       used as outputs. Out of reset the pull-up device is enabled.
       1 Pull-up device enabled.
       0 Pull-up device disabled.

5      Reserved--

    4  Pull-up Port E Enable--Enable pull-up devices on all Port E input pins except on pins 5 and 6 which have pull-down
PUPEE  devices only enabled during reset. This bit has no effect on these pins.
       This bit configures whether pull-up devices are activated, if the pins are used as inputs. This bit has no effect if the
       pins are used as outputs. Out of reset the pull-up devices are enabled.
       1 Pull-up devices enabled.
       0 Pull-up devices disabled.

    3  Pull-up Port D Enable--Enable pull-up devices on all Port D input pins
PUPDE  This bit configures whether pull-up devices are activated, if the pins are used as inputs. This bit has no effect if the
       pins are used as outputs. Out of reset the pull-up devices are disabled.
       1 Pull-up devices enabled.
       0 Pull-up devices disabled.

    2  Pull-up Port C Enable--Enable pull-up devices on all Port C input pins
PUPCE  This bit configures whether pull-up devices are activated, if the pins are used as inputs. This bit has no effect if the
       pins are used as outputs. Out of reset the pull-up devices are disabled.
       1 Pull-up devices enabled.
       0 Pull-up devices disabled.

    1  Pull-up Port B Enable--Enable pull-up devices on all Port B input pins
PUPBE  This bit configures whether pull-up devices are activated, if the pins are used as inputs. This bit has no effect if the
       pins are used as outputs. Out of reset the pull-up devices are disabled.
       1 Pull-up devices enabled.
       0 Pull-up devices disabled.

    0  Pull-up Port A Enable--Enable pull-up devices on all Port A input pins
PUPAE  This bit configures whether pull-up devices are activated, if the pins are used as inputs. This bit has no effect if the
       pins are used as outputs. Out of reset the pull-up devices are disabled.
       1 Pull-up devices enabled.
       0 Pull-up devices disabled.

                         MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                                115
Chapter 2 Port Integration Module (S12XEPIMV1)

2.3.14 S12X_EBI ports Reduced Drive Register (RDRIV)

Address 0x000D (PRR)                                                    Access: User read/write(1)

        7             6  5                         4     3           2  1     0

     R                0  0

        RDPK                                       RDPE  RDPD  RDPC     RDPB  RDPA

     W

Reset   0             0  0                         0     0           0  0     0

                      = Unimplemented or Reserved

                                 Figure 2-12. S12X_EBI ports Reduced Drive Register (RDRIV)
1. Read: Anytime. In emulation modes, read operations will return the data from the external bus, in all other modes the data source

   is depending on the data direction value.

   Write: Anytime. In emulation modes, write operations will also be directed to the external bus.

This register is used to select reduced drive for the pins associated with the S12X_EBI ports A, B, C, D,
E, and K. If enabled, the pins drive at approx. 1/5 of the full drive strength.

The reduced drive functionality does not take effect on the pins in emulation modes.

                                           Table 2-15. RDRIV Register Field Descriptions

Field                                                                       Description
   7
        Port K reduced drive--Select reduced drive for outputs
RDPK    This bit configures the drive strength of all Port K output pins as either full or reduced independent of the function
        used on the pins. If a pin is used as input this bit has no effect.
  6-5   1 Reduced drive selected (approx. 1/5 of the full drive strength).
   4    0 Full drive strength enabled.
RDPE
        Reserved--
   3
RDPD    Port E reduced drive--Select reduced drive for outputs
        This bit configures the drive strength of all Port E output pins as either full or reduced independent of the function
   2    used on the pins. If a pin is used as input this bit has no effect.
RDPC    1 Reduced drive selected (approx. 1/5 of the full drive strength).
        0 Full drive strength enabled.

        Port D reduced drive--Select reduced drive for outputs
        This bit configures the drive strength of all output pins as either full or reduced independent of the function used on
        the pins. If a pin is used as input this bit has no effect.
        1 Reduced drive selected (approx. 1/5 of the full drive strength).
        0 Full drive strength enabled.

        Port C reduced drive--Select reduced drive for outputs
        This bit configures the drive strength of all output pins as either full or reduced independent of the function used on
        the pins. If a pin is used as input this bit has no effect.
        1 Reduced drive selected (approx. 1/5 of the full drive strength).
        0 Full drive strength enabled.

                         MC9S12XE-Family Reference Manual Rev. 1.25

116                                                                     Freescale Semiconductor
                                                                 Chapter 2 Port Integration Module (S12XEPIMV1)

                         Table 2-15. RDRIV Register Field Descriptions (continued)

Field                                                                      Description
   1
       Port B reduced drive--Select reduced drive for outputs
RDPB   This bit configures the drive strength of all output pins as either full or reduced independent of the function used on
       the pins. If a pin is used as input this bit has no effect.
   0   1 Reduced drive selected (approx. 1/5 of the full drive strength).
RDPA   0 Full drive strength enabled.

       Port A reduced drive--Select reduced drive for outputs
       This bit configures the drive strength of all output pins as either full or reduced independent of the function used on
       the pins. If a pin is used as input this bit has no effect.
       1 Reduced drive selected (approx. 1/5 of the full drive strength).
       0 Full drive strength enabled.

2.3.15 ECLK Control Register (ECLKCTL)

Address 0x001C (PRR)                                                                Access: User read/write(1)

                   7           6      5                4      3      2                  1      0

    R                    NCLKX2   DIV16            EDIV4  EDIV3  EDIV2              EDIV1  EDIV0
            NECLK

    W

       Mode

Reset(2): Depen-         1        0                0      0                   0     0      0

       dent

SS     0                 1        0                0      0                   0     0      0

ES     1                 1        0                0      0                   0     0      0

ST     0                 1        0                0      0                   0     0      0

EX     0                 1        0                0      0                   0     0      0

NS     1                 1        0                0      0                   0     0      0

NX     0                 1        0                0      0                   0     0      0

                      = Unimplemented or Reserved

                                           Figure 2-13. ECLK Control Register (ECLKCTL)
1. Read: Anytime. In emulation modes, read operations will return the data from the external bus, in all other modes the data source

   is depending on the data direction value.
   Write: Anytime. In emulation modes, write operations will also be directed to the external bus.

2. Reset values in emulation modes are identical to those of the target mode.

                                  MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                                                       117
Chapter 2 Port Integration Module (S12XEPIMV1)

The ECLKCTL register is used to control the availability of the free-running clocks and the free-running
clock divider.

                                         Table 2-16. ECLKCTL Register Field Descriptions

Field                                                 Description

    7   No ECLK--Disable ECLK output
NECLK   This bit controls the availability of a free-running clock on the ECLK pin.
        Clock output is always active in emulation modes and if enabled in all other operating modes.
        1 ECLK disabled
        0 ECLK enabled

     6  No ECLKX2--Disable ECLKX2 output
NCLKX2  This bit controls the availability of a free-running clock on the ECLKX2 pin. This clock has a fixed rate of twice the
        internal Bus Clock.
        Clock output is always active in emulation modes and if enabled in all other operating modes.
        1 ECLKX2 disabled
        0 ECLKX2 enabled

   5    Free-running ECLK predivider--Divide by 16
DIV16   This bit enables a divide-by-16 stage on the selected EDIV rate.
        1 Divider enabled: ECLK rate = EDIV rate divided by 16
        0 Divider disabled: ECLK rate = EDIV rate

4-0    Free-running ECLK Divider--Configure ECLK rate
EDIV    These bits determine the rate of the free-running clock on the ECLK pin. Divider is always disabled in emulation
        modes and active as programmed in all other operating modes.
        00000 ECLK rate = Bus Clock rate
        00001 ECLK rate = Bus Clock rate divided by 2
        00010 ECLK rate = Bus Clock rate divided by 3, ...
        11111 ECLK rate = Bus Clock rate divided by 32

2.3.16 PIM Reserved Register

Address 0x001D (PRR)                                                                                   Access: User read(1)

        7                   6  5                   4  3                    2  1                        0

     R  0                   0  0                   0  0                    0  0                        0

     W

Reset   0                   0  0                   0  0                    0  0                        0

                      = Unimplemented or Reserved

                               Figure 2-14. PIM Reserved Register

1. Read: Always reads 0x00
   Write: Unimplemented

                               MC9S12XE-Family Reference Manual Rev. 1.25

118                                                                           Freescale Semiconductor
                                                             Chapter 2 Port Integration Module (S12XEPIMV1)

2.3.17 IRQ Control Register (IRQCR)

Address 0x001E                                                                               Access: User read/write(1)

       7                    6      5         4  3                                         2  1  0

R                                  0         0  0                                         0  0  0

       IRQE                 IRQEN

W

Reset  0                    1      0         0  0                                         0  0  0

                = Unimplemented or Reserved

                                               Figure 2-15. IRQ Control Register (IRQCR)
1. Read: See individual bit descriptions below.

   Write: See individual bit descriptions below.

                                   Table 2-17. IRQCR Register Field Descriptions

Field                                           Description

   7   IRQ select edge sensitive only--
IRQE  Special modes: Read or write anytime.
       Normal & emulation modes: Read anytime, write once.
   6   1 IRQ configured to respond only to falling edges. Falling edges on the IRQ pin will be detected anytime IRQE = 1
IRQEN
          and will be cleared only upon a reset or the servicing of the IRQ interrupt.
  5-0  0 IRQ configured for low level recognition.

       External IRQ enable--
       Read or write anytime.
       1 External IRQ pin is connected to interrupt logic.
       0 External IRQ pin is disconnected from interrupt logic.

       Reserved--

2.3.18 PIM Reserved Register

This register is reserved for factory testing of the PIM module and is not available in normal operation.

Address 0x001F                                                                                  Access: User read(1)

       7                    6      5         4  3                                         2  1  0

R      0                    0      0         0  0                                         0  0  0

W

Reset  0                    0      0         0  0                                         0  0  0

                = Unimplemented or Reserved

                                   Figure 2-16. PIM Reserved Register

1. Read: Always reads 0x00
   Write: Unimplemented

                                                 NOTE
       Writing to this register when in special modes can alter the pin functionality.

                                   MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                                                            119
Chapter 2 Port Integration Module (S12XEPIMV1)

2.3.19 Port K Data Register (PORTK)

Address 0x0032 (PRR)                                                          Access: User read/write(1)

                    7    6       5       4        3        2                    1        0

     R                 PK6     PK5     PK4      PK3      PK2                  PK1      PK0
               PK7

     W

  Altern.  ROMCTL      ADDR22  ADDR21  ADDR20   ADDR19   ADDR18               ADDR17   ADDR16
Function        or        mux     mux     mux      mux      mux                  mux      mux
                        ACC2    ACC1    ACC0
            EWAIT                               IQSTAT3  IQSTAT2              IQSTAT1  IQSTAT0

Reset      0           0       0       0        0                          0  0        0

                                              Figure 2-17. Port K Data Register (PORTK)
1. Read: Anytime. In emulation modes, read operations will return the data from the external bus, in all other modes the data source

   is depending on the data direction value.

   Write: Anytime. In emulation modes, write operations will also be directed to the external bus.

Field                                 Table 2-18. PORTK Register Field Descriptions

7-0                                                                           Description
PK
           Port K general purpose input/output data--Data Register
           Port K pins 7 through 0 are associated with external bus control signals and internal memory expansion emulation
           pins. These include ADDR[22:16], Access Source (ACC[2:0]), External Wait (EWAIT) and instruction pipe signals
           IQSTAT[3:0]. Bits 6-0 carry the external addresses in all expanded modes. In emulation modes the address is
           multiplexed with the alternate functions ACC and IQSTAT on the respective pins.
           When not used with the alternative function, these pins can be used as general purpose I/O.
           If the associated data direction bits of these pins are set to 1, a read returns the value of the port register, otherwise
           the buffered pin input state is read.

2.3.20 Port K Data Direction Register (DDRK)

Address 0x0033 (PRR)                                                          Access: User read/write(1)

                    7       6       5       4        3        2                    1        0

     R                 DDRK6   DDRK5   DDRK4    DDRK3    DDRK2                DDRK1    DDRK0
             DDRK7

     W

Reset      0           0       0       0        0                          0  0        0

                                        Figure 2-18. Port K Data Direction Register (DDRK)
1. Read: Anytime. In emulation modes, read operations will return the data from the external bus, in all other modes the data source

   is depending on the data direction value.

   Write: Anytime. In emulation modes, write operations will also be directed to the external bus.

                               MC9S12XE-Family Reference Manual Rev. 1.25

120                                                                           Freescale Semiconductor
                                                     Chapter 2 Port Integration Module (S12XEPIMV1)

                               Table 2-19. DDRK Register Field Descriptions

Field                                                                           Description

  7-0       Port K Data Direction--
DDRK        This register controls the data direction of pins 7 through 0.
            The external bus function controls the data direction for the associated pins. In this case the data direction bits will
            not change.
            When operating a pin as a general purpose I/O, the associated data direction bit determines whether it is an input
            or output.
            1 Associated pin is configured as output.
            0 Associated pin is configured as high-impedance input.

2.3.21 Port T Data Register (PTT)

Address 0x0240                                                                 Access: User read/write(1)

               7            6     5         4     3                        2   1     0

         R  PTT7         PTT6  PTT5      PTT4  PTT3                     PTT2   PTT1  PTT0
        W
  Altern.   IOC7         IOC6  IOC5      IOC4  IOC3                     IOC2   IOC1  IOC0
Function      --           --                                                    --    --
              0            0   VREG_API  --    --                          --    0     0
   Reset
                               0         0     0                           0

                               Figure 2-19. Port T Data Register (PTT)

1. Read: Anytime.
   Write: Anytime.

Field                                     Table 2-20. PTT Register Field Descriptions
7-6
PTT                                                                             Description

  5         Port T general purpose input/output data--Data Register
PTT         Port T pins 7 through 0 are associated with ECT channels IOC7 and IOC6.
            When not used with the alternative function, these pins can be used as general purpose I/O.
4-0        If the associated data direction bit of this pin is set to 1, a read returns the value of the port register, otherwise the
PTT         buffered pin input state is read.

            Port T general purpose input/output data--Data Register
            Port T pins 5 is associated with ECT channel IOC5 and the VREG_API output.
            The ECT function takes precedence over the VREG_API and the general purpose I/O function if the related channel
            is enabled.
            When not used with the alternative function, these pins can be used as general purpose I/O.
            If the associated data direction bit of this pin is set to 1, a read returns the value of the port register, otherwise the
            buffered pin input state is read.

            Port T general purpose input/output data--Data Register
            Port T pins 4 through 0 are associated with ECT channels IOC4 through IOC0.
            When not used with the alternative function, these pins can be used as general purpose I/O.
            If the associated data direction bit of this pin is set to 1, a read returns the value of the port register, otherwise the
            buffered pin input state is read.

                               MC9S12XE-Family Reference Manual Rev. 1.25

Freescale Semiconductor                                                                    121
Chapter 2 Port Integration Module (S12XEPIMV1)

2.3.22 Port T Input Register (PTIT)

Address 0x0241                                                                  &nb